(57)【要約】  【課題】  安価で小型の高圧出力回路を提供する。  【解決手段】  高圧出力回路５０は、ダンピング回路２８と並列にスイッチ回路５５を接続したものである。スイッチ回路５５は、フライバックパルス期間がオン期間であり、フライバックパルス期間においてダンピング回路２８を短絡するように構成されている。ＦＥＴ５１はダンピング回路２８に並列に接続され、ダンピング回路２８とともにフライバックトランス１２の一次コイルに接続されている。ダンピング回路２８は、コンデンサ３０とダンピング抵抗３２とコイル３４によって構成されている。ＦＥＴ５１のソースとダンピング回路２８には電源Ｖが接続されている。さらに、ＦＥＴ５１のゲート−ソース間には抵抗５２およびツェナーダイオード５３が接続されている。ＦＥＴ５１のゲートは、スピードアップコンデンサ５４を介してフライバックトランス１２の３次コイルに接続している。【選択図】  図１
2005229402.tif 000002
【特許請求の範囲】
【請求項１】
フライバックトランスと、
前記フライバックトランスの１次コイル側に接続され、前記１次コイルに流れる電流をオン・オフ制御するスイッチ素子と、
前記フライバックトランスの１次コイル側に接続され、１次側電流の不要振動電流を除去するためのダンピング回路と、
前記ダンピング回路と電気的に並列に接続され、フライバックパルス期間がオン期間であるスイッチ回路とを備え、
前記スイッチ回路が、フライバックパルス期間において前記ダンピング回路を短絡するように構成されていること、
を特徴とする高圧出力回路。
【請求項２】
前記ダンピング回路が不要振動電流の周波数に共振するコイルとコンデンサとダンピング抵抗とから構成されていることを特徴とする請求項１に記載の高圧出力回路。
【請求項３】
前記スイッチ回路のオン期間の信号として、前記フライバックトランスの３次コイル側に発生した出力を用いていることを特徴とする請求項１または請求項２に記載の高圧出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＲＴ（陰極線管）などに用いられる高圧出力回路に関する。
【背景技術】
【０００２】
従来の高圧出力回路として、特許文献１に記載のものが知られている。図３に示すように、この高圧出力回路１０は、フライバックトランス１２の一次コイルにダイオード１４のアノードが接続され、ダイオード１４のカソードはスイッチ素子としてのＦＥＴ１６のドレインに接続されている。そして、ダイオード１４とＦＥＴ１６の直列回路に対して並列にダイオード２０が接続されている。
【０００３】
さらに、このダイオード２０と並列に、共振用コンデンサ２２とダイオード２４の直列回路が接続されている。共振用コンデンサ２２とダイオード２４との中間部は、ダイオード２６のアノードが接続され、ダイオード２６のカソードはダンピング回路２８を介してフライバックトランス１２の一次コイルに接続されている。ダンピング回路２８は、コンデンサ３０とダンピング抵抗３２とコイル３４によって構成されている。ダンピング回路２８には電源Ｖが接続されている。
【０００４】
また、フライバックトランス１２の２次コイルには整流ダイオード２３や分圧抵抗３６，３７が接続されている。
【０００５】
次に、高圧出力回路１０の動作を説明する。ＦＥＴ１６のゲートには、ＰＷＭ（パルス幅変調）制御回路４０からオン・オフを制御するための信号が与えられる。ＰＷＭ制御回路４０には、フライバックトランス１２の２次側出力電圧を分圧抵抗３６，３７で分圧した電圧が入力される。この電圧と別に入力された水平ドライブ信号とから、ＦＥＴ１６を制御するための制御信号ＨＤが得られる。
【０００６】
この高圧出力回路１０の各部の波形が、図４に示されている。図４において、（ａ）は図３に示すＡ点の電圧波形であり、（ｂ）はフライバックトランス１２の１次コイルの電流波形であり、（ｃ）はＦＥＴ１６を制御するための信号波形であり、（ｄ）は図３に示すＢ点の電圧波形である。
【０００７】
ｔ（０）において、ＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイル、ダイオード１４およびＦＥＴ１６を経由して電流が流れる。この電流によって、フライバックトランス１２の１次コイルに電磁エネルギが蓄えられる。
【０００８】
ｔ（１）でＦＥＴ１６がオフになると、フライバックトランス１２の１次コイルから共振用コンデンサ２２およびダイオード２６を経由して、フライバックトランス１２の１次コイルと共振用コンデンサ２２とで共振が始まり、フライバックパルスが発生する。このフライバックパルスは、フライバックトランス１２に蓄えられた電磁エネルギが全て共振用コンデンサ２２の静電エネルギに変換されたとき最大になる。
【０００９】
フライバックトランス１２の１次コイルに蓄えられた電磁エネルギが全て共振用コンデンサ２２に移った後、ダイオード２４，共振用コンデンサ２２およびフライバックトランス１２の１次コイルを経由して逆電流が流れ、共振用コンデンサ２２の静電エネルギがフライバックトランス１２の１次コイルの電磁エネルギに逆変換される。このとき、ＦＥＴ１６の寄生容量に蓄積された電荷は、ダイオード１４に妨げられてフライバックトランス１２の１次コイル側へ流出しない。
【００１０】
フライバックパルスが終わったｔ（２）で、Ａ点の電位が０になる。このとき、ダイオード２０がオンとなり、グランド側からフライバックトランス１２の１次コイルに電流が流れる。この電流によりＡ点の電圧が上昇してｔ（３）で電源Ｖの電圧と同電位になると、ダイオード２０がオフとなって電流が０になる。このとき、電源Ｖから共振用コンデンサ２２に電流が流れようとするが、ダイオード２４，２６からなる電流阻止用クランプ回路により、共振用コンデンサ２２の両端の電位が電源Ｖの電圧にクランプされ、フライバックトランス１２の１次コイルから共振用コンデンサ２２に電流が流れることはない。
【００１１】
次に、ｔ（４）でＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイルに向かって電流が流れ、最初のｔ（０）の状態に一致する。このような動作が繰り返されることにより、回路動作が継続される。そして、フライバックパルスがフライバックトランス１２で昇圧されて、フライバックトランス１２の２次コイルから高電圧が出力される。
【００１２】
ここで、ＰＷＭ制御は、スイッチングポイントＰ１〜Ｐ４が多いため、ｔ（３）からｔ（４）の間においてリンギング（不要振動電流）の発生が避けられず、リンギングによるフライバックトランス１２の温度上昇が無視できない。その対策として、フライバックトランス１２の１次コイルと直列にダンピング回路２８を接続し、リンギングを抑えることでフライバックトランス１２の発熱を抑えている。ダンピング回路２８としては、コイル３４とコンデンサ３０と抵抗３２にて構成される共振回路が一般的である。
【００１３】
しかしその結果、図４（ａ）に示すように、スイッチングポイントＰ１で急峻なリンギングパルス（跳ね上がり）Ｒが発生してしまう。その電圧レベルは、ダンピング回路２８を設けない場合には１００Ｖ程度であるのに対して、ダンピング回路２８を設けた場合には２〜３００Ｖにまで増える。そして、この急峻なリンギングパルス電圧とフライバックトランスパルス電圧が合算した電圧が、ＦＥＴ１６のドレイン電圧の最大定格をオーバーしてしまうという問題があった。
【００１４】
その解決策として、耐電圧の高いＦＥＴ１６を用いる方法がある。あるいは、フライバックトランス１２の２次コイルの巻回数を多くしたり、コア断面積を大きくしたりして１次巻回数を減らし、フライバックトランス１２の昇圧比を大きくし、フライバックトランス１２のパルス電圧のレベルを下げる方法がある。しかしながら、いずれの場合もコストアップやフライバックトランス１２が大型になることが避けられなかった。
【特許文献１】特開２００２−７５７６４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
そこで、本発明の目的は、安価で小型の高圧出力回路を提供することにある。
【課題を解決するための手段】
【００１６】
前記目的を達成するため、本発明に係る高圧出力回路は、
（ａ）フライバックトランスと、
（ｂ）フライバックトランスの１次コイル側に接続され、１次コイルに流れる電流をオン・オフ制御するスイッチ素子と、
（ｃ）フライバックトランスの１次コイル側に接続され、１次側電流の不要振動電流を除去するためのダンピング回路と、
（ｄ）ダンピング回路と電気的に並列に接続され、フライバックパルス期間がオン期間であるスイッチ回路とを備え、
（ｅ）スイッチ回路が、フライバックパルス期間においてダンピング回路を短絡するように構成されていること、
を特徴とする。
【００１７】
ダンピング回路は、例えば不要振動電流の周波数に共振するコイルとコンデンサとダンピング抵抗とから構成されている。そして、スイッチ回路のオン期間の信号として、たとえばフライバックトランスの３次コイル側に発生した出力を用いている。
【発明の効果】
【００１８】
本発明によれば、温度上昇の原因となっていたスイッチ素子のオン電流が流れている期間のリンギングをダンピング回路によって抑えることができるため、フライバックトランスの発熱を抑えることができる。一方、フライバックパルス期間においてはダンピング回路を短絡させているため、見掛け上この期間はダンピング回路が設けられていない状態となり、フライバックパルスのリンギング（跳ね上がり）を小さくすることができる。この結果、耐電圧定格の低いスイッチ素子を使うことができ、一方、昇圧比が小さくてよいので、小型のフライバックトランスを使うことができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る高圧出力回路の実施例について添付の図面を参照して説明する。
【００２０】
図１に示すように、この高圧出力回路５０は、図３に示した従来の高圧出力回路１０において、ダンピング回路２８と並列にスイッチ回路５５を接続したものである。スイッチ回路５５は、フライバックパルス期間がオン期間であり、フライバックパルス期間においてダンピング回路２８を短絡するように構成されている。
【００２１】
より詳細に説明する。フライバックトランス１２の一次コイルにダイオード１４のアノードが接続され、ダイオード１４のカソードはスイッチ素子としてのＦＥＴ１６のドレインに接続されている。そして、ダイオード１４とＦＥＴ１６の直列回路に対して並列にダイオード２０が接続されている。
【００２２】
さらに、このダイオード２０と並列に、共振用コンデンサ２２とダイオード２４の直列回路が接続されている。共振用コンデンサ２２とダイオード２４との中間部は、ダイオード２６のアノードが接続され、ダイオード２６のカソードはＦＥＴ５１のソースに接続されている。ＦＥＴ５１はダンピング回路２８に並列に接続され、ダンピング回路２８とともにフライバックトランス１２の一次コイルに接続されている。ダンピング回路２８は、不要振動電流の周波数に共振するコンデンサ３０とダンピング抵抗３２とコイル３４によって構成されている。ＦＥＴ５１のソースとダンピング回路２８には電源Ｖが接続されている。
【００２３】
さらに、ＦＥＴ５１のゲート−ソース間には抵抗５２およびツェナーダイオード５３が接続されている。ＦＥＴ５１のゲートは、スピードアップコンデンサ５４を介してフライバックトランス１２の３次コイルに接続している。また、フライバックトランス１２の２次コイルには整流ダイオード２３や分圧抵抗３６，３７が接続されている。
【００２４】
次に、高圧出力回路５０の動作を説明する。ＦＥＴ１６のゲートには、ＰＷＭ（パルス幅変調）制御回路４０からオン・オフを制御するための信号ＨＤが与えられる。ＰＷＭ制御回路４０には、フライバックトランス１２の２次側出力電圧を分圧抵抗３６，３７で分圧した電圧が入力される。この電圧と別に入力された水平ドライブ信号とから、ＦＥＴ１６を制御するための制御信号ＨＤが得られる。
【００２５】
この高圧出力回路５０の各部の波形が、図２に示されている。図２において、（ａ）は図１に示すＡ点の電圧波形であり、（ｂ）はフライバックトランス１２の１次コイルの電流波形であり、（ｃ）はＦＥＴ１６を制御するための信号波形であり、（ｄ）は図１に示すＢ点の電圧波形であり、（ｅ）は図１に示すＤ点の電圧波形であり、（ｆ）は図１に示すＣ点の電圧波形である。
【００２６】
ｔ（０）において、ＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイル、ダイオード１４およびＦＥＴ１６を経由して電流が流れる。この電流によって、フライバックトランス１２の１次コイルに電磁エネルギが蓄えられる。
【００２７】
ｔ（１）でＦＥＴ１６がオフになると、フライバックトランス１２の１次コイルから共振用コンデンサ２２およびダイオード２６を経由して、フライバックトランス１２の１次コイルと共振用コンデンサ２２とで共振が始まり、フライバックパルスが発生する。同時に、フライバックトランス１２の３次コイルに出力電圧が発生する（図２（ｅ）参照）。この出力電圧はＦＥＴ５１のゲートに印加され、ＦＥＴ５１をオンする。これにより、ＦＥＴ５１はダンピング回路２８を短絡した状態にする。
【００２８】
フライバックトランス１２の１次コイルに蓄えられた電磁エネルギが共振用コンデンサ２２に移った後、ダイオード２４，共振用コンデンサ２２およびフライバックトランス１２の１次コイルを経由して逆電流が流れ、共振用コンデンサ２２の静電エネルギがフライバックトランス１２の１次コイルの電磁エネルギに逆変換される。このとき、ＦＥＴ１６の寄生容量に蓄積された電荷は、ダイオード１４に妨げられてフライバックトランス１２の１次コイル側へ流出しない。
【００２９】
フライバックパルスが終わったｔ（２）で、Ａ点の電位が０になる。同時に、フライバックトランス１２の３次コイルからの出力がなくなり（図２（ｅ）参照）、ＦＥＴ５１をオフする。これにより、ダンピング回路２８の短絡状態は解除される。
【００３０】
ダイオード２０はオンとなり、グランド側からフライバックトランス１２の１次コイルに電流が流れる。この電流によりＡ点の電圧が上昇してｔ（３）で電源Ｖの電圧と同電位になると、ダイオード２０がオフとなって電流が０になる。このとき、電源Ｖから共振用コンデンサ２２に電流が流れようとするが、ダイオード２４，２６からなる電流阻止用クランプ回路により、共振用コンデンサ２２の両端の電位が電源Ｖの電圧にクランプされ、フライバックトランス１２の１次コイルから共振用コンデンサ２２に電流が流れることはない。
【００３１】
次に、ｔ（４）でＦＥＴ１６がオンになると、電源Ｖからフライバックトランス１２の１次コイルに向かって電流が流れ、最初のｔ（０）の状態に一致する。このような動作が繰り返されることにより、回路動作が継続される。そして、フライバックパルスがフライバックトランス１２で昇圧されて、フライバックトランス１２の２次コイルから高電圧が出力される。
【００３２】
以上の構成からなる高圧出力回路５０は、温度上昇の原因となっていたＦＥＴ１６のオン電流が流れている期間のリンギングをダンピング回路２８によって抑えることができるため、フライバックトランス１２の発熱を抑えることができる。一方、フライバックパルス期間（ｔ（１）〜ｔ（２））においてはダンピング回路２８を短絡させているため、見掛け上この期間はダンピング回路２８が設けられていない状態となり、フライバックパルスのリンギング（跳ね上がり）を小さくすることができる。この結果、耐電圧定格の低いＦＥＴ１６を使うことができ、一方、昇圧比が小さくてよいので、小型のフライバックトランス１２を使うことができる。
【００３３】
なお、本発明は、前記実施例に限定されるものではなく、その要旨の範囲内で種々に変更することができる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係る高圧出力回路の一実施例を示す電気回路図。
【図２】（ａ）は図１に示す高圧出力回路のＡ点の電圧波形図、（ｂ）はフライバックトランスの１次コイルの電流波形図、（ｃ）はＦＥＴを制御するための信号波形図、（ｄ）は図１に示すＢ点の電圧波形図、（ｅ）は図１に示すＤ点の電圧波形図、（ｆ）は図１に示すＣ点の電圧波形図。
【図３】従来の高圧出力回路を示す電気回路図。
【図４】（ａ）は図３に示す従来の高圧出力回路のＡ点の電圧波形図、（ｂ）はフライバックトランスの１次コイルの電流波形図、（ｃ）はＦＥＴを制御するための信号波形図、（ｄ）は図３に示すＢ点の電圧波形図。
【符号の説明】
【００３５】
１２…フライバックトランス
１６…ＦＥＴ
２８…ダンピング回路
３０…コンデンサ
３２…ダンピング抵抗
３４…コイル
５０…高圧出力回路
５５…スイッチ回路
【図１】
2005229402.tif 000003
【図２】
2005229402.tif 000004
【図３】
2005229402.tif 000005
【図４】
2005229402.tif 000006