(57)【要約】【課題】多電源電子回路において、その設計の際に、レベルシフタの入れ忘れや、各回路に供給すべき電源の誤りを、短時間に確実に発見できること。【解決手段】この発明は、複数の電源で駆動される部位を有する多電源電子回路の検証方法である。検証の際には、まず、検証対象の電子回路の接続情報を表現するネットリストを読み込む。次に、その読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索を行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする。さらに、回路図上の個々の回路素子、回路ブロック、ノードを、そのマーキング結果に基づいて駆動される電源別または入力ポート別に色分け表示する。【選択図】図２
2005190442.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源で駆動される部位を有する多電源電子回路の検証方法であって、
検証対象の電子回路の接続情報を表現するネットリストを読み込む第１ステップと、
その読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索を行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする第２ステップと、
回路図上の個々の回路素子、回路ブロック、ノードを、マーキング結果に基づいて駆動される電源別または入力ポート別に色分け表示する第３ステップと、
からなることを特徴とする多電源電子回路の検証方法。
【請求項２】
前記第２ステップの電源または入力ポートからの配線の経路探索において、ＭＯＳトランジスタのゲート、容量素子、電源端子、グラウンド端子に到達した時点で一つの経路探索は終了し、配線経路上に分岐があり他の配線経路がある場合には分岐後の配線経路の探索を行い、全ての経路探索が終わった時点で、１つの電源もしくは１つの入力ポートからの経路探索が終了することを特徴とする請求項１に記載の多電源電子回路の検証方法。
【請求項３】
前記第３ステップにおいて、駆動される電源または入力ポート毎に表示色を任意に指定できるようにし、異なる電源または入力ポートで駆動される場合であっても同一色で表示するようにしたことを特徴とする請求項１または請求項２に記載の多電源電子回路の検証方法。
【請求項４】
前記第３ステップで表示する場合に、さらに、
１つのノードが複数の電源で駆動される場合には、注意を要するノードであるとみなしてレポートするようにし、
そのレポートされたノードを回路図上で強調表示するとともに、特定のノードを指定すればそのノードを含む回路図面に直接表示を切り替えるようにしたことを特徴とする請求項１、請求項２または請求項３に記載の多電源電子回路の検証方法。
【請求項５】
複数の電源で駆動される部位を有する多電源電子回路の検証方法であって、
ＭＯＳトランジスタのゲート電圧とドレイン・ソース電圧の差の最大許容電圧差値を指定する第１ステップと、
検証対象の電子回路の接続情報を表現するネットリストを読み込む第２ステップと、
その読み込んだネットリストに基づいて回路中で使用されている電源名と入出力ポートを抽出する第３ステップと、
各電源と入力ポートに対して供給される電圧範囲を指定し、かつ出力ポートに対して期待する電圧レベルを指定する第４ステップと、
前記読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索をそれぞれ行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする第５ステップと、
前記第４ステップで電圧値が指定されている場合に、前記第５ステップの処理後に、個々のＭＯＳトランジスタに対してゲートに接続されているノードとドレイン・ソースに接続されているノードの駆動電圧を比較し、ドレイン・ソース電圧の最大値とゲート電圧の最小値の差が、与えられた最大許容電圧差値以上になっている場合に、電源供給に違反のある個所として当該ＭＯＳトランジスタの個所をレポートする第６ステップと、
前記第４ステップで出力ポートに期待する電圧レベルが指定されている場合に、前記第５ステップの処理後に、出力ポート期待電圧値が、実際に駆動される電圧範囲に入っていなければ、違反個所として当該出力ポートをレポートする第７ステップと、
レポートされた違反ＭＯＳトランジスタを回路図上で強調表示するとともに、特定のＭＯＳトランジスタを指定すれば当該ＭＯＳトランジスタを含む回路図面に直接表示を切り替える第８ステップと、
レポートされた違反出力ポートを回路図上で強調表示する第９ステップと、
からなることを特徴とする多電源電子回路の検証方法。
【請求項６】
前記第６ステップにおいて、違反の判定対象となるＭＯＳトランジスタは、通常はＰＭＯＳトランジスタであり、必要に応じてＮＭＯＳトランジスタを含むようにしたことを特徴とする請求項５に記載の多電源電子回路の検証方法。
【請求項７】
前記検証対象の電子回路内のあるモジュールに違反個所のレポートを抑制することを指示する属性が与えられている場合に、
そのモジュールインスタンス内またはその階層下に違反のあるＭＯＳトランジスタが発見された場合でも違反レポートを行わないようにし、
また、レポート抑制の属性が与えられている場合でも、検証を実行する際にその属性を無視するようになっていることを特徴とする請求項５または請求項６に記載の多電源電子回路の検証方法。
【請求項８】
複数の電源で駆動される部位を有する多電源電子回路の検証方法であって、
検証対象の電子回路の接続情報を表現するネットリストを読み込む第１ステップと、
その読み込んだネットリストから回路中で使用されている電源名と入出力ポートを抽出する第２ステップと、
その抽出された各電源と入力ポートを複数のグループ（電源グループ）にグルーピング指定させ、かつ、ＭＯＳトランジスタのゲートおよびドレイン・ソースがそれぞれどの電源グループで駆動される場合に違反とみなすかを指定する第３ステップと、
前記読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索をそれぞれ行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする第４ステップと、
前記第３ステップで指定がある場合に、前記第４ステップの処理後に、個々のＭＯＳトランジスタに対してゲートおよびドレイン・ソースに接続されているノードを駆動している電源グループを調べ、指定された違反状態に合致する場合には、違反個所としてレポートする第５ステップと、
そのレポートされたノードを回路図上で強調表示するとともに、特定のノードを指定すれば当該ノードを含む回路図面に直接表示を切り替える第６ステップと、
からなることを特徴とする多電源電子回路の検証方法。
【請求項９】
請求項５に記載の多電源電子回路の検証方法と請求項８に記載の多電源電子回路の検証方法とを備え、
検証の際に、その両検証方法のうちの一方を指定できるようになっていることを特徴とする多電源電子回路の検証方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源を有する多電源電子回路において、異なる電圧で駆動される素子間の接続において問題のある個所、および供給すべき電源の設計の誤りを、容易に特定できる多電源電子回路の検証方法に関するものである。
【背景技術】
【０００２】
電子回路において、異なる電圧で動作する部位を有する場合には、低電圧で動作する回路と高電圧で動作する回路との間に、電圧レベルを変換するための昇圧回路（レベルシフタ）を挿入する必要がある。同様に、電子回路の内部の動作電圧と電子回路の出力で期待されている電圧レベルが異なる場合にも、出力段に昇圧または減圧のためのレベルシフタが必要である。
【０００３】
このように、レベルシフタ（レベルシフト回路）が必要な電子回路において、設計段階でレベルシフタを入れるのを忘れた場合には、製造された電子回路が正常動作しなかったり、もしくは収率の低下の原因になる可能性がある。したがって、製造前の設計段階でレベルシフタの入れ忘れを漏れなくチェックできることが要求される。このためには、回路全体に対して回路シミュレーションを行う方法がある。
【０００４】
しかし、回路シミュレーションに莫大な実行時間を要すること、レベルシフタを挿入すべき個所が回路の内部ノードである場合には、ワーストケースでのシミュレーションでも必ずしも問題が発見できないことがあるので、回路シミュレーションを実用的に利用することは困難である。このため、実際には目視によるチェックがなされることが多いが、この場合にはチェック漏れが生じる可能性が大きい。
また、アナログ・ディジタル混在回路では、動作電源電圧が同じあっても、アナログ電源とディジタル電源とでは、通常、別の電源が使用される。アナログ回路にディジタル電源を誤って使用すると、ディジタル回路の電源電圧の低下やノイズの影響がアナログ回路の特性に影響を与え、アナログ回路の動作不良や収率低下の原因になる。
【０００５】
これを設計段階でチェックするには、電源電圧の不規則な低下（ＩＲドロップ）を考慮した回路シミュレーションを行う方法がある。しかし、これを回路全体に適用するには、あまりにも所要時間がかかりすぎ、実用的に利用することは困難である。このため、実際には目視によるチェックがなされることが多いが、この場合にはチェック漏れが生じる可能性が大きい。
上記のような回路シミュレーションや目視による解析方法以外の方法として、特許文献１に記載の発明が知られている。この特許文献１に記載の発明は、設計の段階で電圧接続違反、冗長な接続を検出し、または検出した違反や接続を自動修正できる多電源集積回路の評価方法である。
【０００６】
しかし、特許文献１に記載の方法では、以下のような不具合がある。
第１に、アナログ電源とディジタル電源とが同じ電圧の場合には、アナログ回路とディジタル回路に対して正規の各電源から誤り無く電源供給がなされているか否かを判定することができない。
第２に、高位の電源電圧と低位の電源電圧の２種類の電圧しか存在しない電子回路にしか適用できない。
第３に、一つのセルライブラリ中のセルを、高位の電源電圧駆動用にも低位の電源電圧駆動用にも共通に使用できるような工夫がなされている設計環境におては、高位の電源電圧駆動セルもしくは低位の電源電圧駆動セルである旨の属性をあらかじめセルライブラリ中の各セルに与えておくことができない。このため、結果として、設計対象の回路中で各セルに逐一、高位の電源駆動か低位の電源駆動かの属性を与えていく必要があり、多大な労力を要するのみならず、属性の与え方を誤る可能性が大きくなり、実用的に利用できない。
【０００７】
第４に、アナログ回路のように、通常セルライブラリ化がなされていない設計においても、設計対象の回路中で各セルに逐一、高位の電源駆動か低位の電源駆動かの属性を与えていく必要があり、多大な労力を要するのみならず、属性の与え方を誤る可能性が大きくなり、実用的に利用できない。
【特許文献１】特開平１１−３２８２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、多電源電子回路では、設計上の注意として、異なる電圧駆動動作の接続部にはレベルシフタの挿入が必要となり、アナログ電源とディジタル電源とをアナログ回路とディジタル回路で誤りなく使用することが必要となる。このような設計が確実に実行されているかを検証するには、回路シミュレーションの実行があり、これにより問題を発見できる場合がある。
【０００９】
しかし、回路シミュレーションによる方法は、多大な時間を要し現実的に利用できない場合が殆どであること、また、問題の個所が必ずしも発見できるわけではないこと、といった問題がある。このため、目視によるチェックが行われることが多いが、これも多大な労力を要し、かつチェック漏れも起こりやすい。
また、上記の特許文献１に記載の方法では、以下の不具合がある。すなわち、（１）３種類以上の電源電圧で駆動する場合のレベルシフタの挿入忘れの個所の発見ができないこと、（２）高電圧駆動用と低電圧駆動用のセルが別個にセルライブラリ化されたセルを用いた設計環境でなければ現実的に利用が困難であること、（３）同じ電源電圧であっても分離して適切なブロックに供給しなければならない場合の問題点を発見することができないこと、といった不具合がある。
【００１０】
そこで、本発明の目的は、複数の電源で駆動される多電源電子回路において、その設計の際に、レベルシフタの入れ忘れ、および各回路に供給すべき電源の誤りを、アナログ回路を含む設計か否か、セルライブラリ中のセルを使用した設計か否かにかかわらず、短時間で確実に発見できるようにした多電源電子回路の検証方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決して本発明の目的を達成するために、請求項１〜請求項９に記載の各発明は、以下のように構成した。
すなわち、請求項１に記載の発明は、複数の電源で駆動される部位を有する多電源電子回路の検証方法であって、検証対象の電子回路の接続情報を表現するネットリストを読み込む第１ステップと、その読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索を行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする第２ステップと、回路図上の個々の回路素子、回路ブロック、ノードを、マーキング結果に基づいて駆動される電源別または入力ポート別に色分け表示する第３ステップと、からなる。
【００１２】
請求項２に記載の発明は、請求項１に記載の多電源電子回路の検証方法において、前記第２ステップの電源または入力ポートからの配線の経路探索において、ＭＯＳトランジスタのゲート、容量素子、電源端子、グラウンド端子に到達した時点で一つの経路探索は終了し、配線経路上に分岐があり他の配線経路がある場合には分岐後の配線経路の探索を行い、全ての経路探索が終わった時点で、１つの電源もしくは１つの入力ポートからの経路探索が終了するようにした。
【００１３】
請求項３に記載の発明は、請求項１または請求項２に記載の多電源電子回路の検証方法において、前記第３ステップにおいて、駆動される電源または入力ポート毎に表示色を任意に指定できるようにし、異なる電源または入力ポートで駆動される場合であっても同一色で表示するようにした。
このように、請求項２および請求項３に記載の発明を併用すれば、以下のような利点ががある。例えば、回路図上で全アナログ電源で駆動されるノードと回路素子と回路ブロックの表示色を青、全ディジタル電源で駆動されるノードと回路素子と回路ブロックの表示色を赤、アナログ電源とディジタル電源の両者で動作する回路ブロックとノードを橙で表示することにする。
【００１４】
このように表示すれば、最上位図面を見たとき、アナログブロックが橙で表示されていればそのブロック内部にディジタル電源で動作している部分があることを示しており、当該アナログブロック内部の下位階層で橙で表されているブロックに順次階層を下っていけば、最終的に、青色で表示されたディジタル電源で駆動されている個所に到達することができる。同様に、駆動電圧の違いにより色分け表示させれば、異なる電圧で動作するノードが接続されている個所を容易に発見することができる。
【００１５】
請求項４に記載の発明は、請求項１、請求項２または請求項３に記載の多電源電子回路の検証方法において、前記第３ステップで表示する場合に、さらに、１つのノードが複数の電源で駆動される場合には、注意を要するノードであるとみなしてレポートするようにし、そのレポートされたノードを回路図上で強調表示するとともに、特定のノードを指定すればそのノードを含む回路図面に直接表示を切り替えるようにした。
【００１６】
請求項５に記載の発明は、複数の電源で駆動される部位を有する多電源電子回路の検証方法であって、ＭＯＳトランジスタのゲート電圧とドレイン・ソース電圧の差の最大許容電圧差値を指定する第１ステップと、検証対象の電子回路の接続情報を表現するネットリストを読み込む第２ステップと、その読み込んだネットリストに基づいて回路中で使用されている電源名と入出力ポートを抽出する第３ステップと、各電源と入力ポートに対して供給される電圧範囲を指定し、かつ出力ポートに対して期待する電圧レベルを指定する第４ステップと、前記読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索をそれぞれ行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする第５ステップと、前記第４ステップで電圧値が指定されている場合に、前記第５ステップの処理後に、個々のＭＯＳトランジスタに対してゲートに接続されているノードとドレイン・ソースに接続されているノードの駆動電圧を比較し、ドレイン・ソース電圧の最大値とゲート電圧の最小値の差が、与えられた最大許容電圧差値以上になっている場合に、電源供給に違反のある個所として当該ＭＯＳトランジスタの個所をレポートする第６ステップと、前記第４ステップで出力ポートに期待する電圧レベルが指定されている場合に、前記第５ステップの処理後に、出力ポート期待電圧値が、実際に駆動される電圧範囲に入っていなければ、違反個所として当該出力ポートをレポートする第７ステップと、レポートされた違反ＭＯＳトランジスタを回路図上で強調表示するとともに、特定のＭＯＳトランジスタを指定すれば当該ＭＯＳトランジスタを含む回路図面に直接表示を切り替える第８ステップと、レポートされた違反出力ポートを回路図上で強調表示する第９ステップと、からなる。
【００１７】
このような請求項５に記載の発明によれば、回路図上でのブロック、素子、ノードの表示色を見ながら人手で問題の部位に回路階層を降りていくことなしに、低電圧から高電圧に昇圧するためにレベルシフタを挿入すべき個所を直接表示させることができ、より漏れなく簡便に問題個所の特定ができることになる。
さらに、請求項５に記載の発明によれば、電圧差に基づいて違反個所を判定する方法であるため、３種類以上の電源電圧で動作する電子回路であっても、好適に適用できる。
【００１８】
請求項６に記載の発明は、請求項５に記載の多電源電子回路の検証方法において、前記第６ステップにおいて、違反の判定対象となるＭＯＳトランジスタは、通常はＰＭＯＳトランジスタであり、必要に応じてＮＭＯＳトランジスタを含むようにした。
このように、請求項６に記載の発明は、グラウンドが０Ｖであり、ＮＭＯＳトランジスタの閾値電圧以下の電源電圧で動作させることはない、という前提に立った場合、昇圧を行う回路で問題になるのはＰＭＯＳトランジスタが完全にオフできないことにある。そこで、請求項６に記載の発明では、請求項５に記載の発明を用いてレベルシフタを挿入すべき個所を特定する際には、通常はＰＭＯＳトランジスタだけを違反判定の対象にするようにした。
これにより、請求項６に記載の発明では、上記の前提に基づいて正しく設計されたレベルシフタが適切な個所に挿入されていれば違反が発見されず、レベルシフタの挿入個所の誤りやレベルシフタ回路自身の設計誤りがあった場合には違反がレポートされることになる。
【００１９】
請求項７に記載の発明は、請求項５または請求項６に記載の多電源電子回路の検証方法において、前記検証対象の電子回路内のあるモジュールに違反個所のレポートを抑制することを指示する属性が与えられている場合に、そのモジュールインスタンス内またはその階層下に違反のあるＭＯＳトランジスタが発見された場合でも違反レポートを行わないようにし、また、レポート抑制の属性が与えられている場合でも、検証を実行する際にその属性を無視するようになっている。
このような請求項７に記載の発明は、請求項５に記載の発明では違反と判定されるが、その回路部に関しては細心の注意を払って不正な動作をしないように設計がなされている場合に、当該回路部内の擬似的な違反レポートを抑制して真の違反個所を発見しやすくするようにしたものである。
【００２０】
請求項８に記載の発明は、複数の電源で駆動される部位を有する多電源電子回路の検証方法であって、検証対象の電子回路の接続情報を表現するネットリストを読み込む第１ステップと、その読み込んだネットリストから回路中で使用されている電源名と入出力ポートを抽出する第２ステップと、その抽出された各電源と入力ポートを複数のグループ（電源グループ）にグルーピング指定させ、かつ、ＭＯＳトランジスタのゲートおよびドレイン・ソースがそれぞれどの電源グループで駆動される場合に違反とみなすかを指定する第３ステップと、前記読み込んだネットリストに基づき、全ての電源と全ての入力ポートとから回路内の配線の経路探索をそれぞれ行い、回路中の個々の回路素子およびノードが、いずれの電源または入力ポートで駆動されるかをそれぞれ判定しマーキングする第４ステップと、前記第３ステップで指定がある場合に、前記第４ステップの処理後に、個々のＭＯＳトランジスタに対してゲートおよびドレイン・ソースに接続されているノードを駆動している電源グループを調べ、指定された違反状態に合致する場合には、違反個所としてレポートする第５ステップと、そのレポートされたノードを回路図上で強調表示するとともに、特定のノードを指定すれば当該ノードを含む回路図面に直接表示を切り替える第６ステップと、からなる。
【００２１】
このような請求項８に記載の発明によれば、たとえば、全アナログ電源を電源グループＡ、全ディジタル電源を電源グループＤとし、ＭＯＳトランジスタのゲートに電源グループＡの電源が、ドレイン・ソースに電源グループＤの電源が接続されている場合に違反である、と指定しておくことができる。
このため、回路図上でのブロック、素子、ノードの表示色を見ながら人手で問題の部位に回路階層を降りていくことなしに、アナログブロックであるのに、ディジタル電源が供給されている個所を直接表示させることができ、より漏れなく簡便に問題個所の特定ができることになる。
【００２２】
請求項９に記載の発明は、請求項５に記載の多電源電子回路の検証方法と請求項８に記載の多電源電子回路の検証方法とを備え、検証の際に、その両検証方法のうちの一方を指定できるようになっている。
なお、請求項１、請求項２、請求項５および請求項８に記載の各発明は、回路中の電源、入力ポートからＭＯＳトランジスタ、抵抗素子、容量素子といった回路素子レベルでの経路探索を行う方法であるため、アナログ回路やセルライブラリ化されていない回路部が電子回路中にある場合でも、好適に適用できる。
【発明の効果】
【００２３】
このような構成からなる本発明の検証方法によれば、複数の電源で駆動される多電源電子回路において、その設計の際に、レベルシフタの入れ忘れ、および各回路に供給すべき電源の誤りを、アナログ回路を含む設計か否か、セルライブラリ中のセルを使用した設計か否かに関わらず、短時間で確実に発見できる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施の形態について、図面を参照して説明する。
〔第１実施形態〕
本発明の検証方法を実施するにあたって使用される検証装置の概略構成について図１を参照して説明する。
この検証装置は、図１に示すように、ＣＰＵ１３０１と、メモリ１３０２と、外部記憶装置１３０３と、入力装置１３０４と、表示装置１３０５とを少なくとも備え、これらはバス１３０６により接続されている。
ＣＰＵ１３０１は、メモリ１３０２上に格納されたプログラムの手順に従って、後述のような各種の演算や各部の制御を行うものである。メモリ１３０２は、ＣＰＵ１３０１が行う各種の演算や各部の制御を行うプログラム、および各種のデータを一時的に格納するものである。外部記憶装置１３０３は、検証の対象となる電子回路の情報、後述のように生成される各種の情報、回路図を入力したり表示するためのプログラム、後述のように処理を実行するプログラムなどをファイルの形態で格納するものである。
【００２５】
入力装置１３０４は、プログラムの実行の際などに各種の入力を行うものである。表示装置１３０５は、回路図を視覚的に表示し回路中のインスタンスやノードを駆動される電源の種類に応じて色分け表示するために使用するものである。
このような構成からなる検証装置で多電源電子回路を検証する際に、その入力となるデータファイル、結果として生成されるデータファイル、およびこれらデータファイルを使って行われる多電源電子回路の解析の概略について、図２を参照して説明する。
【００２６】
図２において、回路図入力・表示装置１４０１は、検証対象の多電源電子回路を図１に示す入力装置１３０４から入力し、その回路図イメージを表示装置１３０５で表示させる装置である。電子回路の接続情報を表すネットリストなどの電子回路の回路図情報は、外部記憶装置１３０３に保存することが可能である。また、回路図入力・表示装置１４０１は、その回路図情報のうち、回路の接続関係だけの情報を抽出したネットリストファイル１４０２を外部記憶装置１３０３に保存する機能を備えている。
【００２７】
この実施形態では、そのネットリストファイルの生成時には、ＭＯＳトランジスタや容量（キャパシタ）といった素子レベルまで展開したネットリストを生成する。また、この実施形態の処理の実行を制御するための実行制御指定１４０３が入力装置１３０４を介して入力され、その情報は実行制御指定ファイル１４０４として、外部記憶装置１３０３に保存される。
ネットリストファイル１４０２と実行制御指定ファイル１４０４を読み込む形で、図６に示される処理手順で多電源回路解析処理１４０５が行われる。図６の処理の詳細は、具体例を挙げて後述する。
【００２８】
この多電源回路解析処理１４０５の結果として、各ノード、素子、ブロックを駆動する電源情報ファイル１４１０、複数電源駆動ノード情報ファイル１４１１、違反ＭＯＳトランジスタ情報ファイル１４１２、違反出力ポート情報ファイル１４１３などが外部記憶装置１３０３に保存する形で生成される。
回路図入力・表示装置１４０１は、多電源回路解析処理１４０５により生成された上記のファイル群を読み込んで、表示装置１３０５上に表示されている回路図の各ノードやインスタンスを駆動される電源に応じて色分け表示したり、違反のあるノード、ＭＯＳトランジスタ、ポートなどを強調表示する機能を備えている。
【００２９】
次に、本発明の検証方法の第１実施形態として、レベルシフタが必要な電子回路において、レベルシフタの入れ忘れを発見する場合について説明する。
この第１実施形態では、図３に示す回路に対して適用した場合について説明する。図３の回路は、電源ＬＶＤＤで動作するインバータ１０３の出力が、電源ＨＶＤＤで動作するＮＡＮＤセル１０４の入力にノード１３０を介して接続されている。さらに、電源ＤＶＤＤで動作するインバータ１０５の出力もＮＡＮＤセル１０４の入力にノード１４０を介して接続されている。１９０，１９１には今回の説明に直接関係しない他の回路が設計されているものとする。また、電源ＬＶＤＤが低電圧で２．８Ｖ〜３．３Ｖであり、電源ＨＶＤＤと電源ＤＶＤＤの電圧がともに、４．７Ｖ〜５．３Ｖであるとする。
【００３０】
図４は図３と等価な回路で、図３の各セルをＭＯＳトランジスタのレベルまで展開した回路図である。上記の電源電圧条件の時、ＮＡＮＤセル２０４内部のＰＭＯＳトランジスタ２１０が、電源ＬＶＤＤで駆動された電圧では、完全にオフすることができず正常動作しない可能性がある。
図４の回路に対して第１実施形態を適用することにより、レベルシフタを挿入すべき個所がどのように発見できるかについて、図２および図６を参照して説明する。
まず、図２に示す回路図入力装置１４０１から図４のレベル、すなわち、ＭＯＳトランジスタのレベルまで展開された回路ネットリスト（図２の１４０２）を生成する。一方、第１実施形態を実行する際の処理の制御方法について実行制御指定を行い（図２の１４０３）、その指定内容を実行制御指定ファイル１４０４に保存する。
【００３１】
この実行制御方法１４０３の指定内容には、以下の３つがある。すなわち、第１の指定は、違反ＭＯＳトランジスタの判定法の指定であり、電圧を基準に判定するモード（電圧モード）、電源名を基準に判定するモード（電源名モード）、違反ＭＯＳトランジスタの判定をしないモード（ノーチェックモード：ＮＯＣＨＥＣＫモード）のいずれかを選択して指定するものである。第２の指定は、違反判定ＭＯＳトランジスタがＰＭＯＳトランジスタのみ、またはＰＭＯＳトランジスタとＮＭＯＳトランジスタの双方のいずれかの指定である。第３の指定は、違反ＭＯＳトランジスタのレポートを抑制する属性を無視するか否かの指定である。
【００３２】
この第１実施形態では、違反ＭＯＳトランジスタの判定を行わないノーチェックモード（ＮＯＣＨＥＣＫ）で、図６の多電源回路解析処理を実行した場合の動作について、以下に述べる。
まず、図６のステップＳ４０１では、上記の実行制御指定ファイル１４０４を読み込み、次のステップＳ４０４では、上記のネットリストファイル１４０２を読み込んで回路中の電源および入出力を抽出する。さらに、ステップＳ４０５では、違反のＭＯＳトランジスタの判定法の指定が判定される。
【００３３】
この例では、現違反ＭＯＳトランジスタの判定法としてノーチェックモードの指定を仮定しているので、ステップＳ４０８に進む。ステップＳ４０８では、その読み込んだネットリストに基づき、各電源および各入力ポートから回路中のノード、素子、ブロックの配線経路を探索し、その各電源、各入力ポートで駆動される旨のマーキングを行う。この処理の結果、図４の回路の各ノード、素子、ブロックは、図５のようにマーキングされる。（Ｌ）、（Ｈ）、〔ｌ〕、〔ｈ〕などの図中の各マークの意味は、次の表１に示すとおりである。
【００３４】
【表１】
2005190442.tif 000003
【００３５】
次に、図５の結果を得るまでのステップＳ４０８の詳細な処理動作について、図７、図８および図９のフローチャートを参照して説明する。
図７のステップＳ５０１では、最初の電源として３０６の電源ＬＶＤＤを現信号に代入する。ステップＳ５０２では、この現信号を引数として図８に示す処理（呼び出し１）を行う。
図８のステップＳ６０１では、探索の深さが「０」以上か否かの判定、かつ、現信号が電源またはグランドか否かの判定を行う。この段階では、経路探索の深さは「０」であるので、ステップＳ６０１の判定では否定判定（ＮＯ）となり、次のステップＳ６０２に進む。ステップＳ６０２では、図５に示すように、現信号（ＬＶＤＤノード）に電源ＬＶＤＤで駆動される旨のマーク（（Ｌ））をする。
【００３６】
ステップＳ６０３では、現信号に接続されている（インスタンス、端子）の情報を現接続に代入する。図５の例では、（インスタンス、端子）は、（３０７のＰＭＯＳトランジスタ、ソース端子）である。次のステップＳ６０４では、現接続が処理済みか否かを判定する。このとき、その接続は未処理であるので、ステップＳ６０５に進み、現接続の処理済フラグをセットする。
ステップＳ６０６では、現接続がキャパシタ端子（ＣＡＰ端子）またはＭＯＳトランジスタのゲート端子か否かの判定を行う。このとき、現接続はＭＯＳトランジスタのソース端子であるので、ステップＳ６０７に進む。ステップＳ６０７では、現接続がそのブロック自身のポートか否かの判定を行う。ここでは、現接続が自身のブロックのポートではないのでステップＳ６０８に進み、その現接続を引数として図９に示す処理に移行する（呼び出し２）。
【００３７】
図９のステップＳ７０１では、図５に示すように、ＰＭＯＳトランジスタ３０７に電源ＬＶＤＤの経路中にある素子である旨のマーク（（ｌ））をする。次のステップＳ７０２では、現インスタンスがブロックか否かを判定する。ここでは、ＰＭＯＳトランジスタは素子でありブロックではないので否定判定となり、ステップＳ７０３に進む。
ステップＳ７０３では、ＰＭＯＳトランジスタの最初の端子接続を現接続に代入する。ここでは、（端子、信号）は（３０７のＰＭＯＳトランジスタのゲート端子、ノード３３５）であるとする。
【００３８】
ステップＳ７０４では、現接続が処理済みであるか否かを判定する。この場合、その接続は未処理であるので、ステップＳ７０５に進み、現接続がＭＯＳトランジスタのゲート端子か否かを判定する。このとき、現接続がＭＯＳトランジスタのゲート端子であるので、ステップＳ７０８に進む。
ステップＳ７０８では、現素子の次の接続が存在するか否かを判定する。この場合に、現素子に次の接続があるので、ステップＳ７０９に進み、ＰＭＯＳトランジスタ３０７の次の接続を現接続に代入する。この結果、現接続は、（３０７のＰＭＯＳトランジスタのドレイン端子、ノード３３１）となる。
【００３９】
この接続は未処理でＭＯＳトランジスタのゲート端子でないので、ステップＳ７０４、Ｓ７０５を経由してステップＳ７０６に移行し、ここで本接続の処理済フラグをセットする。次のステップＳ７０７では、現接続の信号（ノード３３１）を引数として、再び図８の処理に移行する（呼び出し３）。
図５に示すように、ノード３３１は電源、グラウンドではないので、図８のステップＳ６０１では否定判定となりステップＳ６０２に進む。ステップＳ６０２では、図５に示すように、現信号ノード３３１に、電源ＬＶＤＤで駆動される旨のマーク（（Ｌ））をする。ステップＳ６０３では、ノード３３１の最初の接続として、（３０８のＮＭＯＳトランジスタ、ドレイン端子）を現信号に代入する。
【００４０】
この接続は未処理であるので、ステップＳ６０４では否定判定となりステップＳ６０５に進む。ステップＳ６０５では、現接続の処理済フラグをセットする。現接続はＭＯＳトランジスタ３０８のドレインであるので、ステップＳ６０６は否定判定となりステップＳ６０７に進む。また、現接続は自身のブロックのポートではないので、ステップＳ６０７では否定判定となりステップＳ６０８に進む。ステップＳ６０８では、その現接続を引数として図９に示す処理に移行する（呼び出し４）。
【００４１】
図９では、ＮＭＯＳトランジスタ３０８に関しても、ＰＭＯＳトランジスタ３０７と同様の処理が行われ、ゲート端子の接続に対しては何の処理もされず、ソース端子の接続に対しては、接続された信号（ノード３３６）を引数として、再び図８の処理が実行される（ステップＳ７０７）（呼び出し5）。
ここで、図５に示すようにノード３３６はグラウンドであるので、図８のステップＳ６０１の判定は肯定判定（ＹＥＳ）になり、呼び出し５の図８の処理を終え、図９のステップＳ７０７の（呼び出し５）の処理後に復帰する。
【００４２】
ここで、図５に示すＮＭＯＳトランジスタ３０８には次の接続がないので、図９に示すステップＳ７０８の判定は否定判定（ＮＯ）となり、呼び出し４の図９の処理を終え、図８のステップＳ６０８（呼び出し４）処理後に復帰する。
図８に示すステップＳ６１１では、現信号の次の接続があるか否かが判定される。この例では、肯定判定となりステップＳ６１２に進み、ノード３３１の次の接続として、自身のブロック３０３の出力ポートが現接続に代入される。
【００４３】
そして、現接続が当該ブロックのポートであるため、ステップＳ６０７では肯定判定となり、ステップＳ６０９の処理に進む。ステップＳ６０９では、ブロック３０３のノード３３１に接続された親ブロック３０１中のノード３３２を引数として、図８の処理に入る（ステップＳ６１０）（呼び出し６）。
図５に示すノード３３２に対しても図８のステップＳ６０２の処理で、電源ＬＶＤＤで駆動される旨のマーク（（Ｌ））がなされる。また、ノード３３２の接続も自身のブロック３０１の出力ポートであるので、ステップＳ６０７，Ｓ６０９，Ｓ６１０を経由して、さらに親ブロック（トップ階層）のノード３３０を引数として図８の処理に移行する（呼び出し７）。
【００４４】
図８のステップＳ６０２では、ノード３３０に電源ＬＶＤＤで駆動される旨のマークがなされ「（Ｌ）」、ステップＳ６０３では、ノード３３０の接続として、（３０２のブロック、ポート３３３）が現接続に代入される。この現接続は当該ブロック自身のポートではないのでステップＳ６０８に進む。ステップＳ６０８では、現接続を引数として、図９の処理に移行する（呼び出し８）。
【００４５】
この場合に、図５に示すように現インスタンス３０２がブロックであるので、図９のステップＳ７０２の判定は肯定判定（ＹＥＳ）となり、ステップＳ７１０，Ｓ７１１に進む。ステップＳ７１０，Ｓ７１１では、子ブロック３０２の当該ポートに接続されたノード３３３を引数として、図８の処理に移行する（呼び出し９）。
同様に、図８のステップＳ６０２では、図５に示すように、ノード３３３に電源ＬＶＤＤで駆動される旨のマークがなされ（（Ｌ））、ステップＳ６０３では、ノード３３３の接続として、（３０４のブロック、ポート３３４）が現接続に代入される。この現接続は当該ブロック自身のポートではないのでステップＳ６０８に進む。ステップＳ６０８では、現接続を引数として、図９の処理に移行する（呼び出し１０）。
【００４６】
この場合に、現インスタンス３０４がブロックであるので、図９のステップＳ７０２の判定は肯定判定（ＹＥＳ）となり、ステップＳ７１０，Ｓ７１１に進む。ステップＳ７１０，Ｓ７１１では、子ブロック３０４の当該ポートに接続されたノード３３４を引数として、図８の処理に移行する（呼び出し１１）。
図８のステップＳ６０２では、ノード３３４にＬＶＤＤ駆動のマークがなされ「（Ｌ）」、ステップＳ６０３でノード３３４の最初の接続（３１０のＰＭＯＳトランジスタ、ゲート端子）が現接続に代入される。この現接続はＭＯＳトランジスタのゲートであるためステップＳ６０６では肯定判定となり、ステップＳ６１１，Ｓ６１２では、ノード３３４の次の接続（３１２のＮＭＯＳトランジスタ、ゲート端子）が現接続に代入される。
【００４７】
この現接続もＭＯＳトランジスタのゲートであるため、ステップＳ６０６では肯定判定となって、ステップＳ６１１に進む。ノード３３４の次の接続が存在しないので、呼び出し１１の図８の処理を終え、図９のステップＳ７１１（呼び出し１１）の処理後に復帰する。
図９のステップＳ７１１（呼び出し１１）の後は、そのまま呼び出し１０の図９の処理を終え、図８のステップＳ６０８（呼び出し１０）の処理後に復帰する。
ここで、ノード３３３には次の接続が無いので、図８のステップＳ６１１の判定は否定判定となり、呼び出し９の図８の処理を終え、図９のステップＳ７１１（呼び出し９）の処理後に復帰する。その後、そのまま呼び出し８の図９の処理を終え、図８のステップＳ６０８（呼び出し８）の処理後に復帰する。
【００４８】
ノード３３０には次の接続が無いので（ステップＳ６１１）、呼び出し７の図８の処理を終え、図８のステップＳ６１０（呼び出し７）の処理後に復帰する。同様に、ノード３３２にも次の接続が無いので（ステップＳ６１１）、呼び出し６の図８の処理を終え、図８のステップＳ６１０（呼び出し６）の処理後に復帰する。
以下同様に、各ノードや各素子に次の接続が無いため、呼び出し３、呼び出し２、呼び出し１の処理を順次終え、図７のステップＳ５０２の処理後に復帰する。
以上の処理により、最初の電源ＬＶＤＤで駆動される、各ノード、各素子のマーキングが終了する。
【００４９】
次に、図７のステップＳ５０４で、次の電源ＨＶＤＤ（図５の３０９）を現信号に代入し、これに対しステップＳ５０２の処理で、電源ＬＶＤＤ時と同様の方法でマーキングを行う。さらに、電源ＤＶＤＤ（図５の３１４）に対しても同様の処理を行った後、次の電源がなくなると（ステップＳ５０３）、全電源に対する各ノード、各素子のマーキングが終了する。
その後、図７のステップＳ５０５で、設計階層の各ブロックに対して、ブロック内部のノード、素子、ブロックにつけられている電源マークを調べ、それらの全集合をブロックのマーキングとする処理を行う。この処理は、最下層ブロックから順次上位ブロックに向けて行われる。
【００５０】
たとえば、ブロック３０３では、内部の素子はすべて〔ｌ〕、ノードはすべて（Ｌ）であるため、ブロック３０３には、〔ｌ〕のマークがなされる。ブロック３０４では、内部ノードに（Ｌ）、（Ｈ）、（Ｄ）の３種類があるので、ブロック３０４のマーキングは、〔ｌ，ｈ，ｄ〕となる。ブロック３０２の場合は、内部ブロックのマークが〔ｄ〕（３０５）および〔ｌ，ｈ，ｄ〕（３０４）であり、ノードには（Ｄ）と（Ｈ）が存在する。したがって、ブロック３０２のマーキングは、〔ｌ，ｈ，ｄ〕となる。
【００５１】
このようなステップＳ５０５の処理の後、図７の処理（ステップＳ４０８）が終了し、結果として、図５に示すようなマーキングが各ノード、素子、ブロックに対してなされることになる。
この結果をうけて、図６のステップＳ４０９では、回路中の全てのノード、素子、ブロックがその電源で駆動されるかの情報がファイル（図２の１４１０）に保存される。
【００５２】
さらに、ステップＳ４１１の処理で、回路中に複数電源で駆動されるノードがあれば、そのノード名と駆動電圧の情報がファイル（図２の１４１１）に保存される。第１実施形態で対象にした図５の回路図では、このようなノードは存在しない。
第１実施形態の前提条件は、違反ＭＯＳトランジスタの判定法がノーチェックモード（ＮＯＣＨＥＣＫ）であるので、ステップＳ４１４，Ｓ４１６，Ｓ４１７の各処理はなされず、図２のファイル１４１２、１４１３は作成されない。
【００５３】
次に、図２に示すファイル１４１０の内容を回路図表示装置１４１０に読み込ませ、回路中の各ノード、素子、ブロックを駆動電圧、入力ポートに応じて色分け表示する機能について述べる。
いま、電源ＬＶＤＤは低電圧、電源ＨＶＤＤ，ＤＶＤＤは電源ＬＶＤＤよりも高電圧の同じ電圧であるとすれば、たとえば、電源ＬＶＤＤで駆動されるノード（（Ｌ））、素子、ブロック（〔ｌ〕）は青で、電源ＨＶＤＤまたは電源ＤＶＤＤで駆動されるノード（（Ｈ），（Ｄ），（Ｈ，Ｄ）、素子、ブロック（（ｈ），（ｄ），（ｈ，ｄ）は赤で、両者が混載するブロック〔ｌ，ｈ，ｄ〕は橙で表示させるように指定すれば、図５のトップ図面を表示させた時、ブロック３０１は青、ブロック３０２は橙で表示される。なお、表示色は任意に指定できる。
【００５４】
ここで、表示色が橙であることは、下位階層に異なる電源電圧で動作している部分があることを意味するので、ブロック３０２の階層を見れば問題がある個所を発見できることが容易にわかる。ブロック３０２の階層を表示させると、ブロック３０５は赤、ブロック３０４は橙であるので、同様の理由でブロック３０４を表示させればよいことがわかる。
【００５５】
ブロック３０４では、３１０のＰＭＯＳトランジスタおよび３１２のＮＭＯＳトランジスタのゲートに接続されたノード３３４が青であるのに、ドレイン・ソースにに接続されたノード３５１、３１１が赤であるため、問題があるＭＯＳトランジスタが３１０、３１２であり、このゲートに接続されたノード３３４、もしくは階層が異なる等価なノード３３３、３３０にレベルシフタを挿入する必要があることが、容易にわかる。
なお、上記のように、この第１実施形態では、駆動される電源または入力ポート毎に表示画面の表示色を任意に指定できるが、異なる電源または入力ポートで駆動される場合でも、同一色で表示することが可能である。
【００５６】
〔第２実施形態〕
第２実施形態では、第１実施形態と同じ図５の回路において、電源電圧を指定することでレベルシフタを挿入すべきＭＯＳトランジスタを、回路図上で目視で探すことなく、特定する方法について説明する。
このためには、図２の実行制御指定１４０３で、違反ＭＯＳトランジスタの判定法を電圧モードに設定しておく。電圧モードを指定した場合には、ＭＯＳトランジスタのドレイン・ソースを駆動する最大電圧ＶＤｍａｘと、ＭＯＳトランジスタのゲートを駆動する最小電圧ＶＧｍｉｎの差が、ある値（許容電圧差ΔＶｌｉｍｉｔ）以上であれば違反ＭＯＳトランジスタであるとみなす処理が行われる。このため、電圧モードでは、この許容電圧差ΔＶｌｉｍｉｔを指定する必要がある。この第２実施形態では、ΔＶｌｉｍｉｔ＝１．２Ｖと指定するものとする。
【００５７】
なお、許容電圧差ΔＶｌｉｍｉｔの指定法は、１．２Ｖのように絶対電圧値で指定する方法と、ＭＯＳトランジスタのドレイン・ソース電圧を駆動する電圧値に対する降下電圧率で指定する方法が可能である。後者の場合、たとえば２５％のように指定したとすれば、ＭＯＳトランジスタのドレイン・ソース電圧が５Ｖ場合には、ＭＯＳトランジスタのゲート電圧が、５Ｖ×（１−０．２５）＝３．７５Ｖ以下であれば違反であるとみなされることになる。
【００５８】
また、電源の昇圧で問題になるのはＰＭＯＳトランジスタであるので、図２の実行制御指定１４０３において、ＰＭＯＳトランジスタのみをチェックするモードにする。
次に、図２の実行制御指定１４０３で指定した情報ファイル１４０４およびネットリストを読み込んで、多電源回路解析処理１４０５を行った際に、どのように違反ＭＯＳトランジスタの特定が行われるかを、図６を参照して説明する。
【００５９】
この第２実施形態では、違反ＭＯＳトランジスタの判定法が電圧モードであるので、ステップＳ４０５の判定の結果、ステップＳ４０６の処理に移行する。ここでは、ネットリストから抽出された電源や入力ポートに対して電圧範囲を指定したり、出力ポートに期待する出力電圧を指定する。この例では、電源にのみ電圧を、ＬＶＤＤ＝２．８Ｖ〜３．３Ｖ，ＨＶＤＤ＝ＤＶＤＤ＝４．７Ｖ〜５．３Ｖのように指定するものとする。
【００６０】
第１実施形態と同じ方法を用いて、図６のステップＳ４０８の処理により、図５に示すようなマーキングが各ノード、素子、ブロックに対してなされる。その後のステップＳ４０９の処理で上記のマーキング情報をファイル（図２の１４１０）に保存し、ステップＳ４１１の処理で複数電源で駆動されるノードの情報をファイル（図２の１４１１）に保存し、これらの処理は第１実施形態と同じである。
【００６１】
第２実施形態では、違反ＭＯＳトランジスタの判定法の指定が電圧モードであるため、ステップＳ４１３では電圧モードと判定されてステップＳ４１４に進む。ステップＳ４１４では、与えらた電源電圧情報に基づいて違反するＭＯＳトランジスタのチェックがなされ、違反があればファイル（図２の１４１２）にその情報が保存される。
次に、ステップＳ４１４の処理の詳細について、図１０のフローチャートを参照しながら説明する。
【００６２】
図１０によれば、回路中の最初のＭＯＳトランジスタを現ＭＯＳトランジスタとして代入し（ステップＳ８０１）、現ＭＯＳトランジスタにに対してステップＳ８０２〜Ｓ８１０の処理を行い、ステップＳ８１２で回路中の次のＭＯＳトランジスタを現ＭＯＳトランジスタに代入して、再びステップＳ８０２〜Ｓ８１０の処理をステップＳ８１１で次のＭＯＳトランジスタがなくなるまで繰り返す。すなわち、回路中の各ＭＯＳトランジスタに対して、ステップＳ８０２〜Ｓ８１０の処理を順次繰り返すことになる。
【００６３】
例えば、図５のＮＭＯＳトランジスタ３１２を現ＭＯＳトランジスタとしてステップＳ８０２の処理に入った場合について説明する。ステップＳ８０２では、違反ＭＯＳトランジスタを無視する属性が与えられているか否か、かつ、現ＭＯＳトランジスタがレポート対象外ブロックか否かの判定を行う。
ここで、第２実施形態では回路中に違反ＭＯＳトランジスタを無視する属性を与えていないので、ステップＳ８０２の判定は否定判定となり、ステップＳ８０３の処理に移行する。また、第２実施形態では、ＰＭＯＳトランジスタのみを違反対象にし、現在のＭＯＳトランジスタがＮＭＯＳトランジスタであるため、ステップＳ８０３の判定は肯定判定（ＹＥＳ）となり、違反判定されること無く、ステップＳ８１１，Ｓ８１２で次のＭＯＳトランジスタがチェック対象になる。
【００６４】
図５のＰＭＯＳトランジスタ３１３を現在のＭＯＳトランジスタとしてステップＳ８０２の処理に入った場合に、ステップＳ８０２，Ｓ８０３の判定は共に否定判定（ＮＯ）になりステップＳ８０４に進む。ステップＳ８０４では、ＰＭＯＳトランジスタ３１３のゲートを駆動するの電源名ＤＶＤＤ（Ｇｓｕｐｐｌｙ）とドレイン・ソースを駆動する電源名ＨＶＤＤ（Ｄｓｕｐｐｌｙ）が取得される。
【００６５】
次のステップＳ８０５では、違反ＭＯＳトランジスタの判定法の指定が、電圧モードまたは電源名モードであるかが判定される。第２実施形態の違反ＭＯＳトランジスタの判定法は電圧モードであるので、ステップＳ８０５では電圧モードと判定されてステップＳ８０６に進む。ステップＳ８０６では、「Ｇｓｕｐｐｌｙ」と「Ｄｓｕｐｐｌｙ」の電圧範囲が同じか否かが判定される。この場合には、電源名ＤＶＤＤと電源名ＨＶＤＤは同じ電源電圧範囲４．７Ｖ〜５．３Ｖが与えられているため、ステップＳ８０６の判定は肯定判定（ＹＥＳ）となり、ステップＳ８１１，ステップＳ８１２に進み、次のＭＯＳトランジスタがチェックの対象になる。
【００６６】
図５のＰＭＯＳトランジスタ３１０を現ＭＯＳトランジスタとしてステップＳ８０２の処理に入った場合には、ステップＳ８０２，Ｓ８０３の判定は共に否定判定（ＮＯ）になりステップＳ８０４に進む。ステップＳ８０４では、ＰＭＯＳトランジスタ３１３のゲートを駆動するの電源名ＬＶＤＤとドレイン・ソースを駆動する電源名ＨＶＤＤが取得される。
【００６７】
電源名ＬＶＤＤと電源名ＨＶＤＤの電圧範囲の指定は異なるため、ステップＳ８０６の判定は否定判定（ＮＯ）となり，ステップＳ８０７に進む。ステップＳ８０７では、（ＶＤｍａｘ−ＶＧｍｉｎ）≧ΔＶｌｉｍｉｔの判定が行われる。
ここで、ＰＭＯＳトランジスタ３１０のドレイン・ソースを駆動する電源ＨＶＤＤの最大電圧値ＶＤｍａｘ＝５．３Ｖ、ゲートを駆動する電源ＬＶＤＤの最大電圧値ＶＧｍｉｎ＝２．８Ｖであるので、その電位差は、ＶＤｍａｘ−ＶＧｍｉｎ＝２．５Ｖである。一方、許容電圧差ΔＶｌｉｍｉｔ＝１．２Ｖである。このため、ステップＳ８０７は肯定判定、すなわち、ＰＭＯＳトランジスタ３１０は違反であると判定され、ステップＳ８１０に進む。ステップＳ８１０では、そのインスタンス名とゲートおよびドレイン・ソースの駆動電源名を、ファイル（図２の１４１２）に保存する。
【００６８】
このようにして、図１０のフローチャートの処理に従って全てのＭＯＳトランジスタに対して違反の有無のチェックをした結果、図５の例ではＰＭＯＳトランジスタ３１０のみが違反ＭＯＳトランジスタとして、その情報がファイル（図２の１４１２）に保存されることになる。
第２実施形態では、出力ポートに電圧期待値を指定していないので、図６のステップＳ４１６，Ｓ４１７の処理は実行されず、結果として、図２のファイル１４１０およびファイル１４１２が作成されることになる。
【００６９】
第２実施形態では、第１実施形態と同様にファイル１４１０を読み込んで、回路図表示装置１４０１上に回路中の各ノード、素子、ブロックを駆動電圧、入力ポートに応じて任意の表示色に色分け表示することができる。
これに加え、第２実施形態の電圧モードでは、回路図表示装置１４０１上に違反ＭＯＳトランジスタの情報ファイル１４１２読み込んで、違反ＭＯＳトランジスタのインスタンス名リストを表示させることができる。このリスト中から特定の違反ＭＯＳトランジスタを選択して、回路図表示装置１４０１上に表示する回路図を、違反ＭＯＳトランジスタを含む回路ブロックに切り替え、さらに違反ＭＯＳトランジスタを強調表示させることができる。
【００７０】
図５の例では、回路図表示装置１４０１上にトップ図面が表示されている状態で、違反ＭＯＳトランジスタのリスト中のＰＭＯＳトランジスタ３１０を選択することで、回路図の表示が３０４の回路ブロックに切り替わり、かつ、ＰＭＯＳトランジスタ３１０のシンボルの外周りに黄色い太線の四角枠で囲むといった強調表示がなされる。
これにより、ＰＭＯＳトランジスタ３１０のゲートに接続されたノード３３４、もしくは階層が異なる等価なノード３３３、３３０にレベルシフタを挿入する必要があることが直ちにわかる。
【００７１】
また、違反ＭＯＳトランジスタが複数ある場合には、それらをすべて強調表示させることもできる。この場合、違反MOSを含む上位の回路ブロックのシンボルの外周りは橙色の太線の四角枠で囲まれる。これによりトップ階層から、外周りが橙色の太枠で囲まれた回路ブロックに順次階層を降りていけば、外周りが黄色の太枠で囲まれた違反ＭＯＳトランジスタを容易に発見できる。
以上のように、この第２実施形態では、電源電圧に基づいて違反ＭＯＳトランジスタを自動で特定する機能、その結果を回路図上で容易に発見、表示できる機能を用いることができ、その結果、レベルシフタを挿入し忘れた個所を見落とす可能性が格段に低くなる。
【００７２】
［第３実施形態］
第３実施形態は、図５の回路において、第２実施形態で発見されたレベルシフタの挿入すべき個所に実際にレベルシフタを挿入し、第２実施形態と同様の処理を行わせた場合に、どのような結果が得られるかを示すものである。
図１１の回路は、図５の回路で発見されたレベルシフタの挿入個所ノード３１０にレベルシフタ９２８を挿入したものである。ただし、図５の３０３、３０４、３０５は論理セルレベルで表記してあり、それぞれ図１１の９０３、９０４、９０５にそれぞれ対応している。
【００７３】
また、図１１には、第１実施形態で説明したと同様の方法で、図６のステップＳ４０８の処理を行った後、回路中の各ノード、素子、ブロックにマーキングされる駆動電源情報も記載してある。
この結果から、図６のステップＳ４１４の違反ＭＯＳトランジスタのチェックの方法に従えば、図５で問題のあったＮＡＮＤセル３０４（図１１の９０４に相当）の入力は、電源ＬＶＤＤの駆動から電源ＨＶＤＤの駆動に変わっている。したがって、図５で違反ＭＯＳトランジスタとしてレポートされたＰＭＯＳトランジスタ３１０は、違反のＭＯＳトランジスタではないことになる。
【００７４】
また、レベルシフタ９２８内を見ると、ＭＯＳトランジスタのゲートを駆動する電圧とドレイン・ソースを駆動する電圧が異なるのは、ＮＭＯＳトランジスタ９２２およびＮＭＯＳトランジスタ９２４だけである。しかし、第２実施形態と同様に、電源電圧の昇圧で問題になるのはＰＭＯＳトランジスタだけであり、ＰＭＯＳトランジスタのみを違反ＭＯＳトランジスタのチェック対象とする指定を行っている。このため、これらのＮＭＯＳトランジスタは違反ＭＯＳトランジスタと判定されず、結果として、図１１の回路では違反ＭＯＳトランジスタは皆無であるという結果が得られる。
【００７５】
ここで、仮に、レベルシフタ９２８の設計において、インバータ９２０に誤って電源ＨＶＤＤの電圧を供給してしまった場合を考える。この場合には、インバータ９２０の入力が電源ＬＶＤＤで駆動されるため、インバータ９２０内のＰＭＯＳトランジスタにおいて、ゲートが電源ＬＶＤＤによる駆動（ＶＧｍｉｎ＝２．８Ｖ）、ドレイン・ソースが電源ＨＶＤＤによる駆動（ＶＤｍａｘ＝５．３Ｖ）となり、違反ＭＯＳトランジスタとしてレポートされることになる。
以上のように、この第３実施形態によれば、正しく設計されたレベルシフタが適切な個所に挿入されていれば、違反が発見されず、レベルシフタ自身の設計誤りも含め多電源で駆動される回路ブロックや素子を不適切に接続した場合には、違反がレポートされる。
【００７６】
〔第４実施形態〕
この第４実施形態は、出力ポートに期待する電圧が出力されるか否かを判定する場合について説明する。
この第４実施形態のチェックを行う場合には、図２の実行制御指定１４０３で、違反ＭＯＳトランジスタの判定法を電圧モードに指定し、図６のステップＳ４０６で回路中の電源および入力ポートに電圧範囲を指定するとともに、出力ポートに期待する電圧値を指定する。
図１２に示す回路例では、出力ポートＯＵＴＨの出力段インバータ１００４には電源ＬＶＤＤが、出力ポートＯＵＴＬの出力段ＮＡＮＤゲート１００５には電源ＨＶＤＤが供給（使用）されている設計とする。また、図６のステップＳ４０６で、電源ＬＶＤＤは２．８Ｖ〜３．３Ｖ、電源ＨＶＤＤは４．７Ｖ〜５．３Ｖ、また、出力ポートＯＵＴＨの出力期待電圧は５Ｖ、出力ポートＯＵＴＬの出力期待電圧は３Ｖを指定するものとする。
【００７７】
また、図１２には、第１実施形態で説明した場合と同様の方法で、図６のステップＳ４０８の処理を行った後、回路中の各ノード、素子、ブロックにマーキングされる駆動電源情報も記載されている。
この第４実施形態では、図６のステップＳ４０８の処理の後、ステップＳ４０９、ステップＳ４１１、ステップＳ４１３、およびステップＳ４１４の各処理を経由してステップＳ４１６の処理に移行する。
この例では、出力ポートに期待電圧値が指定されているので、ステップＳ４１６では肯定判定となりステップＳ４１７に進む。ステップＳ４１７では、出力電圧期待値が指定されている全出力ポートに対し、期待電圧値がそのポートを駆動する電圧範囲内に入っているか否かがチェックされ、範囲外であれば違反出力ポートとして、情報がファイル（図２の１４１３）に保存される。
【００７８】
図１２の例では、出力ポートＯＵＴＨを駆動する電源がＬＶＤＤであるので（ノード１００６のマーク（Ｌ））、実際の駆動電圧範囲は２．８Ｖ〜３．３Ｖであるが、出力ポートＯＵＴＨの期待電圧は５Ｖであるため、実駆動電圧の範囲外である。したがって、出力ポートＯＵＴＨの情報がファイル１４１３に保存される。同様に、出力ポートＯＵＴＬを駆動する電源がＨＶＤＤであるので（ノード１００７のマーク（Ｈ））、実際の駆動電圧範囲は４．７Ｖ〜５．３Ｖであるが、出力ポートＯＵＴＬの期待電圧は３Ｖであるため、出力ポートＯＵＴＬの情報もファイル（図２の１４１３）に保存される。
【００７９】
このようにして作成された違反出力ポート情報ファイル（図２の１４１３）を、図２に示す回路図表示装置１４０１に読み込んで、違反出力ポート名のリストを表示させることができる。このリスト中から特定の違反出力ポートを選択して、回路図表示装置１４０１上に表示する回路図を違反出力ポートを含む回路ブロックに切り替え、さらに違反出力ポートを、図１２に示すように、違反ノードのライン上に黄色の塗りつぶし丸を表示するといった強調表示をさせることができる。また、違反出力ポートが複数ある場合、それらをすべて強調表示させることもできる。
【００８０】
以上のように、第４実施形態によれば、出力電圧値が期待する電圧と異なる出力ポートを、自動的に漏れなく発見することができる。
また、第４実施形態では、出力ポートに期待値電圧が出力されるか否かをチェックする例を示したが、回路中の内部ノードに期待する電圧値を指定すれば、内部ノードの電圧値が期待通りになっているか否かをチェックすることも可能である。
【００８１】
〔第５実施形態〕
アナログ回路とディジタル回路とが混在する電子回路においては、アナログ部とディジタル部の動作電圧が同じであっても、通常、アナログ部を駆動するアナログ電源とディジタル部を駆動するディジタル電源は分離して設計される。
そこで、第５実施形態は、検証対象がアナログ・ディジタル混在の電子回路の場合に、誤ってアナログ動作部にディジタル電源を供給（使用）したような場合に、その誤りの個所を容易に発見できるようにしたものである。
【００８２】
図１３に第５実施形態での検証対象の回路を示す。この回路は、アナログ回路ブロック１１０１の出力１１３０が、ディジタル回路ブロック１１０２の入力側に入っているものである。そして、この回路は、本来なら、アナログ回路ブロック１１０１にはアナログ電源ＡＶＤＤを、ディジタル回路ブロック１１０２にはディジタル電源ＤＶＤＤの電圧を供給すべきであるが、アナログ回路ブロック１１０１の一部に誤ってディジタル電源ＤＶＤＤの電圧を供給してしまった例である。すなわち、ブロック１１０４中のノード１１１０にディジタル電源ＤＶＤＤが接続されている例である。
【００８３】
この第５実施形態では、図１３の回路に対して、第１実施形態と全く同様に、違反ＭＯＳトランジスタの判定法をノーチェックモードで検証を行った場合を考える。
図１３には、第１実施形態で説明したのと同様の方法で、図６のステップＳ４０８の処理を行った後、回路中の各ノード、素子、ブロックにマーキングされる駆動電源情報も記載されている。
この結果に基づいて作成されるファイル１４１０を、図２に示す回路図表示装置１４０１に読み込ませ、アナログ電源ＡＶＤＤで駆動されるノード（（Ａ））、素子、ブロック（〔ａ〕）を青で、ディジタル電源ＤＶＤＤで駆動されるノード（（Ｄ））、素子、ブロック（〔ｄ〕）を赤で、両電源で駆動されるノード（（Ａ，Ｄ））、ブロック（〔ａ，ｄ〕）を橙で表示させることにする。
【００８４】
このような表示にすれば、トップ図面から見たとき、本来ならばアナログ回路ブロック１１０１はアナログ電源ＡＶＤＤのみで駆動されるはずであるので青で表示されるべきであるが、橙で表示されているので内部に問題があることが判る。そこで、アナログ回路ブロック１１０１の階層の回路を表示させると、ブロック１１０４およびブロック１１０５が橙で表示されている。しかし、ブロック１１０５の入力ノード１１２３が赤（ディジタル電源駆動）であるため、根本原因はノード１１２３を出力しているブロック１１０４側にあることが推測される。
【００８５】
そこで、ブロック１１０４の階層を回路表示させると、ＮＭＯＳトランジスタ１１１２および１１１３の各ゲートに接続されたノード１１２０が青で表示されたアナログ駆動ノード、ドレイン・ソースに接続されたノードが赤でディジタル駆動になっていることがわかる。従って、実際には、これらのＮＭＯＳトランジスタ１１１２、１１１３への供給電源がディジタル電源ＤＶＤＤであることが発見できる。
【００８６】
以上の説明は、駆動される電源の種類に応じて、回路図中のノード、素子、ブロックを色分け表示することで、目視で問題の個所を簡単に発見できることを示したが、さらに、問題の個所を自動で発見する方法について説明する。
このためには、図２の実行制御指定１４０３において、違反ＭＯＳトランジスタの判定法を電源名モードに指定するとともに、違反ＭＯＳトランジスタのチェックの対象をＰＭＯＳトランジスタ、ＮＭＯＳトランジスタの双方として指定し、図２の多電源回路解析処理１４０５（詳細な処理は図６）を行う。
【００８７】
ここでは、電源名モードであるので、図６のステップＳ４０５の判定の結果、ステップＳ４０７に進む。ステップＳ４０７では、電源グループの指定、およびＭＯＳトランジスタのゲートおよびドレイン・ソースを駆動する違反電源グループの指定を行う。
ここで、電源グループとは、回路中の電源名のいくつかを同じ種類の電源としてグルーピングしたものである。たとえば、アナログ電源が複数あり、ディジタル電源も複数あるといった場合、すべてのアナログ電源をひとつのグループとしてその電源グループ名を「Ａ」とし、同様にすべてのディジタル電源をひとつの電源グループ「Ｄ」とする。
【００８８】
図１３の場合には、アナログ電源はＡＶＤＤのみ、ディジタル電源はＤＶＤＤのみである。そこで、アナログ電源ＡＶＤＤを電源グループ「Ａ」、ディジタル電源ＤＶＤＤを電源グループ「Ｄ」にグループ分けするようにした。
この電源グループを用いて、図１３の場合であれば、ＭＯＳトランジスタのゲートを駆動する電源が電源グループ「Ａ」でドレイン・ソースを駆動する電源が電源グループ「Ｄ」に属する場合に、そのＭＯＳトランジスタを違反ＭＯＳトランジスタと判定する、といった指定を行うことになる。これと同時に、ＭＯＳトランジスタのゲートを駆動する電源が電源グループ「Ｄ」でドレイン・ソースを駆動する電源が電源グループ「Ａ」に属する場合に，違反ＭＯＳトランジスタと判定する、といった逆の関係の指定を行うこともできる。複数の違反条件が指定された場合、どれかの条件が満たされているＭＯＳトランジスタは違反であるとみなされる。
【００８９】
この第５実施形態では、動作原理の説明の簡単化のために、ＭＯＳトランジスタのゲートが電源グループ「Ａ」で、ドレイン・ソースが電源グループ「Ｄ」で駆動されている場合を違反ＭＯＳトランジスタとする、という一つの指定だけを行ったものとする。
図６に示すステップＳ４０８、ステップＳ４０９、およびステップＳ４１１の各処理は、上記の実施形態と同様に処理され、ステップＳ４１３の判定の結果、ステップＳ４１４に進む。ステップＳ４１４では、違反ＭＯＳトランジスタの判定および違反ＭＯＳトランジスタの情報を図２に示すファイル１４１２に保存する処理を行う。
【００９０】
このステップＳ４１４の処理の詳細は、図１０に示す通りである。
この第５実施形態での図１０の処理は、第２実施形態の電圧モードでの違反ＭＯＳトランジスタの判定の処理と比べて、以下の２つの点が異なる。
すなわち、第１に、第５実施形態では、ＰＭＯＳトランジスタだけでなくＮＭＯＳトランジスタも違反チェック対象にするためステップＳ８０３の判定は常に否定判定（ＮＯ）になる点である。第２に、ステップＳ８０５の判定結果の違いにより、第２実施形態の電圧モードではステップＳ８０６およびステップＳ８０７による判定が行われるのに対し、第５実施形態の電源名モードではステップＳ８０８、Ｓ８０９によって判定が行われる点である。
【００９１】
ステップＳ８０８では、電源名ＤＶＤＤ（Ｇｓｕｐｐｌｙ）と電源名ＨＶＤＤ（Ｄｓｕｐｐｌｙ）とが同じ電源グループか否かが判定される。この例では、ＭＯＳトランジスタのゲートを駆動する電源グループとドレイン・ソースを駆動する電源グループが異なっているので、ステップＳ８０８では否定判定となりステップＳ８０９に進む。
ステップＳ８０９では、電源名ＤＶＤＤ（Ｇｓｕｐｐｌｙ）と電源名ＨＶＤＤ（Ｄｓｕｐｐｌｙ）の電源グループが、違反ＭＯＳトランジスタとして指定された組み合わせになっているか否かが判定される。このとき、図２の実行制御指定１４０３で指定された違反ＭＯＳトランジスタと判定すべき条件を満たしていれば、ステップＳ８０９では肯定判定となり、ステップＳ８１０に進む。ステップＳ８１０では、違反ＭＯＳトランジスタの情報を、図２のファイル１４１２に保存（出力）する。
【００９２】
この第５実施形態では、ＭＯＳトランジスタのゲートが電源グループ「Ａ」で、ドレイン・ソースが電源グループ「Ｄ」で駆動されている場合が違反であるという指定である。このため、これに合致するのは、ＮＭＯＳトランジスタ１１１２、ＮＭＯＳトランジスタ１１１３、およびＮＡＮＤセル１１１４内部のＰＭＯＳトランジスタとＮＭＯＳトランジスタの４つだけであり、これらのＭＯＳトランジスタのインスタンス名とゲートおよびドレイン・ソースの駆動電源名が、図２に示すファイル１４１２に保存される。
【００９３】
この第５実施形態でも、図２のファイル１４１０を図２の回路図表示装置１４０１上に読み込んで、電源グループに応じて各ノード、素子、ブロックを駆動電圧、入力ポートに応じて色分け表示することができる。
さらに、第５実施形態では、その色分け表示に加え、電源名モードで実行した場合は、第２実施形態と同様に、違反ＭＯＳトランジスタの情報ファイル（図２のファイル１４１２）を読み込んで、違反ＭＯＳトランジスタのインスタンス名リストを表示させることができる。そして、そのリスト中から特定の違反ＭＯＳトランジスタを選択して、回路図表示装置１４０１上に表示する回路図を、違反ＭＯＳトランジスタを含む回路ブロックに切り替え、さらに違反ＭＯＳトランジスタを強調表示させることができる。
【００９４】
図１３の例では、回路図表示装置上にトップ図面が表示されている状態で、違反ＭＯＳトランジスタのリストに挙がっているＮＭＯＳトランジスタ１１１２を選択することで、回路図の表示が回路ブロック１１０４に切り替わり、かつ、ＮＭＯＳトランジスタ１１１２のシンボルの外周りに黄色い太線の四角枠で囲むといった強調表示がなされる。これにより、ＮＭＯＳトランジスタ１１１２のドレインに接続されたノード１１２１がアナログ回路中でディジタル電源ＤＶＤＤで駆動されていることが、直ちにわかる。
【００９５】
ＮＡＮＤセル１１１４中のＮＭＯＳトランジスタ、ＰＭＯＳトランジスタは、ディジタル回路内でディジタル電源ＤＶＤＤが供給されており、アナログ回路との境界部である。このため、アナログ回路の出力段が、ディジタル回路の入力に入っても動作上問題のない構成の設計になっていれば、無視できる違反ＭＯＳトランジスタレポートであるとみなすことができる。
【００９６】
また、違反ＭＯＳトランジスタが複数ある場合には、それらをすべて強調表示させることもできる。この場合には、違反ＭＯＳトランジスタを含む上位の回路ブロックのシンボルの外周りは橙色の太線の四角枠で囲まれる。これによりトップ階層から、外周りが橙色の太枠で囲まれた回路ブロックに順次階層を降りていけば、外周りが黄色の太枠で囲まれた違反ＭＯＳトランジスタを容易に発見できる。
以上のように、第５実施形態では、電源名に基づいて違反ＭＯＳトランジスタを自動で特定する機能、その結果を回路図上で容易に発見、表示できる機能を用いるので、アナログ電源とディジタル電源のように、完全に分離したい電源が、誤って供給されているような個所を見落とす可能性が格段に低くなる。
【００９７】
〔第６実施形態〕
ある一つのノードが異なる電源で駆動される場合、設計上注意を要する場合がある。第６実施形態は、このようなノードを自動的に発見できるようにしたものである。
この第６実施形態で検証対象とする回路例を図１４に示す。この回路では、電源ＬＶＤＤの電圧が供給されるオペアンプ１２０３と、電源ＨＶＤＤの電圧が供給されるオペアンプ１２１０とを備え、これらが抵抗やＭＯＳトランジスタからなるスイッチ群を介して結線されている。
このように複数電源で駆動されるノードの検出は、図２の実行制御指定１４０３の違反ＭＯＳトランジスタ判定法の指定が何であっても行われる。ここでは、違反ＭＯＳトランジスタ判定法を、ノーチェックモード（ＮＯＣＨＥＣＫ）にして実行するものとする。
【００９８】
第６実施形態においても、図２に示す多電源回路解析処理１４０５（詳細な処理は図６）では、第１実施形態などと同様に、図６のステップＳ４０１において実行制御指定ファイルを読み込み、ステップＳ４０４においてネットリストを読み込む。さらに、ステップＳ４０５において、違反ＭＯＳトランジスタの判定法の指定が判定され、この判定の結果、ステップＳ４０８に進み、その処理が行われる。
【００９９】
このステップＳ４０８の処理の詳細は、図７、図８、図９に示す通りであり、その処理は第２実施形態で説明した通りである。ただし、第６実施形態では、異なる電源で駆動されるノードが存在するので、そのマーキングの処理方法について説明を加える。
図７のステップＳ５０１では、最初の電源ＬＶＤＤが現信号に代入される。ステップＳ５０２では、この現信号を引数として図８の処理が行われるとき、電源ＬＶＤＤの電圧が供給されているオペアンプ１２０３の内部のノードや素子、およびオペアンプ１２０３の出力ノード１２３０を経由して、素子（１２０４、１２０５、１２０６、１２０７、１２０８、１２０９）、ノード（１２３０、１２３１、１２３２、１２３３、１２３４、１２３５）が全て電源ＬＶＤＤで駆動される旨のマーキングがなされる。すなわち，ノードに対しては（（Ｌ））が、素子に対しては（〔ｌ〕）がマークされる。
【０１００】
次に，図７のステップＳ５０４では、次の電源ＨＶＤＤが現信号に代入され、ステップＳ５０２では、この現信号を引数として図８の処理が行われる。
この際には、電源ＨＶＤＤが供給されているオペアンプ１２１０の内部のノードや素子に電源ＨＶＤＤで駆動される旨のマーキングがなされる。また、オペアンプ１２１０の出力ノード１２３５を経由した、素子（１２０９、１２０８、１２０７、１２０６、１２０５、１２０４）、ノード（１２３５，１２３４，１２３３，１２３２、１２３１、１２３０）にも電源ＨＶＤＤで駆動される旨のマーキングがなされる。しかし、この時には、これらのノード、素子は既に電源ＬＶＤＤで駆動される旨のマーキングがなされているので、それに追加する形でマーキングされる。すなわち、ノードは（Ｌ，Ｈ）、素子は〔ｌ，ｈ〕となる。
【０１０１】
このようにして図４のステップＳ４０８の処理で得られた回路中の各ノードを駆動する電源情報を基に、ステップＳ４１１で複数電源で駆動されるノードが調べられ、結果が複数電源駆動情報ファイル（図２のファイル１４１１）に保存される。図１４の場合は、ノード１２３０、１２３１、１２３２、１２３３、１２３４、１２３５などがこれに該当する。
【０１０２】
このようにして作成された複数電源駆動情報ファイル（図２のファイル１４１１）を回路図表示装置１４０１に読み込んで、複数電源で駆動されるノードのリストを表示させることができる。違反ＭＯＳトランジスタの表示法と同様に、このリスト中から特定のノードを選択して、回路図表示装置１４０１上に表示する回路図を、選択ノードを含む回路ブロックに切り替え、さらに当該ノードのライン上に黄色の塗りつぶし丸を表示するといった強調表示をさせることができる。
【０１０３】
また、複数電源で駆動されるノードが複数ある場合、それらをすべて強調表示させることもできる。この場合、それらのノードを含む上位の回路ブロックのシンボルの外周りは橙色の太線の四角枠で囲まれる。これによりトップ階層から、外周りが橙色の太枠で囲まれた回路ブロックに順次階層を降りていけば、強調表示された複数電源で駆動されるノードを容易に発見できる。
【図面の簡単な説明】
【０１０４】
【図１】本発明の検証方法を実施する際に使用される検証装置の概略構成を示す図である。
【図２】本発明の検証方法の全体の処理を概念的に説明する説明図である。
【図３】本発明の第１実施形態および第２実施形態の検証対象となる電子回路の一例を示す回路図である。
【図４】図３の回路を素子レベルまで展開した回路図である。
【図５】本発明の第１実施形態および第２実施形態の検証結果を説明する説明図である。
【図６】図２示す多電源回路解析処理（１４０５）の詳細を示すフローチャートである。
【図７】図６に示すフローチャート中のステップＳ４０８の処理の詳細を示すフローチャートである。
【図８】図７に示すフローチャート中のステップＳ５０２の処理の詳細を示すフローチャートである。
【図９】図８に示すフローチャート中のステップＳ６０８の処理の詳細を示すフローチャートである。
【図１０】図６に示すフローチャート中のステップＳ４１４の処理の詳細を示すフローチャートである。
【図１１】本発明の第３実施形態の検証対象となる電子回路を示す回路図である。
【図１２】本発明の第４実施形態の検証対象となる電子回路を示す回路図である。
【図１３】本発明の第５実施形態の検証対象となる電子回路を示す回路図である。
【図１４】本発明の第６実施形態の検証対象となる電子回路を示す回路図である。
【符号の説明】
【０１０５】
101,201,301,901   回路ブロック（これらは等価）
102,202,302,902   回路ブロック（これらは等価）
103,203,303,903   インバータセル
104,204,304,904   ＮＡＮＤセル
105,205,305,905,920   インバータセル
190,191,290,291,390,391,990,991   実施例の説明に直接関係しない他の回路部
207,210,213,215,307,310,313,315,921,923,925   ＰＭＯＳトランジスタ
208,211,212,216,308,311,312,316,922,924,926   ＮＭＯＳトランジスタ
206,209,214,306,309,314,927   電源端子
130,140,150,230,231,250,251,240,241   内部ノード
330,331,332,333,334,335,350,351,340,341   内部ノード
928   レベルシフタ
930,960,961,940,950   内部ノード
1001,1101,1102,1103,1104,1105,1106,1107,    回路ブロック
1002,1003   出力ポート
1006,1007   出力ノード
1004    インバータセル
1005,1114   ＮＡＮＤセル
1090,1091   実施例の説明に直接関係しない他の回路部
1108,1110   電源端子
1120,1121,1122,1123,1130    内部ノード
1109,1111   ＰＭＯＳトランジスタ
1112,1113,1205,1207   ＮＭＯＳトランジスタ
1190,1191,1192    実施例の説明に直接関係しない他の回路部
1204,1206,1208,1209   抵抗素子
1203,1210    OPAMP
1230,1231,1232,1233,1234,1235   内部ノード
1290,1291,1292    実施例の説明に直接関係しない他の回路部
【図１】
2005190442.tif 000004
【図２】
2005190442.tif 000005
【図３】
2005190442.tif 000006
【図４】
2005190442.tif 000007
【図５】
2005190442.tif 000008
【図６】
2005190442.tif 000009
【図７】
2005190442.tif 000010
【図８】
2005190442.tif 000011
【図９】
2005190442.tif 000012
【図１０】
2005190442.tif 000013
【図１１】
2005190442.tif 000014
【図１２】
2005190442.tif 000015
【図１３】
2005190442.tif 000016
【図１４】
2005190442.tif 000017