(57)【要約】      （修正有）【課題】導体層の表面における抵抗率の均一性が高く、電界の集中による耐圧の低下が生じない半導体素子を実現できるようにする。【解決手段】半絶縁性のＧａＡｓ基板１１の上にｎ型ＧａＡｓからなるチャネル層１２が形成され、チャネル層１２の上には、アンドープのＡｌＧａＡｓ層１３が形成されている。ＡｌＧａＡｓ層１３の上にはゲート電極１８が形成され、ゲート電極１８を挟んでソース電極１６及びドレイン電極１７がそれぞれ形成されている。ソース電極１６及びドレイン電極１７は、ＧａＡｓ基板１１の上に形成された高キャリア濃度の領域であるソース領域１４及びドレイン領域１５の上にそれぞれ形成されている。ＡｌＧａＡｓ層１３の表面には、ホウ素、炭素及び窒素を含む半絶縁性のＢＣＮ膜１９が形成されている。【選択図】図１
2005311326.tif 000002
【特許請求の範囲】
【請求項１】
基板の上に形成された少なくとも１つの半導体領域を含む素子形成領域と、
前記素子形成領域の上に互いに間隔をおいて形成された第１の電極及び第２の電極と、
前記素子形成領域の表面における前記第１の電極と前記第２の電極との間の部分であって、前記第１の電極と前記第２の電極との間に逆バイアスを印加した際に空乏層が広がる部分を覆う半絶縁性膜とを備えていることを特徴とする半導体素子。
【請求項２】
前記半絶縁性膜と前記素子形成領域の表面との間に設けられた絶縁膜をさらに備えていることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記半絶縁性膜は、ホウ素、アルミニウム及びガリウムのうちの少なくとも１つと、窒素と、炭素とを含む化合物からなることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記素子形成領域は、前記基板の上に形成されたエピタキシャル層を含むことを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
【請求項５】
前記素子形成領域は、前記基板に不純物を注入することにより形成された拡散層を含むことを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
【請求項６】
前記素子形成領域は、電子が走行するチャネル層を含み、
前記第１の電極は、ゲート電極であり、
前記第２の電極は、ドレイン電極であり、
前記ゲート電極を挟んで前記ドレイン電極とは逆の位置に形成されたソース電極をさらに備え、
電界効果トランジスタとして動作し、且つ前記半絶縁性膜は、前記素子形成領域の表面における前記ゲート電極と前記ドレイン電極との間の部分を覆っていることを特徴とする請求項１から５のいずれか１項に記載の半導体素子。
【請求項７】
前記半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つ前記ドレイン電極と前記ソース電極との間の静電容量値及び前記ドレイン電極と前記ソース電極との間の電気抵抗値のうち前記半絶縁性膜による電気抵抗値の積である時定数が、前記電界効果トランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であることを特徴とする請求項６に記載の半導体素子。
【請求項８】
前記半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つ前記ドレイン電極と前記ゲート電極との間の静電容量値及び前記ドレイン電極と前記ゲート電極との間の電気抵抗値のうち前記半絶縁性膜による電気抵抗値の積である時定数が、前記電界効果トランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であることを特徴とする請求項６に記載の半導体素子。
【請求項９】
前記半絶縁性膜の抵抗率は、１×１０6Ωｃｍ以上且つ１×１０10Ωｃｍ以下であることを特徴とする請求項６に記載の半導体素子。
【請求項１０】
前記素子形成領域は、下から順次形成されたコレクタ領域、ベース領域及びエミッタ領域を含み、
前記第１の電極は、前記コレクタ領域の上の所定の部分に形成されたコレクタ電極であり、
前記第２の電極は、前記ベース領域の上の所定の部分に形成されたベース電極であり、
前記エミッタ領域の上の所定の部分に形成されたエミッタ電極をさらに備え、
ヘテロバイポーラトランジスタとして動作し、且つ前記半絶縁性膜は、前記素子形成領域の表面における前記コレクタ電極と前記ベース電極との間の部分を覆っていることを特徴とする請求項１から４のいずれか１項に記載の半導体素子。
【請求項１１】
前記半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つ前記コレクタ電極と前記エミッタ電極との間の静電容量値及び前記コレクタ電極と前記エミッタ電極との間の電気抵抗値のうち前記半絶縁性膜による電気抵抗値の積である時定数が、前記ヘテロバイポーラトランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であることを特徴とする請求項１０に記載の半導体素子。
【請求項１２】
前記半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つ前記コレクタ電極と前記ベース電極との間の静電容量値及び前記コレクタ電極と前記ベース電極との間の電気抵抗値のうち前記半絶縁性膜による電気抵抗値の積である時定数が、前記ヘテロバイポーラトランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であることを特徴とする請求項１０に記載の半導体素子。
【請求項１３】
前記半絶縁性膜の抵抗率は、１×１０6Ωｃｍ以上且つ１×１０10Ωｃｍ以下であることを特徴とする請求項１０に記載の半導体素子。
【請求項１４】
前記素子形成領域は、低キャリア濃度領域と、該低キャリア濃度領域よりも不純物濃度が高い高キャリア濃度領域と含み、
前記第１の電極は、前記低キャリア濃度領域の上に形成されたショットキー電極であり、
前記第２の電極は、前記高キャリア濃度領域の上に形成されたオーミック電極であり、
ダイオードとして動作し、且つ前記半絶縁性膜は、前記素子形成領域の表面における前記ショットキー電極と前記オーミック電極との間の部分を覆っていることを特徴とする請求項１から５のいずれか１項に記載の半導体素子。
【請求項１５】
前記半絶縁性膜の抵抗率は、１×１０6Ωｃｍ以上且つ１×１０10Ωｃｍ以下であることを特徴とする請求項１４に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧を必要とする半導体素子、特に電界効果トランジスタ、バイポーラトランジスタ及びダイオード等に関する。
【背景技術】
【０００２】
ガリウムヒ素（ＧａＡｓ）、インジウムリン（ＩｎＰ）及び窒化ガリウム（ＧａＮ）等の化合物半導体を用いた半導体素子の一つにＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ）がある。ＭＥＳＦＥＴは、金属からなるゲート電極が半導体層の上に直接形成されたショットキー接合を有し、ショットキー接合により半導体層に形成される空乏層の大きさを、ゲート電極に印加する電圧により変化させ、電子走行層（チャネル）に流れる電流を制御している。
【０００３】
このＭＥＳＦＥＴの一種に、異なる半導体のヘテロ接合を利用するＨＥＭＴ（高電子移動度トランジスタ）がある。ＨＥＭＴは、高速で動作させることができるため、衛星放送受信用の低ノイズアンプ、携帯電話用のスイッチデバイス及び携帯電話用のパワーデバイス等として広く用いられている。
【０００４】
ＨＥＭＴを含むＭＥＳＦＥＴをスイッチデバイスやパワーデバイス等に用いる場合には、ゲート−ドレイン間の耐圧を高くする必要があり、ゲート電極を形成する半導体層をアンドープで且つチャネル層と比べてバンドギャップが大きい半導体により形成することが望ましい。
【０００５】
図９は従来のＧａＡｓ−ＭＥＳＦＥＴの断面構成を示している。図９に示すように、半絶縁性のＧａＡｓ基板１０１の上にｎ型半導体からなるチャネル層１０２が形成され、チャネル層１０２の上には、アンドープのアルミニウムガリウムヒ素（ＡｌＧａＡｓ）層１０３が形成されている。ＡｌＧａＡｓ層１０３の上にはゲート電極１０８が形成され、ゲート電極１０８を挟んでソース電極１０６及びドレイン電極１０７がそれぞれ形成されている。ソース電極１０６及びドレイン電極１０７は、ＧａＡｓ基板１０１の上に形成された高キャリア濃度の領域であるソース領域１０４及びドレイン領域１０５の上にそれぞれ形成されている。このようにして形成されたＭＥＳＦＥＴの表面には、シリコン酸化膜（ＳｉＯ2）等の絶縁膜からなる保護膜１０９が設けられている。
【０００６】
保護膜１０９は、半導体層の表面におけるダングリングボンドや酸化による表面準位の生成を防止するために設けられている。また、最近は保護膜の低誘電率化を図るために、ホウ素、炭素及び窒素からなるＢＣＮ膜を保護膜として用いることも行われている（例えば、特許文献１を参照。）。
【特許文献１】特開２００３−１１５４８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、アンドープＡｌＧａＡｓ層１０３の表面には、結晶成長中あるいは他の製造工程中において発生する結晶欠陥等が存在するため、表面の抵抗率が不均一となっている。アンドープＡｌＧａＡｓ層１０３の表面の抵抗率が不均一な場合に、ゲート電極１０８とドレイン電極１０７との間に高電圧の逆バイアスが印加されると、抵抗率の不均一性に起因して局所的に電界の集中する領域が発生する。その結果、半導体素子の耐圧（ブレークダウン電圧）が設計値よりも大幅に低下してしまうという問題がある。
【０００８】
また、同様の問題は、電界効果トランジスタ（ＦＥＴ）だけでなくヘテロバイポーラトランジスタ（ＨＢＴ）及びショットキーダイオード等においても発生する。
【０００９】
このようなブレークダウン電圧の大幅な低下は、ＧａＡｓ、ＩｎＰ及びＧａＮ等の化合物半導体を用いた半導体素子において発生しやすい。化合物半導体においては、半導体材料が２つ以上の元素から構成されているため、化学量論的な組成比のずれが半導体層の表面において発生しやすく、半導体層の表面の抵抗率が不均一となりやすいためである。
【００１０】
本発明は、前記従来の課題を解決し、半導体層の表面における抵抗率の均一性が高く、電界の集中による耐圧の低下が生じない半導体素子を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
前記目的を達成するために、本発明は半導体素子の表面を、半絶縁性膜により覆う構成とする。
【００１２】
具体的に本発明の半導体素子は、基板の上に形成された少なくとも１つの半導体領域を含む素子形成領域と、素子形成領域の上に互いに間隔をおいて形成された第１の電極及び第２の電極と、素子形成領域の表面における第１の電極と第２の電極との間の部分であって、第１の電極と第２の電極との間に逆バイアスを印加した際に空乏層が広がる部分を覆う半絶縁性膜とを備えていることを特徴とする。
【００１３】
本発明の半導体素子によれば、素子形成領域の表面における第１の電極と第２の電極との間の部分であって、第１の電極と第２の電極との間に逆バイアスを印加した際に空乏層が広がる部分を覆う半絶縁性膜とを備えているため、電極間における素子形成領域の表面の抵抗値をほぼ一定にすることができる。従って、電極間に逆バイアスを印加した際に、空乏層が広がる素子形成領域の表面において、結晶欠陥等により一点に電界集中が生じて局所的に高電圧が印加されることにより生じる絶縁破壊を抑えることが可能となり、その結果、高耐圧の半導体素子を実現することができる。
【００１４】
本発明の半導体素子は、半絶縁性膜と素子形成領域の表面との間に設けられた絶縁膜をさらに備えていることが好ましい。このような構成とすることにより、リーク電流を確実に低減できる。
【００１５】
本発明の半導体素子において、半絶縁性膜は、ホウ素、アルミニウム及びガリウムのうちの少なくとも１つと、窒素と、炭素とを含む化合物であることが好ましい。このような構成とすることにより、素子形成領域の表面に印加される電界を確実に均等にすることが可能となる。
【００１６】
本発明の半導体素子において、素子形成領域は、基板の上に形成されたエピタキシャル層を含むことが好ましい。また、基板に不純物を注入することにより形成された拡散層を含んでいてもよい。
【００１７】
本発明の半導体素子において、素子形成領域は、電子が走行するチャネル層を含み、第１の電極は、ゲート電極であり、第２の電極は、ドレイン電極であり、本発明の半導体素子はゲート電極を挟んでドレイン電極とは逆の位置に形成されたソース電極をさらに備え、電界効果トランジスタとして動作し、且つ半絶縁性膜が素子形成領域におけるゲート電極とドレイン電極との間の部分を少なくとも覆っていることが好ましい。このような構成とすることにより、高耐圧の電界効果トランジスタを得ることができる。
【００１８】
この場合において、半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つドレイン電極とソース電極との間の静電容量値及びドレイン電極とソース電極との間の電気抵抗値のうち半絶縁性膜による電気抵抗値の積である時定数が、電界効果トランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であることが好ましい。また、半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つドレイン電極とゲート電極との間の静電容量値及びドレイン電極とゲート電極との間の電気抵抗値のうち半絶縁性膜による電気抵抗値の積である時定数が、電界効果トランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であってもよい。このような構成であれば、高周波特性及び直流特性に影響を与えることなく、電界が均一に印加されるようにすることが可能である。
【００１９】
この場合において、半絶縁性膜の抵抗率は、１×１０6Ωｃｍ以上且つ１×１０10Ωｃｍ以下であることが好ましい。
【００２０】
本発明の半導体素子において、素子形成領域は、下から順次形成されたコレクタ領域、ベース領域及びエミッタ領域を含み、第１の電極はコレクタ領域の上の所定の部分に形成されたコレクタ電極であり、第２の電極はベース領域の上の所定の部分に形成されたベース電極であり、本発明の半導体素子はエミッタ領域の上の所定の部分に形成されたエミッタ電極をさらに備え、ヘテロバイポーラトランジスタとして動作し、且つ半絶縁性膜が素子形成領域の表面におけるコレクタ電極とベース電極との間の部分を少なくとも覆っていることが好ましい。このような構成とすることにより、高耐圧のヘテロバイポーラトランジスタを確実に得ることができる。
【００２１】
この場合において、半絶縁性膜の抵抗率は、窒化シリコンの抵抗率よりも低く、且つコレクタ電極とエミッタ電極との間の静電容量値及びコレクタ電極とエミッタ電極との間の電気抵抗値のうち半絶縁性膜による電気抵抗値の積である時定数が、ヘテロバイポーラトランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であることが好ましい。また、窒化シリコンの抵抗率よりも低く、且つコレクタ電極とベース電極との間の静電容量値及びコレクタ電極とベース電極との間の電気抵抗値のうち半絶縁性膜による電気抵抗値の積である時定数が、ヘテロバイポーラトランジスタの最大発振周波数の逆数である時間よりも長くなる抵抗率であってもよい。このような構成とすることにより、ヘテロバイポーラトランジスタの高周波特性及び直流特性に影響を及ぼすことなく素子形成領域の表面に印加される電界を均一にすることが可能となる。
【００２２】
この場合において、半絶縁性膜の抵抗率は、１×１０6Ωｃｍ以上且つ１×１０10Ωｃｍ以下であることが好ましい。
【００２３】
本発明の半導体素子において、素子形成領域は、低キャリア濃度領域と、該低キャリア濃度領域よりも不純物濃度が高い高キャリア濃度領域と含み、第１の電極は、低キャリア濃度領域の上に形成されたショットキー電極であり、第２の電極は、高キャリア濃度領域の上に形成されたオーミック電極であり、本発明の半導体素子はダイオードとして動作し、且つ半絶縁性膜が素子形成領域の表面におけるショットキー電極とオーミック電極との間の部分を少なくとも覆っていることが好ましい。このような構成とすることにより、高耐圧のショットキーバリアダイオードを確実に得ることができる。
【００２４】
この場合において、半絶縁性膜の抵抗率は、１×１０6Ωｃｍ以上且つ１×１０10Ωｃｍ以下であることが好ましい。
【発明の効果】
【００２５】
本発明の半導体素子によれば、半導体層の表面における抵抗率の均一性が高く、電界の集中による耐圧の低下が生じない半導体素子を実現することができる。
【発明を実施するための最良の形態】
【００２６】
（第１の実施形態）
本発明の第１の実施形態に係る半導体素子について図を参照して説明する。図１は本実施形態に係る半導体素子の断面構成を示している。図１に示すように、本実施形態の半導体素子は金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）である。半絶縁性のＧａＡｓ基板１１の上に形成されたｎ型ＧａＡｓからなるチャネル層１２と、チャネル層１２の上に形成されたアンドープのＡｌＧａＡｓ層１３と、チャネル層１２及びＡｌＧａＡｓ層１３の両側を挟むように形成された高キャリア濃度の領域であるソース領域１４及びドレイン領域１５とからなる素子形成領域２３が形成されている。ＡｌＧａＡｓ層１３の上にはゲート電極１８が形成され、ゲート電極１８を挟んでソース電極１６及びドレイン電極１７がそれぞれ形成されている。ソース電極１６及びドレイン電極１７は、ソース領域１４及びドレイン領域１５の上にそれぞれ形成されている。
【００２７】
本実施形態の半導体素子の表面は、ホウ素、炭素及び窒素を含む半絶縁性のＢＣＮ膜１９に覆われている。ＢＣＮ膜１９は、プラズマ化学気相堆積法（プラズマＣＶＤ）により堆積された、厚さが１００ｎｍ〜５００ｎｍの膜であり、体積抵抗率が１×１０8Ωｃｍ程度の半絶縁性膜となるように形成されている。これにより、ゲート電極１８とドレイン電極１７との間に高いバイアス電圧が印加された場合、ＢＣＮ膜１９の下側のＡｌＧａＡｓ層１３の表面に電界が均等に印加される。
【００２８】
ＡｌＧａＡｓ層１３の絶縁破壊電圧は４×１０5Ｖ／ｃｍ程度であるため、ゲート電極１８とドレイン電極１７との電極間距離が３μｍの場合の理想状態におけるブレークダウン電圧は１２０Ｖ程度となる。しかし、通常は１０Ｖ程度の逆バイアスを印加するとブレークダウンが発生してしまう。これは、ＡｌＧａＡｓ層１３の表面に存在する結晶欠陥等により、ＡｌＧａＡｓ層１３の表面における抵抗率が不均一となり、電界集中が発生するため、局所的に高電圧が印加されてしまうことによる。
【００２９】
一方、本実施形態のＭＥＳＦＥＴにおいては、ＡｌＧａＡｓ層１３の上に形成された半絶縁性のＢＣＮ膜１９により、ＡｌＧａＡｓ層１３の表面における抵抗率がほぼ均一となるため、ＡｌＧａＡｓ層１３の表面に結晶欠陥等が存在していても、ＡｌＧａＡｓ層１３の表面には均等に電界が印加される。このため、ブレークダウン電圧を理想状態に近づけることができる。
【００３０】
ゲート電極１８とドレイン電極１７との電極間距離が３μｍの場合に、体積抵抗率が１×１０8Ωｃｍで膜厚が２００ｎｍのＢＣＮ膜１９を設けると、単位ゲート幅当たりのゲート電極１８とドレイン電極１７との間の抵抗は１．５×１０10Ωｍｍとなる。この場合において、ゲート電極１８とドレイン電極１７との間に５０Ｖの逆バイアスを印加した際に発生するリーク電流の値は３．３×１０-9Ａ／ｍｍである。従って、ゲート幅が１０ｍｍの代表的なＦＥＴにおけるリーク電流の値は３３ｎＡとなり、この値はＦＥＴにおいて問題となるリーク電流の値である１μＡと比べて十分に小さいので、ＢＣＮ膜１９が高出力トランジスタのリーク電流特性に大きな影響を与えることはない。
【００３１】
ＢＣＮ膜１９の体積抵抗率が低いほど半導体表面の電界を均一にする効果は大きくなるが、リーク電流が増加する。しかし、通常のＦＥＴにおいてゲート電極とドレイン電極との間のリーク電流は１μＡ程度であり、通常のゲート幅及び電極間距離を有するＦＥＴの場合１×１０6Ωｃｍ以上の体積抵抗率があれば、リーク電流の増加を無視できる。また、高抵抗の半導体基板と同程度である１×１０10Ωｃｍ以下の体積抵抗率であれば、電界を均一にして耐圧を向上させる効果が得られる。
【００３２】
また、ゲート電極１８とドレイン電極１７との間の容量値は０．５ｐＦ／ｍｍ程度となるため、ゲート電極１８とドレイン電極１７との間の静電容量値と、ゲート電極１８とドレイン電極１７との間のＢＣＮ膜１９の抵抗値との積により求められる時定数は７．５×１０-3秒程度となる。これは、携帯電話等においてよく使用されている１ＧＨｚの周波数の逆数である１×１０-9秒と比べて十分に長く、この周波数帯において、ＢＣＮ膜１９を設けたことによる高周波特性への影響はほとんどない。
【００３３】
時定数の観点からみた場合、ＢＣＮ膜の抵抗率を５桁小さくして１×１０3Ωｃｍ程度とした場合には、１ＧＨｚの周波数における使用に影響が現れる。なお、ＦＥＴの使用周波数は最大発振周波数の３分の１程度であり、最大発振周波数において高周波特性に影響がなければ、実使用において問題となることはない。従って、ゲート電極とドレイン電極との間の容量値とＢＣＮ膜の抵抗値とによって決まる時定数が最大発振周波数の逆数と比べて長ければ、ＢＣＮ膜がＦＥＴの高周波特性に与える影響は無視できる。
【００３４】
なお、本実施形態において、ＢＣＮ膜１９をゲート電極１８とソース電極１６との間にも設けているが、通常はゲート−ソース間には高電圧を印加しないため、ゲート電極１８とソース電極１６との間にＢＣＮ膜１９を設けなくてもよい。また、本実施形態においては、各電極の上にもＢＣＮ膜１９を設けたが、必ずしも電極の上にＢＣＮ膜１９を設ける必要はなく、少なくともＡｌＧａＡｓ層１３における空乏層が広がる領域の表面がＢＣＮ１９により覆われていれば、同様の効果が得られる。
【００３５】
本実施形態においては、ＧａＡｓを用いたＭＥＳＦＥＴを例として示したが、ゲート電極に逆バイアスを印加した際に空乏層が広がる半導体素子であれば同様の効果が得られ、ＩｎＰ又はＧａＮ等を用いてもよく、またＭＩＳＦＥＴ（金属−絶縁膜−半導体構造ＦＥＴ）又は接合型ＦＥＴ等の構造であっても同様の効果が得られる。
【００３６】
（第１の実施形態の一変形例）
以下に、第１の実施形態の一変形例について図を参照して説明する。図２は本変形例に係る半導体素子の断面構成を示している。図２において図１と同一の構成要素については同一の番号を付与することにより説明を省略する。
【００３７】
図２に示すように本変形例のＭＥＳＦＥＴにおいては、第１の実施形態と異なりＢＣＮ膜１９がＳｉＯ2からなる絶縁膜２０の上に形成されている。このように、絶縁膜２０の上にＢＣＮ膜１９を形成した場合にも、ＡｌＧａＡｓ層１３に印加される電界を均一にすることができ、耐圧を向上させることができる。また、ＢＣＮ膜１９が直接ＡｌＧａＡｓ層１３と接していないため、リーク電流の値を低減することが可能となる。
【００３８】
ＡｌＧａＡｓ層１３に印加される電界を均一にするためには、絶縁膜２０の厚さが薄い程よく、５０ｎｍ以下であることが好ましい。また、絶縁膜２０の成膜の容易さや均一性の確保のためには膜厚の下限を１０ｎｍ程度とすることが好ましい。
【００３９】
なお、本変形例において絶縁膜２０をＳｉＯ2としたが、窒化膜等であってもよい。
【００４０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体素子について図を参照して説明する。図３は本実施形態の半導体素子の断面構成を示している。図３に示すように本実施形態の半導体素子は、半導体基板にイオン注入することにより形成された半導体領域を有するＭＥＳＦＥＴである。厚さが５００μｍの半絶縁性のＧａＡｓ基板３１の表面近傍に素子形成領域４３が形成されている。素子形成領域４３は、互いに間隔をおいて形成された高濃度ｎ型領域であるソース領域３４及びドレイン領域３５と、ソース領域３４とドレイン領域３５との間に形成されたｎ型領域３２とからなる。素子形成領域４３を含むＧａＡｓ基板３１の上には厚さが２００ｎｍのＢＣＮ膜３９が形成されている。
【００４１】
ＢＣＮ膜３９の表面におけるソース領域３４及びドレイン領域３５の上には、それぞれがＢＣＮ膜３９を貫通しソース領域３４及びドレイン領域３５と接する、金（Ａｕ）、ゲルマニウム（Ｇｅ）及びニッケル（Ｎｉ）の合金（ＡｕＧｅＮｉ）と金とが下から順次積層されたソース電極３６及びドレイン電極３７が形成されている。ソース電極３６とドレイン電極３７との間には、ＢＣＮ膜３９を貫通しｎ型領域３２と接するアルミニウム（Ａｌ）からなるゲート電極３８が形成されている。
【００４２】
以下に、本実施形態の半導体素子の製造方法について図を参照して説明する。図４は本実施形態の半導体素子の製造方法について工程ごとに断面の構成を示している。図４（ａ）に示すようにまず、厚さが５００μｍのＧａＡｓ基板３１の上に厚さが２μｍで開口部を有する第１のレジスト４１をフォトリソグラフィ工程により形成する。続いて、真空チャンバ内において第１のレジスト４１をマスクとして加速電圧が５０ｋＶでイオン照射密度が２×１０12ｃｍ-2の条件で、ｎ型の不純物であるシリコン（Ｓｉ）イオンをＧａＡｓ基板３１に注入することにより、ＧａＡｓ基板３１の表面近傍に最大深さが１００ｎｍ程度のｎ型領域３２を形成する。
【００４３】
次に、図４（ｂ）に示すように第１のレジスト４１を除去した後、ｎ型領域３２の両端部を含む領域を露出させ、ｎ型領域３２の中央部を覆う第２のレジスト４２をフォトリソグラフィ工程により形成する。続いて、第２のレジスト４２をマスクとして加速電圧が１２０ｋＶでイオン照射密度が５×１０13ｃｍ-2の条件で、Ｓｉイオンを注入することにより最大深さが３００ｎｍ程度の高濃度ｎ型領域であるソース領域３４及びドレイン領域３５をそれぞれ形成する。
【００４４】
次に、図４（ｃ）に示すように第２のレジストを除去した後、ＧａＡｓ基板３１をアルシンガス雰囲気中にて８００℃の温度で加熱処理してＳｉイオンを活性化する。続いて、ＣＶＤにより厚さが２００ｎｍで抵抗率が１×１０8ΩｃｍのＢＣＮ膜３９をＧａＡｓ基板３１の上に堆積した後、フォトリソグラフィ工程と四フッ化メタン（ＣＦ4）とＯ2ガスとを用いたドライエッチング工程により、ＢＣＮ膜３９を選択的にエッチングして、ソース領域３４及びドレイン領域３５を露出させる２つの開口部３９ａをそれぞれ形成する。
【００４５】
ＢＣＮ膜３９の形成は、例えばホウ素源である三塩化ホウ素（ＢＣｌ3）、炭素源であるメタン（ＣＨ4）及び窒素源である窒素（Ｎ2）ガスをそれぞれ１ｍｌ／ｍｉｎ（０℃、１ａｔｍ）、１ｍｌ／ｍｉｎ（０℃、１ａｔｍ）及び３ｍｌ／ｍｉｎ（０℃、１ａｔｍ）の流量でチャンバ内に流し、基板温度が３００℃で、形成圧力が１３３Ｐａの条件で行えばよい。
【００４６】
次に、図４（ｄ）に示すようにＢＣＮ膜３９の上に２つの開口部を埋めるように厚さが１００ｎｍ程度のＡｕＧｅＮｉと厚さが３００ｎｍ程度のＡｕとを順次電子ビーム蒸着する。続いて、リフトオフを行い不要な部分を除去することにより、電極幅が１０μｍのソース電極３６及びドレイン電極３７をそれぞれ形成した後、４００℃の温度にて１０分間の加熱処理を行い、ソース電極３６及びドレイン電極３７をソース領域３４及びドレイン領域３５とそれぞれオーミック接触させる。
【００４７】
次に、ゲート電極を形成する領域に開口部を有するレジストパターン（図示せず）を形成した後、ＢＣＮ膜３９をドライエッチングすることにより、ｎ型領域３２を露出させる開口部３９ｂを形成する。続いて、開口部を埋めるように厚さが７００ｎｍのＡｌを電子ビーム蒸着した後、リフトオフを行い、ゲート長が２００ｎｍのゲート電極３８を形成する。なお、ソース電極３６の中央とゲート電極３８の中央との間隔は７μｍ、ドレイン電極３７の中央部とゲート電極３８の中央部との間隔は１０μｍとした。
【００４８】
以上のようにして得られたＭＥＳＦＥＴについて実際に直流動作特性を検討したところ、ブレークダウン電圧は３０Ｖとなった。一方、ＢＣＮ膜３９を形成しなかった場合にはブレークダウン電圧は１２Ｖとなり、ＢＣＮ膜３９を形成することにより素子形成領域４３に均一に電界が印加され、半導体素子の耐圧が向上していることが明らかである。
【００４９】
なお、本実施形態の半導体素子においても第１の実施形態の一変形例と同様に、ＢＣＮ膜と半導体層との間に薄い絶縁膜を形成してもよい。これにより、リーク電流の値を低減することができる。
【００５０】
（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体素子について図を参照して説明する。図５は本実施形態の半導体素子の断面構成を示している。図５に示すように本実施形態の半導体素子は高電子移動度トランジスタ（ＨＥＭＴ）であり、厚さが５００μｍのサファイアからなる基板５１の上に、半導体層からなる素子形成領域６３が形成されている。素子形成領域６３は、厚さが５００ｎｍの窒化アルミニウム（ＡｌＮ）からなるバッファ層５２と、バッファ層５２の上に形成された厚さが２μｍのアンドープのＧａＮからなるチャネル層５３と、チャネル層５３の上に形成された厚さが２５ｎｍのアンドープのＡｌ0.25Ｇａ0.75Ｎからなる電子供給層５４とからなる。チャネル層５３における電子供給層５４との界面近傍にはピエゾ分極及び自発分極により高濃度の２次元電子ガス（２ＤＥＧ）が形成されている。
【００５１】
電子供給層５４の上にはそれぞれが、厚さが１０ｎｍのチタン（Ｔｉ）と厚さが３００ｎｍのアルミニウム（Ａｌ）とが積層されたソース電極５６及びドレイン電極５７が互いに間隔をおいて形成されている。ソース電極５６とドレイン電極５７との間には厚さが５０ｎｍのＮｉと厚さが４００ｎｍのＡｕとが積層されたゲート電極５８が形成されている。また、電子供給層５４の表面におけるソース電極５６、ドレイン電極５７及びゲート電極５８に覆われていない領域には、厚さが２００ｎｍで抵抗率が１×１０8Ωｃｍの半絶縁性のＢＣＮ膜５９が形成されている。
【００５２】
以下に、本実施形態の半導体素子の製造方法について図を参照して説明する。図６は本実施形態の半導体素子の製造方法について工程ごとに断面の構成を示している。図６（ａ）に示すようにまず、洗浄したサファイアからなる基板５１を結晶成長装置内でサーマルクリーニングした後、有機金属気相エピタキシャル成長法により基板５１の上にＡｌＮバッファ層５２、チャネル層５３及び電子供給層５４を順次結晶成長させる。
【００５３】
続いて、化学気相堆積法により電子供給層５４の上にＢＣＮ膜５９を形成する。ＢＣＮ膜５９の形成は、例えばホウ素源である三塩化ホウ素（ＢＣｌ3）、炭素源であるメタン（ＣＨ4）及び窒素源である窒素（Ｎ2）ガスをそれぞれ１ｍｌ／ｍｉｎ（０℃、１ａｔｍ）、１ｍｌ／ｍｉｎ（０℃、１ａｔｍ）及び３ｍｌ／ｍｉｎ（０℃、１ａｔｍ）の流量でチャンバ内に流し、基板温度が３００℃で、形成圧力が１３３Ｐａの条件で行えばよい。
【００５４】
次に、図６（ｂ）に示すように、ＢＣＮ膜５９の上にフォトリソグラフィ工程により２つの開口部を有する第１のレジスト６１を形成した後、レジスト６１をマスクとしてＣＦ4とＯ2とを用いてＢＣＮ膜５９を選択的にドライエッチングして、２つの開口部５９ａを形成する。
【００５５】
次に、図６（ｃ）に示すように第１のレジスト６１の上に開口部５９ａを埋めるように、ＴｉとＡｌとからなる金属層（図示せず）を真空蒸着により形成した後、基板５１をアセトン中において超音波照射することにより第１のレジスト６１を除去すると共に第１のレジスト６１の上に形成された金属層をリフトオフして、ソース電極５６及びドレイン電極５７を形成する。続いて、６００℃の温度にて１５分間の熱処理を行い、ソース電極５６及びドレイン電極５７を電子供給層５４とオーミック接触させる。
【００５６】
次に、図６（ｄ）に示すようにＢＣＮ膜５９の上にソース電極５６及びドレイン電極５７を覆う第２のレジスト６２を形成した後、フォトリソグラフィ工程によりパターンを形成する。続いて、第２のレジスト６２をマスクとしてＢＣＮ膜５９をドライエッチングしてソース電極５６とドレイン電極５７との間に電子供給層５４を露出させる開口部を形成する。さらに、第２のレジスト６２の上に開口部を埋めるようにＮｉとＡｕとからなる金属層５８ａを真空蒸着により形成する。その後、アセトン中にて超音波を照射することにより第２のレジスト６２を除去すると共に金属層５８ａをリフトオフして、ゲート電極５８を形成する。
【００５７】
なお、ソース電極５６及びドレイン電極５７の電極幅は１０μｍとし、ゲート電極５８のゲート長は０．５μｍとした。また、ソース電極５６の中央とゲート電極５８の中央との間隔は７μｍ、ドレイン電極５７の中央部とゲート電極５８の中央部との間隔は１０μｍとした。
【００５８】
以上のようにして得られたＨＥＭＴについて、実際に直流動作特性を検討したところ、ブレークダウン電圧は２００Ｖとなった。一方、ＢＣＮ膜５９を形成しなかった場合にはブレークダウン電圧は６０Ｖとなり、ＢＣＮ膜５９を形成することにより電子供給層５４に均一に電界が印加され、半導体素子の耐圧が向上していることが明らかである。
【００５９】
なお、本実施形態の半導体素子においても第１の実施形態の一変形例と同様に、ＢＣＮ膜と半導体層との間に薄い絶縁膜を形成してもよい。これにより、リーク電流の値を低減することができる。
【００６０】
本実施形態においては、サファイア基板の上にＨＥＭＴを形成した例について示したが、ＳｉＣ基板又はＧａＮ基板等の上に形成されたＨＥＭＴにおいても同様の効果が得られる。
【００６１】
（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体素子について図を参照して説明する。図７は本実施形態に係る半導体素子の断面構成を示している。図７に示すように本実施形態の半導体素子はヘテロバイポーラトランジスタ（ＨＢＴ）であり、半絶縁性のＧａＡｓ基板７１の上に半導体層からなる素子形成領域８３が形成されている。素子形成領域８３は、ｎ+−ＧａＡｓからなるコレクタコンタクト層７２と、コレクタコンタクト層７２の上面における両端部を除く領域に順次形成されたｎ-−ＧａＡｓからなるコレクタ層７３及びｐ+−ＧａＡｓからなるベース層７４と、ベース層７４の上面における両端部を除く領域に順次形成されたｎ-−ＩｎＧａＰからなるエミッタ層７５及びｎ+−ＧａＡｓとｎ+−ＩｎＧａＡｓとからなるエミッタコンタクト層７６とからなる。
【００６２】
エミッタコンタクト層７６の上面の一部にはエミッタ電極７７が形成されており、ベース層７４の露出している領域の一部には、ベース電極７８が形成され、コレクタコンタクト層７２の露出している領域の一部にはコレクタ電極７９が形成されている。
【００６３】
また、ＨＢＴ素子の上には厚さが２００ｎｍで抵抗率が１×１０8ΩｃｍのＢＣＮ膜８０が形成されている。
【００６４】
高出力ＨＢＴにおいては、ベース電極７８とコレクタ電極７９との間に逆バイアスが印加された場合に、コレクタ層７３の側壁近傍の領域に空乏層が広がるため、コレクタ層７３の側壁の表面に結晶欠陥等が存在すると電界集中が発生して耐圧が低下する。しかし、本実施形態のＨＢＴにおいては、ＢＣＮ膜８０によりコレクタ層７３の露出部分が覆われており、コレクタ層７３の側壁の表面において電界が均等になるため、コレクタ層７３の不純物濃度とコレクタ層７３の厚さとによって決まる耐圧近くまで、電界集中によるブレークダウンは発生しない。
【００６５】
また、ベース層７４の厚さが０．１μｍ、コレクタ層７３の厚さが０．５μｍでエミッタ電極７７の形状が矩形であり、厚さが２００ｎｍで抵抗率が１×１０8ΩｃｍのＢＣＮ膜８０が形成されている場合には、単位エミッタ長当たりのベース電極７８とコレクタ電極７９との間の抵抗値は、１．５×１０9Ωｍｍとなる。この場合において、ベース電極７８とコレクタ電極７９との間に５０Ｖの電圧が印加された際に生じるリーク電流の値は３．３×１０-8Ａ／ｍｍとなる。従って、代表的なエミッタ長が２ｍｍのＨＢＴにおけるリーク電流の値は６６ｎＡとなり、この値は高出力トランジスタにおいて問題となるリーク電流の値である１μＡと比べて十分に小さいので、ＢＣＮ膜８０が高出力トランジスタのリーク電流特性に大きな影響を与えることはない。
【００６６】
ＢＣＮ膜８０の体積抵抗率が低いほど半導体表面の電界を均一にする効果は大きくなるが、リーク電流が増加する。しかし、通常のＨＢＴにおいてベース電極とコレクタ電極との間のリーク電流は１μＡ程度であり、通常のＨＢＴの場合１×１０6Ωｃｍ以上の体積抵抗率があれば、リーク電流の増加を無視できる。また、高抵抗の半導体基板と同程度である１×１０10Ωｃｍ以下の体積抵抗率であれば、電界を均一にして耐圧を向上させる効果が得られる。
【００６７】
また、ベース電極７８とコレクタ電極７９との間の容量値は２ｐＦ／ｍｍ程度となるため、ＢＣＮ膜８０の抵抗値との積により求められる時定数は３．０×１０-3秒程度となる。これは、携帯電話等においてよく使用されている１ＧＨｚの周波数の逆数である１×１０-9秒と比べて十分に長く、この周波数帯において、ＢＣＮ膜８０を設けたことによる高周波特性への影響はほとんどない。
【００６８】
時定数の観点からみた場合、ＢＣＮ膜８０の抵抗率を５桁小さくして１×１０3Ωｃｍ程度とした場合には、１ＧＨｚの周波数における使用に影響が現れる。なお、ＨＢＴの使用周波数は最大発振周波数の３分の１程度であり、最大発振周波数において高周波特性に影響がなければ、実使用において問題となることはない。従って、ベース電極７８とコレクタ電極７９との間の容量値とＢＣＮ膜８０の抵抗値とによって決まる時定数が最大発振周波数の逆数と比べて長ければ、ＢＣＮ膜８０がＨＢＴの高周波特性に与える影響は無視できる。
【００６９】
なお、本実施形態において、ＢＣＮ膜８０をベース電極７８とエミッタ電極７７との間にも設けているが、通常はベース−エミッタ間には高電圧を印加しないため、ベース電極７８とエミッタ電極７７との間にＢＣＮ膜８０を設けなくてもよく、少なくともコレクタ層７３の露出部分がＢＣＮ膜８０により覆われていれば、同様の効果が得られる。
【００７０】
また、本実施形態の半導体素子においても第１の実施形態の一変形例と同様に、ＢＣＮ膜と半導体層との間に薄い絶縁膜を形成してもよい。これにより、リーク電流の値を低減することができる。
【００７１】
本実施形態においてはＧａＡｓ系のＨＢＴを例として示したが、ＩｎＰ系、ＧａＮ系又はＳｉＣ系のＨＢＴであっても同様の効果が得られる。
【００７２】
（第５の実施形態）
以下に、本発明の第５の実施形態に係る半導体素子について図を参照して説明する。図８は本実施形態に係る半導体素子の断面構成を示している。図８に示すように、本実施形態の半導体素子はショットキーダイオードであり、半絶縁性のＧａＡｓ基板９１の上には、低キャリア濃度領域９２と、低キャリア濃度領域９２と隣接して形成された高キャリア濃度領域９３とによって素子形成領域９４が形成されている。低キャリア濃度領域９２の上にはショットキー電極９５が形成され、高キャリア濃度領域９３の上にはオーミック電極９６が形成されている。ショットキー電極９５を含む低キャリア濃度領域９２の上及びオーミック電極９６を含む高キャリア濃度領域９３の上には、抵抗率が１×１０8Ωｃｍである半絶縁性のＢＣＮ膜９７が形成されている。
【００７３】
ショットキー電極９５に逆バイアスを印加すると、低キャリア濃度領域９２の表面近傍の領域にショットキー電極９５からオーミック電極９６に伸びるショットキー空乏層９８が形成される。この際、低キャリア濃度領域９２の表面におけるショットキー電極９５とオーミック電極９６との間の領域に結晶欠陥等が存在すると、電界の集中が生じるため、ショットキーダイオードの耐圧が低下する。しかし、本実施形態のショットキーダイオードにおいては、低キャリア濃度領域９２を含む半導体層の表面に半絶縁性のＢＣＮ膜９７が形成されているため、ショットキー電極９５とオーミック電極９６との間の半導体層の表面における電界が均一となるので、電界の集中によるショットキーダイオードの耐圧の低下は生じない。
【００７４】
なお、本実施形態においてＢＣＮ膜９７の抵抗率を１×１０8Ωｃｍとしたが、抵抗率が１×１０10Ωｃｍ以下であれば、ショットキー電極とオーミック電極との間の電界を均一にする効果が得られ、抵抗率が１×１０6Ωｃｍ以上であれば、リーク電流の増加を無視できる。
【００７５】
また、本実施形態の半導体素子においても第１の実施形態の一変形例と同様に、ＢＣＮ膜と半導体層との間に薄い絶縁膜を形成してもよい。これにより、リーク電流の値を低減することができる。
【００７６】
各実施形態及び変形例において、半絶縁性膜としてＢＣＮ膜を用いたが、ホウ素に代えて同じIII族元素であるアルミニウム又はガリウムを用いてもよい。また、ホウ素、アルミニウム及びガリウムのすべて又はいずれか２つを含んでいる膜を用いてもよい。
【産業上の利用可能性】
【００７７】
本発明の半導体素子は、半導体層の表面における抵抗率の均一性が高く、耐圧の低下を生じないという効果を有し、高耐圧を必要とする電界効果トランジスタ、バイポーラトランジスタ及びダイオード等の半導体素子等に有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体素子の構造を示す断面図である。
【図２】本発明の第１の実施形態の一変形例に係る半導体素子の構造を示す断面図である。
【図３】本発明の第２の実施形態に係る半導体素子の構造を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体素子の製造工程を工程順に示す断面図である。
【図５】本発明の第３の実施形態に係る半導体素子の構造を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体素子の製造工程を工程順に示す断面図である。
【図７】本発明の第４の実施形態に係る半導体素子の構造を示す断面図である。
【図８】本発明の第５の実施形態に係る半導体素子の構造を示す断面図である。
【図９】従来例に係る半導体素子の構造を示す断面図である。
【符号の説明】
【００７９】
１１    基板
１２    チャネル層
１３    ＡｌＧａＡｓ層
１４    ソース領域
１５    ドレイン領域
１６    ソース電極
１７    ドレイン電極
１８    ゲート電極
１９    ＢＣＮ膜
２０    絶縁膜
２３    素子形成領域
３１    基板
３２    ｎ型領域
３４    ソース領域
３５    ドレイン領域
３６    ソース電極
３７    ドレイン電極
３８    ゲート電極
３９    ＢＣＮ膜
３９ａ  開口部
３９ｂ  開口部
４１    第１のレジスト
４２    第２のレジスト
４３    素子形成領域
５１    基板
５２    バッファ層
５３    チャネル層
５４    電子供給層
５６    ソース電極
５７    ドレイン電極
５８    ゲート電極
５８ａ  金属層
５９    ＢＣＮ膜
５９ａ  開口部
６１    第１のレジスト
６２    第２のレジスト
６３    素子形成領域
７１    基板
７２    コレクタコンタクト層
７３    コレクタ層
７４    ベース層
７５    エミッタ層
７６    エミッタコンタクト層
７７    エミッタ電極
７８    ベース電極
７９    コレクタ電極
８０    ＢＣＮ膜
８３    素子形成領域
９１    基板
９２    低キャリア濃度層
９３    高キャリア濃度層
９４    素子形成領域
９５    ショットキー電極
９６    オーミック電極
９７    ＢＣＮ膜
９８    空乏層
【図１】
2005311326.tif 000003
【図２】
2005311326.tif 000004
【図３】
2005311326.tif 000005
【図４】
2005311326.tif 000006
【図５】
2005311326.tif 000007
【図６】
2005311326.tif 000008
【図７】
2005311326.tif 000009
【図８】
2005311326.tif 000010
【図９】
2005311326.tif 000011