(57)【要約】    【課題】簡単な方法により、バイポーラトランジスタの電流利得のばらつきを防止するとともに、かつベース抵抗を低減すること。    【解決手段】半導体基板上にベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成する。【選択図】      図４
2005197580.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成することを特徴とするバイポーラトランジスタの製造方法。
【請求項２】
前記ベース電極引出部とエミッタ電極引出部とを、同一の導電膜により同時に形成することを特徴とする請求項１記載のバイポーラトランジスタの製造方法。
【請求項３】
半導体基板上に形成したベース層の一部をベース電極引出部としたバイポーラトランジスタにおいて、
前記ベース層上の絶縁膜に同時開口されたベース電極引出用開口とエミッタ電極引出用開口とに対応してベース電極引出部とエミッタ電極引出部とが形成されていることを特徴とするバイポーラトランジスタ。
【請求項４】
半導体基板上に形成したベース層の一部をベース電極引出部としたバイポーラトランジスタを有する半導体装置の製造方法において、
前記バイポーラトランジスタは、前記ベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に形成したベース層の一部をベース電極引出部としたバイポーラトランジスタを有する半導体装置において、
前記バイポーラトランジスタは、前記ベース層上の絶縁膜に同時開口されたベース電極引出用開口とエミッタ電極引出用開口とに対応してベース電極引出部とエミッタ電極引出部とが形成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、バイポーラトランジスタ及びこのバイポーラトランジスタを有する半導体装置、並びにこれらの製造方法に関する。
【背景技術】
【０００２】
従来、バイポーラトランジスタの一つとして、エピタキシャルベース層を有する縦型ＮＰＮ構造のバイポーラトランジスタがあり、その中で、ベース層にシリコン−ゲルマニウム混晶層を用いて構成したヘテロ接合バイポーラトランジスタ（以下「ＳｉＧｅＨＢＴ」とする）は、通信装置の周波数変換器等に使用するために高速動作が要求されるデバイスとして広く用いられている（例えば、特許文献１を参照）。
【０００３】
図９にエピタキシャルベース層を有する一般的なＳｉＧｅＨＢＴの構造を示しており、１００はＰ型の半導体基板、１１０は前記半導体基板１００内に形成されたＮ型埋め込み領域、１２０は前記半導体基板１００の表面に形成したＮ型エピタキシャル層、１３０は前記Ｎ型エピタキシャル層１２０中に形成したＮ型ＳＩＣ（Selection Implantation Collector）からなるコレクタ領域、１４０は同じく前記Ｎ型エピタキシャル層１２０中に形成したＮ型のコレクタ引出し領域である。また、１５０はＧｅを含むＰ型エピタキシャル層（ＳｉＧｅ層）からなるベース領域であり、１６０はＰ型エピタキシャルベース層、１７０は多結晶化したＳｉＧｅ層からなるベース電極引出部（Ｐ型）である。また、１８０は多結晶Ｓｉから不純物拡散させて形成したエミッタ領域（Ｎ型）、１９０は多結晶Ｓｉからなるエミッタ電極引出部である。なお、２００は絶縁膜、２１０は素子分離層、３００は金属シリサイド層である。
【０００４】
ここで、上記構成のＳｉＧｅＨＢＴにおいて、エミッタ電極形成工程に着目すると、従来では、図１０（ａ）に示すように、前記ベース領域１５０上に酸化膜からなる絶縁膜２００を減圧ＣＶＤ法で形成し、レジストマスク２２０を用いたドライエッチングにより前記絶縁膜２００を開口して、先ずエミッタのコンタクト領域を形成していた。
【０００５】
次いで、図１０（ｂ）に示すように、前記エミッタ電極引出部１９０となる多結晶シリコン１９１を減圧ＣＶＤ法で形成する。その後、やはり減圧ＣＶＤ法で汚染防止用の酸化膜を形成し、次いで、前記多結晶シリコン１９１中にＡｓ（ヒ素）をイオン注入し、次いで、前記酸化膜をフッ酸などで除去し、レジストマスク２３０を用いたドライエッチングにより、図１０（ｃ）に示すように、前記多結晶シリコン１９１と絶縁膜２００とをエンッチングしてエミッタ電極引出部１９０を形成していた。
【０００６】
以上説明したように、従来工程でエミッタ電極引出部１９０を形成するためには、エミッタのコンタクト領域を形成するときと、エミッタ電極引出部１９０を形作るときとで２回のエッチング作業が必要であり、当然ながらエッチングの度にレジストマスク２２０（２３０）がそれぞれ別途必要になっていた。
【特許文献１】特開２００３−２５７９８７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１１にエミッタ電極引出部１９０の拡大図を示しており、図中ｄで示した寸法は、エミッタ電極引出部１９０を構成する一部位の幅を示している。この寸法ｄは、エミッタのコンタクト領域を形成する際に行った絶縁膜２００のエッチング時に用いるレジストマスク２２０（図１０（ａ）を参照）と、エミッタ電極引出部１９０を形成する際の多結晶シリコン１９１及び絶縁膜２００のエッチング時に用いるレジストマスク２３０（図１０（ｃ）を参照）との線幅差で決まる。
【０００８】
図１２に、この寸法ｄとＳｉＧｅＨＢＴのＧｕｍｍｅｌ−ｐｌｏｔ、すなわち、ベース電流（Ｉｂ）とコレクタ電流（Ｉｃ）それぞれのエミッタ−ベース間電圧（ＶＢＥ）依存）の関係を実測値で表したグラフを示す。
【０００９】
ＨＢＴにおける電流利得（ｈＦＥ）は、Ｉｃ／Ｉｂで決まるが、図１２から分かるように、ｄが小さくなるとベース電流Ｉｂが増加している。これは、ホールと電子との再結合が促進されることによると考えられるが、このようにｄが小さくなると、Ｉｃ／Ｉｂで決まるｈＦＥは低下することが分かった。
【００１０】
したがって、従来のように２回のエッチングにより２枚のレジストマスク２２０，２３０を用いた場合、合わせずれによる誤差、一方若しくは両方のマスクにおける線幅のばらつきにより、寸法ｄが変動しやすくなり、半導体基板間、あるいは半導体基板面内において、ｈＦＥのばらつきを招くおそれがあることが分かった。
【００１１】
他方、前述したように、ＳｉＧｅＨＢＴは高速動作が要求されるデバイスに用いられるため、高周波特性の改善要求が強い。
【００１２】
バイポーラトランジスタの周波数特性を向上させるために、一つの試みとしてベース走行時間を短縮することが考えられるが、そのためにはベース幅を薄くする必要がある。しかし、図９で示した構造においてエピタキシャルベース層１６０を薄膜化すると、エミッタ直下及びベース電極引出部１７０も薄膜化してしまうことになり、薄膜化によってベース抵抗が増加し、これにより最大動作周波数の低下、ノイズ特性の低下、消費電力増加といった問題が生じてしまう。
【００１３】
本発明は、上記課題を解決することのできるバイポーラトランジスタ及びその製造、及びバイポーラトランジスタを有する半導体装置を提供することを目的としている。
【課題を解決するための手段】
【００１４】
請求項１記載の本発明では、半導体基板上にベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成することとした。
【００１５】
請求項２記載の本発明では、前記ベース電極引出部とエミッタ電極引出部とを、同一の導電膜により同時に形成することとした。
【００１６】
請求項３記載の本発明では、半導体基板上に形成したベース層の一部をベース電極引出部としたバイポーラトランジスタにおいて、前記ベース層上の絶縁膜に同時開口されたベース電極引出用開口とエミッタ電極引出用開口とに対応してベース電極引出部とエミッタ電極引出部とが形成されていることとした。
【００１７】
請求項４記載の本発明では、半導体基板上に形成したベース層の一部をベース電極引出部としたバイポーラトランジスタを有する半導体装置の製造方法において、前記バイポーラトランジスタは、前記ベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成することとした。
【００１８】
請求項５記載の本発明では、半導体基板上に形成したベース層の一部をベース電極引出部としたバイポーラトランジスタを有する半導体装置において、前記バイポーラトランジスタは、前記ベース層上の絶縁膜に同時開口されたベース電極引出用開口とエミッタ電極引出用開口とに対応してベース電極引出部とエミッタ電極引出部とが形成されていることとした。
【発明の効果】
【００１９】
本発明では、半導体基板上にベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成することとしたために、バイポーラトランジスタの製造工程において、ベース電極引出領域とエミッタ領域とを絶縁膜上に開口する場合、共通の一つのマスクでエッチングすればよく、その結果エミッタ電極の線幅のばらつきを最小限に抑えることが可能となり、電流利得のばらつきがない高品質のバイポーラトランジスタを提供することができる。そして、かかるバイポーラトランジスタを、例えばＳｉＧｅＢｉＣＭＯＳなどの半導体装置に適用することで、高速動作が要求されるデバイスの性能向上を図ることが可能となる。
【００２０】
また、前記ベース電極引出部とエミッタ電極引出部とを、同一の導電膜により同時に形成するようにしたために、ベース電極引出部が増厚されてベース抵抗が低減された高品質のバイポーラトランジスタを提供することができる。そして、かかるバイポーラトランジスタを、例えばＳｉＧｅＢｉＣＭＯＳなどの半導体装置に適用することで、高速動作が要求されるデバイスのさらなる性能向上を図ることが可能となる。
【発明を実施するための最良の形態】
【００２１】
本発明に係るバイポーラトランジスタの製造方法は、半導体基板上にベース層を形成した後、このベース層上に積層した絶縁膜にベース電極引出用開口とエミッタ電極引出用開口とを同時に形成し、次いで、前記ベース電極引出用開口にベース電極引出部を、前記エミッタ電極引出用開口にエミッタ電極引出部を形成することとしたものである。
【００２２】
すなわち、ベース層をエピタキシャル成長させて形成した後、このエピタキシャルベース層上に絶縁膜となる酸化膜を積層し、次いで酸化膜をドライエッチングにより開口してエミッタ電極引出用開口を形成する際のマスクを用いて、ベース電極引出用開口についても同時に開口するものである。
【００２３】
このように、エミッタ電極引出用開口とベース電極引出用開口とを一つのマスクを用いて同時に形成するようにしているので、従来のように、先ずエミッタ領域をエッチングにより開口してエミッタ電極引出用開口を形成し、その後エミッタ電極を形成するときに前記絶縁膜と導電膜とをエッチングにより開口してベース電極引出用開口を形成する場合のように２つのマスクは不要となる。
【００２４】
２つのマスクを用いると、マスク合わせのばらつきや各マスクの線幅のばらつきが懸念される。これらのばらつきはエミッタ電極の一部を構成する部位の幅（図１０を参照）のばらつきの原因となり、結果的には電流利得（ｈＦＥ）のばらつきに影響していたが、本実施の形態では１つのマスクで済むので、マスクによるばらつきを最低限に抑えられ、ひいては電流利得のばらつきも抑制することができる。
【００２５】
また、前記ベース電極引出用開口とエミッタ電極引出用開口とを同時開口後は、前記ベース電極引出部とエミッタ電極引出部とを、同一の導電膜により同時に形成することが望ましい。
【００２６】
すなわち、レジストパターンを用いたドライエッチングにより２つの開口を形成した後、例えば多結晶シリコンからなる導電膜を積層する。そして、ＣＭＰ（化学的機械的研磨）を用いてエミッタ領域とベース電極引出領域が分離される高さまで研磨することで、前記エミッタ領域にエミッタ電極を、また、前記ベース電極引出領域には前記多結晶シリコンが積み増しされて膜厚化されたベース電極引出部を同時に形成するのである。
【００２７】
このように、ベース電極引出部とエミッタ電極引出部とを、同一の導電膜により同時に形成することにより、ベース電極引出用開口内に形成されるベース電極引出部が増厚されてベース抵抗が低減されるので、より高品質のバイポーラトランジスタを提供することができる。
【００２８】
このように、本実施の形態によれば、エミッタ電極引出用開口とベース電極引出用開口とを一つのマスクを用いて同時に形成するようにしているので、前述したようにエミッタ電極の一部を構成する部位の幅（図１０を参照）のばらつきを可及的に抑制できるとともに、その後、前記ベース電極引出部とエミッタ電極引出部とを、同じ多結晶シリコンにより同時形成するようにしたことで、この多結晶シリコンが積み増しされて膜厚化されたベース電極引出部を形成することができ、ベース層の低抵抗化も同時に実現することができる。したがって、特別な工程を増やすことなく、かつコストを増大させることなく高品質のバイポーラトランジスタを提供することが可能となる。
【００２９】
また、前記導電膜として用いた多結晶シリコン膜により形成されたベース電極引出部の増厚部分には、Ａｓなどの不純物を注入することが好ましく、より一層のベース抵抗低減が可能となる。
【００３０】
上記製法により得たバイポーラトランジスタは、ＳｉＧｅヘテロ接合バイポーラトランジスタ（以下「ＳｉＧｅＨＢＴ」とする）やＭＯＳトランジスタなどを受動素子とともに同一半導体基板上に設けたＳｉＧｅＢｉＣＭＯＳなどに好適に採用することができ、高速動作が要求されるデバイスの性能向上を図ることが可能となる。
【００３１】
以下、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ及び本発明を適用したＳｉＧｅＨＢＴを同一基板上に形成するプロセスを通して、本発明の実施形態を、図面を参照しながら具体的に説明する。なお、ここでは上記プロセスを第１〜第６の工程に分け、各工程完了時におけるＳｉＧｅＨＢＴの状態を図示している。なお、ＭＯＳトランジスタの製造工程については周知の製造方法と同じなのでここでの説明は省略する。
【００３２】
（第１工程  図１）
第１工程では、Ｐ型（１００）シリコン基板１の表面を、フッ酸などの薬液によって酸化膜除去（犠牲酸化）した後に熱酸化を行い、２５０ｎｍ程度の酸化膜を形成する。次に、レジストパターンを用いたドライエッチングにより、ＳｉＧｅＨＢＴ形成領域の酸化膜を開口する。次に１２００℃程度でＳｂ2Ｏ3を用いたＳｂの気相拡散により、Ｎ+埋め込み層１０を形成する。その後、フッ酸などの薬液により基板表面の酸化膜を除去した後、エピタキシャル法で１．０Ω・ｃｍ、０．４μｍのＮ型エピタキシャル層（以下「Ｎ−エピ」ともいう）１１を形成する。次に、このＮ型エピタキシャル層１１の表面に、一般的に用いられているＬＯＣＯＳ技術により３００〜５００ｎｍ程度のフィールド酸化膜１２を形成する。
【００３３】
次にＬＯＣＯＳ形成時に発生したダメージ層を除去するために、熱酸化（ＰＲＥ．ＯＸ）により１０ｎｍ程度の膜厚で酸化膜を形成し、その後、レジストパターンを用いたイオン注入を、（Ｐ+：１MeV、５×１０12／ｃｍ2→Ｐ+：５００KeV、５×１０12／ｃｍ2→Ａｓ+：４４０KeV、３．８×１０12／ｃｍ2→Ａｓ+：２７０KeV、３．８×１０12／ｃｍ2→Ｂ+：２０KeV、２．７×１０12／ｃｍ2）程度の順で行い、図示しないＰＭＯＳ領域にはＮ型Ｗｅｌｌ領域を、また、ＳｉＧｅＨＢＴ領域にはコレクタ取り出し層１３を形成する。
【００３４】
さらに、レジストパターンを用いたイオン（Ｂ+：６００KeV、３×１０12／ｃｍ2→Ｂ+：１９０KeV、６×１０12／ｃｍ2→Ｂ+：７０KeV、５×１０12／ｃｍ2→Ｂ+：２０KeV、２×１０12／ｃｍ2）程度の順で行い、ＮＭＯＳ形成領域にＰ型Ｗｅｌｌ領域を、バイポーラ部分にはＰ型素子分離層１４を形成する。なお、ＭＯＳ領域のＡｃｔｉｖｅ上表面には、閾値電圧調整用のイオン注入が必要に応じて行われ、複数の閾値電圧を有するＭＯＳが形成されるが、ここではその工程を省略している。
【００３５】
次に、フッ酸などの薬液により前記酸化膜（ＰＲＥ．ＯＸ）の除去を行った後、熱酸化を行い５〜８ｎｍの酸化膜(ゲート酸化膜)１５を形成し、次に、減圧ＣＶＤ法などでＰ−ＤＡＳ（P−Doped Amorphous Silicon）などの低抵抗半導体膜を１００ｎｍ程度形成し、次に常圧ＣＶＤ法などでタングステンシリサイドを１００ｎｍ程度形成した後、レジストパターンを用いたＲＩＥ（反応性イオンエッチング）などのドライエッチングにより、前記タングステンシリサイド及び前記Ｐ−ＤＡＳを除去してゲート電極部を形成し、その後、８００℃で１０分程度の熱処理を行う。
【００３６】
次に、レジストパターンを用いたイオン注入を（ＢＦ2+：６００KeV、２×１０13／ｃｍ2→Ａｓ+：１５０KeV、２×１０13／ｃｍ2）程度の順で行い、ＰＭＯＳ領域のソース／ドレイン領域に耐圧向上のためにＰ型層及びＮ型層を形成する。
【００３７】
次に、レジストパターンを用いたイオン注入を（Ａｓ+：４０KeV、２×１０14／ｃｍ2→Ｂ+：３０KeV、７×１０12／ｃｍ2）程度の順で行い、ＮＭＯＳ領域のソース／ドレイン領域に耐圧向上のためにＮ型層及びＰ型層を形成する。
【００３８】
次に、減圧ＣＶＤ法などで酸化膜を３０ｎｍ程度形成する。その後、８５０℃で３０分程度の酸素雰囲気中で熱処理を行い、不純物の活性化を行う。
【００３９】
次に、減圧ＤＶＤ法などでＰ−ＤＡＳを１３０ｎｍ程度形成し、全面エッチバックを行い、ゲート電極側壁にＬＤＤ（Lightly Doped Drain）サイドウォールを形成する。
【００４０】
次に、レジストパターンを用いたイオン注入を（ＢＦ2+：５０KeV、１×１０15／ｃｍ2）程度で行い、ＰＭＯＳ領域にソース／ドレインを形成する。
【００４１】
次にレジストパターンを用いたイオン注入を（Ａｓ+：５０KeV、５×１０15／ｃｍ2）程度で行い、ＮＭＯＳ領域にソース／ドレインを形成する。
【００４２】
次に、全面エッチバック処理を行い、前記ＬＤＤサイドウォールを除去する。この第１工程終了後における状態を図１に示す。
（第２工程  図２）
第２工程では、まず、減圧ＣＶＤ法などで酸化膜を１００ｎｍ程度形成後、８５０℃の窒素雰囲気中で３０分程度熱処理を行う。
【００４３】
次に、レジストパターンを用いてＳｉＧｅＨＢＴのＡｃｔｉｖｅ領域にＰ+を３００KeV、２×１０12／ｃｍ2程度でイオン注入してＳＩＣ層１７を形成する。
【００４４】
次に、同レジストパターンを用いて、酸化膜を下層のＮ−エピ１１表面に到達しないようにドライエッチングするとともにフッ酸などの薬液でのウェットエッチングでＮ−エピ１１表面にダメージが入らないように酸化膜１５を開口し、Ｎ−エピ１１を露出させた後、エピタキシャル法によりＢ（Boron）とＧｅを含むＰ型エピタキシャルベース層（ＳｉＧｅ層）を１００〜１５０ｎｍで形成する。この時、Ｎ−エピ１１の露出表面には単結晶ＳｉＧｅ層が、その他のＳｉＯ2表面には多結晶ＳｉＧｅ層が形成される。
【００４５】
次にレジストパターンを用いたドライエッチングにより、ＳｉＧｅＨＢＴのベース層１８を形成する。この第２工程終了後における状態を図２に示す。
（第３工程  図３）
第３工程では、まず、ＴＥＯＳ（Tetla-Ethyl-Ortho-Silicate）を原料としたＨＤＰ−ＣＶＤ法（高密度プラズマ化学気相成長法）などで酸化膜２を４００〜１０００ｎｍ程度形成する。この第３工程終了後における状態を図３に示す。
（第４工程  図４）
次に、レジストパターン３をマスクとして用いたドライエッチングにより、ＳｉＧｅＨＢＴのエミッタ電極引出用開口４と、ベース電極引出用開口５とを、前記酸化膜２に同時に並べて形成する。この第４工程終了後における状態を図４に示す。
（第５工程  図５）
次に、減圧ＣＶＤ法などで４００〜６００ｎｍ程度の多結晶シリコン６を形成する。この第５工程終了後における状態を図５に示す。
（第６工程  図６）
次に、ＣＭＰ（化学的機械的研磨）法を用いてエミッタ電極引出部４０とベース電極引出部５０とが分離して絶縁されるまで研磨する。例えば、前記ベース層１８上の酸化膜２が１５０〜３００ｎｍになる程度に研磨するとともに、基板表面を研磨して平坦化する。なお、このとき、エミッタ電極引出部４０とベース電極引出部５０とを絶縁性を高めるために、前記研磨後、多結晶シリコン６にドライエッチングによるエッチバックを行い、酸化膜２の膜厚に対して多結晶シリコン６を掘り下げてもよい。この第６工程終了後における状態を図６に示す。
（第７工程  図７）
次に、減圧ＣＶＤ法で汚染防止用の酸化膜を３０ｎｍ程度形成した後、レジストパターンを用いてエミッタ電極引出部４０となる多結晶シリコン６中に３０〜４０kev、１×１０15〜１×１０16／ｃｍ2程度でＡｓ+をイオン注入する。次に、レジストパターンを用いて２５〜４０kev、１×１０14〜５×１０15／ｃｍ2程度でＢＦ2+をベース電極引出部５０にイオン注入し、このベース電極引出部５０を形成する多結晶シリコン６を低抵抗化する。
【００４６】
次に、フッ酸などの薬液で前記汚染防止用の酸化膜を除去した後、新たに酸化膜を１００ｎｍ程度形成し、８００℃の窒素雰囲気中で１０分程度熱処理を行い、１０００℃の窒素雰囲気中で１０秒程度ＲＴＡ（Rapid Thermal Annel）を行うことで、エミッタ電極引出部４０から多結晶シリコン６中のＡｓを均一に熱拡散させ、ベース層１８中にエミッタ領域４１を形成する。次に、フッ酸などの薬液で熱処理前に形成した酸化膜１００ｎｍを除去する。
【００４７】
次に、ＣｏやＴｉなどの金属膜を１５ｎｍ程度、また、金属膜酸化防止膜としてのＴｉＮを３０ｎｍ程度、順にスパッタ法により成膜する。
【００４８】
次に、ＲＴＰ（Rapid Thermal Process）により、例えば、５００℃の窒素雰囲気中で３０秒程度の熱処理を行い、金属シリサイド７を形成する。
【００４９】
次に、例えばアンモニア過水などの薬液を用いて酸化膜上の未反応金属膜を除去する。
【００５０】
次に、ＲＴＰを用いて、例えば、７００℃の窒素雰囲気中で３０秒程度の熱処理を行い、前記金属シリサイド７を低抵抗化する。この第７工程終了後における状態を図７に示す。
（第８工程  図８）
その後の配線工程は、従来技術と同じ平坦化技術が適応されるものであるが、以下簡単に説明する。
【００５１】
ＴＥＯＳ(Tetla-Ethyl-Ortho-Silicate)を原料としたＨＤＰ−ＣＶＤ法(高密度プラズマ化学気相成長法)などで層間膜となる酸化膜３０を６００〜１０００ｎｍ程度形成し、その後ＣＭＰ(化学的機械的研磨)を用いて基板表面を平坦化する。次にメタルコンタクトを開け、金属シリサイド７がないコンタクト部分（ＭＯＳ部のソース／ドレイン領域）に関してはコンタクトイオン注入および活性化の熱処理を行い、その後、メタル電極４２、多層配線４３、さらにオーバーコートを形成して、寄生抵抗の低減化が図られたＳｉＧｅＨＢＴを有する半導体装置が形成される。この第８工程終了後における完成状態を図８に示す。なお、図中、前記多層配線４３は１層のみ図示している。
【００５２】
以上説明してきたように、前述の第４工程〜第６工程において、エミッタ電極引出用開口４とベース電極引出用開口５とを、一つのレジストパターン３をマスクとして用いて同時に形成し、その後、ベース電極引出部５０とエミッタ電極引出部４０とを、同じ多結晶シリコン６により同時形成するようにしているので、電流利得（ｈＦＥ）のばらつきを可及的に抑制できるとともに、多結晶シリコン６によって積み増しされて膜厚化されたベース電極引出部５０によってＰ型エピタキシャルベース層１８の低抵抗化も同時に実現することができる。
【図面の簡単な説明】
【００５３】
【図１】本実施の形態に係る半導体装置の製造工程（第１工程）を示す説明図である。
【図２】本実施の形態に係る半導体装置の製造工程（第２工程）を示す説明図である。
【図３】本実施の形態に係る半導体装置の製造工程（第３工程）を示す説明図である。
【図４】本実施の形態に係る半導体装置の製造工程（第４工程）を示す説明図である。
【図５】本実施の形態に係る半導体装置の製造工程（第５工程）を示す説明図である。
【図６】本実施の形態に係る半導体装置の製造工程（第６工程）を示す説明図である。
【図７】本実施の形態に係る半導体装置の製造工程（第７工程）を示す説明図である。
【図８】本実施の形態に係る半導体装置の製造工程（第８工程）を示す説明図である。
【図９】一般的な従来のＳｉＧｅＨＢＴを示す説明図である。
【図１０】一般的な従来のＳｉＧｅＨＢＴにおけるエミッタ電極形成工程を示す説明図である。
【図１１】一般的な従来のＳｉＧｅＨＢＴのエミッタ電極引出部を拡大して示した説明図である。
【図１２】ベース電流（Ｉｂ）とコレクタ電流（Ｉｃ）それぞれのエミッタ−ベース間電圧（ＶＢＥ）依存）の関係を表したグラフである。
【符号の説明】
【００５４】
１  シリコン基板（半導体基板）
２  酸化膜
３  レジストパターン（マスク）
４  エミッタ電極引出用開口
５  ベース電極引出用開口
１８  ベース層
４０  エミッタ電極引出部
５０  ベース電極引出部
【図１】
2005197580.tif 000003
【図２】
2005197580.tif 000004
【図３】
2005197580.tif 000005
【図４】
2005197580.tif 000006
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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