(57)【要約】  【課題】ショットキー接合面積を確保しながらアノード電極面積を縮小し、それに伴う逆方向リーク電流の増大を分離埋め込み層により抑制し、しかも、順方向の直線性を良好に維持することが可能なショットキーバリアダイオードを提供する。  【解決手段】第一導電型の半導体基板１上に形成された第一導電型のエピタキシャル層２ｂ表面に、ショットキー接合を形成するアノード電極５が設けられ、アノード電極の下部領域を包囲するように第二導電型のガードリング６が形成される。アノード電極の下方のエピタキシャル層の内部に埋め込まれた、複数の第二導電型の離間埋め込みｐ型層３ｂを備える。エピタキシャル層のショットキー接合表面には凹凸が形成されて、アノード電極の下面がその凹凸に沿った凹凸形状を有し、離間埋め込み層は、アノード電極の下面の凹凸形状における可能凸部４ａから離間してその下方に位置するとともに、ガードリングと離間している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面に設けられショットキー接合を形成するアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に前記アノード電極の下部領域を包囲するように形成され、前記アノード電極と同電位とされる第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備えたショットキーバリアダイオードにおいて、
前記エピタキシャル層のショットキー接合表面には凹凸が形成されて、前記アノード電極の下面がその凹凸に沿った凹凸形状を有し、
前記第二導電型埋め込み層は、前記アノード電極の下面の凹凸形状における下方凸部から離間してその下方に位置するとともに、前記ガードリングと離間していることを特徴とするショットキーバリアダイオード。
【請求項２】
前記アノード電極の下面の前記下方凸部が各々、前記第二導電型埋め込み層の各々と対向するように配置されている請求項１に記載のショットキーバリアダイオード。
【請求項３】
前記第二導電型埋め込み層は、各々がストライプ形状を有し、互いに平行に配置されて、前記第二導電型埋め込み層の各々の間にストライプ状の間隙が形成され、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層と平行に配置された複数のストライプを形成している請求項１または２に記載のショットキーバリアダイオード。
【請求項４】
前記第二導電型埋め込み層は、各々がストライプ形状を有し、互いに平行に配置されて、前記第二導電型埋め込み層の各々の間にストライプ状の間隙が形成され、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層が形成するストライプの長手方向に沿って分離配置された複数個の矩形状を形成している請求項２に記載のショットキーバリアダイオード。
【請求項５】
前記第二導電型埋め込み層は、複数の矩形領域が２次元状に分離配置された形状を有し、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層の矩形領域に各々対応する矩形状である請求項２に記載のショットキーバリアダイオード。
【請求項６】
前記エピタキシャル層における前記第二導電型埋め込み層の下方であって、前記ガードリングにより包囲された領域に対応する部分に、高濃度の第一導電型埋め込み層が形成された請求項１〜５のいずれか１項に記載のショットキーバリアダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオード、特に順方向電圧降下及び逆方向リーク電流が抑制された低損失ショットキーバリアダイオードに関する。
【背景技術】
【０００２】
ショットキーバリアダイオードは、ｐｎ接合ダイオードと比較すると、高速のスイッチングが可能である特徴を有する。また、ショットキーバリアダイオードの順方向特性を決定するショットキー障壁は、ｐｎ接合ダイオードの電位障壁より小さいため、順方向電圧降下が低く、順方向損失を低減できる。
【０００３】
ところで、デバイスの小型化の要求が増大する状況下で、ショットキーバリアダイオードについても、チップサイズをより小さくすることが要望されている。しかしながら、チップサイズを小さくするためには、アノード電極の面積を小さくせざるを得ず、その結果、ショットキー接合面積が小さくなり、特性の劣化を招く問題が生じる。それを解決するために、特許文献１には、ショットキー接合表面に凹凸を設けて実効的な接合面積を拡大することが記載されている。
【０００４】
一方、ショットキーバリアダイオードは、ショットキー障壁が小さい故に、逆方向リーク電流が大きい。したがって、特許文献１に記載のようにショットキー接合表面に凹凸を設けることで、ショットキー接合面積は増加するが、同時に逆方向リーク電流の増大も顕著になる。
【０００５】
逆方向リーク電流の増大に対する解決策の一例として、例えば特許文献２には、アノード電極の下方に逆導電型の埋め込み層を配置した構造が開示されている。すなわち、第一導電型半導体層の表面にショットキー接合を形成するアノード電極を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極を設けたショットキーバリアダイオードにおいて、アノード電極の下方の第一導電型半導体層の内部に、表面に達しない第二導電型埋め込み層を形成する。埋め込み層は、アノード電極と同電位とされ、また、逆方向バイアス時に空乏層が連続するような間隔で形成される。
【０００６】
この構造により、逆方向バイアス時には、埋め込み層から広がる空乏層により、リーク電流を低く抑えることができる。また埋め込み層は、第一導電型半導体層の内部に配置され、アノード電極が形成された表面には達しないので、ショットキー接合の面積が狭くなることはなく、半導体基板面の利用効率が低減されることはない。
【特許文献１】特開２００２−３６８２３１号公報
【特許文献２】特開平１１−３３０４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献２に開示された上記従来例の構造では、複数本のストライプ状の埋め込み層が並列に配置され、順方向電圧印加時には、各ストライプの間の間隙が、順方向電流の通電領域となる。そのため、埋め込み層が無い場合に比べると、順方向電流の通電領域の断面積が減少して抵抗が増大し、従って順方向電圧降下が大きく、順方向の直線性が悪化する問題を有していた。しかも、埋め込み層は、アノード電極と同電位とするためにガードリングと接続されるので、その接続部分により通電領域が制限される割合が大きい。
【０００８】
また、埋め込み層がアノード電極と同電位となるため、デバイスの容量が増加する問題も発生する。
【０００９】
本発明は、逆方向リーク電流を低減させながらも順方向の直線性の悪化を抑制し、しかもデバイスの容量増加も抑制可能なショットキーバリアダイオードを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明のショットキーバリアダイオードは、第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面に設けられショットキー接合を形成するアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に前記アノード電極の下部領域を包囲するように形成され、前記アノード電極と同電位とされる第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備える。前記エピタキシャル層のショットキー接合表面には凹凸が形成されて、前記アノード電極の下面がその凹凸に沿った凹凸形状を有する。前記第二導電型埋め込み層は、前記アノード電極の下面の凹凸形状における下方凸部から離間してその下方に位置するとともに、前記ガードリングと離間している。
【発明の効果】
【００１１】
上記構成によれば、アノード電極の下面に凹凸を設けることでショットキー接合面積が増大し、アノード電極の平面積を縮小しても、実用的に十分な大きさのショットキー接合を確保することができる。ショットキー接合面積が増加することに伴う、逆方向リーク電流の増大は、アノード電極の下方に配置された分離埋め込み層により抑制される。すなわち、逆電圧印加時に、分離埋め込み層の存在によりショットキー接合部が空乏層で覆われて、リーク電流の増加が抑制される。分離埋め込み層はガードリングと接続されていないが、アノード電極の下面に凹凸が設けられていることにより、逆方向電圧印加時には、下方凸部から空乏層が延びて分離埋め込み層に達し、分離埋め込み層から空乏層が広がる効果が得られる。したがって、分離埋め込み層がガードリングと接続されていなくとも、十分速やかに空乏層が広がる作用が得られる。しかも、分離埋め込み層をガードリングと接続する必要がないので、ガードリングとの間に間隙が形成される。このことは、通電領域を確保し、順方向の直線性を良好に維持するのに効果的である。また、分離埋め込み層とガードリングとが接続されていないので、容量の増加が抑制される。
【発明を実施するための最良の形態】
【００１２】
本発明のショットキーバリアダイオードにおいて、好ましくは、前記アノード電極の下面の前記下方凸部が各々、前記第二導電型埋め込み層の各々と対向するように配置される。
【００１３】
また好ましくは、前記第二導電型埋め込み層は、各々がストライプ形状を有し、互いに平行に配置されて、前記第二導電型埋め込み層の各々の間にストライプ状の間隙が形成され、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層と平行に配置された複数のストライプを形成している構成とすることができる。
【００１４】
また好ましくは、前記第二導電型埋め込み層は、各々がストライプ形状を有し、互いに平行に配置されて、前記第二導電型埋め込み層の各々の間にストライプ状の間隙が形成され、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層が形成するストライプの長手方向に沿って分離配置された複数個の矩形状を形成している。
【００１５】
また好ましくは、前記第二導電型埋め込み層は、複数の矩形領域が２次元状に分離配置された形状を有し、前記アノード電極の下面の前記下方凸部は、前記第二導電型埋め込み層の矩形領域に各々対応する矩形状である。
【００１６】
また好ましくは、前記エピタキシャル層における前記第二導電型埋め込み層の下方であって、前記ガードリングにより包囲された領域に対応する部分に、高濃度の第一導電型埋め込み層が形成される。
【００１７】
以下に、本発明の実施の形態におけるショットキーバリアダイオードについて、図面を参照してより具体的に説明する。
【００１８】
（実施の形態１）
実施の形態１におけるショットキーバリアダイオードの構造を図１に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＢ−Ｂ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＡ−Ａ線に沿って示した図である。
【００１９】
１は第一導電型（本実施の形態ではｎ＋）の半導体基板である。半導体基板１の上面には、下部ｎ型エピタキシャル層２ａおよび上部ｎ型エピタキシャル層２ｂが積層されている。下部ｎ型エピタキシャル層２ａと上部ｎ型エピタキシャル層２ｂに跨って埋込みｎ型層１０が形成されている。なお、下部ｎ型エピタキシャル層２ａは、無くてもよい。すなわち、半導体基板１上に窓を形成して、リンを注入した後、ｎ型エピタキシャル層を形成してもよい。上部ｎ型エピタキシャル層２ｂの表面には、チタンと銀の積層膜からなるアノード電極４が設けられ、ショットキー接合を形成している。半導体基板１の裏面には、オーミック接触するカソード電極５が設けられている。上部ｎ型エピタキシャル層２ｂの表面部にはまた、第二導電型（ｐ＋）のガードリング６が形成され、アノード電極４と接触するとともにアノード電極４の下部領域を包囲している。
【００２０】
アノード電極４の下方の上部ｎ型エピタキシャル層２ｂの内部に、第二導電型（ｐ）の同電位埋め込みｐ型層３ａおよび複数の分離埋め込みｐ型層３ｂが形成されている。同電位埋め込みｐ型層３ａは、ガードリング６の内周に沿った平面形状を有し、ガードリング６と接触している。分離埋め込みｐ型層３ｂは、同電位埋め込みｐ型層３ａに包囲された領域中に同電位埋め込みｐ型層３ａとは離間して配置され、各々がストライプ状を成して互いに平行に配置され、各々の間にストライプ状の間隙が形成されている。上部ｎ型エピタキシャル層２ｂのショットキー接合表面には凹凸が形成されて、アノード電極４の下面はその凹凸に沿った凹凸形状を有する。分離埋め込みｐ型層３ｂは、ガードリング６と離間しているとともに、アノード電極４の下面の凹凸形状における下方凸部４ａから離間してその下方に位置する。アノード電極４の下面の下方凸部４ａは、分離埋め込みｐ型層３ｂが形成するストライプと同一寸法のストライプ形状を有し、ストライプどうしが互いに対向するように配置されている。
【００２１】
各部の材質および寸法の一例は、次のとおりである。半導体基板１には、Ｓｉを用い、不純物濃度２×１０19ｃｍ-3、厚さ１６０μｍである。下部および上部ｎ型エピタキシャル層２ａ、２ｂは、不純物濃度１×１０16ｃｍ-3、厚さ５μｍである。アノード電極４は、例えば、０．１μｍのＴｉ層上に６μｍのＡｇ層を積層したものである。ガードリング６は、不純物ピーク濃度１×１０20ｃｍ-3、深さ１．３μｍ、幅３０μｍである。同電位埋め込みｐ型層３ａおよび分離埋め込みｐ型層３ｂは、不純物ピーク濃度１×１０17ｃｍ-3、厚さ０．５μｍ、幅２．０μｍである。ストライプの間隔は２．５μｍである。また、同電位埋め込みｐ型層３ａおよび分離埋め込みｐ型層３ｂの上部における、上部ｎ型エピタキシャル層２ｂの厚さは１μｍである。埋め込みｎ型層１０は、ピーク濃度１×１０20ｃｍ-3、厚さ２μｍで、ガードリング６の内側全体に形成される。アノード電極４の下方凸部４ａの寸法、すなわち、上部ｎ型エピタキシャル層２ｂのショットキー接合表面に形成された凹部の寸法は、深さ０．５μｍ、幅２．０μｍである。
【００２２】
本実施の形態のショットキーバリアダイオードによれば、アノード電極４の下面に凹凸を設けることでショットキー接合面積が増大し、アノード電極４の平面積を縮小しても、実用的に十分な大きさのショットキー接合を確保することができる。ショットキー接合面積が増加することに伴い、逆方向リーク電流が増大するが、これは、アノード電極４の下方に配置された分離埋め込みｐ型層３ｂにより抑制される。すなわち、逆電圧印加時に、分離埋め込みｐ型層３ｂの存在によりショットキー接合部が空乏層で覆われて、リーク電流の増加が抑制される。
【００２３】
分離埋め込みｐ型層３ｂはガードリング６と接続されていないが、アノード電極４の下面に凹凸が設けられていることにより、逆方向電圧印加時には、下方凸部４ａから空乏層が延びて分離埋め込みｐ型層３ｂに達し、分離埋め込みｐ型層３ｂから空乏層が広がりショットキー接合部全体を覆う。したがって、分離埋め込みｐ型層３ｂがガードリング６と接続されていなくとも、十分に速やかに空乏層が広がる作用が得られる。また、分離埋め込みｐ型層３ｂが存在することにより、下方凸部４ａの先端の深さにばらつきがあっても、下方凸部４ａから広がる空乏層の形成が安定する効果が得られる。下方凸部４ａと分離埋め込みｐ型層３ｂの間隔は、逆電圧印加時に空乏層が接触する範囲となるように設定される。
【００２４】
分離埋め込みｐ型層３ｂをガードリング６と接続する必要がないので、分離埋め込みｐ型層３ｂとガードリング６との間に間隙が形成される。このことは、通電領域を確保し、順方向の直線性を良好に維持するのに効果的である。また、分離埋め込みｐ型層３ｂとガードリング６とが接続されていないので、容量の増加が抑制される。
【００２５】
また、本実施の形態のように下方凸部４ａの直下に分離埋め込みｐ型層３ｂが対向して位置する構造とした場合、逆電圧印加時に空乏層の厚みをより厚くすることができ、逆方向リーク電流を抑制する効果が大きい。但し、下方凸部４ａと分離埋め込みｐ型層３ｂの寸法が相違し、相互の位置がずれた構造であっても、実用的に十分な効果を得るように設計することは可能である。また分離埋め込みｐ型層３ｂあるいは下方凸部４ａは、図１に示したようなストライプ状でなくともよく、矩形、円形、長方形等任意の形状とすることもできる。また、相互に相違する形状であってもよい。
【００２６】
さらに、埋込みｎ型層１０を、ｎ型エピタキシャル層中の分離埋め込みｐ型層３ｂの下方に形成することにより、順方向バイアス時のｎ型エピタキシャル層の抵抗をより低減し、順方向特性を向上させる効果が得られる。
【００２７】
次に、上記構成のショットキーバリアダイオードの製造方法について、各工程を示す図２Ａ〜図２Ｈを参照して説明する。
【００２８】
まず図２Ａに示すように、Ｓｉを材料とするｎ＋半導体基板１に、下部ｎ型エピタキシャル層２ａを形成し、熱酸化法により、シリコン酸化膜７を形成する。次に、パターニングを行い、シリコン酸化膜７を選択的に除去して開口８を形成する。この開口８を通してリンイオン（Ｐ−）９の注入を行う。このイオン注入は、例えば、ドーズ量２×１０15ｉｏｎｓ／ｃｍ2、加速電圧５０ｋｅＶで行う。なお、イオン注入の変わりにリンを蒸着しても良い。
【００２９】
次に、シリコン酸化膜７のパターンを除去した後、図２Ｂに示すように、下部ｎ型エピタキシャル層２ａの上部にｎ型半導体層を気相成長させて上部ｎ型エピタキシャル層２ｂを形成する。このとき、前の工程で注入されたリンイオンが拡散し、埋込みｎ型層１０が形成される。なお、ァニールを行ってｎ型不純物を積極的に拡散させてもよい。
【００３０】
次に図２Ｃに示すように、上部ｎ型エピタキシャル層２ｂの表面にシリコン酸化膜１１を形成しパターニングして、ガードリングに対応するイオン注入用の開口を形成する。開口を通して、ドーズ量２×１０15ｉｏｎｓ／ｃｍ2、加速電圧５０ｋｅＶでホウ素イオン（Ｂ＋）１２を注入する。イオン注入の変わりにボロン珪化ガラスを蒸着しても良い。
【００３１】
次に熱拡散を行ない、図２Ｄに示すように、深さが例えば１．３μｍ程度のガードリング６を形成する。
【００３２】
次に図２Ｅに示すように、レジスト１３を塗布しパターニングして、環状開口１３ａ、および所定の間隔の複数のスリット状開口１３ｂを形成する。環状開口１３ａは図１に示した同電位埋め込みｐ型層３ａに対応し、スリット状開口１３ｂは分離埋め込みｐ型層３ｂに対応する。これらの開口を通してホウ素イオン１４の高エネルギーイオン注入を行い、上部ｎ型エピタキシャル層２ｂの内部にＢ不純物を導入する。その際の条件は、例えば、ドーズ量１×１０13ｉｏｎｓ／ｃｍ2、加速電圧１ＭｅＶ程度とする。
【００３３】
次に、レジスト１３を剥離した後、Ｂ不純物イオンを活性化するために９００℃で３０分アニールを行ない、図２Ｆに示すように、同電位埋め込みｐ型層３ａおよび分離埋め込みｐ型層３ｂを形成する。同電位埋め込みｐ型層３ａはガードリング６と接続される。その後、シリコン酸化膜１１を剥離する。ガードリング６の外側のシリコン酸化膜１１は、必ずしも剥離する必要はない。
【００３４】
次に図２Ｇに示すように、レジスト１５を塗布しパターニングして、複数のスリット状開口１５ａを形成する。スリット状開口１５ａは、図１に示した上部ｎ型エピタキシャル層２ａのショットキー接合表面に形成する凹凸に対応する。言い換えれば、スリット状開口１５ａは、アノード電極４の下面の下方凸部４ａに対応する。スリット状開口１５ａを通して、ドライエッチ装置を用いて上部ｎ型エピタキシャル層２ａのＳｉを所定の深さまでエッチングし、溝１６を形成する。図では分離埋め込みｐ型層３ｂと同じ位置に同じ幅で溝１６が形成されるように示されいるが、エッチング幅は狭いほど良く、分離埋め込みｐ型層３ｂのピッチと溝１６のピッチが同じでなくても良い。ただし、少なくとも１つの溝１６が、分離埋め込みｐ型層３ｂの上部に位置するように形成することが望ましい。
【００３５】
次に図２Ｈに示すように、アノード電極４としてＴｉ層およびＡｇ層の積層膜を、周縁部がガードリング６上に重なるように蒸着により形成し、溝１６内を全て金属積層膜で隙間なく埋める。最後に、半導体基板１の裏面に電極メタルを蒸着して、半導体基板１とオーミック接触するカソード電極５を形成する。
【００３６】
（実施の形態２）
実施の形態２におけるショットキーバリアダイオードの構造を図３に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＤ−Ｄ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＣ−Ｃ線に沿って示した図である。
【００３７】
このショットキーバリアダイオードの構造は、概ね実施の形態１の場合と同様であり、相違点は、アノード電極１７の下方突起１７ａの形状である。すなわち、下方突起１７ａのピッチが分離埋め込みｐ型層３ｂのピッチよりも狭ピッチになっている。それにより、ショットキー接合の面積をより大きくすることができる。要求される条件によっては、下方突起１７ａのピッチを分離埋め込みｐ型層３ｂのピッチよりも広くしてもよい。ただし、少なくとも１つの下方突起１７ａが、分離埋め込みｐ型層３ｂの上部に位置するように形成する。
【００３８】
なお、本実施の形態では、埋込みｎ型層１０が形成されておらず、ｎ型エピタキシャル層２も一層である。但し、埋込みｎ型層１０が形成された構成とすることもできる。以下の実施の形態においても同様である。
【００３９】
（実施の形態３）
実施の形態３におけるショットキーバリアダイオードの構造を図４に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＦ−Ｆ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＥ−Ｅ線に沿って示した図である。
【００４０】
このショットキーバリアダイオードの構造は、概ね実施の形態１の場合と同様であり、相違点は、アノード電極１８の下方突起１８ａの形状である。すなわち、下方突起１８ａは小さな矩形状であり、複数個の下方突起１８ａが、２次元状に配列された形状を有する。下方突起１８ａは、ストライプ状の分離埋め込みｐ型層３ｂに沿って配置され、分離埋め込みｐ型層３ｂと上下方向に対向している。下方突起１８ａの幅は、分離埋め込みｐ型層３ｂの幅より広くても狭くてもよい。
【００４１】
（実施の形態４）
実施の形態４におけるショットキーバリアダイオードの構造を図５に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＨ−Ｈ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＧ−Ｇ線に沿って示した図である。
【００４２】
このショットキーバリアダイオードの構造は、概ね実施の形態１の場合と同様であり、相違点は、分離埋め込みｐ型層３ｃおよびアノード電極１９の下方突起１９ａの形状である。すなわち、分離埋め込みｐ型層３ｃおよび下方突起１９ａは小さな矩形状であり、複数個の分離埋め込みｐ型層３ｃおよび下方突起１９ａが、２次元状に配列されている。複数個の分離埋め込みｐ型層３ｃおよび下方突起１９ａは各々、互いに上下方向に対向して配置されている。下方突起１９ａの幅は、分離埋め込みｐ型層３ｃの幅より広くても狭くてもよい。
【産業上の利用可能性】
【００４３】
本発明のショットキーバリアダイオードによれば、実用的に十分な大きさのショットキー接合面積を確保しながらもアノード電極の平面積を縮小し、それに伴う逆方向リーク電流の増大は分離埋め込み層により抑制される。しかも、通電領域を確保して、順方向の直線性を良好に維持することができる。したがって、小型で高速のスイッチングデバイスとして有用性が高い。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図
【図２Ａ】同ショットキーバリアダイオードの製造方法の工程の一部を示す断面図
【図２Ｂ】図２Ａに続く工程を示す断面図
【図２Ｃ】図２Ｂに続く工程を示す断面図
【図２Ｄ】図２Ｃに続く工程を示す断面図
【図２Ｅ】図２Ｄに続く工程を示す断面図
【図２Ｆ】図２Ｅに続く工程を示す断面図
【図２Ｇ】図２Ｆに続く工程を示す断面図
【図２Ｈ】図２Ｇに続く工程を示す断面図
【図３】本発明の実施の形態２におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図
【図４】本発明の実施の形態３におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図
【図５】本発明の実施の形態４におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は平面断面図
【符号の説明】
【００４５】
１  半導体基板
２  エピタキシャル層
２ａ  下部エピタキシャル層
２ｂ  上部エピタキシャル層
３ａ  同電位埋め込み層
３ｂ  分離埋め込み層
４、１７、１８、１９  アノード電極
４ａ、１７ａ、１８ａ、１９ａ  下方凸部
５  カソード電極
６  ガードリング
７  シリコン酸化膜
８  開口
９、１２  ホウ素イオン
１０  埋め込みｎ型層
１１  シリコン酸化膜
１３  レジスト
１３ａ  環状開口
１３ｂ  スリット状開口
１４  ホウ素イオン
１５  レジスト
１５ａ  スリット状開口
１６  溝
【図１】
2005229071.tif 000003
【図２Ａ】
2005229071.tif 000004
【図２Ｂ】
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【図２Ｃ】
2005229071.tif 000006
【図２Ｄ】
2005229071.tif 000007
【図２Ｅ】
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【図２Ｆ】
2005229071.tif 000009
【図２Ｇ】
2005229071.tif 000010
【図２Ｈ】
2005229071.tif 000011
【図３】
2005229071.tif 000012
【図４】
2005229071.tif 000013
【図５】
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