(57)【要約】  【課題】高性能なＣＰＵを用いることなく、安価な電波修正時計を提供することである。  【解決手段】時刻情報を含む標準電波を受信して検波信号を出力する受信回路１０と、データ取得回路２０と、時刻提示部４０と、前記データ取得回路２０と信号の授受を行って現在時刻を取得し、その現在時刻に基づいて前記時刻提示部４０にて提示される時刻の修正を行う制御回路３０とを有し、前記データ取得回路２０は、前記検波出力に対応した受信パルスを生成する受信パルス生成回路２２と、前記受信パルスから前記時刻情報に依存したパルスデコードデータを生成するパルス判別回路２７と、複数の共通クロックを生成する共通クロック生成回路２３とを含み、前記パルス判別回路２７が前記複数の共通クロックに基づいて前記パルスデコードデータを生成するものであって、前記制御回路３０は、前記パルスデコードデータに基づいて現在時刻を取得するように構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
時刻情報を含む標準電波を受信して検波信号を出力する受信回路と、
前記検波出力を入力し、複数の処理回路を含むデータ取得回路と、
時刻を提示する時刻提示部と、
前記データ取得回路と信号の授受を行って現在時刻を取得し、その現在時刻に基づいて前記時刻提示部にて提示される時刻の修正を行う制御回路とを有し、
前記データ取得回路における複数の処理回路は、前記検波出力に対応した受信パルスを生成する受信パルス生成回路と、前記受信パルスから前記時刻情報に依存したパルスデコードデータを生成するパルス判別回路と、基準クロックに基づいて異なる周波数となる複数の共通クロックを生成する共通クロック生成回路とを含み、前記パルス判別回路が前記複数の共通クロックに基づいて前記パルスデコードデータを生成するものであって、
前記制御回路は、前記データ取得回路における前記パルス判別回路からのパルスデコードデータに基づいて現在時刻を取得するようにしたことを特徴とする電波修正時計。
【請求項２】
前記データ取得回路における前記複数の処理回路は、前記受信パルスに基づいて秒頭を表す信号を生成する秒頭リセット回路を有し、前記共通クロック生成回路が前記秒頭を表す信号に基づいて前記複数の共通クロックの出力状態を制御するようにしたことを特徴とする請求項１記載の電波修正時計。
【請求項３】
前記秒頭リセット回路は、前記共通クロック回路からの前記複数の共通クロックに基づいて前記秒頭を表す信号の出力間隔が連続して所定間隔となる回数を表す秒成功数を生成する回路を含み、
前記制御回路は、前記秒頭リセット回路からの秒成功数に基づいて前記受信回路にて受信すべき標準電波の周波数を切替える標準電波切り替え制御手段を有することを特徴とする請求項１または２記載の電波修正時計。
【請求項４】
前記データ取得回路における前記複数の処理回路は、各秒頭での前記受信パルスと前記複数の共通クロックとを比較して秒誤差信号を生成する誤差ラッチ回路を含み、
前記制御回路は、前記秒誤差信号に基づいて各秒の誤差を生成する誤差生成手段を有し、
前記データ取得回路における前記複数の処理回路は、更に、前記制御回路からの各秒の誤差と前記複数の共通クロックとを比較してフレームリセット信号を生成するフレーム補正回路を有し、前記共通クロック生成回路が前記フレームリセット信号に基づいて前記複数の共通クロックの出力状態を制御するようにしたことを特徴とする請求項１乃至３のいずれかに記載の電波修正時計。
【請求項５】
前記受信パルス生成回路は、前記検波信号に含まれるチャタリング成分を無効にして前記受信パルスを生成する回路を含むことを特徴とする請求項１乃至４のいずれかに記載の電波修正時計。
【請求項６】
前記受信回路にて受信すべき標準電波は、長波標準電波であることを特徴とする請求項１乃至５のいずれかに記載の電波修正時計。
【請求項７】
前記基準クロックは、前記制御回路と共通に使うことを特徴とする請求項１乃至６のいずれかに記載の電波修正時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電波修正時計に係り、詳しくは、標準電波を受信して得られるデータに基づいて時刻修正を行って現在時刻の表示を行なうようにした電波修正時計に関する。
【背景技術】
【０００２】
現在日本では、長波標準電波として福島から４０ｋＨｚ、九州から６０ｋＨｚの電波が発信されている。この標準電波を受信する電波修正時計では、受信電波が振幅変調され、毎秒の頭で立ち上がり、２００msec、５００msec、８００msecのいずれかの時間後にたち下がる１秒につき１パルスの信号が生成される。この信号パルスのパルス幅がその秒でのデータを表している。このデータは、６０秒分で日にち、時、分などを表し、これを認識することによって正確な時刻が得られ、その得られた時刻に基づいて時刻合わせがなされる。
【０００３】
従来の電波修正時計は、例えば、図１５に示すように、アンテナを含む受信回路１０と、ＣＰＵ５１が主要部となる制御回路５０と、現在時刻の表示処理を行なう時刻表示部６０とを備えている。このような構成の電波修正時計では、受信回路５０からの検波出力を直接、制御回路５０が入力し、毎秒の頭の検出、前記信号パルスのパルス幅の判別、時刻データの読み取りなどの処理を制御回路５０におけるＣＰＵ５１が行なっている。
【０００４】
また、前述した制御回路５０に相当した時間データデコード回路を有する電波修正時計が提案されている（例えば、特許文献１参照）。この従来の電波修正時計は受信回路からのタイムコードＴＣに基づいて時計回路における表示時刻の修正制御を行なう時間デコード回路を備えている。この時間デコード回路は、信号検出回路と制御回路とを有し、信号検出回路が受信回路から出力されるタイムコードＴＣから規準１秒信号とデータ信号を生成して出力し、制御回路が前記規準１秒信号に同期してパリティ計算、比較判定、時刻データの修正等の処理を行っている。
【０００５】
【特許文献１】特開２００１−１０８７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１５に示す従来の電波修正時計では、受信回路からの検波出力から最終的に時刻データを得るための秒頭検出、パルス幅判定などの各処理をＣＰＵが行っている。このため、現在時刻のカウント、指針式時計では、駆動モータのパルス幅制御も前記各処理とともに行なうこととなるＣＰＵの負荷が重く、結果的に、高性能のＣＰＵが必要であったり、高速な原振が必要となって消費電流が比較的に大きくなってしまう。
【０００７】
また、前記特許文献１に記載される電波修正時計における信号検出回路の詳細な構成については明らかではないが、カウンタメモリとデータのやり取りを行なう点、制御回路から特に制御信号を受けていない点等を考慮すると、信号検出回路は、それだけで動作可能な構成であって、例えば、独立したＣＰＵを主要素としているものと考えられる。このため、信号検出回路自体が高価となり得、電波修正時計全体も高価なものとなり得るものである。
【０００８】
本発明は、前記従来の電波修正時計の問題に鑑みてなされたもので、高性能なＣＰＵを用いることなく、安価な電波修正時計を提供することを目的としている。
【課題を解決するための手段】
【０００９】
本発明に係る電波修正時計は、時刻情報を含む標準電波を受信して検波信号を出力する受信回路と、前記検波出力を入力し、複数の処理回路を含むデータ取得回路と、時刻を提示する時刻提示部と、前記データ取得回路と信号の授受を行って現在時刻を取得し、その現在時刻に基づいて前記時刻提示部にて提示される時刻の修正を行う制御回路とを有し、前記データ取得回路における複数の処理回路は、前記検波出力に対応した受信パルスを生成する受信パルス生成回路と、前記受信パルスから前記時刻情報に依存したパルスデコードデータを生成するパルス判別回路と、基準クロックに基づいて異なる周波数となる複数の共通クロックを生成する共通クロック生成回路とを含み、前記パルス判別回路が前記複数の共通クロックに基づいて前記パルスデコードデータを生成するものであって、前記制御回路は、前記データ取得回路における前記パルス判別回路からのパルスデコードデータに基づいて現在時刻を取得するようにした構成となる。
【００１０】
このような構成により、データ取得回路において、受信回路からの検波信号に対応した受信パルスが生成され、その受信パルスから当該データ取得回路にて生成される複数の共通クロックに基づいて時刻情報に依存したパルスデコードデータが生成される。そして、制御回路は、データ取得回路にて生成されたパルスデコードデータに基づいて現在時刻を取得し、その現在時刻に基づいて時刻提示部に提示される時刻の修正を行う。
【００１１】
このように、制御回路は、データ取得回路が当該データ取得回路にて生成される複数の共通クロックに基づいて作成するパルスデコードデータに基づいて現在時刻を取得すればよいので、当該制御回路の処理負担の軽減を図ることができることとなる。
【００１２】
また、本発明に係る電波修正時計は、前記データ取得回路における前記複数の処理回路が、前記受信パルスに基づいて秒頭を表す信号を生成する秒頭リセット回路を有し、前記共通クロック生成回路が前記秒頭を表す信号に基づいて前記複数の共通クロックの出力状態を制御する構成とすることができる。
【００１３】
このような構成により、各秒頭において前記複数の共通クロックの出力状態が制御されるので、各秒に同期した複数の共通クロックを生成することが可能となる。
【００１４】
更に、本発明に係る電波修正時計は、前記秒頭リセット回路が、前記共通クロック回路からの前記複数の共通クロックに基づいて前記秒頭を表す信号の出力間隔が連続して所定間隔となる回数を表す秒成功数を生成する回路を含み、前記制御回路は、前記秒頭リセット回路からの秒成功数に基づいて前記受信回路にて受信すべき標準電波の周波数を切替える標準電波切り替え制御手段を有する構成とすることができる。
【００１５】
このような構成により、制御回路がデータ取得回路にて生成される秒成功数に応じて標準電波の受信状態を判断することができるので、制御回路での処理負担を極力小さくしつつより受信状態の良い標準電波を利用して時刻提示部に提示される時刻を修正することができる。
【００１６】
本発明に係る電波修正時計は、前記データ取得回路における前記複数の処理回路が、各秒頭での前記受信パルスと前記複数の共通クロックとを比較して秒誤差信号を生成する誤差ラッチ回路を含み、前記制御回路は、前記秒誤差信号に基づいて各秒の誤差を生成する誤差生成手段を有し、前記データ取得回路における前記複数の処理回路は、更に、前記制御回路からの各秒の誤差と前記複数の共通クロックとを比較してフレームリセット信号を生成するフレーム補正回路を有し、前記共通クロック生成回路が前記フレームリセット信号に基づいて前記複数の共通クロックの出力状態を制御する構成とすることができる。
【００１７】
このような構成により、制御回路での処理負担を極力小さくしつつ、できるだけ誤差の累積を排除して前記複数の共通クロックを生成することができる。
【００１８】
また、本発明に係る電波修正時計は、前記受信パルス生成回路が、前記検波信号に含まれるチャタリング成分を無効にして前記受信パルスを生成する回路を含む構成とすることができる。
【００１９】
このような構成により、検波信号にチャタリング成分が含まれていたとしても、その検波信号に対応した受信パルスにはチャタリング成分が含まれないようにすることができるので、より精度の良い時刻修正が可能となる。
【００２０】
更に、本発明に係る電波修正時計は、前記受信回路にて受信すべき標準電波は、長波標準電波である構成とすることができる。なお、前記基準クロックは、前記制御回路と共通に使うように構成してもよい。
【発明の効果】
【００２１】
本発明によれば、制御回路は、データ取得回路が当該データ取得回路にて生成される複数の共通クロックに基づいて作成するパルスデコードデータに基づいて現在時刻を取得すればよいので、当該制御回路の処理負担の軽減を図ることができる。その結果、制御回路は特に高性能なＣＰＵを用いる必要がなくなり、より安価な電波修正時計を提供することが可能となる。
【発明を実施するための最良の形態】
【００２２】
本発明の実施の形態について、図面を用いて説明する。
【００２３】
本発明の実施の一形態に係る電波修正時計は、図１に示すように構成される。
【００２４】
図１において、この電波修正時計は、アンテナを含む受信回路１０、データ取得回路２０、ＣＰＵ３１を主要素とする制御回路３０及び時刻表示部４０を備えている。受信回路１０は、長波標準電波を受信して検波信号を出力する。データ取得回路２０は受信回路１０からの検波信号から信号パルスを生成し、その信号パルス信号に基づいて長波標準電波に含まれるデータを表す信号を生成する。制御回路３０は、データ取得回路２０と相互に信号の授受を行なって各種処理を行なって現在時刻に関する情報を生成する。時刻表示部４０は、制御回路３０からの情報に基づいて現在時刻の表示を行なう。
【００２５】
なお、時刻表示部４０が現在時刻のデジタル表示を行なう液晶などの表示部（提示部）を有する場合には、制御回路３０が現在時刻に関する情報を時刻表示部４０に与えることとなるが、時刻表示部４０が指針式の時刻提示機構を有する場合、制御回路３０が指針の駆動モータに対する出力を時計表示部４０に行なうとともに、時計表示部４０が各指針の位置を表す信号を制御回路３０に与えることとなる。
【００２６】
データ取得回路２０は、図２に示すように構成される。図２において、データ取得回路２０は、基本分周回路２１、チャタフリー回路２２、共通分周回路２３、秒頭リセット回路２４、誤差ラッチ回路２５、フレーム補正回路２６及びパルス判別回路２７を備えている。基本分周回路２１は、水晶発振などの原振から与えられる、例えば、３２．７６８ｋＨｚの基準クロックを分周して、データ取得回路２０において必要となる最高周波数、例えば、５１２Ｈｚの基本クロックを生成する。前記原振となる水晶発振は、制御回路３０と共通のものであってもよい。
【００２７】
チャタフリー回路２２は、受信回路１０からの検波信号（検波出力）のチャタリングを除去するものであって、例えば、図３に示すように構成される。即ち、チャタフリー回路２２は、６段のフリップフロップ（ＴＦＦ）で構成された６段分周回路２１１、フリップフロップ（ＴＦＦ）で構成された分周回路２２２、排他的論理和回路（EXOR）２２３、及び論理ゲート２２４ａ、２２４ｂを備え、基本クロックが入力端（Ｔ）に与えられる６段分周回路２１１のリセットを検波信号によって解除することで、検波信号に含まれるチャタリング成分を無効にしている。例えば、基本クロックの周波数が５１２Ｈｚである場合、６２．５msec以下のチャタリング成分が無効にされる。そして、分周回路２２２の出力がデータ取得回路２０内で処理すべき受信パルス（信号パルス）となる。
【００２８】
共通分周回路２３は、データ取得回路２０内で必要とする共通クロックを生成するものであって、例えば、図４に示すように、１２段のフリップフロップ（ＴＦＦ）で構成された１２段分周回路２３１、データ入力（Ｄ）をクロック（Ｃ）の立下りで保持するフリップフロップ（ＤＦＦ）２３２、２３３、論理ゲート２３４、２３５、２３６、２３７を備えた構成となっている。このような構成により、１２段分周回路２３１が基本クロックを分周して複数の共通クロックを生成する。例えば、５１２Ｈｚの基本クロックが入力された場合、分周によって１２８Ｈｚから０．１２５Ｈｚまでの複数の共通クロックが生成される。また、１２段分周回路２３１のリセット端子には、制御回路３０からのプロセスリセット、フレーム補正回路２６からのフレームリセット、及び制御回路３０からの状態信号Ｃ’、Ｃに基づいて制御される論理ゲート２３６、２３５を介した秒頭リセット回路２４からの秒頭リセット信号が論理ゲート２３４を介して与えられるようになっている。これにより、各リセット信号及び状態信号で決まる条件に応じて１２段分周回路２３１がリセットされる。
【００２９】
また、１２段分周回路２３１のリセット動作時にフリップフロップ（ＤＦＦ）２３３が制御回路３０に対して信号ＣＲＦを出力する。フリップフロップ（ＤＦＦ）２３３は、制御回路３０からの信号ＣＲＣにより前記信号ＣＲＦの出力を停止させる。更に、共通クロック（１Ｈｚ）の立下りで動作するフリップフロップ（ＤＦＦ）２３２は、前記共通クロック（１Ｈｚ）に同期した信号（１ＨｚＦ）を制御回路３０に対して出力する。フリップフロップ（ＤＦＦ）２３２は、制御回路３０からの信号（１ＨｚＣ）によってリセットされる。
【００３０】
秒頭リセット回路２４は、信号パルスの秒頭で、例えば、１／１０２４secの秒頭リセット信号を出力する。ここで検波信号に基づいた前記信号パルス（受信パルス）は、秒の頭で立下り、種々の幅の“Ｌ”パルスとなっている。秒頭リセット回路２４は、図５に示すように、フリップフロップ（ＤＦＦ）２４１、２４２、２４３及び論理ゲート２４８、２４９、２９４、２９５、２９６を有すると共に、フリップフロップ２４４、２４５、２４６、５段分周回路２４７及び論理ゲート２９１、２９２、２９３、２９７を備え、基本パルス、信号パルス、共通クロック（１Ｈｚ、２Ｈｚ、４Ｈｚ、８Ｈｚ、０．５Ｈｚ）及び制御回路３０からの状態信号Ａ、Ｂに基づいて秒頭リセット信号を生成する。また、各秒頭の間隔が、例えば、１sec±６２．５msecの場合に受信成功であるとして、その回数が５段分周回路２４７の出力（Ｑ：Ａ4〜0）に秒成功数として表れる。この秒成功数は、制御回路３０に与えられる。
【００３１】
誤差ラッチ回路２５は、図６に示すように、フリップフロップ（ＤＦＦ）２５１、４段のフリップフロップ（ＤＦＦ）で構成された４段回路２５２及び論理ゲート２５３を備えている。このような構成により、各秒頭での信号パルスと共通クロックとの差が秒誤差として４段回路２５２の出力（Ｑ：Ｂ3〜0）に表れる。この秒誤差は、制御回路３０に与えられる。また、所定回数、例えば、４回連続して秒頭が正確に捕捉された場合に、連続成功ＢＳの信号が制御回路３０に対して出力される。
【００３２】
フレーム補正回路２６は、図７に示すように、比較回路２６１、フリップフロップ（ＤＦＦ）２６２、及び論理ゲート２６３、２６４、２６５を備え、制御回路３０からの補正データ（Ｃ’3〜0）と共通クロックを比較して、それらが一致したときにフレームリセット信号を出力する。このフレームリセット信号は共通分周回路２３に与えられる。
【００３３】
パルス判別回路２７は、信号パルスのパルス幅を、例えば、信号パルスの立ち上がりまでの時間によって判別するものであって、図８に示すように、比較回路２７１、セレクタ２７２、閾値データ保持部２７３、フリップフロップ２７４、３段分周回路２７５、デコード回路２７６、フリップフロップ２７７、２７９、４段のフリップフロップ（ＤＦＦ）にて構成された４段回路２７８、２８０、及び論理ゲート２８１、２８２、２８３、２８４を備えている。パルス判別回路２７では、閾値データ保持部２７３に予め設定された閾値データから順次閾値データが選択されつつ、共通クロックがその選択された閾値データと比較され、共通クロックが閾値データを超える毎にカウントアップ動作がなされる。そして、そのカウント値に応じて、初期状態から、“エラー”、“２００msec”、“エラー”、“５００msec”、“エラー”、“８００msec”、“エラー”となるデコード出力が得られる。そのデコード出力が４段回路２８０の出力（Ｑ：Ｃ3〜0）にパルスデコードデータとして表れる。このパルスデコードデータは制御回路３０に与えられる。
【００３４】
前述した構成となる共通分周回路２３、秒頭リセット回路２４、誤差ラッチ回路２５、フレーム補正回路２６及びパルス判別回路２７と相互に信号の授受を行なう制御回路３０におけるＣＰＵ３１は、図９乃至図１４に示す手順に従って処理を行なう。
【００３５】
制御回路３０は、電源投入時などの初期時にＣＰＵ３１が正しく動作開始するように、システムリセットが掛けられるようにしてあり、同時にデータ取得回路２０もシステムリセット信号に１パルスを送ることで全体がリセットされる。
【００３６】
この例では、制御回路３０内のＣＰＵ３１は、２Ｈｚ及び１６Ｈｚで割り込みが掛けられ、受信状態として、状態Ｏ（受信停止）、状態Ａ（局選択）、状態Ｂ（フレーム捜し状態）、状態Ｃ´（フレーム合わせ）、及び状態Ｃ（パルス判別）の５状態を取り得る。また、表示に関する処理のフローチャートは割愛しているが、制御回路３０は、通常、受信状態に係わらず、時刻表示部４０の制御や、操作者によるスイッチ操作の有無等の監視を行なっている。
【００３７】
制御回路３０の動作中に１６Ｈｚの割り込みがあると、ＣＰＵ３１は、図９に示す手順に従って処理を開始する。
【００３８】
図９において、受信状態が状態Ｏ（受信停止）で、かつ受信開始状態でない場合には（Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ１０で“Ｎ”）、特別の処理を行なうことなくそのまま割り込みに対する処理が終了する。この状態で、受信開始状態になった場合（Ｓ１０で“Ｙ”）、ＣＰＵ３１は、受信状態をＡ状態（局選択）にし、受信対象周波数を４０kＨｚに設定する（ｆ＝４０ｋ）（Ｓ１１、Ｓ１２）。これにより、制御回路３０は、受信回路１０を４０ｋＨｚの標準電波を受信できる状態にする。次いで、ＣＰＵ３１は、初期リセットとして、プロセスリセットを“Ｌ”に、秒カウンタを“０”に、誤差レジスタＥＲを“０”にそれぞれ設定する（Ｓ１３、Ｓ１４、Ｓ１５）。
【００３９】
その後、同時に２Ｈｚの割り込みがあった場合には（Ｓ１６で“Ｙ”）、０．５秒が経過したとして、ＣＰＵ３１は、秒カウンタを＋０．５だけカウントアップする。前記２Ｈｚの割り込みがなければ（Ｓ１６で“Ｎ”）、ＣＰＵ３１はそのまま割り込みに対する処理を終了する。
【００４０】
次の１６Ｈｚの割り込みがあると、受信状態が状態Ａ（局選択）となっているので（Ｓ４で“Ｙ”）、ＣＰＵ３１は、局選択ルーチンを実行する（Ｓ５）。この局選択ルーチンは、図１０に示す手順に従って実行される。
【００４１】
図１０において、秒カウンタのカウント値が３０sec以下であれば（Ｓ５１で“Ｎ”）、そのまま局選択ルーチンは終了する。一方、秒カウンタのカウント値が３０secを超えた時点で（Ｓ５１で“Ｙ”）、ＣＰＵ３１は、受信対象周波数が４０ｋＨｚであることを確認した後に（ｆ＝４０ｋ：Ｓ５２で“Ｙ”）、秒頭リセット回路２４からの秒成功数（Ａ4〜0：図５参照）をレジスタＳ４０にセットする（Ｓ５３）。このＳ４０にセットされた値（秒成功数）は、４０ｋＨｚの標準電波を受信している状態で、３０sec間に秒頭が正しく、例えば、１sec±６２．５msec間隔であった回数を表す。そして、ＣＰＵ３１は、受信対象周波数を６０kＨｚに設定して、受信回路１０を６０ｋＨｚの標準電波を受信できる状態にした後、秒カウンタを“０”にセットする（Ｓ６３）。
【００４２】
その後、再び秒カウンタのカウント値が３０secを超えた時点で（Ｓ５１で“Ｙ”）、前述したのと同様に、秒頭リセット回路２４からの秒成功数（Ａ4〜0）をレジスタＳ６０にセットする（Ｓ５５）。そして、ＣＰＵ３１は、Ｓ４０及びＳ６０のそれぞれにセットされた値を比較し、いずれの秒成功数が大きいか、即ち、４０ｋＨｚの標準電波及び６０ｋＨｚの標準電波のいずれの標準電波の受信状態がよいかを判定する（Ｓ５６）。Ｓ４０にセットされた値がＳ６０にセットされた値より大きい場合（Ｓ５６で“Ｙ”）、ＣＰＵ３１は、受信回路１０を４０ｋＨｚの標準電波を受信できる状態に切替える（Ｓ５７）。一方、Ｓ６０にセットされた値がＳ４０にセットされた値より大きい場合（Ｓ５６で“Ｎ”）、ＣＰＵ３１は、６０ｋＨｚの標準電波を受信できる状態となった受信回路１０の状態を維持させる。
【００４３】
現在日本では、福島から４０ｋＨｚの標準電波が出力され、九州から６０ｋＨｚの標準電波が出力されているので、前述した処理により、電波修正時計が設置されている場所や条件に応じて適切な標準電波を選択することができる。ただし、それ以前の受信結果などから明らかに一方の標準電波のみが受信良好な状態にあることがわかる場合には、局選択ルーチンにおける前述した処理を省略して、適切な標準電波を設定するようにしてもよい。
【００４４】
適切な標準電波の選択がなされた後（Ｓ５６で“Ｙ”及びＳ５７、またはＳ５６で“Ｎ”）、ＣＰＵ３１は、標準電波の適正な受信が可能となることを表す最小限の秒成功数に対応した基準値Ｓoと、前記選択された標準電波に対応するレジスタＳ４０またはＳ６０に設定された秒成功数とを比較する（Ｓ５８またはＳ５９）。その秒成功数が前記基準値Sｏより大きい場合に（Ｓ５８またはＳ５９で“Ｙ”）、ＣＰＵ３１は、受信状態を状態Ｂ（フレーム捜し）に、信号（１ＨｚＣ）を“Ｌ”に、信号ＣＲＣを“Ｌ”に、秒カウンタを“０”にそれぞれセットする（Ｓ６０、Ｓ６１、Ｓ６２、Ｓ６３）。一方、前記秒成功数が前記基準値Ｓo以下であれば（Ｓ５８またはＳ５９で“Ｎ”）、受信状態が悪いとして、ＣＰＵ３１は、状態リセットルーチンに進む（Ｓ２０）。
【００４５】
前記状態リセットルーチンは、図１４に示す手順に従って実行される。
【００４６】
図１４において、プロセスリセットが“Ｈ”にセットされると共に受信状態が状態Ｏ（受信停止）に設定される（Ｓ２０１、Ｓ２０２）。これにより、以後、受信開始状態にならない限り、受信状態が他の状態に遷移しないようになる。また、信号（１ＨｚＣ）が“Ｈ”に、信号ＣＲＣが“Ｈ”にセットされる。これにより、次回の受信開始状態で正しく標準電波の受信ができるようになる。
【００４７】
前述した局選択ルーチンが終了して、次の１６Ｈｚの割り込みがあると、受信状態が状態Ｂ（フレーム捜し）になっているので（図９においてＳ３で“Ｙ”）、ＣＰＵ３１は、フレーム捜しルーチンを実行する（Ｓ７）。このフレーム捜しルーチンは、図１１に示す手順に従って実行される。
【００４８】
図１１において、ＣＰＵ３１は、共通分周回路２３（図４参照）からの信号ＣＲＦの状態を判別する（Ｓ７１）。その信号ＣＲＦが“Ｈ”であれば（Ｓ７１で“Ｙ”）、それ以前に共通分周回路２３がリセットされたことを示す。即ち、共通クロックと受信パルスの差が、例えば、１sec±６２．５msecではなく、それらが一致していない状態であったと判断することができる。この場合、ＣＰＵ３１は、信号ＣＲＣに１パルスを送って共通分周回路２３における信号ＣＲＦをクリアし（Ｓ７２）、誤差レジスタＥＲを“０”にセットする（Ｓ７３）。その後、ＣＰＵ３１は、秒カウンタのカウント値が所定値TＢより大きいか否かを判定し（Ｓ７８）、秒カウンタのカウント値が所定値ＴB以下であれば（Ｓ７８で“Ｎ”）、更に、前述した動作を継続することとして、フレーム捜しルーチンを終了する。前記所定値ＴBは、それ以上標準電波の受信を継続してもデータが正しく認識できないと判断するための基準時間に対応した値に設定される。このため、秒カウントのカウント値が前記所定値TＢより大きければ（Ｓ７８で“Ｙ”）、ＣＰＵ３１は、前述した状態リセットルーチン（Ｓ２０：図１４参照）を実行して標準電波の受信動作を終了する。
【００４９】
一方、前記信号ＣＲＦが“Ｌ”である場合（Ｓ７１で“Ｎ”）、ＣＰＵ３１は、更に、誤差ラッチ回路２５（図６参照）から出力される連続して（例えば、４回）秒頭が正確に捕捉されたことを表す連続成功ＢＳの信号が“Ｈ”であるか否かを判定する（Ｓ７４）。連続成功ＢＳの信号が“Ｌ”であれば（Ｓ７４で“Ｎ”）、ＣＰＵ３１は、更に、共通分周回路２３（図４参照）から出力される信号（１ＨｚＦ）が“Ｈ”であるか否かを判定する（Ｓ７５）。この信号（１ＨｚＦ）が“Ｌ”であれば（Ｓ７５で“Ｎ”）、秒カウンタのカウント値が所定値ＴB以下であることの確認をした後（Ｓ７８で“Ｎ”）に当該ルーチンを抜ける。
【００５０】
一方、前記信号（１ＨｚＦ）が“Ｈ”であれば（Ｓ７５で“Ｙ”）、ＣＰＵ３１は、正しく１秒経過したとして、信号（１ＨｚＣ）に１パルスを送る（Ｓ７６）、前記信号（１ＨｚＦ）をクリアした後に、共通クロックと受信パルスとの差に基づいた誤差ラッチ回路２５（図６参照）からの秒誤差（Ｂ3〜0）を誤差レジスタＥＲに加算し、秒カウンタのカウント値が所定値ＴB以下であることの確認をした後（Ｓ７８で“Ｎ”）に当該ルーチンを抜ける。
【００５１】
このように連続して正しく１秒経過する毎に、秒誤差（Ｂ3〜0）が誤差レジスタＥＲに加算され、連続成功ＢＳの信号が“Ｈ”になった時点で（Ｓ７４で“Ｙ”）、ＣＰＵ３１は、信号パルス（受信パルス）から連続して（例えば、４回）秒頭が正確に捕捉されたとして、誤差レジスタＥＲの値をその連続回数（例えば、４）で除して平均誤差値を補正データ（Ｃ’3〜0）としてセットする（Ｓ７９）。この補正データ（Ｃ’3〜0）は制御回路３０からフレーム補正回路２６に与えられる。その後、ＣＰＵ３１は、受信状態を状態Ｃ’（フレーム合わせ）にして、当該ルーチンを終了する。
【００５２】
更に、次の１６Ｈｚの割り込みがあると、受信状態が状態Ｃ’（フレーム合わせ）になっているので（図９においてＳ２で“Ｙ”）、ＣＰＵ３１は、フレーム合わせルーチンを実行する（Ｓ８）。このフレーム合わせルーチンは、図１２に示す手順に従って実行される。
【００５３】
フレーム補正回路２６では、共通クロックと補正データとが常に比較されており、これらが一致したときにフレームリセット信号が出力される。このフレームリセット信号を受けた共通分周回路２３はリセットされ、受信パルス（信号パルス）に共通クロックが一致しなくなる。このように共通分周回路２３（図４参照）がリセットされると、信号ＣＲＦが“Ｈ”になる。このため、図１２において、ＣＰＵ３１は、前記信号ＣＲＦが“Ｌ”である間（Ｓ８１で“Ｎ”）は、特に動作することなく当該フレーム合わせルーチンを終了する。
【００５４】
一方、前記信号ＣＲＦが“Ｈ”であれば（Ｓ８１で“Ｙ”）、ＣＰＵ３１は、信号ＣＲＣに１パルスを送って前記信号ＣＲＦをクリアし（Ｓ８２）、受信状態を状態Ｃ（パルス判別）にして（Ｓ８３）、秒カウンタを“０”にセットする（Ｓ８４）。
【００５５】
次の１６Ｈｚの割り込みがあると、受信状態が状態Ｃ（パルス判別）になっているので（図９においてＳ１で“Ｙ”）、ＣＰＵ３１は、パルス判別ルーチンを実行する（Ｓ９）。このパルス判別ルーチンは、図１３に示す手順に従って実行される。
【００５６】
図１３において、ＣＰＵ３１は、共通分周回路２３（図４参照）からの信号（１ＨｚＦ）が“Ｈ”であるか否かを判定し（Ｓ９１）、前記信号（１ＨｚＦ）が“Ｌ”であれば（Ｓ９１で“Ｎ”）、そのまま当該ルーチンを抜ける。一方、前記信号（１ＨｚＦ）が“Ｈ”であると、１秒が経過して直前のパルス幅のデータがパルス判別回路２７からパルスデコードデータ（Ｃ3〜0）として出力されているので、ＣＰＵ３１は、信号（１ＨｚＣ）に１パルスを送って前記信号（１ＨｚＦ）をクリアした後に（Ｓ９２）、前記パルスデコードデータ（Ｃ3〜0）を取り込む（Ｓ９３）。その後、ＣＰＵ３１は、データコード判別ルーチン（Ｓ９４）を実行して、現在時刻を得る。データコード判別ルーチンの詳細は省略するが、種々の手法をとり得る。例えば、現在の標準電波は、６０秒で１データを送信しており、受信パルスのパルス幅が８００msec、８００msec、２００msec、２００msecと連続することで、５７秒、５８秒、５９秒、０秒を表している。受信パルスのパルス幅がこのようなパターンとなることを確認した後に、各秒のパルス幅を判別して現在時刻を得る。これを繰り返すことにより（Ｓ９５の“Ｎ”の条件のもとで）、その正確度を向上させることができる。また、以前の受信結果により、時計のズレが少ないと考えられる場合には、前記０秒の検出のみで現在時刻を得ることもできる。
【００５７】
このようにしてデータコード判別ルーチンが終了すると（Ｓ９５で“Ｙ”）、ＣＰＵ３１は、前述した状態リセットルーチン（図１４参照）を実行して（Ｓ２０）、標準電波の受信動作を終了する。
【００５８】
以上のような電波修正時計によれば、制御回路３０のＣＰＵ３１は、常に１６Ｈｚの割り込みで現在時刻を得ることができ、その処理負担も特に大きいものとならず、安価なＣＰＵを用いることができる。また、基本分周回路２１、チャタフリー回路２２（図３参照）、共通分周回路２３（図４参照）、秒頭リセット回路２４（図５参照）、誤差ラッチ回路２５（図６参照）、フレーム補正回路２６（図７参照）、及びパルス判別回路２７（図８参照）を備えたデータ取得回路２０も、フリップフロップ、論理ゲート、及びその他一般的な回路にて構成することで安価に構成することができる。そのデータ取得回路２０を、受信回路１０あるいは制御回路３０と一体化して集積化することにより、より安価で小型化された電波修正時計を実現することが可能である。また、受信回路１０、データ取得回路３０、制御回路３０の集積化、更に、時刻表示部４０を含めた集積化（１チップ化）も可能である。
【００５９】
なお、本発明に係る前記実施の形態においては、データ取得回路２０と制御回路３０との間の配線は、信号毎に独立したものであったが、同時に必要がない信号、例えば、A4〜0、Ｂ3〜0、Ｃ’3〜0、Ｃ3〜0を伝送可能なバス配線とすることも可能である。このようにすることで、データ取得回路２０と制御回路３０との間の配線量を低減させることが可能となる。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態に係る電波修正時計を示すブロック図である。
【図２】図１に示す電波修正時計におけるデータ取得回路の構成例を示すブロック図である。
【図３】図２に示すデータ取得回路におけるチャタフリー回路の構成例を示す回路図である。
【図４】図２に示すデータ取得回路における共通分周回路の構成例を示す回路図である。
【図５】図２に示すデータ取得回路における秒頭リセット回路の構成例を示す回路図である。
【図６】図２に示すデータ取得回路における誤差ラッチ回路の構成例を示す回路図である。
【図７】図２に示すデータ取得回路におけるフレーム補正回路の構成例を示す回路図である。
【図８】図２に示すデータ取得回路におけるパルス判別回路の構成例を示す回路図である。
【図９】電波受信フローを示すフローチャートである。
【図１０】局選択ルーチンでの処理手順を示すフローチャートである。
【図１１】フレーム捜しルーチンでの処理手順を示すフローチャートである。
【図１２】フレーム合わせルーチンでの処理手順を示すフローチャートである。
【図１３】パルス判別ルーチンでの処理手順を示すフローチャートである。
【図１４】状態リセットルーチンでの処理手順を示すフローチャートである。
【図１５】従来の電波修正時計を示すブロック図である。
【符号の説明】
【００６１】
１０  受信回路
２０  データ取得回路
２１  基本分周回路
２２  チャタフリー回路
２３  共通分周回路
２４  秒頭リセット回路
２５  誤差ラッチ回路
２６  フレーム補正回路
２７  パルス判別回路
３０  制御回路
３１  ＣＰＵ
４０  時刻表示部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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