(57)【要約】【課題】他の回路のサンプリング期間も、出力段の電流値ばらつきのない、均一な電流源を得ることができる表示装置を提供する。【解決手段】複数の回路ユニットＣＵＮＴをツリー構造となるようにスイッチング素子（ＴＦＴ）を介して多段に配置して、外部入力の電流Ｉｒｅｆは第１段、第１列目の回路ユニットＣＵＮＴ１−１に入力して充電し、次に、外部入力の電流Ｉｒｅｆは第１段、第２列目の回路ユニットＣＵＮＴ２−１に入力して充電し、これに並行してお第１列目は第１段の回路ユニットＣＵＮＴ１−１に充電した電荷に基づく電流を第２段めの回路ユニットＣＵＮＴ２−１に入力して充電し、以下同様に、各列毎に上位段部から下位段部へと点順次にサンプルホールドさせて順次に充電していき、たとえば奇数段の総数が水平画素数となったときに、全水平スイッチＨＳＷを同時にオンさせて所定のリファレンス電流Ｉｒｅｆを各データ線ＤＴＬ１〜ＤＴＬｎに出力する。【選択図】      図２
2005114993.tif 000002
【特許請求の範囲】
【請求項１】
映像信号が信号電流として供給される表示装置であって、
マトリクス状に複数配列された画素回路と、
上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給される複数のデータ線と、
上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路ユニットを有し、各サンプルホールド回路ユニットは外部からの電流入力部に対してツリー構造となるようにスイッチング素子を介して多段に配置され、上位段部から下位段部へと点順次にサンプルホールドさせ、所望の段部の上記複数のサンプルホールド回路ユニットにサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタと
を有する表示装置。
【請求項２】
上記各サンプルホールド回路ユニットは、
ソースが所定電位に接続された電界効果トランジスタと、
上記電界効果トランジスタのドレインとゲートとの間に接続されたスイッチと、
上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する
請求項１記載の表示装置。
【請求項３】
上記各サンプルホールド回路ユニットは、
ソースが所定電位に接続された第１の電界効果トランジスタと、
ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、
上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、
上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第２のスイッチと、
上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、
上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する
請求項１記載の表示装置。
【請求項４】
隣接する段部におけるサンプルホールド回路ユニットは、上記第１の電界効果トランジスタの極性が異なる
請求項２記載の表示装置。
【請求項５】
隣接する段部におけるサンプルホールド回路ユニットは、上記第１および第２の電界効果トランジスタの極性が異なる
請求項３記載の表示装置。
【請求項６】
上記水平セレクタは、所望の列から上位段部から下位段部へと点順次にサンプルホールドさせる
請求項１記載の表示装置。
【請求項７】
上記水平セレクタは、所定段部の全てのサンプルホールド回路ユニットにおいて電流をサンプルホールドさせた後、次段の全てのサンプルホールド回路ユニットにおいて電流をサンプルホールドさせる
請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置に関するものである。
【背景技術】
【０００２】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
このため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図２３は、電流駆動方式を採用した有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図２３に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、ドライブスキャナ（ＤＳＣＮ）５、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、ライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍ、およびドライブスキャナ５により選択駆動される駆動線ＤＳＬ１〜ＤＳＬｍ、を有する。
【０００５】
図２４は、図２３の画素回路２ａの一構成例を示す回路図である。
【０００６】
図２４の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１〜ＴＦＴ１４、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１５を有する。また、図２４において、ＤＴＬは入力信号が電流として伝播されるデータ線を示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図２４その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図２４ではＴＦＴ１１のソースが電源電位ＶCC（電源電圧ＶCCの供給ライン）に接続され、発光素子１５のカソード（陰極）は接地電位ＧＮＤに接続されている。図２４の画素回路２ａの動作は以下の通りである。
【０００７】
入力信号（電流信号）ＳＩの書き込み時には、ＴＦＴ１２を非導通に保持した状態で、ＴＦＴ１３，ＴＦＴ１４を導通状態に保持する。
これにより、駆動（ドライブ）トランジスタであるＴＦＴ１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１のゲートとドレインは導通状態にあるＴＦＴ１３により電気的に接続されており、ＴＦＴ１１は飽和領域にて駆動している。
よって、下記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１に保持される。
その後、ＴＦＴ１４を非導通状態に保持して、ＴＦＴ１２を導通状態に保持する。
これにより、入力信号電流に応じた電流がＴＦＴ１２と発光素子１５に流れ、発光素子１５はその電流値に応じた輝度で発光する。
上記のように、ＴＦＴ１４を導通させてデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
【０００８】
この画素回路２ａでは、ドライブトランジスタ１１のしきい値Ｖｔｈや移動度μのバラツキが補正される。
【０００９】
（数１）
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）2   …（１）
【００１０】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１１】
この方式では、映像信号が電流値Ｉｉｎとしてパネルの水平セレクタ３に入力される。入力された電流信号は、水平セレクタ３にてサンプルホールドされ、全段がサンプルホールドされた後に、同時に画素が接続されたデータ線ＤＴＬに電流値が出力される。
【００１２】
図２５は、水平セレクタ３の要部の構成を示す回路図である。
水平セレクタ３は、図２５に示すように、画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１，ＤＴＬ２、〜、ＤＴＬｎに対応して設けられた、電流サンプルホールド回路３１−１，３１−２、〜、３１−ｎと、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）３２−１，３２−２、〜、３２−ｎを有している。
【００１３】
電流サンプルホールド回路３１−１は、図２５に示すように、ＴＦＴ３３−１，ＴＦＴ３４−１、ＴＦＴ３５−１、キャパシタＣ３１−１、およびノードＮＤ３１−１，ＮＤ３２−１を有している。
同様に、電流サンプルホールド回路３１−２は、図２５に示すように、ＴＦＴ３３−２，ＴＦＴ３４−２、ＴＦＴ３５−２、キャパシタＣ３１−２、およびノードＮＤ３１−２，ＮＤ３２−２を有している。
そして、図示しないが、電流サンプルホールド回路３１−ｎは、ＴＦＴ３３−ｎ，ＴＦＴ３４−ｎ、ＴＦＴ３５−ｎ、キャパシタＣ３１−ｎ、およびノードＮＤ３１−ｎ，ＮＤ３２−ｎを有している。
【００１４】
この水平セレクタ３のサンプルホールド動作を、図２６（Ａ）〜（Ｍ）に関連付けて説明する。
なお、図２６（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図２６（Ｈ）は第１列目のＴＦＴ３３−１のドレイン電位Ｖｄ３３１を、図２６（Ｉ）は第２列目のＴＦＴ３３−２のドレイン電位Ｖｄ３３２を、図２６（Ｊ）は第ｎ列目のＴＦＴ３３−ｎのドレイン電位Ｖｄ３３ｎを、図２６（Ｋ）は第１列目のキャパシタＣ１１−１の電位ＶＣ１１１を、図２６（Ｌ）は第２列目のキャパシタＣ１１−２の電位ＶＣ１１２を、図２６（Ｍ）は第ｎ列目のキャパシタＣ１１−ｎの電位ＶＣ１１ｎを、それぞれ示している。
【００１５】
図２６（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図２６（Ｂ），（Ｃ）に示すように、第１列目の電流サンプルホールド回路３１−１のＴＦＴ３４−１，３５−１が接続されたサンプルホールド線ＳＨＬ３１−１，３２−１を高レベルとして、ＴＦＴ３４−１，３５−１を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−１内に流れる。このとき、ＴＦＴ３３−１は、ＴＦＴ３４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図２６（Ｋ）に示すように、キャパシタＣ３１−１に保持される。
所定のゲート電圧がキャパシタＣ３１−１に書き込まれた後に、サンプルホールド線ＳＨＬ３１−１を低レベルとしてＴＦＴ３４−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−１を低レベルとしてＴＦＴ３５−１を非導通状態とする。
【００１６】
次に、同様に、図２６（Ｄ），（Ｅ）に示すように、第２列目の電流サンプルホールド回路３１−２のＴＦＴ３４−２，３５−２が接続されたサンプルホールド線ＳＨＬ３１−２，３２−２を高レベルとして、ＴＦＴ３４−２，３５−２を導通状態とする（オンさせる）。
このとき、入力信号電流Ｉｉｎが電流サンプルホールド回路３１−２内に流れる。このとき、ＴＦＴ３３−２は、ＴＦＴ３４−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図２６（Ｌ）に示すように、キャパシタＣ３１−２に保持される。
所定のゲート電圧がキャパシタＣ３１−２に書き込まれた後に、サンプルホールド線ＳＨＬ３１−２を低レベルとしてＴＦＴ３４−２を非導通状態とし、その後にサンプルホールド線ＳＨＬ３２−２を低レベルとしてＴＦＴ３５−２を非導通状態とする。
以下、隣接サンプルホールド回路が順次動作してゆき、全ての回路に映像信号Ｉｉｎが点順次にサンプルホールドされる。
その後、図２６（Ａ）に示すように、水平スイッチＨＳＷが全段同時にオンされ、ＴＦＴ３３−１〜ＴＦＴ３３−ｎが定電流源として機能し、図２７に示すように、サンプルホールドされた電流値が各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、上述した水平セレクタ３においては、定電流源として機能するＴＦＴ３３（−１〜−ｎ）のドレイン電位、特に、サンプルホールド動作が先に行われるＴＦＴ３３のドレイン電位が降下し、一定に保持することができないという不利益がある。
この課題についてさらに詳細に説明する。
【００１８】
ここで、第１列目の電流サンプルホールド回路３１−１のサンプルホールド時の各ノードの電位を調べる。
電流サンプルホールド回路３１−１では、図２８（Ａ）に示すように、ＴＦＴ３５−１が非導通状態に保持されて入力電流Ｉｉｎがサンプルホールドされる。
この期間中、ＴＦＴ３３−１はオンし続けているためにに、ＴＦＴ３３−１のドレイン電位（ＮＤ３１−１の電位）は供給源がなくなり、接地電位ＧＮＤレベルまで下降してしまう。
このときＴＦＴ３４−１に注目する。ＴＦＴ３４−１はオフしており、キャパシタＣ３１−１には電流Ｉｉｎに相当するゲート電位が保持されている。
【００１９】
しかしながら、ノードＮＤ３１−１の電位が接地電位ＧＮＤレベルまで落ちることで、ＴＦＴ３４−１には、図２８（Ｂ）に示すように、ドレイン・ソース間電圧Ｖｄｓが印加されてしまい、ＴＦＴ３４−１にはリーク電流が流れる。このリーク電流がキャパシタＣ３１−１から流れ出すことで、ＴＦＴ３３−１のゲート電圧は減少してしまう。これにより、ＴＦＴ３３−１のゲート・ソース間電圧Ｖｇｓはサンプルホールド時よりも減少してしまい、その後水平スイッチＨＳＷがオンして飽和領域になったとしても、電流Ｉｉｎより小さい電流値しか流れなくなってしまう。このリーク量はリーク時間に比例する。
【００２０】
サンプルホールド回路は前述したように点順次にて動作するので、スキャン開始部とスキャン終了部とでは、各容量にゲート電位が保持されている時間が異なる。すなわち、図２６（Ｋ）〜（Ｌ）に示すように、スキャン開始部では終了部に比べて保持時間が長くなる。
そのため、スキャン開始部ではリーク時間も長くなり、ゲート電圧降下量がスキャン終了部に比べて大きくなる。つまり、画面全体に単色のラスター表示をしたとしても、図２９に示すように、スキャン終了部に向かって輝度がグラデーションしてしまう。
特に、有機ＥＬ等を駆動するＴＦＴではリーク電流が高いために、この問題は顕著に現れる。
【００２１】
この問題点は有機ＥＬに関わらず、電流のサンプルを行う場面ではどんな時も問題となる。
たとえば、電流を点順次にてサンプリングし、一括で出力する場合には同様の理由でサンプリング開始部と終了部とで出力の電流値が異なってしまう。
【００２２】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、他の回路のサンプリング期間も、出力トランジスタのゲート電位のリークによる変化を抑えることが可能で、出力段の電流値バラツキのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することが可能な表示装置を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するため、本発明の観点は、映像信号が信号電流として供給される表示装置であって、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた信号電流が供給される複数のデータ線と、上記データ線に対応して設けられ、入力映像信号電流をサンプルホールドする複数のサンプルホールド回路ユニットを有し、各サンプルホールド回路ユニットは外部からの電流入力部に対してツリー構造となるようにスイッチング素子を介して多段に配置され、上位段部から下位段部へと点順次にサンプルホールドさせ、所望の段部の上記複数のサンプルホールド回路ユニットにサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタとを有する。
【００２４】
好適には、上記各サンプルホールド回路ユニットは、ソースが所定電位に接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとゲートとの間に接続されたスイッチと、上記電界効果トランジスタのゲートと所定電位との間に接続されたキャパシタと、を有する。
【００２５】
好適には、上記各サンプルホールド回路ユニットは、ソースが所定電位に接続された第１の電界効果トランジスタと、ソースが上記第１の電界効果トランジスタのドレインに接続された第２の電界効果トランジスタと、上記第２の電界効果トランジスタのドレインとゲートとの間に接続された第１のスイッチと、上記第１の電界効果トランジスタのドレインとゲートとの間に接続された第２のスイッチと、上記第１の電界効果トランジスタのゲートと所定電位との間に接続された第１のキャパシタと、上記第２の電界効果トランジスタのゲートと所定電位との間に接続された第２のキャパシタと、を有する。
【００２６】
好適には、隣接する段部におけるサンプルホールド回路ユニットは、上記第１の電界効果トランジスタの極性が異なる。
また、隣接する段部におけるサンプルホールド回路ユニットは、上記第１および第２の電界効果トランジスタの極性が異なる。
【００２７】
好適には、上記水平セレクタは、所望の列から上位段部から下位段部へと点順次にサンプルホールドさせる。
【００２８】
好適には、上記水平セレクタは、所定段部の全てのサンプルホールド回路ユニットにおいて電流をサンプルホールドさせた後、次段の全てのサンプルホールド回路ユニットにおいて電流をサンプルホールドさせる。
【００２９】
本発明によれば、たとえば  たとえば外部からの映像入力信号電流がスイッチング素子を介して第１段、第１列目の回路ユニット内に流す。
このとき、第１段、第１列目の回路ユニットの第１の電界効果トランジスタは、スイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
所定のゲート電圧がキャパシタに書き込まれた後に、スイッチおよびスイッチング素子を順次に非導通状態として、第１段、第１列目の充電を完了させる。
次に、外部からの映像入力信号電流がスイッチング素子を介して第１段、第２列目の回路ユニット内に流す。
このとき、第１段、第２列目の回路ユニットの第１の電界効果トランジスタは、スイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
所定のゲート電圧がキャパシタに書き込まれた後に、スイッチおよびスイッチング素子を順次に非導通状態として、第１段、第２列目の充電を完了させる。
また、第１段、第１列目の回路ユニットからスイッチング素子を通して所定の電流を第２段、第１列目の回路ユニット内に流す。
このとき、第２段、第１列目の回路ユニットの第１の電界効果トランジスタは、スイッチを介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタに保持される。
所定のゲート電圧がキャパシタに書き込まれた後に、スイッチおよびスイッチング素子を順次に非導通状態として、第２段、第１列目の充電を完了させる。
以下同様にして、外部入力の電流は第１段、第３列目の回路ユニットを、第１段、第１および第２列目の回路ユニットは、それぞれ第２段目の回路ユニットを、第２段、第１列目の回路ユニットは第３段、第１列目の回路にスイッチング素子を介して電流を点順次に、流し込む。
そして、奇数段または偶数段の総数が水平画素数となったときに、全水平スイッチを同時にオンして、所定のリファレンスを各データ線に出力する。
【発明の効果】
【００３０】
本発明によれば、電流出力部の充電時間をツリーの段数、段の個数、外部入力電流の本数で決定することができ、外部からの入力を少なくしても電流出力部の充電時間を十分にとることができる。
また、外部からの入力電流の数を削減することができ、外部入力電流ばらつき起因の出力電流バラツキを減少させることができ、コストも削減できる。
また、回路ユニットをツリー状に配置して、段ごとに回路ユニット内のスイッチングトランジスタのタイミングを設定することでスキャナーユニット間の配線の簡略化、さらに配線の寄生容量の低減が可能となる。
また、回路ユニットにカスコード接続を用いることによって駆動トランジスタのドレイン電圧変動を小さくすることができ、アーリ効果による次段への出力電流バラツキを低減させることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３２】
第１実施形態
図１は、本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
図２および図３は、図１の有機ＥＬ表示装置において本実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【００３３】
この表示装置１００は、図１〜図３に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、水平セレクタ１０３により選択され輝度情報に応じたデータ信号が電流信号として順次に供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、およびドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍを有する。
【００３４】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２×３のマトリクス状に配列した例を示している。
また、図３においては図面の簡単化のために、水平セレクタ１０３は、第１列と第２列目の電流サンプルホールド回路と水平スイッチＨＳＷのみを記載しているが第ｎ列目まで同様の構成を有する電流サンプルホールド回路が各ＤＴＬ１０１〜ＤＴＬ１０ｎに対応して配置される。
また、図２および図３においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３５】
本第１の実施形態に係る画素回路１０１は、図２および図３に示すように、ｐチャネルＴＦＴ１１１，ＴＦＴ１１２、ｎチャネルＴＦＴ１１３，ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、および第２のノードＮＤ１１２を有する。
また、図２および図３において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＳＨＬはサンプルホールド線をそれぞれ示している。
【００３６】
画素回路１０１において、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ１１１、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第１のノードＮＤ１１１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、ＴＦＴ１１３のソース・ドレインが接続され、ＴＦＴ１１３のゲートが駆動線ＤＳＬ１０１に接続されている。
キャパシタＣ１１１の第１電極が第１のノードＮＤ１１１に接続され、第２電極が電源電位ＶCCに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とにＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
ＴＦＴ１１２のゲートが第２のノードＮＤ１１２に接続され、ドレインが第３のノードＮＤ１１３に接続され、ゲートとソース同士（第２のノードＮＤ１１２と第３のノードＮＤ１１３）が接続され、ソースが電源電位ＶCCに接続されている。
【００３７】
水平セレクタ１０３は、図２に示すように、複数の電流サンプルホールド回路（以下、回路ユニット）ＣＵＮＴがツリー状に接続され、出力ユニットが偶数段または奇数段全てとすることで、電流出力部の充電時間を十分にとることができるように構成されている。
【００３８】
本実施形態に係る水平セレクタ１０３は、奇数段が電流出力段である例である。具体的には、電流Ｉｒｅｆが入力される電流入力端子ＴIrefがサンプルホールド線ＳＨＬ０への信号レベルにより導通制御されるスイッチング素子としてのｎチャネルＴＦＴ１０００を介して第１ブランチ線ＢＲＬ１に接続されている。
そして、第１ブランチ線ＢＲＬ１に対して、複数の回路ユニットＣＵＮＴ１−１〜ＣＵＮＴ−Ｓ（Ｓは整数）が、サンプルホールド線ＳＨＬ１−１，ＳＨＬ１−２，ＳＨＬ１−３，…，ＳＨＬ１−Ｓにより導通制御されるスイッチング素子としてのｎチャネルＴＦＴ１００１−１〜１００１−Ｓを介して接続されている。
また、回路ユニットＣＵＮＴ１−１〜ＣＵＮＴ１−Ｓは、奇数段である第１段に配置されていることから、ｎチャネルＴＦＴからなる水平スイッチ（ＨＳＷ）１１０１−１，１１０１−２、〜、１１０１−３、…、１１０１−Ｓを介して、対応するように画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，…に接続されている。
【００３９】
また、第１段目の回路ユニットＣＵＮＴ１−１〜ＣＵＮＴ１−Ｓの電流入出力部は、それぞれサンプルホールド線ＳＨＬ２−１，ＳＨＬ２−２，ＳＨＬ２−３，…，ＳＨＬ２−Ｓへの信号レベルにより導通制御されるスイッチング素子としてのｎチャネルＴＦＴ１００２−１〜ＴＦＴ１００２−Ｓ介して第２ブランチ線ＢＲＬ２−１，ＢＲＬ２−２，ＢＲＬ２−３，…，ＢＲＬ２−Ｓに接続されている。
第２ブランチ線ＢＲＬ２−１に対して、複数の回路ユニットＣＵＮＴ２−１，ＣＵＮＴ２−２，…が、サンプルホールド線ＳＨＬ３−１，ＳＨＬ３−２，…により導通制御されるスイッチング素子としてのｎチャネルＴＦＴ１００３−１，１００３−２，…を介して接続されている。
第２ブランチ線ＢＲＬ２−２に対して、複数の回路ユニットＣＵＮＴ２−３，ＣＵＮＴ２−４，…が、サンプルホールド線ＳＨＬ３−３，ＳＨＬ３−４，…により導通制御されるスイッチング素子としてのｎチャネルＴＦＴ１００３−３，１００３−４，…を介して接続されている。
第２ブランチ線ＢＲＬ２−３に対して、複数の回路ユニットＣＵＮＴ２−５，ＣＵＮＴ２−６，…が、サンプルホールド線ＳＨＬ３−５，ＳＨＬ３−６，…により導通制御されるスイッチング素子としてのｎチャネルＴＦＴ１００３−５，１００３−６，…を介して接続されている。
これらの複数の回路ユニットＣＵＮＴ２−１，ＣＵＮＴ２−２，ＣＵＮＴ２−３，ＣＵＮＴ２−４，ＣＵＮＴ２−５，ＣＵＮＴ２−６，…，ＣＵＮＴ２−Ｔ（Ｔは整数）は、偶数段である第２段目に配置されていることから、データ線には接続されていない。
図２には図示しない第３段目の回路ユニット（ＣＵＮＴ３−１，…，ＣＵＮＴ３−Ｕ（Ｕは整数））は、対応するように画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１０１，…に接続されている。
【００４０】
そして、第２段目の回路ユニットＣＵＮＴ２−１，…，ＣＵＮＴ２−Ｔに対して、同様に、スイッチング素子としてのＴＦＴ、ブランチ線、スイッチング素子としてのＴＦＴを介して第３段目の回路ユニット（ＣＵＮＴ３−１，…，ＣＵＮＴ３−Ｕ（Ｕは整数））が接続されて、ツリー構造が形成されている。
【００４１】
奇数段（行）目の回路ユニットＣＵＮＴ１−１〜ＣＵＮＴ１−Ｓ，（ＣＵＮＴ３−１，…，ＣＵＮＴ３−Ｕ）は、同様の構成を有する。
具体的には、奇数段目、第１列目の回路ユニットは、図３に示すように、ｎチャネルＴＦＴ１２１−１，ＴＦＴ１２２−１、キャパシタＣ１２１−１、およびノードＮＤ１２１−１，ＮＤ１２２−１を有している。
第２列目の回路ユニットは、図３に示すように、ｎチャネルＴＦＴ１２１−２，ＴＦＴ１２２−２、キャパシタＣ１２１−２、およびノードＮＤ１２１−２，ＮＤ１２２−２を有している。
以下、同様に構成されている。
【００４２】
ＴＦＴ１２１（−１〜−ｎ）が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１２２（−１〜−ｎ）が第１のスイッチを構成する。
【００４３】
回路ユニットＣＵＮＴ１−１において、ＴＦＴ１２１−１のソースが接地電位ＧＮＤに接続され、ドレインがノードＮＤ１２１−１に接続され、ゲートがノードＮＤ１２２−１に接続されている。ノードＮＤ１２１−１とノードＮＤ１２２−１とにＴＦＴ１２２−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１２２−１のゲートがサンプルホールド線ＳＨＬ１２１−１に接続されている。
キャパシタＣ１２１−１の第１電極がノードＮＤ１２２−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
ノードＮＤ１２１−１と第１ブランチ線ＢＲＬ１とにＴＦＴ１００１−１のソース・ドレインがそれぞれ接続されている。ノードＮＤ１２１−１と第２ブランチ線ＢＲＬ２−１とにＴＦＴ１００２−１のソース・ドレインがそれぞれ接続されている。
また、ノードＮＤ１２１が水平スイッチ１１０１−１に接続されている。
【００４４】
なお、奇数段の他の回路ユニットの接続形態は、上述した回路ユニットと同様に行われることから、ここではその詳細は省略する。
【００４５】
偶数段（行）目の回路ユニットＣＵＮＴ２−１〜ＣＵＮＴ２−Ｔ，（ＣＵＮＴ４−１，…，ＣＵＮＴ４−Ｗ）は、同様の構成を有する。
具体的には、偶数段目、第１列目の回路ユニットは、図３に示すように、ｐチャネルＴＦＴ１３１−１、ｎチャネルＴＦＴ１３２−１、キャパシタＣ１３１−１、およびノードＮＤ１３１−１，ＮＤ１３２−１を有している。
第２列目以降も同様の構成を有する。
【００４６】
ＴＦＴ１３１（−１〜−ｎ）が本発明に係る電界効果トランジスタを構成し、ＴＦＴ１３２（−１〜−ｎ）が第１のスイッチを構成する。
【００４７】
本実施形態においては、奇数段目の回路ユニットの駆動トランジスタであるＴＦＴ１２１と偶数段目の駆動トランジスタＴＦＴ１３１とは逆極性のＴＦＴにより構成されている。
【００４８】
回路ユニットＣＵＮＴ２−１において、ＴＦＴ１３１−１のソースが電源電位ＶCCに接続され、ドレインがノードＮＤ１３１−１に接続され、ゲートがノードＮＤ１３２−１に接続されている。ノードＮＤ１３１−１とノードＮＤ１３２−１とにＴＦＴ１３２−１のソース・ドレインがそれぞれ接続されている。ＴＦＴ１３２−１のゲートがサンプルホールド線ＳＨＬ１３１−１に接続されている。
キャパシタＣ１３１−１の第１電極がノードＮＤ１３２−１に接続され、第２電極が電源電位ＶCCに接続されている。
ノードＮＤ１３１−１と第２ブランチ線ＢＲＬ２−１とにＴＦＴ１００３−１のソース・ドレインがそれぞれ接続されている。ノードＮＤ１３１−１と第３ブランチ線ＢＲＬ３−１とにＴＦＴ１００４−１のソース・ドレインがそれぞれ接続されている。
また、ノードＮＤ１３１−１は水平スイッチには接続されない。
【００４９】
なお、偶数段の他の回路ユニットの接続形態は、上述した回路ユニットと同様に行われることから、ここではその詳細は省略する。
【００５０】
次に、上記構成の動作を、水平セレクタの動作を中心に、図４（Ａ）〜（Ｎ）および図５〜図１０に関連付けて説明する。
【００５１】
なお、図４（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図４（Ｉ）は第１段、第１列目のＴＦＴ１２１−１のドレイン電位Ｖｄ１２１１を、図４（Ｊ）は第１段、第２列目のＴＦＴ１２１−２のドレイン電位Ｖｄ１２１２を、図４（Ｋ）は第２段、第１列目のドレイン電位Ｖｄ１３１１を、図４（Ｌ）は第１段、第１列目のキャパシタＣ１２１−１の電位ＶＣ１２１１を、図４（Ｍ）は第１段、第２列目のキャパシタＣ１２１−２の電位ＶＣ１２１２を、図４（Ｎ）は第２段、第１列目のキャパシタＣ１３１−１の電位ＶＣ１３１１をそれぞれ示している。
【００５２】
図４（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図４（Ｂ），（Ｃ），（Ｄ）および図５に示すように、ＴＦＴ１０００，ＴＦＴ１００１−１が接続されたサンプルホールド線ＳＨＬ０，ＳＨＬ１−１、および第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２２−１が接続されたサンプルホールド線ＳＨＬ１２１−１を高レベルとして、ＴＦＴ１２２−１を導通状態とする（オンさせる）。
このとき、映像入力信号電流ＩｒｅｆがＴＦＴ１００１，ＴＦＴ１００１−１を通して第１段、第１列目の回路ユニットＣＵＮＴ１−１内に流れる。
このとき、第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図４（Ｌ）に示すように、キャパシタＣ１２１−１に保持される。
所定のゲート電圧がキャパシタＣ１２１−１に書き込まれた後に、図４（Ｄ）および図６に示すように、サンプルホールド線ＳＨＬ１２１−１を低レベルとしてＴＦＴ１２２−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ１−１を低レベルとしてＴＦＴ１００１−１を非導通状態として、回路ユニットＣＵＮＴ１−１の充電を完了させる。
【００５３】
次に、同様に、図４（Ｂ），（Ｅ）〜（Ｇ）および図７に示すように、第１列目のＴＦＴ１００２−１が接続されたサンプルホールド線ＳＨＬ２−１、ＴＦＴ１００３−１が接続されたサンプルホールド線ＳＨＬ３−１、第１段、第２列目のＴＦ１００１−２が接続されたサンプルホールド線ＳＨＬ１−２、および回路ユニットＣＵＮＴ１−２のＴＦＴ１２２−２が接続されたサンプルホールド線ＳＨＬ１２１−２を高レベルとして、ＴＦＴ１２２−２を導通状態とする（オンさせる）。
このとき、映像入力信号電流ＩｒｅｆがＴＦＴ１０００，ＴＦＴ１００１−２を通して第１段、第２列目の回路ユニットＣＵＮＴ１−２内に流れる。
このとき、第１段、第２列目の回路ユニットＣＵＮＴ１−２のＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図４（Ｍ）に示すように、キャパシタＣ１２１−２に保持される。
また、第１段、第１列目の回路ユニットＣＵＮＴ１−１からＴＦＴ１００２−１、ＴＦＴ１００３−１を通して所定の電流が第２段、第１列目の回路ユニットＣＵＮＴ２−１内に流れる。
このとき、第２段、第１列目の回路ユニットＣＵＮＴ２−１のＴＦＴ１３１−１は、ＴＦＴ１３２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図４（Ｎ）に示すように、キャパシタＣ１３１−１に保持される。
【００５４】
所定のゲート・ソース間電圧がキャパシタＣ１２１−２，Ｃ１３１−１に書き込まれた後に、図４（Ｆ），（Ｇ）および図８に示すように、サンプルホールド線ＳＨＬ１２１−２，１３１−１を低レベルとしてＴＦＴ１２２−２，ＴＦＴ１３２−１を非導通状態としてゲート電圧を確定した後、サンプルホールド線ＳＨＬ１−２，ＳＨＬ３−１を低レベルとしてＴＦＴ１００１−２，１００３−１を非導通状態とする。
【００５５】
以下同様にして、図９に示すように、外部入力の電流Ｉｒｅｆは第１段、第３列目の回路ユニットＣＵＮＴ１−３を、第１段、第１および第２列目の回路ユニットＣＵＮＴ１−１，ＣＵＮＴ１−２は、それぞれ第２段目の回路ユニットＣＮＵＴ２−２，ＣＵＮＴ２−３を、第２段、第１列目の回路ユニットＣＵＮＴ２−１は第３段、第１列目の回路ユニットＣＵＮＴ３−１を充電していく。
そして、奇数段の総数が水平画素数となったときに、図１０に示すように、全水平スイッチＨＳＷが同時にオンされ、所定のリファレンス電流Ｉｒｅｆが各データ線ＤＴＬ１〜ＤＴＬｎに出力される。
【００５６】
また、画素回路１０１において、入力信号（電流信号）ＳＩの書き込み時には、駆動線ＤＳＬ１０１を高レベルとしてＴＦＴ１１３を導通状態とし、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を導通状態に保持する。
これにより、ドライブトランジスタであるＴＦＴ１１１に信号電流に応じた電流が流れる。
このとき、ＴＦＴ１１１のゲートとドレインは導通状態にあるＴＦＴ１１３により電気的に接続されており、ＴＦＴ１１１は飽和領域にて駆動している。
よって、上記式１に基づいて入力電流に相当するゲート電圧が書き込まれ、画素容量であるキャパシタＣ１１１に保持される。
その後、ＴＦＴ１１４を非導通状態に保持して、ＴＦＴ１３を導通状態に保持する。
これにより、入力信号電流に応じた電流が発光素子１１５に流れ、発光素子１１５はその電流値に応じた輝度で発光する。
【００５７】
ここで、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタを有する参考例との対比において、本実施形態について考える。
【００５８】
本実施形態においては、奇数段の回路ユニット全てが電流出力段となる。出力段の個数は、回路ユニットを充電していくにつれ、奇数段では２倍に、偶数段では外部入力を含めて２倍で増加していく。すなわち、本回路では、加速度的に出力段の個数は増加していく。
たとえば、水平方向の画素数が２４００個あったとする。ここで、参考例では入力がたとえば１０本であるとすると、回路ユニット１つの充電時間は１６．７ｍｓｅｃ／２４０＝６９．５８μｓｅｃとなる。
これに対して、本実施形態の構成においては、外部からの入力を１本としても外部からの電流源が１３個の回路ユニットを充電した時点で奇数段の回路ユニットの個数は４０９６個となる。
これから、１つのユニットの充電時間は１６．７ｍｓｅｃ／１３＝１．２８ｍｓｅｃとなり、外部からの電流入力の本数を減らすことができ、入力電流ばらつきに起因する出力電流のばらつきを解消することができる。
【００５９】
本第１の実施形態によれば、複数の回路ユニットＣＵＮＴをツリー構造となるようにスイッチング素子（ＴＦＴ）を介して多段に配置して、外部入力の電流Ｉｒｅｆは第１段、第１列目の回路ユニットＣＵＮＴ１−１に入力して充電し、次に、外部入力の電流Ｉｒｅｆは第１段、第２列目の回路ユニットＣＵＮＴ２−１に入力して充電し、これに並行して第１列目は第１段の回路ユニットＣＵＮＴ１−１に充電した電荷に基づく電流を第２段目の回路ユニットＣＵＮＴ２−１に入力して充電し、以下同様に、各列毎に上位段部から下位段部へと点順次にサンプルホールドさせて順次に充電していき、たとえば奇数段の総数が水平画素数となったときに、全水平スイッチＨＳＷを同時にオンさせて所定のリファレンス電流Ｉｒｅｆを各データ線ＤＴＬ１〜ＤＴＬｎに出力するように構成したので、以下の効果を得ることができる。
【００６０】
すなわち、電流出力部の充電時間をツリーの段数、段の個数、外部入力電流の本数で決定することができ、外部からの入力を少なくしても電流出力部の充電時間を十分にとることができる。
また、外部からの入力電流の数を増大させることなく、外部入力電流ばらつき起因の出力電流バラツキを減少させることができ、コストも削減できる。
上記のバラツキ抑制の効果は、リーク電流の大きなＴＦＴにおいて顕著である。そのため、ＴＦＴを用いた電流駆動の有機ＥＬディスプレイでの高ユニフォーミティを持つ画質を得ることができる。
すなわち、出力段の電流値ばらつきのない、均一な電流源を得ることができ、スキャン終了部に向かって輝度むらが発生しない高品位な画像を表示することができる。
【００６１】
なお、本第１の実施形態においては、電流出力段を奇数段とした場合を例に説明したが、図１１に示すように、電流出力段を偶数段とすることも可能であり、この場合も上述した効果と同様の効果を得ることができる。
【００６２】
第２実施形態
図１２は、本発明に係る電流駆動方式を採用した有機ＥＬ表示装置の第２の実施形態を説明するための図である。
【００６３】
本第２の実施形態が上述した第１の実施形態と異なる点は、奇数段の各回路ユニット（電流サンプルホールド回路）ＣＵＮＴにおいて、ＴＦＴ１２１，１２２とキャパシタＣ１２１からなる定電流源回路に、さらにｎチャネルＴＦＴ１２３，１２４、およびキャパシタＣ１２２による定電流源回路を、ノードＮＤ１２１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）し、同様に、偶数段の各回路ユニット（電流サンプルホールド回路）ＣＵＮＴにおいて、ＴＦＴ１３１，１３２とキャパシタＣ１３１からなる定電流源回路に、さらにｎチャネルＴＦＴ１３３，１３４、およびキャパシタＣ１３２による定電流源回路を、ノードＮＤ１３１と接地電位ＧＮＤ間にカスコード接続（２段直列接続）したことにある。
【００６４】
ここで、奇数段目の回路ユニットとして、第１段、第１列目の回路ユニットＣＵＮＴ１−１を例に図１２に関連付けて説明する。他の奇数段の回路ユニットＣＵＮＴも基本的に同様の構成であることからここでの説明は省略する。
【００６５】
回路ユニットＣＵＮＴ１−１においては、第２の電界効果トランジスタとしてのＴＦＴ１２１−１のソースが接地電位ＧＮＤの代わりにノードＮＤ１２３−１に接続され、第１の電界効果トランジスタとしてのＴＦＴ１２３−１のドレインがノードＮＤ１２３−１に接続され、ＴＦＴ１２３−１のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１２３−１のゲートがノードＮＤ１２４−１に接続されている。
そして、ノードＮＤ１２３−１とノードＮＤ１２４−１とに第４のスイッチとしてのＴＦＴ１２４−１のソース・ドレインがそれぞれ接続され、ＴＦＴ１２４−１のゲートがサンプルホールド線ＳＨＬ１２２−１に接続されている。
第２のキャパシタＣ１２２−１の第１電極がノードＮＤ１２４−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
【００６６】
また、偶数段目の回路ユニットとして、第２段、第１列目の回路ユニットＣＵＮＴ２−１を例に図１２に関連付けて説明する。他の偶数段の回路ユニットＣＵＮＴも基本的に同様の構成であることからここでの説明は省略する。
【００６７】
回路ユニットＣＵＮＴ２−１においては、第２の電界効果トランジスタとしてのＴＦＴ１３１−１のソースが接地電位ＧＮＤの代わりにノードＮＤ１３３−１に接続され、第１の電界効果トランジスタとしてのｐチャネルＴＦＴ１３３−１のドレインがノードＮＤ１２３−１に接続され、ＴＦＴ１３３−１のソースが接地電位ＧＮＤに接続されている。ＴＦＴ１３３−１のゲートがノードＮＤ１３４−１に接続されている。
そして、ノードＮＤ１３３−１とノードＮＤ１３４−１とに第４のスイッチとしてのｎチャネルＴＦＴ１３４−１のソース・ドレインがそれぞれ接続され、ＴＦＴ１３４−１のゲートがサンプルホールド線ＳＨＬ１３２−１に接続されている。
第２のキャパシタＣ１３２−１の第１電極がノードＮＤ１３４−１に接続され、第２電極が接地電位ＧＮＤに接続されている。
【００６８】
図１３は、図１２の回路の要部のタイミングチャートである。
図１３（Ａ）のＳＨＳＷは水平スイッチの切換信号を示している。また、図１３（Ｋ）は第１段、第列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２３−１のドレイン電位Ｖｄ１２５１を、図１３（Ｌ）は第１段、第２列目の回路ユニットＣＵＮＴ１−２のＴＦＴ１２３−２のドレイン電位Ｖｄ１２３２を、図１３（Ｍ）は第２段、第１列目の回路ユニットＣＵＮＴ２−１のＴＦＴ１３３−１のドレイン電位Ｖｄ１３３１を、図１３（Ｏ）は第１段、第列目の回路ユニットＣＵＮＴ１−１のキャパシタＣ１２２−１の電位ＶＣ１２２１を、図１３（Ｐ）は第１段、第２列目の回路ユニットＣＵＮＴ１−２のキャパシタＣ１２２−２の電位ＶＣ１２２２を、図１３（Ｐ）は第２段、第１列目の回路ユニットＣＵＮＴ２−１のキャパシタＣ１３２−１の電位ＶＣ１２３１をそれぞれ示している。
【００６９】
図１２の回路においては、図１３（Ａ）に示すように、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１３（Ｂ）〜（Ｅ）および図１４に示すように、ＴＦＴ１０００，ＴＦＴ１００１−１が接続されたサンプルホールド線ＳＨＬ０，ＳＨＬ１−１、および第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２２−１が接続されたサンプルホールド線ＳＨＬ１２１−１、ＴＦＴ１２４−１が接続されたサンプルホールド線ＳＨＬ１２２−１を高レベルとして、ＴＦＴ１２２−１，ＴＦＴ１２４−１を導通状態とする（オンさせる）。
このとき、映像入力信号電流ＩｒｅｆがＴＦＴ１００１，ＴＦＴ１００１−１を通して第１段、第１列目の回路ユニットＣＵＮＴ１−１内に流れる。
このとき、第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２１−１およびＴＦＴ１２３−１はそれぞれＴＦＴ１２２−１、ＴＦＴ１２４−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、図１３（Ｏ）に示すように、キャパシタＣ１２２−１に保持される。
所定のゲート電圧がキャパシタＣ１２２−１に書き込まれた後に、図１３（Ｄ），（Ｅ）および図１５に示すように、サンプルホールド線ＳＨＬ１２２−１、ＳＨＬ１２１−１を順番に低レベルとしてＴＦＴ１２４−１、ＴＦＴ１２２−１を非導通状態として電流の供給を停止し、以下、第１の実施形態の場合と同様に点順次に動作させていき、それぞれの駆動トランジスタを電流源として次段の回路ユニットの駆動トランジスタのゲート・ソース間電圧を充電していく。
【００７０】
ここで、第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２１−１について考察する。
ＴＦＴ１２１−１のドレイン電圧、すなわちノードＮＤ１２１−１の電位は次段ユニットＣＵＮＴ２−１のＴＦＴ１３１−１のドレイン電圧（ノードＮＤ１３１−１の電位）に等しくなるため、ＴＦＴ１２１−１のソース・ドレイン間電圧は変化し、図１６に示すように、流れる電流値はアーリ効果分変化してしまう。
しかしながら、ＴＦＴ１２３−１による定電流源はＩｒｅｆを流し続けるので、ＴＦＴ１２１−１のソース電圧（ノードＮＤ１２３−１の電位）はＩｒｅｆに相当する電流値を得るためにに変化する。しかし、アーリ効果分の電流変化量は微小なものであり、ＴＦＴ１２１−１のソース電圧の変化による電流値の変化は式１に示されている通り二乗で効くので、このソース電位は殆ど変化しない。
ここで、ＴＦＴ１２１−１のソース電位はＴＦＴ１２３−１のドレイン電位と同電位である。よって、カスコード接続を行っている場合はＴＦＴ１２３−１のドレイン電圧は、Ｉｒｅｆを書き込んだ時の値、つまりＴＦＴ１２３−１のゲート電圧と殆ど等しい値を有するようになり、定電流を次段に供給することができるようになる。
そして、ＴＦＴ１２４−１のソース・ドレイン電圧はほぼ０Ｖとなり、リーク電流によるＴＦＴ１２３−１のゲート電圧の降下を大幅に抑えることができる。
【００７１】
以上より、有機ＥＬ等でのシェーディングや、電流の点順次サンプルホールド回路において、本実施形態のように、トランジスタの動作点サイズ設計を行うことなく、ばらつきのない電流出力が得られる。
【００７２】
上述した実施形態においては、画素回路１０１に構成は、図２の回路に限定されるものではなく、種々の態様が可能であることは言うまでもない。
【００７３】
第３実施形態
第３の実施形態では、第１および第２の実施形態において、電流出力段を奇数段または偶数段とした場合を例に説明したが、たとえば、図１７の示すように、全て最終段とするように構成することも可能である。
この場合も、回路ユニットＣＵＮＴをツリー状に配置している。そして、外部からの入力１つに対し、複数の回路ユニットが接続されておりツリーの第１段目を構成している。また、第１段目のユニットそれぞれにまた複数のユニットが接続されていてツリーの第２段目を構成している。以下、最終段まで同様に構成されている。
そして、水平スイッチＨＳＷは全て最終段に接続されており、画素に出力する部分は最終段の回路ユニットＣＵＮＴＸ−１〜ＣＵＮＴＸ−ｔである。本構成においても、偶数段と奇数段のユニットの駆動トランジスタの極性は逆となっている。
【００７４】
以下に、図１７の回路の動作を図１８〜図２２に関連付けて説明する。
ここでは、簡単のために、第１段目、最終段の駆動トランジスタの極性をｎチャネルトランジスタとした。
まず、切換信号ＳＨＳＷを低レベルとして全水平スイッチＨＳＷをオフさせた状態で、図１８に示すように、ＴＦＴ１０００，ＴＦＴ１００１−１が接続されたサンプルホールド線ＳＨＬ０，ＳＨＬ１−１、および第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２２−１が接続されたサンプルホールド線ＳＨＬ１２１−１を高レベルとして、ＴＦＴ１２２−１を導通状態とする（オンさせる）。
このとき、映像入力信号電流ＩｒｅｆがＴＦＴ１００１，ＴＦＴ１００１−１を通して第１段、第１列目の回路ユニットＣＵＮＴ１−１内に流れる。
このとき、第１段、第１列目の回路ユニットＣＵＮＴ１−１のＴＦＴ１２１−１は、ＴＦＴ１２２−１を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタＣ１２１−１に保持される。
所定のゲート電圧がキャパシタＣ１２１−１に書き込まれた後に、図１９に示すように、サンプルホールド線ＳＨＬ１２１−１を低レベルとしてＴＦＴ１２２−１を非導通状態とし、その後にサンプルホールド線ＳＨＬ１−１を低レベルとしてＴＦＴ１００１−１を非導通状態として、回路ユニットＣＵＮＴ１−１の充電を完了させる。
【００７５】
次に、同様に、図２０に示すように、第１段、第２列目のＴＦ１００１−２が接続されたサンプルホールド線ＳＨＬ１−２、および回路ユニットＣＵＮＴ１−２のＴＦＴ１２２−２が接続されたサンプルホールド線ＳＨＬ１２１−２を高レベルとして、ＴＦＴ１２２−２を導通状態とする（オンさせる）。
このとき、映像入力信号電流ＩｒｅｆがＴＦＴ１０００，ＴＦＴ１００１−２を通して第１段、第２列目の回路ユニットＣＵＮＴ１−２内に流れる。
このとき、第１段、第２列目の回路ユニットＣＵＮＴ１−２のＴＦＴ１２１−２は、ＴＦＴ１２２−２を介してゲート−ドレインが接続されており、飽和領域にて動作する。そのゲート電圧は上記式１に基づいて決定され、キャパシタＣ１２１−２に保持される。
【００７６】
以下、同様にして、隣接する回路ユニットＣＮＵＴ１−３、・・・を点順次に動作させて第１段目の回路ユニット全てに充電を完了する。
【００７７】
第１段目の充電が完了した後、図２１に示すように、第１段目の回路ユニットＣＵＮＴ１−１，ＣＵＮＴ１−２，・・・それぞれに接続されている第２段目の回路ユニットＣＵＮＴ２−１、ＣＵＮＴ２−３に対して同様の動作で、それぞれＴＦ１２１−１、ＴＦＴ１２１−２を電流源として電流Ｉｒｅｆを流し込む。
このとき、回路ユニットＣＵＮＴ２−１、ＣＵＮＴ２−３におけるＴＦ１３１−１、ＴＦＴ１３１−３のゲート・ソース間電圧はＩｒｅｆに対して式１で示される所定の値をとる。
以下同様にして、第１段目の回路ユニットを電流源として点順次に隣接する第２段目の回路ユニットを動作させて第２段目のユニット全てに充電を完了する。
その後、第２段目の各回路ユニットの駆動トランジスタであるＴＦＴ１３１−１、ＴＦＴ１３１−２、・・・を電流源として第１段目から第２段目を充電したのと同様の動作で第３段目も点順次にサンプルホールドしていく。
【００７８】
以上の動作で最終段全てをサンプルホールドした後に、図２２に示すように、水平スイッチＨＳＷをオンして所定のリファレンス電流Ｉｒｅｆを全データ線ＤＴＬ１０１−１〜ＤＴＬ１０１−ｎ出力する。
【００７９】
ここで、各サンプルホールド回路を列方向の両側から順次に動作させて、全てのサンプルホールド回路に映像信号を点順次にサンプルホールドさせ、複数のサンプルホールド回路にサンプルホールドされた電流値を対応するデータ線に出力させる水平セレクタを有する参考例との対比において、本実施形態について考える。
【００８０】
参考例においては、出力部のユニットの充電時間は外部から入力されるリファレンス電流の数で決定され、充電時間を十分とるためには入力の数を増やせばよい。
しかしながら、図１７の構成においては出力部ユニットの充電時間は、外部から入力されるリファレンス電流の数とツリーを構成する段数とそれぞれの段のユニットの個数によって決定される。
今、サンプルホールド部が第３段のツリーを構成しており、外部からの入力の数をＹ、水平方向の画素数をＸ、第１段目がＡ個、第２段目がＢ個、第３段目（最終段）がＸ個として全てのユニットの充電時間が同じだと仮定すると、電流出力部（最終段）のユニット１つの充電時間は１６．７ｍｓｅｃ／（Ａ/Ｙ+Ｂ/Ａ+Ｘ/Ｂ）という式で与えられ、Ｙを小さくしてもＡ、Ｂ、Ｘの取り方によって分母をより小さくすることができる。
つまり、ツリー構造をとることによって外部からの入力を少なくすることができる。これにより、コストの削減が可能となり、入力電流ばらつき起因の出力電流バラツキを解消することができる。
【００８１】
本第３の実施形態に回路構成では各段のユニットにおいて、同時にオンするスイッチングトランジスタの数は前段のユニットの個数と同じなので、同時にオンするスイッチングトランジスタの数を少なく設定することが可能である。これより、タイミング設定も簡便に行うことができ、また配線に関してもスキャナーユニット間の配線を簡略に、また短くすることができるので、配線の寄生容量も小さくすることができる。
【００８２】
なお、本第３の実施形態においても、第２の実施形態と同様に、１回路ユニット内の定電流源回路を二段直列接続する事でカスコード接続を形成する構成を採用することも可能である。ここではその詳細な説明は省略する。
【図面の簡単な説明】
【００８３】
【図１】本第１の実施形態に係る電流駆動方式を採用した有機ＥＬ表示装置の構成例を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【図３】図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路および水平セレクタの具体的構成を示す回路図である。
【図４】本第１の実施形態に係る動作を説明するためのタイミングチャートである。
【図５】本第１の実施形態に係る動作を説明するための図である。
【図６】本第１の実施形態に係る動作を説明するための図である。
【図７】本第１の実施形態に係る動作を説明するための図である。
【図８】本第１の実施形態に係る動作を説明するための図である。
【図９】本第１の実施形態に係る動作を説明するための図である。
【図１０】本第１の実施形態の利点を説明するための図である。
【図１１】図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路および水平セレクタの他の具体的構成を示す回路図である。
【図１２】本発明に係る電流駆動方式を採用した有機ＥＬ表示装置の第２の実施形態を説明するための図である。
【図１３】本第２の実施形態の動作を説明するためのタイミングチャートである。
【図１４】本第２の実施形態に係る動作を説明するための図である。
【図１５】本第２の実施形態に係る動作を説明するための図である。
【図１６】本第２の実施形態の効果を説明するための図である。
【図１７】図１の有機ＥＬ表示装置において本第３の実施形態に係る水平セレクタの具体的構成を示す回路図である。
【図１８】本第３の実施形態に係る動作を説明するための図である。
【図１９】本第３の実施形態に係る動作を説明するための図である。
【図２０】本第３の実施形態の効果を説明するための図である。
【図２１】本第３の実施形態に係る動作を説明するための図である。
【図２２】本第３の実施形態の効果を説明するための図である。
【図２３】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図２４】図２３の画素回路の一構成例を示す回路図である。
【図２５】図２３の水平セレクタの要部の具体的な構成を示す回路図である。
【図２６】図２５の回路の動作を説明するためのタイミングチャートである。
【図２７】図２５の回路の動作を説明するための図である。
【図２８】図２５の回路の課題を説明するための図である。
【図２９】図２５の回路の課題を説明するための図である。
【符号の説明】
【００８４】
１００…表示装置、１０１…画素回路（ＰＸＬＣ）、１０２…画素アレイ部、１０３，１０３Ａ…水平セレクタ（ＨＳＥＬ）、１０３１−１〜１０３１−ｎ…電流サンプルホールド回路、１０４…ライトスキャナ（ＷＳＣＮ）、１０５…ドライブスキャナ（ＤＳＣＮ）、１１１〜１１４…ＴＦＴ、１１５…発光素子、１２１（−１〜ｎ）〜１２７（−１〜ｎ）…ＴＦＴ、ＤＴＬ１０１〜ＤＴＬ１０ｎ…データ線、ＷＳＬ１０１〜ＷＳ１０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ…駆動線、Ｉｒｅｆ…映像入力信号電流、ＣＵＮＴ…回路ユニット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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