(57)【要約】【課題】  空孔欠陥に起因する接合リーク電流を低減し、これによって例えば半導体記憶装置の情報保持特性を向上させる、ＭＯＳトランジスタを有する半導体装置の製造方法を提供する。【解決手段】  半導体基板に所定量のリンを注入し次いでリンを拡散させる熱処理を行って、ソース・ドレイン拡散層を形成する工程と、ソース・ドレイン拡散層内に、所定量以下のハロゲン元素を注入し次いでハロゲン元素を拡散させる熱処理を行う工程とをこの順に有する。ソース・ドレイン拡散層とチャネルドープ層との間に形成される冶金的接合位置の近傍に残留する空孔欠陥を低減する。【選択図】  なし【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板に所定量のリンを注入し次いで該リンを拡散させる熱処理を行って、ソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層内に、前記所定量以下のハロゲン元素を注入し次いで該ハロゲン元素を拡散させる熱処理を行う工程と
をこの順に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記リンの注入の際のドーズ量が1×1013/cm2〜3×1013/cm2である、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記ハロゲン元素は、該ハロゲン元素を前記ソース・ドレイン拡散層の底部よりも浅い位置に注入する加速エネルギーで加速される、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ハロゲン元素は、該ハロゲン元素を前記ソース・ドレイン拡散層の深さの1/2以下の深さ位置に注入する加速エネルギーで加速される、請求項１又は２に記載の半導体装置の製造方法。
【請求項５】
前記ハロゲン元素注入の際のドーズ量が、前記リン注入の際のドーズ量よりも少ない、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記ハロゲン元素を拡散させる熱処理を、900〜1100℃の温度範囲で1〜60秒間行う、請求項１〜５の何れか一に記載の半導体装置の製造方法。
【請求項７】
前記ハロゲン元素がフッ素である、請求項１〜６の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、携帯電話等の携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルに、特に好適に適用される半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルには、特に接合リーク電流が小さなＭＯＳトランジスタが要求される。従来の半導体装置の製造方法の一例について説明する。図１（ａ）〜（ｄ）、図２（ｅ）、（ｆ）、及び図３は、従来の半導体装置の各製造段階をそれぞれ示す断面図である。
【０００３】
先ず、図１（ａ）に示すように、シリコン基板１に深さ250nmの溝を形成した後、この溝にシリコン酸化膜２を埋め込んで溝型の素子分離領域を形成する。引き続き、基板表面に膜厚が10nmのシリコン酸化膜３を形成し、このシリコン酸化膜３を通して、加速エネルギーが250KeVでドーズ量が1×1013/cm2、加速エネルギーが150KeVでドーズ量が5×1012/cm2、及び加速エネルギーが80KeVでドーズ量が3×1012/cm2の３回のホウ素注入を行う。次いで、基板温度が1000℃で30分間の熱処理を行い、ホウ素注入による損傷を回復させることにより、ｐ型ウエル層４を形成する。
【０００４】
次に、図１（ｂ）に示すように、薄いシリコン酸化膜３を通して、加速エネルギーが15KeVでドーズ量が1×1013/cm2のホウ素注入を行い、ｐ型チャネルドープ層６を形成する。シリコン酸化膜３を除去した後に、通常の熱酸化法により、膜厚が6nmのシリコン酸化膜から成るゲート絶縁膜７を形成する。セルトランジスタのしきい値電圧は、ｐ型チャネルドープ層６の濃度分布とゲート絶縁膜７の膜厚により設定できる。
【０００５】
次に、ゲート絶縁膜７上に、4×1020/cm3の濃度でリンがドープされた膜厚が100nmの多結晶シリコン層９ａと、膜厚が70nmのタングステンシリサイド膜９ｂと、シリコン窒化膜及びシリコン酸化膜から構成され、合計膜厚が130nmの絶縁膜８を順次に成膜する。引き続き、絶縁膜８、多結晶シリコン層９ａ、及びタングステンシリサイド膜９ｂに対するパターニングを行うことによって、多結晶シリコン層９ａ及びタングステンシリサイド膜９ｂから成るゲート電極９と、ゲート電極９上に形成された絶縁膜８とを得る。更に、熱酸化によって、ゲート電極９の側壁に薄いシリコン酸化膜から成る側壁絶縁膜１０を形成する。この熱酸化により、上記パターニング時に露出したゲート酸化膜の残膜及びシリコン基板１の表面も熱酸化される。
【０００６】
次に、図１（ｄ）に示すように、ゲート電極構造をマスクとし、ゲート絶縁膜７を通して、加速エネルギーが20KeVでドーズ量が7×1012/cm2、及び、加速エネルギーが15KeVでドーズ量が7×1012/cm2の２回のリン注入を行う。引き続き、図示しない周辺回路のトランジスタのソース・ドレイン拡散層形成のために注入されたドーパントを活性化させる熱処理を、基板温度が1000℃で10秒間行うことにより、注入されたリンを活性化させ、ソース・ドレイン拡散層１１を形成する。
【０００７】
次に、シリコン窒化膜を堆積し、異方性エッチングによるエッチバックを行うことにより、膜厚が40nmのシリコン窒化膜から成るサイドスペーサ１２を形成する。引き続き、図２（ｅ）に示すように、絶縁膜８及びサイドスペーサ１２をマスクとし、ゲート絶縁膜７及びソース・ドレイン拡散層１１を通して、加速エネルギーが70KeVでドーズ量が1×1012/cm2のリン注入を行い、ソース・ドレイン拡散層１１の下部に隣接する電界緩和層１３を形成する。
【０００８】
次に、図２（ｆ）に示すように、表面にシリコン酸化膜及びシリコン窒化膜を堆積し、膜厚が350nmの層間絶縁膜１４を形成する。次いで、異方性エッチングによるエッチバックを行うことにより層間絶縁膜１４を平坦化する。その後、層間絶縁膜１４、絶縁膜８の上部、サイドスペーサ１２の一部、及びサイドスペーサ１２の下部のシリコン酸化膜の一部をパターニングして、コンタクト穴１５ａを形成する。引き続き、層間絶縁膜１４、絶縁膜８、及びサイドスペーサ１２をマスクとして、ソース・ドレイン拡散層１１を通じ、電界緩和層１３の下部に対して再びリン注入を行う。引き続き、コンタクト穴１５ａ及び層間絶縁膜１４上に2×1020/cm3の濃度でリンがドープされた多結晶シリコンを堆積し、表面を平坦化することによって、350nm長さのプラグ１５を形成する。
【０００９】
次に、シリコン酸化膜から成る膜厚が50nmの層間絶縁膜１９を堆積し、層間絶縁膜１９にコンタクト穴１７ａを開孔する。コンタクト穴１７ａ内及び層間絶縁膜１９上に、膜厚が100nmのタングステン膜を堆積し、パターニングを行うことによりビット線１７を形成する。引き続き、層間絶縁膜２０を堆積し、層間絶縁膜２０及び層間絶縁膜１９を貫通するコンタクト穴２１ａを開孔し、プラグ２１を埋め込む。引き続き、プラグ２１に接続される下部電極２２、容量膜２３、及び、上部電極２４から成るキャパシタ１８を形成することによって、図３に示す半導体装置を完成する。
【００１０】
近年、ＤＲＡＭの高集積化の要請によりメモリセルは微細化されている。微細化のためには、トランジスタのしきい値電圧を維持しつつゲート長を短くする必要があるので、チャネルドープ層６のドープ濃度をこの分高くしている。しかし、これに伴ってチャネルドープ層６とソース・ドレイン拡散層１１との間の接合電界が大きくなり、接合リーク電流が大きくなり、メモリセルにおける情報保持特性が低下している。接合リーク電流を低減するには、接合部の電界強度を緩和する方法と、接合リーク電流の発生源である空孔欠陥を対策する方法とがある。
【００１１】
メモリセルの情報保持特性の低下を防ぐため、これまで、ソース・ドレイン拡散層の接合部の電界強度の緩和によって接合リーク電流を低減する種々の方法が検討されてきた。例えば、特許文献１では、接合部の電界が、局所ツェナー効果が顕著になる1MV/cmを超えないように、ｐ型層及びｎ型層のドープ濃度（キャリヤ濃度）分布を設定することを提案している。しかし、半導体装置の更なる微細化に伴い、電界強度の緩和によって接合リーク電流を低減する方法は既に限界に近づきつつある。そこで、空孔欠陥を低減する方法が注目されている。
【００１２】
空孔欠陥は以下に示す二段階で発生する。まず、半導体装置のソース・ドレイン拡散層を形成する工程中において、ドーパントを注入することによって、ソース・ドレイン拡散層中に注入損傷が発生する。注入損傷の大部分は、注入後の熱処理によって回復するが、一部はこの熱処理によって空孔欠陥を形成する。空孔欠陥は、例えば非特許文献１に記載されているように、熱処理により生じた圧縮応力の影響を受け、図８中に示すように、ソース・ドレイン拡散層１１とチャネルドープ層６との間で形成される冶金的接合位置２５の近傍に残留する。これは、EDMR（Electrically Detected Magnetic Resonance：電流検出型電子スピン共鳴）を用いた実験で判明している。
【００１３】
空孔欠陥は、例えば図９に示したように、シリコン原子２つ分の空孔及び１つ又は２つの酸素原子から構成されることが知られており、また、空孔欠陥周辺にはシリコンの未結合手であるダングリングボンド２６が存在している。ここで、冶金的接合位置２５の近傍に残留した空孔欠陥は、ダングリングボンド２６によってエネルギーバンドギャップ中にエネルギー準位を作り、このエネルギー準位によって接合リーク電流を発生させる。その結果、半導体記憶装置のメモリセルでは情報保持特性が低下する。
【００１４】
特許文献２は、上記問題を解決することを目的とし、不純物拡散層の深さが浅くなるに伴い不純物拡散層の周辺部分で増大する漏れ電流を低減する方法を記載している。この文献では、不純物拡散層を形成した後に、フッ素注入及び熱処理を行うことによって、不純物拡散層の周辺部分のトラップをフッ素によって減少させ、不純物拡散層の周辺部分における漏れ電流を低減している。
【特許文献１】特許第３２１２１５０号公報
【特許文献２】特開平１−３２６４０号公報
【非特許文献１】T.Umeda, Y.Mochizuki, K.Okonogi, K.Hamada, "Defects related to DRAM leakage current studied by electrically detected magnetic resonance", Physica B, vol.308-310, pp.1169-1172(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１５】
特許文献２は、ソース・ドレイン拡散層とチャネルドープ層との間に形成される冶金的接合位置の近傍に残留する空孔欠陥には触れておらず、また、特許文献２に記載の方法ではこの空孔欠陥に起因する接合リーク電流の抑制に対しては効果が得られない。
【００１６】
本発明は、上記に鑑み、ソース・ドレイン拡散層とチャネルドープ層との間に形成される冶金的接合位置の近傍に残留する空孔欠陥に起因する接合リーク電流を低減し、例えば情報保持特性を向上させる半導体記憶装置の製造に好適な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板に所定量のリンを注入し次いで該リンを拡散させる熱処理を行って、ソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層内に、前記所定量以下のハロゲン元素を注入し次いで該ハロゲン元素を拡散させる熱処理を行う工程と
をこの順に有することを特徴としている。
【発明の効果】
【００１８】
本発明によれば、ハロゲン元素が空孔欠陥のダングリングボンドを終端し、これによって接合リーク電流の発生源を消滅させる。接合リーク電流の発生源を消滅させることによって、接合リーク電流を減少させ、例えば半導体記憶装置のメモリセルにおける情報保持特性を向上させるものである。
【００１９】
本発明の好適な実施態様では、リンの注入の際のドーズ量が1×1013/cm2〜3×1013/cm2である。リンの注入の際のドーズ量が1×1013/cm2より少ない場合には注入により形成された空孔が少ないため、熱処理後に残留する空孔欠陥が少ない。また、リンの注入の際のドーズ量が3×1013/cm2より多い場合には、注入により形成された空孔同士が相互にキャンセルされるため、同様に熱処理後に残留する空孔欠陥が少ない。残留する空孔欠陥の量が多い上記ドーズ量の範囲において、本発明の効果が顕著に得られる。
【００２０】
本発明の好適な実施態様では、前記ハロゲン元素は、該ハロゲン元素を前記ソース・ドレイン拡散層の底部よりも浅い位置に注入する加速エネルギーで加速される。この場合、注入したハロゲン元素を、空孔欠陥が残留する冶金的接合位置の近傍に対して良好に拡散させることが出来る。
【００２１】
本発明の好適な実施態様では、前記ハロゲン元素は、該ハロゲン元素を前記ソース・ドレイン拡散層の深さの1/2以下の深さ位置に注入する加速エネルギーで加速される。これにより、ハロゲン元素の注入によって、冶金的接合位置の近傍の空乏化領域に対して接合リーク電流の原因となる新たな結晶欠陥が形成されることを避けることが出来る。本発明は、ソース・ドレイン拡散層の深さが200nm以下の半導体装置に特に好適に適用できる。
【００２２】
本発明の好適な実施態様では、前記ハロゲン元素注入の際のドーズ量が、前記リン注入の際のドーズ量よりも少ない。これによって、ハロゲン元素注入による副作用であるしきい値電圧の低下及びソース・ドレイン拡散層の層抵抗の上昇を許容可能な範囲に抑え、特に半導体記憶装置では、情報保持時間の改善及びホットキャリヤ耐性の向上が得られる。
【００２３】
本発明の好適な実施態様では、前記ハロゲン元素を拡散させる熱処理を、900〜1100℃の温度範囲で1〜60秒間行う。また、前記ハロゲン元素がフッ素である。
【発明を実施するための最良の形態】
【００２４】
本発明者は、本発明に先立ち下記の実験を行った。実験は、従来の半導体装置の製造方法において、図１（ｄ）に示したソース・ドレイン拡散層１１を形成した後に、ソース・ドレイン拡散層１１に対するフッ素注入及び注入したフッ素を拡散させる熱処理を行った。ここで、フッ素の注入の際のドーズ量を0〜5×1013／cm2の範囲で変化させて、半導体装置の情報保持時間、ホットキャリヤ耐性、しきい値電圧降下量、及びソース・ドレイン拡散層の層抵抗上昇量がどのように変化するかを調べ、これを第１の実験例とした。注入したフッ素を拡散させる熱処理は、基板温度が1000℃で10秒間行った。また、ソース・ドレイン拡散層１１の形成に際して、加速エネルギーが20KeVでドーズ量が1.5×1013／cm2、及び加速エネルギーが15KeVでドーズ量が1.5×1013／cm2の２回のリン注入を行い、注入したリンの合計ドーズ量を3×1013／cm2とした場合について、同様の実験を行い第２の実験例とした。
【００２５】
図４、５に第１及び第２の実験例の実験結果をそれぞれ示す。これらの図中で、グラフａが規格化された情報保持時間を、グラフｂが規格化されたホットキャリヤ耐性を、グラフｃがしきい値電圧低下量を、グラフｄがソース・ドレイン拡散層１１の層抵抗上昇量をそれぞれ示している。グラフｅは、ｐ型チャネルドープ層６形成のために注入するホウ素のドーズ量を1.5×1013／cm2にした場合の、規格化された情報保持時間を示している。
【００２６】
これらの図から、フッ素のドーズ量を変化させることによって、それぞれの特性が変化することが判る。例えば、情報保持時間は、図４においては、フッ素のドーズ量が0から1×1013／cm2程度に増えるに従って改善されるが、この値を超えると改善効果は小さくなる。図５においては、フッ素のドーズ量が0から2×1013／cm2程度に増えるに従って改善されるが、この値を超えると改善効果は小さくなる。
【００２７】
ホットキャリヤ耐性は、図４、５共に、フッ素のドーズ量が増えるに従って上昇し、ドーズ量がそれぞれ注入したリンの合計ドーズ量と同程度に到達した時点ではほぼ飽和している。
【００２８】
図４、５共に、フッ素のドーズ量を増やすに従ってしきい値電圧は低下する。また、ソース・ドレイン拡散層１１の層抵抗は、フッ素のドーズ量を増やすに従って上昇する。ここで、しきい値電圧が低下すると、チャネルリークによる不良が増えるため好ましくない。また、ソース・ドレイン拡散層１１の層抵抗が上昇するとＯＮ電流が減少するため、層抵抗の上昇は１０％程度以内に収める必要がある。
【００２９】
上記実験結果より、フッ素注入による副作用であるしきい値電圧の低下及びソース・ドレイン拡散層の層抵抗の上昇を許容可能な範囲に抑え、且つ情報保持時間の改善及びホットキャリヤ耐性の向上が得られるフッ素のドーズ量の範囲は、ソース・ドレイン拡散層を形成するために注入したリンの合計ドーズ量と同程度以下であることが判明した。ここで、ｐ型チャネルドープ層６のホウ素のドーズ量を1×1013／cm2から1.5×1013／cm2に増やすと、フッ素注入によるしきい値電圧の低下分を補うことが出来るものの、図４、５のグラフｅにそれぞれ示したように、情報保持時間の改善効果が大きく減少する。従って、ｐ型チャネルドープ層６のホウ素のドーズ量を増やすことは望ましくない。しきい値電圧の低下分を補うには、上記リン注入量を減らすことが有利である。なお、フッ素とシリコンとの結合エネルギーは非常に大きいので、半導体プロセスの最後に行われる水素雰囲気中での熱処理に対しても安定である。
【００３０】
本発明者は、また、リン注入による空孔欠陥の形成とダングリングボンドのフッ素終端とを同時に行うことを意図し、ソース・ドレイン拡散層１１を形成するためのリンを注入した後、注入したリンを活性化させる熱処理を行わずにフッ素注入を行い、熱処理を行う第３の実験を行った。実験の結果、情報保持時間の改善及びホットキャリヤ耐性の向上の効果は殆ど得られないことが判った。これは、リン注入による空孔欠陥が形成される前にフッ素が基板内に散逸してしまうためと考えられる。従って、情報保持時間の改善及びホットキャリヤ耐性の向上の効果を得るためには、ソース・ドレイン拡散層１１を形成するリン注入後に、注入したリンを活性化させる熱処理を行うことにより空孔欠陥が形成された後に、フッ素注入及び注入したフッ素を拡散させる熱処理を行うこと、即ち空孔欠陥の形成とダングリングボンドのフッ素終端とが別の工程で発生することが必要である。
【００３１】
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。本実施形態例の半導体装置の製造方法は、従来の半導体装置の製造方法に加えて、フッ素注入及び注入されたフッ素を拡散させる熱処理を行うフッ素注入・拡散工程を有する。以下、従来の半導体装置の製造方法の説明で参照した図１（ａ）〜（ｄ）、図２（ｅ）、（ｆ）、及び図３を用いて本実施形態例に係る半導体装置の製造方法について説明する。尚、本説明では、ＤＲＡＭのメモリセル形成に関する工程のみを行っている。
【００３２】
先ず、図１（ａ）に示すように、シリコン基板１に深さ250nmの溝を形成した後、この溝にシリコン酸化膜２を埋め込んで溝型の素子分離領域を形成する。引き続き、基板表面に膜厚が10nmのシリコン酸化膜３を形成し、このシリコン酸化膜３を通して、加速エネルギーが250KeVでドーズ量が1×1013/cm2、加速エネルギーが150KeVでドーズ量が5×1012/cm2、及び加速エネルギーが80KeVでドーズ量が3×1012/cm2の３回のホウ素注入を行う。次いで、基板温度が1000℃で30分間の熱処理を行い、ホウ素注入による損傷を回復させることにより、ｐ型ウエル層４を形成する。
【００３３】
次に、図１（ｂ）に示すように、薄いシリコン酸化膜３を通して、加速エネルギーが15KeVでドーズ量が1×1013/cm2のホウ素注入を行い、ｐ型チャネルドープ層６を形成する。シリコン酸化膜３を除去した後に、通常の熱酸化法により、膜厚が6nmのシリコン酸化膜から成るゲート絶縁膜７を形成する。セルトランジスタのしきい値電圧は、ｐ型チャネルドープ層６の濃度分布とゲート絶縁膜７の膜厚により設定できる。
【００３４】
次に、ゲート絶縁膜７上に、4×1020/cm3の濃度でリンがドープされた膜厚が100nmの多結晶シリコン層９ａと、膜厚が70nmのタングステンシリサイド膜９ｂと、シリコン窒化膜及びシリコン酸化膜から構成され、合計膜厚が130nmの絶縁膜８を順次に成膜する。引き続き、絶縁膜８、多結晶シリコン層９ａ、及びタングステンシリサイド膜９ｂに対するパターニングを行うことによって、多結晶シリコン層９ａ及びタングステンシリサイド膜９ｂから成るゲート電極９と、ゲート電極９上に形成された絶縁膜８とを得る。更に、熱酸化によって、ゲート電極９の側壁に薄いシリコン酸化膜から成る側壁絶縁膜１０を形成する。この熱酸化により、上記パターニング時に露出したゲート酸化膜の残膜及びシリコン基板１の表面も熱酸化される。
【００３５】
次に、図１（ｄ）に示すように、ゲート電極構造をマスクとし、ゲート絶縁膜７を通して、加速エネルギーが20KeVでドーズ量が7×1012/cm2、及び、加速エネルギーが15KeVでドーズ量が7×1012/cm2の２回のリン注入を行う。引き続き、図示しない周辺回路のトランジスタのソース・ドレイン拡散層形成のために注入されたドーパントを活性化させる熱処理を、基板温度が1000℃で10秒間行うことにより、注入されたリンを活性化させ、ソース・ドレイン拡散層１１を形成する。
【００３６】
次に、ダングリングボンド終端のためのフッ素注入・拡散工程として、絶縁膜８をマスクとし、ゲート絶縁膜７を通して、ソース・ドレイン拡散層１１に対して加速エネルギーが10KeVでドーズ量が7×1012/cm2のフッ素注入を行う。この加速エネルギーによって、注入されるフッ素の投影飛程を、ソース・ドレイン拡散層１１の深さの1/2程度に設定している。引き続き、図示しない周辺回路のトランジスタのソース・ドレイン拡散層形成のために注入されたドーパントを活性化させる熱処理を、窒素雰囲気中で、基板温度が1000℃で10秒間行い、これによってソース・ドレイン拡散層１１に対して注入されたフッ素を拡散させる。
【００３７】
次に、シリコン窒化膜を堆積し、異方性エッチングによるエッチバックを行うことにより、膜厚が40nmのシリコン窒化膜から成るサイドスペーサ１２を形成する。引き続き、図２（ｅ）に示すように、絶縁膜８及びサイドスペーサ１２をマスクとし、ゲート絶縁膜７及びソース・ドレイン拡散層１１を通して、加速エネルギーが70KeVでドーズ量が1×1012/cm2のリン注入を行い、ソース・ドレイン拡散層１１の下部に隣接する電界緩和層１３を形成する。
【００３８】
次に、図２（ｆ）に示すように、表面にシリコン酸化膜及びシリコン窒化膜を堆積し、膜厚が350nmの層間絶縁膜１４を形成する。次いで、異方性エッチングによるエッチバックを行うことにより層間絶縁膜１４を平坦化する。その後、層間絶縁膜１４、絶縁膜８の上部、サイドスペーサ１２の一部、及びサイドスペーサ１２の下部のシリコン酸化膜の一部をパターニングして、コンタクト穴１５ａを形成する。引き続き、層間絶縁膜１４、絶縁膜８、及びサイドスペーサ１２をマスクとして、ソース・ドレイン拡散層１１を通じ、電界緩和層１３の下部に対して再びリン注入を行う。引き続き、コンタクト穴１５ａ及び層間絶縁膜１４上に2×1020/cm3の濃度でリンがドープされた多結晶シリコンを堆積し、表面を平坦化することによって、350nm長さのプラグ１５を形成する。なお、電界緩和層１３の下部に対するリン注入と前後して、電界緩和層１３の表面部分にヒ素注入を行うことによって、プラグ１５との接触抵抗を下げることが出来る。
【００３９】
次に、シリコン酸化膜から成る膜厚が50nmの層間絶縁膜１９を堆積し、層間絶縁膜１９にコンタクト穴１７ａを開孔する。コンタクト穴１７ａ内及び層間絶縁膜１９上に、膜厚が100nmのタングステン膜を堆積し、パターニングを行うことによりビット線１７を形成する。引き続き、層間絶縁膜２０を堆積し、層間絶縁膜２０及び層間絶縁膜１９を貫通するコンタクト穴２１ａを開孔し、プラグ２１を埋め込む。引き続き、プラグ２１に接続される下部電極２２、容量膜２３、及び、上部電極２４から成るキャパシタ１８を形成することによって、図３に示す半導体装置を完成する。
【００４０】
本実施形態例の半導体装置の製造方法では、大きな結合エネルギーを有するフッ素が空孔欠陥のダングリングボンドを終端し、これによって接合リーク電流の発生源を消滅させる。接合リーク電流の発生源を消滅させることによって、接合リーク電流を減少させ、半導体記憶装置のメモリセルにおける情報保持特性を向上させるものである。なお、実施形態例では、フッ素注入をソース・ドレイン拡散層１１形成のためのリン注入、及び注入されたリンを活性化させる熱処理に引き続いて行ったが、フッ素注入は、ソース・ドレイン拡散層１１形成のためのリン注入、及び注入されたリンを活性化させる熱処理の後、即ち空孔欠陥が形成された後であれば、何れの工程で行っても構わない。また、注入されたフッ素の拡散には、その後の各工程で行われる熱処理の熱を利用することが出来る。
【００４１】
下記に、実施形態例の変形例として、図２（ｅ）に示した電界緩和層１３の形成後にフッ素注入を行う例を示す。変形例の半導体装置の製造方法では、フッ素注入・拡散工程は、図２（ｅ）に示した電界緩和層１３の形成に引き続いて行われる。フッ素注入は、注入エネルギーが10KeVでドーズ量が1×1013/cm2で行う。フッ素注入の後に、図示しない周辺回路のトランジスタのソース・ドレイン拡散層形成のために注入されたドーパントを活性化させる熱処理を、基板温度が950℃で30秒間行い、これによって注入されたフッ素を拡散させる。
【００４２】
図６に、従来、実施形態例、及び変形例の製造方法を用いてそれぞれ製造された半導体装置の、10kビット分の接合リーク電流と印加電圧との関係を示す。図７に、従来、実施形態例、及び変形例の製造方法を用いてそれぞれ製造された半導体装置の、累積度数と情報保持時間との関係を示す。図６における印加電圧とは、ビット線１７を介して印加される電圧であり、基板電圧、即ちｐ型チャネルドープ層６を含むｐ型ウエル層４に印加される電圧を−1Vとし、基板温度が85℃の条件で印加した。これらの図中で、グラフａは従来の半導体装置のグラフを、グラフｂは実施形態例の半導体装置のグラフを、グラフｃは変形例の半導体装置についての測定結果をそれぞれ示している。
【００４３】
図６から、従来の半導体装置と比較して、実施形態例の半導体装置では接合リーク電流が1/4程度に、変形例の半導体装置では接合リーク電流が1/2程度に低減できていることが理解できる。図７から、従来の半導体装置と比較して、実施形態例及び変形例の半導体装置では情報保持時間が改善されていることが理解できる。例えば、累積度数が−5σである救済レベルの情報保持時間について、従来の半導体装置が300msであるのに対して、実施形態例の半導体装置では500msに、変形例の半導体装置では400ms程度にそれぞれ改善されている。
【００４４】
なお、実施形態例及び変形例では、空孔欠陥のダングリングボンドの終端にフッ素を用いているが、他のハロゲン元素を用いても同様の効果が得られる。しかし、フッ素は塩素や臭素などの他のハロゲン元素と比較して、質量が小さく、且つ所要のイオン注入を行う加速エネルギーを小さく出来るので、ハロゲン元素注入により形成される欠陥を少なくすることが出来る。また、他のハロゲン元素と比較して小さな原子半径を有するので、ダングリングボンドを終端する際の自由度がより高い。更に、他のハロゲン元素と比較して大きな電気陰性度を有するので、終端後の結合エネルギーもより大きくなり、安定する。
【００４５】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４６】
【図１】図１（ａ）〜（ｄ）はそれぞれ、実施形態例に係る半導体装置の製造方法の製造段階を示す断面図である。
【図２】図２（ｅ）、（ｆ）はそれぞれ、実施形態例に係る半導体装置の製造方法の、図１に後続する製造段階を示す断面図である。
【図３】実施形態例に係る半導体装置の製造方法の、図２に後続する製造段階を示す断面図である。
【図４】第１の実施例における、規格化された情報保持時間、規格化されたホットキャリヤ耐性、しきい値電圧低下量、及び層抵抗上昇量と、フッ素のドーズ量との関係を示すグラフである。
【図５】第２の実施例における、規格化された情報保持時間、規格化されたホットキャリヤ耐性、しきい値電圧低下量、及び層抵抗上昇量と、フッ素のドーズ量との関係を示すグラフである。
【図６】半導体装置の10kビット分の接合リーク電流とプラグ電圧との関係を示すグラフである。
【図７】一般的な累積度数と情報保持時間との関係を示すグラフである。
【図８】半導体装置における空孔欠陥の残留箇所を示す断面図である。
【図９】空孔欠陥及びその近傍の原子結合を模式的に示す斜視図である。
【符号の説明】
【００４７】
１：シリコン基板
２：シリコン酸化膜
３：シリコン酸化膜
４：ｐ型ウエル層
６：ｐ型チャネルドープ層
７：ゲート絶縁膜
８：絶縁膜
９：ゲート電極
９ａ：多結晶シリコン膜
９ｂ：タングステンシリサイド膜
１０：絶縁膜
１１：ソース・ドレイン拡散層
１２：サイドスペーサ
１３：電界緩和層
１４：層間絶縁膜
１５：プラグ
１５ａ：コンタクト穴
１７：ビット線
１７ａ：コンタクト穴
１８：キャパシタ
１９：層間絶縁膜
２０：層間絶縁膜
２１：プラグ
２１ａ：コンタクト穴
２２：下部電極
２３：容量膜
２４：上部電極
２５：冶金的接合位置
２６：ダングリングボンド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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