(57)【要約】【課題】  小さなセルサイズを有するEEPROMを得ること。【解決手段】  EEPROMメモリセルは、フローティングゲート６０がｎウエル５４に形成されるｐ-拡散領域６８上に定められる場合、ｎウエル５４に形成されるPMOS型のフローティングゲートトランジスタを用いて制御キャパシタを形成する。このPMOSフローティングゲートトランジスタ５２は、高い破壊電圧を設けるために、ドレインを形成するｐ+アクティブ領域７０の下にｐ-型拡散領域６８を用いる。セルのプログラミングは、フローティングゲートへの注入を助けるために前記制御キャパシタを横切る電界で、暑い電子の注入によって行われる。ＦＮ消去は、制御キャパシタの電位を低電圧に保ちながらｎウエルの電位をプログラミング電圧に取ることによって達成される。【選択図】          図４
2005197691.tif 000002
【特許請求の範囲】
【請求項１】
電子的に消去可能なリード・オンリー・メモリであって、
第２の導電型のウエルに形成された第１の導電型の拡散層；
前記拡散層上にある絶縁層；
前記拡散上にあるフローティングゲート；
を有するキャパシタと、
前記フローティングゲートの広がった部分に隣接して前記ウエルに形成された第１と第２のアクティブ領域を有するMOSトランジスタと、
を有する電子的に消去可能なリード・オンリー・メモリ。
【請求項２】
電子的に消去可能なリード・オンリー・メモリを形成する方法であって、
第２の導電型のウエルに形成された第１の導電型の拡散層を形成するステップ；
前記拡散層上にある絶縁層を形成するステップ；
前記拡散上にあるフローティングゲートを形成するステップ；及び
前記フローティングゲートの広がった部分に隣接して前記ウエルに第１と第２のアクティブ領域を形成するステップ；
を有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体回路に関し、特に、EEPROM及びフラッシュEEPROMの設計に関する。
【背景技術】
【０００２】
多くの移動デバイス、例えば、移動電話、PDAs(personal digital assistants:パーソナルディジタル支援装置)、移動コンピュータ及びミュージックプレーヤー(例えば、MP3プレーヤー)は、不十分なバッテリー電力の場合データやプログラムを保持するために不揮発性半導体メモリに頼っている。半導体不揮発性メモリの最もポピュラーな形態は、ＵＶ光を用いて消去できるEPROMs(erasable programmable read only memory:消去できるプログラム可能なリード・オンリー・メモリ)及び電子的に消去できるEEPROMs(electronically erasable programmable read only memory:電子的に消去できるプログラム可能なリード・オンリー・メモリ)である。EEPROMの一つの変更は、マルチメモリセルを一括消去することができるFLASH EEPROMである。
【０００３】
ワンタイムプログラマブルEPROMsは、比較的コンパクトであるが、それらを多くの状態で不適当にするＵＶ光を用いて消去することができるだけである。初期のEEPROMsは、多重ポリシリコンプロセスを用いて製造され、フローティングゲート上に制御ゲートを形成する。このプロセスは、多重マスクを必要とし、長いプロセスのターンアラウンドタイム、低い歩留まり、高コスト及び低い信頼性を伴った。近年には、単一のポリシリコンのアプローチ(問題を解決するための手段)が開発された。この単一のポリシリコンアプローチは、プロセッサ及びダイナミックメモリと共に一体的にEEPROMアレーを設けるのに適合しており、第２のポリシリコンは必要とされない。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
単一のポリシリコンプロセスの問題は、セルのサイズが大きいことである。これは、他の素子が大きなダイを必要とする場合、一体化の解決にはかなり問題である。従って、小さなセルサイズを有するEEPROMに対するニーズがある。
【課題を解決するための手段】
【０００５】
本発明において、電子的に消去可能なリード・オンリー・メモリは、第２の導電型のウエルに形成された第１の導電型の拡散層、この拡散層の上にある絶縁層、及び拡散層の上にあるフローティングゲートを有するキャパシタを含む。MOSトランジスタは、フローティングゲートの広がった部分に隣接して、ウエル内に形成された第１と第２のアクティブ領域を有する。
【０００６】
本発明は、従来技術に較べて優れた利点を有する。第１に、メモリセルは、マルチウエルを必要とする他のEEPROMsに較べて非常にコンパクトである。第２に、プロセスは、追加のポリシリコン層を必要としないで、他の多くのプロセス技術と両立する。第３に、セルは、ファウラー−ノルドハイム・トンネリング(Fowler-Nordheim tunneling)または熱い電子注入のいずれかを用いてプログラムすることができる。第４に、セルは、フラッシュ消去(一括消去)をサポートする。
【発明を実施するための最良の形態】
【０００７】
本発明は、図１−７を参照して最も良く理解されるであろう。いろいろな図面の同じ素子に対して同じ参照番号が使用される。
【０００８】
図１(a)及び図１(b)は、従来のEEPROMメモリセル１０の平面図及び断面図を示す。ｐウエル１４内に形成されたNMOSトランジスタ１２は、ｎ+型ソース及びドレインのアクティブ領域１６と１８をそれぞれ含み、且つゲート酸化物層２２によってｐウエル１４から分離されたポリシリコンのフローティングゲート２０を含む。フローティングゲート２０はキャパシタ２４へ延びている。このフローティングゲート２０は、ｎウエル２８上方にあり、ゲート酸化物層２２によってｎウエル２８から分離されている。ｎ+アクティブ領域３０がフローティングゲート２０の下にない領域のｎウエル２８に形成される。消去ゲート３２は、ｎウエル３６内のｎ+領域３４として形成される。バックゲート３８がｐウエル４２内にｐ+領域４０として形成される。ｎウエル及びｐウエルは、フィールド酸化物領域４４によって分離される。
【０００９】
動作では、EEPROMメモリセル１０は、制御ゲート(CG)に約１３ボルトの電圧を印加することによってファウラー−ノルドハイム・エレクトロン・トンネリングを用いてプログラムされ、一方、消去ゲート(EG)、ソース１６、ドレイン１８及びバックゲート３８は接地されたままである。フローティングゲート２０、酸化物層２２、及びｎ+アクティブ領域３０(ｎウエル２８と共に)がキャパシタ２４を形成する。従って、制御ゲートCG(キャパシタ２４の一方のプレート)における電圧が上昇すると、フローティングゲート２０(キャパシタ２４の他方のプレート)における電圧が上昇する。フローティングゲートの電圧は約１０ボルトに上昇するであろう。ファウラー−ノルドハイム・エレクトロン・トンネリングを通して、エレクトロン(電子)は、フローティングゲートの下にある接地された領域からフローティングゲート自体へ引き付けられる。制御ゲート(CG)が接地に戻されたとき、フローティングゲートは、約２−３ボルトのままである。
【００１０】
EEPROMメモリセル１０から読取るために、０〜３ボルトの電圧が制御ゲート(CG)に与えられ、約１ボルトの低い電圧がドレイン１８に与えられる。もし、メモリセルがプログラムされているならば、フローティングゲートの電圧によって、ソース１６とドレイン１８間の反転領域に電流が流される。そうでないならば、電流はソースからドレインへ流れることができないであろう。ソースにおける電圧を測定することによって、メモリセル１０がプログラムされるか否かが決められる。
【００１１】
EEPROMメモリセル１０を消去するために、１３ボルトが消去ゲート(EG)に印加される。消去ゲートは、フローティングゲートとの小さな容量性の関係のみを有しているので、アクティブ領域３４における高い電圧は、フローティングゲート２２からアクティブ領域３４へ電子を引き付け、それによってフローティングゲート上の電荷を除去することができる。
【００１２】
図１(a)−(b)に示された形式のEEPROMメモリセルの問題は、その大きさである。上述したように、小さなメモリセルのサイズは、多くの場合非常に重要な特徴となる。
【００１３】
EEPROMメモリセル５０(それはフラッシュEEPROMユニットに並べられ、使用されることができる)が図２−７に示されている。図２は平面図を示し、図３−５はセル５０の断面図を示す。図６はPMOSトランジスタの断面図を示す。図７は、メモリセル５０の単純化した概略図を示す。
【００１４】
図２−６を参照すると、PMOSトランジスタ５２は、ｐ+型ソースとドレインのアクティブ領域５６、５８をそれぞれ含むｎウエル５４内に形成され、ポリシリコンのフローティングゲート６０は、ゲート酸化物層６２によってｎウエル５４から分離される。ドレインのアクティブ領域５８は、VTNｐ-拡散領域５９内に形成される。フローティングゲート６０は、キャパシタ６４に延びている。フローティングゲート６０は、ｎウエル５４内に形成されたVTNｐ-拡散領域６８の上にあり、このフローティングゲートは、ゲート酸化物層２２によってｐ-拡散領域６８から分離されている。ｐ+アクティブ領域７０は、フローティング領域６０の下にない領域のｐ-拡散領域６８に形成される。バックゲート７２は、ｎウエル５４内のｎ+領域７４として形成される。
【００１５】
メモリセルは、図７の概略図に示されている。Ｃcgfgは、フローティングゲート６０と拡散領域６８、及びアクティブ領域７０によって形成されるキャパシタである。Ｃbgfgは、フローティングゲート６０とバックゲート間のキャパシタンスを表す。ＣsfgとＣdfgは、ソースのアクティブ領域５６とフローティングゲート６０間のキャパシタンス、及びドレインのアクティブ領域５８と拡散領域５９及びフローティングゲート６０間のキャパシタンスである。Ｖcg＝−１３ボルトを与えることによってセル５２がプログラムされると、フローティングゲートの電圧Ｖfg＝Ｖcg＊Ｃcgfg/ＣTである。ただし、ＣT＝Ｃcgfg+Ｃdfg+Ｃsfg+Ｃbgfgである。
【００１６】
動作において、フローティングゲートの電位は、フローティングゲート６０の下の領域をｐ型に反転するように働き、従って、小さな領域内にキャパシタを形成する。VTNｐ-の拡散された領域は、フローティングゲートの下にｐ領域を画定するのを助ける。メモリセル５０は、チャネルのホットエレクトロン(熱い電子)（channel hot electron: CHE)注入またはファウラー−ノルドハイム・エレクトロン・トンネリングのいずれかを用いて、プログラムされることができる。CHEアプローチを用いて、ソース５６とバックゲート７４は接地された状態で、−１０ボルトが制御電極(CG)に印加され、−６ボルトがドレインに印加される。
【００１７】
制御ゲート上の電圧は、フローティングゲートとｐ+アクティブ領域７０とｐ-拡散領域６８間のキャパシタンスにより、フローティングゲート６０上の電圧をプルダウンする(引き下げる)。ドレイン５８上の電圧は、フローティングゲート６０に取り付けられている電子を伴ってソースとドレイン間に電流を生じさせ、制御キャパシタの両端の電界がフローティングゲートへの注入を助ける。従って、フローティングゲートは、ソース５６とドレイン５８間に反転層を形成する電圧を得る。代わりに、CHE注入は、制御ゲートとドレインに対してバックゲートとソースに７ボルトを印加することによっても達成される。これは図８に示されている。
【００１８】
ファウラー−ノルドハイム・エレクトロン・トンネリングを用いて、ソース５６、ドレイン５８、及びバックゲート７４が接地されたままで、−１３ボルトの電圧が制御ゲート(CG)に印加される。制御ゲート上の電圧は、フローティングゲート６０とｐ+アクティブ領域７０とｐ-拡散領域６８間のキャパシタンスにより、フローティング領域７０上の電圧を引き下げる。フローティングゲート６０とこのフローティングゲートの下にある接地された領域間の電位差が電子をフローティングゲート６０に引き付ける。再度、フローティングゲートは、ソース５６とドレイン５８間に反転層を形成する電圧を得る。
【００１９】
メモリセルは、制御ゲート(CG)に−３.３ボルトの電圧及びドレインに−１ボルトの電圧を用いて読取ることができる。代わりに、図９に示されるように、ドレインとソースをセンスアンプの電流比較回路にルーティングしながら、４ボルトをセルのソースとバックゲートに印加することができる。セルのフローティングゲートの荷電状態が乱されるのを避けるために、２ボルトの電圧クランプがセルのソースとドレイン間にある。“プログラムされたセル”は、ソースからドレインへ電流が流れるのを可能にするが、一方、“プログラムされないセル”は、ソースからドレインへのリーク電流を有するのみである。センスアンプに用いられる参照電流は、セルのリーク電流とセルのプログラムされた電流との間を区別することによって真のセル状態を与えるようなものである。
【００２０】
ファウラー−ノルドハイム・エレクトロン・トンネリングを用いてメモリセル５０を消去するために、−１３ボルトの電圧が、ソースをフローティングしてドレイン５８に印加される。制御ゲート(CG)とバックゲート７２は接地される。従来のEEPROMsでは、−１３ボルト程度の高い電圧は、接合破壊を生じるであろう。しかし、ｐ-拡散領域を伴えば、接合破壊のスレッショルドが増加する。従って、ドレイン上の増加した電圧によって、フローティングゲート６０からの電子がドレイン５８へ流れるようになり、それによってフローティングゲート６０を放電する。ソース５６をフローティングしたままにすることによって、ドレインに印加された電圧は、ソースとドレイン間の電流によって減少されないであろう。メモリセルのアレーにおいて、選ばれたセルは消去されるべきセル５０のドレインにのみ−１３ボルトを印加することによって消去することができる。
【００２１】
代わりに、図１０に示すように、メモリセル５０は、ファウラー−ノルドハイム・エレクトロン・トンネリングを用いて、制御ゲートを接地してバックゲート７４上に１３ボルトの信号を与えることによって消去することができる。フローティングゲートとバックゲート間の約１０ボルトの差で、電子はフローティングゲートからｎウエル５４へ引っ張られる。メモリセルのアレーにおいて(図１１参照)、セクターが定められる。例えば、一つのセクターは、共に接続されたそれらの制御ゲートを有する１６個のセルとして定められる。ｎウエル５４とフローティングゲート６０間の電位差を除く、消去されるべきでないセルの制御ゲートに１３ボルトを印加することによって、及び消去されるべきこれらのセルの制御ゲートに０ボルトを与えることによって、アレーの選択的な消去が行なわれる。この方法で、アレーはセルをＵＶ放射に曝す必要がなくプログラムすることができる。
【００２２】
上述された電圧は、用いられる処理技術に基づいて変更することができることを注意すべきである。
【００２３】
メモリセル５０をｐ型基板に形成するためのプロセスフローの一例を以下に示す。
2005197691.tif 000003
2005197691.tif 000004
【００２４】
本発明は、従来技術より著しい利点を提供する。第１に、メモリ５０は、多重のｎウエルを必要とする他のEEPROMsに較べて非常にコンパクトである。図１(a)、１(b)に示されるような一般的な構造において、フィールド３化物領域は、一般に、ｎウエル及びｐウエルを形成するのに必要な深い(２μ)注入により、幅が４ミクロンのオーダである。一方、小さなVTNｐ-拡散領域は、非常に浅く、約１.５ミクロンのフィールド酸化物の幅を必要とするだけである。
【００２５】
第２に、プロセスは、追加のポリシリコン層を必要とすることなく、他の多くのプロセス技術と匹敵し、他のデバイス、例えばプロセッサとの一体化に特に適している。第３にセルは、ファウラー−ノルドハイム・トンネリングまたは熱い電子の注入のいずれかを用いてプログラムすることができる。第４に、セルは、一括消去をサポートする。
【００２６】
本発明は、ｎウエルに形成されたｐ型拡散領域に関連して説明されたが、ここに述べられた原理は、反対の極性(すなわち、NMOSトランジスタで、ｎ型制御キャパシタを有する絶縁されたｐウエル)の拡散に等しく適用されることに注意すべきである。
【００２７】
以上の記載に関連して、以下の各項を開示する。
(1)電子的に消去可能なリード・オンリー・メモリであって、
第２の導電型のウエルに形成された第１の導電型の拡散層；
前記拡散層上にある絶縁層；
前記拡散上にあるフローティングゲート；
を有するキャパシタと、
前記フローティングゲートの広がった部分に隣接して前記ウエルに形成された第１と第２のアクティブ領域を有するMOSトランジスタと、
を有する電子的に消去可能なリード・オンリー・メモリ。
【００２８】
(2)前記第１の導電型はｐ型であり、前記第２の導電型はｎ型であることを特徴とする前記(1)項に記載の電子的に消去可能なリード・オンリー・メモリ。
【００２９】
(3)前記第１の導電型はｎ型であり、前記第２の導電型はｐ型であることを特徴とする前記(1)項に記載の電子的に消去可能なリード・オンリー・メモリ。
【００３０】
(4)更に、前記第１と第２のアクティブ領域の一方の下に第２の拡散層を有することを特徴とする前記(1)項に記載の電子的に消去可能なリード・オンリー・メモリ。
【００３１】
(5)前記第１のアクティブ領域はソースを有し、前記第２のアクティブ領域はドレインを有し、前記フローティングゲートの広がった部分は、MOSトランジスタのゲートを有し、かつ前記第２の拡散層は前記第２のアクティブ領域の下に形成されることを特徴とする前記(4)項に記載の電子的に消去可能なリード・オンリー・メモリ。
【００３２】
(6)電子的に消去可能なリード・オンリー・メモリを形成する方法であって、
第２の導電型のウエルに形成された第１の導電型の拡散層を形成するステップ；
前記拡散層上にある絶縁層を形成するステップ；
前記拡散上にあるフローティングゲートを形成するステップ；及び
前記フローティングゲートの広がった部分に隣接して前記ウエルに第１と第２のアクティブ領域を形成するステップ；
を有する方法。
【００３３】
(7)拡散層を形成する前記ステップは、ｎ導電型のウエルにｐ導電型の拡散層を形成するステップを有することを特徴とする前記(6)項に記載の方法。
【００３４】
(8)拡散層を形成する前記ステップは、ｐ導電型のウエルにｎ導電型の拡散層を形成するステップを有することを特徴とする前記(6)項に記載の方法。
【００３５】
(9)更に、前記第１と第２のアクティブ領域の一方の下に第２の拡散層を形成するステップを有することを特徴とする前記(6)項に記載の方法。
【００３６】
(10)前記第１のアクティブ領域はソースを有し、前記第２のアクティブ領域はドレインを有し、前記フローティングゲートの広がった部分はMOSトランジスタのゲートを有し、かつ前記第２の拡散層を形成するステップは前記第２のアクティブ領域の下に前記第２の拡散層を形成するステップを有することを特徴とする前記(9)項に記載の方法。
【００３７】
(11)EEPROMメモリセルは、フローティングゲート６０がｎウエル５４に形成されるｐ-拡散領域６８上に定められる場合、ｎウエル５４に形成されるPMOS型のフローティングゲートトランジスタを用いて制御キャパシタを形成する。このPMOSフローティングゲートトランジスタ５２は、高い破壊電圧を設けるために、ドレインを形成するｐ+アクティブ領域７０の下にｐ-型拡散領域６８を用いる。セルのプログラミングは、フローティングゲートへの注入を助けるために前記制御キャパシタを横切る電界で、暑い電子の注入によって行われる。ＦＮ消去は、制御キャパシタの電位を低電圧に保ちながらｎウエルの電位をプログラミング電圧に取ることによって達成される。
【００３８】
本発明の詳細な説明は、ある模範的な実施例についてなされたけれども、これらの実施例のいろいろな変更ばかりでなく、他の実施例が当業者に示唆れるであろう。本発明は、請求項の範囲内のあらゆる変更または代替の実施例を包含する。
【図面の簡単な説明】
【００３９】
【図１（ａ）】従来のEEPROMメモリセルの平面図を示す。
【図１（ｂ）】従来のEEPROMメモリセルの断面図（図１(a)のｂ-ｂ線に沿った断面図）を示す。
【図２】本発明のEEPROMメモリセルの平面図を示す。
【図３】図２のセルの３-３線に沿った断面図を示す。
【図４】図２のセルの４-４線に沿った断面図を示す。
【図５】図２のセルの５-５線に沿った断面図を示す。
【図６】図２のセルの６-６線に沿った断面図を示す。
【図７】メモリセルの概略図を示す。
【図８】セルをプログラムする実施例を示す。
【図９】セルを読取る実施例を示す。
【図１０】セクターにおける１つ以上のセルを消去する実施例を示す。
【図１１】セルのアレーを示す。
【図１（ａ）】
2005197691.tif 000005
【図１（ｂ）】
2005197691.tif 000006
【図２】
2005197691.tif 000007
【図３】
2005197691.tif 000008
【図４】
2005197691.tif 000009
【図５】
2005197691.tif 000010
【図６】
2005197691.tif 000011
【図７】
2005197691.tif 000012
【図８】
2005197691.tif 000013
【図９】
2005197691.tif 000014
【図１０】
2005197691.tif 000015
【図１１】
2005197691.tif 000016