(57)【要約】【課題】電子素子及びその製造方法を提供する。【解決手段】第１の基板、第１の基板上に設けられた第１の下部キャパシタ、第１の下部キャパシタ上に設けられた第１の下部スイッチング素子、及び第１の下部スイッチング素子上に設けられた第２の基板を有することを特徴とする電子素子及びその製造方法。電子素子は、第１の下部キャパシタと連結されていない第２の下部スイッチング素子と、第２の基板上に設けられ、第２の下部スイッチ素子と連結する下部電極を含む上部キャパシタとをさらに有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１の基板と、
前記第１の基板上に設けられた第１の下部キャパシタと、
前記第１の下部キャパシタの上に設けられた第１の下部スイッチング素子と、
前記第１の下部スイッチング素子の上に設けられた第２の基板を含むことを特徴とする強誘電体ＲＡＭ。
【請求項２】
前記第１の下部キャパシタは、前記第１の基板上に順次積層された第１の電極、強誘電膜及び前記第１の電極に垂直な第２の電極より構成されたことを特徴とする請求項１に記載の強誘電体ＲＡＭ。
【請求項３】
前記第１の下部スイッチング素子は、薄膜トランジスタであることを特徴とする請求項１に記載の強誘電体ＲＡＭ。
【請求項４】
前記第２の基板上に、前記第１の下部スイッチング素子と連結されたビットラインが設けられていることを特徴とする請求項１に記載の強誘電体ＲＡＭ。
【請求項５】
前記第１の下部キャパシタと前記第１の下部スイッチング素子との間に、前記第１の下部キャパシタと前記第１の下部スイッチング素子を連結するための金属ラインが設けられていることを特徴とする請求項１に記載の強誘電体ＲＡＭ。
【請求項６】
前記金属ラインと前記第１の下部スイッチング素子とは、導電性プラグを介して連結されていることを特徴とする請求項５に記載の強誘電体ＲＡＭ。
【請求項７】
前記第１の下部スイッチング素子は、層間絶縁層に内在内蔵されており、前記層間絶縁層と前記第１の下部キャパシタには、それぞれ前記層間絶縁層と前記第１の下部キャパシタと連結するためのボンディングパッドが設けられていることを特徴とする請求項１に記載の強誘電体ＲＡＭ。
【請求項８】
前記金属ラインと前記第１の下部キャパシタとの間には、ソルダーバンプが設けられていることを特徴とする請求項５に記載の強誘電体ＲＡＭ。
【請求項９】
前記第１の基板と前記第２の基板との間に第２の下部スイッチング素子がさらに備えられたことを特徴とする請求項１に記載の強誘電体ＲＡＭ。
【請求項１０】
前記第１の下部キャパシタは、前記第２の下部スイッチング素子と接触しないように前記第１の基板と前記第２の下部スイッチング素子との間に跨っていることを特徴とする請求項９に記載の強誘電体ＲＡＭ。
【請求項１１】
前記第２の基板上には、上部強誘電体ＲＡＭＦＲＡＭが設けられていることを特徴とする請求項４に記載の強誘電体ＲＡＭ。
【請求項１２】
前記上部強誘電体ＲＡＭは、
前記ビットラインと離隔された下部電極を有する第１の上部キャパシタと、
前記第１の上部キャパシタ上に積層された第１の上部スイッチング素子を含むことを特徴とする請求項１１に記載の強誘電体ＲＡＭ。
【請求項１３】
前記第１の上部キャパシタは、前記第１の下部キャパシタと同一の特性を有することを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項１４】
前記第１の上部スイッチング素子は、前記第１の下部スイッチング素子と同一の特性を有することを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項１５】
前記第１の上部キャパシタの下部電極は、前記ビットライン間の前記第２の基板上に設けられていることを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項１６】
前記第１の上部キャパシタの下部電極と前記第２の基板との間には、前記ビットラインを覆う層間絶縁層が設けられていることを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項１７】
前記第１の上部キャパシタと前記第１の上部スイッチング素子との間には、前記第１の上部キャパシタと前記第１の上部スイッチング素子を連結するための金属ラインが設けられていることを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項１８】
前記金属ラインと前記第１上部スイッチング素子とは、導電性プラグを介して連結されていることを特徴とする請求項１７に記載の強誘電体ＲＡＭ。
【請求項１９】
前記第１の上部スイッチング素子は、層間絶縁層に内臓されており、前記層間絶縁層と前記第１の上部キャパシタには、それぞれボンディングパッドが設けられていることを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項２０】
前記第１の上部スイッチング素子上に第３の基板が設けられていることを特徴とする請求項１２に記載の強誘電体ＲＡＭ。
【請求項２１】
前記第３の基板上に、前記第１の上部スイッチング素子と連結されたビットラインが設けられていることを特徴とする請求項２０に記載の強誘電体ＲＡＭ。
【請求項２２】
前記第２の基板上には、前記第１の下部スイッチング素子及び第２の下部スイッチング素子に連結されたビットラインが設けられていることを特徴とする請求項９に記載の強誘電体ＲＡＭ。
【請求項２３】
前記第１の下部スイッチング素子及び第２の下部スイッチング素子は、同一の特性を有することを特徴とする請求項９に記載の強誘電体ＲＡＭ。
【請求項２４】
前記第２の基板上に、前記第２下部スイッチング素子と連結された上部キャパシタが設けられ、この上部キャパシタは、前記ビットラインに接触しない下部電極を含んでいることを特徴とする請求項２２に記載の強誘電体ＲＡＭ。
【請求項２５】
前記上部キャパシタの下部電極は、前記ビットライン間の前記第２の基板上に設けられていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項２６】
前記上部キャパシタの下部電極と前記第２の基板との間には、前記ビットラインを覆う層間絶縁層が設けられていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項２７】
前記第１の下部スイッチング素子及び第２の下部スイッチング素子の前記ビットラインと連結された領域は、拡張された部分を有しており、前記ビットラインは、前記拡張された部分上を通過するように設けられていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項２８】
前記上部キャパシタと前記第２の下部スイッチング素子が連結される領域は、拡張された部分を有しており、前記下部電極は、前記拡張された部分上を通過するように設けられていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項２９】
前記ビットラインは、突起を有し、前記ビットラインは、前記突起を介して前記第１の下部スイッチング素子及び第２の下部スイッチング素子に連結されていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項３０】
前記上部キャパシタの下部電極は、突起を有し、前記下部電極は、前記突起を通じて前記第２下部スイッチング素子に連結されていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項３１】
前記ビットラインは、前記第１の下部スイッチング素子及び第２の下部スイッチング素子上を跨るように、また、ビットラインと接触しない前記下部電極と前記第２の下部スイッチング素子の両者を連結する連結部分を、避けるように設けられていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項３２】
前記下部電極は、前記ビットラインに対し平行であり、前記ビットライン上を通過するように設けられていることを特徴とする請求項２６に記載の強誘電体ＲＡＭ。
【請求項３３】
前記上部キャパシタ上に、前記上部キャパシタと接触しない上部強誘電体ＲＡＭがさらに設けられていることを特徴とする請求項２４に記載の強誘電体ＲＡＭ。
【請求項３４】
前記上部ＦＲＡＭは、
第１キャパシタと、
前記第１のキャパシタ上に積層された第１のスイッチング素子を含むことを特徴とする請求項３３に記載のＦＲＡＭ。
【請求項３５】
前記第１のスイッチング素子上には、第３の基板が設けられていることを特徴とする請求項３４に記載の強誘電体ＲＡＭ。
【請求項３６】
前記第３基板と前記第１キャパシタとの間には、前記第１のキャパシタと接触しない第２のスイッチング素子が設けられており、前記第３の基板上に前記第１のスイッチング素子及び第２のスイッチング素子と連結されたビットラインが設けられており、前記第３の基板上に前記ビットラインと接触しないように前記第２のスイッチング素子に連結された第２キャパシタが設けられていることを特徴とする請求項３５に記載の強誘電体ＲＡＭ。
【請求項３７】
第１基板上に設けられたスイッチング素子と、
前記スイッチング素子に連結された、また、第２基板上に設けられている機能素子を有することを特徴とする電子素子。
【請求項３８】
前記スイッチング素子と前記機能素子とは、導電体を介して連結されていることを特徴とする請求項３７に記載の電子素子。
【請求項３９】
前記スイッチング素子は、トランジスタであることを特徴とする請求項３７に記載の電子素子。
【請求項４０】
前記機能素子は、記憶媒体、ＬＣＤまたはトランジスタであることを特徴とする請求項３７に記載の電子素子。
【請求項４１】
前記記憶媒体は、キャパシタまたは抵抗体であることを特徴とする請求項４０に記載の電子素子。
【請求項４２】
前記スイッチング素子と前記機能素子が一対をなし、この一対の前記スイッチング素子と前記機能素子とが複数に重なることにより、積層構造を形成していることを特徴とする請求項３７に記載の電子素子。
【請求項４３】
前記積層構造において、前記スイッチング素子が前記機能素子の下部に設けられていることを特徴とする請求項４２に記載の電子素子。
【請求項４４】
第１の基板の第１の面上に第１のキャパシタを形成する第１段階と、
第２の基板の第１の面上に第１のスイッチング素子を形成する第２段階と、
前記第１のキャパシタと前記第１のスイッチング素子とを連結する第３段階を含むことを特徴とする強誘電体ＲＡＭの製造方法。
【請求項４５】
前記第１段階は、
前記第１の基板の第１の面上に第１の電極を形成する段階と、
前記第１の電極上に強誘電膜を形成する段階と、
前記強誘電膜上に前記第１の電極と交差する第２の電極を形成する段階を含むことを特徴とする請求項４４に記載の強誘電体ＲＡＭの製造方法。
【請求項４６】
前記強誘電膜に、第１のボンディングパッド及び第１の整列キーを形成することを特徴とする請求項４５に記載の強誘電体ＲＡＭの製造方法。
【請求項４７】
前記第２段階と第３段階との間に、
前記第２の基板の第１の面上に前記第１のスイッチング素子を覆う層間絶縁層を形成する段階と、
前記層間絶縁層に前記第１のスイッチング素子が露出されるビアホールを形成する段階と、
前記ビアホールに導電性プラグを充填する段階と、
前記層間絶縁層上に、前記導電性プラグと連結する金属ラインを形成する段階を含むことを特徴とする請求項４４に記載の強誘電体ＲＡＭの製造方法。
【請求項４８】
前記ビアホールを形成する段階で、第２のボンディングパッド及び第２の整列キーを形成することを特徴とする請求項４７に記載の強誘電体ＲＡＭの製造方法。
【請求項４９】
前記第３段階は、
前記第１の基板の第１の面と対向する第２の面を第１のホルダーに吸着させる段階と、
前記第２の基板の第１の面と対向する第２の面を第２のホルダーに吸着させる段階と、
前記第１のキャパシタ及び前記第１のスイッチング素子がボンディング位置に位置するように前記第１の基板及び第２の基板を整列させる段階と、
前記第１のキャパシタ及び前記第１のスイッチング素子を加圧接触させる段階と、
前記第１のキャパシタ及び前記第１のスイッチング素子の加圧接触された部分を加熱する段階と、
前記第１のホルダー及び第２のホルダーを除去する段階を含むことを特徴とする請求項４４に記載の強誘電体ＲＡＭの製造方法。
【請求項５０】
前記第１のキャパシタと前記第１のスイッチング素子とが加圧接触された積層体を超高真空状態で熱処理して前記第１のキャパシタ及び前記第１のスイッチング素子の加圧接触部分を加熱することを特徴とする請求項４９に記載の強誘電体ＲＡＭの製造方法。
【請求項５１】
前記第１のキャパシタと前記第１のスイッチング素子との接触部分にレーザビームを照射して前記接触部分を加熱することを特徴とする請求項４９に記載の強誘電体ＲＡＭの製造方法。
【請求項５２】
前記レーザを照射するために、前記第２の基板と対向する前記第２のホルダーの一面に、前記接触部分に対応する領域に光透過領域を、他の領域が遮光領域を有するマスクを付着することを特徴とする請求項５１に記載の強誘電体ＲＡＭの製造方法。
【請求項５３】
前記第１のホルダー及び第２のホルダーを除去した後、前記第１の基板または第２の基板を薄くすることを特徴とする請求項４９に記載のＦＲＡＭの製造方法。
【請求項５４】
前記第２の基板の第２の面上に前記第１スイッチング素子を連結するようにビットラインを形成することを特徴とする請求項５１に記載の強誘電体ＲＡＭの製造方法。
【請求項５５】
前記第１のキャパシタと前記第１のスイッチング素子とは、ソルダーバンプを媒介として連結することを特徴とする請求項４４に記載の強誘電体ＲＡＭの製造方法。
【請求項５６】
前記第２の基板の前記第２の面上に前記ビットラインと接触しない強誘電体ＲＡＭ層を形成することを特徴とする請求項５４に記載の強誘電体ＲＡＭの製造方法。
【請求項５７】
前記強誘電体ＲＡＭ層は、
前記第２の基板の第２の面上に、前記ビットラインと接触しな上部キャパシタを形成する段階と、
前記上部キャパシタ上に、上部スイッチング素子を形成する段階を経て形成することを特徴とする請求項５６に記載の強誘電体ＲＡＭの製造方法。
【請求項５８】
前記上部キャパシタと前記第２の基板の第２の面との間に、前記ビットラインを覆う層間絶縁層を形成することを特徴とする請求項５７に記載の強誘電体ＲＡＭの製造方法。
【請求項５９】
前記第２の面上に、前記ビットラインと接触しないように前記上部キャパシタの下部電極を形成することを特徴とする請求項５７に記載の強誘電体ＲＡＭの製造方法。
【請求項６０】
前記第２基板の前記第１面上に、第２のスイッチング素子を形成することを特徴とする請求項４４に記載の強誘電体ＲＡＭの製造方法。
【請求項６１】
前記第２の基板の第２の面に前記第１のスイッチング素子及び第２スイッチング素子と連結されるビットラインを形成することを特徴とする請求項６０に記載の強誘電体ＲＡＭの製造方法。
【請求項６２】
前記第２の基板の第２の面上に前記ビットラインと接触せず、且つ、前記第２スイッチング素子と連結する上部キャパシタを形成することを特徴とする請求項６１に記載の強誘電体ＲＡＭの製造方法。
【請求項６３】
前記上部キャパシタと前記第２の基板の第２の面との間に、前記ビットラインを覆う層間絶縁層を形成することを特徴とする請求項６２に記載の強誘電体ＲＡＭの製造方法。
【請求項６４】
前記ビットラインと接触しない前記上部キャパシタの下部電極を、前記第２の面上に形成することを特徴とする請求項６２に記載の強誘電体ＲＡＭの製造方法。
【請求項６５】
前記上部キャパシタ上に層間絶縁層を形成し、前記層間絶縁層上にＦＲＡＭ層を形成することを特徴とする請求項６２に記載の強誘電体ＲＡＭの製造方法。
【請求項６６】
前記ＦＲＡＭ層は、
前記層間絶縁層上にキャパシタを形成する段階と、
第３基板の第１面にスイッチング素子を形成する段階と、
前記キャパシタに前記スイッチング素子をボンディングする段階を経て形成されることを特徴とする請求項６５に記載の強誘電体ＲＡＭの製造方法。
【請求項６７】
前記ＦＲＡＭ層は、
前記層間絶縁層上に下部キャパシタを形成する段階と、
第３の基板の第１の面に、前記下部キャパシタの連結手段を有するスイッチング素子と前記手段を有していないスイッチング素子とを形成する段階と、
前記連結手段を有するスイッチング素子を前記下部キャパシタにボンディングする段階と、
前記第３の基板の前記第１の面と対向する第２の面に前記２つのスイッチング素子と連結するビットラインを形成する段階と、
前記第３の基板の前記第２の面上に、下部電極が前記ビットラインと接触せず、且つ、前記下部キャパシタ連結手段を有していないスイッチング素子と連結する上部キャパシタを形成する段階と、を経て形成することを特徴とする請求項６５に記載の強誘電体ＲＡＭの製造方法。
【請求項６８】
前記連結手段は、前記下部キャパシタと接触する金属ライン及び前記金属ラインと前記スイッチング素子とを連結する導電性プラグであることを特徴とする請求項６７に記載のＦＲＡＭの製造方法。
【請求項６９】
第１の基板上にスイッチング素子を形成する段階と、
第２の基板上に機能素子を形成する段階と、
前記スイッチング素子及び前記機能素子をボンディングする段階と、を含むことを特徴とする電子素子の製造方法。
【請求項７０】
前記スイッチング素子と前記機能素子とが一対をなすようにボンディングし、ボンディングされた一対の前記スイッチング素子と前記機能素子からなる積層体に前記スイッチング素子及び前記機能素子を含む複数の対積層体をさらに積層することを特徴とする請求項６９に記載の電子素子の製造方法。
【請求項７１】
前記ボンディングされた積層体の前記機能素子領域を基板として第２スイッチング素子を形成する段階と、
別の基板に第２の機能素子を形成する段階と、
前記第２機能素子と前記第２スイッチング素子とを連結する段階を含むことを特徴とする請求項７０に記載の電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電子素子及びその製造方法に係り、さらに詳細には、機能素子とスイッチング素子とが垂直に連結された電子素子及びその製造方法に関する。
【背景技術】
【０００２】
電子素子の中で、メモリ素子は、あらゆる電子機器に使用され、中でも、不揮発性を有するメモリ素子についての関心が高まっている。
【０００３】
公知の不揮発性メモリ素子、例えばＦＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、以下、従来のＦＲＡＭという）は、金属酸化物半導体（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＭＯＳ）トランジスタと、強誘電膜キャパシタとより構成される。
【０００４】
前記強誘電膜キャパシタは、下部電極、強誘電膜及び上部電極が順次積層され、また、前記強誘電膜は、非晶質状態で前記下部電極上に積層される。したがって、前記強誘電膜が形成された後、前記強誘電膜の結晶化のためのアニーリング工程が施される。前記結晶化のためのアニーリング工程は、強誘電膜の種類によって異なるが、酸素雰囲気下、及び６００℃以上の温度で行われる。
【０００５】
一方、従来のＦＲＡＭにおいては、強誘電膜キャパシタと前記金属酸化膜半導体トランジスタが、導電性プラグを介して連結されている。そして、前記導電性プラグと前記強誘電膜キャパシタの下部電極との間に導電性プラグから不純物が上側に拡散されることを遮断するための拡散防止膜、例えば、ＴｉＮ膜が形成されている。
【０００６】
しかし、前記拡散防止膜は、前記強誘電膜の結晶化のためのアニーリング工程中に酸化されるため、導電性プラグと下部電極との間に隙間が形成されてしまう。
【０００７】
また、従来の強誘電体ＲＡＭは、ＣＭＯＳ工程によって形成されるため、透明性を確保し難く、その適用性が制限されてしまう。例えば、従来のＦＲＡＭを内蔵したスマートカードは、データを保存する機能を有するのみである。
【０００８】
それと共に、従来のＦＲＡＭは、高温工程で行われるため、高温工程前に形成された素子が前記高温工程で損傷される可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであって、適用可能性が高く、製造工程が単純で、かつ高度な集積を行うことが可能な電子素子を提供することである。
【００１０】
本発明が解決しようとする他の技術的課題は、このような電子素子の製造方法を提供することである。
【課題を解決するための手段】
【００１１】
前記課題を解決するために、本発明は、第１の基板、前記第１の基板上に設けられた第２の下部キャパシタ、前記第２の下部キャパシタ上に設けられた第２の下部スイッチング素子、及び前記第２の下部スイッチング素子上に設けられた第２の基板を含むことを特徴とする電子素子を提供することにある。
【００１２】
ここで、前記第２の下部キャパシタは、前記第１の基板上に順次積層された第１の電極、強誘電膜及び第１の電極に垂直な第２の電極より構成される。そして、前記第２の基板上に前記第２の下部スイッチング素子に連結されたビットラインが設けられている。
【００１３】
また、前記第２の下部キャパシタと前記第２の下部スイッチング素子との間には、両者を連結するための金属ラインが設けられている。前記金属ラインと前記第２の下部スイッチング素子は、導電性プラグより連結されている。前記第２の下部スイッチング素子は、層間絶縁層に内蔵されており、前記層間絶縁層と前記第１の下部キャパシタとにそれぞれ両者を連結するためのボンディングパッドが設けられている。
【００１４】
前記金属ラインと前記第１の下部キャパシタとの間には、ソルダーバンプが設けられ、また、前記第１の基板と前記第２の基板との間には、第２の下部スイッチング素子がさらに設けられている。この時、前記第１の下部キャパシタは、前記第２の下部スイッチング素子と接触することがないように前記第１の基板と前記第２の下部スイッチング素子との間に跨っている。
【００１５】
ＦＲＡＭには、また、前記第２の基板上に前記ビットラインと離隔された下部電極を有する第１の上部キャパシタと前記第１の上部キャパシタ上に積層された第１上部スイッチング素子を含む上部ＦＲＡＭ層が設けられている。ここで、前記第１の上部キャパシタは、前記第１の下部キャパシタと同一性能を有し、また、前記第１上部スイッチング素子は、前記第１の下部スイッチング素子と同一性能を有するものである。また、前記第１の上部キャパシタの下部電極は、前記第２の基板上における前記ビットライン間に設けられている。
【００１６】
ＦＲＡＭには、さらにまた、前記ビットラインを覆うように前記第１の上部キャパシタの下部電極と前記第２の基板との間に形成された層間絶縁層が設けられ、また、前記第１の上部キャパシタと前記第１上部スイッチング素子との間には、両者を結合するための金属ラインが設けられ、この金属ラインは、前記上部スイッチング素子と導電性プラグより連結されている。
【００１７】
前記第１の上部スイッチング素子は、層間絶縁層の内部に設けられており、前記層間絶縁層と前記第１の上部キャパシタのそれぞれには、ボンディングパッドが設けられている。
【００１８】
前記第１の上部スイッチング素子上には、第３の基板が設けられ、前記第３の基板上には、前記第１の上部スイッチング素子と連結されたビットラインが設けられている。また、前記第２の基板上には、前記第１の下部スイッチング素子及び第２の下部スイッチング素子に連結されたビットラインが設けられている。
【００１９】
前記第１の下部スイッチング素子及び第２の下部スイッチング素子は同一性能を有するものであり、前記第２の基板上には、下部電極が、前記ビットラインと接触しないように設けられており、また、前記第２の下部スイッチング素子と連結された上部キャパシタが設けられている。
【００２０】
この場合、前記上部キャパシタの下部電極は、前記第２の基板上における前記ビットライン間に設けられ、前記上部キャパシタの下部電極と前記第２の基板との間には、前記ビットラインを覆う層間絶縁層が設けられている。
【００２１】
また、前記第１及び第２の下部スイッチング素子が前記ビットラインと連結された領域は、拡張された部分を有しており、前記ビットラインは、前記拡張された部分上を通過するように設けられている。
【００２２】
また、前記上部キャパシタと前記第２の下部スイッチング素子とが連結される領域は、拡張された部分を有しており、前記下部電極は、前記拡張された部分上を通過するように設けられている。
【００２３】
前記ビットラインには、突起が形成されており、前記ビットラインは、前記突起を介して前記第１の下部スイッチング素子及び第２の下部スイッチング素子に連結され、また、前記上部キャパシタの下部電極には、突起が形成されており、前記下部電極は、前記突起を介して前記第２の下部スイッチング素子に連結されている。
【００２４】
前記ビットラインは、前記第１のスイッチング素子及び第２のスイッチング素子間を跨るように設けられているが、前記下部電極と前記第２のスイッチング素子の連結部分は避けるように設けられている。
【００２５】
また、前記上部キャパシタ上には、上部ＦＲＡＭが、前記上部キャパシタと接触しないように設けられている。前記上部ＦＲＡＭは、第１のキャパシタと前記第１のキャパシタ上に積層された第１のスイッチング素子とを有し、前記第１のスイッチング素子上には、第３の基板が設けられている。
【００２６】
前記第３の基板と前記第１のキャパシタとの間には、前記第１のキャパシタと接触しない第２のスイッチング素子が設けられ、前記第３の基板上には、前記第１のスイッチング素子及び第２のスイッチング素子と連結されたビットラインが設けられ、また、前記第３の基板上には、前記ビットラインと接触せず、且つ、前記第２のスイッチング素子に連結された第２のキャパシタが設けられている。
【００２７】
前記課題を解決するために、本発明は、さらにまた、第１の基板上に設けられたスイッチング素子と、前記スイッチング素子に連結された第２の基板上に設けられた機能素子とを有することを特徴とする電子素子を提供する。
【００２８】
ここで、前記スイッチング素子と前記機能素子は、導電体を介して連結されている。前記スイッチング素子はトランジスタであり、前記機能素子は記憶媒体、ＬＣＤ（液晶表示）またはトランジスタであり、また、前記記憶媒体は、キャパシタまたは抵抗体である。
【００２９】
前記スイッチング素子と前記機能素子とは一対となり、この一対の前記スイッチング素子と前記機能素子が、複数に結合して層を形成している。尚、前記積層構造において、前記スイッチング素子は、前記機能素子の下部に設けられている。
【００３０】
前記課題を解決するために、本発明は、さらにまた、第１の基板の第１の面上に第１のキャパシタを形成する第１段階、第２の基板の第１の面上に第１のスイッチング素子を形成する第２段階、及び前記第１のキャパシタと前記第１のスイッチング素子とを連結する第３段階とを含むことを特徴とする電子素子の製造方法を提供する。
【００３１】
前記第１段階は、前記第１の基板の第１の面上に第１の電極を形成する段階、前記第１の電極上に強誘電膜を形成する段階、及び前記強誘電膜上に前記第１の電極と垂直に交わる第２の電極を形成する段階を含み、さらにまた前記強誘電膜に第１のボンディングバッド及び第１の整列キーを形成する工程も含む。
【００３２】
前記第２段階と第３段階との間においては、前記第２の基板の第１の面上に前記第１のスイッチング素子を覆う層間絶縁層を形成する段階、前記層間絶縁層に前記第１のスイッチング素子が露出されるビアホールを形成する段階、前記ビアホールを導電性プラグで塞ぐ段階、及び前記層間絶縁層上に前記導電性プラグと連結される金属ラインを形成する段階を含む。尚、前記ビアホールを形成する段階においては、第２のボンディングバッド及び第２の整列キーが形成される。
【００３３】
前記第３段階は、前記第１の基板の第１の面と対向する第２の面を第１のホルダーに吸着させる段階、前記第２の基板の第１の面と対向する第２の面を第２のホルダーに吸着させる段階、前記第１のキャパシタ及び前記第１のスイッチング素子が連結位置に位置するように前記第１の基板及び第２の基板を整列させる段階、前記第１のキャパシタ及び前記第１のスイッチング素子を加圧接触させる段階、前記第１のキャパシタ及び前記第１のスイッチング素子の加圧接触された部分を加熱する段階、及び前記第１のホルダーと第の２ホルダーを除去する段階を含む。
【００３４】
前記第１のキャパシタと前記第１のスイッチング素子が加圧接触した後、超高真空状態で熱処理を施すことにより、前記第１のキャパシタ及び前記第１のスイッチング素子の加圧接触部分を加熱することが可能となる。
【００３５】
また、前記第１のキャパシタと前記第１のスイッチング素子の接触部分にレーザを照射して前記接触部分を加熱する過程において、前記レーザを照射するにあたり、前記第２の基板と対向する前記第２のホルダーの一面にマスクを被せる。このマスクで覆われた領域は、前記接触部分に相当する領域に形成された光透過領域、及び他の領域に形成された遮光領域である。
【００３６】
前記第１のホルダーと第２のホルダーを除去した後、前記第１の基板または第２の基板が薄く形成される。ビットラインは、前記第２の基板の前記第１の面と対向する前記第２の基板の第２の面上に前記第１のスイッチング素子と連結されるように形成される。
【００３７】
前記第１のキャパシタと前記第１のスイッチング素子は、ソルダーバンプにより結合され、また、ＦＲＡＭは、前記第２の基板の前記第２の面上に、前記ビットラインと接触することがないように形成される。
【００３８】
この時、前記ＦＲＡＭ層を形成する過程は、前記第２の面上に前記ビットラインと接触しない上部キャパシタを形成する段階、及び前記上部キャパシタ上に上部スイッチング素子を形成する段階を含み、この過程で、前記上部キャパシタと前記第２の面との間に前記ビットラインを覆う層間絶縁層を形成され、また、前記ビットライン間の前記第２の面上に前記上部キャパシタの下部電極が形成される。
【００３９】
また、前記第２の基板の前記第１の面上には、第２のスイッチング素子が形成され、また、前記第２の基板の第２の面には、前記第１のスイッチング素子及び第２のスイッチング素子と連結されるビットラインが形成される。
【００４０】
前記第２の基板の前記第２の面上には、前記ビットラインと接触せず、且つ、前記第２のスイッチング素子と連結される上部キャパシタが形成される。この過程で、前記上部キャパシタと前記基板の第２の面との間に前記ビットラインを覆う層間絶縁層が形成され、また、前記第２の基板上における前記ビッドライン間に前記上部キャパシタの下部電極が形成される。
【００４１】
さらにまた、前記上部キャパシタ上に層間絶縁層が形成された後、前記層間絶縁層上にＦＲＡＭ層が形成される。このとき、前記ＦＲＡＭ層を形成する過程は、前記層間絶縁層上にキャパシタを形成する段階、第３の基板の第１の面にスイッチング素子を形成する段階、及び前記キャパシタに前記スイッチング素子を結合する段階を含む。
また、前記層間絶縁層上に下部キャパシタを形成する段階、第３の基板の第１の面に前記下部キャパシタの連結手段を有するスイッチング素子と前記連結手段を有さないスイッチング素子とを形成する段階、前記連結手段を有するスイッチング素子と前記下部キャパシタに結合する段階、前記第３の基板の前記第１の面と対向する第２の面に前記２つのスイッチング素子と連結されるビットラインを形成する段階、及び前記第３の基板の前記第２の面上に、下部電極が前記ビットラインと接触せず、且つ、前記下部キャパシタの連結手段を有さないスイッチング素子と連結する上部キャパシタを形成する段階を含む。尚、前記連結手段は、前記下部キャパシタと接触する金属ライン及び前記金属ラインと前記スイッチング素子とを連結する導電性プラグである。
【００４２】
前記他の課題を解決するために、本発明は、第１の基板上にスイッチング素子を形成する段階、第２の基板上に機能素子を形成する段階、及び前記スイッチング素子及び前記機能素子を結合する段階を含むことを特徴とする電子素子の製造方法を提供する。
【００４３】
このような製造方法で、前記スイッチング素子と前記機能素子とは一対を形成するように連結でき、連結された一対の前記スイッチング素子と前記機能素子は、積層構造体として形成される。
【００４４】
また、前記製造方法においては、前記積層構造体の機能素子領域を基板として、第２のスイッチング素子を形成する段階、別の基板に第２の機能素子を形成する段階、及び前記第２の機能素子と前記第２のスイッチング素子とを連結する段階を含む。
【発明の効果】
【００４５】
本発明のＦＲＡＭの製造方法によれば、前記スイッチング素子と前記キャパシタを別々に形成した後、両者を結合させるため、製造工程を単純化することが可能である。また、拡散防止膜が不要であるため、拡散防止膜酸化のような従来の酸化問題点は解消される。
【００４６】
これにより、高品質のＦＲＡＭが得られる。さらにまた、サファイア基板のような透明な基板上に薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ：ＴＦＴ）と強誘電膜キャパシタが形成できるため、電子素子の透明性が確保できて、装置を多機能化することが可能である。
【発明を実施するための最良の形態】
【００４７】
以下、本発明の実施形態による電子素子及びその製造方法を、添付図面を参照して詳細に説明するが、本発明は、以下の実施形態に限定されるものではなく、さまざまな形態で実施することが可能である。なお、図面に示された層や領域の大きさは、電子素子の構造をわかりやすくするため、誇張して示している。
【００４８】
様々な電子素子のうち、メモリ素子に属する素子、例えばＦＲＡＭ及びその製造方法について説明する。
【００４９】
本発明のＦＲＡＭ及びその製造方法についての技術思想は、他の電子素子、例えば、別の基板上におけるスイッチング素子と機能素子とが連結された電子素子、及びこのような電子素子の製造方法にも同様に適用することが可能である。このとき、前記機能素子は、記憶媒体、ＬＣＤ（液晶表示）またはトランジスタであり、また、前記スイッチング素子と機能素子は、一対となるように設けられ、この一対の前記スイッチング素子と機能素子が、複数に積層された積層体となるように形成されることが望ましい。
【００５０】
まず、ＦＲＡＭについて説明する。
＜第１の実施形態＞
図１を参照すれば、本発明の第１の実施形態によるＦＲＡＭは、連結されたキャパシタ部Ｐ１とスイッチング素子部Ｐ２とを有し、前記キャパシタ部Ｐ１は、機能素子のキャパシタを有し、スイッチング素子部Ｐ２の下部に設けられている。
【００５１】
キャパシタ部Ｐ１には、第１の基板１０が設けられ、この第１の基板１０上に、第１の電極１２、誘電膜１４及び第２の電極１６が順次積層されている。第１の基板１０は、透明な基板であって、例えば、サファイア基板またはガラス基板である。
【００５２】
第１の電極１２はキャパシタの上部電極であり、第２の電極１６はキャパシタの下部電極である。第１の電極１２及び第２電極１６は、透明な電極よりなることが望ましい。例えば、第１の電極１２及び第２の電極１６は、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜、Ｐｔ膜、Ｉｒ膜またはＩｒＯ2膜よりなる電極で形成される。
【００５３】
誘電膜１４は、透明な材質の強誘電膜、例えば、ＰＬＺＴ膜、ＰＺＴ膜、またはＢＩＴのいずれかである。誘電膜１４上には、第２の電極１６の他に第１のボンディングバッド１８が備えられている。第１のボンディングバッド１８は、第２の電極１６と離隔されて形成されている。
【００５４】
第１のボンディングバッド１８は、スイッチング素子部Ｐ２とキャパシタ部Ｐ１との連結をより強力にするためのものであって、スイッチング素子部Ｐ２に設けられた第２のボンディングパッド３６と連結する。
【００５５】
第２のボンディングバッド３６は、第１のボンディングバッド１８と対向する位置に設けられている。第１のボンディングパッド１８及び／または第２のボンディングパッド３６は、Ａｌ、Ｃｕ、Ｔｉ、Ｃｒ、Ｗ、Ａｕ、Ａｇ及びＮｉよりなる群から選択された何れか一つよりなるボンディングパッドである。
【００５６】
スイッチング素子部Ｐ２には、第２の基板２４を中心にして、その下面には、層間絶縁層２２が設けられ、上面には、ビットラインＢ／Ｌが設けられている。層間絶縁層２２には、複数のスイッチング素子Ｔが内臓されている。スイッチング素子Ｔは、ＴＦＴ（薄膜トランジスター）である。層間絶縁層２２の下面にはスイッチング素子Ｔと同数の金属ライン３０が設けられている。
【００５７】
金属ライン３０は、Ａｌ、Ｃｕ、Ｔｉ及びＩＴＯよりなる群から選択された何れか一つより構成される。スイッチング素子Ｔのドレイン領域Ｄは、導電性プラグ２６を介して金属ライン３０に連結されている。各金属ライン３０は、キャパシタ部Ｐ１に設けられたそれぞれに対応する第２電極１６と直接連結されている。
【００５８】
このように、スイッチング素子部Ｐ２に含まれるスイッチング素子とキャパシタ部Ｐ１に含まれるキャパシタとは、垂直に積層されて一対となるように連結される。金属ライン３０及びそれぞれに対応する第２の電極１６により、スイッチング素子部Ｐ２とキャパシタ部Ｐ１とは連結された状態を維持する。
【００５９】
しかし、金属ライン３０と第２電極１６との間の連結力が弱まる場合に備えて、キャパシタ部Ｐ１とスイッチング素子部Ｐ２とのボンディングを強化するために、スイッチング素子部Ｐ２の層間絶縁層２２に、キャパシタ部Ｐ１の第１のボンディングバッド１８に対応する第２のボンディングバッド３６が設けられている。第２のボンディングバッド３６は、第１のボンディングバッド１８と対向する位置に設けられ、第１のボンディングバッド１に連結されている。
【００６０】
また、第２の基板２４上には、ビットラインＢ／Ｌが設けられている。ビットラインＢ／Ｌは、層間絶縁層２２及び第２の電極２４を貫通する導電性プラグ２８を介してスイッチング素子Ｔのソース領域Ｓに連結されている。
【００６１】
さらまた、キャパシタ部Ｐ１とスイッチング素子部Ｐ２においては両者が正確に整列するための整列マーク（図示せず）が形成され、第１の基板１０と第１の電極１２との間の付着力を強化するためのバッファ膜（図示せず）が設けられている。図１で、Ｃｈは、スイッチング素子Ｔのチャンネル領域である。
【００６２】
＜第２の実施形態＞
二つ以上のＦＲＡＭ層が積層された第２の実施形態について説明する。ここで、積層されたＦＲＡＭ層のうち少なくとも一つは、図１に示すＦＲＡＭ層である。
【００６３】
本発明の第２実施形態によるＦＲＡＭは、図２に示すように、順次積層された第１のＦＲＡＭ層ＦＭ１及び第２のＦＲＡＭ層ＦＭ２を有する。第１のＦＲＡＭ層ＦＭ１の構成は、キャパシタ部Ｐ１とスイッチング素子部Ｐ２とを有する図１に示すＦＲＡＭと同一の構成である。第２のＦＲＡＭ層ＦＭ２は、順次積層されたキャパシタ層ＣＬとスイッチング素子部Ｐ３とを有する。
【００６４】
キャパシタ層ＣＬは、順次に積層された下部電極（図３の符号４８）、強誘電膜５０及び上部電極５２を有し、強誘電膜５０上に、望ましくは、強誘電膜５０のエッジ部に第３ボンディングパッド５４を有し、スイッチング素子部Ｐ３は、第１のＦＲＡＭ層ＦＭ１のスイッチング素子部Ｐ２と同等であることが望ましいが、異なる構成でもよく、また、構成は同じであっても各要素が異なる場合もある。
【００６５】
スイッチング素子部Ｐ２の第２の基板２４、ビットラインＢ／Ｌ及びキャパシタ層ＣＬを含む積層物体Ａを示す図３によれば、キャパシタ層ＣＬの下部電極４８は、第２の基板２４上におけるビットラインＢ／Ｌ間に、ビットラインＢ／Ｌと平行して設けられている。図２は図３に示す積層体Ａを２−２´方向に切断した断面図である。
【００６６】
一方、キャパシタの静電容量を考慮するとき、下部電極４８の面積は、可能な限り広いことが望ましい。したがって、下部電極４８は、ビットラインＢ／Ｌ間においてできるだけ広くすることが望ましい。
【００６７】
図２で、第１のＦＲＡＭ層ＦＭ１に属するスイッチング素子部Ｐ２のビットラインＢ／Ｌのレイアウトと、第２のＦＲＡＭ層ＦＭ２に属するスイッチング素子部Ｐ３のビットラインＢ／Ｌのレイアウトとは同じであることが望ましい。
【００６８】
しかし、図３に示す下部電極４８の有無によってビットラインＢ／Ｌのレイアウトは異なる。これについては、後述の実施形態において説明する。
【００６９】
第２の実施形態における強誘電体ＲＡＭのように、第１のＦＲＡＭ層ＦＭ１及び第２のＦＲＡＭ層ＦＭ２が積層された構造は、第１の電子素子及び第２の電子素子が積層された構造の電子素子に適用される。このとき、前記第１の電子素子は、例えば、スイッチング素子Ｔでもあり、前記第２の電子素子Ｔは、前記スイッチング素子に連結されたデータ保存媒体（例えば、キャパシタまたは抵抗体など）、ＬＣＤ（液晶表示）またはトランジスタでもる。
【００７０】
前記第１の電子素子は、また第１のスイッチング素子Ｔと第１の機能素子を、また、前記第２の電子素子は、前記第１の機能素子に連結された第２のスイッチング素子と前記第２のスイッチング素子に連結された第２の機能素子とを有する。このとき、前記第２のスイッチング素子は、ＴＦＴ（薄膜トランジスタ）でもあり、前記第２の機能素子は、前記ＬＣＤ（液晶表示）、データ保存媒体またはトランジスタでもある。
【００７１】
＜第３の実施形態＞
図４に示すように、第３の実施形態は、第１のＦＲＡＭ層ＦＭ１と第２のＦＲＡＭ層ＦＭ２との間に層間絶縁層６０が形成されたＦＲＡＭについてのものである。図４によれば、第１のＦＲＡＭ層ＦＭ１及び第２のＦＲＡＭ層ＦＭ２間には、層間絶縁層６０が設けられるため、第２のＦＲＡＭ層ＦＭ２の下部電極４８と第１のＦＲＡＭ層ＦＭ１のビットラインＢ／Ｌは、それぞれ別の面に設けられる。
【００７２】
図５は、層間絶縁層６０を中心として第１のＦＲＡＭ層ＦＭ１の一部と第２のＦＲＡＭ層ＦＭ２の一部を有する図４の積層体Ｂの側面図である。
【００７３】
図５に示すように、第２の基板２４上には複数のビットラインＢ／Ｌが設けられ、ビットラインＢ／Ｌを覆う層間絶縁層６０が形成され、また、層間絶縁層６０上には下部電極４８が設けられている。下部電極４８は、ビットラインＢ／Ｌに対し平行である。
【００７４】
このように、下部電極４８とビットラインＢ／Ｌとは、層間絶縁層６０によって上下に分離されているため、下部電極４８とビットラインＢ／Ｌとが同一面上に備えられた図２に示したＦＲＡＭに比べて、下部電極４８の面積が広くなる。これにより、図４に示したＦＲＡＭに備えられたキャパシタの静電容量が、図２に示すＦＲＡＭに設けられたキャパシタＣＬの静電容量よりも大きくなる。
【００７５】
また、層間絶縁層６０上には、下部電極４８を覆う強誘電膜５０が形成され、強誘電膜５０上には上部電極５２が設けられ、上部電極５２と下部電極４８とは直交する。
【００７６】
＜第４の実施形態＞
第４の実施形態においては、複数のＴＦＴ（薄膜トランジスター）が設けられたＴＦＴ（薄膜トランジスター）層を中心として、上下にキャパシタが設けられ、これらのうちの半分のＴＦＴ（薄膜トランジスター）は、下部のキャパシタに連結され、残りの半分は、上部のキャパシタに連結されたことを特徴とするＦＲＡＭについて説明する。
【００７７】
図６によれば、本発明の第４の実施形態によるＦＲＡＭは、第１積層ＦＲＡＭ層ＳＦＭ１で構成される。第１の積層ＦＲＡＭ層ＳＦＭ１は、順次積層されたキャパシタ部Ｐ１とスイッチング素子部Ｐ４及びキャパシタ層ＣＬ１を有する。
【００７８】
スイッチング素子部Ｐ４とキャパシタ層ＣＬ１との間には、層間絶縁層８４が形成されている。スイッチング素子部Ｐ４は、キャパシタ部Ｐ１に対し、裏向きで配置された複数のＴＦＴ（薄膜トランジスター）Ｔと、これらを覆う層間絶縁層７２を有し、層間絶縁層７２のキャパシタ部Ｐ１と対向する面に設けられた金属ライン７４を有する。
【００７９】
ビアホールｈ４は、ＴＦＴ（薄膜トランジスター）のドレイン領域Ｄを露出するために層間絶縁層７２に形成され、金属ライン７４は、前記ビアホールｈ４を塞ぐ導電性プラグ７８を介してドレイン領域Ｄに連結されている。
【００８０】
層間絶縁層７２に形成されたビアホールｈ４の数は、ＴＦＴ（薄膜トランジスタ）Ｔの半分の数である。ビアホールｈ４にドレイン領域Ｄが露出されないＴＦＴ Ｔのドレイン領域Ｄは、層間絶縁層８４を貫通し、ビットラインＢ／Ｌを避けて形成されたビアホール（図示せず）を充填した導電性プラグ（図示せず）を通じてキャパシタ層ＣＬ１に連結される。金属ライン７４は、キャパシタ部Ｐ１の第２電極１６、すなわち上部電極と連結されている。
【００８１】
スイッチング素子部Ｐ４はまた、キャパシタ部Ｐ１の第１のボンディングバッド１８にボンディングされた第４ボンディングパッド８０を有する。第４ボンディングパッド８０のほとんどは、層間絶縁層７２に内在されており、一部のみが露出されて第１のボンディングバッド１８とボンディングされている。キャパシタ層ＣＬ１は、層間絶縁層８４上に順次に存在する下部電極８６、強誘電膜８８及び上部電極９０を有する。
【００８２】
このように、ＴＦＴ（薄膜トランジスタ）Ｔを含むスイッチング素子部Ｐ４の上下にはそれぞれキャパシタ層ＣＬ１とキャパシタ部Ｐ１とが設けられ、スイッチング素子部Ｐ４に設けられたＴＦＴ（薄膜トランジスタ）Ｔの半分は、キャパシタ部Ｐ１に連結され、残りの半分は、上部キャパシタ層ＣＬ１に連結される。また、ＴＦＴ（薄膜トランジスタ）Ｔに連結されたスイッチング素子部Ｐ４の第２の電極１６と上部キャパシタ層ＣＬ１の下部電極８６は、第２電極１６と下部電極８６に連結されたＴＦＴ（薄膜トランジスタ）Ｔと、第２の電極１６と下部電極８６に隣接するＴＦＴ（薄膜トランジスタ）Ｔに跨っている。
【００８３】
スイッチング素子部Ｐ４のＴＦＴ（薄膜トランジスタ）Ｔとキャパシタ部Ｐ１の第１の電極１２、強誘電膜１４及び第２の電極１６は、第１の強誘電体ＲＡＭ１００を構成し、また、第１の強誘電体ＲＡＭ１００のＴＦＴ（薄膜トランジスタ）Ｔに隣接したＴＦＴ（薄膜トランジスタ）Ｔとキャパシタ層ＣＬ１は、第２の強誘電体ＲＡＭ２００を構成する。
【００８４】
第２の強誘電体ＲＡＭ２００のキャパシタ層ＣＬ１はＴＦＴ（薄膜トランジスタ）Ｔの上部に延長しており、また、第１の強誘電体ＲＡＭ１００のキャパシタ部Ｐ１は、上部に延長しているため、第１の強誘電体ＲＡＭ１００及び第２の強誘電体ＲＡＭ２００一部が重なる。また、第２の強誘電体ＲＡＭ２００は、第１の強誘電体ＲＡＭ１００の領域上に設けられているので、第１の強誘電体ＲＡＭ１００及び第２の強誘電体ＲＡＭ２００は積層形態となる。第１の積層ＦＲＡＭ層ＳＦＭ１には、このような第１の強誘電体ＲＡＭ１００及び第２の強誘電体ＲＡＭ２００が複数設けられている。
【００８５】
前述した第１の積層ＦＲＡＭ層ＳＦＭ１で、ビットラインＢ／Ｌと上部キャパシタ層ＣＬ１の下部電極８６とは、ＴＦＴ Ｔの備えられた形態によって多様なレイアウトを有しうる。図７ないし図９は、これについての例を示すものである。図８及び図９で、層間絶縁層８４は、便宜上、示していない。
【００８６】
図７に示すように、ＴＦＴ Ｔのドレイン領域Ｄが延長している場合、ビットラインＢ／Ｌは、延長した部分以外のドレイン領域Ｄ、チャンネル領域Ｃｈ及びソース領域Ｓ上を横切るように設けられている。図８に示すように、ドレイン領域Ｄがこのように延しているのは、下部電極８６とドレイン領域Ｄが接触する際に下部電極８６とビットラインＢ／Ｌとが接触することを防止するためである。
【００８７】
図８に示すように、キャパシタ層ＣＬ１の下部電極８６は、ビットラインＢ／Ｌに対し垂直に設けられている。このとき、下部電極８６とビットラインＢ／Ｌは、層間絶縁層により分離されているので、下部電極８６は、ビアホールｈ６を塞ぐ導電性プラグ９２を介して連結されたＴＦＴ（薄膜トランジスター）Ｔ、及び連結されていないＴＦＴ（薄膜トランジスター）の隣に延長している。
【００８８】
この場合、ビアホールｈ６を通じてドレイン領域Ｄの拡張された部分が露出されるため、下部電極８６は、ＴＦＴ（薄膜トランジスター）Ｔのドレイン領域Ｄが延長した部分に連結される。図６は、図８に示す第１の積層体を６−６´方向に切開切断した断面図である
。
【００８９】
図９は、ソース領域Ｓ、ドレイン領域Ｄ及びチャンネル領域Ｃｈが、一般的な構造体として形成された場合のビットラインＢ／Ｌ１及び下部電極８６のレイアウトを示す図面である。図９に示すように、ＴＦＴ（薄膜トランジスター）Ｔが一般的な構造体であるときは、ＴＦＴ（薄膜トランジスター）Ｔから離隔された位置にＴＦＴ（薄膜トランジスタ） Ｔと平行してビットラインＢ／Ｌ１が設けられている。
【００９０】
このような状態で、ビットラインＢ／Ｌ１は、ソース領域Ｓと連結する必要があるので、ビットラインＢ／Ｌ１のソース領域Ｓと対向する部分に、ソース領域Ｓと接触する突起Ｐ１１が設けられている。突起Ｐ１１は、ビアホールｈ５を塞ぐ導電性プラグ８２を介してＴＦＴ（薄膜トランジスタ）Ｔのソース領域Ｓに接触している。下部電極８６は、ビットラインＢ／Ｌ１に垂直に設けられている。下部電極８６は、一つ置きにＴＦＴ（薄膜トランジスター）Ｔのドレイン領域Ｄに連結されている。
【００９１】
図１０は、図６のＦＲＡＭの断面図であり、層間絶縁層８４が除去された場合、すなわちビットラインＢ／Ｌと下部電極とが第３の基板６８上に設けられた場合を示す図面である。図１０を参照すれば、スイッチング素子部Ｐ４上には、ビットラインＢ／Ｌと下部電極（図示せず）とを覆う強誘電膜９８が存在し、強誘電膜９８上に上部電極１００が形成されている。
【００９２】
下部電極とビットラインＢ／Ｌとが第３の基板６８上に設けられた場合、下部電極は、ビットラインＢ／Ｌ間に設ける必要があるので、両者は平行となるが、ビットラインＢ／Ｌと前記下部電極とは、ＴＦＴ（薄膜トランジスター）の構造によっては、平行とならないこともある。
【００９３】
図１１に示すように、ＴＦＴ（薄膜トランジスター）Ｔのドレイン領域Ｄがチャンネル領域Ｃｈに対し垂直に延長した場合、ビットラインＢ／Ｌは、ドレイン領域Ｄの延長した部分を除くＴＦＴ（薄膜トランジスタ）Ｔを横切る方向に設けられる。そして、下部電極９６は、ドレイン領域Ｄが延長する部分を横切りつつ、一つ置きにドレイン領域Ｄの延長した部分と接触するように設けられている。
【００９４】
この時、下部電極９６は、ドレイン領域Ｄを露出するビアホールｈ７を塞ぐ導電性プラグ１０２を介してドレイン領域Ｄに接触している。
【００９５】
図１２に示すように、ＴＦＴ（薄膜トランジスタ）Ｔが一般的な構造体である場合は、ＴＦＴ （薄膜トランジスター）Ｔを避けてＴＦＴ Ｔの一側に、ソース領域Ｓに接触したビットラインＢ／Ｌ１が設けられ、他側に、一つ置きにドレイン領域Ｄに接触した下部電極９７が設けられる。ビットラインＢ／Ｌ１は、突起Ｐ１１を介してソース領域Ｓに接触しており、下部電極９７は、突起Ｐ２２を介してドレイン領域Ｄに接触している。
【００９６】
また、ＴＦＴが一般的な構造体である場合、図１３に示すように、部分的にＴＦＴ（薄膜トランジスター）Ｔの直上を横切るようにビットラインＢ／Ｌ２を備え、下部電極９７は、図１２に示されたような形態で設けられる。ビットラインＢ／Ｌ２は、ドレイン領域Ｄを迂回して備えられているので、これは、ビットラインＢ／Ｌ２と下部電極９７との接触を避けるためである。
【００９７】
図１０に示す積層物体に対する側面図である。図１４を参照すれば、第３の基板６８上にビットラインＢ／Ｌが設けられ、ビットラインＢ／Ｌ間の第３の基板６８上に下部電極９６が設けられえている。
【００９８】
ビットラインＢ／Ｌは、図１２のビットラインＢ／Ｌ１または図１３のビットラインＢ／Ｌ２である。また、下部電極９６は、図１２または図１３の下部電極９７である。第３の基板６８上にビットラインＢ／Ｌと下部電極９６とを覆う強誘電膜９８が形成されており、強誘電膜９８上に上部電極１００が設けられている。
【００９９】
第５の実施形態においては、複数の積層ＦＲＡＭ層を備えるＦＲＡＭについて説明する。
【０１００】
図１５によれば、本発明の第５の実施形態によるＦＲＡＭは、順次積層された第１のＦＲＡＭ層ＳＦＭ１及び第２の積層ＦＲＡＭ層ＳＦＭ２を有する。第１のＦＲＡＭ層ＳＦＭ１と第２の積層ＦＲＡＭ層ＳＦＭ２の間には、層間絶縁層９９が形成され、また、第１積層のＦＲＡＭ層ＳＦＭ１には、順次積層されたキャパシタ部Ｐ１、スイッチング素子部Ｐ４及びキャパシタ層ＣＬ２が形成されている。
【０１０１】
スイッチング素子部Ｐ４とキャパシタ層ＣＬ２の間には、層間絶縁層８４が形成されている。第２積層ＦＲＡＭ層ＳＦＭ２には、順次積層されたキャパシタ層ＣＬ３、スイッチング素子部Ｐ４及びキャパシタ層ＣＬ４が形成されている。また、スイッチング素子部Ｐ４とキャパシタ層ＣＬ４との間には、層間絶縁層１０８が形成されている。
【０１０２】
キャパシタ層ＣＬ３は、層間絶縁層９９上に形成された下部電極１００、下部電極１００上に形成された強誘電膜１０１及び強誘電膜１０１に形成された上部電極１０４を有する。また、上部電極１０４は、下部電極１００に垂直に設けられている。
【０１０３】
強誘電膜１０１上には、上部電極１０４以外にボンディングパッド１０６がさらに備えられている。ボンディングパッド１０６は、キャパシタ層ＣＬ３とその上に備えられたスイッチング素子部Ｐ４とに備えられた第４のボンディングパッド８０とボンディングされている。キャパシタ層ＣＬ４は、層間絶縁層１０８上に備えられた下部電極１１２、下部電極１１２を覆う強誘電膜１１４及び前記強誘電膜１１４上に備えられた上部電極１１６を含む。下部電極１１２は、ビットラインＢ／Ｌに垂直に備えられている。上部電極１１６は、ビットラインＢ／Ｌに対し平行に設けられている。
【０１０４】
図１５で、Ｔ３００及びＴ４００は、それぞれ第３及び第４のＦＲＡＭを示す。第３のＦＲＡＭＴ３００、及び第４のＦＲＡＭＴ４００は、それぞれ前述した第１のＦＲＡＭＴ１００、及び第２のＦＲＡＭＴ２００と同一の構成である。また、図１５に示すように、第２の積層ＦＲＡＭ層ＳＦＭ２の上には、第３の積層ＦＲＡＭ層と、第４積層ＦＲＡＭ層がさらに形成される。
【０１０５】
次いで、本発明のＦＲＡＭの製造方法を説明する。
【０１０６】
＜第６の実施形態＞
図１６は、キャパシタ部Ｐ１の製造過程を示し、図１７は、図１６を１７−１７´方向
に切断した断面図である。
【０１０７】
図１６及び図１７に示すように、第１の基板１０上に複数の第１の電極１２を形成する。第１の基板１０は、サファイア基板より形成することが望ましいが、他の透明な基板、例えば、ガラス基板または石英基板より形成することも可能である。
【０１０８】
第１の電極１２は、キャパシタの上部電極として使われ、透明な物質、例えば、ＩＴＯ、Ｐｔ、Ｉｒ及びＩｒＯ2よりなる群から選択されたいずれか一つより形成される。第１の基板１０と第１の電極１２との間には、両側の付着力を強化するための手段としてバッファ膜（図示せず）が形成される。
【０１０９】
次に、第１の電極１２上に誘電膜１４を形成する。誘電膜１４は、ＰＬＺＴ膜、ＰＺＴ膜またはＢＩＴ膜のような透明な強誘電膜より形成される。誘電膜１４を形成した後、誘電膜１４の結晶化のための所定のアニーリング工程を実施する。前記アニーリング工程は、後述する第１のボンディングバッド１８を形成した後に実施することも可能である。
【０１１０】
前記アニーリング工程は、誘電膜１４の結晶化工程であるので、高温の酸素雰囲気下で実施されるが、前記アニーリング工程は、トランジスタのような半導体素子を有さないものに対し実施するため、前記アニーリング工程で損傷されることはない。
【０１１１】
前記アニーリング工程後、誘電膜１４上に複数の第２電極１６を形成する。第２の電極１６は、スイッチング素子部Ｐ２に連結されるキャパシタの下部電極として使われる。複数の第２の電極１６は、所定の間隔をおいて形成する。このように、第２の電極１６を形成しつつ、第２の電極１６から離隔された誘電膜１４の第１整列キー形成領域Ａ１に、第１の整列キー（図示せず）が形成される。
【０１１２】
前記第１の整列キーは、後述するスイッチング素子部Ｐ２の層間絶縁層２２の所定領域に形成される第２の整列キー（図示せず）とマッチングされるように形成する。前記第１及び第２の整列キーは、キャパシタ部Ｐ１及びスイッチング素子部Ｐ２を正確に整列させるに使用される。
【０１１３】
また、第２の電極１６と共に誘電膜１４上に第１のボンディングバッド１８を形成する。第１のボンディングバッド１８は、第２の電極１６が形成されない誘電膜１４のエッジ領域に形成されるが、第２電極１６間の空間が広い場合は、第２電極１６間に形成することもある。第１のボンディングバッド１８は、第２の電極１６の厚さ以上に形成される。第１のボンディングバッド１８は、Ａｌ、Ｃｕ、Ｔｉ、Ｃｒ、Ｗ、Ａｕ、Ａｇ及びＮｉよりなる群から選択された何れか一つより形成される。
【０１１４】
このように、キャパシタ部Ｐ１を形成した後、別途の基板を準備して図１のスイッチング素子部Ｐ２を形成する。
【０１１５】
すなわち、図１８に示すように、第２の基板２４の所定領域上にポリシリコン膜２０を形成する。第２の基板２４は、キャパシタ部Ｐ１の第１の基板１０と同じ基板より形成される。ポリシリコン膜２０は、自然酸化膜が形成されることを防止するために、所定の装置、例えば、超高真空化学気相蒸着装置で形成される。
【０１１６】
このような装置を利用してポリシリコン膜２０をじかに形成することも可能であるが、第２の基板２４の所定領域上に非晶質シリコン膜を先に形成した後、これを結晶化させる方法で形成することもある。ポリシリコン膜２０の所定領域上にゲート積層物２３を形成する。
【０１１７】
ゲート積層物２３は、前記ポリシリコン膜２０の所定領域上にゲート絶縁膜２３ａ及びゲート電極２３ｂを順次積層して形成できる。ゲート積層物２３を形成した後、その周りのポリシリコン膜２０に導電性不純物を注入してソース領域Ｓ及びドレイン領域Ｄを形成する。ポリシリコン膜２０のゲート積層物２３下に位置する部分は、チャンネル領域である。これにより、第２の基板２４上にスイッチング素子Ｔが形成される。スイッチング素子Ｔは、ＴＦＴである。第２の基板２４上にスイッチング素子Ｔを覆う層間絶縁層２２を形成する。
【０１１８】
図１９は、図１８に示す積層体を簡略に示す図面である。図１９に示すように、層間絶縁層２２にドレイン領域Ｄを露出するためのビアホールｈ１を形成する。次に、ビアホールｈ１を導電性プラグ２６で塞ぐ。層間絶縁層２２上には、導電性プラグ２６と連結する金属ライン３０を形成する。なお、金属ライン３０は、Ａｌ、Ｃｕ、Ｔｉ及びＩＴＯよりなる群から選択された何れか一つより形成される。
【０１１９】
図１８及び図１９では、第２の基板２４上に形成された一つのスイッチング素子Ｔを示したが、実際には、図２０に示されたように、第２の基板２４上に複数のスイッチング素子Ｔが同時に形成される。
【０１２０】
また、図２０に示すように、層間絶縁層２２の第２の整列キー形成領域Ａ２には、キャパシタ部Ｐ１との整列のための第２の整列キー（図示せず）を形成する。前記第２整列キーには、金属ライン３０と同時にまたは別途に形成する。
【０１２１】
前記第２の整列キーは、層間絶縁層２２のエッジに所定の形に形成できるが、形成位置は、前記エッジに限定されることはない。前記第２の整列キーは、キャパシタ部Ｐ１に形成された第１の整列キーと正確にマッチングするように形成することが望ましい。
【０１２２】
このように、層間絶縁層２２の金属ライン３０と離隔された所定領域に第２のボンディングバッド３６を形成する。第２のボンディングバッド３６は、キャパシタ部Ｐ１に形成された第１のボンディングバッド１８と同じ物質により形成し、それに対向する位置に形成することが望ましい。第２のボンディングバッド３６は、層間絶縁層２２の前記所定の領域に所定深さの溝Ｇ１を形成した後、溝Ｇ１にボンディング用物質で塞ぐ段階を通じて形成できる。また、第２のボンディングバッド３６は、層間絶縁層２２の溝Ｇ１が形成された位置にビアホールを形成し、前記ビアホールにボンディング用物質で塞ぐ段階を通じて形成することも可能である。
【０１２３】
このように、スイッチング素子部Ｐ２を形成した後、既に形成したキャパシタ部Ｐ１とスイッチング素子部Ｐ２とを整列して両側を連結する。
【０１２４】
すなわち、図２１に示すように、スイッチング素子部Ｐ２の第２の基板２４の下面を、真空吸着機能を有する透明な第１のホルダー４０に吸着させる。第１ホルダー４０には、真空吸着のための垂直排気ライン４０ｂが形成されており、これに連結された水平排気ライン４０ａが形成されている。
【０１２５】
このような第１のホルダー４０の上面にマスク４４が形成される。マスク４４は、第２の基板２４が特定基板である場合、例えば、第２の基板２４がガラス基板である場合に、エキシマレーザ５０を利用してキャパシタ部Ｐ１とスイッチング素子部Ｐ２を連結するために使用する。
【０１２６】
したがって、マスク４４は、第２の基板２４の種類によって選択的に設けられる。マスク４４は、エキシマレーザ５０を遮光する遮光領域４４ａとレーザを透過させる光透過領域４４ｂを有する。光透過領域４４ｂを通じてエキシマレーザ５０が、キャパシタ部Ｐ１とスイッチング素子部Ｐ２とが接触する部分に照射され、これ以外の部分は遮光領域４４ａによって保護される。
【０１２７】
次に、キャパシタ部Ｐ１の下面、すなわち、第１の基板１０の下面を、真空吸着機能を有する第２のホルダー４２に吸着させる。第２のホルダー４２には、真空吸着のための垂直排気ライン４２ａが形成されている。
【０１２８】
スイッチング素子部Ｐ２とキャパシタ部Ｐ１とを、それぞれ第１のホルダー４０と第２のホルダー４２とに真空吸着させた状態で、第１のホルダー４０を第２のホルダー４２の上側に移動させる。次いで、第１のホルダー４０及び／または第２ホルダー４２に設けられたアライナー、例えば、トラックアライナーを利用してキャパシタ部Ｐ１とスイッチング素子部Ｐ２とにそれぞれ形成された前記第１整列キーと前記第２の整列キーを正確にマッチングさせる。この過程で、第１のボンディングバッド１８及び第２のボンディングバッド３６も整列される．
【０１２９】
このような整列が完了した後、図２２に示すように、第１ホルダー４０を下方に下げてスイッチング素子部Ｐ２とキャパシタ部Ｐ１とを接触させる。この接触により、スイッチング素子部Ｐ２に設けられた金属ライン３０とキャパシタ部Ｐ１に設けられた第２の電極１６とが接触する。
【０１３０】
このように、キャパシタ部Ｐ１とスイッチング素子部Ｐ２とを接触させた後、超高真空状態が維持される所定の熱処理装置を利用して、前記接触された結果物を急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ：ＲＴＡ）を施すことにより、金属ライン３０と第２の電極１６が連結される。
【０１３１】
この過程で、キャパシタ部Ｐ１の第１のボンディングバッド１８とスイッチング素子部Ｐ２の第２のボンディングバッド３６が連結される。前記ＲＴＡ過程での熱処理温度は、使われる基板の種類によって異なる。例えば、第２電極１６がＡｌよりなる電極である場合、前記熱処理温度は６５０℃ほどであるが、第２電極１６がＩＴＯよりなる電極である場合、この温度以外で熱処理される。
【０１３２】
一方、第１のホルダー４０は透明であるため、第２の電極１６と金属ライン３０を連結する場合は、前記ＲＴＡ方法以外に、第２電極１６と金属ライン３０の接触された部分Ａ３にエキシマレーザ５０を照射する方法で連結することも可能である。
【０１３３】
よって、第１のホルダー４０の上面には、前述のごとく、マスク４４が設けられる。エキシマレーザ５０を照射する方法は、前述のごとく、第２の基板２４がガラス基板である場合に適用することが望ましいが、第２の基板２４が透明であり、また、エキシマレーザ５０に対する吸収率が高くない基板である場合は、第２の基板２４がガラス基板ではなくても、前記エキシマレーザ５０を利用したボンディング方法を利用することも可能である。
【０１３４】
前記ＲＴＡ方法とエキシマレーザ５０とを照射する方法は、同時に行われる。例えば、前記熱処理装置を利用して第２の電極１６と金属ライン３０の連結を開始すると同時に、マスク４４を介してエキシマレーザ５０を照射できる。これにより、前記熱処理過程の温度を低くすること、またボンディング時間も短縮することが可能である。
【０１３５】
前記のように、キャパシタ部Ｐ１とスイッチング素子部Ｐ２を連結した後、第１のホルダー４０及び第２のホルダー４２を除去する。次に、図２３に示すように、第２の基板２４の上面を所定の研磨装置、例えば、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈ：ＣＭＰ）装置を利用して研磨する。前記研磨は、第２の基板２４が所望の厚さになるまで実施する。図２３で、２４ａは、前記研磨で第２の基板２４が除去された部分を表す。
【０１３６】
前記研磨後には、図２４に示すように、第２の基板２４及び層間絶縁層２２にスイッチング素子Ｔのソース領域Ｓを露出するビアホールｈ３を形成し、ビアホールｈ３を導電性プラグ２８で塞ぐ。次に、図１に示したように、第２の基板２４の上面に導電性プラグ２８と接触するようにビットラインＢ／Ｌを形成する。ビットラインＢ／Ｌは、図２６に示すように、所定の間隔をおいて平行に形成する。
【０１３７】
一方、図２５に示すように、第２の電極１６と金属ライン３０は、前記ＲＴＡ方法やレーザ照射方法を利用する代わりに、ソルダーバンプ６０を使用して連結する。この場合に、第２電極１６と金属ライン３０との間の連結力は十分に確保されうるので、キャパシタ部Ｐ１に設けられた第１のボンディングバッド１８及びスイッチング素子部Ｐ２に設けられた第２のボンディングバッド３６は不要となる。
【０１３８】
＜第７の実施形態＞
第７の実施形態においては、第６の実施形態による製造方法で形成した第１のＦＲＡＭ層上に、第２のＦＲＡＭ層を少なくとも一層さらに積層する場合について説明する。
【０１３９】
第７の実施形態によるＦＲＡＭの製造方法は、２通りの方法に分けられる。第１の方法は、前記第２のＦＲＡＭ層を前記第１のＦＲＡＭ層上に直接積層する方法であり、第２の方法は、層間絶縁層を介して第１及び第２のＦＲＡＭ層を順次積層する方法である。
まず、前記第１の方法について説明する。
【０１４０】
図２７に示すように、ビットラインＢ／Ｌ間の第２の基板２４上に第２のＦＲＡＭ層用の下部電極４８を形成する。キャパシタンスを考慮する時、下部電極４８は、最大限広く形成することが望ましい。次いで、第２の基板２４上にビットラインＢ／Ｌ及び下部電極４８を覆う強誘電膜５０を形成する。この過程を、図２７を２８−２８´方向に切開した断
面図２８に示す。
【０１４１】
次に、図２９に示すように、強誘電膜５０上に上部電極５２を形成してキャパシタ層ＣＬを形成する。この時、上部電極５２と共に強誘電膜５０のエッジに第３のボンディングパッド５４を形成する。
【０１４２】
次に、前述したように、複数のＴＦＴ（薄膜トランジスタ）Ｔを有するスイッチング素子部Ｐ３を別に形成した後、スイッチング素子部Ｐ３を前記キャパシタ層ＣＬに付着する。このとき、スイッチング素子部Ｐ３の第２のボンディングバッド３６とキャパシタ層ＣＬの第３ボンディングパッド５４とが付着され、スイッチング素子部Ｐ３の金属ライン３０とキャパシタ層ＣＬの上部電極５２とが付着される。
【０１４３】
このような付着は、スイッチング素子部Ｐ３をキャパシタ層ＣＬに接触させた後、両側に所定の圧力を加えた状態で接触した結果物を所定の温度、例えば１５０℃ほどの温度に所定時間加熱することにより可能となる。スイッチング素子部Ｐ３の金属ライン３０とキャパシタ層ＣＬの上部電極５２との間の接触面積が広い場合、これらの付着力のみでもスイッチング素子部Ｐ３とキャパシタ層ＣＬと強力に結合される。
【０１４４】
したがって、この場合においては、スイッチング素子部Ｐ３の第２のボンディングバッド３６とキャパシタ層ＣＬの第３のボンディングパッド５４は形成されない。このような付着過程を通じて、第１のＦＲＡＭ層ＦＭ１上に第２のＦＲＡＭ層ＦＭ２を形成する過程が完了する。第２のＦＲＡＭ層ＦＭ２のビットラインＢ／Ｌは、図２６に示すような形で形成される。
【０１４５】
前述したような第２のＦＲＡＭ層ＦＭ２の形成過程を繰り返すことにより、第２のＦＲＡＭ層ＦＭ２の上に、第３のＦＲＡＭ層と第４のＦＲＡＭ層がさらに形成される。
【０１４６】
次に、第１のＦＲＡＭ層及び第２のＦＲＡＭ層ＦＭ２の間に、層間絶縁層を形成する過程である前記第２の方法について説明する。図３０に示すように、第６の実施形態によって第１のＦＲＡＭ層ＦＭ１を形成した後、第２の基板２４上にビットライン（図２６のＢ／Ｌ）を覆う層間絶縁層６０を形成する。次いで、層間絶縁層６０上に、下部電極４８、強誘電体層５０及び上部電極５２を形成する。なお、前記上部電極５２を形成するときに、第３ボンディングパッド５４も同時に形成する。
【０１４７】
上部電極５２と下部電極４８とは垂直に交差するように形成する。層間絶縁層６０上にビットラインＢ／Ｌが形成されていないので、下部電極４８は、図２７に示すように、ビットラインＢ／Ｌ間の第２の基板２４上に形成するときに比べて、より広く形成することが可能である。キャパシタ層ＣＬにおける符号Ａ１は、整列キーを形成する領域を表す。
【０１４８】
このようにキャパシタ層ＣＬを形成した後、ビットラインが形成されないスイッチング素子部Ｐ２を別に形成する。第１のＦＲＡＭ層ＦＭ１を形成するときと同じ方法で第１のＦＲＡＭ層ＦＭ１上に形成したキャパシタ層ＣＬに、ビットラインが形成されないスイッチング素子部Ｐ２を付着する。
【０１４９】
次に、図３１に示すように、第２の基板２４にソース領域Ｓを露出するビアホールｈ３を形成し、前記ビアホールｈ３を導電性プラグで塞ぐ。そして、第２の基板２４上に前記導電性プラグと接触するビットラインＢ／Ｌを形成する。前記第２の方法は、本発明の第３の実施形態に示すＦＲＡＭ（図４参照）の製造方法を説明したものである。
【０１５０】
＜第８の実施形態＞
本発明の第４の実施形態に示すＦＲＡＭ（図１０参照）の製造方法について説明する。図３２に示すように、第７の実施形態における第１の方法と同様に、第１の基板１０上に第１の電極１２、強誘電膜１２及び第２電極１４を順次形成してキャパシタ部Ｐ１を形成する。キャパシタ部Ｐ１を形成する過程で、第１の整列形成領域Ａ１にスイッチング素子部Ｐ２の第２整列キーとマッチングされる第１の整列キーを形成する。第２の電極１６を形成するとき、第１のボンディングバッド１８が同時に形成される。
【０１５１】
次に、図３３に示すように、別の第３の基板６８上に複数のＴＦＴ（薄膜トランジスタ） Ｔを形成し、また、第３の基板６８の第２の整列形成領域Ａ２に第２の整列キーを形成する。次に、第３の基板６８上にＴＦＴ（薄膜トランジスター） Ｔを覆う層間絶縁層７２を形成する。
【０１５２】
そして、層間絶縁層７２にＴＦＴ薄膜トランジスタ）Ｔのドレイン領域Ｄを露出するビアホールｈ４を形成する。ビアホールｈ４は、ＴＦＴ（薄膜トランジスタ）Ｔの半分数である。すなわち、ビアホールｈ４は、ＴＦＴ薄膜トランジスタ）Ｔごとに形成せずに、一つ置きに形成する。
【０１５３】
このように、ビアホールｈ４を形成した後、ビアホールｈ４を導電性プラグ７８で塞ぐ。ビアホールｈ４を形成する過程で、層間絶縁層７２の所定領域、望ましくは、エッジに所定深さの溝Ｇ２を形成し、溝Ｇ２にキャパシタ部Ｐ１のボンディングパッド１８と連結される第４ボンディングパッド８０とを塞ぐ。
【０１５４】
第４のボンディングパッド８０は、層間絶縁層７２の外部に突出するように形成する。このような層間絶縁層７２上に導電性プラグ７８と接触する金属層（図示せず）を形成した後、写真工程及びエッチング工程により前記金属層をパターニングする。その結果、層間絶縁層７２上に導電性プラグ７８と接触する金属ライン７４が形成される。これにより、ＴＦＴ（薄膜トランジスター）層が形成される。
【０１５５】
一方、後工程でのＴＦＴ（薄膜トランジスタ）とビットラインとの連結、及び前記ビットラインと接触しないＴＦＴ（薄膜トランジスタ）と下部電極との連結を考慮したとき、ＴＦＴ（薄膜トランジスタ）Ｔのドレイン領域Ｄは、図３４に示すように、チャンネル領域Ｃｈに垂直に延長する。この場合、後工程で形成されるビットラインＢ／Ｌは、ドレイン領域Ｄの延長された部分ＤＥを除くＴＦＴ全体を横切るように形成し、下部電極９６は、ビットラインＢ／Ｌと接触しないドレイン領域Ｄの延長された部分ＤＥ上を跨るように、ビットラインＢ／Ｌに対し平行に形成される。
【０１５６】
図３５に示すＴＦＴ（薄膜トランジスタ）におけるドレイン領域Ｄとソース領域Ｓの形状は、図３４に示す場合と対照的であり、ＴＦＴ（薄膜トランジスタ）のドレイン領域Ｄはそのままの状態で、ソース領域Ｓが延長している。この場合には、後工程で形成されるビットラインＢ／Ｌは、ソース領域Ｓの延長部分ＢＥの上側を跨るようにように形成し、下部電極９６は、ビットラインＢ／Ｌと接触しないソース領域Ｓの延長する部分ＢＥを除き、ＴＦＴ（薄膜トランジスタ）全体に跨るように形成される。
【０１５７】
次に、図３６に示すように、図３２に示すキャパシタ部Ｐ１に、図３３に示すＴＦＴ（薄膜トランジスタ）層を付着させる。両者の付着は、前述したキャパシタ部Ｐ１とスイッチング素子部Ｐ２とのボンディング方法によるものである。キャパシタ部Ｐ１にＴＦＴ（薄膜トランジスタ）層を付着させた後、第３の基板６８の裏面を研磨して肉厚を薄くする。符号６８ａは、前記研磨で第３の基板６８が研磨された部分を示す。
【０１５８】
次に、図３７に示すように、肉厚を薄くした第３の基板６８にＴＦＴ（薄膜トランジスタ）Ｔのソース領域Ｓを露出するビアホールｈ５を形成し、図３８に示すように、ビアホールｈ５を導電性プラグ８２で塞ぐ。第３の基板６８上に導電性プラグ８２を覆うビットラインＢ／Ｌを形成する。
一方、ＴＦＴ（薄膜トランジスタ）Ｔは、多様な形態に形成できる。例えば、一般の構造を有する積層体にドレイン及びソース領域を形成し、ドレイン領域とソース領域のうちいずれか一つを延長させることも可能である。
【０１５９】
このようなＴＦＴの多様な形態と後続工程で形成される下部電極との関係を考慮して、ビットラインＢ／Ｌは、多様なレイアウトを有するように形成することも可能である。
【０１６０】
例えば、図３９に示すように、ＴＦＴ（薄膜トランジスタ）Ｔのドレイン領域Ｄを延長した場合に、ビットラインＢ／Ｌは、延長された領域を除くドレイン領域Ｄ、チャンネル領域Ｃｈ及びソース領域Ｓ上に跨るように形成することも可能である。
【０１６１】
後工程で形成されるキャパシタの下部電極９６は、キャパシタ部Ｐ１と連結されないＴＦＴ（薄膜トランジスタ）Ｔ１のドレイン領域Ｄの延長部分に接触するように形成することが望ましい。このために、第３の基板６８にＴＦＴ（薄膜トランジスタ）Ｔ１のドレイン領域Ｄの延長部分が露出されるビアホールｈ７を形成した後、ビアホールｈ７を導電性プラグ１０２で塞ぐ工程を進める。
【０１６２】
そして、下部電極９６は、導電性プラグ１０２と接触するように形成する。図４３に示すように、スイッチング素子部Ｐ４と上部キャパシタ層ＣＬ１との間に層間絶縁層８４を形成する場合、ビアホールｈ７は、層間絶縁層８４を貫通するように形成する。図３８は、図３９を３８−３８´方向に切断した断面図である。
【０１６３】
一方、ＴＦＴ（薄膜トランジスタ）を、一般構造を有する積層体に形成する場合、すなわち、ＴＦＴ（薄膜トランジスタ）のドレイン領域とソース領域とを延長しない場合、ビットラインＢ／Ｌは、少なくとも２つの場合に形成できる。
【０１６４】
第１の場合、図４０に示すように、ビットラインＢ／Ｌ１を、ＦＴＴ（薄膜トランジスタ）ＴとＴＦＴ（薄膜トランジスタ）Ｔ１の両者から離れた位置に、且つ、両者と平行になる位置に形成する。このとき、ビットラインＢ／Ｌ１のソース領域Ｓと対向する部分にソース領域Ｓに向かいあう突起Ｐ１１を同時に形成する。ビットラインＢ／Ｌ１は、突起Ｐ１１を介してソース領域Ｓに連結される。ビットラインＢ／Ｌ１の向かいあう側には、ＴＦＴ（薄膜トランジスタ）Ｔ、及びＴＦＴ（薄膜トランジスタ）Ｔ１と離隔される下部電極９７が、ＴＦＴ（薄膜トランジスタ）Ｔ，Ｔ１と平行に形成される。この過程で、下部電極９７のドレイン領域Ｄと対向する部分にキャパシタ部Ｐ１と連結されていないＴＦＴ（薄膜トランジスタ）Ｔ１のドレイン領域Ｄに向かって突出する突起Ｐ２２を共に形成する。下部電極９７は、突起Ｐ２２とビアホールｈ７とを充填する導電性プラグ１０２を通じてＴＦＴ（薄膜トランジスタ）Ｔ１のドレイン領域Ｄに連結する。
【０１６５】
一方、図４０に示すように、キャパシタ部Ｐ１と連結されたＴＦＴ（薄膜トランジスタ）Ｔと下部電極９７とは連結されていないので、第３の基板６８には、ＴＦＴ（薄膜トランジスタ）Ｔと下部電極９７とのコンタクトのためのいかなるビアホールも形成されない。したがって、下部電極９７は、ビットラインＢ／Ｌ１と接触しない範囲内でＴＦＴ（薄膜トランジスター）Ｔの上側の第３の基板６８上に拡張され、それにより、下部電極９７の面積はさらに広くなる。
【０１６６】
第２の場合、図４１に示すように、ビットラインＢ／Ｌ１を、ＴＦＴ（薄膜トランジスタ）Ｔ及びＴＦＴ（薄膜トランジスタ）Ｔ１上を跨るように、また、ＴＦＴ（薄膜トランジスタ）Ｔ１のドレイン領域Ｄを避けるように形成する。この場合には、下部電極９７は、図４０に示すように形成する。
【０１６７】
一方、図４１で、下部電極９７とビットラインＢ／Ｌ２のレイアウトを変えて形成することも可能である。例えば、ビットラインＢ／Ｌ２を、図４０に示したような形態に形成し、下部電極９７は、ＴＦＴ（薄膜トランジスタ）Ｔ及びＴＦＴ（薄膜トランジスタ）Ｔ１上を通過するように形成するが、ソース領域Ｓを避けるように形成する。
【０１６８】
前述した第１の場合及び第２の場合は、ビットラインＢ／Ｌと下部電極９６または９７とが同一面上に、すなわち第３の基板６８上に形成する場合の他に、図４３に示すように、層間絶縁層８４を介して異なる面上に形成することも可能である。
【０１６９】
次に、図３８に示すように、第３の基板６８上にビットラインＢ／Ｌを形成した後には、ビットラインＢ／Ｌ間の第３の基板６８上に下部電極（図示せず）を形成する。すなわち、第３の基板６８上にビットラインＢ／Ｌと下部電極とを共に形成する。ビットラインＢ／Ｌは、図４０に示した突起Ｐ１１を有するビットラインＢ／Ｌ１またはドレイン領域Ｄを避けるビットラインＢ／Ｌ２である。
【０１７０】
次に、図４２に示すように、第３の基板６８上にビットラインＢ／Ｌと下部電極とを覆う強誘電膜９８を形成する。そして、強誘電膜９８上に上部電極１００を形成する。上部電極１００は、前記下部電極と垂直に形成する。これにより、垂直に積層された複数の不揮発性メモリセルを含む第１積層ＦＲＡＭ層ＳＦＭ１が形成される。
【０１７１】
図４２における符号Ｃで表した積層物の側面は、図１４に示すとおり、ビットラインＢ／Ｌ，Ｂ／Ｌ１またはＢ／Ｌ２と下部電極９６または９７とが第３の基板６８上に形成されている。
【０１７２】
図４３に示すように、第１積層ＦＲＡＭ層ＳＦＭ１のキャパシタ層ＣＬ１とスイッチング素子部Ｐ４との間に層間絶縁層８４がさらに形成される。この場合に、下部電極８６とビットラインＢ／Ｌとは、図３９ないし図４１に示すような積層体に形成できることの他に、図４４に示したように、下部電極８６をビットラインＢ／Ｌ１の直上側に形成することも可能ある。また、図４２のビットラインＢ／Ｌ２の代わりに、図４４に示すビットラインＢ／Ｌ１を使用することも可能である。
【０１７３】
一方、図４２または図４３に示したような第１積層ＦＲＡＭ層ＳＦＭ１上に、図１５に示すように、第２の積層ＦＲＡＭ層ＳＦＭ２をさらに形成することも可能であり、第２の積層ＦＲＡＭ層ＳＦＭ２上に第３の積層ＦＲＡＭ層、第４の積層ＦＲＡＭ層をさらに形成することも可能である。
【０１７４】
第１のＦＲＡＭ層ＦＭ１または第１の積層ＦＲＡＭ層ＳＦＭ１上に一層以上の同じＦＲＡＭ層をさらに積層する場合、第１の基板１０のようなベース基板の裏面に形成した整列キーを利用して二つのＦＲＡＭ層を整列した後、二つのＦＲＡＭ層を付着させる。ベース基板の裏面に整列キーを形成し、これを利用する整列過程は、２つのＦＲＡＭ層を積層する場合だけでなく、第１のＦＲＡＭ層ＦＭ１のキャパシタ部Ｐ１とスイッチング素子部Ｐ２との整列過程及び第１の積層ＦＲＡＭ層ＳＦＭ１のキャパシタ部Ｐ１とスイッチング素子部Ｐ４の整列過程にも利用できる。
【０１７５】
また、第１のＦＲＡＭ層ＦＭ１のキャパシタ部Ｐ１とスイッチング素子部Ｐ２とは、ソルダーバンプを通じてボンディングされるが、第１の積層ＦＲＡＭ層ＳＦＭ１のキャパシタ部Ｐ１とスイッチング素子部Ｐ４ともソルダーバンプを利用してボンディングすることができる。
【０１７６】
前記様々な製造方法で、ＦＲＡＭ層のキャパシタ部とスイッチング素子部とのボンディングが完了した後、両部のエッジを密封処理する。密封処理は、積層構造にも適用できる。また、必要な場合、密封は大気圧より低い圧力で実施できる。これにより、キャパシタ部Ｐ１とスイッチング素子部Ｐ２との間に存在するガスを除去することが可能である。
【０１７７】
前述したように、ＴＦＴ（薄膜トランジスタ）が含まれたスイッチング素子部と強誘電膜キャパシタが含まれたキャパシタ部とを備える本発明のＦＲＡＭの製造方法は、前記キャパシタ部と前記スイッチング素子部とを別個に形成した後、形成された結果物をボンディングして形成する。
【０１７８】
前記説明で多くの事項が具体的に記載されているが、それらは発明の範囲に限定されるものではない。例えば、当業者ならば、スイッチング素子としてトップゲート型ＴＦＴ（薄膜トランジスタ）の代わりに、ボトムゲート型ＴＦＴ（薄膜トランジスタ）を利用することも可能ある。
【０１７９】
また、一般誘電膜が使われたキャパシタとＴＦＴ（薄膜トランジスタ）とを含むＲＡＭ（ランダム・メモリー・アクセス）にも、前述した本発明の技術的思想を適用できる。したがって、本発明の範囲は、説明された実施形態に限定されるものではなく、技術思想から逸れない範囲において改変が可能である。
【産業上の利用可能性】
【０１８０】
本発明は、メモリ装置、特に不揮発性メモリ装置が使われる全ての電子製品、例えば、各種コンピュータ、メモリスティック、外装型メモリ装置、デジタルカメラ、カムコーダ、携帯電話、ＰＤＡ（携帯情報端末）、ＧＰＳ（グローバル位置測定システム）、ＭＰ３プレイヤ、ＣＤ及びＤＶＤプレイヤ、デジタル家電製品などに使用することが可能である。
【図面の簡単な説明】
【０１８１】
【図１】本発明の第１実施例による電子素子の一つであるＦＲＡＭの断面図である。
【図２】本発明の第２実施例による電子素子の一つであるＦＲＡＭの断面図である。
【図３】図２に示したＦＲＡＭで、ＴＦＴが形成された第２の基板、第２の基板に形成されたビットライン及び下部電極に対する斜視図である。
【図４】本発明の第３実施例による電子素子の断面図である。
【図５】図４に示した電子素子の“Ｂ”部分に対する側面図である。
【図６】本発明の第４実施例による電子素子の断面図である。
【図７】図６に示した電子素子で、ＴＦＴのドレイン領域が拡張された場合に、ビットラインの備えられた形態を示す平面図である。
【図８】図６に示した電子素子で、ＴＦＴのドレイン領域が拡張された場合に、ビットラインと下部電極との備えられた形態を示す平面図である。
【図９】図６に示した電子素子で、ＴＦＴのドレイン領域、ソース領域及びチャンネル領域が通常的な形態で備えられた場合に、ビットラインと下部電極との備えられた形態を示す平面図である。
【図１０】図６に示した電子素子で、ＴＦＴを含む第４部分と上部キャパシタ層との間で層間絶縁層が排除されて、ビットラインと上部キャパシタ層の下部電極とが同一面に形成された場合を示す断面図である。
【図１１】図１０に示した電子素子で、ＴＦＴのドレイン領域が拡張された場合に、ビットラインと上部キャパシタ層の下部電極とが同一面に備えられた形態を示す平面図である。
【図１２】図１０に示した電子素子で、ＴＦＴのドレイン領域、ソース領域及びチャンネル領域が通常的な形態で備えられた場合に、ビットラインと上部キャパシタ層の下部電極とが同一面に備えられた形態を示す平面図である。
【図１３】図１０に示した電子素子で、ＴＦＴのドレイン領域、ソース領域及びチャンネル領域が通常的な形態で備えられた場合に、ビットラインと上部キャパシタ層の下部電極とが同一面に備えられた形態を示す平面図である。
【図１４】図１０に示した電子素子の“Ｃ”部分に対する側面図である。
【図１５】本発明の第５実施形態による電子素子の断面図である。
【図１６】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図１７】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図１８】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図１９】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図２０】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図２１】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図２２】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図２３】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図２４】本発明の第１実施形態による電子素子の製造方法を段階別に示す断面図である。
【図２５】本発明の第１実施形態による電子素子の製造方法で、キャパシタ部とスイッチング素子部とをソルダーバンプを使用してボンディングした場合を示す断面図である。
【図２６】本発明の第１実施形態による電子素子の製造方法で、ビットラインが形成された面に対する平面図である。
【図２７】本発明の第２実施形態による電子素子の製造方法のうち、第１実施形態による製造方法と異なる部分を段階別に示す断面図である。
【図２８】本発明の第２実施形態による電子素子の製造方法のうち、第１実施形態による製造方法と異なる部分を段階別に示す断面図である。
【図２９】本発明の第２実施例による電子素子の製造方法のうち、第１実施形態による製造方法と異なる部分を段階別に示す断面図である。
【図３０】本発明の第２実施形態による電子素子の製造方法のうち、第１実施形態による製造方法と異なる部分を段階別に示す断面図である。
【図３１】本発明の第３実施形態による電子素子の製造方法を説明するための断面図である。
【図３２】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３３】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３４】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３５】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３６】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３７】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３８】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図３９】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図４０】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図４１】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図４２】第４実施形態による電子素子の製造方法を段階別に示す断面図である。
【図４３】本発明の第４実施形態による電子素子の製造方法で、ＴＦＴ層と上部キャパシタ層との間に層間絶縁層をさらに形成した場合を示す断面図である。
【図４４】図４３に示す電子素子の製造方法で、ビットラインと上部キャパシタ層の下部電極とが重畳されるように形成する場合を示す平面図である。
【符号の説明】
【０１８２】
１０    第１の基板
１２    第１の電極
１４    誘電膜
１６    第２電極
１８    第１のボンディングバッド
２２    層間絶縁層
２３ａ    ゲート絶縁膜
２３ｂ    ゲート電極
２４    第２の基板
２６    導電性プラグ
３０    金属ライン
３６    第２のボンディングバッド
Ｐ１    キャパシタ部
Ｐ２    スイッチング素子部
Ｓ    ソース領域
Ｄ    ドレイン領域
Ｃｈ    チャンネル領域
【図１】
2005197732.tif 000003
【図２】
2005197732.tif 000004
【図３】
2005197732.tif 000005
【図４】
2005197732.tif 000006
【図５】
2005197732.tif 000007
【図６】
2005197732.tif 000008
【図７】
2005197732.tif 000009
【図８】
2005197732.tif 000010
【図９】
2005197732.tif 000011
【図１０】
2005197732.tif 000012
【図１１】
2005197732.tif 000013
【図１２】
2005197732.tif 000014
【図１３】
2005197732.tif 000015
【図１４】
2005197732.tif 000016
【図１５】
2005197732.tif 000017
【図１６】
2005197732.tif 000018
【図１７】
2005197732.tif 000019
【図１８】
2005197732.tif 000020
【図１９】
2005197732.tif 000021
【図２０】
2005197732.tif 000022
【図２１】
2005197732.tif 000023
【図２２】
2005197732.tif 000024
【図２３】
2005197732.tif 000025
【図２４】
2005197732.tif 000026
【図２５】
2005197732.tif 000027
【図２６】
2005197732.tif 000028
【図２７】
2005197732.tif 000029
【図２８】
2005197732.tif 000030
【図２９】
2005197732.tif 000031
【図３０】
2005197732.tif 000032
【図３１】
2005197732.tif 000033
【図３２】
2005197732.tif 000034
【図３３】
2005197732.tif 000035
【図３４】
2005197732.tif 000036
【図３５】
2005197732.tif 000037
【図３６】
2005197732.tif 000038
【図３７】
2005197732.tif 000039
【図３８】
2005197732.tif 000040
【図３９】
2005197732.tif 000041
【図４０】
2005197732.tif 000042
【図４１】
2005197732.tif 000043
【図４２】
2005197732.tif 000044
【図４３】
2005197732.tif 000045
【図４４】
2005197732.tif 000046