(57)【要約】【課題】フローティングゲート用ポリシリコン層をドーフトポリシリコン層とアンドーフトポリシリコン層の積層構造で形成することにより、誘電体膜を形成する過程又は他の後続工程でポリシリコン層と誘電体膜の界面でポリシリコン層が酸化することを防止することができるフラッシュメモリ素子の製造方法を提供する。【解決手段】フローティングゲート用シリコン層を形成し誘電体膜を形成する前に、シリコン層の全体表面に酸化防止膜を形成する。【選択図】図５
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【特許請求の範囲】
【請求項１】
フローティングゲート用シリコン層を形成し誘電体膜を形成する前に、シリコン層の全体表面に酸化防止膜を形成するフラッシュメモリ素子の製造方法。
【請求項２】
前記シリコン層の下部はドーフトシリコン層で形成され、シリコン層の上部はアンドーフトシリコン層で形成される請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
半導体基板の素子分離領域が露出するトンネル酸化膜、第１シリコン層及びパッド窒化膜を積層構造で形成する段階と、
前記素子分離領域にトレンチを形成する段階と、
全体上部に絶縁物質層を形成した後、前記パッド窒化膜上の絶縁物質層を除去して前記トレンチに素子分離膜を形成する段階と、
前記パッド窒化膜を除去する段階と、
全体上部に、下部はドーフトシリコン層からなり上部はアンドーフトシリコン層からなる第２シリコン層を形成する段階と、
前記素子分離膜の中央部分を露出させ、縁部が前記素子分離膜と重畳するように第２シリコン層をパターニングする段階と、
前記第２シリコン層の全体表面に酸化防止膜を形成する段階と、
前記第２シリコン層を含んだ全体上部に誘電体膜、第３シリコン層及びシリサイド層を順次形成する段階と、
コントロールゲートマスクを用いたエッチング工程で前記シリサイド層及び前記第２シリコン層をパターニングしてコントロールゲートを形成した後、自己整列工程で前記第１及び前記第２シリコン層をパターニングしてフローティングゲートを形成する段階とを含むフラッシュメモリ素子の製造方法。
【請求項４】
前記第１シリコン層がアンドーフト非晶質シリコン層又はポリシリコン層で形成される請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記第１シリコン層がＳｉＨ４をソースガスとして形成され、４５０℃〜６００℃の温度と０.１Ｔｏｒｒ〜３Ｔｏｒｒの低圧条件でＬＰＣＶＤ法によって形成される請求項３または４記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記トレンチを形成した後、前記絶縁物質層を形成する前に、
水素アニーリングによって前記トレンチの上部及び底面のエッジを丸く形成する段階と、
洗浄工程によって、前記トレンチの側壁及び底面に形成された自然酸化膜を除去しながら前記トンネル酸化膜の露出した側面を目標量だけ除去してチャンネル幅を調節する段階と、
前記トンネル酸化膜の露出した側面を保護するために、全体上部にＨＴＯ薄膜からなるライナー酸化膜を形成する段階とをさらに含む請求項１記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記水素アニーリングが６００℃〜１０５０℃の温度と５０Ｔｏｒｒ〜３８０Ｔｏｒｒの低圧で急速熱処理方式によって行われ、１００ｓｃｃｍ〜２０００ｓｃｃｍの水素が供給される請求項５記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記ドーフトシリコン層が、４８０℃〜６２０℃の温度と０.１〜３Ｔｏｒｒの圧力条件でＳｉＨ４及びＳｉ２Ｈ６のいずれか一方とＰＨ３ガスを用いたＬＰＣＶＤ法で形成される請求項１または３記載のフラッシュメモリ素子の製造方法。
【請求項９】
前記アンドーフトシリコン層がＳｉＨ４及びＳｉ２Ｈ６のいずれか一方で形成され、５１０℃〜５５０℃の温度と０.１Ｔｏｒｒ〜３ｔｏｒｒの圧力条件でＬＰＣＶＤによって形成される請求項１または３記載のフラッシュメモリ素子の製造方法。
【請求項１０】
前記アンドーフトシリコン層は、前記ドーフトシリコン層の形成時に前記ドーフトシリコン層が目標の厚さだけ形成されると、同一のチャンバ内で真空の破壊なく不純物ドーピングのための添加ガスの供給だけを遮断するインシチュー方式で形成される請求項１または３記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記ドーフトシリコン層が前記アンドーフトシリコン層より４倍〜９倍厚く形成される請求項１または３記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記第２シリコン層をパターニングする段階は、
全体上部にキャッピング窒化膜を順次形成する段階と、
前記素子分離膜上の前記第２シリコン層が露出するように、前記キャッピング窒化膜をパターニングする段階と、
露出した前記第２シリコン層上の前記キャッピング窒化膜の側壁にスペーサ窒化膜を形成する段階と、
露出した領域の前記第２シリコン層を除去する段階と、
前記スペーサ窒化膜及び前記キャッピング窒化膜を除去する段階とを含む請求項１記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記酸化防止膜が窒化物系列の物質で形成される請求項１または３記載のフラッシュメモリ素子の製造方法。
【請求項１４】
前記酸化防止膜が前記第２シリコン層の表面を窒化処理する方式で形成される請求項１または３記載のフラッシュメモリ素子の製造方法。
【請求項１５】
前記窒化処理は、前記第２シリコン層を形成した後、インシチュー又はエクスシチューでＮＨ３雰囲気またはＮ２／Ｈ２雰囲気且つ２００℃〜５００℃で１分〜１０分間プラズマを用いて前記第２シリコン層の表面を窒化させる請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記窒化処理が、急速熱工程を用いてＮＨ３雰囲気且つ７００℃〜９００℃でアニーリングを行う方式で行われる請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１７】
前記窒化処理がＮＨ３雰囲気の電気炉で５５０℃〜８００℃で行われる請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１８】
前記誘電体膜を形成するために前記半導体基板をボートにロードする際、ボートローディング温度が常温〜３００℃である請求項１または３記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、特に、フローティングゲートと誘電体膜の界面特性を向上させるためのフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
最近、データフラッシュ(DATA Flash)素子の実現において、ＳＡ−ＳＴＩ(Self Aligned Shallow Trench Isolation)工程を用いて素子分離膜を形成しているが、その方法を簡単に説明すると、次の通りである。まず、トンネル酸化膜、第１ポリシリコン層及びパッド窒化膜を順次形成した後、素子分離領域のパッド窒化膜、第１ポリシリコン層及びパッド酸化膜をエッチングし、半導体基板までエッチングしてトレンチを形成する。次に、トレンチを絶縁物質で埋め込んでＳＴＩ(Shallow Trench Isolation)構造の素子分離膜を形成する。
【０００３】
その後、全体構造上に不純物のドープされた第２ポリシリコン層を形成し、素子分離膜上の第２ポリシリコン層の一部をエッチングする。次いで、第２ポリシリコン層を含んだ全体構造上にＯＮＯ誘電体膜、第３ポリシリコン層及びシリサイド層を順次形成した後、コントロールゲートマスクを用いたエッチング工程でパターニングを行う。これにより、第１及び第２ポリシリコン層からなるフローティングゲートが形成され、第３ポリシリコン層からなるコントロールゲートが形成されることにより、フラッシュメモリセルが製造される。
【０００４】
前記ＯＮＯ誘電体膜は、第１酸化膜／窒化膜／第２酸化膜の積層構造で形成され、酸化膜はＤＣＳ−ＨＴＯで形成される。この際、第１酸化膜を形成するために半導体基板を高温のボート(Boat)にロードする過程で第２ポリシリコン層の界面に不均一な酸化膜が形成される。一方、ＯＮＯ誘電体膜を形成した後には、誘電膜の密度(Density)及びピンホール(Pin-hole)などの漏洩電流の発生原因を除去するために、７５０℃以上でウェット酸化方式によって高温アニーリングを行う。この際、高温のアニーリング工程によって第１酸化膜と第２ポリシリコン層の界面で第２ポリシリコン層が酸化して誘電体膜が不均一になる。
【０００５】
また、コントロールゲートを形成するために第３ポリシリコン層を形成した後、エッチング工程が行われるが、エッチング工程によって露出した第３ポリシリコン層の側壁に発生したエッチングストレスを緩和させるために、後続の工程によって８００℃の高温でアニーリング工程を行う。この際、アニーリング工程の効果を高めるために第３ポリシリコン層の側壁を所定の厚さだけ酸化させるが、この過程で酸化膜とポリシリコン層の界面に酸化膜が形成される。これにより、ゲート内側の誘電体膜の有効酸化膜の厚さ（Ｔｅｆｆ）とゲート側壁の有効酸化膜の厚さに差異が発生して有効酸化膜の厚さが不均一なるという問題点が発生する。また、誘電体膜が厚くなって有効酸化膜の厚さが増加し、これにより充填容量が減少する。しかも、このような不均一な酸化は漏洩電流の原因として作用し、降伏電圧(Breakdown Voltage)を低めてセル動作に致命的な悪影響を及ぼす
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで、本発明の目的は、フローティングゲート用ポリシリコン層をドーフトポリシリコン層とアンドーフトポリシリコン層の積層構造で形成することにより、誘電体膜を形成する過程又は他の後続工程でポリシリコン層と誘電体膜の界面でポリシリコン層が酸化することを防止することができるフラッシュメモリ素子の製造方法を提供することにある。
【０００７】
また、本発明の他の目的は、誘電体膜を形成する前にフローティングゲート用ポリシリコン層の表面を窒化処理することにより、ポリシリコン層の酸化抵抗性をさらに増加させることができるフラッシュメモリ素子の製造方法を提供することにある
【０００８】
また、本発明のさらに他の目的は、ポリシリコン層と誘電体膜の界面特性を向上させ、誘電体膜の縁部が厚くなることを防止し且つ誘電体膜の膜質を向上させることができるフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の実施例に係るフラッシュメモリ素子の製造方法は、フローティングゲート用シリコン層を形成し誘電体膜を形成する前に、シリコン層の全体表面に酸化防止膜を形成する。
【００１０】
この際、シリコン層の下部はドーフトシリコン層で形成し、シリコン層の上部はアンドーフトシリコン層で形成する。
【００１１】
本発明の他の実施例に係るフラッシュメモリ素子の製造方法は、半導体基板の素子分離領域が露出するトンネル酸化膜、第１シリコン層及びパッド窒化膜を積層構造で形成する段階と、素子分離領域にトレンチを形成する段階と、全体上部に絶縁物質層を形成した後、パッド窒化膜上の絶縁物質層を除去してトレンチに素子分離膜を形成する段階と、パッド窒化膜を除去する段階と、全体上部に、下部はドーフトシリコン層からなり、上部はアンドーフトシリコン層からなる第２シリコン層を形成する段階と、素子分離膜の中央部分を露出させ、縁部が素子分離膜と重畳するように第２シリコン層をパターニングする段階と、全体上部に誘電体膜、第３シリコン層及びシリサイド層を順次形成する段階と、コントロールゲートマスクを用いたエッチング工程でシリサイド層及び第２シリコン層をパターニングしてコントロールゲートを形成した後、自己整列工程で第１及び第２シリコン層をパターニングしてフローティングゲートを形成する段階とを含む。
【００１２】
前記第１シリコン層は、アンドーフト非晶質シリコン層又はポリシリコン層で形成することができる。この場合、第１シリコン層はＳｉＨ４をソースガスとして形成し、４５０℃〜６００℃の温度と０.１Ｔｏｒｒ〜３Ｔｏｒｒの低圧力条件でＬＰ−ＣＶＤ法によって形成することができる。
【００１３】
トレンチを形成した後絶縁物質層を形成する前に、水素アニーリングによってトレンチの上部及び底面のエッジを丸く形成する段階と、洗浄工程によって、トレンチの側壁及び底面に形成された自然酸化膜を除去しながらトンネル酸化膜の露出した側面を目標量だけ除去してチャンネル幅を調節する段階と、トンネル酸化膜の露出した側面を保護するために、全体上部にＨＴＯ薄膜からなるライナー酸化膜を形成する段階とをさらに含むことができる。
【００１４】
この際、水素アニーリングは６００℃〜１０５０℃の温度と５０Ｔｏｒｒ〜３８０Ｔｏｒｒの低圧で急速熱処理方式によって行われ、１００ｓｃｃｍ〜２０００ｓｃｃｍの水素が供給される。
【００１５】
ドーフトシリコン層は、ＳｉＨ４及びＳｉ２Ｈ６のいずれか一方で形成し、５１０℃〜５５０℃の温度と０.１Ｔｏｒｒ〜３ｔｏｒｒの圧力条件でＬＰＣＶＤによって形成することができる。そして、アンドーフトシリコン層は、ドーフトシリコン層の形成時にーフトシリコン層が目標の厚さだけ形成されると、同一のチャンバ内で真空の破壊なく不純物ドーピングのための添加ガスの供給だけを遮断するインシチュー方式で形成することもできる。
【００１６】
一方、ドーフトシリコン層をアンドーフトシリコン層より４倍〜９倍厚く形成することが好ましい。
【００１７】
第２シリコン層をパターニングする段階は、全体上部にキャッピング窒化膜を順次形成する段階と、素子分離膜上の第２シリコン層が露出するようにキャッピング窒化膜をパターニングする段階と、露出した第２シリコン層上のキャッピング窒化膜の側壁にスペーサ窒化膜を形成する段階と、露出した領域の第２シリコン層を除去する段階と、スペーサ窒化膜及びキャッピング窒化膜を除去する段階とを含む。
【００１８】
酸化防止膜は、窒化物系列の物質で形成することもでき、第２シリコン層の表面を窒化処理する方式で形成することもできる。
【００１９】
窒化処理は、第２シリコン層を形成した後、インシチュー又はエクスシチューでＮＨ３雰囲気またはＮ２／Ｈ２雰囲気且つ２００℃〜５００℃で１分〜１０分間プラズマを用いて第２シリコン層の表面を窒化させる方式で行うことができる。
【００２０】
窒化処理は、急速熱工程を用いてＮＨ３雰囲気且つ７００℃〜９００℃でアニーリングを行う方式で施すこともできる。
【００２１】
窒化処理は、ＮＨ３雰囲気の電気炉で５５０℃〜８００℃で行うこともできる。
【００２２】
誘電体膜を形成するために半導体基板をボートにロードする際、ボートローディング温度を常温〜３００℃にすることが好ましい。
【発明の効果】
【００２３】
本発明は次の効果を得ることができる。
【００２４】
（１）パッド酸化工程(Pad oxidation)、側壁犠牲酸化工程(Wall SAC Oxidation)、側壁酸化工程(wall oxidation)などを省略することができて、工程段階を減少させ且つコストを節減することができる。
【００２５】
（２）水素アニーリング工程でトレンチの上部エッジを丸くラウンド処理することにより、より容易にラウンディング処理を行うことができる。
【００２６】
（３）側壁酸化工程によって、トレンチの上部エッジで酸化膜が所望の厚さより薄く蒸着される現象を防止することができ、ライナー酸化膜蒸着前に行う前処理洗浄工程によって所望のＣＤ(Critical Dimension)だけの活性(Active)領域を確保することができるため、素子のリテンション不良(Retention fail)または速い消去(Fast erase)などの問題点を改善して信頼性を確保することができる。
【００２７】
（４）追加的なトンネル酸化膜の損傷を防止してチャンネル領域内における均一(uniform)なトンネル酸化膜を保つことができるため、素子特性の改善に役に立つ。
【００２８】
（５）フローティングゲート用第２シリコン層の形成時にインシチュー(In-situ)方式を適用して上部をアンドーフトシリコン層で形成することにより、追加工程なしでもドーフトシリコン層より酸化抵抗性に優れたシリコン層を形成することができる。
【００２９】
（６）ＯＮＯ誘電体薄膜の一番目の薄膜である第１酸化膜（ＤＣＳ−ＨＴＯ）蒸着前に、フローティングゲート用第２シリコン層の全体表面に酸化防止膜を形成することにより、第１酸化膜を形成するために高温のボートにロード(Boat loading)される過程でも第２シリコン層の表面が酸化することを防止することができる。
【００３０】
（７）酸化防止膜を形成することにより、誘電体膜を形成した後膜質を緻密化し或いは誘電体膜に存在するピンホールなどを除去し誘電定数を高めるために行う７５０℃以上の高温湿式アニーリング時に第２シリコン層が酸化することを防止することができる。また、ゲートパターニング後、ゲート側壁に発生した損傷又はストレスを緩和するために行う７５０℃以上の高温乾式アニーリング工程の際にも第２シリコン層と誘電体膜の界面で酸化が行われることを防止し、有効酸化膜の厚さの増加を防止することができる。
【００３１】
（８）フローティングゲート用第２シリコン層の不均一な酸化は誘電定数値を低めるうえ、局部的な酸化によって脆弱点を発生させ、このような脆弱点は漏洩電流(Leakage current)の原因になり、降伏電圧(Breakout Voltage)を低下させるが、酸化防止膜によってかかる問題点を解決することにより、セルの電気的特性の低下を防止することができる。
【００３２】
（９）以上の工程以外に前述したように誘電体膜の第１酸化膜蒸着の際にボートへのローディングは高温で行われるが、この際、大気中のＯ２によって酸化が発生する。したがって、ＯＮＯ−１蒸着時のボートローディング温度を３００℃以下に低めると、大気中の酸素による酸化を抑制することができる。このような措置は、フローティングゲート用第２シリコン層の酸化をさらに抑えることができる。よって、セルの電気的特性をさらに向上させることができる。
【００３３】
（１０）複雑な工程／装備の追加なしで既存の装備と工程を用いて応用／適用可能であって、低いコスト(low cost)と高い信頼性(high reliability)を有する素子形成が可能である。
【発明を実施するための最良の形態】
【００３４】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００３５】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
【００３６】
図１〜図５は本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【００３７】
図１ａを参照すると、半導体基板１０１の表面にスクリーン酸化膜１０２を形成した後、半導体基板に形成される素子（たとえば、トランジスタまたはフラッシュメモリセル）のしきい値電圧を調節し或いはウェル（図示せず）を形成するためのイオン注入工程を行う。
【００３８】
スクリーン酸化膜１０２は、７５０℃〜８００℃の温度範囲でドライ酸化法またはウェット酸化法で５０Å〜７０Åの厚さに形成する。
【００３９】
一方、スクリーン酸化膜１０２を形成する前に、洗浄工程を行うことができる。この工程はＨ２Ｏ：ＨＦが５０：１〜１００：１の割合で混合されたフッ化水素酸(Diluted ＨＦ)とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて行うか、ＮＨ４Ｆ：ＨＦが４：１〜７：１で混合された混合溶液を１：１００〜１：３００の割合でＨ２Ｏに希釈させたＢＯＥ(Buffered Oxide Etchant)とＳＣ−１（ＮＨ４ＳＣＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて行う。
【００４０】
図１ｂを参照すると、スクリーン酸化膜（図１ａの１０２）を除去した後、半導体基板１０１の全体上部にトンネル酸化膜１０３及び第１シリコン層１０４を順次形成する。
【００４１】
前記において、スクリーン酸化膜（図１ａの１０２）はＨ２Ｏ：ＨＦが５０：１〜１００：１の割合で混合されたフッ化水素酸ＤＨＦとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いた洗浄工程で除去する。
【００４２】
一方、トンネル酸化膜１０３は７５０℃〜８００℃の温度でウェット酸化工程によって形成した後、９００℃〜９１０℃の温度且つ窒素雰囲気で２０分〜３０分間アニーリングを行って半導体基板１０１とトンネル酸化膜１０３の界面欠陥密度を最小化する。第１シリコン層１０４は、アンドーフト非晶質シリコン層またはポリシリコン層を用いてＳｉＨ４をソースガスとして４５０℃〜６００℃の温度と０.１Ｔｏｒｒ〜３Ｔｏｒｒの低圧条件でＬＰＣＶＤ(Low Pressure Chemical Vapor Deoposiion)法によって形成し、２５０Å〜５００Åの厚さにする。
【００４３】
図１ｃを参照すると、第１シリコン層１０４上にパッド窒化膜１０５を形成する。パッド窒化膜１０５はＬＰＣＶＤ法を用いて９００Å〜１５００Åの厚さに形成する。
【００４４】
図１ｄを参照すると、素子分離マスクを用いたエッチング工程でパッド窒化膜１０５、第１シリコン層１０４及びトンネル酸化膜１０３を順次エッチングし、半導体基板１０１の素子分離領域を露出させる。これにより、半導体基板１０１の素子分離領域を露出させるトンネル酸化膜１０３、第１シリコン層１０４及びパッド窒化膜１０５が積層構造で形成されることにより、フローティングゲートを形成するための第１シリコン層１０４が隔離される。
【００４５】
その後、露出した素子分離領域の半導体基板１０１を所定の深さまでエッチングしてトレンチ１０６を形成する。この際、トレンチ１０６は側壁が７５°〜８５°の傾斜角をもつように形成する。
【００４６】
図２ａを参照すると、トレンチの側壁及び底面のエッジ１０６ａを丸くするために急速熱処理(Rapid Thermal Process or Fast Thermal Process;ＲＴＰまたはＦＴＰ)装備で水素アニーリングを行う。水素アニーリングを行うと、シリコン原子移動(Si atomic migration)現象によってトレンチの側壁及び底面のエッジ１０６ａが丸く形成される。
【００４７】
水素を用いた急速熱処理アニーリングは６００℃〜１０５０℃の温度と５０Ｔｏｒｒ〜３８０Ｔｏｒｒの低圧で１００ｓｃｃｍ〜２０００ｓｃｃｍの水素を供給しながら１分〜１０分間行う。
【００４８】
図２ｂを参照すると、トレンチ１０６の側壁及び底面を含んだ全体上部にライナー酸化膜(Liner oxide)１０７を形成する。ライナー酸化膜１０７はトンネル酸化膜１０３の縁部が後続の工程によって損傷することを防止するために形成する。このようなライナー酸化膜１０７はＤＣＳ（ＳｉＨ２Ｃｌ２）をソースとするＨＴＯ(Hot Temperature Oxide)薄膜で形成し、８００℃〜８３０℃の温度と０.１Ｔｏｒｒ〜１Ｔｏｒｒの圧力が保たれた状態でＬＰＣＶＤ法を用いて１００Å〜２００Åの厚さに形成する。
【００４９】
ライナー酸化膜１０７を形成した後には、窒素雰囲気でアニーリングを行って酸化膜１０７の膜質を緻密化する。このような窒素雰囲気のアニーリングは１０００℃〜１１００℃の温度で２０分〜３０分間行う。
【００５０】
一方、ライナー酸化膜１０７を形成する前に、トレンチ１０６の側壁及び底面に形成された自然酸化膜（図示せず）を除去するために洗浄工程を行うことができる。また、洗浄工程の際、トンネル酸化膜１０３の露出した縁部を所望するだけ除去してフラッシュメモリセルのチャンネル幅を減らし或いは最小化することもできる。
【００５１】
このような洗浄工程はＨ２Ｏ：ＨＦが５０：１〜１００：１の割合で混合されたフッ化水素酸（ＤＨＦ）とＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順行うか、ＮＨ４Ｆ：ＨＦが４：１〜７：１で混合された混合溶液を１：１００〜１：３００の割合でＨ２Ｏに希釈させたＢＯＥとＳＣ−１（ＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏ）溶液を順次用いて行う。
【００５２】
図２ｃを参照すると、トンネル酸化膜１０３、第１シリコン層１０４及びパッド窒化膜１０５間の空間とトレンチ（図２ｂの１０６）が完全埋め込まれるように、全体上部に絶縁物質層（図示せず）を形成する。この際、絶縁物質層は高密度プラズマ(High Density Plasma：ＨＤＰ)酸化膜で形成し、４０００Å〜１００００Åの厚さにする。
【００５３】
絶縁物質層を形成した後には、化学的機械的研磨を行ってパッド窒化膜上の絶縁物質層を除去する。この際、絶縁物質層だけでなく、パッド窒化膜１０５上のライナー酸化膜１０７とパッド窒化膜１０５の一部を除去し、パッド窒化膜１０５が目標の厚さだけ残留するように化学的機械的研磨を行う。
【００５４】
これにより、絶縁物質層がトレンチ（図２ｂの１０６）とトレンチ（図２ｂの１０６）上のトンネル酸化膜１０３、第１シリコン層１０４及びパッド窒化膜１０５間の空間にのみ残留し、これによりライナー酸化膜１０６と絶縁物質１０８からなる素子分離膜１０９が形成される。すなわち、素子分離膜１０９はライナー酸化膜１０７と高密度プラズマ酸化膜１０８から構成される。
【００５５】
一方、残留するパッド窒化膜１０５の厚さに応じて後続の工程でパッド窒化膜１０５が完全除去された後、半導体基板１０１の表面より高く残留する素子分離膜１０９の高さが決定され、突出した素子分離膜１０９の高さに応じて第１シリコン層１０４及び素子分離膜１０９上に形成される第２シリコン層（図示せず）の形及び表面積が決定されるので、これを勘案してパッド窒化膜１０５を適正の厚さに残留させる。
【００５６】
図３ａを参照すると、パッド窒化膜（図２ｃの１０５）を完全除去する。この際、パッド窒化膜が除去されて露出したライナー酸化膜の一部が除去されることもある。これにより、第１シリコン層１０４の表面が露出する。パッド窒化膜（図２ｃの１０５）はリン酸Ｈ３ＰＯ４を用いて除去する。
【００５７】
図３ｂを参照すると、全体上部にドーフトシリコン層１１０ａを形成する。ドーフトシリコン層１１０ａは、４８０℃〜６２０℃の温度と０.１〜３Ｔｏｒｒの圧力条件でＳｉＨ４及びＳｉ２Ｈ６のいずれか一方とＰＨ３ガスを用いたＬＰＣＶＤ法によってリンＰのドープされたポリシリコン層で形成する。ドーフトシリコン層１１０ａは、素子分離膜１０９の上部だけでなく、素子分離膜１０９間の第１シリコン層１０４の上部にも形成されるので、カップリング比(Coupling ratio)を最大化することが可能な範囲内で凸凹化の形で４００Å〜１０００Åの厚さに形成する。
【００５８】
一方、ドーフトシリコン層１１０ａを形成する前に、窒化膜（図２ｃの１０５）を除去した後、露出した第１シリコン層１０４の表面の自然酸化膜を除去し、第１及びドーフトシリコン層１０４及び１１０ａ間の界面効果を最小化するために、洗浄工程を行うことができる。この際、洗浄工程は希釈したＨＦを用いたウェット洗浄工程で行い、洗浄工程を行った後第２シリコン層１１０ａを蒸着する前の遅延時間を２時間以内とする。
【００５９】
図３ｃを参照すると、ドーフトシリコン層１１０ａの上部にはアンドーフトシリコン層１１０ｂを形成する。これにより、ドーフトシリコン層１１０ａとアンドーフトシリコン層１１０ｂが積層された構造からなる第２シリコン層１１０が形成される。
【００６０】
前記において、アンドーフトシリコン層１１０ｂは、アンドーフト非晶質シリコンで形成する。アンドーフトシリコン層１１０ｂは後続の工程で誘電体膜をＯＮＯ構造で形成する際、ＯＮＯ構造の下部酸化膜をアンドーフトシリコン層１１０ｂ上に形成する過程で、Ｎ２Ｏガスによって形成される自然酸化膜が不均一に成長することを防止するためのキャッピングシリコン層の役割を果たす。言い換えれば、不純物含有のシリコンより不純物の含まれていないシリコンがより少なく酸化するという特性を用いて、第２シリコン層１１０の上部をアンドーフトシリコン層で形成することにより、後続の工程で誘電体膜の下部酸化膜を形成し或いは誘電体を形成した後、後続の熱工程を行う過程で誘電体膜と接する第２シリコン層１１０の上部が酸化することを防止することができる。
【００６１】
このようなアンドーフトシリコン層１１０ｂは、５１０℃〜５５０℃の温度と０.１Ｔｏｒｒ〜３Ｔｏｒｒの圧力条件でＳＩＨ４及びＳｉ２Ｈ５のいずれか一方を用いてＬＰＣＶＤ法で形成することができ、第２シリコン層１１０の厚さの１０％〜２０％程度の厚さにすることが好ましい。たとえば、アンドーフトシリコン層１１０ｂを１００Å〜３００Åの厚さにすることができる。
【００６２】
図３ｂにおいて第１シリコン層１０１の上部にドーフトシリコン層１１０ａを形成する際と同様に、アンドーフトシリコン層１１０ｂを形成する前に、ドーフトシリコン層１１０ａの表面の自然酸化膜を除去し、ドーフトシリコン層及びアンドーフトシリコン層１１０ａ及び１１０ｂ間の界面効果を最小化するために洗浄工程を行うことができる。この際、洗浄工程は希釈されたＨＦを用いたウェット洗浄工程で行い、洗浄工程を行った後、アンドーフトシリコン層１１０ｂを蒸着する前の遅延(Delay)時間を２時間以内とする。
【００６３】
一方、アンドーフトシリコン層１１０ｂは、ドーフトシリコン層１１０ａを形成した後、インシチュー方式で形成することができる。より具体的に説明すると、ドーフトシリコン層１１０ａの形成時にドーフトシリコン層１１０ａが目標の厚さだけ形成されると、同一のチャンバ内で真空の破壊なく不純物ドーピングのための添加ガス（たとえば、ＰＨ３）の供給のみを遮断してアンドーフトシリコン層１１０ｂを形成することができる。尚、ドーフトシリコン層は、アンドーフトシリコン層より４倍〜９倍厚く形成することが好ましい。
【００６４】
この場合には、ドーフトシリコン層１１０ａの形成後に行う洗浄工程を省略することができる。
【００６５】
図４ａを参照すると、素子分離膜１０９の縁部と重畳しながら素子分離膜１０９上の中央表面が露出するように、素子分離膜１０９の中央上部に形成された第２シリコン層１１０を除去する。これにより、素子分離膜１０９の中央上部に開口部１１１が形成されながら第２シリコン層１１０が素子分離膜１０９の幅より狭い幅に隔離される。
【００６６】
より詳細に説明すると、第２シリコン層１１０上にキャッピング窒化膜（図示せず）を形成する。その後、フローティングゲートマスクを用いたエッチング工程で素子分離膜１０９上の所定の領域のキャッピング窒化膜（図示せず）を除去し、下部の第２シリコン層１１０を露出させる。全体上部にスペーサ用窒化膜（図示せず）を形成した後、ブランケットエッチング工程でキャッピング窒化膜（図示せず）の側壁にのみスペーサ用窒化膜を残留させてキャッピング窒化膜（図示せず）の側壁にスペーサ窒化膜（図示せず）を形成する。スペーサ窒化膜（図示せず）が形成されることにより、第２シリコン層１１０の露出領域はさらに狭くなる。
【００６７】
その後、キャッピング窒化膜（図示せず）及びスペーサ窒化膜（図示せず）をエッチングマスクとして用いたエッチング工程で第２シリコン層１１０の露出した流域を除去する。第２シリコン層１１０がエッチングされながら素子分離膜１０９上の中央表面が露出する。その後、キャッピング窒化膜（図示せず）及びスペーサ窒化膜（図示せず）を除去する。
【００６８】
これにより、エッチング装備の許容するデザインルールより小さい０.１μｍ以下の間隔で第２シリコン層１１０を分離させることができ、コントロールゲートとして用いられるシリサイド層（図示せず）の蒸着時にシーム(seam)が形成されることを防止し得る程度に十分小さいスペーサを有するセルを実現することができる。
【００６９】
図４ｂを参照すると、第２シリコン層１１０を形成した後、第２シリコン層１１０の界面に低誘電酸化膜ＳｉＯ２が形成されることを防止するために、第２シリコン層１１０の全体表面に酸化防止膜１１２を形成し、或いは第２シリコン層１１０の表面を所定の厚さだけ酸化防止膜１１２とする。この際、酸化防止膜１１２は窒化物系列の物質で形成することができ、酸化防止膜１１２は次のように窒化処理することで形成することができる。
【００７０】
（１）第２シリコン層１１０を形成した後、インシチューまたはエクスシチューでＮＨ３雰囲気またはＮ２／Ｈ２雰囲気且つ２００℃〜５００℃で１分〜１０分間プラズマを用いて第２シリコン層１１０の表面を窒化させて酸化防止膜１１２を形成することができる。
【００７１】
（２）ＲＴＰ(Rapid Thermal Process：急速熱工程)を用いてＮＨ３雰囲気且つ７００℃〜９００℃でアニーリングを行って酸化防止膜１１２を形成することができる。
【００７２】
（３）電気炉を用いてＮＨ３雰囲気且つ５５０℃〜８００℃で第２シリコン層１１０の表面を窒化させて酸化防止膜１１２を形成することができる。
【００７３】
一方、酸化防止膜１１２を形成する前に、まずＨＦ又はＢＯＥを用いた前処理洗浄工程を行って第２シリコン層１１０の表面の自然酸化膜を除去することもできる。その後、追加的な自然酸化膜が形成されることを防止するために、２時間以内に誘電体膜を形成することが好ましい。
【００７４】
図５を参照すると、酸化防止膜１１２を含んだ全体構造上に誘電体膜１１３、コントロールゲート用第３シリコン層１１４及びシリサイド層１１５を順次形成する。
【００７５】
前記誘電体膜１１３は下部酸化膜ＳｉＯ２、シリコン窒化膜Ｓｉ３Ｎ４及び上部酸化膜ＳＯ２が順次積層された構造のＯＮＯ構造で形成することができる。また、シリサイド層１１５はタングステンシリサイドＷＳｉｘ層で形成することができる。
【００７６】
この際、誘電体膜１１３の下部及び上部酸化膜は、耐圧とＴＤＤＢ(Time Dependent Dielectric Breakdown)特性に優れたＤＣＳ（ＳｉＨ２Ｃｌ２）とＮ２Ｏガスをソースガスとして用いて形成したＨＴＯ(Hot Temperature Oxide)膜で形成することができ、シリコン窒化膜は６５０℃〜８００℃の温度と１〜３Ｔｏｒｒの低圧でＤＣＳ（ＳｉＨ２Ｃｌ２）とＮＨ３ガスを用いたＬＰＣＶＤ法で形成する。特に、下部酸化膜は４００℃〜７００℃で蒸着装備によって装着した後、８１０℃〜８５０℃の温度と０.１〜３Ｔｏｒｒの低圧でＬＰＣＶＤ法によって形成する。一方、下部酸化膜を形成する過程で第２シリコン層１１０ａにドープされた不純物が第３シリコン層１１０ｂに拡散して第３シリコン層１１０ｂも伝導性を有する。
【００７７】
一方、誘電体膜の第１酸化膜である下部酸化膜の蒸着時のボートへのローディングは高温で行われるが、この際、大気中のＯ２によって酸化が発生する。したがって、下部酸化膜を蒸着するためのボートへのローディング時にボートローディング温度を常温〜３００℃の低温に設定すると、大気中の酸素による酸化を抑制することができる。このような措置は、フローティングゲート用第２シリコン層１１０の酸化をより抑制することができる。したがって、セルの電気的特性をさらに向上させることができる。
【００７８】
誘電体膜１１３をＯＮＯ構造で形成した後には、膜間の界面特性を向上させるために７５０℃〜８００℃の温度でウェット酸化方式によってスチームアニーリングを行うこともできる。一方、誘電体膜１１３の下部酸化膜、シリコン窒化膜及び上部酸化膜は、素子特性に合う厚さに蒸着するが、それぞれの工程を時間遅延なく(No time delay)行って、自然酸化膜または不純物によって汚染することを防止する。この際、好ましくは下部酸化膜を３５Å〜６０Åの厚さにし、シリコン窒化膜を５０Å〜６５Åの厚さにし、上部酸化膜を３５Å〜６０Åの厚さにする。また、スチームアニーリングはＳｉ ｗ／ｆ(Monitoring wafer)を基準として酸化目標の厚さが１５０Å〜３００Åとなるように行う。
【００７９】
コントロールゲート用第４シリコン層１１４は、５６０℃〜６２０℃の温度と０.１Ｔｏｒｒ〜３Ｔｏｒｒの圧力で厚さ５００Å〜１０００Åのドーフトポリシリコン層で形成する。シリサイド層１１５は接着強度に優れたＭＳ（ＳｉＨ４）及びＤＣＳ（ＳｉＨ２Ｃｌ２）のいずれか一方とＷＦ６を供給した後、３００℃〜５００℃の温度でこれらを反応させてフッ素を含有しながら、後続のアニーリング工程によるストレスが少なく、優れたカバレッジを有し、面抵抗Ｒｓの小さいタングステンシリサイド層で形成する。この際、タングステンシリサイド層１１５は化学的量論比が２.０〜２.８となるように成長させる。
【００８０】
その後、図示していないが、シリサイド層１１５の上部にＳｉＯｘＮｙまたはＳｉ３Ｎ４からなる反射防止膜（図示せず）を形成した後、コントロールゲートマスクを用いたエッチング工程で反射防止膜、シリサイド層１１５、第４シリコン層１１４及び誘電体膜１１３をパターニングし、第４シリコン層１１４とシリサイド層１１５からなるコントロールゲート１１６を形成する。その後、パターニングされた反射防止膜を用いた自己整列エッチング工程で第１及び第２シリコン層１０４及び１１０をパターニングし、第１及び第２シリコン層１０４及び１１０からなるフローティングゲート１１７を形成する。これにより、フラッシュメモリセルが製造される。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図３】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図４】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【図５】本発明の実施例に係るフラッシュメモリ素子の製造方法を説明するための素子の断面図である。
【符号の説明】
【００８２】
１０１  半導体基板
１０２  スクリーン酸化膜
１０３  トンネル酸化膜
１０４  第１シリコン層
１０５  パッド窒化膜
１０６  トレンチ
１０６ａ  トレンチの上部及び底面のエッジ
１０７  ライナー酸化膜
１０８  絶縁物質
１０９  素子分離膜
１１０ａ  ドーフトシリコン層
１１０ｂ  アンドーフトシリコン層
１１０  第２シリコン層
１１１  開口部
１１２  酸化防止膜
１１３  誘電体膜
１１４  第３シリコン層
１１５  シリサイド層
１１６  コントロールゲート
１１７  フローティングゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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