(57)【要約】【課題】  配線領域における配線の自由度を高め、配線領域における配線の引き回しを容易にすることができる画像表示素子の駆動回路を提供する。【解決手段】  ドライバＩＣ１０における信号線制御回路５は、それぞれｃ本の出力端子５１ａ〜５８ａに対応したレジスタ５１〜５８を含む。レジスタ５１〜５８は、メモリ４５における［ｍ／ｃ］個のブロックに１対１に対応している（ｍ：出力端子数）。各レジスタ５１〜５８は、それぞれマスクビットを含み、出力端子群における各出力端子を液晶パネル１における列電極と接続するか否かを示すデータが設定される。マスクビットが「１」に設定された場合には、表示データに関わらずｃ本の出力端子に所定の電圧が出力される。マスクビットが「０」に設定された場合には、表示データに対応した列電圧が出力端子に出力される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ｍ（ｍ：自然数）本の出力端子を有し、各出力端子に対応する領域に表示データを記憶する記憶手段を備え、選択電圧または非選択電圧が印加される複数の走査電極と表示データに応じた電圧が印加される複数の列電極とが直交配置された画像表示素子における列電極に対して前記記憶手段に格納されている表示データにもとづく駆動電圧を印加する駆動回路において、
他の出力端子群における出力端子と重複しないように選定され空間的に連続して配置されているｃ（１≦ｃ＜ｍの自然数）本の出力端子からなる出力端子群のそれぞれに対応したデータであって、出力端子群における各出力端子を画像表示素子における列電極と接続するか否かを示すデータが設定される接続状態指示手段と、
前記接続状態指示手段に設定されているデータに応じて、列電極に接続される出力端子に対応した前記記憶手段における領域に表示データを格納する表示データ格納制御手段とを備えた
ことを特徴とする画像表示素子の駆動回路。
【請求項２】
表示データ格納制御手段は、表示データが入力されると、列電極に接続されることが接続状態指示手段に設定されている出力端子群における出力端子に対応した記憶手段における領域を示すアドレスのうち、直前に表示データが書き込まれたアドレスの次のアドレスを、書込アドレスとして生成する
請求項１記載の画像表示素子の駆動回路。
【請求項３】
列電極に接続されないことが接続状態指示手段に設定されている出力端子群における出力端子と、記憶手段との間における回路素子のスイッチングを止めるスイッチング阻止手段を備えた
請求項１または請求項２記載の画像表示素子の駆動回路。
【請求項４】
出力端子に駆動電圧を供給する駆動素子を有し、
スイッチング阻止手段は、列電極に接続されないことが接続状態指示手段に設定されている出力端子群における出力端子に対する前記駆動素子の出力を固定し、
記憶手段から出力される表示データ、交流駆動を行う際の交流化を指示する出力反転信号、および表示データにもとづく信号をラッチするためのクロック信号のうちのいずれか１つ以上の通過を阻止する
請求項３記載の画像表示素子の駆動回路。
【請求項５】
駆動回路はワンチップＩＣで構成され、ＣＯＧ実装される
請求項１から請求項４のうちのいずれか１項に記載の画像表示素子の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、走査電極とデータ電極とが直交配置されたマトリクス型の画像表示素子を駆動する駆動回路に関する。
【背景技術】
【０００２】
複数の走査電極（以下、行電極という。）と複数のデータ電極（以下、列電極という。）とがマトリクス状に配置され、行電極と列電極との間に電気光学層としての液晶層が配置されたマトリクス型の液晶表示素子（以下、液晶パネルという。）を駆動するために、一般に、駆動ＩＣ（ドライバＩＣ）が用いられる。行電極を駆動するためのドライバＩＣの出力が液晶パネルの行電極に接続され、列電極を駆動するためのドライバＩＣの出力が液晶パネルの列電極に接続される。行電極を駆動するためのドライバＩＣと列電極を駆動するためのドライバＩＣが、１つのワンチップＩＣとして形成されることもある。
【０００３】
行電極には、ドライバＩＣから選択電圧または非選択電圧が印加される。ある行電極に選択電圧が印加されているとき、すなわちある行が選択されているときに、各列電極には、選択されている行の表示データに応じた列電圧がドライバＩＣから印加される。行電圧と列電圧との差電圧が、液晶層に印加される駆動電圧になる。
【０００４】
ドライバＩＣの実装方法として、ドライバＩＣを、液晶パネルが形成されているガラス基板（以下、基板という。）上に実装するＣＯＧ（Chip On Glass ）実装がある。ＣＯＧを用いた場合には、各列電極を形成するＩＴＯが、基板上で、ドライバＩＣの出力端子と１対１に接続されるように引き出される。例えば、図７（ａ）に示すように、ドライバＩＣ１１と液晶パネル１との間で、鎖線を対称軸とする線対称状にＩＴＯによる配線（信号線）が形成される。ドライバＩＣ１１の出力端子数ｍに対して、液晶パネル１における列電極数ａが少ない場合には、図７（ｂ）に示すように、ｍ本の出力端子のうちの中央部のａ本の出力端子と液晶パネル１における各列電極との間に信号線が形成される。
【０００５】
図７（ｂ）に示すように信号線が形成された場合には、図７（ａ）に示すように信号線が形成された場合に比べて、ドライバＩＣ１１の左右の端から液晶パネル１に至る信号線の長さが、ドライバＩＣ１１の中央の部分から液晶パネル１に至る信号線の長さに対して、より長くなっている。その結果、ドライバＩＣ１１の左右の端から液晶パネル１に至る信号線の抵抗値が、ドライバＩＣ１１の中央の部分から液晶パネル１に至る信号線の抵抗値よりも高くなる。その結果、液晶パネル１における左右の端の列電極に印加される電圧が低くなってしまい、表示品位が劣化する。
【０００６】
表示品位の劣化を防止するために、ドライバＩＣ１１の中央の部分から液晶パネル１に至る信号線の幅を太くしたり、ドライバＩＣ１１の中央の部分から液晶パネル１に至る信号線の長さをわざわざ長くしたりするといった対策が必要になる。その結果、基板において、信号線が設置される領域である配線領域が大きくなり、基板サイズが大きくなってしまう。
【０００７】
信号線の抵抗値のばらつきの程度を低減させる等の目的で、図８に示すように、ｍ＞ａの場合には、ドライバＩＣ１１の中央部の出力端子を未接続端子として選択するように構成された駆動回路がある（例えば、特許文献１参照。）。
【０００８】
【特許文献１】特開２００３−１８６４１６号公報（段落００３８〜００４０，図１）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１に記載されている駆動回路では、図７（ｂ）に示す場合に比べて信号線の長さのばらつきが小さくなっているが、２つの（ａ／２）本の信号線群のそれぞれにおいて、左右の端に位置する信号線の長さに比べて、信号線群における中央の部分に位置する信号線の長さはまだ長い。よって、信号線を形成する際に、信号線の抵抗値のばらつきを小さくするための対策が全く不要になっているという訳ではない。
【００１０】
また、ドライバＩＣにおいて［ｍ−ａ］本の出力端子は信号線が配されない未接続端子であるが、一般的な市販のドライバＩＣを使用する場合には、ドライバＩＣの内部において、［ｍ−ａ］本の未接続端子も駆動される。よって、ドライバＩＣにおいて不必要に電力が消費されてしまう。
【００１１】
そこで、本発明は、配線領域における配線の自由度をさらに高め、配線領域における配線の引き回しが容易になり、列電極との間の信号線の長さのばらつきをさらに小さくすることができる画像表示素子の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明による画像表示素子の駆動回路は、他の出力端子群における出力端子と重複しないように選定され空間的に連続して配置されているｃ（１≦ｃ＜ｍの自然数）本の出力端子からなる出力端子群のそれぞれに対応したデータであって、出力端子群における各出力端子を画像表示素子における列電極と接続するか否かを示すデータが設定される接続状態指示手段と、接続状態指示手段に設定されているデータに応じて、列電極に接続される出力端子に対応した記憶手段における領域に表示データを格納する表示データ格納制御手段とを備えたことを特徴とする。
【００１３】
表示データ格納制御手段は、例えば、表示データが入力されると、列電極に接続されることが接続状態指示手段に設定されている出力端子群における出力端子に対応した記憶手段における領域を示すアドレスのうち、直前に表示データが書き込まれたアドレスの次のアドレスを、書込アドレスとして生成する。
【００１４】
列電極に接続されないことが接続状態指示手段に設定されている出力端子群における出力端子と、記憶手段との間における回路素子のスイッチングを止めるスイッチング阻止手段を備えていることが好ましい。
【００１５】
スイッチング阻止手段は、列電極に接続されないことが接続状態指示手段に設定されている出力端子群における出力端子に対する駆動素子の出力を固定し、記憶手段から出力される表示データ、交流駆動を行う際の交流化を指示する出力反転信号、および表示データにもとづく信号をラッチするためのクロック信号のうちのいずれか１つ以上の通過を阻止するように構成されていることが好ましい。
【００１６】
駆動回路がワンチップＩＣで構成されＣＯＧ実装される場合に、本発明は特に効果を発揮する。
【発明の効果】
【００１７】
本発明によれば、配線領域における配線の自由度をより高くすることができ、配線領域における配線の引き回しが容易になる。特に、列電極との間の信号線の長さのばらつきをさらに小さくすることができる効果がある。
【００１８】
また、記憶手段と列電極に接続されない出力端子との間における回路素子のスイッチングを止めるスイッチング阻止手段が備えられている場合には、駆動回路における消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本発明の要旨を説明するための概念図である。図１に示すように、行電極（図示せず）と列電極（図示せず）との間に電気光学層（図示せず）としてのＳＴＮ液晶層が配置された単純マトリクス型の液晶パネル１が基板１００に形成されるとともに、基板１００に駆動回路１０が実装されている。駆動回路１０をワンチップのドライバＩＣで実現できるので、以下、駆動回路１０をドライバＩＣ１０と表現する。また、液晶パネル１とドライバＩＣ１０とを併せたものを、以下、液晶表示装置ということがある。
【００２０】
ドライバＩＣ１０には、記憶手段としてのメモリ４５が内蔵されている。メモリ４５には、液晶表示装置の外部のＭＰＵから表示データが書き込まれる。また、ドライバＩＣ１０には、信号線制御回路５が含まれている。ここでは、ドライバＩＣ１０の出力端子数ｍが６４であり、メモリ４５が６４ワードの表示データを格納できる場合を例にする。メモリ４５における各アドレスは、いずれかの出力端子に１対１に対応している。
【００２１】
また、ここでは、信号線制御回路５が、連続して配置されている８本の出力端子を一括して制御する場合を例にする。なお、信号線制御回路５がｃ（ｃ≧１）本の出力端子を一括して制御するとは、表示データに対応した列電圧を出力端子に出力するのか、表示データに関わらず所定の電圧を出力端子に出力するのかを、ｃ本を単位として一括して決めることである。
【００２２】
信号線制御回路５は、それぞれｃ本（ここではｃ＝８）の出力端子５１ａ〜５８ａに対応したレジスタ５１〜５８を含む。出力端子５１ａ〜５８ａのそれぞれは、空間的（位置的に）に連続して配置され他の出力端子群における出力端子と重複しないｃ本の出力端子からなる出力端子群に相当する。レジスタ５１〜５８は、メモリ４５における［ｍ／ｃ］個のブロックに１対１に対応している。よって、本実施の形態では、メモリ４５は、アドレスが連続した＃１ブロック〜＃８ブロックに分割される。各ブロックは、それぞれ、８つの表示データを格納する領域を有する。
【００２３】
各レジスタ５１〜５８は、それぞれマスクビットを含み、出力端子群における各出力端子を液晶パネル１における列電極と接続するか否かを示すデータが設定される接続状態指示手段を実現する。例えば、レジスタにおいてマスクビットが「１」に設定された場合には、そのレジスタに対応する出力端子群におけるｃ本の出力端子に、表示データに関わらず所定の電圧が出力される。レジスタにおいてマスクビットが「０」に設定された場合には、そのレジスタに対応する出力端子群におけるｃ本の出力端子に、表示データに対応した列電圧が出力される。
【００２４】
図１には、ｍ＝６４であって、液晶パネル１における列電極数ａが３２である場合が例示されている。そして、ドライバＩＣ１０から、３２本の出力端子が８本ずつ飛び飛びにＩＴＯによる信号線によって液晶パネル１に接続されている。この場合、線対称状に信号線が形成されるように、メモリ４５における＃１，＃３，＃６，＃８のブロックに表示データが格納され、レジスタ５１，５３，５６，５８のマスクビットが「０」に設定され、レジスタ５２，５４，５５，５７のマスクビットが「１」に設定される。
【００２５】
次に、本発明の駆動回路の具体的な回路例を説明する。図２は駆動回路（ドライバＩＣ１０）を液晶パネル１とともに示すブロック図である。図２に示す構成において、ＭＰＵインタフェース部４１は、ドライバＩＣ１０外のＭＰＵからのコマンドおよびデータを振り分ける回路である。コマンドデコーダ４２は、ＭＰＵインタフェース部４１を介してＭＰＵから受信したコマンドをデコードしデコード結果をコントローラ（制御回路）４３に出力する回路である。コントローラ４３は、駆動のタイミングを示す信号および駆動電圧比やコントラスト電圧値といった設定信号を発生する回路である。また、コントローラ４３は、レジスタ５１〜５８を内蔵している。発振回路４４は、駆動のタイミングを規定するクロック信号を発生してコントローラ４３やその他の回路に供給する回路である。メモリ４５は、ＭＰＵインタフェース部４１を介してＭＰＵから受信した表示データを一時格納するためのＲＡＭである。コントローラ４３は、メモリ４５の書込アドレスおよび読出アドレスの管理も行う。電源回路８は、複数の電圧レベルの液晶駆動用電圧（駆動電圧）を発生して行ドライバ２および列ドライバ３に供給する回路である。
【００２６】
そして、行電極は、行ドライバ２によって線順次に駆動される。また、列電極には、列ドライバ３によって表示データに応じた電圧が印加される。
【００２７】
コントローラ４３は、行ドライバ２および列ドライバ３に対して、少なくとも、１フレームの開始を示すＦＬＭ（ファーストラインマーカ）、駆動行（選択行）の切替を示すＬＰ（ラッチパルス）、交流駆動を行う際の交流化を指示するＭ（出力反転信号）および非表示指示信号である／ＤＯＦＦ（ディスプレイオフ信号）を出力する。行ドライバ２は、ＦＬＭが入力されると、それに続いて入力されるＬＰに応じて駆動行を切り替える。列ドライバ３は、ＬＰが入力されると、メモリ４５からの表示データを取り込むとともに、取り込んでいる表示データに応じた電圧を列電極に印加する。なお、「／」はローアクティブであることを示す。
【００２８】
さらに、コントローラ４３は、列ドライバ３に対して、レジスタ５１〜５８に格納されているマスクビット（ＭＢ）を出力する。なお、行ドライバ２に対してＭＢを供給する必要はない。
【００２９】
図３の駆動電圧の一例を説明するための説明図に示すように、Ｖ４は交流駆動の正極性駆動時の選択電圧（行ドライバ２が選択時に出力する駆動電圧）として使用される。Ｖ３は負極性駆動時のオン駆動電圧（列ドライバ３がオン表示時に出力する駆動電圧）および正極性駆動時のオフ駆動電圧（列ドライバ３がオフ表示時に出力する駆動電圧）として使用される。Ｖ２は非選択電圧（行ドライバ２が非選択時に出力する駆動電圧）として使用される。Ｖ１は正極性駆動時のオン駆動電圧および負極性駆動時のオフ駆動電圧として使用される。そして、Ｖ０は負極性駆動時の選択電圧として使用される。なお、本実施の形態では、上記のＭがローレベルであるときが、正極性駆動時である。なお、Ｖ４＞Ｖ３＞Ｖ２＞Ｖ１＞Ｖ０である。
【００３０】
次に、図４のフローチャートを参照して、ＭＰＵから入力された表示データをメモリ４５に格納する方法を説明する。図４には、１行分の表示データをメモリ４５に書き込む処理が示されている。ＭＰＵは、あらかじめコントローラ４３のレジスタ５のマスクビット（ＭＢ）をセット（「１」にする）またはリセット（「０」にする）するためのコマンドをドライバＩＣ１０に出力する。コントローラ４３は、コマンドデコーダ４２のデコード結果によって、そのコマンドが入力されたことを知り、そのコマンドに従って、レジスタ５１〜５８におけるＭＢをセットまたはリセットする。図１に示す例では、レジスタ５１，５３，５６，５８のマスクビットが「０」に設定され、レジスタ５２，５４，５５，５７のマスクビットが「１」に設定される。
【００３１】
また、コントローラ４３は例えばアドレスポインタを有し、アドレスポインタの内容を、ＭＢが「０」であるレジスタに対応したメモリ４５のブロックのうちの最初のブロックの先頭番地に設定する（ステップＳ１）。図１に示す例では、＃１ブロックの先頭番地がアドレスポインタに設定される。
【００３２】
そして、コントローラ４３は、ＭＰＵから表示データが入力される毎に、アドレスポインタの内容を書込アドレスとしてメモリ４５に出力するとともに、アドレスポインタの内容を１アドレス分増やす（ステップＳ２，Ｓ３）。アドレスポインタの内容をｃ回（本実施の形態では８回）更新したら、すなわち、ステップＳ３の処理をＣ回実行したら（ステップＳ４）、アドレスポインタの内容を、ＭＢが「０」であるレジスタに対応したメモリ４５のブロックのうちの次のブロックの先頭番地に設定する（ステップＳ５）。図１に示す例では、＃３ブロックの先頭番地がアドレスポインタに設定される。
【００３３】
そして、１行分の表示データの書き込みが終了するまで（ステップＳ６）、ステップＳ２〜Ｓ５の処理を繰り返し実行する。そして、次行の表示データについて、あらためてステップＳ１〜Ｓ６の処理が実行される。
【００３４】
ステップＳ１〜Ｓ６の処理によって、ＭＰＵから入力された表示データは、ＭＢが「０」であるレジスタに対応したメモリ４５のブロックに順次書き込まれる。図１に示す例では、＃１，＃３，＃６，＃８のブロックに表示データが書き込まれる。以上のような処理で、ＭＰＵから表示データが入力されると、表示データ格納制御手段として動作するコントローラ４３によって、列電極に接続されることがレジスタに設定されている出力端子群における出力端子に対応したメモリ４５中の各ブロックにおける領域を示す各アドレスのうち、直前に表示データが書き込まれたアドレスの次のアドレスが、書込アドレスとして生成される。
【００３５】
ＭＢが「０」であるレジスタに対応したメモリ４５の飛び飛びのブロックに表示データを書き込む制御（図４参照）は、ドライバＩＣ１０におけるコントローラ４３によって実行される。従って、ＭＰＵは、飛び飛びのブロックに表示データを書き込むためのアドレス制御を実行する必要はない。すなわち、ＭＰＵは、飛び飛びのブロックに表示データを書き込むことを意識することなく、連続したアドレスに表示データを書き込むものとして表示データをドライバＩＣ１０に出力することができる。換言すれば、ＭＰＵに対して、ＭＢが「０」であるレジスタに対応した各ブロックを連続した領域として見せることができる。よって、ＭＰＵの表示データ出力制御を、ＭＢを導入しない従来の制御から変更する必要はない。
【００３６】
図５は、列ドライバ２の構成例を、メモリ４５とともに示すブロック図である。なお、図５には、列ドライバ２のうち１本の出力端子に対応した部分のみが示されているが、全ての出力端子に対応して図５に示す回路（メモリ４５を除く。）が設けられている。
【００３７】
列ドライバ２において、論理和回路（ＯＲ回路）３１は、メモリから読み出された表示データを、ＭＢが「０」の場合にはそのまま通過させる。ＭＢが「１」の場合には、論理和回路３１から出力される表示データの値は固定される。論理和回路３１から出力された表示データは、階調制御回路３２において、階調に応じたデータに変換される。
【００３８】
反転論理和回路（ＮＯＲ回路）３３は、Ｍ（出力反転信号）を、ＭＢが「０」の場合には通過させるが、ＭＢが「１」の場合には出力を固定する。そして、階調制御回路３２から出力されたデータは、排他的論理和回路（ＥＸＯＲ回路）３４によって、反転論理和回路３３から出力されるＭと排他的論理和演算されて出力される。
【００３９】
論理積回路（ＡＮＤ回路）３５の一方の入力には、反転回路３６によってＭＢが論理反転された信号が入力される。また、論理積回路３５の他方の入力には、発振回路４４からのクロック信号（ＣＬＫ）が入力される。論理積回路３５は、ＭＢが「０」のときにのみ、ＣＬＫを通過させる。ラッチ回路３７は、排他的論理和回路３４の出力すなわちＭ（出力反転信号）の影響を受けたデータを、論理積回路３５の出力の立ち上がりでラッチして論理和回路３８に出力する。
【００４０】
論理和回路３８の他方の入力には、ＭＢが入力されている。また、論理和回路３８の出力は、Ｖ３とＶ１とのいずれかの駆動電圧を出力端子に印加する駆動素子としてのアナログスイッチ３９に接続されている。アナログスイッチ３９は、入力がハイレベルであるときに低い電圧Ｖ１を出力し、入力がローレベルであるときに高い電圧Ｖ３を出力する。よって、ＭＢが「０」であるときには、アナログスイッチ３９はラッチ回路３７の出力に応じた電圧を出力するが、ＭＢが「１」であるときには、常に、低い電圧Ｖ１を出力する。
【００４１】
なお、列電極に印加される電圧としてＶＳＳ（グラウンド）を使用している場合には、ＭＢが「１」であるときに出力レベルを常にＶＳＳに固定することが好ましい。また、図５において、破線で囲まれた回路部分５１、すなわち、論理和回路３１、反転論理和回路３３、論理積回路３５、反転回路３６および論理和回路３８は、列電極に接続されないことがレジスタに設定されている出力端子群における出力端子とメモリ４５との間における回路素子のスイッチングを止めるスイッチング阻止手段に相当する。また、回路部分５１と、コントローラ４３に設けられているレジスタ５１〜５８とを併せたものが、図１に示す信号線制御回路５に相当する。
【００４２】
図１に示すように、出力端子が液晶パネル１の列電極に接続されない出力端子群に対応するレジスタにおいて、ＭＢが「１」に設定される。従って、ＭＢが「１」に設定されているレジスタに対応した出力端子群における出力端子およびそれらの出力端子に至る回路素子を駆動する必要はない。そこで、上記のように、論理和回路３１は、ＭＢが「１」である場合に、メモリ４５から出力される表示データの内容に関わらず、出力を「１」に固定する。よって、ＭＢ＝１のときには、以降の回路素子において、論理の変化（ハイレベルからローレベルへの変化およびローレベルからハイレベルへの変化）は生じないので、消費電力が削減される。また、反転論理和回路３３は、ＭＢが「１」である場合に、出力を「０」に固定する。よって、Ｍ（出力反転信号）の通過を阻止することになり、以降の回路素子において、交流化のためのスイッチングが生じなくなって、消費電力が削減される。
【００４３】
さらに、論理積回路３５は、ＭＢが「１」である場合に、出力を「０」に固定する。よって、ＣＬＫの通過を阻止することになり、以降の回路素子において、クロック信号にもとづくスイッチングが生じなくなって、消費電力が削減される。また、論理和回路３８は、ＭＢが「１」である場合に、出力端子の出力電圧を低い値に固定してアナログスイッチ３９における消費電力を削減する。
【００４４】
以上のように、本実施の形態のドライバＩＣ１０は、ＭＢが「１」である場合に、すなわち、出力端子がいずれの列電極も駆動しない場合に、出力電圧を低い値に固定するとともに、メモリ４５からアナログスイッチ３９に至るデータパスにおける消費電力を削減することができる。なお、論理和回路３１、反転論理和回路３３、論理積回路３５および反転回路３６の全てが設けられている場合に、メモリ４５からアナログスイッチ３９に至るデータパスにおける消費電力を削減する効果は大きくなるが、それらの回路素子のうちの１つ以上が設けられていれば、メモリ４５からアナログスイッチ３９に至るデータパスにおける消費電力を削減することができる。
【００４５】
図６は、本実施の形態における液晶パネル１と基板にＣＯＧ実装されたドライバＩＣ１０との間の信号線の形成の仕方の一例を示す説明図である。図６に示すように、ｃ本の信号線群を飛び飛びにドライバＩＣ１０の出力端子に接続することができる。すなわち、ｃ本を単位としてドライバＩＣ１０の出力端子を液晶パネル１に対して接続／未接続とすることができる。従って、配線領域における配線の自由度が高まり、配線領域における配線の引き回しが容易になる。また、各信号線の長さのばらつきを小さくすることができるので、配線領域を小さくすることができ、基板サイズを小さくすることができる。
【００４６】
なお、上記の実施の形態では、図２および図５に例示された構成のドライバＩＣ１０を用いた場合を例にしたが、そのような構成は一例であって、他の出力端子群における出力端子と重複しないように選定され空間的に連続して配置されているｃ（ｃ≧１）本の出力端子からなる出力端子群のそれぞれに対応したデータであって、出力端子群における各出力端子を液晶パネル１における列電極と接続するか否かを示すデータが設定されるレジスタと、レジスタに設定されているデータに応じて、列電極に接続される出力端子に対応した記憶手段における領域に表示データを格納する制御回路に相当する回路を備えていれば、図２および図５に例示された構成と異なる構成や、図２および図５に例示された構成と一部異なる構成のドライバＩＣについて本発明を適用できる。
【００４７】
また、上記の実施の形態では、画像表示素子としてのＳＴＮ液晶層を有する単純マトリクス型の液晶パネル１を駆動する駆動回路を例にしたが、アクティブマトリクス型の液晶パネルや有機ＥＬパネルを駆動する駆動回路に本発明を適用することもできる。
【産業上の利用可能性】
【００４８】
本発明は、基板上に液晶パネルなどの画像表示素子と駆動回路とが実装される場合に、基板において、駆動回路と画像表示素子との間の配線の接続柔軟性を向上させるとともに、駆動回路における空き出力端子の駆動を停止して小電力化に貢献する。
【図面の簡単な説明】
【００４９】
【図１】本発明の要旨を説明するための概念図。
【図２】駆動回路を液晶パネルとともに示すブロック図。
【図３】駆動電圧の一例を説明するための説明図。
【図４】表示データをメモリに格納する方法を示すフローチャート。
【図５】列ドライバの構成例を、メモリとともに示すブロック図。
【図６】液晶パネルとドライバＩＣとの間の信号線の形成の仕方の一例を示す説明図。
【図７】従来の液晶パネルとドライバＩＣとの間の信号線の形成の仕方を示す説明図。
【図８】従来の液晶パネルとドライバＩＣとの間の信号線の形成の仕方を示す説明図。
【符号の説明】
【００５０】
１      液晶パネル
２      行ドライバ
３      列ドライバ
５      信号線制御回路
１０    ドライバＩＣ（駆動回路）
３９    アナログスイッチ（駆動素子）
４３    コントローラ（制御回路）
４５    メモリ
５１〜５８  レジスタ
１００  基板（ガラス基板）
【図１】
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【図２】
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【図３】
2005077527.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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