(57)【要約】【課題】  プラスチック又はプラスチックフィルム基板のように熱的に脆弱な基板に、多結晶シリコンを用いてＣＰＵなどの高機能集積回路を形成し、耐衝撃性や柔軟性に優れた半導体装置を提供することを目的とする。【解決手段】  本発明は、厚さが２００ｎｍ以下であり島状に分離された半導体層によりトランジスタが形成されている素子形成層に、当該トランジスタを用いて集積回路が形成されたものであり、該素子形成層がプラスチック基板上に固着されている半導体装置である。半導体層の厚さを上記の範囲とすることにより、その層を用いて作製したトランジスタをプラスチックなどの基板上に固着することができ、半導体層を島状に分離した状態で集積回路を形成することにより、曲げ応力が分散するので、素子形成後に固着する基板が可撓性であっても素子を破壊することなく保持することができる。【選択図】  図７
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【特許請求の範囲】
【請求項１】
厚さが１０ｎｍ乃至２００ｎｍであって島状に分離された半導体層により、少なくともチャネル形成領域が形成されるトランジスタにより、集積回路が形成される素子形成層を含み、該素子形成層が、プラスチック基板上に固着されていることを特徴とする半導体装置。
【請求項２】
チャネル長が０．８μｍ乃至５μｍであり、サブスレッショルド係数が０．１５Ｖ／ｄｅｃ以下である薄膜トランジスタにより集積回路が形成される素子形成層を含み、該素子形成層が、プラスチック基板上に固着されていることを特徴とする半導体装置。
【請求項３】
厚さが１０ｎｍ乃至２００ｎｍであって島状に分離された半導体層により、少なくともチャネル形成領域が形成されるトランジスタにより、複合命令セットコンピュータが形成される素子形成層を含み、該素子形成層が、プラスチック基板上に固着されていることを特徴とする半導体装置。
【請求項４】
チャネル長が０．８μｍ乃至５μｍであり、サブスレッショルド係数が０．１５Ｖ／ｄｅｃ以下である薄膜トランジスタにより複合命令セットコンピュータが形成された素子形成層を含み、該素子形成層が、プラスチック基板上に固着されていることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記素子形成層は、半導体層を有し、前記半導体層の上層側及び下層側に窒化珪素又は窒化酸化珪素で形成された絶縁層が備えられていることを特徴とする半導体装置。
【請求項６】
請求項１乃至４のいずれか一項において、前記プラスチック基板はポリカーボネート、ポリアリレート、ポリエーテルサルフォンから選ばれた一種であることを特徴とする半導体装置。
【請求項７】
請求項６において、前記プラスチック基板は可撓性を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラスチック材料を基板として、その上に薄膜トランジスタで集積回路を形成した半導体装置に関する。
【背景技術】
【０００２】
厚さ数十ナノメートルの結晶性半導体膜を用いた薄膜トランジスタ（以下、「ＴＦＴ」ともいう。）を利用して、画素部と駆動回路を同じガラス基板上に一体形成した液晶表示パネルが開発されている。また、結晶性に優れた高性能な多結晶シリコンを用いてコンピュータの中枢機能である中央処理装置（ＣＰＵ：Central Processing unit）を作製する技術が報告されている（例えば、非特許文献１及び２参照。）。このような技術的進歩により、ガラス基板上に表示機能とＣＰＵにより実現されるコンピュータの機能とを一体化するシステムパネルの実現性が高まっている。
【０００３】
液晶表示パネルはさまざまな電子機器に付する表示手段として応用されているが、主に携帯型電子機器向けのディスプレイ用基板として、プラスチック若しくはプラスチックフィルムを基板として用いることが検討されている。プラスチック材料はガラスと比べ、比重が低く軽量であり、耐衝撃性も高いことから薄型化も可能であるという特徴を持っている。
【０００４】
しかしながら、一般的にプラスチック材料は、耐熱性が悪いので、プロセスの最高温度を低くしなければならず、今日でも高品質な結晶性半導体膜を形成することができなかった。従って、上述のようなシステムパネルを実現することは不可能であった。
【非特許文献１】Imaya, A., "CG Silicon technology and its application", AM-LCD 2003 Digest, p.1, 2003.
【非特許文献２】Lee, B. Y., et al., "A CPU on a glass substrate using CG-Silicon TFTs", ISSCC Digest, p.164, 2003.
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このような背景に鑑み、本発明はプラスチック若しくはプラスチックフィルム基板のように熱的に脆弱な基板に、多結晶シリコンを用いてＣＰＵなどの高機能集積回路を形成し、耐衝撃性や柔軟性に優れた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、第１の基板上に薄膜を積層させて形成した集積回路を、当該第１の基板から剥離して、第２の基板に固着することを要旨としている。集積回路の剥離は、組成の異なる複数の層を積層した状態において、特定の界面で剥離する現象を利用するものである。このような界面の剥離は、膜の内部応力に起因するものであると考えられ、ストレス・ピール・オフ（以下、「ＳＰＯＰ（Stress peel off process）」ともいう。）法と呼ぶこととする。
【０００７】
ＳＰＯＰ法は、異なる薄膜を積層したとき、その界面若しくはその近傍で剥離する現象を利用するものである。すなわち、第１の薄膜と第２の薄膜とを積層した後、一方若しくは双方の薄膜の相変化、内部応力の変化、界面での不整合などの要因により剥離する現象を利用している。具体的には、基板上に設けられた金属膜と、金属膜上に設けられた当該金属を有する酸化膜及び珪素を含む膜とを有する被剥離層とを有する状態で、基板と被剥離層とを物理的手段により剥離することができる。
【０００８】
本発明は、厚さが１０ｎｍ乃至２００ｎｍであって島状に分離された半導体層により、少なくともチャネル形成領域が形成されるトランジスタを素子形成層に備え、当該トランジスタを用いて集積回路が形成されたものであり、該素子形成層がプラスチック基板上に固着されている半導体装置である。
【０００９】
半導体層の厚さを上記の範囲とすることにより、その層を用いて作製したトランジスタをプラスチックなどの基板上に固着することができる。さらに、半導体層を島状に分離した状態で集積回路を形成することにより、曲げ応力が分散するので、素子形成後に固着する基板が可撓性であっても素子を破壊することなく保持することができる。
【００１０】
また、本発明は、チャネル長が０．８μｍ乃至５μｍであり、サブスレッショルド係数が０．１５Ｖ／ｄｅｃ以下である薄膜トランジスタが形成された素子形成層に、当該薄膜トランジスタを用いて集積回路が形成されたものであり、該素子形成層がプラスチック基板上に固着されている半導体装置である。
【００１１】
この集積回路は、メモリ、ＣＰＵ、マイクロコンピュータ、その他各種演算制御回路を構成することができる。ＣＰＵでは、複合命令セットコンピュータ（CISC：Complex Instruction Set Computer）方式又は縮小命令セットコンピュータ（RISC：Reduced Instruction Set Computer）方式など、様々な設計様式に対応する。
【００１２】
本発明で適用する半導体層は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザー光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザー光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。
【発明の効果】
【００１３】
本発明は、プラスチック基板上にＣＰＵなどの高機能な集積回路を形成することにより、耐衝撃性や柔軟性に優れた半導体装置を得ることができる。このような半導体装置は、ＳＰＯＰ法を用いることで、プロセス温度の制限を受けることなく多結晶半導体層を用いてＣＰＵなどの高機能集積回路を形成し、それをそのまま剥離してプラスチック若しくはプラスチックフィルム基板上に固定したものであるので、当初の集積回路の性能を損なうことがない。本発明により、軽量化が図られ、耐衝撃性に優れた半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の態様について、図面を参照して説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、以下に示す図面において、同一部分又は同様な機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施の形態では、フレキシブルシステムパネルの実現可能性を示す指標として、ＣＰＵを作製する態様を説明する。集積回路の中でも最も複雑な論理回路であるＣＰＵをプラスチック基板上に作製することで、ＳＰＯＰ法の有用性について以下に示す。
【００１６】
図１に本実施の形態に係るＣＰＵのブロック図を示す。このＣＰＵは、演算装置（ALU： Arithmetic and Logic Unit）１、汎用レジスタ２、命令解析部３などを有する標準的な構成のＣＩＳＣ（Complex Instruction Set Computerの略で、複合命令セットコンピュータと訳される。）である。
【００１７】
このようなＣＰＵをプラスチック基板上に形成する技術を図２に示す。まず図２（Ａ）に示すように、第１の基板１０上に剥離層１１と剥離保護層１２を形成する。第１の基板１０は後の剥離工程に耐えうる剛性を有していれば良く、ガラス基板、石英基板、セラミック基板、シリコン基板、金属基板又はステンレス基板などを用いることができる。剥離層１１と剥離保護層１２は、後に行われる熱処理工程によって膜の内部応力が変化して、物理的に分離可能となる組み合わせが適用される。
【００１８】
この組み合わせとしては、剥離層１１を金属材料で形成し、剥離保護層１２を酸化物材料で形成するものがある。剥離層１１はタングステン（Ｗ）、モリブデン（Ｍｏ）チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｄ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）から選ばれた一種、又はこれらの元素を主成分とする合金材料、若しくは化合物材料で形成すれば良い。この剥離層１１はスパッタリング法などにより厚さが１０ｎｍ〜２００ｎｍ、好ましくは５０ｎｍ〜７５ｎｍとなるように形成する。剥離保護層１２は、酸化シリコン又は酸窒化シリコンで形成すると良く、膜厚は剥離層１１の２倍以上あることが望ましい。
【００１９】
剥離層１１の組成は製造工程の温度条件に合わせて適宜設計することができる。例えば、タングステン（Ｗ）とモリブデン（Ｍｏ）の合金の場合、モリブデンの含有量を増加させることで、剥離可能な温度は低温側にシフトする。
【００２０】
その後、図２（Ｂ）に示すように剥離保護層１２の上に素子形成層１３を形成する。素子形成層１３は、半導体層、絶縁層、導電層など複数の層を積層した形態を持っている。この素子形成層１３はＴＦＴを含み、図１で示すＣＰＵを構成する回路が形成される。素子はＴＦＴの他に、容量素子、抵抗素子などが含まれていても良い。
【００２１】
素子形成層１３の積層構造の一例は、トップゲート型のＴＦＴを形成する積層構造であり、剥離保護層１２側から、窒化シリコン層又は窒化酸化シリコン層、半導体層、酸化シリコン層、第１配線層、窒化シリコン層、酸化シリコン層、第２配線層の順に形成する。逆スタガ型のＴＦＴを形成する積層構造は、剥離保護層１２側から、窒化シリコン層又は窒化酸化シリコン層、第１配線層、酸化シリコン層、半導体層、窒化シリコン層、酸化シリコン層、第２配線層の順に形成する。主として、第１配線層はゲート電極を形成し、第２配線層はソース及びドレインに接続する配線を形成する。また、最上層には窒化シリコンでパッシベーション層を形成しておくと良い。
【００２２】
この素子形成層１３の一態様について、図４及び図５を参照して説明する。図４はトップゲート型のＴＦＴを適用する一例を示している。第１の基板１０上に剥離層１１と剥離保護層１２が形成され、その上に素子形成層１３が設けられている。素子形成層１３は、半導体層３０２に対して下地膜となる第１絶縁層３０１、ゲート絶縁層として機能することができる第２絶縁層３０３が設けられている。第２絶縁層３０３の上には、半導体層３０２に対応してゲート電極３０４が形成され、その上層に保護層として機能する第３絶縁層３０５、層間絶縁層として機能する第４絶縁層３０６が設けられている。さらにその上層には、保護層として機能する第５絶縁層３０８を形成しても良い。
【００２３】
半導体層３０２は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザー光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザー光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、シリコン半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。
【００２４】
レーザー光を照射して結晶化する場合には、連続発振レーザー光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、半導体が溶融した溶融帯を、当該レーザー光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ2／Ｖ・ｓｅｃ以上を実現することができる。
【００２５】
剥離層１１をタングステン（Ｗ）で形成して、剥離保護層１２との界面で剥離を確実に行うためには、４００℃以上の温度での加熱処理が必要であり、半導体層の熱結晶化工程でそれを併用することができる。
【００２６】
ゲート電極３０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、前記した金属を窒化させた金属窒化物を用いることができる。或いは、当該金属窒化物からなる第１層と当該金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した所謂ハット形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、第２絶縁層３０３やその下層の半導体層３０２に拡散することを防ぐことができる。
【００２７】
半導体層３０２、第２絶縁層３０３、ゲート電極３０４などを組み合わせて構成されるトランジスタは、シングルドレイン構造、ＬＤＤ（低濃度ドレイン）構造、ゲートオーバーラップドレイン構造など各種構造を適用することができる。また、シングルゲート構造、等価的には同電位のゲート電圧が印加されるトランジスタが直列に接続された形となるマルチゲート構造、半導体層を上下にゲート電極で挟むデュアルゲート構造を適用することができる。
【００２８】
第４絶縁層３０６は、酸化シリコン及び酸化窒化シリコンなどの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、有機溶媒中に溶かされた絶縁膜材料を塗布した後、熱処理により絶縁層を形成される酸化シリコンを用いることもできる。例えば、シロキサン結合を含む塗布膜を形成しておいて、２００乃至４００℃での熱処理により形成可能な絶縁層を用いることができる。第４絶縁層３０６を、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。
【００２９】
第４絶縁層３０６の上に形成される配線３０７は、ゲート電極３０４と同じ層で形成される配線層と交差して設けることが可能であり、多層配線構造を形成している。第４絶縁層３０６と同様に機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。配線はチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造、モリブデン（Ｍｏ）とアルミニウム（Ａｌ）との積層構造など、アルミニウム（Ａｌ）のような低抵抗材料と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルとの組み合わせで形成することが好ましい。
【００３０】
図５は、ボトムゲート型のＴＦＴを適用する一例を示している。第１の基板１０上に剥離層１１と剥離保護層１２が形成され、その上に素子形成層１３が設けられている。素子形成層１３には、ゲート電極３０４、ゲート絶縁層として機能する第２絶縁層３０３、半導体層３０２、チャネル保護層３０９、保護層として機能する第３絶縁層３０５、層間絶縁層として機能する第４絶縁層３０６が設けられている。さらにその上層には、保護層として機能する第５絶縁層３０８を形成しても良い。配線３０７は、第３絶縁層３０５の層上若しくは第４絶縁層３０６の層上に形成することができる。
【００３１】
図２（Ｃ）に示すように、素子形成層１３の上に第１接着層１４を形成し第２の基板１５を固着する。第２の基板１５は第１の基板１０よりも剛性の高い基板を用いることが好ましい。第１接着層１４としては、剥離可能な接着剤であり、例えば、紫外線により剥離する紫外線剥離型粘着剤、熱による剥離する熱剥離型粘着剤、水溶性接着剤や両面粘着テープなどを用いることができる。
【００３２】
そして、第１の基板１０及び第２の基板１５に力を加える。図３（Ａ）に示すように、剥離層１１と剥離保護層１２の界面若しくはその近傍で剥離が起こり、第１の基板１０から素子形成層１３が剥離されることとなる。剥離は、注視して見ると、剥離層１１を形成する金属の表面に形成された極めて薄い金属酸化物層が劈開することで成されている。金属酸化物は、剥離保護層１２を酸化物材料で形成し、さらに好ましくはその後に４００℃以上の熱処理を行うことで形成されたものと推測される。
【００３３】
この剥離工程の後、図３（Ｂ）に示すように、剥離保護層１２側に第２接着層１６を形成し、第３の基板１７を固着する。第２接着層１６としては、紫外線硬化樹脂、具体的にはエポキシ樹脂系接着剤や樹脂添加剤等の接着材又は両面粘着テープなどを用いることができる。第３の基板１７は、すでに素子形成工程が終わっているので、プロセス温度に制約されず、さまざまな材料の基板を用いることができる。例えば、ポリカーボネート、ポリアリレート、ポリエーテルサルフォン、ポリテトラフルオロエチレン、ポリエチレンテレフタレート、ポリエチレンナフタレート、ポリイミドなどのプラスチック材料を用いることができる。これらのプラスチック材料の比重は、ポリエチレンテレフタレートが１．４０ｇ／ｃｍ3であり、ポリカーボネートが１．２０ｇ／ｃｍ3であるように、概ね１．０〜１．５ｇ／ｃｍ3の範囲にあり、ガラスの２．５２ｇ／ｃｍ3に比べて小さいことが特徴である。すなわち、これらのプラスチック材料を用いることで、装置の軽量化を図ることができる。また、厚さが１００μｍ以下であると基板自体に可撓性があり、半導体装置に柔軟性を付与することができる。
【００３４】
最後に、図３（Ｃ）に示すように、第２の基板１５を除去する工程を行う。第１接着層１４が光異性化する材料であれば、紫外線を照射して粘着性を低下させて剥離を行うことができる。また、水溶性の材料で形成されていれば水洗を行えば良い。第１接着層１４の種類に合わせてこのような処理を複合化させても良い。
【００３５】
図１４は、素子形成層１３が第３の基板１７に固定される状態の詳細を示している。プラスチック材料で形成した第３の基板１７の上に、第２接着層１６があり、その上に素子形成層１３が固着されている。第２接着層１６は剥離保護層１２と接して形成されている。剥離保護層１２より上の層構造は、図４と同様である。このように、素子形成層１３に何ら影響を与えず、プラスチック材料で形成した第３の基板１７上にＴＦＴで形成する回路を固定することができる。
【００３６】
以上の様にして、第３の基板１７の上にＴＦＴで回路が形成されたＣＰＵを形成することができる。すなわち、第３の基板１７にプラスチック材料を用いれば、可撓性を有する柔軟な基板にＣＰＵを形成することができる。
【００３７】
図６は、このように作製した試料を走査電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）で観察した写真を示している。図６（Ａ）は、プラスチック上に形成されたＣＰＵを斜上方から観察した像であり、プラスチックフィルム上にＴＦＴ及び配線が形成された素子形成層の存在を示している。図６（Ｂ）は、断面像であり、素子形成層において、ゲート電極、層間絶縁層及び配線が形成されている状態を示している。ゲート電極のゲート長に相当する長さは１．２μｍである。
【００３８】
図７は、一辺が１２７ｍｍのガラス基板に１６個のＣＰＵを作製し、その後、素子形成層を含めて剥離して可撓性のプラスチック基板に固定した状態の写真を示している。写真で明らかなように、ＣＰＵは何の損傷もなく可撓性のプラスチック基板に転置することが出できている。また、プラスチック基板を湾曲させても、素子形成層は剥離することがなく、基板と共に湾曲させることが可能である。
【００３９】
図７で示すプラスチック基板を切断して、単体のＣＰＵを取り出し、フレキシブルプリント配線基板（Flexible Printed Circuit：ＦＰＣ）接続した状態を図８の写真に示す。この写真で示すようにＣＰＵを構成する素子形成層を含めてプラスチック基板を湾曲させることが可能であり、このような状態でもＣＰＵを動作させることが可能である。
【００４０】
図９は、剥離工程の前後におけるＴＦＴ特性を比較した結果を示している。図９で示すグラフは、ドレイン電流（ＩＤ）対ゲート電圧（ＶＧ）特性を示している。図９は、チャネル長８μｍ、チャネル幅２０μｍのｎチャネル型及びｐチャネル型のＴＦＴの特性であり、点線が剥離前であり、実線が剥離後の特性を示している。
【００４１】
図１０は、チャネル長１．２μｍ、チャネル幅２０μｍのｎチャネル型及びｐチャネル型のＴＦＴの転置後の特性を示している。プラスチック基板上に固定されたＴＦＴの特性は、ｎチャネル型ＴＦＴにおいて、しきい値電圧が１．９Ｖ、サブスレッショルド係数（以下「Ｓ値」ともいう。）が０．１４Ｖ／ｄｅｃ、ドレイン電流が約２３μＡ／μｍ2（ＶＧＳ＝３．３Ｖ、ＶＤＳ＝１Ｖ）が得られている。また、ｐチャネル型ＴＦＴでは、しきい値電圧が−０．４Ｖ、Ｓ値が０．１２Ｖ／ｄｅｃ、ドレイン電流が約６５μＡ／μｍ2（ＶＧＳ＝−３．３Ｖ、ＶＤＳ＝−Ｖ）が得られている。この結果は、ガラス基板上に形成したＴＦＴと同等の特性であり、剥離工程によってＴＦＴは、電気的特性を劣化させるようなダメージは何も受けていないことを示している。
【００４２】
ＣＰＵの動作特性としては、電源電圧と動作周波数といった相関のあるパラメータを縦軸と横軸に取り動作を検証した。図１１はこの検証結果を示すＳｈｍｏｏプロットと呼ばれるもので、電源電圧３．３Ｖにおいて、１３ＭＨｚで動作することが確認された。これは、ガラス基板上に作製したＣＰＵと同程度の動作周波数が得られていることを示している。
【００４３】
本発明を用いれば、軽量薄型、耐衝撃性能に優れたデバイスを実現することが可能である。本実施の形態ではＣＰＵの一例について示したが、その他にも、メモリや各種プロセッサなど回路の態様を変更すれば、さまざまな集積回路をプラスチック基板上に形成することが可能となる。
【００４４】
プラスチック基板に形成されたＣＰＵは、さまざまな電子機器に実装することが可能であり、それにより軽量化や小型薄型化を図った電子機器を実現することができる。図１２（Ａ）は、液晶又はエレクトロルミネセンス材料を利用した表示パネルに、本発明のＣＰＵを実装した態様を示している。表示パネルは、プラスチック基板１０１上にＴＦＴによって画像や文字などの情報を表示する画素部１０２、画素部１０２に入力する信号を制御して表示を行うための駆動回路部１０３が備えられている。画素部１０２には、タッチ式ペン入力機能など情報入力手段を備え、本発明のＣＰＵ１０４をプラスチック基板１０１に実装することにより、薄型のコンピュータを実現することができる。また、メモリ１０６、通信回路１０５、アンテナ１０７などを設けることにより、無線方式による電話回線の接続や、インターネットへの接続を行うことができる。図１２（Ｂ）はそのような機能を備えた薄型のコンピュータ１０８を示している。図１２（Ａ）の画素１０２やＣＰＵ１０４が実装されたプラスチック基板１０１を用いことにより、ガラスエポキシ樹脂等で形成されたプリント基板を用いる必要が不要となり、一枚の基板上に画素部やさまざまな機能回路を一体化させたシステムパネルを実現することができる。画素部１０２には、タッチ式ペン入力機能など情報入力手段を備えることによりペン１１０で入力をすることができる。
【００４５】
図１３（Ａ）は本発明のＣＰＵ２０２を実装したＩＣカード２０１であり、アンテナ２０３を形成し、無線通信でリーダ／ライタ装置と通信を行うことができる。本発明により、従来の磁気方式のプリペイドカードと同程度の厚さでＩＣカードを実現することができる。すなわち、図１３（Ｂ）で示すように、ＣＰＵ２０２が３〜１０μｍの厚さで形成され、その上下を０．１μｍのポリエチレンテレフタレートで形成されたフィルム２０１ａ、２０１ｂで張り合わせると、厚さはほとんどフィルムの厚さ分であり、０．２〜０．３ｍｍのＩＣカードを実現することができる。
【００４６】
本実施の形態ではＣＰＵを一例として説明したが、その他にも、メモリや各種プロセッサなど、さまざまな集積回路をプラスチック上に実現することが可能となる。そして、それを実装したコンピュータや電電話機などの情報通信機器を完成させることができ、ＩＤタグなどの物品流通システムなどにも適用することができる。
【００４７】
また、プラスチック基板に転置したＣＰＵの動作周波数の比較を行った結果を図１５に示す。図１５は電源電圧を横軸にとり、周波数を縦軸にとって、電源電圧の値をふってＣＰＵの動作が確認できた周波数をプロットしたグラフである。
【００４８】
サンプル１は、チャネル長（Ｌｉ）１．２μｍ、チャネル幅２０μｍとし、ゲート絶縁層の膜厚を４０ｎｍとし、第１の層間絶縁層の膜厚を１μｍとしたシングルドレイン構造のｎチャネル型ＴＦＴ及びシングルドレイン構造のｐチャネル型ＴＦＴとで構成したＣＰＵをプラスチック基板上に転置したものである。なお、サンプル１のＣＰＵを構成するＴＦＴは、図１４に示す構造と同一のトップゲート型ＴＦＴである。
【００４９】
また、サンプル２は、チャネル長０．８μｍ、チャネル幅２０μｍとし、ゲート絶縁層の膜厚を４０ｎｍとし、第１の層間絶縁層の膜厚を０．６μｍとしたＬＤＤ構造のｎチャネル型ＴＦＴ及びシングルドレイン構造のｐチャネル型ＴＦＴとで構成したＣＰＵをプラスチック基板上に転置したものである。また、サンプル３は、チャネル長０．８μｍ、チャネル幅２０μｍとし、ゲート絶縁層の膜厚を２０ｎｍとし、第１の層間絶縁層の膜厚を０．６μｍとしたＬＤＤ構造のｎチャネル型ＴＦＴ及びシングルドレイン構造のｐチャネル型ＴＦＴとで構成したＣＰＵをプラスチック基板上に転置したものである。なお、サンプル２とサンプル３のＴＦＴはＬＤＤ領域（チャネル形成領域の両サイドに約０．２μｍ幅でそれぞれ有する）を有するサイドウォール構造である。
【００５０】
なお、ＣＰＵの信頼性を向上させる場合には、チャネル長を長くしたり、ゲート絶縁膜の膜厚を厚くして耐圧を上げる。また、ＣＰＵの信頼性を向上させる場合には、ホットキャリアによるオン電流値の劣化を防ぐため、ＬＤＤ構造とすることが好ましい。
【００５１】
サンプル１とサンプル２を比較した場合、チャネル長の短いサンプル２のほうが、３〜４Ｖの電源電圧の範囲において、高い周波数での動作が可能であった。
【００５２】
サンプル２とサンプル３を比較した場合、ゲート絶縁層の膜厚が薄いサンプル３のほうが、３．５Ｖより低い電源電圧の範囲において、高い周波数での動作が可能であった。
【００５３】
３つのサンプルの中で最も高い周波数での動作が確認できたのはサンプル１であり、ＣＰＵが電源電圧４．５Ｖにおいて２０ＭＨｚで動作することが図１５から読み取れる。このように、本発明により、プラスチック基板上に転置されたＣＰＵは高い周波数での駆動が可能であり、様々な電子機器を完成することができる。
【図面の簡単な説明】
【００５４】
【図１】本発明に係るＣＰＵのブロック図である。
【図２】本発明に係るＣＰＵをプラスチック基板上に形成する工程を説明する図である。
【図３】本発明に係るＣＰＵをプラスチック基板上に形成する工程を説明する図である。
【図４】素子形成層の具体的な一態様を説明する図である。
【図５】素子形成層の具体的な一態様を説明する図である。
【図６】プラスチック基板上にＣＰＵのＳＥＭ像であり、（Ａ）は斜上方から観察した像、（Ｂ）は断面像を示す。
【図７】ガラス基板に作製した１６個のＣＰＵを剥離した後、可撓性のプラスチック基板に固定した状態を示す写真である。
【図８】プラスチック基板上のＣＰＵにフレキシブルプリント配線基板を接続した状態を示す写真である。
【図９】剥離工程の前後におけるドレイン電流（ＩＤ）対ゲート電圧（ＶＧ）特性を比較したグラフである。
【図１０】剥離工程の後におけるドレイン電流（ＩＤ）対ゲート電圧（ＶＧ）特性を比較したグラフである。
【図１１】電源電圧に対する動作周波数を検証したＳｈｍｏｏプロットである。
【図１２】表示パネルに本発明のＣＰＵを実装する態様を示す図である。
【図１３】本発明のＣＰＵを実装したＩＣカードを説明する図である。
【図１４】プラスチック基板上に固定した素子形成層の詳細を説明する図である。
【図１５】本発明のＣＰＵの動作周波数を比較したグラフである。
【符号の説明】
【００５５】
１  演算装置
２  汎用レジスタ
３  命令解析部
１０  第１の基板
１１  剥離層
１２  剥離保護層
１３  素子形成層
１４  第１接着層
１５  第２の基板
１６  第２接着層
１７  第３の基板
１０１  プラスチック基板
１０２  画素部
１０３  駆動回路部
１０４  ＣＰＵ
１０５  通信回路
１０６  メモリ
１０７  アンテナ
１０８  コンピュータ
２０１  ＩＣカード
２０２  ＣＰＵ
２０３  アンテナ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図６】
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【図７】
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【図８】
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