(57)【要約】【課題】  不要なリフレッシュ動作を行うことに伴う余分な電流消費をなくし、また、余分なリフレッシュ動作要求をなくすことによりシステムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供すること。【解決手段】  ２進情報を記憶し、一定時間の間にリフレッシュ動作を行わないと記憶内容を喪失するダイナミック型記憶素子を用いた記憶装置において、リフレッシュ期間内におけるリフレッシュアドレスに対するライト動作またはリード動作要求を検知し、前記リフレッシュ期間内の前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知すると、内部動作に必要な各種タイミングを発生するタイミングジェネレータ３を制御して前記リフレッシュ期間内の前記リフレッシュアドレスに対するリフレッシュ動作を抑止する。【選択図】      図１
2005174437.tif 000002
【特許請求の範囲】
【請求項１】
リフレッシュ期間毎にリフレッシュが必要な記憶装置において、
リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、
前記リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路と、
を備えたことを特徴とする記憶装置のリフレッシュ方式。
【請求項２】
前記リフレッシュ動作抑止回路は、前記記憶内容の書き込みまたは読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッシュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しがあった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作を抑止することを特徴とする請求項１記載の記憶装置のリフレッシュ方式。
【請求項３】
前記リフレッシュ動作抑止回路は、前記リフレッシュ期間内において前記リフレッシュアドレスに相当するロウに対し、記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに相当するロウに対し記憶内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当するロウに対するリフレッシュ動作を抑止することを特徴とする請求項１または２記載の記憶装置のリフレッシュ方式。
【請求項４】
前記リフレッシュ動作抑止回路は、前記リフレッシュ期間内において前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止することを特徴とする請求項２記載の記憶装置のリフレッシュ方式。
【請求項５】
前記リフレッシュ動作抑止回路は、リフレッシュ動作を抑止しないとき
リフレッシュ要求信号を前記記憶装置の記憶制御装置に送出する機能を有し、前記記憶制御装置は、前記リフレッシュ要求信号をもとに前記記憶装置に対しリフレッシュ動作要求を行うことを特徴とする請求項１記載の記憶装置のリフレッシュ方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リフレッシュを行う必要のあるダイナミック型記憶素子を用いた記憶装置において、不必要なリフレッシュ動作を抑制し、余分なリフレッシュ動作による消費電流を削減し、さらに不要なリフレッシュ動作要求回数を削減した分、記憶装置を含むシステムとしての機能の効率化を図れる記憶装置のリフレッシュ方式に関する。
【背景技術】
【０００２】
従来より、２進情報を記憶し、一定時間経過するまでにリフレッシュしないと記憶内容を喪失するダイナミック型記憶素子を用いたＤＲＡＭが、コンピュータ装置などの記憶装置として用いられている。
図１は、このダイナミック型記憶素子を用いた従来のＤＲＡＭの構成を示すブロック図である。このＤＲＡＭの構成は、クロックバッファ１、コマンドデコーダ２、タイミングジェネレータ３、セルフリフレッシュタイマ５、リフレッシュアドレスカウンタ６、ロウアドレスラッチ７、カラムアドレスラッチ８、マルチプレクサ９、ロウデコーダ１０、メモリセルアレイ１１、センスアンプ１２、カラムデコーダ１３およびデータ入出力バッファ１４を含む。
【０００３】
クロックバッファ１は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ２は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。
タイミングジェネレータ３は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ５は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ６は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎に１インクリメントされるカウンタで、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ７およびカラムアドレスラッチ８は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ９は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ１０はｍ個のロウの１個を選択する回路である。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプに出力される。センスアンプ１２はメモリセルからの微小信号を増幅する回路である。カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択する回路である。データ入出力バッファ１４は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
【０００４】
次に動作について説明する。
図１において、外部からのクロック信号をクロックバッファ１が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ２が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ３が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ５が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ６はリフレッシュ動作を行う毎に“１”加算されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ７およびカラムアドレスラッチ８に格納される。
【０００５】
リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ９により選択され、ロウデコーダ１０によりｍ個のロウの１個が選択される。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプ１２に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ１２により増幅される。
【０００６】
カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択し、ライト動作時にはデータ入出力バッファ１４によりライトデータが入力され、またリード動作時にはデータ入出力バッファ１４を介してリードデータが出力される。
【０００７】
リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ１１内の１個のロウが指定され、このロウに接続されたｎ個のメモリセル情報がセンスアンプ１２で増幅される。前記センスアンプからのリードデータは、カラムデコーダ１３により１組のデータが選択され、データ入出力バッファ１４を介して出力される。
【０００８】
また、ライト動作では、メモリセルアレイ１１に記憶されている情報を読み出してセンスアンプ１２で増幅した後、カラムデコーダ１３で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。
【０００９】
オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ９がリフレッシュアドレスカウンタ６の出力をロウデコーダに出力してメモリセルアレイ１１のロウが選択される。選択されたロウにおけるｎ個のカラムデータはセンスアンプ１２で増幅されて、再度メモリセルに書き込まれる。
【００１０】
セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ５にもとづいて内部で自動的にリフレッシュ動作を行う。
【００１１】
このように、一定期間ごとにリフレッシュ動作を行なっているものとして、アクセス判別回路によりＣＰＵあるいは他のバスマスタのアクセス対象を識別し、前記アクセス対象がＤＲＡＭでない期間に一定期間ごとにリフレッシュ動作を行い、また、ＤＲＡＭのあるバンクがアクセス対象であるときにはリフレッシュ可能な他のバンクに対しリフレッシュ動作を行うＤＲＡＭのリフレッシュ方式がある（例えば、特許文献１参照）。
【特許文献１】特開平７−４５０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
かかる従来のＤＲＡＭのリフレッシュ方式には、以下の短所が付随している。
リフレッシュ期間内のリフレッシュアドレスカウンタ６に相当するロウアドレスに対して、既にリード動作またはライト動作が行われている場合、該ロウに対応するメモリセルのリフレッシュ動作は不要であるにもかかわらずリフレッシュ動作が行われ、前記不要なリフレッシュ動作を行うことに伴って余分な電流が消費されるという課題があった。
【００１３】
本発明は、このような事情に鑑みてなされたものであり、不要なリフレッシュ動作を行うことに伴う余分な電流消費をなくし、また、余分なリフレッシュ動作要求をなくすことによりシステムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述の目的を達成するため、本発明にかかる記憶装置のリフレッシュ方式は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備えたことを特徴とする。
【発明の効果】
【００１５】
本発明の記憶装置のリフレッシュ方式は、リフレッシュアドレスを発生するリフレッシュアドレス生成回路と、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止するリフレッシュ動作抑止回路とを備え、リフレッシュ期間内にリフレッシュアドレスに対応したロウに既にリード動作またはライト動作が行われている場合には、該ロウに対応するメモリセルのリフレッシュ動作を抑止して余分なリフレッシュを抑止するように構成したので、余分なリフレッシュ動作による消費電流を抑制し、さらに、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する構成にすることで、不必要なリフレッシュ動作要求を記憶装置に出さないようにし、システムとしての性能向上を図れる効果がある。
【発明を実施するための最良の形態】
【００１６】
不要なリフレッシュ動作を行うことに伴う余分な電流消費を抑制し、また、余分なリフレッシュ動作要求をなくすことにより記憶装置としての性能向上を図れる記憶装置のリフレッシュ方式を提供するという目的を、リフレッシュアドレスをリフレッシュアドレス生成回路が発生すると、リフレッシュ動作抑止回路が、リフレッシュ期間内において前記リフレッシュアドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュアドレスに対する前記書き込みまたは読み出しがあると、前記リフレッシュアドレスに対するリフレッシュ動作を抑止することで実現した。
【実施例１】
【００１７】
図２は、この実施例１の記憶装置のリフレッシュ方式の構成を示すブロック図である。なお、図２において図１と同一または相当の部分については同一の符号を付してある。この記憶装置のリフレッシュ方式は、２進情報を記憶し、一定時間の間にリフレッシュ動作を行わないと記憶内容を喪失するダイナミック型記憶素子を用いた記憶装置において、リフレッシュアドレスを発生する手段と、リフレッシュ期間内における前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知し、前記リフレッシュ期間内の前記リフレッシュアドレスに対するライト動作またはリード動作要求を検知すると、内部動作に必要な各種タイミングを発生するタイミングジェネレータ３を制御して前記リフレッシュ期間内の前記リフレッシュアドレスに対するリフレッシュ動作を抑止する手段を含む。
【００１８】
この実施例１の記憶装置のリフレッシュ方式の構成は、クロックバッファ１、コマンドデコーダ２、タイミングジェネレータ３、セルフリフレッシュタイマ５、リフレッシュアドレスカウンタ（リフレッシュアクセス生成回路）６、ロウアドレスラッチ７、カラムアドレスラッチ８、マルチプレクサ９、ロウデコーダ１０、メモリセルアレイ１１、センスアンプ１２、カラムデコーダ１３、データ入出力バッファ１４およびリフレッシュアドレス比較回路（リフレッシュ動作抑止回路）４００を含む。
【００１９】
クロックバッファ１は、外部から供給されたクロック信号を受信して内部回路に分配するクロック信号のバッファ回路である。コマンドデコーダ２は、外部からのコマンド信号を解読してライト、リード、オートリフレッシュなどの動作を判別する回路である。タイミングジェネレータ３は、内部動作に必要な各種タイミング信号を発生する回路である。セルフリフレッシュタイマ５は、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックを発生する回路である。リフレッシュアドレスカウンタ６は、外部からのオートリフレッシュおよびセルフリフレッシュ時においてリフレッシュ動作を行う毎にその内部状態が１インクリメントされるカウンタであり、リフレッシュ時のロウアドレスを発生する回路である。ロウアドレスラッチ７およびカラムアドレスラッチ８は、外部から時分割に送られてくるアドレス信号をロウアドレスとカラムアドレスに分けて格納する。マルチプレクサ９は、リフレッシュアドレスと通常動作時のロウアドレスのいずれかを選択する回路である。ロウデコーダ１０はｍ個のロウの１個を選択する回路である。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプに出力される。センスアンプ１２はメモリセルからの微小信号を増幅する回路である。カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択する回路である。データ入出力バッファ１４は、ライト動作時にライトデータを入力し、リード動作時にリードデータを出力する回路である。
【００２０】
リフレッシュアドレス比較回路４００は、リフレッシュアドレスを発生する手段であるリフレッシュアドレスカウンタ６のリフレッシュアドレスと、ライト動作、リード動作におけるロウアドレスラッチ７から供給されるアドレス情報とを比較し、リフレッシュ期間ごとに該リフレッシュアドレスが示すロウに対するライト動作またはリード動作を検知し、該ロウが既にライト動作またはリード動作の対象になった場合は、タイミングジェネレータ３を制御し、リフレッシュ動作が実行されないようにするものである。
【００２１】
図３は、リフレッシュアドレス比較回路４００の構成を示すブロック図である。
このリフレッシュアドレス比較回路４００は、比較回路３０、ＡＮＤ回路３１、リフレッシュ抑止レジスタ３２を含む。比較回路３０はリフレッシュアドレスカウンタ６から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを比較し、その比較結果を出力する回路である。ＡＮＤ回路３１は、前記比較回路３０から出力される比較結果と、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号との論理積演算を行い、リフレッシュアドレスが示すロウに対するライト動作またはリード動作の実行を検知し、ライト動作またはリード動作が行われた場合には一致信号を出力する回路である。リフレッシュ抑止レジスタ３２は検知開始信号でリセットされ、ＡＮＤ回路３１から出力される前記一致信号でセットされ、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内（検知開始信号が出力され次の検知開始信号が出力されるまでの期間であり、リフレッシュ期間に対応する）で１度でも一致すると前記一致信号によりセットされ、“Ｌｏｗ”レベルのリフレッシュ抑止信号を出力するフリップフロップ回路である。
【００２２】
次に動作について説明する。
図２において、外部からのクロック信号をクロックバッファ１が受信して内部回路に分配する。また、外部からのコマンド信号をコマンドデコーダ２が解読してライト、リード、オートリフレッシュなどの動作を判別し、タイミングジェネレータ３が内部動作に必要な各種タイミングを発生する。また、セルフリフレッシュモード時のリフレッシュ動作間隔を決定するクロックをセルフリフレッシュタイマ５が発生し、外部からのオートリフレッシュおよびセルフリフレッシュ時に、リフレッシュアドレスカウンタ６はリフレッシュ動作を行う毎に＋１されてリフレッシュ時のロウアドレスを発生する。外部から時分割に送られてくるアドレス信号はロウアドレスとカラムアドレスに分けられ、それぞれロウアドレスラッチ７およびカラムアドレスラッチ８に格納される。
【００２３】
リフレッシュアドレスと通常動作時のロウアドレスのいずれかがマルチプレクサ９により選択され、ロウデコーダ１０によりｍ個のロウの１個が選択される。メモリセルアレイ１１は、２進情報を記憶するメモリセルをｍロウ×ｎカラムのアレイ状に配置したもので、１個のロウが選択されるとこれに接続されているｎ個のメモリセルの情報がセンスアンプ１２に出力される。前記メモリセルの情報として出力された微小信号はセンスアンプ１２により増幅される。
【００２４】
カラムデコーダ１３はｎ個のカラムの中から外部データ信号に相当する１組のデータを選択し、ライト動作時にはデータ入出力バッファ１４によりライトデータが入力され、またリード動作時にはデータ入出力バッファ１４を介してリードデータが出力される。
【００２５】
リード動作では、外部アドレス信号のロウアドレスによりメモリセルアレイ１１内の１個のロウが指定され、このロウに接続されたｎ個のメモリセル情報がセンスアンプ１２で増幅される。前記センスアンプからのリードデータは、カラムデコーダ１３により１組のデータが選択され、データ入出力バッファ１４を介して出力される。
【００２６】
また、ライト動作では、メモリセルアレイ１１に記憶されている情報を読み出してセンスアンプ１２で増幅した後、カラムデコーダ１３で指定したカラムを外部からのライトデータで置き換えてメモリセルに書き込む。
【００２７】
オートリフレッシュ動作はコマンド信号により指定され、マルチプレクサ９がリフレッシュアドレスカウンタ６の出力をロウデコーダに出力し、メモリセルアレイ１１のロウが選択される。選択されたロウにおけるｎ個のカラムデータはセンスアンプ１２で増幅されて、再度メモリセルに書き込まれる。
【００２８】
セルフリフレッシュモードにはセルフリフレッシュエントリコマンドで入り、このセルフリフレッシュモードに入るとセルフリフレッシュタイマ５にもとづいて内部で自動的にリフレッシュ動作を行う。
【００２９】
さらに、この記憶装置のリフレッシュ方式では、リフレッシュアドレス比較回路４００において、リフレッシュアドレスカウンタ６から供給されるリフレッシュアドレスと、ライト動作時やリード動作時のロウアドレスとを図３に示す比較回路３０において比較し、その比較結果をＡＮＤ回路３１の一方の入力端子へ出力する。ＡＮＤ回路３１の他方の入力端子には、ライト動作やリード動作実行中であることを示す信号、またはライト動作要求信号やリード動作要求信号が入力される。この結果、ＡＮＤ回路３１では、前記比較回路３０から出力される比較結果と、前記ライト、リード動作実行中であることを示す信号、または前記ライト、リード動作要求信号との論理積演算が行われ、前記リフレッシュアドレスが示すロウに対しライト動作またはリード動作が実行されたかが検知される。そして、前記リフレッシュアドレスに対しライト動作またはリード動作が行われた場合にはＡＮＤ回路３１からリフレッシュ抑止レジスタ３２のセット入力端子へ一致信号が出力され、リフレッシュ抑止レジスタ３２はセットされて“Ｌｏｗ”レベルのリフレッシュ抑止信号を出力する。また、リフレッシュ抑止レジスタ３２のリセット入力端子には検知開始信号が入力されるため、この検知開始信号でリフレッシュ抑止レジスタ３２はリセットされる。
【００３０】
この結果、前記リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で１度でも一致すると、リフレッシュ抑止レジスタ３２は前記一致信号によりセットされ、“Ｌｏｗ”レベルのリフレッシュ抑止信号をタイミングジェネレータ３へ出力しタイミングジェネレータ３を制御し、前記リフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止して消費電流を抑制する。
【００３１】
図４は、検知期間とリフレッシュ実行期間の一例を示すタイミングチャートであり、同図（ａ）ではリフレッシュ期間ｔＲＦ内に検知期間とリフレッシュ実行期間が存在し、また、同図（ｂ）では検知期間に対してリフレッシュ実行期間が１サイクルずれている。
【００３２】
以上のように、この実施例１によれば、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内で１度でも一致すると、リフレッシュアドレス比較回路４００が出力するリフレッシュ抑止信号によりタイミングジェネレータ３を制御し、前記検知期間内、すなわちそのリフレッシュ期間内の前記リフレッシュアドレスに対応するリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。
【実施例２】
【００３３】
この実施例２では、ダイナミック型記憶素子を用いた記憶装置は、４つのメモリバンクＡ、Ｂ、Ｃ、Ｄの４バンク構成とする。
図５は、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。リード、ライト動作時は、１つのバンクに対してアクセスされるが、リフレッシュ動作時はバンクＡ〜Ｄの全てのバンクに対してアクセスされる。
図６は、この実施例２の記憶装置のリフレッシュ方式のリフレッシュアドレス比較回路４０１の構成を示すブロック図である。なお、この実施例２の記憶装置のリフレッシュ方式の構成は、図２に示す前記実施例１の記憶装置のリフレッシュ方式の構成と同様であるが、この実施例２ではリフレッシュアドレス比較回路（リフレッシュ動作抑止回路）４０１の構成が図３に示した実施例１のリフレッシュアドレス比較回路の構成と異なる。
図６は、この実施例２のリフレッシュアドレス比較回路４０１の構成を示すブロック図である。このリフレッシュアドレス比較回路４０１の構成は、比較回路４０、デコーダ４１、ＡＮＤ回路４２，４３，４４，４５、リフレッシュ抑止レジスタ４６，４７，４８，４９を含む。比較回路４０は、前記実施例１で説明した図３における比較回路３０と同様の機能を有している。デコーダ４１はバンクアドレスＡ〜Ｄの中のいずれか１つを選択し、ＡＮＤ回路４２，４３，４４，４５とリフレッシュ抑止レジスタ４６，４７，４８，４９はそれぞれバンクＡ、Ｂ、Ｃ、Ｄに対応してリフレッシュ抑止信号Ａ、Ｂ、Ｃ、Ｄを出力する。このような構成にすることでそれぞれのバンクごとにリフレッシュアドレスに対応したロウにライトまたはリード動作があったかを検知でき、ライトまたはリード動作があった場合にはそのバンクに対するリフレッシュ動作を抑止する。
【００３４】
以上のように、この実施例２によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合でも、リフレッシュアドレスとリード動作時、ライト動作時のロウアドレスが検知期間内、すなわちリフレッシュ期間内で１度でも一致すると、リフレッシュアドレス比較回路４０１が出力するリフレッシュ抑止信号によりタイミングジェネレータ３を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応するバンクについてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。
【実施例３】
【００３５】
図７は、この実施例３の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい場合を示す説明図である。このような場合には、前記実施例２の図６に示したリフレッシュアドレス比較回路４０１におけるバンクに対応する回路を、さらに各ブロックＡ、Ｂに対応できるように拡張することで容易に構成できる。
【００３６】
すなわち、この実施例３のリフレッシュアドレス比較回路は、記憶内容の書き込みまた
は読み出しの対象となるアクセス選択セル範囲がリフレッシュ動作の対象となるリフレッ
シュ選択セル範囲よりも小さい場合、前記アクセス選択セル範囲ごとに前記リフレッシュ
アドレスに対する記憶内容の書き込みまたは読み出しの有無を検知し、前記リフレッシュ
アドレスに対する前記書き込みまたは読み出しがあると、前記書き込みまたは読み出しが
あった前記アクセス選択セル範囲の前記リフレッシュアドレスに対するリフレッシュ動作
を抑止する。そして、リフレッシュ期間内において前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対し、記憶内容の書き込みまたは読み出しの有無を検
知し、前記リフレッシュアドレスに相当するロウおよびカラム方向のブロックに対し記憶
内容の書き込みまたは読み出しが実行された場合、前記リフレッシュアドレスに相当する
ロウおよびカラム方向のブロックに対するリフレッシュ動作を抑止する。
【００３７】
この実施例３によれば、リード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい、ロウとカラム方向のブロックとにより規定される範囲の場合に対しても、リフレッシュアドレス比較回路が出力する前記範囲ごとのリフレッシュ抑止信号によりタイミングジェネレータ３を制御し、そのリフレッシュ期間内の前記リフレッシュアドレスに対応する前記範囲についてリフレッシュ動作を禁止できるため、不要なリフレッシュ動作を行うことに伴う余分な電流消費を削減できる記憶装置のリフレッシュ方式を提供できる効果がある。
【実施例４】
【００３８】
図８は、この実施例４の記憶装置のリフレッシュ方式を示すブロック図であり、記憶装置にリフレッシュ動作が必要な場合のみメモリ要求信号を記憶制御装置に送出する。この実施例４の記憶装置のリフレッシュ方式の構成は、記憶制御装置５０のメモリアクセス制御回路５１と、記憶装置のリフレッシュアドレス比較回路を含む。この記憶装置と、そのリフレッシュアドレス比較回路は、前記実施例１、実施例２、実施例３の記憶装置、リフレッシュアドレス比較回路と同等のものである。
【００３９】
記憶制御装置５０におけるメモリアクセス制御回路５１は、ＣＰＵ、グラフィックス装置、入出力装置からのメモリアクセス要求と前記記憶装置からのリフレッシュ要求とを優先順位付けして制御し、前記記憶装置にメモリ要求を送出する。前記記憶装置からのリフレッシュ要求は、前述したリフレッシュアドレス比較回路内でリフレッシュ動作要求が必要な場合にのみ送出するように構成される。
【００４０】
前記実施例１、実施例２、実施例３の構成に加えてこのような構成をとることにより、不必要なリフレッシュ動作要求を記憶装置に出さないようにすることが出来、この空いた時間に通常のライト動作またはリード動作要求を出すことが出来、システムとしての性能向上を図れる記憶装置のリフレッシュ方式を提供できる効果がある。
【図面の簡単な説明】
【００４１】
【図１】従来のＤＲＡＭの構成を示すブロック図である。
【図２】本発明の実施例１の記憶装置のリフレッシュ方式の構成を示すブロック図である。
【図３】本発明の実施例１の記憶装置のリフレッシュ方式におけるリフレッシュアドレス比較回路の構成を示すブロック図である。
【図４】検知期間とリフレッシュ実行期間の一例を示すタイミングチャートである。
【図５】本発明の実施例２の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲より小さい場合を示す説明図である。
【図６】本発明の実施例２の記憶装置のリフレッシュ方式のリフレッシュアドレス比較回路の構成を示すブロック図である。
【図７】本発明の実施例３の記憶装置のリフレッシュ方式を説明するためのリード、ライト動作時の選択セル範囲がリフレッシュ動作時の選択セル範囲よりさらに小さい場合を示す説明図である。
【図８】この実施例４の記憶装置のリフレッシュ方式を示すブロック図である。
【符号の説明】
【００４２】
６……リフレッシュアドレスカウンタ（リフレッシュアドレス生成回路）、４００，４０１……リフレッシュアドレス比較回路（リフレッシュ動作抑止回路）、５０……記憶制御装置。
【図１】
2005174437.tif 000003
【図２】
2005174437.tif 000004
【図３】
2005174437.tif 000005
【図４】
2005174437.tif 000006
【図５】
2005174437.tif 000007
【図６】
2005174437.tif 000008
【図７】
2005174437.tif 000009
【図８】
2005174437.tif 000010