(57)【要約】  【課題】  転送速度および通信プロトコルの組み合わせで効率的に消費電力を削減できる高速インターフェースパワーマネージメント装置の提供。  【解決手段】  高速インターフェースパワーマネージメント装置は転送速度および通信プロトコルにより分割された回路１０５〜１０９により出力される状態信号を基に状態を遷移するクロック制御ステートマシン１１２と、クロック制御ステートマシン１１２により出力される制御信号を受け、クロックの供給停止を行うゲート回路１１３〜１１８を含む。高速アイドル時はＨＳＤＬＬ１１０とエラスティシティバッファ１１１にのみクロック供給を行う。高速受信時は高速アイドル時に加え、ＨＳデータ受信回路１０６にクロック供給を行う。高速送信時はＨＳデータ／デバイスチャープ送信回路１０５にのみクロック供給を行う。低速転送時も送信／受信／アイドルに応じてクロック供給停止を行い省電力化を図る。【選択図】  図１
2005063293.tif 000002
【特許請求の範囲】
【請求項１】
複数の転送速度と通信プロトコルにより異なる構成を持ち、前記構成から出力される状態信号を受けて状態を検知する検知回路と、前記検知回路から出力される制御信号によって前記構成への入力クロックの供給停止を行う制御回路とを備え、転送速度および通信プロトコルの組み合わせによる消費電力の削減を適正化することを特徴とする高速インターフェースパワーマネージメント装置。
【請求項２】
請求項１記載の構成は、ＨＳ（高速）データ回路／チャープ送信回路とＨＳデータ受信回路とＦＳ（低速）データ送信回路とＦＳデータ受信回路と常時クロック供給回路（チャープ受信回路を含む）から構成され、前記検知回路がＨＳアイドルステートとＨＳデータ受信ステートのときのみクロック供給を行うＨＳＤＬＬとエラスティシティバッファとを備えた高速インターフェースパワーマネージメント装置。
【請求項３】
請求項１記載の検知回路は、ＦＳアイドルステートとＦＳ送信ステートとＦＳ受信ステートとＨＳアイドルステートとＨＳ送信／デバイスチャープステートとＨＳ受信ステートとホストチャープステートとを備えた高速インターフェースパワーマネージメント装置。
【請求項４】
請求項１記載の検知回路は、受信側でデータを正常に受け取れる最低周波数で遷移を行うことを特徴とする高速インターフェースパワーマネージメント装置。
【請求項５】
請求項１記載の検知回路は、通信バスの差動データを駆動するＨＳドライバとＦＳドライバを制御する信号を用いて、ＦＳステートとＨＳ／チャープステートを分けて、ＨＳ送信ステートとチャープ送信ステートを兼用することを特徴とする高速インターフェースパワーマネージメント装置。
【請求項６】
請求項１記載の検知回路は、ＨＳアイドルステートからＨＳ受信ステートへの遷移の制御信号にスクエルチ差動レシーバの出力を使用することを特徴とする高速インターフェースパワーマネージメント装置。
【請求項７】
請求項１記載の検知回路は、ハンドシェークプロトコルからＨＳモードへ移行するときに、請求項４記載の検知回路のＨＳデータ送信／チャープ送信ステートからホストチャープステートを経てＨＳアイドルステートへの遷移の信号に通信バスの終端抵抗を制御する信号と、スクエルチ差動レシーバの出力信号を使用することを特徴とする高速インターフェースパワーマネージメント装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の転送速度と通信プロトコルを持つインターフェース、特にＵＳＢ２．０のクロック制御を行うための高速インターフェースパワーマネージメント装置に関する。
【背景技術】
【０００２】
近年、パーソナルコンピュータと周辺機器を接続するためのインターフェース規格として、１２Ｍｂｐｓの転送速度を持つＵＳＢ（Universal Serial Bus）１．１を拡張した４８０Ｍｂｐｓの転送速度を持ち、従来のＵＳＢ１．１の機能も合わせ持つＵＳＢ２．０がパーソナルコンピュータ標準インターフェースとして利用されるようになってきた。
【０００３】
以下、従来の高速インターフェースパワーマネージメント装置について説明する。従来の高速インターフェースパワーマネージメント装置は４８０Ｍｂｐｓの高速転送時と１２Ｍｂｐｓの低速転送時に使用するＰＬＬをそれぞれ持ち、高速転送時は高速転送用のＰＬＬを使用して高速回路にクロックの供給を行い、低速転送時は低速転送用のＰＬＬを使用して低速回路にクロックの供給を行い、ＰＬＬの切り替えを行うことでクロックの供給停止を行い、省電力化を図っていた（例えば、特許文献１参照）。
【特許文献１】特開２００２−１４１９１１号公報（第６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来の方法では、ＰＬＬの発振を一度停止してしまうとＰＬＬを発振開始するまでのμｓオーダーの長い時間を必要とする。そのため、通信プロトコルによるｎｓオーダーの短い時間でクロック制御を行うと、ＵＳＢに規定されるインターパケットディレイの時間を満足できなくなってしまうということがあった。インターパケットディレイは、パーソナルコンピュータに搭載されるＵＳＢホストが送ってきたデータに対し、周辺機器に搭載されたＵＳＢデバイスが応答するまでの時間である。そのため、ＰＬＬの制御だけでは、転送速度と通信プロトコルの組み合わせによる省電力化を行うことができないという問題があった。
【課題を解決するための手段】
【０００５】
本発明は、上記の課題を解決するために次のような手段を講じる。
【０００６】
この目的を達成するために、本発明の高速インターフェースパワーマネージメント装置は、一つのＰＬＬと転送速度と通信プロトコルに応じた各回路と検知回路とクロック供給停止のための制御回路とを備えている。
【０００７】
この構成によって、検知回路がＨＳ（High Speed）／ＦＳ（Full Speed）／チャープと送信／受信／アイドルの各状態を検知し、各状態に応じた信号を出力し、制御回路に入力することにより、即座に各状態に応じて回路のクロック停止ができるため、一つのＰＬＬを用いて最大限の省電力化を図ることができる。
【０００８】
より具体的レベルで展開すると、次のような各構成となる。
【０００９】
第１の解決手段の高速インターフェースパワーマネージメント装置は、複数の転送速度と通信プロトコルにより異なる構成を持ち、前記構成から出力される状態信号を受けて状態を検知する検知回路と、前記検知回路から出力される制御信号によって前記構成への入力クロックの供給停止を行う制御回路とを備え、転送速度および通信プロトコルの組み合わせによる消費電力の削減を適正化することを特徴とする。
【００１０】
第１の解決手段における構成は、ＨＳ（高速）データ回路／チャープ送信回路とＨＳデータ受信回路とＦＳ（低速）データ送信回路とＦＳデータ受信回路と常時クロック供給回路（チャープ受信回路を含む）から構成され、前記検知回路がＨＳアイドルステートとＨＳデータ受信ステートのときのみクロック供給を行うＨＳＤＬＬ（High Speed Delay Line PLL）とエラスティシティバッファ（Elasticity Buffer）とを備える。
【００１１】
上記構成において、前記検知回路は、ＦＳアイドルステートとＦＳ送信ステートとＦＳ受信ステートとＨＳアイドルステートとＨＳ送信／デバイスチャープステートとＨＳ受信ステートとホストチャープステートとを備える。
【００１２】
また、上記構成において、前記検知回路は、受信側でデータを正常に受け取れる最低周波数で遷移を行う。
【００１３】
また、上記構成において、前記検知回路は、通信バスの差動データを駆動するＨＳドライバとＦＳドライバを制御する信号を用いて、ＦＳステートとＨＳ／チャープステートを分けて、ＨＳ送信ステートとチャープ送信ステートを兼用する。  
【００１４】
また、上記構成において、前記検知回路は、ＨＳアイドルステートからＨＳ受信ステートへの遷移の制御信号にスクエルチ差動レシーバの出力を使用する。
【００１５】
また、上記構成において、前記検知回路は、ハンドシェークプロトコルからＨＳモードへ移行するときに、受信側でデータを正常に受け取れる最低周波数で遷移を行う構成の前記検知回路のＨＳデータ送信／チャープ送信ステートからホストチャープステートを経てＨＳアイドルステートへの遷移の信号に通信バスの終端抵抗を制御する信号と、スクエルチ差動レシーバの出力信号を使用する。
【発明の効果】
【００１６】
本発明によれば、転送速度および通信プロトコルによって分割した回路とクロック制御ステートマシン等の制御回路を設けることにより、回路へのクロックの供給停止を効率的に行い、省電力化を行うことができる優れた高速インターフェースパワーマネージメント装置を実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明にかかわる高速インターフェースパワーマネージメント装置の実施の形態を図面に基づいて詳細に説明する。
【００１８】
図１は本発明の実施の形態における高速インターフェースパワーマネージメント装置（ＵＳＢ２．０）の構成を示すブロック図である。
【００１９】
検知回路として、ここではクロック制御ステートマシン１１２を用い、制御回路として、ここではゲート回路１１３〜１１８を用いる。また、Ｄ＋、Ｄ−を駆動するＨＳドライバ１１９とＦＳドライバ１２０を制御する信号としてＸＣＶＲＳＥＬＥＣＴを用い、Ｄ＋、Ｄ−の４５オームの終端抵抗１２２のスイッチ１２３を制御する信号としてＴＥＲＭＳＥＬＥＣＴを用い、スクエルチ差動ドライバ１２１の出力としてＨＳ_ＥＮＶ_ＯＵＴを用いる。ＸＣＶＲＳＥＬＥＣＴは、“０”のときにＨＳドライバを有効にし、“１”のときにＦＳドライバを有効にする信号である。ＴＥＲＭＳＥＬＥＣＴは、“０”のときにＨＳターミネーションを有効にし、“１”のときにＦＳターミネーションを有効にする信号である。
【００２０】
図１において、１０１は１２ＭＨｚの水晶発振、１０２は１２ＭＨｚのクロックを４０逓倍し４８０ＭＨｚのクロックを生成するＰＬＬ、１０３はＰＬＬ１０２で生成された４８０ＭＨｚのクロックから１２０ＭＨｚのクロックを生成する１／４分周回路、１０４はＰＬＬ１０２で生成された４８０ＭＨｚのクロックから６０ＭＨｚのクロックを生成する１／８分周回路、１０５はＨＳ送信時のみ１２０ＭＨｚのクロック供給を行えばよいＨＳデータ／デバイスチャープ送信回路、１０６はＨＳ受信時のみ１２０ＭＨｚのクロック供給を行えばよいＨＳデータ受信回路、１０７はＦＳ送信時のみ６０ＭＨｚのクロック供給を行えばよいＦＳデータ送信回路、１０８はＦＳ受信時のみ６０ＭＨｚのクロック供給を行えばよいＦＳデータ受信回路、１０９は常に６０ＭＨｚと１２０ＭＨｚのクロック供給を行う必要のある常時クロック供給回路、１１０はＨＳアイドル時とＨＳ受信時のみＰＬＬで生成される８相クロック供給を行えばよいＨＳＤＬＬ（High Speed Delay Line PLL）、１１１はＨＳアイドル時とＨＳ受信時のみ１２０ＭＨｚのクロック供給を行えばよいエラスティシティバッファ（ElasticityBuffer）、１１２は回路１０５〜１０９により出力される状態信号を受けて状態を遷移させ、それぞれの状態でクロック供給停止に必要な制御信号を生成するクロック制御ステートマシン、１１３〜１１６はクロック分周回路１０３，１０４から生成されるクロックとクロック制御ステートマシン１１２から出力される信号を入力とし、回路１０５〜１０８に供給するクロックの供給停止を行うゲート回路である。
【００２１】
以上のように構成された本実施の形態の高速インターフェースであるＵＳＢ２．０のパワーマネージメント装置について、以下に、その動作を説明する。
【００２２】
まず、図３のタイミングチャートに示すように、ＵＳＢケーブルが接続されてＵＳＢバス上の５Ｖの電圧ＶＢＵＳが供給されると、タイミングＴ０でクロックの発振が開始される。タイミングＴ１でＲＥＳＥＴ信号がアクティブになると、クロック制御ステートマシン１１２の遷移が開始する。
【００２３】
図２は図１のクロック制御ステートマシンの機能を示したものであり、６０ＭＨｚの立ち上がりクロックによって状態の遷移が行われる。ＲＥＳＥＴ信号を“１”に設定して、ＦＳアイドルステート（ＳＴＡＴＥ［７：０］＝８’ｈ０１）に遷移する。このとき、クロック制御ステートマシン１１２から出力される制御信号は全て“０”の状態であるため、ゲート回路１１３〜１１６の出力は全て“１”に固定され、常時クロック供給回路１０９を除いて、回路１０５〜１０８へのクロックが停止される。
【００２４】
次に、ＵＳＢ２．０はＨＳ転送を行うかＦＳ転送を行うかのハンドシェークプロトコルに入る。図４はハンドシェークプロトコルからＨＳ転送に入るときのタイミングチャートである。タイミングＴ０でＵＳＢデバイスがＵＳＢホストにチャープを送信するため、ＸＣＶＲＳＥＬＥＣＴを“０”にし、ＴＸＶＡＬＩＤを“１”に設定する。このＸＣＶＲＳＥＬＥＣＴはＨＳ転送時およびデバイスチャープ時に“１”にし、ＦＳ転送時に“０”にする信号で、ＨＳドライバ１１９とＦＳドライバ１２０の切り替えを行う。設定後、６０ＭＨｚのクロックＣＬＫ６０の立ち上がりタイミングＴ１でＳＴＡＴＥ［７：０］＝８’ｈ０８に変化する。これは、図２では、ＦＳアイドルステートからＨＳアイドルステートに遷移したことを意味する。このとき、ＨＳ_ＤＬＬ_ＥＢの信号が“１”になるが、ＴＥＲＭＳＥＬＥＣＴが“１”で、ゲート１１７，１１８の出力が“１”に固定されるため、ＨＳ_ＤＬＬ１１０とエラスティシティバッファ１１１へのクロックは停止される。
【００２５】
次に、ＣＬＫ６０の立ち上がりでタイミングＴ２でＳＴＡＴＥ［７：０］＝８’ｈ２０に変化する。これは、図２では、ＨＳアイドル／チャープステートからＨＳ送信／デバイスチャープステートに遷移したことを意味する。このとき、ＵＳＢデバイスがＵＳＢホストへチャープを送信するため、ＨＳ_ＴＸの信号が“１”になり、デバイスチャープを送信するためにＴＸ_ＣＬＫ１２０のクロックだけがゲート１１３を介してＨＳデータ／デバイスチャープ送信回路１０５に供給される。
【００２６】
タイミングＴ３でデバイスチャープが終了し、タイミングＴ４でホストチャープが開始する。
【００２７】
６０ＭＨｚのクロックＣＬＫ６０の立ち上がりタイミングＴ５でＳＴＡＴＥ［７：０］＝８’ｈ４０に変化する。これは、図２では、ＨＳ送信／デバイスチャープ送信ステートからホストチャープ１ステートに遷移したことを意味する。このとき、クロック制御ステートマシン１１２から出力される制御信号は全て“０”になるため、ホストチャープの受信を行うための常時クロック供給回路１０９にのみクロックが供給される。
【００２８】
ホストからのＤ＋／Ｄ−のＫＪ（ＫはＤ＋、Ｄ−の差動がＬｏｗ、ＪはＨｉｇｈを意味する）の繰り返しの６ビットを検知してタイミングＴ６でＨＳモードに移行し、ＴＥＲＭＳＥＬＥＣＴが“０”になると、ＳＴＡＴＥ［７：０］＝８’ｈ８０に変化する。これは、図２では、ホストチャープ１ステートからホストチャープ２ステートに遷移したことを意味する。ＨＳモードであるが、ホストチャープが送信されてきているため、引き続き常時クロック供給回路１０９にのみクロックを供給する。
【００２９】
タイミングＴ７でホストチャープが終了するため、タイミングＴ８のＣＬＫ６０の立ち上がりでＳＴＡＴＥ［７：０］＝８’ｈ０８に変化する。これは、図２では、ホストチャープ２ステートからＨＳアイドルステートに遷移したことを意味する。ホストからのＨＳ送信を受信する状態にするために、ＨＳＤＬＬ１１０、エラスティシティバッファ１１１へのクロックが供給される。
【００３０】
図５はハンドシェーク通信プロトコルからＦＳ転送に入るときのタイミングチャートである。Ｔ５まではＨＳ転送に入るときと同様である。
【００３１】
タイミングＴ６でホストチャープが送られてこないので、ＦＳモードに移行し、ＸＣＶＲＳＥＬＥＣＴが“１”になる。タイミングＳＴＡＴＥ［７：０］＝８’ｈ０１に変化する。これは、図２では、ホストチャープ１ステートからＦＳアイドルステートに遷移したことを意味する。
【００３２】
図６はＨＳ受信開始時のタイミングチャートである。タイミングＴ０からＳＹＮＣパターンが開始し、その後にＵＳＢのパケットが続く。ＵＳＢデバイスは受信時、ＳＹＮＣパターンからデータクロックを生成し、このクロックによって、ＵＳＢホストとの同期を取ってＵＳＢパケットの受信を行う。ＫＪ（ＫはＤ＋、Ｄ−の差動がＬｏｗ、ＪはＨｉｇｈ）が１０ビット続いた後、ＫＫで終る。本来、ＳＹＮＣパターンはＫＪの連続データが３０ビットとＫＫの２ビットの計３２ビットのパターンである。タイミングチャートに示すＳＹＮＣパターンは、ＵＳＢホストとＵＳＢデバイスの間にＵＳＢ−ＨＵＢが５段接続されて、ＳＹＮＣパターンが１２ビット欠けたときの最小ビットである１２ビットのＳＹＮＣパターンを受信するときの波形となっている。
【００３３】
ＨＳデータ受信回路１０６でＳＹＮＣパターンと認識するためにＫＪの連続データ４ビットとＫＫの２ビットの計６ビットをデータとして正しく受信しなければならない。Ｔ０でＳＹＮＣパターンが受信され、スクエルチ差動レシーバ１２１が反応する時間が３ビットであるため、タイミングＴ１でスクエルチ差動レシーバ１２１の出力信号ＨＳ_ＥＮＶ_ＯＵＴが“０”になり、ＨＳ差動レシーバからＨＳ_ＳＥＲＩＡＬ_ＤＡＴＡが出力される。
【００３４】
ＨＳ ＤＬＬ１１０にＨＳ_ＳＥＲＩＡＬ_ＤＡＴＡが入力されてデータクロックを生成する時間が１ビットであるため、タイミングＴ２でデータクロックＤＣＬＫ４８０が作られる。ＨＳ_ＳＥＲＩＡＬ_ＤＡＴＡはこのクロックで同期化され、エラスティシティバッファ１１１へ出力される。１ビットのデータから４ビットのデータにシリアル−パラレル変換される。タイミングＴ３の１２０ＭＨｚのクロックＣＬＫ１２０の立ち上がりでＫＪＫＪの４ビットシリアルデータがパラレルデータ４’ｈａとしてとして出力されて、ＨＳデータ受信回路１０６に入力される。
【００３５】
同時にタイミングＴ１でＨＳ_ＥＮＶ_ＯＵＴが“０”になっているため、６０ＭＨｚのクロックＣＬＫ６０の立ち上がりで図２のクロック制御ステートマシンがＨＳアイドルステートからＨＳ受信ステートに遷移して、ＨＳデータ受信回路１０６にクロックが供給されるようになる。タイミングＴ５のＣＬＫ１２０の立ち上がりでＫＪＫＫの４ビットシリアルデータがパラレルデータ４’ｈ２として出力されて、ＨＳデータ受信回路１０６に入力される。また、ＣＬＫ１２０の立ち上がりで、タイミングＴ３で変化した４’ｈａのデータすなわちＳＹＮＣパターンの最初の４ビットをＨＳデータ受信回路１０６で受信して、タイミングＴ６のＣＬＫ１２０の立ち上がりで４’ｈ２のデータすなわちＳＹＮＣパターンの残りの４ビットをＨＳデータ受信回路１０６で受信するため、回路は正常にＳＹＮＣパターンを処理する。
【００３６】
以上のように本実施の形態によれば、転送速度と通信プロトコルによる各回路構成とクロック制御ステートマシンおよびゲート回路構成としたことにより、数ｎｓ以下でのクロック供給停止が可能になり、最適な消費電力の削減ができる。
【００３７】
また、ＨＳデータ受信時に使用するＨＳ ＤＬＬおよびエラスティシティバッファをＨＳデータ受信回路とは独立させ、クロックを別系統にし、ＨＳアイドルステートとＨＳ受信ステートのときのみクロック供給を行うことにより、ＵＳＢホストからの４８０ＭｂｐｓのＳＹＮＣパターンに対して即座に応答でき、正常にデータとして受信可能な範囲で最適な消費電力の削減ができる。
【００３８】
また、ＨＳデータ受信回路で受信データを正常に受信できる最小の周波数の６０ＭＨｚでステートマシンの遷移を行うことにより、最適な消費電力の削減ができる。
【００３９】
また、ステートの兼用可能なＨＳデータ送信ステートとチャープ送信ステートを兼用することにより、最小回路規模のクロック制御ステートマシンの構成とすることができる。
【００４０】
また、ホストチャープステートをホストチャープ１ステートとホストチャープ２ステートに分けて、ホストチャープ１ステートからホストチャープ２ステートへの遷移にＴＥＲＭＳＥＬＥＣＴを用いて、ホストチャープ２ステートからＨＳアイドルステートへの遷移にＨＳ_ＥＮＶ_ＯＵＴを用いることにより、ホストチャープのＫＪＫＪＫＪ信号を検知することなく、最小回路規模でホストチャープ時のクロック制御を可能にする回路を構成することができる。
【００４１】
なお、ＵＳＢを一例として説明したが、ＵＳＢ以外の通信方式にも適用できるのは言うまでもない。
【産業上の利用可能性】
【００４２】
本発明の高速インターフェースパワーマネージメント装置は、複数の転送速度と通信プロトコルを持つインターフェース、特にＵＳＢ２．０のクロック制御を行う場合等に有用である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態におけるＵＳＢ２．０のクロック制御回路の構成を示す回路図
【図２】本発明の実施の形態におけるクロック制御ステートマシンの状態遷移図
【図３】本発明の実施の形態におけるＵＳＢバス接続直後のタイミング波形図
【図４】本発明の実施の形態におけるＨＳモード移行時のＨＳ検知ハンドシェークタイミング波形図
【図５】本発明の実施の形態におけるＦＳモード移行時のＨＳ検知ハンドシェークタイミング波形図
【図６】本発明の実施の形態におけるＨＳ受信開始時のタイミング波形図
【符号の説明】
【００４４】
１０１  １２ＭＨｚ水晶発振
１０２  ４８０ＭＨｚクロック生成のための４０逓倍ＰＬＬ
１０３  １２０ＭＨｚクロック生成のための１／４分周器
１０４  ６０ＭＨｚクロック生成のための１／８分周器
１０５  ＨＳデータ送信／チャープ送信回路
１０６  ＨＳデータ受信回路
１０７  ＦＳデータ送信回路
１０８  ＦＳデータ受信回路
１０９  常時クロック供給回路
１１０  ＨＳ ＤＬＬ
１１１  エラスティシティバッファ
１１２  クロック制御ステートマシン
１１３〜１１８  クロック供給／停止ゲート回路
１１９  ＨＳドライバ
１２０  ＦＳドライバ
１２１  スクエルチ差動レシーバ
１２２  ４５オームの終端抵抗
【図１】
2005063293.tif 000003
【図２】
2005063293.tif 000004
【図３】
2005063293.tif 000005
【図４】
2005063293.tif 000006
【図５】
2005063293.tif 000007
【図６】
2005063293.tif 000008