(57)【要約】【課題】  各論理演算の処理時間のばらつきを一定の範囲内にとどめるようにした、トランジスタ素子からなる論理回路の制御方法、および、各論理演算の処理時間のばらつきを一定の範囲内にとどめるようにした遅延制御論理回路を提供することである。【解決手段】  電界効果トランジスタの基板電位制御電極または二重ゲート電界効果トランジスタの一方の電極を、前記トランジスタの特性を論理素子として用いたときの遅延時間制御用の端子として構成し、前記端子に目標伝播時刻以前にはトランジスタの遅延が大きくなる信号を、目標伝播時刻以後にはトランジスタの遅延が小さくなる信号を与える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
論理遅延の大きさを制御する制御端子を持ったトランジスタを含む論理回路の制御方法において、入力信号が早く到達する時刻には、前記制御端子に論理遅延が大きくなる制御信号が与えられ、入力信号が遅く到達する時刻には、該制御端子に論理遅延が小さくなる制御信号が与えられることを特徴とする論理回路の制御方法。
【請求項２】
請求項１に記載した論理回路の制御方法において、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻が、論理段が進むにしたがって遅れるように、論理遅延の大きさを制御する前記制御端子を持った複数のトランジスタに、制御信号を印加することを特徴とする論理回路の制御方法。
【請求項３】
請求項２に記載した論理回路の制御方法において、任意の論理段における、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻から、次の論理段における、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻までの時間が、論理遅延が大きくなる制御信号下での前記任意の論理段から次の論理段までの最大伝播遅延時間よりは小さく、論理遅延が小さくなる制御信号下での前記任意の論理段から次の論理段までの最小伝播遅延時間よりは大きくなるように、前記二つの制御信号および前記二つの論理段間の遷移時刻のずれを設定することを特徴とする論理回路の制御方法。
【請求項４】
請求項２または３に記載した論理回路の制御方法において、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻が、論理段が進むにしたがって遅れるように印加される信号系列を、複数の論理段だけ離れた位置において同時に生じさせ、それによって複数の論理演算を、同一回路内で同時に行うことを特徴とする論理回路の制御方法。
【請求項５】
請求項１乃至４のいずれか１項記載の論理回路の制御方法において、論理遅延の大きさを制御する制御端子を持ったトランジスタとして、基板電位制御電極を有する電界効果トランジスタを用い、該基板電位制御電極を論理遅延の大きさを制御する制御端子として用いることを特徴とする論理回路の制御方法。
【請求項６】
請求項１乃至４のいずれか１項記載の論理回路の制御方法において、論理遅延の大きさを制御する制御端子を持ったトランジスタとして、二重ゲート電界効果トランジスタを用い、二つのゲート電極のうちの一つを論理遅延の大きさを制御する制御端子として用いることを特徴とする論理回路の制御方法。
【請求項７】
論理遅延の大きさを制御する制御端子を持ったトランジスタを含む論理回路と、複数の遅延信号を生成し、前記制御端子への入力信号とする遅延回路と、論理回路に入力信号が与えられる時刻と、前記遅延回路に入力信号が与えられる時刻を同期する信号入力端子を備えることを特徴とする遅延制御論理回路。
【請求項８】
請求項７に記載した遅延制御論理回路において、遅延制御論理回路の任意の論理段における論理遅延の大きさを制御する前記制御端子を持ったトランジスタに対し、入力信号が早く到達する時刻には、前記制御端子に論理遅延が大きくなる制御信号が与えられ、入力信号が遅く到達する時刻には、前記制御端子に論理遅延が小さくなる制御信号が与えられるように、前記遅延制御論理回路における前記制御信号の遅延量を選んだことを特徴とする遅延制御論理回路。
【請求項９】
請求項８に記載した遅延制御論理回路において、前記遅延制御論理回路の任意の論理段における、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻から、次の論理段における、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻までの時間が、論理遅延が大きくなる制御信号下での前記任意の論理段から次の論理段までの最大伝播遅延時間よりは小さく、論理遅延が小さくなる制御信号下での前記任意の論理段から次の論理段までの最小伝播遅延時間よりは大きくなるように、前記二つの制御信号および前記二つの論理段間の遅延量を選んだことを特徴とする遅延制御論理回路。
【請求項１０】
請求項９に記載した遅延制御論理回路において、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻が、論理段が進むにしたがって遅れるように印加される信号系列を、複数の論理段だけ離れた位置において同時に生じさせ、それによって複数の論理演算を、同一回路内で同時に行うことを特徴とする遅延制御論理回路。
【請求項１１】
請求項７乃至１０のいずれか1項記載の遅延制御論理回路において、論理遅延の大きさを制御する制御端子を持ったトランジスタとして、基板電位制御電極を有する電界効果トランジスタを用い、前記基板電位制御電極を論理遅延の大きさを制御する制御端子として用いることを特徴とする遅延制御論理回路。
【請求項１２】
請求項７乃至１０のいずれか1項記載の論理回路の制御方法において、論理遅延の大きさを制御する制御端子を持ったトランジスタとして、二重ゲート電界効果トランジスタを用い、二つのゲート電極のうちの一つを論理遅延の大きさを制御する制御端子として用いることを特徴とする遅延制御論理回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の遅延時間制御方法に関する。
【背景技術】
【０００２】
計算機のＣＰＵをはじめとする多くのデジタル情報処理装置では、クロックと称する同期信号による同期制御が広く行われている。その方式によると、ラッチ等の一時記憶回路に蓄えられた情報が装置のある時刻における内部状態を記述する。具体的には図９（ａ）に示される論理回路１において、論理回路１にデータ等を供給する一時記憶回路２のクロック信号線３にクロック信号が与えられると、一時記憶回路２の内容が複数のデータ線４を介して論理回路１に供給され、論理回路１によって処理された結果が一時記憶回路５の内容を更新する。一時記憶回路５が一時記憶回路２と同一のものであって、循環的に情報処理がなされる場合もある。更新された情報は次のクロック信号によって、論理回路１もしくは別の論理回路に供給される。一時記憶回路２の内容が論理回路１に供給されてから論理回路１による処理結果の信号が一時記憶回路５に到達するまでの時間は、クロック周期よりは短いことが保証されていなければならず、それによってクロック周期の下限が決定される。一方で、一時記憶回路２の内容が論理回路１に供給されてから論理回路１による処理結果の信号が一時記憶回路５に到達するまでの時間は、いくら短くても回路は正常に動作する。
【０００３】
より高性能な論理回路では、図９（ｂ）に示すように、信号伝播の経路を横断し、論理素子は分断しないような境界で論理回路１を複数の区間に分けて部分論理回路６の直列接続構造となるように再構成し、その上で、各境界に中間の一時記憶回路７を設けることが行われている。クロック信号は各境界の一時記憶回路７にも供給される。これはパイプラインと称されている回路構成法である。この方式によると、ある一時記憶回路から隣接する一時記憶回路に信号が伝播する時間は、その間の論理段数の減少により当然に小さくなる。クロック周期は、すべての一時記憶回路から供給された信号が論理回路を伝播して次の一時記憶回路に到達するまでの最大時間によって定まるのであるから、仮に、境界を適切に均等に設けることができて、論理回路１をｎ個の部分論理回路に分けることが出来れば、伝播の最大時間は境界を設けない場合のｎ分の一にまで短縮が可能であり、クロック周期の短縮が実現される。論理回路１には一時記憶回路２から各クロック毎に新たなデータを供給することができるので、単一時間に実行可能な情報処理量を大幅に増加させることができる。このような構成では複数の情報処理が論理回路１の中で同時に行われるが、各情報処理に付随する論理動作は、互いに一時記憶回路７で隔離されている部分論理回路６で行われるため、回路を伝播する信号が互いに干渉して間違った動作をすることは起こりえない。
【０００４】
パイプライン構成の論理回路は高性能論理回路の中でも重要な位置を占めていて、更なる情報処理能力の向上のために、パイプラインの段数、すなわち境界で区切られる部分論理回路６の数を増やすことがおこなわれている。
【０００５】
しかしながら、パイプラインの段数を増加させればいくらでも処理能力が向上するわけではない。第一にパイプラインの効果を最大限引き出すためには、すべての部分論理回路６での最大伝播遅延時間が均一であって、ｎ個の部分論理回路６によって構成されるのであれば論理回路１のｎ分の一の最大伝播遅延時間であることが望ましいが、実際には完全に均等に分割できない場合が多く、特に分割数が増加すると困難度が著しく増す。また、一時記憶回路７が内容を更新するための遅延時間が新たに生じるため、クロック周期の短縮が限られてしまう。更に、一時記憶回路２から供給された信号が情報処理を受けて一時記憶回路５に到達し更に別の論理回路に供給されるまでの時間(ターンアラウンド)は、一時記憶回路７の増加による全体の遅延の増加によって必ず長くなるため、情報処理されるデータ相互に依存性があるときには結果の待ち合わせの無駄時間が新たに生じ、システム全体の情報処理速度（スループット）自体も低下する可能性が増大する。
【０００６】
以上の問題点を解決するためにウェーブ・パイプラインという手法が考案されている。ウェーブ・パイプラインでは一時記憶回路７を省略し、図９（ａ）と同様の構成法を取りながら、なおかつパイプラインと同様の動作を実現しようとするものである。具体的には、一時記憶回路２から論理回路１にデータが供給され、それが回路中を伝播していて、未だ一時記憶回路５に到達しない時に、クロック信号によって、新たに別のデータを論理回路１に供給するものである。一時記憶回路５には、最初のデータによる情報処理結果が到達し、それによって一時記憶回路５の内容が更新された後に、次のデータによる情報処理結果が到達することが期待されている。従って、この回路が誤らずに期待通りの動作をするためには、一時記憶回路２からデータが論理回路１に供給されはじめてから、そのデータによる情報処理結果が一時記憶回路５に到達して確定し、それによって一時記憶回路５が内容の更新を終了するまでの最大時間と、一時記憶回路２からデータが論理回路１に供給されはじめてから、そのデータによる処理結果が一時記憶回路５への入力に影響を及ぼし始めるまでの最小時間との差が、クロック周期よりも小さいことが保障されていなければならない。仮に次の信号による処理結果が一時記憶回路５に到達してから、最初の処理結果のための一時記憶回路５の内容更新が行なわれると、最初の処理結果として、次の処理結果が登録されてしまい、回路が正常に動作しない結果となるからである。
【０００７】
この問題を回避するために、ウェーブ・パイプラインでは一時記憶回路２から供給される信号が伝播して一時記憶回路５の入力に影響を及ぼし始めるまでの時間を一時記憶回路２が与えうるあらゆるデータパターンについて調べて、それの最小時間をもとめ、一方で一時記憶回路２から供給される信号が伝播して一時記憶回路５の入力に確定した信号を与えるまでの時間を一時記憶回路２が与えうるあらゆるデータパターンについて調べて、それの最大時間をもとめ、その差と一時記憶回路が内容を更新するのに要する時間との和よりもクロック周期が必ず大きくなるように設計する。そのようにすれば、最初の処理結果と次の処理結果が干渉する誤動作が生ずる可能性がなくなるからである（例えば、非特許文献１参照）。
【０００８】
通常の論理回路の設計手法では、一時記憶回路２から供給された信号が伝播して一時記憶回路５に到達するまでの最小時間と最大時間の差ははなはだ大きく、このようにして定まるクロック周期は、図９（ａ）の回路を従来の同期式回路として作用させたときのクロック周期に比べてさほどの短縮はおこなえない。
【０００９】
そこでウェーブ・パイプラインでは、信号伝播が短時間で完了する経路に意図的に動作速度の遅い素子を採用したり、あるいは遅延素子を挿入したりして、極力遅延時間を揃えるように設計する。また、データパターンによって遅延時間が異なってもクロック周期が短縮できないため、データパターンに依存しない遅延時間を与える素子や回路を採用することもある（例えば、非特許文献２参照）。
【非特許文献１】L. Cotten, “Circuit Implementation of High-Speed Pipeline Systems,” Proc. Fall Joint Computer Conference of American Federation of Information Processing Societies (AFIPS) (1965)pp.489-504
【非特許文献２】Eduardo I. Boemo, Sergio Lopez-Buedo, Juan M. Meneses, “The Wave Pipeline Effect on LUT-Based FPGA Architectures,” Proc. Fourth International Symposium on Field Programmable Gate Arrays (FPGA '96), Monterey, CA, USA (1996)pp.45-50
【発明の開示】
【発明が解決しようとする課題】
【００１０】
以上の方策を試みてもなお、遅延時間を完全にそろえることは困難であり、そのためにウェーブ・パイプラインの応用は極めて限られたものとなっている。
本発明の目的は、上記欠点を除去し、各論理演算の処理時間のばらつきを一定の範囲内にとどめるようにしたトランジスタ素子からなる論理回路の制御方法、および、各論理演算の処理時間のばらつきを一定の範囲内にとどめるようにした遅延制御論理回路を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために本発明では、論理遅延の大きさを制御する制御端子を持ったトランジスタを含む論理回路を用い、入力信号が早く到達する時刻には、制御端子に論理遅延が大きくなる制御信号が与えられ、入力信号が遅く到達する時刻には、制御端子に論理遅延が小さくなる制御信号が与えられるような制御信号を用いる。
【００１２】
ここで言う入力信号が早く、もしくは遅く到達する時刻とは、当該論理回路に入力信号が到達することが期待されている基準時刻に対する、回路の設計段階において想定される時刻のずれの最大許容値を意味している。このようなずれは入力データのパターンの違い、電源電圧、周囲温度、雑音などの環境変化、製造ばらつきなどの製造時の不均一性などの要因によって当然に起こるものであるが、設計時に想定されているものであって、動作中の回路での実際のずれとは異なる。回路が正しく設計されていれば、実際の信号到達時刻は、ここで言う入力信号が早く到達する時刻と入力信号が遅く到達する時刻との中間でなければならない。
【００１３】
本発明では、実際の信号到達時刻を制御信号の生成には利用していないので、実際の信号到達時刻を計測・フィードバックする手段は不要である。
複数の論理段を有する論理回路においては、論理遅延の基準時刻からのずれは段数が多くなるに従って累積されるために、一段もしくは小数段の遅延制御論理回路で補正することは困難もしくは不可能となる。そのため、論理遅延が大きくなる制御信号から論理遅延が小さくなる制御信号への遷移時刻が、論理段が進むにしたがって遅れるように、一連の制御信号を遅延回路によって生成して、それぞれの論理段に制御信号を印加すればよい。
すべての論理段に制御信号を印加するのが最も効果的であるが、一部分の論理段に制御信号を印加すれば充分に遅延のばらつきが制御されるのであれば、全部の論理段に印加する必要はない。
【００１４】
たとえば、回路全体としては１０段の論理段からなる場合には、一段おきに５段の論理段に制御信号を印加する方法であっても、充分に遅延のばらつきが制御されるのであれば構わない。それに対し、回路全体としては１０段の論理段からなり、さらに回路全体が１０の並列な経路からなる場合に、半分の経路にのみ制御信号を印加する方法を選択しても、制御信号の印加されない経路の信号の遅延はまったく解決されないため、所期の目的を達成することはできない。このように、一部分の論理素子のみを制御信号端子つきの素子に変更する時でも、論理遅延のばらつきの発生が特に少ないことが設計段階で保障されている特別な経路が存在するときを除いて、すべての経路に制御信号端子つきの論理素子を配置しなければならない。
【００１５】
このように、論理遅延の大きさを制御する性能を持った論理回路を遅延制御論理回路と呼ぶことにする。従来の技術では、論理回路の遅延を制御することに積極的な意味は見出しがたく、ただ、回路の低消費電力化を図るために、情報処理量に余裕があるときには回路全体を低い電源電圧で一律に駆動させたり、回路の待機消費電力量を低下させるために、回路全体の基板電圧を変化させたりすることの副次的効果として論理回路の遅延が変化するのであった。
【００１６】
本発明では、論理遅延のばらつきを軽減するのが目的である。そのためには遅延制御論理回路は、論理遅延の大きさを制御する制御端子を持ったトランジスタを含む論理回路部分と、複数の遅延信号を生成して、論理回路部分の制御端子への入力信号とする遅延回路部分を備え、さらに、制御信号が、論理回路における信号到達の基準時刻に対して正しいタイミングで切り替わるように、論理回路部分に入力信号が与えられる時刻と、遅延回路部分に入力信号が与えられる時刻が同期するための信号入力端子を備えていればよい。
このような制御方法および回路を実現するために（上記目的を達成するために）本発明では、電界効果トランジスタもしくは二重ゲート電界効果トランジスタを利用する。
【００１７】
電界効果トランジスタの素子断面構造を図１０（ａ）に示す。図において１１は基板、１２はゲート電極、１３および１４はそれぞれソース領域およびドレイン領域である。図示されてはいないが、ゲート電極、ソース領域、ドレイン領域は回路の配線に接続されていることは当然である。１５はチャネル層であり、基板の表面にゲート電極１２の電界によって反転チャネル層が形成される場所である。１６はゲート電極１２をチャネル層１５から絶縁するための絶縁層である。
【００１８】
基板は、Ｎ型電界効果トランジスタにおいてはｐ型基板を、Ｐ型電界効果トランジスタにおいてはｎ型基板を使用することが出来る。また、Ｎ型およびＰ型電界効果トランジスタを一つの基板に形成するときには、図１０（ｂ）に示すように、例えばｐ型基板を使用し、Ｐ型電界効果トランジスタに接する部分にｎ型不純物によってｎ型のウェル領域１７を形成し、その上にトランジスタを作製することがなされている。ウェル領域に形成されたトランジスタにあっては、ウェル領域の電位制御が基板電位制御と同じ効果を持つ。この時、ウェル領域１７の電極１９を各トランジスタに独立して設ければ、各トランジスタに対して互いに独立した基板電位制御が可能となる。ｐ型基板を使用してＮ型電界効果トランジスタを作製するときには、通常はウェル領域を必要としないが、その代わりに、基板電位制御はすべてのトランジスタで共通になってしまう。ｐ型基板を使用してＮ型電界効果トランジスタを作製し、なおかつ基板電位制御を各トランジスタ毎に独立に行いたいときには、ｐ型のウェル領域１７の外に更に、ｎ型のウェル領域１８を設けて、ウェル領域１７の電位を電極１９によって制御すればよい。基板１１およびウェル領域１８にも電極を設けて、一定の電圧に制御しないと回路動作が不安定になるが、その制御は、本発明とは関係がない。各トランジスタに独立した基板電位制御を与えるための構造の実現手段には他の方法もあるが、本発明では、いずれの方法によって実現されていてもかまわない。
【００１９】
本発明を電界効果トランジスタによって実現するときには、ゲート電極を論理回路の入力として用い、基板電位制御電極をトランジスタ特性の制御用電極として用いる。
二重ゲート電界効果トランジスタの素子構造を図１１に示す。図において基板２１は素子全体を支え、素子とは絶縁性物質で接していなければならない。そのためには、基板２１の素子に接する部分は絶縁体で覆われている構造を採用することが出来るし、またはｐｎ接合などの、基板バイアス電圧によって電気的に絶縁状態を実現できる層で覆われている構造を採用することも出来る。２２および２３はゲート電極であり、２４および２５はそれぞれソース領域およびドレイン領域である。図示されてはいないが、ゲート電極、ソース領域、ドレイン領域は回路の配線に接続されていることは当然である。絶縁層２６および２７はそれぞれゲート電極２２および２３をチャネル層２８から絶縁するための絶縁層である。
【００２０】
図１１では二重ゲート電界効果トランジスタが水平に置かれ、下部電極を支える形で基板が配置されているが、チャネル層２８をはさむ形で二つのゲート電極が設けられていれば、トランジスタ全体の姿勢や、基板の支え方はいかなるものであっても、本発明の実施に関しては問題とはならない。
本発明を二重ゲート電界効果トランジスタによって実現するときには、二つのゲート電極のうち、一方を論理回路の入力として用い、他方をトランジスタ特性の制御用電極として用いる。
本発明では、電界効果トランジスタの基板電位制御電極、または二重ゲート電界効果トランジスタの一方のゲート電極に与える電圧によって、トランジスタの特性が変化し、論理動作の遅延が制御できることを利用している。
【００２１】
図１２に図１０（ｂ）のN型電界効果トランジスタの電気特性を模式的に示す。図の縦軸はドレイン電流を対数軸にして表わし、図の横軸はゲート電極１２の電圧を表わしている。図に示された曲線はいずれもドレイン電圧が一定の条件で得られたものである。
図中の曲線３１は基板電位を、典型的には−１Ｖ程度の負の値にしたときの特性であり、曲線３２は基板電位を０Ｖにしたときの特性であり、曲線３３は基板電位を、典型的には０．４Ｖ程度の正の値にしたときの特性である。基板１１に与える負の電圧は、ソース領域１３、ドレイン領域１４と基板１１とがブレークダウンをしない限り自由に大きくできるが、負電圧の電源を新たに回路に付け加えなければならない。基板１１に与える正の電圧は０．５Ｖ程度より大きくすると、ソース領域１３、ドレイン領域１４と基板１１との間に順方向漏れ電流が発生し、トランジスタが正常に動作しなくなる。以上述べた範囲内でならば、基板電位は自由に変えることが出来る。
【００２２】
図に示された三本の曲線３１〜３３が定性的に示すように、基板電位が正の方向に変化すると、同一のゲート電圧で流れるドレイン電流が増加し、基板電位が負の方向に変化すると、同一のゲート電圧で流れるドレイン電流が減少する。ドレイン電流はドレイン領域に存在する寄生容量を充電し、さらにドレイン端子につながれた出力線の先の負荷を駆動することによって、ゲート信号によって定められた論理動作を行う。その際、同一のゲート電極電圧でより多くのドレイン電流が得られるならば、論理動作に付随する遅延時間は小さくなる。従って、電極１９の電圧を制御することによって、当該トランジスタの論理遅延を変化させることが出来る。
【００２３】
図１３に内部構造を異にする３種類のN型二重ゲート電界効果トランジスタ（図１１参照）の電気特性を模式的に示す。図中の曲線はいずれもドレイン電圧およびゲート電極２３の入力電圧が一定の条件で得られたものであるが、それぞれ絶縁層２７の厚さが異なった素子に対応している。図の縦軸はドレイン電流を対数軸にして表わし、図の横軸はゲート電極２２の入力電圧を表わしている。曲線３４は絶縁層２６と絶縁層２７の厚さが同一の素子で得られる特性を表わし、曲線３５は絶縁層２７が絶縁層２６の２倍の厚さの素子で得られる特性を表わし、曲線３６は絶縁層２７が絶縁層２６の４倍の厚さの素子で得られる特性を表わしている。曲線３６によって示される電気特性が、ゲート電極２２の入力電圧の変化によるドレイン電流の変化が最も顕著であり、曲線３４によって示される電気特性が、ゲート電極２２の入力電圧の変化によるドレイン電流の変化が最も穏やかである。一般的に用いられる電界効果トランジスタの特性は曲線３５によって示される特性に近い。
【００２４】
曲線３４が得られる素子は、絶縁層２６と絶縁層２７の厚さが等しく、素子作製上の観点からは有利である場合が多く、特に絶縁層２６と絶縁層２７を同時に作製するプロセスを採用した構造では著しく有利である。また、曲線３４が得られる素子は、ゲート電極２２とゲート電極２３に同一の入力を与えることにより最も高速な論理動作が可能であるため、ゲート電極２２とゲート電極２３に同一の入力を与える使用法をする素子と同一プロセスで作製する場合には有利となる。ただし、ゲート電極２３をトランジスタ特性制御用電極として用い、ゲート電極２２のみを信号入力として使用する場合には、ゲート電極２２のゲート電圧の変化によるドレイン電流の変化が穏やかであるために、一定のＯＮ／ＯＦＦ電流比を得るための信号振幅が最も大きくなる。
曲線３６が得られる素子は、ゲート電極２２のゲート電圧の変化によるドレイン電流の変化が顕著であるために、一定のＯＮ／ＯＦＦ電流比を得るための信号振幅が最も小さくなる。曲線３５が得られる素子は、中間の特徴を有している。
【００２５】
図１４に図１１に示す二重ゲート電界効果トランジスタの電気特性を、３種類のドレイン電圧条件に関して模式的に示す。図の縦軸はドレイン電流を対数軸にして表わし、図の横軸はゲート電極２２の入力電圧を表わしている。図中の曲線３７はゲート電極２３の入力電圧を負の値にしたときの特性であり、曲線３８はゲート電極２３の入力電圧を０Ｖにしたときの特性であり、曲線３９はゲート電極２３の入力電圧を正の値にしたときの特性である。基板２１が絶縁性の物質でトランジスタに接している場合には、ゲート電極２３に与える電圧は、ソース領域、ドレイン領域と基板とがブレークダウンをしない限り正電圧、負電圧ともに自由に大きくできる。
【００２６】
図に示された三本の曲線３７〜３９が定性的に示すように、ゲート電極２３の電圧が正の方向に変化すると、ゲート電極２２における同一の入力電圧で流れるドレイン電流が増加し、ゲート電極２３の電圧が負の方向に変化すると、ゲート電極２２における同一の入力電圧で流れるドレイン電流が減少する。ドレイン電流はドレイン端子につながれた出力線の先の負荷を駆動することによって、ゲート信号によって定められた論理動作を行う。その際、同一のゲート電極電圧でより多くのドレイン電流が得られるならば、論理動作に付随する遅延時間は小さくなる。従って、ゲート電極２３の電圧を制御することによって、当該トランジスタの論理遅延を変化させることが出来る。
ゲート電極２２とゲート電極２３の位置関係は動作原理に関係しないため、トランジスタ特性を制御する電極を素子上部にあるゲート電極２２とし、論理動作を行う電極を素子下部にあるゲート電極２３とすることも当然に可能である。
【００２７】
以上のように電界効果トランジスタを利用しても、また、二重ゲート電界効果トランジスタを利用しても、原理的には全く同じ効果が得られる。しかしながら、電界効果トランジスタではソース領域およびドレイン領域と基板との間のｐｎ接合が、電極１９への信号にとって負荷となるのに対し、二重ゲート電界効果トランジスタでは、ソース領域およびドレイン領域とゲート電極２３とはわずかな重なり容量が存在するだけであるので、制御に要する電力量は大きく異なり、後者のほうが著しく有利である。また、電界効果トランジスタでは、制御信号の電圧範囲が正電圧側で大きく制限されるのに対し、二重ゲート電界効果トランジスタでは制限されないことも重要である。
【００２８】
以上で説明した遅延時間制御は、対象がＰ型電界効果トランジスタまたはＰ型二重ゲート電界効果トランジスタであっても全く同じように成り立つ。ただし制御信号の符号は反転する。すなわち、遅延時間を短くする制御を行うためには負の方向に電極１９もしくはゲート電極２３の入力電圧を変化させ、遅延時間を長くする制御を行うためには正の方向に電極１９もしくはゲート電極２３の入力電圧を変化させれば良い。
【００２９】
ＣＭＯＳ回路において同様の制御を行うためにはＮ型およびＰ型のトランジスタを同時に制御させる必要があるため、極性が互いに逆の２つの電圧信号を使用する必要がある。
図３に、以下の説明で用いるトランジスタの記号を説明する。説明では、基板電位制御端子を持った電界効果トランジスタと、二重ゲート電界効果トランジスタに関し共通の記号を用いて説明する。図３（ａ）はＮ型電界効果トランジスタもしくはＮ型二重ゲート電界効果トランジスタを表わす記号であり、図３（ｂ）はＰ型電界効果トランジスタもしくはＰ型二重ゲート電界効果トランジスタを表わす記号である。図において４１はソース端子、４２はドレイン端子、４３はゲート電極を表わす。４４は電界効果トランジスタにおいては基板電位制御電極を表わし、二重ゲート電界効果トランジスタにおいてはトランジスタ特性制御用のゲート端子を表わす。
【００３０】
ＣＭＯＳによるＮＯＴ回路(論理反転回路)の例を図４に示す。図において、５１は入力端子、５２は出力端子、５３は電源端子、５４は接地端子である。５５はＮ型トランジスタ、５６はＰ型トランジスタであるが、どちらも、電界効果トランジスタであっても、二重ゲート電界効果トランジスタであってもよい。５７、５８はそれぞれトランジスタ５５、５６に設けられた遅延制御端子であって、トランジスタが電界効果トランジスタである場合には基板電位制御電極１９であり、トランジスタが二重ゲート電界効果トランジスタである場合にはゲート電極２３である。
【００３１】
このＮＯＴ回路の動作を図２によって説明する。図において６１は遅延制御端子５７の電圧の時間変化を示し、６２は遅延制御端子５８の電圧の時間変化を示し、６３は入力端子５１の電圧の時間変化を示し、６４は出力端子５２の電圧の時間変化を示す。電圧波形６３と６４の電圧振幅は論理信号の振幅であり、ＣＭＯＳ回路では電源電圧に等しい。電圧波形６１と６２は極性が反転しているが、その電圧振幅は必ずしも同一である必要はない。また電圧レベルが一致する必要もない。特に電界効果トランジスタを使用するときには、６１の電圧レベルは接地電圧より負電圧の領域に設定するのが一般的であり、接地電圧より０．５Ｖ以上正電圧に振るのは多くの問題を引き起こす一方で、６２の電圧レベルは電源電圧より正電圧の領域に設定するのが一般的であり、電源電圧より０．５Ｖ以上負電圧に振るのは多くの問題を引き起こすため、共通の電圧レベルの採用はできない。二重ゲート電界効果トランジスタではこのような問題はない。
【００３２】
図２（ａ）では、遅延制御端子が回路の遅延を最も増大させる信号を与えているときに、入力端子に信号を印加した場合の出力端子の電圧変化を示していて、入力から出力までの遅延が最大になっている。図２（ｂ）では、遅延制御端子が回路の遅延を最も減少させる信号を与えているときに、入力端子に信号を印加した場合の出力端子の電圧変化を示していて、入力から出力までの遅延が最小になっている。遅延制御端子には図２（ａ）および図２（ｂ）に示された信号の中間の電圧を与えることもできるが、そのときには、入力から出力までの遅延は中間の値を示す。
【００３３】
最大の遅延時間と最小の遅延時間との平均をＴで表わし、最大の遅延時間と平均遅延時間Ｔとの差、もしくは、同じことであるが、平均遅延時間と最小の遅延時間との差をΔＴで表わすと、図２（ａ）の場合には入力から出力までにＴ＋ΔＴの遅延が生じ、図２（ｂ）の場合には入力から出力までにＴ−ΔＴの遅延が生ずる。
【００３４】
図２（ｃ）では、ＮＯＴ回路の入力信号の到達時刻がばらついている場合を示す。図の例では、遅延時間制御端子の電圧が図２（ａ）に示す、遅延時間が大きくなる状態から、図２（ｂ）に示す、遅延時間が小さい状態へと変化している。その結果、入力信号が最も早く到達した場合にはＴ＋ΔＴの遅延で結果が出力に反映され、入力信号が最も遅く到達した場合にはＴ−ΔＴの遅延で結果が出力に反映されている。従って、入力信号の時間ばらつきに比べて出力信号の時間ばらつきは２ΔＴだけ小さくなり、ばらつきが縮小されている。
【００３５】
実際には、ＮＯＴ回路自身も新たな遅延時間のばらつきを生じる。すなわち、入力の到達時刻がばらつきなく確定していて、遅延時間制御端子の信号が一定であっても、結果が出力される時刻には±δＴのばらつきが生じえる。しかしながら、遅延時間制御端子の効果により、δＴがΔＴよりも小さい限り、到達時刻のばらつきは全体として軽減される。
これらのことから、遅延時間制御端子に適切な信号を与えることによって、当該回路に到達する信号の到達時刻ばらつきを軽減させうるだけでなく、当該素子が新たに発生させる遅延時間ばらつきによる、次段への信号の到達ばらつきを補償することが可能であることが分かる。
【００３６】
以上の例では、データ入力信号が１から０へ変化する場合を説明したが、遅延時間変化の原因はトランジスタの駆動能力の変化なのであるから、データ入力信号が０から１の場合にも全く同じ効果が期待できるのは明らかである。
図１に一般的な論理回路６５における遅延時間制御の効果を示した。論理回路６５は、ＮＯＴ回路、ＡＮＤ回路、ＯＲ回路、およびそれらの複合回路、更にはパストランジスタ回路など、いずれのものであっても良い。図１（ａ）において６６はデータ入力端子、６７はデータ出力端子を表わす。
【００３７】
図１（ｂ）では、遅延制御端子が、回路の遅延を増大させる信号を与えているときに入力端子に信号を印加した場合の出力端子の電圧変化を示している。実際の使用状態では入力端子にデータが印加されるタイミングは、一つの入力端子においてもばらつきを生ずるし、また複数の端子相互においてもばらつきを生ずるため一定の時間幅の後に確定する。図の場合では出力端子でのばらつきは入力端子でのばらつきと同じで、新たなばらつきの要因がない場合を示している。図１（ｂ）の場合には入力から出力までにＴ＋ΔＴの遅延が生じている。図１（ｃ）では、遅延制御端子が、回路の遅延を減少させる信号を与えているときに入力端子に信号を印加した場合の出力端子の電圧変化を示している。入力端子および出力端子の時間ばらつきは図１（ｂ）の場合と同じである。図１（ｃ）の場合には入力から出力までにＴ−ΔＴの遅延が生じている。
【００３８】
図１（ｄ）では、遅延時間制御端子の電圧が図１（ｂ）に示す、遅延時間が大きくなる状態から、図１（ｃ）に示す、遅延時間が小さい状態へと変化している場合を示す。図１（ｄ）の場合には、入力信号が最も早く印加された場合にはＴ＋ΔＴの遅延で結果が出力に反映され、入力信号が最も遅く印加された場合にはＴ−ΔＴの遅延で結果が出力に反映されている。従って、入力信号の時間ばらつきに比べて出力信号の時間ばらつきは２ΔＴだけ小さくなり、ばらつきが縮小されている。
【００３９】
実際には、論理回路６５自身も新たな遅延時間のばらつきを生じる。すなわち、入力の到達時刻のばらつきに、新たにδTのばらつきが付け加わる。しかしながら、図２によって説明したＮＯＴ回路の場合と同じく、遅延時間制御端子の効果により、δＴが２ΔＴよりも小さい限り、到達時刻のばらつきは全体として軽減される。
これらのことから、遅延時間制御端子に適切な信号を与えることによって、論理回路６５のデータ出力信号の時刻ばらつきを軽減させうるだけでなく、当該論理回路が新たに発生させる遅延時間ばらつきによる、次段への信号の到達ばらつきを補償することが可能であることが分かる。
【００４０】
論理回路６５から出力される信号の出力時刻ばらつきを軽減させることのみが目的であるならば、δＴが２ΔＴよりも小さくなる必要はない。すなわち、入力信号が最も早く印加される時刻には、論理遅延が大きくなる制御信号を与え、入力信号が最も遅く印加される時刻には、論理遅延が小さくなる制御信号を与え、両者の時刻の中間の時点で制御信号を切替えるようにすれば、出力信号の出力時刻ばらつきは、制御信号を変えないときよりも必ず軽減され、目的は達成できる。
一方で論理回路６５から出力される信号の出力時刻ばらつきが、入力信号の入力時刻ばらつきよりも大きくならないことを目的とするならば、δＴは２ΔＴよりも小さくなる必要がある。
【００４１】
実際の使用においては、論理回路６５に相当する回路が多段に接続されている。その場合には、各段の制御信号を協調させて印加すれば、各論理回路６５で同じ効果を得ることができる。具体的には、各段の目標遅延時間を算出し、特定の論理回路６５の目標遅延時間がＴであるならば、その論理回路の出力信号を入力とする後続の論理回路６５では、制御信号の切り替え時刻が特定の論理回路６５に比べてＴだけ遅れるように協調すればよい。
【００４２】
目標遅延時間Ｔとしては、平均遅延時間を採用することができるが、平均遅延時間に正確に合わせなくても、論理遅延が大きくなる制御信号を与えたときの最も大きな遅延時間よりは小さく、論理遅延が小さくなる制御信号を与えたときの最も小さな遅延時間よりは大きくなるように選べば、制御信号の切替え時刻は最も早く入力が印加される時刻よりは遅く、最も遅く入力が印加される時刻よりは早くなることが保障される。
【００４３】
このように、大規模な論理回路に本発明を適用し、論理回路における信号の伝播遅延のばらつきを小さくさせる遅延制御論理回路を構成するためには、従来の論理回路の中の論理素子を全部もしくは必要に応じて一部を、遅延制御端子を持ったトランジスタに置き換えるだけでなく、各トランジスタに適切なタイミングで制御信号を与えるために、目標遅延時間を模擬する遅延回路を構成して、各制御信号間のタイミングを調整すればよい。また、論理回路に入力される信号の入力タイミングと、遅延回路の動作開始タイミングを同期させるためには、初段の論理回路の入力端子に信号を印加するタイミングを制御する信号と、遅延回路の動作開始を制御する信号は、同一の信号であるか、共通の信号で制御されるものにすればよい。
【００４４】
論理遅延の大きさを制御する制御端子を持ったトランジスタを含む論理回路と、複数の遅延信号を生成し、上記制御端子への入力信号とする遅延回路と、論理回路の入力信号タイミングと遅延回路の動作開始タイミングを同期する信号入力端子がある遅延制御論理回路では、信号の伝播遅延のばらつきが小さくなり、また、論理遅延の大きさの制御幅が論理遅延のばらつきの発生量よりも大きくなるように設計をすれば、任意の数の段数を信号が伝播した後でも信号の伝播遅延ばらつきは一定の範囲内に収まるため、信号の伝播遅延ばらつきを取り除く目的で設けられるラッチ回路をことごとく省略することが可能となる。
【発明の効果】
【００４５】
本発明においては、基板電位制御電極を有する電界効果トランジスタもしくは、二重ゲート電界効果トランジスタ、またはそれら両者を用いて論理回路を構成し、電界効果トランジスタの場合には基板電位制御電極を、また、二重ゲート電界効果トランジスタの場合には該トランジスタの一方の電極を遅延時間制御用の端子として、論理回路における信号の伝播遅延のばらつきを小さくさせる効果がある。
本発明による遅延制御論理回路では、従来の論理回路に遅延制御端子を付加し、遅延回路等による遅延制御信号発生回路を設けて、遅延制御端子に供給する信号を生成する必要があるが、従来データ処理の同期に必要とされていた一時記憶回路のうち、対象となる論理回路と外部回路とのインターフェース部分に存在する一時記憶回路２および５を別にして、当該論理回路の中に設けられていた一時記憶回路７は省略することができる。
【発明を実施するための最良の形態】
【００４６】
本発明の実施の形態を以下図に基づいて詳細に説明する。
【実施例１】
【００４７】
図５に本発明の実施の一例を示す。図５において部分論理回路７１は論理回路を少数の論理段にわけ、複数の信号線で直列につないだものである。部分論理回路７１の内部構成はたとえば図５（ｂ）のように互いに論理信号線では結ばれていない論理回路の集合であってかまわない。部分論理回路６に比べて部分論理回路７１は、論理段数が一段もしくは極めて少ない段数の論理顔路からなる。７２は遅延回路であり、クロック信号線３から供給された信号をもとに、各部分論理回路での目標遅延時間を与える。遅延回路７２の遅延時間は、対応する部分論理回路７１の目標伝播遅延時間に応じて、各段別個に設計される。図５（ｃ）に示すように、本実施例ではＮＯＴ回路の直列接続により目標遅延時間を創出しているが、もちろん他の方法であっても良い。７３は遅延回路から供給される信号を増幅する回路である。増幅回路７３は部分論理回路７１の中の素子の遅延時間制御端子５７および５８を駆動するための駆動能力を与えると同時に、電圧のレベル調整を行う。電圧のレベル調整が必要なく、また駆動能力の増大も必要ない場合には省略できる。遅延制御端子５７に与える信号と遅延制御端子５８に与える信号にはＮＯＴ回路一段分の時間差があるが、極端に小さい遅延時間ばらつきを目標としない限りこれは放置しても構わないし、また増幅回路７３で調整しても良い。増幅回路７３が反転増幅器であるように回路を構成することも当然に可能である。遅延時間制御信号は、部分論理回路７１内のすべての論理素子に作用させても良いし、信号伝播時刻のばらつきが激しく、それを収束させる必要のある点のみに作用させても良い。
【００４８】
一時記憶回路２より供給された信号は部分論理回路７１を伝播して情報処理が行われるが、いずれの段においても、目標時刻より早く到達した信号は、遅延回路７２より供給された遅延時間制御信号の作用によって、論理遅延の大きい状態で情報処理をしなければならない。一方で、目標時刻より遅く到達した信号は、遅延回路７２より供給された遅延時間制御信号の作用によって、論理遅延の小さい論理回路で情報処理をすることになる。それにより、論理回路を伝播する信号は、遅延回路７２で規定された目標伝播速度から大きくずれることがなくなる。
【００４９】
遅延回路７３を伝播する信号もまた、伝播に従って、周期的な信号からずれることが考えられるが、遅延回路は負荷の一定したＮＯＴ回路で構成されるために、そのばらつきは部分論理回路７１の直列接続が持つ本来のばらつきよりははるかに小さく、そのため、遅延時間のばらつきは大きく改善される。
【実施例２】
【００５０】
図６は本発明の別の実施例２である。図５の構成要素と同じものは同じ番号を付けて説明する。図において、７４は多相クロック発生回路であり、一時記憶回路２に供給するクロックのほかに、位相のずれた複数のクロック信号を生成する。各クロック信号は、増幅回路７３によって、図６の実施例と同じく、増幅、電圧レベル調整、および微細なタイミングに調整がなされる。図では３相のクロック回路が示されているが、クロックの相数は自由に増加させることが出来る。
【００５１】
本実施例では、各段での遅延時間が制御されるだけでなく、一時記憶回路５への到達時刻が、一時記憶回路５を駆動するクロックと同期するため。一時記憶回路５の内容更新が確実に行えるだけでなく、クロック周期によって規定された総伝播時間を無駄なく各段に分配できる。図６では、一時記憶回路２と同相のクロックが途中の二つの論理段にも供給されている。このような場合には、論理回路の総遅延時間の三分の一の長さまでクロック周期を短縮することが出来る。
【実施例３】
【００５２】
図７は本発明を、段数の異なるパイプラインが平行している場合に適用した実施例３である。図６の構成要素と同じものは同じ番号を付けて説明する。図ではＡ、Ｂ、Ｃと符号付けされている信号線の対が、互いに結線されているものとする。図中の各部分論理回路７１の内部構成は、図５（ｂ）に示したように互いに論理信号線では結ばれていない論理回路の集合であってかまわない。
本実施例では、一時記憶回路２から一時記憶回路５へ、クロック３周期分の遅延で信号が処理される経路と、クロック２周期分の遅延で信号が処理される経路が平行している。したがって、両経路が合流する所ではクロック１周期分のずれが生じるため、合流した後の部分論理回路はその事情を考慮した構成になっている必要がある。
【００５３】
このようなパイプライン構成は、計算量の異なる処理、例えば比較的短いパイプラインで処理が可能な整数の加算処理と、比較的長いパイプラインが必要な整数の乗算処理が平行して実施される場合に生ずる。両経路は同時に使用しても良いし、特定の時刻には常に片方を選択する使用方法でも良い。
本発明は、そのようなパイプラインの場合にも応用が可能である。
【実施例４】
【００５４】
図８は本発明を、フィードバックループが存在するパイプライン回路に適用した実施例４である。図７の構成要素と同じものは同じ番号を付けて説明する。本図においてもＡ、Ｂ、Ｃと符号付けされている信号線の対が、互いに結線されているものとする。図中の各部分論理回路７１の内部構成は、図５（ｂ）に示したように互いに論理信号線では結ばれていない論理回路の集合であってかまわない。
【００５５】
本実施例では、部分論理回路からなるパイプラインの流れの途中から分岐した回路が、パイプラインの上流に合流してフィードバックループを形成している。このような回路構成は繰り返し情報処理を必要とする場合や、分岐予測、投機実行などの予測にもとづく処理の取消しをする場合に使われる。図から明らかなように、このようなループが存在する場合でも分岐点、合流点における一時記憶回路を省略してパイプラインを構成することが可能となる。
実施例２、実施例３における回路構成も考慮すると、本発明における回路構成では、従来のパイプラインで必要とされていた一時記憶回路７が、本発明によらない回路構成を用いた他の回路とのインターフェースを除けば、殆どの場合で省略可能となり、ウェーブ・パイプラインが目的としていた高い情報処理能力を極めて容易に実現できることが分かる。
【図面の簡単な説明】
【００５６】
【図１】遅延時間制御端子を備えた論理回路の動作を説明する図である。
【図２】遅延時間制御端子を備えたＮＯＴ回路の動作を説明する図である。
【図３】トランジスタの回路記号を説明する図である。
【図４】遅延時間制御端子を備えたＣＭＯＳによるＮＯＴ回路の図である。
【図５】遅延制御論理回路の（遅延時間制御信号の生成に遅延回路を使用した）実施例の図である。
【図６】（遅延時間制御信号の生成に）多相クロック回路を使用した遅延制御論理回路の実施例の図である。
【図７】経路長の異なるパイプライン（に適用した）を含む遅延制御論理回路の実施例の図である。
【図８】フィードバックループを含む（回路に適用した）遅延制御論理回路の実施例の図である。
【図９】クロック同期式論理回路を表わす図である。
【図１０】電界効果トランジスタの断面構造を表わす図である。
【図１１】二重ゲート電界効果トランジスタの断面を表わす図である。
【図１２】電界効果トランジスタの基板電位制御の効果を表わす図である。
【図１３】二重ゲート電界効果トランジスタの一方のゲート電極を固定したときのトランジスタ特性を表わす図である。
【図１４】二重ゲート電界効果トランジスタの一方のゲート電極によるトランジスタ特性制御の効果を表わす図である。
【符号の説明】
【００５７】
１・・・論理回路
２・・・論理回路１にデータを供給する一時記憶回路
３・・・クロック信号線
４・・・複数のデータ線
５・・・論理回路１から結果データを受け取る一時記憶回路であって
一時記憶回路２と同一または別であるもの
６・・・論理回路１を区画することにより得られた部分論理回路
７・・・論理回路１を分割した境界に挿入した一時記憶回路
１１・・基板
１２・・ゲート電極
１３・・ソース領域
１４・・ドレイン領域
１５・・チャネル層
１６・・絶縁層
１７・・ウェル構造を持つときのウェル領域
１８・・二重ウェル構造を持つときの外側ウェル領域
１９・・ウェル領域１７に設けられた電極
２１・・二重ゲート電界効果トランジスタの基板
２２・・二重ゲート電界効果トランジスタの上部ゲート電極
２３・・二重ゲート電界効果トランジスタの下部ゲート電極
２４・・ソース領域
２５・・ドレイン領域
２６・・ゲート電極２２の絶縁層
２７・・ゲート電極２３の絶縁層
２８・・二重ゲート電界効果トランジスタのチャネル層
３１・・基板電位を負の値にしたときの電気特性
３２・・基板電位をＯＶにしたときの電気特性
３３・・基板電位を正の値にしたときの電気特性
３４・・絶縁層２６と絶縁層２７の厚さが同一の素子で得られる電気特性
３５・・絶縁層２７が絶縁層２６の２倍の厚さの素子で得られる電気特性
３６・・絶縁層２７が絶縁層２６の４倍の厚さの素子で得られる電気特性
３７・・ゲート電極２３を負の電圧にしたときの電気特性
３８・・ゲート電極２３をＯＶにしたときの電気特性
３９・・ゲート電極２３を正の電圧にしたときの電気特性
４１・・ソース端子
４２・・ドレイン端子
４３・・ゲート電極
４４・・電界効果トランジスタの基板電位制御電極もしくは二重ゲート電界効果トランジスタの遅延時間制御用ゲート端子
５１・・入力端子
５２・・出力端子
５３・・電源端子
５４・・接地端子
５５・・Ｎ型電界効果トランジスタもしくはＮ型二重ゲート電界効果トランジスタ
５６・・Ｐ型電界効果トランジスタもしくはＰ型二重ゲート電界効果トランジスタ
５７・・トランジスタ５５の遅延時間制御端子
５８・・トランジスタ５６の遅延時間制御端子
６１・・遅延時間制御端子５７の電圧の時間変化
６２・・遅延時間制御端子５８の電圧の時間変化
６３・・入力端子５１の電圧の時間変化
６４・・出力端子５２の電圧の時間変化
６５・・論理回路
６６・・データ入力端子
６７・・データ出力端子
６８・・データ入力端子６６の状態の時間変化
６９・・データ入力端子６７の状態の時間変化
７１・・少数の論理段に分けて分割した部分論理回路
７２・・遅延回路
７３・・増幅回路
７４・・多相クロック回路
Ａ・・・互いに結線されている制御信号の対
Ｂ・・・互いに結線されている制御信号の対
Ｃ・・・互いに結線されている制御信号の対
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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