(57)【要約】【課題】  半導体チップでの占有面積が小さく、電源電圧や温度の変動による基準電流への影響が小さい基準電流発生回路を提供する。  【解決手段】  基準電流発生回路（C）の温度依存電圧発生回路（C1）を、カレントミラー回路と、温度係数調整回路とで構成し、温度係数調整回路を構成する主要な回路素子を全てMOSFET等のトランジスタで構成した。温度係数調整回路には、温度係数調整用の抵抗素子を用いていない。温度依存電圧発生回路（C1）は、演算増幅回路（C2）を介して定電流発生回路（C3）と接続されている。基準電流（IC）は、定電流発生回路（C3）の抵抗素子（R）を流れる。本発明の基準電流発生回路（C）では、温度依存電圧発生回路（C1）から出力される温度依存電圧（VTD）の温度係数（αVTD）が、定電流発生回路（C3）の抵抗素子（R）の温度係数（αR）と略一致するように設計されており、安定した基準電流（IC）を得ることができるようになっている。【選択図】  図１
2005311546.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧（VDD）を電源端子（SUP）から取り込んで出力端子（OUT1）から温度依存電圧（VTD）を出力する温度依存電圧発生回路と、温度依存電圧（VTD）と電流発生電圧（VCG）との差電圧を増幅して電流制御電圧（VCC）を出力する演算増幅回路と、電流制御電圧（VCC）に応じた基準電流（IC）を抵抗素子（R）に流す定電流発生回路とからなり、抵抗素子（R）の一端側の電流発生電圧（VCG）が演算増幅回路に帰還されてなる基準電流発生回路において、
温度依存電圧発生回路は、上流端が電源端子（SUP）に接続され下流端がアース端子（GND）に接続された並列な少なくとも３本の電流経路（CH1），（CH2），（CH3）を有してなり、
電流経路（CH1），（CH2），（CH3）の一端側は、複数個のカレントミラー用トランジスタが電流経路（CH2）をバイアス列としてカレントミラー配置されてなるカレントミラー回路となっており、
電流経路（CH1），（CH2），（CH3）の他端側は、電流経路（CH1）に配置されて制御端子が自己の電流端子の一方に接続された第一トランジスタと、電流経路（CH2）に配置されて制御端子が第一トランジスタの制御端子に接続された第二トランジスタと、電流経路（CH2）に配置されて制御端子が出力端子（OUT1）に接続された第三トランジスタと、電流経路（CH3）に配置されて制御端子が出力端子（OUT1）に接続された第四トランジスタと、電流経路（CH2）に配置されて制御端子が出力端子（OUT1）に接続された電流端子間電圧補正用トランジスタとで構成された温度係数調整回路となっており、
温度依存電圧（VTD）の温度係数（αVTD）が抵抗素子（R）の温度係数（αR）に略一致してなる基準電流発生回路。
【請求項２】
第三トランジスタと第四トランジスタにMOSFETが用いられてなる請求項１記載の基準電流発生回路。
【請求項３】
カレントミラー用トランジスタにPMOSFETが用いられ、第一トランジスタにNMOSFET（N1）が用いられ、第二トランジスタにNMOSFET（N2）が用いられ、第三トランジスタにNMOSFET（N3）が用いられ、第四トランジスタにNMOSFET（N4）が用いられ、電流端子間電圧補正用トランジスタにNMOSFET（N5）が用いられ、電流経路（CH1），（CH2），（CH3）の上流端側がカレントミラー回路となっており、電流経路（CH1），（CH2），（CH3）の下流端側が温度係数調整回路となっている請求項２記載の基準電流発生回路。
【請求項４】
NMOSFET（N1）は、ドレインが電流経路（CH1）の上流端側に接続されてゲートが自己のドレインに接続されてソースが電流経路（CH1）の下流端に接続されてなり、NMOSFET（N2）は、ドレインがNMOSFET（N5）のソースに接続されてゲートがNMOSFET（N1）のゲートに接続されてなり、NMOSFET（N3）は、ドレインがNMOSFET（N2）のソースに接続されてゲートが出力端子（OUT1）に接続されてソースが電流経路（CH2）の下流端に接続されてなり、NMOSFET（N4）は、ドレインが電流経路（CH3）の上流端側及び出力端子（OUT1）に接続されてゲートが出力端子（OUT1）に接続されてソースが電流経路（CH3）の下流端に接続されてなり、NMOSFET（N5）は、ドレインが電流経路（CH2）の上流端側に接続されゲートが出力端子（OUT1）に接続されてなる請求項３記載の基準電流発生回路。
【請求項５】
NMOSFET（N1）のチャネル長（L[N1]）及びチャネル幅（W[N1]）と、NMOSFET（N2）のチャネル長（L[N2]）及びチャネル幅（W[N2]）と、NMOSFET（N3）のチャネル長（L[N3]）及びチャネル幅（W[N3]）と、NMOSFET（N4）のチャネル長（L[N4]）及びチャネル幅（W[N4]）とが下記式（1.1）を満たす請求項４記載の基準電流発生回路。
【数１】
2005311546.tif 000032
ただし、基準電流発生回路の絶対温度をT[K]、NMOSFET（N1）〜（N4）の閾値電圧をVT[V]、熱電圧をVt[V]、NMOSFET（N1），（N2）のサブスレッショルド係数の補正項をn、閾値電圧（VT）の温度係数をαVT[K-1]、抵抗素子（R）の温度係数をαR[K-1]とする。
【請求項６】
電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間、又は、NMOSFET（N4）とアース端子（GND）との間に、ゲートが自己のドレインに接続されたNMOSFET（N8）が組み込まれてなる請求項４又は５記載の基準電流発生回路。
【請求項７】
電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間、又は、NMOSFET（N4）とアース端子（GND）との間に、pn接合ダイオード（D1）が組み込まれてなる請求項４又は５記載の基準電流発生回路。
【請求項８】
電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間、又は、NMOSFET（N4）とアース端子（GND）との間に、ベースが自己のコレクタ又はエミッタのうちいずれか一方に接続されたバイポーラトランジスタ（B1）が組み込まれてなる請求項４又は５記載の基準電流発生回路。
【請求項９】
温度依存電圧発生回路には、温度係数調整回路を安定して起動するためのスタートアップ回路が備えられてなり、
スタートアップ回路が、
ソースが電源端子（SUP）に接続され、ゲートが自己のドレインに接続されたPMOSFET（P7）と、
ゲートが自己のドレインに接続されたi個のドライブ用のNMOSFETが、PMOSFET（P7）のドレインとアース端子（GND）との間に直列に配置されてなるドライブ回路と、
ドレインが電源端子（SUP）に接続され、ゲートが所望のドライブ用のNMOSFETのドレインに接続され、ソースが出力端子（OUT1）に接続されたNMOSFET（N7）と、
ドレインが電源端子（SUP）に接続され、ゲートが所望のドライブ用のNMOSFETのドレインに接続され、ソースがNMOSFET（N1）のドレインに接続されたNMOSFET（N6）とからなり、
ドライブ回路を構成するNMOSFETの数（i）が下記式（1.2）を満たす自然数である請求項４〜８いずれか記載の基準電流発生回路。
【数２】
2005311546.tif 000033
ただし、VT[ND]は、ドライブ用のNMOSFETの閾値電圧（各ドライブ用のNMOSFETの閾値電圧が異なる場合はその平均値。）である。
【請求項１０】
定電流発生回路が、上流端が電源端子（SUP）に接続され下流端がアース端子（GND）に接続された電流経路（CH4）を有してなり、ゲートに電流制御電圧（VCC）が印加された基準電流制御用MOSFET（M）と、一端が基準電流制御用MOSFET（M）に接続されて他端が電流経路（CH4）の下流端に接続された抵抗素子（R）とが、電流経路（CH4）の下流端側に配置されてなる請求項４〜９いずれか記載の基準電流発生回路。
【請求項１１】
電流経路（CH4）の上流端側に、ゲートが自己のドレイン又はソースに接続された基準電流複写用MOSFETが配置されてなる請求項１０記載の基準電流発生回路。
【請求項１２】
定電流発生回路が、電流経路（CH4）に並列な電流経路（CH5）を有してなり、電流経路（CH5）の上流端側には、ゲートが基準電流複写用MOSFETのゲートに接続された複写基準電流制御用MOSFETが配置されてなり、電流経路（CH5）の下流端側には、一端が複写基準電流制御用MOSFETに接続され他端が電流経路（CH5）の下流端に接続された抵抗素子（RT）が配置されてなる請求項１１記載の基準電流発生回路。
【請求項１３】
演算増幅回路が、上流端が電源端子（SUP）に接続され下流端がアース端子（GND）に接続されたバイアス電流経路（CH6）を有してなり、バイアス電流経路（CH6）には、バイアス電流経路（CH6）に流れるバイアス電流を制御するバイアス電流制御用MOSFETが配置されてなり、バイアス電流制御用MOSFETのゲートが定電流発生回路の基準電流複写用MOSFETのゲートに接続されてなる請求項１１又は１２記載の基準電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧の変動や温度の変化に対して安定な基準電流を得ることのできる基準電流発生回路に関する。特に、MOSFETを用いて集積化されたMOS型基準電流発生回路に関する。
【背景技術】
【０００２】
今日、高集積・低消費電力で且つ高速動作が要求されるデジタル回路のほとんどは、CMOS回路で構成されており、バイポーラデバイスが中心であったアナログ回路の分野においてもCMOS回路による実現が望まれている。しかし、アナログ回路においては、デジタル回路とは異なり、温度による影響がなくしかも電源電圧の変動にも影響されない基準電流発生回路の実現が極めて重要となる。特に、電流源はアナログ回路のバイアス電流源や増幅回路の負荷素子として広く用いられており、安定な基準電流源は電源電圧や温度に対して安定に動作するアナログ回路を実現するため必要不可欠な要素回路である。従って、CMOS回路を用いて安定した基準電流発生回路を構成することは、優れた特性のアナログCMOS回路の実現には必須の要件となる。
【０００３】
従来の基準電流発生回路としては、図１に示すように、温度依存電圧発生回路と、演算増幅回路と、定電流発生回路とからなるものが知られている（例えば非特許文献１）。この基準電流発生回路において、温度依存電圧発生回路は、温度係数（αVTD＝(1／VTD)・(∂VTD／∂T)）が線形に変化する温度依存電圧（VTD）を出力するものとなっており、また、演算増幅回路は、温度依存電圧（VTD）と、定電流発生回路に組み込まれた抵抗素子（R）の一端側（アースされていない側）から帰還された電流発生電圧（VCG）との差電圧を増幅して、電流制御電圧（VCC）を出力するものとなっている。電流発生電圧（VCG）は、温度依存電圧（VTD）と等しくなるように制御される。さらに、定電流発生回路は、ゲートに電流制御電圧（VCC）が印加された基準電流制御用MOSFET（M）と、一端が基準電流制御用MOSFET（M）に接続され他端がアース端子（GND）に接続された抵抗素子（R）とからなっており、基準電流制御用MOSFET（M）が抵抗素子（R）に流れる基準電流（IC）を制御することによって、基準電流（IC）の温度依存性を低減するものとなっている。
【０００４】
従来の基準電流発生回路としては、図２に示すように、スタートアップ回路（C0.11）と、カレントミラー回路（C0.12）と、温度係数調整回路（C0.13）とで構成された温度依存電圧発生回路（C0.1）を有するものが知られている。スタートアップ回路（C0.11）は、PMOSFET（P07）と、NMOSFET（N06），（N09）とからなっており、温度依存電圧発生回路（C0.1）への電源投入初期において、電源投入前における安定静止状態から所定の出力電圧が得られる安定動作状態への移行を促進するための始動回路としての機能を有する。すなわち、温度依存電圧発生回路（C0.1）に電源が投入されると（電源電圧（VDD）が印加されると）、PMOSFET（P07）及びNMOSFET（N09）のドレイン電圧が急激に立ち上がり、NMOSFET（N06）が速やかに稼動することによって、電源投入直後にNMOSFET（N01），（N02）に所望のゲート電圧が印加されるようになる。
【０００５】
また、カレントミラー回路（C0.12）は、並列に配された３個のPMOSFET（P01），（P02），（P03）からなっており、各PMOSFET（P01），（P02），（P03）のドレイン電流に一定の比率（同比率である場合を含む。）を与えることができるものとなっている。これは、各PMOSFET（P01），（P02），（P03）のゲートを互いに共通接続することによって実現できる。各PMOSFET（P01），（P02），（P03）のドレイン電流の比率は、各PMOSFET（P01），（P02），（P03）のチャネル長やチャネル幅等によって定まる。チャネル長やチャネル幅は、MOSFETの特性を決める上で、極めて重要な設計パラメータとなる。
【０００６】
さらに、温度係数調整回路（C0.13）は、NMOSFET（N01），（N02），（N03）と、抵抗素子（R1），（R2）とからなっており、各NMOSFET（N01），（N02），（N03）の閾値電圧に依存した温度依存電圧（VTD）を発生させるものとなっている。この温度係数調整回路（C0.13）は、カレントミラー回路（C0.12）のPMOSFET（P01），（P02），（P03）のドレイン電流が相等しい（あるいは所定の比率を持つ）ことを理想的な条件として、電源電圧（VDD）の変動に影響されることなく所定の温度依存電圧（VTD）を安定して発生することができるものとなっている。
【０００７】
以下、従来の基準電流発生回路の原理について説明する。下記式（2.1）〜（2.3）は本発明の基準電流発生回路の原理にも共通する。図１に示す定電流発生回路の抵抗素子（R）に流れる基準電流（IC）は、オームの法則より、下記式（2.1）で与えられる。
【数３】
2005311546.tif 000003
【０００８】
電流発生電圧（VCG）は、演算増幅回路によって温度依存電圧（VTD）と等しくなるように制御されるので、上記式（2.1）において、VCG＝VTDとして、基準電流（IC）の温度依存係数（αIC＝(1／IC)・(∂IC／∂T)）を求めると、下記式（2.2）が得られる。
【数４】
2005311546.tif 000004
【０００９】
温度に依存しない基準電流（IC）を得るためには、上記式（2.2）においてαIC＝0とすればよい。これにより、温度に依存しない基準電流（IC）を得るための条件式として下記式（2.3）が得られる。
【数５】
2005311546.tif 000005
【００１０】
上記式（2.3）において、左辺の(1／VTD)・(∂VTD／∂T)は、温度依存電圧（VTD）の温度係数（αVTD）となっており、右辺の(1／R)・(∂R／∂T)は、抵抗素子（R）の温度係数（αR）となっている。このため、温度依存電圧（VTD）の温度係数（αVTD）と抵抗素子（R）の温度係数（αR）とが等しくなるように回路設計をすれば、温度に依存しない基準電流（IC）を得ることができる。
【００１１】
次に、従来の基準電流発生回路において、温度依存電圧（VTD）の温度係数（αVTD）と、抵抗素子（R）の温度係数（αR）とを一致させるための具体的な回路設計について説明する。説明の便宜上、PMOSFET（P01），（P02），（P03）の特性に影響を与える各パラメータ（チャネル長、チャネル幅、閾値電圧等）は、各パラメータごとに全て一致するものとする。また、NMOSFET（N01），（N02）の特性に影響を与える各パラメータは、チャネル幅を除いて、各パラメータごとに全て一致するものとする。さらに、基準電流発生回路の温度（T）は、場所によって差がなく均一であるものとする。
【００１２】
図２に示す温度依存電圧発生回路（C0.1）の温度係数調整回路（C0.13）においては、NMOSFET（N01），（N02）はサブスレッショルド電流領域で動作させるように設計されるので、NMOSFET（N01），（N02）に流れる電流（I1[N01]），（I2[N02]）は、下記式（3.1），（3.2）で与えられる。
【数６】
2005311546.tif 000006
【数７】
2005311546.tif 000007
ただし、IS[N01]は、NMOSFET（N01）に流れる温度に依存しないサブスレッショルド電流であり、IS[N02]は、NMOSFET（N02）に流れる温度に依存しないサブスレッショルド電流である。また、VG[N01]は、NMOSFET（N01）のゲート電圧であり、VG[N02]は、NMOSFET（N02）のゲート電圧である。さらに、VTは、NMOSFET（N01），（N02）の閾値電圧であり、nは、NMOSFET（N01），（N02）のサブスレッショルド係数の補正項である。さらにまた、Vtは、熱電圧であり、kをボルツマン定数、Tを絶対温度、qを電子の電荷量とすると、Vt=k・T／qで与えられる。
【００１３】
上記式（3.1），（3.2）をみると、NMOSFET（N01），（N02）に流れる電流（I1[N01]），（I2[N02]）は、ゲート電圧（VG[N01]），（VG[N02]）には依存するが、NMOSFET（N01），（N02）のドレイン電圧（VD[N01]），（VD[N02]）やソース電圧（VS[N01]），（VS[N02]）には依存しないように思われる。しかし、実際には、電流（I1[N01]），（I2[N02]）は、NMOSFET（N01），（N02）のソース・ドレイン間電圧にも依存する。このため、電流（I1[N01]），（I2[N02]）を精度よく一致させるためには、NMOSFET（N01），（N02）のソース・ドレイン間電圧が等しくなるよう回路設計する必要がある。
【００１４】
続いて、図２に示す温度係数調整回路にキルヒホッフの法則を用いると、下記式（3.3），（3.4）が得られる。
【数８】
2005311546.tif 000008
【数９】
2005311546.tif 000009
ただし、VD[N03]は、NMOSFET（N03）のドレイン電圧である。
【００１５】
このとき、NMOSFET（N01），（N02）に流れる電流（I1[N01]），（I2[N02]）が、カレントミラー回路（C0.12）によって等しくなっているとすれば、上記式（3.1），（3.2）で与えられる電流（I1[N01]），（I2[N02]）は互いに等しくなっている。従って、I1[N01]＝I2[N02]として、上記式（3.1）〜（3.3）を電流（I2[N02]）について解くと、下記式（3.5）が得られる。
【数１０】
2005311546.tif 000010
【００１６】
同様に、NMOSFET（N02），（N03）に流れる電流（I2[N02]），（I3[N03]）も、カレントミラー回路（C0.12）によって等しくなっているとすれば、上記式（3.5）で与えられる電流（I2[N02]）と、上記式（3.4）の右辺の電流（I3[N03]）も互いに等しくなる。従って、I2[N02]＝I3[N03]として、上記式（3.4），（3.5）を温度依存電圧（VTD）について解くと、下記式（3.6）が得られる。
【数１１】
2005311546.tif 000011
ただし、aは、NMOSFET（N01）のチャネル幅（W[N01]）に対するNMOSFET（N02）のチャネル幅（W[N02]）の比（a＝W[N02]／W[N01]）であり、上記式（3.6）においては、x・T≡n・Vt・(R2／R1)・ln[a]を用いて式変形を行っている。
【００１７】
上記式（3.6）を見ると、温度係数調整用の抵抗素子（R1），（R2）の抵抗値の比（R2／R1）を調整することによって、所望の比例定数（x）をもつ温度依存電圧（VTD）が得られることが分かる。
【００１８】
続いて、上記式（3.6）のVTD＝VD[N03]＋x・Tと、その温度微分である∂VTD／∂T＝(∂VD[N03]／∂T）＋xを上記式（2.3）に代入すると、下記式（3.7）が得られる。
【数１２】
2005311546.tif 000012
【００１９】
上記式（3.7）に、x・T≡n・Vt・(R2／R1)・ln[a]を代入して、R2／R1について解くと、下記式（3.8）が得られる。
【数１３】
2005311546.tif 000013
ただし、αRは、抵抗素子（R）の温度係数（αR＝(1／R)・(∂R／∂T)）であり、αVD[N03]は、NMOSFET（N03）のドレイン電圧（VD[N03]）の温度係数（αVD[N03]＝(1／VD[N03])・(∂VD[N03]／∂T)である。
【００２０】
すなわち、従来の基準電流発生回路においては、温度係数調整用の抵抗素子（R1），（R2）の抵抗値の比（R2／R1）を、上記式（3.8）を満たすように回路設計すれば、温度に依存しない基準電流（IC）を得ることができる。
【００２１】
【非特許文献１】グレイ（Gray）、外1名，「アナリシス・アンド・デザイン・オブ・アナログ・インテグレイティッド・サーキッツ（Analysis  and  Design  of  Analog  Integrated  Circuits）」，第3版，米国，ジョン・ウィリー・アンド・サンズ（John  Wiley  &  Sons），p.345‐346，1993年
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかし、従来の基準電流発生回路では、温度依存電圧発生回路（C0.1）の温度係数調整回路（C0.13）に温度係数調整用の抵抗素子（R1），（R2）を組み込む必要があったために、半導体チップの製造コストの上昇を招くだけでなく、半導体チップの高集積化が大きく制限されるおそれもあった。抵抗素子（R1）には抵抗値が数十[kΩ]のものを用い、抵抗素子（R2）には抵抗値が数百[kΩ]のものを用いるのが通常となっているが、このように非常に大きな抵抗値を有する抵抗素子は、半導体チップで占める面積が大きいためである。抵抗素子（R1），（R2）が半導体チップで占める面積は、通常、温度依存電圧発生回路（C0.1）を構成するMOSFETが半導体チップで占める面積と同等かあるいはそれ以上である。
【００２３】
また、従来の基準電流発生回路では、温度依存電圧発生回路（C0.1）にカレントミラー回路（C0.12）が組み込まれているのにもかかわらず、NMOSFET（N01）のドレイン電圧（VD[N01]）と、NMOSFET（N02）のドレイン電圧（VD[N02]）との間に大きな差が生じて、仮に、各NMOSFET（N01），（N02）の動作領域がサブスレッショルド領域にあったとしても、NMOSFET（N01）のドレイン・ソース間電流と、NMOSFET（N02）のドレイン・ソース間電流との間に大きな差が生じてしまうおそれがあった。このため、電流（I1[N01]），（I1[N02]）が電源電圧（VDD）の変動による影響を受ける形となり、安定した温度依存電圧（VTD）を得ることができなかった。その結果、従来の定電流発生回路で得られる基準電流（IC）は、電源電圧（VDD）の変動や温度変化による影響を受けやすいものとなってしまっていた。
【００２４】
本発明は、上記課題を解決するためになされたものであり、半導体チップで占める面積が小さく、半導体チップの製造コストの低減や、半導体チップの高集積化を促進することのできる基準電流発生回路を提供することを目的とする。また、電源電圧（VDD）の変動や温度変化による影響が小さく、安定した基準電流（IC）を出力することのできる基準電流発生回路を提供することを目的とする。
【課題を解決するための手段】
【００２５】
上記課題は、電源電圧（VDD）を電源端子（SUP）から取り込んで出力端子（OUT1）から温度依存電圧（VTD）を出力する温度依存電圧発生回路と、温度依存電圧（VTD）と電流発生電圧（VCG）との差電圧を増幅して電流制御電圧（VCC）を出力する演算増幅回路と、電流制御電圧（VCC）に応じた基準電流（IC）を抵抗素子（R）に流す定電流発生回路とからなり、抵抗素子（R）の一端側の電流発生電圧（VCG）が演算増幅回路に帰還されてなる基準電流発生回路において、温度依存電圧発生回路は、上流端が電源端子（SUP）に接続され下流端がアース端子（GND）に接続された並列な少なくとも３本の電流経路（CH1），（CH2），（CH3）を有してなり、電流経路（CH1），（CH2），（CH3）の一端側は、複数個のカレントミラー用トランジスタが電流経路（CH2）をバイアス列としてカレントミラー配置されてなるカレントミラー回路となっており、電流経路（CH1），（CH2），（CH3）の他端側は、電流経路（CH1）に配置されて制御端子が自己の電流端子の一方に接続された第一トランジスタと、電流経路（CH2）に配置されて制御端子が第一トランジスタの制御端子に接続された第二トランジスタと、電流経路（CH2）に配置されて制御端子が出力端子（OUT1）に接続された第三トランジスタと、電流経路（CH3）に配置されて制御端子が出力端子（OUT1）に接続された第四トランジスタと、電流経路（CH2）に配置されて制御端子が出力端子（OUT1）に接続された電流端子間電圧補正用トランジスタとで構成された温度係数調整回路となっており、温度依存電圧（VTD）の温度係数（αVTD）が抵抗素子（R）の温度係数（αR）に略一致してなる基準電流発生回路を提供することによって解決される。これにより、温度係数調整用の抵抗素子を用いなくとも、電源電圧（VDD）の変動や温度（T）の変化に影響を受けにくい安定した基準電流（IC）を得ることができる。
【００２６】
ここで、「トランジスタ」とは、MOSFETとバイポーラトランジスタを含む概念である。また、「MOSFET」とは、「metal  oxide  semiconductor  field  effect  transistor」の略称であり、nチャネルMOSFET（以下、NMOSFETと表記する。）とpチャネルMOSFET（以下、PMOSFETと表記する。）を含む概念である。バイポーラトランジスタの３つの端子を、エミッタ（電流端子）、コレクタ（電流端子）、ベース（制御端子）と呼ぶのに対し、MOSFETの３つの端子を、ドレイン（電流端子）、ソース（電流端子）、ゲート（制御端子）と呼ぶ。
【００２７】
さらに、「接続」とは、直接的に接続（短絡）されている場合だけでなく、他の回路素子を間に介して間接的に接続されている場合をも含むものとする。例えば、「電流経路の上流端が電源端子（SUP）に接続」と記載されているような場合には、該電流経路の上流端と電源端子（SUP）は、直接的に接続されている場合もあるし、後述するスタートアップ回路を構成するMOSFET等、他の回路素子を間に介して間接的に接続されている場合もある。さらにまた、「カレントミラー配置」とは、並列な複数本の電流経路に所定比率（同比率を含む。）の電流が流れるように、複数個のトランジスタを前記複数本の電流経路に並列に配置することをいう。このとき、並列な位置関係にある各トランジスタの制御端子は互いに共通接続される。加えて、「バイアス列」とは、カレントミラー配置された各トランジスタの制御端子が共通接続されている電流経路をいう。
【００２８】
第三トランジスタと第四トランジスタにMOSFETが用いられてなることが好ましい。このとき、カレントミラー用トランジスタにPMOSFETが用いられ、第一トランジスタにNMOSFET（N1）が用いられ、第二トランジスタにNMOSFET（N2）が用いられ、第三トランジスタにNMOSFET（N3）が用いられ、第四トランジスタにNMOSFET（N4）が用いられ、電流端子間電圧補正用トランジスタにNMOSFET（N5）が用いられ、電流経路（CH1），（CH2），（CH3）の上流端側がカレントミラー回路となっており、電流経路（CH1），（CH2），（CH3）の下流端側が温度係数調整回路となっているとより好適である。第一トランジスタと第二トランジスタがMOSFETの場合には、電流端子間電圧補正用トランジスタを、「ドレイン・ソース間電圧補正用トランジスタ」と呼ぶことがある。
【００２９】
このように、温度依存電圧発生回路を構成する主要な回路素子にMOSFETを用いることによって、消費電力を低減させて基準電流発生回路をさらに高集積化することが可能になる。また、温度依存電圧発生回路を構成する各MOSFETの閾値電圧を調整することによって、温度依存電圧（VTD）を広範囲で設定することができるようになる。換言すると、基準電流発生回路を、今後のCMOSFETの微細化にも対応可能なものとすることができる。例えば、技術が進歩してCMOSFETが微細化すると、電源電圧（VDD）が低くなり、それに伴って温度依存電圧（VTD）も低くなることが考えられるが、このような場合であっても、本発明の基準電流発生回路は十分に対応することができる。各MOSFETの閾値電圧は、温度依存電圧発生回路の製造プロセスを変えることによって任意に調整することができる。
【００３０】
より具体的には、NMOSFET（N1）は、ドレインが電流経路（CH1）の上流端側に接続されてゲートが自己のドレインに接続されてソースが電流経路（CH1）の下流端に接続されてなり、NMOSFET（N2）は、ドレインがNMOSFET（N5）のソースに接続されてゲートがNMOSFET（N1）のゲートに接続されてなり、NMOSFET（N3）は、ドレインがNMOSFET（N2）のソースに接続されてゲートが出力端子（OUT1）に接続されてソースが電流経路（CH2）の下流端に接続されてなり、NMOSFET（N4）は、ドレインが電流経路（CH3）の上流端側及び出力端子（OUT1）に接続されてゲートが出力端子（OUT1）に接続されてソースが電流経路（CH3）の下流端に接続されてなり、NMOSFET（N5）は、ドレインが電流経路（CH2）の上流端側に接続されゲートが出力端子（OUT1）に接続されているとより好ましい。
【００３１】
このとき、NMOSFET（N1）のチャネル長（L[N1]）及びチャネル幅（W[N1]）と、NMOSFET（N2）のチャネル長（L[N2]）及びチャネル幅（W[N2]）と、NMOSFET（N3）のチャネル長（L[N3]）及びチャネル幅（W[N3]）と、NMOSFET（N4）のチャネル長（L[N4]）及びチャネル幅（W[N4]）とが下記式（1.1）を満たしているとさらに好ましい。これにより、温度係数（αVTD）と温度係数（αR）とを略一致させることが可能になる。
【数１４】
2005311546.tif 000014
ただし、基準電流発生回路の絶対温度をT[K]、NMOSFET（N1）〜（N4）の閾値電圧をVT[V]、熱電圧をVt[V]、NMOSFET（N1），（N2）のサブスレッショルド係数の補正項をn、閾値電圧（VT）の温度係数をαVT[K-1]、抵抗素子（R）の温度係数をαR[K-1]とする。また、上記式（1.1）において、左辺と右辺は「≒」で結ばれているが、これは左辺と右辺が完全に一致しなくてもよく、多少の誤差は許容されることを意味する。
【００３２】
電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間、又は、NMOSFET（N4）とアース端子（GND）との間に、ゲートが自己のドレインに接続されたNMOSFET（N8）が組み込まれてなることも好ましい。また、電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間、又は、NMOSFET（N4）とアース端子（GND）との間に、pn接合ダイオード（D1）が組み込まれてなることも好ましい。さらに、電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間、又は、NMOSFET（N4）とアース端子（GND）との間に、ベースが自己のコレクタ又はエミッタのうちいずれか一方に接続されたバイポーラトランジスタ（B1）が組み込まれてなることも好ましい。これらの構成を採用することにより、NMOSFET（N4）のドレイン電圧を適切な値に調整して、より安定化された温度依存電圧（VTD）を得ることが可能になる。
【００３３】
温度依存電圧発生回路には、温度係数調整回路を安定して起動するためのスタートアップ回路が備えられてなり、スタートアップ回路が、ソースが電源端子（SUP）に接続され、ゲートが自己のドレインに接続されたPMOSFET（P7）と、ゲートが自己のドレインに接続されたi個のドライブ用のNMOSFETが、PMOSFET（P7）のドレインとアース端子（GND）との間に直列に配置されてなるドライブ回路と、ドレインが電源端子（SUP）に接続され、ゲートが所望のドライブ用のNMOSFETのドレインに接続され、ソースが出力端子（OUT1）に接続されたNMOSFET（N7）と、ドレインが電源端子（SUP）に接続され、ゲートが所望のドライブ用のNMOSFETのドレインに接続され、ソースがNMOSFET（N1）のドレインに接続されたNMOSFET（N6）とからなり、ドライブ回路を構成するNMOSFETの数（i）が下記式（1.2）を満たす自然数であることも好ましい。これにより、NMOSFET（N1）〜（N5）のゲートに所望の電圧を速やかに供給して温度依存電圧発生回路のスタートアップを遅滞なく行うことが可能になる。
【数１５】
2005311546.tif 000015
ただし、VT[ND]は、ドライブ用のNMOSFETの閾値電圧（各ドライブ用のNMOSFETの閾値電圧が異なる場合はその平均値。）である。
【００３４】
定電流発生回路が、上流端が電源端子（SUP）に接続され下流端がアース端子（GND）に接続された電流経路（CH4）を有してなり、ゲートに電流制御電圧（VCC）が印加された基準電流制御用MOSFET（M）と、一端が基準電流制御用MOSFET（M）に接続されて他端が電流経路（CH4）の下流端に接続された抵抗素子（R）とが、電流経路（CH4）の下流端側に配置されてなることも好ましい。これにより、抵抗素子（R）に流れる基準電流（IC）を、MOSFET（M）で制御することが可能になる。
【００３５】
このとき、電流経路（CH4）の上流端側に、ゲートが自己のドレイン又はソースに接続された基準電流複写用MOSFETが配置されてなることも好ましい。これにより、基準電流発生回路を以下のような構成のものとすることが可能になる。
【００３６】
すなわち、定電流発生回路が、電流経路（CH4）に並列な電流経路（CH5）を有してなり、電流経路（CH5）の上流端側には、ゲートが基準電流複写用MOSFETのゲートに接続された複写基準電流制御用MOSFETが配置されてなり、電流経路（CH5）の下流端側には、一端が複写基準電流制御用MOSFETに接続され他端が電流経路（CH5）の下流端に接続された抵抗素子（RT）が配置されてなる構成である。これにより、基準電流（IC）を電流経路（CH5）に複写して、抵抗素子（RT）に複写基準電流（ICC）を流すことが可能になる。
【００３７】
また、演算増幅回路が、上流端が電源端子（SUP）に接続され下流端がアース端子（GND）に接続されたバイアス電流経路（CH6）を有してなり、バイアス電流経路（CH6）には、バイアス電流経路（CH6）に流れるバイアス電流を制御するバイアス電流制御用MOSFETが配置されてなり、バイアス電流制御用MOSFETのゲートが定電流発生回路の基準電流複写用MOSFETのゲートに接続されてなる構成である。このように、基準電流複写用MOSFETとバイアス電流制御用MOFETとでカレントミラー回路を構成することによって、基準電流（IC）に対応するよう安定化されたバイアス電流を演算増幅回路に供給することが可能になる。
【発明の効果】
【００３８】
本発明の基準電流発生回路を用いると、温度依存電圧発生回路の主要な回路素子に抵抗素子を用いることなくその全てをMOSFET等のトランジスタで構成して基準電流発生回路の半導体チップでの占有面積を低減させることが可能になるために、基準電流発生回路をさらに高集積化することができる。また、電流端子間電圧補正用トランジスタ（NMOSFET（N5））によって、第一トランジスタ（NMOSFET（N1））と第二トランジスタ（NMOSFET（N2））の電流端子間電圧（ドレイン・ソース間電圧）を補正することも可能になるために、電源電圧（VDD）の変動や温度（T）の変化に対してさらに安定した基準電流（IC）を得ることもできる。
【発明を実施するための最良の形態】
【００３９】
図面を用いて、本発明の基準電流発生回路（MOS型基準電流発生回路）をより具体的に説明する。本発明の基準電流発生回路（C）は、図１に示すように、温度依存電圧発生回路（C1）と、演算増幅回路（C2）と、定電流発生回路（C3）とからなるものである。温度依存電圧発生回路（C1）は、線形な温度係数（αVTD）を有する温度依存電圧（VTD）を出力端子（OUT1）から出力する回路である。また、演算増幅回路（C2）は、温度依存電圧発生回路（C1）から出力された温度依存電圧（VTD）と、定電流発生回路（C3）から帰還された電流発生電圧（VCG）との差電圧を増幅して、電流制御電圧（VCC）を出力端子（OUT2）から出力する回路である。温度依存電圧（VTD）と電流発生電圧（VCG）は、演算増幅回路（C2）によって略等しくなるよう制御される。さらに、定電流発生回路（C3）は、電流制御電圧（VCC）がゲートに印加された電流制御用のMOSFET（M）によって線形な温度係数（αR）を有する抵抗素子（R）に流れる電流（IC）を制御する回路である。こうして得られる電流（IC）は、基準電流発生回路（C）の電源電圧（VDD）や温度（T）の変化に影響されにくいものとなっている。以下、本発明の基準電流発生回路（C）を構成する各回路（C1）〜（C3）について順に説明する。
【００４０】
［温度依存電圧発生回路（C1）］
まず、温度依存電圧発生回路（C1）について説明する。図３〜図７に示す温度依存電圧発生回路（C1.1），（C1.2），（C1.3），（C1.4），（C1.5）は、図１に示す基準電流発生回路（C）の温度依存電圧発生回路（C1）として好適に用いることができるものである。
【００４１】
［第1実施例の温度依存電圧発生回路（C1.1）］
図３に示す第1実施例の温度依存電圧発生回路（C1.1）について説明する。温度依存電圧発生回路（C1.1）は、スタートアップ回路（C1.11）と、カレントミラー回路（C1.12）と、温度係数調整回路（C1.13）とからなっており、電源電圧（VDD）を電源端子（SUP）から取り込んで出力端子（OUT1）から温度依存電圧（VTD）を出力するものとなっている。スタートアップ回路（C1.11）は、温度係数調整回路（C1.13）の動作を電源投入初期において速やかに安定させるための回路となっている。また、カレントミラー回路（C1.12）は、電流経路（CH1）〜（CH3）に流れる電流（I1）〜（I3）を所定比率に制御するための回路となっている。さらに、温度係数調整回路（C1.13）は、出力端子（OUT1）から出力される温度依存電圧（VTD）の温度係数（αVTD）を調整するための回路となっている。
【００４２】
スタートアップ回路（C1.11）は、電源端子（SUP）とアース端子（GND）との間に、PMOSFET（P7）とNMOSFET（N6），（N7），（N9），（N10）とを配することによって構成されている。PMOSFET（P7）は、ソースが電源端子（SUP）に接続されており、ゲートが自己のドレインに接続されている。NMOSFET（N10）は、ドレインがPMOSFET（P7）のドレインに接続されており、ゲートが自己のドレインに接続されている。NMOSFET（N9）は、ドレインがNMOSFET（N10）のソースに接続され、ゲートが自己のドレインに接続され、ソースがアース端子（GND）に接続されている。NMOSFET（N7）は、ドレインが電源端子（SUP）に接続され、ゲートがNMOSFET（N10）のドレインに接続され、ソースが出力端子（OUT1）に接続されている。NMOSFET（N6）は、ドレインが電源端子（SUP）に接続され、ゲートがNMOSFET（N9）のドレインに接続され、ソースが温度係数調整回路（C1.3）のNMOSFET（N1）のゲートに接続されている。
【００４３】
スタートアップ回路（C1.11）をこのように構成することによって、電源端子（SUP）に電源電圧（VDD）が投入された際に、スタートアップ用のNMOSFET（N6），（N7）を稼動させ、NMOSFET（N1）〜（N5）のゲートに所望の電圧を速やかに印加することが可能になり、温度係数調整回路（C1.13）を安定して起動することができるようになる。
【００４４】
スタートアップ回路（C1.11）を構成する各MOSFETのうち、NMOSFET（N9），（N10）は、温度係数調整回路（C1.13）をドライブするためのドライブ回路（C1.111）となっている。ドライブ回路（C1.111）は、ドレイン・ゲート間を接続した複数個のNMOSFETを直列接続することによって構成される。
【００４５】
ドライブ回路（C1.111）を構成するNMOSFETの個数（i）は、本実施例においては2となっているが、個数（i）は下記式（1.2）で定められる範囲に収まる自然数であればとくに限定されない。これは、個数（i）が0であると、ドライブ回路（C1.111）を構成すること自体が不可能であるし、個数（i）がVDD／VT[ND]を超えると、ドライブ回路（C1.111）に電流が流れずに、温度係数調整回路（C1.13）を安定して駆動させることができないためである。
【数１６】
2005311546.tif 000016
ただし、VT[ND]は、ドライブ用NMOSFETの閾値電圧（各NMOSFETの閾値電圧が異なる場合はその平均値。）である。
【００４６】
カレントミラー回路（C1.12）は、並列な3本の電流経路（CH1）〜（CH3）の上流端側にカレントミラー用トランジスタとしてPMOSFET（P1）〜（P6）を配することによって構成されている。電流経路（CH1）〜（CH3）の上流端は、電源端子（SUP）に接続されており、下流端はアース端子（GND）に接続されている。PMOSFET（P1）は、ソースが電源端子（SUP）に接続され、ゲートがPMOSFET（P2）のゲートに接続されている。PMOSFET（P4）は、ソースがPMOSFET（P2）のドレインに接続され、ゲートがPMOSFET（P5）のゲートに接続され、ドレインが温度係数調整回路（C1.13）に接続されている。PMOSFET（P2）は、ソースが電源端子（SUP）に接続され、ゲートが自己のドレインに接続されている。PMOSFET（P5）は、ソースがPMOSFET（P2）のドレインに接続され、ゲートが自己のドレインに接続され、ドレインが温度係数調整回路（C1.13）に接続されている。PMOSFET（P3）は、ソースが電源端子（SUP）に接続され、ゲートがPMOSFET（P2）のゲートに接続されている。PMOSFET（P6）は、ソースがPMOSFET（P3）のドレインに接続され、ゲートがPMOSFET（P5）のゲートに接続され、ドレインが温度係数調整回路（C1.13）に接続されている。
【００４７】
本実施例のカレントミラー回路（C1.12）では、2列目（電流経路（CH2））に配されたPMOSFET（P2）のゲート・ドレイン間が短絡されたものとなっており、PMOSFET（P2）と同段のPMOSFET（P1），（P3）の各ゲートがいずれもPMOSFET（P2）のゲートに短絡されたものとなっている。また、PMOSFET（P2）と同列である2列目に配されたPMOSFET（P5）のゲート・ドレイン間が短絡されたものとなっており、PMOSFET（P2）と同じ段のPMOSFET（P1），（P3）の各ゲートがいずれもPMOSFET（P2）のゲートに短絡されたものとなっている。このため、本実施例のカレントミラー回路（C1.12）では、2列目がバイアス列となっている。温度依存電圧発生回路（C1.1）において、カレントミラー回路（C1.12）は、PMOSFET（P1）〜（P6）が3列2段に配されたものとなっているがこれに限定されるものではない。
【００４８】
温度係数調整回路（C1.13）は、電流経路（CH1）〜（CH3）の下流端側にNMOSFET（N1）〜（N5）を配することによって構成されている。NMOSFET（N1）は、第一トランジスタとして配置されたものであり、ドレインが電流経路（CH1）の上流端側に接続され、ゲートが自己のドレインに接続され、ソースが電流経路（CH1）の下流端を介してアース端子（GND）に接続されている。NMOSFET（N5）は、ドレイン・ソース間電圧補正用トランジスタとして配置されたものであり、ドレインが電流経路（CH2）の上流端側に接続され、ゲートが出力端子（OUT1）に接続されている。NMOSFET（N2）は、第二トランジスタとして配置されたものであり、ドレインがNMOSFET（N5）のソースに接続され、ゲートがNMOSFET（N1）のゲートに接続されている。NMOSFET（N3）は、第三トランジスタとして配置されたものであり、ドレインがNMOSFET（N2）のソースに接続され、ゲートが出力端子（OUT1）に接続され、ソースが電流経路（CH2）の下流端を介してアース端子（GND）に接続されている。NMOSFET（N4）は、第四トランジスタとして配置されたものであり、ドレインが電流経路（CH3）の上流端側に接続されて出力端子（OUT1）にも接続され、ゲートが出力端子（OUT1）に接続され、ソースが電流経路（CH3）の下流端を介してアース端子（GND）に接続されている。
【００４９】
本実施例の温度係数調整回路（C1.13）では、温度係数調整用のNMOSFET（N4）のドレインが電流経路（CH3）の上流端側と出力端子（OUT1）とに直接的に接続されており、電源電圧（VDD）が低い場合に有効な構成となっている。NMOSFET（N1），（N2）は、サブスレッショルド電流領域で動作せしめているので、同様な電気的特性が得られるバイポーラトランジスタで代用してもよい。
【００５０】
また、本実施例の温度係数調整回路（C1.13）において、NMOSFET（N2）のソース電圧はNMOSFET（N1）のソース電圧よりもNMOSFET（N3）のドレイン電圧の分だけ高くなるが、この電圧差は通常数十[mV]程度であるために、この電圧差が電流（I1[N1]），（I2[N2]）に及ぼす影響は無視できる。これに対し、主に電源電圧（VDD）の変動に起因して生じ得るNMOSFET（N1）のドレイン電圧（VD[N1]）とNMOSFET（N2）のドレイン電圧（VD[N2]）との差が、電流（I1[N1]），（I2[N2]）に及ぼす影響は無視できず、ひいては基準電流（IC）の安定性を大きく損なわせることにも繋がる。このため、ソース・ドレイン間電圧補正用のNMOSFET（N5）を上記のように温度係数調整回路（C1.13）に組み込んだのである。これにより、ドレイン電圧（VD[N1]），（VD[N2]）との差を解消し、電流経路（CH1）〜（CH3）を流れる電流（I1）〜（I3）を高精度で一致させることが可能となった。NMOSFET（N5）を温度係数調整回路（C1.13）に組み込んだ場合と、取り除いた場合とを比較するシミュレーション結果については後述する。
【００５１】
［第２実施例の温度依存電圧発生回路（C1.2）］
図４に示す第２実施例の温度依存電圧発生回路（C1.2）について説明する。温度依存電圧発生回路（C1.2）は、図３の温度依存電圧発生回路（C1.1）と比較して、電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間にNMOSFET（N8）が設けられている点で異なる。NMOSFET（N8）は、ドレインが電流経路（CH3）の上流端側と出力端子（OUT1）とに接続され、ゲートが自己のドレインに接続され、ソースがNMOSFET（N4）のドレインに接続されている。これにより、NMOSFET（N4）のドレイン電圧を適切な値に調整することが可能となり、より安定化された温度依存電圧（VTD）を得ることが容易になる。NMOSFET（N8）とNMOSFET（N4）は、位置関係を逆にしても同様の効果が得られる。温度依存電圧発生回路（C1.2）のその他の部分については、図３に示す第１実施例の温度依存電圧発生回路（C1.1）と同様なので、説明を割愛する。なお、図示はしていないが、NMOSFET（N8）をバイポーラトランジスタ（B1）で置換できることは言うまでもない。
【００５２】
［第3実施例の温度依存電圧発生回路（C1.3）］
図5に示す第３実施例の温度依存電圧発生回路（C1.3）について説明する。温度依存電圧発生回路（C1.3）は、図３の温度依存電圧発生回路（C1.1）と比較して、電流経路（CH3）の出力端子（OUT1）とNMOSFET（N4）との間にpn接合ダイオード（D1）が設けられている点で異なる。pn接合ダイオード（D1）は、アノードが電流経路（CH3）の上流端側と出力端子（OUT1）とに接続され、カソードがNMOSFET（N4）のドレインに接続されている。これによっても、NMOSFET（N4）のドレイン電圧を適切な値に調整することが可能となり、より安定化された温度依存電圧（VTD）を得ることが容易になる。pn接合ダイオード（D1）とNMOSFET（N4）は、位置関係を逆にしても同様の効果が得られる。温度依存電圧発生回路（C1.3）のその他の部分については、図３に示す第１実施例の温度依存電圧発生回路（C1.1）と同様なので、説明を割愛する。
【００５３】
［第４実施例の温度依存電圧発生回路（C1.4）］
続いて、電源電圧（VDD）を直接的に温度依存電圧発生回路（C1）の電源として用いない形態の実施例を示す。図６に示す第４実施例の温度依存電圧発生回路（C1.4）は、温度依存電圧発生回路（C1.4）の電源を別途ドライブ回路（C1.44）によって作り出すものとなっている。温度依存電圧発生回路（C1.4）は、ドライブ回路（C1.44）を構成するNMOSFET（N14）のドレイン（PMOSFET（P8）のドレイン）から、スタートアップ回路（C1.41）と、カレントミラー回路（C1.42）と、温度係数調整回路（C1.43）とに電源を供給するものとなっている。これにより、温度依存電圧（VTD）の安定性を、図３〜図５に示す温度依存電圧発生回路（C1.1）〜（C1.3）よりも優れたものとすることが可能になる。例えば、電源電圧（VDD）が3〜7[V]（あるいは4〜6[V]）といった具合に4[V]（あるいは2[V]）の変動幅で変動したとしても、NMOSFET（N14）のドレイン電圧の変動幅を約1.8[V]（あるいは1.2[V]）に抑えることが可能になる。このように、ドライブ回路（C1.44）は、電源電圧（VDD）の変動幅を約1／2にまで低減させた電源を供給することができるので、簡易の定電圧回路とみなすことができる。
【００５４】
ドライブ回路（C1.44）は、電源端子（SUP）とアース端子（GND）との間にPMOSFET（P8）と、ドレイン・ゲート間を短絡させたドライブ用のNMOSFET（N12）〜（N13）とを直列に配置したものとなっている。PMOSFET（P8）は、ソースが電源端子（SUP）に接続され、ゲートが自己のドレインに接続され、ドレインがPMOSFET（P7）のソースに接続されている。NMOSFET（N14）は、ドレインがPMOSFET（P8）のドレインに接続され、ゲートが自己のドレインに接続されている。NMOSFET（N13）は、ドレインがNMOSFET（N14）のソースに接続され、ゲートが自己のドレインに接続されている。NMOSFET（N12）は、ドレインがNMOSFET（N13）のソースに接続され、ゲートが自己のドレインに接続され、ソースがアース端子（GND）に接続されている。
【００５５】
ドライブ回路（C1.44）を構成するNMOSFETの個数（j）は、本実施例においては3となっているが、個数（j）は下記式（1.3）で定められる範囲に収まる自然数であればとくに限定されない。これは、個数（j）が0や1であると、ドライブ回路（C1.44）を構成することが自体が不可能であるし、個数（j）がVDD／VT[ND]を超えると、ドライブ回路（C1.44）に電流が流れずに、温度依存電圧発生回路（C1.4）を安定して駆動させることができないためである。
【数１７】
2005311546.tif 000017
ただし、VT[ND]は、ドライブ回路（C1.44）を構成するドライブ用NMOSFETの閾値電圧（各NMOSFETの閾値電圧が異なる場合はその平均値。）である。
【００５６】
温度依存電圧発生回路（C1.4）のその他の部分については、図４に示す第２実施例の温度依存電圧発生回路（C1.2）と同様なので、説明を割愛する。
【００５７】
［第５実施例の温度依存電圧発生回路（C1.5）］
また、図７に示す第５実施例の温度依存電圧発生回路（C1.5）は、図４に示す第２実施例の温度依存電圧発生回路（C1.2）におけるドライブ回路（C1.211）のPMOSFET（P7）と、ドライブ用NMOSFET（N10）との間に、ドライブ用のNMOSFET（N11）を新たに挿入し、NMOSFET（N11）のドレインを電流経路（CH1）〜（CH3）の上流端に接続したものである。このとき、スタートアップ回路（C1.51）に用いられるNMOSFET（N6），（N7）のドレインは、電源端子（SUP）又はNMOSFET（N11）のドレインに接続する。これにより、第４実施例の温度依存電圧発生回路（C1.4）と同様に、温度依存電圧（VTD）の安定性を、図３〜図５に示す温度依存電圧発生回路（C1.1）〜（C1.3）よりも優れたものとすることが可能になる。
【００５８】
図６に示す第４実施例の温度依存電圧発生回路（C1.4）では、ドライブ回路（C1.44）を新たに1列設置して、所望の段数から選択した一のドライブ用のNMOSFETのドレインから、スタートアップ回路（C1.41）と、カレントミラー回路（C1.42）と、温度係数調整回路（C1.43）とに電源の供給を行った。しかし、この場合には、ドライブ回路（C1.44）の追加により消費電力が増加すると考えられる。これに対し、図７に示す第５実施例の温度依存電圧発生回路（C1.5）では、新たなドライブ回路を追加することなく、1列のドライブ回路（C1.511）から、スタートアップ用のNMOSFET（N6），（N7）のゲートと、カレントミラー回路（C1.52）と、温度係数調整回路（C1.53）とに電源を供給する構成としたために、消費電力の増加を招くことなく、図６に示す第４実施例の温度依存電圧発生回路（C1.4）と同様の効果が得られることとなった。
【００５９】
［演算増幅回路（C2）］
次に、演算増幅回路（C2）について説明する。図８に示す演算増幅回路（C2.1）は、図１に示す基準電流発生回路（C）の演算増幅回路（C2）として好適に用いることができるものである。
【００６０】
演算増幅回路（C2.1）は、電源端子（SUP）とアース端子（GND）との間に、PMOSFET（P20）〜（P30）と、NMOSFET（N20）〜（N22），（N24）〜（26），（N28）〜（N30）と、フィードバック抵抗素子（RF）と、フィードバック容量素子（CF）を配することによって構成されている。
【００６１】
演算増幅回路（C2.1）を構成する各MOSFETのうち、PMOSFET（P20），（P21）は、バイアス電流制御用MOSFETとして配置されたものである。PMOSFET（P20），（P21）及びNMOSFET（N20）は、バイアス電流経路（CH6）に配置されており、演算増幅回路（C2.1）にバイアス電流を供給するバイアス電流回路（C2.11）を構成している。PMOSFET（P20）のゲートは、端子（TE1）を介して後述する定電流発生回路（C3.1）（図９参照。）の端子（TE3）に接続され、PMOSFET（P21）のゲートは、端子（TE2）を介して定電流発生回路（C3.1）の端子（TE4）に接続される。端子（TE1）を端子（TE4）に接続して、端子（TE2）を端子（TE3）に接続してもよい。これにより、バイアス電流制御用のPMOSFET（P20），（P21）と、定電流発生回路（C3.1）の基準電流複写用MOSFET（PMOSFET（P40），（P41））と、複写基準電流制御用MOSFET（PMOSFET（P42），（P43））とでカレントミラー回路を構成して、基準電流（IC）に対応するよう安定化されたバイアス電流を演算増幅回路（C2.1）に供給することが可能になる。NMOSFET（N20）のゲートは自己のドレインに接続されている。なお、図示していないが、端子（TE1），（TE2）を設けずに、PMOSFET(P20)，（P21）のゲートをそれぞれ自己のドレインに接続した構成も可能である。さらに、PMOSFET（P20），（P21）のゲートをともに、PMOSFET（P21）のドレインに接続した構成も可能である。
【００６２】
NMOSFET（N20），（N21），（N30）は、ゲートが互いに共通接続されており、カレントミラー回路を構成している。このため、PMOSFET（P20），（P21）で制御されたバイアス電流に等しい電流が、NMOSFET（N21），（N30）が配置されたそれぞれの電流経路に供給されるようになっている。また、PMOSFET（P22）〜（P25）もカレントミラー配置されており、PMOSFET（P26）〜（P29）もカレントミラー配置されている。PMOSFET（P24），（P25）には、NMOSFET（N24），（N25）が直列に接続されており、PMOSFET（P28），（P29）には、NMOSFET（N28），（N29）が直列に接続されている。NMOSFET（N24），（N25），（N28），（N29）もカレントミラー配置されている。
【００６３】
非反転入力端子（IN1）は、本実施例において、温度依存電圧発生回路（C1）の出力端子（OUT1）に接続されており、温度依存電圧（VTD）が入力される。このため、非反転入力端子（IN1）から入力された温度依存電圧（VTD）は、NMOSFET（N26）のゲートに印加されるようになっている。NMOSFET（N26）は、PMOSFET（P26），（P27）及びNMOSFET（N21）と直列に接続されている。また、反転入力端子（IN2）は、本実施例において、後述する定電流発生回路（C3.1）の端子（TE6）に接続されており、電流発生電圧（VCG）が入力される。このため、反転入力端子（IN2）から入力された電流発生電圧（VCG）は、NMOSFET（N22）のゲートに印加されるようになっている。NMOSFET（N22）は、PMOSFET（P22），（P23）及びNMOSFET（N21）と直列に接続されている。
【００６４】
温度依存電圧（VTD）と電流発生電圧（VCG）との差電圧は、増幅されてPMOSFET（P25）のドレインとNMOSFET（N24）のドレインとを結ぶ経路の途中から取り出され、PMOSFET（P30）のゲートに印加され、PMOSFET（P30）のドレインとNMOSFET（N30）のドレインとを結ぶ経路の途中に接続された出力端子（OUT2）から電流制御電圧（VCC）として出力される。PMOSFET（P30）のゲートとドレインとの間に配置されたフィードバック抵抗素子（RF）及びフィードバック容量素子（CF）は、演算増幅回路（C2.1）の動作を安定化させるためのフィードバック素子として機能する。
【００６５】
［定電流発生回路（C3）］
次に、定電流発生回路（C3）について説明する。図９に示す定電流発生回路（C3.1）は、図１に示す基準電流発生回路（C）の定電流発生回路（C3）として好適に用いることができるものである。
【００６６】
定電流発生回路（C3.1）は、電源電圧（VDD）が供給される電源端子（SUP）とアース端子（GND）との間に並列に配された2本の電流経路（CH4），（CH5）に、PMOSFET（P40）〜（P43）と、NMOSFET（N50）と、抵抗素子（R），（RT）とを配することによって構成されている。このうち、PMOSFET（P40）〜（P43）はカレントミラー回路（C3.11）を構成しており、電流経路（CH4）を流れる基準電流（IC）を電流経路（CH5）に複写して、電流経路（CH5）に複写基準電流（ICC）を流す構成となっている。基準電流（IC）と複写基準電流（ICC）は、カレントミラー回路（C3.11）によって所定比率（同比率を含む。）になるよう制御される。カレントミラー回路（C3.11）は、PMOSFET（P40）〜（P43）が2列2段に配されたものとなっているがこれに限定されるものではない。
【００６７】
電流経路（CH4）は、PMOSFET（P40），（P41）と、NMOSFET（N50）と、抵抗素子（R）とを直列に接続することによって構成されている。PMOSFET（P40）は、基準電流複写用MOSFETとして配置されたものであり、ソースが電源端子（SUP）に接続され、ゲートが自己のドレインと端子（TE3）とに接続されている。また、PMOSFET（P41）も、基準電流複写用MOSFETとして配置されたものであり、ソースがPMOSFET（P40）のドレインに接続され、ゲートが自己のドレインと端子（TE4）とに接続されている。さらに、NMOSFET（N50）は、基準電流制御用MOSFET（M）として配置されたものであり、ドレインがPMOSFET（P41）のドレインに接続され、ゲートが端子（TE5）に接続されている。抵抗素子（R）は、一端がNMOSFET（N50）のソースと端子（TE6）とに接続され、他端がアース端子（GND）に接続されている。端子（TE3）は、図８に示す演算増幅回路（C2.1）の端子（TE1）に接続され、端子（TE4）は、演算増幅回路（C2.1）の端子（TE2）に接続される。また、端子（TE5）は、演算増幅回路（C2.1）の出力端子（OUT2）に接続され、端子（TE6）は、演算増幅回路（C2.1）の反転入力端子（IN2）に接続される。
【００６８】
電流経路（CH4）に配された各MOSFETのうちNMOSFET（N50）は、図１に示す基準電流制御用のMOSFET（M）として動作するものであるが、基準電流制御用のMOSFET（M）は、NMOSFETに限定されるものではなく、PMOSFETであってもよい。この場合にも、基準電流制御用のMOSFET（M）にNMOSFET（N50）を使用した場合と同様の定電流特性を得ることができるためである。基準電流制御用のMOSFET（M）としてPMOSFET（P50）（図示省略。）を用いる場合には、以下の2点に注意する。
【００６９】
第1点は、PMOSFET（P50）を接続する向きをNMOSFET（N50）の場合と反対にしなければならないということである。すなわち、PMOSFET（P50）は、ソースがPMOSFET（P41）のドレインに接続され、ドレインが抵抗素子（R）の一端側に接続されなければならない。このとき、PMOSFET（P50）のゲートは、NMOSFET（N50）の場合と同様に、演算増幅回路（C2）の電圧出力端子（OUT2）（図１参照。）に接続される。第2点は、演算増幅回路（C2）の入力関係を、基準電流制御用MOSFET（M）にNMOSFET（N50）を用いた場合と逆にしなければならないということである。すなわち、抵抗素子（R）の一端側の電圧（VCG）が出力される端子（TE6）を演算増幅回路（C2）の非反転入力端子（IN1）に接続し、温度依存電圧発生回路（C1）の出力端子（OUT1）を演算増幅回路（C2）の反転入力端子（IN2）に接続しなければならない。
【００７０】
一方、電流経路（CH5）は、PMOSFET（P42），（P43）と、抵抗素子（RT）とを直列に接続することによって構成されている。PMOSFET（P42）は、複写基準電流制御用MOSFETとして配置されたものであり、ソースが電源端子（SUP）に接続され、ゲートが端子（TE3）に接続されている。また、PMOSFET（P43）も、複写基準電流制御用MOSFETとして配置されたものであり、ソースがPMOSFET（P42）のドレインに接続され、ゲートが端子（TE4）に接続されている。抵抗素子（RT）は、一端がPMOSFET（P43）のドレインと端子（TE7）に接続され、他端がアース端子（GND）に接続されている。
【００７１】
抵抗素子（RT）には、温度係数（αRT）が大きいものを使用すると好ましい。これにより、端子（TE7）からの出力電圧（VR）を温度（T）に比例したものとすることができ、本発明の基準電流発生回路（C）を温度測定回路へ応用することも可能になる。これは、端子（TE7）からの出力電圧（VR）がICC・RTとなり、複写基準電流（ICC）が温度に対して一定な電流なので、温度に比例した出力電圧（VR）を得ることができるためである。抵抗素子（RT）の温度係数（αRT）は、5×10-3[K-1]以上であることが好ましく、1×10-2[K-1]以上であるとより好ましい。
【００７２】
［基準電流発生回路の回路設計］
次に、本発明の基準電流発生回路において、温度依存電圧（VTD）の温度係数（αVTD）と、抵抗素子（R）の温度係数（αR）とを一致させるための具体的な回路設計について説明する。説明に使用する基準電流発生回路（C）は、図３に示す温度依存電圧発生回路（C1.1）と、図８に示す演算増幅回路（C2.1）と、図９に示す定電流発生回路（C3.1）とを、図１に示すように組み合わせたものとする。
【００７３】
以下においては、説明の便宜上、基準電流発生回路（C）の温度は、場所によって差がなく、T[K］で均一であるものとする。また、PMOSFET（P1）〜（P6）の特性に影響を与える各パラメータ（チャネル長、チャネル幅、閾値電圧等）は、各パラメータごとに全て一致するものとする。さらに、NMOSFET（N1），（N2），（N3），（N4）の閾値電圧（VT[N1]），（VT[N2]），（VT[N3]），（VT[N4]）は、いずれもVT［V］で等しいものとする。さらにまた、熱電圧（Vt）は、kをボルツマン定数、qを電子の電荷量とすると、k・T／qで与えられるものとする。加えて、NMOSFET（N1），（N2）のサブスレッショルド係数の補正項（n[N1]），（n[N2]）は、いずれもnで等しく、NMOSFET（N3），（N4）のトランスコンダクタンス係数（K[N3]），（K[N4]）は、いずれもK［A／V2]で等しいものとする。
【００７４】
図３に示す温度依存電圧発生回路（C1.1）の温度係数調整回路（C1.13）においては、NMOSFET（N1），（N2）はサブスレッショルド電流領域で動作させるように設計されるので、NMOSFET（N1），（N2）に流れる電流（I1[N1]），（I2[N2]）は、下記式（4.1），（4.2）で与えられる。
【数１８】
2005311546.tif 000018
【数１９】
2005311546.tif 000019
ただし、IS[N1]，IS[N2]は、それぞれ、NMOSFET（N1），（N2）に流れる温度に依存しないサブスレッショルド電流である。また、VG[N1]，VG[N2]は、それぞれ、NMOSFET（N1），（N2）のゲート電圧である。
【００７５】
続いて、図３に示す温度依存電圧発生回路（C1.1）の温度係数調整回路（C1.13）にキルヒホッフの法則を用いると、下記式（4.3）が得られる。
【数２０】
2005311546.tif 000020
ただし、VD[N3]は、NMOSFET（N3）のドレイン電圧である。
【００７６】
また、NMOSFET(N3)のドレイン電圧（VD[N3]）は、数十[mV]程度の低い電圧であり、VD[N3]＜VTD−VTの条件を常に満足しているので、NMOSFET（N3）は線形領域で動作し、NMOSFET（N3）に流れる電流（I2[N3]）は下記式（4.4）で与えられる。
【数２１】
2005311546.tif 000021
ただし、VG[N3]は、NMOSFET（N3）のゲート電圧である。
【００７７】
さらに、NMOSFET（N4）のドレイン電圧（VD[N4]）は、常にVD[N4]＞VTD−VTを満足するようにバイアスされているので、NMOSFET（N4）は飽和領域で動作し、NMOSFET（N4）に流れる電流（I3[N4]）は下記式（4.5）で与えられる。
【数２２】
2005311546.tif 000022
ただし、VG[N4]は、NMOSFET（N4）のゲート電圧である。
【００７８】
このとき、NMOSFET（N1），（N2）に流れる電流（I1[N1]），（I2[N2]）が、カレントミラー回路（C1.12）によって等しくなっているとすれば、上記式（4.1），（4.2）で与えられる電流（I1[N1]），（I2[N2]）は互いに等しくなっている。従って、I1[N1]＝I2[N2]とすると、上記式（4.1）〜（4.3）から、下記式（4.6）が得られる。
【数２３】
2005311546.tif 000023
【００７９】
同様に、NMOSFET（N3），（N4）に流れる電流（I2[N3]），（I3[N4]）も、カレントミラー回路（C1.12）によって等しくなっているとすれば、上記式（4.4）で与えられる電流（I2[N3]）と、上記式（4.5）で与えられる電流（I3[N4]）も互いに等しくなる。従って、I2[N3]＝I3[N4]として、上記式（4.4），（4.5）をNMOSFET（N3）のドレイン電圧（VD[N3]）について解くと、下記式（4.7）が得られる。
【数２４】
2005311546.tif 000024
【００８０】
上記式（4.6），（4.7）で与えられるドレイン電圧（VD[N3]）は等しいので、上記式（4.6），（4.7）からドレイン電圧（VD[N3]）を消去し、温度依存電圧（VTD）について解くと、下記式（4.8）が得られる。
【数２５】
2005311546.tif 000025
ただし、上記式（4.8）においては、
IS[N2]／IS[N1]＝(L[N1]・W[N2])／(L[N2]・W[N1])，
y・T≡2・n・Vt・{(L[N4]・W[N3])／(L[N3]・W[N4])}・ln[(L[N1]・W[N2])／(L[N2]・W[N1])]
として式変形を行っている。
【００８１】
続いて、上記式（4.8）のVTD＝VT＋y・Tと、その温度微分である∂VTD／∂T＝(∂VT／∂T）＋yを上記式（2.3）に代入すると、下記式（4.9）が得られる。
【数２６】
2005311546.tif 000026
ただし、αRは、抵抗素子（R）の温度係数（αR＝(1／R)・(∂R／∂T)）であり、αVTは、NMOSFET（N1），（N2），（N3），（N4）の閾値電圧（VT）の温度係数（αVT＝(1／VT)・(∂VT／∂T)）である。
【００８２】
ところで、温度依存電圧（VTD）は閾値電圧（VT）より大きな電圧になるように回路設計しなければ、NMOSFET（N3），（N4）が所望の線形領域と飽和領域で動作できなくなるので、上記式（4.8）よりy・T＞0の条件を満足しなければならないことがわかる。CMOSプロセスで一般的に用いられる抵抗素子の温度係数は正であり、MOSFETの閾値電圧の温度係数は負であるので、本発明の基準電流発生回路（C）においてもこのような構成を採用するとすると、抵抗素子（R）の温度係数（αR）は正となり、閾値電圧（VT）の温度係数（αVT）は負となる。このとき、上記式（4.9）の右辺の分子（VT・(αR−αVT)）は正になるために、y・T＞0の条件を満足するためには、上記式（4.9）の右辺の分母（(1／T)−αR）も正でなければならない。このため、抵抗素子（R）には、温度係数（αR）が1／Tより小さいものを使用しなければならない。例えば、温度（T）が300[K]である場合には、抵抗素子（R）は温度係数（αR）が3.3×10-3[K-1]より小さいものを使用する必要がある。
【００８３】
一般的に用いられるCMOSプロセスのウェル抵抗素子は、その温度係数が4×10-3[K-1]より大きいために、本発明の基準電流発生回路（C）における抵抗素子（R）として用いることは困難である。しかし、MOSFETのソース・ドレイン拡散領域を形成するn＋やp＋の拡散抵抗素子や、ゲート電極を構成する多結晶シリコン抵抗素子は、温度係数が2×10-3[K-1]より小さいのが通常であるために、本発明の基準電流発生回路（C）の抵抗素子（R）として好適に用いることができる。
【００８４】
続いて、上記式（4.9）に、
y・T≡2・n・Vt・{(L[N4]・W[N3])／(L[N3]・W[N4])}・ln[(L[N1]・W[N2])／(L[N2]・W[N1])]
を代入して整理すると、下記式（1.1）が得られる。
【数２７】
2005311546.tif 000027
【００８５】
すなわち、本発明の基準電流発生回路（C）においては、NMOSFET（N1）のチャネル長（L[N1]）やチャネル幅（W[N1]）、NMOSFET（N2）のチャネル長（L[N2]）やチャネル幅（W[N2]）、NMOSFET（N3）のチャネル長（L[N3]）やチャネル幅（W[N3]）、NMOSFET（N4）のチャネル長（L[N4]）やチャネル幅（W[N4]）を上記式（1.1）を満たすように回路設計すれば、温度に依存しない基準電流（IC）を得ることができる。
【００８６】
上記式（1.1）において、NMOSFET（N1），（N2）のチャネル長（L[N1]），（L[N2]）とチャネル幅（W[N1]），（W[N2]）を固定し、L[N1]＝L[N2]，W[N2]／W[N1]＝bとすると、下記式（5.1）が得られる。
【数２８】
2005311546.tif 000028
【００８７】
さらに、上記式（5.1）において、NMOSFET（N3），（N4）のチャネル幅（W[N3]），（W[N4]）を固定し、W[N3]＝W[N4]とすると、下記式（5.2）が得られる。
【数２９】
2005311546.tif 000029
【００８８】
すなわち、本発明の基準電流発生回路（C）においては、L[N1]＝L[N2]，W[N2]／W[N1]＝b，W[N3]＝W[N4]として、NMOSFET（N3）のチャネル長（L[N3]）に対するNMOSFET（N4）のチャネル長（L[N4]）の比（L[N4]／L[N3]）を上記式（5.2）を満たすように設定すれば、温度に依存しない基準電流（IC）を得ることができる。
【００８９】
回路設計の一例として、温度（T）を300[K]、閾値電圧（VT）を0.80[V]、温度係数（αVT）を−1.8×10-3[K-1]、温度係数（αR）を1.3×10-3[K-1]とすると、上記式（4.9）の左辺（y・T）は1.2[V]となり、上記式（4.8）により、温度依存電圧（VTD）を2.0[V]と求めることができる。ここでは、抵抗素子（R）として拡散抵抗素子を用いている。さらに、チャネル幅の比（b＝W[N2]／W[N1]）を8、サブスレッショルド係数の補正項（n）を1.1、熱電圧（Vt）を0.026[V]として、上記式（5.2）に代入すると、チャネル長の比（L[N4]／L[N3]）は10になる。すなわち、NMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）を10になるように回路設計すれば、電源電圧（VDD）の変動や温度（T）の変化に対して安定な基準電流（IC）を得ることができる。このとき、100[μA]の基準電流（IC）を得たいならば、温度依存電圧（VTD）が2.0[V]であるから、抵抗素子（R）の抵抗値は、20[kΩ]（∵R＝VTD／IC）に設定するとよい。
【００９０】
また、回路設計の他の例として、抵抗素子（R）に温度係数（αR）が0.60×10-3（K-1）の多結晶シリコン抵抗素子を用いた場合（他の条件は上記のものと同じ。）には、温度依存電圧（VTD）は1.5[V]になり、チャネル長の比（L[N4]／L[N3]）が6になるように回路設計すると、電源電圧（VDD）の変動や温度（T）の変化に対して安定な基準電流（IC）を得ることができる。このとき、100[μA]の基準電流（IC）を得たいならば、抵抗素子（R）の抵抗値は、15[kΩ]に設定するとよい。
【００９１】
［基準電流発生回路のシミュレーション結果］
以下、本発明の基準電流発生回路のシミュレーション結果について説明する。シミュレーションに使用した基準電流発生回路は、図４に示す温度依存電圧発生回路（C1.2）と、図８に示す演算増幅回路（C2.1）と、図９に示す定電流発生回路（C3.1）とを、図１の基準電流発生回路（C）に組み込んだものである。基準電流発生回路（C）の製造プロセスは1.2ミクロンルールのｎウェルCMOSプロセスである。また、基準電流発生回路（C）の標準の電源電圧（VDD）は5.0[V]とし、基準電流発生回路（C）に組み込まれた各NMOSFETの閾値電圧は0.8[V]とし、基準電流発生回路（C）に組み込まれた各PMOSFETの閾値電圧は−0.8[V]とした。さらに、抵抗素子（R）は、抵抗値が20[kΩ]で温度係数（αR）が1.3×10-3[K-1]の拡散抵抗素子とした。
【００９２】
まず、温度依存電圧発生回路（C1.2）のシミュレーション結果について説明する。温度依存電圧発生回路（C1.2）に配されたNMOSFET（N1），（N2）のドレイン電圧（VD[N1]），（VD[N2]）を電源電圧（VDD）が5.0[V]の条件でシミュレーションした結果によれば、ドレイン電圧（VD[N1]），（VD[N2]）はともに0.7[V]で一致し、電流（I1[N1]）と電流（I2[N2]）も一致した。また、電流経路（CH3）に配されたNMOSFET（N4）に流れる電流（I3[N4]）も、電流（I1[N1]），（I2[N2]）に一致した。
【００９３】
これに対し、温度依存電圧発生回路（C1.2）からソース・ドレイン間電圧補正用のNMOSFET（N5）を取り除いた場合には、ドレイン電圧（VD[N1]），（VD[N2]）はそれぞれ0.7[V]，2.7[V]になり、約2.0[V]ものドレイン電圧差があった。ドレイン電圧（VD[N1]），（VD[N2]）にこのような大きな差があると、電流（I1[N1]），（I1[N2]）は一致せず、温度依存電圧（VTD）の電源電圧（VDD）の変動や温度（T）の変化に対する安定性が悪くなることは容易に推測できる。
【００９４】
以上のシミュレーション結果から、ソース・ドレイン間電圧補正用のNMOSFET（N5）が、ドレイン電圧（VD[N1]），（VD[N2]）の差を解消するのに重要な役割を果たしていることがわかる。
【００９５】
続いて、図１０に、温度依存電圧発生回路（C1.2）における電源電圧（VDD）に対する温度依存電圧（VTD）の依存性を、温度（T）が213[K]（＝−60[℃]）である場合と、293[K]（＝20[℃]）である場合と、373[K]（＝100[℃]）である場合とのそれぞれについて、シミュレーションした結果を示す。ただし、NMOSFET（N3）のチャネル長（L[N3]）に対するNMOSFET（N4）のチャネル長（L[N4]）の比（L[N4]／L[N3]）は、6.6としている。また、温度依存電圧（VTD）の温度係数（αVTD）は、下記式（6.1）で定義した。下記式（6.1）で定義される温度係数（αVTD）は、図１０のシミュレーション結果から求めることができる。
【数３０】
2005311546.tif 000030
ここで、TMAXは、温度（T）の最高温度であり、通常、シミュレーションを行った温度（T）のうち最も高い温度（本シミュレーション例においてはTMAXは373[K]。）が選ばれる。また、TMINは、温度（T）の最低温度であり、通常、シミュレーションを行った温度（T）のうち最も低い温度（本シミュレーション例においてはTMINは213[K]。）が選ばれる。さらに、TSTAは、温度（T）の標準温度であり、通常、最高温度（TMAX）と最低温度（TMIN）とを平均した値（本シミュレーション例においてはTSTAは293[K]。）が選ばれる。さらにまた、VTD[X]は、温度（T）がX[K]であるときの温度依存電圧（VTD）である。
【００９６】
例えば、図１０から、電源電圧（VDD）が5.0[V]であるときの温度依存電圧（VTD）を読み取ると、温度（T）が213[K]（＝TMIN）のときで1.69[V]（＝VTD[TMIN]）、温度（T）が293[K]（＝TSTA）のときで1.89[V]（＝VTD[TSTA]）、温度（T）が373[K]（＝TMAX）のときで2.09[V]（＝VTD[TMAX]）となっている。これらの値を、上記式（25）に代入すると、αVTDは、1.32×10-3[K-1]になる。
【００９７】
続いて、図１１に、温度依存電圧発生回路（C1.2）におけるNMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）に対する温度係数（αVTD）の依存性を、電源電圧（VDD）が5.0[V]である場合について、シミュレーションした結果を示す。図１１から、温度係数（αVTD）は、チャネル長の比（L[N4]／L[N3]）に略比例して変化することが読み取れる。このため、温度係数（αVTD）は、チャネル長の比（L[N4]／L[N3]）を変化させることによって容易に制御可能であることがわかる。また、チャネル長の比（L[N4]／L[N3]）を3〜10の範囲で変化させることによって、温度係数（αVTD）を0.2×10-3〜1.9×10-3[K-1]といった広い範囲で制御可能であることもわかる。さらに、温度依存電圧（VTD）は、1.3〜2.6[V]の範囲で変化していることもわかる。
【００９８】
さらに、図１２に、本発明の基準電流発生回路（C）における電源電圧（VDD）に対する基準電流（IC）の依存性を、温度（T）が213[K]である場合と、293[K]である場合と、373[K]である場合とのそれぞれについて、シミュレーションした結果を示す。ただし、NMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）は、6.6としている。図１２を見ると、電源電圧（VDD）が4.1[V]以上であると、温度（T）が213[K]、293[K]、373[K]のいずれであっても、基準電流（IC）は約100[μA]で略一定になっていることがわかる。
【００９９】
続いて、図１３に、本発明の基準電流発生回路（C）におけるNMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）に対する基準電流（IC）の変化率（ΔIC／IC）の依存性を、電源電圧（VDD）が4.5〜5.5[V]の範囲で変動し、温度（T）が213〜373[K]の範囲で変化する場合について、シミュレーションした結果を示す。ここで、基準電流（IC）の変化率（ΔIC／IC）は、下記式（6.2）によって定義している。
【数３１】
2005311546.tif 000031
ただし、ICmaxは、電源電圧（VDD）が4.5〜5.5[V]の範囲で変動し、温度（T）が213〜373[K]の範囲で変化したときの基準電流（IC）の最大値であり、ICminは、そのときの基準電流（IC）の最小値である。また、IC[TSTA]は、温度（T）が標準温度（TSTA）であるときの基準電流（IC）である。
【０１００】
図１３を見ると、NMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）が6.6のときには、基準電流（IC）の変化率（ΔIC／IC）が0.1％よりも小さくなっており、本発明の基準電流発生回路（C）が非常に優れた電気的特性を示すものであることがわかる。
【０１０１】
これらのシミュレーション結果から、NMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）が6.6であれば、温度依存電圧（VTD）の温度係数（αVTD）が約1.3×10-3[K―1]となって抵抗素子（R）の温度係数（αR）に略一致し（図１１）、変化率（ΔIC／IC）が0.1％よりも小さい非常に安定した基準電流（IC）を得ることができることがわかる（図１３）。
【０１０２】
このように優れた特性を有する基準電流発生回路（C）を実現できたのは、電源電圧（VDD）や温度（T）の変化に対して安定な温度依存電圧（VTD）を出力できる温度依存電圧発生回路（C1）を基準電流発生回路（C）に組み込んだことによる。また、このように優れた特性を有する温度依存電圧発生回路（C1）を実現できたのは、温度依存電圧発生回路（C1）に、温度係数調整用のNMOSFET（N3），（N4）と、NMOSFET（N1），（N2）のソース・ドレイン間電圧補正用のNMOSFET（N5）とを配置したことによる。
【図面の簡単な説明】
【０１０３】
【図１】基準電流発生回路の一例を示した回路構成図である。
【図２】従来の基準電流発生回路における温度依存電圧発生回路の一例を示した回路図である。
【図３】本発明の基準電流発生回路における温度依存電圧発生回路の第１実施例を示した回路図である。
【図４】本発明の基準電流発生回路における温度依存電圧発生回路の第２実施例を示した回路図である。
【図５】本発明の基準電流発生回路における温度依存電圧発生回路の第３実施例を示した回路図である。
【図６】本発明の基準電流発生回路における温度依存電圧発生回路の第４実施例を示した回路図である。
【図７】本発明の基準電流発生回路における温度依存電圧発生回路の第５実施例を示した回路図である。
【図８】本発明の基準電流発生回路における演算増幅回路の一例を示した回路図である。
【図９】本発明の基準電流発生回路における定電流発生回路の一例を示した回路図である。
【図１０】電源電圧（VDD）に対する温度依存電圧（VTD）の依存性を、温度（T）が213[K]（＝−60[℃]）である場合と、293[K]（＝20[℃]）である場合と、373[K]（＝100[℃]）である場合とのそれぞれについて、シミュレーションした結果をグラフで示した図である。
【図１１】NMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）に対する温度係数（αVTD）の依存性を、電源電圧（VDD）が5.0[V]である場合について、シミュレーションした結果をグラフで示した図である。
【図１２】電源電圧（VDD）に対する基準電流（IC）の依存性を、温度（T）が213[K]（＝−60[℃]）である場合と、293[K]（＝20[℃]）である場合と、373[K]（＝100[℃]）である場合とのそれぞれについて、シミュレーションした結果をグラフで示した図である。
【図１３】NMOSFET（N3），（N4）のチャネル長の比（L[N4]／L[N3]）に対する基準電流（IC）の変化率（ΔIC／IC）の依存性を、温度（T）が293[K]（＝20[℃]）で電源電圧（VDD）が5.0±0.5[V]である場合について、シミュレーションした結果をグラフで示した図である。
【符号の説明】
【０１０４】
Ｃ      基準電流発生回路
Ｃ１    温度依存電圧発生回路
Ｃ２    演算増幅回路
Ｃ３    定電流発生回路
【図１】
2005311546.tif 000034
【図２】
2005311546.tif 000035
【図３】
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【図４】
2005311546.tif 000037
【図５】
2005311546.tif 000038
【図６】
2005311546.tif 000039
【図７】
2005311546.tif 000040
【図８】
2005311546.tif 000041
【図９】
2005311546.tif 000042
【図１０】
2005311546.tif 000043
【図１１】
2005311546.tif 000044
【図１２】
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【図１３】
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