(57)【要約】【課題】  この発明は、ＩＯセルの構造を利用し、効率よく電源ノイズを取り除きＩＣの特性を向上することと同時に、外付けのバイパスコンデンサを削減または低容量にし、ＩＣパッケージの実装面積を低減し外付け部品代や取り付け費用を削減することを目的とする。【解決手段】  この発明は、ＩＣチップ周辺部に配置されるＩＯセル上に、ＭＩＭ容量（７３，７４．７５）（８３，８４、８５）でバイパスコンデンサを形成し、ＩＣチップ内部のＶＤＤ電源配線部９及びＶＳＳ電源配線部１０に直接バイパスコンデンサを形成する。  上記のように構成することで、効率よく電源ノイズを取り除きＩＣの特性を向上することと同時に、外付けのバイパスコンデンサを削減または低容量にすることができる。【選択図】  図８
2005197401.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣチップ周辺部に配置されるＩＯセル上の電源配線部にバイパスコンデンサを形成したことを特徴とする半導体集積回路装置。
【請求項２】
前記バイパスコンデンサは、ＭＩＭ容量で形成されていることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路装置に係り、高周波ノイズ及びスイッチングによる電源ノイズの除去用のバイパスコンデンサを設けた半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体製造技術の向上に伴い半導体集積回路装置の大規模化、高集積化、多ピン化傾向が著しい。そして、携帯機器に代表されるように、ＩＣ（半導体集積回路）チップの実装面積の低減及びＩＣの特性安定が強く要求されている。
【０００３】
図１は、高周波ノイズ及びスイッチングによる電源ノイズの除去を目的とした従来のＩＣパッケージを示す平面図である。図１において、１は、ＩＣパッケージ、２は、外付けバイパスコンデンサであり、ＩＣパッケージ１のＶＤＤ端子３とＶＳＳ端子４の間に接続される。
５は、ボンディングワイヤーであり、ＩＣチップ７のボンディングパッド（図示しない）とＩＣパッケージ１に設けられたＩＣピン６とが接続される。
【０００４】
図１に示すように、高周波ノイズ及びスイッチングによる電源ノイズの除去を目的として、ＩＣパッケージ１のＶＤＤ端子３とＶＳＳ端子４の間に外付けバイパスコンデンサ２を接続されている。このため、実装面積が増大する。
【０００５】
また、ＩＣパッケージ１とＩＣチップ７を接続するボンディングワイヤー５でノイズが発生しＩＣの特性劣化を引き起こすことがある。
【０００６】
従来、半導体集積回路のＩＣチップレイアウトは製品により様々であるが、図２に示すように、ＩＣチップ７の中央に配置されるコア回路部１１とコア回路部１１を取り囲むように配置されるＩＯセル８が形成されるのが一般的である。
【０００７】
図３は、図２のＡで示す部分の拡大図である。図３に示すように、このコア回路部１１とＩＯセル８のうちコア回路部１１については微細な素子を形成し得る製造プロセスや多層配線技術を使用することにより、比較的容易にコア回路部１１の面積を縮小することができる。これに対して、ＩＯセル８、は出力に応じたドライブ電流が必要なため、ＶＤＤ電源配線９の幅、ＶＳＳ電源配線１０の幅及び出力用トランジスタサイズを出力電流に応じたサイズにする必要がある。尚、図３において、１２はボンディングパッドの開口部を示している。
【０００８】
図４は、図３のＢで示す部分の拡大図、図５は、一つのＩＯセル８部分を示す平面図である。ＩＯセル８はＩＣピン６に直接接続され、外来の静電気を直接受けるので、静電破壊防止を目的として比較的サイズの大きな保護回路を内蔵する必要がある。
【０００９】
この場合、図５に示すように、ＩＯセル８を構成するトランジスタのうちボンディングパッド５６に繋がるＮ型拡散領域２１Ｓ（ソース側），２１Ｄ（ドレイン側）とＰ型拡散領域３１Ｓ（ソース側），３１Ｄ（ドレイン側）を比較的大きなサイズにすることやボンディングパッド５６に繋がる第一導通路２７と出力コントロールゲート用ポリシリコン１６Ｐ，１６Ｎは充分な距離が必要である。
【００１０】
尚、これら図において、２５は、拡散領域２１ＳとＶＳＳに繋がる第二メタル、２６は、拡散領域２１ＳとＶＳＳに繋がる第三導通路、３２は、拡散領域３１ＳとＶＤＤに繋がる第一導通路、３３は、拡散領域３１ＳとＶＤＤに繋がる第一メタル、３４は、拡散領域３１ＳとＶＤＤに繋がる第二導通路、３５は、拡散領域３１ＳとＶＤＤに繋がる第二メタル、３６は、拡散領域３１ＳとＶＤＤに繋がる第三導通路、３７は、拡散領域３１Ｄとボンディングパッドに繋がる第一導通路である。
【００１１】
さらに、ＩＯセル８のボンディングパッド開口部１２についてはワイヤーボンディングに代表されるように、リードフレームへの接続に制約があり安易に縮小できない。
【００１２】
また、ＩＯセル８はＩＣチップの中央に配置されるコア部分１１に比べ、構造が簡単なため配線層数も少なくなる傾向がある。図６は、図５のａ−ａ’線で断面したＩＯセルの断面図、図７は、図５のｂ−ｂ’線で断面したＩＯセルの断面図である。
【００１３】
これら図６、図７において、６１は、基板であり、この基板１に、Ｐウェル２０、Ｎウェル３０が設けられ、各素子は素子分離領域１７により分離されている。Ｐウェル２０には、ソース側のＮ型拡散領域２１Ｓと、ドレイン側のＮ型拡散領域２１Ｄが設けられている。
【００１４】
また、Ｎウェル３０には、ソース側のＰ型拡散領域３１Ｓと、ドレイン側のＰ型拡散領域３１Ｄが設けられている。各ソース・ドレイン間上には、ＮＭＯＳ出力コントロールゲート用ポリシリコン１６Ｎ、ＰＭＯＳ出力コントロールゲート用ポリシリコン１６Ｐが設けられ、これらポリシリコンを覆うように、基板６１上には、第一の絶縁層６２が設けられる。この第一の絶縁層６２には、ソース側のＮ型拡散領域２１ＳとＶＳＳに繋がる第一導通路２２、ソース側のＰ型拡散領域３１ＳとＶＤＤに繋がる第一導通路３２が設けられる。そして、第一の絶縁層６２上にソース側のＮ型拡散領域２１ＳとＶＳＳに繋がる第一メタル２３、ソース側のＰ型拡散領域３１ＳとＶＤＤに繋がる第一メタル３３が設けられる。
【００１５】
更に、第一の絶縁層６２には、ドレイン側のＮ型拡散領域２１Ｄとボンディングパッドに繋がる第一導通路２７、ドレイン側のＰ型拡散領域３１Ｄとボンディングパッドに繋がる第一導通路３７が設けられる。そして、第一の絶縁層６２上にドレイン側のＮ型拡散領域２１Ｄ及びドレイン側のＰ型拡散領域３１Ｄとそれぞれボンディングパッドに繋がる第一メタル１３が設けられる。また、素子分離領域１７上に設けられた出力コントロールゲート用ポリシリコン１６は、第一導通路４１を介して出力コントロール信号に繋がる第一メタル４２と接続される。
【００１６】
第一メタル１３，２３，３３，４２は第二絶縁層６３で覆われる。そして、第二絶縁層６３に、拡散領域２１ＳとＶＳＳに繋がる第二導通路２４、拡散領域３１ＳとＶＤＤに繋がる第二導通路３４、出力コントロール信号に繋がる第二導通路１４、ボンディングパッドに繋がる第二導通路５１が設けられ、これら第二導通路２４、３４、１４，５１とそれぞれ接続される第二メタル２５，３５、１５，５２が第二絶縁層６３上に設けられる。また、第二絶縁層６３上には、配線メタル４５が設けられている。
【００１７】
第二メタル２５，３５、５２及び配線メタル４５は、第三の絶縁層６４で被覆される。そして、第三絶縁層６４に、拡散領域２１ＳとＶＳＳに繋がる第三導通路２６、拡散領域３１ＳとＶＤＤに繋がる第三導通路３６、ボンディングパッドに繋がる第三導通路５が設けられ、これら第三導通路２６、３６、５３とそれぞれ接続される第三メタル１０，３６、５４が第三絶縁層６４上に設けられる。
【００１８】
第三メタル１０，３６、５４は、第四絶縁層６５で覆われ、ボンディングパッドに繋がる第四導通路５５が設けられ、この第四導通路５５とボンディングパッド５６が接続される。ボンディングパッド以外はパッシベーション膜６６で被覆されている。
【００１９】
ところで、ＩＯパッドとリードフレームの間にＭＩＭ（メタル・インシュレータ・メタル）構造のバイパスコンデンサを形成する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２１７１０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記したように、ＩＣチップ実装面積の低減及びＩＣの特性安定を強く要求されているが高周波ノイズ及びスイッチングによる電源ノイズの除去を目的として、ＩＣパッケージ外側の電源電圧端子間にバイパスコンデンサを接続しており、実装面積が増大しているのが現状である。
【００２１】
また、ＩＣチップとＩＣパッケージを接続するボンディングワイヤー部分でノイズが発生しＩＣの特性劣化を引き起こすことがあるが、外付けのバイパスコンデンサでは対応ができない。
【００２２】
一方、従来の特許文献１に記載されているものでは、ＩＯパッドとリードフレームの間にＭＩＭ構造のバイパスコンデンサを設けてはいるが、実装面積の低減には対しては、まだ改良の余地がある。
【００２３】
また、上記したように、ＩＯセル８はＩＣピン６に直接接続され、外来の静電気を直接受けるので、静電破壊防止を目的として比較的サイズの大きな保護回路を内蔵する必要がある。さらに、ＩＯセル８のボンディングパッド開口部１２についてはワイヤーボンディングに代表されるように、リードフレームへの接続に制約があり、安易に縮小できない。しかし、ＩＯセル８はＩＣチップの中央に配置されるコア部分１１に比べ、構造が簡単なため配線層数も少なくなる傾向がある。
【００２４】
この発明は、かかるＩＯセルの構造に鑑み、これらの構造を利用し、効率よく電源ノイズを取り除きＩＣの特性を向上することと同時に、外付けのバイパスコンデンサを削減または低容量にすることで、ＩＣパッケージの実装面積を低減し外付け部品代や取り付け費用を削減することを目的とする。
【課題を解決するための手段】
【００２５】
この発明は、上記のことに鑑みなされたものにして、ＩＣチップ周辺部に配置されるＩＯセル上に、ＭＩＭ容量でバイパスコンデンサを形成し、ＩＣチップ内部のＶＤＤ電源配線部及びＶＳＳ電源配線部に直接バイパスコンデンサを形成する。
【発明の効果】
【００２６】
上記のように構成することで、効率よく電源ノイズを取り除きＩＣの特性を向上することと同時に、外付けのバイパスコンデンサを削減または低容量にすることができる。
【発明を実施するための最良の形態】
【００２７】
以下、この発明の実施形態につき図８ないし図１１を参照して説明する。図８ないし図１１は、この発明にかかるＩＣパッケージの実装面積を低減し、外付け部品代や取り付け費用を削減するこの発明のＩＯセルの具体例である。尚、この発明の一実施形態において、第三メタル９，１０，５４形成までのプロセスは、上述した従来の一実施形態と同様であるので、同一部分には同一符号を付し、説明の重複を避けるために、第三メタル９，１０，５４を形成した以降の具体例を説明する。
【００２８】
図８は、この発明の一実施形態にかかるＩＯセル部分を示す平面図、図９は、図８のｃ−ｃ’線で断面したＩＯセルの断面図、図１０は、図８のｄ−ｄ’線で断面したＩＯセルの断面図、図１１は、図８のｅ−ｅ’線で断面したＩＯセルの断面図である。
【００２９】
この発明の一実施形態においては、ＩＯセル８のＶＤＤ電源配線９及びＶＳＳ電源配線１０用に第三メタルを用いている。
【００３０】
第三メタル９，１０，５４を形成した後、ＶＤＤ電源配線９及びＶＳＳ電源配線１０用第三メタル上にＭＩＭ用誘電体層７５，８５を形成する。
【００３１】
ＭＩＭ用誘電体層７５，８５を形成した後、ＭＩＭ用誘電体層７５，８５上にＭＩＭ用端子用メタル７４，８４を形成する。
【００３２】
そして、ＭＩＭ用端子用メタル７４，７５を形成した後、第四絶縁層６５を形成し、ＭＩＭ用端子用メタル７４，７５、ＶＤＤ電源配線用第三メタル９、ＶＳＳ電源配線用第三メタル１０及びボンディングパッドに繋がる第三メタル５４上に第四導通路７１、７３，８１、８３，５５を形成する。
【００３３】
第四導通路７１、７３，８１、８３，５５を形成した後、ＶＤＤ電源配線用第三メタル９、ＶＳＳ電源配線用第三メタル１０とＭＩＭ用端子用メタル７４，８４を繋ぐ第四メタル７２，８２及びボンディングパッド用第四メタル５６を形成する。
【００３４】
その後、第四メタル７２，８２，５６形成後、パッシベーション６６を形成しボンディングパッド用第四メタル５６上にボンディングパッド用の開口部１２を形成する。
【００３５】
このようにして、ＩＣチップ７周辺部に配置されるＩＯセル８上に、ＭＩＭ容量でバイパスコンデンサを形成する。そして、ＩＣチップ７内部のＶＤＤ電源配線部９及びＶＳＳ電源配線部１０に直接バイパスコンデンサが形成される。この結果、効率よく電源ノイズを取り除きＩＣの特性を向上することができる。
【００３６】
同時に、外付けのバイパスコンデンサを削減または低容量にすることでＩＣパッケージの実装面積を低減し外付け部品代や取り付け費用を削減し実装費用が低減できる。
【００３７】
この発明は上記実施例に限定されるものではなく、目的及び技術的視点を逸脱せずに変更及び変形することができる。
【００３８】
例えば、上記実施例でＭＩＭ用誘電体層７５，８５をＶＤＤ電源配線用第三メタル９及びＶＳＳ電源配線用第三メタル１０上に形成したがＭＩＭ用誘電体層７５，８５は第三メタル上に限定するものではない。
【００３９】
また、単一電源ＩＣに限定するものではなく、多電源ＩＣ及びアナログディジタル混載ＩＣにおいても必要に応じてＭＩＭ用誘電体層７５，８５を形成することができる。
【００４０】
そして、ＭＩＭ用誘電体層７５，８５を多重層にすることでＭＩＭ容量の容量増加も可能である。勿論、ＩＣパッケージ１の実装形態を限定するものではない。
【図面の簡単な説明】
【００４１】
【図１】高周波ノイズ及びスイッチングによる電源ノイズの除去を目的とした従来のＩＣパッケージを示す平面図である。
【図２】従来のＩＣチップを示す平面図である。
【図３】図２のＡで示す部分の拡大平面図である。
【図４】図３のＢで示す部分の拡大平面図である。
【図５】従来の一つのＩＯセル部分を示す平面図である。
【図６】図５のａ−ａ’線で断面したＩＯセルの断面図である。
【図７】図５のｂ−ｂ’線で断面したＩＯセルの断面図である。
【図８】この発明の一実施形態におけるＩＯセルの平面図
【図９】図８のｃ−ｃ’線で断面したＩＯセルの断面図である。
【図１０】図８のｄ−ｄ’線で断面したＩＯセルの断面図である。
【図１１】図８のｅ−ｅ’線で断面したＩＯセルの断面図である。
【符号の説明】
【００４２】
１  ＩＣパッケージ
２  外付けバイパスコンデンサ
３  ＶＤＤ端子
４  ＶＳＳ端子
５  ボンディングワイヤー
６  ＩＣピン
７  ＩＣチップ
８  ＩＯセル
９  ＶＤＤ電源配線用第三メタル
１０  ＶＳＳ電源配線用第三メタル
１１  ＩＣチップのコア回路部
１２  ボンディングパッドの開口部
１３  ボンディングパッドに繋がる第一メタル
１４  出力コントロール信号に繋がる第二導通路
１５  出力コントロール信号に繋がる第二メタル
１６  出力コントロールゲート用ポリシリコン
１６Ｎ  ＮＭＯＳ出力コントロールゲート用ポリシリコン
１６Ｐ  ＰＭＯＳ出力コントロールゲート用ポリシリコン
１７  素子分離領域
２０  Ｐウェル
２１Ｓ  Ｎ型拡散領域（ソース側）
２１Ｄ  Ｎ型拡散領域（ドレイン側）
２２  拡散領域２１ＳとＶＳＳに繋がる第一導通路
２３  拡散領域２１ＳとＶＳＳに繋がる第一メタル
２４  拡散領域２１ＳとＶＳＳに繋がる第二導通路
２５  拡散領域２１ＳとＶＳＳに繋がる第二メタル
２６  拡散領域２１ＳとＶＳＳに繋がる第三導通路
２７  拡散領域２１Ｄとボンディングパッドに繋がる第一導通路
３０  Ｎウェル
３１Ｓ  Ｐ型拡散領域（ソース側）
３１Ｄ  Ｐ型拡散領域（ドレイン側）
３２  拡散領域３１ＳとＶＤＤに繋がる第一導通路
３３  拡散領域３１ＳとＶＤＤに繋がる第一メタル
３４  拡散領域３１ＳとＶＤＤに繋がる第二導通路
３５  拡散領域３１ＳとＶＤＤに繋がる第二メタル
３６  拡散領域３１ＳとＶＤＤに繋がる第三導通路
３７  拡散領域３１Ｄとボンディングパッドに繋がる第一導通路
４１  出力コントロールゲート用ポリシリコン１６と出力コントロール信号に繋がる第一導通路
４２  出力コントロールゲート用ポリシリコン１６と出力コントロール信号に繋がる第一メタル
５１  ボンディングパッドに繋がる第二導通路
５２  ボンディングパッドに繋がる第二メタル
５３  ボンディングパッドに繋がる第三導通路
５４  ボンディングパッドに繋がる第三メタル
５５  ボンディングパッドに繋がる第四導通路
５６  ボンディングパッド用第四メタル
６１  基板
６２  第一絶縁層
６３  第二絶縁層
６４  第三絶縁層
６５  第四絶縁層
６６  パッシベーション
７１  ＶＳＳに繋がる第四導通路
７２  ＶＳＳに繋がる第四メタル
７３  ＭＩＭ容量端子とＶＳＳに繋がる第四導通路
７４  ＶＳＳに繋がるＭＩＭ容量端子用メタル
７５  ＶＳＳに繋がるＭＩＭ容量端子とＶＤＤ電源配線用第三メタル９の誘電体層
８１  ＶＤＤに繋がる第四導通路
８２  ＶＤＤに繋がる第四メタル
８３  ＭＩＭ容量端子とＶＤＤに繋がる第四導通路
８４  ＶＤＤに繋がるＭＩＭ容量端子用メタル
８５  ＶＤＤに繋がるＭＩＭ容量端子とＶＳＳ電源配線用第三メタル１０の誘電体層
【図１】
2005197401.tif 000003
【図２】
2005197401.tif 000004
【図３】
2005197401.tif 000005
【図４】
2005197401.tif 000006
【図５】
2005197401.tif 000007
【図６】
2005197401.tif 000008
【図７】
2005197401.tif 000009
【図８】
2005197401.tif 000010
【図９】
2005197401.tif 000011
【図１０】
2005197401.tif 000012
【図１１】
2005197401.tif 000013