(57)【要約】【課題】  １フレームの画像データをブロック処理する際に、画像データのオーバーラップ分の転送を減少させて、処理時間を短縮可能にした画像処理装置を提供する。【解決手段】  画像データを取得してフレームメモリ２に転送する画像データ取得モジュール１と、フレームメモリの画像データをブロック単位で読み出すデータ転送モジュール３と、転送されたブロック画像データの前処理を行う前処理モジュール４と、前処理結果を後段へ転送するデータ転送モジュール５と、転送された前処理済みのブロック画像データを第１のセレクタ６を介して選択的に記憶するバッファ７ａ，７ｂ，７ｃと、バッファ群のいずれか１つの画像データを選択する第２のセレクタ８と、選択読み出しをしたブロック画像データに対して画像処理を行う画像処理モジュール９とで画像処理装置を構成する。【選択図】        図  １
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【特許請求の範囲】
【請求項１】
画像データに対して処理を行うＮ個（Ｎは１以上の整数）の画像処理手段と、画像データを格納する画像データ記憶手段と、前記画像データ記憶手段に格納された画像データを複数のブロックに分割し、ブロック単位で転送する画像データ転送手段と、前記画像処理手段が処理する画像データを格納する一時記憶手段を少なくとも３＋２×（Ｎ−１）個以上有する一時記憶手段群と、前記一時記憶手段群から、前記画像データ転送手段により転送される前記ブロックに係る画像データを書き込む一時記憶手段を選択する第１の選択手段と、前記一時記憶手段群から、前記画像処理手段へ転送する連続する２ブロック分の画像データを格納した一時記憶手段を選択する第２の選択手段とを備えていることを特徴とする画像処理装置。
【請求項２】
前記画像処理手段は１個であり、且つ前記一時記憶手段は少なくとも３個以上であることを特徴とする請求項１に係る画像処理装置。
【請求項３】
前記画像データ転送手段は、画像データに対して前処理を行う前処理手段と、該前処理手段に対して前記画像データ記憶手段から画像データを転送する第１の転送手段と、前記前処理手段で処理された画像データを前記第１の選択手段に転送する第２の転送手段を有することを特徴とする請求項１又は２に係る画像処理装置。
【請求項４】
前記画像処理手段は、マイクロプロセッサで構成されていることを特徴とする請求項１〜３のいずれか１項に係る画像処理装置。
【請求項５】
前記画像処理手段は、電子回路で構成されていることを特徴とする請求項１〜３のいずれか１項に係る画像処理装置。
【請求項６】
前記前処理手段は、マイクロプロセッサで構成されていることを特徴とする請求項３〜５のいずれか１項に係る画像処理装置。
【請求項７】
前記前処理手段は、電子回路で構成されていることを特徴とする請求項３〜５のいずれか１項に係る画像処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画像データにフィルタ演算などの画像処理を施す画像処理装置に関する。
【背景技術】
【０００２】
一般に、デジタルカメラに代表される画像処理装置では、レンズ群などからなる光学系により結像された被写体光をＣＣＤなどの撮像素子で画像信号に変換する。そして、この画像信号をＡ／Ｄ変換器にてデジタル画像信号に変換し、フレームメモリにデジタル画像信号を記憶する。画像処理モジュールはフレームメモリに記憶されたデジタル画像信号を、入力画像データとしてフィルタ処理などの画像処理を行うことで、所望の画像を得るように構成されている。
【０００３】
従来、画像処理装置として、例えば、特公平３−５１０２４号公報に開示されているものは、画像処理モジュールを複数備え、画像処理モジュール間を画像データ入出力用のバスで接続し、分割された各画像データを各々の画像処理モジュールで処理することで画像処理の負荷を分散するように構成されており、これにより、高速な画像処理を実現するものである。
【０００４】
また、従来の画像処理装置としては、特開２０００−２３６４７３号公報には、ＣＰＵがフレームメモリとバスを介して接続され、フレームメモリから画像データを読み出し画像処理を行う構成のものが開示されている。また、特開平１０−２６２２４８号公報には、フレームメモリ、データ転送回路及び画像処理回路がバスを介して接続され、データ転送回路が画像データをブロック単位でフレームメモリから画像処理回路の内部バッファへ転送し、画像処理回路にて画像処理を行うように構成したものが開示されており、これらの構成の画像処理装置により、フレームメモリに記憶された画像データに対する画像処理を実現するようにしている。
【０００５】
また更に、上記特開２０００−２３６４７３号公報には、ＣＰＵ、画像処理回路及びフレームメモリがバスを介して接続され、ＣＰＵはフレームメモリの画像データに対して画像処理を行い、その結果をフレームメモリに書き戻し、その画像データを用いて画像処理回路が画像処理を行う構成のものが開示されている。また、特開２００２−３６６９４６号公報には、フレームメモリと画像処理回路がバスを介して接続され、画像処理回路内にレジスタとラインメモリで構成されたＣＰＵインターフェースが備えられ、ＣＰＵインターフェースのレジスタに格納された画像データをＣＰＵが読み出して画像処理を行う構成のものが開示されている。これらの構成により、異なる処理モジュール間の画像データの授受を実現するようにしている。
【特許文献１】特公平３−５１０２４号公報
【特許文献２】特開平１０−２６２２４８号公報
【特許文献３】特開２０００−２３６４７３号公報
【特許文献４】特開２００２−３６６９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上記特公平３−５１０２４号公報開示の従来技術では、１フレームの画像を図15に示すようにブロックに分割し、各々のブロックの画像データを異なる画像処理モジュールでフィルタ演算処理を行う場合、それぞれの画像処理モジュールに入力される画像データは、隣接するブロックとオーバーラップを持つ必要がある。例えば、３×３のフィルタ処理を行う場合、図16に示すように、隣接するブロックと２画素分のオーバーラップが必要となる。したがって、画像処理モジュールは、注目ブロックに対して隣接するブロックを処理する他の画像処理モジュール内のバッファから、オーバーラップ分のデータを読み出さなければならない。すなわち、この従来技術では、入力画像データのオーバーラップ分の転送量削減による処理時間短縮という観点について考慮される必要があるが、かかる観点についての考慮はされていない。本発明は、この観点に着目し、画像データのオーバーラップ分の転送を減少させることにより、処理時間を短縮した画像処理装置を提供することを課題とする。
【０００７】
また、上記特開２０００−２３６４７３号公報開示の従来技術では、ＣＰＵがフレームメモリから直接データを読み出すため、例えばＭ画素の画像データに対して３×３のフィルタ処理を行う場合、フレームメモリから読み出される画像データ量は９×Ｍ画素になり、フレームメモリからの読み出し回数を減らすことで処理時間の短縮を実現するという観点について考慮がなされる必要があるが、かかる観点については考慮がなされていない。また、上記特開平１０−２６２２４８号公報開示の従来技術では、例えば３×３のフィルタ処理を行う場合、内部バッファに転送される画像データブロックは、図16に示すように隣接するブロックと２画素分のオーバーラップを持つ必要があり、このオーバーラップ分だけフレームメモリから内部バッファへの画像データの転送量が増加する。すなわち、この従来技術でもフレームメモリから読み出す画像データのオーバーラップ分の転送を削減することにより処理時間の短縮を実現するという観点について考慮されなければならないが、かかる観点については考慮がなされていない。本発明は、これらの観点に着目し、画像データ記憶手段から一時記憶手段群に画像データを転送する際に、画像データの転送量を減少させることにより、処理時間の短縮を実現できるようにした画像処理装置を提供することを課題とする。
【０００８】
また、上記特開２０００−２３６４７３号公報開示の従来技術では、上記のようにＣＰＵがフレームメモリから直接データを読み出すため、例えばＭ画素の画像データに対して３×３のフィルタ処理を行う場合、フレームメモリから読み出される画像データ量は９×Ｍ画素になる。更に、画像処理回路とＣＰＵを並列に動作させるため、画像処理回路もＣＰＵと同時にフレームメモリにアクセスする。したがって、画像処理回路とＣＰＵで１つのバスを分け合って使用することになり、バストラフィックが増加し、データ転送に要する時間が増加する。すなわち、この従来技術はバストラフィックを軽減することによりデータ転送時間を短縮するという観点について考慮される必要があるが、かかる観点について考慮がなされていない。また、上記特開２００２−３６６９４６号公報開示の従来技術では、画像処理回路内に備えられたＣＰＵインターフェース（図17参照：図17において３×３素子はフリップフロップを示す）を構成するラインメモリは、画像データの水平サイズ分の容量が必要となるため、画像サイズが大きい場合には非常に大きいメモリが必要となる。すなわち、この従来技術では画像処理装置を小さな回路で構成するという観点について考慮される必要があるが、かかる観点について考慮がなされていない。本発明は、これらの観点に着目し、回路規模を増加させることなくバストラフィックを軽減し、データ転送時間を短縮できるようにした画像処理装置を提供することを課題とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、請求項１に係る発明は、画像データに対して処理を行うＮ個（Ｎは１以上の整数）の画像処理手段と、画像データを格納する画像データ記憶手段と、前記画像データ記憶手段に格納された画像データを複数のブロックに分割し、ブロック単位で転送する画像データ転送手段と、前記画像処理手段が処理する画像データを格納する一時記憶手段を少なくとも３＋２×（Ｎ−１）個以上有する一時記憶手段群と、前記一時記憶手段群から、前記画像データ転送手段により転送される前記ブロックに係る画像データを書き込む一時記憶手段を選択する第１の選択手段と、前記一時記憶手段群から、前記画像処理手段へ転送する連続する２ブロック分の画像データを格納した一時記憶手段を選択する第２の選択手段とを備えて画像処理装置を構成するものである。そして、この請求項１に係る発明に関する実施例には、実施例１及び２（図１乃至図９）が対応する。
【００１０】
請求項２に係る発明は、請求項１に係る画像処理装置において、前記画像処理手段は１個であり、且つ前記一時記憶手段は少なくとも３個以上であることを特徴とするものである。そして、この請求項２に係る発明に関する実施例には、実施例１（図１乃至図５）が対応する。
【００１１】
請求項３に係る発明は、請求項１又は２に係る画像処理装置において、前記画像データ転送手段は、画像データに対して前処理を行う前処理手段と、該前処理手段に対して前記画像データ記憶手段から画像データを転送する第１の転送手段と、前記前処理手段で処理された画像データを前記第１の選択手段に転送する第２の転送手段を有することを特徴とするものである。そして、この請求項３に係る発明に関する実施例には、実施例１及び実施例２が対応する。
【００１２】
請求項４に係る発明は、請求項１〜３のいずれか１項に係る画像処理装置において、前記画像処理手段は、マイクロプロセッサで構成されていることを特徴とするものである。
【００１３】
請求項５に係る発明は、請求項１〜３のいずれか１項に係る画像処理装置において、前記画像処理手段は、電子回路で構成されていることを特徴とするものである。
【００１４】
請求項６に係る発明は、請求項３〜５のいずれか１項に係る画像処理装置において、前記前処理手段は、マイクロプロセッサで構成されていることを特徴とするものである。
【００１５】
請求項７に係る発明は、請求項３〜５のいずれか１項に係る画像処理装置において、前記前処理手段は、電子回路で構成されていることを特徴とするものである。
【発明の効果】
【００１６】
請求項１に係る発明によれば、画像処理手段は連続する２ブロック分の画像データを一時記憶手段から読み出し、隣り合うブロックを処理する画像処理手段同士は、１ブロック分の一時記憶手段を共有することができるため、画像データ記憶手段から画像データを読み出す際には、水平方向に隣接するブロック間のオーバーラップ分を複数回転送する必要がなくなり、画像データの転送量を減らすことができる。その結果、処理時間を短縮することができる。請求項２に係る発明によれば、画像処理手段は連続する２ブロック分の画像データを一時記憶手段から読み出す。また、引き続いて隣接するブロックを処理する際には、前回読み出した２ブロック分の一時記憶手段の内、画像データにおいて右側のブロックを記憶した一時記憶手段を含む２ブロック分を用いる。そのため、画像データ一時記憶手段から画像データを読み出す際には、水平方向に隣接するブロック間のオーバーラップ分を複数回転送する必要がなくなり、画像データの転送量を減らすことができる。その結果、処理時間の短縮が実現できる。請求項３に係る発明によれば、第２の転送手段及び一時記憶手段を介して前処理手段から画像処理手段への画像データ転送を行うことで、画像データ記憶手段が接続されたバスのトラフィックを軽減し、データ転送時間を短縮できる。請求項４に係る発明によれば、マイクロプロセッサを用いて画像処理を行うため、プログラムを変更することにより柔軟な画像処理を行うことができる。請求項５に係る発明によれば、ハードウェアを用いて画像処理を行うため、高速な画像処理を行うことができる。請求項６に係る発明によれば、マイクロプロセッサを用いて前処理を行うため、プログラムを変更することにより柔軟な前処理を行うことができる。請求項７に係る発明によれば、ハードウェアを用いて前処理を行うため、高速な前処理を行うことができる。
【発明を実施するための最良の形態】
【００１７】
次に、発明を実施するための最良の形態について説明する。
【実施例】
【００１８】
まず、本発明の実施例１について説明する。図１は、本発明に係る画像処理装置の実施例１を示すブロック構成図である。図１において、１は画像データを取得し、フレームメモリ２に転送する画像データ取得モジュールである。３はフレームメモリ２に記憶された画像データをブロック単位で読み出すデータ転送モジュールである。４はデータ転送モジュール３により読み出された画像データを入力として前処理を行う前処理モジュールである。５は前処理モジュール４の結果を後段へ転送するデータ転送モジュールである。７はフレームメモリ２から読み出された画像データを記憶するバッファ７ａ，バッファ７ｂ，バッファ７ｃからなるバッファ群である。６はデータ転送モジュール５から転送されたデータをバッファ７ａ，バッファ７ｂ，バッファ７ｃのいずれか１つを記憶先として選択するための第１のセレクタである。８はバッファ７ａ，バッファ７ｂ，バッファ７ｃのいずれか１つを画像データの読み出し元として選択するための第２のセレクタである。９はバッファ群７から読み出した画像データに対して画像処理を施す画像処理モジュールである。
【００１９】
次に、上記構成の実施例１の動作について説明する。画像データ取得モジュール１は画像データを取得し、フレームメモリ２に１フレーム分の画像データを転送する。図２にフレームメモリに記憶された１フレーム分の画像データのイメージを示す。データ転送モジュール３は、図２に示すようにブロック毎に画像データを読み出す。ブロックは画像の左上のブロック１から右のブロック２の順に読み出され、右端のブロック（図示例ではブロック４）に達したならば１段下の左端のブロック（図示例ではブロック５）から読み出しを開始し、右下のブロック（図示例ではブロック12）を読み出したならば読み出しを終了する。ブロック内の画像データは、ラスタスキャンで読み出す。読み出されたブロックは、前処理モジュール４で前処理を施された後にバッファ群７に格納される。
【００２０】
図３は、上から下に向かって第１のセレクタ６及び第２のセレクタ８の動作の時間的変化（Ｔ１〜Ｔ５）を示したものである。第１のセレクタ６は、バッファ７ａ，バッファ７ｂ，バッファ７ｃ，バッファ７ａ，・・・の順に書き込み先を選択する。データ転送モジュール５は、選択された書き込み先が空いている場合にはブロックを書き込み、空いてない場合には空くのを待つ。一方、第２のセレクタ８は、画像処理モジュール９が２つのブロックを処理する際に、２つのバッファの内、まずいずれか一方を選択し、続いて他方のバッファを選択する。例えば、図３の時間Ｔ３では、第２のセレクタ８はバッファ７ａかバッファ７ｂの内、まず画像処理モジュール９から指定されたバッファ７ａを選択し、続いてバッファ７ｂを選択する。時間Ｔ４で画像処理モジュール９が次の２つのブロックを処理する場合、第２のセレクタ８は、前回の２つのバッファ（バッファ７ａ及び７ｂ）の右側のブロックに相当するバッファ（バッファ７ｂ）と、その右隣のブロックに相当するバッファ（バッファ７ｃ）の内、まず画像処理モジュール９から指定されたバッファ７ｂを選択し続いてバッファ７ｃを選択する。図４は、図３に示した時間的な変化をタイミングチャートで表したものである。このタイミングチャートの左端にバッファ群７にアクセスするモジュール名（データ転送モジュール５及び画像処理モジュール９）が示されている。また、図中の７ａ〜７ｃは、各モジュールがアクセスするバッファを表している。
【００２１】
次に、第２のセレクタ８の動作と画像処理モジュール９による画像処理について、更に詳細に説明する。図５は、図３の時間Ｔ３及び時間Ｔ４における処理態様について示したものである。図５では、ブロックの水平サイズを８画素とし、画像処理モジュール９で行う画像処理を水平方向の１次元フィルタ演算（３タップ）として示している。図５の「○」印は、バッファ７群に記憶された画素を表す。図５においては、１行分の画像データのみを示している。また、図５の「×」印は、画像処理モジュール９での演算により得られる画素を表し、矢印は画像処理モジュール９が読み出すバッファの範囲を表している。時間Ｔ３において、画像処理モジュール９はバッファ７ａ及びバッファ７ｂを適宜選択し、画像データを読み出して「×」印で表される画素を出力する。続いて、時間Ｔ４では、時間Ｔ３の「×」印で示された前回の演算結果に対して連続的につながるように、すなわち時間Ｔ３の処理後の画像データ（×印）の右端と、時間Ｔ４の処理後の画像データ（×印）の左端が隣り合う画素となるように、バッファ７ｂ，バッファ７ｃに記憶された画像データ（○印）を適宜選択し演算を行う。画像処理モジュール９は、時間Ｔ５以降も同様に処理を行う。
【００２２】
したがって、図３〜図５に示すように、バッファ群７を構成する各バッファを２度読み出すことで、フレームメモリ２から画像データを読み出す際に隣接するブロック間のオーバーラップを考慮する必要がなくなるため、この実施例においては、本発明の画像データの転送量を減らし処理時間を短縮できるという効果のほかに、データ転送モジュール３がフレームメモリ２から画像データを読み出す際に発生するアドレスが、画像処理モジュール９に依存しなくなるため、データ転送モジュール３を容易に実現することができるという効果が得られる。
【００２３】
以下にデータ転送モジュール３がフレームメモリ２から画像データを読み出す際に発生するアドレスが、画像処理モジュール９に依存しなくなる理由を示す。２度読みを行わない場合、データ転送モジュール３はフィルタサイズが３×３と５×５の場合では、図６の（Ａ），（Ｂ）に示すように、２ブロック目以降のアドレス発生を変える必要がある。
【００２４】
一方、この実施例において、例えば、画像処理モジュール９でフィルタ演算を行うとする。図７の（Ａ），（Ｂ）に示すフレームメモリにおいて、○は画像データを表し、図７の（Ａ）はサイズ３×３のフィルタ演算を行う際に１画素分のデータを出力するために必要な入力画像データの範囲を示す。また、図７の（Ｂ）はサイズ５×５のフィルタ演算を行う際に１画素分のデータを出力するために必要な入力画像データの範囲を示す。この実施例においては、図８に示すように、バッファを２度読みする場合、データ転送モジュール３が発生するアドレスは、画像処理モジュール９で行う処理に関わらずブロック（＝バッファ１面分）単位でアドレスを発生する。
【００２５】
そして、フィルタサイズ３×３の場合、図９のＴ１，Ｔ２の各時間において、矢印で示された順番で画像データをバッファ群７から読み出し、フィルタ演算を行うことで、Ｔ１の出力画像データの右端の画像データとＴ２の出力画像データの左端の画像データが隣り合う画素となる。一方、フィルタサイズ５×５の場合、図10のＴ１，Ｔ２の各時間において、矢印で示された順番で画像データをバッファ群７から読み出し、フィルタ演算を行うことで、Ｔ１の出力画像データの右端の画像データとＴ２の出力画像データの左端の画像データが隣り合う画素となる。したがって、この実施例においてはデータ転送モジュール３のアドレス発生を変えることなく、異なるサイズのフィルタ演算に対応することが可能である。したがって、この実施例ではデータ転送モジュール３を容易に実現することができる。
【００２６】
なお、この実施例１における各構成は、当然、各種の変形、変更が可能である。例えば、前処理モジュール４及びデータ転送モジュール５を省略し、データ転送モジュール３が直接第１のセレクタ６を介してバッファ群７に書き込むことができる。また、画像処理モジュール９はＣＰＵあるいはハードウェアで構成することができる。また、前処理モジュール４はＣＰＵあるいはハードウェアで構成することができる。
【００２７】
次に、本発明に係る画像処理装置の実施例２について説明する。図11は、実施例２を示すブロック構成図である。図11において、１は画像データを取得し、フレームメモリ２に転送する画像データ取得モジュールである。３はフレームメモリ２に記憶された画像データをブロック単位で読み出すデータ転送モジュールである。４はデータ転送モジュール３により読み出された画像データを入力として前処理を行う前処理モジュールである。５は前処理モジュール４の結果を後段へ転送するデータ転送モジュールである。７′はフレームメモリ２から読み出された画像データを記憶するバッファ７ａ，バッファ７ｂ，バッファ７ｃ，バッファ７ｄ，バッファ７ｅからなるバッファ群である。６はデータ転送モジュール５から転送されたデータをバッファ７ａ〜７ｅのいずれか１つを記憶先として選択するための第１のセレクタである。８はバッファ７ａ〜７ｅのいずれか２つを画像データの読み出し元として選択するための第２のセレクタである。９ａ，９ｂはバッファ７′から読み出した画像データに対して画像処理を施す画像処理モジュールである。10は画像処理モジュール９ａ及び画像処理モジュール９ｂから出力される画像データを適宜選択し、フレームメモリ２へ記録するための第３のセレクタである。
【００２８】
次に、上記構成の実施例２の動作について説明する。本実施例は、第１のセレクタ６，第２のセレクタ８及び画像処理モジュール９ａ，９ｂを除いて実施例１と同等の動作を行う。但し、画像データは画像処理モジュール９ａ及び画像処理モジュール９ｂに分割されて処理される。そして、画像処理モジュール９ａ及び画像処理モジュール９ｂから出力される画像データは、第３のセレクタ10により適宜選択されてフレームメモリ２に書き戻されることにより、フレームメモリ２において１フレーム分の画像データとして再構築されるようになっている。図12は、上から下に向かって第１のセレクタ６及び第２のセレクタ８の動作の時間的変化（Ｔ１〜Ｔ４）を示したものである。第１のセレクタ６はバッファ７ａ，バッファ７ｂ，バッファ７ｃ，バッファ７ｄ，バッファ７ｅ，バッファ７ａ・・・の順に書き込み先を選択する。データ転送モジュール５は、選択された書き込み先が空いている場合にはブロックを書き込み、空いてない場合には空くのを待つ。
【００２９】
一方、第２のセレクタ８は、２つの画像処理モジュール９ａ，９ｂがそれぞれ２つのブロックを処理する際に、２つのバッファの内、まずどちらか一方を選択する。例えば、図12の時間Ｔ３では、第２のセレクタ８はバッファ７ａかバッファ７ｂの内、まず画像処理モジュール９ａから指定された一方のバッファを選択し続いて他方のバッファを選択し、またバッファ７ｂかバッファ７ｃの内、まず画像処理モジュール９ｂから指定された一方のバッファを選択し続いて他方のバッファを選択する。図13は図12に示した時間的変化をタイミングチャートで表したものである。このタイミングチャートの左端にバッファ群７′にアクセスするモジュール名（データ転送モジュール５，画像処理モジュール９ａ及び画像処理モジュール９ｂ）が示されている。また、図中の７ａ〜７ｅは、各モジュールがアクセスするバッファを表している。
【００３０】
次に、第２のセレクタ８の動作と画像処理モジュール９ａ，９ｂによる画像処理について更に詳細に説明する。図14は、図12の時間Ｔ３における処理態様について示したものである。図14では、ブロックの水平サイズを８画素とし、画像処理モジュール９ａ，９ｂで行う画像処理を水平方向の１次元フィルタ演算（３タップ）として示している。図14の「○」印は、バッファ群７′に記憶された画素を表す。図14においては、１行分の画像データのみ記載している。また、図14の「×」印は、画像処理モジュール９ａ，９ｂでの演算により得られる画素を表し、矢印は画像処理モジュール９ａ，９ｂが読み出すバッファの範囲を表している。時間Ｔ３において、画像処理モジュール９ａはバッファ７ａ及びバッファ７ｂを適宜選択し、ブロック１及びブロック２の画像データを読み出して処理を行い、「×」印で表される画素データを出力する。また、画像処理モジュール９ｂは、画像処理モジュール９ａの演算結果に対して連続的につながるように、バッファ７ｂ及びバッファ７ｃを適宜選択し、ブロック２及びブロック３の画像データの演算を行い、×印の画像データを出力する。
【００３１】
したがって、図12〜図14に示すように、バッファ群７′を構成する各バッファ７ａ〜７ｅを２度読み出すことで、画像処理モジュール間のオーバーラップ分の転送の必要がなくなるため、この実施例には本発明の画像データの転送量を減らし処理時間を短縮できるという効果のほかに、画像処理モジュール間の通信機能を省略でき、回路構成が簡単になるという効果が得られる。
【００３２】
なお、この実施例２における各構成は、当然、各種の変形、変更が可能である。例えば、前処理モジュール４及びデータ転送モジュール５を省略し、データ転送モジュール３が直接第１のセレクタ６を介してバッファ群７′に書き込むことができる。また、画像処理モジュール９ａ，９ｂは、ＣＰＵあるいはハードウェアで構成することができる。また、前処理モジュール４は、ＣＰＵあるいはハードウェアで構成することができる。また、画像処理モジュールの数は３個以上にすることができる。但し、画像処理モジュールの数がＮ個（Ｎは１以上の整数）の場合、バッファの数は３＋２×（Ｎ−１）個である必要がある。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る画像処理装置の実施例１の構成を示すブロック構成図である。
【図２】図１に示した実施例１におけるフレームメモリに記憶された１フレーム分の画像データを、ブロック毎に読み出す態様を示す図である。
【図３】図１に示した実施例１における第１及び第２のセレクタの動作態様を示す説明図である。
【図４】図３に示した動作態様を示すタイミングチャートである。
【図５】図１に示した実施例１における画像処理モジュールの画像処理態様を示す説明図である。
【図６】バッファの２度読みを行わない場合におけるデータ転送モジュールのアドレス発生態様を示す図である。
【図７】図１に示した実施例１において、３×３又は５×５サイズのフィルタ演算を行う際に１画素分のデータを出力するために必要な入力画像データの範囲を示す図である。
【図８】バッファを２度読みする場合におけるデータ転送モジュールのアドレス発生態様を示す図である。
【図９】フィルタサイズが３×３の場合における画像データの読み出しフィルタ演算態様を示す図である。
【図１０】フィルタサイズが５×５の場合における画像データの読み出しフィルタ演算態様を示す図である。
【図１１】本発明の実施例２に係る画像処理装置の構成を示すブロック構成図である。
【図１２】図11に示した実施例２における第１及び第２のセレクタの動作態様を示す説明図である。
【図１３】図12に示した動作態様を示すタイミングチャートである。
【図１４】図11に示した実施例２における画像処理モジュールの画像処理態様を示す説明図である。
【図１５】従来の１フレームの画像をブロック分割して画像処理する態様を示す説明図である。
【図１６】従来のブロック分割の画像データを異なる画像処理モジュールで処理する場合に、オーバーラップを必要とする態様を示す図である。
【図１７】従来のＣＰＵインターフェースにおける画像データの読み出し入力態様を示す図である。
【符号の説明】
【００３４】
１  画像データ取得モジュール
２  フレームメモリ
３  データ転送モジュール
４  前処理モジュール
５  データ転送モジュール
６  第１のセレクタ
７，７′  バッファ群
７ａ，７ｂ，７ｃ，７ｄ，７ｅ  バッファ
８  第２のセレクタ
９，９ａ，９ｂ  画像処理モジュール
10  第３のセレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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