(57)【要約】【課題】  論理回路に許容される電源電圧の範囲を逸脱する期間において、ＣＫＥ信号を確実にＬレベルに維持する。【解決手段】  主電源Ｖｃｃから供給される電源電圧を監視し、電源電圧と所定のしきい値との比較結果を示す第１の検出信号（ＲＳＴ１＿Ｌ）と、第１の検出信号の変化から所定時間遅延して変化する第２の検出信号（ＲＳＴ２＿Ｌ）とを出力するリセット検出部５と、ＣＫＥ信号の信号ラインに接続され、第２の検出信号の状態に応じて、信号ラインをグランドレベルに低インピーダンスで接続する信号保護手段（６，７，Ｒｐｕ，Ｒｐｄ）とを備え、ＳＤＲＡＭ制御回路は、第１の検出信号の状態に応じて、ＳＤＲＡＭをセルフ・リフレッシュ・モードにエントリさせる信号を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＳＤＲＡＭにアクセスするための制御信号を生成するＳＤＲＡＭ制御回路において、
主電源から供給される電源電圧を監視し、該電源電圧と所定のしきい値との比較結果を示す第１の検出信号と、該第１の検出信号の変化から所定時間遅延して変化する第２の検出信号とを出力する電源電圧監視手段と、
前記制御信号のうち前記ＳＤＲＡＭに供給されるクロック信号を有効にする信号の信号ラインに接続され、前記第２の検出信号の状態に応じて、前記信号ラインをグランドレベルに低インピーダンスで接続する信号保護手段とを備え、
前記ＳＤＲＡＭ制御回路は、前記第１の検出信号の状態に応じて、前記制御信号のうち前記ＳＤＲＡＭをセルフ・リフレッシュ・モードにエントリさせる信号を出力することを特徴とするＳＤＲＡＭ制御回路。
【請求項２】
前記主電源が動作中は充電し、停止中は放電する二次電池電源手段と、
前記第２の検出信号の状態に応じて、前記主電源と前記二次電池電源手段とを切り替えて、前記ＳＤＲＡＭに接続するバックアップ電源手段と
を備えたことを特徴とする請求項１に記載のＳＤＲＡＭ制御回路。
【請求項３】
前記所定時間は、前記第１の検出信号を出力してから、前記ＳＤＲＡＭがセルフ・リフレッシュ・モードを実行し終えるまでに必要とする時間よりも長いことを特徴とする請求項１または２に記載のＳＤＲＡＭ制御回路。
【請求項４】
前記信号保護手段の最低駆動電源電圧は、論理回路のＬレベルの上限電圧以下であることを特徴とする請求項１、２または３に記載のＳＤＲＡＭ制御回路。
【請求項５】
ＳＤＲＡＭにアクセスするための制御信号を生成するＳＤＲＡＭ制御回路におけるバックアップ制御方法において、
電源電圧監視手段により主電源から供給される電源電圧を監視し、該電源電圧が所定のしきい値以上となると、第１の検出信号を出力するステップと、
前記第１の検出信号の変化から所定時間遅延した後、前記電源電圧監視手段が第２の検出信号を出力するステップと、
前記制御信号のうち前記ＳＤＲＡＭに供給されるクロック信号を有効にする信号の信号ラインに接続された信号保護手段により、前記第２の検出信号の状態に応じて、前記信号ラインとグランドレベルとの間を低インピーダンスから高インピーダンスに変化させるステップと
を備えたことを特徴とするバックアップ制御方法。
【請求項６】
ＳＤＲＡＭにアクセスするための制御信号を生成するＳＤＲＡＭ制御回路におけるバックアップ制御方法において、
電源電圧監視手段により主電源から供給される電源電圧を監視し、該電源電圧が所定のしきい値以下となると、第１の検出信号を出力するステップと、
前記ＳＤＲＡＭ制御回路は、前記第１の検出信号の状態に応じて、前記制御信号のうち前記ＳＤＲＡＭをセルフ・リフレッシュ・モードにエントリさせる信号を出力するステップと、
前記第１の検出信号の変化から所定時間遅延した後、前記電源電圧監視手段が第２の検出信号を出力するステップと、
前記制御信号のうち前記ＳＤＲＡＭに供給されるクロック信号を有効にする信号の信号ラインに接続された信号保護手段により、前記第２の検出信号の状態に応じて、前記信号ラインをグランドレベルに低インピーダンスで接続するステップと
を備えたことを特徴とするバックアップ制御方法。
【請求項７】
前記第２の検出信号の状態に応じて、前記主電源と該主電源が停止中に放電する二次電池電源手段とを切り替えて、前記ＳＤＲＡＭに接続するステップを
さらに備えたことを特徴とする請求項６に記載のバックアップ制御方法。
【請求項８】
前記所定時間は、前記第１の検出信号を出力してから、前記ＳＤＲＡＭがセルフ・リフレッシュ・モードを実行し終えるまでに必要とする時間よりも長いことを特徴とする請求項６または７に記載に記載のバックアップ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＲＡＭ制御回路およびそのバックアップ制御方法に関し、より詳細には、メモリに格納されたデータを、主電源停止時に保持するためのＳＤＲＡＭ制御回路およびそのバックアップ制御方法に関する。
【背景技術】
【０００２】
従来のＤＲＡＭ（Dynamic Random Access Memory）が非同期であるのに対して、外部バスインターフェイスとのアクセスを一定周期のクロック信号に同期してデータを出力するようにしたＳＤＲＡＭ（Synchronous DRAM）が知られている。ＳＤＲＡＭは、クロック同期することにより、外部バスインターフェイスからの高速アクセスが可能となっている。ＳＤＲＡＭは、汎用コンピュータの一次記憶装置として用いられるほかに、大容量のバックアップメモリとして用いられている。例えば、ファクシミリ装置においては、代行受信された画像データ、メモリ送信予約された画像データを停電による消失から保護するために用いられている。
【０００３】
ＳＤＲＡＭをバックアップとして用いる場合に、その制御回路は、主電源の電源電圧が降下する過程において、ＳＤＲＡＭに供給されるクロック信号を有効にする信号（以下、ＣＫＥ信号という）を論理Ｌｏｗ（Ｌ）レベルに維持している。ＣＫＥ信号をＬレベルに維持する方法として、論理回路が出力するデジタル信号ラインにプルダウン抵抗を常時接続する方法（例えば、特許文献１参照）、ＳＤＲＡＭ制御回路に対し駆動電源を供給しつづける方法（例えば、特許文献２参照）が知られている。
【０００４】
また、ＤＲＡＭにおけるＲＡＳ信号とＣＡＳ信号を用いたバックアップの例では、通常アクセス時に用いる制御信号と、電源電圧の上昇および下降の間にのみ用いる信号とを、バックアップ電源で駆動されるセレクタで切り替える方法が知られている（例えば、特許文献３参照）。
【０００５】
【特許文献１】特開２００１−２５０３７７号公報（段落番号［００２６］、図１）
【特許文献２】特開２００２−１０８７２５号公報（段落番号［００１６］、［００２１］、［００２９］、図１、図５、図６、図７）
【特許文献３】特開平０９−０３４８０６号公報（段落番号［００３３］、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
論理回路は、許容される電源電圧の範囲内でのみ、正しい論理動作を維持することが保証されている。しかし、主電源切断時において電源電圧が降下する過程では、許容される電源電圧の範囲を逸脱する期間が必ず存在する。この逸脱期間中においては、論理回路としての正規の動作は望めない。すなわち、許容される電源電圧の範囲内で出力していた出力論理レベルが、そのまま電源電圧が完全に消失するまで維持されるとはかぎらない。従って、特許文献１および特許文献２に記載の構成によれば、電源電圧が消失する過程において、ＣＫＥ信号は、ＳＤＲＡＭが論理Ｈｉｇｈ（Ｈ）レベルと認識する信号レベルに変化する恐れがあるという問題があった。このような意図しないＣＫＥ信号の変化が発生した場合、他の制御信号の状態によっては、ＳＤＲＡＭがセルフ・リフレッシュ以外の状態に遷移してしまうという不具合が生じる。
【０００７】
一方、特許文献３に記載された構成をＳＤＲＡＭに応用すると、ＣＫＥ信号などの制御信号は、制御回路ブロックからセレクタを経由して、各ＳＤＲＡＭに入力される。制御信号がセレクタを通過する際に、いくらかの遅延時間を要するために、制御回路ブロックにおいて、その遅延時間分を加味した信号生成のタイミング設計を行なわなければならない。高速なアクセスを可能としたＳＤＲＡＭにおいて、セレクタでの遅延時間は、タイミング設計を困難にするという問題もあった。
【０００８】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、論理回路に許容される電源電圧の範囲を逸脱する期間において、ＣＫＥ信号を確実にＬレベルに維持することができるＳＤＲＡＭ制御回路およびそのバックアップ制御方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は、このような目的を達成するために、請求項１に記載の発明は、ＳＤＲＡＭにアクセスするための制御信号を生成するＳＤＲＡＭ制御回路において、主電源から供給される電源電圧を監視し、該電源電圧と所定のしきい値との比較結果を示す第１の検出信号と、該第１の検出信号の変化から所定時間遅延して変化する第２の検出信号とを出力する電源電圧監視手段と、前記制御信号のうち前記ＳＤＲＡＭに供給されるクロック信号を有効にする信号の信号ラインに接続され、前記第２の検出信号の状態に応じて、前記信号ラインをグランドレベルに低インピーダンスで接続する信号保護手段とを備え、前記ＳＤＲＡＭ制御回路は、前記第１の検出信号の状態に応じて、前記制御信号のうち前記ＳＤＲＡＭをセルフ・リフレッシュ・モードにエントリさせる信号を出力することを特徴とする。
【００１０】
請求項２に記載の発明は、請求項１に記載のＳＤＲＡＭ制御回路において、前記主電源が動作中は充電し、停止中は放電する二次電池電源手段と、前記第２の検出信号の状態に応じて、前記主電源と前記二次電池電源手段とを切り替えて、前記ＳＤＲＡＭに接続するバックアップ電源手段とを備えたことを特徴とする。
【００１１】
請求項３に記載の発明は、請求項１または２に記載の前記所定時間は、前記第１の検出信号を出力してから、前記ＳＤＲＡＭがセルフ・リフレッシュ・モードを実行し終えるまでに必要とする時間よりも長いことを特徴とする。
【００１２】
請求項４に記載の発明は、請求項１、２または３に記載の前記信号保護手段の最低駆動電源電圧は、論理回路のＬレベルの上限電圧以下であることを特徴とする。
【００１３】
請求項５に記載の発明は、ＳＤＲＡＭにアクセスするための制御信号を生成するＳＤＲＡＭ制御回路におけるバックアップ制御方法において、電源電圧監視手段により主電源から供給される電源電圧を監視し、該電源電圧が所定のしきい値以上となると、第１の検出信号を出力するステップと、前記第１の検出信号の変化から所定時間遅延した後、前記電源電圧監視手段が第２の検出信号を出力するステップと、前記制御信号のうち前記ＳＤＲＡＭに供給されるクロック信号を有効にする信号の信号ラインに接続された信号保護手段により、前記第２の検出信号の状態に応じて、前記信号ラインとグランドレベルとの間を低インピーダンスから高インピーダンスに変化させるステップとを備えたことを特徴とする。
【００１４】
請求項６に記載の発明は、ＳＤＲＡＭにアクセスするための制御信号を生成するＳＤＲＡＭ制御回路におけるバックアップ制御方法において、電源電圧監視手段により主電源から供給される電源電圧を監視し、該電源電圧が所定のしきい値以下となると、第１の検出信号を出力するステップと、前記ＳＤＲＡＭ制御回路は、前記第１の検出信号の状態に応じて、前記制御信号のうち前記ＳＤＲＡＭをセルフ・リフレッシュ・モードにエントリさせる信号を出力するステップと、前記第１の検出信号の変化から所定時間遅延した後、前記電源電圧監視手段が第２の検出信号を出力するステップと、前記制御信号のうち前記ＳＤＲＡＭに供給されるクロック信号を有効にする信号の信号ラインに接続された信号保護手段により、前記第２の検出信号の状態に応じて、前記信号ラインをグランドレベルに低インピーダンスで接続するステップとを備えたことを特徴とする。
【００１５】
請求項７に記載の発明は、請求項６に記載のバックアップ制御方法において、前記第２の検出信号の状態に応じて、前記主電源と該主電源が停止中に放電する二次電池電源手段とを切り替えて、前記ＳＤＲＡＭに接続するステップをさらに備えたことを特徴とする。
【００１６】
請求項８に記載の発明は、請求項６または７に記載の前記所定時間は、前記第１の検出信号を出力してから、前記ＳＤＲＡＭがセルフ・リフレッシュ・モードを実行し終えるまでに必要とする時間よりも長いことを特徴とする。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、制御信号のうちＳＤＲＡＭに供給されるクロック信号を有効にする信号（ＣＫＥ）の信号ラインに接続され、第２の検出信号（ＲＳＴ２＿Ｌ）の状態に応じて、信号ラインをグランドレベルに低インピーダンスで接続する信号保護手段を備えたので、主電源が停止する場合にも、ＣＫＥ信号を確実にＬレベルに維持することができ、ＳＤＲＡＭをバックアップ電源により駆動することにより、記憶データを保持することが可能となる。
【００１８】
また、本発明によれば、信号保護手段は、信号ラインとグランドレベルとの間を、高インピーダンスに変化させるので、信号伝播遅延特性に及ぼす影響を非常に少なくすることができる。これにより、ＳＤＲＡＭ制御回路をＩＣ化し、かつ非常に高速で動作させる場合、信号伝播特性を設計値に近似させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照しながら本発明の実施形態について詳細に説明する。  
図１に、本発明の一実施形態にかかるＳＤＲＡＭバックアップ制御回路を示す。ＳＤＲＡＭ３には、ＳＤＲＡＭ３へのアクセスを制御するＳＤＲＡＭ制御部４と、バックアップ電源Ｖｂｕを供給するバックアップ電源制御部２とが接続されている。ＳＤＲＡＭ制御部４には、主電源Ｖｃｃと所定のしきい値電圧Ｖｔｈとを比較し、その結果をアクティブＬの論理信号ＲＳＴ１＿ＬおよびＲＳＴ２＿Ｌとして出力する電源電圧監視手段であるリセット検出部５が接続されている。また、バックアップ電源制御部２には、主電源Ｖｃｃが活性期間中は充電され、主電源Ｖｃｃが非活性期間中は放電する、充放電可能な二次電池１が接続されている。
【００２０】
ＳＤＲＡＭ制御部４は、演算制御部（図示しない）からのＳＤＲＡＭ３に対するデータアクセス要求に応じて、ＳＤＲＡＭ３の仕様に合致した制御信号を生成する。また、後述するＲＳＴ１＿Ｌ信号の論理レベルＨ→Ｌへの変化を検出すると、ＳＤＲＡＭ３に対して、セルフ・リフレッシュ・モードにエントリさせる信号を出力する。バックアップ電源制御部２は、主電源Ｖｃｃが活性期間中は、その電力を元にバックアップ電源Ｖｂｕを供給すると共に、二次電池１に充電し、主電源Ｖｃｃが非活性期間中は、二次電池１からの放電電力によりバックアップ電源Ｖｂｕを供給する。
【００２１】
ＳＤＲＡＭ３とＳＤＲＡＭ制御部４とは、クロックイネーブル制御信号ＣＫＥと、クロック信号、アドレス信号などの制御信号ｓｉｇｎａｌｓにより接続されている。ＣＫＥは、波形整形のために、比較的小さな抵抗値を有するダンピング抵抗Ｒ０を介して接続され、さらに、小さな抵抗値を有する抵抗Ｒｐｄを介して第２のＦＥＴ７のドレイン端子Ｄが接続されている。第２のＦＥＴ７のゲート端子Ｇは、バックアップ電源Ｖｂｕと抵抗Ｒｐｕとでプルアップされて第１のＦＥＴ６のドレイン端子Ｄに接続されている。第１のＦＥＴ６のゲート端子Ｇには、論理信号ＲＳＴ２＿Ｌが入力される。
【００２２】
このような構成により、リセット検出部５は、主電源Ｖｃｃが所定のしきい値電圧Ｖｔｈ未満の時にＬレベルとなり、Ｖｔｈ以上の時にＨレベルとなる第１の電源電圧低下検出信号ＲＳＴ１＿Ｌと、ＲＳＴ１＿Ｌの変化に対して、所定時間遅延した後に変化する第２の電源電圧低下検出信号ＲＳＴ２＿Ｌとを出力する。第１のＦＥＴ６は、ＲＳＴ２＿Ｌ信号をゲート端子Ｇに入力し、ＲＳＴ２＿Ｌが論理レベルＨである時、信号ｏｕｔ１とグランドとを接続し、ＲＳＴ２＿Ｌが論理レベルＬである時、信号ｏｕｔ１とグランド間を高インピーダンス状態にする。
【００２３】
第２のＦＥＴ７は、信号ｏｕｔ１をゲート端子Ｇに入力し、信号ｏｕｔ１が論理レベルＨである時（すなわち、ＲＳＴ２＿Ｌが論理レベルＬであるとき）、信号ｏｕｔ２とグランドとを接続し、信号ｏｕｔ１が論理レベルＬである時（すなわち、ＲＳＴ２＿Ｌが論理レベルＨであるとき）、信号ｏｕｔ２とグランド間を高インピーダンス状態にする。このようにして、ＲＳＴ２＿Ｌが論理レベルＬであるとき、ＣＫＥ信号をグランドレベルに接続する回路が、信号保護手段に相当する。
【００２４】
主電源Ｖｃｃが停止しているときは、バックアップ電源Ｖｂｕが所定電源電圧を供給しているものとして、ＳＤＲＡＭバックアップ制御回路の動作を、タイムチャートを用いて説明する。図２に、本発明の一実施形態にかかるＳＤＲＡＭバックアップ制御回路のタイムチャートを示す。図２に示した各区間ごとに説明する。
【００２５】
［期間Ｔｒ１（Ｖｃｃ＜Ｖｍｉｎ）］  
主電源Ｖｃｃが完全に停止、または起動直後であって、ＳＤＲＡＭ制御部４が動作可能な最低電源電圧Ｖｍｉｎに達していない初期状態である。ＳＤＲＡＭ制御部４には、電圧Ｖｍｉｎ以下のわずかな電源電圧が印加されているものの、電源電圧が低すぎるため、論理回路として動作することが期待できない状態にある。例えば、ハードウェア・リセットを指示する信号が入力されていたとしても同様である。従って、この期間において、ＳＤＲＡＭ制御部４が出力するＣＫＥ信号は不定と考えるべきである。
【００２６】
一方、市販されているリセット監視用ＩＣは、論理回路に比べ、最低駆動電源電圧が非常に低く設計されている。すなわち、リセット監視用ＩＣの最低動作電源電圧は、論理回路のＬレベルの上限以下に設計されている。従って、リセット検出部５として、リセット監視用ＩＣを用いることにより、この期間、信号ＲＳＴ１＿ＬおよびＲＳＴ２＿Ｌを、接地レベルに維持する。
【００２７】
このとき、信号ｏｕｔ１は、バックアップ電源Ｖｂｕのプルアップ抵抗ＲｐｕによりＨレベルを維持している。また、第２のＦＥＴ７のソースＳ−ドレインＤ間は低インピーダンス状態となる。従って、ＳＤＲＡＭ制御部４がＣＫＥ信号として、期間Ｔｒ１中の電源電圧Ｖｃｃ未満の如何なるレベルの信号を出力したとしても、ＣＫＥ信号は、信号ラインに接続される抵抗Ｒｐｄと、第２のＦＥＴ７とを介してグランドに接続されている。バックアップ電源Ｖｂｕにより動作状態を持続しているＳＤＲＡＭ３に対して、確実にＣＫＥ信号は、Ｌレベルを維持している。
【００２８】
［期間Ｔｒ２（Ｖｍｉｎ＜Ｖｃｃ≦Ｖｔｈ）］  
ＳＤＲＡＭ制御部４は、論理回路として動作可能となり、ＲＳＴ２＿Ｌ信号をリセット信号として認識する。ＲＳＴ２＿Ｌ信号はＬレベルのままなので、ＳＤＲＡＭ制御部４は、ＬレベルのＣＫＥ信号を出力する。また、期間Ｔｒ１と同じく、第２のＦＥＴ７によっても、ＣＫＥ信号はＬレベルに維持されている。
【００２９】
［期間Ｔｒ３（Ｖｔｈ≦ＶｃｃかつＴｄ１経過前）］  
リセット検出部５は、主電源Ｖｃｃの電位が所定のしきい値Ｖｔｈより上昇したことを検出するが、遅延時間Ｔｄ１が経過するまで、ＲＳＴ１＿ＬおよびＲＳＴ２＿Ｌ信号をＬレベルに維持する。従って、上述した期間Ｔｒ２の状態を維持する。
【００３０】
［期間Ｔｒ４（Ｖｔｈ≦ＶｃｃかつＴｄ１経過後）］  
リセット検出部５は、ＲＳＴ１＿Ｌ信号をＨレベルに変化させるが、ＲＳＴ２＿Ｌ信号は、さらにＴｄ２時間が経過するまで、Ｌレベルを維持する。ＲＳＴ１＿Ｌ信号のＬ→Ｈレベルへの変化によって、ＳＤＲＡＭ制御部４は何の処理も行わない。
【００３１】
［期間Ｔｎｍｌ（Ｖｔｈ≦ＶｃｃかつＴｄ１＋Ｔｄ２経過後）］  
リセット検出部５は、ＲＳＴ２＿Ｌ信号をＨレベルに変化させる。これにより、第１のＦＥＴ６のドレイン−ソース間は、低インピーダンスとなり、第２のＦＥＴ７のドレイン−ソース間は、高インピーダンスに変化する。これによって、抵抗ＲｐｄによるＣＫＥ信号の接地レベルへのプルダウンが解除される。
【００３２】
一方、ＳＤＲＡＭ制御部４は、ＲＳＴ２＿Ｌ信号をリセット信号として入力しているので、リセットが解除される。また、同様に図示しない演算制御部もリセットが解除されることにより、ＳＤＲＡＭ制御部４に対してＳＤＲＡＭ３の初期化処理を指示する。この処理において、ＣＫＥ信号はＨレベルに駆動される。このとき、すでに抵抗ＲｐｄによるＣＫＥ信号の接地レベルへのプルダウンは解除されているので、所望の信号がＳＤＲＡＭ３に伝達される。
【００３３】
初期化処理は、二次電池１によるバックアップ期間が、その充電容量を越える長時間であった場合に、ＳＤＲＡＭ３が主電源Ｖｃｃから起動するために必要となる。なお、ＳＤＲＡＭ３をセルフ・リフレッシュ状態から復帰させるためだけならば、この初期化処理は不要である。そこで、いずれの場合であっても、初期化処理を実行する。以後、ＳＤＲＡＭ３は、ＳＤＲＡＭ制御部４の駆動する制御信号により、通常のアクセスが可能な状態となる。このとき、抵抗Ｒｐｄは、高インピーダンスの分岐配線パターンとしてＣＫＥ信号に付属するだけなので、ＳＤＲＡＭ制御部４が出力するＣＫＥ信号の伝播遅延時間に与える影響を非常に少なくすることができる。
【００３４】
［期間Ｔｆ１（Ｖｃｃ＜Ｖｔｈ）］  
主電源Ｖｃｃの供給が切断されることにより電源電圧が徐々に低下し、所定のしきい値Ｖｔｈ以下となると、リセット検出部５は、これを検出してＲＳＴ１＿Ｌ信号をＬレベルに変化させる。ＳＤＲＡＭ制御部４は、ＲＳＴ１＿Ｌ信号がＬレベルに変化したことを認識すると、自動的にＳＤＲＡＭ３に対し、セルフ・リフレッシュ・モードにエントリさせる信号を出力する。この結果、ＳＤＲＡＭ制御部４は、以後、ＣＫＥ信号にはＬレベルを出力し、ＳＤＲＡＭ３に対する全てのデータアクセスを完全に遮断する。
【００３５】
一方、ＲＳＴ１＿Ｌ信号は、図示しない演算制御部に対して割込み要求信号として出力され、システムが停止しつつあることを通知する。演算制御部は、この割込み要求信号を受信して、以後、ＳＤＲＡＭ３に対するアクセスを行わない特殊な停止待機処理を実行する。
【００３６】
［期間Ｔｆ２（Ｖｃｃ＜ＶｔｈかつＴｄ３経過後）］  
ＲＳＴ１＿Ｌ信号がＬレベルに変化した後、所定の遅延時間Ｔｄ３経過後、リセット検出部５は、ＲＳＴ２＿Ｌ信号をＬレベルに変化させる。この変化により、ＳＤＲＡＭ制御部４はもちろん、ＳＤＲＡＭバックアップ制御回路がリセットされる。遅延時間Ｔｄ３は、期間Ｔｆ１におけるＳＤＲＡＭ制御部４のセルフ・リフレッシュ・モードの処理が完了するのに十分な時間であることが保証される期間でなければならない。一方、同様にＲＳＴ２＿ＬのＬレベルへの変化により、第１のＦＥＴ６、第２のＦＥＴ７および抵抗Ｒｐｄを経由して、ＣＫＥ信号はグランドレベルに低インピーダンスで接続される。
【００３７】
［期間Ｔｆ３（Ｖｃｃ＜Ｖｍｉｎ）］  
主電源Ｖｃｃの電源電圧が最低動作電圧Ｖｍｉｎより低下したことにより、ＳＤＲＡＭ制御部４は、正常な論理回路として機能できなくなり、ＳＤＲＡＭ制御部４が駆動するＣＫＥ信号は不定となる。しかしながら、ＣＫＥ信号は、第２のＦＥＴ７と抵抗Ｒｐｄを介して、低インピーダンスでグランドに電気的に接続されているので、ＳＤＲＡＭ３が誤ってＣＫＥ信号をＨレベルと誤認識するような電位の信号は発生しない。
【００３８】
本実施形態では、ＦＥＴ素子によりＣＫＥ信号を制御する実施形態を説明したが、トランジスタなどの他の回路素子を用いて、モノリシックに構成することにより、ＳＤＲＡＭ制御回路のＩＣ化を容易に行うことができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の一実施形態にかかるＳＤＲＡＭバックアップ制御回路を示す回路図である。
【図２】本発明の一実施形態にかかるＳＤＲＡＭバックアップ制御回路のタイムチャートである。
【符号の説明】
【００４０】
１    二次電池
２    バックアップ電源制御部
３    ＳＤＲＡＭ
４    ＳＤＲＡＭ制御部
５    リセット検出部
６，７    ＦＥＴ
【図１】
2005165784.tif 000003
【図２】
2005165784.tif 000004