(57)【要約】【課題】  多層の誘電体層を含むメモリ素子およびその製造方法を提供する。【解決手段】  半導体基板２１、半導体基板２１の両側部に形成された第１不純物領域２２ａおよび第２不純物領域２２ｂ、第１不純物領域２２ａおよび第２不純物領域２２ｂと接触し、半導体基板上２１に形成されたゲート構造体を含むメモリ素子において、ゲート構造体は、トンネリング酸化層２３と、トンネリング酸化層２３上に形成された電荷保存層２４と、電荷保存層２４上に形成され、２層以上の誘電体層２５，２６を含むブロッキング酸化層と、ブロッキング酸化層上に形成されたゲート電極層２７とを含む多層の誘電体層を有するメモリ素子を提供し、動作特性およびリテンション特性が向上したメモリ素子を具現できる。【選択図】      図２
2005311379.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の両側部に形成された第１不純物領域および第２不純物領域と、前記第１不純物領域および第２不純物領域と接触し、前記半導体基板上に形成されたゲート構造体とを含む、多層の誘電体層を有するメモリ素子において、
前記ゲート構造体は、
トンネリング酸化層と、
前記トンネリング酸化層上に形成された電荷保存層と、
前記電荷保存層上に形成され、２層以上の誘電体層を含むブロッキング層と、
前記ブロッキング層上に形成されたゲート電極層と、
を含むことを特徴とする多層の誘電体層を有するメモリ素子。
【請求項２】
前記トンネリング酸化層は、シリコン酸化物を含んで形成されたことを特徴とする請求項１に記載の多層の誘電体層を有するメモリ素子。
【請求項３】
前記トンネリング酸化層は、１．５〜４ｎｍの厚さで形成したことを特徴とする請求項１に記載の多層の誘電体層を有するメモリ素子。
【請求項４】
前記電荷保存層は、窒化物を含んで形成されたことを特徴とする請求項１に記載の多層の誘電体層を有するメモリ素子。
【請求項５】
前記ブロッキング層は、前記電荷保存層上に順次に形成された第１誘電体層および第２誘電体層を含み、前記第１誘電体層のエネルギーバンドギャップが前記第２誘電体層のエネルギーバンドギャップより大きいことを特徴とする請求項１に記載の多層の誘電体層を有するメモリ素子。
【請求項６】
前記ブロッキング層を構成する２層以上の誘電体層は、シリコン酸化物より高い誘電定数を有する物質を含んで形成されたことを特徴とする請求項１に記載の多層の誘電体層を有するメモリ素子。
【請求項７】
前記２層以上の誘電体層は、ＭＯ、ＭＯＮ、ＭＳｉＯまたはＭＳｉＯＮ（Ｍは、金属物質）を含んで形成されたことを特徴とする請求項１に記載の多層の誘電体層を有するメモリ素子。
【請求項８】
前記Ｍは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆまたはランタン系列元素Ｌｎ（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）を含んでいることを特徴とする請求項７に記載の多層の誘電体層を有するメモリ素子。
【請求項９】
多層の誘電体層を含むメモリ素子の製造方法において、
（ａ）半導体基板上にトンネリング酸化層および電荷保存層を形成する段階と、
（ｂ）前記電荷保存層上にブロッキング層として２層以上の誘電体層を形成し、前記ブロッキング層上にゲート電極層を形成する段階と、
（ｃ）前記ゲート電極層、ブロッキング層、電荷保存層およびトンネリング酸化層の両側部を除去し、前記半導体基板表面を露出させる段階と、
（ｄ）前記露出された半導体基板の両側部に不純物をドーピングすることによって、第１不純物領域および第２不純物領域を形成する段階と、
を含むことを特徴とする多層の誘電体層を有するメモリ素子の製造方法。
【請求項１０】
前記トンネリング酸化層は、シリコン酸化物を１．５〜４ｎｍの厚さに形成することを特徴とする請求項９に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１１】
前記電荷保存層は、窒化物を含んで形成することを特徴とする請求項９に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１２】
前記ブロッキング層は、前記電荷保存層上に、それぞれＳｉＯ2よりも高い誘電定数を有する物質で構成される２層以上の誘電体層を順次に積層させて形成することを特徴とする請求項９に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１３】
前記２層以上の誘電体層は、ＭＯ、ＭＯＮ、ＭＳｉＯまたはＭＳｉＯＮ（Ｍは、金属物質）を含むことを特徴とする請求項１２に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１４】
前記Ｍは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆまたはランタン系列元素Ｌｎ（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）を含んでいることを特徴とする請求項１３に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１５】
前記ＭＯＮまたはＭＳｉＯＮは、ＣＶＤ、ＡＬＤ、ＡＬＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤまたは反応性スパッタリングにより形成することを特徴とする請求項１３に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１６】
前記ＭＯＮまたはＭＳｉＯＮは、ＭＯまたはＭＳｉＯをはじめに形成し、窒化工程を介して形成することを特徴とする請求項１３に記載の多層の誘電体層を有するメモリ素子の製造方法。
【請求項１７】
前記窒化工程は、Ｎ2またはＮＨ3雰囲気下でのプラズマ窒化処理、ＮＨ3雰囲気下での急速熱処理（ＲＴＡ）、ＮＨ3雰囲気下での炉処理、またはＮイオンをイオン注入する処理を含むことを特徴とする請求項１６に記載の多層の誘電体層を有するメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層の誘電体層を含むメモリ素子およびその製造方法に係り、データの保存および消去速度を短縮し、データリテンション時間を改善した多層の誘電体層を含むメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のデータ保存容量は、単位面積当たりのメモリセルの数、すなわち集積度に比例する。一般的に、半導体メモリ装置は、回路的に連結された多くのメモリセルを含む。ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）の場合、単位メモリセルは、１個のトランジスタと１個のキャパシタとから構成されるのが一般的である。従って、半導体メモリ装置の集積度を高めるためには、トランジスタおよび／またはキャパシタの体積を小さくせねばならない。
【０００３】
集積度の低い初期の半導体メモリ装置の場合、フォトリソグラフィおよびエッチングであっても十分な工程マージンを有していた。従って、上記の通りに、トランジスタおよび／またはキャパシタの体積を小さくする方法で、半導体メモリ装置の集積度を高めるのにある程度の効果を得ることができた。しかしながら、半導体技術の発展および関連電子産業の発展がなされるにつれ、さらに高い集積度を有する半導体メモリ装置への必要性が叫ばれているが、既存の方法は、かかる必要性を充足させ難かった。
【０００４】
一方、半導体メモリ装置の集積度は、その製造工程に適用されるデザインルールと密接な関係がある。従って、半導体メモリ装置の集積度を高めるためには、さらに厳格なデザインルールがその製造工程に適用されねばならない。これは、すなわちフォトリソグラフィおよびエッチングの工程マージンが非常に低いということを意味するが、言い換えれば半導体メモリ装置の製造においてフォトリソグラフィおよびエッチングを従来よりはるかに精密に適用する必要があることを意味する。
【０００５】
半導体メモリ装置の製造工程で、フォトリソグラフィおよびエッチングの工程マージンが低い場合、収率も低くなる。従って、収率低下を維持しつつ、半導体メモリ装置の集積度を高めることができる新しい方法を見つけ出す必要がある。
【０００６】
ＧＭＲ（Ｇｉａｎｔ−Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔｉｖｅ）やＴＭＲ（Ｔｕｎｎｅｌｉｎｇ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）のような、データ保存媒体をトランジスタ上に形成した従来の半導体メモリ装置と全く異なる構造を有し、これらの問題を解決する新しいタイプの半導体メモリ装置が紹介されている。
【０００７】
ソノス（ＳＯＮＯＳ）メモリ素子は、新しく登場した半導体メモリ素子のうちの一つである。図１Ａは、従来技術による一般的なソノスメモリ素子（以下、従来のメモリ素子）の断面を表した図面である。
【０００８】
図１Ａに示すように、従来のメモリ素子は、半導体基板に不純物がドーピング（注入）された第１不純物領域（ソース）および第２不純物領域（ドレーン）が形成されており、その間をチャンネル領域が設定される。ゲート構造体は、半導体基板上に形成されている。ゲート構造体は、トンネリング酸化層、電荷保存層（ＳｉＮ）、ブロッキング酸化層、およびゲート電極が順次に積層された構造を有している。電荷保存層は、所定密度のトラップサイトを有している。従って、ゲート電極に所定の電圧が印加されつつ、トンネリング酸化膜を通過した電子は、電荷保存層のトラップサイトにトラップされる。ブロッキング酸化層は、前記電子がトラップされる過程で、電子がゲート電極に移動することを遮断するためのものである。
【０００９】
かような従来のメモリ素子は、電荷保存層のトラップサイトに電子がトラップされた場合とトラップされていない場合とで、そのスレショルド電圧が変化する。従来のメモリ素子は、かかる性質を利用し、情報を保存して再生する。しかし、図１Ａのような従来のソノスメモリ素子のＳｉＯ2／ＳｉＮ／ＳｉＯ2ゲート構造は、データ記録および消去時間が長く、保存されたデータを正常に保持できる時間、すなわち、リテンション時間が短いという問題がある。
【００１０】
かかる問題を解消するために、電荷保存層である窒化層を高誘電率を有するＨｆＯ2酸化層で形成し、図１Ｂのようにブロックキング酸化層を高誘電率を有したＡｌ2Ｏ3酸化層で形成したソノスメモリ素子が提示された。図１Ｂのような構造を有したソノスメモリ素子の場合、データの記録および消去時間問題とデータリテンション時間の問題とをある程度解決しているが、さらに優秀な特性を有したメモリ素子に対する要求を完全に充足させられずにいる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明では、前記従来技術の問題点を解決するために、メモリ素子の構造を改善し、メモリ素子に対するデータの記録および消去特性とデータリテンション時間とを向上させたメモリ素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明では、前記目的を達成するために、半導体基板と、前記半導体基板の両側部に形成された第１不純物領域および第２不純物領域と、前記第１不純物領域および前記第２不純物領域と接触し、前記半導体基板上に形成されたゲート構造体とを含む、多層の誘電体層を有するメモリ素子において、前記ゲート構造体は、トンネリング酸化層と、前記トンネリング酸化層上に形成された電荷保存層と、前記電荷保存層上に形成され、２層以上の誘電体層を含むブロッキング層と、前記ブロッキング層上に形成されたゲート電極層と、を含むことを特徴とする多層の誘電体層を有するメモリ素子を提供する。
【００１３】
本発明において、前記トンネリング酸化層は、シリコン酸化物を含んで形成され、前記トンネリング酸化層は、約１．５〜４ｎｍの厚さで形成したことを特徴とする。
本発明において、前記電荷保存層は、窒化物を含んで形成されたことを特徴とする。
【００１４】
本発明において、前記ブロッキング層は、前記電荷保存層上に順次に形成された第１誘電体層および第２誘電体層を含み、前記第１誘電体層のエネルギーバンドギャップが第２誘電体層のエネルギーバンドギャップより大きいことを特徴とする。
【００１５】
本発明において、前記ブロッキング層を構成する２層以上の誘電体層は、シリコン酸化物より高い誘電定数を有する物質を含んで形成されたことを特徴とする。
【００１６】
本発明において、前記２層以上の誘電体層は、ＭＯ、ＭＯＮ、ＭＳｉＯまたはＭＳｉＯＮ（Ｍは、金属物質）を含んで形成されたことを特徴とする。
本発明において、前記Ｍは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆまたはランタン系列元素Ｌｎ（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）を含んでいることを特徴とする。
【００１７】
また、本発明では、（ａ）半導体基板上にトンネリング酸化層および電荷保存層を形成する段階と、（ｂ）前記電荷保存層上にブロッキング層として２層以上の誘電体層を形成し、前記ブロッキング層上にゲート電極層を形成する段階と、（ｃ）前記ゲート電極層、ブロッキング層、電荷保存層およびトンネリング酸化層の両側部を除去し、前記半導体基板表面を露出させる段階と、（ｄ）前記露出された半導体基板の両側部に不純物をドーピング（注入）することによって、第１不純物領域および第２不純物領域を形成する段階と、を含む多層の誘電体層を含むメモ李素子の製造方法を提供する。
【００１８】
本発明において、前記トンネリング酸化層は、シリコン酸化物を１．５〜４ｎｍの厚さに形成することを特徴とする。
本発明において、前記電荷保存層は、窒化物を含んで形成することを特徴とする。
【００１９】
本発明において、前記ブロッキング層は、前記電荷保存層上に、それぞれＳｉＯ2よりも高い誘電定数を有する物質で構成される２層以上の誘電体層を順次に積層させて形成することを特徴とする。
本発明において、前記２層以上の誘電体層は、ＭＯ、ＭＯＮ、ＭＳｉＯまたはＭＳｉＯＮ（Ｍは、金属物質）を含むことを特徴とする。
本発明において、前記Ｍは、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆまたはランタン系列元素Ｌｎ（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）を含んでいることを特徴とする。
本発明において、前記ＭＯＮまたはＭＳｉＯＮは、ＣＶＤ、ＡＬＤ、ＡＬＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、ＭＯＣＶＤまたは反応性スパッタリングにより形成することを特徴とする。
本発明において、前記ＭＯＮまたはＭＳｉＯＮは、ＭＯまたはＭＳｉＯをはじめに形成し、窒化工程を介して形成することを特徴とする。
本発明において、前記窒化工程は、Ｎ2またはＮＨ3雰囲気下でのプラズマ窒化処理、ＮＨ3雰囲気下での急速熱処理（ＲＴＡ）、ＮＨ3雰囲気下での炉処理、またはＮイオンをイオン注入する処理を含むことを特徴とする。
【発明の効果】
【００２０】
本発明によれば、従来のソノスメモリ素子に比べ、データの記録および消去特性に優れ、短時間、低電圧下であっても、高い信頼性で作動するメモリ素子を提供できる。そして、従来技術に比べてデータリテンション特性にも優れており、従来技術で具現できなかったデータの記録および消去特性とリテンション特性に優れるメモリ素子を提供できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明による多層の誘電体層を有するメモリ素子およびその製造方法について、添付された図面を参照してさらに詳細に説明する。しかしながら、本発明は、他の実施の形態によっても行うことができ、以下に詳細に説明された記載に限定して解釈してはならない。なお、これらの具体例は徹底的かつ完全な公開であり、当業者であれば発明を完遂することができるものである。図面においては、層の厚さや領域を明確にするため誇張して描いている。適宜、数字と構成を、明細書と比較されたい。
【００２２】
図２は、本発明による多層の誘電体層を有するメモリ素子の実施例を表した図面である。
図２に示すように、本発明によるメモリ素子は半導体基板２１に、第１不純物領域２２ａおよび第２不純物領域２２ｂが形成されている。ここで、例えば、半導体基板２１がｐ型基板ならば、第１不純物領域２２ａおよび第２不純物領域２２ｂはｎ型不純物が所定深くにドーピング（注入）されて形成されたものである。そして、第１不純物領域２２ａおよび第２不純物領域２２ｂは、一定間隔離隔されており、これをチャンネル領域という。
【００２３】
第１不純物領域２２ａおよび第２不純物領域２２ｂと接触するチャンネル領域上には、ゲート構造体が形成されている。ゲート構造体は、トンネリング酸化層２３、電荷保存層２４、第１誘電体層２５および第２誘電体層２６、およびゲート電極層２７が順次に形成された構造を有している。
【００２４】
トンネリング酸化層２３の両側下部は、第１不純物領域２２ａおよび第２不純物領域２２ｂと接触されている。トンネリング酸化層２３は、一般的に使われるＳｉＯ2で形成され、その他の絶縁物も使用可能である。トンネリング酸化層２３は、約１．５〜４ｎｍの厚さに形成されていることが望ましい。
【００２５】
電荷保存層２４は、ゲート電極層２７に電圧が印加され、トンネリング酸化層２３を通過した電子がトラップされるトラップサイトを含んでいる。従って、トラップサイト密度の高いことが望ましい。電荷保存層２４は、窒素化合物などの高誘電率を有した物質で構成される。例えば、ＭＯＮ、ＭＳｉＯＮなどがある。ここで、■Ｍ■は、金属物質である
、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆまたはランタン系列元素（Ｌｎ）を意味する。
【００２６】
第１誘電体層２５および第２誘電体層２６は、トンネリング酸化層２３を通過した電子が電荷保存層２４にトラップされる過程で、ゲート電極層２７に移動することを遮断するブロッキング層の役割を果たす。このように、本発明は、電子の移動を遮断するブロッキング層として、第１誘電体層２５および第２誘電体層２６のような２層以上の誘電体層を使用したことを特徴とする。すなわち、図２では、第１誘電体層２５および第２誘電体層２６のみを表したが、第２誘電体層２６上に、他の高誘電率を有した物質で形成された誘電体層も含まれ得る。ここで、電荷保存層２４上に形成された第１誘電体層２５は、第２誘電体層２６に比べてエネルギーバンドギャップ（Ｅｇ）がさらに大きいことが望ましい。以下、ブロッキング層（第１誘電体層２５および第２誘電体層２６）が二つ以上の多層で形成された場合を例に説明する。
【００２７】
第１誘電体層２５および第２誘電体層２６は、高誘電率を有した誘電体物質で形成される。具体的な物質の例としては、ＳｉＯ2またはＨｉｇｈ−ｋ物質、すなわちＳｉＯ2より高い誘電定数を有した物質を含む。Ｈｉｇｈ−ｋ物質は、ＭＯ、ＭＯＮ、ＭＳｉＯまたはＭＳｉＯＮなどがある。ここで、“Ｍ”は金属物質であり、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、
Ｈｆまたはランタン系列元素Ｌｎ（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）を意味する。
【００２８】
ゲート電極層２７は、本発明によるメモリ素子の駆動時に、電圧を印加するために形成されたものであり、伝導性不純物が含まれたポリシリコンまたは一般的に使われる金属を用いることができる。
図２に示したような、本発明の実施例によるメモリ素子の動作原理を説明すれば、次の通りである。基本的に、ゲート電極層２７に電圧を印加し、半導体基板２１を接地（ｇｒｏｕｎｄ）状態に保持すれば、トンネリング酸化層２３を介し、チャンネル領域から電子が電荷保存層２４のトラップサイトに注入されつつプログラムされるという原理を利用する。これにより、第１不純物領域２２ａおよび第２不純物領域２２ｂの電流信号をデータ信号として読み出す。
【００２９】
具体的な作動方法を説明すれば、次の通りである。まず、データ保存（記録）する場合には、第２不純物領域２２ｂにＶd電圧を印加し、ゲート電極層２７にＶg電圧を印加する。それにより、第１不純物領域２２ａおよび第２不純物領域２２ｂ間のチャンネル領域の電子がトンネリング酸化層２３を介し、電荷保存層２４のトラップサイトにトラップされる。これを再生する場合には、第２不純物領域２２ｂにＶd’（Ｖd’＜Ｖd）電圧を
印加し、ゲート電極層２７にＶg’（Ｖg’＜Ｖg）電圧を印加する。このとき、第１不
純物領域２２ａおよび第２不純物領域２２ｂ間のチャンネル領域に流れる電流値は、電荷保存層２４に電子がトラップされているか否かによって変わる。すなわち、第１不純物領域２２ａおよび第２不純物領域２２ｂ間に流れる電流値が基準電流値以上である状態を「１」とし、基準電流値より小さな状態を「０」と設定し、メモリ素子に使用する。
【００３０】
以下、図３Ａないし図３Ｈを参照し、図２に表した本発明によるメモリ素子の製造方法の実施例について詳細に説明する。図３Ａないし図３Ｈは、本発明の実施例による高誘電率（Ｈｉｇｈ−ｋ）の多層膜を利用したメモリ素子の製造方法を順次に表した断面図である。
【００３１】
図３Ａに示すように、まず、例えば、ｐ型不純物がドーピング（注入）された半導体基板２１を設ける。半導体基板２１の種類は、限定されず、一般的な半導体素子の製造時に使われるＳｉ基板を使用する。
【００３２】
そして、図３Ｂに示したように、半導体基板２１上にトンネリング酸化層２３を形成する。トンネリング酸化層２３として一般的に使われるＳｉＯ2を約１．５〜４ｎｍの厚さに形成することができる。次に、図３Ｃに表したように、トンネリング酸化層２３上に電荷保存層２４を形成する。電荷保存層２４として、例えば、窒化物（ＳｉＮ）を形成することができ、トラップサイトを増やすために、多孔性物質または別途の不純物をドープして積層することができる。
【００３３】
そして、図３Ｄおよび図３Ｅに示したように、電荷保存層２４上に２層以上の多層構造を有したブロッキング層（第１誘電体層２５および第２誘電体層２６）を形成することができる。このとき、使用する誘電物質は、ＳｉＯ2以上の誘電定数を有した物質（Ｈｉｇｈ−ｋ）を使用して形成することが望ましい。そして、第１誘電体層２５の構成物質は、第２誘電体層２６の構成物質より、エネルギーバンドギャップ（Ｅｇ）が大きいことが望ましい。Ｈｉｇｈ−ｋ物質は、ＭＯ、ＭＯＮ、ＭＳｉＯまたはＭＳｉＯＮなどがある。ここで、“Ｍ”は金属物質であり、Ａｌ、Ｔｉ、Ｔａ、Ｚｒ、Ｈｆまたはランタン系列元素
Ｌｎ（Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕ）を意味する。
【００３４】
ＭＯＮまたはＭＳｉＯＮ物質を形成する場合、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）または反応性スパッタリングを用いることができる。そして、電荷保存層２４上に、まず、ＭＯまたはＭＳｉＯを形成し、これに対してＮ2またはＮＨ3雰囲気下でプラズマ窒化処理を行うか、ＮＨ3雰囲気下で急速熱処理（ＲＴＡ：Ｒａｐｉｄ Ｔｅｍｐｅｒａｔｕｒｅ Ａｎｎｅａｌｉｎｇ）を行うか、ＮＨ3雰囲気下で炉（ｆｕｒｎａｃｅ）処理を行うか、またはＮイオンをイオン注入する処理を施し、ＭＯＮまたはＭＳｉＯＮを形成することができる。そして、必要に応じて、以上に対して酸素雰囲気下で急速熱処理または炉処理などの再酸化工程を実施してもよい。このような工程は、第１誘電体層２５を形成する場合、および第２誘電体層２６を形成する場合のいずれにも適用することができる。
【００３５】
次に、図３Ｆに示したように、ブロッキング層（第１誘電体層２５および第２誘電体層２６）の上部にゲート電極層２７を形成する。ゲート電極層２７に使われる物質は、一般的に使われる伝導性物質を利用でき、多孔性シリコンまたは金属を積層する。
【００３６】
そして、図３Ｇに示したように、ゲート構造体２７の両側部を除去し、半導体基板２１の両側部を露出させ、露出された半導体基板２１に対して図３Ｈに示したように、所定の不純物をイオン注入などによりドープ（注入）し、第１不純物領域２２ａおよび第２不純物領域２２ｂを形成する。第１不純物領域２２ａおよび第２不純物領域２２ｂの活性化のために熱処理を行えば、図２に示したような本発明の実施例による（Ｈｉｇｈ−ｋ）高誘電率の多層膜を利用したメモリ素子を完成させることができる。
【実施例】
【００３７】
前記した工程により製造した本発明の実施例による高誘電率の多層膜を利用したメモリ素子の特性と、従来技術によるメモリ素子との特性とを比較し、図４Ａ乃至図４Ｃを参照して詳細に説明する。本発明者は、本発明の実施例によるメモリ素子の特性を従来技術によるメモリ素子の特性と比較するために、次のような４種の試片を製造してその特性を分析した。４種の試片のトンネリング酸化層、電荷保存層、およびブロッキング層（誘電体層）の物質と、その厚さとを表１に表した。
【００３８】
【表１】
2005311379.tif 000003
【００３９】
ここで、各層の厚さ単位はｎｍである。表１を参照すれば、ＯＮＡＨは、本発明の実施例により製造された試片であり、電荷保存層２４上に形成される誘電体層を高誘電率を有したＡｌ2Ｏ3層およびＨｆＯ2層の多層膜で製造したものである（Ａｌ2Ｏ3のＥｇ＞ＨｆＯ2のＥｇ）。そして、スタック１、スタック２およびＯＮＡは、図１Ａおよび図１Ｂに表した従来技術による製造したメモリ素子と同じ形態である。
【００４０】
図４Ａは、表１に表した４種の試片に対してデータ記録電圧（Ｗｒｉｔｅ  Ｖｏｌｔａｇｅ）を印加した後、フラットバンド電圧の変化（△ＶFB）を表した図面である。
図４Ａに示すように、データ記録電圧を８〜１２Ｖ印加した場合、全体的にスタック２の試片のフラットバンド電圧差が最も小さく、本発明の実施例により製造したＯＮＡＨ試片のフラットバンド電圧差が最も大きいことが分かる。これにより、低電圧を印加した場合、本発明の実施例によるメモリ素子の場合に十分なフラットバンド電圧またはフラットバンドの移動が大きいために、データを十分に記録できることが分かる。また、結果的に、従来技術によるメモリ素子より相対的にデータ記録時間も短くなることが分かる。
【００４１】
図４Ｂは、表１に表した４種の試片に対してデータ消去電圧（Ｅｒａｓｅ  Ｖｏｌｔａｇｅ）を印加した後、フラットバンド電圧の変化（△ＶFB）を表した図面である。
図４Ｂを参照すれば、データ消去電圧を−６〜−１２Ｖ印加した場合、全体的にスタック２の試片のフラットバンド電圧差（絶対値）が最も小さく、本発明の実施例により製造したＯＮＡＨ試片のフラットバンド電圧差が最も大きいことが分かる。これは、図４Ａの結果と同じである。図４Ｂにより、小さな電圧を印加した場合に、本発明の実施例によるメモリ素子の場合、十分なフラットバンド電圧またはフラットバンドの移動が大きいために、データを十分に消去できることが分かる。結果的に、従来技術によるメモリ素子より相対的にデータ消去時間も短くなる。
【００４２】
図４Ｃは、図４Ａおよび図４Ｂで、好ましい結果の出たＯＮＡＨ試片とスタック１試片とに対し、データ維持時間（Ｒｅｔｅｎｔｉｏｎ  Ｔｉｍｅ）特性を調べた結果を表したグラフである。
図４Ｃを参照すれば、データ維持時間（分）に対するフラットバンド電圧（Ｖ）の大きさ変化が初期には類似して保持されることが分かる。しかし、約１０年になる情報維持時間に該当する部分では、ＯＮＡＨ試片のフラットバンド電圧差は約１．９Ｖである一方、従来技術によって製造されたスタック１試片の場合、約１．１Ｖであることが分かる。すなわち、ＯＮＡＨ試片がスタック１試片に比べて７０％以上のフラットバンド電圧差を表すようになることが分かる。かかる結果によって、本発明の実施例により製造されたＯＮＡＨ試片が従来技術により製造されたスタック１試片に比べてリテンション特性にはるかに優れることが分かる。
【００４３】
前記の説明で多くの事項が具体的に記載されているが、それらは発明の範囲を限定するものとするより、望ましい実施例の例示として解釈されるべきである。例えば、本発明が属する技術分野で当業者ならば、電荷保存層２４上に他の第３の高誘電率を有した誘電体層をさらに備えることもできる。従って、本発明の範囲は、説明された実施例によって定められるのではなく、特許請求の範囲に記載された技術的思想により定められるものである。
【産業上の利用可能性】
【００４４】
本発明の多層の誘電体層を有するメモリ素子およびその製造方法は、データの保存（記録）および消去速度を短縮し、データリテンション時間を向上させた多層の誘電体層を有するメモリ素子およびその製造方法に関わる技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００４５】
【図１Ａ】従来技術による一般的なソノスメモリ素子を表した図面である。
【図１Ｂ】従来技術による一般的なソノスメモリ素子を表した図面である。
【図２】本発明による多層の誘電体層を有するメモリ素子を表した図面である。
【図３Ａ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｂ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｃ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｄ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｅ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｆ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｇ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図３Ｈ】本発明による多層の誘電体層を有するメモリ素子の製造方法を表した図面である。
【図４Ａ】本発明による多層の誘電体層を有するメモリ素子の特性を表したグラフである。
【図４Ｂ】本発明による多層の誘電体層を有するメモリ素子の特性を表したグラフである。
【図４Ｃ】本発明による多層の誘電体層を有するメモリ素子の特性を表したグラフである。
【符号の説明】
【００４６】
２１    半導体基板
２２ａ  第１不純物領域
２２ｂ  第２不純物領域
２３    トンネリング酸化層
２４    電荷保存層
２５    第１誘電体層
２６    第２誘電体層
２７    ゲート電極層
【図１Ａ】
2005311379.tif 000004
【図１Ｂ】
2005311379.tif 000005
【図２】
2005311379.tif 000006
【図３Ａ】
2005311379.tif 000007
【図３Ｂ】
2005311379.tif 000008
【図３Ｃ】
2005311379.tif 000009
【図３Ｄ】
2005311379.tif 000010
【図３Ｅ】
2005311379.tif 000011
【図３Ｆ】
2005311379.tif 000012
【図３Ｇ】
2005311379.tif 000013
【図３Ｈ】
2005311379.tif 000014
【図４Ａ】
2005311379.tif 000015
【図４Ｂ】
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【図４Ｃ】
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