(57)【要約】【課題】  高速なタンデム型プリントエンジンの制御において、スプール用のメモリを必要とせず、且つ印字領域と帰線期間でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げリアルタイム処理が実現できるような、ローコストの印字制御装置を提供する。【解決手段】  特徴的な干渉バッファ手段と、印字領域／帰線期間のそれぞれでＤＭＡ優先順位及びＤＭＡバースト長を可変にできる、メモリ制御手段及びビデオ制御手段により構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
書き込みがシステムロック同期で、読み出しがビデオロック同期で動作し、ビデオ出力のためのＤＭＡアクセスがプリントエンジンの印字出力と非同期関係になる、１ライン分のＶｉｄｅｏデータが格納可能なプレーン独立な干渉バッファ手段と、印字領域および帰線期間のそれぞれで、ビデオ出力のためのＤＭＡ優先順位を可変にでき、内部にＤＭＡリクエストを複数個保持できるキューを持つメモリ制御手段と、印字領域および帰線期間のそれぞれでビデオ出力のためのＤＭＡバースト長を可変にでき、内部のカウンタにより印字領域と帰線期間が判別可能なビデオ制御手段により構成される事を特徴とする印字制御装置。
【請求項２】
印字領域中のＤＭＡ優先順位を下げ、帰線期間中のＤＭＡ優先順位を上げる事ができ、優先順位を上げると、内部のキューに保持されたＤＭＡリクエストを連続で処理する事が可能なメモリ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【請求項３】
印字領域中のＤＭＡバースト長を小さく、帰線期間中のＤＭＡバースト長を大きくする事が可能なビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【請求項４】
ＹＭＣＫ各プレーン毎に印字領域および帰線期間を管理し、それぞれのプレーンでＤＭＡ優先順位およびＤＭＡバースト長を切替可能にできるビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【請求項５】
複数プレーンの印字出力処理が並行に行われている時のみ、該当するプレーンの印字領域および帰線期間を管理し、それぞれのプレーンでＤＭＡ優先順位およびＤＭＡバースト長を切替可能にできるビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録紙の搬送ベルトに沿ってＹＭＣＫの静電記録ユニットを配置したタンデム型のプリントエンジンに対して、ビデオ信号を送出する印字制御装置に関するものである。
【背景技術】
【０００２】
タンデム型のプリントエンジンを用いるものとして特開２００１−４７６７７、特開２００２−９１７１７が知られている。又、従来、タンデム型のプリントエンジンに対してビデオ信号を送出する際の印字制御としては、Ｈｏｓｔ  Ｃｏｍｐｕｔｅｒから転送された入力情報から、ＣＰＵがプレーン毎の描画コマンドリストを作成し、それをハードウェアでＢｉｔＭａｐデータに変換し、圧縮した上でＲＡＭ上に再格納し、それをプレーン毎に独立で伸張しながらＰ／Ｓ変換していくよう構成されている（図８における（１）の場合）。
【０００３】
また、印字出力が高速なタンデム型のプリントエンジンでは、上記のようにプレーン毎に独立でＰ／Ｓ変換するようなリアルタイム処理が不可能な場合、圧縮したＢｉｔＭａｐデータをＰａｇｅレベルで別途用意したＧｒａｆｉｃ用メモリにスプールするよう構成されている（図８における（２）の場合）。
【０００４】
また、ビデオ制御部の動作が、印字領域中にビデオ出力のためのＰ／Ｓ変換をある画素数だけ行い、内部のＦＩＦＯがＨａｌｆを切ると、メモリ制御部に対しそのＨａｌｆ分の画素数に相当するデータをＤＭＡリクエストとして要求し、その間に残りのＨａｌｆをＰ／Ｓ変換してビデオ出力しそれを繰り返す事により印字出力するよう構成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例では、図８における（１）のような場合、先述したようにスプール用のメモリ無しでは、Ｍａｉｎ＿ＲＡＭに接続されるバスの動作率が高すぎて、高速なタンデム型プリントエンジンのリアルタイム処理が不可能であるという欠点があった。これを改善するためには、Ｍａｉｎ＿ＲＡＭのリード／ライトに係る時間を短縮する。すなわちＭａｉｎ＿ＲＡＭの転送レートを上げる必要があるのだが、これを実現するためにはＡＳＩＣの動作周波数を向上させなければならず、システムのコストアップ及び基板レベルでの評価が複雑になるという欠点があった。
【０００６】
また、図８における（２）のような場合、確かに高速なタンデム型プリントエンジンの制御にも対応可能ではあるが、別途スプール用としてかなりの容量のＲＡＭ（多階調（４ｂｉｔ）データとすれば、４プレーン分必要なので、最低でも６４ＭＢｙｔｅ、圧縮率が２５％としても１６ＭＢｙｔｅ）が必要となり、やはりシステムのコストアップになるという欠点があった。
【０００７】
また、いずれの場合でもビデオ制御部は印字領域中にプリントエンジンのビデオ出力速度に同期して、ＤＭＡリクエストを発生するので、印字領域中はビデオ制御部のＤＭＡアクセスに係るバス専有率が極端に上がり、逆に帰線期間中はビデオ制御部のＤＭＡアクセスが発生しない事になり、リアルタイム処理を実現するにあたり、メモリアクセスの効率が悪いという欠点があった。
【０００８】
したがって本発明の目的は、高速なタンデム型プリントエンジンの制御においても、スプール用のメモリを必要とせず、且つ印字領域と帰線期間でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げリアルタイム処理が実現できるような、ローコストの印字制御装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明は、書き込みがシステムロック同期で、読み出しがビデオロック同期で動作し、ビデオ出力のためのＤＭＡアクセスがプリントエンジンの印字出力と非同期関係になる、１ライン分のＶｉｄｅｏデータが格納可能なプレーン独立な干渉バッファ手段と、印字領域および帰線期間のそれぞれで、ビデオ出力のためのＤＭＡ優先順位を可変にでき、内部にＤＭＡリクエストを複数個保持できるキューを持つメモリ制御手段と、印字領域および帰線期間のそれぞれでビデオ出力のためのＤＭＡバースト長を可変にでき、内部のカウンタにより印字領域と帰線期間が判別可能なビデオ制御手段を含むことを特徴とする。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、特徴的な干渉バッファ手段、メモリ制御手段およびビデオ制御手段により構成される事で、スプール用のメモリを必要とせず、且つ印字領域と帰線期間でビデオ制御部のＤＭＡアクセスを分散させ、メモリアクセスの効率を上げリアルタイム処理が実現できるので、高速なタンデム型プリントエンジンの制御もローコストなシステムで達成できるという効果がある。
【発明を実施するための最良の形態】
【００１１】
（実施例１）
図１は本印字制御装置の特徴を最もよく表す図面であり、同図に於いて１０１は外部機器及び素子に対するアクセス制御全般を行い、且つ画像処理機能も含む高集積回路であるＡＳＩＣ、１０２はＲＯＭ１０３上の制御プログラムに基づき、内部メインバス１１６に接続される各種デバイスとのアクセスを総括的に制御するＣＰＵ、１０３はＣＰＵ１０２の制御プログラムや、印字出力情報の生成の際に使用するフォントデータを格納している読み出し可能な記憶装置であるＲＯＭ、１０４はＣＰＵ１０２の主メモリ、ワークエリアとして機能し、且つ印字出力情報の展開領域にも使用する読み書き可能な記憶装置であるＭａｉｎ＿ＲＡＭ、１０５はＨｏｓｔ  Ｃｏｍｐｕｔｅｒ１０６が供給される入力情報（これはＭａｉｎ＿ＲＡＭ１０４に格納）を、描画制御部１１３で解析／処理し、その結果作成されるバンド単位の画像情報の展開領域として使用する読み書き可能な記憶装置であるＢａｎｄ＿ＲＡＭである。ここで、Ｍａｉｎ＿ＲＡＭ１０４とＢａｎｄ＿ＲＡＭ１０５をあえて別々に記載したのは、本発明がタンデム型のプリントエンジン制御に関するものであり、各々のＲＡＭに接続されるバスを分ける事で並列処理が可能となり、高速な印字出力に対応できる事を意識したためである。もちろん、これらをＭａｉｎ＿ＲＡＭ１０４にまとめて構成しても本発明の実現に支障がないのは言うまでもない。
【００１２】
１０６はＩＥＥＥ１２８４、ＵＳＢ等所定の外部インターフェースを介して本印字制御装置と接続され、各種アプリケーションの記録情報を送出するＨｏｓｔ  Ｃｏｍｐｕｔｅｒ（もちろん外部インターフェースとしては、ＬＡＮ等のネットワークを介する処理でも有効）、１０７は本印字制御装置が出力するビデオ信号を基に記録媒体である記録紙にＹＭＣＫ各色独立に画像形成するプリントエンジン、１０８はＣＰＵ１０２と各種デバイス間のアクセスを制御するＣＰＵ制御部、１０９はＨｏｓｔ  Ｃｏｍｐｕｔｅｒ１０６との通信制御及び入力情報の処理を行うＩ／Ｆ制御部、１１０はＲＯＭ１０３へのアクセス全般を制御するＲＯＭ制御部、１１１はＭａｉｎ＿ＲＡＭ１０４へのアクセス全般を制御し、且つ各種デバイスからのＤＭＡアクセスの調停機能をもつＭＲＡＭ制御部、１１２はＢａｎｄ＿ＲＡＭ１０５へのアクセス全般を制御し、且つ各種デバイスからのＤＭＡアクセスの調停機能をもつＢＲＡＭ制御部、１１３はＭａｉｎ＿ＲＡＭ１０４上に構成された描画コマンドリストから各種ＢｉｔＭａｐデータを作成し、それを指定位置及び指定論理でＢａｎｄ＿ＲＡＭ１０５に描画する制御全般を行う描画制御部、１１４はＹＭＣＫ各色独立にＭａｉｎ＿ＲＡＭ１０４上に格納されている圧縮された印字データから、プリントエンジン１０７に出力するシリアルなビデオ信号の生成を行い、且つプリントエンジンとの通信制御も行うＶｉｄｅｏ制御部である。
【００１３】
ここで、Ｖｉｄｅｏ制御部１１４が読み込む印字データは、圧縮器１１５を通してＭａｉｎ＿ＲＡＭ１０４上に格納しても、描画制御部１１３が描画したＢａｎｄ＿ＲＡＭ１０５のデータそのままでも、どちらでも対応可能である１１５はタンデム型プリントエンジン制御のために、ＹＭＣＫ各色の印字データを多階調（４ｂｉｔ）で格納するＭａｉｎ＿ＲＡＭ１０４及びＢａｎｄ＿ＲＡＭ１０５の容量が増加するのでローコストなシステムを提供できないので、これを回避するため、ＪＢＩＧ等のアルゴリズムを用いて印字データを一旦圧縮してＭａｉｎ＿ＲＡＭ１０４上に格納するための圧縮器、１１６はＣＰＵ制御部１０８及び各種デバイスが接続されＣＰＵアクセスに基づくデータ及びＭａｉｎ＿ＲＡＭ１０４に対するＤＭＡアクセスに基づくデータを流すための内部メインバス、１１７はＢＲＡＭ制御部１１２及び各種デバイスが接続され、Ｂａｎｄ＿ＲＡＭ１０５に対するＤＭＡアクセスに基づくデータを流すためのＢａｎｄ＿ＤＭＡバスである。
【００１４】
また、図２は本発明の特徴となるＶｉｄｅｏ制御部１１４の内部構成図であり、同図に於いて２０１はＤＭＡアクセスのターゲットとなるＭａｉｎ＿ＲＡＭ１０４もしくはＢａｎｄ＿ＲＡＭ１０５との間のデータ受け渡しに関する制御を行い、且つＣＰＵ１０２との間で内部レジスタの制御も行うＤＭＡ制御部、２０２，２０３，２０４，２０５はＤＭＡ制御部２０１に取り込まれた圧縮後の印字データとＹＭＣＫ各色独立に取り込み、ＪＢＩＧ等のアルゴリズムを用いて伸張し、各々に接続される干渉バッファ部に書き込むための伸張器１，２，３，４、２０６，２０７，２０８，２０９は伸張器からの書き込みとビデオ発生器からの読み出しを別々に管理し、且つ多階調（４ｂｉｔ）の印字データでも主走査方向１ライン分は格納可能な干渉バッファ部１，２，３，４、２１０，２１１，２１２，２１３は干渉バッファ部に格納された印字データからプリントエンジン１０７に出力するシリアルなビデオ信号をＹＭＣＫ各色独立に生成し、且つ記録紙上の画像形成位置を合わせるためにプリントエンジン１０７との間でタイミング制御を行うビデオ発生器１，２，３，４である。もちろん伸張器が、伸張アルゴリズムをパスしてＢａｎｄ＿ＲＡＭ１０５からのデータをそのまま干渉バッファ部に書き込んでも、システム側の負荷は増加するが、各々のビデオ発生器が本発明に基づきビデオ信号を生成する事が可能なのは言うまでもない。
【００１５】
次に、上記構成に基づいて、本発明の実施例の動作を説明する（図７フローチャート参照）。
【００１６】
まず、本印字制御装置が印字データを出力するにあたり、ＣＰＵ１０２はＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２に対して、Ｖｉｄｅｏ制御部１１４のＤＭＡリクエストが他のデバイスからのリクエストと競合した場合に、どれだけ連続で処理できるか、すなわちＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位をどれだけ上げられるかを、印字領域、帰線期間のそれぞれで設定する。設定方法としては、ＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２内に、Ｖｉｄｅｏ制御部１１４がＹＭＣＫ各プレーン毎に管理したＤＭＡリクエストを複数個格納できるようなキューを持ち、他のデバイスからのリクエストと競合しても、キューにリクエストが複数個格納されている場合にはそれを優先的に処理できる構造とする。そして、帰線期間中は干渉バッファ部１，２，３，４からのビデオＰ／Ｓ変換出力が発生しないので、その期間中は他のデバイスからのリクエストをペンティングして、Ｖｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位を上げるようにする。すなわち、帰線期間中にできるだけＶｉｄｅｏ制御部の発生するＤＭＡリクエストを処理し、干渉バッファ部１，２，３，４にデータを格納しておき、印字領域に入った際にタンデム型のプリントエンジンの高速なビデオ出力に対応可能とする。一方、印字領域中は干渉バッファ部１，２，３，４に既に格納されているデータをビデオ出力のために、干渉バッファ部の先頭アドレスからＰ／Ｓ変換する一方、帰線期間中に格納終了したアドレスから継続して干渉バッファ部に引き続き格納していく。ただし印字領域中のＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位が帰線期間中と一緒だと、逆に優先順位を下げられたＣＰＵ１０２のアクセスや描画制御部１１３、あるいはその他のデバイスのＤＭＡアクセスのパフォーマンスが悪くなるので、総合的にバス専有率を平均化するために、印字領域中のＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位は下げる。
【００１７】
上記の要領で、ＭＲＡＭ制御部／ＢＲＡＭ制御部にＤＭＡ優先順位を設定する一方、更にＣＰＵ１０２はＶｉｄｅｏ制御部１１４に対しても、１回のＤＭＡリクエストで取り込めるワード数（以下ＤＭＡバースト長とする）の設定を印字領域、帰線期間のそれぞれで設定する。先述のＤＭＡ優先順位の設定と同様に、帰線期間中にできるだけ干渉バッファ部にデータを格納したいので、ＤＭＡバースト長を大きくし、逆に印字領域中はＤＭＡバースト長を小さくする。
【００１８】
以上のように、ＤＭＡ優先順位／ＤＭＡバースト長をプリントエンジン１０７の印字領域及び帰線期間でそれぞれ設定する訳だが、この際に各々のデバイス処理のリアルタイム性を合わせて考慮する必要があり、Ｖｉｄｅｏ制御部１１４のＤＭＡ優先順位を上げた場合もしくはＤＭＡバースト長を大きくした場合に、ＣＰＵ１０２のアクセスや描画制御部１１３、あるいはその他のデバイスのＤＭＡアクセスの救済手段も含む必要があるのは言うまでもない。ただし、本発明を説明する際に、この項目の重要性は小さいので詳細説明は省く。
【００１９】
次に、タンデム型のプリントエンジンの印字制御に合わせて、ＹＭＣＫ各プレーン毎にＤＭＡ制御部１１４のシーケンサに起動をかける（これ以降の動作については各プレーン同等の動作をするので、ここでは先頭プレーンのみに関して代表で説明する。）
そして、プリントエンジン１０７から副走査同期信号である／ＴＯＰ信号が入力されるとＶｉｄｅｏ制御部１１４内のビデオ発生器１２１０の副走査カウントが動作し、ＴＯＰマージンのカウントを開始するが、この時にＤＭＡ制御部２０１は干渉バッファ部１２０６を埋めるために、ＭＲＡＭ制御部１１１にＤＭＡリクエストを発生する。このＴＯＰマージン期間のＤＭＡ優先順位／ＤＭＡバースト長の設定は印字領域／帰線期間どちらの設定でも問題ないが、本実施例では、その他のデバイスのパフォーマンスを上げるために印字領域の設定とする。ＴＯＰマージン期間は一般的に数十ライン以上は必要とするので、この間に干渉バッファ部１２０６をＦｕｌｌにするのは全く問題ない。
【００２０】
そして、副走査カウントが有効印字領域に入ると、ビデオ発生器１２１０は干渉バッファ部１２０６に格納されたデータを先頭アドレスからＲｅａｄして、ビデオ出力のためのＰ／Ｓ変換を開始する。プリントエンジン１０７に対して、１ライン分のＶｉｄｅｏデータの出力が終了した時点で、当然干渉バッファ部２０６はＥｍｐｔｙとなり、且つ、ビデオ発生器１２１０は帰線期間中である事を示すＢｌａｎｋ  Ｃｙｃｌｅ信号をＯＮとする（図３参照）。このＢｌａｎｋ  Ｃｙｃｌｅ信号のＯＦＦ→ＯＮの変化をみて、先述したＣＰＵ１０２があらかじめ設定した帰線期間の設定に切替えて、ＭＲＡＭ制御部／ＢＲＡＭ制御部はＤＭＡ優先順位を上げて動作し、Ｖｉｄｅｏ制御部１１４はＤＭＡバースト長を大きくして動作する。
【００２１】
上記設定に切替えた事で、Ｖｉｄｅｏ制御部１１４は印字領域の設定の時よりも、メモリ制御部内のキューを効率的に使用できるので、複数プレーンが同時動作していても、バス専有率を一時的に上げる事ができるので、ＤＭＡアクセスの転送レートが向上し、干渉バッファ部１２０６へのデータ格納スピードも早くなる。つまり、印字領域中に干渉バッファ部１２０６からデータをＲｅａｄするのに、リアルタイム性が必要なくなり、帰線期間に格納したデータは全て印字出力のマージンとなり得る。
【００２２】
このようにして、帰線期間中にできるだけ干渉バッファ部１２０６に先頭アドレスからデータを格納し、次ラインの水平同期信号である／ＢＤＣ信号が入力され、ビデオ発生器１２１０の主走査カウントが印字領域の左端に来るまで、上記設定で動作を継続する。
【００２３】
そして、次ラインの印字領域に入った時点（図４で言うと（３）に相当）でＢｌａｎｋ  Ｃｙｃｌｅ信号をＯＦＦし、印字領域の設定に戻して、ＭＲＡＭ制御部／ＢＲＡＭ制御部はＤＭＡ優先順位を下げて動作し、Ｖｉｄｅｏ制御部１１４はＤＭＡバースト長を小さくして動作する。尚、Ｂｌａｎｋ  Ｃｙｃｌｅ信号をＯＦＦするタイミングは、各プレーン毎の出力画像に合わせたＦｌｅｘｉｂｉｌｉｔｙな値でも構わないし、各プレーンの水平同期信号が入力された時点（図３で点線記載）で固定しても、同等な効果が得られるのは言うまでもない。また、水平同期信号が入力して出力画像の左端までの任意位置を指定し、すなわちビデオ発生器１２０１の左マージンカウントの任意位置を指定して、そこでＢｌａｎｋ  Ｃｙｃｌｅ信号をＯＦＦする事ももちろん可能である。
【００２４】
上記設定に戻した事で、Ｖｉｄｅｏ制御部１１４は干渉バッファ部１２０６の残エリアへの格納（干渉バッファのＷＲ）と、先頭アドレスからのビデオ出力のためのＰ／Ｓ変換（干渉バッファからのＲＤ）を非同期で並列に行う。ここで、印字領域の設定に戻しても、干渉バッファの残エリアへの格納期間が１ライン分のビデオＰ／Ｓ変換時間よりも短くなるよう考慮するのは言うまでもない（そうでないと、プリントオーバーランが発生する）。そして、先に干渉バッファ部１２０６の全てのエリアへのデータ格納が終了し、その後で追いかける様に、１ライン分のＶｉｄｅｏデータ出力が終了する。
【００２５】
以上が印字領域中の１ラインあたりの本印字制御装置の動作になり、これを１ページ及びＪＯＢ全体に関して繰り返していく事になる。
【００２６】
以上説明したように、本実施例によればビデオ制御部内にプレーン独立な干渉バッファ部を設け、その書き込みと読み出しを非同期関係にし、且つ印字領域と帰線期間のそれぞれでＤＭＡ優先順位及びＤＭＡバースト長を切り替える事で、従来印字領域中に極端に上がっていた。Ｍａｉｎ＿ＲＡＭに対するビデオ制御部のＤＭＡアクセスによるバス専有率を分散させ、また、新たにページスプール用のＲＡＭを追加する必要がなくなり、結果的に高速なタンデム型プリントエンジンの制御をローコストで提供できるという効果がある。
【００２７】
（実施例２）
本実施例は実施例１のプレーン毎に印字領域／帰線期間を管理して、各々のビデオ発生器がＢｌａｎｋ  Ｃｙｃｌｅ信号を発生し、それによりＤＭＡ優先順位及びバースト長を切替えていたのに対し、図９に示すように複数プレーンの処理が並列に行われている期間のみＤＭＡ優先順位及びバースト長を切替えるものである。
【００２８】
本実施例によれば、ビデオ制御部の発生するＤＭＡリクエストが複数プレーンにまたがっている時のみ、該当するプレーンの印字領域／帰線期間の判別を行い、各々のビデオ発生器がＢｌａｎｋ  Ｃｙｃｌｅ信号を発生するので、単一プレーンのみＶｉｄｅｏ制御部が動作している時は、印字領域の設定、すなわちＤＭＡ優先順位を下げて、ＤＭＡバースト長を小さくして動作するので、第１の実施例に比較してＣＰＵのアクセスや描画制御部あるいはその他のデバイスのＤＭＡアクセスがペンティングされる事なく処理でき、描画処理のパフォーマンスがアップするという効果がある。
【図面の簡単な説明】
【００２９】
【図１】本印字制御装置の構成図。
【図２】Ｖｉｄｅｏ制御部１１４の内部構成図。
【図３】Ｖｉｄｅｏ制御部１１４とプリントエンジン１０７間のタイミングチャート。
【図４】出力用紙における印字領域／帰線期間の定義。
【図５】干渉バッファ部１，２，３，４の内部構成図。
【図６】干渉バッファ部１，２，３，４への格納仕様。
【図７】本印字制御装置のフローチャート。
【図８】従来の印字制御装置の構成図。
【図９】実施例２におけるタイミングチャート。
【符号の説明】
【００３０】
１０１  ＡＳＩＣ
１０２  ＣＰＵ
１０３  ＲＯＭ
１０４  Ｍａｉｎ＿ＲＡＭ
１０５  Ｂａｎｄ＿ＲＡＭ
１０６  Ｈｏｓｔ  Ｃｏｍｐｕｔｅｒ
１０７  プリントエンジン
１０８  ＣＰＵ制御部
１０９  Ｉ／Ｆ制御部
１１０  ＲＯＭ制御部
１１１  ＭＲＡＭ制御部
１１２  ＢＲＡＭ制御部
１１３  描画制御部
１１４  Ｖｉｄｅｏ制御部
１１５  圧縮器
１１６  内部メインバス
１１７  ＢａｎｄＤＭＡバス
２０１  ＤＭＡ制御部
２０２，２０３，２０４，２０５  伸張器１，２，３，４
２０６，２０７，２０８，２０９  干渉バッファ部１，２，３，４
２１０，２１１，２１２，２１３  ビデオ発生器１，２，３，４
【図１】
2005119060.tif 000003
【図２】
2005119060.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005119060.tif 000008
【図７】
2005119060.tif 000009
【図８】
2005119060.tif 000010
【図９】
2005119060.tif 000011