(57)【要約】【課題】信頼性が高く、しかも生産性に優れた高密度実装型の半導体装置を得る。【解決手段】半導体チップ５０にその厚さの途中までの深さを有した溝２０が形成されている。半導体チップ５０は溝２０が形成されていない第１の半導体領域５０Ａ（半導体厚さｔ１）と、溝２０が形成されたことで第１の半導体領域５０Ａよりも薄くなった第２の半導体領域５０Ｂ（半導体厚さｔ２）とに分けられる。また、半導体チップ５０の第２の半導体領域５０Ｂを貫通するビアホール２１が形成されている。半導体チップ５０の裏面及びビアホール２１の側壁には絶縁層２２が被着されている。そして、ビアホール２１を通してパッド電極１１，１１に接続し、半導体チップ５０の裏面、即ち、第１の半導体領域５０Ａ及び第２の半導体領域５０Ｂ上に延びる配線層２３が形成されている。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１の半導体領域とこの第１の半導体領域よりも薄い第２の半導体領域を有する半導体チップと、
前記半導体チップの表面に形成された電極と、
前記半導体チップの前記第２の半導体領域を貫通する貫通孔と、
前記貫通孔の側壁及び前記半導体チップの裏面に形成された絶縁層と、
前記貫通孔を通して前記電極に接続され、前記半導体チップの裏面の前記絶縁層上に延びる配線層とを備えることを特徴とする半導体装置。
【請求項２】
前記貫通孔の側壁が前記半導体チップの裏面に対して傾斜していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記貫通孔の側壁が前記半導体チップの裏面に対して垂直であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体領域と前記第２の半導体領域との境界に存在する半導体段差の段差面が半導体チップの裏面に対して傾斜していることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記配線層上に導電端子を有することを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記半導体チップの表面に前記半導体チップを支持する支持体が接着されていることを特徴とする請求項１に記載の半導体装置。
【請求項７】
第１の半導体領域とこの第１の半導体領域よりも薄い第２の半導体領域を有する半導体チップと、
前記半導体チップの表面に配置された複数の電極と、
前記半導体チップの前記第２の半導体領域を貫通する複数の貫通孔と、
前記複数の貫通孔を通して前記複数の電極に接続され、前記半導体チップの裏面に延びる複数の配線層とを備えることを特徴とする半導体装置。
【請求項８】
前記第２の半導体領域を前記半導体チップのスクライブラインに沿って複数個設け、第２の半導体領域のそれぞれに少なくとも１つの貫通孔を設けたことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第２の半導体領域が前記半導体チップのスクライブラインを含む領域に設けられていることを特徴とする請求項７に記載の半導体装置。
【請求項１０】
表面に電極が形成された半導体基板を準備し、
前記半導体基板を貫通する貫通孔を形成する第１のエッチング工程と、
前記貫通孔の周辺領域を半導体基板の厚さの途中までエッチングする第２のエッチング工程と、
前記貫通孔が形成された半導体基板の裏面に絶縁層を被着する工程と、
前記貫通孔の底部の絶縁層を選択的にエッチングし、前記電極を露出する第３のエッチング工程と、
前記貫通孔を通して前記電極に接続され、前記半導体基板の裏面の前記絶縁層上に延びる配線層を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１のエッチング工程は、等方性エッチングにより行うこと特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記第１のエッチング工程は、異方性エッチングにより行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１３】
前記第２のエッチング工程は、等方性エッチングにより行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１４】
前記第２のエッチング工程は、異方性エッチングにより行うことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１５】
表面に電極が形成された半導体基板を準備し、
前記半導体基板の裏面の所定領域をその厚さの途中まで第１のエッチングする工程と、
エッチングされた前記所定領域内に前記半導体基板を貫通する貫通孔を形成する第２のエッチング工程と、
前記貫通孔が形成された半導体基板の裏面に絶縁層を被着する工程と、
前記貫通孔の底部の絶縁層を選択的にエッチングし、前記電極を露出する第３のエッチング工程と、
前記貫通孔を通して前記電極に接続され、前記半導体チップの裏面の前記絶縁層上に延びる配線層を形成する工程と、
前記半導体基板を複数の半導体チップに切断分離する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１６】
前記第１のエッチング工程は、等方性エッチングにより行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第１のエッチング工程は、異方性エッチングにより行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１８】
前記第２のエッチング工程は、等方性エッチングにより行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１９】
前記第２のエッチング工程は、異方性エッチングにより行うことを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項２０】
前記半導体基板の表面に支持体を接着する工程を備えることを特徴とする請求項１０又は請求項１５に記載の半導体装置の製造方法。
【請求項２１】
前記配線層上に導電端子を形成する工程を備えることを特徴とする請求項１０又は請求項１５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、半導体チップのパッケージング技術に関するものである。
【背景技術】
【０００２】
近年、三次元実装技術として、また新たなパッケージ技術として、ＣＳＰ（Chip Size Package）が注目されている。ＣＳＰとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージをいう。従来より、ＣＳＰの一種として、ＢＧＡ型の半導体装置が知られている。このＢＧＡ型の半導体装置は、半田等の金属部材からなるボール状の導電端子をパッケージの一主面上に格子状に複数配列し、パッケージの他の面上に搭載される半導体チップと電気的に接続したものである。
【０００３】
そして、このＢＧＡ型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
【０００４】
このようなＢＧＡ型の半導体装置は、側部に突出したリードピンを有するＳＯＰ（Small Outline Package）やＱＦＰ（Quad Flat Package）等の他のＣＳＰ型の半導体装置に比べて、多数の導電端子を設けることが出来、しかも小型化できるという長所を有する。このＢＧＡ型の半導体装置は、例えば携帯電話機に搭載されるデジタルカメラのイメージセンサチップとしての用途がある。
【０００５】
図１７は、従来のＢＧＡ型の半導体装置の概略構成を成すものであり、図１７（Ａ）はこのＢＧＡ型の半導体装置の表面側の斜視図である。また、図１７（Ｂ）はこのＢＧＡ型の半導体装置の裏面側の斜視図である。
【０００６】
このＢＧＡ型の半導体装置１０１は、第１及び第２のガラス基板１０２、１０３の間に半導体チップ１０４がエポキシ樹脂１０５ａ、１０５ｂを介して封止されている。第２のガラス基板１０３の一主面上、即ちＢＧＡ型の半導体装置１０１の裏面上には、ボール状端子１０６が格子状に複数配置されている。この導電端子１０６は、第２の配線１１０を介して半導体チップ１０４へと接続される。複数の第２の配線１１０には、それぞれ半導体チップ１０４の内部から引き出されたアルミニウム配線が接続されており、各ボール状端子１０６と半導体チップ１０４との電気的接続がなされている。
【０００７】
このＢＧＡ型の半導体装置１０１の断面構造について図１８を参照して更に詳しく説明する。図１８はダイシングラインに沿って、個々のチップに分割されたＢＧＡ型の半導体装置１０１の断面図を示している。半導体チップ１０４の表面に配置された絶縁膜１０８上に第１の配線１０７が設けられている。この半導体チップ１０４は樹脂１０５ａによって第１のガラス基板１０２と接着されている。また、この半導体チップ１０４の裏面は、樹脂１０５ｂによって第２のガラス基板１０３と接着されている。
【０００８】
そして、第１の配線１０７の一端は第２の配線１１０と接続されている。この第２の配線１１０は、第１の配線１０７の一端から第２のガラス基板１０３の表面に延在している。そして、第２のガラス基板１０３上に延在した第２の配線上には、ボール状の導電端子１０６が形成されている。
【０００９】
上述した技術は、例えば以下の特許文献１に記載されている。
【特許文献１】特許公表２００２−５１２４３６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述した半導体装置１０１において、第１の配線１０７と第２の配線１１０との接触面積が非常に小さいので、この接触部分で断線するおそれがあった。また、第１の配線１０７のステップカバレージにも問題があった。
【課題を解決するための手段】
【００１１】
本発明の主な特徴は以下の通りである。本発明の他の特徴は後述する実施形態において明らかにされる。
【００１２】
本発明の半導体装置は、第１の半導体領域とこの第１の半導体領域よりも薄い第２の半導体領域を有する半導体チップを備えている。この半導体チップの表面には電極が形成されている。また、半導体チップの第２の半導体領域を貫通する貫通孔が設けられ、この貫通孔の側壁及び半導体チップの裏面に絶縁層が形成されている。さらに、貫通孔を通して前記電極に接続され、半導体チップの裏面の絶縁層上に延びる配線層とを備えるものである。
【００１３】
また、本発明の半導体装置の製造方法は、表面に電極が形成された半導体基板を準備し、この半導体基板を貫通する貫通孔を形成する。この貫通孔の周辺領域を半導体チップの厚さの途中までエッチングする。そして、貫通孔が形成された半導体基板の裏面に絶縁層を被着する。貫通孔の底部の絶縁層を選択的にエッチングし、前記電極を露出する。この貫通孔を通して電極に接続され、半導体基板の裏面の絶縁層上に延びる配線層を形成する。このような工程を経た半導体基板を複数の半導体チップに切断分離するというものである。
【発明の効果】
【００１４】
本発明によって得られる主な効果をあげれば以下の通りである。本発明によれば、半導体チップの表面の電極に接続され、半導体チップに設けられた貫通孔を通してその裏面に延びた配線層の断線やステップカバレージの劣化を防止し、信頼性が高く、高密度実装が可能な半導体装置を得ることができる。特に、貫通孔は半導体チップの薄い領域に形成されるので、貫通孔のアスペクト比を実質的に下げることができる。これにより、貫通孔の側壁への絶縁層や配線層の被着が容易になり、この種の半導体装置の高信頼性化や生産性の向上に寄与することができる。
【発明を実施するための最良の形態】
【００１５】
まず、本発明の実施形態を説明する前に、その前提となる半導体装置の構造について図１及び図２を参照しながら説明する。図１は半導体ウエハー１００の平面図である。この半導体ウエハー１００（例えば、シリコンウエハー）は行列状に配置された複数の半導体集積回路装置を有しており、これらの半導体集積回路装置は行方向及び列方向に設けられた複数のスクライブラインＳＬによって区画されている。これらの半導体集積回路装置は、これらのスクライブラインＳＬに沿って切断分離され、複数の半導体チップ５０となるものである。そこで、以下の説明では、便宜上、切断分離前の半導体集積回路装置も半導体チップ５０と称するものとする。
【００１６】
図１の半導体ウエハー１００は、半導体チップ５０の裏面から見た図である。半導体チップ５０の裏面には、その端部に沿って複数の外部接続部５１が形成されている。これらの外部接続部５１は、この半導体チップ５０に設けられた電子デバイスや電子回路とプリント基板、リードフレーム、他の半導体チップ等の外部電気部品との電気的接続を得るための構造体であって、半導体チップ５０の裏面のどの領域に形成されていてもよい。
【００１７】
図２は、図１における２つの隣接した外部接続部５１（例えば、破線で囲まれた部分）を取り出して拡大した図面である。図２（ａ）はそれらの外部接続部５１の平面図、図２（ｂ）は図２（ａ）のＡ−Ａ線に沿った断面図である。これらの外部接続部５１を有した半導体チップ５０は、例えばＣＣＤイメージセンサ・チップであり、その表面には、ＢＰＳＧ膜等の層間絶縁層１０を介して、パッド電極１１が形成されている。このパッド電極１１の表面は、図示しないシリコン窒化膜等のパッシベーション膜で被覆されていてもよい。このパッド電極１１が形成された半導体チップ５０の表面には、例えばエポキシ樹脂から成る樹脂層１２を介して、半導体チップ５０の支持体である、透明あるいは半透明なガラス基板２００が接着されている。
【００１８】
なお、半導体チップ５０がＣＣＤイメージセンサ・チップである場合には、光を半導体チップ５０の表面まで透過させるために支持体は、透明あるいは半透明であることが必要であるが、そのような必要がない場合には支持体は不透明な材料で作成されていてもよい。また、支持体としてはテープ状のものでもよい。さらに、半導体チップ５０がある程度厚いためにこれを支持する必要がない場合には支持体はなくてもよい。
【００１９】
また、パッド電極１１に対応して、半導体チップ５０を貫通する貫通孔であるビアホール１３が形成されている。ビアホール１３の側壁は半導体チップ５０の裏面に対して傾斜している。半導体チップ５０の裏面及びビアホール１３の側壁には絶縁層１４が被着されている。
【００２０】
そして、ビアホール１３を通してパッド電極１１，１１に接続し、半導体チップ５０の裏面に延びる配線層１５が形成されている。配線層１５は絶縁層１４上に形成され、この絶縁層１４によって半導体チップ５０から電気的に絶縁されている。配線層１５はＡｌ等の金属をスパッタして形成するか、銅（Ｃｕ）等の金属をメッキすることによって形成することができる。配線層１５をスパッタ法で形成する際にはビアホール１３の側壁が傾斜している必要がある。その傾斜角度は好ましくは６０度〜７０度である。
【００２１】
上述した外部接続部５１の構造では、ビアホール１３の開口径が小さくなり、半導体チップ５０が厚いほど、ビアホール１３のアスペクト比が小さくなり、ビアホール１３内への絶縁層１４や配線層１５の形成が難しくなる。また、ビアホール１３の側壁が傾斜している場合には隣接する２つのビアホール１３，１３が接触したり、半導体チップ５０の裏面の隣接する２つの配線層１４，１４がショートするのを防止するために、隣接する２つのパッド電極１１，１１の間隔Ｌを広くする必要があるという制約があり、半導体チップ５０のサイズが大きくなるという問題もある。
【００２２】
そこで、そのような問題を解決した本発明の第１の実施形態について説明する。本実施形態においても、外部接続部５１の配置は図１に示された配置と同様である。図３は、図１における２つの隣接した外部接続部５１（例えば、破線で囲まれた部分）を取り出して拡大した図面である。図３（ａ）はそれらの外部接続部５１の平面図、図３（ｂ）は図３（ａ）のＢ−Ｂ線に沿った断面図である。この半導体装置が図２の半導体装置と異なる点は、半導体チップ５０にその厚さの途中までの深さを有した溝２０が形成されていることである。半導体チップ５０は溝２０が形成されていない第１の半導体領域５０Ａ（半導体厚さｔ１）と、溝２０が形成されたことで第１の半導体領域５０Ａよりも薄くなった第２の半導体領域５０Ｂ（半導体厚さｔ２）とに分けられる。
【００２３】
そして、半導体チップ５０の第２の半導体領域５０Ｂを貫通するビアホール２１が形成されている。半導体チップ５０の裏面及びビアホール２１の側壁には絶縁層２２が被着されている。そして、ビアホール２１を通してパッド電極１１，１１に接続し、半導体チップ５０の裏面、即ち、第１の半導体領域５０Ａ及び第２の半導体領域５０Ｂ上に延びる配線層２３が形成されている。この実施形態によれば、ビアホール２１は、溝２０が形成されたことで第２の半導体領域５０Ｂに形成されるので、その深さが浅くなり、第２の半導体領域５０Ｂ上に延びる配線層２３の横方向の寸法が小さくなることに伴い、その分隣接する２つのパッド電極１１，１１の間隔Ｌ２も図２の間隔Ｌに比して狭くすることができる。これにより、半導体チップ５０のチップサイズも小さくできる。
【００２４】
また、ビアホール２１のアスペクト比も実質的に小さくなることから、ビアホール２１内への絶縁層１４や配線層１５の形成の容易となり、生産性向上、品質向上につながる。さらに、溝２０の側壁を傾斜させることで、配線層１５の段差被覆性も向上することができる。特に、溝２０の上端部Ｋの半導体端部を後述するウエットエッチング等によりラウンドさせることで配線層１５の段差被覆性をさらに向上することができる。
【００２５】
次に、本実施形態の半導体装置の製造方法について図面を参照しながら説明する。
図４に示すように、半導体ウエハー１００の一部である半導体チップ５０の表面には、図示しない半導体集積回路装置（例えば、ＣＣＤイメージセンサ）が形成されている。そして、その半導体チップ５０の表面には層間絶縁層１０を介してパッド電極１１が形成される。このパッド電極１１はアルミニウム、アルミニウム合金、または銅等の金属から成り、その厚さは１μｍである。パッド電極１１はスパッタ法を用いて形成することができる。
【００２６】
パッド電極１１が形成された半導体ウエハー１００の表面に例えばエポキシ樹脂から成る樹脂層１２を塗布する。そして、この樹脂層１２を介して、半導体ウエハー１００の表面にガラス基板２００を接着する。このガラス基板２００は半導体ウエハー１００の支持体、もしくは保護体として機能するが、前述のように、そのような支持体は必ずしも接着しなくてもよい。そして、このガラス基板２００が接着された状態で、半導体ウエハー１００の裏面の機械的研磨、いわゆるバックグラインドを行い、その厚さを１００〜１５０μｍに薄く加工する。
【００２７】
尚、半導体ウエハー１００の裏面を機械的に研磨した後に、ウエットまたはドライエッチング処理により研磨面が滑らかになるように処理しても良い。また、そのような機械的研磨を行うことなく、ウエットまたはドライエッチング処理だけを行ってもよい。
【００２８】
そして、図５に示すように、半導体ウエハー１００を選択的にエッチングして、半導体ウエハー１００を貫通し、パッド電極１１の表面の層間絶縁層１０を露出するビアホール２１Ａを形成する。この例では、半導体ウエハー１００を等方性のドライエッチングまたはウエットエッチングによりエッチングすることで、ビアホール２１Ａの側壁を半導体ウエハー１００（半導体チップ５０）の裏面に対して傾斜させている。その傾斜角は配線層２３をスパッタ法で形成する場合には６０度〜７０度であることが好ましい。
【００２９】
ビアホール２１Ａの深さは半導体ウエハー１００の厚さと同じ１００〜１５０μｍとなる。ビアホール２２１Ａを形成するには、エッチングの他に、レーザービームを用いて半導体ウエハー１００に穴を開ける方法もある。このとき、ビアホール２１Ａはレーザービームのエネルギー密度等の制御によりその側壁が傾斜を有するように加工することができる。
【００３０】
次に、図６に示すように、ビアホール２１Ａ，２１Ａを囲む領域上に開口部を有するホトレジスト層ＰＲを形成し、このホトレジスト層ＰＲをマスクとして半導体ウエハー１００をその厚さの途中までエッチングする。尚、ホトレジスト層ＰＲの代わりにシリコン酸化膜等から成るハードマスクを用いても良い。これにより、半導体ウエハー１００の裏面に溝２０が形成される。このときのエッチングを等方性のドライエッチングまたはウエットエッチングとすることで、溝２０の側壁も傾斜を有するように加工される。さらに、溝２０の上端部Ｋの半導体端部がラウンドされ、配線層２３の段差被覆性が良好となる。
【００３１】
この溝２０が形成されることにより、比較的薄い第２の半導体領域５０Ｂに、浅いビアホール２１，２１が形成された構造が得られる。第１の半導体領域５０Ａの厚さｔ１は半導体ウエハー１００の厚さと同じ１００〜１５０μｍであり、第２の半導体領域５０Ｂの厚さｔ２は５０〜７０μｍであることが好ましい。上述した実施形態によれば、ビアホール２１Ａを形成した後に、溝２０を形成しているが、逆に溝２０を形成した後にビアホール２１Ａを形成してもよい。上述したような小さな径の開口を深く穿設するにはより時間がかかるため、後者の方が作業時間の短縮化が図れる。
【００３２】
次に、図７に示すように、半導体ウエハー１００の裏面の全面に絶縁層２２を被着する。絶縁層２２は例えば、ＣＶＤ法でシリコン酸化物を堆積することで形成することができる。ビアホール２１は浅く形成されているので、そのアスペクト比も小さくなり、ビアホール２１の側壁へのシリコン酸化物の堆積も容易に行うことができ、生産性が向上する。
【００３３】
次に、図８に示すように、ビアホール２１の底部上にある層間絶縁層１０及び絶縁層２２を選択的に除去する。具体的には例えば、ビアホール２１の底部に対応した開口を有するホトレジスト層（不図示）を形成し、このホトレジスト層をマスクとして層間絶縁層１０及び絶縁層２２をエッチングする。尚、ホトレジスト層の代わりにシリコン酸化膜等から成るハードマスクを用いても良い。
【００３４】
そして、図３に示すように、ビアホール２１を通してパッド電極１１，１１に接続し、半導体チップ５０の裏面、即ち、第１の半導体領域５０Ａ及び第２の半導体領域５０Ｂ上に延びる配線層２３を形成する。ビアホール２１の側壁は傾斜しているので、配線層２３はアルミニウム、アルミニウム合金のような金属をスパッタしてその側壁を被うように形成することができる。更に、耐腐食性向上のために、配線層の加工後に、Ｎｉ，Ａｕをメッキ形成してもよい。
【００３５】
配線層２３はメッキ法を用いても形成することができる。この場合は、銅（Ｃｕ）から成るシード層を無電解メッキにより半導体ウエハー１００の裏面の全面に形成する。その厚さは１μｍでよい。ビアホール２１の側壁が傾斜を有していれば、シード層の形成にもスパッタ法を用いることができる。そして、銅（Ｃｕ）の電解メッキを行うことで配線層２３を形成する。このとき、配線層２３を形成しない部分にはホトレジスト層を形成しておく。
【００３６】
このようにして形成した配線層２３上に、半田バンプのような導電端子を形成してもよい。この場合にはそこで、配線層２３上にＮｉ／Ａｕ等から成るバリアメタル層をスパッタ法で形成し、そのバリアメタル層上に導電端子を形成する。さらに配線層２３上には例えばソルダーマスク等の保護層を形成してもよい。
【００３７】
そして、図１のスクライブラインＳＬに沿って、半導体ウエハー１００を複数の半導体チップ５０に切断分離する。このスクライブ工程では、レーザービームを用いることができる。また、レーザービームを用いたスクライブ工程において、ガラス基板２００の切断面がテーパーを施すように加工することにより、ガラス基板２００の割れを防止することができる。
【００３８】
次に、本発明の第２の実施形態について図面を参照しながら詳細に説明する。図９に示すように、半導体ウエハー１００の一部である半導体チップ５０の表面に層間絶縁層１０を介してパッド電極１１が形成される。パッド電極１１が形成された半導体ウエハー１００の表面に例えばエポキシ樹脂から成る樹脂層１２を塗布する。そして、この樹脂層１２を介して、半導体ウエハー１００の表面にガラス基板２００を接着する。そして、このガラス基板２００が接着された状態で、半導体ウエハー１００の裏面の機械的研磨、いわゆるバックグラインドを行い、その厚さを１３０μｍに薄く加工する。ここまでは第１の実施形態と同様である。
【００３９】
そして、半導体ウエハー１００を選択的にエッチングして、半導体ウエハー１００を貫通し、パッド電極１１の表面の層間絶縁層１０を露出するビアホール３１Ａを形成する。この例では、半導体ウエハー１００に対して異方性ドライエッチングを施すことで、ビアホール３１Ａの側壁を半導体ウエハー１００（半導体チップ５０）の裏面に対して垂直に立たせている。ビアホール３１Ａの深さは半導体ウエハー１００の厚さと同じ１３０μｍとなる。
【００４０】
次に、図１０に示すように、ビアホール３１Ａ，３１Ａを囲む領域上に開口部を有するホトレジスト層ＰＲ２を形成し、このホトレジスト層ＰＲ２をマスクとして半導体ウエハー１００をその厚さの途中までエッチングする。これにより、半導体ウエハー１００の裏面に溝３０が形成される。このときの異方性のドライエッチングを施すことで、溝３０の側壁も垂直に立たせるように加工される。
【００４１】
この溝３０が形成されることにより、比較的薄い第２の半導体領域５１Ｂに、浅いビアホール３１，３１が形成された構造が得られる。第１の半導体領域５１Ａの厚さｔ１は半導体ウエハー１００の厚さと同じ１３０μｍであり、第２の半導体領域５０Ｂの厚さｔ２は７０μｍであることが好ましい。上述した実施形態によれば、ビアホール３１Ａを形成した後に、溝３０を形成しているが、逆に溝３０を形成した後にビアホール３１Ａを形成してもよい。上述したような小さな径の開口を深く穿設するにはより時間がかかるため、後者の方が作業時間の短縮化が図れる。
【００４２】
次に、図１１に示すように、半導体ウエハー１００の裏面の全面に絶縁層３２を被着する。絶縁層３２は例えば、ＣＶＤ法でシリコン酸化物を堆積することで形成することができる。ビアホール３１は浅く形成されているので、そのアスペクト比が小さくなり、ビアホール３１の側壁へのシリコン酸化物の堆積も容易に行うことができる。
【００４３】
次に、図１２に示すように、ビアホール３１の底部上にある層間絶縁層１０及び絶縁層３２を選択的に除去する。具体的には例えば、ビアホール３１の底部に対応した開口を有するホトレジスト層（不図示）を形成し、このホトレジスト層をマスクとして層間絶縁層１０及び絶縁層３２をエッチングする。
【００４４】
そして、図１３に示すように、ビアホール３１を通してパッド電極１１，１１に接続し、半導体チップ５０の裏面、即ち、第１の半導体領域５１Ａ及び第２の半導体領域５１Ｂ上に延びる配線層３３を形成する。配線層２３はメッキ法やＣＶＤ法を用いて形成することができる。
【００４５】
こうして、２つの隣接した外部接続部５１が得られる。なお、配線層３３上には半田バンプのような導電端子を形成してもよい。この場合にはそこで、配線層３３上にＮｉ／Ａｕ等から成るバリアメタル層をスパッタ法で形成し、そのバリアメタル層上に導電端子を形成する。さらに配線層３３上には例えばソルダーマスク等の保護層を形成してもよい。
【００４６】
そして、図１のスクライブラインＳＬに沿って、半導体ウエハー１００を複数の半導体チップ５０に切断分離する。このスクライブ工程では、レーザービームを用いることができる。また、レーザービームを用いたスクライブ工程において、ガラス基板２００の切断面が斜めになるように加工することにより、ガラス基板２００の割れを防止することができる。
【００４７】
次に、本発明の第３の実施形態について図面を参照しながら詳細に説明する。この実施形態は、第１及び第２の実施形態の外部接続部５１の配置、特にビアホール２１と溝２０との配置関係、ビアホール３１と溝３０との配置関係に関する。ここでは第１の実施形態の外部接続部５１を例として説明するが第２の実施形態の外部接続部５１についても全く同様に配置することができる。
【００４８】
図１４に示すように、複数の外部接続部５１が半導体ウエハー１００の半導体チップ５０の端部に沿って配置されている。そして、これらの外部接続部のビアホール２１は、一つに繋がった細長い溝２０が形成されている領域、即ち、薄い第２の半導体領域５０Ｂの中に形成されている。このような配置では、スクライブラインＳＬに沿って、第２の半導体領域５０Ｂに対して突出した第１の半導体領域５０Ａが長い帯状に形成される。
【００４９】
すると、半導体ウエハー１００をスクライブラインＳＬに沿って切断分離する際に、その衝撃により、この長い帯状の第１の半導体領域５０Ａにクラックが入ってしまうおそれがある。第１の半導体領域５０Ａにクラックが入ると、このクラックを通して水分等が外部接続部５１に浸入し、半導体チップ５０の信頼性を劣化させる。
【００５０】
そこで、図１５に示すように、互いに離間された複数の溝２０（第２の半導体領域５０Ｂ）を形成し、それぞれの溝２０（第２の半導体領域５０Ｂ）の中に、外部接続部５１のビアホール２１を１つ以上形成する。これにより、帯状の第１の半導体領域５０Ａは、その途中で第１の半導体領域５０Ａの本体と合流し、帯状の第１の半導体領域５０Ａの長さが短くなり、スクライブ時の衝撃の影響を受けにくくなることから、クラックの発生が極力防止される。
【００５１】
あるいは、図１６に示すように、半導体チップ５０の端部からスクライブラインＳＬを含む領域にわたって、幅広の溝２０（第２の半導体領域５０Ｂ）を形成してもよい。これにより、帯状の第１の半導体領域５０Ａが全く形成されなくなるので、クラックの発生が防止される。
【図面の簡単な説明】
【００５２】
【図１】半導体ウエハーの平面図である。
【図２】図１における２つの隣接した外部接続部５１の拡大図である。
【図３】本発明の第1の実施形態に係る半導体装置を示す図である。
【図４】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図５】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図６】本発明の第1の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図７】本発明の第1の実施形態に係る半導体装置の製造方法を説明する平面図である。
【図８】本発明の第1の実施形態に係る半導体装置及びその製造方法を説明する図である。
【図９】本発明の第２の実施形態に係る半導体装置及びその製造方法を説明する図である。
【図１０】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１１】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１２】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１３】本発明の第２の実施形態に係る半導体装置の製造方法を説明する断面図である。
【図１４】本発明の第３の実施形態に係る半導体装置の平面図である。
【図１５】本発明の第３の実施形態に係る半導体装置の平面図である。
【図１６】本発明の第３の実施形態に係る半導体装置の平面図である。
【図１７】従来の半導体装置を説明する図である。
【図１８】従来の半導体装置の断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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