(57)【要約】【課題】  自由な閾値電圧の設定が可能な原理構造を持つ二重ゲート電界効果トランジスタを提供する。【解決手段】基板１に対し起立した関係でソース7-1とドレイン7-2の間に設けられた縦型チャネル５と、このチャネル５内のキャリア走行方向とは直交する方向から当該チャネル５を一対で挟むゲート絶縁膜6-1，6-2と、これら一対のゲート絶縁膜6-1，6-2の各々を介してそれぞれがチャネル５に臨む計一対のゲート電極3-1，3-2とを有する二重ゲート電界効果トランジスタにおいて、一対のゲート電極3-1，3-2が、互いに異なる仕事関数Φ1，Φ2を有するようにする。【選択図】  図２  
2005174964.tif 000002
【特許請求の範囲】
【請求項１】
基板に対し起立した関係でソースとドレインの間に設けられた縦型チャネルと、該縦型チャネル内のキャリア走行方向とは直交する方向から該縦型チャネルを一対で挟むゲート絶縁膜と、これら一対のゲート絶縁膜の各々を介してそれぞれが該縦型チャネルに臨む計一対のゲート電極とを有する二重ゲート電界効果トランジスタにおいて、；
上記一対のゲート電極が、互いに異なる仕事関数を有すること；
を特徴とする二重ゲート電界効果トランジスタ。
【請求項２】
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート電極は互いに電気的に接続されていること：
を特徴とする二重ゲート電界効果トランジスタ。
【請求項３】
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート電極は互いに電気的に独立であること：
を特徴とする二重ゲート電界効果トランジスタ。
【請求項４】
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート絶縁膜の厚みが互いに異なっていること；
を特徴とする二重ゲート電界効果トランジスタ。
【請求項５】
請求項１記載の二重ゲート電界効果トランジスタであって；
上記一対のゲート電極の誘電率が互いに異なっていること：
を特徴とする二重ゲート電界効果トランジスタ。
【請求項６】
請求項１記載の二重ゲート電界効果トランジスタであって；
上記縦型チャネルは、上記キャリア走行方向と直交する方向の断面で見て三角形状をなし、上記一対のゲート絶縁膜の各々は、それぞれ該三角形状の対向する側面である斜面に接していること；
を特徴とする二重ゲート電界効果トランジスタ。
【請求項７】
請求項１から請求項６までのどれか一つに記載の二重ゲート電界効果トランジスタを複数用いて構成された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャリアの走行するチャネルを当該キャリア走行方向とは直交する方向からそれぞれゲート絶縁膜を介し、互いに電気的に接続しているか互いに電気的に独立な（互いに絶縁分離された）一対のゲートにより挟んで成る、いわゆる二重ゲート電界効果トランジスタの改良に関する。
【背景技術】
【０００２】
周知のように、MOS電界効果トランジスタの高集積化、高速化のため、素子としての個々のトランジスタの微小化を進めていくと、ソース・ドレインの接近に伴ってドレイン電界がソースにまで影響を及ぼすようになり、一般に短チャネル効果と総称される現象が現れて、デバイス特性を劣化させる。例えば閾値電圧の低下やゲート電圧に対するドレイン電流の立ち上がりの鈍り（サブスレッショルド係数の増大）を招いたり、ソース・ドレイン間のリーク電流を増大させたりする。
【０００３】
これに対し、薄いチャネル領域をキャリア走行方向とは直交する方向からそれぞれゲート絶縁膜を介し、互いに電気的に接続しているか電気的に独立な一対のゲートにより挟む構造にした、いわゆる“二重ゲート構造”にすれば、ドレイン電界を有効にシールドすることができ、短チャネル効果を抑制できる。実際、最近では、こうした二重ゲート電界効果トランジスタは最も微細化に適したトランジスタ構造と考えられており、種々の提案がなされている。
【０００４】
図25(A)〜(C)にはそうした従来例の一つが示されており、基板１上に形成された埋め込み絶縁膜２上には基板主面に対し起ち上がった薄い縦型チャネル５が設けられ、図25(A)のX-X方向であるキャリア走行方向と直交するY-Y方向に見て、当該縦型チャネル５の両側にはそれぞれゲート絶縁膜6-1，6-2を介し、ゲート電極3-1，3-2が臨んでいる。なお、図25(A)におけるX-X線に沿う断面端面図が図25(C)であり、これと直交するY-Y線に沿う断面端面図が図25(B)である。図示の場合は、一対のゲート絶縁膜6-1，6-2の外側にそれぞれ一つずつが位置する計一対のゲート電極3-1，3-2が、結局、縦型チャネル５の上部に設けられた絶縁膜４を渡し越す部分3cで互いに電気的に接続されているので、部材としては単一のゲート電極と見ることができる。一方、キャリア走行方向であるX-X方向には、縦型チャネル５を挟んでソース，ドレイン7-1，7-2が位置し、それぞれ縦型チャネル５に接続している。縦型チャネル５の当該“縦型”という形容詞は、当該チャネル５が基板１に対して起立した関係になっているために付けられているのであるが、以下の説明では特に必要のない限り、この形容詞は省略し、単にチャネルと呼ぶこともある。
【０００５】
こうした二重ゲート電界効果トランジスタ構造では、チャネル５の両側に設けられているゲート6-1，6-2が当該チャネル５を電気的にシールドすることになるため、ドレイン電界がソース7-1とチャネル領域界面の電位分布に与える影響を抑えることができ、短チャネル化に伴う閾値電圧の急激な低下とサブスレッショルド係数の急激な増加を防止することができる。しかし、こうした効果はあるものの、欠点もあって、このように薄いチャネルを持つことで微細化された場合にその特徴を発揮する二重ゲート電界効果トランジスタにおいては、CMOS回路で必須の作業となる閾値電圧を制御するのに、通常用いられるチャネル領域の不純物制御による方法は有効には使えなくなってしまう。こうした極薄いチャネル層を持つ微細化された二重ゲート電界効果トランジスタの場合、不純物のばらつきが問題となり、閾値電圧がばらついてしまうからである。
【０００６】
そこで、この点を解決するために、従来からも、例えば下記特許文献１に認められる、図26(A)〜(C)に示されるような構造の提案もあった。なお、予め述べておくと、本書の全文および添付図面の全図を通じ、同一の符号にて示される構成要素は同一ないし対応する構成要素を示し、他の個所ないし他の図面に即しての説明を適用できる場合には特に断らない限り、各図ごとに各構成要素に関して同様の説明を繰り返すのは避ける場合もある。しかるにまず、この図26に示す従来例の場合、基本的には図25に示した従来例構造と同様ではあるが、図26(A),(B)に示すように、一対のゲート絶縁膜6-1，6-2を介してそれぞれがチャネル５に臨み、周囲は埋め込み絶縁膜8-1，8-2で取り囲まれている計一対のゲート電極3-1，3-2が、互いに電気的に独立している点（互いに接続されてはおらず、絶縁分離状態にある点）で異なっている。そのため、例えば一方のゲート電極に固定バイアスを印加して置き、他方のゲート電極に独立に印加するバイアス電圧によってトランジスタを駆動するようなことができるし、この際に固定バイアスの値を変えるとトランジスタの閾値電圧が変わるので、閾値電圧の制御も可能となるのである。
【特許文献１】特開2002-270850号公報
【０００７】
また、図27に示すように、下記非特許文献１に認められる従来例もある。これは、ソース、ドレイン7-1，7-2間のチャネル５を縦型ではなくて“横型”とし、これを一対のゲート絶縁膜6-1，6-2を介しながら基板主面と平行な方向に伸びる一対の互いに独立な上下のゲート電極3-1，3-2で挟むようにした、いわゆるプレーナ型の構造における改良となっていて、上部のゲート電極3-1をn+(またはp+)ポリシリコン、下部のゲート電極3-2をp+(またはn+)ポリシリコンで構成し、つまり上下のゲート電極3-1，3-2に互いにフェルミ準位の異なるポリシリコンを用いることで、閾値電圧を制御可能とするべく図っている。
【非特許文献１】K. Suzuki et al, IEEE ED,Vol. 42, No.11,1995, pp.1940-1948  “EnhancedReChannel Transistors Grown by MOCVD”, Chang-Luen Wu他,      IEEETransactions on Electron Devices vol.43 No.2.(1996) 207）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図25に示した従来構造では、既に述べたように閾値電圧の制御ができない。対して、図26に示した従来構造では、一応、トランジスタの閾値電圧は制御できるものの、特性的には不十分な結果しか得られず、特にサブスレッショルド係数が急増する欠点がある。図27に示した横型チャネルを有する従来構造では、閾値電圧を制御可能にしたとは言っても、実際には用いるn+またはp+ポリシリコンのフェルミ準位は固定であるから、自由に制御できると言うことでは決してなく、また、構造的に見ても、自己整合二重ゲートの作製が極めて困難なプレーナ型であると言う欠点も持っている。
【０００９】
本発明はこうした従来例の持つ欠点を解消ないし緩和し、ある程度以上に自由な閾値電圧の設定が可能な原理構造を持つ二重ゲート電界効果トランジスタの提供を目的としてなされたものである。
【課題を解決するための手段】
【００１０】
本発明では上記目的を達成するために、基板に対し起立した関係でソースとドレインの間に設けられた縦型のチャネルと、このチャネル内のキャリア走行方向とは直交する方向から当該チャネルを一対で挟むゲート絶縁膜と、これら一対のゲート絶縁膜の各々を介してそれぞれがチャネルに臨む計一対のゲート電極とを有する二重ゲート電界効果トランジスタにおいて、当該一対のゲート電極が互いに異なる仕事関数を持つようにすることを提案する。
【００１１】
ここで、一対のゲート電極は互いに電気的に接続されていても良いが、そうではなく、互いに独立にする（互いに電気的に絶縁分離する）とより望ましい。
【００１２】
上記の構成に加え、本発明では一対のゲート絶縁膜が互いに異なる厚みを持つ構成も提案し、これに代えて、あるいはこれと共に、一対のゲート電極が互いに異なる誘電率を持つ構成も提案する。
【００１３】
本発明はまた、構造的改良としても、チャネルはキャリア走行方向と直交する方向の断面で見て三角形状をなし、一対のゲート絶縁膜の各々は、それぞれこの三角形状の対向する側面である斜面に接している構造も提案する。また、以上に述べたどれかの構成による二重ゲート電界効果トランジスタを複数用いた半導体集積回路も提案する。
【発明の効果】
【００１４】
本発明によると、一対のゲート電極が互いに異なる仕事関数を有しているので、例えそれら一対のゲート電極が互いに電気的に接続されている場合でも、製造時に設定した一対のゲート電極の仕事関数関係ないしはその差に応じ、所望の閾値電圧に設定できる。しかも、チャネルにイオン注入等でドーピングして閾値を制御することを考えると、チャネル寸法が微細化するに伴い、不純物のバラツキ等が問題となってくるが、本発明方法ではそのような惧れもなく、かつ、既述した従来例に認められたような、サブスレッショルド係数の増大と言う問題も解決できる。
【００１５】
さらに、一対のゲート電極を互いに電気的に独立させる本発明の特定の態様では、動作時においての閾値電圧制御を電気的に行うことも可能となる。例えば、一方のゲート電極を駆動電極として用い、他方のゲート電極に制御電位を与えるようにすれば、電界効果トランジスタのサブスレッショルド係数の急増を防止しながら閾値制御を電気的に制御できるようになり、必要とあれば、素子動作時においてのダイナミックな制御も可能となる。また、一般的に言えば、一対のゲート電極にあって仕事関数の低い方のゲート電極に固定バイアスを印加するような使い方では、その印加電位の如何によってドレイン電流を激減させ、ドレイン電流を強烈にシャットオフする等の使い方ができ、逆に仕事関数の高い方のゲート電極に固定バイアスを印加しての使用では、やはり印加電位の大きさに応じ、電流対電圧特性を平行にシフトできるので、閾値電圧の広範囲な制御が可能となる。これらの点は、以下に述べる、独立なゲート電極を持つ本発明の各実施形態において共通に言えることである。
【００１６】
上記に加え、本発明の特定の態様に従い、一対のゲート絶縁膜の厚みを互いに異ならせることも、あるいはまた一対のゲート絶縁膜の誘電率を互いに異ならせることも、上記の効果に付加されて、より細かな閾値電圧制御が可能となる。
【００１７】
構造的には、図27に示したようなプレーナ型ではなくて、縦型チャネルを用いているために、昨今の優秀な製造技術を有効に利用でき、例えばウェットエッチングで作製することができる結果、ドライエッチングを用いねばならない時のように、チャネルがプラズマによるダメージを受けるようなこともないし、チャネル表面に自己整合的に(111)面を発現させ、原子層オーダで平坦化することもできるため、チャネル表面のラフネンス散乱による移動度の低下が少ない、高性能な電界効果トランジスタとし得る。
【００１８】
もちろん、ソース、ドレイン及び両ゲート電極を同一主面に配置し得るので、デバイス間の配線が簡単となる。また、作製プロセスではチャネルを先に加工しておき、両ゲート電極を同じプロセスで加工することができるため、ソース、ドレイン領域と両ゲート電極を自己整合の関係で配置できる。これはまた、寄生容量と寄生ソース・ドレイン抵抗の変動によるデバイス性能の劣化を防止し得ることを意味する。
【００１９】
さらに、本発明の特定の態様に従い、縦型チャネルを三角形状にするということは、短チャネル効果をより良く抑えるのに効果がある。
【００２０】
そしてまた、二重ゲート電界効果トランジスタ構造における消費電力の低減にも本発明は寄与し得る。本発明は、閾値電圧をかなり自由に制御できる手段を提供するので、例えば二重ゲート電界効果トランジスタの動作に関し、必要時には閾値電圧を下げて高速動作を保証し、待機時は閾値電圧を挙げてオフ電流を下げ、もって非動作時の消費電力を大幅に下げる等と言うことも可能になる。従って、単体の素子としてはもちろんのこと、本発明の二重ゲート電界効果トランジスタを複数用いて構成された半導体集積回路でも、その性能はこれまでに比しても下がることはなく、寧ろ逆に向上しながら、なおかつ、消費電力は最適に抑えられるものとなる。従って本発明は実質的に、こうした半導体素子集積回路も提案するものである。
【００２１】
なお、一対のゲート電極を互いに独立にした場合、つまりはソース、ドレイン電極を含めて四端子素子として本発明の二重ゲート電界効果トランジスタを構成した場合、上述のように、閾値電圧制御のためだけに一対のゲート電極に印加する電位を調整するだけではなくて、新しい回路機能を付加できる可能性もある。いずれにしても、本発明によると、これまでのシリコン集積回路の発展を今後とも遅滞させることがないばかりか、逆にシリコン集積回路の新しい機能の発現を促す可能性も高く、半導体産業に計り知れない恩恵をもたらすことができる。
【発明を実施するための最良の形態】
【００２２】
図１(A)〜(C)には本発明の第一の実施形態に従う二重ゲート電界効果トランジスタの概略構成が示されている。図１(B)は図１(A)のY-Y線に沿う断面端面図、図１(C)は図１(A)中のX-X線に沿う断面端面図であるが、実は、この第一の実施形態は、各領域の配置関係や機械的な意味での構造等は、図25に即して既に説明した従来構造と同様であって良いものである。すなわち、基板１に対し起立した関係でソース7-1とドレイン7-2の間に設けられた縦型チャネル５を、当該縦型チャネル内のキャリア走行方向とは直交する方向から一対のゲート絶縁膜6-1，6-2で挟んでおり、これら一対のゲート絶縁膜6-1，6-2の上にはそれぞれゲート電極3-1，3-2が設けられていて、これらのゲート電極3-1，3-2もまた、対をなしている。ただし、これら一対のゲート電極3-1，3-2は、チャネル５上に形成されている絶縁膜４を渡し越す部分3cで互いに電気的に接続されているため、実際には一つの部材とも認められる。
【００２３】
しかるに、本発明を適用した結果、この第一の実施形態において、図25に示した従来例と根本的に異なっている点は、一方のゲート電極3-1の仕事関数Φ1と、他方のゲート電極3-2の仕事関数Φ2とが、互いに異なっている(Φ1≠Φ2)ことである。そのため、図25に示した従来例における既述の欠点が解消ないし緩和され、製造時におけるこれら一対のゲート電極3-1，3-2に与える仕事関数Φ1，Φ2の調整により、例え一対のゲート電極3-1，3-2が上記のように互いに電気的に接続され、個々に関して見込まれる閾値電圧や個々の電位は独立には調整できない状態であっても、サブスレッショルド係数の増加を招かない範囲で素子としての所望の閾値電圧を得ることができる。なお、このような仕事関数関係にするゲート電極3-1，3-2の材質は、既存材料から適当なものを相当程度の自由度を持って選ぶことができるし、後述の工程例におけるように、適当なるイオン注入技術を用いて構成することもできる。これらの点もまた、以下に述べる本発明の各実施形態において同様に言えることである。
【００２４】
図２(A)〜(C)には本発明の第二の実施形態に従う二重ゲート電界効果トランジスタの概略構成が示されている。同様に図２(B)は図２(A)のY-Y線に沿う断面端面図、図２(C)は図２(A)中のX-X線に沿う断面端面図であるが、この実施形態は、構造的には既に図26に即して述べた従来構造と同様であって良い。基板１に対し起立した関係でソース7-1とドレイン7-2の間に設けられた縦型チャネル５を、当該縦型チャネル内のキャリア走行方向とは直交する方向から一対のゲート絶縁膜6-1，6-2で挟んでおり、これら一対のゲート絶縁膜6-1，6-2の上にはそれぞれゲート電極3-1，3-2が設けられていて、それらが対を成している。しかし、図１に示す本発明実施形態とは異なり、これら一対のゲート電極3-1，3-2は互いに電気的に独立で、絶縁分離されたものとなっているため、個々のゲート電極に互いに異なる電位を印加することができる。図示の場合には、やはりチャネル５を始めとする各構成要素は埋め込み絶縁膜２上に形成されており、チャネル５の上部は絶縁膜４にて覆われている。
【００２５】
この第二の実施形態でも、本発明の趣旨に従い、一対のゲート電極3-1，3-2のそれぞれの仕事関数Φ1，Φ2は互いに異なるように設定されている。そのため、図26に示した従来構造による二重ゲート電界効果トランジスタの欠点は解消され、サブスレッショルド係数の増加を招かない範囲で所望の閾値電圧を得ることができるのみならず、当該一対のゲート電極3-1，3-2が互いに電気的に独立しているので、既に述べた効果に加え、例え動作時においても、要すればダイナミックに閾値電圧の電気的制御が可能となる。
【００２６】
図３(A)〜(C)には本発明の第三の実施形態に従う二重ゲート電界効果トランジスタの概略構成が示されている。これまでと同様、図３(B)は図３(A)のY-Y線に沿う断面端面図、図３(C)は図３(A)中のX-X線に沿う断面端面図であるが、構造的には図２に示した本発明第二実施形態における構造と同様である。従って構造上の説明は既に図２に即して説明した所を援用し、ここでは省略する。図２に示した実施形態と異なるのは、一対のゲート絶縁膜6-1，6-2の厚みt1，t2も互いに異なっていることで、図示の場合には、図中で左側のゲート絶縁膜6-1の厚みt1に対し、他方のゲート絶縁膜6-2の厚みt2の方が厚くなっている場合（t1＜t2）が例示されている。こうした実施形態では、一対のゲート電極3-1，3-2の仕事関数Φ1，Φ2の差と、一対のゲート絶縁膜6-1，6-2の厚みの差の兼ね合いで、閾値電圧調整のさらなる微調整が図れる。
【００２７】
こうした構造でも、図１，図２に即して述べた本発明実施形態の持つ効果はもちろん発揮されるが、以下、図４から図12までに即し、この図３に示す本発明二重ゲート電界効果トランジスタを作製する工程につき説明する。なお、他の実施形態も含めて、ここでは一応、縦型チャネル５はｎ型チャネルであることを想定しておくが、ｐ型チャネルであっても以下に挙げる各工程例は同様に適用することができる。また、図４から図12の各図において(A)図は図３中のY-Y線に沿う断面端面図に相当し、(B)図はX-X線に沿う断面端面図に相当する。
【００２８】
まず図４(A),(B)に示すように、シリコン基板１上に埋め込み酸化膜２とシリコン結晶層5aを持つSOI(Silicon-On-Insulator)ウエハを用意し、その表面に熱酸化でシリコン酸化膜を形成した後に、図５(A),(B)に示すように、そのシリコン酸化膜を例えば電子ビーム露光と反応性イオンエッチング(RIE：Reactive Ion Etching)で所望のパタンにパターニングしてドーピングマスク９を作製し、ソース領域7-1とドレイン領域7-2をドーピングにより形成する。
【００２９】
図６(A),(B)に示すように、ドーピングマスクを弗酸で除去してから、例えば酸化膜と窒化膜を連続的に堆積して絶縁膜４を形成し、電子ビーム露光でパターニングを行い、RIEで絶縁膜４からなるハードマスクを形成してから、結晶異方性ウェットエッチングあるいはRIEでチャネル５の右側に基板１に対して垂直なシリコン壁を作製する。このとき同時にソース領域7-1とドレイン領域7-2も片面側が整形される。この状態で、図７(A),(B)に示すように、最終的に相対的に厚いゲート絶縁膜となるゲート絶縁膜6-2を熱酸化あるいは化学気相成長法(CVD：Chemical Vapor Deposition)で形成する。このプロセスでは、実際にはソース、ドレイン7-1，7-2の各側面にもシリコン酸化膜が形成されるが、それは図示してない。
【００３０】
ここで、本発明の特定の態様に従い、最終的に形成される一対のゲート絶縁膜の互いの誘電率ε1，ε2をも変える場合には、この図７に示す工程でそれを行うこともできる。例えば同図(A)中に仮想線の矢印ｆで示すように、公知既存の斜め蒸着技術やスパッタ法等を用い、シリコン熱酸化膜とは異なる適当な絶縁材料、例えばHfSiON,HfAlSiON,La2O3等の絶縁材料に依る絶縁薄膜を重ねて形成すれば良い。ただし、このゲート絶縁膜6-2の実質的な誘電率変更工程は、ここでは行わずに、後述の図９に即して説明する工程中において行っても良い。もちろん、始めから所望の誘電率ε2の特定誘電材料をゲート絶縁膜6-2として付着させても良い。
【００３１】
次に、図８(A),(B)に示すように、例えば電子ビーム露光でレジストパタン10を形成する。ここでポイントとなるのは、レジストパタン10が既に形成した厚いゲート酸化膜6-2を覆い、かつ左側にチャネル厚（一対のゲート電極方向の厚み）分、広がっていることであり、そのために、このプロセスにおいてはナノスケールでの精密な位置合わせが必要となるが、このこと自体は、既存の技術をして十分に対処できる問題である。こうしたレジストパタン10を形成した後には、図９(A),(B)に示すように、絶縁膜４からなるハードマスクを形成し、結晶異方性ウェットエッチング或いはRIEでシリコン層をエッチングすることで、チャネル５の左側に垂直なシリコン壁を形成し、短時間の熱酸化で薄いゲート酸化膜を形成する。この工程において、先に図７(A)に即して述べた、どちらか一方、例えば厚い方のゲート絶縁膜6-2に対し、仮想線の矢印ｆで示すような、既述した適当な材料を付着させる誘電率変更工程を付与しても良い。もちろん、薄い方のゲート絶縁膜6-1に対する誘電率ε1の変更工程が必要な場合には、同様にこの工程にてチャネルを挟んで反対方向斜めからの適当なる誘電材料照射を行えば良い。
【００３２】
このようにして、図示の場合にはチャネル５の左側に薄いゲート酸化膜6-1が、右側に厚いゲート酸化膜6-2が形成されたなら、図10(A),(B)に示すように、ウエハ全面にゲート電極3-1，3-2となる電極材料3aを堆積する。適当な電極材料としては、ドープドポリシコンや、薄い高融点メタル膜とドープドポリシリコンを連続堆積して形成した複合膜等がある。しかるにここで、本発明の趣旨に従い、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせるために、次のような工程を付加する。
【００３３】
例えばゲート電極材料3aとしてポリシリコンを選び、図10中、まず仮想線の矢印Wpで示すように、当該ポリシリコン3aの堆積後、傾斜イオン注入法により、例えば燐を注入すると、薄いゲート絶縁膜6-1に接するゲート電極となる部分3-1と絶縁膜４の上方を渡し越す部分には当該燐が注入されるが、厚いゲート絶縁膜6-2に接する部分の近傍のゲート電極部分3-2は当該傾斜イオン注入の“影”となって燐が注入されずに残る。続いて今度は、仮想線の矢印Wbで示すように、チャネル５を挟んで反対方向からの傾斜イオン注入法により、例えば硼素を注入すると、厚いゲート絶縁膜6-2に接するゲート電極となる部分3-2と絶縁膜４の上方を渡し越す部分には当該硼素が注入されるが、薄いゲート絶縁膜6-1に接する部分3-1には注入されず、最初の段階で燐が注入されたままに残る。もちろん、この注入の順番は逆でも良いが、いずれにしても、このような工程で、互いに異なる仕事関数Φ1，Φ2を持つ一対のゲート電極3-1，3-2を予め形成でき、この場合には薄いゲート絶縁膜6-1に接っしていて燐を添加したゲート電極3-1の仕事関数Φ1の方が、硼素を添加した他方のゲート電極3-2のそれΦ2よりも低くなる。
【００３４】
この工程の後、最終的にゲート電極の平面的な領域を確定するため、図11(A),(B)に示すように、例えば減圧CVDでシリケードガラス11を堆積し、電子ビーム露光でゲートパタンを形成し、RIEでシリケードガラス11からなるハードマスクを形成してから、そのハードマスクを利用してゲート材料3aをRIEで垂直に埋め込み酸化膜２で止まるようにエッチングする。
【００３５】
このような構造体を完成させたならば、図12(A),(B)に示すように、ｎ型チャネルの場合には燐をドープしたシリケードガラス(PSG)、ｐ型チャネルの場合にはホウ素をドープしたシリケードガラス(BSG）と、ドーピングしてないシリケードガラス（NSG）とを連続的に堆積して絶縁膜８を形成する等し、続いて、瞬時加熱によるアニーリング（RTA）を行い、チャンネル両端のソース、ドレインに及ぶ延長部のドーピングをする。その後、化学機械研磨法（CMP）により、絶縁膜４をストッパとして研磨を行い、ゲート電極材料3aを左側ゲート電極3-1と右側ゲート電極3-2に分離すれば、図３に示した本発明の特定態様の二重ゲート電界効果トランジスタが得られる。もちろん、図示はしてないが、絶縁膜をウエハ全面に堆積して、コンタクトホールを形成し、Al電極形成、シンタリングを行うことで実際に製品として利用可能な素子構造が得られるが、これはこの種の分野において当たり前の引き出し配線形成、パッケージング処理に従って良いことなので、これ以上の詳しい説明は省略する。また、本発明が開示された以上、本発明のこうした二重ゲート電界効果トランジスタを複数用いて、任意機能の半導体集積回路を構成することも、当業者には極めて容易である。この点は後述する各実施形態に関しても同様のことが言える。
【００３６】
なお、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせるために既述したようなイオン注入によるのではなく、そもそも別途な金属材料を用いる場合には、図10〜11に示した工程では第一の電極材料で片方のゲート電極のみが作製されるようにし、もう一回、同様な工程を追加する等して、異なる材質、異なる仕事関数の第二の電極材料により、他方のゲート電極を作製すれば良い。例えば組み合わせに適した材料例としては、モリブデンとアルミニウム等を上げることができる。
【００３７】
図13(A)〜(C)には、本発明のさらに異なる態様としての二重ゲート電界効果トランジスタが示されている。図３に図示した本発明電界効果トランジスタと異なる点は、図13(A)のY-Y線に沿う断面端面を示す図13(B)に良く示されているように、縦型のチャネル５が一対のゲート電極3-1，3-2を結ぶ方向、つまりはキャリア走行方向とは直交する方向の断面（Y-Y線に沿う断面）において三角形状をしていることである。こうした構造は、(100)面方位のSOI基板を用い、結晶異方性エッチングを援用することで得ることができる。以下ではこの構造の製造工程例につき説明する。これまでと同様に、図14から図22の各図において(A)図は図13中のY-Y線に沿う断面端面図に相当し、(B)図はX-X線に沿う断面端面図に相当する。
【００３８】
まず、図14(A),(B)に示すように、シリコン基板１上に埋め込み酸化膜２と(100)面方位のシリコン結晶層5aを持つSOIウエハを用意し、その表面に熱酸化でシリコン酸化膜を形成し、図15(A),(B)に示すように電子ビーム露光とRIEで当該シリコン酸化膜によるドーピングマスク９を作製してから、ソース7-1とドレイン7-2を形成するべき領域にそれぞれ適当なる不純物をドーピングする。
【００３９】
次いで、図16(A),(B)に示すように、絶縁膜４からなるハードマスクをRIEで形成し、例えば2.38％のTMAH水溶液を用いてシリコン層をエッチングする。これによりチャネルの右側に斜めの(111)面方位を持つシリコン面が露呈形成される。そこで、熱酸化を施すかCVDで、図17(A),(B)に示すように、ここに相対的に厚膜となるゲート絶縁膜6-2を形成する。この実施形態でも、本発明の特定の態様に従い、一対のゲート絶縁膜の誘電率ε1，ε2を互いに変えたい場合には、この工程でそれを行うことができ、図17(A)中に仮想線の矢印fで示すように、公知既存の斜め蒸着技術やスパッタ法等を用い、例えばHfSiON,HfAlSiON,La2O3等、シリコン熱酸化膜とは異なる適当な絶縁材料を重ねて形成することで、誘電率ε2が後に形成される他方のゲート絶縁膜6-1の誘電率ε1とは異なるゲート絶縁膜6-2とすることができる。ただし、このゲート絶縁膜6-2の実質的な誘電率変更工程は、ここでは行わず、後述の図19に即して説明する工程中においてであっても良い。もちろん、始めから所望の誘電率ε2の特定誘電材料を付着させても良い。
【００４０】
こうした構造の上に、図18(A),(B)に示すように、電子ビーム露光でレジストパタン10を形成し、図19(A),(B)に示すように、例えばRIEで絶縁膜４からなるハードマスクを形成してから、結晶異方性エッチングでチャネルの左側に(111)面方位をもつ斜めのシリコン面を形成し、短時間の熱酸化で薄いゲート酸化膜6-2を形成する。先に述べたように、一対のゲート絶縁膜6-1，6-2の互いの誘電率ε1，ε2を変える場合に、図17に仮想線の矢印ｆで示した工程を止め、この図19図示の工程で、どちらか一方、例えば厚い方のゲート絶縁膜6-2に対し、仮想線の矢印ｆで示すような、既述した適当な材料付着による誘電率変更工程を付与しても良い。先に述べたと同様、薄い方のゲート絶縁膜6-1に対する誘電率変更工程が必要な場合には、同様にこの工程にてチャネルを挟んで反対方向斜めからの適当なる誘電材料照射を行えば良い。
【００４１】
こうした後、図20(A),(B)に示すように、ウエハ全面にゲート電極材料3aを堆積させ、それから図21(A),(B)に示し、また既に説明した方法に従い、シケードガラス11を堆積させて、電子ビーム露光でゲートパタンを形成し、RIEでゲート加工をする。
【００４２】
しかるに、本発明の趣旨に従い、一対のゲート電極3-1，3-2の仕事関数Φ1，Φ2を互いに異ならせるために、図21(A),(B)に示す工程に移る前に、図20に示す工程においてさらに次のような処理を施す。例えばゲート電極材料3aとしてポリシリコンを選び、まず仮想線の矢印Wpで示すように、当該ポリシリコン3aの堆積後、傾斜イオン注入法により、例えば燐を注入すると、薄いゲート絶縁膜6-1に接するゲート電極となる部分3-1と絶縁膜４の上方を渡し越す部分には当該燐が注入されるが、厚いゲート絶縁膜6-2に接する部分の近傍のゲート電極部分3-2は当該傾斜イオン注入の“影”となって燐が注入されずに残る。続いて今度は、仮想線の矢印Wbで示すように、チャネル５を挟んで反対方向からの傾斜イオン注入法により、例えば硼素を注入すると、厚いゲート絶縁膜6-2に接するゲート電極となる部分3-2と絶縁膜４の上方を渡し越す部分には当該硼素が注入されるが、薄いゲート絶縁膜6-1に接する部分3-1には注入されず、最初の段階で燐が注入されたままに残る。この注入の順番は逆でも良いが、いずれにしてもこのような工程で、互いに異なる仕事関数Φ1，Φ2を持つ一対のゲート電極3-1，3-2を予め形成できる。この場合には、薄いゲート絶縁膜6-1に接っしていて燐を添加したゲート電極3-1の仕事関数の方が、硼素を添加した他方のゲート電極3-2のそれよりも低くなる。
【００４３】
図21に図示した工程の後には、図22(A),(B)に示すように、ウエハ全面にこれも既述したPSG(ｐ型チャネルの場合はBSG)とNSGとからなる絶縁膜８を連続的に堆積し、瞬時加熱アニーリングをしてチャネル延長部のドーピングを行ってから、化学機械研磨（CMP）を利用し、絶縁膜４をストッパとして研磨を行えば、図13に示したように、分離されたゲート電極3-1，3-2を有する本発明二重ゲート電界効果トランジスタが完成する。その後の処理については、これも既に述べた通り、この種の分野における通常の処理に従って良い。なお、同様にイオン注入法によらず、一対のゲート電極3-1，3-2の仕事関数を互いに異ならせるために別途な金属材料を用いる場合には、図20〜21に示した工程では第一の電極材料で片方のゲート電極のみが作製されるようにし、もう一回、同様な工程を追加する等して、異なる材質、異なる仕事関数の第二の電極材料により、他方のゲート電極を作製すれば良い。組み合わせる電極材料には、既述したように、適当な金属材料を選んで良い。
【００４４】
図23(A),(B)には、こうした三角チャネル５を形成する場合の他の実施形態が示されている。つまり、一方のゲート絶縁膜、この場合、厚い方のゲート絶縁膜6-2の高さの途中に他方のゲート絶縁膜、この場合薄い方のゲート絶縁膜６-1がぶつかるような形状になっていて、三角チャネル５はさらに微細化されている。そもそも縦型チャネル５を三角形状のチャネルにすることは、短チャネル効果をより顕著に制御するために有効であるので、このように三角チャネル５を微細化すると、その効果はより大きくなる。この場合にも、チャネル５のみが微細化されるので、ソース・ドレイン寄生抵抗は小さくできる利点がある（延長部のソース・ドレインは太いままに残し得る）。
【００４５】
こうした構造の作製工程は基本的に図14〜図22に即して述べた工程と同様で良い。異ならせる点は、図19図(A),(B)に示す工程中の結晶異方性エッチング時間であり、それは長くする必要がある。エッチング時間を正確に制御するのがポイントである。
【００４６】
図24(A),(B)には、一対のゲート絶縁膜6-1，6-2の厚みは異なるけれども、図１に示した本発明の基本的な実施形態におけると同様、一対のゲート電極3-1，3-2が接続部分3cで接続されている実施形態が示されている。一対のゲート電極3-1，3-2の厚みが互いに異なることを除いては図１に示した本発明実施形態における各部の説明をそのまま援用でき、また、その効果においても、同様の効果を発揮し得る。一対のゲート電極3-1，3-2に異なる電位を与えることはできないが、本発明に従い、製造工程において一対のゲート電極に異なる仕事関数Φ1，Φ2を与えることで、さらにはまた、これに加え、本発明の特定の態様に従い、図示のように一対のゲート絶縁膜の厚み関係を調整したり、要すれば互いの誘電率を調整することで、所望の閾値電圧を与え得る自由度を持つ。
【図面の簡単な説明】
【００４７】
【図１】本発明二重ゲート電界効果トランジスタの一実施形態の概略構成図である。
【図２】本発明二重ゲート電界効果トランジスタの他の一実施形態の概略構成図である。
【図３】本発明二重ゲート電界効果トランジスタのさらに他の一実施形態の概略構成図である。
【図４】図３に示した二重ゲート電界効果トランジスタを作製する工程にあって出発時点の工程を示す説明図である。
【図５】図４に続く工程の説明図である。
【図６】図５に続く工程の説明図である。
【図７】図６に続く工程の説明図である。
【図８】図７に続く工程の説明図である。
【図９】図８に続く工程の説明図である。
【図１０】図９に続く工程の説明図である。
【図１１】図１０に続く工程の説明図である。
【図１２】図１１に続く工程の説明図である。
【図１３】本発明二重ゲート電界効果トランジスタのまた別な実施形態の概略構成図である。
【図１４】図１３に示した二重ゲート電界効果トランジスタを作製する工程にあって出発時点の工程を示す説明図である。
【図１５】図１４に続く工程の説明図である。
【図１６】図１５に続く工程の説明図である。
【図１７】図１６に続く工程の説明図である。
【図１８】図１７に続く工程の説明図である。
【図１９】図１８に続く工程の説明図である。
【図２０】図１９に続く工程の説明図である。
【図２１】図２０に続く工程の説明図である。
【図２２】図２１に続く工程の説明図である。
【図２３】本発明二重ゲート電界効果トランジスタのまた別な他の実施形態の概略構成図である。
【図２４】本発明二重ゲート電界効果トランジスタのさらに異なる実施形態の概略構成図である。
【図２５】縦型チャネルを有する二重ゲート電界効果トランジスタの従来例の概略構成図である。
【図２６】縦型チャネルを有する二重ゲート電界効果トランジスタの他の従来例の概略構成図である。
【図２７】プレーナ型二重ゲート電界効果トランジスタの従来例の概略構成図である。
【符号の説明】
【００４８】
１  半導体基板
２  埋め込み絶縁膜
3-1，3-2  ゲート電極
５  チャネル
6-1，6-2  ゲート絶縁膜
7-1  ソース
7-2  ドレイン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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