(57)【要約】【課題】  半導体集積回路の特定領域が他領域とレイアウト条件が異なる場合においても、正確にレイアウト検証を行なう。【解決手段】  電位追跡および情報選択手段（４０）により、指定端子からグラウンド間の電位を追跡し、この追跡された経路における抵抗インスタンスを選択し、レイアウト上の抵抗の座標およびこの抵抗を包含するウェル領域の座標を検出して特定領域を抽出する。この特定領域の抵抗素子およびウェル領域に対し特定用途デザインルール（３１）を適用して、ウェル領域の余裕値検証等のレイアウト検証を実行する。【選択図】        図１
2005208837.tif 000002
【特許請求の範囲】
【請求項１】
回路図データと前記回路図データに基づいて作成されたレイアウトデータとの整合性を検証する整合性検証手段、
前記整合性検証手段からの整合性検証結果データから素子認識情報と素子接続情報とを抽出し、該抽出された情報に従って、指定されたノードから接地ノードの間に接続される素子で構成される対象領域を特定する領域特定手段、および
前記領域特定手段により特定された対象領域の素子に対して、別に設けられた特定領域検証ルールを適用して、前記対象領域の素子のレイアウトを検証する特定領域検証手段を備える、レイアウト検証装置。
【請求項２】
前記領域特定手段は、
前記指定されたノードと接地ノードの間の電位追跡を行ない、該追跡経路における素子群を特定する手段と、
前記特定された素子群から抵抗素子と該抵抗素子が形成されるウェル領域とを選択する手段とを含み、
前記特定領域検証手段は、前記ウェル領域の対応の抵抗素子に対する余裕値を、前記特定領域検証ルールに従って検証する、請求項１記載のレイアウト検証装置。
【請求項３】
前記特定領域検証ルールは、前記余裕値が大きい値に設定される、請求項２記載のレイアウト検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路のレイアウトの検証を行なう装置に関し、特に、多電源構成の半導体集積回路の内部回路の耐圧を検証するための装置に関する。より特定的には、この発明は、高電圧が印加される抵抗素子の耐圧を検証するための装置に関する。
【背景技術】
【０００２】
ＩＣ（集積回路）およびＬＳＩ（大規模集積回路）のレイアウト設計においては、回路図を参照しながら手作業でレイアウトデータを作成するかまたはＣＡＤ（コンピュータ支援設計ツール）を利用する自動配置配線技術を用いてレイアウトデータの作成（レイアウトの設計）が行なわれる。
【０００３】
このレイアウトデータの作成においては、適用される半導体プロセスに応じた標準規則（以下、デザインルールと称す）が存在し、このデザインルールに従ったパターンを描く必要がある。この生成されたレイアウトデータの正当性の確認のためには、一般に、レイアウト検証装置が用いられる。このレイアウト検証装置は、生成されたレイアウトデータとデザインルールとの整合性の検証（以下、ＤＲＣ（デザイン・ルール・チェッキング；Ｄｅｓｉｇｎ  Ｒｕｌｅ  Ｃｈｅｃｋｉｎｇ）と称す）および回路図データと生成されたレイアウトデータとの整合性の検証（以下、ＬＶＳ（レイアウト・バーサス・スケマティック；Ｌａｙｏｕｔ  ｖｅｒｓｕｓ  Ｓｃｈｅｍａｔｉｃ）と称す）を行なう。
【０００４】
このようなレイアウト検証装置を用いて、レイアウトパターンの検証を行なう構成は、たとえば特許文献１（特許第２７０８３２６号公報）および特許文献２（特開２００３−３１６６４号公報）に示されている。
【０００５】
特許文献１に示される構成においては、レイアウトデータから入力回路または出力回路領域を抽出し、この抽出された領域に対してサージ耐性検証ルールを適用して、サージ破壊耐性を検証する。
【０００６】
特許文献２に示されるレイアウト検証装置においては、多電源半導体集積回路において、回路素子の接続を示すネットリストから等電位追跡を行なって、ネットの電位変化範囲を検出する。各ネットの電位差に従って配線間隔が設定され、この配線間隔に基づいて配線レイアウトが決定される。
【特許文献１】特許第２７０８３２６号公報
【特許文献２】特開２００３−３１６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体集積回路を作成するにあたっては、要求される機能を満たすために、多電源構成が採用されることが多い。この多電源構成においては、複数種類の電源電圧が利用され、内部の回路が実現する機能に応じて電源電圧が振り分けられる。多電源構成の半導体装置においては、一般に、外部電源電圧を変換して必要な電圧レベルの内部電源電圧が生成されることが多い。このような多電源構成においては、製造プロセスについては、各電源ごとにプロセスに対して適用される設計ルールが異なる。したがって、１つのレイアウトデータ（１つの機能ブロックに対するレイアウトのデータ）上で、複数のデザインルールを使い分けることが要求される。
【０００８】
また、アナログ回路を有する半導体集積回路においては、高電圧の電源を使用する回路においても、抵抗の直列接続体により、高電圧を分圧して電源電圧として用いる場合がある。
【０００９】
前述の特許文献１においては、ネットリストを参照してノード追跡を行うことにより、入出力回路を抽出し、この入出力回路においてサージ耐性が要求される素子（抵抗、ダイオード）および配線に対して、サージ破壊検証用ルールを参照して耐サージ破壊検証を行なう構成が示される。この特許文献１においては、特に絶縁破壊耐性が要求される入出力回路においては、専用の耐サージ破壊検証用ルールを適用することにより、集積回路内の内部回路レイアウトに対し一律にレイアウト検証が行なわれる場合の問題点、すなわち、入出力回路のレイアウトを表示装置上で目視により技術者が検証することによる不完全な検証という問題点、を解決することを図っている。
【００１０】
しかしながら、この特許文献１においては、サージ破壊が生じる可能性のある入出力回路をパッドからのノード追跡により抽出し、この入出力回路の耐サージ破壊検証を行なっているだけである。電源ごとに適用されるデザインルールが異なる多電源構成において、各電源ごとにデザインルールとの整合性を検証することは行なわれていない。
【００１１】
また、特許文献２においては、ネットリストと電源ネットとに基づいて等電位追跡を行ない、各ネットの電位を特定し、各電位に対して配線層を割当てた後、ネット間の電位差に基づいて配線間隔を決定する。この特許文献２は、配線材料に銅（Ｃｕ）が用いられる場合の高電位の印加による銅の染み出しなどを防止するために、配線間隔を最適化することを図る。
【００１２】
しかしながら、この特許文献２に示される構成においては、多電源構成は示されているものの、各電源に接続される電位ネットの素子の耐圧特性等を個々に検証する構成については何ら示されていない。
【００１３】
さらに、高電圧ノードと内部回路の動作電源ノードの間に抵抗素子を直列に接続して高電圧を分圧する構成の場合、レイアウト面積削減から高電圧よりも低い標準電圧用の抵抗素子を利用することが考えられる。このような場合、個々の抵抗素子に印加される電圧は、高電圧よりも低いため、その耐圧は、標準電圧に対して保証されれば、使用環境下における耐圧が保証される。しかしながら、この抵抗素子が結合される電源ネットは、高電圧が供給されるネットである。たとえ仮に、レイアウト検証時において、対応の電源ネットの電圧レベルに応じてデザインルールを変更してレイアウト検証を行なうことが可能であっても、高電圧ネットに対しては高電圧のデザインルールが適用されることになり、この抵抗素子は、高電圧用ではなく標準電圧用の抵抗素子であるため、そのレイアウトパターン検証は行なうことができない。
【００１４】
また、抵抗素子は、面積削減の観点から、拡散抵抗で形成されることが多い。このような場合、抵抗素子を完全に他の素子から分離するためにウェル領域内に拡散抵抗が形成される。ウェル領域は、対応の抵抗素子に印加される電圧レベルにバイアスされる。この結果、ウェル領域と半導体基板との間の電位差は、標準電圧が用いられる場合よりも高くなり、リーク電流が大きくなる可能性がある。したがって、このような抵抗素子に対して、たとえ仮に標準電圧用のデザインルールを適用することが可能であったとしても、リーク電流特性などを保証することができないため、高電圧が印加される標準電圧用抵抗素子のレイアウト検証を行なうことができない。
【００１５】
それゆえ、この発明の目的は、回路素子の動作環境に応じたレイアウト検証を確実に行なうことのできるレイアウト検証装置を提供することである。
【００１６】
この発明の特定的な目的は、多電源構成の半導体集積回路における高電圧側素子のリーク電流の発生を防止することのできるレイアウト検証装置を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係るレイアウト検証装置は、回路図データとこの回路図データに基づいて作成されたレイアウトデータとの整合性を検証する整合性検証手段と、この整合性検証手段による整合性検証結果データから素子認識情報と素子接続情報とを抽出し、この抽出された情報に従って、指定されたノードから接地ノードの間に接続される素子で構成される対象領域を特定する領域特定手段と、この領域特定手段により特定された領域の素子に対して別に設けられた特定領域検証ルールを適用して、この特定領域の素子のレイアウトを検証する特定領域検証手段とを備える。
【発明の効果】
【００１８】
指定されたノードから接地ノードへ至る経路の対象領域を電位追跡により特定することにより、特別な検証ルールを適用すべき領域を抽出することができ、この特定された領域の素子に対して、特定領域検証用ルールを適用して素子特性を検証することにより、特定領域の素子の動作環境に応じたレイアウトパターンの検証を自動的に行なうことができる。
【００１９】
特に、この高電圧ノードから接地ノードへ至る経路の素子から抵抗素子を抽出し、この抵抗素子のウェル領域の抵抗素子に対する余裕値を検証することにより、例えば、より低い電圧レベルの標準電圧用の抵抗素子を用いて高電圧を分圧して利用する場合においても、確実に、リーク電流を抑制するようにレイアウトパターンの検証を行なうことができる。
【発明を実施するための最良の形態】
【００２０】
［実施の形態１］
図１は、この発明の実施の形態１に従うレイアウト検証装置の構成を概略的に示す図である。図１において、レイアウト検証装置は、回路図データ１０およびレイアウトデータ１１に従って、これらの回路図データ１０が記載する回路図が、レイアウトデータ１１が記述するレイアウトと整合しているかを判定するＬＶＳ部１と、レイアウトデータ１１とデザインルール２０とに従って、この作成されたレイアウトデータ１１が、デザインルール２０が規定するルールに従ってパターンが描かれているかを検証するＤＲＣ部２と、回路図データ１０に記載される回路の特定の領域のレイアウトパターンが、この特定領域に対して定められた特定用途デザインルール３１が規定するルールに従ったパターンで描かれているかを検証する特定ＤＲＣ部４を含む。
【００２１】
回路図データ１０は、意図する回路を構成するトランジスタ、抵抗素子、電源ノードを特定する情報およびこれらの構成要素の接続配線を示す情報（ネットリスト）を含む。レイアウトデータ１１は、この回路図データ１０に基づいて、たとえば自動配置配線技術に従って生成されたレイアウトについての情報を含む。すなわち、このレイアウトデータ１１は、回路図データ１０により記載される回路の構造を規定するレイアウトパターンデータと、各レイアウトパターンにおいて接続される素子の識別子および接続情報を含む。すなわち、このレイアウトデータ１１は、レイアウトパターンデータと素子情報と回路接続情報とで構成される。
【００２２】
デザインルール２０は、このレイアウトデータ１１が描くレイアウトパターンが従うルールを規定し、配線間隔、エッジの形状などの規則を含む。デザインルール２０は、記述される半導体集積回路が、多電源構成の場合、各電源毎に規定されるデザインルールを含んでもよい。デザインルール２０は、半導体集積回路装置に対して一律に適用される。
【００２３】
ＬＶＳ部１は、回路図データ１０から素子情報および接続情報を抽出して、素子の接続情報をネット単位でリストとして表わすネットリスト１４を生成する素子および接続情報抽出手段１２と、レイアウトデータ１１から素子情報および接続情報を抽出して、このレイアウトにおけるネット情報をリストの形で表わすネットリスト１５を生成する素子および接続情報抽出手段１３と、これらのネットリスト１４および１５を参照して、対応する回路情報および接続情報を検出し、両ネットリスト１４および１５の整合性を判定するとともに、回路図上の素子および接続情報とレイアウト上での素子および接続情報の対応を表わすマップ情報データ１８を生成するネットリスト比較検証／マップ情報生成手段１６を含む。
【００２４】
ネットリスト比較検証／マップ情報生成手段１６からは、また、生成されたレイアウトパターンと元の回路図データとの整合性の検証結果を示す検証結果レポート１７が生成されて、たとえば図示しない表示装置上に表示されるかまたはプリンタなどを用いてプリントアウトされる。
【００２５】
ＤＲＣ部２は、レイアウトデータ１１をデザインルール２０に従って検証する間隔および余裕値検証手段２１を含む。この間隔および余裕値検証手段２１は、レイアウトデータ１１により記述された各レイアウトパターンにおける間隔および余裕値が、デザインルール２０に規定されたルールに従っているかを検証する。具体的に、間隔および余裕値検証手段２１は、配線間の間隔、また拡散領域間の間隔、分離領域（ウェル領域）間の間隔、およびウェル領域端部と拡散領域端部との間の距離（余裕値）などを検証する。この間隔および余裕値検証手段２１の検証結果は、また検証結果レポート２２として出力される。
【００２６】
この検証結果レポート１７および２２に基づいて、レイアウトパターンの不良（エラー）などが存在する場合には、再び手作業または自動配置配線技術に従って回路図データに基づいて、レイアウトの作成が行なわれる。
【００２７】
ＬＶＳ部１およびＤＲＣ部２においては、半導体回路の全領域に対し共通に、回路図データとレイアウトデータの整合性および回路レイアウトパターンとデザインルールとの整合性の検証が実行される。デザインルール２０は、レイアウトパターン上における素子の形成幅および素子間隔等の幾何学的な基準値が定義されたルールである。このデザインルール２０は、多電源構成においては、各電源ごとに異なるものの、電源が共通な回路に対して共通のデザインルールが適用される。
【００２８】
本実施の形態１においては、他の回路の使用条件と異なる特定の条件下で使用される特定回路領域（素子）を抽出し、この特定回路領域のレイアウト検証のために、デザインルール２０と別に設けられた専用の特定用途デザインルール３１を適用する。特定用途デザインルール３１は、特定回路領域の素子の間隔および余裕値など、回路特性を保証する上で必要とされる幾何学的形状の基準値を規定する。
【００２９】
この特定領域のレイアウト検証を実行するために、特定領域を設定する必要がある。この特定領域設定のために、端子およびグラウンド指定手段４１より指定された端子とグラウンド（接地ノード）との間の電位を、マップ情報データ１８に基づいて追跡し、マップ情報データ１８から、指定された端子およびグラウンド間の素子情報および接続情報を抽出する電位追跡および情報選択手段４０と、この電位追跡および情報選択手段４０からの選択マップ情報データとレイアウトデータ１１とに従って、検証対象のレイアウト領域を設定するレイアウト領域設定手段４３とが設けられる。
【００３０】
レイアウト領域設定手段４３により、特定領域のレイアウトデータ（領域設定後レイアウトデータ）３２が生成されて出力される。
【００３１】
特定ＤＲＣ部４は、このレイアウト領域設定手段４３により設定された特定領域内のレイアウトデータ（領域設定後レイアウトデータ）３２に対し特定用途デザインルール３１を適用し、レイアウトパターンの間隔および余裕値を検証する間隔および余裕値検証手段３３を含む。この間隔および余裕値検証手段３３から、設定された領域に対して特定用途のデザインルール３１を適用した検証結果を示す検証結果レポート３４が出力される。
【００３２】
この特定ＤＲＣ部４において特定用途デザインルール３１に従って特定の領域のレイアウトパターンの整合性を検証することにより、特定領域において他回路の素子と異なるレイアウト条件が課せられる場合においても、正確にレイアウト検証を自動的に行うことができる。たとえば抵抗素子について、電圧レベルの低い標準電圧用の抵抗素子を、高電圧供給ノードに接続される抵抗素子に対して利用する場合においても、その抵抗素子に対するウェル領域の余裕値（抵抗素子からウェル領域端部までの距離）を広く取ることにより、高電圧印加時におけるウェル領域のＰＮ接合におけるリーク電流を低減することができる。これにより、耐圧特性が保証される場合において、さらにリーク電流の低減が要求され、このため、特定領域のレイアウト条件が他の回路と異なる場合においても、この様な特定領域のレイアウトパターンの自動検証を行なうことができる。
【００３３】
図２は、図１に示す電位追跡および情報選択手段４０の構成を概略的に示す図である。図２において、電位追跡および情報選択手段４０は、マップ情報データ１８から、端子およびグラウンド指定手段４１により指定された端子およびグラウンド間の電位を追跡して、マップ情報データ１８から素子の接続情報を選択する指定端子−グラウンド間電位追跡手段５０と、この指定端子−グラウンド間電位追跡手段５０の追跡中に通過された素子インスタンスから抵抗インスタンスを選択する抵抗インスタンス選択手段５１と、選択された抵抗インスタンスのレイアウト上の座標を抽出するレイアウト上座標抽出手段５２と、選択抵抗を包含するウェル領域のレイアウト上の位置を抽出するウェル座標抽出手段５３を含む。
【００３４】
指定端子−グラウンド間電位追跡手段５０は、指定された端子から、順次その電位が低下するようにグラウンドまで接続情報を追跡し、その追跡経路に存在する素子インスタンスを抽出し、その素子の認識および接続ノードを抽出する。追跡経路においてトランジスタ素子が存在するときには、トランジスタの導通時には、そのソース（エミッタ）およびドレイン（コレクタ）が電気的に結合されるため（電流が流れるため）、このトランジスタを通過するように経路の追跡が行われる。
【００３５】
抵抗インスタンス選択手段５１は、抽出された素子インスタンスから抵抗インスタンスのみを選択する。レイアウト上座標抽出手段５２が、選択された抵抗素子の素子情報に従ってマップ情報を参照し、レイアウトデータから対応の素子情報を選択して、その素子情報に付随するレイアウト上の位置情報（座標）を抽出する。
【００３６】
ウェル座標抽出手段５３は、また、選択された抵抗素子の接続情報からマップ情報を参照し、この選択された抵抗素子に接続されるウェル領域をレイアウトデータから抽出して選択抵抗を包含するウェル領域を検索し、検索されたウェル領域情報に含まれる位置情報を抽出して、ウェル座標情報を抽出する。
【００３７】
ウェル座標抽出手段５３から、対応の抵抗インスタンスの座標およびウェル座標（抵抗接続ノードおよびウェル識別ノード）で構成される選択マップ情報データ４２が生成される。この選択マップ情報データ４２に基づいて、レイアウト上の領域が設定される。これにより、特定領域の抵抗素子および対応のウェル領域のレイアウトパターンのみを抽出して、レイアウト検証を行なうことができる。以下、具体的なレイアウト検証動作について説明する。
【００３８】
図３は、多電源半導体集積回路の特定領域を含む部分の構成の一例を示す図である。図３において、半導体集積回路は、高電圧を受ける高電圧端子６１とノード６３の間に直列に接続される抵抗素子６２ａおよび６２ｂと、高電圧端子６１に供給される高電圧よりも低い標準電圧を受ける標準電圧端子７０とノード６３の間に直列に接続されるダイオード素子７１および７２と、ノード６３と接地（グラウンド）７５の間に接続されるＰチャネルＭＯＳトランジスタ７３およびＮチャネルＭＯＳトランジスタ７４を含む。
【００３９】
この高電圧端子６１には、最大値がたとえば４０Ｖの高電圧が供給され、標準電圧端子７０へは、例えば１２Ｖの電圧が供給される。
【００４０】
ダイオード素子７１および７２が、標準電圧よりもそれぞれの順方向降下電圧Ｖｆの２倍低い電圧レベルに、ノード６３の下限電圧レベルをクランプする。
【００４１】
ＭＯＳトランジスタ７３および７４は、図示しないドライブ回路により導通または非導通状態に設定される。ノード６３が、これらのＭＯＳトランジスタ７３および７４で構成される出力ドライブ回路の動作電源ノードとして機能する。ＭＯＳトランジスタ７３および７４は、例えば、コンバータまたはインバータなどの出力ドライブ回路を構成し、ＭＯＳトランジスタ７３の導通時に、ＭＯＳトランジスタ７４が非導通状態とされ、それらのＭＯＳトランジスタ７３および７４の接続ノードから次段に対する信号が出力される。この場合、ノード６３の電圧レベルが、ＭＯＳトランジスタ７３の駆動電流と抵抗素子６１および６２の抵抗値とにより設定される（ダイオード素子７１および７２が非導通状態のとき）。
【００４２】
抵抗素子６２ａおよび６２ｂとして、標準電圧用の抵抗素子が利用されても、抵抗素子個々の全体には高電圧は印加されないため、その耐圧は十分保証される。ＭＯＳトランジスタ７３および７４には、ソースまたはドレインを構成する不純物領域に高電圧が供給されるため、十分高い耐圧特性を有するようにそのレイアウトパターンが設定される。
【００４３】
この抵抗素子６２ａおよび６２ｂが、拡散抵抗で構成される場合、抵抗本体部（ボディ部）においては、高電圧は印加されないものの、この拡散抵抗を形成するウェル領域の端部における高電界によりリーク電流が生じる。このウェル領域のＰＮ接合の逆バイアス電圧によるリーク電流を低減するためには、ウェル領域（分離領域）のＰＮ接合に印加される電圧を、標準電圧使用時と同程度以下に設定する必要がある。そのため、抵抗素子６２ａおよび６２ｂに対して標準電圧用抵抗素子を利用する場合に、特別なパターン設計ルール（特定用途デザインルール）を適用して、ウェル領域の接合に印加される電圧を低減して、ウェル領域のリーク電流を低減する。
【００４４】
図４は、図３に示す特定領域６０に含まれる抵抗素子６２ａおよび６２ｂに使用される抵抗素子の断面構造を概略的に示す図である。図４において、抵抗素子は、半導体基板領域８０の表面に形成されるウェル領域８１と、このウェル領域８１の表面に形成される拡散領域（不純物領域）８２と、ウェル領域８１と同一導電型の不純物領域８３を含む。図４に示す構成においては、半導体基板領域８０および拡散領域８２は、Ｐ型を有し、ウェル領域８１および不純物領域８３は、Ｎ型を有する。
【００４５】
拡散領域８２は、その両端のコンタクト８５および８７を介して、銅またはアルミニウムの導体配線８６および８８にそれぞれ接続される。この導体配線８６は、またコンタクト８４を介してＮ型不純物領域８３に接続される。導体配線８６は、導体配線８８よりも高電位の電圧を受けるノードに結合される。不純物領域８３により、ウェル領域８１の電圧が、この導体配線８６上の電圧レベルにバイアスされる。ウェル領域８１により、拡散層８２で構成される抵抗素子が、他の回路素子から分離され、その設定された抵抗値で、導体配線８６から導体配線８８に電圧を伝達する。
【００４６】
半導体基板領域８０は、図示しない経路を介して所定電圧レベルにバイアスされる。
【００４７】
図５は、図４に示す抵抗素子の平面レイアウトを概略的に示す図である。図５に示すように、抵抗ボディ部を構成する拡散領域８２が、コンタクト８５および８７の間に配置される。この抵抗ボディ部を構成する拡散領域８２は、ウェル領域８１内に形成される。コンタクト８５に隣接する領域において、ウェル領域８１に接続される不純物領域８３が配置され、この不純物領域８３はコンタクト８４により図示しない導体配線に接続される。このコンタクト領域（不純物領域８３）端部とウェル領域８１の端部との間には距離ｒが設けられる。
【００４８】
ウェル領域８１は、半導体で構成され、ウェル抵抗を有する。この距離ｒが大きければ、ウェル領域８１の端部におけるＰＮ接合に印加される電圧が小さくなり、逆方向リーク電流を低減できる。しかしながら、この距離ｒが、コンタクト領域（不純物領域８３およびコンタクト８４）に印加される電圧を十分緩和することができない場合、ウェル領域８１のＰＮ接合に大きな逆バイアス電圧が印加され、逆方向リーク電流が増大する。したがってこの場合、距離ｒを、印加される電圧に応じて調整し、ウェル領域８１のリーク電流を低減する。
【００４９】
図６は、抵抗素子についての情報の構成を示す図である。図６において、抵抗素子情報は、抵抗素子の本体（ボディ部）を示す本体情報ＢＤＲと、この抵抗素子の接続ノードを示す接続情報ＣＮＡおよびＣＮＢと、抵抗素子が形成されるウェル領域への接続を示すウェル接続情報ＷＮＲを含む。この図６に示す抵抗素子情報は、それぞれ回路図データおよびレイアウトデータとして生成され、レイアウトデータにおいては、抵抗素子本体情報ＢＤは、図形ＩＤにより識別される。本体情報ＢＤＲにより拡散領域８２の位置情報および抵抗素子の認識情報（ＩＤ）が規定される。
【００５０】
接続情報ＣＮＡおよびＣＮＢにより、コンタクト８５および８７の位置情報が規定され、ウェル接続情報ＷＮＲにより、抵抗素子がウェル領域に接続する位置が規定される。
【００５１】
図７は、ウェル情報の構成を概略的に示す図である。図７において、このウェル領域情報は、ウェル領域を示すウェル領域指示情報ＢＤＷと、このウェル領域に対するバイアス電圧を供給するコンタクト領域を示すウェルコンタクト情報ＷＮＷを含む。このウェル情報において、ウェルコンタクト情報ＷＮＷと、抵抗素子のウェルコンタクト情報ＷＮＲが、同一ノードを示すときには、この抵抗素子が、対応のウェル領域内に形成されることが示される。
【００５２】
ウェル領域情報は、レイアウトデータにおいては、このウェル領域の四隅の位置を示す情報が含まれる。また、図６に示す抵抗素子の抵抗情報および図７に示すウェル領域情報においては、多電源構成においては、供給される電圧を特定する電位番号情報がそれぞれ含まれる。
【００５３】
図８は、図３に示す特定領域６０を抽出するときの図１に示す電位追跡および情報選択手段４０の動作を示すフロー図である。以下、図８を参照して、図１および図２に示す電位追跡および情報選択手段の動作について、図３を併せて参照して説明する。
【００５４】
まず、図１に示す端子およびグラウンド指定手段４１から、選択対象のパッド端子の座標情報が入力され、対象パッドが指定される（ステップＳ１）。この場合、図３に示す高電圧端子６１のレイアウト上の座標が指定される。
【００５５】
このパッドの指定により、図２に示す指定端子−グラウンド間電位追跡手段５０は、指定されたパッドの座標位置に配置された図形データを参照し、その図形データが有する電位番号を取得する（ステップＳ２）。この電位番号の取得により、図３に示す高電圧端子６１に供給される高電圧を受ける経路が選択対象として設定される。
【００５６】
この指定端子−グラウンド間電位追跡手段５０は、取得した電位番号に従って、同一電位番号を有する導体の図形情報ＩＤを検索して、その図形情報ＩＤのリストを形成する。同一電位を有する導体は、アルミニウム配線、コンタクト、拡散領域、およびウェル領域であり、これらは、すべて図形ＩＤにより、その種類が特定される。
【００５７】
このステップＳ３において、指定端子−グラウンド間電位追跡手段５０は、図３に示す高電圧端子６１から、この高電圧を供給される抵抗素子６２ａおよび６２ｂと、ＭＯＳトランジスタ７３および７４の経路を、電位番号および接続情報に従って追跡し、接地ノード７５で、その追跡を終了する。この追跡の終了は、例えば以下のようにして実行される。対象の導体に対する情報として、高電圧識別番号とともに接地電位を示す電位番号が含まれているときに、この接地電位識別番号の検出により、１つの経路の電位追跡が終了する。
【００５８】
この追跡経路における抵抗素子６２ａおよび６２ｂとＭＯＳトランジスタ７３および７４それぞれに付随する配線、コンタクトおよび拡散領域に対するＩＤおよび接続情報が、レイアウトデータのリストとして生成される。パッド（端子）６１から高電圧を受ける経路を、全て追跡し、各経路において、高電圧供給ノードから接地ノードに至る経路におけるインスタンスのリストが作成される。
【００５９】
次いで、抵抗インスタンス選択手段５１は、この生成された図形情報ＩＤリストを検索し、抵抗インスタンスを選択する（ステップＳ４）。すなわち、この抵抗インスタンス選択手段５１は、生成された図形情報ＩＤリストを検索し、回路図データ上に記述された抵抗端子（図６の端子情報ＣＮＡおよびＣＮＢ）に接続する図形情報内の拡散ＩＤを検出する（ステップＳ５）。このステップＳ５における拡散ＩＤの検出動作は、図形情報ＩＤリスト内で、抵抗端子に接続される拡散ＩＤが全て検索されるまで繰返し実行される。この検索操作により、回路図上で記述された、図３に示す抵抗素子６２ａおよび６２ｂが検出される。
【００６０】
次いで、レイアウト上座標抽出手段５２は、ステップＳ５において拡散ＩＤが検出されると、その拡散ＩＤに付された端子を有する抵抗素子（図６のボディ部ＢＤＲ）を、回路図データ上で選択し、またマップ情報データを検索してレイアウトデータから対応の抵抗素子のボディ部情報を抽出して、レイアウト上での抵抗素子の座標を抽出する（ステップＳ６）。
【００６１】
次いで、ウェル座標抽出手段５３は、この選択された抵抗素子に付随するウェルコンタクト情報ＷＮＲを参照し、図形情報のＩＤリスト内において、このウェルコンタクト情報ＷＮＲと同一コンタクト番号を有するウェルコンタクト番号ＷＮＷを有するウェル領域の図形を選択する（ステップＳ７）。このウェル領域の図形情報には、レイアウトデータにおいて、このウェル領域の四隅の座標情報が含まれ、検索されたウェル領域のレイアウト上での座標が抽出される。
【００６２】
これらの一連の処理動作により、図３に示す特定領域６０における選択された素子に対する選択マップ情報データ４２が生成され、図１に示すレイアウト領域設定手段４３は、この選択マップ情報データ４２に基づいて、レイアウトデータ１１（図１参照）から特定領域６０に対応する領域のレイアウトデータ（３２）を生成する。
【００６３】
図９は、抵抗素子６２ａおよび６２ｂのレイアウトの一例を示す図である。この図９に示すレイアウトにおいては、１つの抵抗素子Ｚ３に対して形成される領域について参照符号を代表的示す。この領域設定後レイアウトデータ３２により、図９に示すように、特定領域６０に含まれる高電圧端子に接続される抵抗素子６２ａおよび６２ｂのレイアウトパターンについてのデータが抽出される。
【００６４】
図９においては、高電圧端子６１に対応するパッドＰＤに直列に、抵抗素子Ｚ１−Ｚ６がこの順に接続される。これらの抵抗素子Ｚ１−Ｚ６は、同様の構成を有し、高電圧使用時、ウェル領域Ｗ１内に形成される抵抗ボディ領域（拡散領域）ＤＦＲと、拡散領域ＤＦＲに接続されるコンタクト領域ＲＣＴＡおよびＲＣＴＢに接続される配線ＡＬを含む。また、このコンタクト領域ＲＣＴＡに隣接してウェルコンタクト領域ＷＣＴが配置される。配線ＡＬが、また、ウェルコンタクト領域ＷＣＴに接続され、対応のウェル領域Ｗに、バイアス電圧を供給する。ウェル領域Ｗ１に形成される抵抗素子Ｚ１が、図３に示す抵抗素子６２ａに対応し、ウェル領域Ｗ２−Ｗ６それぞれに形成される抵抗素子Ｚ２−Ｚ６の合成抵抗により抵抗素子６２ｂが形成される。
【００６５】
抵抗ボディ領域（拡散領域）ＤＦＲが、図６に示すボディ領域情報ＢＤＲにより特定され、また拡散ＩＤにより図形情報として特定される。コンタクト領域ＲＣＴＡおよびＲＣＴＢは、不純物領域とコンタクト孔を含むが、同様、図形情報ＩＤにおいて拡散ＩＤにより識別され、また、抵抗端子情報がその拡散ＩＤに付されており、これらの拡散ＩＤおよび抵抗端子情報により特定される。この抵抗端子情報は、回路図上で抵抗素子６２ｂを記述するときに、５個の抵抗素子（Ｚ２−Ｚ６）を記述し、各抵抗素子の端子情報がまた回路図上で記述され、抵抗素子端子に対応する拡散ＩＤに、この抵抗端子情報がリンクされていてもよい。
【００６６】
ウェルコンタクト領域ＷＣＴが、図６に示すウェルコンタクト情報ＷＮＲおよび図７に示すウェルコンタクト情報ＷＮＷにより特定され、拡散ＩＤにより指定される抵抗ボディ領域ＤＦＲの情報に付随するウェル電位情報に基づいて、対応のウェル領域の図形（Ｗ３）が選択される。このウェル電位情報が、追跡経路における電位を指定しており、この経路において抵抗素子を包含するウェル領域は、標準電圧を受ける場合に較べて、サイズが大きくされている。
【００６７】
上述のように、特定の電圧が供給されるノードを指定し、この特定ノードから接地ノードの間の電位を順次追跡し、その経路における図形情報を検索することにより、拡散抵抗素子および対応のウェル領域の図形情報を得ることができ、レイアウトデータ１１から、図９に示すような特定領域６０内のレイアウトデータに基づいてレイアウトパターンデータを表示することができる。
【００６８】
図１に示す特定ＤＲＣ部４は、この特定領域６０のレイアウトパターンに対し、特定用途デザインルール３１を適用し、ウェル領域Ｗ１からＷ６それぞれの間隔または余裕値を検証する。すなわち、図１に示す間隔および余裕値検証手段３３は、領域設定後レイアウトデータ３２に従って、この特定領域６０に含まれるウェル領域Ｗ１−Ｗ６それぞれについて、対応の抵抗素子のコンタクト領域ＲＣＴＡおよびＲＣＴＢの位置情報を抽出し、このウェル領域の抽出された位置情報と、コンタクト領域ＲＣＴＡおよびＲＣＴＢの位置情報とに基づいて、このコンタクト領域ＲＣＴＡおよびＲＣＴＢとウェル領域との間隔が、基準値Ｒ１以上あるかを検証する。この余裕値の検証時においては、抵抗素子の拡散ＩＤ端子の位置情報と、ウェル領域の位置情報とに基づいて、水平成分の減算により、その余裕値が基準値Ｒ１を満たしているかを検証することができる。
【００６９】
この特定領域において、抵抗素子Ｚ１−Ｚ６が、標準電圧を受ける場合、ウェル領域Ｗ１−Ｗ６は、それぞれ、破線で示すウェル領域ＷＷのサイズに設定され、その余裕値が、間隔Ｒ２に設定される。抵抗素子ボディ部ＤＦＲの耐圧特性は、標準電圧に対する耐圧特性を満たす。特定用途デザインルール３１を適用することにより、標準電圧用抵抗素子を用いてその対応のウェル領域Ｗ１−Ｗ６の余裕値を大きくすることができ、ウェル領域端部における電圧を低減することができ、応じて、リーク電流を低減することができる。
【００７０】
ウェル領域Ｗ１−Ｗ６それぞれについて、基準値Ｒ１が満たされているかの検証結果が、検証結果レポート３４として出力される。
【００７１】
上述のように、電源電圧の特定情報として、高電圧番号を用いて電位追跡を行なっても、抵抗素子を含む特定領域に対してのみ、特定用途デザインルールを適用し、それ以外の領域に対しては、特定用途のレイアウト検証を実施していない。従って、この特定ＤＲＣ部４から出力される検証結果レポート３４には、無用の検証結果は反映されず、必要領域に関する検証結果のみが反映されており、正しい検証を行なうことができる。
【００７２】
なお、この図１に示す間隔および余裕値検証手段３３は、ウェル領域のリーク電流を抑制するために、ウェル領域の余裕値を検証している。しかしながら、ウェル領域間の分離を確実にするために、このウェル間の間隔の検証が、併せて行なわれてもよい。
【００７３】
以上のように、この発明の実施の形態１に従えば、特定領域を抽出し、この特定領域の素子のレイアウトパターンの検証を、特定領域専用のデザインルールに従って実行しており、確実なレイアウト検証を実現することができる。
【００７４】
特に、この特定領域において、抵抗素子が形成されるウェル領域の余裕値を専用のデザインルールに従って検証することにより、標準電圧用の抵抗素子を高電圧用途に使用しても、確実に、リーク電流を抑制するためのレイアウト検証を行なうことができる。
【産業上の利用可能性】
【００７５】
この発明は、半導体集積回路のレイアウトを検証する装置に適用することができ、特に、多電源構成の半導体集積回路のレイアウトを検証する装置に適用することができる。
【図面の簡単な説明】
【００７６】
【図１】この発明の実施の形態１に従うレイアウト検証装置の全体の構成を概略的に示す図である。
【図２】図１に示す電位追跡および情報選択手段の構成を概略的に示す図である。
【図３】検出対象領域を有する半導体集積回路の構成の一例を示す図である。
【図４】図３に示す抵抗素子に使用される抵抗素子の断面構造を概略的に示す図である。
【図５】図４に示す抵抗素子の平面レイアウトを概略的に示す図である。
【図６】抵抗素子情報の構成を概略的に示す図である。
【図７】ウェル領域情報の構成の一例を概略的に示す図である。
【図８】この発明の実施の形態１における電位追跡および情報選択手段の具体的動作を示すフロー図である。
【図９】図３に示す特定領域の平面レイアウトを概略的に示す図である。
【符号の説明】
【００７７】
１２，１３  素子および接続情報抽出手段、２１，３３  間隔および余裕値検証手段、３１  特定用途デザインルール、４０  電位追跡および情報選択手段、４１  端子およびグラウンド指定手段、４３  レイアウト領域設定手段、５０  指定端子−グラウンド間電位追跡手段、５１  抵抗インスタンス選択手段、５２  レイアウト上座標抽出手段、５３  ウェル座標抽出手段、６０  特定領域、６２ａ，６２ｂ，Ｚ１−Ｚ６  抵抗素子、Ｗ１−Ｗ６  ウェル領域、ＲＣＴＡ，ＲＣＴＢ  コンタクト領域、ＤＦＲ  抵抗ボディ部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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