(57)【要約】【課題】メモリセルの書き込み電流を制御することによって、エラーの少ない安定した書き込みを実現する。【解決手段】一実施形態は、抵抗変化センサを含む。前記抵抗変化センサは、第１の抵抗（Ｒ１）に接続された第１の入力部と、第２の抵抗（Ｒ２）に接続された第２の入力部とを備える。前記センサは、前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）とのうちの少なくとも１つにおける抵抗の変化を検出するための抵抗検出器を更に備える。【選択図】図７
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【特許請求の範囲】
【請求項１】
抵抗変化センサであって、
第１の抵抗（Ｒ１）に接続された第１の入力部と、
第２の抵抗（Ｒ２）に接続された第２の入力部と、
前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）とのうちの少なくとも１つにおける抵抗の変化を検出するための抵抗検出器
とを備える、抵抗変化センサ。
【請求項２】
前記第１の抵抗（Ｒ１）と、前記第２の抵抗（Ｒ２）とは、前記抵抗変化センサの差動対増幅器を形成するクロスカップリングされたトランジスタ（Ｑ１、Ｑ２）対の負荷抵抗器である、請求項１に記載の抵抗変化センサ。
【請求項３】
前記第１の抵抗（Ｒ１）は、高抵抗と低抵抗とのうちの一方であり、前記第２の抵抗（Ｒ２）は、該高抵抗と該低抵抗とのうちの他方である、請求項１に記載の抵抗変化センサ。
【請求項４】
前記抵抗の変化は、第１の時刻（ｔ１）において前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）との抵抗状態をサンプリングし、且つ、第２の時刻（ｔ２）において前記第１の抵抗（Ｒ１）と前記第２の抵抗（Ｒ２）との抵抗状態をサンプリングすることによって検出される、請求項１に記載の抵抗変化センサ。
【請求項５】
前記第２の抵抗（Ｒ２）は、基準抵抗器である、請求項１に記載の抵抗変化センサ。
【請求項６】
前記第１の時刻（ｔ１）においてサンプリングされた前記抵抗状態は、第１のラッチ（７１０）に格納され、前記第２の時刻（ｔ２）においてサンプリングされた前記抵抗状態は、第２のラッチ（７２０）に格納される、請求項５に記載の抵抗変化センサ。
【請求項７】
前記第１のラッチ（７１０）の出力と、前記第２のラッチ（７２０）の出力とは、前記センサの出力を生成する排他的論理和ゲートによって排他的論理和がとられる、請求項６に記載の抵抗変化センサ。
【請求項８】
磁気検出デバイスであって、
第１のトンネル磁気抵抗（ＴＭＪ）セル（６１０）に接続された第１のセンサ入力部であって、該第１のＴＭＪセル（６２０）は、第１の抵抗を含むことからなる、第１のセンサ入力部と、
第２のトンネル磁気抵抗（ＴＭＪ）セル（６２０）に接続された第２のセンサ入力部であって、該第２のＴＭＪセル（６２０）は、第２の抵抗を含むことからなる、第２のセンサ入力部と、
前記第１のＴＭＪセル（６１０）と前記第２のＴＭＪセル（６２０）との抵抗における変化を検出するための検出器（６００）
とを備える、磁気検出デバイス。
【請求項９】
前記第１のＴＭＪセル（６１０）は、第１のＭＲＡＭセルであり、前記第２のＴＭＪセル（６２０）は、第２のＭＲＡＭセルである、請求項８に記載のデバイス。
【請求項１０】
前記第１のＴＭＪセル（６１０）は、前記第２のＴＭＪセル（６２０）に対して相補的に形成される、請求項８に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に電子メモリに関し、特に抵抗変化センサに関する。
【背景技術】
【０００２】
［関連特許出願の相互参照］
本特許出願は、Fred Pernerによる、「An Apparatus and Method for Generating a Write Current for a Magnetic Memory Cell」と題される、２００３年９月８日に出願された米国特許出願第１０／６５８，４４２号に関連する。
【０００３】
不揮発性メモリは、メモリに接続された電力がオフに切り替えられる時でさえも、その内容（データ）を保持するメモリである。磁気ランダムアクセスメモリ（ＭＲＡＭ）は、不揮発性メモリの一種である。ＭＲＡＭ内のＭＲＡＭセルの磁界の配向を設定することによって、１つの論理状態、すなわち１ビットが、ＭＲＡＭ内に格納される。ＭＲＡＭセルに対する電力がオフに切り替えられる時でさえも、磁界の配向はそのままである。
【０００４】
図１は、ＭＲＡＭセル１００を示す。ＭＲＡＭメモリセル１００は、軟磁性領域１２０と、誘電体領域１３０と、硬磁性領域１１０とを含む。軟磁性領域１２０内の磁化の配向は、固定されていなく、矢印Ｍ１によって示されるような２つの安定した配向とみなすことができる。これら２つの配向は、硬磁性領域１１０の磁気的な配向に対して平行か、又は反平行かのいずれかであり、ＭＲＡＭメモリセル１００の論理状態を決定する。硬磁性領域１１０（ピン止めされた磁性領域とも呼ばれる）は、矢印Ｍ２によって図示されるような、固定された磁気的な配向を有する。誘電体領域１３０は、一般には、軟磁性領域１２０と硬磁性領域１１０との間の電気的な絶縁を提供する。
【０００５】
ＭＲＡＭメモリセルは一般に、ワード線（ＷＬ）とビット線（ＢＬ）との交差点に近接して配置される。ＭＲＡＭメモリセルの磁気的な配向は、ワード線とビット線とを通して流れる電流の方向を制御することによって、従ってその電流によって誘導される対応する磁界によって、設定される（書き込まれる）。更に、書き込み線を用いて、メモリセル内に格納された論理値を読み出すこともできる。
【特許文献１】米国特許出願第１０／６５８，４４２号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＭＲＡＭメモリセルは、そのＭＲＡＭメモリセル間の抵抗を検出することにより読み出される。その抵抗は、ワード線とビット線とを通して検出される。一般的には、磁気メモリセルの抵抗（従って、論理状態）は、データ層内と基準層内とにおける磁化の相対的な配向に依存する。例えば、そのデータ記憶層内の磁化の全体的な配向が、基準層のピン止めされた磁化の配向に対して平行である場合には、その磁気メモリセルは、低抵抗の状態にある。逆に、そのデータ記憶層内の磁化の全体的な配向が、基準層のピン止めされた磁化の配向に対して反平行である場合には、そのトンネル接合メモリセルは、高抵抗の状態にある。磁気メモリセルの状態を切り替えるために必要とされる切替える領域の大きさ（又は切り替える磁界の規模）は、時間経過と共に変化する可能性があり、磁気メモリセルの状態を切り替えるためのプロセスを更に複雑にしている。
【０００７】
図２は、ＭＲＡＭメモリセルのアレイ２１０を示す。ビット線とワード線との選択は、行デコーダ２２０と列デコーダ２３０とによって行われ、それらは、１つの選択されたビット線（ＢＬ）と、１つの選択されたワード線（ＷＬ）とを通して電流を導通させることによって、１つのメモリセルを選択する。例えば、１つの選択されたビット線２６０と、１つの選択されたワード線２７０とを通して電流を導通させることによって、１つのメモリセル２５０が選択される。誘導される磁界は、ＭＲＡＭメモリセルのアレイ２１０の選択されたメモリセルの磁化の配向を確実に設定するのに十分なほど大きくなければならない。メモリセルの論理状態は、センス増幅器２４０によって、対応するワード線とビット線とを通して検出される。
【０００８】
ＭＲＡＭメモリセルのアレイ２１０は、メモリセルへの書き込みが行われる時には、半選択エラー（half -select error）を受ける可能性がある。メモリセルへの書き込みは、特定のビット線（ＢＬ）を選択することと、特定のワード線（ＷＬ）を選択することとを含む。半選択エラーは、選択されたビット線と選択されていないワード線とに関連付けられたメモリセルが状態を変更する時にか、又は選択されていないビット線と選択されたワード線とに関連付けられたメモリセルが状態を変更する時に、発生する。明らかに、半選択エラーは、ＭＲＡＭメモリの性能を劣化させる。メモリセルに対する書き込み電流は、過度の半選択エラーが発生するほどに大きくなる状態から制御されるべきである。
【０００９】
メモリセルに印加される書き込み電流があまり大きくなりすぎないことを保証することによって、ＭＲＡＭメモリセルのアレイ内のＭＲＡＭメモリセルの半選択エラーを最小限にすることが望ましい。更に、書き込み電流が、メモリセルに対する安定した書き込みを提供するのに十分なほど大きいことを保証することが望ましい。
【課題を解決するための手段】
【００１０】
本発明の一実施形態は、抵抗変化センサを含む。該抵抗変化センサは、第１の抵抗に接続された第１の入力部と、第２の抵抗に接続された第２の入力部とを備える。該抵抗変化センサは、該第１の抵抗と該第２の抵抗とのうちの少なくとも１つにおける抵抗の変化を検出するための抵抗検出器を更に備える。
【００１１】
本発明の別の実施形態は、磁気検出デバイスを含む。該磁気検出デバイスは、第１のトンネル磁気抵抗接合（ＴＭＪ）セルに接続された第１のセンサ入力部を備え、該第１のＴＭＪセルは、第１の抵抗を含む。該磁気検出デバイスは、第２のＴＭＪセルに接続された第２のセンサ入力部を更に備え、該第２のＴＭＪセルは、第２の抵抗を含む。該磁気検出デバイスは、該第１のＴＭＪセルと該第２のＴＭＪセルとの抵抗における変化を検出するための検出器を更に備える。
【００１２】
本発明の別の実施形態は、メモリ装置を含む。該メモリ装置は、ＭＲＡＭセルのアレイを含む。書き込み電流発生器は、ＭＲＡＭセルのアレイ内におけるＭＲＡＭセルへと選択的に書き込みを行うための書き込み電流を生成する。テストＭＲＡＭセルの相補的な対が、書き込み電流発生器の書き込み電流に結合される。テストＭＲＡＭセルの相補的な対の抵抗における変化を検出するために、且つ、検出された変化を書き込み電流発生器にフィードバックするために、相補的なＭＲＡＭセルの抵抗状態センサが、テストＭＲＡＭセルの相補的な対に接続される。
【発明の効果】
【００１３】
メモリセルへのエラーの少ない安定した書き込みが提供される。
【実施例】
【００１４】
本発明の他の態様と利点とが、本発明の原理を例示する目的で図示される添付の図面に関連してなされた以下の詳細な説明から明らかになるであろう。
【００１５】
本発明は、２つの抵抗のうちの少なくとも１つにおける抵抗の変化を検出するためのセンサを含む。該センサは、抵抗がトンネル磁気抵抗接合（ＴＭＪ）である時に、磁界の存在を検出するために使用されることができる。ＴＭＪ接合は、ＭＲＡＭセルのアレイの書き込み制御回路構成内において使用されるＭＲＡＭセルを含むことができる。
【００１６】
図３は、磁気メモリ書き込み電流と、発生する可能性がある磁気メモリ書き込みエラーとの間の関係を示しているグラフである。図３は、書き込み電流が第１の閾値電流（Ｉ１）未満である時には、メモリセル書き込みエラーが発生することを示す。書き込み電流が第１の閾値（Ｉ１）未満である時には、その書き込み電流によって生成される磁界が、メモリセルに対して安定した書き込みを行うには小さすぎる。
【００１７】
図３は、磁気メモリセルのアレイ内の磁気メモリセルへの書き込み電流が、第２の閾値電流（Ｉ２）よりも大きい場合には、そのアレイ内の磁気メモリセルは、半選択エラーを受ける可能性が高いことを示す。半選択エラーは、選択されたビット線と選択されていないワード線とに関連付けられたメモリセルが状態を変更する時にか、又は選択されていないビット線と選択されたワード線とに関連付けられたメモリセルが状態を変更する時に発生する。一般的には、半選択エラーは、書き込み電流の大きさが大きすぎる時に発生し、所望のメモリセルよりも多くのメモリセルが、状態を変更するように磁気的に誘導される。
【００１８】
図３によって示唆されるように、磁気メモリセルのアレイ内の磁気メモリセルに対する書き込み電流の最適な範囲が一般に存在する。その最適な範囲は、該書き込み電流が、磁気メモリセルに対して確実に書き込みを行うのに十分なほど大きいが、磁気メモリセルのアレイ内の半選択エラーを最小限とするのに十分なほど小さいものである。
【００１９】
図４は、磁気メモリセルのアレイ４００の一例を示しており、書き込み電流発生器４２０と、一対（４１２、４１４）のテストメモリセル４１０と、抵抗変化センサ４３０とを含む。書き込み電流発生器４２０は、磁気メモリセルのアレイ４００内の選択されたメモリセルに対して書き込みを行うための書き込み電流を生成する。テストメモリセル４１０は、書き込み電流が磁気メモリセルのアレイ４００内のメモリセルに確実に書き込みを行うのに十分なほど大きいが、半選択エラーが発生するほどには大きくはないことを保証するため、抵抗変化センサ４３０と連携して、書き込み電流発生器４２０に対するフィードバックを生成することができる。抵抗変化センサ４３０の出力（ＩＮＤＩＣＡＴＯＲ）が、書き込み電流発生器に接続される。
【００２０】
テストメモリセル４１０は、書き込み電流発生器４２０によって生成された書き込み電流の大きさに基づいて磁気的な配向を切り替える。テストメモリセル４１０と抵抗変化センサ４３０との組み合わせは、書き込み電流発生器４２０に対してフィードバックを提供する。該フィードバックは、書き込み電流発生器によって生成される書き込み電流が増加されるべきか又は減少されるべきかどうかを判定するために、使用されることができる。書き込み電流発生器４２０によって生成される書き込み電流をテストするためのアルゴリズムを発展させることができる。書き込み電流アルゴリズムの一例は、最小閾値書き込み電流と最大閾値書き込み電流とを、平均することか又は重み付け平均することを含む。
【００２１】
テストメモリセル４１０は、相補的な構成で形成される。すなわち、それらのセルは、かけられる磁界によって、第１のテストセル４１２が、第２のテストセル４１４と反対の磁気的な配向を有するように配向される。そのテストメモリセル対によって提供される抵抗差は、単一のテストメモリセルによって提供される抵抗差の約２倍ほどの大きさである。相補的な対によって提供される、より大きな抵抗差は、単一のテストメモリセルによって提供される抵抗差よりも容易に検出される。
【００２２】
図４は、行の選択線とテストメモリセル４１０との間の単一の接続を含む。この構成は、列の選択線の書き込み電流が設定されているものとみなしている。代替の実施形態は、同様にテストメモリセル４１０に接続されている、列の選択線の、書き込み電流を含むことができ、追加の書き込み電流較正を提供する。
【００２３】
図５は、抵抗変化センサの一例を示す。該抵抗変化センサは、第１の抵抗Ｒ１に接続された第１の入力部と、第２の抵抗Ｒ２に接続された第２の入力部とを含む。抵抗検出器４３０は、該第１の抵抗Ｒ１か又は該第２の抵抗Ｒ２の少なくとも一方における抵抗の変化を検出する。１つの出力インジケータ（INDICATOR）が、抵抗変化センサが抵抗における変化を検出する時点を指示する。図７は、抵抗検出器４３０内に含めることができる回路構成の一例を示す。
【００２４】
図４の書き込み電流発生器は、テストメモリセルの磁化の状態を検出するために、抵抗変化センサを利用することができる。しかしながら、抵抗変化センサは、任意のタイプの抵抗検出デバイスによって利用されることができる。そのようなデバイスは、化学的−抵抗検出デバイス、圧力−抵抗検出デバイス（圧電デバイス）、温度−抵抗デバイス（単純な抵抗、熱抵抗デバイス）、及び光−抵抗デバイス（フォトセル）を含む。動作中に変化する抵抗を含む列挙された抵抗検出デバイスの任意の組み合わせが、図５の抵抗変化センサを利用することができる。
【００２５】
図６は磁気検出デバイスの一例を示す。該磁気検出デバイスは、第１のトンネル磁気抵抗（ＴＭＪ）セル６１０に接続された第１のセンサ入力部を含み、該第１のＴＭＪセル６１０は第１の抵抗を含む。第２のセンサ入力部は、第２のＴＭＪセル６２０に接続され、該第２のＴＭＪセルは、第２の抵抗を含む。抵抗検出器６００は、該第１のＴＭＪセル及び該第２のＴＭＪセルの抵抗における変化を検出する。図７は、抵抗検出器６００内に含めることができる回路構成の一例を示す。
【００２６】
ＴＭＪセル６１０、６２０は、ＭＲＡＭデバイスのような任意のタイプのトンネル磁気抵抗接合デバイスを含むことができる。機能的には、それらのセルは、磁界にさらされた時に変化することができる抵抗を提供する。該第１のＴＭＪセルと該第２のＴＭＪセルとは、互いに相補的に形成される。その結果、ＴＭＪセルのうちの一方が１つの磁気的な配向を有する時には、他方のＴＭＪセルは反対の配向を有する。従って、その２つのセル間の抵抗差が最大にさせられる。このことは、磁界の検出のために、ＴＭＪセルの抵抗における変化の容易な検出を提供する。
【００２７】
図７は、抵抗センサの一例の詳細を示す。その抵抗は、抵抗変化センサの差動対増幅器を形成する、クロスカップリング（cross-couple）されたトランジスタ対（Ｑ１、Ｑ２）の負荷抵抗器Ｒ１、Ｒ２として組み込まれている。負荷抵抗器Ｒ１、Ｒ２は、制御電圧ＶＨに接続され、且つ、該トランジスタ対（Ｑ１、Ｑ２）に接続される。その抵抗が相補的なＴＭＪセルであるならば、２つのＴＭＪセルは、それらのＴＭＪセルの磁化が常に反対方向であるように配向される。一方のＴＭＪセルが高抵抗状態にある時には、他方のＴＭＪセルは低抵抗状態にある。この関係は、クロスカップリングされたトランジスタ対Ｑ１、Ｑ２のうちの一方が常に、他方よりも多くの電流を通すことを保証する。
【００２８】
差動トランジスタ対Ｑ１、Ｑ２は、ｂとｂとして示される出力線を介して、第１のラッチ７１０と第２のラッチ７２０とに接続される。ｂとｂとの二重接続は、単一入力が提供するはずの電位振幅（又は電位変動量）の２倍の電位振幅（又は電位変動量）を提供する。出力ｂ、ｂのうちの一方のみをラッチ７１０、７２０に接続することは、利用可能な信号振幅（又は信号変動量）の半分を提供するが、それを検出することはより難しい。
【００２９】
差動トランジスタ対Ｑ１、Ｑ２の一状態が、第１のサンプリング時刻ｔ１において第１のラッチ７１０内に格納され、差動トランジスタ対の別の状態が、第２のサンプリング時刻ｔ２において第２のラッチ７２０内に格納される。第１の制御線ＲＷＬ１が、第１のラッチ７１０のサンプリング時刻ｔ１を決定し、第２の制御線ＲＷＬ２が、第２のラッチ７２０のサンプリング時刻ｔ２を決定する。第１のサンプリング時刻ｔ１における状態が、第２のサンプリング時刻ｔ２における状態と異なる場合には、排他的論理和（ＸＯＲ）ゲート７４０が、第１のラッチ７１０が第２のラッチ７２０とは異なる状態を格納したことを指示する信号（ＩＮＤＩＣＡＴＯＲ）を提供する。
【００３０】
差動トランジスタ対の状態をサンプリングする前に、差動トランジスタ対を、等化制御線（ＶＥＱ）によって初期化することができる。等化トランジスタＱ３をオンに切り替えることによって、差動トランジスタ対の出力が、強制的に等しくされる。サンプリングを開始するために、制御線は非アクティブ化され、等化トランジスタＱ３はオフに切り替えられる。
【００３１】
差動トランジスタ対Ｑ１、Ｑ２の状態のサンプリングは一般的には、連続的に繰り返され、差動トランジスタ対Ｑ１、Ｑ２の状態における任意の変化によって、異なる状態が、ラッチ７１０内、７２０内へとラッチされる。このことにより、インジケータ（ＩＮＤＩＣＡＴＯＲ）出力の肯定出力が生成される。何故ならば、排他的論理和（ＸＯＲ）ゲートは、ラッチ７１０、７２０の異なる状態を受信するからである。該サンプリングは、幾度も繰り返されることができ、サンプリング時刻ｔ１とサンプリング時刻ｔ２とにおける状態の差を監視することによって抵抗変化が検出される。すなわち、そのサンプリングは、第１のサンプリング、検出、第２のサンプリング、検出などを連続的に含むサンプリングシーケンスを含むことができる。
【００３２】
図８は、図７の抵抗センサの信号線及び制御線のタイミングを示す。抵抗変化の検出は、ＶＥＱ制御線にパルスを送出することにより、差動トランジスタ対Ｑ１、Ｑ２の２つの出力が、強制的に同じにされること（セットアップされること）によって、開始される。ＶＥＱ制御線がデアサートされ、ＶＨ制御線がアサートされることによって、差動トランジスタ対Ｑ１、Ｑ２の２つのうちの少なくとも一方が、オンに切り替わる。最初にオンに切り替わるトランジスタは、２つの負荷抵抗器のうちのどちらが高抵抗状態であるか又は低抵抗状態であるかに依存する。例えば、第１の負荷抵抗器Ｒ１が低抵抗状態である場合には、第１の差動トランジスタＱ１はオフに切り替えられ、第２の差動トランジスタＱ２はオンに切り替えられて、結果として、差動増幅器の第１の出力（ｂ）が、より高い電圧レベル（又はハイの電圧レベル）に移行する。それに応じて、差動増幅器の第２の出力（ｂ）が、より低い電圧レベル（又はローの電圧レベル）に移行する。
【００３３】
アクティブな（ここでは、より高い電位の）ＲＷＬ１線信号の印加によって、第１のラッチ７１０が、第１及び第２の出力ｂ、ｂの状態をラッチする。図８内に示されるように、第１のラッチ７１０の出力（ＯＵＴ１）は、ハイの電位に移行する。第１のラッチ７１０の出力（ＯＵＴ１）の、先にマーキングされた（すなわち、ＲＷＬ１線信号がアサートする前の）クロスハッチング部（×印の陰影が付された部分）は、「ｄｏｎ’ｔ  ｃａｒｅ」状態を示す。
【００３４】
ＶＥＱ信号を再びアサートし、ＶＨ信号をデアサートすることによって、セットアップ状態が再び確立される。セットアップ後、ＶＥＱ信号がデアサートされ、ＶＨ信号が再びアサートされる。第１及び第２の抵抗Ｒ１、Ｒ２の抵抗状態が変化した場合（すなわち、第１の抵抗器Ｒ１がハイであり、且つ、第２の抵抗器Ｒ２がローである場合）には、第１の出力ｂはローに移行し、第２の出力ｂはハイに移行するであろう。アクティブな（ここでは、より高い電位の）ＲＷＬ２線信号の印加によって、第２のラッチ７２０が、第１及び第２の出力ｂ、ｂの状態をラッチする。図８内に示されるように、第２のラッチ７２０の出力（ＯＵＴ２）は、ローの電位に移行する。第２のラッチ７２０の出力（ＯＵＴ２）の、先にマーキングされた（すなわち、ＲＷＬ２線信号がアサートする前の）クロスハッチング部（×印の陰影が付された部分）は、「ｄｏｎ’ｔ  ｃａｒｅ」状態を示す。
【００３５】
図８内に示されるように、第１のラッチ７１０の状態が第２のラッチ７２０の状態とは異なることによって、ＸＯＲゲート７４０の出力（ＩＮＤＩＣＡＴＯＲ）が、抵抗Ｒ１、Ｒ２における抵抗の変化の検出を示すハイのパルスを出力する。
【００３６】
図９は、図７の抵抗センサ内で使用されることができる（例えばラッチ７１０の）ラッチの回路図を示す。そのラッチ回路構成によって、ラッチ７１０の出力（ＯＵＴ１）が、２つの取り得る状態のうちの１つの状態をラッチする。第１の状態は、ＲＷＬ１制御線がハイのパルスを出力する間にｂ入力がハイであり且つｂ入力がローである時に、ラッチされる。この条件によって、トランジスタＱ４とＱ６とが導通し、それによって、出力（ＯＵＴ１）が、供給電圧ＶＤＤによって決定されるような論理的にハイの状態に駆動される。第２の状態は、ＲＷＬ１制御線がハイのパルスを出力する間にｂ入力がローであり且つｂ入力がハイである時に、ラッチされる。この条件によって、トランジスタＱ５とＱ７とが導通し、それによって、出力（ＯＵＴ１）が、論理的にローの状態に駆動される。
【００３７】
ラッチ７１０、７２０の動作によって、抵抗Ｒ１、Ｒ２に印加される電圧ＶＨを、非標準的な電圧とすることが望ましくは可能である。このことは、抵抗Ｒ１、Ｒ２が、例えばＭＲＡＭセルである場合には、電圧ＶＨが、一般にＭＲＡＭセルの破壊電圧（又は降伏電圧）によって制限されるので有益である。ＭＲＡＭセルの破壊電圧を超えると、ＭＲＡＭセルが破壊される可能性がある。印加される制御電圧ＶＨにおけるこの制限によって、出力ｂ、ｂの電圧振幅（又は電圧変動量）が、非標準的な論理電圧よりもずっと小さくなる可能性がある。トランジスタＱ４、Ｑ５、Ｑ６、Ｑ７の適切な選択によって、信号ｂ、ｂが２００ｍＶ未満となる可能性があるとしても、それらのトランジスタが、適切に導通できるようになる。しかしながら、ラッチ７１０の出力（ＯＵＴ１）は、ロジックファミリとＶＤＤ供給電圧とに依存する５Ｖか又は３．３Ｖの最大限の論理電圧振幅（又は論理電圧変動量）を含むことができる。結果として、ラッチ７１０は、信号ｂ、ｂの状態のラッチ（又はラッチ機能）を提供し、並びに、標準的な論理電圧振幅への、信号ｂ、ｂの電圧変換を提供する。ラッチ７１０は、非標準的な入力電圧を受けて、標準的な論理出力電圧を生成することができる。インバータＩ１、Ｉ２は、基本的なクロスカップリングされたラッチを形成する。
【００３８】
図１０は、書き込み電流発生器をより詳細に示す。この実施形態は、書き込み電流の選択された大きさを計算するための書き込み発生器回路構成を含む。書き込み電流は、電流のデジタル／アナログ変換器（ｉＤＡＣ）１０１５によって生成され、磁気メモリセルのアレイ１０００内における選択された磁気メモリセルと、相補的なテストメモリセル１００５対とに磁気的に結合される。最適な書き込み電流を決定することを助けるために、テストメモリセル１００５を使用することができる。ここでは、行の選択線と列の選択線との両方が、テストメモリセル１００５に接続され、その両方を最適化することができることを示唆している。しかしながら、一般的には、列の選択線の書き込み電流は予め決定されており、行の選択線の書き込み電流が最適化される。
【００３９】
制御部１０４０は、抵抗変化センサ４３０の抵抗変化検出に基づいてｉＤＡＣ１０１５に提供される、書き込み発生器回路構成内におけるデジタル値のいくつかのコントロール（又は制御、又はコントロール信号）を提供する。書き込み発生器回路構成のデジタル値は、書き込み電流の大きさのコントロール（又は制御、又はコントロール信号）を提供する。制御部１０４０は、ｉＤＡＣ１０１５と連携して、図４の書き込み電流発生器４２０の機能を提供する。
【００４０】
書き込み電流決定回路構成の実施形態の一変形は、ｉＤＡＣ１０１５によって生成される書き込み電流の大きさを決定するために使用されているテスト磁気メモリセル１００５の切替え応答を含む。テスト磁気メモリセル１００５の切替え応答は、最適な書き込み電流範囲を決定する。その書き込み電流範囲は、書き込み電流が磁気メモリセルのアレイ１０００内における選択されたメモリセルに対して確実な書き込みを提供するのに十分なほど大きいが、磁気メモリセルのアレイ１０００内における半選択エラーが最小とされるのに十分なほど小さいものである。本質的に、書き込み電流決定回路構成は、書き込み電流発生器によって生成される書き込み電流が、最小の書き込み電流の大きさよりも大きく、且つ、最大の書き込み電流の大きさよりも小さいことを保証するための電流レギュレータとして機能する。
【００４１】
図１１は、図１０の実施形態と類似した実施形態を示すが、ここでは、書き込み電流回路がより詳細に示されている。この実施形態の書き込み電流発生器は、容易軸電流のデジタル／アナログ変換器（ｉＤＡＣ）１１４０と、困難軸電流のデジタル／アナログ変換器ｉＤＡＣ１１５０とを含む。容易軸ｉＤＡＣ１１４０と、困難軸ｉＤＡＣ１１５０とは、グラフ１１９２において示されるような一連のパルス化された書き込み信号を生成する。そのパルスは、パルス化された磁界を誘導する、電流のパルスである。容易軸ｉＤＡＣ１１４０と困難軸ｉＤＡＣ１１５０との出力は、関連付けられた、磁気メモリセルのアレイ１１２０に接続される。
【００４２】
容易軸スイッチ１１７０が、容易軸ｉＤＡＣ１１４０のパルス化された書き込み信号（１１９２）を受信し、そのパルスの極性を交互に入れ替える。すなわち、容易軸スイッチ１１７０は、（１１９４として示される）パルス化された信号の極性（プラスとマイナス）がパルス毎に交互に入れ替わる、容易軸ｉＤＡＣ１１４０のパルス化された書き込み信号を含むスイッチ出力を生成する。
【００４３】
この実施形態は、困難軸スイッチを含まない。困難軸ｉＤＡＣ１１５０の単極のパルス化された書き込み信号は、テスト磁気メモリセル１１３０に結合される。
【００４４】
容易軸ｉＤＡＣ１１４０と容易軸スイッチ１１７０とによる交互に入れ替わる極性のパルスは、テスト磁気メモリセル１１３０の容易軸に沿って揃えられる、交互に入れ替わる極性のパルス化された磁界を提供する。困難軸ｉＤＡＣ１１５０の単極のパルスは、テスト磁気メモリセル１１３０の困難軸に沿って揃えられる単極のパルス化された磁界を提供する。
【００４５】
制御部１１１０は、容易軸ｉＤＡＣ１１４０と困難軸ｉＤＡＣ１１５０とのタイミング制御と振幅制御（並びに他の制御）とを提供する。抵抗変化センサ４３０は、磁気メモリセル１１３０の論理状態における変化を検出する。抵抗変化センサ４３０は、制御部１１１０に接続されるので、制御部１１１０は、テスト磁気メモリセル１１３０の論理状態を判定することができる。
【００４６】
動作における１つのモードは、困難軸ｉＤＡＣ１１５０をデフォルト値に設定する制御部を含む。そのデフォルト値は、実験的に決定されるか、又はコンピュータシミュレーションによって推定される。次に制御部は、その容易軸電流を零にし、次いでその容易軸ｉＤＡＣ１１４０をインクリメントする。ｉＤＡＣ１１４０は、容易軸ｉＤＡＣ１１４０によって生成された交互に入れ替わるパルス化された磁界に起因して、テスト磁気メモリセルがその状態を変更したことを制御部が検出するまでインクリメントされる。
【００４７】
図７内に示される抵抗変化センサ回路と類似した抵抗変化センサ４３０が、テストメモリセル１１３０に印加される交互に入れ替わる書き込みパルス１１９４に応答して、テスト磁気メモリセル１１３０の抵抗の状態を監視するために使用される。抵抗変化センサからの出力（ＳＡ＿ｏｕｔ）は、制御部１１１０にフィードバックされる。制御部１１１０は、パルス化された書き込み電流がテスト磁気メモリセル１１３０に書き込みを行う（その状態を変化させる）能力によって決定されるように、容易軸書き込み電流の大きさを変更させ、それにより、図３内において描かれるような許容可能な書き込み電流制限内となるように書き込み電流を制御する。
【００４８】
図１２は、ＭＲＡＭ書き込み電流の大きさを検出する方法のステップを含むフローチャートである。第１のステップ１２１０は、相補的なテストＭＲＡＭセル対として形成された第１のＭＲＡＭセルと第２のＭＲＡＭセルとに対して、交互に入れ替わる極性の書き込み電流を印加するステップを含む。第２のステップ１２２０は、差動増幅器出力を生成するステップを含み、前記第１のＭＲＡＭセルと前記第２のＭＲＡＭセルとは、差動対増幅器を形成するクロスカップリング（又は交差結合）されたトランジスタ対の負荷抵抗器である。第３のステップ１２３０は、第１の時刻ｔ１において差動対増幅器の第１の出力をサンプリングし、第１の極性における書き込み電流表現（又は書き込み電流を表す信号）を提供するステップを含む。第４のステップ１２４０は、第２の時刻ｔ２において差動対増幅器の第２の出力をサンプリングし、第２の極性における書き込み電流表現（又は書き込み電流を表す信号）を提供するステップを含む。第５のステップ１２５０は、第１のサンプリングされた出力と第２のサンプリングされた出力との排他的論理和をとり、それにより、第１のＭＲＡＭセルと第２のＭＲＡＭセルとの抵抗の変化を検出するステップを含む。
【００４９】
図１３は、磁気メモリとインターフェースされたプロセッサ１３１０を含むコンピューティングシステムの一実施形態を示す。磁気メモリは、磁気メモリセルのアレイ１３２０と、磁気メモリセルのアレイ１３２０内における選択されたメモリセルに対して書き込みを行うための書き込み電流を生成するための書き込み電流発生器１３３０とを含む。相補的なテストメモリセル１３５０は、抵抗変化センサ１３４０に接続される。抵抗変化センサ１３４０は、相補的なテストメモリセル１３５０の状態における変化の検出に基づいて書き込み電流に対する調整を制御するメモリコントローラ１３６０に接続される。メモリコントローラ１３６０はまた、プロセッサ１３１０と磁気メモリセル１３２０との間のインターフェースを提供する。
【００５０】
書き込み電流発生器に関連して、例示的な実施形態が説明されてきた。しかしながら、多くの異なるシステムとデバイスとが、抵抗変化センサを組み込むことができることが理解されるべきである。例えば、図１４は、磁気媒体１４１０の磁気的な状態を検出するために利用されるＴＭＪ抵抗センサを示す。例示的な磁気媒体１４１０は、磁気テープか又は磁気ディスクを含む。いずれの場合においても、磁気媒体１４１０は、磁気的な状態を表す磁界１４２０を生成する。ＴＭＪセル１４３０が、（矢印１４５０によって示されるように）磁気媒体１４１０のそばを通過する時に、ＴＭＪセル１４３０の第１のメモリセルと第２のメモリセルとは、磁気媒体１４１０により生成される磁界１４２０によって決定されるように磁気的に配向される。ＴＭＪセルの磁気的な配向における変化は、検出された磁界１４２０の配向における変化を指示する抵抗変化センサによって検出されることができる。検出された磁界１４２０の配向における変化は、磁気媒体１４１０に格納されたビットにおいて検出されたビット変化を示す。
【００５１】
本発明の特定の実施形態が、説明され且つ図示されてきたが、本発明は、そのように説明され且つ図示された特定の形態か又は部品の配置に限定されない。本発明は、添付の特許請求の範囲によってのみ制限される。
【図面の簡単な説明】
【００５２】
【図１】ＭＲＡＭメモリセルの図である。
【図２】ＭＲＡＭメモリセルのアレイの図である。
【図３】磁気メモリ書き込み電流と、発生する可能性のあるメモリ書き込みエラーとの間の関係を示すグラフである。
【図４】本発明の一実施形態による、抵抗変化センサを利用する書き込み電流発生器の一例を示す図である。
【図５】本発明の一実施形態による抵抗センサの図である。
【図６】本発明の一実施形態によるＴＭＪ抵抗センサの図である。
【図７】本発明の一実施形態によるＴＭＪ抵抗センサをより詳細に示す図である。
【図８】図７の抵抗センサの信号線及び制御線のタイミング図である。
【図９】図７の抵抗センサ内において使用されることが可能なラッチの回路図である。
【図１０】本発明の一実施形態による書き込み電流発生器をより詳細に示す図である。
【図１１】本発明の一実施形態による書き込み電流発生器を更により詳細に示す図である。
【図１２】本発明の一実施形態による、抵抗の変化を検出する方法のステップを含むフローチャートである。
【図１３】本発明の一実施形態による、抵抗変化センサを利用する書き込み電流発生器を含むコンピューティングシステムの図である。
【図１４】本発明の一実施形態による、磁気媒体の磁気的な状態を検出するために利用されるＴＭＪ抵抗センサの図である。
【符号の説明】
【００５３】
６００  検出器
６１０  第１のトンネル磁気抵抗（ＴＭＪ）セル
６２０  第２のトンネル磁気抵抗（ＴＭＪ）セル
７１０  第１のラッチ
７２０  第２のラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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