(57)【要約】【課題】  ２次元画像を多バンクのメモリ上に配置する場合、任意の位置の矩形データを取得するとき、任意の矩形領域が座標（ｘ、ｙ）の両方向のどこでバンクを跨ぐかを判別する必要をなくし、メモリ上の格納アドレスの算出を簡略化し、さらに回路規模を縮小することのできるメモリアクセス装置、及びメモリアクセス方法を提供する。【解決手段】  ２次元画像データを画素データのＢｉｔ幅方向に分割し、それぞれメモリ上の別バンクに配置することにより画像の水平・垂直方向でのバンクの跨りをなくし、どのような矩形領域を取得する場合にあっても必ずＢｉｔ幅方向にしかバンクを跨らない構成とした。また、格納メモリバンクごとにメモリ上のアドレス原点Ｙ０を基点とし、格納される２次元画像の１水平方向データ列を連続アドレス空間に配置する構成とした。【選択図】  図１
2005165678.tif 000002
【特許請求の範囲】
【請求項１】
２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割する分割ステップと、
メモリ上の複数個のバンクを順次アクセスして、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれの分割画素データを格納する格納ステップと、
前記複数個のバンクを順次アクセスして、前記複数枚の２次元分割画像の分割画素データを読み出す読み出しステップと、
前記読み出した分割画素データを元の画素データに復元する復元ステップと、を備えた、
ことを特徴とするメモリアクセス方法。
【請求項２】
請求項１に記載のメモリアクセス方法において、
前記格納ステップは、
前記２次元分割画像を格納する前記複数個のバンクのそれぞれにおいて、該２次元分割画像の水平方向のデータ列を順に、該複数個のバンクのそれぞれのアドレス原点を基点とする連続アドレス空間に配置する、
ことを特徴とするメモリアクセス方法。
【請求項３】
２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割するデータ分割部と、
前記分割画素データより構成される複数枚の２次元分割画像のそれぞれを、異なるバンクに格納するメモリと、
前記メモリ上にある２次元画像のデータをアクセスするために、取得する画像の２次元空間アドレスからメモリ上の格納アドレスを算出するメモリアドレス変換部と、
前記メモリアドレス変換部により発行された格納アドレスをスケジュールして、前記メモリへのアクセスを制御するスケジューラと、
前記複数個のバンクから読み出された、前記分割画素データを元の画素データに復元するデータ復元部と、を備えた、
ことを特徴とするメモリアクセス装置。
【請求項４】
２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割するデータ分割部と、
前記分割画素データより構成される複数枚の２次元分割画像のそれぞれを、異なるバンクに格納するＤＲＡＭと、
前記ＤＲＡＭ上にある任意の２次元矩形画像のデータをアクセスするために、前記任意の矩形画像の空間原点アドレスと、矩形画像の横幅及び縦幅とを入力とし、ＤＲＡＭ上の格納アドレスを算出するメモリアドレス変換部と、
前記メモリアドレス変換部の出力を受け、前記ＤＲＡＭへのアクセスコマンドの生成及び発行順を制御するコマンド発行制御部と、
前記複数個のバンクから読み出された、前記分割画素データを元の画素データに復元するデータ復元部と、を備えた、
ことを特徴とするメモリアクセス装置。
【請求項５】
請求項３又は請求項４に記載のメモリアクセス装置において、
前記２次元分割画像を格納する前記複数個のバンクのそれぞれにおいて、該２次元分割画像の水平方向のデータ列を順に、該複数個のバンクのそれぞれのアドレス原点を基点とする連続アドレス空間に配置する、
ことを特徴とするメモリアクセス装置。
【請求項６】
請求項５に記載のメモリアクセス装置において、
前記メモリアドレス変換部は、
前記２次元原画像の水平方向のデータ列の数をもとに、アクセスする画像データの２次元空間アドレスのｙ座標と、該ｙ座標を有する１水平方向データ列の先頭が格納される先頭アドレスとの対応関係を記述するルックアップテーブルと、
前記先頭アドレスと、前記アクセスする画像データの２次元空間アドレスのｘ座標と、前記バンク上のアドレス原点とを加算し、前記格納アドレスを算出する加算器と、を備えた、
ことを特徴とするメモリアクセス装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを扱うシステムにおいて、メモリとのインターフェースを行うメモリアクセス方法、及びメモリアクセス装置に関する。
【背景技術】
【０００２】
従来の画像データを扱うメモリアクセス装置では、Ｐ×Ｑ画素からなる２次元画像フレームをＭ×Ｎ画素の２次元格子状に分割し、１つの格子のデータをメモリ上の１つのバンクに配置するとともに、注目する格子の上下左右の格子を注目格子とは別バンクに配置し、さらに、メモリ上の１バンク内では各格子内のデータを連続して配置する構成をとっていた（例えば、特許文献１参照）。
【特許文献１】特開平８−５５０６０号公報（第５図、６図、８図、９図）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の従来技術では、２次元画像をＭ×Ｎの格子状に分割して多バンクのメモリ上に配置するため、任意の位置の矩形データを取得するとき、当該データ領域が多バンクに跨ぐ場合がある。その場合、任意の矩形領域が座標（ｘ、ｙ）の両方向のどこでバンクを跨ぐかを判別する必要があり、格納ＤＲＡＭアドレスの算出過程が複雑化し、回路規模が増大してしまうという課題を有する。
【０００４】
また、バンクを跨いでＤＲＡＭ上に格納されるアドレスと、ソフトウェアから見た２次元空間アドレスとの間の変換が複雑になるという課題をも有する。
【０００５】
さらに、２次元で配置される矩形データを扱う多くのメディア処理では、前記矩形データをライン単位で転送処理する必要があるところ、ＤＲＡＭバスにおけるデータ転送処理は、矩形データが複数のバンクに跨る場合であっても、アクセスのオーバーヘッドの最適化を優先するために同一バンク毎にデータを読み出していく。このため、当該データ処理により得られるデータの順列は、前記矩形データをライン単位に分割した際のライン方向のデータ順列にはならない。したがって、前記従来技術に従ったメモリアクセスをＤＲＡＭを用いて実施する場合には、ＤＲＡＭから読み取ったデータを転送処理可能なデータに組上げるためのデータ組上げ用メモリを別途設け、当該組上げ用メモリに格納されたデータを上位アドレスから読み取ったときのデータの順列が、前記矩形データをライン方向に順次読み取ったときのデータの順列と同一になるように、ＤＲＡＭから読み取ったデータを当該メモリに適宜格納していく必要がある。かかる処理を行うためには、前記組み立て用メモリは、前記矩形データの１画素あたりのメモリ容量をＡとし、前記分割ライン数をＬとするとＡ＊Ｌのメモリ容量が必要となり、当該メモリの制御回路も別途必要となることから、回路規模がさらに拡大してしまう。さらには、前述のように一旦データを別メモリ上で組上げる必要があることから、ＤＲＡＭ上のデータの取得リクエストに対する応答速度が遅れるといった問題も生じる。
【０００６】
本発明は、上記課題を解決するためになされたもので、格納アドレスの計算を簡略化し、回路規模を削減することのできるメモリアクセス方法、及びメモリアクセス装置を提供することを目的とする。
【０００７】
また、本発明は、必要なデータに組み上げるための組上げメモリサイズを削減し、データ取得リクエストに高速に応答することのできるメモリアクセス方法、及びメモリアクセス装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記の課題を解決するために、本発明の請求項１に記載のメモリアクセス方法は、２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割する分割ステップと、メモリ上の複数個のバンクを順次アクセスして、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれの分割画素データを格納する格納ステップと、前記複数個のバンクを順次アクセスして、前記複数枚の２次元分割画像の分割画素データを読み出す読み出しステップと、前記読み出した分割画素データを元の画素データに復元する復元ステップとを備えたことを特徴とする方法である。
【０００９】
また、本発明の請求項２に記載のメモリアクセス方法は、請求項１に記載のメモリアクセス方法において、前記格納ステップは、前記２次元分割画像を格納する前記複数個のバンクのそれぞれにおいて、該２次元分割画像の水平方向のデータ列を順に、該複数個のバンクのそれぞれのアドレス原点Ｙ０を基点とする連続アドレス空間に配置することを特徴とする方法である。
【００１０】
本発明の請求項３に記載のメモリアクセス装置は、２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割するデータ分割部と、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれを、異なるバンクに格納するメモリと、前記メモリ上にある２次元画像のデータをアクセスするために、取得する画像の２次元空間アドレスからメモリ上の格納アドレスを算出するメモリアドレス変換部と、前記メモリアドレス変換部により発行された格納アドレスをスケジュールして、前記メモリへのアクセスを制御するスケジューラと、前記複数個のバンクから読み出された、前記分割画素データを元の画素データに復元するデータ復元部とを備えたことを特徴とするものである。
【００１１】
本発明の請求項４に記載のメモリアクセス装置は、２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割するデータ分割部と、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれを、異なるバンクに格納するＤＲＡＭと、前記ＤＲＡＭ上にある任意の２次元矩形画像のデータをアクセスするために、前記任意の矩形画像の空間原点アドレスと、矩形画像の横幅及び縦幅とを入力とし、ＤＲＡＭ上の格納アドレスを算出するメモリアドレス変換部と、前記メモリアドレス変換部の出力を受け、前記ＤＲＡＭへのアクセスコマンドの生成及び発行順を制御するコマンド発行制御部と、前記複数個のバンクから読み出された、前記分割画素データを元の画素データに復元するデータ復元部とを備えたことを特徴とするものである。
【００１２】
本発明の請求項５に記載のメモリアクセス装置は、請求項３又は請求項４に記載のメモリアクセス装置において、前記２次元分割画像を格納する前記複数個のバンクのそれぞれにおいて、該２次元分割画像の水平方向のデータ列を順に、該複数個のバンクのそれぞれのアドレス原点Ｙ０を基点とする連続アドレス空間に配置することを特徴とするものである。
【００１３】
本発明の請求項６に記載のメモリアクセス装置は、請求項５に記載のメモリアクセス装置において、前記メモリアドレス変換部は、前記２次元原画像の水平方向のデータ列の数をもとに、アクセスする画像データの２次元空間アドレスのｙ座標と、該ｙ座標を有する１水平方向データ列の先頭が格納される先頭アドレスＹとの対応関係を記述するルックアップテーブルと、前記先頭アドレスＹと、前記アクセスする画像データの２次元空間アドレスのｘ座標と、前記バンク上のアドレス原点Ｙ０とを加算し、前記格納アドレスを算出する加算器とを備えたことを特徴とするものである。
【発明の効果】
【００１４】
本発明の請求項１に係るメモリアクセス方法によれば、２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割する分割ステップと、メモリ上の複数個のバンクを順次アクセスして、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれの分割画素データを格納する格納ステップと、前記複数個のバンクを順次アクセスして、前記複数枚の２次元分割画像の分割画素データを読み出す読み出しステップと、前記読み出した分割画素データを元の画素データに復元する復元ステップとを備えるようにしたので、従来の技術のようにＰ×Ｑ画素からなる２次元原画像をＭ×Ｎ画素の２次元格子状に分割する代わりに、２次元画像データを画素のＢｉｔ幅方向に分割しメモリ上の異なるバンクに配置することにより、画像の水平・垂直方向でのバンクの跨りをなくすことが可能となり、どのような矩形領域の画像データを取得するに際しても必ずＢｉｔ幅方向にしかバンクを跨らないため、メモリ上の格納アドレスの算出を簡略化し、さらに、バンクを跨る位置の判別回路、及び跨ったバンク単位の取得アドレス算出回路・アクセス制御回路を削除することが可能となり、大幅な回路削減を実現することができる。
【００１５】
本発明の請求項２に係るメモリアクセス方法によれば、請求項１に係るメモリアクセス方法において、前記格納ステップは、前記２次元分割画像を格納する前記複数個のバンクのそれぞれにおいて、該２次元分割画像の水平方向のデータ列を順に、該複数個のバンクのそれぞれのアドレス原点Ｙ０を基点とする連続アドレス空間に配置するようにしたので、各メモリバンクにおいてメモリ上のアドレス原点Ｙ０を基点とし、格納される２次元画像の１水平方向画素列を連続アドレス空間に配置し、それに続くアドレスに垂直方向に１つ下の水平方向画素列を割り当てていくことにより、メモリ上の格納アドレスの算出を簡略化し、さらに、２次元空間アドレスを、水平方向が連続した１次元アドレス空間としてソフトウェアに対して見せることができ、ソフトウェアの負荷の軽減を実現することができる。
【００１６】
また、画像の水平・垂直方向でのバンクの跨りがなく、格納メモリバンクごとにメモリ上のアドレス原点Ｙ０を基点とし、格納される２次元画像の１水平方向を連続アドレス空間に配置するため、取得する矩形の画像領域の１水平方向データ列を連続でアクセスすることが可能となり、さらに、装置におけるデータの組上げメモリサイズは、同じ位置のＢｉｔ幅方向の各バンクアクセスを待つだけのメモリを有するだけで足りるため、組上げメモリサイズの削減を実現することができる。
【００１７】
本発明の請求項３に係るメモリアクセス装置によれば、２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割するデータ分割部と、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれを、異なるバンクに格納するメモリと、前記メモリ上にある２次元画像のデータをアクセスするために、取得する画像の２次元空間アドレスからメモリ上の格納アドレスを算出するメモリアドレス変換部と、前記メモリアドレス変換部により発行された格納アドレスをスケジュールして、前記メモリへのアクセスを制御するスケジューラと、前記複数個のバンクから読み出された、前記分割画素データを元の画素データに復元するデータ復元部とを備えるようにしたので、２次元画像データを画素のＢｉｔ幅方向に分割しメモリ上の異なるバンクに配置することにより、画像の水平・垂直方向でのバンクの跨りをなくすことができる。また、任意の矩形領域のデータを取得するに際しても必ずＢｉｔ幅方向にしかバンクを跨らないため、メモリ上の格納アドレスの算出を簡略化し、さらに、バンクを跨る位置の判別回路、及び跨ったバンク単位の取得アドレス算出回路・アクセス制御回路を削除することが可能となり、大幅な回路削減を実現することができる。
【００１８】
本発明の請求項４に係るメモリアクセス装置によれば、２次元原画像の画素データをビット幅方向に、複数個の分割画素データに分割するデータ分割部と、前記分割画素データより構成される複数枚の２次元分割画像のそれぞれを、異なるバンクに格納するＤＲＡＭと、前記ＤＲＡＭ上にある任意の２次元矩形画像のデータをアクセスするために、前記任意の矩形画像の空間原点アドレスと、矩形画像の横幅及び縦幅とを入力とし、ＤＲＡＭ上の格納アドレスを算出するメモリアドレス変換部と、前記メモリアドレス変換部の出力を受け、前記ＤＲＡＭへのアクセスコマンドの生成及び発行順を制御するコマンド発行制御部と、前記複数個のバンクから読み出された、前記分割画素データを元の画素データに復元するデータ復元部とを備えるようにしたので、２次元画像データを画素のＢｉｔ幅方向に分割しメモリ上の異なるバンクに配置することにより、画像の水平・垂直方向でのバンクの跨りをなくすことを可能にし、どのような矩形領域のデータを取得するに際しても必ずＢｉｔ幅方向にしかバンクを跨らないため、メモリ上の格納アドレスの算出を簡略化し、またバンクを跨る位置の判別回路、及び跨ったバンク単位の取得アドレス算出回路・アクセス制御回路を削除することが可能となり、大幅な回路削減を実現することができる。さらに、メモリをＤＲＡＭで実現しているため、画像取得のリクエストに対して、より高速に応答することができる。
【００１９】
本発明の請求項５に係るメモリアクセス装置によれば、請求項３又は請求項４に記載のメモリアクセス装置において、前記２次元分割画像を格納する前記複数個のバンクのそれぞれにおいて、該２次元分割画像の水平方向のデータ列を順に、該複数個のバンクのそれぞれのアドレス原点Ｙ０を基点とする連続アドレス空間に配置するようにしたので、各メモリバンクにおいてメモリ上のアドレス原点Ｙ０を基点とし、格納される２次元画像の１水平方向画素列を連続アドレス空間に配置し、それに続くアドレスに垂直方向に１つ下の水平方向画素列を割り当てていくことにより、メモリ上の格納アドレスの算出を簡略化し、さらに、２次元空間アドレスを、水平方向が連続した１次元アドレス空間としてソフトウェアに対して見せることができ、ソフトウェアの負荷の軽減を実現することができる。
【００２０】
また、画像の水平・垂直方向でのバンクの跨りがなく、格納メモリバンクごとにメモリ上のアドレス原点Ｙ０を基点とし、格納される２次元画像の１水平方向を連続アドレス空間に配置するため、取得する矩形の画像領域の１水平方向データ列を連続でアクセスすることが可能となり、装置におけるデータの組上げメモリサイズは、同じ位置のビット幅方向の各バンクアクセスを待つだけのメモリを有するだけでよく、組上げメモリサイズの削減を実現することができる。
【００２１】
本発明の請求項６に係るメモリアクセス装置によれば、請求項５に記載のメモリアクセス装置において、前記メモリアドレス変換部は、前記２次元原画像の水平方向のデータ列の数をもとに、アクセスする画像データの２次元空間アドレスのｙ座標と、該ｙ座標を有する１水平方向データ列の先頭が格納される先頭アドレスＹとの対応関係を記述するルックアップテーブルと、前記先頭アドレスＹと、前記アクセスする画像データの２次元空間アドレスのｘ座標と、前記バンク上のアドレス原点Ｙ０とを加算し、前記格納アドレスを算出する加算器とを備えるようにしたので、メモリアドレス変換部の回路構成が一層簡単になり、格納アドレスの計算を一層簡単に高速に行うことができる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の具体的な内容を詳細に説明する。
（実施の形態１）
図１、図２は、本発明のメモリアクセス方法の一実施形態を説明する図である。
図１において、１１はデータのＢｉｔ幅が８の画素、１０はＰ×Ｑ個の前記画素１１から構成される２次元原画像を示している。１２、１３は前記画素１１のデータをビット幅方向に分割し、それぞれ画素１１のデータの上位４Ｂｉｔ、または下位４Ｂｉｔのデータを有する分割画素である。１４、１５はメモリ１６上のバンクを代表している。図１に示すように、本実施の形態１では、前記１枚の原画像１０を、原画像データの上位４Ｂｉｔを有する分割画素１２から構成される２次元分割画像と、原画像データの下位４Ｂｉｔを有する分割画素１３から構成される２次元分割画像との２枚分割画像に分割し、前記２枚分割画像をそれぞれメモリバンク１４、メモリバンク１５に格納している。
【００２３】
図２は、前述のメモリバンク１４、１５にデータを格納する時の格納方法を説明する図である。
図２において、２２は幅がβの２次元分割画像の第１行目の水平方向データ列、２３はデータ列２２に次ぐ第２行目の水平方向データ列、Ｙ０はメモリ上の基点となるアドレス原点であって、第１行目の水平方向データ列のアドレス原点でもある。また、Ｙ１、Ｙ２はそれぞれ第２行目、第３行目の水平方向データ列のアドレス原点を示している。
【００２４】
前記幅がβの２次元分割画像をメモリに格納する際、第１行目の水平方向データ列２２を、メモリ上のアドレス原点Ｙ０を基点とするメモリバンクの連続アドレス空間に配置する。データ列２２に次ぐデータ列２３は、該水平方向のデータ列２２に連続するアドレス空間に配置する。データ列２３以降のデータ列は、同様に連続して配置する。
【００２５】
前述のような配置により、２次元空間アドレスを、水平方向が連続した１次元アドレス空間としてみることが可能になる。
【００２６】
従って、任意の２次元空間の点（ｘ、ｙ）のデータの格納アドレスは、格納される２次元画像の水平方向データ列の長さβをｙ回だけ加算することによって求められるデータ列の先頭アドレスＹから、水平方向ｘだけシフトしたアドレスＣとなる。
【００２７】
上位データはメモリバンク１４の前述算出したアドレスＣに、下位データはメモリバンク１５の前述算出したアドレスＣに格納されている。
【００２８】
下記に記載されているのは、任意の点（ｘ、ｙ）がメモリに格納される格納アドレスを求める式である。
メモリアドレスＣ＝（β×ｙ）＋ｘ＋バンク１４又はバンク１５のアドレス原点Ｙ０
【００２９】
上記のようなアドレス算出は従来に比べて大きく簡略されたが、先頭アドレスＹを求める段階で乗算器を使用する構成をとっているため若干複雑の部分がまだ残っている。
【００３０】
これをより簡略するためには、各垂直方向の先頭アドレスＹを予め算出してテーブルとして持ち、入力されるｙの値により一義的にアドレスＹが算出されるようにするＬｏｏｋＵｐＴａｂｌｅを参照することにより、アドレス算出回路を、加算器とＬｏｏｋＵｐＴａｂｌｅとのみで構成することができる。
【００３１】
図３は、図１及び図２に基づいて説明してきた本発明のメモリアクセス方法を実施する、本発明のメモリアクセス装置の具体的な１構成を示すブロック図である。
【００３２】
図３において、メモリアクセス装置は、前述した加算器３１とＬｏｏｋＵｐＴａｂｌｅ３０からなるアドレス算出回路であるメモリアドレス変換部３３と、スケジューラ３５と、バンクＡおよびバンクＢを有するメモリ１６と、１アクセスデータを保持するラッチ回路３２を備えている。
【００３３】
ラッチ回路３２は、メモリに対するアクセスのときに、１アクセスでメモリバンクから読み出されたデータ、又は１アクセスでメモリバンクへ書き込むデータを保持する。
【００３４】
メモリアドレス変換部３３は、取得したい画像の２次元空間アドレス（ｘ、ｙ）が与えられると、データの格納されているメモリアドレスを発行する。スケジューラ３５は、メモリアドレス変換部３３のアドレス発行と同時にメモリバンクＡをアクセスし、次のサイクルでメモリバンクＢをアクセスするようにスケジュールする。
【００３５】
次に、メモリに対する読出し、及び書き込みのときのアクセス動作について説明する。
メモリから読出しの時には、取得する画素の２次元空間アドレス（ｘ、ｙ）が与えられると、メモリアドレス変換部３３は、メモリ上の格納アドレスを算出して、スケジューラ３５に出力する。スケジューラ３５は、まずメモリバンクＡに対してアクセスし、メモリから出力されてくる上位４Ｂｉｔデータを一旦ラッチ回路３２に保持させ、次のサイクルでメモリバンクＢに対してアクセスし、出力されてくる下位４Ｂｉｔデータをも一旦ラッチ回路３２に保持させる。そして、ラッチ回路３２に保持された上位４ビットのデータと、下位４ビットのデータは、元の８Ｂｉｔのデータに復元されて出力される。
【００３６】
メモリに対する書込みの時には、書き込む画素データの２次元空間アドレス（ｘ、ｙ）が与えられると、まず、上記８Ｂｉｔの画素データを上位４Ｂｉｔ、下位４Ｂｉｔに分割してそれぞれラッチ回路３２に一旦保持させておく。メモリアドレス変換部３３は、画素のメモリ上の格納アドレスを算出して、スケジューラ３５に出力する。スケジューラ３５は、メモリバンクＡアクセスのタイミングでメモリバンクＡをアクセスし、ラッチ回路３２に保持された上位４Ｂｉｔデータを書込み、次のサイクルでメモリバンクＢにアクセスし、ラッチ回路３２に保持された下位４Ｂｉｔデータを書込む。
【００３７】
このように、本実施の形態１によるメモリアクセス方法及びメモリアクセス装置では、２次元原画像をビット方向に複数枚分割画像に分割し、各分割画像の水平方向のデータ列を順に１つのメモリバンクの連続的なアドレス空間にそれぞれ格納し、任意の画像データを取得するときには、複数個のメモリバンクを順次にアクセスし、複数個の分割画素データを読み出して原画像の画素データに復元するようにしたので、画像の水平・垂直方向でのメモリバンクの跨りをなくすことが可能となり、任意の矩形領域のデータを取得するにあたって必ずＢｉｔ幅方向にしかバンクを跨らないため、メモリバンクを跨る位置の判別回路、及び跨ったバンク単位の取得アドレス算出回路、アクセス制御回路を削除することも可能となり、大幅な回路削減を実現することができる。また、２次元空間アドレスを、水平方向が連続した１次元アドレス空間としてみることが可能になるため、任意のメモリ上の格納アドレスの算出は、簡略化され、ソフトウェアの負荷は軽減されることになる。さらに、任意の矩形領域の１水平方向データ列を連続でアクセスすることが可能なため、装置におけるデータの組上げメモリサイズは、同じ位置のＢｉｔ幅方向の各バンクから読み出したデータ分だけのメモリで足り、組上げメモリサイズの削減を実現することができる。
【００３８】
また、本実施の形態１によるメモリアクセス装置では、２次元原画像の水平幅βをもとに、２次元空間アドレスのｙ座標と、ｙ座標を有する１水平方向のデータ列の先頭アドレスＹとの関係を記述するルックアップテーブルと、前記先頭アドレスＹと、２次元空間アドレスのＸ座標と、メモリバンク上のアドレス原点Ｙ０を加算し、メモリ上の格納アドレスを算出する加算器とを備えるようにしたので、格納アドレスの計算は一層簡略化することができる。
【００３９】
（実施の形態２）
本実施の形態２は、前述の実施の形態１によるメモリアクセス装置のメモリをＤＲＡＭで実現するものに関する。
【００４０】
図４は、本実施の形態２によるメモリアクセス装置の１構成例を示すブロック図である。
図４において、本実施の形態２によるメモリアクセス装置は、前述の実施の形態１のメモリアクセス装置と比較して、スケジューラ３５をコマンド発行制御部４０に、メモリ１６をＤＲＡＭ１７に変更した点において異なるが、その他の構成成分は前述の実施の形態１のメモリアクセス装置と同様である。
【００４１】
メモリアドレス変換部３３は、取得したい任意の２次元矩形画像のデータをアクセスするために、図５に示すように、任意矩形の空間原点アドレス（ｘ１、ｙ１）と、矩形の横幅ａ及び縦幅ｂとを入力とし、データの格納されているメモリアドレスを算出して発行する。
【００４２】
コマンド発行制御部４０は、メモリアドレス変換部３３からＤＲＡＭのバンク、ページ、ページ内のアドレス、及びアクセスサイズの出力を受け、ＤＲＡＭへのアクセスコマンドの生成及び発行順を制御してＤＲＡＭをアクセスする。
【００４３】
次に、ＤＲＡＭに対する読出し、及び書き込みのときのアクセス動作について説明する。
なお、ここでは、図５に示すような２次元画像のうち、（ｘ１、ｙ１）を原点とし、横幅がａ、縦幅がｂの矩形画像５０をＤＲＡＭから取得したい場合を例にして説明する。
【００４４】
ＤＲＡＭから読出しの時には、取得する矩形の画像領域の２次元空間原点アドレス（ｘ１、ｙ１）と、矩形の横幅ａ及び縦幅ｂとが与えられると、メモリアドレス変換部３３は、ＤＲＡＭ上の格納アドレス、アクセスサイズ等を算出して、コマンド発行制御部４０に出力する。コマンド発行制御部４０は、メモリアドレス変換部３３からＤＲＡＭのバンク、ページ、ページ内のアドレス、及びアクセスサイズの出力を受け、まずバンクＡに対してアクセスし、バンクＡから出力されてくる上位４Ｂｉｔデータ５１を一旦ラッチ回路３２に保持させ、続いてバンクＢに対してアクセスし、出力されてくる下位４Ｂｉｔデータ５２をも一旦ラッチ回路３２に保持させる。そして、ラッチ回路３２に保持された上位４ビットのデータ５１と、下位４ビットのデータ５２は、元の８Ｂｉｔのデータに復元されて出力される。
【００４５】
ＤＲＡＭに対する書込みの時には、書き込む矩形画像データの２次元空間原点アドレス（ｘ１、ｙ１）と、矩形の横幅ａ及び縦幅ｂとが与えられると、まず、上記矩形画像の８Ｂｉｔの原画素データを上位４Ｂｉｔ、下位４Ｂｉｔに分割してそれぞれラッチ回路３２に一旦保持させておく。メモリアドレス変換部３３は、上記矩形画像のＤＲＡＭ上の格納アドレス、アクセスサイズ等を算出して、コマンド発行制御部４０に出力する。コマンド発行制御部４０は、メモリアドレス変換部３３からＤＲＡＭのバンク、ページ、ページ内のアドレス、及びアクセスサイズの出力を受け、まずバンクＡのアクセスタイミングでバンクＡをアクセスし、ラッチ回路３２に保持された上位４Ｂｉｔデータ５１を書込み、続いてバンクＢにアクセスし、ラッチ回路３２に保持された下位４Ｂｉｔデータ５２を書込む。
【００４６】
このように、本実施の形態２によるメモリアクセス装置では、２次元原画像の８Ｂｉｔ幅の画素データを、２個の４Ｂｉｔ幅の分割画素データに分割して、前記４Ｂｉｔ幅の分割画素データからなる２枚の２次元分割画像を、２個の異なるＤＲＡＭ上のバンクに格納し、前記ＤＲＡＭ上にある任意の２次元矩形画像のデータをアクセスするために、前記任意の矩形画像の空間原点アドレスと、矩形画像の横幅及び縦幅とを入力とし、ＤＲＡＭ上の格納アドレスを算出し、前記２個の異なるＤＲＡＭ上のバンクを順次アクセスして分割画素データを読み出し、読み出された２種類の４Ｂｉｔ幅の分割画素データを元の８Ｂｉｔ幅の画素データに復元するようにしたので、従来のように原画像をＭ×Ｎ画素の２次元格子状に分割する代わりに、画素データをＢｉｔ方向に分割し異なるバンクに格納することにより、画像の水平・垂直方向でのメモリバンクの跨りをなくすことが可能となり、任意の矩形領域のデータを取得するにあたって必ずＢｉｔ幅方向にしかバンクを跨らないため、メモリバンクを跨る位置の判別回路、及び跨ったバンク単位の取得アドレス算出回路、アクセス制御回路を削除することも可能となり、大幅な回路削減を実現することができる。また、２次元空間アドレスを、水平方向が連続した１次元アドレス空間としてみることが可能になるため、任意のメモリ上の格納アドレスの算出は、簡略化され、ソフトウェアの負荷は軽減されることになる。さらに、任意の矩形画像を取得するとき、矩形画像が多バンクに跨らないため、１つのバンクに対して矩形画像の１行ごとにデータを連続的に読み出すことが可能となるため、必要なデータに組み上げるための組み上げメモリのサイズを削減することができるとともに、画像データの取得リクエストに対して速く応答することができる。
【００４７】
なお、上記の実施の形態１及び実施の形態２において、原画像のデータのＢｉｔ幅Ｌを８、２つの分割画素データのＢｉｔ幅Ｍを４としたが、それはあくまでも一例であって、Ｌは２以上の任意の整数、Ｍは１以上の任意の整数で、分割画素データのビット数Ｍの総和がＬとなればよく、即ち、Ｌビットを任意のビット数の組み合わせに分割しても良く、メモリ上のバンクの数をそれに応じて増やせばよいことは言うまでもない。
【産業上の利用可能性】
【００４８】
本発明に係るメモリアクセス方法、及びメモリアクセス装置は、メモリ上の格納アドレス算出の簡略、ソフトウェアの負荷の軽減、及び装置の回路規模の削減を実現することができるとともに、画像データ取得のリクエストに対する装置の応答も速くなるという効果を有しており、画像データを扱うシステムに有用である。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１によるメモリアクセス方法における画像データのビット幅方向分割を説明する図である。
【図２】本発明の実施の形態１によるメモリアクセス方法におけるメモリ内のデータ格納方法を説明する図である。
【図３】本発明の実施の形態１によるメモリアクセス装置の構成を示すブロック図である。
【図４】本発明の実施の形態２によるメモリアクセス装置の構成を示すブロック図である。
【図５】２次元画像のうち、原点が（ｘ１、ｙ１）、横幅ａ、縦幅ｂの矩形画像をＤＲＡＭから取得するイメージ図である。
【符号の説明】
【００５０】
１０    ８Ｂｉｔ幅の画素で構成される画像
１１    ８Ｂｉｔの幅を持つ画素
１２    上位４Ｂｉｔの分割画素
１３    下位４Ｂｉｔの分割画素
１４    ＢａｎｋＡに配置される上位Ｂｉｔのみの画素
１５    ＢａｎｋＢに配置される下位Ｂｉｔのみの画素
１６    画像を格納するメモリ
１７    画像を格納するＤＲＡＭ
２０    メモリ上における垂直方向先頭画素位置のアドレスＹ０
２１    メモリ連続アドレス空間
２２、２３    格納される２次元画像の１水平方向のデータ列
２４    ２次元画像の１水平方向のデータ列の長さβ
３０    ＬｏｏｋＵｐＴａｂｌｅ（画像の垂直方向先頭画素位置を示すアドレス）
３１    加算器
３２    １アクセスデータを保持するラッチ回路
３３    メモリアドレス変換部
３５    メモリへのアクセスを制御するスケジューラ
４０    ＤＲＡＭへのアクセスコマンド生成・発行順を制御するコマンド発行制御部
５０    任意矩形領域
５１、５２    １水平方向のデータ列
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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