(57)【要約】【課題】  簡単な構成で多機能化と低消費電力化とを実現し、設計効率を向上させた半導体集積回路装置を提供する。【解決手段】  第１ないし第３回路ブロックを有し、上記第３回路ブロックからの指示に従って上記第１回路ブロックにおいて内部回路の動作が保証される第１電源状態と上記内部回路の動作が保証されない第２電源状態とされ、上記第２回路ブロックに上記第１回路ブロックから出力される信号を受ける入力部を設け、上記第３回路ブロックから上記第１回路ブロックに対して上記第２電源状態が指示されたときに対応した制御信号に従って、上記第１回路ブロックから出力される信号に無関係に上記第２回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を設ける。【選択図】  図１
2005311622.tif 000002
【特許請求の範囲】
【請求項１】
第１回路ブロックと、
第２回路ブロックと、
第３回路ブロックとを有し、
上記第１回路ブロックは、上記第３回路ブロックからの指示に従って内部回路の動作が保証される第１電源状態と上記内部回路の動作が保証されない第２電源状態を有し、
上記第２回路ブロックは、上記第１回路ブロックから出力される信号を受ける入力部を有し、
上記第２回路ブロックの入力部は、上記第３回路ブロックから上記第１回路ブロックに対して上記第２電源状態が指示されたときに対応した制御信号に従って、上記第１回路ブロックから出力される信号に無関係に上記第２回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有することを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記第２回路ブロックは、上記第３回路ブロックからの指示に従って内部回路の動作が保証される第１電源状態と上記内部回路の動作が保証されない第２電源状態を有し、
上記第１回路ブロックは、上記第２回路ブロックから出力される信号を受ける入力部を有し、
上記第１回路ブロックの入力部は、上記第３回路ブロックから上記第２回路ブロックに対して上記第２電源状態が指示されたときに対応した制御信号に従って、上記第２回路ブロックから出力される信号に無関係に上記第１回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有することを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記第３回路ブロックからの指示に従って内部回路の動作が保証される第１電源状態と上記内部回路の動作が保証されない第２電源状態を有する第４回路ブロックを更に備え、  上記第１又は第２回路ブロックは、上記第４回路ブロックから出力される信号を受ける入力部を有し、
上記第１又は第２回路ブロックの入力部は、上記第３回路ブロックから上記第４回路ブロックに対して上記第２電源状態が指示されたときに対応した制御信号に従って、上記第４回路ブロックから出力される信号に無関係に上記第１又は第２回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有し、
上記第４ブロックは、上記第１又は第２回路ブロックから出力される信号をそのまま取り込む入力回路を有し、
上記３回路ブロックは、上記第１又は２回路ブロックを上記第２電源状態にするときには、上記第４回路ブロックも上記第２電源状態にするものであることを特徴とする半導体集積回路装置。
【請求項４】
請求項１ないし３において、
上記第２電源状態は、電源遮断状態であることを特徴とする半導体集積回路装置。
【請求項５】
請求項１ないし３において、
上記第２電源状態は、内部回路を下限動作電圧以下の低電圧であることを特徴とする半導体集積回路装置。
【請求項６】
請求項４において、
上記第１、第２又は第４回路ブロックは、
第１方向に並行に延在する電源電圧線及び回路の接地線からなる第１電源供給線と、かかる第１電源供給線の半導体基板を含む下層に配置され、上記電源電圧線又は回路の接地線と上記内部回路の対応する電源供給線との間に設けられた第１スイッチ素子とを含む第１セルと、
上記第１方向と直交する第２方向に並行に延在する電源電圧線及び回路の接地線からなる第２電源供給線を含む第２セルと、
上記第１、第２又は第４回路ブロックが形成される素子領域の少なくとも１つの角部に対応し、上記第１電源供給線と第２電源供給線の電源電圧線と回路の接地線とを相互に接続する角部電源供給線と、かかる角部電源供給線の半導体基板含む下層に配置され、上記第１セルの第１スイッチ素子の制御を行う電源スイッチコントローラを含む第３セルと、
上記残りの角部に対応し、上記第１電源供給線と第２電源供給線の電源電圧線と回路の接地線とを相互に接続する角部電源供給線を備えた第４セルとを備え、
上記内部回路を取り囲むように、しかも対応する電源供給線が相互に接続されるよう上記第１セル、第２セル、第３セル及び第４セルが上記第１、第２又は第４回路ブロックの大きさに対応して複数個設けられてなることを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
上記第１方向に対応して、上記第１電源供給線と、かかる第１電源供給線の半導体基板含む下層に配置され、上記電源電圧線と回路の接地線に設けられた容量素子とを含む第５セルと、
上記第２方向に対応して第２電源供給線と、かかる第２電源供給線の半導体基板を含む下層に配置され、上記電源電圧線と回路の接地線に設けられた容量素子とを含む第６セルとを更に備え、
上記第１セルと並んで上記第５セルが配置され、
上記第２セルと並んで又は第２セルに置き換えて上記第５セルが配置されてなることを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
上記入力回路は、論理ゲート回路又はラッチ回路からなることを特徴とする半導体集積回路装置。
【請求項９】
請求項７において、
上記第１、第２又は第４回路ブロックは、
高しきい値電圧のＭＯＳＦＥＴにより形成された第１回路と、中しきい値電圧のＭＯＳＦＥＴで形成された第２回路と、低しきい値電圧のＭＯＳＦＥＴで形成された第３回路の組み合わせにより構成されるものであることを特徴とする半導体集積回路装置。
【請求項１０】
請求項７において、
上記第１、第２又は第４回路ブロックに設けられた入力部には、伝播される信号レベルに対応したレベル変換回路を含むものであることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記レベル変換回路の出力側に上記入力回路を構成する論理ゲート回路又はラッチ回路が設けられるものであることを特徴とする半導体集積回路装置。
【請求項１２】
請求項３において、
上記第３回路ブロックからの指示に従って内部回路の動作が保証される第１電源状態と上記内部回路の動作が保証されない第２電源状態を有する第４回路ブロック相当の第５ブロックを更に備え、
上記第１回路ブロック、第２回路ブロック又は第４回路ブロックは、上記第５回路ブロックから出力される信号を受ける入力部を有し、
上記第１ブロック、第２回路ブロック又は第４回路ブロックの入力部は、上記第３回路ブロックから上記第５回路ブロックに対して上記第２電源状態が指示されたときに対応した制御信号に従って、上記第５回路ブロックから出力される信号に無関係に上記第１回路ブロック、第２回路ブロック又は第４回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有し、
上記第５回路ブロックは、上記第１回路ブロック、第２回路ブロック又は第４回路ブロックから出力される信号をそのまま取り込む入力回路を有することを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば複数の機能モジュール毎に回路ブロックに分割して、機能モジュールの動作／非動作に対応して電源の供給／遮断を行うようにしたシステムＬＳＩ（大規模集積回路）等に利用して有効な技術に関するものである。
【背景技術】
【０００２】
低しきい値電圧のＭＯＳＦＥＴで構成された回路ブロックと、高しきい値電圧で構成された回路ブロックとに分けて、半導体集積回路装置が何も動作を行わないスタイバイモードのときに、低しきい値電圧の回路ブロックの電源遮断を行うことよりリーク電流を低減し、その入力信号と出力信号とを伝達する経路にラッパーと呼ばれるゲート回路を設けた例として特開２００２−０２６７１１号があり、電源スイッチを有した送信側回路ブロックと、受信側回路ブロックと、上記送信側回路ブロックからの出力信号を上記受信側回路ブロックに入力信号としてマイクロＩ／Ｏ回路とを有し、上記電源スイッチにより上記送信側回路ブロックが電源遮断されるときに、受信側回路ブロックからの制御信号によって上記マイクロＩ／Ｏにより上記出力信号の伝播を防止するようにしたものとして特開２００３−２１８６８２公報の存在が報告された。しかしながら、これらの特許文献には後述するような本願発明が解決しようとする技術的課題に関しては何ら記載されていない。
【特許文献１】特開２００２−０２６７１１公報
【特許文献２】特開２００３−２１８６８２公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１では、ＬＳＩ全体を低しきい値回路ブロックと高しきい値回路ブロックに分けて、ＬＳＩがスタンバイモードのときに低しきい値回路ブロックの電源遮断を行ってリーク電流を低減するものであるので、システムＬＳＩのように複数機能を１つの半導体集積回路装置に搭載し、動作している機能ブロックと動作していない機能ブロックが存在した場合に、上記動作していない機能ブロックの電源遮断を行って低消費電力化を図るようなものには適用できない。これに対して、特許文献２においては、機能ブロックで分割し、待機時の回路ブロックの電源遮断することが開示されている。しかしながら、電源が遮断された回路ブロックの出力信号がフローティングになることによって電源が供給されている回路ブロックに発生する貫通電流を防止するために両回路ブロック間を接続するマイクロＩ／Ｏのような特別な回路ブロックを設けるものである。このことは、特許文献１でも同様に、上記電源が遮断される低しきい値回路ブロックに対して出力ラッパーと入力ラッパーと呼ばれるような回路ブロックを配置している。
【０００４】
上記のように本来の機能に対応した回路ブロックとは別に、上記電源遮断が行われた回路ブロックでの不定信号が電源供給の行われている回路ブロックに伝わらないようにする前記ラッパーやマイクロＩ／Ｏのような回路ブロックを配置する構成では、そのための回路ブロックの配置等の設計工数が増加してしまうという問題を有する。特に、特許文献２では、マイクロＩ／Ｏにレベル変換機能が有する場合、前段側は送信側回路ブロックと同じ電源電圧が供給され、後段側は受信側回路ブロックと同じ電源電圧が供給されており、１つの回路ブロックが異なる回路ブロックの電源電圧とが共通になるために、明細書の段落００２０に記載されているように４通りの電源遮断ケースに対応した制御が必要となるという問題を有する。
【０００５】
この発明の目的は、簡単な構成で多機能化と低消費電力化とを実現した半導体集積回路装置を提供することにある。この発明の他の目的は、多機能化と低消費電力化を図りつつ、設計効率を向上させた半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００６】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、第１ないし第３回路ブロックを有し、上記第３回路ブロックからの指示に従って上記第１回路ブロックにおいて内部回路の動作が保証される第１電源状態と上記内部回路の動作が保証されない第２電源状態とされ、上記第２回路ブロックに上記第１回路ブロックから出力される信号を受ける入力部を設け、上記第３回路ブロックから上記第１回路ブロックに対して上記第２電源状態が指示されたときに対応した制御信号に従って、上記第１回路ブロックから出力される信号に無関係に上記第２回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を設ける。
【発明の効果】
【０００７】
簡単な構成で待機状態の回路ブロックでの電源遮断による低消費化を図りつつ、動作状態の回路ブロックでの不定レベル入力を防止することができる。電源遮断制御と不定レベル入力防止のための制御信号とを対応させて簡単に発生させることができる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る半導体集積回路装置の一実施例の最小単位構成図が示されている。図１（Ａ）には１つの動作状態の一例が示され、図１（Ｂ）は他の動作状態の一例が示されている。この実施例の半導体集積回路装置は、最小単位として３つの回路ブロックから構成される。回路ブロック１は、待機時に電源オフ状態にされ電源スイッチを備えている。回路ブロック２は、上記回路ブロック１からの信号を受けて動作する回路部分を備えている。上記回路ブロック２については、待機時に電源オフ状態とする機能の有無については問わない。上記のような回路ブロック１の電源制御用の制御信号ＳＷＣと、電源オフ状態にされた回路ブロックからの不定レベル伝播防止用の制御信号ＩＮＣを発生する回路ブロック３が設けられる。この回路ブロック３は、電源常時オン状態にされるものである。上記回路ブロック２において、上記回路ブロック１からの信号を受ける入力回路が設けられる。入力回路は、例示的に示されているようにラッチ回路ＦＦ、ナンド（ＮＡＮＤ）回路Ｇ１、ノア（ＮＯＲ）回路Ｇ２のような論理ゲート回路から構成される。
【０００９】
図１（Ａ）においては、回路ブロック１と２とが共に動作状態にされる。つまり、回路ブロック３から伝えられる電源制御信号ＳＷＣによって、上記回路ブロック１においては電源供給が行われる。そして、回路ブロック３から伝えられる不定レベル伝播防止用の制御信号ＩＮＣによって、上記回路ブロック２に設けられた入力回路においては、上記回路ブロック１から伝えられる信号を取り込む動作を行う。
【００１０】
図１（Ｂ）においては、回路ブロック１が非動作状態（待機）にされ、回路ブロック２が動作状態にされる。つまり、回路ブロック３から伝えられる電源制御信号ＳＷＣによって、上記回路ブロック１においては電源遮断が行われる。そして、回路ブロック３から伝えられる不定レベル伝播防止用の制御信号ＩＮＣによって、上記回路ブロック２に設けられた入力回路においては、上記回路ブロック１から伝えられる不定レベル（Ｈｉｚ：出力ハイインピーダンス状態）の伝達を禁止して上記制御信号ＩＮＣに対応した固定レベルを内部回路に伝える。これによって、動作中の回路ブロック２においては、上記不定レベルによる貫通電流の発生が防止されることの他、不定レベルが入力されてしまうことが原因の回路ブロック２での誤動作を防止することができる。言い換えるならば、回路ブロック２の本来の信号処理動作を実現することができる。
【００１１】
図２には、図１の回路ブロック３の動作の一例を説明するためのタイミング図が示されている。回路ブロック３は、図１では省略されているが、システムクロック等のクロック信号ＣＬＫと待機信号ＳＴＢを受けて、上記回路ブロック１の電源制御用の制御信号ＳＷＣと、上記回路ブロック２における不定レベル伝播防止用の制御信号ＩＮＣとを発生する。待機信号ＳＴＢが発生されると、回路ブロック３ではそれを解読して回路ブロック１を待機状態と判定し、クロックパルスＣＬＫに同期して回路ブロック２に対して不定レベル伝播防止用の制御信号ＩＮＣを伝える。つまり、制御信号ＩＮＣのハイレベルにより、回路ブロック２の入力回路においては、回路ブロック１からの信号伝達を禁止し、上記制御信号ＩＮＣに従った固定レベルを形成する。この後に、クロックパルスＣＬＫに同期して、上記電源制御用の制御信号ＳＷＣがハイレベルからロウレベルに変化し、回路ブロック１に設けられた電源スイッチがオフ状態にされて、回路ブロック１においては電源スイッチがオフ状態となって電源遮断が行われる。
【００１２】
図３には、この発明に係る半導体集積回路装置の一実施例の全体ブロックが示されている。同図においては、特に制限されないが、２種類の電源電圧ＶＣＣとＶＤＤによって動作するようにされる。特に制限されないが、電源電圧ＶＣＣは、３．３Ｖのような比較的高い電圧とされ、電源電圧ＶＤＤは、１．２Ｖのような低い電圧とされる。上記比較的高い電源電圧ＶＣＣとそれに対応した接地電位ＶＳＳは、チップ周辺に設けられたＩ／Ｏ（入出力）バッファ用とＶＣＣ系論理回路に供給される。上記比較的低い電源電圧ＶＤＤとそれに対応した接地電位ＶＳＳは、ＶＤＤ系論理回路１、２と電源制御回路ＳＹＳＣに供給される。上記ＶＤＤ系論理回路１と２は、電源スイッチＳＷ１とＳＷ２によって回路の接地電位ＶＳＳが選択的に供給される。これに対して、ＶＣＣ系論理回路は、そのような電源スイッチが設けられておらず、電源電圧ＶＣＣと接地電位ＶＳＳが常時供給されている。また、上記電源制御回路ＳＹＳＣも上記電源電圧ＶＤＤと接地電位ＶＳＳが常時供給される。
【００１３】
特に制限されないが、ＶＤＤ論理回路１と２は、高しきい値電圧ＨＶth、中しきい値電圧ＨＶth及び低しきい値電圧ＬＶthのＭＯＳＦＥＴによって構成される。例えば、他の回路ブロックから伝えられる信号を受ける回路は、一般に比較的低速でよいので高しきい値電圧ＨＶthのＭＯＳＦＥＴを用いて構成される。内部回路では動作速度に対応して中、低しきい値電圧ＭＶth，ＬＶthのＭＯＳＦＥＴが組み合わされて構成される。つまり、論理段数が多い信号伝達経路では、１つ当たりの論理段での遅延時間を短くする必要があるから低しきい値電圧ＬＶthのＭＯＳＦＥＴが用いられ、論理段数が中程度の信号伝達経路では、１つの論理段での遅延時間も中程度で良いから中しきい値電圧ＭＶthのＭＯＳＦＥＴが用いられ、論理段数が少ない信号伝達経路では、遅延時間も長くて良いから高しきい値電圧ＨＶthのＭＯＳＦＥＴが用いられる。
【００１４】
上記ＶＤＤ系論理回路１、２とＶＣＣ系論理回路との間で信号伝達が行われる場合には、ＶＤＤ系の小振幅信号をＶＣＣ系の大振幅信号に変換するレベル変換用のマイクロ入出力回路μＩＯが設けられる。この実施例では、ＶＣＣ系論理回路は、前記のように常時電源供給が行われるものであることから、マイクロ入出力回路μＩＯを利用して、次に説明するようにＶＤＤ系論理回１又は２が電源遮断されたときの不定レベル伝播防止に用いられる。このため、電源制御回路ＳＹＳＣで形成された制御信号ＳＷＣとＩＮＣは、同図に点線で示したようにＶＤＤ系論理回路１、２の電源スイッチＳＷ１，ＳＷ２及び入力回路に伝えられる。また、上記制御信号ＩＮＣは、後述するようにマイクロ入出力回路μＩＯにも伝えられる。
【００１５】
図４には、図３のマイクロ入出力回路に設けられる入力回路の一実施例の回路図が示されている。この入力回路は、入力端子ｉｎから供給されるＶＤＤレベルの入力信号を受けて、出力端子ｏｕｔからＶＣＣレベルのレベル変換された出力信号を形成する。上記入力端子ｉｎは、低電源電圧ＶＤＤで動作するインバータ回路ＮＶ１の入力端子に接続されている。この入力端子入力端子ｉｎはレベル変換を行うＮチャネルＭＯＳＦＥＴＭ２のゲートと接続され、上記インバータ回路ＮＶ１の出力端子はレベル変換を行うＮチャネルＭＯＳＦＥＴＭ１のゲートと接続される。これらＭＯＳＦＥＴＭ１とＭ２のソースは、回路の接地電位が与えられ、ドレインと高電源電圧ＶＣＣとの間には、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴＭ３とＭ４が設けられる。そして、ＭＯＳＦＥＴ２とＭ４の共通接続されたドレインのレベル変換された出力信号は、ナンドゲート回路Ｇ１の一方の入力に供給される。このナンドゲート回路Ｇ１の他方の入力には、前記不定レベル伝播防止用の制御信号ＩＮＣが供給される。
【００１６】
この実施例では、制御信号ＩＮＣをハイレベル（論理１）にすると、ゲート回路Ｇ１はＶＤＤレベルからＶＣＣレベルにレベル変換された信号を反転して伝える。これに対して、制御信号ＩＮＣをロウレベル（論理０）にする上記レベル変換された信号に無関係にゲート回路Ｇ１の出力信号をハイレベル（論理１）に固定する。つまり、インバータ回路ＮＶ１の電源電圧ＶＤＤや、入力端子ｉｎに入力信号を供給するＶＤＤ系論理回路の電源遮断が行われて、上記レベル変換信号が出力ハイインピーダンス等の不定レベルになっても、上記制御信号ＩＮＣをロウレベル（論理０）にすることよって、上記不定レベルであってもそれに影響されないでゲート回路Ｇ１の出力信号をハイレベル（論理１）に固定することができる。この結果、ＶＣＣ系論理回路においては、上記不定レベルが入力されることにより生じる貫通電流や誤動作を防止することができる。
【００１７】
図５には、この発明に係る半導体集積回路装置の他の一実施例の最小単位構成図が示されている。この実施例は、前記図１の実施例の変形例であり、図１の実施例と異なる部分は、回路ブロック１から電源制御信号ＳＷＣに対応した応答信号ＡＣＫが回路ブロック３に伝えられる構成となっている。この応答信号ＡＣＫを受けて、回路ブロック３では電源制御信号ＳＷＣ及びそれに対応した不定レベル伝播防止用の制御信号ＩＮＣを発生させるものである。同図では、これらの信号経路を通常動作信号経路と区別する意味で点線によって示されている。
【００１８】
図６には、図５の実施例回路の動作の一例を説明するための波形図が示されている。前記図２と同様に回路ブロック３により不定レベル伝播防止用の制御信号ＩＮＣを発生させて、回路ブロック２に設けられた入力回路において不定レベルを含む一切の入力信号の取り込みを停止して、上記制御信号ＩＮＣに対応した固定レベルを形成した後に、電源制御信号ＳＷＣがロウレベルにされて回路ブロック１の電源スイッチがオフ状態にされて、例えば電源電圧ＶＤＤが低下して電源遮断が行われる。したがって、前記同様に上記電源遮断に伴い回路ブロック１の出力信号が不定レベルになっても、回路ブロック２に前記固定レベルに維持される。
【００１９】
そして、回路ブロック３により電源制御信号ＳＷＣがハイレベルにされて回路ブロック１の電源スイッチがオン状態にされて例えば電源電圧ＶＤＤが立ち上がる。このとき、回路ブロック１には電圧検出回路が設けられおり、上記電源電圧ＶＤＤの立ち上がりを検知し、回路ブロック１の動作に必要な電圧に到達したなら前記応答信号ＡＣＫを発生させる。この応答信号ＡＣＫを受けて電源制御回路部などでタイミングマージンを発生させた後、回路ブロック３では回路ブロック１の出力レベルが不定レベルではないと判定して、不定レベル伝播防止用の制御信号ＩＮＣをロウレベルにして回路ブロック１で形成された信号を回路ブロック２が受け取るように制御する。
【００２０】
図７と図８には、この発明に係る不定レベル伝播防止用入力回路の動作形態を説明するためのブロック図が示されている。図７及び図８においては、上側に示したように回路ブロック１と２が共に電源オン状態のときから、下側に示したように矢印のように回路ブロック１のみを電源オフ状態に切り替える例を表現している。
【００２１】
図７（Ａ）では、入力回路としてラッチ回路を用いた１つの例を示しており、回路ブロック１と２が共に電源オン状態のときに、回路ブロック１から回路ブロック２にハイレベル（Ｈ）の信号が伝えられた状態を表している。そして、矢印で示したように、回路ブロック１のみを電源オフ状態に切り替える場合、ラッチ回路は、それに先立って発生された不定レベル伝播防止用の制御信号ＩＮＣによって上記ハイレベル（Ｈ）を固定レベルとして出力するものである。
【００２２】
図７（Ｂ）では、入力回路として論理和系回路を用いた例を示しており、回路ブロック１と２が共に電源オン状態のときに、回路ブロック１から回路ブロック２にハイレベル／ロウレベル（Ｈ／Ｌ）が伝えられる状態を表している。そして、矢印で示したように、回路ブロック１のみを電源オフ状態に切り替える場合、ノア（ＮＯＲ）回路のような論理和系回路では、それに先立って発生された不定レベル伝播防止用の制御信号ＩＮＣのハイレベル（論理１）によって上記ロウレベル（Ｌ）を固定レベルとして出力するものである。また、入力回路として同じ論理和系回路でも、オア（ＯＲ）回路を用いた場合には、上記制御信号ＩＮＣのハイレベル（論理１）によって上記ハイレベル（Ｈ）を固定レベルとして出力するものとなる。
【００２３】
図８（Ａ）では、入力回路としてラッチ回路を用いた他の例を示しており、回路ブロック１と２が共に電源オン状態のときに、回路ブロック１から回路ブロック２にハイレベル（Ｌ）の信号が伝えられた状態を表している。そして、矢印で示したように、回路ブロック１のみを電源オフ状態に切り替える場合、ラッチ回路は、それに先立って発生された不定レベル伝播防止用の制御信号ＩＮＣによって上記ハイレベル（Ｌ）を固定レベルとして出力するものである。
【００２４】
図８（Ｂ）では、入力回路として論理積系回路を用いた例を示しており、回路ブロック１と２が共に電源オン状態のときに、回路ブロック１から回路ブロック２にハイレベル／ロウレベル（Ｈ／Ｌ）が伝えられる状態を表している。そして、矢印で示したように、回路ブロック１のみを電源オフ状態に切り替える場合、ナンド（ＮＡＮＤ）回路のような論理積系回路では、それに先立って発生された不定レベル伝播防止用の制御信号ＩＮＣのロウレベル（論理０）によって上記ハイレベル（Ｈ）を固定レベルとして出力するものである。また、入力回路として同じ論理和系回路でも、アンド（ＡＮＤ）回路を用いた場合には、上記制御信号ＩＮＣのロウレベル（論理０）によって上記ロウレベル（Ｌ）を固定レベルとして出力するものとなる。
【００２５】
図９には、この発明に係る半導体集積回路装置の特定回路ブロックのスタンバイ移行シーケンスの一例を説明するためのタイミング図が示されている。この発明に係る半導体集積回路装置が搭載されたシステム全体を管理する装置、例えばプログラムに従ってかかるシステムでの信号処理を実行するＣＰＵ（中央処理ユニット）等において、上記プログラムの実行によって特定の回路ブロックに対してスタンバイ移行を指示するスタイバイ制御信号が発生されると、この発明に係る半導体集積回路装置に対して電源指令信号が入力されて、前記回路ブロック３で示されたような電源制御回路ＳＹＳＣから入力制御信号がハイレベルにされて、電源オン状態にされる回路ブロックに設けられ、上記電源オフにされる回路ブロックからの信号を受ける入力回路に対して、上記入力制御信号に対応した固定レベルを形成する。
【００２６】
かかる入力制御信号のハイレベルによって不定レベル信号伝播禁止のための動作が実行された後に、上記電源制御回路ＳＹＳＣから電源オフにさせる回路ブロックに対して電源制御信号をロウレベルにして電源遮断の指示が行われる。電源遮断が指示された回路ブロックでは、電源制御信号のロウレベルに対応して電源スイッチをオフ状態にさせるという電源遮断シーケンスを実行する。このため、電源オフにされる回路ブロックには、常時電源供給が行われて電源オン／オフの制御を行う後述するような回路が設けられている。この電源遮断シーケンスは、電源アクノリッジ信号のロウレベルによって、上記電源制御回路ＳＹＳＣに伝えられる。そして、上記電源制御回路ＳＹＳＣでは、電源遮断確認信号を上記スタンバイ制御信号を発行したＣＰＵ等に伝える。
【００２７】
図１０には、この発明に係る半導体集積回路装置の特定回路ブロックのスタンバイ復帰シーケンスの一例を説明するためのタイミング図が示されている。前記同様にシステム全体を管理するＣＰＵ（中央処理ユニット）等において、前記プログラムの実行によって特定の回路ブロックに対してスタンバイ復帰を指示するスタイバイ制御信号が発生されると、この発明に係る半導体集積回路装置に対して電源指令信号が入力されて、前記回路ブロック３で示されたような電源制御回路ＳＹＳＣから電源オンにさせる回路ブロックに対して電源制御信号をハイレベルにして電源投入の指示が行われる。電源投入が指示された回路ブロックでは、前記のような回路によって電源制御信号のハイレベルに対応して電源スイッチをオン状態にさせるという電源投入期間が実行される。そして、電源投入が完了する一定期間を待って入力制御信号がロウレベルにされて、上記入力回路では電源オン状態にされた回路ブロックからの信号を回路ブロック２に取り込むという動作を行う。このとき、図示しないが、前記電源アクノリッジ信号が上記電源制御回路ＳＹＳＣに伝えられて前記入力制御信号の発生制御や電源遮投入認信号を上記スタンバイ制御信号を発行したＣＰＵ等に伝える動作も行われる。
【００２８】
図１１には、前記図９及び図１０に対応したシステム全体の一実施例の概略ブロック図が示されている。ＣＰＵに代表されるようなスタンバイ・モードを管理する装置からの信号Ａ，Ｂによって回路ブロック３に対して特定回路ブロックを待機状態にする指示が与えられる。スタンバイモードを管理するモジュールはＣＰＵに限らず、どのモジュールでもよい。信号Ａ，Ｂは例えば前記図９、図１０のスタイバイ制御信号や電源指令信号に相当する。回路ブロック３では、かかる信号Ａ，Ｂに対応して電源制御信号ＳＷＣを形成して電源スイッチコントローラＰＳＷＣに伝える。電源スイッチコントローラＰＳＷＣは、後述するように待機状態に置かれる回路ブロック１に付属した回路であり、回路ブロック１に設けられた電源スイッチのオン／オフの制御を行う制御信号と、上記電源制御信号ＳＷＣに対応した応答信号ＡＣＫを回路ブロック３に送り返す。電源スイッチコントローラＰＳＷＣは、前記図１、図５等では回路ブロック１に含まれるものであるが、定常的に電源電圧が供給されるものであるので同図ではそれを明確にするために回路ブロック１とは別の回路ブロックとして示されている。
【００２９】
回路ブロック１で形成された信号は、回路ブロック２に伝えられる。回路ブロック２においては、上記回路ブロック１から伝えられる信号を受ける入力回路が設けられており、上記電源制御信号ＳＷＣと関連付けて発生される不定レベル伝播防止用の制御信号ＩＮＣによってその制御が行われる。つまり、上記電源制御信号ＳＷＣによって回路ブロック１の電源遮断が行われる前に、かかる制御信号ＩＮＣによって前記のように回路ブロック２側に伝えられる信号レベルを固定レベルとし、上記電源遮断に伴う不定レベル（Ｈｉｚ）の伝達を予め防止する。また、回路ブロック３とＣＰＵ等との間では、信号Ｃ，Ｄ，Ｅ等のやり取りが行われる。これらの信号Ｃ，Ｄ，Ｅは、例えば電源遮断確認信号、スタイバイ復帰信号あるいはスタイバイ解除信号のようにプログラムを実行するＣＰＵ等がシステム全体の動作を信頼性を持って制御するのに必要とされる信号である。
【００３０】
図１２には、この発明に係る半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例は、前記図１の実施例の変形例であり、回路ブロック４が追加される。そして、この回路ブロック４は、回路ブロック１と回路ブロック２に対して信号を伝えるが、両回路ブロック１と２からは信号が伝えられない。回路ブロック１は、回路ブロック４からのみ信号が伝えられる。回路ブロック２は、回路ブロック１と４の両方から信号が伝えられる。このように各ブロックに伝えられる信号に対応して入力回路が設けられる。つまり、回路ブロック１では回路ブロック４からの信号に対応して入力回路が１個設けられ、回路ブロック２では回路ブロック１と４からの信号に対応して入力回路が２個設けられる。
【００３１】
したがって、回路ブロック３では、回路ブロック１と４の電源オフに対応して２通りの不定レベル伝播防止用の制御信号ＩＮＣ１とＩＮＣ４を生成する。つまり、回路ブロック４を電源オフさせるときには、それに対応して制御信号ＩＮＣ４を発生させて、かかる回路ブロック４からの不定レベルを防止する回路ブロック１と２の入力回路を制御する。回路ブロック１を電源オフさせるときには、それに対応して制御信号ＩＮＣ１を発生させて、かかる回路ブロック１からの不定レベルを防止する回路ブロック２の入力回路を制御する。回路ブロック２のようにいずれの回路ブロック１と４に対して信号を伝えないものは、それに対応した不定レベル伝播防止用の制御信号ＩＮＣを生成する必要はない。また、回路ブロック４において、同図のように他の回路ブロック１や２からの信号を受けるものであっても、かかる他の回路ブロック１や２が電源オフのときに常に電源オフにされるものであるという条件が成立する関係であることを条件に、上記のような不定レベル伝播防止用の入力回路を設ける必要はない。
【００３２】
図１３には、この発明に係る半導体集積回路装置の他の一実施例の概略ブロック図が示されている。この実施例は、前記図１２の実施例の変形例であり、追加された回路ブロック４に対して回路ブロック１から信号が伝えられる。そして、かかる回路ブロック１から伝えられる信号に対応して回路ブロック４に入力回路が設けられる。この実施例では、回路ブロック１と４との関係では、前記図１２とは異なり、回路ブロック４が電源オンのときに回路ブロック１の電源オフにされることが許される。したがって、回路ブロック３では、前記同様に回路ブロック１を電源オフさせるときには、それに対応して制御信号ＩＮＣ１を発生させて、かかる回路ブロック１からの不定レベルを防止する回路ブロック２と４の入力回路を制御するものとなる。
【００３３】
図１４には、この発明に係る半導体集積回路装置の更に他の一実施例の概略ブロック図が示されている。この実施例は、前記図１２の実施例の変形例であり、追加された回路ブロック４に対して回路ブロック１に加えて回路ブロック２からも信号が伝えられる。また、回路ブロック２は回路ブロック１にも信号を伝える。されに、回路ブロック３には前記のような電源制御回路ＳＹＳＣの他に、回路ブロック１、２及び４からの信号を受けて、動作する論理回路が設けられる。逆に言うならば、上記電源制御回路ＳＹＳＣを常時電源オン状態に置かれる特定の回路ブロック３が存在するときには、そこに組み込むようにするものである。かかる回路ブロック３には、上記回路ブロック１、２及び４からの信号に対応した３個の入力回路が設けられる。
【００３４】
したがって、回路ブロック３の電源制御回路ＳＹＳＣでは、回路ブロック１、２、４の電源オフに対応して３通りの不定レベル伝播防止用の制御信号ＩＮＣ１、２、４を生成する。つまり、回路ブロック１を電源オフさせるときには、それに対応して制御信号ＩＮＣ１を発生させて、かかる回路ブロック１からの不定レベルを防止する回路ブロック２、３、４の入力回路を制御する。回路ブロック２を電源オフさせるときには、それに対応して制御信号ＩＮＣ２を発生させて、かかる回路ブロック２からの不定レベルを防止する回路ブロック１、３、４の入力回路を制御する。そして、回路ブロック４を電源オフさせるときには、それに対応して制御信号ＩＮＣ４を発生させて、かかる回路ブロック４からの不定レベルを防止する回路ブロック１、２、３の入力回路を制御する。このようにして、回路ブロック３を除く、いずれの回路ブロック１、２、４も任意に電源オフにすることができ、それに対応して事前に上記制御信号ＩＮＣ１、２、４が発生させられる。
【００３５】
図１５には、この発明に係る半導体集積回路装置の他の一実施例の概略レイアウト図が示されている。同図においては、この発明に係る半導体集積回路装置に形成される電源供給線を中心にしたレイアウトが示されている。上記電源供給線は、電源電圧線と回路の接地線が一対とされており、そのうち接地線側に斜線を付すことにより配線レイアウトを判り易くしている。
【００３６】
この実施例の半導体集積回路装置は、２種類の電源電圧ｖｃｃとｖｄｄによって動作するようにされる。特に制限されないが、電源電圧ｖｃｃは、３．３Ｖのような比較的高い電圧とされ、電源電圧ｖｄｄは、１．２Ｖのような低い電圧とされる。上記比較的高い電源電圧ｖｃｃは、アナログ・論理向の電源電圧ｖｃｃａａと、入出力用回路用の電源電圧ｖｃｃｑ及び内部回路用の電源電圧ｖｃｃｉが設けられる。上記各電源電圧ｖｃｃａａ、ｖｃｃｑ、ｖｃｃｉのそれぞれに対応して回路の接地電位ｖｓｓａａ、ｖｓｓｑ、ｖｓｓｉが設けられる。半導体チップの外周に沿って太い配線で示された電源供給線は、アナログ回路用とデジタル回路用に２分割されており、外側に電源電圧ｖｃｃａａ、ｖｃｃｑが配置され、それぞれの内側に回路の接地線ｖｓｓａｓ、ｖｓｓｑが配置される。また、ｖｃｃ系回路として、特定の回路機能を持つ内部回路としては、ｖｃｃ系論理とアナログ論理とがあり、それぞれを取り囲むように細い配線で示された電源供給線が設けられる。ｖｃｃ系論理を取り囲む電源供給線は、電源パッドｖｃｃｉ及びｖｓｓｉと接続されている。アナログ論理を取り囲む電源供給線は、上記太い電源供給線とともに電源パッド（ＰＡＤ）ｖｃｃａａ及びｖｓｓａａに接続される。
【００３７】
電源供給線ｖｄｄとｖｓｓは、上記太い配線で示された電源供給線の内側に沿って環状に細い配線で示されたものと、後に説明する内部回路に対応したものとが設けられる。上記環状に設けられｖｄｄ系電源供給線は、入出力インターフェイスにおいてｖｄｄ系の内部信号を上記ｖｃｃ系のような大振幅信号の信号に変換するレベル変換回路の動作電圧、常時動作するｖｄｄ系の内部回路、例えばｖｄｄ系論理１、ｖｄｄ系論理２及びｖｃｃ系論理との間で信号の授受を行うマイクロｉｏ等の動作電圧として用いられる。上記ｖｄｄ系で動作する内部回路としては、ｖｄｄ系論理１とｖｄｄ系論理２が設けられる。これらの回路ブロックを取り囲むように細い配線で示された電源供給線が設けられる。ｖｄｄ系論理２は、ｖｄｄ系論理１や、上記環状の電源線で動作する内部回路とのノイズ分離のために、ｖｄｄｉとｖｓｓｉのように独立した電源供給パッド（ＰＡＤ）が設けられている。
【００３８】
上記電源供給線に対応して、電源パッド（ＰＡＤ）ｖｃｃとｖｓｓ、ｖｄｄとｖｓｓ、ｖｃｃｑとｖｓｓｑ、ｖｃｃａａとｖｓｓａａがそれぞれ必要に応じて複数組設けられる。代表として例示的に示されている他のパッド（ＰＡＤ）としては、ａｉｏはアナログ信号の入出力を行うものであり、ｖｄｄ系のｄｉｏはデジタル入出力を行うものであり、前記ｖｄｄ系論理１、ｖｄｄ系論理２との間で直接的に信号の入出力を行う。ｖｃｃ系の入出力用のパッドは、同図では省略されている。そして、パッドに対応して示されている四角のブロックは、入出力インターフェイス回路を構成する。入出力インターフェイスに対応した信号入出力用のパッドは、パッドｄｉｏやａｉｏのように代表するものが例示的に示されている。特に、デジタル系の入出力パッドは、上記電源パッドと並んで半導体チップの外周を取り囲むように多数設けられている。
【００３９】
この実施例では、ｖｄｄ系論理１とｖｄｄ系論理２の内部回路ブロックに対して、電源投入時においても何も動作を行わないときに低消費電力モードにされる機能が設けられる。この低消費電力モードを実現するために内部回路を取り囲むように形成された電源供給線の下部にパワースイッチＰＳＷが設けられ、上記電源供給線のコーナー（角部）の電源供給線の下部には、パワースイッチ制御回路ＰＳＷＣが配置される。また、後述するような電源供給線のインピーダンスを下げる等の目的で、上記対応する回路を取り囲むように形成された各電源供給幹線線（ｖｃｃとｖｓｓ、ｖｄｄとｖｓｓ、ｖｃｃｑとｖｓｓｑ、ｖｃｃａａとｖｓｓａａ）は、上記ボンディンンパッドと同じ工程で形成される比較的厚い厚さのアルミニュウムパッド配線ＡＬＰで形成されている。
【００４０】
図１６には、図１５のｖｄｄ系論理２に対応した電源供給線の一実施例のレイアウト図が示されている。この実施例では、電源供給線がセル方式で構成される。セルの種類は、特に制限されないが、大きく分けてＡ〜Ｄの４種類が容易される。図面のＡ〜Ｄの文字の向きに従って、セルＣは縦方向に延長される電源供給線を構成する。セルＢは横方向に延長される電源供給線を構成する。そして、セルＡは、上記縦と横の電源供給線を接続する角（コーナー）部の電源供給線を構成する。また、セルＢは、特に制限されないが、標準セルと、長さ調整のための小セルＢが設けられている。
【００４１】
セルＥは、上記ｖｄｄ系論理２が形成される上部に、上記縦方向に延長するような電源供給線を構成し、対向するセルＢ間を接続する。このセルＥは、後述する電源メッシュを構成するのに用いられる。セルＤは、内部繋ぎセルであり、上記縦方向に延長される電源供給線から横方向に延びて、内部回路の内部電源線との繋ぎを行うために用いられる。上記セルＡないしＥのうち、セルＡ、Ｂ及びＣの下部には、上記パワースイッチ素子やパワースイッチ制御回路を構成する回路素子が配置される。これに対して、上記セルＥは電源供給線のみとされる。セルＤは、内部電源線との繋ぎの下層配線が設けられる。
【００４２】
図１７には、前記図１５のｖｄｄ系論理１に対応した電源供給線の下部の一実施例の概略レイアウト図が示されている。この実施例では、主にセルＣとセルＡとの関係が例示的に示されている。セルＣは、スイッチが設けられる。このスイッチは、特に制限されないが、上部に設けられた電源電圧ｖｄｄｉとｖｓｓｉのうち、回路の接地線ｖｓｓｉに一端が接続され、他端には内部ロジック領域に回路の接地電位を供給する接地線に接続される。特に制限されないが、内部ロジック領域は、ゲートアイレ等のようにＣＭＯＳ論理回路を構成するＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴが形成されるウェル領域が横長に形成されており、かかるウェル領域に沿ってスイッチが対応して設けられる。上記ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルに沿って横方向に内部回路の接地線ｖｓｓが配置される。これに対して、ＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェル領域に沿って横方向に電源線ｖｄｄが配置される。同図において、内部ロジック領域を縦積に分割しているブロックは、上記ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴが形成される回路領域に対応している。
【００４３】
左上部にコーナーに配置されたセルＡには、上記セルＣに設けられたスイッチのオン／オフを制御する電源ＳＷコントローラ（パワースイッチ制御回路ＰＳＷＣ）が設けられる。この電源ＳＷコントローラで形成されたスイッチ制御信号は、同図に点線で示したような電源ＳＷ制御信号線を通して各スイッチに伝えられる。同図において、内部ロジック領域の左側に配置されたセルＣに設けられた電源ＳＷ（スイッチ）を制御する電源ＳＷ制御信号線は、かかるセルＣに設けられた配線領域を利用して各セルＣのスイッチに伝えられる。
【００４４】
内部ロジック領域の右側に配置されたセルＣに設けられた電源ＳＷを制御する電源ＳＷ制御信号線は、横方向に配置されるセルＢに設けられた配線領域及びセルＡに設けられた配線領域を利用して右側に配置されるセルＣのスイッチに伝えられる。上記スイッチは、上記のように内部回路の電源供給制御に用いられるものであるため、上記角部においては、かかるスイッチを設ける必要はない。そこで、上記のように電源ＳＷコントローラ（パワースイッチ制御回路ＰＳＷＣ）を配置することによって、電源供給線下部における回路形成領域の有効利用を図るものである。
【００４５】
前記のようにセルＣに設けられるスイッチは、前記のように回路の接地電位を供給するものでは、横長に形成されたＮチャネルＭＯＳＦＥＴを形成するＰウェル領域に対応した内部接地線に対応して設けられる。それ故、ＰチャネルＭＯＳＦＥＴを形成するＮ型ウェル領域に対応したセルＣにおいては、その空き領域にはキャパシタを設けて、電源安定化に用いるようにすることができる。同様に、セルＢにも電源供給線の下部にキャパシタを設けるようにすることができる。
【００４６】
図１８には、図１７の電源ＳＷコントローラ（ＰＳＷＣ）と電源ＳＷ及び内部ロジックの関係を説明するための一実施例の回路図が示されている。内部ロジックを代表する回路として示されているインバータ回路は、電源線ｖｄｄと内部接地線ｖｓｓｍを通して伝えられる動作電圧で動作する。上記内部ロジックの電源線ｖｄｄは上記外部端子から供給された電源電圧が前記のようなパッド及び配線経路を通して定常的に伝えられる。内部接地線ｖｓｓｍは、代表として例示的に示されている電源ＳＷ（スイッチ）としてのＮチャネルＭＯＳＦＥＴＱ１、Ｑ２を通して、上記内部回路を取り囲むように形成された接地線ｖｓｓに接続される。前記のようなセルＣに対応して設けられる複数のスイッチとしてのＭＯＳＦＥＴのゲートｇには、電源ＳＷ制御信号が共通に供給される。
【００４７】
電源ＳＷコントローラ（ＰＳＷＣ）は、制御信号ｒｅｑに応答して上記ＭＯＳＦＥＴＱ１、Ｑ２等のスイッチ制御信号を形成する。内部ロジックにおいて、ＭＯＳＦＥＴＱ１、Ｑ２を高速にオフ状態からオン状態に切り替えると、内部ロジックのインバータ回路や論理ゲート回路等において入力信号が不定であること等に対応して一斉に電流が流れて、電源電圧ｖｄｄや回路の接地電位ｖｓｓに大きなノイズを発生させたり、システムの電源装置に対して瞬時に大きな電流供給を負担させたりしてしまう。そこで、この実施例では、２つの駆動回路Ｃ１ｄｒｖとＣ２ｄｒｖ及びそれにより出力信号を生成する出力回路Ｃ１とＣ２及び電源ＳＷ制御信号のレベルを判定する判定回路Ｃ３とタイマー回路Ｔｉｍｅｒによって上記ＭＯＳＦＥＴＱ１，Ｑ２等を２段階に分けて駆動するような電源ＳＷ制御信号が形成される。
【００４８】
制御信号ｒｅｑによってパワーオン動作が指示されると、駆動回路Ｃ１ｄｒｖがそれに応答して出力回路Ｃ１を通して上記パワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２のゲート電圧を上昇させる。上記出力回路Ｃ１は、その電流供給能力が小さなＭＯＳＦＥＴにより形成されており、多数のパワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２等のゲートｇが接続されることによって大きな負荷容量を持つ電源ＳＷ制御信号線のレベルは徐々に立ち上がる。これにより、パワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２等は、そのゲート電圧がしきい値電圧以上にされたとき、比較的小さな電流を流すように制御されており、前記のように内部ロジックのインバータ回路や論理ゲート回路等において入力信号が不定であること等による電流を制限して電源電圧ｖｄｄや回路の接地電位ｖｓｓに大きなノイズを発生させたり、電源装置において瞬時に大きな電流供給を負担させたりしてしまのを防止する。なお、上記ノイズの発生は、動作中の他の論理回路やインターフェイス回路及びアナログ回路等に悪影響を及ぼすと考えられるので、一部の回路に対して何も動作を行わないときに電源遮断して低消費電力モードとする機能を設ける場合に配慮しなければならない問題である。
【００４９】
タイマー回路Ｔｉｍｅｒは、ヒステリシス特性を持つ電圧判定回路Ｃ３により電源ＳＷ制御信号線のレベルが一定レベル以上になると、駆動回路Ｃ２ｄｒｖを介して出力回路Ｃ２を動作させる。出力回路２は、その電流供給能力が大きなＭＯＳＦＥＴにより形成されており、多数のパワースイッチとしてのＭＯＳＦＥＴＱ１、Ｑ２等のゲートｇを高速に電源電圧ｖｄｄまで立ち上げる。これにより、ｖｄｄ系の内部ロジックは動作状態とされる。タイマー回路Ｔｉｍｅｒは、遅延時間を持って上記内部ロジックの動作が有効であることを示す信号ａｃｋを出力して、他の回路に知らせる。また、信号ｃｄｓ／ｃｄｒは、前記マイクロｉｏを制御する信号であり、上記内部ロジックの信号が有効とされるまでの間、例えばマイクロｉｏに伝えられる信号出力を制限するために用いられる。上記信号ａｃｋは、前記応答信号ＡＣＫとして利用することができる。
【００５０】
図１９には、前記セルＣの一実施例の概略レイアウト図が示されている。同図においては、最上層の電源供給線とその下部に設けられる素子形成部とが上下に並べて示されている。同図（下）は、最上層の電源供給線を示し、ｖｄｄとｖｓｓが対として設けられる。特に制限されないが、この実施例では、上記電源供給線ｖｄｄとｖｓｓは、ボンディングバッドと同じ工程で形成される比較的厚い厚さで形成されたアルミニュウム層（ＡＬＰ）が用いられる。コア側は、前記内部ロジック領域側であり、コア側のパッドメタル配線は、繋ぎ込む電位ｖｄｄ，ｖｓｓ，ｖｓｓｍに合わせて変えられる。
【００５１】
同図（上）は、素子形成部であり、横方向に延長されるゲート電極が縦方向に並んで複数個が設けられる。上記ゲート電極を挟むようにソース，ドレインを構成する拡散層が形成される。上記２つのゲート電極に挟まれた拡散層は、上記２つのゲート電極を持つＭＯＳＦＥＴの共通のソース又はドレインとされ、ゲートを挟んでソースとドレインが１つ置きに交互に配置される。Ｉ／Ｏ側（右側）において１つ置きの拡散層が共通にされて、ソースとされて電源供給線ｖｓｓと接続される。コア側において上記と異なる１つの置きの拡散層が共通にされて、ドレインとされて内部ロジックの回路の接地線であるｖｓｓｍメタル配線と接続される。また、セル枠内の右側には、縦方向に延長される複数の配線層が設けられており、前記コーナー部制御回路間の配線や電源ＳＷ制御信号を伝える配線として用いられる。
【００５２】
図２０には、この発明に係る半導体集積回路装置における電源電圧線の一実施例の概略構造断面図が示されている。同図は、電源電圧ｖｄｄの供給経路が代表として例示的に示されている。厚い厚さのアルミニュウム等からなるボンディングパッドは、下層の銅層からなる配線層に接続され、一方においては上層に形成されたアルミニュウム等からなる電源幹線ＡＬＰにコンタクトを介して接続され、他方において下層に設けられた配線層及びコンタクトを介してＰチャネルＭＯＳＦＥＴが形成されるＮ型のウェル領域ＮＷに接続される。この構成では、下層の銅層からなる配線と上層のアルミニュウム層からなる電源幹線とが並列関係となる。これにより、内部ロジックの動作に必要な電流が上記２つの電源経路に分散して流れ、特に幹線側に多く流れて電源線としてのインピーダンスを低く抑えることができる。このため、内部ロジックが動作中における個々の論理回路での電源電圧のバラツキや変動を抑えることができる。内部ロジックが前記１．２Ｖのような低電圧（あるいはそれ以下）で動作するとき、電源電圧のバラツキや変動は回路動作に与える影響が大きいので、この実施例により内部ロジック回路の安定動作が期待できる。このことは、回路の接地電位を与える接地線にも同様に適用することができる。
【００５３】
図２１には、この発明に係る半導体集積回路装置に搭載される降圧電源回路の一実施例の回路図が示されている。この実施例では、前記図３又は図１５のような半導体集積回路装置において、低電圧ＶＤＤは、外部端子から供給する構成の他に、外部端子からは高電圧ＶＣＣを供給して、同図の降圧電源回路によってＶＤＤに降圧して内部回路に伝える構成とされる。そして、この降圧電圧回路に電源スイッチ機能が付加される。
【００５４】
トランジスタＱ１とＱ２は、コレクタとベースが回路の接地電位点に接続される。特に制限されないが、トランジスタＱ１に対してトランジスタＱ２のサイズ（エミッタ面積）をＮ倍に大きくし、トランジスタＱ１のエミッタに流れる電流密度をトランジスタＱ２のエミッタに流れる電流密度のＮ倍に大きくして、ベース，エミッタ間電圧差がシリコンバイドギャップに対応した定電圧となるようにする。上記トランジスタＱ２のエミッタには抵抗Ｒ６の一端を接続し、上記トランジスタＱ１のエミッタのノードＮ１と、上記抵抗Ｒ６の他端ノードＮ２の電位が等しくなるように差動アンプで制御する。
【００５５】
すなわち、上記ノードＮ１とＮ２の両電圧を差動アンプに入力し、その出力電圧ＶＲ０を抵抗Ｒ４及びＲ５を介して上記ノードＮ１とＮ２に帰還し、上記抵抗Ｒ６にはシリコンバンドギップに対応した定電圧を供給し、抵抗Ｒ６に定電流を流し、かかる定電流を抵抗Ｒ５に流して出力電圧ＶＲ０が上記シリコンバンドギャップに対応した定電圧（基準電圧）となるように制御する。抵抗Ｒ５及び抵抗Ｒ４は、その正の温度特性を利用して上記トランジスタＱ１、Ｑ２のベース，エミッタ間電圧が持つ負の温度特性を補償するものであり、上記基準電圧ＶＲ０は約１．１Ｖ程度になる。
【００５６】
上記差動アンプは、次の各回路素子により構成される。Ｐチャネル型のＭＯＳＦＥＴＭＰ６とＭＰ７が差動形態に接続される。差動ＭＯＳＦＥＴＭＰ６とＭＰ７のゲートは、上記ノードＮ１とＮ２に接続される。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７の共通ソースと回路の電源電圧ＶＤＤとの間には、電流源を構成するＰチャネルＭＯＳＦＥＴＭＰ４が設けられる。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレインと回路の接地電位との間には、ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５が設けられる。上記ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５には、ＮチャネルＭＯＳＦＥＴＭＮ３とＭＮ６が電流ミラー形態に設けられる。これにより、ＭＯＳＦＥＴＭＰ６のドレイン電流に対応した電流が上記ＭＯＳＦＥＴＭＮ３のドレインから出力される。
【００５７】
上記ＭＯＳＦＥＴＭＮ３のドレイン電流は、Ｐチャネル型ＭＯＳＦＥＴＭＰ２とＭＰ３からなる電流ミラー回路を介して出力される。出力電流は、上記ＭＯＳＦＥＴＭＮ６のドレインに供給される。この結果、ＭＯＳＦＥＴＭＰ３とＭＮ６の共通接続されたドレインには、上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレイン電流の差電流が流れるようにされる。上記ＭＯＳＦＥＴＭＰ３とＭＮ６の共通接続点は、ＰチャネルＭＯＳＦＥＴＱ８のゲートに接続される。かかるＭＯＳＦＥＴＭＰ８のドレインは、上記抵抗Ｒ４及びＲ５に接続されて、上記出力電圧ＶＲ０を形成する。
【００５８】
電源電圧ＶＤＤと回路の接地電位との間に抵抗Ｒ１とダイオート形態のＮチャネルＭＯＳＦＥＴＭＮ１が接続される。このＭＯＳＦＥＴＭＮ１に電流ミラー形態にＮチャネルＭＯＳＦＥＴＭＮ２が接続される。このＭＯＳＦＥＴＭＮ２のドレインと電源電圧との間にはダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１が設けられ、かかるＭＯＳＦＥＴＭＰ１と上記ＭＯＳＦＥＭＰ４が電流ミラー形態に接続されることにより、上記抵抗Ｒ１で形成した電流に対応した電流が差動ＭＯＳＦＥＴＭＰ６，ＭＰ７のバイアス電流とされる。
【００５９】
上記トランジスタＱ１とＱ２は、ＣＭＯＳプロセスで形成されるＮチャネルＭＯＳＦＥＴを構成するＮ型のソース，ドレイン領域をコレクタとエミッタとし、Ｐウェルをベースとするような横型（ラテラル）トランジスタを用いるもの、ＮチャネルＭＯＳＦＥＴのソース，ドレイン領域を構成するＮ＋領域をエミッタとし、それが形成されるＰ型ウェルをベースとし、上記Ｐ型ウェルをＰ型基板（ＰＳＵＢ）から分離するためのＮ型のディープウェルをコレクタとして用いる縦型（バーチカル）トランジスタを用いるもの等のようにＣＭＯＳプロセスを利用して構成される。このようにＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得るとともに、ＣＭＯＳプロセスで回路を形成することができる。
【００６０】
上記基準電圧ＶＲ０は、差動増幅回路ＯＰの入力端子（−）に供給される。この差動増幅回路ＯＰの出力信号は、特に制限されないが、Ｐチャネル出力ＭＯＳＦＥＴＭＰ１０のゲートに伝えられる。このＰチャネルＭＯＳＦＥＴＭＰ１０のドレインから降圧された出力電圧ＶＤＤが出力される。そして、この出力電圧ＶＤＤは、回路の接地電位との間に設けられた帰還抵抗Ｒ７とＲ８により分圧され、かかる分圧電圧が上記差動増幅回路ＯＰの帰還端子（＋）に入力されて、上記分圧比に対応して上記基準電圧ＶＲ０を増幅した出力電圧ＶＤＤが形成される。
【００６１】
この実施例では、スイッチ機能を付加するために、上記差動増幅回路ＯＰの動作電流を流すＮチャネルＭＯＳＦＥＴＭＮ７のゲートに制御信号／ＰＯＦＦが供給される。また、Ｐチャネル出力ＭＯＳＦＥＴＭＰ１０のゲートと電源電圧ＶＣＣとの間には、ＰチャネルＭＯＳＦＥＴＭＰ９が設けられ、ゲートに上記制御信号／ＰＯＦＦが供給される。特に制限されないが、上記基準電圧ＶＲ０を形成するシリコンバンドギップ回路は半導体集積回路装置に１個設けられ、上記差動増幅回路ＯＰと出力ＭＯＳＦＥＴＭＰ１０が前記電源オフ機能を持つ回路ブロック１、２及び４等に対応して設けられる。
【００６２】
特定の回路ブロックに電源電圧ＶＤＤを供給するときには、上記制御信号／ＰＯＦＦがハイレベルにされる。これにより、ＭＯＳＦＥＴＭＮ７がオン状態となって差動増幅回路ＯＰに動作電流を流す。また、このときにはＰチャネルＭＯＳＦＥＴＭＰ９はオフ状態にされるものである。特定の回路ブロックに電源電圧ＶＤＤを遮断するときには、上記制御信号／ＰＯＦＦがロウレベルにされる。これにより、ＭＯＳＦＥＴＭＮ７がオフ状態となって差動増幅回路ＯＰは非動作状態にされる。このときにはＰチャネルＭＯＳＦＥＴＭＰ９がオン状態となって、ＭＯＳＦＥＴＭＰ１０を確実にオフ状態にして電源電圧ＶＤＤを遮断状態にする。
【００６３】
図２２には、この発明に係る半導体集積回路装置に搭載される降圧電源回路の他の一実施例の回路図が示されている。この実施例では、前記図３又は図１５のような半導体集積回路装置において、低電圧ＶＤＤは、外部端子から供給する構成の他に、外部端子からは高電圧ＶＣＣを供給して、同図の降圧電源回路によってＶＤＤに降圧して内部回路に伝える構成とされる。そして、この降圧電圧回路に電源スイッチ機能が付加される。この実施例での電源スイッチは、電源電圧ＶＤＤを前記の実施例のように遮断してしまうものではなく、内部回路の下限電圧以下に低下させるというものである。
【００６４】
つまり、差動増幅回路ＯＰにはＮチャネルＭＯＳＦＥＴＭＮ７によって定常的にバイアス電流が供給される。そして、特に制限されないが、分圧抵抗Ｒ７の両端を短絡するＰチャネルＭＯＳＦＥＴＭＰ１１が設けられ、ゲートに前記のような制御信号／ＰＯＦＦが供給される。この構成では、上記制御信号／ＰＯＦＦがロウレベルにされることにより、上記抵抗Ｒ７の両端を短絡して、出力電圧ＶＤＤを１００％帰還させてボルテージフォロワ回路として動作させる。これにより、電源電圧ＶＤＤは上記基準電圧ＶＲ０に対応した電圧に低下する。これにより、論理回路の電源電圧が下限動作電圧以下となり、かかる電圧低下に伴い流れるリーク電流を低減させることができる。そして、かかる下限電圧以下で論理回路を動作させると、不定レベルになる虞があるので、前記同様に不定レベル伝播防止用の入力回路が設けられる。
【００６５】
このような電源遮断方式は、メモリやレジスタ等の記憶回路を持つものにおいて、電源リーク電流を削減しつつ、メモリ情報の保持を行われることも可能となる。例えば、スタティック型メモリセルやフリップフロップ回路を用いたレジスタ、ラッチ回路では単に記憶情報を保持するだけなら前記下限動作の約半分程度でよい。そこで、上記電源電圧を上記情報保持のみに着目した電圧に大幅に低下させることにより、前記のように電源オフにできないような回路ブロックに対してもリーク電流を低減させることができる。図２２の実施例のように基準電圧ＶＲ０をそのまま出力させるものでは、約１．１Ｖ程度以下にはできない。そこで、差動増幅回路ＯＰ２の入力側に分圧回路を設けて、上記ＶＲ０そのものを分圧して電源電圧ＶＤＤを所望の低電圧に低下させるようにすることもできる。
【００６６】
前記図２１、図２２において、ＭＯＳＦＥＴＭＰ１０の出力電圧ＶＤＤをそのまま回路ブロックの動作電圧として用いるもの他、ボルテージフォロワ形態の出力バッファを用いて回路ブロックの電源電圧として用いるものであってもよい。この場合、図２１の実施例のようにスイッチ機能を付加する場合、出力バッファの動作電流を遮断し、出力ＭＯＳＦＥＴのゲート，ソース間を短絡して強制的にオフ状態にさせればよい。このとき、差動アンプＯＰの動作電流も遮断してもよい。複数の回路ブロックにおいて、同じ降圧電圧ＶＤＤを用いる場合には、上記差動アンプを共通に用い、各ブロック毎に上記出力バッファを設けるようにすればよい。前記図２２のように、出力電圧を下限動作電圧以下にする場合には、シリコンバンドギップ回路を共通化し、各回路ブロックに前記レベル切り替え機能を持つ増幅回路及び出力回路を設けるようにすればよい。
【００６７】
図２３には、本発明に係る半導体集積回路装置の他の一実施例の全体ブロックが示されている。この実施例は、例えば情報処理装置、特にシステムＬＳＩ（又はマイクロプロセッサ。以下、同じ。）に適用した場合の構成の概念的に示している。
【００６８】
この実施例のシステムＬＳＩには、各回路ブロックが電源スイッチＰＳＷ又はＶＧＣを持っている。各回路ブロックとしては、中央処理装置ＣＰＵ（以下、ＣＰＵと呼ぶ）、周辺回路モジュールＩＰ１，ＩＰ２クロック発生回路ＣＰＧがあり、それぞれが電源スイッチＰＳＷにより電源オン／オフとされる。他の回路ブロックとしては、内部メモリＵＲＡＭ（以下、ＵＲＡＭと呼ぶ）、バックアップレジスタＢＵＲＥＧがあり、電源スイッチＶＧＣにより前記図２２のような電圧低下による記憶情報の保持動作を維持しつつリーク電流の削減が行われる。スタンバイ制御回路ＳＴＢＹＣは常時電源オン状態にされるものであり、前記１４のような回路ブロック３に対応しており前記電源制御回路ＳＹＳＣが設けられる。
【００６９】
ＣＰＵは、システムＬＳＩの全体を制御する。また、周辺回路モジュールＩＰ１は、特に制限されないが、ＭＰＥＧアクセラレータ等のＣＰＵが命令をフェッチする際に必要とならない周辺回路モジュールである。周辺回路モジュールＩＰ２は、特に制限されないが、バスステートコントローラ等、ＣＰＵが命令をフェッチする際に必要となる周辺回路モジュールである。システムバスＢＵＳは、ＣＰＵを含む各回路モジュールが接続され、図示しないがデータバス及びアドレスバスを含む。クロック発生回路ＣＰＧは、外部から供給されるクロック信号ＲＣＬＫを受けて内部クロック信号ＩＣＬＫを発生する。内部クロック信号ＩＣＬＫは、各回路モジュールに供給され、システムＬＳＩは、内部クロック信号ＩＣＬＫに従って動作する。ＵＲＡＭは、大容量の内部メモリであり現在処理しているデータ等、必要な情報を保持する。バックアップレジスタＢＵＲＥＧは、スタンバイモード時に周辺回路モジュールＩＰ１やＩＰ２に含まれるレジスタＲＥＧの値を保持等に用いられる。
【００７０】
システムＬＳＩにおいて、あるプログラムを実行を行うに当たり、待機状態にされる回路ブロックが存在すると、かかる回路ブロックの電源遮断又は電圧低下が指示される。かかる電源遮断又は電圧低下の指示に先立って、前記不定レベル伝播防止用の制御信号ＩＮＣが生成されて電源オンの回路ブロックに伝えられる。これにより、電源オフにされる回路ブロックでのリーク電流が削減でき、電源オン状態とされて上記プログラムの実行に使用される回路では、不定レベルの入力による貫通電流の発生防止をしつつ、上記プログラムに対応した信号処理動作を電源オフの回路ブロックからの不定レベルによる誤動作をすることなく行うことができる。また、ＣＰＵ、周辺回路モジュールＩＰ１やＩＰ２が電源オフにされるときには、そこに存在する必要な内部情報をＵＲＡＭ又はバックアップレジスタＢＵＲＥＧに退避させるものである。そして、このような退避情報を含むＵＲＡＭ又はバックアップレジスタＢＵＲＥＧにおいても、その後にアクセスがなければ、前記のように電圧低下による待機状態にすることができる。
【００７１】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、電源スイッチは、前記のように回路の接地電位側に設けるものの他、電源電圧側に設ける構成としてもよい。図４の実施例のようにマイクロＩ／Ｏにゲート回路を設けて、不定レベルの伝播防止を行うものの他、ＶＣＣ系論理回路に前記のような不定レベルの伝播防止を行う入力回路を設けるようにするものであってもよい。不定レベルの伝播を防止する回路は、前記のようなラッチ回路や論理ゲート回路を用いるもの他、伝送ゲートＭＯＳＦＥＴにより不定レベルの伝達を禁止し、信号を受け取る回路ブロック側にプルアップ又はプルダウンＭＯＳＦＥＴを設けるような回路でもよい。例えば、ＮチャネルＭＯＳＦＥＴを上記伝送ゲートＭＯＳＦＥＴとして用い、プルアップ手段として上記ＰチャネルＭＯＳＦＥＴを用いることにより、両ＭＯＳＦＥＴのゲート電極に前記不定レベル伝播防止用の制御信号ＩＮＣを供給すればよい。この発明は、マイコンやシステムＬＳＩ等のような複数の機能ブロックを持つ半導体集積回路装置に広く利用することができる。
【図面の簡単な説明】
【００７２】
【図１】この発明に係る半導体集積回路装置の一実施例を示す最小単位構成図である。
【図２】図１の回路ブロック３の動作の一例を説明するためのタイミング図である。
【図３】この発明に係る半導体集積回路装置の一実施例を示す全体ブロックである。
【図４】図３のマイクロ入出力回路に設けられる入力回路の一実施例を示す回路図である。
【図５】この発明に係る半導体集積回路装置の他の一実施例を示す最小単位構成図である。
【図６】図５の実施例回路の動作の一例を説明するための波形図である。
【図７】この発明に係る不定レベル伝播防止用入力回路の動作形態の一例を説明するためのブロック図である。
【図８】この発明に係る不定レベル伝播防止用入力回路の動作形態を他の一例を説明するためのブロック図である。
【図９】この発明に係る半導体集積回路装置の特定回路ブロックのスタンバイ移行シーケンスの一例を説明するためのタイミング図である。
【図１０】この発明に係る半導体集積回路装置の特定回路ブロックのスタンバイ復帰シーケンスの一例を説明するためのタイミング図である。
【図１１】図１０及び図１１に対応したシステム全体の一実施例を示す概略ブロック図である。
【図１２】この発明に係る半導体集積回路装置の一実施例を示す概略ブロック図である。
【図１３】この発明に係る半導体集積回路装置の他の一実施例を示す概略ブロック図である。
【図１４】この発明に係る半導体集積回路装置の更に他の一実施例を示す概略ブロック図である。
【図１５】この発明に係る半導体集積回路装置の一実施例を示す概略レイアウト図である。
【図１６】図１５のｖｄｄ系論理２に対応した電源供給線の一実施例を示すレイアウト図である。
【図１７】図１５のｖｄｄ系論理１に対応した電源供給線の下部の一実施例を示す概略レイアウト図である。
【図１８】図１７の電源ＳＷコントローラ（ＰＳＷＣ）と電源ＳＷ及び内部ロジックの関係を説明するための一実施例の回路図である。
【図１９】図１６のセルＣの一実施例の概略レイアウト図である。
【図２０】この発明に係る半導体集積回路装置の電源供給線の一実施例を示す概略レイアウト図である。
【図２１】この発明に係る半導体集積回路装置に搭載される降圧電源回路の一実施例を示す回路図である。
【図２２】この発明に係る半導体集積回路装置に搭載される降圧電源回路の他の一実施例を示す回路図である。
【図２３】本発明に係る半導体集積回路装置の他の一実施例を示す全体ブロックである。
【符号の説明】
【００７３】
ＦＦ…ラッチ回路、Ｇ１，Ｇ２…論理ゲート回路、Ｍ１〜Ｍ４…ＭＯＳＦＥＴ、ＮＶ１…インバータ回路、ＰＡＷＣ…電源スイッチコントローラ、ＭＮ１〜ＭＰ１０…ＭＯＳＦＥＴ、Ｒ１、Ｒ４〜Ｒ８…抵抗、ＡＬＰ…電源幹線、Ａ〜Ｄ…セル、Ｃ１ｄｒｖ，Ｃ２ｄｒｖ…駆動回路、Ｔｉｍｅｒ…タイマー回路、Ｃ１，Ｃ２…出力回路、Ｃ３…電圧判定回路、ＰＳＷＣ…電源スイッチコントローラ、Ｑ１〜Ｑ２…トランジスタ、ＰＷ…Ｐ型ウェル領域、ＮＷ…Ｎ型ウェル領域、ＮＩＳＯ…素子分離領域（ディープウェル）、Ｐ−ＳＵＢ…半導体基板、ＣＰＵ…中央処理装置、ＩＰ１，ＩＰ２…周辺回路モジュール、ＵＲＡＭ…内部メモリ、ＢＵＲＥＧ…バックアップレジスタ、ＳＴＢＹＣ…スタンバイ制御回路、ＢＵＳ…システムバス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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