(57)【要約】【課題】ＤＴ−ＣＭＩＳＦＥＴを用いたインバータのレイアウト面積の増大を抑制すること。【解決手段】埋め込み酸化膜１０２上に素子領域の周囲を囲う素子分離絶縁膜１１１が形成されている。埋め込み酸化膜１０２上にｎ+ 型ソース／ドレイン領域１１２，ｐ+ 型ソース／ドレイン領域１１３，ｐ型ウェル１１４，ｎ型ウェル１１７，ｐ+ 拡散層１１５，及びｎ+ 拡散層１１６が形成されている。ｐ型ウェル１１４，及びｎ型ウェル１１７上にゲート絶縁膜１１８が形成されている。ゲート絶縁膜１１８上，ｐ+ 拡散層１１５，及びｎ+ 拡散層１１６上にゲート電極１１９が形成されている。ｎ+ 型ソース／ドレイン領域の一方とｐ+ 型ソース／ドレイン領域の一方とを電気的に接続するコンタクト配線１２０が形成されている。【選択図】      図１
2005197462.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成されたｐ型ウェルと、
前記半導体基板に形成され、前記ｐ型ウェルとの間にｐｎ接合するｎ型ウェルと、
ｐ型及びｎ型ウェル上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜下のｐ型ウェルを挟むように形成されたｎ型のソース領域及びドレイン領域と、
前記ゲート絶縁膜下のｎ型ウェルを挟むように形成されたｐ型のソース領域及びドレイン領域と、
このゲート絶縁膜上に形成され、前記ｐ型ウェル及びｎ型ウェルに電気的に接続するゲート電極と、
前記ｎ型のソース領域及びドレイン領域の一方と前記ｐ型のソース領域及びドレイン領域の一方とを電気的に接続する接続電極とを具備してなることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記ｐｎ接合する領域上に二つのウェルに電気的に接続するように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板は、ＳＯＩ基板であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上のＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴの形成領域を除いた領域に素子分離絶縁膜を形成する工程と、
ＤＴ−ｎＭＩＳＦＥＴの形成領域の半導体基板にｐ型ウェルを形成し、前記ＤＴ−ｐＭＩＳＦＥＴの形成領域の半導体基板にｎ型ウェルを形成する工程と、
前記半導体基板のＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴのゲート電極形成領域にダミーゲートを形成する工程と、
前記ダミーゲートをマスクに用いて、ＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴのソース／ドレイン領域をそれぞれ形成する工程と、
前記半導体基板上に前記ダミーゲートを覆う絶縁層を形成する工程と、
前記絶縁層の表面を除去して、前記ダミーゲートの上面を露出させる工程と、
前記ダミーゲートを選択的に除去し、底面に前記ｎ型ウェル及びｐ型ウェルが露出し、側面が前記絶縁層であるゲート溝を形成する工程と、
前記ゲート溝の底面にゲート絶縁膜を形成する工程と、
ＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴの形成領域間上の前記絶縁層を除去して、前記ｎ型ウェル及びｐ型ウェルを露出するコンタクト孔を形成する工程と、
前記コンタクト孔及びゲート溝内にゲート電極を形成する工程と、
前記絶縁層に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とがそれぞれ露出する二つのコンタクト孔を形成する工程と、
前記コンタクト孔内及び前記絶縁層上に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とを電気的に接続する配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
シリコン基板上のＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴの形成領域を除いた領域に素子分離絶縁膜を形成する工程と、
ＤＴ−ｎＭＩＳＦＥＴの形成領域のシリコン基板にｐ型ウェルを形成し、前記ＤＴ−ｐＭＩＳＦＥＴの形成領域のシリコン基板にｎ型ウェルを形成する工程と、
ｐｎ接合するｐ型ウェルとｎ型ウェルとを形成する工程と、
前記ｐ型ウェル及びｎ型ウェルのＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴのゲート電極形成領域で、前記ｐｎ接合する領域を除いた領域上にゲート絶縁膜及びゲートシリコン膜を積層する工程と、
前記ゲート絶縁膜及びゲートシリコン膜の側面に絶縁材料からなる側壁を形成する工程と、
前記ゲートをマスクに用い、ＤＴ−ｐＭＩＳＦＥＴ形成領域のｎ型ウェルにｐ型の不純物をイオン注入することによってｐ型のソース領域及びドレイン領域を形成し、並びにＤＴ−ｎＭＩＳＦＥＴ形成領域のｐ型ウェルにｎ型のソース領域及びドレイン領域をそれぞれ形成する工程と、
前記ゲートシリコン膜、ｐ型のソース領域及びドレイン領域，ｎ型のソース領域及びドレイン領域，二つのＭＩＳＦＥＴの形成領域間に露出するｐ型ウェル及びｎ型ウェル上に選択的にシリサイド膜を形成する工程と、
前記半導体基板上に前記シリサイド膜を覆う絶縁層を形成する工程と、
前記絶縁層に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とがそれぞれ露出する二つのコンタクト孔を形成する工程と、
前記コンタクト孔内及び前記絶縁層上に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とを電気的に接続する配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記ｐ型のソース領域及びドレイン領域の形成時に、ｐｎ接合する領域のｐ型ウェルに前記ｐ型の不純物をイオン注入してｐ+ 型拡散層を形成し、
前記ｎ型のソース領域及びドレイン領域の形成時に、ｐｎ接合する領域のｎ型ウェルにｎ型の不純物をイオン注入してｎ+ 型拡散層を形成する事を特徴とする請求項４又は５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＴ−ＣＭＩＳＦＥＴを用いたインバータを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、ＭＯＳ−ＬＳＩの消費電力を下げるために、電源電圧Ｖddは低減され続けてきた。ところが、オフ電流増加を防ぐためにＭＩＳＦＥＴのしきい値電圧Ｖthはあまり低減されなかった。したがって、トランジスタの駆動能力Ｉdが低減してしまう傾向があった。これを打破するデバイスとしてDynamic threshold-voltage MISFET(ＤＴＭIＳＦＥＴ)が提案されている（非特許文献１）。
【０００３】
ＤＴＭＩＳＦＥＴはゲートとウェル(ＳＯＩ基板の場合はＳｉ−Ｂｏｄｙ)を電気的に接続したＭＯＳＦＥＴであり、電源電圧Ｖddが小さくても駆動能力が大きく、しかもオフ電流が小さいというメリットを持つデバイスである。このようなメリットが生じる理由は、ゲート電圧が基板に伝わり基板バイアス効果が発生してトランジスタがonの時はしきい値電圧Ｖthが低く、off時にはしきい値電圧Ｖthが高いというＤＴＭＩＳＦＥＴ特有の動作原理によって説明される。
【０００４】
ＤＴ−ｎＭＩＳＦＥＴとＤＴ−ｐＭＩＳＦＥＴとを用いて、インバータを形成することが考えられている。図２にＤＴ−ＣＭＩＳＦＥＴインバータの等価回路を示す。１個のインバータ内にはウェルが２つ（ｎ型ウェルとｐ型ウェル）あるので、ゲート電極とウェルとを電気的に接続させるためのコンタクトを２個形成しなければならない。そのため、レイアウト面積の増大が避けられないという問題があった。
【非特許文献１】Fariborz Assaderaghi, et al, “Dynamic threshold-voltage MOSFET (DTMOS) for Ultra-Low voltage VLSI”, IEEE Trans. Electron Devices, vol. 44, pp.414-421, 1997
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、ＤＴ−ＣＭＩＳＦＥＴインバータには、レイアウト面積の増大が避けられないという問題があった。
【０００６】
本発明の目的は、レイアウト面積の増大を抑制し得るＤＴ−ＣＭＩＳＦＥＴインバータを含む半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
［構成］
本発明は、上記目的を達成するために以下のように構成されている。
【０００８】
（１）本発明に係わる半導体装置は、半導体基板と、この半導体基板に形成されたｐ型ウェルと、前記半導体基板に形成され、前記ｐ型ウェルとの間にｐｎ接合するｎ型ウェルと、ｐ型及びｎ型ウェル上に形成されたゲート絶縁膜と、前記ゲート絶縁膜下のｐ型ウェルを挟むように形成されたｎ型のソース領域及びドレイン領域と、前記ゲート絶縁膜下のｎ型ウェルを挟むように形成されたｐ型のソース領域及びドレイン領域と、このゲート絶縁膜上に形成され、前記ｐ型ウェル及びｎ型ウェルに電気的に接続するゲート電極と、前記ｎ型のソース領域及びドレイン領域の一方と前記ｐ型のソース領域及びドレイン領域の一方とを電気的に接続する接続電極とを具備してなることを特徴とする。
【０００９】
（２）本発明に係わる半導体装置の製造方法は、半導体基板上のＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴの形成領域を除いた領域に素子分離絶縁膜を形成する工程と、ＤＴ−ｎＭＩＳＦＥＴの形成領域の半導体基板にｐ型ウェルを形成し、前記ＤＴ−ｐＭＩＳＦＥＴの形成領域の半導体基板にｎ型ウェルを形成する工程と、前記半導体基板のＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴのゲート電極形成領域にダミーゲートを形成する工程と、前記ダミーゲートをマスクに用いて、ＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴのソース／ドレイン領域をそれぞれ形成する工程と、前記半導体基板上に前記ダミーゲートを覆う絶縁層を形成する工程と、前記絶縁層の表面を除去して、前記ダミーゲートの上面を露出させる工程と、前記ダミーゲートを選択的に除去し、底面に前記ｎ型ウェル及びｐ型ウェルが露出し、側面が前記絶縁層であるゲート溝を形成する工程と、前記ゲート溝の底面にゲート絶縁膜を形成する工程と、ＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴの形成領域間上の前記絶縁層を除去して、前記ｎ型ウェル及びｐ型ウェルを露出するコンタクト孔を形成する工程と、前記コンタクト孔及びゲート溝内にゲート電極を形成する工程と、前記絶縁層に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とがそれぞれ露出する二つのコンタクト孔を形成する工程と、前記コンタクト孔内及び前記絶縁層上に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とを電気的に接続する配線を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【００１０】
（３）本発明に係わる半導体装置の製造方法は、シリコン基板上のＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴの形成領域を除いた領域に素子分離絶縁膜を形成する工程と、ＤＴ−ｎＭＩＳＦＥＴの形成領域のシリコン基板にｐ型ウェルを形成し、前記ＤＴ−ｐＭＩＳＦＥＴの形成領域のシリコン基板にｎ型ウェルを形成する工程と、ｐｎ接合するｐ型ウェルとｎ型ウェルとを形成する工程と、前記ｐ型ウェル及びｎ型ウェルのＤＴ−ｐＭＩＳＦＥＴ及びＤＴ−ｎＭＩＳＦＥＴのゲート電極形成領域で、前記ｐｎ接合する領域を除いた領域上にゲート絶縁膜及びゲートシリコン膜を積層する工程と、前記前記ゲート絶縁膜及びシリコン膜の側面に絶縁材料からなる側壁を形成する工程と、前記ゲートをマスクに用い、ＤＴ−ｐＭＩＳＦＥＴ形成領域のｎ型ウェルにｐ型の不純物をイオン注入することによってｐ型のソース領域及びドレイン領域を形成し、並びにＤＴ−ｎＭＩＳＦＥＴ形成領域のｐ型ウェルにｎ型のソース領域及びドレイン領域をそれぞれ形成する工程と、前記ゲートシリコン膜、ｐ型のソース領域及びドレイン領域，ｎ型のソース領域及びドレイン領域，二つのＭＩＳＦＥＴの形成領域間に露出するｐ型ウェル及びｎ型ウェル上に選択的にシリサイド膜を形成する工程と、前記半導体基板上に前記シリサイド膜を覆う絶縁層を形成する工程と、前記絶縁層に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とがそれぞれ露出する二つのコンタクト孔を形成する工程と、前記コンタクト孔内及び前記絶縁層上に、ｎ型のソース領域及びドレイン領域の一方とｐ型のソース領域及びドレイン領域の一方とを電気的に接続する配線を形成する工程とを含むことを特徴とする。
【００１１】
［作用］
本発明は、上記構成によって以下の作用・効果を有する。
【００１２】
（１）ｐ型ウェルとｎ型ウェルとをｐｎ接合させるため、ウェル同士を絶縁分離するための一部の素子分離領域をなくすことができる。そのため、回路レイアウト面積を削減できる。
【００１３】
（２）ゲートとウェルをつなぐコンタクト数を２つから１つに減らすことができるため、回路レイアウト面積を削減できる。また、リソグラフィによるパターン形成が容易になる。
【００１４】
（３）ＳＯＩ基板を用いるとＢＯＸ−ＳｉＯ2が存在するため、各トランジスタのウェル間分離が自動的になされる。そのため、一部の素子分離絶縁膜を省略でき、レイアウト面積を低減できる。（一般にＤＴＭＯＳでは、個々のトランジスタを電気的に孤立させる必要がある。ＳＯＩを用いると、隣り合うｎＭＯＳトランジスタ同士またはｐＭＯＳトランジスタ同士がソースまたはドレインを共有できる。例えば図１（本発明の一実施形態に係わる半導体装置の概略構成を示す図）中の２個のｎＭＯＳトランジスタはｎ＋領域（１１２ｂ：ソースまたはドレイン領域）を共有している。バルクＳｉ基板上のＤＴＭＯＳでは、ウェルがショートしてしまうため、ソースまたはドレインを共有できない。その場合はｎ＋領域（１１２ｂ）を上下２つに分断する素子分離が必要である。）
【発明の効果】
【００１５】
以上説明したように本発明によれば、レイアウト面積の増大を抑制し得るＤＴ−ＣＭＩＳＦＥＴインバータを含む半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を以下に図面を参照して説明する。
【００１７】
図１は、本発明の一実施形態に係わる半導体装置の概略構成を示す図である。図１（ａ）はＤＴＭＯＳＦＥＴの平面図、図１（ｂ）は同図（ａ）のＡ−Ａ’部の断面図である。図１に示す半導体装置は、ＤＴ−ＣＭＩＳＦＥＴを用いたインバータを２個具備するものである。
【００１８】
図１に示すように、本装置は、半導体基板としてＳｉ支持基板１０１，埋め込み酸化膜１０２，及びＳｉ半導体層が順次積層されたＳＯＩ基板１００を用いている。
【００１９】
埋め込み酸化膜１０２上に素子領域の周囲を囲う素子分離絶縁膜１１１が形成されている。埋め込み酸化膜１０２上にｎ+ 型ソース／ドレイン領域１１２，ｐ+ 型ソース／ドレイン領域１１３，ｐ型ウェル１１４，ｎ型ウェル１１７，ｐ+ 拡散層１１５，及びｎ+ 拡散層１１６が形成されている。ｎ+ 型ソース／ドレイン領域１１２，ｐ+ 型ソース／ドレイン領域１１３，ｐ型ウェル１１４，ｎ型ウェル１１７，ｐ+ 拡散層１１５，及びｎ+ 拡散層１１６は、ＳＯＩ基板１００のＳｉ半導体層に形成されている。
【００２０】
ｎ+ 型ソース／ドレイン領域１１２とｐ型ウェル１１４とは一方向に沿って交互に配置形成されている。ｐ+ 型ソース／ドレイン領域１１３とｎ型ウェル１１７とが前記一方向に沿って交互に配置形成されている。ｐ型ウェル１１４，ｐ+ 拡散層１１５，ｎ+ 拡散層１１６，及びｎ型ウェル１１７が、前記一方向とほぼ垂直な方向に沿って順次連続的に形成されている。
【００２１】
ｐ型ウェル１１４，及びｎ型ウェル１１７上にゲート絶縁膜１１８が形成されている。ゲート絶縁膜１１８上，ｐ+ 拡散層１１５，及びｎ+ 拡散層１１６上にゲート電極１１９が形成されている。ゲート電極１１９は、ｐ+ 拡散層１１５及びｎ+ 拡散層１１６上に直接形成されている。ＤＴ−ＭＩＳＦＥＴのｎ+ 型ソース／ドレイン領域の一方とｐ+ 型ソース／ドレイン領域の一方とを電気的に接続するコンタクト配線１２０が形成されている。
【００２２】
本発明のＤＴ−ＣＭＩＳＦＥＴインバータの構造上の特徴を以下に記す。  
（１）インバータ内のｎＭＩＳＦＥＴ、ｐＭＩＳＦＥＴのウェル間分離絶縁膜（素子分離絶縁膜）をなくし、両方のウェルを短絡させている。言い換えれば、ｎ型ウェルとｐ型ウェルとがｐｎ接合している。  
（２）ｐ+ 拡散層１１５とｎ+ 拡散層１１６との接領域部上のゲート絶縁膜が除去されている。このゲート絶縁膜が除去されている開口を通して、ゲート電極がｐ+ 拡散層１１５とｎ+ 拡散層１１６に接続して、ｐ型ウェル、ｎ型ウェルの両方に電気的に接続されている。
【００２３】
ｎ型ウェル、ｐ型ウェル間の分離絶縁膜をなくしても良い理由は、図２に示す等価回路を見れば明らかである。図２は、ＤＴ−ＣＭＩＳＦＥＴを用いたインバータの等価回路を示す図である。
【００２４】
すなわち、図２に示すように、ＤＴ−ＣＭＩＳＦＥＴではゲート電極とウェルが電気的に接続されているので、インバータ内のｎ型ウェル、ｐ型ウェルの間はゲートを通して電気的に短絡されている。もっと一般的には、同じゲート配線を共有している複数のＤＴ−ＭＩＳＦＥＴのウェルどうしの間は、ゲートを通して電気的に短絡されている。したがって、そのようなウェルの間には分離用絶縁膜を形成する必要がない。
【００２５】
このような構造にして得られる効果を以下に示す。  
（１）一部の（上記ウェル間の）素子分離領域をなくすことができるため、回路レイアウト面積を削減できる。  
（２）レイアウト面積を従来と同じにすれば、ゲート電極とウェルとを接続させるｎ+、ｐ+拡散層とソース・ドレイン用ｎ+、ｐ+拡散層の間の距離を大きくとることができる。そのため、両者間を流れるｐｎ接合リークを低減でき、リソグラフィの合わせ余裕を増加させることができる。  
（３）ｐｎ接合するｎ+ 拡散層及びｐ+ 拡散層上に直接ゲート電極を形成することによって、コンタクト部の数を２つから１つに減らすことができるため、回路レイアウト面積を削減できる。または、コンタクト径を大きくできるのでリソグラフィやエッチングによるコンタクトパターン加工プロセスが容易になる。
【００２６】
（第１の実施例）
図３は、本発明の第１の実施例に係わる半導体装置の構成を示す図である。図３（ａ）は半導体装置の平面図、図３（ｂ）は同図（ａ）のＡ−Ａ’断面図である。なお、図３（ａ），（ｂ）において、図１と同一な部位には同一符号を付し、その説明を省略する。
【００２７】
本装置は、ゲート絶縁膜２０１として高誘電体膜であるＺｒＯ2 膜を用いている。また、ゲート電極として、ＴｉＮ膜２０２とＡｌ膜２０３とが積層されたメタルゲート電極を用いている。
【００２８】
図４〜図１０を用いて、この半導体装置の製造工程を説明する。図４〜図１０は、本発明の第１の実施例に係わる半導体装置の製造工程を示す工程図である。各図（ａ）は平面レイアウトを示し、各図（ｂ）は各図（ａ）のＡ−Ａ’部の断面図、各図（ｃ）は各図（ａ）のＢ−Ｂ’部の断面図である。
【００２９】
まず、図４（ａ）〜（ｃ）に示すように、埋め込み酸化膜１０２上のＳｉ薄膜層の厚さが１００ｎｍ程度のＳＯＩ基板を用意する。深さ１００ｎｍ程度のＳＴＩ技術による素子分離絶縁膜１１１を形成する。この素子分離絶縁膜１１１が形成されるのは、ｐＭＩＳＦＥＴ形成領域、ｎＭＩＳＦＥＴ形成領域、ｐＭＩＳＦＥＴ形成領域とｎＭＩＳＦＥＴ形成領域との間の領域（あとでウェルのｐｎ接合を形成する領域）を除いた領域である。
【００３０】
その後、Ｓｉ薄膜層のＤＴ−ｐＭＩＳＦＥＴ形成領域にｎ型ウェル１１７を、ＤＴ−ｎＭＩＳＦＥＴ形成領域にｐ型ウェル１１４を形成する。ｐ型ウェル１１４とｎ型ウェル１１７とがｐｎ接合する領域が２箇所形成されている。このｐｎ接合する領域上には後にゲート電極が形成される。
【００３１】
次いで、図５（ａ）〜（ｃ）に示すように、ｎ型ウェル１１７及びｐ型ウェル１１４表面に５ｎｍ程度の熱酸化膜２０４を形成する。熱酸化膜２０４上に１５０ｎｍ程度のＰｏｌｙ−Ｓｉ膜２１１をＬＰＣＶＤ法により堆積する。このＰｏｌｙ−Ｓｉ膜２１１は後でイオン注入マスク、ＣＭＰストッパー等として使用される。
【００３２】
図示されないレジストパターンを形成し、レジストパターンをマスクにＰｏｌｙ−Ｓｉ膜２１１をエッチング（ＲＩＥ）加工することによって、ダミーゲート２１１を形成する。ｐ型ウェル１１４とｎ型ウェル１１７とがｐｎ接合する領域上にダミーゲート２１１が形成されないようにｐｏｌｙ−Ｓｉ膜２１１を加工する。
【００３３】
レジストパターンを除去した後、ＤＴ−ｐＭＩＳＦＥＴ形成領域にｐ型の不純物、ＤＴ−ｎＭＩＳＦＥＴ形成領域にｎ型の不純物を選択的にイオン注入することによって、図示されない浅いｎ型及びｐ型の不純物拡散層（エクステンション領域）を形成する。イオン注入しない領域には、レジストを形成してマスクにする。また、イオン注入が行われる領域では、ダミーゲート２１１がマスクとして用いられる。
【００３４】
膜厚３０ｎｍ程度のＳｉ3Ｎ4膜を堆積した後、Ｓｉ3Ｎ4膜に対してＲＩＥを行うことによって、ダミーゲート２１１の側部に側壁２１２を形成する。ｎ型ウェル１１７にｐ型の不純物、ｐ型ウェル１１４にｎ型の不純物の注入を行うことによって、ｎ+型ソース／ドレイン領域１１２ａ，１１２ｂ，１１２ｃ及びｐ+型ソース／ドレイン領域１１３ａ，１１３ｂ，１１３ｃ、ｎ+拡散層１１６およびｐ+拡散層１１５を形成する。このイオン注入時、レジストだけでなくダミーゲート２１１及び側壁２１２がマスクとして用いられる。
【００３５】
ｎ+およびｐ+ソース／ドレイン形成時のイオン注入と同時に、コンタクト部分にもイオン注入が行われ、ｎ+拡散層１１６およびｐ+拡散層１１５が形成される。こうすればイオン注入の工程数を増やさないで済む。ソース／ドレイン領域の活性化（〜１０００℃）を行なう。
【００３６】
なお、ｎ型のエクステンション領域のイオン注入条件は、例えばイオン種がＡｓイオン、加速電圧が１５ｋｅＶ、ドーズ量が３×１０14ｃｍ-2程度である。ｎ+拡散層１１６及びソース／ドレイン領域形成時の注入条件は、例えばイオン種がＡｓイオン、加速電圧が４５ｋｅＶ、ドーズ量が３×１０15ｃｍ-2である。
【００３７】
次いで、図６（ａ）〜（ｃ）に示すように、全面にＴＥＯＳ−ＳｉＯ2 膜２０５を堆積する。ＣＭＰ（Chemical Mechanical Polishing）法によりＴＥＯＳ−ＳｉＯ2 膜２０５の表面を平坦化して、ダミーゲート２１１の頂上を露出させる。
【００３８】
次に、ダミーゲート２１１をＣＤＥ等により除去し、ゲート電極の形成予定領域にゲート溝２１３を形成する。ゲート溝２１３の底面の熱酸化膜２０４をＨＦ系のウェットエッチングにより除去して、ｐ型ウェル１１４及びｎ型ウェル１１７を露出させる。
【００３９】
ここで、本来のゲート絶縁膜を形成する。すでにソース／ドレインを形成した後なので、今後６００℃以上の高温熱処理工程は存在しない。したがってゲート絶縁膜にはＳｉＯ2 膜だけでなくＨｆＯ2 膜、ＺｒＯ2 膜、Ｔａ2Ｏ5膜、ＴｉＯ2 膜や（Ｂａ，Ｓｒ）ＴｉＯ3 などの高誘電体膜や強誘電体膜を使用することができ、ゲート電極にはメタル材料を使用することができる。ゲート絶縁膜に高誘電体膜や強誘電体膜を使用した場合には、用いたゲート絶縁膜に応じてゲート電極材料を選ぶ必要があり、Ａｌ、Ｗ、Ｒｕ、Ｍｏ、ＴｉＮ、ＴａＮ、ＷＮ等が使用可能となる。ここではＨｉｇｈ−ｋゲート絶縁膜としてＺｒＯ2 膜、ゲート電極としてＡｌ／ＴｉＮを使った例を示す。
【００４０】
さて、図７（ａ）〜（ｃ）に示すように、ゲート溝２１３の底面に露出するｐ型ウェル１１４及びｎ型ウェル１１７の表面を薄く窒化したのち、実膜厚３ｎｍ程度のゲート絶縁膜２０１を堆積する。ゲート絶縁膜２０１上に、第１層目のメタルゲート電極として膜厚５ｎｍのＴｉＮ膜２０２をＣＶＤ法により堆積する。
【００４１】
ＴｉＮ膜２０２上に図示されないレジスト膜を形成する。このレジストには、リソグラフィ技術を用いてｐ+ 型及びｎ+ 拡散層１１５，１１６上方に開口部を設ける。レジスト膜をマスクにして、図８（ａ）〜（ｃ）に示すように、ＴｉＮ膜，ＺｒＯ2 膜及び熱酸化膜をＲＩＥにより除去して、コンタクト孔２１４形成する。コンタクト孔２１４の底面には、ｎ+及びｐ+拡散層１１５，１１６が露出する。
【００４２】
レジスト膜は、ゲート絶縁膜２０１上に形成されず、ＴｉＮ膜２０２上に形成される。ゲート絶縁膜上にレジストを直付けしてパターンニングすると、ゲート絶縁膜の信頼性が劣化する。しかし、上述したように、レジスト膜はゲート絶縁膜上に形成されず、ＴｉＮ膜上に形成されるので、ゲート絶縁膜の信頼性が向上する。
【００４３】
レジスト膜を除去したのち、図９（ａ）〜（ｃ）に示すように、Ａｌ膜２０３を３００ｎｍ程度堆積する。Ａｌ膜２０３の表面を平坦化して、ＴｉＮ膜２０２とＡｌ膜２０３とからなる積層構造のメタルゲートを形成する。
【００４４】
メタルゲートの形成後は通常のＬＳＩ製造プロセスと同様である。図１０（ａ）〜（ｃ）に示すように、ＴＥＯＳ−ＳｉＯ2 膜からなる層間絶縁膜２１５をＣＶＤ法を用いて堆積する。ソース／ドレインおよびゲート電極上の層間絶縁膜２１５にコンタクトホールを開孔する。コンタクトホール内及び層間絶縁膜上に、上層金属配線（例えばＡｌ配線）２１６を形成する。この時、ｎＭＩＳＦＥＴのｎ+ ソース／ドレイン１１２ｂとｐＭＩＳＦＥＴのｐ+ ソース／ドレイン１１３ｂとを電気的に接続するコンタクト配線１２０を形成することによって、ＣＭＩＳＦＥＴインバータが形成される。
【００４５】
以上のように、本実施形態によれば、以下の効果が得られる。  
（１）ゲート電極の一部を共有したＤＴ−ｐＭＩＳＦＥＴとＤＴ−ｎＭＩＳＦＥＴとのウェル間の素子分離領域をなくすことができるため、回路レイアウト面積を削減できる。  
（２）従来二つあったコンタクト孔の数が一つになるので、回路レイアウト面積を削減できる。または、回路レイアウト面積を従来と同じにすれば、コンタクト孔の数が減った分面積に余裕ができてコンタクト径を大きくできるのでリソグラフィやエッチングによるコンタクトパターン加工プロセスが容易になる。  
（３）メタルゲートとｎ型及びｐ型ウェルとの電気的接続が直接行われるので、製造工程が簡略化される。ゲート電極がメタル材料で形成されているため、ｎ型ウェル、ｐ型ウェル両方に容易に電気的接続を行うことが可能であり、ＣＭＩＳＦＥＴの形成に有利である。Ｐｏｌｙ−Ｓｉゲートの場合は、ゲートと逆導電型のウェル層とゲートを接続するときに、両者の間にメタルプラグ等を形成しなければならなくて工程が複雑であった。）  
（４）ゲートとウェルをつなぐためのコンタクトホールのパターンニングをゲート絶縁膜の直上で行なう必要がないため、ゲート絶縁膜の信頼性が向上する。  
（５）チャネルのプロファイルを最適化すれば、ＤＴ−ＭＩＳＦＥＴの動作原理により、ミッドギャップワークファンクションのメタルゲートを用いたＭＯＳＦＥＴで実現困難であると言われていた低いしきい値電圧Ｖth（〜０．２Ｖ）を実現できるようになる。
【００４６】
（第２の実施例）
図１１は、本発明の第２の実施例に係わる半導体装置の概略構成を示す図である。図１１（ａ）は半導体装置の平面図、図１１（ｂ）は同図（ａ）の断面図である。なお、図１１（ａ），（ｂ）において、図１と同一な部位には同一符号を付し、その説明を省略する。
【００４７】
ゲート絶縁膜３０１上のゲート電極として、Ｐｏｌｙ−Ｓｉ膜３０２とＣｏＳｉ2膜３０３との積層膜が用いられている。ＣｏＳｉ2膜３０３がコンタクト孔を通してｎ型ウェル、ｐ型ウェルに接続されている。
【００４８】
図１２〜図１４を用いて、この半導体装置の製造工程を説明する。図１２〜図１４は、本発明の第２の実施例に係わる半導体装置の製造工程を示す工程図である。各図（ａ）は平面レイアウトを示し、各図（ｂ）は各図（ａ）のＡ−Ａ’部の断面図、各図（ｃ）は各図（ａ）のＢ−Ｂ’部の断面図である。なお、図１２（ｂ）〜図１４（ｂ）及び図１２（ｃ）〜図１４（ｃ）においては、ＳＯＩ基板のＳｉ支持基板の図示を省略する。
【００４９】
先ず、図１２（ａ）〜（ｃ）に示すように、埋め込み酸化膜１０２上のＳｉ薄膜層の厚さが１００ｎｍ程度のＳＯＩ基板を用意する。深さ１００ｎｍ程度のＳＴＩ技術による素子分離絶縁膜１１１を形成する。その後、Ｓｉ薄膜層のＤＴ−ｐＭＩＳＦＥＴ形成領域にｎ型ウェル１１７を、ＤＴ−ｎＭＩＳＦＥＴ形成領域にｐ型ウェル１１４を形成する。ｐ型ウェル１１４とｎ型ウェル１１７とがｐｎ接合する領域が２箇所形成されている。このｐｎ接合する領域上には後にゲート電極が形成される。
【００５０】
図１３（ａ）〜（ｃ）に示すように、ｐ型ウェル及びｎ型ウェルの表面に膜厚１．５ｎｍ程度のＳｉＯ2 膜等のゲート絶縁膜３０１を形成する。ゲート絶縁膜３０１上に膜厚１５０ｎｍ程度のＰｏｌｙ−Ｓｉ膜３０２をＬＰＣＶＤ法により堆積する。ゲート電極を形成するために、Ｐｏｌｙ−Ｓｉ膜３０２上に図示されないレジストパターンを形成した後に、Ｐｏｌｙ−Ｓｉ膜３０２をエッチング（ＲＩＥ）加工する。
【００５１】
レジストパターンを除去した後、ＤＴ−ｎＭＩＳＦＥＴ形成領域にｎ型の不純物、ＤＴ−ｐＭＩＳＦＥＴ形成領域にｐ型の不純物を選択的にイオン注入することによって、図示されない浅いｎ型及びｐ型の不純物拡散層（エクステンション領域）を形成する。イオン注入しない領域には、レジストを形成してマスクにする。また、イオン注入が行われる領域では、Ｐｏｌｙ−Ｓｉ膜３０２がマスクとして用いられる。
【００５２】
膜厚３０ｎｍ程度のＳｉ3Ｎ4膜を堆積した後、Ｓｉ3Ｎ4膜に対してＲＩＥを行うことによって、ゲート電極３０２の側部に側壁２１２を形成する。図示されないレジストパターンによって、ウェルをｐｎ接合させる領域のゲート電極および側壁２１２をエッチング除去する。ｎ型ウェル１１７にｐ型の不純物、ｐ型ウェル１１４にｎ型の不純物イオンの注入を行うことによって、ｎ+型ソース／ドレイン１１２（１１２ａ，１１２ｂ，１１２ｃ）及びｐ+ソース／ドレイン１１３（１１３ａ，１１３ｂ，１１３ｃ）を形成する。このイオン注入時、ｎＭＩＳＦＥＴ形成領域とｐＭＩＳＦＥＴ形成領域との間において、ｐ型ウェル１１４にｐ型の不純物、ｎ型ウェル１１７にｎ型の不純物イオンの注入を行うことにより、ｐ+拡散層１１５（１１５ａ，１１５ｂ）およびｎ+拡散層１１６（１１６ａ，１１６ｂ）を形成する。このイオン注入時、レジストだけでなくゲート電極３０２及び側壁２１２がマスクとして用いられる。
【００５３】
ｎ+およびｐ+ソース／ドレイン１１２，１１３形成時のイオン注入と同時に、コンタクト部分にもイオン注入が行われ、ｐ+型拡散層１１５およびｎ+拡散層１１６が形成される。したがって、イオン注入の工程数を増やさないで済む。ソース／ドレイン領域の活性化（〜１０００℃）を行う。
【００５４】
なお、ｎ型のエクステンション注入条件は、例えばイオン種がＡｓイオン、加速電圧が１５ｋｅＶ、ドーズ量が３×１０14ｃｍ-2程度である。ｎ+拡散層１１６及びソース／ドレイン領域形成時の注入条件は、例えばイオン種がＡｓイオン、加速電圧が４５ｋｅＶ、ドーズ量が３×１０15ｃｍ-2である。
【００５５】
次いで、図１４（ａ），（ｂ），（ｃ）に示すように、ｐｏｌｙ−Ｓｉ膜３０２上、ｎ+ 及びｐ+ ソース／ドレイン１１２，１１３上、およびコンタクトのｐ+およびｎ+拡散層上１１５，１１６に選択的にＣｏＳｉ2膜３０３を形成する。コンタクト部分のｐ+およびｎ+拡散層１１５，１１６に隣接したゲート端の側面には側壁２１２が形成されていないため、ｐｏｌｙ−Ｓｉ膜３０２の側面にもＣｏＳｉ2膜３０３が形成され、ブリッジング現象が起こりＡ−Ａ’方向にゲート電極がつながる。ｎ型ウェル、ｐ型ウェルとゲートはＣｏＳｉ2によって接続される。ブリッジング現象とは、絶縁膜３０１で分離されたｐｏｌｙ−Ｓｉ膜３０２とｐ+およびｎ+拡散層１１５，１１６との間をシリサイドが橋渡しして両者を電気接続することから生まれた呼び名である。
【００５６】
この後は通常のＬＳＩ製造プロセスと同様である。ＴＥＯＳからなる層間絶縁膜をＣＶＤ法で堆積する。層間絶縁膜に、ソース／ドレインおよびゲート電極接続するコンタクトホールを開孔する。コンタクトホール内に上層金属配線（例えばＡｌ配線）を形成する。この工程は、第１の実施例と同様なので、図示を省略する
以上のように、本実施例によれば、以下の効果が得られる。（１）一部の（ゲートを共有した複数のＤＴＭＯＳトランジスタのウェル間の）素子分離領域をなくすことができるため、回路レイアウト面積を削減できる。（２）コンタクト数を２つから１つに減らすことができるため、回路レイアウト面積を削減できる。または、コンタクト径を大きくできるのでリソグラフィやエッチングによるコンタクトパターン加工プロセスが容易になる。（３）ＣｏＳｉ2/Ｐｏｌｙ−ＳｉゲートとSi-Bodyの電気的接続がＣｏＳｉ2を通して行われるので、製造工程が簡略化される。（ＣｏＳｉ2でコンタクトを取るため、ｎ型ウェル、ｐ型ウェル両方に容易に電気的接続を行なうことが可能であり、ＣＭＯＳＦＥＴ形成に有利である。）
なお、本発明は、上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００５７】
【図１】一実施形態に係わる半導体装置の概略構成を示す図。
【図２】ＤＴ−ＣＭＩＳＦＥＴを用いたインバータの等価回路を示す図。
【図３】第１の実施例に係わる半導体装置の構成を示す図。
【図４】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図５】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図６】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図７】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図８】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図９】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図１０】第１の実施例に係わる半導体装置の製造工程を示す工程図。
【図１１】第２の実施例に係わる半導体装置の概略構成を示す図。
【図１２】第２の実施例に係わる半導体装置の製造工程を示す工程図。
【図１３】第２の実施例に係わる半導体装置の製造工程を示す工程図。
【図１４】第２の実施例に係わる半導体装置の製造工程を示す工程図。
【符号の説明】
【００５８】
１００…ＳＯＩ基板，１０１…支持基板，１０２…埋め込み酸化膜，１１１…素子分離絶縁膜，１１２…ｎ+ 型ソース／ドレイン領域，１１３…ｐ+ 型ソース／ドレイン領域，１１４…ｐ型ウェル，１１５…ｐ+ 拡散層，１１６…ｎ+ 拡散層，１１７…ｎ型ウェル，１１８…ゲート絶縁膜，１１９…ゲート電極，１２０…コンタクト配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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