(57)【要約】【課題】  回路規模が小さく、入力信号の範囲に応じて十分な最小分解電圧が得られるアナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータを提供する。【解決手段】  複数のアナログ入力端子１２の１つを選択する入力端子選択回路１３と、所定のビット数で上限基準電圧と下限基準電圧の範囲のアナログ入力信号をデジタル値に変換するアナログ／デジタル変換回路１４と、上限基準電圧と下限基準電圧を可変できる可変基準電源１５と、基準電圧変更情報を格納するレジスタ１７を有する。可変基準電源１５は所定の基準電圧を出力する基準電源４１と、抵抗素子とスイッチング素子の並列回路を具備した可変抵抗回路４２および可変抵抗回路４３とを有する。前記アナログ入力信号の範囲に応じて可変抵抗回路４２、４３のスイッチング素子をそれぞれオンまたはオフし、最適な前記上限基準電圧および前記下限基準電圧を選択する。【選択図】  図１
2005229257.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ入力端子の１つをアナログ／デジタル変換をおこなう入力端子として選択する入力端子選択回路と、
所定のビット数で上限基準電圧と下限基準電圧の範囲のアナログ入力信号をデジタル値に変換するアナログ／デジタル変換回路と、
所定の基準電圧を出力する基準電源と、抵抗素子とスイッチング素子の並列回路の一端が前記基準電源に接続され、他端が前記アナログ／デジタル変換回路の上限基準電圧入力端に接続された第１可変抵抗回路と、抵抗素子とスイッチング素子の並列回路の一端が接地ラインに接続され、他端が前記アナログ／デジタル変換回路の下限基準電圧入力端に接続された第２可変抵抗回路とを有する可変基準電源と、
を具備し、
前記アナログ入力信号の範囲に応じて前記第１および第２可変抵抗回路のスイッチング素子をそれぞれオンまたはオフし、前記上限基準電圧および前記下限基準電圧を変更することを特徴とするアナログ／デジタルコンバータ。
【請求項２】
前記第１および第２可変抵抗回路は、抵抗素子とスイッチング素子の並列回路を複数直列接続した回路であることを特徴とする請求項１に記載のアナログ／デジタルコンバータ。
【請求項３】
前記第１および第２可変抵抗回路に、スイッチング素子を更に並列接続したことを特徴とする請求項２に記載のアナログ／デジタルコンバータ。
【請求項４】
前記第１および第２可変抵抗回路のスイッチング素子のオンまたはオフは、前記入力端子ごとに前記上限基準電圧および前記下限基準電圧を定めたテーブルに従っておこなうことを特徴とする請求項１乃至請求項３のいずれか１項に記載のアナログ／デジタルコンバータ。
【請求項５】
アナログ入力端子と、
前記アナログ入力端子の入力電圧をデジタルデータに変換する請求項１乃至請求項４のいずれか１項に記載のアナログ／デジタルコンバータと、
前記アナログ／デジタルコンバータの変換結果に所定の処理を施すＣＰＵと、
前記ＣＰＵの処理結果を外部機器に出力する出力端子と、
を有することを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定対象を測定して得られるアナログデータをデジタルデータに変換するアナログ／デジタルコンバータに係り、特にアナログ入力信号の範囲に応じて十分な最小分解電圧を得るのに最適なアナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータに関する。
【背景技術】
【０００２】
従来のアナログ／デジタルコンバータ（以下、Ａ／Ｄ変換器ともいう）では、より高分解能なＡ／Ｄ変換をおこなう場合、それぞれ所定ビットの分解能を持つ複数個のＡ／Ｄ変換器を並列に接続していた（例えば、特許文献１参照。）。
【０００３】
特許文献１に開示されたＡ／Ｄ変換器について、図を用いて説明する。図１０はＡ／Ｄ変換器の構成を示すブロック図、図１１は基準電源部の具体的な構成を示す回路図である。
【０００４】
図１０に示すように、Ａ／Ｄ変換器１００はアナログ入力端子ＩＮのアナログ入力信号Ａｉｎの電圧レベルを検出するレベル検出部１０１と、アナログ入力信号Ａｉｎの電圧レベルが基準電圧のどの範囲にあるかによって、基準電圧の選択切換えをおこなう基準電源部１０２と、基準電源部１０２の一方の基準電圧に接続されたＡ／Ｄ変換器１０３と、他方の基準電圧に接続されたＡ／Ｄ変換器１０４とを有している。
【０００５】
まず、レベル検出部１０１は、アナログ入力信号Ａｉｎが入力端子ＩＮに入力されると、このアナログ入力信号Ａｉｎが図１１（ａ）に示す基準電圧Ｖ１〜Ｖ４のどの範囲であるかを検出し、検出結果を２ビットのパラレル信号で基準電源部１０２に出力する。
【０００６】
図１１（ｂ）に示すように、基準電源部１０２はアナログ入力信号Ａｉｎの信号レベルが基準電圧Ｖ１〜Ｖ４のどこにあるかによって、Ａ／Ｄ変換器１０３，１０４に対する基準電圧Ｖｒｅｆ（ＴＯＰ）、Ｖｒｅｆ（ＢＯＴＴＯＭ）の選択切換を第１、第２のマルチプレクサ（ＭＵＸ）１０５、１０６により行う。
【０００７】
基準電源部１０２は、互いに等しい抵抗値を有する抵抗Ｒ１１〜Ｒ１４を直列に接続し、Ｖｒｅｆ〜ＧＮＤ間に介在させた分圧回路により５つの基準値ＧＮＤ、（１／４）Ｖｒｅｆ、（１／２）Ｖｒｅｆ、（３／４）Ｖｒｅｆ、Ｖｒｅｆを生成する。
【０００８】
そして、ＧＮＤ、（１／４）Ｖｒｅｆ、（１／２）Ｖｒｅｆ、（３／４）Ｖｒｅｆを第２のＭＵＸ１０６に、（１／４）Ｖｒｅｆ、（１／２）Ｖｒｅｆ、（３／４）Ｖｒｅｆ、Ｖｒｅｆを第１のＭＵＸ１０５に入力し、各ＭＵＸ１０５，１０６でそれぞれの基準値をＶ１〜Ｖ４の検出値に応じて選択的に出力する。
【０００９】
ＶｒｅｆとＧＮＤは、それぞれ、Ａ／Ｄ変換器１０３のＶｒｅｆ（ＴＯＰ）、Ｖｒｅｆ（ＢＯＴＴＯＭ）に供給され、ＭＵＸ１０５，１０６の出力は、それぞれ、Ａ／Ｄ変換器１０４のＶｒｅｆ（ＴＯＰ）、Ｖｒｅｆ（ＢＯＴＴＯＭ）に供給される。
【００１０】
尚、上記Ａ／Ｄ変換器１０３は２ビット出力、Ａ／Ｄ変換器１０４は８ビット出力とする。また、アナログ信号レベルＶ１〜Ｖ４に対して基準電源部１０２が選択する基準電圧は以下のように設定されているものとする。
【００１１】
すなわち、アナログ信号レベルがＶ１のときＶｒｅｆ（ＴＯＰ）＝（１／４）Ｖｒｅｆ、Ｖｒｅｆ（ＢＯＴＴＯＭ）＝ＧＮＤ（０Ｖ）、Ｖ２のときＶｒｅｆ（ＴＯＰ）＝（１／２）Ｖｒｅｆ、Ｖｒｅｆ（ＢＯＴＴＯＭ）＝（１／４）Ｖｒｅｆ、Ｖ３のときＶｒｅｆ（ＴＯＰ）＝（３／４）Ｖｒｅｆ、Ｖｒｅｆ（ＢＯＴＴＯＭ）＝（１／２）Ｖｒｅｆ、Ｖ４のときＶｒｅｆ（ＴＯＰ）＝Ｖｒｅｆ、Ｖｒｅｆ（ＢＯＴＴＯＭ）＝（３／４）Ｖｒｅｆとする。
【００１２】
上記構成において、まず初期状態でＡ／Ｄ変換器１０４に対する基準電圧を設定した後、Ａ／Ｄ変換器１０３及びＡ／Ｄ変換器１０４においてＡ／Ｄ変換を行う。この結果、Ａ／Ｄ変換器１０３の出力２ビットとＡ／Ｄ変換器１０４の出力８ビットを合わせた１０ビットがアナログ信号に対する１０ビット変換値となる。
【特許文献１】特開平７−１５３３１号公報（４頁、図１−図２）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
特許文献１に開示されたＡ／Ｄ変換器では、より高分解能なＡ／Ｄ変換をおこなうために２つのＡ／Ｄ変換器を用いているので、回路規模が大きくなるという問題がある。またこの２つのＡ／Ｄ変換器の特性を合わせる必要がある。
【００１４】
更に、上位ビットを出力するＡ／Ｄ変換器１０３のビット数に応じて所定の基準電圧を均等に複数段階に分圧し、互いに１段階ずれた分圧基準電圧を、下位ビットを出力するＡ／Ｄ変換器１０４の基準電圧としているので、入力電圧の範囲に応じて基準電圧を自由に選択することができないという問題がある。
【００１５】
入力電圧の範囲によっては、複数のＡ／Ｄ変換器を組み合わせてＡ／Ｄ変換のビット数を高くするよりもＡ／Ｄ変換器の基準電圧を入力電圧の範囲に応じて変更し、最小分解電圧を小さくした方が実質的に高分解能なＡ／Ｄ変換をおこなえる場合がある。
【００１６】
例えば、入力電圧の範囲が上限基準電圧近傍の入力信号をＡ／Ｄ変換する用途と、下限基準電圧近傍の入力信号をＡ／Ｄ変換する用途を１つのＡ／Ｄ変換器でおこなう場合である。
【００１７】
本発明は、上記問題点を解決するためになされたもので、回路規模が小さく、入力信号の範囲に応じて十分な最小分解電圧が得られるアナログ／デジタルコンバータおよびそれを搭載したマイクロコンピュータを提供することを目的とする。
【００１８】
なお、本明細書では、最小分解電圧とはＡ／Ｄ変換のビット数をｎとして上限基準電圧と下限基準電圧の差を２のｎ乗で除した値を意味している。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の一態様のアナログ／デジタルコンバータは、複数のアナログ入力端子の１つをアナログ／デジタル変換をおこなう入力端子として選択する入力端子選択回路と、所定のビット数で上限基準電圧と下限基準電圧の範囲のアナログ入力信号をデジタル値に変換するアナログ／デジタル変換回路と、所定の基準電圧を出力する基準電源と、抵抗素子とスイッチング素子の並列回路の一端が前記基準電源に接続され、他端が前記アナログ／デジタル変換回路の上限基準電圧入力端に接続された第１可変抵抗回路と、抵抗素子とスイッチング素子の並列回路の一端が接地ラインに接続され、他端が前記アナログ／デジタル変換回路の下限基準電圧入力端に接続された第２可変抵抗回路とを有する可変基準電源とを具備し、前記アナログ入力信号の範囲に応じて前記第１および第２可変抵抗回路のスイッチング素子をそれぞれオンまたはオフし、前記上限基準電圧および前記下限基準電圧を変更することを特徴としている。
【発明の効果】
【００２０】
本発明によれば、入力端子ごとに、入力信号の範囲に応じて最適な上限基準電圧および下限基準電圧をそれぞれ選択しているので、同じビット数のＡ／Ｄ変換器に比べて十分な最小分解電圧が得られ、高分解能なＡ／Ｄ変換をおこなうことができる。
【００２１】
これにより、入力端子ごとに十分なＡ／Ｄ変換精度が得られ、また回路規模も小さくて済むので集積化に適している。従って、信頼性の高いＡ／Ｄ変換器およびそれを搭載したマイクロコンピュータを提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００２３】
図１は本発明の実施例１に係るＡ／Ｄ変換器を搭載したマイクロコンピュータを示すブロック図である。
【００２４】
図１に示すように、本実施例のマイクロコンピュータ１０に搭載されたＡ／Ｄ変換器１１は、複数のアナログ入力端子１２の１つをＡ／Ｄ変換をおこなう入力端子として選択する入力端子選択回路１３と、入力端子選択回路１３が選択した入力端子の入力電圧ＶｉｎをＡ／Ｄ変換するＡ／Ｄ変換回路１４とを有している。
【００２５】
更に、Ａ／Ｄ変換回路１４にＡ／Ｄ変換の基準電圧を供給する可変基準電圧発生回路１５と基準電圧の変更情報を格納した基準電圧変更情報格納レジスタ１６と、Ａ／Ｄ変換器１１のタイミングを制御するための制御回路１７とを有している。
【００２６】
また、マイクロコンピュータ１０は、Ａ／Ｄ変換回路１４のＡ／Ｄ変換結果に基づいて所定の処理をおこなうＣＰＵ２１と、ＣＰＵ２１の処理結果を外部に出力するための出力端子２２とを有している。出力端子２２は外部機器２３に接続されている。
【００２７】
可変基準電圧発生回路１５の上限基準電圧Ｖｒｅｆ（Ｈ）はＡ／Ｄ変換回路１４の上限基準電圧入力端１８に接続され、下限基準電圧Ｖｒｅｆ（Ｌ）はＡ／Ｄ変換回路１４の下限基準電圧入力端１９に接続されている。
【００２８】
Ａ／Ｄ変換回路１４は、上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）を基準にして入力電圧ＶｉｎをＡ／Ｄ変換する。
【００２９】
基準電圧変更情報格納レジスタ１６は、複数のレジスタを有し、入力電圧Ｖｉｎの範囲に応じた上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）に変更するために必要な情報が格納されている。
【００３０】
制御回路１７は、ＣＰＵ２１の指令を受けて、入力端子選択回路１３に入力端子の選択指令を発し、可変基準電圧発生回路１５に上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の変更指令を発する。また、Ａ／Ｄ変換回路１４にＡ／Ｄ変換開始指令を発する。
【００３１】
ＣＰＵ２１は、上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）を変更するのに必要な情報を基準電圧変更情報格納レジスタ１６に送出する。また、Ａ／Ｄ変換結果に基づいた所定の処理をおこなう。処理結果は出力端子２２を介して外部機器２３、例えばアラームや表示装置に送られ外部に伝送される。
【００３２】
次に、Ａ／Ｄ変換回路１４および可変基準電圧発生回路１５の具体的な構成について説明する。図２はＡ／Ｄ変換回路１４および可変基準電圧発生回路１５の構成を示すブロック図で、２ビットのＡ／Ｄ変換をおこなう場合の例である。
【００３３】
図２に示すように、Ａ／Ｄ変換回路１４は、コンパレータ３１と、比較レジスタ３２と、比較用Ｄ／Ａ変換回路３３と、Ａ／Ｄ変換結果格納レジスタ３４とを有している。
【００３４】
比較用Ｄ／Ａ変換回路３３は、互いに等しい抵抗値を有する抵抗素子Ｒ１〜Ｒ４を直列に接続し、上限基準電圧Ｖｒｅｆ（Ｈ）と下限基準電圧Ｖｒｅｆ（Ｌ）の間に介在させて３つの基準値、（１／４）（Ｖｒｅｆ（Ｈ）−Ｖｒｅｆ（Ｌ））、（１／２）（Ｖｒｅｆ（Ｈ）−Ｖｒｅｆ（Ｌ））、（３／４）（Ｖｒｅｆ（Ｈ）−Ｖｒｅｆ（Ｌ））を生成する分圧回路を有している。
【００３５】
コンパレータ３１は入力電圧Ｖｉｎと比較用Ｄ／Ａ変換回路３３の出力電圧Ｖｏｕｔとを比較し、比較レジスタ３２はその差が小さくなるように比較用Ｄ／Ａ変換回路３３の出力電圧Ｖｏｕｔを制御するデジタル値を出力する。
【００３６】
比較用Ｄ／Ａ変換回路３３はデジタル値に基づいて、スイッチング素子Ｓ１〜Ｓ３のいずれか１つをオンにして、３つの基準値のいずれかを出力電圧Ｖｏｕｔとして出力する。出力電圧Ｖｏｕｔと入力電圧Ｖｉｎとが一致すると、最後に比較用Ｄ／Ａ変換回路３３に出力したデジタル値が変換結果としてＡ／Ｄ変換結果格納レジスタ３４に格納される。
【００３７】
可変基準電圧発生回路１５は、内部に所定の基準電圧Ｖｒｅｆを出力する基準電源４１と、抵抗素子ＲＨとスイッチング素子ＳＨの並列回路を具備した第１可変抵抗回路４２と、抵抗素子ＲＬとスイッチング素子ＳＬの並列回路を具備した第２可変抵抗回路４３とを有している。
【００３８】
第１可変抵抗回路４２の一端は基準電源４１に接続され、他端はＡ／Ｄ変換回路１４の上限基準電圧入力端１８に接続されている。同様に、第２可変抵抗回路４３の一端は接地ラインＧＮＤに接続され、他端はＡ／Ｄ変換回路１４の下限基準電圧入力端１９に接続されている。
【００３９】
次に、上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の範囲について説明する。図３はスイッチング素子ＳＨ、ＳＬのオンまたはオフと上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の範囲の関係を示す図である。
【００４０】
図３に示すように、スイッチング素子ＳＨ、ＳＬがオンの状態を（ＳＨ）＝０、（ＳＬ）＝０、オフの状態を（ＳＨ）＝１、（ＳＬ）＝１、抵抗素子Ｒ１〜Ｒ４の和をＲＳとすると、上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）は次の式で表される。
【００４１】
ＲＺ＝ＲＨ（ＳＨ）＋ＲＳ＋ＲＬ（ＳＬ）                                    （１）
Ｖｒｅｆ（Ｈ）＝Ｖｒｅｆ×［ＲＳ＋ＲＬ（ＳＬ）］／ＲＺ                     （２）
Ｖｒｅｆ（Ｌ）＝Ｖｒｅｆ×ＲＬ（ＳＬ）／ＲＺ                              （３）
例えば基準電圧Ｖｒｅｆ＝５Ｖ、抵抗素子ＲＨ、ＲＬ、ＲＳが等しい場合には、４つの基準値０〜５Ｖ、２．５〜５Ｖ、０〜２．５Ｖ、（１／３）５〜（２／３）５Ｖが生成される。
【００４２】
これにより、入力電圧Ｖｉｎの範囲に応じて上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）を２．５〜５Ｖ、０〜２．５Ｖの２つの基準値から選択すると、最小分解電圧が１／２になり、（１／３）５〜（２／３）５Ｖの基準値を選択すると最小分解電圧が１／３になるので、等価的に分解能を向上させることが可能である。
【００４３】
次に、入力電圧Ｖｉｎの範囲に応じた上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）によるＡ／Ｄ変換結果と測定値の関係について説明する。図４は入力電圧ＶｉｎとＡ／Ｄ変換結果の関係を従来例と比較して示したもので、図中の実線ａが本実施例による場合、破線ｂが従来例による場合である。
【００４４】
図４から明らかなように、下限基準電圧Ｖｒｅｆ（Ｌ）＝（１／３）Ｖｒｅｆ、上限基準電圧Ｖｒｅｆ（Ｈ）＝（２／３）Ｖｒｅｆとした場合、その間で２ビットの分解能が得られるので、最小分解電圧が１／３になり等価的に分解能が３倍向上している。
【００４５】
これにより、入力電圧Ｖｉｎの範囲とＡ／Ｄ変換結果の関係は、Ａ／Ｄ変換結果を（ＡＤ）＝０〜３として、次の式で表される。
【００４６】
Ｖｉｎ＝（ＡＤ）×｛Ｖｒｅｆ（Ｈ）−Ｖｒｅｆ（Ｌ）｝／３＋Ｖｒｅｆ（Ｌ）   （４）
即ち、入力電圧Ｖｉｎが（３／９）Ｖｒｅｆ〜（４／９）Ｖｒｅｆの間にあるとき、Ａ／Ｄ変換結果（ＡＤ）＝１が得られる。
【００４７】
次に、Ａ／Ｄ変換器１１を搭載したマイクロコンピュータの具体的な動作について図を用いて説明する。図５はＡ／Ｄ変換器１１を搭載したマイクロコンピュータの動作を示すフローチャートである。
【００４８】
図５に示すように、始めに制御回路１７は入力端子選択回路１３に入力端子を選択する指令信号を送出し、入力端子選択回路１３は入力端子ＡＩＮ_０を選択する（ステップＳ１０）。
【００４９】
次に、制御回路１７は可変基準電圧発生回路１５に上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の変更指令を送出し、可変基準電圧発生回路１５は変更情報格納レジスタ１６から入力端子ＡＩＮ_０の入力電圧の範囲に応じた変更情報を読み出し、変更情報に従ってスイッチング素子ＳＨ、ＳＬをオンまたはオフして上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）を変更する（ステップＳ１１）。
【００５０】
次に、制御回路１７はＡ／Ｄ変換回路１４にＡ／Ｄ変換開始指令を送出し、Ａ／Ｄ変換回路１４はＡ／Ｄ変換をおこなう。比較用Ｄ／Ａ変換回路３３の出力電圧と入力電圧ＡＩＮ_０_Ｖｉｎが一致すると、最後に比較レジスタ３２のデジタル値がＡ／Ｄ変換結果としてＡ／Ｄ変換結果格納レジスタ３４に格納され、入力端子ＡＩＮ_０のＡ／Ｄ変換動作が終了する（ステップＳ１２）。
【００５１】
次に、ＣＰＵ２１はＡ／Ｄ変換結果格納レジスタ３４からＡ／Ｄ変換結果を取り込み（ステップＳ１３）、Ａ／Ｄ変換結果を所定の変換式（４）により測定結果に換算する（ステップＳ１４）。これにより、正しい入力電圧Ｖｉｎの測定結果を得ることが可能である。
【００５２】
更に、ＣＰＵ２１は測定結果に基づいて所定の処理をおこない、処理結果を外部機器２３に出力する（ステップＳ１５）。
【００５３】
次に、入力端子ＡＩＮ_１が選択されると、再びステップＳ１０〜ステップＳ１５が繰り返される。
【００５４】
次に、基準電圧変更情報について具体的に説明する。図６は基準電圧変更情報を示す基準電圧変更情報テーブルである。
【００５５】
図６に示すように、ＣＰＵ２１内のデータ記憶領域５１に基準電圧変更情報テーブル５２が設けられ、入力端子ＡＩＮ_０〜ＡＩＮ_３ごとに、測定する入力信号の範囲に応じて予め定められたスイッチング素子ＳＬ、ＳＨのオン、オフ情報、上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）がそれぞれ格納されている。
【００５６】
基準電圧変更情報テーブル５２への基準電圧変更情報の書き込みおよび読み出しは、ＣＰＵ２１内のプログラム格納領域５３に格納されたプログラムにより制御される。
【００５７】
以上説明したように、実施例１に係るＡ／Ｄ変換器１１では、入力端子ごとに、入力信号の範囲に応じて最適な上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）をそれぞれ選択しているので、同じビット数のＡ／Ｄ変換器に比べて十分な最小分解電圧が得られ、高分解能なＡ／Ｄ変換をおこなうことができる。
【００５８】
これにより、入力端子ごとに十分なＡ／Ｄ変換精度が得られる。また回路規模が小さいので集積化に適している。従って、信頼性の高いＡ／Ｄ変換器およびそれを搭載したマイクロコンピュータを提供することができる。
【００５９】
ここでは、抵抗素子ＲＨ、ＲＬはＲＳに等しい場合について説明したが、ＲＨ、ＲＬは必要な上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）得られるように適宜定めることができる。
【実施例２】
【００６０】
図７は、本発明の実施例２に係る可変基準電圧発生回路を示す回路図である。本実施例において上記実施例１と同一の構成部分には同一の符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００６１】
本実施例が実施例１と異なる点は、可変基準電圧発生回路の第１および第２可変抵抗回路を、抵抗素子とスイッチング素子の並列回路が複数直列に接続された回路としたことにある。
【００６２】
即ち、図７に示すように、可変基準電圧発生回路６１は内部に抵抗素子ＲＨとスイッチング素子ＳＨの並列回路と抵抗素子ＲＨ１とスイッチング素子ＳＨ１の並列回路が直列接続された第1可変抵抗回路６２と、抵抗素子ＲＬとスイッチング素子ＳＬの並列回路と抵抗素子ＲＬ１とスイッチング素子ＳＬ１の並列回路が直列接続された第２可変抵抗回路６３とを有している。
【００６３】
第1可変抵抗回路６２の一端は基準電源４１に接続され、他端はＡ／Ｄ変換回路１４の上限基準電圧入力端１８に接続されている。第２可変抵抗回路６２の一端は接地ラインＧＮＤに接続され、他端はＡ／Ｄ変換回路１４の下限基準電圧入力端１９に接続されている。
【００６４】
次に、可変基準電圧発生回路６１の上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の範囲について説明する。図８はスイッチング素子ＳＨ、ＳＨ１、ＳＬ、ＳＬ１のオンまたはオフと上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の範囲の関係を示す図である。
【００６５】
図８に示すように、例えば抵抗素子ＲＨ１、ＲＬ１をＲＳ／２とした場合、スイッチング素子ＳＨ、ＳＨ１、ＳＬ、ＳＬ１の全ての組み合わせにおいて、独立な１６の基準値が生成することが可能である。
【００６６】
以上説明したように、実施例２に係る可変基準電圧発生回路６１によれば、第１および第２可変抵抗回路の抵抗値を可変するステップ数を増やしたので、入力電圧Ｖｉｎの範囲に応じてよりきめ細かに上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）を設定することができる。
【００６７】
ここでは、第１および第２可変抵抗回路は抵抗素子とスイッチング素子の並列回路が２つ直列接続された場合について説明したが、2つ以上並列回路しても構わない。また、第１および第２可変抵抗回路で異なっていても構わない。
【００６８】
さらに、抵抗素子ＲＨ１、ＲＬ１はＲＳ／２に等しい場合について説明したが、ＲＨ１、ＲＬ１は必要な上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）得られるように適宜定めることができる。
【実施例３】
【００６９】
図９は、本発明の実施例３に係る可変基準電圧発生回路を示す回路図である。本実施例において上記実施例２と同一の構成部分には同一の符号を付してその説明は省略し、異なる部分についてのみ説明する。
【００７０】
本実施例が実施例２と異なる点は、可変基準電圧発生回路の第１および第２可変抵抗回路を、スイッチング素子が更に並列接続された回路としたことにある。
【００７１】
即ち、図９に示すように、可変基準電圧発生回路７１は内部の第１可変抵抗回路７２にスイッチング素子ＳＨ２を並列接続し、第２可変抵抗回路７３にスイッチング素子ＳＬ２を並列接続している。
【００７２】
これにより、スイッチング素子ＳＨ、ＳＨ１を同時にオンする場合にスイッチング素子ＳＨ２もオンすることにより、スイッチング素子のオン抵抗を低減することが可能である。
【００７３】
例えばスイッチング素子ＳＨ、ＳＨ１、ＳＨ２のオン抵抗が等しい場合、スイッチング素子ＳＨ、ＳＨ１を同時にオンするとオン抵抗は２倍になるのに対して、スイッチング素子ＳＨ２も同時にオンすることによりオン抵抗は（２／３）倍に低減される。
【００７４】
以上説明したように、実施例３に係る可変基準電圧発生回路７１によれば、第１および第２可変抵抗回路のスイッチング素子のオン抵抗を低減しているので、上限基準電圧Ｖｒｅｆ（Ｈ）および下限基準電圧Ｖｒｅｆ（Ｌ）の変動を抑制することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施例１に係るＡ／Ｄ変換器を搭載したマイクロコンピュータの構成を示すブロック図。
【図２】本発明の実施例１に係るＡ／Ｄ変換回路および可変基準電圧発生回路の具体的な構成を示すブロック図。
【図３】本発明の実施例１に係る可変基準電圧発生回路の基準電圧の可変範囲を示す図。
【図４】本発明の実施例１に係るＡ／Ｄ変換器の動作を示すフローチャート。
【図５】本発明の実施例１に係るＡ／Ｄ変換回路の入力信号とＡ／Ｄ変換結果の関係を示す図。
【図６】本発明の実施例１に係る基準電圧変更情報の具体的な構成を示す基準電圧変更情報テーブル。
【図７】本発明の実施例２に係る可変基準電圧発生回路の具体的な構成を示すブロック図。
【図８】本発明の実施例２に係る基準電圧の可変範囲を示す図。
【図９】本発明の実施例３に係る可変基準電圧発生回路の具体的な構成を示すブロック図。
【図１０】従来のＡ／Ｄ変換器の構成を示すブロック図。
【図１１】従来のＡ／Ｄ変換器の基準電源部の構成を示すブロック図。
【符号の説明】
【００７６】
１０  マイクロコンピュータ
１１  Ａ／Ｄ変換器
１２  入力端子
１３  入力端子選択回路
１４  Ａ／Ｄ変換回路
１５、６１、７１  可変基準電圧発生回路
１６  基準電圧変更情報格納レジスタ
１７  制御回路
１８  上限基準電圧入力端
１９  下限基準電圧入力端
２１  ＣＰＵ
２２出力端子
２３外部機器
３１  コンパレータ
３２  比較レジスタ
３３  比較用Ｄ／Ａ変換回路
３４  Ａ／Ｄ変換結果格納レジスタ
４１  基準電源
４２、６２、７２  第１可変抵抗回路
４３、６３、７３  第２可変抵抗回路
５１  データ記憶領域
５２  基準電圧変更情報テーブル
５３  プログラム格納領域
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
Ｖｒｅｆ  基準電圧
Ｖｒｅｆ（Ｈ）  上限基準電圧
Ｖｒｅｆ（Ｌ）  下限基準電圧
Ｒ１、Ｒ２、Ｒ３、Ｒ４、ＲＨ、ＲＨ１、ＲＬ、ＲＬ１  抵抗素子
Ｓ１、Ｓ２、Ｓ３、ＳＨ、ＳＨ１、ＳＨ２、ＳＬ、ＳＬ１、ＳＬ２  スイッチング素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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