(57)【要約】【課題】サーフェイスストラップコンタクトでの抵抗を高めることなく、選択トランジスタの間隔を狭くする。【解決手段】  半導体基板１にトレンチを形成し、蓄積電極８を有するキャパシタ２８をトレンチの下部に形成する。トレンチの側面に下部膜厚より上部膜厚が薄くなる段差を有するカラー酸化膜９、１０、１２を形成する。トレンチの上部でカラー酸化膜の側面に蓄積電極に導通するストレージノード１４を形成し、半導体基板の表面に設けられカラー酸化膜に接する拡散層１６を有する選択トランジスタを形成する。カラー酸化膜を介して対向する拡散層とストレージノードの上にサーフェイスストラップコンタクト１５を形成する。【選択図】図２
2005197448.tif 000002
【特許請求の範囲】
【請求項１】
トレンチを有する半導体基板と、
前記トレンチの下部に配置され、蓄積電極を有するキャパシタと、
前記キャパシタの上で前記トレンチの側面に配置され、下部膜厚より上部膜厚が薄くなる段差を有するカラー酸化膜と、
前記トレンチの上部で前記カラー酸化膜の側面に配置され、前記蓄積電極に導通するストレージノードと、
前記半導体基板の表面に設けられ前記カラー酸化膜に接する拡散層を有する選択トランジスタと、
前記カラー酸化膜を介して対向する前記拡散層と前記ストレージノードの上に配置された導体部を有することを特徴とする半導体記憶装置。
【請求項２】
前記カラー酸化膜が、
前記キャパシタの上で前記トレンチの側面に配置され、前記下部膜厚に等しい膜厚の厚いカラー酸化膜と、
前記厚いカラー酸化膜の上で前記トレンチの側面に配置され、前記上部膜厚に等しい膜厚の薄いカラー酸化膜とを有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記厚いカラー酸化膜の表面で前記トレンチの中に配置され、前記蓄積電極と前記ストレージノードを導通させるアモルファスシリコン部をさらに有することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記カラー酸化膜が、
前記キャパシタの上で前記トレンチの側面に配置され、前記上部膜厚に等しい膜厚の裏層酸化シリコン膜と、
前記キャパシタの上で前記裏層酸化シリコン膜の側面に配置され、前記下部膜厚と前記上部膜厚の差に等しい膜厚の表層酸化シリコン膜を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項５】
半導体基板にトレンチを形成することと、
蓄積電極を有するキャパシタを前記トレンチの下部に形成することと、
前記トレンチの側面に、下部膜厚より上部膜厚が薄くなる段差を有するカラー酸化膜を形成することと、
前記トレンチの上部で、前記カラー酸化膜の側面に、前記蓄積電極に導通するストレージノードを形成することと、
前記半導体基板の表面に設けられ前記カラー酸化膜に接する拡散層を有する選択トランジスタを形成することと、
前記カラー酸化膜を介して対向する前記拡散層と前記ストレージノードの上に導体部を形成することを有することを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板のトレンチにキャパシタを有する半導体記憶装置に関する。特に、ストレージノードと選択トランジスタの拡散層を導通させるサーフェイスストラップコンタクトに関する。
【背景技術】
【０００２】
半導体記憶装置には、半導体基板のトレンチにキャパシタを有する半導体記憶装置がある。キャパシタは選択トランジスタに接続され、選択トランジスタをオンオフすることによりキャパシタに蓄積される電荷の電荷量が制御できる。このために、より具体的には、選択トランジスタの拡散層と、キャパシタの蓄積電極に接続するストレージノードは、サーフェイスストラップコンタクトによって、電気的に接続されている。サーフェイスストラップコンタクトは、トレンチの内部ではなく、半導体基板の表面に設けられている。
【０００３】
逆に、半導体基板の表面の下方では、選択トランジスタの拡散層とストレージノードは、カラー酸化膜で絶縁されている。カラー酸化膜は、選択トランジスタとキャパシタのプレート電極間に存在する寄生トランジスタのゲート絶縁膜として機能する。寄生トランジスタをオンさせないためには、寄生トランジスタのしきい値電圧を上げればよく、カラー酸化膜の膜厚を厚くしている。したがって、半導体基板の表面でも、カラー酸化膜の膜厚分だけ、選択トランジスタの拡散層とストレージノードは離れている。
【０００４】
そして、深さ方向で膜厚の異なるカラー酸化膜を形成する方法が提案されている（例えば、特許文献１参照。）。
【特許文献１】特開平１１−２６５８８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
半導体記憶装置は、記憶容量の増加が望まれている。記憶容量の増加のためには、選択トランジスタの集積密度を高める必要がある。集積密度を高めるためには、選択トランジスタを小さくするだけでなく、選択トランジスタの間隔を狭くする必要がある。このことは、サーフェイスストラップコンタクトと選択トランジスタの拡散層との接触面積は小さくなることを意味する。また、同様に、サーフェイスストラップコンタクトとストレージノードとの接触面積は小さくなることを意味する。そして、サーフェイスストラップコンタクトと選択トランジスタの拡散層のコンタクト抵抗と、サーフェイスストラップコンタクトとストレージノードのコンタクト抵抗が上昇し、サーフェイスストラップコンタクトで抵抗が高くなることが予想される。抵抗の上昇は半導体記憶装置の動作速度を低下させる。
【０００６】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、サーフェイスストラップコンタクトでの抵抗を高めることなく、選択トランジスタの間隔を狭くできる半導体記憶装置を提供することにある。
【０００７】
また、本発明の目的は、サーフェイスストラップコンタクトでの抵抗を高めることなく、選択トランジスタの間隔を狭くできる半導体記憶装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記問題点を解決するための本発明の特徴は、トレンチを有する半導体基板と、トレンチの下部に配置され蓄積電極を有するキャパシタと、キャパシタの上でトレンチの側面に配置され下部膜厚より上部膜厚が薄くなる段差を有するカラー酸化膜と、トレンチの上部でカラー酸化膜の側面に配置され蓄積電極に導通するストレージノードと、半導体基板の表面に設けられカラー酸化膜に接する拡散層を有する選択トランジスタと、カラー酸化膜を介して対向する拡散層とストレージノードの上に配置された導体部を有する半導体記憶装置にある。
【０００９】
また、本発明の特徴は、半導体基板にトレンチを形成することと、蓄積電極を有するキャパシタをトレンチの下部に形成することと、トレンチの側面に下部膜厚より上部膜厚が薄くなる段差を有するカラー酸化膜を形成することと、トレンチの上部でカラー酸化膜の側面に蓄積電極に導通するストレージノードを形成することと、半導体基板の表面に設けられカラー酸化膜に接する拡散層を有する選択トランジスタを形成することと、カラー酸化膜を介して対向する拡散層とストレージノードの上に導体部を形成することを有する半導体記憶装置の製造方法にある。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、サーフェイスストラップコンタクトでの抵抗を高めることなく、選択トランジスタの間隔を狭くできる半導体記憶装置を提供できる。
【００１１】
また、本発明によれば、サーフェイスストラップコンタクトでの抵抗を高めることなく、選択トランジスタの間隔を狭くできる半導体記憶装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
次に、図面を参照して、本発明の実施の形態について説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。
【実施例１】
【００１３】
本発明の実施例１に係る半導体記憶装置は、図１乃至３に示すように、半導体基板１、キャパシタ２８、カラー酸化膜９、１０、１２、ストレージノード１４、選択トランジスタ１６乃至２１、導体部１５、アモルファスシリコン部１１、サイドウォール酸化膜１３、シャロウトレンチアイソレーション（ＳＴＩ）２４、ゲート配線２２、キャップ絶縁膜２７とサイドウォール２３を有している。
【００１４】
半導体基板１は、トレンチを有する。キャパシタ２８は、トレンチの下部に配置される。キャパシタ２８は、蓄積電極８、プレート電極６とキャパシタ誘電膜７を有する。蓄積電極８は、トレンチの下部に配置される。プレート電極６は、トレンチの表面を含む半導体基板１に配置される。キャパシタ誘電膜７は、トレンチの側面でプレート電極６と蓄積電極８の間に配置される。
【００１５】
カラー酸化膜９、１０、１２は、キャパシタ２８の上でトレンチの側面に配置される。カラー酸化膜９、１０、１２は、下部膜厚Ｗ４より上部膜厚Ｗ３が薄くなる段差を有する。カラー酸化膜９、１０、１２は、厚いカラー酸化膜９、１０と薄いカラー酸化膜１２を有する。厚いカラー酸化膜９、１０は、キャパシタ２８の上でトレンチの側面に配置される。厚いカラー酸化膜９、１０の膜厚は、下部膜厚Ｗ４に等しい。薄いカラー酸化膜１２は、厚いカラー酸化膜９、１０の上でトレンチの側面に配置される。薄いカラー酸化膜１２の膜厚は、上部膜厚Ｗ３に等しい。厚いカラー酸化膜９、１０の上面が、アモルファスシリコン部１１の上面より低い。厚いカラー酸化膜９、１０は、熱酸化膜９と堆積酸化膜１０を有する。熱酸化膜９は、トレンチの側面に配置される。堆積酸化膜１０は、熱酸化膜９の表面に配置される。
【００１６】
ストレージノード１４は、トレンチの上部でカラー酸化膜１０、１２の側面に配置される。ストレージノード１４は、蓄積電極８に電気的に導通する。
【００１７】
選択トランジスタ１６乃至２１、２６は、拡散層１６、１７、ゲート絶縁膜１８、ゲート電極１９、キャップ絶縁膜２６とサイドウォール２０、２１を有する。拡散層１６は、半導体基板１の表面に設けられ、カラー酸化膜１０、１２に接する。拡散層１７は、半導体基板１の表面に設けられ、拡散層１６から離れている。ゲート絶縁膜１８は、半導体基板１の上で、拡散層１６、１７の上に設けられる。ゲート電極１９は、ゲート絶縁膜１８の上に配置される。キャップ絶縁膜２６はゲート電極１９の上に配置される。サイドウォール２０、２１は、ゲート絶縁膜１８の上でゲート電極１９の側面に配置される。
【００１８】
導体部１５は、サーフェイスストラップコンタクトとして機能する。導体部１５は、カラー酸化膜１０、１２を介して対向する拡散層１６とストレージノード１４の上に配置される。
【００１９】
アモルファスシリコン部１１は、厚いカラー酸化膜９、１０の表面で、トレンチの中に配置される。アモルファスシリコン部１１は、蓄積電極８とストレージノード１４を導通させる。
【００２０】
サイドウォール酸化膜１３は、厚いカラー酸化膜９、１０の上でアモルファスシリコン部１１の側面に配置される。ＳＴＩ２４は、選択トランジスタ１６乃至２１の拡散層１６、１７の周囲に配置されている。ＳＴＩ２４は、トレンチの上に配置されている。ゲート配線２２は、ＳＴＩ２４の上に配置される。サイドウォール２３は、ＳＴＩ２４の上で、ゲート配線２２の側面に配置される。
【００２１】
実施例１の半導体記憶装置は、ゲート電極１９とゲート配線２２を有するが、半導体記憶装置を微細化するには、ゲート電極１９とゲート配線２２のピッチＰ１乃至Ｐ３を短くする。ピッチＰ１乃至Ｐ３を短くするには、導体部１５の幅Ｗ０を短くする。幅Ｗ０を短くしても、拡散層１６と導体部１５との接触面積Ｓ１と、ストレージノード１４と導体部１５との接触面積Ｓ２を小さくしないためには、カラー酸化膜１２と導体部１５との接触面積Ｓ３を狭くする。具体的には、拡散層１６と導体部１５との接触面の幅Ｗ１と、ストレージノード１４と導体部１５との接触面の幅Ｗ２を小さくしないように、カラー酸化膜１２の厚さＷ３を薄くする。
【００２２】
従来は、カラー酸化膜が、トレンチの側面にキャパシタ上端からトレンチ最上部まで膜厚Ｗ４一定で配置される。ストレージノード１４と導体部１５との接触面の幅は、幅Ｗ５まで小さくなる。実施例１の半導体記憶装置では、ストレージノード１４と導体部１５との接触面の幅は、幅Ｗ５から幅Ｗ６だけ大きくなり幅Ｗ２まで広くすることができる。
【００２３】
実施例１では、カラー酸化膜９、１０、１２の上部の薄いカラー酸化膜１２のみを薄くする。このことにより、ストレージノード１４と導体部１５との接触面積を増加させ、ストレージノード１４と導体部１５とのコンタクトの界面抵抗を低下できる。逆に、半導体記憶装置を微細化しても、薄いカラー酸化膜１２を薄くすることにより、ストレージノード１４と導体部１５との接触面積を減少させることがない。
【００２４】
実施例１の半導体記憶装置の製造方法を以下に説明する。
【００２５】
まず、半導体基板１として、ｐ型のシリコン基板を用意する。シリコン基板１の上に、膜厚２ｎｍのパッド酸化膜２（SiO2)を熱酸化により基板１を酸化して形成する。パッド酸化膜２の上に、膜厚２２０ｎｍのパッド窒化膜（Si３N４)を化学気相成長（ＣＶＤ）で堆積させる。フォトリソグラフィ法とドライエッチング法を用いてシリコン基板１上にトレンチ４、５を形成する。
【００２６】
図４に示すように、トレンチ４、５のシリコン基板１の表面からの深さ１．５μｍよりも深い領域にｎ型の不純物を拡散させる。なお、以下で深さとは、シリコン基板１の表面からの深さのことである。拡散させたｎ型に不純物を活性化させることで、プレート電極６を形成する。次に、トレンチ４、５の側面に、膜厚２〜３ｎｍのキャパシタ誘電膜７をＣＶＤ法で堆積させる。蓄積電極８となる砒素をドーピングしたアモルファスシリコン膜をＣＶＤ法で堆積し、トレンチ４、５にアモルファスシリコン柱を埋め込む。アモルファスシリコン柱を約１．０μｍの適当な深さまでエッチバックする。以上で、キャパシタ２８が形成された。
【００２７】
シリコン基板１のトレンチ４、５の側面に、膜厚６ｎｍの熱酸化膜９を形成する。トレンチ４、５の側面に、膜厚３０ｎｍの堆積酸化膜１０をＣＶＤ法で堆積させる。以上で厚いカラー酸化膜９、１０が形成される。図５に示すように、トレンチ４、５の空間の底部のみの堆積酸化膜１０をドライエッチング法を用いて除去する。トレンチ４、５の内部に砒素をドーピングしたアモルファスシリコン膜を堆積し、アモルファスシリコン部１１を埋め込む。図６に示すように、１５０ｎｍ以下の適当な深さまでアモルファスシリコン部１１をエッチバックする。
【００２８】
次に、トレンチ４、５の側面の厚いカラー酸化膜９、１０を、アモルファスシリコン部１１をマスクにウェットエッチングにより除去する。トレンチ４、５の側面の厚いカラー酸化膜９、１０の除去には、オーバーエッチングが必要なので、厚いカラー酸化膜９、１０の上面の高さは、アモルファスシリコン部１１の上面の高さより低くなる。露出したトレンチ４、５の側面に、薄いカラー酸化膜１２をＣＶＤ法で堆積させる。薄いカラー酸化膜１２の膜厚は、例えば１５ｎｍであり、堆積酸化膜３０ｎｍより薄ければよい。また、薄いカラー酸化膜１２を挟むストレージノード１４とシリコン基板１の間でリーク電流が生じなければよいので、薄いカラー酸化膜１２の膜厚は、３ｎｍ以上であればよく、より好ましくは、５ｎｍ以上であればよい。そして、図７に示すように、トレンチ４、５の空間の底部のみの薄いカラー酸化膜１２をドライエッチング法を用いて除去する。以上により、トレンチ４、５の側面に、下部膜厚Ｗ４より上部膜厚Ｗ３が薄くなる段差を有するカラー酸化膜９、１０、１２が形成できる。なお、アモルファスシリコン部１１の側面の上部には、酸化膜１３が形成される。
【００２９】
トレンチ４、５の内部に砒素をドーピングしたアモルファスシリコン膜を堆積し、ストレージノード１４を埋め込む。図８に示すように、必要な深さまでストレージノード１４をエッチバックする。以上でストレージノード１４が形成できる。
【００３０】
その後、ＳＴＩとトレンチトップオキサイド（ＴＴＯ）２４とを形成し、選択トランジスタ１６乃至２１のアクティブエリアを設定する。選択トランジスタ１６乃至２１とゲート配線２２とサイドウォール２３を形成する。トレンチ４、５の上部の薄いＴＴＯ２４をエッチングする。図１と図２に示すように、燐（Ｐ）をドーピングしたアモルファスシリコン膜を拡散層１６とストレージノード１４の上に堆積し、パターニングして、導体部１５を形成する。このことにより、サーフェスストラップコンタクトが形成できる。
【実施例２】
【００３１】
本発明の実施例２に係る半導体記憶装置は、図９に示すように、図２の実施例１の半導体記憶装置と比較して、厚いカラー酸化膜９、１０の上面が、アモルファスシリコン部１１の上面より高い点が異なっている。また、酸化膜１３は有しないが、サイドウォール酸化膜３３が、厚いカラー酸化膜９、１０の側面でアモルファスシリコン部１１の上に配置されている点が異なっている。このことによっても、実施例１と同様な効果を得ることができる。
【００３２】
実施例２に係る半導体記憶装置の製造方法を説明する。実施例２に係る半導体記憶装置の製造方法は、図５のトレンチ４、５の空間の底部のみの堆積酸化膜１０を除去することまでは、実施例１に係る半導体記憶装置の製造方法と同じである。
【００３３】
次に、砒素がドーピングされたアモルファスシリコン膜をＣＶＤ法で堆積させる。トレンチ４、５にアモルファスシリコン部１１が埋め込まれる。実施例１より深い深さ例えば、２００ｎｍ以上の適当な深さまでアモルファスシリコン部１１をエッチバックする。レジストを塗布し、トレンチ４、５の内部にレジスト部３１を埋め込む。図１０に示すように、レジスト部３１を適当な深さ例えば１３０ｎｍ以上の深さまでエッチバックする。
【００３４】
図１１に示すように、レジスト部３１をマスクに、厚いカラー酸化膜９、１０をウェットエッチングにより除去する。レジスト部３１を除去する。このことによりアモルファスシリコン部１１の表面より厚いカラー酸化膜９、１０の上端が高くなる。そして、薄いカラー酸化膜１２を堆積させる際、または、ストレージノード１４を堆積させる際に、薄いカラー酸化膜１２と酸化膜１３の間にボイドを生じることがない。
【００３５】
次に、トレンチ４、５の側面に、膜厚が例えば１５ｎｍの薄いカラー酸化膜１２を、ＣＶＤ法で堆積させる。図１２に示すように、トレンチ４、５の空間の底部のみのカラー酸化膜１２をドライエッチング法を用いて除去する。この時、サイドウォール酸化膜３３が、厚いカラー酸化膜９、１０の側面でアモルファスシリコン部１１の上に形成される。
【００３６】
アモルファスシリコン膜を堆積し、トレンチ４、５にストレージノード１４を埋め込む。図１３に示すように、ストレージノード１４を必要な深さまでエッチバックする。
【００３７】
以降は、実施例１と同様に、ＳＴＩとＴＴＯ２４とを形成し、選択トランジスタ１６乃至２１とゲート配線２２とサイドウォール２３を形成し、導体部１５を形成する。
【実施例３】
【００３８】
本発明の実施例３に係る半導体記憶装置は、図９の実施例２の半導体記憶装置と同じ構造である。このことによって、実施例２ひいては実施例１と同様な効果を得ることができる。
【００３９】
実施例３に係る半導体記憶装置の製造方法を説明する。実施例３に係る半導体記憶装置の製造方法は、図５のトレンチ４、５の空間の底部のみの堆積酸化膜１０を除去することまでは、実施例１に係る半導体記憶装置の製造方法と同じである。
【００４０】
次に、砒素がドーピングされたアモルファスシリコン膜をＣＶＤ法で堆積させる。トレンチ４、５にアモルファスシリコン部１１が埋め込まれる。実施例１より浅い深さ例えば、１００ｎｍ以上の適当な深さまでアモルファスシリコン部１１をエッチバックする。
【００４１】
図１４に示すように、アモルファスシリコン部１１をマスクに、厚いカラー酸化膜９、１０をウェットエッチングにより除去する。次に、ボロンシリケートガラス（ＢＳＧ）膜３５を堆積させる。ＢＳＧ膜３５の膜厚は、厚いカラー酸化膜９、１０の膜厚と同程度か厚めに、例えば３０ｎｍに設定する。トレンチ４、５の空間の底部のみのＢＳＧ膜３５をドライエッチング法を用いて除去する。図１５に示すように、ＢＳＧ膜３５と厚いカラー酸化膜９、１０をマスクに、アモルファスシリコン部１１を適当な深さ例えば１５０ｎｍ以上の深さまで再度エッチバックする。ＢＳＧ膜３５を、ＶＰＣ法によりシリコン基板１、アモルファスシリコン部１１とカラー酸化膜９、１０に対して選択的にエッチングし、ＢＳＧ膜３５を完全に除去する。このことにより、カラー酸化膜９、１０の上端よりもアモルファスシリコン部１１の表面の方が低くなる。以後は、実施例２の製造方法と同じである。実施例３の以降の製造方法は、実施例２の薄いカラー酸化膜１２の堆積以降の製造方法を実施する。実施例２と同様に、そして、薄いカラー酸化膜１２を堆積させる際、または、ストレージノード１４を堆積させる際に、薄いカラー酸化膜１２と酸化膜１３の間にボイドを生じることがない。
【実施例４】
【００４２】
本発明の実施例４に係る半導体装置は、図１６に示すように、半導体基板１、キャパシタ２８、カラー酸化膜４２、４０、誘電膜４５、ストレージノード１４、選択トランジスタ１６乃至２１、２６、導体部１５、アモルファスシリコン部１１、シャロウトレンチアイソレーション（ＳＴＩ）２４、ゲート配線２２、キャップ絶縁膜２７とサイドウォール２３を有している。
【００４３】
半導体基板１は、トレンチを有する。キャパシタ２８におけるトレンチの幅が、カラー酸化膜４２、４０におけるトレンチの幅より広い。キャパシタ２８は、トレンチの下部に配置される。キャパシタ２８は、蓄積電極４４、プレート電極６とキャパシタ誘電膜４３を有する。蓄積電極４４は、トレンチの下部に配置される。プレート電極６は、トレンチの表面を含む半導体基板１に配置される。キャパシタ誘電膜４３は、トレンチの側面でプレート電極６と蓄積電極８の間に配置される。
【００４４】
カラー酸化膜４２、４０は、キャパシタ２８の上でトレンチの側面に配置される。カラー酸化膜４２、４０は、下部膜厚より上部膜厚が薄くなる段差を有する。カラー酸化膜４２、４０は、裏層酸化シリコン膜４２と表層酸化シリコン膜４０を有する。裏層酸化シリコン膜４２は、キャパシタ２８の上でトレンチの側面に配置される。裏層酸化シリコン膜４２の膜厚は、カラー酸化膜４２、４０の上部膜厚に等しい。表層酸化シリコン膜４０は、キャパシタ２８の上で裏層酸化シリコン膜４２の側面に配置される。表層酸化シリコン膜４０の膜厚は、カラー酸化膜４２、４０の下部膜厚と上部膜厚の差に等しい膜厚に等しい。
【００４５】
裏層酸化シリコン膜４２と表層酸化シリコン膜４０の表面には、誘電膜４５が設けられている。誘電膜４５とキャパシタ誘電膜４３は一体であり、誘電膜４５とキャパシタ誘電膜４３の境界に界面は存在しない。誘電膜４５の表面には、アモルファスシリコン部１１とストレージノード１４が設けられている。
【００４６】
ストレージノード１４は、トレンチの上部でカラー酸化膜４０、４２の側方に配置される。ストレージノード１４は、アモルファスシリコン部１１を介して蓄積電極４４に電気的に導通する。
【００４７】
選択トランジスタ１６乃至２１、２６は、拡散層１６、１７、ゲート絶縁膜１８、ゲート電極１９、キャップ絶縁膜２６とサイドウォール２０、２１を有する。拡散層１６は、半導体基板１の表面に設けられ、カラー酸化膜１０、１２に接する。拡散層１７は、半導体基板１の表面に設けられ、拡散層１６から離れている。ゲート絶縁膜１８は、半導体基板１の上で、拡散層１６、１７の上に設けられる。ゲート電極１９は、ゲート絶縁膜１８の上に配置される。キャップ絶縁膜２６はゲート電極１９の上に配置される。サイドウォール２０、２１は、ゲート絶縁膜１８の上でゲート電極１９の側面に配置される。
【００４８】
導体部１５は、サーフェイスストラップコンタクトとして機能する。導体部１５は、裏層酸化シリコン膜４２と誘電膜４５を介して対向する拡散層１６とストレージノード１４の上に配置される。
【００４９】
アモルファスシリコン部１１は、誘電膜４５の表面で、トレンチの中に配置される。アモルファスシリコン部１１は、蓄積電極４４とストレージノード１４を導通させる。アモルファスシリコン部１１、蓄積電極４４とストレージノード１４は一体であり、アモルファスシリコン部１１と蓄積電極４４の境界と、アモルファスシリコン部１１とストレージノード１４の境界に界面は存在しない。
【００５０】
ＳＴＩ２４は、選択トランジスタ１６乃至２１の拡散層１６、１７の周囲に配置されている。ＳＴＩ２４は、トレンチの上に配置されている。ゲート配線２２は、ＳＴＩ２４の上に配置される。サイドウォール２３は、ＳＴＩ２４の上で、ゲート配線２２の側面に配置される。
【００５１】
実施例４の半導体記憶装置も、実施例１と同様に、拡散層１６と導体部１５との接触面積Ｓ１と、ストレージノード１４と導体部１５との接触面積Ｓ２を小さくしないために、カラー酸化膜４０、４２、誘電膜４３と導体部１５との接触面積Ｓ３を狭くする。具体的には、カラー酸化膜４０、４２の裏層酸化シリコン膜４２の厚さを薄くする。
【００５２】
このことにより、ストレージノード１４と導体部１５との接触面積を増加させ、ストレージノード１４と導体部１５とのコンタクトの界面抵抗を低下できる。逆に、半導体記憶装置を微細化しても、裏層酸化シリコン膜４２を薄くすることにより、ストレージノード１４と導体部１５との接触面積を減少させることがない。
【００５３】
実施例４の半導体記憶装置の製造方法を以下に説明する。
【００５４】
まず、半導体基板１として、ｐ型のシリコン基板を用意する。シリコン基板１の上に、膜厚２ｎｍのパッド酸化膜２（SiO2)を熱酸化により基板１を酸化して形成する。パッド酸化膜２の上に、膜厚２２０ｎｍのパッド窒化膜（Si３N４)をＣＶＤで堆積させる。フォトリソグラフィ法とドライエッチング法を用いてシリコン基板１上にトレンチ４、５を形成する。
【００５５】
トレンチ４、５の側面に、膜厚３０ｎｍのアモルファスシリコン膜３７をＣＶＤ法で堆積させる。図１７に示すように、アモルファスシリコン膜３７を被覆するように、アモルファスシリコン膜３７の表面に窒化シリコン膜３８を堆積させる。
【００５６】
次に、レジストを塗布し、トレンチ４、５の下部にレジスト部３９を埋め込む。レジスト部３９を適当な深さ例えば約１μｍまでエッチバックする。図１８に示すように、露出しているシリコン窒化膜３８膜を、レジスト部３９をマスクにし、アモルファスシリコン膜３７をストッパーにし、ウェットエッチングにより除去する。レジスト部３９を除去する。
【００５７】
次に、露出したアモルファスシリコン膜３７を適当な厚さ例えば１５ｎｍ程度熱酸化し、表層酸化シリコン膜４０を形成する。表層酸化シリコン膜４０の膜厚は１５ｎｍ程度である。再度、レジストを塗布して、トレンチ４、５の下部にレジスト部４１を埋め込む。レジスト部４１を適当な深さ例えば約１５０ｎｍまでエッチバックする。図１９に示すように、露出している表層酸化シリコン膜４０を、レジスト部４１をマスクにし、アモルファスシリコン膜３７をストッパーにし、ウェットエッチングにより除去する。トレンチ４、５の内部にアモルファスシリコン膜３７が露出する。レジスト部４１を除去する。
【００５８】
図２０に示すように、アモルファスシリコン部３７の露出部と表面に表層酸化シリコン膜４０を完全に熱酸化し、裏層酸化シリコン膜４２を形成する。裏層酸化シリコン膜４２の膜厚は、１５ｎｍ程度である。このことにより、カラー酸化膜４０、４２の上部の膜厚がこれよりも下部の膜厚の約半分となる。
【００５９】
次に、窒化シリコン膜３８を、カラー酸化膜４０、４２とアモルファスシリコン膜３７に対して選択的にウェットエッチングにより完全に除去する。図２１に示すように、ケミカルドライエッチング（ＣＤＥ）法等を用いて、カラー酸化膜４０、４２をマスクに、アモルファスシリコン膜３７とシリコン基板１を等方的にエッチングする。このことにより、トレンチ４、５の容積が増加し、キャパシタ誘電膜４３の表面積を大きくすることができる。そして、キャパシタ２８の容量を大きくすることができる。
【００６０】
トレンチ４、５の１．５μｍより深い領域にn型の不純物を拡散させ、活性化することで、埋め込みプレート６を形成する。次に、トレンチ４、５の露出表面に、膜厚２ｎｍから３ｎｍのキャパシタ誘電膜４３と誘電膜４５を堆積する。キャパシタ誘電膜４３と誘電膜４５は、同時に堆積されるので、一体であり、境界に界面を持たない。砒素がドーピングされたアモルファスシリコン膜を堆積し、トレンチ４、５の内部に、蓄積電極４４、アモルファスシリコン部１１とストレージノード１４を埋め込む。蓄積電極４４、アモルファスシリコン部１１とストレージノード１４は、同時に埋め込まれるので、一体であり、境界に界面を持たない。このことにより、蓄積電極４４とストレージノード１４の間の電気抵抗を低減することができる。図２２に示すように、ストレージノード１４と誘電膜４５を必要な深さまでエッチバックする。
【００６１】
以降は、実施例１と同様に、ＳＴＩとＴＴＯ２４とを形成し、選択トランジスタ１６乃至２１とゲート配線２２とサイドウォール２３を形成し、導体部１５を形成する。
【００６２】
実施例４では、カラー酸化膜４０、４２を形成することが、キャパシタ２８を形成することの前に実施される。
【００６３】
本発明は実施例１乃至４に限られない。実施例では、シリコン基板１の場合について説明したが、シリコン基板１は、半導体基板であれば良い。半導体基板としては、シリコンオンインシュレイター（ＳＯＩ）基板のシリコン層、またはシリコンゲルマニウム（ＳｉＧｅ）混晶、炭化シリコンゲルマニウム（ＳｉＧｅＣ）混晶などの半導体基板であってもよい。その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。
【図面の簡単な説明】
【００６４】
【図１】実施例１に係る半導体記憶装置の上面図である。
【図２】図１のＩＩ−ＩＩ方向の断面図である。
【図３】図２の断面図の一部の拡大図である。
【図４】実施例１に係る半導体記憶装置の製造途中の断面図（その１）である。
【図５】実施例１に係る半導体記憶装置の製造途中の断面図（その２）である。
【図６】実施例１に係る半導体記憶装置の製造途中の断面図（その３）である。
【図７】実施例１に係る半導体記憶装置の製造途中の断面図（その４）である。
【図８】実施例１に係る半導体記憶装置の製造途中の断面図（その５）である。
【図９】実施例２に係る半導体記憶装置の断面図である。
【図１０】実施例２に係る半導体記憶装置の製造途中の断面図（その１）である。
【図１１】実施例２に係る半導体記憶装置の製造途中の断面図（その２）である。
【図１２】実施例２に係る半導体記憶装置の製造途中の断面図（その３）である。
【図１３】実施例２に係る半導体記憶装置の製造途中の断面図（その４）である。
【図１４】実施例３に係る半導体記憶装置の製造途中の断面図（その１）である。
【図１５】実施例３に係る半導体記憶装置の製造途中の断面図（その２）である。
【図１６】実施例４に係る半導体記憶装置の断面図である。
【図１７】実施例４に係る半導体記憶装置の製造途中の断面図（その１）である。
【図１８】実施例４に係る半導体記憶装置の製造途中の断面図（その２）である。
【図１９】実施例４に係る半導体記憶装置の製造途中の断面図（その３）である。
【図２０】実施例４に係る半導体記憶装置の製造途中の断面図（その４）である。
【図２１】実施例４に係る半導体記憶装置の製造途中の断面図（その５）である。
【図２２】実施例４に係る半導体記憶装置の製造途中の断面図（その６）である。
【符号の説明】
【００６５】
１    半導体基板
２    パッド酸化膜
３    パッド窒化膜
４、５    トレンチ
６    埋め込みプレート電極
７    キャパシタ誘電膜
８    蓄積電極・アモルファスシリコン
９    熱酸化膜
１０    堆積酸化膜
１１    引き出し電極・アモルファスシリコン
１２    薄いカラー酸化膜
１３    酸化膜
１４    ストレージノード・アモルファスシリコン
１５    表面ストラップコンタクト
１６    拡散層・ソース領域
１７    拡散層・ドレイン領域
１８    ゲート絶縁膜
１９    ゲート電極
２０、２１    サイドウォール
２２    ゲート配線
２３    サイドウォール
２４    シャロウトレンチアイソレーション（ＳＴＩ）
２６、２７    キャップ絶縁膜
３１    レジスト
３３    酸化膜
３５    ボロンシリケートガラス（ＢＳＧ）膜
３７    半導体膜
３８    窒化膜
３９    レジスト
４０    表層酸化シリコン膜
４１    レジスト
４２    裏層酸化シリコン膜
４３    キャパシタ誘電膜
４４    蓄積電極・アモルファスシリコン
【図１】
2005197448.tif 000003
【図２】
2005197448.tif 000004
【図３】
2005197448.tif 000005
【図４】
2005197448.tif 000006
【図５】
2005197448.tif 000007
【図６】
2005197448.tif 000008
【図７】
2005197448.tif 000009
【図８】
2005197448.tif 000010
【図９】
2005197448.tif 000011
【図１０】
2005197448.tif 000012
【図１１】
2005197448.tif 000013
【図１２】
2005197448.tif 000014
【図１３】
2005197448.tif 000015
【図１４】
2005197448.tif 000016
【図１５】
2005197448.tif 000017
【図１６】
2005197448.tif 000018
【図１７】
2005197448.tif 000019
【図１８】
2005197448.tif 000020
【図１９】
2005197448.tif 000021
【図２０】
2005197448.tif 000022
【図２１】
2005197448.tif 000023
【図２２】
2005197448.tif 000024