(57)【要約】【課題】  小型化され、製品の特性が向上されたパッケージ回路基板及びこれを用いたパッケージを提供する。【解決手段】  このパッケージ回路基板及びこれを用いたパッケージは、印刷回路基板に代わって半導体基板を使用して微細電子素子チップを実装し、この半導体基板上には、能動素子又は受動素子が形成されている。これにより、小型化され、製品の特性が向上されたパッケージ回路基板及びこれを用いたパッケージを製造することができる。【選択図】  図１Ｄ
2005197745.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の一面に形成され、微細電子素子チップについての入出力信号を処理する半導体集積回路と、
前記半導体基板の他面に形成され、前記半導体集積回路と電気的連結手段により連結された信号入出力端子と、
を含むことを特徴とするパッケージ回路基板。
【請求項２】
前記半導体基板は、シリコン基板であり、前記半導体基板の一面に形成された半導体集積回路は、前記シリコン基板上に形成されたことを特徴とする請求項１に記載のパッケージ回路基板。
【請求項３】
前記半導体集積回路は、個別受動素子を含んだ回路、マルチプレクサ回路、電圧変換回路又はこれらの組合から構成されたことを特徴とする請求項２に記載のパッケージ回路基板。
【請求項４】
前記個別受動素子を含んだ回路は、キャパシタ、インダクタ、抵抗又はこれらの組合から構成されたパスフィルターであることを特徴とする請求項３に記載のパッケージ回路基板。
【請求項５】
前記半導体集積回路がマルチプレクサ回路を含む場合、前記微細電子素子チップは、選択的に活性化される２以上の構成要素を含むことを特徴とする請求項３に記載のパッケージ回路基板。
【請求項６】
前記半導体集積回路が電圧変換回路を含む場合、前記微細電子素子チップは、２以上の相異なる電源電圧を必要とすることを特徴とする請求項３に記載のパッケージ回路基板。
【請求項７】
微細電子素子チップと、
半導体基板と、前記半導体基板の一面に形成され、前記微細電子素子チップと第１の電気的連結手段により連結されて前記微細電子素子チップについての入出力信号を処理する半導体集積回路と、前記半導体基板の他面に形成され、前記半導体集積回路と第２の電気的連結手段により連結された信号入出力端子と、を備えるパッケージ回路基板と、
を含むことを特徴とするパッケージ。
【請求項８】
前記半導体基板は、シリコン基板であり、前記半導体基板の一面に形成された半導体集積回路は、前記シリコン基板上に形成されたことを特徴とする請求項７に記載のパッケージ。
【請求項９】
前記半導体集積回路は、個別受動素子を含んだ回路、マルチプレクサ回路、電圧変換回路又はこれらの組合から構成されたことを特徴とする請求項８に記載のパッケージ。
【請求項１０】
前記個別受動素子を含んだ回路は、キャパシタ、インダクタ、抵抗又はこれらの組合から構成されたパスフィルターであることを特徴とする請求項９に記載のパッケージ。
【請求項１１】
前記信号入出力端子は、ソルダボールであり、前記第２の電気的連結手段は、前記半導体基板を貫通して形成されたビアホール内の導電性物質であり、前記微細電子素子チップと前記第１の電気的連結手段が形成された前記半導体基板の表面は、絶縁性封止樹脂で封じられることを特徴とする請求項１０に記載のパッケージ。
【請求項１２】
前記第１の電気的連結手段は、ワイヤボンディング或いはフリップチップボンディングであることを特徴とする請求項１１に記載のパッケージ。
【請求項１３】
前記半導体集積回路がマルチプレクサ回路を含む場合、前記微細電子素子チップは、選択的に活性化される２以上の構成要素を含むことを特徴とする請求項９に記載のパッケージ。
【請求項１４】
前記信号入出力端子は、ソルダボールであり、前記第２の電気的連結手段は、前記半導体基板を貫通して形成されたビアホール内の導電性物質であり、前記微細電子素子チップと前記第１の電気的連結手段が形成された前記半導体基板の表面は、絶縁性封止樹脂で封じられることを特徴とする請求項１３に記載のパッケージ。
【請求項１５】
前記第１の電気的連結手段は、ワイヤボンディング或いはフリップチップボンディングであることを特徴とする請求項１４に記載のパッケージ。
【請求項１６】
前記半導体集積回路が電圧変換回路を含む場合、前記微細電子素子チップは、２以上の相異なる電源電圧を必要とすることを特徴とする請求項９に記載のパッケージ。
【請求項１７】
前記信号入出力端子は、ソルダボールであり、前記第２の電気的連結手段は、前記半導体基板を貫通して形成されたビアホール内の導電性物質であり、前記微細電子素子チップと前記第１の電気的連結手段が形成された前記半導体基板の表面は、絶縁性封止樹脂で封じられることを特徴とする請求項１６に記載のパッケージ。
【請求項１８】
前記第１の電気的連結手段は、ワイヤボンディング或いはフリップチップボンディングであることを特徴とする請求項１７に記載のパッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ回路基板及びこれを用いたパッケージに係り、特に微細電子素子チップを実装するため印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ；以下、ＰＣＢと称する。）に代わって半導体基板を使用するパッケージ回路基板及びこれを用いたパッケージに関する。
【背景技術】
【０００２】
チップの小型化及び高速化趨勢に応じてこれに使用されるパッケージ構造も次第に軽薄短小化の趨勢に発展している。
【０００３】
そして、チップの高速化により従来の低速動作で問題にならなかったパッケージの電気的特性がチップの動作速度を制限する主要要因になってきている。
【０００４】
一方、パッケージのいろいろの要素の中でもチップの内部と外側とを連結するパッケージピンの電気的な性質が高速動作の関鍵になるので、ピンの物理的な構造及び配置方式によりいろいろの多様なパッケージ構造が提案されてきた。
【０００５】
低速で動作するチップパッケージは、リードフレーム（ｌｅａｄ  ｆｒａｍｅ）とパッケージの一側面に一次元的に配置された複数のピンを備えており、リードフレームを用いてパッケージの辺に一定した間隔を置き、複数のピンを一次元的に配置する場合が大部分であった。
【０００６】
しかしながら、この方法は、パッケージのサイズが小型化されることによって受容することができる最大ピン数に制限が生じ、チップ内部のボンディングパッドとリードフレームとの間に発生するインダクタンス及び付加的なキャパシタ、抵抗などの干渉要因に高周波動作での電気的特性が劣るので高速動作には適することができない。
【０００７】
リードフレームを用いたパッケージの短所を克服し、パッケージサイズを小型化するためにチップスケールパッケージ（Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅ）が開発された。
【０００８】
チップスケールパッケージは、パッケージの一側面に複数のピン（ボール）を２次元格子状に配列することができ、各ボールの電気的な寄生成分もリードフレームを用いたパッケージに比べて縮めることができるという長所がある。従って、チップスケールパッケージは、小型、高速動作用パッケージに適する。
【０００９】
チップスケールパッケージの代表的な形態であるボールグリッドアレイ（ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙ；以下、ＢＧＡと称する）パッケージは、基板と基板の一面に実装された微細電子素子チップと、基板の他面に形成されて微細電子素子チップと電気的に連結されたＩ／Ｏピン（例えば、ソルダボール）と、を含む。ここで、微細電子素子チップは、基板により支持され、基板を通じて微細電子素子チップとＩ／Ｏピンが電気的に連結される。特許文献１では、従来のＢＧＡパッケージを詳細に開示している。
【００１０】
従来のチップスケールパッケージの場合、実装される微細電子素子チップのサイズ程度でパッケージのサイズも狭くなることによって、パッケージのサイズを決定する変数は、Ｉ／Ｏピン、すなわちソルダボール（Ｓｏｌｄｅｒ  ｂａｌｌ）の個数になった。微細電子素子チップに基本的に要求されるＩ／Ｏピン、すなわちソルダボールの個数があるため、パッケージの小型化に限界が発生する。ＳＯＣ（Ｓｙｓｔｅｍ  ｏｎ  ｃｈｉｐ）は、多機能の半導体設計資産（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ；以下、ＩＰと称する）を１つの微細電子素子チップに集積することを基本とする。しかしながら、機能の高集積化によりＩＰが増加され、ＩＰの増加によりシグナルなどが伝送されるピン（ボール）の数が増加される。これは、結局パッケージのサイズが広くなる結果を招来する。
【特許文献１】米国特許第６，０４１，４９５号明細書
【特許文献２】大韓民国特開第2002-0070437号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の技術的課題は、半導体基板を回路基板として使用して回路基板上に能動素子（Ａｃｔｉｖｅ  ｅｌｅｍｅｎｔ）又は受動素子（Ｐａｓｓｉｖｅ  ｅｌｅｍｅｎｔ）をパターン形成して信号入出力端子の個数を減少させて小型化することができ、パッケージ製品特性を向上させ得るパッケージ回路基板を提供するところにある。
【００１２】
本発明の他の技術的課題は、半導体基板を回路基板として使用して回路基板上に能動素子又は受動素子をパターン形成して信号入出力端子の個数を減少させて小型化することができ、パッケージ製品特性を向上させ得るパッケージ回路基板を用いたパッケージを提供するところにある。
【課題を解決するための手段】
【００１３】
前述した技術的課題を達成するための本発明の一実施形態によるパッケージ回路基板は、半導体基板と、半導体基板の一面に形成され、微細電子素子チップについての入出力信号を処理する半導体集積回路と、半導体基板の他面に形成され、半導体集積回路と電気的連結手段により連結された信号入出力端子と、を含む。
【００１４】
また、前述した他の技術的課題を達成するための本発明の一実施形態によるパッケージは、微細電子素子チップと、半導体基板と、半導体基板の一面に形成され、微細電子素子チップと第１の電気的連結手段により連結されて微細電子素子チップについての入出力信号を処理する半導体集積回路と、半導体基板の他面に形成され、半導体集積回路と第２の電気的連結手段により連結された信号入出力端子と、を備えるパッケージ回路基板と、を含む。
【００１５】
その他実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
【発明の効果】
【００１６】
前述したように、本発明に従うパッケージ回路基板及びこれを用いたパッケージによれば、小型化され、製品の特性が向上されたパッケージ回路基板及びこれを用いたパッケージを製造することができる。
【発明を実施するための最良の形態】
【００１７】
本発明の利点及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述している実施形態を参照すれば明確になる。しかしながら、本発明は、以下で開示される実施形態に限定されるものではなく、相異なる多様な形態で具現されるものであり、本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は、特許請求の範囲の記載に基づいて決められなければならない。なお、明細書全体にかけて同一参照符号は同一構成要素を示すものとする。
【００１８】
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。
【００１９】
本発明の実施形態による微細電子素子チップは、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリなどの高集積半導体メモリチップ、ＭＥＭＳ（Ｍｉｃｒｏ  Ｅｌｅｃｔｒｏ  Ｍｅｃｈａｎｉｃａｌ  Ｓｙｓｔｅｍｓ）チップ、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子チップ、又はＣＰＵ、ＤＳＰなどのプロセッサーなどを含む。従って、微細電子素子チップは、同一種類の電子素子チップとしてのみ構成されることもでき、１つの完全な機能を提供するために必要な相異なる種類の電子素子チップから構成されることもできる。
【００２０】
ここで、一つの完全な機能を提供するために必要な相異なる種類の電子素子チップから構成された単一チップデータ処理装置は、プロセッサー、メモリ及び周辺装置から構成される。プロセッサーとしては、ＣＩＳＣ（複合命令セットコンピューティング）ＣＰＵ、又はＲＩＳＣ（縮小命令セットコンピューティング）ＣＰＵなどが使用される。ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）又はＣＰＵとＤＳＰの組合がプロセッサーとして使用されることもできる。メモリは、揮発性メモリ（ＳＲＡＭ、ＤＲＡＭ）及び／又は非揮発性メモリ（マスクＲＯＭ、ＥＥＰＲＯＭ、Ｆｌａｓｈ）から構成されることができる。周辺装置は、ディテクタ（ｄｅｔｅｃｔｏｒ）、カウンター／タイマー、Ｉ／Ｏ、コントローラなどの一般装置又はＬＣＤコントローラ、グラフィックスコントローラ、ネットワークコントローラなどの特殊目的装置などに多様である。データ処理装置がデータ貯蔵、データの引き出し及び処理などを円滑に遂行するようにこれらプロセッサー、メモリ及び周辺装置は、住所バス、データバス及びコントロールバスなどにより有機的に連結されている。
【００２１】
また、本発明に従う微細電子素子チップが実装されるパッケージ回路基板を構成する半導体基板は、シリコンウェーハ、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェーハ、ガリウム砒素ウェーハ、シリコンゲルマニウムウェーハ、セラミックウェーハ、石英ウェーハなどがあるが、これは例示的なことに過ぎない。
【００２２】
こうした半導体基板は、微細加工が容易でその上に実装される微細電子素子チップの動作の効率性又は有用性向上に必要な多様な半導体集積回路を構成することが可能である。ここで、半導体集積回路は、微細電子素子チップにより多様な形態で具現されることができるが、例えば微細電子素子チップが選択的に活性化される２以上の構成要素を含む場合、マルチプレクサ回路を半導体集積回路として使用することができ、微細電子素子チップが２以上の相異なる電源電圧を必要とする場合、電圧変換回路を半導体集積回路として使用することができる。
【００２３】
以下、図１Ａ〜図１Ｅを参照して本発明の第１の実施形態を詳細に説明する。
【００２４】
図１Ａは、本発明の第１の実施形態によるパッケージの平面図である。図１Ｂは、図１ＡのＡ部分を拡大した部分拡大平面図である。図１Ｃは、図１Ａの背面図である。図１Ｄは、図１ＡのＢＢ’についての断面図である。そして、図１Ｅは、図１ＤのＣ部分を拡大した部分拡大断面図である。
【００２５】
図１Ａ〜図１Ｅに示されたように、本発明の第１の実施形態によるパッケージ１００は、パッケージ回路基板１０５とその上に実装された微細電子素子チップ１３０とから構成される。このパッケージ回路基板１０５は、半導体基板１１０と、半導体基板１１０の一面にパターンされて形成された半導体集積回路１２０と、ビアホール１５０と連結された信号入出力端子１６０と、から構成される。
【００２６】
ここで、半導体基板１１０は、代表的な例としてシリコン（Ｓｉ）基板を使用することができる。
【００２７】
そして、微細電子素子チップ１３０は、半導体基板１１０の一面に実装されて外部からの信号を処理する役割をする。
【００２８】
本実施形態によるパッケージ１００で、微細電子素子チップ１３０は、半導体基板１１０とワイヤボンディング（Ｗｉｒｅ  Ｂｏｎｄｉｎｇ）１４０により電気的に連結される。図１Ｂに示されたように、半導体基板１１０上に形成された基板パッド１１５と微細電子素子チップ１３０上に形成されたチップパッド１３５がワイヤボンディング１４０により電気的に連結される。
【００２９】
そして、図１Ｃに示されたように、半導体基板１１０の背面には、多数の信号入出力端子１６０が格子状に配置される。ここで、信号入出力端子１６０としては、ソルダボールを使用することができる。
【００３０】
以下、図１Ｂ、図１Ｄ及び図１Ｅを参照して微細電子素子チップ１３０と信号入出力端子１６０との入出力信号が伝達される経路を調べる。
【００３１】
微細電子素子チップ１３０上に形成されたチップパッド１３５と、半導体基板１１０上に形成された基板パッド１１５がワイヤボンディング１４０により電気的に連結され、こうした基板パッド１１５は、第２の配線パターン１２０ｂを通じて半導体集積回路１２０と電気的に連結される。そして、半導体集積回路１２０と信号入出力端子１６０は、第１の配線パターン１２０ａとビアホール１５０内の導電性物質により電気的に連結される。
【００３２】
半導体基板１１０の所定の部分にエッチング技術又はレーザを用いてビアホール１５０を形成する。ビアホール１５０は、半導体基板１１０の上面に形成された半導体集積回路１２０と第１の配線パターン１２０ａにより電気的に連結され、半導体基板１１０の下面に形成された信号入出力端子１６０と電気的に連結される。ビアホール１５０の内部を充填する導電性物質としては、Ｃｕ、Ａｌ、Ａｇ、Ａｕ、Ｎｉなどを使用するのが望ましい。こうした導電性物質は、スパッタリング、化学気相蒸着（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）又は電気鍍金（ｅｌｅｃｔｒｏｐｌａｔｉｎｇ）などの方法に形成することができる。
【００３３】
微細電子素子チップ１３０についての入出力信号は、半導体集積回路１２０を通過して所定の電気的信号処理を遂行した後、信号入出力端子１６０を通じて外部に伝達される。
【００３４】
こうしたパッケージ１００がメモリデバイスを構成するとき、信号入出力端子１６０は、アドレス及び命令信号を伝達しデータを入出力する。
【００３５】
図１Ｄ及び図１Ｅに示されたように、微細電子素子チップ１３０とワイヤボンディング１４０とを絶縁性封止樹脂１７０に封じることが望ましい。ここで、絶縁性封止樹脂１７０は、電気的に接合された部分の信頼性の向上と接合部分の強度の補強を図る。絶縁性封止樹脂１７０としては、絶縁性のエポキシ樹脂、絶縁性のシリコン樹脂などが使用されることができる。
【００３６】
以下、図２Ａ〜図２Ｄを参照して本発明の第２の実施形態を詳細に説明する。
【００３７】
図２Ａは、本発明の第２の実施形態によるパッケージの平面図である。図２Ｂは、図２Ａの背面図である。図２Ｃは、図２ＡのＤＤ’についての断面図である。そして、図２Ｄは、図２ＣのＥ部分を拡大した部分拡大断面図である。
【００３８】
図２Ａ〜図２Ｄに示されたように、本発明の第２の実施形態によるパッケージ２００は、パッケージ回路基板２０５とその上に実装された微細電子素子チップ２３０とから構成される。このパッケージ回路基板２０５は、半導体基板２１０と、半導体基板２１０の一面にパターンされて形成された半導体集積回路２２０と、ビアホール２５０と連結された信号入出力端子２６０と、から構成される。
【００３９】
ここで、半導体基板２１０は、代表的な例としてシリコン基板を使用することができる。
【００４０】
そして、微細電子素子チップ２３０は、半導体基板２１０の一面に実装されて外部からの信号を処理する役割をする。
【００４１】
本実施形態によるパッケージ２００で、微細電子素子チップ２３０は、半導体基板２１０とフリップチップボンディング（Ｆｌｉｐ  Ｃｈｉｐ  Ｂｏｎｄｉｎｇ）２４０により電気的に連結される。図２Ｄに示されたように、半導体基板２１０上に形成された基板パッド２１５と微細電子素子チップ２３０は、フリップチップボンディング２４０により電気的に連結される。
【００４２】
そして、図２Ｄに示されたように、半導体基板２１０の背面には、多数の信号入出力端子２６０が格子に沿って配置される。ここで、信号入出力端子２６０としては、ソルダボールを使用することができる。
【００４３】
以下、図２Ｄを参照して微細電子素子チップ２３０と信号入出力端子２６０との入出力信号が伝達される経路を調べる。
【００４４】
微細電子素子チップ２３０と半導体基板２１０上に形成された基板パッド２１５がフリップチップボンディング２４０により電気的に連結され、こうした基板パッド２１５は、半導体集積回路２２０と電気的に連結される。そして、半導体集積回路２２０と信号入出力端子２６０は、配線パターン２２０ａとビアホール２５０内の導電性物質により電気的に連結される。本実施形態でのビアホール２５０は、第１の実施形態でのビアホール２５０と同一な方法に製造し、同一な物質に充填する。
【００４５】
微細電子素子チップ２３０についての入出力信号は、半導体集積回路２２０を通過して所定の電気的信号処理を遂行した後、信号入出力端子２６０を通じて外部に伝達される。
【００４６】
こうしたパッケージ２００がメモリデバイスを構成するとき、信号入出力端子２６０は、アドレス及び命令信号を伝達しデータを入出力する。
【００４７】
図２Ｃ及び図２Ｄに示されたように、微細電子素子チップ２３０とフリップチップボンディング２４０を絶縁性封止樹脂２７０に封じることが望ましい。
【００４８】
以下、第１の実施形態と第２の実施形態で説明した半導体集積回路を詳細に説明する。
【００４９】
図３は、本発明の半導体集積回路についての実施形態としてマルチプレクサ（Ｍｕｌｔｉｐｌｅｘｏｒ）を含むブロック図である。
【００５０】
図面符号３００は、微細電子素子チップ１３０，２３０を構成するモジュールを示し、図面符号３５０は、半導体基板１１０，２１０の一面に形成された半導体集積回路１２０，２２０を示し、図面符号３６０は、ソルダボール（又はピン）のような外部入出力端子１６０，２６０を示すことである。
【００５１】
基本入出力システムであるＢＩＯＳのセットアップ情報を貯蔵している記憶装置として使用されるＲＯＭ又はキャッシュメモリとして使用されるＳＲＡＭの場合、アドレスバス（Ａｄｄｒｅｓｓ  ｂｕｓ）３１０とデータバス（Ｄａｔａ  ｂｕｓ）３１５は、同時に動作しない。従って、ＲＯＭ又はＳＲＡＭのアドレスバス３１０とＲＯＭ又はＳＲＡＭのデータバス３１５に第１のマルチプレクサ３５２を連結して、Ｉ／Ｏピンを共有することができる。例えば、ＲＯＭ又はＳＲＡＭのアドレスバス３１０のため２６ピンが割り当てられ、ＲＯＭ又はＳＲＡＭのデータバス３１５のため１５ピンが割り当てられる場合、第１のマルチプレクサ３５２を連結すれば、必要な信号入出力端子３６０の総数が４１ピンから２６ピンへ次第に減る効果がある。
【００５２】
そして、メインメモリとして使用されるＳＤＲＡＭで第１のバンク（Ｂａｎｋ）３２０，３２５と第２のバンク３３０，３３５がある場合、ＳＤＲＡＭの第１のバンク３２０，３２５とＳＤＲＡＭの第２のバンク３３０，３３５は同時に動作しない。従って、各バンクのアドレスバス３２０，３３０又はデータバス３２５，３３５は共有することができる。すなわち、ＳＤＲＡＭの第１のバンクのアドレスバス３２０とＳＤＲＡＭの第２のバンクのアドレスバス３３０を第２のマルチプレクサ３５４に連結し、ＳＤＲＡＭの第１のバンクのデータバス３２５とＳＤＲＡＭの第２のバンクのデータバス３３５を第３のマルチプレクサ３５６に連結して、Ｉ／Ｏピンを共有することができる。例えば、ＳＤＲＡＭの第１のバンクのアドレスバス３２０とＳＤＲＡＭの第２のバンクのアドレスバス３３０のためそれぞれ１５ピンが割り当てられ、ＳＤＲＡＭの第１のバンクのデータバス３２５とＳＤＲＡＭの第２のバンクのデータバス３３５のためそれぞれ３２ピンが割り当てられる場合、第２のマルチプレクサ３５４と第３のマルチプレクサ３５６とを用いれば、必要な信号入出力端子３６０の総数が９４ピンから４７ピンへ次第に減る効果がある。
【００５３】
以上、マルチプレクサの実施態様としてＲＯＭ又はＳＲＡＭのアドレスバス３１０とデータバス３１５とのマルチプレクサ３５２と、ＳＤＲＡＭの第１のバンク３２０，３２５と第２のバンク３３０，３３５とのマルチプレクサ３５４，３５６を言及するが、これは例示的なことに過ぎない。
【００５４】
図４は、マルチプレクサの論理回路図である。
【００５５】
図４に示されたように、マルチプレクサ回路は、第１のクロック信号ｃｌｋＡと制御信号ｓｅｌの反転信号が入力される第１のＮＡＮＤゲートＮＡＮＤ１と、制御信号ｓｅｌと第２のクロック信号ｃｌｋＢが入力される第２のＮＡＮＤゲートＮＡＮＤ２と、第１のＮＡＮＤゲートＮＡＮＤ１の出力信号ｉｎ１と第２のＮＡＮＤゲートＮＡＮＤ２の出力信号ｉｎ２が入力される第３のＮＡＮＤゲートＮＡＮＤ３と、第３のＮＡＮＤゲートＮＡＮＤ３の出力信号ｏｕｔを受信して反転された信号ｃｌｋ＿ｏｕｔを出力するインバータＩＶ２から構成されている。
【００５６】
マルチプレクサ回路は、制御信号ｓｅｌに応じて第１のクロック信号ｃｌｋＡと第２のクロック信号ｃｌｋＢのうち一つを出力信号ｃｌｋ＿ｏｕｔとして出力する。
【００５７】
図５は、図４に示された第３のＮＡＮＤゲートＮＡＮＤ３を示した回路図である。
【００５８】
図５に示されたように、第３のＮＡＮＤゲートＮＡＮＤ３は、電源電圧Ｖｃｃと出力端子ｏｕｔとの間に並列に接続され、ゲートに第１のＮＡＮＤゲートＮＡＮＤ１の出力信号ｉｎ１と第２のＮＡＮＤゲートＮＡＮＤ２の出力信号ｉｎ２がそれぞれ入力されるＰＭＯＳトランジスタＰ１，Ｐ２と、出力端子ｏｕｔと接地電圧Ｖｓｓとの間に直列に接続され、ゲートに第１のＮＡＮＤゲートＮＡＮＤ１の出力信号ｉｎ１と第２のＮＡＮＤゲートＮＡＮＤ２の出力信号ｉｎ２がそれぞれ入力されるＮＭＯＳトランジスタＮ１，Ｎ２から構成されている。
【００５９】
第３のＮＡＮＤゲートＮＡＮＤ３は、出力信号ｉｎ１と出力信号ｉｎ２が全てロー（Ｌｏｗ）を有するか、或いはいずれか一つがローを有すれば、出力端子ｏｕｔとしてハイ（Ｈｉｇｈ）を出力する。そして、出力信号ｉｎ１と出力信号ｉｎ２が全てハイを有するとき、ＮＭＯＳトランジスタＮ１，Ｎ２が全て動作して出力端子ｏｕｔとしてローを出力する。
【００６０】
図６は、本発明の半導体集積回路についての他の実施形態として電源変換回路を示した回路図である。
【００６１】
図６に示されたように、電源変換回路は、抵抗Ｒ１，Ｒ２，Ｒ３とＯＰアンプＯｐ−Ａｍｐ１，Ｏｐ−Ａｍｐ２とロードキャパシタ（Ｌｏａｄ  Ｃａｐａｃｉｔｏｒ）Ｃ１，Ｃ２とから構成される。
【００６２】
システムボード（Ｓｙｓｔｅｍ  ｂｏａｒｄ）から信号入出力端子１６０，２６０を通じてパッケージ１００，２００に電圧Ｖ１が供給される。抵抗Ｒ１，Ｒ２，Ｒ３の大きさに比例してロードキャパシタＣ１，Ｃ２に出力される電圧Ｖ２，Ｖ３が変わる。
【００６３】
すなわち、電圧Ｖ２と電圧Ｖ３は、式(１)と式(２)とを満足する。
【００６４】
【数１】
2005197745.tif 000003
【００６５】
【数２】
2005197745.tif 000004
【００６６】
例えば、２７２ピンを有したＦＢＧＡ（Ｆｉｎｅ  ｐｉｔｃｈ  ＢＧＡ）の場合、３．３Ｖの電源電圧Ｖ１に２６ピン、２．５Ｖの電源電圧Ｖ２に２６ピン、１．２Ｖの電源電圧Ｖ３に３ピンが必要である。だが、本発明の一実施形態である電源変換回路を有した半導体基板を適用すれば、２．５Ｖの電源電圧Ｖ２と１．２Ｖの電源電圧Ｖ３のためのピン、すなわち信号入出力端子１６０，２６０は、もう以上必要がなくなる。そして、３．３Ｖの電源電圧Ｖ１の場合パッケージに円滑であり、安定された電源電圧を供給するため多い数のピン、すなわち２６ピンを使用した。だが、本発明の一実施形態による半導体基板上に電源変換回路と共にキャパシタのような受動素子を形成した後、これらを通じてシステムボードから微細電子素子チップに電源電圧を供給する場合半導体基板上に形成されたキャパシタが電源電圧を安定化する役割をするため従来技術によるパッケージより少ない数のピンを使用しても円滑で安定された電源電圧を供給することができる。従って、３．３Ｖの電源電圧Ｖ１のためのピンも１０ピン以下で縮小されることができる効果がある。
【００６７】
従って、電源変換回路を内蔵したパッケージ回路基板を使用したパッケージの場合、総電源電圧Ｖ１，Ｖ２，Ｖ３に必要な信号入出力端子１６０，２６０が５５ピンから１０ピン以下へ次第に減って約８０％のピン減少効果を得ることができる。こうしたピン個数の減少は、パッケージの小型化に直接的な要因になる。また、電源変換回路を内蔵した半導体基板を使用したパッケージを使用する場合、システムボードを設計するとき、一つの電源電圧のみパッケージに伝達されてより易しくシステムボードを設計することができる。
【００６８】
ＳＯＣで多様なＩＰに提供される多様な電源についてシステムボードでパッケージ１００，２００に一つの電源を供給した後、パッケージ１００，２００内の半導体基板１１０，２１０に電源変換回路を通じて多様な大きさの電源に変換されて各ＩＰに提供されることができる。これにより、各ＩＰの電源についての信号入出力端子１６０，２６０から一つの信号入出力端子１６０，２６０へ次第に減る効果がある。
【００６９】
本発明の一実施形態では、電源電圧の減圧回路のみを例に挙げて説明したが、これに限定されず電源電圧の昇圧回路を適用することもできる。
【００７０】
本発明の半導体集積回路についてのさらに他の実施形態として個別受動素子を含む回路を例に挙げることができる。こうした個別受動素子を含む回路は、キャパシタ、インダクタ、抵抗又はこれらの組合から構成されたパスフィルター（ｐａｓｓ  ｆｉｌｔｅｒ）から構成されることができる。
【００７１】
個別受動素子を含む回路のうちキャパシタの場合、微細電子素子チップ１３０，２３０の高速（１００ＭＨｚ以上）動作ときに供給電源（Ｐｏｗｅｒ  ｓｕｐｐｌｙ）に変動（Ｆｌｕｃｔｕａｔｉｏｎ）が発生するが、微細電子素子チップ１３０，２３０にキャパシタを連結すれば、安定された高速動作を具現することができる。こうしたキャパシタは、供給電源の誘導性経路（Ｉｎｄｕｃｔｉｖｅ  ｐａｔｈ）を最小化し、また部分電池の役割をする。
【００７２】
図７は、本発明の半導体集積回路についての実施形態として個別受動素子を含む回路のうちローパスフィルター（Ｌｏｗ  ｐａｓｓ  ｆｉｌｔｅｒ）を示した回路図である。
【００７３】
図７に示されたように、ローパスフィルター４００は、抵抗４１０、インダクタ４２０、キャパシタ４３０などの個別的な受動素子が使用されることができる。
【００７４】
このように、受動素子などを半導体基板上にパターンを形成することによって、システムボード上に受動素子を形成する従来のシステムに比べてシステムの小型化を追求することができる。ひいて、個別的な受動素子を連結してローパスフィルター、ハイパスフィルターなどの回路を構成することによって、微細電子素子チップの動作特性を向上させ得る。
【００７５】
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
【産業上の利用可能性】
【００７６】
本発明は、微細電子素子チップをパッケージに実装する半導体製造分野に多様に適用されうる。
【図面の簡単な説明】
【００７７】
【図１Ａ】本発明の第１の実施形態によるパッケージの平面図である。
【図１Ｂ】図１ＡのＡ部分を拡大した部分拡大平面図である。
【図１Ｃ】図１Ａの背面図である。
【図１Ｄ】図１ＡのＢＢ’についての断面図である。
【図１Ｅ】図１ＤのＣ部分を拡大した部分拡大断面図である。
【図２Ａ】本発明の第２の実施形態によるパッケージの平面図である。
【図２Ｂ】図２Ａの背面図である。
【図２Ｃ】図２ＡのＤＤ’についての断面図である。
【図２Ｄ】図２ＣのＥ部分を拡大した部分拡大断面図である。
【図３】本発明の半導体集積回路についての実施形態としてマルチプレクサを含むブロック図である。
【図４】マルチプレクサの論理回路図である。
【図５】図４に示された第３のＮＡＮＤゲートＮＡＮＤ３を示した回路図である。
【図６】本発明の半導体集積回路についての他の実施形態として電源変換回路を示した回路図である。
【図７】本発明の半導体集積回路についての実施形態として個別受動素子を含む回路のうちローパスフィルターを示した回路図である。
【符号の説明】
【００７８】
１００    パッケージ
１０５    回路基板
１１０    半導体基板
１１５    基板パッド
１２０    半導体集積回路
１３０    微細電子素子チップ
１３５    チップパッド
１４０    ワイヤボンディング
１５０    ビアホール
１６０    信号入出力端子
１７０    絶縁性封止樹脂
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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