(57)【要約】【課題】  帰還容量、出力容量及びオン抵抗を低減させる。【解決手段】  半導体基板主面にソース領域及びドレイン領域を形成し、半導体基板主面上にゲート電極を形成したＦＥＴを有し、ソース領域に隣接して、半導体基板内で導通する接続層を形成し、ソース領域、ドレイン領域、ゲート電極、接続層は、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成し、半導体基板主面を覆う層間絶縁膜上に、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成し、ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐する分岐部とゲート電極とをプラグによって接続し、ドレイン配線は、ドレイン領域上に配置し、ドレイン配線とドレイン領域とは、活性領域の略全域に連続するプラグによって接続し、ソース配線は、ゲート配線の分岐部間に分割して配置し、プラグによってソース領域及び接続層に接続する。【選択図】        図６
2005197398.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板主面の活性領域に、ソース領域及びドレイン領域を形成し、半導体基板主面上にゲート電極を形成したＦＥＴを有し、前記ソース領域に隣接して、半導体基板内で導通する接続層を形成する半導体装置において、
前記ソース領域、ドレイン領域、ゲート電極、接続層は、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成し、前記半導体基板主面を覆う層間絶縁膜上には、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成し、
前記ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐するゲート配線の分岐部と前記ゲート電極とをプラグによって接続し、前記ドレイン配線は、前記ドレイン領域上に配置し、ドレイン配線とドレイン領域とは、活性領域の略全域に連続するプラグによって接続し、前記ソース配線は、前記ゲート配線とゲート電極との間に、ゲート配線の分岐部間に分割して配置し、ソース配線は、プラグによってソース領域及び接続層に接続することを特徴とする半導体装置。
【請求項２】
前記ドレイン配線、ソース配線、ゲート配線はアルミニュウムを主成分とした同一の金属膜からパターニング形成し、前記プラグにはタングステンを用いることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極とドレイン配線との間の層間絶縁膜中には、ソース配線と接続するシールド電極を形成することを特徴とする請求項１又は請求項２に記載の半導体装置。
【請求項４】
縦方向に延在する複数の前記ゲート配線を横方向に延在する連結部によって並列接続し、縦方向に延在する複数の前記ドレイン配線を横方向に延在する連結部によって並列接続し、夫々の連結部にはボンディングパッドを形成し、ソース領域は、半導体基板裏面に形成された裏面電極に電気的に接続してあることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
半導体基板主面の活性領域に、ソース領域及びドレイン領域を形成し、半導体基板主面上にゲート電極を形成したＦＥＴを有し、前記ソース領域に隣接して、半導体基板内で導通する接続層を形成する半導体装置の製造方法において、
前記ソース領域、ドレイン領域、ゲート電極、接続層を、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成する工程と、
前記半導体基板主面を覆う層間絶縁膜を形成し、ゲート電極と接続するプラグ、ドレイン領域と、活性領域の略全域に連続するプラグ、ソース領域及び接続層に接続するプラグを夫々形成する工程と、
層間絶縁膜上に、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成する工程とを有し、
前記ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐する分岐部が前記ゲート電極と接続するプラグに接続し、前記ドレイン配線は、前記ドレイン領域上に配置し、ドレイン領域と接続するプラグに接続し、前記ソース配線は、前記ゲート配線とゲート電極との間に、ゲート配線の分岐部間に分割して配置し、ソース配線は、ソース領域及び接続層に接続するプラグに接続することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、高周波信号を電力増幅する高周波電力増幅器の増幅素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
高周波電力増幅器の増幅素子の半導体装置に形成されたＦＥＴは、高周波・高出力の信号を処理するために、ＦＥＴのゲート幅の拡大を目的としてマルチフィンガ等の構成が採用されている。マルチフィンガでは、複数並設されたゲートが一体化されてゲートパッドに接続され、同様に複数並設されたドレインがドレイン配線によって一体化されてドレインパッドに接続されている。複数並設されたソースはソース配線によって一体化されて裏面電極に接続されている。
【０００３】
携帯電話基地局用送信アンプの高周波電力増幅に用いられる高周波パワーＦＥＴでは、多結晶シリコンにタングステンシリサイドを積層したゲート電極の低抵抗化を図るために、ゲートフィンガと並行に配置し、アルミニュウムを主としたゲート配線と前記ゲート電極とを所定間隔で接続して、ゲート抵抗を低減させている。ゲート抵抗の低減により、入力容量×ゲート抵抗の時定数を小さくし１ＧＨｚを超える周波数での動作を可能にし、高周波特性における電力利得、ドレイン効率の改善を行なっている。
【０００４】
図１に示すのは、本発明者等が製作した高周波パワーＭＩＳＦＥＴを示す平面図であり、図２に示すのは、図１中のａ‐ａ線に沿った部分拡大縦断面図であり、図３に示すのは、上層及び下層の配線を除いて半導体基板の状態を示す平面図であり、図４に示すのは、上層の配線を除いて下層配線と半導体基板の状態を示す平面図である。なお、本実施の形態では、図１中の上下方向を縦方向とし、図１中の左右方向を横方向として説明する。
【０００５】
本実施の形態のＭＩＳＦＥＴは、例えば単結晶シリコンからなるｐ＋型半導体基体１にｐ−型のエピタキシャル層２を形成した半導体基板主面に分離領域３を形成し、この分離領域３によって活性領域を横方向に延在する複数の領域に分割し、夫々の活性領域にチャネル形成のためのｐ型ウェル４を縦方向に延在させて形成し、このｐ型ウェル４の半導体基板主面上に、ゲート絶縁膜５を介して、多結晶シリコンにタングステンシリサイドを積層した積層膜からなるゲート電極６を設けている。
【０００６】
このゲート電極６の一方の側に位置するｐ型ウェル４にｎ型ソース領域７層を形成し、他方の側に位置するｐ−型エピタキシャル層２にｎ−型層低濃度ドレイン領域８ａを形成し、この低濃度ドレイン領域８ａ内に高濃度ドレイン領域８ｂを形成してある。
【０００７】
ソース領域７に隣接して、半導体基板内でエピタキシャル層２を貫通し、ｐ＋型半導体基体１と導通する高不純物濃度のｐ＋型接続層９及びこの接続層９のｐ＋型コンタクト領域１０を形成する。
【０００８】
半導体基板主面は、酸化シリコンの層間絶縁膜１１によって覆い、ゲート電極６と高濃度ドレイン領域８ａとの間の層間絶縁膜１１中には、多結晶シリコンを用いたシールド電極１２を形成する。このシールド電極１２が、ゲート電極６とドレイン配線（後述する）との間の層間絶縁膜１１中に形成されることによって、ゲート電極‐ドレイン配線間の電界が緩和され、ドレイン耐圧が向上する。このため、低濃度ドレイン領域の不純物濃度を高めて低抵抗化し、オン抵抗Ｒｏｎを低減させることができる。
【０００９】
ｐ型ウェル４、ソース領域７、低濃度ドレイン領域８ａ、高濃度ドレイン領域８ｂ、ｐ型接続層９及びコンタクト領域１０は、夫々の活性領域内で、縦方向に連続して延在するストライプ状に形成してある。ゲート電極６及びシールド電極１２は、何れも、複数の活性領域にまたがって、縦方向に連続して延在するストライプ状に形成してある。この状態が図３に示されている。
【００１０】
層間絶縁膜１１上には、図４に示すように、縦方向に複数の活性領域上を連続して延在するストライプ状にソース配線１３及び下層のドレイン配線１４を形成する。ソース配線１３は、コンタクト領域１０上に配置し、層間絶縁膜１１に設けられた開口によって、ソース配線１３を夫々の活性領域ごとにソース領域７及びコンタクト領域１０と接触導通させて接続している（図４中では接続部分を破線にて図示）。ソース領域７は、ソース配線１３、コンタクト領域１０、接続層９及び半導体基体１を順に介して、半導体基板裏面の半導体基体１に形成された裏面電極１５に、電気的に接続してある。
【００１１】
下層のドレイン配線１４は、高濃度ドレイン領域８ｂ上に配置され、層間絶縁膜１１に設けられた開口によって、下層のドレイン配線１４を夫々の活性領域ごとに高濃度ドレイン領域８ｂと接触導通させて接続している（図４中では接続部分を破線にて図示）。ソース配線１３及び下層のドレイン配線１４はアルミニュウムを主成分とした同一の金属膜からパターニング形成され、上層の層間絶縁膜１６によって覆われている。
【００１２】
層間絶縁膜１６上には、縦方向に複数の活性領域上を連続して延在するストライプ状にゲート配線１７及び上層のドレイン配線１８を形成する。
【００１３】
ゲート配線１７は、コンタクト領域１０上に配置し、分離領域上の複数箇所で横方向に分岐して層間絶縁膜１６上をゲート電極６近くまで延在し、層間絶縁膜１１，１６に設けた開口によって、ゲート配線１７の分岐部１７ａとゲート電極６とを分離領域３上で接触導通させて接続している（図１中では接続部分を破線にて図示）。縦方向に連続して延在する複数のゲート配線１７を活性領域外で横方向に延在する連結部１７ｂによって並列接続し、連結部１７ｂには接続のためのゲートボンディングパッド１７ｃを形成する。
【００１４】
上層のドレイン配線１８は、下層のドレイン配線１４上に配置され、層間絶縁膜１６に設けられた開口によって、上層のドレイン配線１８を下層のドレイン配線１４と接触導通させて接続している（図１中では接続部分を破線にて図示）。縦方向に連続して延在する複数の上層のドレイン配線１８を活性領域外で横方向に延在する連結部１８ｂによって並列接続し、連結部１８ｂには接続のためのドレインボンディングパッド１８ｃを形成する。ゲート配線１７、分岐部１７ａ、連結部１７ｂ、ゲートボンディングパッド１７ｃ及び上層のドレイン配線１８、連結部１８ｂ、ドレインボンディングパッド１８ｃはアルミニュウムを主成分とした同一の金属膜からパターニング形成されている。
【００１５】
なお、マルチフィンガのＭＩＳＦＥＴについては、下記特許文献１あるいは非特許文献１に記載されている。
【００１６】
【特許文献１】特開平１０−３３５６４２号公報
【００１７】
【非特許文献１】「High-Frequency High-Power Si-MOSFET Device Technology」（２章 図２，３）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
前述した半導体装置では、ゲート電極６の低抵抗化のために上層の配線によって形成されたゲート配線１７と２層に形成されたドレイン配線１４，１８との間の容量である帰還容量Ｃｒｓｓが大きく、また、ソース配線１３と２層に形成されたドレイン配線１４，１８との間の容量である出力容量Ｃｏｓｓも大きくなる。このため、帰還容量Ｃｒｓｓ及び出力容量Ｃｏｓｓが高周波特性を悪化させる原因になっている。
【００１９】
また、平面パターンについては、活性領域を分離領域３によって分割し、ゲート電極６とゲート配線１７との接続部分を分離領域３上に配置しているために、この分離領域３によって実効ゲート幅Ｗｇが小さくなり、このためオン抵抗Ｒｏｎが増大している。
【００２０】
本発明の課題は、これらの問題点を解決し、帰還容量Ｃｒｓｓ、出力容量Ｃｏｓｓ及びオン抵抗Ｒｏｎを低減させることが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００２１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
半導体基板主面の活性領域に、ソース領域及びドレイン領域を形成し、半導体基板主面上にゲート電極を形成したＦＥＴを有し、前記ソース領域に隣接して、半導体基板内で導通する接続層を形成する半導体装置において、前記ソース領域、ドレイン領域、ゲート電極、接続層は、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成し、前記半導体基板主面を覆う層間絶縁膜上に、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成し、前記ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐する分岐部と前記ゲート電極とをプラグによって接続し、前記ドレイン配線は、前記ドレイン領域上に配置し、ドレイン配線とドレイン領域とは、活性領域の略全域に連続するプラグによって接続し、前記ソース配線は、前記ゲート配線とゲート電極との間に、ゲート配線の分岐部間に分割して配置し、ソース配線は、プラグによってソース領域及び接続層に接続する。
【００２２】
また、その製造方法では、前記ソース領域、ドレイン領域、ゲート電極、接続層を、単一の連続した活性領域内に、縦方向に連続して延在するストライプ状に形成する工程と、前記半導体基板主面を覆う層間絶縁膜を形成し、ゲート電極と接続するプラグ、ドレイン領域と、活性領域の略全域に連続するプラグ、ソース領域及び接続層に接続するプラグを夫々形成する工程と、層間絶縁膜上に、縦方向に活性領域上を連続して延在するゲート配線、ドレイン配線を形成する工程とを有し、前記ゲート配線は、前記接続層上に配置し、複数箇所で横方向に分岐する分岐部が前記ゲート電極と接続するプラグに接続し、前記ドレイン配線は、前記ドレイン領域上に配置し、ドレイン領域と接続するプラグに接続し、前記ソース配線は、前記ゲート配線とゲート電極との間に、ゲート配線の分岐部間に分割して配置し、ソース配線は、ソース領域及び接続層に接続するプラグに接続する。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、帰還容量Ｃｒｓｓ及び出力容量Ｃｏｓｓを低減させることができるという効果がある。
（２）本発明によれば、上記効果（１）により、帰還容量Ｃｒｓｓが低減するのでミラー容量が減少し電力利得を向上させることができるという効果がある。
（３）本発明によれば、上記効果（１）により、出力容量Ｃｏｓｓが低減するので出力インピーダンスが増加し、整合が容易となるためドレイン効率を向上させることができるという効果がある。
（４）本発明によれば、ゲート電極とゲート配線とを活性領域上で接続し、活性領域吾分割する分離領域をなくしたので、実効ゲート幅Ｗｇが大きくなるという効果がある。
（５）本発明によれば、上記効果（４）により、オン抵抗Ｒｏｎを低減させ、ドレイン電流を増加させることができるという効果がある。
（６）本発明によれば、ドレイン配線とドレイン領域との接続に活性領域の全域に連続するプラグを用いているので、エレクトロマイグレーション寿命を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を説明する。なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図５に示すのは、本発明の一実施の形態である高周波パワーＭＩＳＦＥＴを示す平面図であり、図６に示すのは、図５中のａ‐ａ線に沿った部分拡大縦断面図であり、図７に示すのは、配線を除いて半導体基板の状態を示す平面図である。なお、本実施の形態では、図５中の上下方向を縦方向とし、図５中の左右方向を横方向として説明する。
【００２５】
本実施の形態のＭＩＳＦＥＴは、例えば単結晶シリコンからなるｐ＋型半導体基体１にｐ−型のエピタキシャル層２を形成した半導体基板主面に分離領域３を形成し、この分離領域３によって囲まれた単一の連続した活性領域に、チャネル形成のためのｐ型ウェル４を縦方向に延在させて形成し、このｐ型ウェル４の半導体基板主面上に、ゲート絶縁膜５を介して、多結晶シリコンにタングステンシリサイドを積層した積層膜からなるゲート電極６を設けている。
【００２６】
このゲート電極６の一方の側に位置するｐ型ウェル４にｎ型ソース領域７層を形成し、他方の側に位置するｐ−型エピタキシャル層２にｎ−型層低濃度ドレイン領域８ａを形成し、この低濃度ドレイン領域８ａ内に高濃度ドレイン領域８ｂを形成してある。
【００２７】
ソース領域７に隣接して、半導体基板内でエピタキシャル層２を貫通し、ｐ＋型半導体基体１と導通する高不純物濃度のｐ＋型接続層９及びｐ＋型コンタクト領域１０を形成する。
【００２８】
半導体基板主面は、酸化シリコンの層間絶縁膜１１によって覆い、ゲート電極６と高濃度ドレイン領域８ｂとの間の層間絶縁膜１１中には、多結晶シリコンを用いたシールド電極１２を形成する。このシールド電極によって、ゲート電極‐ドレイン配線（後述する）間の電界が緩和され、ドレイン耐圧が向上する。このため、低濃度ドレイン領域の不純物濃度を高めて低抵抗化し、オン抵抗Ｒｏｎを低減させることができる。
【００２９】
ｐ型ウェル４、ソース領域７、低濃度ドレイン領域８ａ、高濃度ドレイン領域８ｂ、ゲート電極６、ｐ型接続層９、コンタクト領域１０及びシールド電極１２は、何れも、活性領域内に、縦方向に連続して延在するストライプ状に形成してある。この状態を図７に示すが、図７には後述するプラグも図示している。
【００３０】
層間絶縁膜１１上には、縦方向に活性領域上を延在するストライプ状にゲート配線１７及びドレイン配線１８を形成し、ゲート配線１７とドレイン配線１８との間にソース配線１３を配置してある。
【００３１】
ゲート配線１７は、コンタクト領域１０上に配置し、複数箇所で横方向に分岐して層間絶縁膜１１上をゲート電極６近くまで延在し、層間絶縁膜１１を貫通するプラグ１９によって、この分岐部１７ａとゲート電極６とを接続している。縦方向に連続して延在する複数のゲート配線１７を活性領域外で横方向に延在する連結部１７ｂによって並列接続し、連結部１７ｂには接続のためのゲートボンディングパッド１７ｃを形成する。
【００３２】
ドレイン配線１８は、高濃度ドレイン領域８ｂ上に配置され、活性領域の略全域に連続するプラグ２０によって高濃度ドレイン領域８ｂと接続し、縦方向に連続して延在する複数のドレイン配線１８を活性領域外で横方向に延在する連結部１８ｂによって並列接続し、連結部１８ｂには接続のためのドレインボンディングパッド１８ｃを形成する。
【００３３】
ソース配線１３は、ゲート配線１７とゲート電極６との間に、ゲート配線１７の分岐部１７ａ間に分割して配置し、ソース配線１３の分岐部１３ａが層間絶縁膜１１上をシールド電極１２近くまで延在し、層間絶縁膜１１を貫通するプラグによって、この分岐部１３ａとシールド電極１２とを接続する。
【００３４】
ソース配線１３は、層間絶縁膜１１を貫通するプラグ２１によってソース領域７に接続し、プラグ２２によってコンタクト領域１０に接続する。ソース領域７は、プラグ２１、ソース配線１３、プラグ２２、コンタクト領域１０、接続層９及び半導体基体１を順に介して、半導体基板裏面の半導体基体１に形成された裏面電極１５に、電気的に接続してある。
【００３５】
ゲート配線１７、分岐部１７ａ、連結部１７ｂ、ゲートボンディングパッド１７ｃ、ソース配線１３、分岐部１３ａ及びドレイン配線１８、連結部１８ｂ、ドレインボンディングパッド１８ｃはアルミニュウムを主成分とした同一の金属膜からパターニング形成されており、ゲート配線１７、ソース配線１３及びドレイン配線１８とゲート電極６、ソース領域７及び高濃度ドレイン領域８ｂとを、夫々接続するプラグ１９，２０，２１，２２にはタングステンを用いてある。
【００３６】
ゲート配線１７、分岐部１７ａ、連結部１７ｂ、ゲートボンディングパッド１７ｃ、ソース配線１３、分岐部１３ａ及びドレイン配線１８、連結部１８ｂ、ドレインボンディングパッド１８ｃは、保護絶縁膜１６によって被覆する。
【００３７】
本実施の形態の半導体装置では、縦方向に延在するストライプ状にゲート配線１７及びドレイン配線１８を形成し、ゲート配線１７とドレイン配線１８との間にソース配線１３を配置してあるので、帰還容量Ｃｒｓｓ及び出力容量Ｃｏｓｓを低減させることができる。また、本実施の形態の半導体装置では、ドレイン配線１８が一層になり対向部分の面積が半減するので、帰還容量Ｃｒｓｓ及び出力容量Ｃｏｓｓを低減させることができる。
【００３８】
更に、ゲート電極６とゲート配線１７とを活性領域上で接続し、活性領域を分割する分離領域３をなくしたので、実効ゲート幅Ｗｇが大きくなる。
【００３９】
加えて、ドレイン領域８ａ，８ｂは、ドレイン配線１８とプラグ２０との二重構造で、ドレインボンディングパッド１８ｃと接続されており、プラグ２０にエレクトロマイグレーションに対する耐性が高いタングステンを用いていることによって、アルミニュウムのドレイン配線１８がエレクトロマイグレーションにより断線した場合でも、プラグ２０の部分はエレクトロマイグレーションに対する耐性が高いので断線せずに導通を維持する。従って、ドレイン配線１８の切断部分でわずかな抵抗値の変化は生じるが、ＦＥＴの機能を失うことはないので、信頼性が向上する。
【００４０】
続いて、この半導体装置の製造方法について、図８乃至図１０を用いて工程毎に説明する。
先ず、ｐ＋型の半導体基体１上にエピタキシャル成長によってｐ−型のエピタキシャル層２を形成し、このエピタキシャル層２の主面に、ホトリソグラフィによって形成したレジストマスク（図示せず）を用いたイオン注入と熱拡散によって、エピタキシャル層２を貫通し半導体基体１に達する接続層９及びコンタクト領域１０となる高濃度拡散層を形成する。
【００４１】
次に、ホトリソグラフィによって形成したレジストマスク（図示せず）を用いたボロン等のイオン注入によりＦＥＴのチャネルとなるｐ型ウェル４を形成する。ウェル４の表面を酸化処理して酸化珪素からなるゲート絶縁膜５を形成した後に、多結晶シリコン／タングステンシリサイドの積層膜を全面に堆積させ、この積層膜を所定のパターンにドライエッチングしてゲート電極６を形成する。
【００４２】
次に、このゲート電極６及びホトリソグラフィによって形成したレジストマスク（図示せず）を用いた、例えばヒ素のイオン注入により、ＭＩＳＦＥＴの半導体領域である低濃度ドレイン領域８ａとなるｎ型領域を形成し、続いて、高濃度拡散層であるソース領域７及び高濃度ドレイン領域８ｂを形成する。
【００４３】
次に半導体基板全面に酸化シリコンからなる絶縁膜１１ａをＣＶＤにより全面に形成し、絶縁膜１１ａ上に堆積させた多結晶シリコンを、ホトリソグラフィによって形成した配線形成領域を覆うレジストマスクを用いたドライエッチングによりパターニングしてシールド電極１２を形成する。この状態を図８に示す。
【００４４】
次に、半導体基板全面に酸化シリコンからなる絶縁膜１１ｂをＣＶＤにより全面に形成し、絶縁膜１１ａ，１１ｂが層間絶縁膜１１となる。この層間絶縁膜１１上に、プラグ形成領域を開口させたレジストマスク２３を形成し、レジストマスク２３を用いたドライエッチングにより所定部分を開口する。この状態を図９に示す。
【００４５】
次に、前記開口部分に、プラグ１９，２０，２１，２２となるタングステンを埋め込んだ後に、アルミニュウムを主とした金属膜２４をスパッタ法により全面に堆積させ、ホトリソグラフィによって形成した配線形成領域を覆うレジストマスク２５を形成する。この状態を図１０に示す。
【００４６】
この後、レジストマスク２５を用いたドライエッチングにより金属膜２４をパターニングして、ゲート配線１７、ソース配線１３、ドレイン配線１８を夫々形成し、併せて夫々の配線の端部にゲート配線１７のボンディングパッド１７ｃ或いはドレイン配線１８のボンディングパッド１８ｃを形成する。この後保護絶縁膜１６によって全面を被覆し、ボンディングパッド１７ｃ，１８ｃの各接続領域を露出させる所定の開口を設けて、半導体基板主面の対向面となる半導体基体１の裏面に、Ａｕを被着する又はＡｕ／Ｔｉ／Ｎｉをスパッタ法により被着しこれを合金化して、裏面電極１５を形成すると図６に示す状態となる。
【００４７】
本実施の形態の半導体装置の製造方法では、また、ゲート配線１７、分岐部１７ａ、連結部１７ｂ、ゲートボンディングパッド１７ｃ、ソース配線１３、分岐部１３ａ及びドレイン配線１８、連結部１８ｂ、ドレインボンディングパッド１８ｃはアルミニュウムを主成分とした同一の金属膜からパターニング形成されており、従来の半導体装置が２層の配線が必要であったのに比べて、配線が１層であるため、工程数を削減することができる。  また、ゲート配線１７、ソース配線１３及びドレイン配線１８とゲート電極６、ソース領域７及び高濃度ドレイン領域８ｂとを、夫々プラグ１９，２０，２１，２２によって接続するため、プラグ１９，２０，２１，２２に、タングステンを用いて、ゲート配線１７、ソース配線１３及びドレイン配線１８とは異種金属とすることにより、エレクトロマイグレーション耐性を向上させることができる。
【００４８】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４９】
【図１】従来の半導体装置を示す平面図である。
【図２】図１中のａ−ａ線に沿った部分拡大縦断面図である。
【図３】従来の半導体装置を配線形成する前の状態で示す平面図である。
【図４】従来の半導体装置を下層の配線層を形成した状態で示す平面図である。
【図５】本発明の一実施の形態である半導体装置を示す平面図である。
【図６】図５中のａ−ａ線に沿った部分拡大縦断面図である。
【図７】本発明の一実施の形態である半導体装置を配線形成する前の状態で示す平面図である。
【図８】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置を工程毎に示す縦断面図である。
【符号の説明】
【００５０】
１…半導体基体、２…エピタキシャル層、３…分離領域、４…ｐ型ウェル、５…ゲート絶縁膜、６…ゲート電極、７…ソース領域、８ａ…低濃度ドレイン領域、８ｂ…高濃度ドレイン領域、９…ｐ型接続層、１０…コンタクト領域、１１，１６…層間絶縁膜、１２…シールド電極、１３…ソース配線、１４，１８…ドレイン配線、１５…裏面電極、１６…層間絶縁膜（保護絶縁膜）、１７…ゲート配線、１７ａ…分岐部、１７ｂ…連結部、１７ｃ…ゲートボンディングパッド、１８ｂ…連結部、１８ｃ…ドレインボンディングパッド、１９，２０，２１，２２…プラグ、２３，２５…レジストマスク、２４…金属膜
【図１】
2005197398.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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