(57)【要約】【課題】  通常動作に使用する回路に遅延影響を与えずにスキャンシフト時のセットアップ時間やホールド時間を確保するスキャンテスト回路を得る。【解決手段】  通常動作とスキャンテストに用いるフリップフロップ４〜６にクロック信号１３を供給し、通常動作を行う場合に付加する遅延時間に比べて大きな遅延時間をスキャンテストを行う場合にクロック信号１３へ付加するセレクタ付きディレイ回路７〜９を備え、通常動作でもスキャンテストでも十分なセットアップ時間およびホールド時間を確保して動作する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
通常動作及びスキャンテストに用いる直列接続された複数のフリップフロップを有するスキャンテスト回路において、
前記フリップフロップを駆動させるクロック信号のタイミングを前記通常動作を行う場合とスキャンテストを行う場合で変化させるタイミング調整手段を備えたことを特徴とするスキャンテスト回路。
【請求項２】
タイミング調整手段は、スキャンテストを行う場合にフリップフロップへ供給するクロック信号を通常動作を行う場合に比べて遅延させることを特徴とする請求項１記載のスキャンテスト回路。
【請求項３】
タイミング調整手段は、クロック信号の駆動能力を調整して前記クロック信号のタイミングを調整することを特徴とする請求項１記載のスキャンテスト回路。
【請求項４】
タイミング調整手段は、各フリップフロップへそれぞれ異なる遅延量を有するクロック信号を供給することを特徴とする請求項２または請求項３記載のスキャンテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体集積回路の動作をテストするスキャンテスト回路に関するものである。
【背景技術】
【０００２】
システムＬＳＩ等の半導体集積回路は、通常の処理動作に用いられる論理回路の機能をテストする回路を備えている。半導体集積回路の機能テストは、回路の集積規模が増大すると共に複雑になり、テスト時間等を要するものとなった。このような機能テストには、可制御性と可観測性に優れたスキャンテストが用いられる。スキャンテスト回路は、通常状態で動作する論理回路に使用される複数のフリップフロップを直列に接続させて構成し、シフトレジスタのように動作させる。
【０００３】
スキャンテスト回路は、スキャンシフト動作と通常動作とを切り替える信号を入力するスキャンモード入力端子、スキャンテスト用データを入力するスキャンデータ入力端子、フリップフロップを駆動するクロック信号を入力するスキャンクロック入力端子、テスト結果を出力するスキャンアウト出力端子を備える。
【０００４】
スキャンテストは、半導体集積回路をスキャンテストモード状態に変遷させてスキャンテスト回路をシフト操作モードに設定する。スキャンデータ入力端子からスキャンテスト用データを入力し、またスキャンクロック入力端子からクロック信号を入力して、直列接続させたフリップフロップを駆動してスキャンテスト用データをシフトさせる。クロック信号を一定期間入力したとき、半導体集積回路をスキャンテストモード状態から通常動作モード状態に変遷させ、所定のフリップフロップの出力データを通常論理回路へ入力して所定の演算処理を行い、その結果を他のフリップフロップに取り込ませた後、半導体集積回路をスキャンテストモード状態に変遷させ、クロック信号に同期させてスキャンアウト出力端子からテスト結果を出力させる。この出力データから半導体集積回路が正常に動作していることを確認する。このように、半導体集積回路を動作させるクロック信号がスキャンテストと通常動作の両方に使用されている。
【０００５】
スキャンテスト回路は、ＬＳＩ設計段階において以下のように検証される。スキャンパスは各通常動作回路に使用されているフリップフロップをスキャンパスフリップフロップに置き換えて遅延量を計算し、スキャンパス接続間のホールド時間制約エラーがあるか否かを判定する。エラーが検出された場合は、配線を変更した後スキャンパスフリップフロップを再び接続してホールド時間制約エラーの有無を判定する。ホールド時間制約エラーを検出する前述のスキャンパスフリップフロップを複数備えたスキャンパス回路は、遅延量がそれぞれ異なるバッファと当該スキャンパスフリップフロップとをそれぞれ接続させて構成されたものである。
【０００６】
直列接続したスキャンパスフリップフロップには、一端に配置したスキャンパスフリップフロップから順に遅延量の大きなバッファを接続してクロック信号を供給し、一端のスキャンパスフリップフロップの入力端子ＳＩＮからテストデータを入力して、他端のスキャンパスフリップフロップの出力端子ＳＯＵＴの出力結果からホールド時間制約エラーの有無を判断する。いずれかのスキャンパスフリップフロップにおいてホールド時間制約とクロック信号の遅延量との関係からテストデータが処理できなかった場合には、これらのスキャンパスフリップフロップの配線構成をやり直し、ホールド時間の制約を満たすようにして動作を安定させている（例えば、特許文献１参照）。
【０００７】
【特許文献１】特開平１０−５０８４７号公報（第３頁，第４頁、図１〜図３）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の半導体集積回路は、通常の状態で動作する論理回路に適するようにクロック信号のタイミングや配線パターンが調整されており、また、このクロック信号とスキャンテスト用データとを同期させることはもとより困難なことから、このようなクロック信号に基づいてスキャンテスト回路を動作させると、シフト動作等を行うときに必要なセットアップ時間やホールド時間が確保できなくなることがあり、動作が不安定になるという課題があった。
【０００９】
この発明は、上記のような課題を解決するためになされたもので、第１の目的は、通常動作回路に影響を与えずに、スキャンシフト時のセットアップ時間やホールド時間を確保するスキャンテスト回路を得るものである。
【課題を解決するための手段】
【００１０】
この発明に係るスキャンテスト回路は、フリップフロップを駆動させるクロック信号のタイミングを、通常動作を行う場合とスキャンテストを行う場合で変化させるタイミング調整手段を備えたものである。
【発明の効果】
【００１１】
この発明は、フリップフロップを駆動させるクロック信号のタイミングを、通常動作を行う場合とスキャンテストを行う場合で変化させるタイミング調整手段を備えたので、通常動作時に入力される信号とスキャンテスト時に入力される信号の速度が異なる場合でも、十分にホールド時間を確保して動作することができ、安定したスキャンテストを行うことができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１は、この発明の実施の形態１によるスキャンテスト回路の構成を示すブロック図である。スキャンモード入力端子１は、スキャンテスト動作と通常動作とを切り替えるセレクト信号１２が入力される。スキャンデータ入力端子２は、外部からスキャンテスト用データが入力される。スキャンクロック入力端子３は、フリップフロップ４〜６の動作に用いられるクロック信号１１が外部から入力される。フリップフロップ４〜６は、入力ＳＭに基づいて入力Ｄと入力ＳＩのいずれかの信号を切り替えて入力し、ラッチした出力Ｑを出力するスキャンフリップフロップである。またフリップフロップ４は、セレクタ付きディレイ回路（タイミング調整手段）７から出力されたクロック信号１３を入力し、フリップフロップ５はセレクタ付きディレイ回路８から出力されたクロック信号１３を入力し、フリップフロップ６はセレクタ付きディレイ回路９から出力されたクロック信号１３を入力する。
【００１３】
図２は、実施の形態１によるスキャンテスト回路に備えられるセレクタ付きディレイ回路の構成を示す回路図である。図１に示したものと同一部分に同じ符号を使用し、その説明を省略する。セレクタ付きディレイ回路７〜９は、外部から入力されたクロック信号１１のタイミングを調整するもので、例えば図２に示したように並列接続された遅延素子１４，１５によって構成され、クロック信号１１を遅延させる。遅延素子１４，１５は、それぞれ異なる遅延時間をクロック信号１１に付加するもので、遅延素子１４は遅延素子１５に比べて小さい遅延時間を付加する。なお、図示した遅延素子１４は一つの素子から成るもので、遅延素子１５は複数の、例えば直列接続された５つの素子群から成るものを例示したが、各遅延素子１４，１５を構成する素子の数は図示したものに限定されない。また、これらの遅延素子１４，１５はドライバとして作用するインバータ等によって構成してもよい。
【００１４】
遅延素子１４，１５の出力は、セレクタ１６へ入力される。セレクタ１６は、外部から入力されたセレクト信号１２に基づいて遅延素子１４，１５のいずれか一方の出力を選択し、所定の遅延時間を付加したクロック信号１３を出力する。なお、セレクタ付きディレイ回路７〜９から出力される各クロック信号１３の遅延時間は、同一であることに限定されず、各フリップフロップ４〜６において安定したラッチ動作ができるように、それぞれ調整される。
【００１５】
次に、動作について説明する。
図１に示したスキャンモード入力端子１に、半導体集積回路を通常動作モードに設定するセレクト信号１２が外部から入力されたとき、フリップフロップ４〜６は、当該半導体集積回路の通常動作回路を構成する一要素として使用され、各フリップフロップ４〜６の入力Ｄに図示を省略した通常動作回路を構成する論理回路から所定の信号が入力される。各フリップフロップ４〜６は、図示を省略した論理回路から入力した信号を各セレクタ付きディレイ回路７〜９から出力された各クロック信号１３に基づいてラッチする。
【００１６】
半導体集積回路が通常動作モードに設定されているとき、セレクタ付きディレイ回路７〜９の各セレクタ１６は、スキャンモード入力端子１に入力されているセレクト信号１２に基づいて遅延回路１４を選択し、クロック信号１１に比べてほとんど遅延させていないクロック信号１３を出力する。前述のように、遅延回路１４によって付加される遅延量は小さいことから、各フリップフロップ４〜６はクロック信号１１に比べてほとんど遅延されていないクロック信号１３に基づいて動作し、論理回路から入力された各信号を処理して所定の出力信号を論理回路、または後段に接続されているフリップフロップへ出力する。
【００１７】
半導体集積回路をスキャンテストモードに設定するセレクト信号１２がスキャンモード入力端子１へ入力されたとき、フリップフロップ４〜６は、スキャンテスト回路の構成要素として使用される。フリップフロップ４は、外部からスキャンデータ入力端子２へ入力されたスキャンテスト用データを入力ＳＩとして取得し、このスキャンテスト用データをセレクタ付きディレイ回路７から取得したクロック信号１３に基づいてラッチする。フリップフロップ５の入力ＳＩには前段のフリップフロップ４の出力Ｑが入力され、またフリップフロップ６の入力ＳＩには前段のフリップフロップ５の出力Ｑが入力され、フリップフロップ４〜６によりシフトレジスタ回路が構成され、前述のようにフリップフロップ４の入力ＳＩへ入力されたスキャンテスト用データがラッチされ、さらにフリップフロップ５，６によって順次ラッチされ、スキャンシフトが行われる。フリップフロップ４〜６から出力される各ラッチ出力、即ちスキャンシフトによって生成された３つの出力Ｑは、例えば組み合わせ回路に入力されて２つの信号Ｘ，Ｙに変換される。この後、半導体集積回路を通常動作モード状態として信号Ｘ，Ｙを所定のフリップフロップへ入力し、コンペア、クロック印加、所定のシフト動作などを施し、再び半導体集積回路をスキャンテストモード状態として、所定のフリップフロップ等によりシリアルデータに変換・生成し、例えばスキャンテスト結果としてスキャンアウト端子から出力する。
【００１８】
このように行われるスキャンテストにおいて、半導体集積回路がスキャンテストモード状態に設定されるとき、セレクタ付きディレイ回路７〜９の各セレクタ１６は、スキャンテストモードに設定するセレクト信号１２に基づいて遅延素子１５の出力を選択し、当該セレクタ付きディレイ回路７〜９から遅延時間の大きなクロック信号１３を出力する。各セレクタ付きディレイ回路７〜９がクロック信号１１に付加する遅延時間の設定は、図２に示した遅延素子１５を構成する遅延素子の接続段数を変化させて行われる。
【００１９】
また、各セレクタ付きディレイ回路７〜９は、後述するようにクロック信号１１とスキャンテスト用データが同期していない場合には、それぞれ異なる遅延時間を付加する。例えば、クロック信号１３の遅延時間の大きさを、セレクタ付きディレイ回路７＞セレクタ付きディレイ回路８＞セレクタ付きディレイ回路９となるように設定し、各フリップフロップ４〜６が適確に入力データをラッチできるようにする。
【００２０】
一般的なＤ型フリップフロップは、入力データの値を安定させるセットアップに一定の時間を要し、さらに、このセットアップを行ってから所定の時間が過ぎるまで入力データが一定に保持されていないとラッチ出力を正確に変化させることができず、一定のホールド時間が必要である。そこで、各フリップフロップ４〜６のラッチ動作に必要なセットアップ時間およびホールド時間が確保されるように遅延時間を付加した各クロック信号１３をフリップフロップ４〜６へそれぞれ入力する。このとき、例えば、直列接続されたフリップフロップ４〜６の中で後段に配置されたものから前段に配置されたものへ順に大きな遅延時間を付加したクロック信号１３を供給し、スキャンチェーンを成すフリップフロップ４〜６の動作を安定させる。
【００２１】
次に、フリップフロップ４の動作を例示して詳細に説明する。
図３は、実施の形態１によるスキャンテスト回路の動作タイミングを示す説明図である。この図は、フリップフロップ４に入力される入力ＳＭ、入力Ｄ、入力ＳＩ、セレクタ付き回路７から出力されるクロック信号１３、フリップフロップ４から出力される出力Ｑ、セレクタ付きディレイ回路７に入力されるクロック信号１１の変遷をそれぞれ示したタイミングチャートである。図示したように、半導体集積回路を通常動作モードに設定するセレクト信号１２が論理値“Ｌ”（以下、“Ｌ”と記載する）のとき入力Ｄがラッチされ、スキャンテストモードに設定するセレクト信号１２が論理値“Ｈ”（以下、“Ｈ”と記載する）のとき入力ＳＩがラッチされる。
【００２２】
また、図示したように通常動作時に入力される入力Ｄとスキャンテスト時に入力される入力ＳＩは、周期やパルス幅などが異なり同期していないことから、フリップフロップが入力Ｄをラッチするときには当該入力Ｄと同期する遅延量の小さいクロック信号１３を用い、入力ＳＩをラッチするときには当該入力ＳＩと同期する遅延量の大きいクロック信号１３を用いる。なお、図３に例示した動作は、クロック信号１３の立ち上りに基づいてラッチ動作を行うが、クロック信号１３の立ち下がりに基づいてラッチする場合も、クロック信号１３に付加する遅延量を適切に調整することにより同様な作用効果が得られる。また、図３に示した入力Ｄ及び入力ＳＩの斜線部分は、入力ＳＭ、即ちセレクト信号１２に基づいてフリップフロップがラッチを行わない部分である。
【００２３】
前述のようにフリップフロップ４〜６は、ラッチ動作を行うとき所定のセットアップ時間、ホールド時間を要する。図３−１および図３−２に例示した入力Ｄは、クロック信号１１に対して適当なタイミングで変化しているが、図３−１に例示した入力ＳＩはクロック信号１１に対して変化するタイミングが遅く、また図３−２に例示した入力ＳＩはクロック信号１１に対して変化するタイミングが早いものである。
【００２４】
入力Ｄと入力ＳＩが正確に変遷しているにもかかわらず、入力Ｄと入力ＳＩは同期していないことから、これらの入力データを同じタイミングのクロック信号を用いて適確に捉えることは困難である。そこで、セレクタ付きディレイ回路７はクロック信号１１の遅延量を適宜変化させてクロック信号１３を生成し、図３に示したクロック信号１３の遅延「大」または「小」のように、セットアップ時間およびホールド時間が十分確保できるようにクロック信号１３を適量遅延させ、フリップフロップ４がラッチ動作を適切に行えるように調整する。また、このようにクロック信号１３の遅延量を調整するように図２に示した遅延素子１４，１５の遅延量を設定する。
【００２５】
次に、クロック信号１３の遅延量について説明する。
前述のように、例えばフリップフロップ４は適切に入力データをラッチするには、一定のセットアップ時間とホールド時間を要する。これらのセットアップ時間とホールド時間を考慮してフリップフロップ４へ供給するクロック信号１３のタイミング、即ち遅延量を調整する必要がある。
まず、セットアップ時間を考慮した遅延量について説明する。
半導体集積回路がスキャンテストモード状態に設定されているとき、即ち図３−１において入力ＳＭのセレクト信号１２が“Ｈ”となっているとき、例えば図示したように入力ＳＩとクロック信号１１が同時に立ち上がって変遷する場合、つまり入力ＳＩの変化に対してクロック信号１１が早い場合に“Ｈ”の入力ＳＩをラッチするには、入力ＳＩとクロック信号１１の立ち上がりがほとんど同時なので、入力ＳＩが“Ｈ”に変遷したタイミング、即ちクロック信号１１の立ち上がりからセットアップ時間が経過した後に、フリップフロップ４へ供給されるクロック信号１３が立ち上がるようにしなければならない。そのため、図３−１に示したようにクロック信号１３の有する遅延量はセットアップ時間と同等に大きくなり、遅延が「大」となる。また、半導体集積回路が通常動作モード状態に設定されているとき、即ち図３において入力ＳＭが“Ｌ”となっているとき、例えば図３−１に示したように入力Ｄが“Ｌ”に立ち下がった後にクロック信号１１が立ち上がる場合に“Ｌ”の入力Ｄをラッチするには、入力ＳＩの立ち下がりからセットアップが開始され、このセットアップ途中でクロック信号１１が立ち上がっていることから、クロック信号１３の有する遅延量は図示したように遅延「小」としてよいことになる。上述のように、スキャンテスト用データの入力ＳＩの変化に対してクロック信号１１が早い場合にはセットアップ時間が不足するため、クロック信号１３の有する遅延量を大きくしなければならない。
【００２６】
次に、ホールド時間を考慮した遅延量について説明する。
まず、半導体集積回路がスキャンテストモード状態に設定されているとき、即ち図３−２において入力ＳＭのセレクト信号１２が“Ｈ”となっているとき、“Ｈ”の入力ＳＩをラッチする場合を説明する。図３−２に示したように入力ＳＩが立ち下がるタイミングとクロック信号１１が立ち上がるタイミングがそれほど離れていない、つまり入力ＳＩの変化がクロック信号１１に対して早い場合には、入力ＳＩが“Ｈ”から“Ｌ”へ変遷するタイミングとクロック信号１１が立ち上がるタイミングが近いことから、ラッチ出力の変遷に必要なホールド時間をクロック信号１１の立ち上がりとほとんど同じタイミングから入力ＳＩが“Ｈ”から“Ｌ”へ変遷するタイミングまで確保しなければならない。このような場合にはクロック信号１１の立ち上がりを遅延させる必要性が低くなり、図３−２に示したようにクロック信号１３の有する遅延量は「小」となる。次に、半導体集積回路が通常動作モード状態に設定されているとき、即ち図３−２において入力ＳＭが“Ｌ”となっているとき、“Ｌ”の入力Ｄをラッチする場合を説明する。図３−２に例示した入力Ｄとクロック信号１１は、クロック信号１１が立ち上がった後、十分な時間が経過してから入力Ｄが“Ｌ”から“Ｈ”へ変遷している。このような場合にはホールド時間の確保が容易になるので、図３−２に例示したようにクロック信号１３の遅延量を「大」としても“Ｌ”の入力Ｄをラッチすることができる。上述したように、スキャンテスト用データの入力ＳＩの変化がクロック信号１１に対して早い場合にはホールド時間が不足することになり、クロック信号１３の有する遅延量を小さくしなければならない。
このように、通常動作モード状態の入力Ｄとスキャンテストモード状態の入力ＳＩが同期していないときには、これらの２つの入力データにそれぞれ対応する２種類のクロック信号が必要になる。
【００２７】
次に、直列接続されたフリップフロップ４〜６について説明する。
図４は、実施の形態１によるスキャンテスト回路の動作を示す説明図である。この図は、各フリップフロップ４〜６へ入力される入力ＳＭ、入力Ｄ、クロック信号１３、及び各フリップフロップ４〜６の出力Ｑ、またフリップフロップ４の入力ＳＩの各信号の変遷を示したタイミングチャートである。図４に示した入力ＳＭ、即ちセレクト信号１２は“Ｈ”に保持されたもので、この図は半導体集積回路がスキャンテストモード状態に設定され、スキャンシフト動作を行うときの各信号変化を示している。
【００２８】
また、図４に動作を例示したスキャンテスト回路は、直列接続されたフリップフロップ４〜６の中で、フリップフロップ４が最も大きな遅延時間ｔａを有するセレクタ付きディレイ回路７のクロック信号１３に基づいて動作し、次に大きな遅延時間ｔｂを有するセレクタ付きディレイ回路８のクロック信号１３に基づいてフリップフロップ５が動作し、最も小さな遅延時間ｔｃを有するセレクタ付きディレイ回路９のクロック信号１３に基づいてフリップフロップ６が動作するものである。なお、図４のタイミングチャートは、各信号の関係をわかり易くするため、配線等によるクロック信号の遅延や、各フリップフロップ４〜６のセットアップに要する時間や、ホールド時間による出力Ｑの立ち上りの遅れなどの詳細な信号変化を省略して表したものである。
【００２９】
スキャンデータ入力端子２に、図４に示したようなスキャンテスト用データが入力されると、フリップフロップ４は、このスキャンテスト用データを入力ＳＩとして取得し、図示したような出力Ｑを出力する。この出力Ｑは、クロック信号１１の立ち上りに遅延時間ｔａを付加したクロック信号１３、即ちセレクタ付きディレイ回路７のクロック信号１３の立ち上がりに基づいてスキャンテスト用データをラッチしたものである。
【００３０】
フリップフロップ５は、前段のフリップフロップ４の出力Ｑを入力ＳＩとして取得し、図示したような出力Ｑを出力する。この出力Ｑは、クロック信号１１の立ち上がりに遅延時間ｔｂを付加したクロック信号１３、即ちセレクタ付きディレイ回路８のクロック信号１３の立ち上がりに基づいてフリップフロップ４の出力Ｑをラッチしたものである。
【００３１】
フリップフロップ６は、前段のフリップフロップ５の出力Ｑを入力ＳＩとして取得し、図示したような出力Ｑを出力する。この出力Ｑは、クロック信号１１の立ち上がりに遅延時間ｔｃを付加したクロック信号１３、即ちセレクタ付きディレイ回路９のクロック信号１３の立ち上がりに基づいてフリップフロップ５の出力Ｑをラッチしたものである。
【００３２】
図４に例示したタイミングで変化するスキャンテスト用データとクロック信号１１とを用いる場合には、図示したように遅延時間ｔａを遅延時間ｔｂより大きく、また遅延時間ｔｂを遅延時間ｔｃよりも大きくする必要がある。これはスキャンチェーンを成すフリップフロップ４〜６にスキャンテスト用データを入力した場合、前段のフリップフロップ４から出力される出力Ｑは、スキャンテスト用データに比べて遅延する。また、フリップフロップ４の出力Ｑを入力したフリップフロップ５から出力される出力Ｑは、さらに遅延されることから、各フリップフロップ４〜６へ供給するクロック信号１３の遅延量を、例えばフリップフロップ４のラッチ動作に適合するようにして同一なものとすると、後段のフリップフロップ５，６では入力した前段のフリップフロップの出力Ｑをラッチするタイミングが遅くなり、正規の値をラッチできなくなる。そのため後段に配置されたものほど供給されるクロック信号１３の遅延量を適当に小さく調整し、各段のフリップフロップにおいてラッチ動作を適切に行えるようにする。なお、スキャンテスト用データやクロック信号１１のタイミング等により、各フリップフロップ４〜６へ供給されるクロック信号１３の遅延量は様々に設定され、ここで説明したように通常動作に比べてスキャンテストを行うときにフリップフロップ４〜６へ供給するクロック信号１３を遅延させることに限定されず、図２に示した遅延素子１４，１５の遅延量を調整して通常動作時に比べてスキャンテスト時の遅延時間を小さくしてもよい。
【００３３】
図５は、実施の形態１によるスキャンテスト回路に備えられるセレクタ付きディレイ回路の他の構成を示す回路図である。図１，図２に示したものと同一あるいは相当する部分に同じ符号を使用し、その説明を省略する。ドライバ２０は、クロック信号１１を入力して波形の立ち上がり及び立ち下がりが明瞭になるように駆動してクロック信号１３を出力する。ドライバ２０には、トライステート素子から成る複数のドライバ２１が並列接続される。ドライバ２０〜２１には、一様にクロック信号１１が入力され、クロック信号１１のタイミングが調整される。
【００３４】
トライステート素子のドライバ２１は、ドライバ２０と同様に、入力されたクロック信号１１の立ち上り及び立ち下がりが明瞭に、また俊敏に変化するように駆動するもので、その出力を制御するセレクト信号１２ａが制御端に入力される。セレクト信号１２ａは、クロック信号１１の立ち上がり及び立ち下がりの変化を俊敏に変化させてタイミングを調整して信号波形の遅延を小さくしたい、好ましくは排除したいとき、有意を示すものが複数のドライバ２１の制御端へ入力されるものである。
【００３５】
フリップフロップ４〜６などの重い負荷にクロック信号を供給すると、このクロック信号の波形が崩れて当該フリップフロップ４〜６などの負荷側からみると遅延されたようになる。このように、クロック信号１１をそのままフリップフロップ４〜６へ供給すると、クロック波形のなまりにより各処理が不安定になるとき、図５に示したセレクタ付きディレイ回路は、セレクト信号１２ａに基づいて並列接続された複数のドライバ２１と、これに並列接続されたドライバ２０とを駆動させ、波形の立ち上り及び立ち下りを俊敏に変化させて、正確なタイミングが各フリップフロップ４〜６において認識できるようにするものである。
【００３６】
通常動作を行う場合には、セレクト信号１２ａによって各ドライバ２１及びドライバ２０を駆動させ、遅延量の小さい、好ましくは遅延のないクロック信号１３をフリップフロップ４〜６へ供給し、スキャンテストを行う場合には、セレクト信号１２ａによって各ドライバ２１による駆動を停止させ、ドライバ２０のみでクロック信号１１をドライブし、前述のドライバ２０及び複数のドライバ２１によってドライブしたクロック信号１３に比べて、結果的に適当に遅延されたクロック信号１３を各フリップフロップ４〜６へ供給させる。
【００３７】
このように、クロック信号１１を駆動するドライバの数を制御して、駆動能力を変化させることによってもクロック信号１３の遅延量を制御することができ、遅延素子１４，１５を用いたセレクタ付きディレイ回路と同様な作用効果が得られる。また、図１に示したスキャンテスト回路において、フリップフロップ４〜６へ供給されるクロック信号を制御するのではなく、入力ＳＩや入力Ｄの信号を、前述のようなセレクタ付きディレイ回路と同様な作用効果を有する遅延回路またはドライバで処理・駆動することにより、通常動作またはスキャンテストを行うとき必要になるセットアップ時間およびホールド時間を確保するように、各フリップフロップへ入力される各信号の遅延時間を調整することもできる。なお、図５に示したセレクタ付きディレイ回路も、図２に示したものと同様に、通常動作時の遅延時間をスキャンテスト時の遅延時間より遅くするように設定してもよい。
【００３８】
以上のように、実施の形態１によれば、直列接続させたフリップフロップ４〜６に供給するクロック信号１３に付加する遅延時間を調整するようにしたので、通常動作を行うとき入力される信号を処理する場合でも、またスキャンテストを行うとき入力される信号を処理する場合でも十分なセットアップ時間およびホールド時間を確保することができ、同期していない入力信号を各々適切なタイミングでラッチすることが可能になり、通常動作においてもスキャンテストにおいても動作を安定させることができるという効果がある。
【図面の簡単な説明】
【００３９】
【図１】この発明の実施の形態１によるスキャンテスト回路の構成を示すブロック図である。
【図２】実施の形態１によるスキャンテスト回路に備えられるセレクタ付きディレイ回路の構成を示す回路図である。
【図３−１】実施の形態１によるスキャンテスト回路の動作を示す説明図である。
【図３−２】実施の形態１によるスキャンテスト回路の動作を示す説明図である。
【図４】実施の形態１によるスキャンテスト回路の動作を示す説明図である。
【図５】実施の形態１によるスキャンテスト回路に備えられるセレクタ付きディレイ回路の他の構成を示す回路図である。
【符号の説明】
【００４０】
１  スキャンモード入力端子、２  スキャンデータ入力端子、３  スキャンクロック入力端子、４〜６  フリップフロップ、７〜９  セレクタ付きディレイ回路（タイミング調整手段）、１１，１３  クロック信号、１２，１２ａ  セレクト信号、１４，１５  遅延素子、１６  セレクタ、２０，２１  ドライバ。
【図１】
2005077331.tif 000003
【図２】
2005077331.tif 000004
【図３−１】
2005077331.tif 000005
【図３−２】
2005077331.tif 000006
【図４】
2005077331.tif 000007
【図５】
2005077331.tif 000008