(57)【要約】【課題】本発明は、より少ないスイッチング素子で表示装置を駆動する場合、個々の電流経路間で生じるインピーダンスのばらつきを抑え、表示特性を均一化して所望の画像を得ることができる表示装置を提供する。【解決手段】本発明の表示装置は、パネル２を構成する前面基板１ｆ及び背面基板１ｂと、前面基板１ｆ上において、前面基板１ｆの長手方向（横辺方向）に延設される複数のＸ電極３と、前面基板１ｆ上において、長手方向に延設され、Ｘ電極３と交互に配置される複数のＹ電極４と、複数のＸ電極３と接続され、Ｘ電極３に電流を供給する少なくとも１つのスイッチング素子６ｘと、複数のＹ電極４と接続され、Ｙ電極４に電流を供給する少なくとも１つのスイッチング素子６ｙとを備えている。そして、前面基板１ｆの短手方向（縦辺方向）におけるスイッチング素子６ｘの位置は、短手方向におけるスイッチング素子６ｙの位置と異なる。【選択図】図３
2005316133.tif 000002
【特許請求の範囲】
【請求項１】
パネルを構成する基板と、
前記基板上において、前記基板の横辺方向に延設される複数の第１の電極と、
前記基板上において、前記横辺方向に延設され、前記第１の電極と交互に配置される複数の第２の電極と、
複数の前記第１の電極と接続され、前記第１の電極に電流を供給する少なくとも１つの第１のスイッチング素子と、
複数の前記第２の電極と接続され、前記第２の電極に電流を供給する少なくとも１つの第２のスイッチング素子とを備え、
前記基板の縦辺方向における前記第１のスイッチング素子の位置は、前記縦辺方向における前記第２のスイッチング素子の位置と異なることを特徴とする、表示装置。
【請求項２】
請求項１に記載の表示装置であって、
前記基板の第１の横辺から前記第１のスイッチング素子までの距離は、前記第１の横辺と対向する前記基板の第２の横辺から前記第２のスイッチング素子までの距離と等しいことを特徴とする、表示装置。
【請求項３】
請求項１に記載の表示装置であって、
前記第１のスイッチング素子と前記第２のスイッチング素子は、前記基板の中心に対して回転対称の位置に配置されることを特徴とする表示装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の表示装置であって、
複数の前記第１のスイッチング素子と複数の前記第２のスイッチング素子を、それぞれ少なくとも１つのモジュールに集積したことを特徴とする表示装置。
【請求項５】
請求項１乃至請求項４のいずれかに記載の表示装置であって、
前記表示装置はＡＣ型のプラズマディスプレイであることを特徴とする表示装置。
【請求項６】
請求項１乃至請求項５のいずれかに記載の表示装置であって、
前記第１及び第２のスイッチング素子は、ＩＧＢＴであることを特徴とする表示装置。
【請求項７】
請求項５に記載の表示装置であって、
前記第１の電極と前記第２の電極との間の静電容量をＣｐ［ｎＦ］とすると、
前記第１及び第２の電極と前記第１及び第２のスイッチング素子とを経由する電流経路において、個々のインダクタンスの差が（１μＨ×１ｎＦ）／Ｃｐ以下であることを特徴とする表示装置。
【請求項８】
請求項５又は請求項７に記載の表示装置であって、
前記第１の電極と前記第２の電極との間の静電容量をＣｐ［ｎＦ］とすると、
前記第１及び第２の電極と前記第１及び第２のスイッチング素子とを経由する電流経路において、個々のインダクタンスが（５μＨ×１ｎＦ）／Ｃｐ以下であることを特徴とする表示装置。
【請求項９】
請求項１乃至請求項８のいずれかに記載の表示装置であって、
前記パネルを支持する背板をさらに備え、
前記第１及び第２のスイッチング素子は、一方の面を前記背板に接触させていることを特徴とする表示装置。
【請求項１０】
請求項９に記載の表示装置であって、
前記背板は、前記基板の温度分布を均一に保つための手段を備えていることを特徴とする表示装置。
【請求項１１】
請求項９又は請求項１０に記載の表示装置であって、
前記基板の温度分布に基づき、前記第１又は第２の電極に供給する電流を補正する補正制御部をさらに備えることを特徴とする表示装置。
【請求項１２】
表示装置のパネルを駆動する駆動回路であって、
前記パネルに電流を供給する少なくとも１つの素子と、
前記素子を実装する回路基板とを備え、
前記素子は、前記回路基板に実装される面と反対側の面を、前記パネルを支持する背板に接触させていることを特徴とする駆動回路。
【請求項１３】
請求項１２に記載の駆動回路であって、
複数の前記素子を少なくとも１つのモジュールに集積していることを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置及びその駆動回路に係る発明であって、特に、より少ないスイッチング素子で駆動する表示装置及びその駆動回路に関するものである。
【背景技術】
【０００２】
近年、大画面の薄型ディスプレイとしてプラズマディスプレイパネル装置（以下、ＰＤＰともいう）が、業務用に限らず、民生用としても広く普及を始めている。ＰＤＰをより普及させるためには、更なる開発が必要である。その開発の大きなターゲットの１つに、回路の低価格化と小容量化がある。
【０００３】
ＰＤＰは、ガラス基板を表裏２枚接合し、その間に放電ガスを封入した構造である。放電ガスを封入したガラス基板は、パネルと呼ばれている。このパネルの背面には、パワー素子を含む駆動回路が実装されている。そして、このパワー素子によりパネルに電流を流すことで、パネルを点灯させ所望の画像を表示している。
【０００４】
ＰＤＰは、パネル以外に、最大で３００Ｖ以上の高電圧を印加し、瞬間で２００Ａの電流を流すことができる駆動回路が大きな割合を占めている。また、この駆動回路が、実際コストとしてもパネルと同等程度の比重を占めている。
【０００５】
ＰＤＰに実装される駆動回路は、多くの回路部分から構成されているが、中でも最も電流容量が必要となるのは、維持回路と呼ばれる部分である。また、回収回路と呼ばれる部分も大きな電流容量を必要とする。
【０００６】
ＰＤＰのパネルには、Ｘ電極及びＹ電極が平行に設けられており、これらの電極に維持回路から電流を印加することで、電極間に放電が生じる。面放電型のＡＣ型ＰＤＰでは、電極が誘電体で覆われているため、Ｘ電極とＹ電極との間は容量性負荷となる。そのため、維持回路は、駆動に必要な電圧まで引き上げるための上アームのスイッチング素子、及び電位をゼロにするための下アームのスイッチング素子が接続され、左右合計２対のハーフブリッジが構成されることになる。実際のＰＤＰでは、表示動作のために複数の電圧や複雑な波形を印加できるように、様々なスイッチング素子や回路がさらに実装されている。
【０００７】
ＰＤＰを駆動する場合、容量性負荷への充放電が生じ、この時に非常に大きな電流が流れ、維持回路のスイッチング素子の損失を非常に大きくする。これを避け、容量性負荷に蓄えられた電荷を有効に利用するために、回収回路が設けられる。回収回路は、容量性負荷に蓄えられた電荷を一時的に回収回路内のコンデンサに移行することで、電力を有効に利用し、維持回路のスイッチング素子に流れる電流を小さくして、損失を大幅に低減させている。
【０００８】
維持回路及び回収回路には、複数のスイッチング素子が設けられている。これらのスイッチング素子には、通常、電界効果トランジスタ（以下、ＦＥＴともいう）が用いられている。これは、ＰＤＰが１００ｋＨｚ以上の周波数で、１００ｎｓ程度の電圧立ち上がり速度等で駆動するため、高速のスイッチングが可能なＦＥＴをスイッチング素子として採用する必要があった。しかし、ＰＤＰの駆動には大電流が必要であるため、１個のＦＥＴの電流容量ではＰＤＰ全体を駆動するには不足である。また、ＦＥＴの損失を現実的な値にまで抑えるために、通常、複数のＦＥＴを並列に設けている。
【０００９】
ＰＤＰの駆動に用いられるスイッチング素子としては、ＦＥＴが高速スイッチングの点で非常に有利な特長を持っている。しかし、上述したようにＰＤＰの駆動には非常に大きくの電流を必要とするため、ＦＥＴでは十分な電流容量及びＯＮ抵抗を得られず、ＰＤＰの駆動回路には複数のＦＥＴを並列にする必要があった。複数のＦＥＴが必要であるということは、回路実装の点で不利である。例えば、ＦＥＴ自身のコストや実装する作業のコストが高くなることや、回路基板の面積が大きくなることがある。そこで、ＦＥＴ以外のスイッチング素子を用いて、より少ないスイッチング素子数でＰＤＰを駆動しようとする試みがなされている。
【００１０】
例えば、特許文献１では、ＰＤＰの駆動回路として絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴともいう）を用いることが提案されている。ＩＧＢＴは、ＦＥＴと比較して、電流容量が大きく、ＯＮ電圧（ＯＮ抵抗）が低い点、素子温度が高くなってもＯＮ電圧の変化が少ない点など有利な特徴を有している。しかし、スイッチング速度が遅いという欠点があったため、ＰＤＰの駆動回路には採用されなかった。
【００１１】
具体的には、従来のＩＧＢＴは、商用周波数から高くてもｋＨｚ以下の周波数で用いられることが普通であり、１００ｋＨｚ以上のスイッチングを行い、且つ鋭い電圧立ち上がりが要求されるＰＤＰの駆動回路には不向きであった。しかし、近年ＩＧＢＴの開発が進み、高速スイッチングが可能なＩＧＢＴが得られるようになった。そこで、高速スイッチングが可能なＩＧＢＴをＰＤＰの駆動回路に採用できれば、多数のＦＥＴを並列で用いていたスイッチング部分を１個のＩＧＢＴで代用することができる。１個のＩＧＢＴで、ＰＤＰを駆動できれば、大幅にスイッチング素子の数を減らせ、回路基板の面積を縮小でき、実装作業が容易化し、コストを削減することができる。なお、Ｘ電極とＹ電極は、それぞれ維持回路と回収回路にスイッチング素子が必要であり、それぞれの上下アームのスイッチング素子に１個のＩＧＢＴを用いると、ＰＤＰ全体としては８個のＩＧＢＴが必要となる。
【００１２】
【特許文献１】特開２０００−３３０５１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
パネルには、Ｘ電極とＹ電極が平行に複数形成されている。このＸ電極とＹ電極は、パネルのほぼ一辺を占め非常に距離が長く、複数形成されるため幅は狭い。そのため、Ｘ電極とＹ電極のインダクタンスは大きくなる。しかし、パネルを固定するために設けられる金属の背板に復路の電流が流れるので、パネルトータルのインダクタンスは小さくなる。従って、ＰＤＰに設けられている個々の電流経路におけるインダクタンスは、駆動回路のスイッチング素子からＸ電極又はＹ電極に至るまでの配線のインダクタンスによって決まることになる。
【００１４】
また、ＰＤＰに設けられているＸ電極とＹ電極は全てほぼ同じ形状であり、個々の電流経路によってインダクタンスが異なることはない。しかし、個々の電流経路において、駆動回路のスイッチング素子からＸ電極又はＹ電極に至るまでの配線は、スイッチング素子の位置により長さが異なるため、個々の配線によってインダクタンスが異なることになる。
【００１５】
駆動回路のスイッチング素子にＦＥＴを採用し多数を並列にした場合、１つのＦＥＴに接続されるＸ電極又はＹ電極の数は少なくなり、ＦＥＴを設けた近傍のＸ電極又はＹ電極のみと接続されるため、ＦＥＴからＸ電極又はＹ電極までの個々の配線距離にはあまり差は生じなかった。
【００１６】
しかし、特許文献１で示したように複数のスイッチング素子を１個のＩＧＢＴに置き換えた場合、パネルの全てのＸ電極又はＹ電極とＩＧＢＴとを接続しなければならないため、ＩＧＢＴ近傍のＸ電極又はＹ電極に至るまでの配線と、最も離れた位置にあるＸ電極又はＹ電極に至るまでの配線とでは、長さが大きく変わることになる。配線の長さが個々の電流経路で異なることは、電流経路のインダクタンスをばらつかせることになる。
【００１７】
例えば、ＩＧＢＴをパネルの一辺の中央部に設けた場合、パネルの中央を通る電流経路はインダクタンスが小さいが、上端（あるいは下端）を通る電流経路のインダクタンスは非常に大きくなる。この結果、パネルを点灯した場合、パネルの上端部又は下端部とパネルの中央部では放電の特性が大きく変化し、上端部又は下端部と中央部とで輝度が異なることになる。また、パネルの上端部又は下端部とパネルの中央部とで放電の特性が大きく異なると、パネル全域を安定に点灯させる電圧条件が得られなくなる等の影響が考えられる。
【００１８】
このような電流経路のインダクタンスのばらつきは、スイッチング素子に複数のＦＥＴを採用する場合に比べて、スイッチング素子に１個のＩＧＢＴを採用する場合の方が大きくなる。これは、スイッチング素子に複数のＦＥＴを用いる場合、ＦＥＴからＸ電極又はＹ電極に至るまでの配線のばらつきを抑えるようにＦＥＴを分散して配置することができるが、スイッチング素子に１個のＩＧＢＴを用いる場合、全てのＸ電極又はＹ電極は１個のＩＧＢＴに集中するためである。
【００１９】
そこで、本発明は、より少ないスイッチング素子で表示装置を駆動する場合、個々の電流経路間に生じるインピーダンスのばらつきを抑え、表示特性を均一化して所望の画像を得ることができる表示装置を提供することを目的としている。
【課題を解決するための手段】
【００２０】
本発明に係る解決手段は、パネルを構成する基板と、基板上において、基板の横辺方向に延設される複数の第１の電極と、基板上において、横辺方向に延設され、第１の電極と交互に配置される複数の第２の電極と、複数の第１の電極と接続され、第１の電極に電流を供給する少なくとも１つの第１のスイッチング素子と、複数の第２の電極と接続され、第２の電極に電流を供給する少なくとも１つの第２のスイッチング素子とを備え、基板の縦辺方向における第１のスイッチング素子の位置は、縦辺方向における第２のスイッチング素子の位置と異なる。
【発明の効果】
【００２１】
本発明に記載の表示装置は、パネルを構成する基板と、基板上において、基板の横辺方向に延設される複数の第１の電極と、基板上において、横辺方向に延設され、第１の電極と交互に配置される複数の第２の電極と、複数の第１の電極と接続され、第１の電極に電流を供給する少なくとも１つの第１のスイッチング素子と、複数の第２の電極と接続され、第２の電極に電流を供給する少なくとも１つの第２のスイッチング素子とを備え、基板の縦辺方向における第１のスイッチング素子の位置は、縦辺方向における第２のスイッチング素子の位置と異なるので、個々の電流経路間に生じるインピーダンスのばらつきを抑え、表示特性を均一化して所望の画像を得ることができる効果がある。
【発明を実施するための最良の形態】
【００２２】
（実施の形態１）
図１は、本実施の形態に係る表示装置を示す模式図である。本実施の形態では、表示装置は、ＡＣ型のＰＤＰ（以下、単にＰＤＰという）として以下説明する。図１に示すＰＤＰは、前面基板１ｆ及び背面基板１ｂと呼ばれる２枚のガラス板を貼り合わせてパネル２を構成している。この前面基板１ｆ上には、維持電極と呼ばれるＸ電極３とＹ電極４とが形成されている。Ｘ電極３は、パネル２の長手方向（横辺方向）に複数延設されており、それぞれのＸ電極３は互いに平行となるように配置されている。また、Ｙ電極４も、パネル２の長手方向（横辺方向）に平行に複数延設されており、Ｘ電極３と交互に配置されている。
【００２３】
ＰＤＰは、Ｘ電極３及びＹ電極４に所定の電圧を印加することにより、Ｘ電極３とＹ電極４との間で放電を生じさせ、画素を発光させて画像を表示している。これらのＸ電極３及びＹ電極４は、図１のようにパネル２の長手方向から引き出され、駆動回路と接続されている。Ｘ電極３は図１の左側から引き出され、Ｙ電極４は図１の右側から引き出されている。なお、ＰＤＰには背面基板１ｂ上に書き込み用の電極などが形成されているが、図１では省略している。
【００２４】
図２は、本実施の形態に係る駆動回路を示す回路図である。ＰＤＰは、Ｘ電極３及びＹ電極４上に誘電体を形成して覆っている。そのため、Ｘ電極３とＹ電極４との間は、容量性負荷を有することになる。図２では、この容量性負荷を模式的に容量５として示している。パネル２を駆動させるためには、容量５の両端のＸ電極３及びＹ電極４に必要な電圧を印加する必要がある。なお、図２に示す回路では、左側がＸ電極３側、右側がＹ電極４側を表している。
【００２５】
容量５のＸ電極３側には、駆動に必要な電圧Ｖｓまで引き上げるための上アームのスイッチング素子６ｘと、電位をゼロにするための下アームのスイッチング素子７ｘとが接続され、ハーフブリッジを構成している。この部分は、駆動回路の一部を構成するＸ電極３側の維持回路と呼ばれている。
【００２６】
容量５のＹ電極４側には、駆動に必要な電圧Ｖｓまで引き上げるための上アームのスイッチング素子６ｙと、電位をゼロにするための下アームのスイッチング素子７ｙとが接続され、ハーフブリッジを構成している。この部分は、駆動回路の一部を構成するＹ電極４側の維持回路と呼ばれている。
【００２７】
図２では、スイッチング素子６ｘ，６ｙは、一方が電位Ｖｓに接続し、他方が容量５に接続している。また、スイッチング素子７ｘ，７ｙは、一方が電位ゼロに接続し、他方が容量５に接続している。なお、実際のＰＤＰに設けられている維持回路では、表示動作のために複数の電圧や複雑な波形を印加できるように、さらにいろいろなスイッチング素子や回路が実装されている。
【００２８】
上記で説明したように、ＰＤＰのパネル２は容量性負荷であり、これをインバータ駆動する場合、容量５への充放電を行う際に非常に大きな電流が流れ、維持回路のスイッチング素子６ｘ，６ｙ，７ｘ，７ｙの損失が非常に大きくなる。そこで、パネル２の容量５に蓄えられた電荷を有効に利用するために、回収回路と呼ばれる回路が設けられている。この回収回路も、Ｘ電極３側とＹ電極４側とに設けられている。Ｘ電極３側の回収回路は、共振リアクトル８ｘ、上アームのスイッチング素子９ｘ、下アームのスイッチング素子１０ｘ及びコンデンサ１１ｘにより構成されている。Ｙ電極４側の回収回路は、共振リアクトル８ｙ、上アームのスイッチング素子９ｙ、下アームのスイッチング素子１０ｙ及びコンデンサ１１ｙにより構成されている。
【００２９】
図２に示すように、スイッチング素子９ｘ，１０ｘ，９ｙ，１０ｙは、一方が共振リアクトル８ｘ，８ｙを介してそれぞれの維持回路と接続され、他方がコンデンサ１１ｘ，１１ｙとそれぞれ接続されている。これらの回収回路により、パネル２の容量５に蓄えられた電荷を一時的にコンデンサ１１ｘ，１１ｙに移行することができる。これにより駆動回路は、電力を有効に利用し、維持回路のスイッチング素子６ｘ，６ｙ，７ｘ，７ｙに流れる電流を小さくして、損失を大幅に低減することができる。
【００３０】
駆動回路に含まれる維持回路及び回収回路には、図２に示すように、Ｘ電極３に４個のスイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ、Ｙ電極４に４個のスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙ（合計８箇所）が必要である。そして、これらのスイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ，６ｙ，７ｙ，９ｙ，１０ｙが、ＰＤＰの駆動回路の中で最も大きな電流容量を必要とする部分である。
【００３１】
本実施の形態では、維持回路及び回収回路に用いられるスイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ，６ｙ，７ｙ，９ｙ，１０ｙは、ＩＧＢＴである。背景技術でも説明したように、電流容量が小さいＦＥＴを用いた場合、Ｘ電極３のスイッチング素子６ｘに例えば４個のＦＥＴを並列しなければ駆動に必要な電流容量を満足することができない。同様に、Ｘ電極３のスイッチング素子７ｘ，９ｘ，１０ｘ及びＹ電極４のスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙにもそれぞれ例えば４個のＦＥＴを並列する必要がある。そのため、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ，６ｙ，７ｙ，９ｙ，１０ｙにＦＥＴを用いると、合計３２個ものＦＥＴが必要であった。しかし、本実施の形態のように、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ，６ｙ，７ｙ，９ｙ，１０ｙにＩＧＢＴを用いることで、必要となる素子の数を大幅に減らすことができる。
【００３２】
次に、本実施の形態に係るＰＤＰの駆動回路に含まれるスイッチング素子が設けられる位置について、以下に説明する。以下の説明では、駆動回路に含まれる維持回路の上アームのスイッチング素子（図２で示したスイッチング素子６ｘ，６ｙ）について説明する。なお、他のスイッチング素子（図２で示したスイッチング素子７ｘ，７ｙ，９ｘ，９ｙ，１０ｘ，１０ｙ）についても同様に以下の説明を適用することができる。
【００３３】
図３に、本実施の形態に係るＰＤＰの平面図を示す。図３に示すＰＤＰでは、複数のＸ電極３と複数の配線１２により接続されているスイッチング素子６ｘが、図面に示すパネル２の左上部（以下、単にパネル２の左上部ともいう）に設けられている。なお、スイッチング素子６ｘは、Ｘ電極３側の維持回路の上アームのスイッチング素子である。また、図３に示すＰＤＰでは、複数のＹ電極４と複数の配線１２により接続されているスイッチング素子６ｙが、図面に示すパネル２の右下部（以下、単にパネル２の右下部ともいう）に設けられている。なお、スイッチング素子６ｙは、Ｙ電極４側の維持回路の上アームのスイッチング素子である。
【００３４】
より具体的に説明すれば、パネル２の短手方向（縦辺方向）におけるスイッチング素子６ｘの位置は、パネル２の短手方向（縦辺方向）におけるスイッチング素子６ｙの位置と異なっている。図３に示すＰＤＰでは、さらに、パネル２の一方の横辺（上辺）からスイッチング素子６ｘまでの距離と、パネル２の一方の横辺と対向する他方の横辺（下辺）からスイッチング素子６ｙまでの距離とが等しくなるように位置が調整されている。なお、図３に示すＰＤＰでは、スイッチング素子６ｘから左辺までの距離と、スイッチング素子６ｙから右辺までの距離も等しい。
【００３５】
次に、図３に示す本実施の形態に係るＰＤＰに対して、一般的なＰＤＰの平面図を図４に示す。図４に示すＰＤＰでは、Ｘ電極３に接続されるスイッチング素子６ｘは、図面に示すパネル２の左中央部に設けられ、Ｙ電極４に接続されるスイッチング素子６ｙは、図面に示すパネル２の右中央部に設けられている。つまり、一般的なＰＤＰでは、パネル２の短手方向におけるスイッチング素子６ｘの位置と、パネル２の短手方向におけるスイッチング素子６ｙの位置が等しくなる。
【００３６】
次に、図３に示すＰＤＰと図４に示すＰＤＰについて個々の電流経路のインピーダンスについて比較をする。その前に、まず、ＰＤＰの電流経路について説明する。図５に、ＰＤＰの断面図を示す。図５に示すＰＤＰでは、前面基板１ｆと背面基板１ｂとで構成されるパネル２が、背板１３に固定支持されている。そして、背板１３には図中の左側にＸ電極３と接続される駆動回路１４、図中の右側にＹ電極４と接続される駆動回路１５が設けられている。ここで、駆動回路１４には、回路基板１６とスイッチング素子６ｘとコンデンサ１１ｘを含んでおり、駆動回路１５には、回路基板１６とスイッチング素子６ｙを含んでいる。なお、駆動回路１５にコンデンサ１１ｙを設けても良い。
【００３７】
そして、図５に示すＰＤＰでは、スイッチング素子６ｘがＸ電極３に、スイッチング素子６ｙがＹ電極４に配線１２を介してそれぞれ接続されている。回路基板１６も背板１３に接続されている。なお、図５では、スイッチング素子６ｘ，６ｙ以外のスイッチング素子については記載を省略している。以上のような構成により、ＰＤＰの電流経路は、図５の矢印が示すような駆動回路１４（スイッチング素子６ｘ）−Ｘ電極３−容量５−Ｙ電極４−駆動回路１５（スイッチング素子６ｙ）−背板１３−駆動回路１４の経路となる。
【００３８】
背景技術でも説明したように、ＰＤＰの電流経路においてパネル２内部のＸ電極３−容量５−Ｙ電極４の部分と背板１３の部分との合計インダクタンスは小さく、またパネル２内部に位置する個々の経路部分のインダクタンスはほぼ均一であるため、これら経路部分が電流経路間のインダクタンスの差に影響を与えない。一方、駆動回路１４（スイッチング素子６ｘ）−Ｘ電極３や駆動回路１５（スイッチング素子６ｙ）−Ｙ電極４を結ぶ配線１２の部分は、スイッチング素子６ｘ，６ｙとＸ電極３，Ｙ電極４との位置関係により、個々の配線１２の長さが異なる。そのため、この配線１２の部分が電流経路間のインダクタンスの差に影響を与えることになる。
【００３９】
まず、図４に示す一般的なＰＤＰの電流経路について見てみると、スイッチング素子６ｘ，６ｙはパネル２中央部の左右に配置されている。そのため、スイッチング素子６ｘ，６ｙからパネル２中央部のＸ電極３，Ｙ電極４までの配線１２は短くなる。よって、パネル２中央部に位置する電流経路は、インダクタンスが小さくなる（図４の矢印ａ）。
【００４０】
一方、パネル２上部に位置する電流経路は、スイッチング素子６ｘ，６ｙからパネル２上部のＸ電極３，Ｙ電極４までの配線１２が長くなるため、インダクタンスが大きくなる（図４の矢印ｂ）。同様に、パネル２下部に位置する電流経路も、インダクタンスが大きくなる。つまり、図４に示す一般的なＰＤＰでは、パネル２中央部の左右にスイッチング素子６を配置しているため、パネル２中央部から上部又は下部へ行くに従い電流経路のインダクタンスが大きくなる。以上の結果、個々の電流経路のインピーダンスが、パネル２内で大きくばらつくことになる。電流経路のインピーダンスがばらつくと、ＰＤＰの放電特性が面内で均一とならず、輝度ムラを生じさせ表示品位を低下させる。
【００４１】
そこで、本実施の形態に係るＰＤＰでは、スイッチング素子６ｘ，６ｙの位置を変更することにより、電流経路のインピーダンスのばらつきを抑えている。図３に示すＰＤＰでは、図４に示すＰＤＰとは、スイッチング素子６ｘ，６ｙの位置が異なっている。具体的には、図３に示すＰＤＰでは、スイッチング素子６ｘは、パネル２の左上部に設けられ、スイッチング素子６ｙは、パネル２の右下部に設けられている。
【００４２】
図３に示すような位置に、スイッチング素子６ｘ，６ｙを設けることで、図中の中央部を通る電流経路は、スイッチング素子６ｘからＸ電極３までの配線１２の長さが左辺の半分程度となり、スイッチング素子６ｙからＹ電極４までの配線１２の長さも右辺の半分程度となる（図３に示す矢印ｃ）。一方、図中の上辺部を通る電流経路は、スイッチング素子６ｘからＸ電極３までの配線１２の長さが最短となるが、スイッチング素子６ｙからＹ電極４までの配線１２の長さが右辺とほぼ同じ長さになる（図３に示す矢印ｄ）。
【００４３】
そのため、図３に示すＰＤＰでは、中央部を通る電流経路や上辺部を通る電流経路において、スイッチング素子６ｘからＸ電極３までの配線１２と、スイッチング素子６ｙからＹ電極４までの配線１２との合計の長さは、ほぼ左辺又は右辺の一辺の長さ同じ程度となる。他の電流経路についても同様の長さとなる。従って、個々の電流経路間においてインピーダンス差が小さくなり、電流経路のインピーダンスのばらつきが小さくなる。電流経路のインピーダンスのばらつきが小さくなると、ＰＤＰの放電特性が面内で均一となり、輝度ムラが生じることのない表示品位の高い画像を得ることができる。
【００４４】
図４に示すＰＤＰでは、左側の配線１２と右側の配線１２の長さが常に同じであった。しかし、図３に示すＰＤＰでは、左側の配線１２が長くなると、右側の配線１２が短くなり、逆に左側の配線１２が短くなると、右側の配線１２が長くなる。そのため、図３に示すＰＤＰでは、左側の配線１２と右側の配線１２との合計が、個々の電流経路において均一になるように構成され、電流経路のインピーダンスのばらつきを緩和している。
【００４５】
なお、電流経路のインピーダンスのばらつきを最小にするには、図中の上辺からスイッチング素子６ｘまでの距離と、下辺からスイッチング素子６ｙまでの距離をほぼ同じにし、その距離をできるだけ小さくすることが必要になる。つまり、図３に示すＰＤＰのように、スイッチング素子６ｘとスイッチング素子６ｙとをパネル２の対角上に配置することで、インピーダンスのばらつきを最小にすることができる。
【００４６】
なお、スイッチング素子６ｘ，６ｙは、ＩＧＢＴの半導体素子である。半導体素子といえど有限の大きさをもち、また回路基板１６の配置、半導体素子周りの配線や実装形態、あるいはＰＤＰの筐体の構造などの問題もあるため、必ずしもスイッチング素子６ｘ，６ｙを上辺又は下辺に接するように配置することはできないので、パネル２上端又は下端の近くで、現実的な位置に配置することが望ましい。
【００４７】
上記で述べたように、パネル２の上辺又は下辺からスイッチング素子６ｘ，６ｙまでの距離であるが、できる限り近くに配置することが望ましいが、上記以外の問題が生じる可能性が考えられる。その１つとして、例えば、Ｘ電極３に接続されるスイッチング素子６ｘは、パネル２の上辺までの距離は小さくなるが、逆にパネル２の下辺までの距離は大きくなる。そして、パネル２の下辺近傍では、配線１２がＸ電極３と急角度で接続する必要があり、この接続部分のインダクタンスの影響を考慮する必要が生じる可能性が考えられる。
【００４８】
そこで、電磁界解析によるインダクタンスの数値的な評価を行って、ＰＤＰのインダクタンスの分布を確認することが考えられる。具体的な例として、図４に示すＰＤＰのような、スイッチング素子６ｘ，６ｙを左右の辺の中央部に配置する場合と、図３に示すＰＤＰのような、スイッチング素子６ｘ，６ｙをパネル２の対角に配置する場合について、インダクタンスの分布がどのようになるかについて電磁界解析を行って計算する。図６（ａ）に、図４に示すＰＤＰの場合を示し、図６（ｂ）に、図３に示すＰＤＰの場合を示す。なお、１本のＸ電極３と１本のＹ電極４との間に形成される負荷容量（容量５）を１０ｎＦとする。
【００４９】
図６（ａ）では、中央部の電流経路が最小のインダクタンスとなり、その値が４０ｎＨとなる。図６（ａ）では、左側に片側の電流経路のインダクタンス、中央に全体の電流経路のインダクタンスを示している。図６（ａ）では、上部（又は下部）電流経路が最大のインダクタンスとなり、その値が１６０ｎＨとなる。図６（ａ）では、最小のインダクタンスと最大のインダクタンスとの差が１２０ｎＨと非常に大きくなる。
【００５０】
これに対して、図６（ｂ）でも、中央部の電流経路が最小のインダクタンスとなり、その値が１３０ｎＨとなる。なお、図６（ｂ）でも、左側に片側の電流経路のインダクタンス、中央に全体の電流経路のインダクタンスを示している。図６（ｂ）でも、上部（又は下部）電流経路が最大のインダクタンスとなり、その値が１９０ｎＨとなる。図６（ｂ）では、最小のインダクタンスと最大のインダクタンスとの差が６０ｎＨとなり、図６（ａ）の半分程度となる。そのため、スイッチング素子６ｘ，６ｙをパネル２の対角に配置する場合には、インダクタンスのばらつきは小さくなり、パネル２内の放電特性が均一化し、輝度ムラを最小限に抑えることができる。
【００５１】
上述において、インダクタンスのばらつきがＰＤＰの表示品位に影響を与えると述べたが、まず、インダクタンスがどの程度、ＰＤＰの動作に影響を与えるのかについて以下に検討する。
【００５２】
パネル２の大きさや電極部分での配線形状等により、電流経路のインダクタンスは異なることになる。そこで、電流経路のインダクタンスをパネル２の静電容量で規格化する。これにより、規格化された電流経路のインダクタンスは、パネル２の大きさや電極部分での配線形状等の影響を除去することができる。
【００５３】
具体的には、Ｘ電極とＹ電極との間の静電容量は、電極面積あるいは電極の本数に比例する。従って、パネル２の静電容量は、パネル２の短手方向の大きさに比例することになる。一方、電流経路のインダクタンスは単純には、配線の幅に反比例する。従って、電流経路のインダクタンスとパネル２の静電容量との積算値は、配線の幅によらず一定となる。よって、この積算値、あるいはこの積算値を電極間の静電容量で割ったものを、電流経路のインダクタンスの規格化された指標として用いる。
【００５４】
図７は、パネル２の静電容量を１００ｎＦとし、電流経路のインダクタンスを変化させ、放電時の電圧降下がどの程度生じるのかを回路シミュレーションした結果である。ＰＤＰを全面点灯した場合（１００％の表示面積を点灯した場合）と、ＰＤＰを部分的に点灯した場合（１０％の表示面積を点灯した場合）について計算を行っている。なお、図７の横軸の下側は、規格化したインダクタンス値である、パネル２の静電容量１００ｎＦに対する電流経路のインダクタンス値を表し、単位を［ｎＨ×１００ｎＦ］となる。一方、横軸の上側は、静電容量１ｎＦに換算した電流経路のインダクタンス値を表し、単位を［μＨ×１ｎＦ］となる。なお、静電容量１ｎＦに対する電流経路のインダクタンス値は、概ね、電極５本分に相当する静電容量に換算した値である。また、図７の縦軸は、放電時の電圧降下値を表し、単位は［Ｖ］である。
【００５５】
図７を見ると、全面点灯した場合（黒丸表示）も、部分的に点灯した場合（白丸表示）も、電流経路のインダクタンスが２ｎＨ×１００ｎＦ＝２μＨ×１ｎＦを越えたあたりから放電時の電圧降下が急激に大きくなり始める。５μＨ×１ｎＦ以上では、部分的に点灯した場合であっても２０Ｖ以上の電圧降下を生じることになる。２０Ｖ以上の電圧降下が放電時に起こると、ＰＤＰの表示上に問題が生じることになると考えられる。以上のことから、電流経路のインダクタンスは、５μＨ×１ｎＦ以下であることが望ましいと考えられる。
【００５６】
上記の条件を一般化すると、パネル２の静電容量（非放電時）がＣｐ［ｎＦ］である場合、個々の電流経路のインダクタンス［μＨ］を（５μＨ×１ｎＦ）／Ｃｐ［ｎＦ］以下にすることで、放電時の電圧降下によるＰＤＰの表示上の問題を生じさせないようにすることができる。
【００５７】
次に、電流経路間にどの程度のインダクタンス差が生じれば、パネル２内の放電特性が不均一化し、表示品位を低下させる程度の輝度ムラが生じるのかについて検討する。
【００５８】
図３に示したＰＤＰでは、電流経路のインダクタンスは、経験的に１μＨ×１ｎＦ〜３μＨ×１ｎＦ程度であると考えられる。この場合に、個々の電流経路の間に１μＨ×１ｎＦ程度のインダクタンスのばらつきを生じると、図７からも分かるように放電時の電圧降下が個々の電流経路で大きく変化することになる。そのため、個々の電流経路の間で、放電特性が不均一化すると考えられる。以上のことから、個々の電流経路間におけるインダクタンスの差は、１μＨ×１ｎＦ以下であることが望ましいことが分かる。
【００５９】
上記の条件を一般化すると、パネル２の静電容量（非放電時）がＣｐ［ｎＦ］である場合、電流経路間のインダクタンスの差［μＨ］を（１μＨ×１ｎＦ）／Ｃｐ［ｎＦ］以下にすることで、パネル２内の放電特性は均一化し、輝度ムラを最小限に抑えることができる。
【００６０】
ちなみに、図６（ａ）で示したＰＤＰでは、パネル２の静電容量が１０ｎＦであり、最小の電流経路のインダクタンスは４０ｎＨ、最大の電流経路のインダクタンスは１６０ｎＨである。よって、これらのインダクタンスの差は１６０ｎＨ×１０ｎＦ（１．６μＨ×１ｎＦ）−４０ｎＨ×１０ｎＦ（０．４μＨ×１ｎＦ）＝１２０ｎＨ×１０ｎＦ（１．２μＨ×１ｎＦ）となる。つまり、図６（ａ）に示すＰＤＰの場合、電流経路間のインダクタンスの差が１μＨ×１ｎＦより大きく、パネル２内の放電特性が不均一化し、表示品位を低下させる程度の輝度ムラが生じる可能性があることが分かる。
【００６１】
一方、図６（ｂ）で示したＰＤＰでは、パネル２の静電容量が１０ｎＦであり、最小の電流経路のインダクタンスは１３０ｎＨ、最大の電流経路のインダクタンスは１９０ｎＨである。よって、これらのインダクタンスの差は１９０ｎＨ×１０ｎＦ（１．９μＨ×１ｎＦ）−１３０ｎＨ×１０ｎＦ（１．３μＨ×１ｎＦ）＝６０ｎＨ×１０ｎＦ（０．６μＨ×１ｎＦ）となる。つまり、図６（ｂ）に示すＰＤＰの場合、電流経路間のインダクタンスの差が１μＨ×１ｎＦ以下となるため、パネル２内の放電特性は均一化し、輝度ムラを最小限に抑えることができる。なお、図６（ｂ）に示すＰＤＰは、最大の電流経路のインダクタンスが１．９μＨ×１ｎＦであり、５μＨ×１ｎＦ以下となるため放電時の電圧降下によるＰＤＰの表示上の問題は生じない。
【００６２】
上記では、電流経路のインダクタンスを低減させることについてのみに話を限定していたが、ＰＤＰ全体の表示性能を考えた場合、インダクタンスを低くすることが必ずしも表示性能の向上に繋がらないことがある。例えば、ＰＤＰの発光効率は電流のピーク値に依存するため、ある程度の電流経路のインダクタンスを有するＰＤＰの方が発光効率が高くなる場合がある。しかし、この場合であっても、輝度ムラを生じさせないためにも、電流経路のインダクタンスは画面全体で均一に大きくする必要がある。従って、本発明で述べた電流経路間でのインダクタンスの均一化手法は、上記の場合においても有効である。つまり、本発明の手法を用いて電流経路のインダクタンスを低減し、且つばらつきを低減し、改めて適当なインダクタンスを電流経路に付加すれば良い。
【００６３】
なお、本実施の形態では、電流容量の大きい素子としてＩＧＢＴを用いているが、本発明はこれに限られず、電流容量が大きく（あるいはＯＮ電圧（ＯＮ抵抗）が小さく）、ＰＤＰ等の表示装置の駆動に適した素子であれば良い。例えば、ＦＥＴについても、チップを複数並列にしてモジュール化し、大電流を流せるようにしたＦＥＴモジュールなども同様に扱うことができる。また、各スイッチング素子がそれぞれ複数の素子（ＩＧＢＴ等）で構成される場合であっても、上記で説明した要件を個々の素子が満たせば、同様の効果を得ることができる。
【００６４】
以上のように、本実施の形態に記載の表示装置は、パネル２を構成する前面基板１ｆ及び背面基板１ｂと、前面基板１ｆ上において、前面基板１ｆの長手方向（横辺方向）に延設される複数のＸ電極３と、前面基板１ｆ上において、長手方向（横辺方向）に延設され、Ｘ電極３と交互に配置される複数のＹ電極４と、複数のＸ電極３と接続され、Ｘ電極３に電流を供給する少なくとも１つのスイッチング素子６ｘと、複数のＹ電極４と接続され、Ｙ電極４に電流を供給する少なくとも１つのスイッチング素子６ｙとを備え、前面基板１ｆの短手方向（縦辺方向）におけるスイッチング素子６ｘの位置が、短手方向（縦辺方向）におけるスイッチング素子６ｙの位置と異なり、さらに、上辺（一方の横辺）からスイッチング素子６ｘまでの距離が、下辺（他方の横辺）からスイッチング素子６ｙまでの距離と等しいので、表示特性が均一になるように駆動でき、表示品位の高い所望の画像を得ることができる。
【００６５】
また、本実施の形態に係る表示装置では、表示装置がＡＣ型のプラズマディスプレイであるので、パネル２内の放電特性が均一化し、輝度ムラを最小限に抑えることができる。
【００６６】
さらに、本実施の形態に係る表示装置では、スイッチング素子６ｘ，６ｙは、ＩＧＢＴであるので、十分な電流容量を確保でき、必要なスイッチング素子の数を減らすことができる。
【００６７】
（実施の形態２）
実施の形態１では、駆動回路１４，１５に含まれるスイッチング素子６ｘ，６ｙについて説明したが、駆動回路１４，１５には、図２で説明したように他のスイッチング素子７ｘ，７ｙ，９ｘ，９ｙ，１０ｘ，１０ｙを含んでいる。他のスイッチング素子７ｘ，７ｙ，９ｘ，９ｙ，１０ｘ，１０ｙも、実施の形態１で説明した条件を満足するように配置される。しかし、物理的にスイッチング素子６ｘ，６ｙと同じ位置には設けることができないため、スイッチング素子６ｘ，６ｙの近傍に他のスイッチング素子７ｘ，７ｙ，９ｘ，９ｙ，１０ｘ，１０ｙを設けることになる。そこで、本実施の形態では、スイッチング素子６ｘ，６ｙとスイッチング素子７ｘ，７ｙ，９ｘ，９ｙ，１０ｘ，１０ｙとの位置関係について説明する。
【００６８】
図３に示すＰＤＰでは、スイッチング素子６ｘ，６ｙの位置を示したが、このスイッチング素子６ｘ，６ｙは維持回路の上アームのスイッチング素子である。そのため、維持回路の下アームのスイッチング素子が、スイッチング素子６ｘ，６ｙの近傍に設けられることになる。図８に、本実施の形態に係るＰＤＰの平面図を示す。図８に示すＰＤＰでは、パネル２の左上に、スイッチング素子６ｘとスイッチング素子７ｘとがパネル２の短手方向に並んで設けられている。また、パネル２の右下に、スイッチング素子６ｙとスイッチング素子７ｙとがパネル２の短手方向に並んで設けられている。なお、図８に示すＰＤＰでは、スイッチング素子７ｘが、スイッチング素子６ｘより図中の上辺に近く，スイッチング素子７ｙが、スイッチング素子６ｙより図中の下辺に近くに設けられている。
【００６９】
そして、実施の形態１で示した条件である、パネル２の短手方向におけるスイッチング素子６ｘの位置が、パネル２の短手方向におけるスイッチング素子６ｙの位置と異なるように、スイッチング素子６ｘ，６ｙの位置が調整されている。但し、パネル２の上辺からスイッチング素子６ｘまでの距離とパネル２の下辺からスイッチング素子６ｙまでの距離は同じになるように、スイッチング素子６ｘ，６ｙの位置が調整されている。
【００７０】
同様に、パネル２の短手方向におけるスイッチング素子７ｘの位置が、パネル２の短手方向におけるスイッチング素子７ｙの位置と異なるように、スイッチング素子７ｘ，７ｙの位置も調整されている。但し、パネル２の上辺からスイッチング素子７ｘまでの距離とパネル２の下辺からスイッチング素子７ｙまでの距離が同じになるように、スイッチング素子７ｘ，７ｙの位置も調整されている。
【００７１】
スイッチング素子６ｘとスイッチング素子７ｘとの距離は、実装条件によりある程度離さなくてはならないが、できる限り近い距離に設けられる方が望ましい。スイッチング素子６ｙとスイッチング素子７ｙとの距離についても同様である。
【００７２】
以上のように、図８に示すＰＤＰのスイッチング素子６ｘ，７ｘとスイッチング素子６ｙ，７ｙとは、パネル２の中心に対して回転対称の位置に設けられることになる。これにより、パネル２の中央部に位置する電流経路のインダクタンスと、上部又は下部に位置する電流経路のインダクタンスとの差は小さくなり、電流経路間に生じるインダクタンスの差をパネル２の全体において小さく抑えることができる。
【００７３】
図８では、スイッチング素子６ｘとスイッチング素子７ｘをパネル２の短手方向に沿って並べているが、スイッチング素子の配置はこれだけに限られない。例えば、図９に示すように、パネル２の左上に、スイッチング素子６ｘとスイッチング素子７ｘとをパネル２の長手方向に並べ、パネル２の右下に、スイッチング素子６ｙとスイッチング素子７ｙとをパネル２の長手方向に並べて設けても良い。
【００７４】
なお、図９に示すＰＤＰでは、スイッチング素子７ｘが、スイッチング素子６ｘより図中の左辺に近く，スイッチング素子７ｙが、スイッチング素子６ｙより図中の右辺に近くに設けられている。スイッチング素子６ｘとスイッチング素子７ｘとの距離、スイッチング素子６ｙとスイッチング素子７ｙとの距離は、できる限り近い距離にすることが望ましい。
【００７５】
図９に示すように、スイッチング素子６ｘ，７ｘ，６ｙ，７ｙを配置しても、スイッチング素子６ｘ，７ｘとスイッチング素子６ｙ，７ｙとは、パネル２の中心に対して回転対称の位置に設けられることになり、図８で示したＰＤＰと同様の効果が得られる。
【００７６】
次に、ＰＤＰの駆動回路には、図２で示したように維持回路だけではなく回収回路も含まれている。この回収回路のスイッチング素子９ｘ，９ｙ，１０ｘ，１０ｙについても、従来はＦＥＴが複数個並列に設けられていた。維持回路と同様、例えばＩＧＢＴなどの電流容量の大きいスイッチング素子を用いることにより、回収回路の必要な性能を満足することができれば、回収回路についてもＩＧＢＴなどの電流容量の大きなスイッチング素子を用いることができる。複数のＦＥＴに代えてＩＧＢＴなどの電流容量の大きなスイッチング素子を１個用いることにより、回収回路に実装されるスイッチング素子の数を大幅に減らすことが可能となる。
【００７７】
維持回路については、表示に必要な電流をパネル２の維持電極に流す回路であるため、維持回路からパネル２までのインダクタンスのばらつきが表示特性に影響を与える。回収回路についても、維持回路と同様、表示に必要な電流をパネル２の維持電極に流す回路であるため、インダクタンスのばらつきにより表示特性に影響を与える。
【００７８】
回収回路は、図２に示すようにリアクトル８、スイッチング素子９ｘ，９ｙ，１０ｘ，１０ｙ、コンデンサ１１により構成される。パネル２からスイッチング素子９ｘ，９ｙ，１０ｘ，１０ｙ、コンデンサ１１までの個々の電流経路間にインダクタンスのばらつきが生じれば、電源の損失を低減するために設けられた共振用のリアクトル８を含めた電流経路のインダクタンスについてもばらつきが生じることになる。電流経路のインダクタンスのばらつきは、回収回路の回収効率を変動させる。従って、回収回路のスイッチング素子９ｘ，９ｙ，１０ｘ，１０ｙについても、上述した維持回路と同様の条件に基づいて配置を調整する必要がある。
【００７９】
図１０に示すＰＤＰでは、パネル２の左上に、維持回路のスイッチング素子６ｘ，７ｘと回収回路のスイッチング素子９ｘ，１０ｘが設けられている。スイッチング素子６ｘとスイッチング素子７ｘ及びスイッチング素子９ｘとスイッチング素子１０ｘは、パネル２の短手方向に並んで設けられている。なお、スイッチング素子７ｘ及びスイッチング素子１０ｘは、スイッチング素子６ｘ及びスイッチング素子９ｘに比べて図中の上辺に近い位置に配置されている。そして、スイッチング素子９ｘはスイッチング素子６ｘと，スイッチング素子１０ｘはスイッチング素子７ｘとそれぞれパネル２の長手方向に並ぶように設けられている。
【００８０】
一方、パネル２の右下に、維持回路のスイッチング素子６ｙ，７ｙと回収回路のスイッチング素子９ｙ，１０ｙが設けられている。スイッチング素子６ｙとスイッチング素子７ｙ及びスイッチング素子９ｙとスイッチング素子１０ｙは、パネル２の短手方向に並んで設けられている。なお、スイッチング素子７ｙ及びスイッチング素子１０ｙは、スイッチング素子６ｙ及びスイッチング素子９ｙに比べて図中の上辺に近い位置に配置されている。そして、スイッチング素子９ｙはスイッチング素子６ｙと，スイッチング素子１０ｙはスイッチング素子７ｙとそれぞれパネル２の長手方向に並ぶように設けられている。
【００８１】
以上のように配置されたスイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ,６ｙ，７ｙ，９ｙ，１０ｙは、それぞれ実施の形態１で示した条件を満たしている。具体的には、パネル２の短手方向におけるスイッチング素子６ｘ，９ｘの位置が、パネル２の短手方向におけるスイッチング素子６ｙ，９ｙの位置と異なるように、スイッチング素子６ｘ，６ｙ，９ｘ，９ｙの位置が調整されている。但し、パネル２の上辺からスイッチング素子６ｘ，９ｘまでの距離とパネル２の下辺からスイッチング素子６ｙ，９ｙまでの距離は同じになるように、スイッチング素子６ｘ，６ｙ，９ｘ，９ｙの位置が調整されている。
【００８２】
さらに、パネル２の短手方向におけるスイッチング素子７ｘ，１０ｘの位置が、パネル２の短手方向におけるスイッチング素子７ｙ，１０ｙの位置と異なるように、スイッチング素子７ｘ，７ｙ，１０ｘ，１０ｙの位置も調整されている。但し、パネル２の上辺からスイッチング素子７ｘ，１０ｘまでの距離とパネル２の下辺からスイッチング素子７ｙ，１０ｙまでの距離は同じになるように、スイッチング素子７ｘ，７ｙ，１０ｘ，１０ｙの位置も調整されている。
【００８３】
なお、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘの間の距離は、それぞれ実装条件によりある程度離さなくてはならないが、できる限り近い距離に設けられる方が望ましい。スイッチング素子６ｙ，７ｙ，９ｙ，１０ｙの間の距離についても同様である。
【００８４】
図１０に示すように、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘとスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙとは、パネル２の中心に対して回転対称の位置に設けられることになる。これにより、パネル２の中央部に位置する電流経路のインダクタンスと、上部又は下部に位置する電流経路のインダクタンスとの差は小さくなり、電流経路間に生じるインダクタンスの差をパネル２の全体において抑えることができる。
【００８５】
なお、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘ及びスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙの並び方は、図１０に示されている場合に限られず、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘとスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙとが、パネル２の中心に対して回転対称の位置に設けられていれば、どのような並びからでも良い。
【００８６】
以上のように本実施の形態に係る表示装置は、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘとスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙが、前面基板１ｆと背面基板１ｂを貼り合わせたパネル２の中心に対して回転対称の位置に配置されているので、個々の電流経路間に生じるインピーダンスの差を抑えることができる。
【００８７】
（変形例）
次に、本実施の形態に係るＰＤＰの変形例を示す。本変形例に係るＰＤＰの駆動回路では、ＩＧＢＴなどのスイッチング素子とドライバＩＣなどを複数組み合わされて、１つのモジュール１７に集積されている。このモジュール１７には、ＩＰＭ（Intelligent Power Module）と呼ばれる素子が使用される場合がある。このＩＰＭを駆動回路に用いれば、実装する素子点数を削減することができるとともに、駆動回路の回路基板の面積を小さくすることができ、且つ実装コストを削減することができる。
【００８８】
図１１に、ＩＰＭのモジュール１７ｘ、１７ｙを用いたＰＤＰの平面図を示す。図１１に示すＰＤＰでは、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘの代わりにモジュール１７ｘ、スイッチング素子６ｙ，７ｙ，９ｙ，１０ｙの代わりにモジュール１７ｙがそれぞれ設けられている。このように、スイッチング素子６ｘ，７ｘ，９ｘ，１０ｘやスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙをモジュール１７ｘ、１７ｙに集積することにより、スイッチング素子間の距離を大幅に近づけることができる。さらに、スイッチング素子間の距離を近づけたことでインダクタンスの影響を最小限に抑えることができ、且つスイッチング素子をモジュール化したことで素子点数の削減、回路基板の面積の縮小、実装コストの削減を実現することができる。
【００８９】
なお、図１１では、４つのスイッチング素子を１つのモジュールにしたが、これに限られず、２つのスイッチング素子を１つのモジュールにするなど、他のモジュール化の方法を用いても良い。
【００９０】
以上のように本変形例に記載の表示装置は、複数のスイッチング素子６ｘ、７ｘ、９ｘ、１０ｘと複数のスイッチング素子６ｙ，７ｙ，９ｙ，１０ｙを、それぞれ少なくとも１つのモジュール１７ｘ，１７ｙにしたので、スイッチング素子６ｘ、７ｘ、９ｘ、１０ｘ間やスイッチング素子６ｙ、７ｙ、９ｙ、１０ｙ間の距離を大幅に近づけることでインダクタンスの影響を最小限に抑えることができ、且つ素子点数の削減、回路基板の面積の縮小、実装コストの削減を実現することができる。
【００９１】
（実施の形態３）
図１２（ａ）に、ＦＥＴをスイッチング素子に用いたＰＤＰの断面図、図１２（ｂ）に、ＦＥＴをスイッチング素子に用いたＰＤＰの斜視図をそれぞれ示す。図１２（ａ）では、前面基板１ｆと背面基板１ｂとを貼り合わせたパネル２が背板１３に固定支持されている。パネル２を支持する面の反対側に位置する背板１３の面に、駆動回路が配置されている。
【００９２】
背景の技術等で説明したようにＦＥＴを維持回路及び回収回路に用いる場合、Ｘ電極及びＹ電極のそれぞれには、複数の維持回路及び回収回路が接続されることになる。図１２（ｂ）では、Ｘ電極及びＹ電極のそれぞれに、４つの維持回路及び回収回路回路が設けられている。１つの維持回路及び回収回路回路には、上下アームの維持回路用ＦＥＴ１８と上下アームの回収回路用ＦＥＴ１９が設けられている。なお、それぞれの回路用ＦＥＴ１８と回収回路用ＦＥＴ１９は、回路基板１６上に実装されている。
【００９３】
図１２（ｂ）に示すＰＤＰでは、維持回路用ＦＥＴ１８が１６個、回収回路用ＦＥＴ１９が１６個の計３２個必要となる。なお、図１２（ｂ）では、駆動回路を模式的に示しているため、パネル２の大きさに対する駆動回路の大きさの比率が実際のＰＤＰとは異なる。また、実際に配置される駆動回路の位置とは異なる位置に配置されている。
【００９４】
ＰＤＰの背板１３は、パネル２を固定する役割や電流のリターンの経路を設け電流経路のインダクタンスを非常に小さくする役割を担っている。さらに、ＰＤＰの背板１３は、パネル２の発熱を吸収し放熱するというパネル２の放熱板の役割も果たしている。一般的に、ＰＤＰの駆動に投入される電力の半分以上は、パネル２からの熱として放出される。そして、パネル２から放出される熱の大部分が背板１３に流れるため、ＰＤＰの駆動時、背板１３は、６０℃〜７０℃程度まで加熱されことになる。
【００９５】
一方、ＰＤＰの駆動時、維持回路用ＦＥＴ１８及び回収回路用ＦＥＴ１９も、自身の発熱等により高温状態となると考えられる。しかし、この維持回路用ＦＥＴ１８及び回収回路用ＦＥＴ１９は、高温になるとＯＮ抵抗（ＯＮ電圧）が大きくなるという特性を有しているため、所望のＯＮ抵抗（ＯＮ電圧）が得られる程度に冷却する必要がある。そこで、ＰＤＰに実装される維持回路用ＦＥＴ１８及び回収回路用ＦＥＴ１９には、放熱機構が必須となり、各素子には空冷の放熱フィン２０が取り付けられている。
【００９６】
この放熱フィン２０は、維持回路用ＦＥＴ１８及び回収回路用ＦＥＴ１９を冷却するのに十分な放熱能力を必要とされるので、ある程度の大きさが必要となる。従って、維持回路用ＦＥＴ１８、回収回路用ＦＥＴ１９及び放熱フィン２０を実装する回路基板１６の大きさもおのずと大きくなる。なお、図１２（ａ）では、上下アームの維持回路用ＦＥＴ１８と上下アームの回収回路用ＦＥＴ１９を含む１つのグループ対して１つの放熱フィン２０が設けられている。
【００９７】
これに対し、図１３（ａ）に、本実施の形態に係るＰＤＰの断面図、図１３（ｂ）に、本実施の形態に係るＰＤＰの斜視図をそれぞれ示す。図１３（ａ）に示す駆動回路では、４つの上アームの維持回路用ＦＥＴ１８が１つの維持回路用ＩＧＢＴ２１に、４つの下アームの維持回路用ＦＥＴ１８が１つの維持回路用ＩＧＢＴ２１にそれぞれ置き換えられている。また、４つの上アームの回収回路用ＦＥＴ１９が１つの回収回路用ＩＧＢＴ２２に、４つの下アームの回収回路用ＦＥＴ１９が１つの回収回路用ＩＧＢＴ２２にそれぞれ置き換えられている。
【００９８】
さらに、置き換えられた２つの維持回路用ＩＧＢＴ２１と２つの回収回路用ＩＧＢＴ２２が１つのモジュール２３を構成している。図１３（ａ）では、断面図の関係上、維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２はそれぞれ１個ずつ図示されているが、紙面に対して垂直な方向に、別の維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２がそれぞれ１個ずつ設けられている。
【００９９】
図１３（ｂ）では、回路基板１６にモジュール２３が実装された駆動回路が、背板１３上に２個設けられており、Ｘ電極及びＹ電極にそれぞれ接続される。なお、図１３（ｂ）では、駆動回路を模式的に示しているためパネル２の大きさに対する駆動回路の大きさの比が、実際のＰＤＰとは異なる。
【０１００】
本実施の形態に係る駆動回路では、モジュール２３にＦＥＴではなくＩＧＢＴが用いられているため、モジュール２３の動作温度を非常に高くすることができる。これは、ＦＥＴが温度上昇に従って素子のＯＮ抵抗（ＯＮ電圧）が高くなるという特性を有するのに対して、ＩＧＢＴは、温度が高くなっても素子のＯＮ電圧（ＯＮ抵抗）があまり変化しないという特性を有しているからである。素子のＯＮ電圧（ＯＮ抵抗）が大きくなるとパネル２の表示特性にも影響を与えてしまう。このため、ＩＧＢＴを駆動回路に用いれば、素子が破壊しない程度の温度であればＰＤＰに駆動温度を上げることができる。従って、本実施の形態に係る駆動回路では、モジュール２３の設計温度をかなり高い温度まで上げることができる。
【０１０１】
また、ＦＥＴの場合、冷却する必要性から放熱フィン２０が必要であったが、ＩＧＢＴの場合、高い温度で動作しても表示特性に影響が出にくいため、冷却の必要性が低く大型の放熱フィンで放熱する必要がない。そこで、本実施の形態に係る駆動回路では、回路基板１６に実装するモジュール２３を背板１３と接触させ、背板１３により放熱を行う構成としている。なお、背板１３は、金属の一枚板である。
【０１０２】
上述のようにＰＤＰの背板１３は、動作時６０℃〜７０℃程度の温度になっている。また、ＰＤＰのパネル２が放出する熱量に対して、駆動回路のモジュール２３（ＩＧＢＴ）が放熱する熱量は十分に小さいと考えられる。そのため、モジュール２３からの熱を背板１３に放熱しても背板１３の温度はほとんど変化しないと考えられる。これによってモジュール２３は、７０℃程度の一定温度に保たれ、モジュール２３内のＩＧＢＴの部分でも１００℃前後に保たれる。ＩＧＢＴを１００℃前後で駆動しても、ＰＤＰの表示特性に影響を与えることはなく、破損することもない。
【０１０３】
図１３（ａ）では、モジュール２３が回路基板に実装されている面と反対側の面で、背板１３と接触し接合している。この接合部分は、熱伝達を良する必要があるため、例えば熱伝達グリスを用いるなどの工夫が必要になる場合がある。図１３（ａ）に示す駆動回路では、放熱フィン２０が不要となる。なお、モジュール２３と背板１３とは必ずしも接合する必要はなく、モジュール２３から背板１３へ熱伝導が生じれば良い。また、本発明では、維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２をモジュール２３のように集積せずに、個々背板１３と接触し接合する構成でも良い。
【０１０４】
以上のように、本実施の形態に係る駆動回路では、パネル２に電流を供給する維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２と、維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２を実装する回路基板１６とを備え、維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２は、回路基板１６に実装される面と反対側の面を、パネル２を支持する背板１３に接触しているので、放熱フィン２０が不要となり、部品のコスト、実装コストや回路基板１６の面積などが大幅に削減することができる。さらに、本実施の形態に係る駆動回路では、放熱フィン２０が不要となったことで、駆動回路の高さ方向を大幅に小さくすることができ、従来の駆動回路では実現できなかった薄型のＰＤＰ装置が可能となる。
【０１０５】
また、本実施の形態に係る駆動回路では、複数のＩＧＢＴを１つのモジュール２３に集積することにより、大幅に素子を削減することが可能となり、素子のコスト、実装コストや回路基板１６の面積などが大幅に削減することができる。
【０１０６】
なお、本実施の形態に係る駆動回路では、スイッチング素子にＩＧＢＴを用いているが、本発明はこれに限られず、ＦＥＴと比較して、高温でも低損失な動作が可能な素子であれば適用可能である。例えば、ＩＧＢＴに代えてＳｉＣデバイスなどを用いることが可能であると考えられる。
【０１０７】
（実施の形態４）
図１４に、本実施の形態に係るＰＤＰの斜視図を示す。図１４は、ＰＤＰの裏面（表示面の反対側の面）の斜視図である。図１４に示すＰＤＰでは、前面基板１ｆと背面基板１ｂとを貼り合わせたパネル２と、パネル２の裏面を固定し支持する背板１３と、背板１３上に配置される駆動回路１４，１５により構成されている。駆動回路１４は、Ｘ電極に接続され、駆動回路１５は、Ｙ電極に接続されている。
【０１０８】
この駆動回路１４，１５は、回路基板１６にモジュール２３が実装されている。そして、モジュール２３は、回路基板１６に実装されている面と反対側の面で背板１３と接触し接合している。なお、モジュール２３は、実施の形態３で説明したように、複数の維持回路用ＩＧＢＴ２１や回収回路用ＩＧＢＴ２２を含んでいる。
【０１０９】
また、本実施の形態に係るＰＤＰでは、駆動回路１４，１５がパネル２の長手方向の両端にそれぞれ設けられている。駆動回路１４は、Ｘ電極を駆動し、駆動回路１５はＹ電極を駆動している。そして、パネル２の短手方向における駆動回路１４に実装されるモジュール２３の位置は、パネル２の短手方向における駆動回路１５に実装されるモジュール２３の位置と異なっている。つまり、図１４に示すＰＤＰでは、駆動回路１４に実装されるモジュール２３部分と、駆動回路１５に実装されるモジュール２３部分とがパネル２の対角に位置するように実装されている。
【０１１０】
本実施の形態に係るＰＤＰは、実施の形態１や実施の形態２で述べたＰＤＰの構成に、実施の形態３で述べた駆動回路の構成を組み合わせた関係である。なお、図１４では、パネル２、背板１３、モジュール２３及び回路基板１６のみを示したが、実際のＰＤＰ装置では、回路基板１６上に他の駆動回路用の素子やコンデンサ、その他の書き込み用などの回路基板、映像信号処理用の回路基板、電源回路などが設けられている。
【０１１１】
以上のように、本実施の形態に係る表示装置は、パネル２を支持する背板１３をさらに備え、維持回路用ＩＧＢＴ２１や回収回路用ＩＧＢＴ２２を含むモジュール２３は、回路基板１６に実装されている面と反対側の面（一方の面）を背板１３に接触させているので、表示特性を均一にするように駆動でき、所望の画像を得ることができるとともに、放熱フィン２０が不要となるので、更なる薄型の表示装置を提供することができる。
【０１１２】
なお、本発明では、維持回路用ＩＧＢＴ２１及び回収回路用ＩＧＢＴ２２をモジュール２３のように集積せずに、個々背板１３と接触し接合する構成でも良い。
【０１１３】
（実施の形態５）
ＰＤＰの発光はガスの放電を利用しており、放電特性はガス温度に依存する。従って、ＰＤＰの表示特性はパネル２の温度にも依存することになる。図１４に示すＰＤＰのようにモジュール２３を実装した場合、パネル２の対角の位置に発熱源となるモジュール２３が背板１３を介して存在することになる。このため、背板１３の温度分布には不均一な部分が発生する可能性がある。背板１３の温度分布が不均一になると、背板１３に支持されているパネル２の温度分布も不均一となり、ＰＤＰの表示特性に少なからぬ影響を与えると考えられる。
【０１１４】
そこで、上記の影響を避けるために、背板１３の構造を、単にパネル２の支持することのみの面から設計するのではなく、均一な温度分布となるように設計する必要がある。つまり、図１４に示すＰＤＰのように局所的に存在する発熱源（モジュール２３）からの熱の流入が存在する場合、しかるべき熱構造設計を行いパネル２の温度分布をできるだけ均一に保つことができる手段を背板１３に備える必要がある。このパネル２の温度分布を均一化させる手段として、具体的には、モジュール２３と接触している部分の背板１３とパネル２との間に熱伝導率が他の部分に比較して悪くなるように、モジュール２３と接触している部分の背板１３に断熱材２４等を設ける手段が考えられる（図１５（ａ））。または、モジュール２３と接触している部分から流入する熱を周囲に逃がしやすくするために、モジュール２３と接触している部分の背板１３を厚くした部分２５を設ける手段が考えられる（図１５（ｂ））。または、背板１３面内の熱伝達を制御して、パネル２の温度分布を均一化するために背板１３に故意にスリット２６などを入れる手段が考えられる（図１５（ｃ））。
【０１１５】
以上のように、本実施の形態に係る表示装置では、背板１３が、パネル２の温度分布を均一に保つための手段を備えているので、表示特性を均一にすることができ、表示品位の高い画像を得ることができる。
【０１１６】
（実施の形態６）
図１４に示すＰＤＰのようにモジュール２３を実装した場合、パネル２の対角の位置に発熱源となるモジュール２３が背板１３を介して存在することで、パネル２の温度分布が不均一になる。パネル２の温度分布が不均一になれば、ＰＤＰの表示特性に少なからぬ影響を与えると考えられる。そこで、実施の形態５では、しかるべき熱構造設計を行い温度分布をできるだけ均一に保つことができる手段を背板１３に備えることとした。
【０１１７】
しかし、背板１３に上記の手段を設けても表示特性に差が現れない程度にパネル２の温度分布を均一化できない場合も考えられる。この場合に、本実施の形態に係るＰＤＰでは、駆動あるいは映像信号に補正をかけ、表示特性に差が現れないように駆動することが考えられる。
【０１１８】
通常、パネル２の温度分布は、駆動中はきわめて一定である。そのため、パネル２の温度分布及びパネル２の温度分布に伴うＰＤＰの輝度変化が既知であれば、輝度変化する部分の駆動あるいは映像信号を補正することが可能となる。駆動あるいは映像信号の補正は、駆動回路内に補正制御部を設けることで行うことができる。この補正制御部では、既知の温度分布に基づいて、表示前の駆動あるいは映像信号を補正することで、パネル２の温度分布による表示特性への影響をソフトウェア的にキャンセルして、表示品位の高い画像を得ることができる。
【０１１９】
なお、パネル２の温度分布は、パネル２自体の温度にも依存すると考えられるので、パネル２自体の温度をモニタしながら、この温度に基づいて最適な補正を行うことも考えられる。例えば、駆動開始直後のパネル２自体の温度は低いので、この温度を考慮してパネル２の温度分布による表示特性への影響をキャンセルする駆動あるいは映像信号に補正する。この補正により、表示を最適に維持することができる。また、本実施の形態で説明した駆動あるいは映像信号の補正のみで、表示品位の高い画像を得ることができるのであれば、実施の形態５で説明した、背板１３にパネル２の温度分布を均一化させる手段を設ける必要はない。
【０１２０】
以上のように本実施の形態に係る表示装置は、パネル２の温度分布に基づき、維持回路用ＩＧＢＴ２１や回収回路用ＩＧＢＴ２２に供給する電流を補正する補正制御部をさらに備えるので、パネル２の温度分布による影響をキャンセルし、表示品位の高い画像を得ることができる。
【０１２１】
なお、実施の形態１から実施の形態６までの記載では、表示装置としてＰＤＰを例として説明したが、本発明はＰＤＰに限定されるものではない。ＰＤＰ以外にも、ある程度大きな面積（あるいは体積）に素子が分布しており、これらをできるだけ均一に駆動する必要があるような装置であれば本発明が適用できると考えられる。特に、各素子が比較的大きなパルス電流で駆動される場合で、素子が容量性負荷であれば、駆動回路としてハーフブリッジ回路と電力回収回路を組み合わせた図２のような回路構成を用いることができ、本発明の内容を適用することができる。このような装置として、無機ＥＬパネルなどが考えられる。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１に係る表示装置の平面図である。
【図２】本発明の実施の形態１に係る表示装置の回路図である。
【図３】本発明の実施の形態１に係る表示装置の平面図である。
【図４】一般的な表示装置の平面図である。
【図５】本発明の実施の形態１に係る表示装置の断面図である。
【図６】本発明の実施の形態１に係る表示装置の平面図である。
【図７】電流経路のインダクタンスと放電時の電圧降下との関係を示した図である。
【図８】本発明の実施の形態２に係る表示装置の平面図である。
【図９】本発明の実施の形態２に係る表示装置の平面図である。
【図１０】本発明の実施の形態２に係る表示装置の平面図である。
【図１１】本発明の実施の形態２に係る表示装置の平面図である。
【図１２】一般的な表示装置の断面図及び斜視図である。
【図１３】本発明の実施の形態３に係る表示装置の断面図及び斜視図である。
【図１４】本発明の実施の形態４に係る表示装置の斜視図である。
【図１５】本発明の実施の形態５に係る表示装置の一部の断面図である。
【符号の説明】
【０１２３】
１ｆ  前面基板、１ｂ  背面基板、２  パネル、３  Ｘ電極、４  Ｙ電極、５  容量、６ｘ，６ｙ，７ｘ，７ｙ，９ｘ，９ｙ，１０ｘ，１０ｙ  スイッチング素子、８ｘ，８ｙ  リアクトル、１１ｘ，１１ｙ  コンデンサ、１２  配線、１３  背板、１４，１５  駆動回路、１６  回路基板、１７，２３  モジュール、１８  維持回路用ＦＥＴ、１９  回収回路用ＦＥＴ、２０  放熱フィン、２１  維持回路用ＩＧＢＴ、２２  回収回路用ＩＧＢＴ、２４  断熱材、２５  厚くした部分、２６  スリット。
【図１】
2005316133.tif 000003
【図２】
2005316133.tif 000004
【図３】
2005316133.tif 000005
【図４】
2005316133.tif 000006
【図５】
2005316133.tif 000007
【図６】
2005316133.tif 000008
【図７】
2005316133.tif 000009
【図８】
2005316133.tif 000010
【図９】
2005316133.tif 000011
【図１０】
2005316133.tif 000012
【図１１】
2005316133.tif 000013
【図１２】
2005316133.tif 000014
【図１３】
2005316133.tif 000015
【図１４】
2005316133.tif 000016
【図１５】
2005316133.tif 000017