(57)【要約】【課題】ビット線とトランジスタとを接続するコンタクトのアスペクト比を低減させる。【解決手段】強誘電体記憶装置は、基板１１内に第１の方向に延在し第１の深さを有する第１の溝と、第１の深さより浅い第２の深さを有する第２の溝１４と、第１の溝内に埋め込まれた素子分離絶縁膜１３と、第２の溝の下部領域内に形成されたゲート電極１６ａと、第２の溝の上部領域内に形成された第１の絶縁膜１７と、第２の溝における一方の側面側の基板内に形成された第１の拡散層と、第２の溝における他方の側面側の基板内に形成された第２の拡散層と、第１の拡散層上に配置された強誘電体キャパシタ２９ａと、強誘電体キャパシタ上に配置された第１のコンタクト３１ｂと、第１のコンタクト上に配置された第１の配線層３２ｂと、第２の拡散層上に配置された第２のコンタクト３１ａと、第２のコンタクト上に配置された第２の配線層３２ａとを具備する。【選択図】      図１
2005174977.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に第１の方向に延在して形成され、第１の深さを有する第１の溝と、
前記半導体基板内に前記第１の溝を横切る第２の方向に延在して形成され、前記第１の深さより浅い第２の深さを有し、上部領域と下部領域とを備えた第２の溝と、
前記第１の溝内に埋め込まれた第１の素子分離絶縁膜と、
前記第２の溝の前記下部領域内に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第２の溝の前記上部領域内に形成された第１の絶縁膜と、
前記第２の溝における一方の側面側の前記半導体基板内に形成された第１の拡散層と、
前記第２の溝における他方の側面側の前記半導体基板内に形成された第２の拡散層と、
前記第１の拡散層上に配置され、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタと、
前記第１の強誘電体キャパシタ上に配置された第１のコンタクトと、
前記第１のコンタクト上に配置された第１の配線層と、
前記第２の拡散層上に配置された第２のコンタクトと、
前記第２のコンタクト上に配置され、第１の配線層と同一レベルに配置された第２の配線層と
を具備することを特徴とする強誘電体記憶装置。
【請求項２】
前記第１の拡散層と隣接して前記半導体基板内に前記第２の方向に延在して形成され、前記第２の深さを有し、上部領域と下部領域とを備えた第３の溝と、
前記第３の溝の前記下部領域内に第２のゲート絶縁膜を介して形成され、フィールドシールド領域として機能する第２のゲート電極と、
前記第３の溝の前記上部領域内に形成された第２の絶縁膜と
をさらに具備することを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】
前記第１の拡散層と隣接して前記半導体基板内に前記第２の方向に延在して形成され、前記第１の深さを有する第３の溝と、
前記第３の溝内に埋め込まれた第２の素子分離絶縁膜と
をさらに具備することを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項４】
前記第１の拡散層と隣接して前記半導体基板内に前記第２の方向に延在して形成され、前記第２の深さを有し、上部領域と下部領域とを備えた第３の溝と、
前記第３の溝の前記下部領域内に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第３の溝の前記上部領域内に形成された第２の絶縁膜と、
前記第３の溝の前記第１の拡散層と反対側の側面の前記半導体基板内に形成された第３の拡散層と、
前記第３の拡散層上に配置され、前記第１の配線層に接続された第３のコンタクトと、
前記第３の拡散層と隣接して前記半導体基板内に前記第２の方向に延在して形成され、前記第２の深さを有し、上部領域と下部領域とを備えた第４の溝と、
前記第４の溝の前記下部領域内に第３のゲート絶縁膜を介して形成された第３のゲート電極と、
前記第４の溝の前記上部領域内に形成された第３の絶縁膜と、
前記第４の溝の前記第３の拡散層と反対側の側面の前記半導体基板内に形成された第４の拡散層と、
前記第４の拡散層上に配置され、第２の下部電極と第２の強誘電体膜と第２の部電極とを有する第２の強誘電体キャパシタと、
前記第２の強誘電体キャパシタ上に配置され、前記第１の配線層に接続された第４のコンタクトと
をさらに具備し、
第１のセルは、前記第１の強誘電体キャパシタと、前記第２のゲート電極と前記第１及び第３の拡散層とを有する第１のトランジスタとで構成され、
第２のセルは、前記第２の強誘電体キャパシタと、前記第３のゲート電極と前記第３及び第４の拡散層とを有する第２のトランジスタとで構成され、
前記第１の強誘電体キャパシタの一端は、前記第１の配線層、前記第１及び第３のコンタクトを介して前記第３の拡散層に電気的に接続され、前記第１の強誘電体キャパシタの他端は、前記第１の拡散層に電気的に接続され、
前記第２の強誘電体キャパシタの一端は、前記第１の配線層、前記第３及び第４のコンタクトを介して前記第３の拡散層に電気的に接続され、前記第２の強誘電体キャパシタの他端は、前記第４の拡散層に電気的に接続され、
前記第１のセルと前記第２のセルとは電気的に直列接続されていることを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項５】
前記半導体基板内に、第１の方向に延在し、第１の深さを有する第１の溝を形成する工程と、
前記第１の溝内に素子分離絶縁膜を形成する工程と、
前記半導体基板内に、前記第１の溝を横切る第２の方向に延在し、前記第１の深さより浅い第２の深さを有し、上部領域と下部領域とを備えた第２の溝を形成する工程と、
前記第２の溝の前記下部領域内にゲート絶縁膜を介してゲート電極を形成する工程と、
前記第２の溝の前記上部領域内に第１の絶縁膜を形成する工程と、
前記第２の溝における両側面の前記半導体基板内に第１及び第２の拡散層をそれぞれ形成する工程と、
前記第１の拡散層上に、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタを形成する工程と、
前記第１の強誘電体キャパシタ上に第１のコンタクトを形成する工程と、
前記第２の拡散層上に第２のコンタクトを形成する工程と、
前記第１及び第２のコンタクト上に第１及び第２の配線層をそれぞれ形成する工程と
を具備することを特徴とする強誘電体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを有する強誘電体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、不揮発性半導体メモリの一つとして、強誘電体キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）が注目されている。このＦｅＲＡＭでは、従来から、１つのトランジスタ（Ｔｒ）と１つの強誘電体キャパシタ（Ｃ）とで１セルが構成される１Ｔｒ＋１Ｃ型が提案されている。
【０００３】
図６９乃至図７２は、従来技術による１Ｔｒ＋１Ｃ型のＦｅＲＡＭの概略的なセル構造を示す。図６９乃至図７２に示すように、半導体基板１１１上にゲート電極１１２が形成され、このゲート電極１１２の両側に一対のソース／ドレイン拡散層１１３ａ，１１３ｂが形成されることで、トランジスタ１１４が形成されている。このトランジスタ１１４上には層間絶縁膜１１５が形成され、この層間絶縁膜１１５内にはソース／ドレイン拡散層１１３ａ，１１３ｂに接続するコンタクト１１６ａ，１１６ｂが形成されている。そして、一方のコンタクト１１６ｂ上には、下部電極１１７、強誘電体膜１１８及び上部電極１１９からなる強誘電体キャパシタ１２０が接続され、上部電極１１９上には、コンタクト１２１を介してプレート線１２２が形成されている。他方のコンタクト１１６ａ上には、配線１２３及びコンタクト１２４を介してビット線１２５が接続されている。
【０００４】
ここで、図７０のセルは、強誘電体キャパシタ１２０を構成する下部電極１１７、強誘電体膜１１８及び上部電極１１９がＸＹ方向にのみ平面的に延在しており、半導体基板面と水平な面のみがキャパシタ面として利用する２次元キャパシタを備えている。また、図７１及び図７２のセルは、強誘電体キャパシタ１２０を構成する下部電極１１７、強誘電体膜１１８及び上部電極１１９の少なくとも一部がＸＹＺ方向に立体的に延在しており、半導体基板面と水平な面のみならず、下部電極１１７の半導体基板面に対して水平でない側面部分をキャパシタ面として利用する３次元キャパシタを備えている。
【０００５】
上記のような従来のセル構造において、ビット線１２５と半導体基板１１１との間には、強誘電体キャパシタ１２０、プレート線１２２、強誘電体キャパシタ１２０とトランジスタ１１４とを接続するコンタクト１１６ｂ、強誘電体キャパシタ１２０とプレート線１２２とを接続するコンタクト１２１、ビット線１２５とトランジスタ１１４とを接続する配線１２３及びコンタクト１１６ａ，１２４などが存在する。従って、ビット線１２５と半導体基板１１１との間の層間絶縁膜１１５の膜厚が厚くなるため、ビット線１２５と半導体基板１１１とを接続するコンタクトが非常に深くなる。特に、メモリの微細化によって、このコンタクトの径は０．１５〜０．１８μｍ径程度にますます小さくなり、コンタクトのアスペクト比が高くなってしまうため、サイズを保持しつつ良好なコンタクトを形成することがさらに困難になってくると予測される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、ビット線とトランジスタとを接続するコンタクトのアスペクト比を低減させることが可能な強誘電体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【０００８】
本発明の第１の視点による強誘電体記憶装置は、半導体基板と、前記半導体基板内に第１の方向に延在して形成され、第１の深さを有する第１の溝と、前記半導体基板内に前記第１の溝を横切る第２の方向に延在して形成され、前記第１の深さより浅い第２の深さを有し、上部領域と下部領域とを備えた第２の溝と、前記第１の溝内に埋め込まれた第１の素子分離絶縁膜と、前記第２の溝の前記下部領域内に第１のゲート絶縁膜を介して形成された第１のゲート電極と、前記第２の溝の前記上部領域内に形成された第１の絶縁膜と、前記第２の溝における一方の側面側の前記半導体基板内に形成された第１の拡散層と、前記第２の溝における他方の側面側の前記半導体基板内に形成された第２の拡散層と、前記第１の拡散層上に配置され、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタと、前記第１の強誘電体キャパシタ上に配置された第１のコンタクトと、前記第１のコンタクト上に配置された第１の配線層と、前記第２の拡散層上に配置された第２のコンタクトと、前記第２のコンタクト上に配置され、第１の配線層と同一レベルに配置された第２の配線層とを具備する。
【０００９】
本発明の第２の視点による強誘電体記憶装置の製造方法は、前記半導体基板内に、第１の方向に延在し、第１の深さを有する第１の溝を形成する工程と、前記第１の溝内に素子分離絶縁膜を形成する工程と、前記半導体基板内に、前記第１の溝を横切る第２の方向に延在し、前記第１の深さより浅い第２の深さを有し、上部領域と下部領域とを備えた第２の溝を形成する工程と、前記第２の溝の前記下部領域内にゲート絶縁膜を介してゲート電極を形成する工程と、前記第２の溝の前記上部領域内に第１の絶縁膜を形成する工程と、前記第２の溝における両側面の前記半導体基板内に第１及び第２の拡散層をそれぞれ形成する工程と、前記第１の拡散層上に、第１の下部電極と第１の強誘電体膜と第１の上部電極とを有する第１の強誘電体キャパシタを形成する工程と、前記第１の強誘電体キャパシタ上に第１のコンタクトを形成する工程と、前記第２の拡散層上に第２のコンタクトを形成する工程と、前記第１及び第２のコンタクト上に第１及び第２の配線層をそれぞれ形成する工程とを具備する。
【発明の効果】
【００１０】
以上説明したように本発明によれば、ビット線とトランジスタとを接続するコンタクトのアスペクト比を低減させることが可能な強誘電体記憶装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１１】
本発明の各実施形態では、ビット線とトランジスタとを接続するコンタクトのアスペクト比を低減させるために、トランジスタを基板内に埋め込み、かつ、キャパシタを基板上に形成した構造を提案する。
【００１２】
そこで、このような構造を説明するために、本発明の各実施形態では、２次元キャパシタ又は３次元キャパシタを用いた強誘電体メモリ（ＦｅＲＡＭ：Ferro-electric Random Access Memory）を例にあげる。
【００１３】
尚、２次元キャパシタとは、強誘電体キャパシタを構成する上部電極、下部電極及び強誘電体膜が、ＸＹ方向にのみ平面的に延在し、立体的なＺ方向には延在しない構造であり、半導体基板面と水平な面のみがキャパシタ面として利用するキャパシタのことをいう。また、３次元キャパシタとは、強誘電体キャパシタを構成する上部電極、下部電極及び強誘電体膜の少なくとも一部が、ＸＹ方向に平面的に延在するだけでなく、Ｚ方向にも立体的に延在する構造であり、半導体基板面と水平な面のみならず、下部電極の半導体基板面に対して水平でない側面部分をキャパシタ面として利用するキャパシタのことをいう。
【００１４】
［第１の実施形態］
第１の実施形態は、２次元キャパシタを用いたＦｅＲＡＭにおいて、トランジスタを基板内に埋め込み、かつ、キャパシタを基板上に形成した構造の例である。
【００１５】
図１は、本発明の第１の実施形態に係る強誘電体記憶装置の斜視図を示す。ここでは、２セル分の概略的な構造を示しているが、セルアレイではこの２セル分の構造が繰り返されるものとする。
【００１６】
図１に示すように、例えばＰ型の半導体基板（例えばシリコン基板）１１内には、素子分離絶縁膜１３からなる素子分離用溝が複数個形成され、ゲート溝１４が複数個形成されている。ここで、素子分離用溝はＸ方向に延在し、ゲート溝１４は素子分離溝を横切るようにＹ方向に延在する。尚、隣接セル間で導通しないようにするために、ゲート溝１４は素子分離用溝よりも浅く形成することが望ましい。
【００１７】
ゲート溝１４の下部領域内にはゲート絶縁膜１５を介してゲート電極１６ａ，１６ｂ，１６ｃが形成され、ゲート溝１４の上部領域内には埋め込み絶縁膜１７が形成されている。このようにして、トランジスタＴｒａ，Ｔｒｂ，Ｔｒｃが半導体基板１１内に埋め込まれている。尚、ゲート絶縁膜１５は、ゲート電極１６ａ，１６ｂ，１６ｃとゲート溝１４との間だけでなく、埋め込み絶縁膜１７とゲート溝１４との間にも存在してよい。
【００１８】
ゲート溝１４及び素子分離用溝以外の半導体基板１１の表面には例えばｎ−型の低濃度拡散層１８が形成され、この低濃度拡散層１８の表面には例えばｎ＋型の高濃度拡散層２３が形成されている。ここで、低濃度拡散層１８は、ゲート電極１６ａ，１６ｂ，１６ｃの上面よりも深く形成することが望ましい。尚、低濃度及び高濃度拡散層１８，２３は、ゲート溝１４と素子分離用溝とによって分離された素子領域に形成されるため、島状のピラー構造になっている。
【００１９】
ゲート電極１６ａ，１６ｃ間の素子領域上には２次元強誘電体キャパシタ２９ａが形成され、ゲート電極１６ｂ，１６ｃ間の素子領域上には２次元強誘電体キャパシタ２９ｂが形成されている。これらキャパシタ２９ａ，２９ｂは下部電極２６と強誘電体膜２７と上部電極２８とでそれぞれ構成されており、これら下部電極２６、強誘電体膜２７及び上部電極２８はセル毎に分離されている。尚、下部電極２６の下に、ＴｉＡｌＮ等からなるバリア膜（図示せず）を設けてもよい。また、キャパシタ２９ａ，２９ｂ上には、コンタクト３１ｂ，３１ｃを介して、Ｙ方向に延在するプレート線３２ｂ，３２ｃが形成されている。
【００２０】
ゲート電極１６ａを挟んでキャパシタ２９ａと反対側の素子領域上にはコンタクト３１ａが形成され、ゲート電極１６ｂを挟んでキャパシタ２９ｂと反対側の素子領域上にはコンタクト３１ｄが形成されている。これらコンタクト３１ａ，３１ｄ上にはプレート線３２ｂ，３２ｃと同一レベルに配置された配線層３２ａ，３２ｄが形成されている。この配線層３２ａ，３２ｄ上にはコンタクト３４ａ，３４ｂが形成され、このコンタクト３４ａ，３４ｄ上にはＸ方向に延在するビット線３５が形成されている。
【００２１】
このような第１の実施形態では、２つのセル間のトランジスタＴｒｃをフィールドシールド領域として機能させるために、トランジスタＴｒｃのソース／ドレイン間の電圧が０．５Ｖ〜４Ｖ程度の時、トランジスタＴｒｃのゲート電極１６ｃにはサブスレショルド電流が１０−１０Ａ以下程度になるような電圧が印加されている。そして、このフィールドシールド領域を境界に、２つのセルが対称的な構造となるように配置されている。ここで、一方のセルはトランジスタＴｒａとキャパシタ２９ａとで構成され、トランジスタＴｒａにおけるゲート溝１４の側面及び底面領域がチャネルとして機能し、このセルはコンタクト３１ａ，３４ａ及び配線層３２ａを介してビット線３５につながっている。他方のセルはトランジスタＴｒｂとキャパシタ２９ｂとで構成され、トランジスタＴｒｂにおけるゲート溝１４の側面及び底面領域がチャネルとして機能し、このセルはコンタクト３１ｄ，３４ｂ及び配線層３２ｄを介してビット線３５につながっている。
【００２２】
上記第１の実施形態によれば、メモリセル部のトランジスタＴｒａ，Ｔｒｂを基板１１内に埋め込み、ゲート溝１４と素子分離用溝によって規定された島状のピラー領域を、キャパシタ２９ａ，２９ｂとソース／ドレインとの接続部として使う。これにより、キャパシタ２９ａ，２９ｂとソース／ドレインとを接続するコンタクトプラグや、キャパシタ２９ａ，２９ｂと基板１１間の層間絶縁膜を無くすことができる。このため、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄから基板１１までの深さを従来の約半分にすることが可能となり、ビット線３５に接続するコンタクトのアスペクト比を低減することができる。
【００２３】
また、フィールドシールド領域として機能するゲート１６ｃが埋め込まれた領域は、トランスファゲート１６ａ，１６ｂが埋め込まれた領域と同時に形成することができる上、合わせずれによるピラー領域の変動が無いので、フィールドシールド領域を容易に形成することができる。
【００２４】
［第２の実施形態］
第２の実施形態は、上記第１の実施形態の変形例であり、フィールドシールド領域として通常のＳＴＩ（Shallow Trench Isolation）構造の素子分離領域を採用したものである。
【００２５】
図２は、本発明の第２の実施形態に係る強誘電体記憶装置の斜視図を示す。図２に示すように、第２の実施形態において、第１の実施形態と異なる点は、２つのセル間に素子分離用溝をＹ方向に形成し、この素子分離用溝を素子分離絶縁膜１３で埋め込み、これをフィールドシールド領域として機能させている点である。このＹ方向に延在する素子分離用溝は、Ｘ方向に延在する素子分離用溝と同程度の深さで同時に形成すればよい。
【００２６】
上記第２の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、フィールドシールド領域として通常の素子分離領域を採用することで、第１の実施形態のようにフィールドシールド領域として機能させるためにトランジスタＴｒｃを制御する必要がないため、安定したフィールドシールド領域を実現できる。
【００２７】
［第３の実施形態］
第３の実施形態は、上記第１の実施形態の変形例であり、ＴＣ並列ユニット直列接続型のセル構造を採用したものである。ここで、ＴＣ並列ユニット直列接続型のセル構造とは、メモリセルトランジスタ（Ｔ）のソース／ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続したセル構造のことをいう。
【００２８】
図３は、本発明の第３の実施形態に係る強誘電体記憶装置の斜視図を示す。尚、ここでは、４ビット単位のセル構造を示したが、８乃至１６ビット単位等のセル構造に種々変更することは可能である。
【００２９】
図３に示すように、第３の実施形態において、第１の実施形態と異なる点は、ＴＣ並列ユニット直列接続型のセル構造である点である。具体的には次のような構造になっている。
【００３０】
第１のセルは、トランジスタＴｒａとキャパシタ２９ａとで構成されている。この第１のセルでは、トランジスタＴｒａのソース／ドレインの一方には、キャパシタ２９ａの下部電極２６が電気的に接続され、ソース／ドレインの他方には、コンタクト３１ｃ，３１ｂ及び配線３２ｂを介してキャパシタ２９ａの上部電極２８が電気的に接続されている。これにより、トランジスタＴｒａのソース／ドレインとキャパシタ２９ａの上部電極２８及び下部電極２６とが並列に接続されている。
【００３１】
第２のセルは、トランジスタＴｒｂとキャパシタ２９ｂとで構成されている。この第２のセルでは、トランジスタＴｒｂのソース／ドレインの一方には、キャパシタ２９ｂの下部電極２６が電気的に接続され、ソース／ドレインの他方には、コンタクト３１ｃ，３１ｄ及び配線３２ｂを介してキャパシタ２９ｂの上部電極２８が電気的に接続されている。これにより、トランジスタＴｒｂのソース／ドレインとキャパシタ２９ｂの上部電極２８及び下部電極２６とが並列に接続されている。
【００３２】
第３のセルは、トランジスタＴｒｃとキャパシタ２９ｃとで構成されている。この第３のセルでは、トランジスタＴｒｃのソース／ドレインの一方には、キャパシタ２９ｃの下部電極２６が電気的に接続され、ソース／ドレインの他方には、コンタクト３１ｆ，３１ｅ及び配線３２ｃを介してキャパシタ２９ｃの上部電極２８が電気的に接続されている。これにより、トランジスタＴｒｃのソース／ドレインとキャパシタ２９ｃの上部電極２８及び下部電極２６とが並列に接続されている。
【００３３】
第４のセルは、トランジスタＴｒｄとキャパシタ２９ｄとで構成されている。この第４のセルでは、トランジスタＴｒｄのソース／ドレインの一方には、キャパシタ２９ｄの下部電極２６が電気的に接続され、ソース／ドレインの他方には、コンタクト３１ｆ，３１ｇ及び配線３２ｃを介してキャパシタ２９ｄの上部電極２８が電気的に接続されている。これにより、トランジスタＴｒｄのソース／ドレインとキャパシタ２９ｄの上部電極２８及び下部電極２６とが並列に接続されている。
【００３４】
そして、第１及び第２のセルにおいては、トランジスタＴｒａ，Ｔｒｂと上部電極２８との接続部分を共有することで、第１及び第２のセルが直列に接続されている。また、第３及び第４のセルにおいては、トランジスタＴｒｃ，Ｔｒｄと上部電極２８との接続部分を共有することで、第３及び第４のセルが直列に接続されている。また、第２及び第３のセルにおいては、トランジスタＴｒｂ，Ｔｒｃ間に設けられたトランジスタＴｒｆのソース／ドレイン間の電圧が０．０１Ｖ〜０．０５Ｖ程度の時、トランジスタＴｒｆのゲート電極１６ｆに常にＯＮとなるような電圧（１０ｎＡ程度以上の電流が流れる電圧）を印加し、第２及び第３のセル間を導通させることで、第２及び第３のセルが直列に接続されている。
【００３５】
また、トランジスタＴｒａの左隣には、第１乃至第４のセルからなるブロックを選択するためのブロック選択トランジスタＴｒｅが配置されている。このトランジスタＴｒｅのソース／ドレインの一方は第１乃至第４のセルからなるブロックに接続され、ソース／ドレインの他方はコンタクト３１ａ，３４及び配線層３２ａを介してビット線３５に接続されている。
【００３６】
上記第３の実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。さらに、ＴＣ並列ユニット直列接続型構造にすることで、セル面積の縮小を図ることができる。
【００３７】
また、第２及び第３のセル間を導通させるために、常にオンとなる埋め込みトランジスタＴｒｆを設けている。従って、キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄを加工する際、キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄの両端下には埋め込み絶縁膜１７が存在するため、基板１１がえぐれてしまうことを防止できる。
【００３８】
［第４の実施形態］
第４の実施形態は、第３の実施形態の変形例であり、第２及び第３のセル間を導通させるために、常にオンとなる埋め込みトランジスタを設けずに、第２の及び第３のセルキャパシタ下の拡散層を一続きに連続させたものである。
【００３９】
図４は、本発明の第４の実施形態に係る強誘電体記憶装置の斜視図を示す。図４に示すように、第４の実施形態において、第３の実施形態と異なる点は、キャパシタ２９ｂ、２９ｃ下の拡散層１８，２３を一続きに連続させて、第２及び第３のセル間を導通させることで、第２及び第３のセルを直列に接続している点である。
【００４０】
上記第４の実施形態によれば、上記第３の実施形態と同様の効果を得ることができる。さらに、導通領域として通常の拡散領域を採用することで、第３の実施形態のように導通領域として機能させるためにトランジスタＴｒｃを制御する必要がないため、安定した導通領域を実現できる。
【００４１】
［第５の実施形態］
第５の実施形態は、メモリセル部と制御回路部とを示したものであり、メモリセル部は上記第１の実施形態の構造を適用し、制御回路部は通常の平面トランジスタを適用したものである。
【００４２】
図５は、本発明の第５の実施形態に係る強誘電体記憶装置の断面図を示す。図５に示すように、制御回路部は、半導体基板１１上にゲート絶縁膜１９を介してゲート電極２０が形成されている。このゲート電極２０の側面にはスペーサ２２が形成され、ゲート電極２０の両側には拡散層２１，２３が形成されている。この拡散層２１，２３にはコンタクト３１ｅ，３１ｆが接続され、このコンタクト３１ｅ，３１ｆにはメモリセル部の配線層３２ａ，３２ｂ，３２ｃ，３２ｄと同一レベルに配置された配線層３２ｅ，３２ｆが接続されている。また、メモリセル部のビット線３５ａと同一レベルに配線層３５ｂが配置されている。尚、メモリセル部は第１の実施形態と同様の構造であるため説明は省略する。
【００４３】
このような構造では、メモリセル部における第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄから基板１１までの深さを浅くすることができる。このため、基板１１と第１の配線層３２ａ，３２ｄを接続するコンタクト３１ａ，３１ｄの高さ（第１の配線層下の層間絶縁膜の膜厚）をＸ１、２次元キャパシタ２９ａ，２９ｂの膜厚をＹ１、制御回路におけるゲート電極２０の高さをＺ１とした場合、次の式（１），（２）の関係が成り立つ。尚、キャパシタ２９ａ，２９ｂの膜厚Ｙ１は、下部電極２６の下界面から強誘電体膜２７に接している上部電極２８の１層目の膜の上界面までの膜厚とする。
【００４４】
Ｘ１≦２．５Ｙ１…（１）
Ｘ１≦６Ｚ１…（２）
図６乃至図１５は、本発明の第５の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第５の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【００４５】
まず、図６に示すように、例えばＰ型の半導体基板（例えばシリコン基板）１１上に、例えばＳｉＮ等からなるストッパー絶縁膜１２が堆積される。次に、半導体基板１１内に素子分離溝が形成され、この素子分離用溝内に例えばＴＥＯＳ（Tetra Ethyl Ortho Silicate）等の素子分離絶縁膜１３が埋め込まれる。その後、ストッパー絶縁膜１２の上面が露出するまで、素子分離絶縁膜１３がＣＭＰ（Chemical Mechanical Polish）で平坦化される。これにより、半導体基板１１内にＳＴＩ構造の素子分離領域が形成される。尚、図６の断面図には示されていないが、メモリセル部においても素子分離領域は形成されている。
【００４６】
次に、図７に示すように、メモリセル部において、半導体基板１１内に埋め込みトランジスタ用のゲート溝１４が形成される。次に、ゲート溝１４内の底面及び側面にゲート酸化膜１５が形成され、その後、例えば多結晶シリコン等の導電性のゲート電極材がゲート溝１４内に堆積される。次に、ストッパー絶縁膜１２の上面が露出するまで、ゲート電極材がＣＭＰで平坦化される。次に、ＲＩＥ（Reactive Ion Etching）のような異方性エッチング又はＣＤＥ（Chemical Dry Etching）のような等方性エッチングにより、ゲート電極材及びゲート酸化膜１５がゲート溝１４内にリセスされる。これにより、半導体基板１１の上面より低い位置に上面が位置するゲート電極１６ａ，１６ｂ，１６ｃが形成される。次に、ゲート溝１４内に例えばＴＥＯＳ膜等からなる埋め込み絶縁膜１７が堆積され、この埋め込み絶縁膜１７がＣＭＰで平坦化され、ストッパー絶縁膜１２の上面が露出される。その後、燐酸処理やＣＤＥ法で、ストッパー絶縁膜１２が除去される。
【００４７】
次に、図８に示すように、半導体基板１１の表面にダミーゲート絶縁膜（図示せず）が形成された後、メモリセル部における素子領域にｎ−型の低濃度拡散層１８が形成される。次に、ダミーゲート絶縁膜を除去した後、半導体基板１１の表面にゲート酸化膜１９が形成される。次に、例えば多結晶シリコン等からなるゲート電極材が堆積され、このゲート電極材がリソグラフィ法でパターンニングされることで、制御回路部にゲート電極２０が形成される。
【００４８】
次に、図９に示すように、制御回路部において、半導体基板１１の表面にｎ−型の低濃度拡散層２１が形成された後、ゲート電極２０の側面にスペーサ２２が形成される。次に、制御回路部及びメモリセル部の両方において、半導体基板１１の表面にｎ＋型の高濃度拡散層２３が形成される。これにより、トランジスタＴｒａ，Ｔｒｂ，Ｔｒｃ，Ｔｒｄが形成される。その後、メモリセル部及び制御回路部に、例えばＳｉＮ膜、アルミナ、チタニア等からなる層間膜２４が堆積され、この層間膜２４上に例えばＴＥＯＳ、ＢＰＳＧ（Boron Phosphorous Silicate Glass）、ＳＯＧ（Spin On Glass）等からなる層間膜２５が堆積される。
【００４９】
尚、層間膜２４を堆積する前に、メモリセル部及び制御回路部の拡散層２３や制御回路部のゲート電極２０上に、例えばＮｉ、Ｔｉ、Ｃｏ等からなる金属シリサイド膜を自己整合的に形成してもよい。この場合、メモリセル部の拡散層２３上の金属シリサイド膜と制御回路部の拡散層２３上の金属シリサイド膜とは、同一の材料及び同一の膜厚で形成される。このようなシリサイド膜により、低抵抗化を実現できるだけでなく、メモリセル部においては、キャパシタの下部電極材料にシリコンが拡散するのを抑制し、コンタクトを良好にするという効果も得られる。
【００５０】
次に、図１０に示すように、メモリセル部のみ、層間膜２５が除去される。ここで、制御回路部に残された層間膜２５の端部は、できるだけ緩やかなテーパー形状をしている方が望ましいので、層間膜２５は、ＲＩＥのような異方性エッチングを用いて除去するよりも、ＨＦ、ＮＨ４Ｆ等によるウエットエッチングやＣＤＥのような等方性エッチングを用いて除去することが望ましい。
【００５１】
次に、図１１に示すように、メモリセル部のみ層間膜２４が除去され、メモリセル部のゲート酸化膜１９及び埋め込み絶縁膜１７の上面が露出される。ここで、層間膜２４は、ＲＩＥのような異方性エッチングを用いて除去してもよいが、燐酸やＣＤＥ法を用いて除去する方が望ましい。
【００５２】
次に、図１２に示すように、酸化膜系の薄い絶縁膜（図示せず）が堆積され、キャパシタが搭載される位置のゲート酸化膜１９が露出するように、絶縁膜がリソグラフィでパターニングされる。そして、このパターニングされた絶縁膜をマスクとして、キャパシタが搭載される位置のゲート酸化膜１９が除去される。尚、ゲート酸化膜１９は、必ずしも部分的に除去する必要はなく、メモリセル部の全部を除去してもよい。
【００５３】
次に、スパッタ、塗布法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により、下部電極２６、強誘電体膜２７、上部電極２８が順に形成される。ここで、下部電極２６としては、例えば、Ｉｒ、ＩｒＯ２や、ＩｒとＰｔとの積層膜、ＩｒＯ２とＰｔとの積層膜等があげられる。強誘電体膜２７としては、例えば、ＰＺＴ、ＳＢＴ、ＢＬＴ膜などがあげられる。上部電極２８としては、例えば、Ｐｔ、ＩｒＯ２、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ２、ＳｒＲｕＯの積層膜があげられる。尚、下部電極２６としてＩｒを含む材料を用いた場合は、下部電極２６の下に例えばＴｉＮ，ＴｉＡｌＮ等からなる酸素バリア膜を設ける方が望ましい。
【００５４】
次に、図１３に示すように、リソグラフィ及びＲＩＥにより下部電極２６、強誘電体膜２７及び上部電極２８がパターニングされ、メモリセル部に強誘電体キャパシタ２９ａ，２９ｂが形成される。この際、パターニング時のマスク材としては、レジストを用いてもよいが、高温処理を考慮すると、酸化系の膜（アルミナ）、ＴｉＮ膜、ＴｉＡｌＮ膜等を用いるのが望ましい。尚、キャパシタ２９ａ，２９ｂの上面と層間膜２５の上面とがほぼ等しい高さ（±１５００Å程度）になるように調整しておくことが望ましい。
【００５５】
次に、図１４に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０が堆積され、この層間絶縁膜３０がＣＭＰで平坦化される。
【００５６】
次に、図１５に示すように、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成され、拡散層２３に接続するコンタクト３１ａ，３１ｄ，３１ｅ，３１ｆが形成され、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。ここで、キャパシタ２９ａ，２９ｂに接続する第１の配線層３２ｂ，３２ｃは、プレート線として機能する。
【００５７】
次に、図５に示すように、層間絶縁膜３０上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。ここで、メモリセル部における第２の配線層３５ａは、ビット線として機能する。尚、その後、第３、第４の配線層を形成してもよく、各種配線はＡｌやＣｕのどちらでもよい。
【００５８】
上記第５の実施形態によれば、上記第１の実施形態における効果が得られるだけでなく、さらに次のような効果も得ることができる。
【００５９】
第５の実施形態では、メモリセル部は埋め込みトランジスタＴｒａ，Ｔｒｂを形成し、制御回路部は通常の平面トランジスタＴｒｄを形成している。これにより、高い信頼性や電流駆動能力を要求される制御回路部は従来と何ら変わるところ無く十分な信頼性等を確保することができる。
【００６０】
また、メモリセル部のゲート電極１６ａ，１６ｂを基板１１内に埋め込み、キャパシタ２９ａ，２９ｂと基板１１間の層間膜をなくすことで、メモリセル部のキャパシタ２９ａ，２９ｂによる段差と制御回路部のゲート電極２０による段差とをほぼ同じにすることができる。このため、制御回路部にダミーパターンを設けなくても、メモリセル部におけるキャパシタ２９ａ，２９ｂ上の層間絶縁膜３０の平坦化工程と、制御回路部におけるゲート電極２０上の層間絶縁膜３０の平坦化工程とを同時に容易に行うことができる。
【００６１】
また、図１０の工程において、メモリセル部の層間膜２５を等方性エッチングで除去することで、制御回路部に残された層間膜２５の端部をなだらかなテーパー形状にすることができる。このように、層間膜２５の端部をなだらかなテーパー形状にすることで、図１３のキャパシタの加工時、オーバーエッチング量を抑制することができ、キャパシタの加工が容易になる。
【００６２】
また、キャパシタ２９ａ，２９ｂの上面と層間膜２５の上面とがほぼ等しい高さにすることで、その後、層間絶縁膜３０を研磨する際に、メモリセル部と制御回路部のどちらも同じ高さの突起が同様の密度で存在するため、研磨後の平坦性が良好となる。
【００６３】
尚、メモリセル部は、上記第１の実施形態の構造に限定されず、その他の実施形態の構造を適用することも勿論可能である。
【００６４】
［第６の実施形態］
第６の実施形態は、上記第５実施形態の２次元キャパシタを３次元キャパシタに変形した例である。
【００６５】
図１６は、本発明の第６の実施形態に係る強誘電体記憶装置の断面図を示す。図１６に示すように、第６の実施形態において、上記第５の実施形態と異なる点は、強誘電体キャパシタ２９ａ，２９ｂが３次元キャパシタ構造になっている点である。つまり、下部電極２６の上面及び側面に強誘電体膜２７が形成され、この強誘電体膜２７の上面及び側面に上部電極２８が形成されることで、強誘電体膜２７及び上部電極２８がＸＹＺ方向に延在している。
【００６６】
このような構造では、メモリセル部における第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄから基板１１までの深さを浅くすることができる。このため、基板１１と第１の配線層３２ａ，３２ｄを接続するコンタクト３１ａ，３１ｄの高さ（第１の配線層下の層間絶縁膜の膜厚）をＸ２、３次元キャパシタ２９ａ，２９ｂの膜厚をＹ２、制御回路におけるゲート電極２０の高さをＺ２とした場合、次の式（３），（４）の関係が成り立つ。
【００６７】
Ｘ２≦１．６Ｙ２…（３）
Ｘ２≦９Ｚ２…（４）
図１７乃至図２２は、本発明の第６の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第６の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【００６８】
まず、図６乃至図１１に示すように、第５の実施形態同様、メモリセル部のみ、層間膜２４，２５が除去される。その後、キャパシタが搭載される位置のゲート酸化膜１９が除去される。尚、ゲート酸化膜１９は、必ずしも部分的に除去する必要はなく、メモリセル部の全部を除去してもよい。
【００６９】
次に、図１７に示すように、メモリセル部及び制御回路部に、下部電極２６が形成される。ここで、下部電極２６の材料としては、Ｉｒ、ＩｒＯ２や、ＩｒとＰｔとの積層膜、ＩｒＯ２とＰｔとの積層膜等があげられる。尚、下部電極２６の下にＴｉＮ，ＴｉＡｌＮ等からなる酸素バリア膜を設けてもよい。
【００７０】
次に、図１８に示すように、下部電極２６上に例えば酸化膜，ＴｉＮ膜，ＴｉＡｌＮ膜等からなるマスク材（図示せず）が形成されてパターニングされる。このパターニングされたマスク材を用いて、下部電極２６がＲＩＥで加工される。これにより、メモリセル部に、通常よりも厚い下部電極２６が形成される。その後、マスク材は除去される。尚、下部電極２６の下に酸素バリア膜を設けた場合は、バリア膜の上面で下部電極２６のエッチングを一旦ストップさせた後、酸素バリア膜をＲＩＥでエッチングすることが望ましい。
【００７１】
次に、図１９に示すように、拡散バリア膜（図示せず），強誘電体膜２７，上部電極２８が順に堆積される。ここで、拡散バリア膜としては、ＴｉＡｌＮ、Ｉｒ、ＩｒＯ２、ＳｒＲｕＯなどがあげられる。強誘電体膜２７としては、ＰＺＴ、ＳＢＴ、ＢＬＴ膜などがあげられる。上部電極２８としては、Ｐｔ、ＩｒＯ２、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ２、ＳｒＲｕＯの積層膜があげられる。尚、拡散バリア膜は、必須ではないが、特にＰＺＴで強誘電体膜２７が形成されている場合は、この強誘電体膜２７のＰｂが下部電極２６へ拡散することを防ぐために、設ける方が望ましい。
【００７２】
次に、図２０に示すように、上部電極２８上に例えば酸化膜，ＴｉＮ膜，ＴｉＡｌＮ膜等からなるマスク材（図示せず）が形成されてパターニングされる。このパターニングされたマスク材を用いて、拡散バリア膜（図示せず），強誘電体膜２７，上部電極２８がＲＩＥで加工される。これにより、メモリセル部に３次元強誘電体キャパシタ２９ａ，２９ｂが形成される。その後、マスク材は除去される。
【００７３】
次に、図２１に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０が堆積され、この層間絶縁膜３０がＣＭＰで平坦化される。
【００７４】
次に、図２２に示すように、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成され、拡散層２３に接続するコンタクト３１ａ，３１ｄ，３１ｅ，３１ｆが形成され、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。
【００７５】
次に、図１６に示すように、層間絶縁膜３０上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。
【００７６】
上記第６の実施形態によれば、上記第５の実施形態と同様の効果を得ることができる。さらに、３次元キャパシタを用いることで、キャパシタ容量を増大できるという効果も得られる。
【００７７】
［第７の実施形態］
第７の実施形態は、上記第６の実施形態における３次元キャパシタの形状を変形させたものである。
【００７８】
図２３は、本発明の第７の実施形態に係る強誘電体記憶装置の断面図を示す。図２３に示すように、第７の実施形態において、上記第６の実施形態と異なる点は、３次元キャパシタ２９ａ，２９ｂの形状である。つまり、第６の実施形態では、強誘電体膜２７及び上部電極２８をＸＹＺ方向に延在させているのに対し、第７の実施形態では、下部電極２６及び強誘電体膜２７をＸＹＺ方向に延在させている。
【００７９】
尚、第７の実施形態においても、第６の実施形態と同様に、上記式（３），（４）の関係を満たした構造になっている。
【００８０】
図２４乃至図３３は、本発明の第７の実施形態の第１の製造方法による製造工程の断面図を示す。以下に、第７の実施形態に係る強誘電体記憶装置の第１の製造方法について説明する。
【００８１】
まず、図６乃至図８に示すように、第５の実施形態同様、メモリセル部に埋め込みゲート電極１４が形成された後、制御回路部にゲート電極２０が形成される。
【００８２】
次に、図２４に示すように、制御回路部において、半導体基板１１の表面にｎ−型の低濃度拡散層２１が形成された後、ゲート電極２０の側面にゲートスペーサー２２が形成される。次に、制御回路部及びメモリセル部の両方において、ｎ＋型の高濃度拡散層２３が形成される。これにより、トランジスタＴｒａ，Ｔｒｂ，Ｔｒｃ，Ｔｒｄが形成される。次に、メモリセル部及び制御回路部に例えばＳｉＮ膜、アルミナ、チタニア等からなる層間膜２４が形成され、この層間膜２４上に例えばＢＰＳＧ、ＴＥＯＳ、ＳＯＧ等からなる絶縁膜４０が形成される。
【００８３】
次に、図２５に示すように、絶縁膜４０がパターニングされ、メモリセル部に所定の密度で絶縁膜４０からなるダミーパターンが形成される。ここで、メモリセル部のダミーパターンの高さと制御回路部のゲート電極２０の高さ（厳密には層間膜２４の上面の高さ）とをほぼ等しくするために、絶縁膜４０の堆積膜厚を調整することが望ましい。尚、このダミーパターンは、必ずしも設ける必要はないが、後のＣＭＰ時におけるメモリセル部のディッシングを防止するためには、設ける方が望ましい。但し、以下の工程においては、ダミーパターンの図示は省略する。
【００８４】
次に、図２６に示すように、層間膜２４上に例えばＢＰＳＧ、ＴＥＯＳ、ＳＯＧ等からなる層間膜４１が形成され、この層間膜４１上に例えばアルミナ等からなる拡散防止膜４２が形成される。この拡散防止膜４２は、強誘電体膜２７を構成するＰＺＴやＳＢＴの不純物が、強誘電体膜２７から基板１１に拡散することを防止する膜であり、特に、ＰＺＴの場合のＰｂが拡散することを防止するものである。
【００８５】
次に、図２７に示すように、層間膜２４，４１及び拡散防止膜４２がＲＩＥで選択的に除去され、キャパシタ溝４３が形成される。この際、層間膜２４の上面で一旦エッチングをストップした後、層間膜２４をエッチングすることが望ましい。次に、キャパシタが搭載される位置のゲート酸化膜１９が除去される。
【００８６】
次に、図２８に示すように、キャパシタ溝４３内及び拡散防止膜４２上に、下部電極２６が形成される。この下部電極２６としては、例えば、Ｉｒ、ＩｒＯ２や、ＩｒとＰｔとの積層膜、ＩｒＯ２とＰｔとの積層膜等があげられる。尚、下部電極２６の下にＴｉＮ，ＴｉＡｌＮ等からなる酸素バリア膜を設ける方が望ましい。
【００８７】
次に、図２９に示すように、下部電極２６上に埋め込み材４４が形成される。この埋め込み材４４としては、例えば、レジスト、ＳＯＧ、Ｐ（リン）やＢ（ボロン）がドープされたＳＯＧ、ＴＥＯＳ、Ｐ（リン）やＢ（ボロン）がドープされたＴＥＯＳ等があげられる。次に、拡散防止膜４２上の下部電極２６が露出するまで、埋め込み材４４がＣＭＰで平坦化される。ここで、埋め込み材４４がＳＯＧやレジストで形成された場合は、このＣＭＰの工程は省略することが可能である。次に、キャパシタ溝４３内の埋め込み材４４の上部がＲＩＥで除去される。
【００８８】
次に、図３０に示すように、下部電極２６がエッチバックされる。これにより、メモリセル部では、キャパシタ溝４３毎（セル毎）に下部電極２６が分断され、制御回路部では、下部電極２６は全て除去される。この際、拡散防止膜４２が残るようにエッチバックを制御することが望ましい。また、キャパシタ溝４３内の下部電極２６上には埋め込み材４４が存在するため、埋め込み材４４の上部が除去されるだけで、キャパシタ溝４３内の下部電極２６が除去されることを防ぐことができる。
【００８９】
次に、図３１に示すように、例えばＭＯＣＶＤ法を用いて、強誘電体膜２７、上部電極２８が順に堆積される。強誘電体膜２７としては、例えば、ＰＺＴ、ＳＢＴ、ＢＬＴ膜などがあげられる。上部電極２８としては、例えば、Ｐｔ、ＩｒＯ２、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ２、ＳｒＲｕＯの積層膜があげられる。
【００９０】
次に、図３２に示すように、強誘電体膜２７が露出するまで上部電極２８がエッチバックで除去された後、拡散防止膜４２が露出するまで強誘電体膜２７がエッチバックで除去される。これにより、キャパシタ溝４３内に強誘電体キャパシタ２９ａ，２９ｂが形成される。
【００９１】
次に、図３３に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０が堆積され、この層間絶縁膜３０がＣＭＰで平坦化される。次に、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成され、拡散層２３に接続するコンタクト３１ａ，３１ｄ，３１ｅ，３１ｆが形成され、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。
【００９２】
次に、図２３に示すように、層間絶縁膜３０上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。
【００９３】
図３４乃至図３８は、本発明の第７の実施形態の第２の製造方法による製造工程の断面図を示す。以下に、第７の実施形態に係る強誘電体記憶装置の第２の製造方法について説明する。
【００９４】
まず、図６乃至図８、図２４乃至図３０の工程を経た後、図３４に示すように、例えばＭＯＣＶＤ法を用いて、強誘電体膜２７、上部電極２８が順に堆積される。強誘電体膜２７としては、例えば、ＰＺＴ、ＳＢＴ、ＢＬＴ膜などがあげられる。上部電極２８としては、例えば、Ｐｔ、ＩｒＯ２、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ２、ＳｒＲｕＯの積層膜があげられる。
【００９５】
次に、図３５に示すように、上部電極２８上に例えば酸化膜，ＴｉＮ膜，ＴｉＡｌＮ膜等からなるマスク材４５が形成されてパターニングされる。
【００９６】
次に、図３６に示すように、上部電極２８及び強誘電体膜２７がＲＩＥでエッチングされ、上部電極２８及び強誘電体膜２７がキャパシタ溝４３毎に分断される。この際、マスク材４５を用いて上部電極２８が確実に残るようにエッチングする。そして、このエッチング時の条件としては、マスク材４５が無くなり、上部電極２８の高さを減らす程度が望ましい。
【００９７】
尚、図３４の工程を下部電極２６のリセス処理なしで行うことも可能であり、この場合は、図３６の工程時に、下部電極２６を上部電極２８及び強誘電体膜２７と同時に除去すればよい。
【００９８】
次に、図３７に示すように、上部電極２８の上部がＲＩＥで除去される。ここで、上部電極２８による段差は、５００Å程度に低減することが望ましい。このようにして、キャパシタ溝４３内に強誘電体キャパシタ２９ａ，２９ｂが形成される。
【００９９】
次に、図３８に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０が堆積され、この層間絶縁膜３０がＣＭＰで平坦化される。次に、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成され、拡散層２３に接続するコンタクト３１ａ，３１ｄ，３１ｅ，３１ｆが形成され、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。
【０１００】
次に、図２３に示すように、層間絶縁膜３０上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。
【０１０１】
尚、上記第１及び第２の製造方法の説明中に用いた図において、キャパシタ２９ａ，２９ｂの上面部分の構造が図２３のその部分の構造と多少異なっているが、理想的には図２３のような構造になるようにプロセスを調整することが望ましい。
【０１０２】
上記第７の実施形態によれば、上記第５の実施形態と同様の効果を得ることができる。さらに、３次元キャパシタを用いることで、キャパシタ容量を増大できるという効果も得られる。
【０１０３】
［第８の実施形態］
第８の実施形態は、上記第６の実施形態において、ビット線とトランジスタとの接続構造を変形させたものである。
【０１０４】
図３９は、本発明の第８の実施形態に係る強誘電体記憶装置の断面図を示す。図３９に示すように、第８の実施形態において、上記図１６の第６の実施形態と異なる点は、ビット線３５ａとトランジスタＴｒａ，Ｔｒｂのソース／ドレインとを、キャパシタ２９ｃ，２９ｄの下部電極２６を介して接続している点である。具体的には次のような構造になっている。
【０１０５】
トランジスタＴｒａの両側に位置する拡散層２３上には、セルキャパシタ２９ａと、このセルキャパシタ２９ａと同構造のコンタクト用のキャパシタ２９ｃとが配置されている。同様に、トランジスタＴｒｂの両側に位置する拡散層２３上には、セルキャパシタ２９ｂと、このセルキャパシタ２９ｂと同構造のコンタクト用のキャパシタ２９ｄとが配置されている。そして、コンタクト用のキャパシタ２９ｃ，２９ｄの下部電極２６に、上部電極２８及び強誘電体膜２７を貫通するコンタクト３１ａ，３１ｄが接続されている。このようにして、トランジスタＴｒａ，Ｔｒｂのソース／ドレインは、キャパシタ２９ｃ，２９ｄの下部電極２６、コンタクト３１ａ，３１ｄ，３４ａ，３４ｂ及び配線３２ａ，３２ｄを介して、ビット線３５ａに接続されている。
【０１０６】
尚、第８の実施形態においても、上記式（３），（４）の関係を満たした構造になっている。
【０１０７】
図４０乃至図４６は、本発明の第８の実施形態に係る強誘電体記憶装置の製造工程の断面図を示す。以下に、第８の実施形態に係る強誘電体記憶装置の製造方法について説明する。
【０１０８】
まず、図６乃至図１１に示すように、第５の実施形態同様、メモリセル部のみ、層間膜２４，２５が除去される。その後、キャパシタが搭載される位置のゲート酸化膜１９が除去される。尚、ゲート酸化膜１９は、必ずしも部分的に除去する必要はなく、メモリセル部の全部を除去してもよい。
【０１０９】
次に、図４０に示すように、メモリセル部及び制御回路部に、下部電極２６が形成される。ここで、下部電極２６の材料としては、Ｉｒ、ＩｒＯ２や、ＩｒとＰｔとの積層膜、ＩｒＯ２とＰｔとの積層膜等があげられる。尚、下部電極２６の下にＴｉＮ，ＴｉＡｌＮ等からなる酸素バリア膜を設けてもよい。
【０１１０】
次に、図４１に示すように、下部電極２６上に例えば酸化膜，ＴｉＮ膜，ＴｉＡｌＮ膜等からなるマスク材（図示せず）が形成されてパターニングされる。このパターニングされたマスク材を用いて、下部電極２６がＲＩＥで加工される。これにより、メモリセル部に、通常よりも厚い下部電極２６が形成される。その後、マスク材は除去される。尚、下部電極２６の下に酸素バリア膜を設けた場合は、バリア膜の上面で下部電極２６のエッチングを一旦ストップさせた後、酸素バリア膜をＲＩＥでエッチングすることが望ましい。
【０１１１】
次に、図４２に示すように、拡散バリア膜（図示せず），強誘電体膜２７，上部電極２８が順に堆積される。ここで、拡散バリア膜としては、ＴｉＡｌＮ、Ｉｒ、ＩｒＯ２、ＳｒＲｕＯなどがあげられる。強誘電体膜２７としては、ＰＺＴ、ＳＢＴ、ＢＬＴ膜などがあげられる。上部電極２８としては、Ｐｔ、ＩｒＯ２、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ２、ＳｒＲｕＯの積層膜があげられる。尚、拡散バリア膜は、必須ではないが、特にＰＺＴで強誘電体膜２７が形成されている場合は、この強誘電体膜２７のＰｂが下部電極２６へ拡散することを防ぐために、設ける方が望ましい。
【０１１２】
次に、上部電極２８上に例えば酸化膜，ＴｉＮ膜，ＴｉＡｌＮ膜等からなるマスク材（図示せず）が形成されてパターニングされる。このパターニングされたマスク材を用いて、拡散バリア膜（図示せず），強誘電体膜２７，上部電極２８がＲＩＥで加工される。これにより、メモリセル部に３次元強誘電体キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄが形成される。その後、マスク材は除去される。
【０１１３】
次に、図４３に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０ａが堆積され、この層間絶縁膜３０ａがＣＭＰで平坦化される。次に、メモリセル部において、上部電極２８を露出するコンタクトホール３１ｂ’，３１ｃ’が形成される。
【０１１４】
次に、図４４に示すように、メモリセル部において、下部電極２６を露出するコンタクトホール３１ａ’，３１ｄ’が形成される。
【０１１５】
次に、図４５に示すように、制御回路部において、コンタクトホール３２ｅ’，３２ｆ’が形成される。次に、コンタクトホール３１ａ’，３１ｂ’，３１ｃ’，３１ｄ’内に金属材が埋め込まれ、この金属材の上面が平坦化される。これにより、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成される。ここで、メモリセル部のコンタクト３１ａ，３１ｂ，３１ｃ，３１ｄは、ＡｌやＷで形成することが望ましく、この場合、ＡｌやＷの下部にＴｉＮやＴｉＡｌＮ等の水素バリア膜を設ける方が望ましい。次に、コンタクトホール３１ｅ’，３１ｆ’内に金属材が埋め込まれ、この金属材の上面が平坦化される。これにより、拡散層２３に接続するコンタクト３１ｅ，３１ｆが形成される。
【０１１６】
次に、図４６に示すように、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。
【０１１７】
次に、図３９に示すように、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆの周囲に層間絶縁膜３０ｂが埋め込まれる。次に、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆ及び層間絶縁膜３０ｂ上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。
【０１１８】
上記第８の実施形態によれば、上記第６の実施形態と同様の効果を得ることができるだけでなく、さらに、ビット線３５ａとトランジスタＴｒａ，Ｔｒｂのソース／ドレインとを接続するためのキャパシタ２９ｃ，２９ｄを設けることで、次のような効果も得ることができる。
【０１１９】
下部電極２６を加工する際、基板１１が露出しないため、オーバーエッチングによって基板１１がえぐれてしまうことを防止できる。また、キャパシタ２９ａ，２９ｂのコンタクトホールの３１ｂ’，３１ｃ’を形成する際、キャパシタ２９ａ，２９ｂはＲＩＥによるダメージを受けるが、このダメージを回復する酸素雰囲気の回復アニールを行うことが可能となるため、より信頼性の高いキャパシタ２９ａ，２９ｂを形成できる。
【０１２０】
尚、第８の実施形態において、３次元キャパシタの代わりに、２次元キャパシタを用いることも可能である。
【０１２１】
［第９の実施形態］
第９の実施形態は、上記第７の実施形態において、ビット線とトランジスタとの接続構造を変形させたものである。
【０１２２】
（第１の構造）
図４７は、本発明の第９の実施形態に係る強誘電体記憶装置の第１の構造の断面図を示す。図４７に示すように、第９の実施形態の第１の構造において、上記図２３の第７の実施形態と異なる点は、ビット線３５ａとトランジスタＴｒａ，Ｔｒｂのソース／ドレインとを、キャパシタ２９ｃ，２９ｄの下部電極２６を介して接続している点である。具体的には次のような構造になっている。
【０１２３】
トランジスタＴｒａの両側に位置する拡散層２３上には、セルキャパシタ２９ａと、このセルキャパシタ２９ａと同構造のコンタクト用のキャパシタ２９ｃとが配置されている。同様に、トランジスタＴｒｂの両側に位置する拡散層２３上には、セルキャパシタ２９ｂと、このセルキャパシタ２９ｂと同構造のコンタクト用のキャパシタ２９ｄとが配置されている。そして、コンタクト用のキャパシタ２９ｃ，２９ｄの下部電極２６に、上部電極２８及び強誘電体膜２７を貫通するコンタクト３１ａ，３１ｄが接続されている。このようにして、トランジスタＴｒａ，Ｔｒｂソース／ドレインは、キャパシタ２９ｃ，２９ｄの下部電極２６、コンタクト３１ａ，３１ｄ，３４ａ，３４ｂ及び配線３２ａ，３２ｄを介して、ビット線３５ａに接続されている。
【０１２４】
尚、第９の実施形態の第１の構造においても、上記式（３），（４）の関係を満たした構造になっている。
【０１２５】
図４８乃至図５７は、本発明の第９の実施形態の第１の構造による製造工程の断面図を示す。以下に、第９の実施形態の第１の構造の製造方法について説明する。
【０１２６】
まず、図６乃至図８に示すように、第５の実施形態同様、メモリセル部に埋め込みゲート電極１４が形成された後、制御回路部にゲート電極２０が形成される。
【０１２７】
次に、図２４乃至図２６に示すように、第７の実施形態同様、層間膜２４，４１、拡散防止膜４２が形成される。
【０１２８】
次に、図４８に示すように、層間膜２４，４１及び拡散防止膜４２がＲＩＥで選択的に除去され、キャパシタ溝４３が形成される。この際、層間膜２４の上面で一旦エッチングをストップした後、層間膜２４をエッチングすることが望ましい。次に、キャパシタが搭載される位置のゲート酸化膜１９が除去される。
【０１２９】
次に、図４９に示すように、キャパシタ溝４３内及び拡散防止膜４２上に、下部電極２６が形成される。この下部電極２６としては、例えば、Ｉｒ、ＩｒＯ２や、ＩｒとＰｔとの積層膜、ＩｒＯ２とＰｔとの積層膜等があげられる。尚、下部電極２６の下にＴｉＮ，ＴｉＡｌＮ等からなる酸素バリア膜を設ける方が望ましい。
【０１３０】
次に、図５０に示すように、下部電極２６上に埋め込み材４４が形成される。この埋め込み材４４としては、例えば、レジスト、ＳＯＧ、Ｐ（リン）やＢ（ボロン）がドープされたＳＯＧ、ＴＥＯＳ、Ｐ（リン）やＢ（ボロン）がドープされたＴＥＯＳ等があげられる。次に、拡散防止膜４２上の下部電極２６が露出するまで、埋め込み材４４がＣＭＰで平坦化される。ここで、埋め込み材４４がＳＯＧやレジストで形成された場合は、このＣＭＰの工程は省略することが可能である。次に、キャパシタ溝４３内の埋め込み材４４の上部がＲＩＥで除去される。
【０１３１】
次に、図５１に示すように、下部電極２６がエッチバックされる。これにより、メモリセル部では、キャパシタ溝４３毎（セル毎）に下部電極２６が分断され、制御回路部では、下部電極２６は全て除去される。この際、拡散防止膜４２が残るようにエッチバックを制御することが望ましい。また、キャパシタ溝４３内の下部電極２６上には埋め込み材４４が存在するため、埋め込み材４４の上部が除去されるだけで、キャパシタ溝４３内の下部電極２６が除去されることを防ぐことができる。
【０１３２】
次に、図５２に示すように、例えばＭＯＣＶＤ法を用いて、強誘電体膜２７、上部電極２８が順に堆積される。強誘電体膜２７としては、例えば、ＰＺＴ、ＳＢＴ、ＢＬＴ膜などがあげられる。上部電極２８としては、例えば、Ｐｔ、ＩｒＯ２、ＳｒＲｕＯや、これらＰｔ、ＩｒＯ２、ＳｒＲｕＯの積層膜があげられる。
【０１３３】
次に、図５３に示すように、強誘電体膜２７が露出するまで上部電極２８がエッチバックで除去された後、拡散防止膜４２が露出するまで強誘電体膜２７がエッチバックで除去される。これにより、キャパシタ溝４３内に強誘電体キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄが形成される。
【０１３４】
次に、図５４に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０ａが堆積され、この層間絶縁膜３０ａがＣＭＰで平坦化される。次に、レジスト（図示せず）を用いてメモリセル部の層間絶縁膜３０ａが加工され、この加工された層間絶縁膜３０ａを用いて上部電極２８が加工される。この上部電極２８の加工は強誘電体膜２７の上面で一旦止めて、その後、強誘電体膜２７を除去することが望ましい。これにより、メモリセル部において、下部電極２６を露出するコンタクトホール３１ａ’，３１ｄ’が形成される。
【０１３５】
次に、図５５に示すように、メモリセル部において、上部電極２８を露出するコンタクトホール３１ｂ’，３１ｃ’が形成される。
【０１３６】
次に、図５６に示すように、制御回路部において、コンタクトホール３２ｅ’，３２ｆ’が形成される。次に、コンタクトホール３１ａ’，３１ｂ’，３１ｃ’，３１ｄ’内に金属材が埋め込まれ、この金属材の上面が平坦化される。これにより、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成される。ここで、メモリセル部のコンタクト３１ａ，３１ｂ，３１ｃ，３１ｄは、ＡｌやＷで形成することが望ましく、この場合、ＡｌやＷの下部にＴｉＮやＴｉＡｌＮ等の水素バリア膜を設ける方が望ましい。次に、コンタクトホール３１ｅ’，３１ｆ’内に金属材が埋め込まれ、この金属材の上面が平坦化される。これにより、拡散層２３に接続するコンタクト３１ｅ，３１ｆが形成される。
【０１３７】
次に、図５７に示すように、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。
【０１３８】
次に、図４７に示すように、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆの周囲に層間絶縁膜３０ｂが埋め込まれる。次に、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆ及び層間絶縁膜３０ｂ上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。
【０１３９】
（第２の構造）
図５８は、本発明の第９の実施形態に係る強誘電体記憶装置の第２の構造の断面図を示す。図５８に示すように、第９の実施形態の第２の構造において、上記図４７の第９の実施形態の第１の構造と異なる点は、コンタクト用の下部電極２６の存在するキャパシタ溝４３内において、下部電極２６の内側面に強誘電体膜２７は存在するが、上部電極２８は存在しない点である。従って、コンタクト用の下部電極２６に接続するコンタクト３１ａ，３１ｄは、層間絶縁膜３０ａのみ貫通し、上部電極２８及び強誘電体膜２７は貫通しない。
【０１４０】
尚、第９の実施形態の第２の構造においても、上記式（３），（４）の関係を満たした構造になっている。
【０１４１】
図５９乃至図６４は、本発明の第９の実施形態の第２の構造による製造工程の断面図を示す。以下に、第９の実施形態に係る第２の構造の製造方法について説明する。
【０１４２】
まず、図６乃至図８、図２４乃至図２６、図４８乃至図５２の工程を経た後、図５９に示すように、上部電極２８上に例えば酸化膜，ＴｉＮ膜，ＴｉＡｌＮ膜等からなるマスク材４５が形成されてパターニングされる。
【０１４３】
次に、図６０に示すように、強誘電体膜２７をストッパーとして上部電極２８がＲＩＥでエッチングされることで、上部電極２８がキャパシタ溝４３毎に分断される。この際、マスク材４５を用いて上部電極２８が確実に残るようにエッチングする。そして、このエッチング時の条件としては、マスク材４５が無くなり、上部電極２８の高さを減らす程度が望ましい。
【０１４４】
次に、図６１に示すように、上部電極２８の材料が強誘電体膜２７の材料よりエッチングレートが早い条件で、上部電極２８の上部がリセスされた後、強誘電体膜２７の材料が上部電極２８の材料よりエッチングレートが早い条件で、強誘電体膜２７がエッチングされる。これにより、キャパシタ溝４３内に強誘電体キャパシタ２９ａ，２９ｂが形成されるとともに、コンタクト領域の下部電極２６上の強誘電体膜２７が除去される。
【０１４５】
次に、図６２に示すように、例えばＴＥＯＳやＳＯＧ等の層間絶縁膜３０ａが堆積され、この層間絶縁膜３０ａがＣＭＰで平坦化される。次に、ＲＩＥにより、下部電極２６を露出するコンタクトホール３１ａ’，３１ｄ’と、上部電極２８を露出するコンタクトホール３１ｂ’，３１ｃ’とが形成される。尚、このＲＩＥ工程では、層間絶縁膜３０ａが下部電極材及び上部電極材に対して十分にエッチング選択比がとれることが望ましいが、一般に酸化膜系のＲＩＥの場合、メタルのエッチングレートは極端に遅いことが多く、特殊な条件は必要ないと考えられる。
【０１４６】
次に、図６３に示すように、制御回路部において、コンタクトホール３２ｅ’，３２ｆ’が形成される。次に、コンタクトホール３１ａ’，３１ｂ’，３１ｃ’，３１ｄ’内にＡｌやＷ等からなる金属材が埋め込まれ、この金属材の上面が平坦化される。これにより、上部電極２８に接続するコンタクト３１ｂ，３１ｃが形成され、下部電極２６に接続するコンタクト３１ａ，３１ｄが形成される。その後、コンタクトホール３２ｅ’，３２ｆ’内に金属材が埋め込まれ、この金属材の上面が平坦化される。これにより、拡散層２３に接続するコンタクト３１ｅ，３１ｆが形成される。
【０１４７】
次に、図６４に示すように、コンタクト３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆに接続する第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆが形成される。
【０１４８】
次に、図５８に示すように、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆの周囲に層間絶縁膜３０ｂが埋め込まれる。次に、第１の配線層３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆ及び層間絶縁膜３０ｂ上に層間絶縁膜３３が形成される。次に、この層間絶縁膜３３内に、コンタクト３４ａ，３４ｂ及び第２の配線層３５ａ，３５ｂが形成される。
【０１４９】
尚、上記第２の構造による製造方法の説明中に用いた図において、キャパシタ２９ａ，２９ｂの上面部分の構造が図５８のその部分の構造と多少異なっているが、理想的には図５８のような構造になるようにプロセスを調整することが望ましい。
【０１５０】
上記第９の実施形態の第１及び第２の構造によれば、上記第７の実施形態と同様の効果を得ることができる。さらに、ビット線３５ａとトランジスタＴｒａ，Ｔｒｂのソース／ドレインとをキャパシタ２９ｃ，２９ｄの下部電極２６を介して接続することで、コンタクト３１ａ，３１ｄ下に下部電極２６が存在することから、コンタクトホール３１ａ’，３１ｄ’の開口時に入るダメージを酸素雰囲気のアニールで回復でき、より信頼性の高い強誘電体キャパシタを提供できる。
【０１５１】
また、図４７の第１の構造には、リソグラフィ工程数の増加が発生しないという特有の効果がある。
【０１５２】
また、図５８の第２の構造は、マスク材４５を用いて上部電極２８を加工することにより、次のような特有の効果がある。すなわち、マスク材４５を用いることで、上部電極２８ひいてはキャパシタ面積を安定に作ることが可能である。また、マスク材４５を用いることで、下部電極２６を露出させたい部分の上部電極２８を予め除去しておけるため、コンタクトホール３１ａ’，３１ｄ’の開口が容易となる。さらに、コンタクト３１ｂ，３１ｃとコンタクト３１ａ，３１ｄとを同時に開口できる可能性がでてくる。尚、コンタクト３１ｂ，３１ｃとコンタクト３１ａ，３１ｄとの同時開口が可能である場合には、図５８の第２の構造においてもトータルのリソグラフィ工程数は増加しない。
【０１５３】
［第１０の実施形態］
第１０の実施形態は、上記第３の実施形態のＴＣ並列ユニット直列接続型構造において、２次元キャパシタを３次元キャパシタに変形させたものである。
【０１５４】
図６５は、本発明の第１０の実施形態に係る強誘電体記憶装置の断面図を示す。図６５に示すように、第１０の実施形態において、上記第３の実施形態と異なる点は、キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄが３次元キャパシタ構造になっている点である。つまり、下部電極２６の上面及び側面に強誘電体膜２７が形成され、この強誘電体膜２７の上面及び側面に上部電極２８が形成されることで、強誘電体膜２７及び上部電極２８がＸＹＺ方向に延在している。
【０１５５】
尚、第１０の実施形態においても、上記式（３），（４）の関係を満たした構造になっている。
【０１５６】
上記第１０の実施形態によれば、上記第３の実施形態と同様の効果を得ることができる。さらに、３次元キャパシタを用いることで、キャパシタ容量を増大できるという効果も得られる。
【０１５７】
尚、第１０の実施形態では、第２及び第３のセル間を導通させるために、常にオンとなる埋め込みトランジスタＴｒｆを設けているが、第４の実施形態のように、このトランジスタＴｒｆを設けずに、第２の及び第３のセルキャパシタ下の拡散層を一続きに連続させてもよい。
【０１５８】
［第１１の実施形態］
第１１の実施形態は、上記第１０の実施形態における３次元キャパシタの形状を変形させたものである。
【０１５９】
図６６は、本発明の第１１の実施形態に係る強誘電体記憶装置の断面図を示す。図６６に示すように、第１１の実施形態において、上記第１０の実施形態と異なる点は、３次元キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄの形状である。つまり、第１０の実施形態では、強誘電体膜２７及び上部電極２８をＸＹＺ方向に延在させているのに対し、第１１の実施形態では、下部電極２６及び強誘電体膜２７をＸＹＺ方向に延在させている。
【０１６０】
尚、第１１の実施形態においても、上記式（３），（４）の関係を満たした構造になっている。
【０１６１】
上記第１１の実施形態によれば、上記第３の実施形態と同様の効果を得ることができる。さらに、３次元キャパシタを用いることで、キャパシタ容量を増大できるという効果も得られる。
【０１６２】
尚、第１１の実施形態では、第２及び第３のセル間を導通させるために、常にオンとなる埋め込みトランジスタＴｒｆを設けているが、第４の実施形態のように、このトランジスタＴｒｆを設けずに、第２の及び第３のセルキャパシタ下の拡散層を一続きに連続させてもよい。
【０１６３】
［第１２の実施形態］
第１２の実施形態は、上記第１０の実施形態において、ビット線とブロック選択トランジスタとの接続構造と、キャパシタの上部電極とソース／ドレインとの接続構造とを変形させたものである。
【０１６４】
図６７は、本発明の第１２の実施形態に係る強誘電体記憶装置の断面図を示す。図６７に示すように、第１２の実施形態において、上記図６５の第１０の実施形態と異なる点は、（１）ビット線３５ａとブロック選択トランジスタＴｒｅのソース／ドレインとを、キャパシタ２９ｅの下部電極２６を介して接続している点と、（２）キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄの上部電極２８とソース／ドレインとを、キャパシタ２９ｆ，２９ｇの下部電極２６を介してそれぞれ接続している点である。具体的には次のような構造になっている。
【０１６５】
ゲート電極１６ｅの右側に位置する拡散層２３上にコンタクト用の３次元キャパシタ２９ｅが配置され、ゲート電極１６ａ，１６ｂ間に位置する拡散層２３上にコンタクト用の３次元キャパシタ２９ｆが配置され、ゲート電極１６ｃ，１６ｄ間に位置する拡散層２３上にコンタクト用の３次元キャパシタ２９ｇが配置されている。ここで、コンタクト用のキャパシタ２９ｅ，２９ｆ，２９ｇは、セルキャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄと同じ構造になっている。
【０１６６】
そして、コンタクト用のキャパシタ２９ｅ，２９ｆ，２９ｇの下部電極２６に、上部電極２８及び強誘電体膜２７を貫通するコンタクト３１ａ，３１ｃ，３１ｆがそれぞれ接続されている。
【０１６７】
このようにして、ブロック選択トランジスタＴｒｅのソース／ドレインは、キャパシタ２９ｅの下部電極２６を介して、ビット線３５ａに接続されている。また、キャパシタ２９ａ，２９ｂの上部電極２８は、キャパシタ２９ｆの下部電極２６を介して、トランジスタＴｒａ，Ｔｒｂのソース／ドレインに接続されている。また、キャパシタ２９ｃ，２９ｄの上部電極２８は、キャパシタ２９ｇの下部電極２６を介して、トランジスタＴｒｃ，Ｔｒｄのソース／ドレインに接続されている。
【０１６８】
尚、第１２の実施形態においても、上記式（３），（４）の関係を満たした構造になっている。
【０１６９】
上記第１２の実施形態によれば、上記第１０の実施形態と同様の効果を得ることができる。さらに、ビット線３５ａとブロック選択トランジスタＴｒｅのソース／ドレインとの接続や、キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄの上部電極２８とセルトランジスタＴｒａ，Ｔｒｂ，Ｔｒｃ，Ｔｒｄのソース／ドレインとの接続に、キャパシタ２９ｅ，２９ｆ，２９ｇの下部電極を用いることで、コンタクト３１ａ，３１ｃ，３１ｆ下に下部電極２６が存在することから、コンタクト３１ａ，３１ｃ，３１ｆの開口時に入るダメージを酸素雰囲気のアニールで回復でき、より信頼性の高い強誘電体キャパシタを提供できるという効果も得ることができる。
【０１７０】
尚、第１２の実施形態では、第２及び第３のセル間を導通させるために、常にオンとなる埋め込みトランジスタＴｒｆを設けているが、第４の実施形態のように、このトランジスタＴｒｆを設けずに、第２の及び第３のセルキャパシタ下の拡散層を一続きに連続させてもよい。
【０１７１】
［第１３の実施形態］
第１３の実施形態は、上記第１２の実施形態における３次元キャパシタの形状を変形させたものである。
【０１７２】
図６８は、本発明の第１３の実施形態に係る強誘電体記憶装置の断面図を示す。図６８に示すように、第１３の実施形態において、上記第３の実施形態と異なる点は、３次元キャパシタ２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ，２９ｇの形状である。つまり、第１２の実施形態では、強誘電体膜２７及び上部電極２８をＸＹＺ方向に延在させているのに対し、第１３の実施形態では、下部電極２６及び強誘電体膜２７をＸＹＺ方向に延在させている。
【０１７３】
尚、第１３の実施形態においても、上記式（３），（４）の関係を満たした構造になっている。
【０１７４】
上記第１３の実施形態によれば、上記第１２の実施形態と同様の効果を得ることができる。
【０１７５】
尚、第１３の実施形態では、第２及び第３のセル間を導通させるために、常にオンとなる埋め込みトランジスタＴｒｆを設けているが、第４の実施形態のように、このトランジスタＴｒｆを設けずに、第２の及び第３のセルキャパシタ下の拡散層を一続きに連続させてもよい。
【０１７６】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１７７】
【図１】本発明の第１の実施形態に係わる強誘電体記憶装置を示す斜視図。
【図２】本発明の第２の実施形態に係わる強誘電体記憶装置を示す斜視図。
【図３】本発明の第３の実施形態に係わる強誘電体記憶装置を示す斜視図。
【図４】本発明の第４の実施形態に係わる強誘電体記憶装置を示す斜視図。
【図５】本発明の第５の実施形態に係わる強誘電体記憶装置を示す断面図。
【図６】本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図９】図８に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１０】図９に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１１】図１０に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１２】図１１に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１３】図１２に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１４】図１３に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１５】図１４に続く、本発明の第５の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１６】本発明の第６の実施形態に係わる強誘電体記憶装置を示す断面図。
【図１７】本発明の第６の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１８】図１７に続く、本発明の第６の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第６の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第６の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第６の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第６の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図２３】本発明の第７の実施形態に係わる強誘電体記憶装置を示す断面図。
【図２４】本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図２５】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図２６】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図２７】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図２８】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図２９】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図３０】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図３１】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図３２】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図３３】図１７に続く、本発明の第７の実施形態に係わる第１の製造方法による製造工程を示す断面図。
【図３４】本発明の第７の実施形態に係わる第２の製造方法による製造工程を示す断面図。
【図３５】図３４に続く、本発明の第７の実施形態に係わる第２の製造方法による製造工程を示す断面図。
【図３６】図３５に続く、本発明の第７の実施形態に係わる第２の製造方法による製造工程を示す断面図。
【図３７】図３６に続く、本発明の第７の実施形態に係わる第２の製造方法による製造工程を示す断面図。
【図３８】図３７に続く、本発明の第７の実施形態に係わる第２の製造方法による製造工程を示す断面図。
【図３９】本発明の第８の実施形態に係わる強誘電体記憶装置を示す断面図。
【図４０】本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４１】図４０に続く、本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４２】図４１に続く、本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４３】図４２に続く、本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４４】図４３に続く、本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４５】図４４に続く、本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４６】図４５に続く、本発明の第８の実施形態に係わる強誘電体記憶装置の製造工程を示す断面図。
【図４７】本発明の第９の実施形態に係わる強誘電体記憶装置の第１の構造を示す断面図。
【図４８】本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図４９】図４８に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５０】図４９に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５１】図５０に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５２】図５１に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５３】図５２に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５４】図５３に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５５】図５４に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５６】図５５に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５７】図５６に続く、本発明の第９の実施形態に係わる第１の構造による製造工程を示す断面図。
【図５８】本発明の第９の実施形態に係わる強誘電体記憶装置の第２の構造を示す断面図。
【図５９】本発明の第９の実施形態に係わる第２の構造による製造工程を示す断面図。
【図６０】図５９に続く、本発明の第９の実施形態に係わる第２の構造による製造工程を示す断面図。
【図６１】図６０に続く、本発明の第９の実施形態に係わる第２の構造による製造工程を示す断面図。
【図６２】図６１に続く、本発明の第９の実施形態に係わる第２の構造による製造工程を示す断面図。
【図６３】図６２に続く、本発明の第９の実施形態に係わる第２の構造による製造工程を示す断面図。
【図６４】図６３に続く、本発明の第９の実施形態に係わる第２の構造による製造工程を示す断面図。
【図６５】本発明の第１０の実施形態に係わる強誘電体記憶装置を示す断面図。
【図６６】本発明の第１１の実施形態に係わる強誘電体記憶装置を示す断面図。
【図６７】本発明の第１２の実施形態に係わる強誘電体記憶装置を示す断面図。
【図６８】本発明の第１３の実施形態に係わる強誘電体記憶装置を示す断面図。
【図６９】従来技術による２次元キャパシタを有する強誘電体記憶装置を示す平面図。
【図７０】図６９のLXX-LXX線に沿った強誘電体記憶装置の断面図。
【図７１】従来技術による３次元キャパシタを有する強誘電体記憶装置を示す断面図。
【図７２】従来技術による３次元キャパシタを有する他の強誘電体記憶装置を示す断面図。
【符号の説明】
【０１７８】
１１…半導体基板、１２…ストッパー絶縁膜、１３…素子分離絶縁膜、１４…ゲート溝、１５，１９…ゲート絶縁膜、１６ａ，１６ｂ，１６ｃ…埋め込みゲート電極、１７…埋め込み絶縁膜、１８…低濃度拡散層、２０…ゲート電極、２１…低濃度拡散層、２２…スペーサ、２３…低濃度拡散層、２４，２５…層間膜、２６…下部電極、２７…強誘電体膜、２８…上部電極、２９ａ，２９ｂ…強誘電体キャパシタ、３０，３０ａ，３０ｂ，３３…層間絶縁膜、３１ａ，３１ｂ，３１ｃ，３１ｄ，３１ｅ，３１ｆ，３１ｇ，３１ｈ，３１ｉ，３４，３４ａ，３４ｂ…コンタクト、３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ，３２ｆ，３５，３５ａ，３５ｂ…配線、４０，４１…絶縁膜、４２…拡散防止膜、４３…キャパシタ溝、４４…埋め込み材、４５…マスク材、Ｔｒａ，Ｔｒｂ，Ｔｒｃ，Ｔｒｄ，Ｔｒｅ，Ｔｒｆ，Ｔｒｇ…トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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