(57)【要約】【課題】  階調特性が設定可能であり回路規模が小さく且つその処理が簡素なデータ変換装置、電気光学装置及び電子機器を提供する。【解決手段】  演算設定回路３２は、設定値レジスタ３１に入力される基準値Ｊ０〜Ｊ４から各階調帯の変換率に応じたリファレンスセット信号ＲＳＳを求めて、加減算回路３３へ出力する。加減算回路３３は、画像データＤの上位２ビットから階調帯を識別して、対応する基準値とリファレンスセット信号ＲＳＳを選択する。画像データＤの下位４ビットの値を２倍、１倍、１／２倍、１／４倍または１／８倍した画像データがリファレンスセット信号ＲＳＳに応じて選択して加算され、さらに対応する基準値を加算して、変換された変換画像データＤｏを出力する。【選択図】  図６
2005165189.tif 000002
【特許請求の範囲】
【請求項１】
変換率の異なる複数の領域に区分され、第１のデジタルデータを、その第１のデジタルデータの値が属する前記領域の変換率で変換して第２のデジタルデータを生成するデータ変換装置において、
前記第１のデジタルデータを異なる複数の基本変換率でそれぞれ変換し、その変換したそれぞれの基本データ値をそれぞれ対応するレジスタに記憶する基本変換データ記憶回路と、
前記各領域毎に複数の前記レジスタを選択するための選択データを記憶する選択データ記憶回路と、
前記各領域に対する初期値を記憶する初期値データ記憶回路と、
前記第１のデジタルデータに基づいてその前記第１のデジタルデータが属する領域を判断し、その判断した領域に対応した前記選択データ及び前記初期値を出力するデータ出力回路と、
前記選択データに基づいて複数の前記レジスタを適宜選択しその選択した前記レジスタの基本データ値を読み出す選択回路と、
前記選択回路が読み出した前記基本データ値と前記初期値を加算して前記第２のデジタルデータを生成する加算回路と
を備えたことを特徴とするデータ変換装置。
【請求項２】
請求項１に記載のデータ変換装置において、
前記各領域の初期値を順次入力し、各領域の初期値と最終値との偏差を求める演算回路と、
前記演算回路が演算した各領域の偏差に基づいて各領域での変換率が、前記複数の基本変換率の総計に一致する前記複数の基本変換率の組み合わせをそれぞれ演算し、各領域毎の選択データとして出力する選択データ演算回路と
を備えたことを特徴とするデータ変換装置。
【請求項３】
複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差部に対応する位置に配置された複数の画素と、前記複数の画素の各々に設けられた複数の電気光学素子と、第１の画像デジタルデータの階調値に応じた信号レベルを有するアナログデータ信号を生成するデータ信号生成回路とを含む電気光学装置において、
前記データ信号生成回路は、変換率の異なる複数の階調帯に区分され、前記第１の画像デジタルデータを、その画像デジタルデータの値が属する前記階調帯の変換率で変換して第２の画像デジタルデータを生成するデータ変換装置を備え、
前記データ変換装置は、
前記第１の画像デジタルデータを異なる複数の基本変換率でそれぞれ変換し、その変換したそれぞれの基本データ値をそれぞれ対応するレジスタに記憶する基本変換データ記憶回路と、
前記各階調帯毎に複数の前記レジスタを選択するための選択データを記憶する選択データ記憶回路と、
前記各階調帯に対する初期値を記憶する初期値データ記憶回路と、
前記第１の画像デジタルデータに基づいてその前記第１の画像デジタルデータが属する階調帯を判断し、その判断した階調帯に対応した前記選択データ及び前記初期値を出力するデータ出力回路と、
前記選択データに基づいて複数の前記レジスタを適宜選択しその選択した前記レジスタの基本データ値を読み出す選択回路と、
前記選択回路が読み出した前記基本データ値と前記初期値を加算して前記第２の画像デジタルデータを生成する加算回路と
を備えたことを特徴とする電気光学装置。
【請求項４】
請求項３に記載の電気光学装置において、
前記各階調帯の初期値を順次入力し、各階調帯の初期値と最終値との偏差を求める演算回路と、
前記演算回路が演算した各階調帯の偏差に基づいて各階調帯での変換率が、前記複数の基本変換率の総計に一致する前記複数の基本変換率の組み合わせをそれぞれ演算し、各階調帯毎の選択データとして出力する選択データ演算回路と
を備えたことを特徴とする電気光学装置。
【請求項５】
請求項３または４に記載の電気光学装置において、
前記第１の画像デジタルデータから前記第２の画像デジタルデータへの変換はガンマ補正を想定した、デジタル処理による変換であることを特徴とする電気光学装置。
【請求項６】
請求項３乃至５のいずれか一つに記載の電気光学装置において、
前記基本変換率を組み合わせることにより、様々な階調特性を設定するようにしたことを特徴とする電気光学装置。
【請求項７】
請求項３乃至６のいずれか一つに記載の電気光学装置において、
前記電気光学素子は、その発光層が有機材料で構成されたエレクトロルミネッセンス素子であることを特徴とする電気光学装置。
【請求項８】
請求項１または２に記載のデータ変換装置を備えたことを特徴とする電子機器。
【請求項９】
請求項３乃至７のいずれか一つに記載の電気光学装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ変換装置、電気光学装置及び電子機器に関するものである。
【背景技術】
【０００２】
近年、液晶素子、有機ＥＬ素子、電気泳動素子、電子放出素子といった電気光学素子を各画素に備えた電気光学装置がある。この種の電気光学装置は、画像データにガンマ補正処理を施すことで表示される画像の品質を維持、向上させることが一般に行われている。
【０００３】
画像デジタルデータに対するガンマ補正処理を行う場合、ＬＵＴ（Ｌｏｏｋ  ｕｐ  ｔａｂｌｅ）に記憶された補正データに基づいて行われる場合が多い。ＲＡＭで構成されたＬＵＴを備えた電気光学装置においては、ＬＵＴから入力された画像デジタルデータに対応する補正データを読み出し、その読み出された補正データに基づいて画像デジタルデータにガンマ補正処理を施すようになっている。また、ＬＵＴが画像デジタルデータに対応する補正データを持たない場合は、ＬＵＴから入力階調データ近傍の少なくとも２点の補正データを読み出し、その読み出された補正データに基づいて線形補間処理、またはスプライン補間処理を行うことで画像デジタルデータにガンマ補正処理を施すようになっている（特許文献１）。
【特許文献１】特開２００３−１３４５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記電気光学装置においては、ＲＡＭで構成されたＬＵＴにアクセスして画像デジタルデータに対応する補正データを読み出すための制御回路といった周辺回路が必要になるため回路構成が複雑なものになってしまう。また、前記ＬＵＴが画像デジタルデータに対応する補正データを持たない場合は、前記したように、制御回路がＬＵＴに少なくとも２点の補正データを読み出すために複数回、前記ＬＵＴにアクセスしなければならないので、その分、ガンマ補正処理に時間が掛かってしまうという問題があった。さらに、前記スプライン補間処理を行うには複雑な演算回路が必要となるため、その分、ガンマ補正処理が複雑になってしまうとともに、回路規模も大きくなってしまうという問題があった。
【０００５】
本発明は上記問題点を解消するためになされたものであって、その目的は階調特性が設定可能であり回路規模が小さく且つその処理が簡素なデータ変換装置、電気光学装置及び電子機器を提供することにある。
【課題を解決するための手段】
【０００６】
本発明のデータ変換装置は、変換率の異なる複数の領域に区分され、第１のデジタルデータを、その第１のデジタルデータの値が属する前記領域の変換率で変換して第２のデジタルデータを生成するデータ変換装置において、前記第１のデジタルデータを異なる複数の基本変換率でそれぞれ変換し、その変換したそれぞれの基本データ値をそれぞれ対応するレジスタに記憶する基本変換データ記憶回路と、前記各領域毎に複数の前記レジスタを選択するための選択データを記憶する選択データ記憶回路と、前記各領域に対する初期値を記憶する初期値データ記憶回路と、前記第１のデジタルデータに基づいてその前記第１のデジタルデータが属する領域を判断し、その判断した領域に対応した前記選択データ及び前記初期値を出力するデータ出力回路と、前記選択データに基づいて複数の前記レジスタを適宜選択しその選択した前記レジスタの基本データ値を読み出す選択回路と、前記選択回路が読み出した前記基本データ値と前記初期値を加算して前記第２のデジタルデータを生成する加算回路とを備えた。
【０００７】
これによれば、第１のデジタルデータを予め様々な基本変換率で変換し複数の基本データ値を作成する。そして、その作成した基本データ値の各々を所定のレジスタにそれぞれ記憶しておく。また、前記複数の基本データ値のうちどの基本データ値を組み合わせることで所望のデジタルデータの値になるかを判断しその基本データ値が記憶されている前記レジスタを選択する選択信号を作成する。そして、入力された第１のデジタルデータが属する領域を判断した後、その判断した領域に対応した前記選択データに従って所定のレジスタを選択し基本データ値を読み出す。そして、その読み出された基本データ値にその領域に対応する初期値を加算することで所望の第２のデジタルデータを作成するようにした。
【０００８】
このようにすることで、第１のデジタルデータの各値に対応した、所謂、補正データを記憶する大規模なＬＵＴを用いることなく簡素な回路構成で、第１のデジタルデータを所望の第２のデジタルデータに変換するデータ変換装置を構成することができる。また、ＲＡＭを使用していないので、従来のようにＲＡＭを使用するものと比較して、同ＲＡＭを制御する制御回路といった周辺回路が不要であり、補正データ取得のためにＬＵＴに複数回アクセスする必要もない。この結果、簡素な回路構成で第１のデジタルデータを所望の第２のデジタルデータに高速変換可能なデータ変換装置を構成することができる。また、各領域の初期値と最終値とを任意に変更することで、第２のデジタルデータの特性を自在に変更することが可能なデータ変換装置を提供することができる。
【０００９】
このデータ変換装置において、前記各領域の初期値を順次入力し、各領域の初期値と最終値との偏差を求める演算回路と、前記演算回路が演算した各領域の偏差に基づいて各領域での変換率が、前記複数の基本変換率の総計に一致する前記複数の基本変換率の組み合わせをそれぞれ演算し、各領域毎の選択データとして出力する選択データ演算回路と
を備えていてもよい。
【００１０】
これによれば、前記選択データは、各領域の初期値と最終値との偏差に基づいて作成されている。従って、各領域の初期値と最終値とを指定するだけで前記第１のデジタルデータを所定の変換率を応じた第２のデジタルデータに変換することができる。
【００１１】
本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記複数の走査線と前記複数のデータ線との交差部に対応する位置に配置された複数の画素と、前記複数の画素の各々に設けられた複数の電気光学素子と、第１の画像デジタルデータの階調値に応じた信号レベルを有するアナログデータ信号を生成するデータ信号生成回路とを含む電気光学装置において、前記データ信号生成回路は、変換率の異なる複数の階調帯に区分され、前記第１の画像デジタルデータを、その画像デジタルデータの値が属する前記階調帯の変換率で変換して第２の画像デジタルデータを生成するデータ変換装置を備え、前記データ変換装置は、前記第１の画像デジタルデータを異なる複数の基本変換率でそれぞれ変換し、その変換したそれぞれの基本データ値をそれぞれ対応するレジスタに記憶する基本変換データ記憶回路と、前記各階調帯毎に複数の前記レジスタを選択するための選択データを記憶する選択データ記憶回路と、前記各階調帯に対する初期値を記憶する初期値データ記憶回路と、前記第１の画像デジタルデータに基づいてその前記第１の画像デジタルデータが属する階調帯を判断し、その判断した階調帯に対応した前記選択データ及び前記初期値を出力するデータ出力回路と、前記選択データに基づいて複数の前記レジスタを適宜選択しその選択した前記レジスタの基本データ値を読み出す選択回路と、前記選択回路が読み出した前記基本データ値と前記初期値を加算して前記第２の画像デジタルデータを生成する加算回路とを備えた。
【００１２】
これによれば、第１の画像デジタルデータを予め様々な基本変換率で変換した複数の基
本データ値を作成する。そして、その基本データ値の各々を所定のレジスタにそれぞれ記憶しておく。また、前記様々な基本データ値のうちどの基本データ値を組み合わせることで所望の画像デジタルデータの値になるかを判断し、前記複数のレジスタのうちの所定のレジスタを適宜選択させる選択信号を作成する。そして、その第１の画像デジタルデータが属する階調帯を判断した後、その判断した階調帯に対応した選択データに従って所定のレジスタを選択し基本データ値を読み出す。そして、その読み出された基本データ値とその階調帯に対応する初期値を加算することで所望の第２の画像デジタルデータを作成するようにした。
【００１３】
このようにすることで、第１の画像デジタルデータの各値に対応した、所謂、補正データを記憶する大規模なＬＵＴを用いることなく簡素な回路構成で、第１の画像デジタルデータを所望の第２の画像デジタルデータに変換するデータ変換装置を構成することができる。従って、その回路規模が小さい電気光学装置を提供することができる。また、ＲＡＭを使用していないので、従来のようにＲＡＭを使用するものと比較して、同ＲＡＭを制御する制御回路といった周辺回路が不要であり、補正データ取得のためにＬＵＴに複数回アクセスする必要もないので、高速なガンマ補正処理が可能な電気光学装置を簡素に構成することができる。また、各階調帯の初期値と最終値とを変更することで、第２の画像デジタルデータの特性を自在に変更することが可能な電気光学装置を提供することができる。
【００１４】
この電気光学装置において、前記各階調帯の初期値を順次入力し、各階調帯の初期値と最終値との偏差を求める演算回路と、前記演算回路が演算した各階調帯の偏差に基づいて各階調帯での変換率が、前記複数の基本変換率の総計に一致する前記複数の基本変換率の組み合わせをそれぞれ演算し、各階調帯毎の選択データとして出力する選択データ演算回路とを備えてもよい。
【００１５】
これによれば、前記選択データは、各階調帯の初期値と最終値との偏差に基づいて作成されている。従って、各階調帯の初期値と最終値とを指定するだけで前記第１の画像デジタルデータを所定の変換率を応じた第２の画像デジタルデータに変換することができる。
【００１６】
この電気光学装置において、前記第１の画像デジタルデータから前記第２の画像デジタルデータへの変換はガンマ補正を想定した、デジタル処理による変換であってもよい。
これによれば、大規模なＬＵＴを用いることなく簡素な回路構成で、第１の画像デジタルデータをガンマ補正した第２の画像デジタルデータに変換するデータ変換装置を備えた電気光学装置を提供することができる。
【００１７】
この電気光学装置において、前記基本変換率を組み合わせることにより、様々な階調特性を設定するようにしてもよい。
これによれば、たとえば、階調帯が大きくなるにつれて階調帯毎にそれぞれ２倍ずつ大きくするような基本変換率を設定することで、前記第１の画像デジタルデータを擬似的な２次関数の特性を有する前記第２の画像デジタルデータに変換することができる。
【００１８】
この電気光学装置において、前記電気光学素子は、その発光層が有機材料で構成されていてもよい。
これによれば、有機エレクトロルミネッセンス表示装置において、そのデータ変換手段の回路規模を小さく且つ比較的簡素に構成し高速動作を可能とすることができる。
【００１９】
本発明の電子機器は、上記記載のデータ変換装置を備えた。
これによれば、その回路規模が小さく且つ比較的簡素な構成で高速動作が可能であるデータ変換装置を備えた電子機器を提供することができる。
【００２０】
本発明の電子機器は、上記記載の電気光学装置を備えた。
これによれば、電気光学装置は、その回路規模が小さく且つ比較的簡素な構成で高速動作が可能であるデータ変換装置を備えている。従って、より小型且つ簡素で高速動作が可能な電気光学装置を備えた電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２１】
（第１実施形態）
以下、本発明の電気光学装置を有機ＥＬディスプレイに具体化した第１実施形態を図１〜図８に従って説明する。図１は、本実施形態に係る有機ＥＬディスプレイの概略構成図である。
【００２２】
有機ＥＬディスプレイ１０は、図１に示すように、表示パネル部１１、走査線駆動回路１２、データ線駆動回路１３及び信号生成回路１４を備えている。
有機ＥＬディスプレイ１０の走査線駆動回路１２、データ線駆動回路１３及び信号生成回路１４は、それぞれが独立した電子部品によって構成されていてもよい。例えば、走査線駆動回路１２、データ線駆動回路１３または信号生成回路１４が各々１チップの半導体集積回路装置によって構成されていてもよい。また、走査線駆動回路１２、データ線駆動回路１３及び信号生成回路１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００２３】
図２は、表示パネル部１１及びデータ線駆動回路１３の内部構成を説明するための図である。図２に示すように、表示パネル部１１上には、行方向に沿ってｎ本の走査線Ｙ１，Ｙ２，Ｙ３，…，Ｙｎとｎ本の制御線Ｚ１，Ｚ２，Ｚ３，…，Ｚｎとがそれぞれ互いに平行になるように延設されている。走査線Ｙ１〜Ｙｎは、図２中の上側から下側に向かって、第１の走査線Ｙ１，第２の走査線Ｙ２，第３の走査線Ｙ３，…，第ｎの走査線Ｙｎの順に延設されている。制御線Ｚ１〜Ｚｎは、図２に示すように、上側から下側に向かって、第１の制御線Ｚ１，第２の制御線Ｚ２，第３の制御線Ｚ３，…，第ｎの制御線Ｚｎの順に延設されている。
【００２４】
また、表示パネル部１１上には、列方向に沿ってｍ本のデータ線Ｘ１，Ｘ２，Ｘ３，…，Ｘｍとｍ本の駆動電圧供給線Ｌｏとがそれぞれ互いに平行になるように延設されている。データ線Ｘ１〜Ｘｍは、図２に示すように、左側から右側に向かって、第１のデータ線Ｘ１，第２のデータ線Ｘ２，第３のデータ線Ｘ３，…，第ｍのデータ線Ｘｍの順に延設されている。駆動電圧供給線Ｌｏは、各データ線Ｘ１〜Ｘｍに対応して並設されている。
【００２５】
さらに、表示パネル部１１上には、前記各走査線Ｙ１〜Ｙｎと前記各データ線Ｘ１〜Ｘｍとの交差部に対応する位置に画素２０が配置されている。つまり、表示パネル部１１上にはｍ×ｎ個の画素２０が形成されている。各画素２０は、対応する走査線、データ線、制御線及び駆動電圧供給線Ｌｏに接続されている。
【００２６】
図３は、本実施形態の画素２０の内部回路構成図である。尚、全ての画素２０の内部回路構成は同じであるので、第ｎの走査線Ｙｎと第ｍのデータ線Ｘｍとの交差部に対応する位置に配置された画素２０についてのみ説明し、他の走査線とデータ線との交差部に対応する位置に配置された画素２０の内部回路構成についての詳細な説明は省略する。
【００２７】
画素２０は、駆動トランジスタＱｄ、第１のスイッチングトランジスタＱｓｗ１、第２のスイッチングトランジスタＱｓｗ２、発光期間制御用トランジスタＱＬ、保持キャパシタＣｏ及び有機ＥＬ素子ＯＬＥＤを備えている。
【００２８】
本実施形態の駆動トランジスタＱｄは、その導電型がＰ型の薄膜トランジスタ（ＴＦＴ）である。また、本実施形態の第１のスイッチングトランジスタＱｓｗ１、第２のスイッチングトランジスタＱｓｗ２及び発光期間制御用トランジスタＱＬは、それぞれ、その導電型がＮ型の薄膜トランジスタ（ＴＦＴ）である。第１のスイッチングトランジスタＱｓｗ１、第２のスイッチングトランジスタＱｓｗ２及び発光期間制御用トランジスタＱＬは、それぞれ、スイッチング素子として機能するトランジスタである。
【００２９】
駆動トランジスタＱｄは、そのソースが駆動電圧供給線Ｌｏに接続されている。また、駆動トランジスタＱｄのゲート／ソース間には、保持キャパシタＣｏが接続されている。駆動トランジスタＱｄのゲート／ドレイン間には、第１のスイッチングトランジスタＱｓｗ１が接続されている。また、駆動トランジスタＱｄのドレインには、第２のスイッチングトランジスタＱｓｗ２のドレインと発光期間制御用トランジスタＱＬのドレインとが接続されている。
【００３０】
第２のスイッチングトランジスタＱｓｗ２は、そのゲートが前記第１のスイッチングトランジスタＱｓｗ１のゲートに接続されるとともに、第ｎの走査線Ｙｎに接続されている。第２のスイッチングトランジスタＱｓｗ２のソースは、第ｍのデータ線Ｘｍに接続されている。
【００３１】
発光期間制御用トランジスタＱＬは、そのゲートが第ｎの制御線Ｚｎに接続されている。発光期間制御用トランジスタＱＬのソースは、有機ＥＬ素子ＯＬＥＤの陽極Ｅ１に接続されている。有機ＥＬ素子ＯＬＥＤの陰極Ｅ２は接地されている。この有機ＥＬ素子ＯＬＥＤは、その発光層が有機材料で構成されたエレクトロルミネッセンス素子（ＥＬ素子）であって、その陽極Ｅ１と陰極Ｅ２との間に流れる電流（駆動電流ＩＯＬＥＤ）の電流レベルに対応した輝度で発光するＥＬ素子である。
【００３２】
走査線駆動回路１２は、図示しない電源回路、シフトレジスタ、出力回路等を主体に構成されており、走査信号ＳＣ１，ＳＣ２，…，ＳＣｎを生成する。各走査信号ＳＣ１〜ＳＣｎは、図４に示すように、論理的に高レベル（以下、「Ｈレベル」という）または低レベル（以下、「Ｌレベル」という）の２値的な電圧レベルを有する信号である。走査線駆動回路１２は、図２に示すように、前記走査線Ｙ１〜Ｙｎのうち、第１の走査線Ｙ１に第１の走査信号ＳＣ１を、第２の走査線Ｙ２に第２の走査信号ＳＣ２を、第３の走査線Ｙ３に第３の走査信号ＳＣ３を、…、第ｎの走査線Ｙｎに第ｎの走査信号ＳＣｎを出力する。そして、走査線駆動回路１２は、Ｈレベルの走査信号ＳＣ１〜ＳＣｎを対応する走査線Ｙ１〜Ｙｎに出力することでその対応する走査線を選択する。尚、本実施形態の走査線駆動回路１２は、走査線Ｙ１〜ＹｎをＹ１→Ｙ２→…→Ｙｎの順序で（即ち、表示パネル部１１の最上から最下に向かって）一水平走査線分の画素群を選択していく、所謂、線順次走査を行う。
【００３３】
また、走査線駆動回路１２は、発光期間制御信号ＬＴ１，ＬＴ２，…，ＬＴｎを生成する。各発光期間制御信号ＬＴ１〜ＬＴｎは、図４に示すように、論理的に高レベル（以下、「Ｈレベル」という）または低レベル（以下、「Ｌレベル」という）の２値的な電圧レベルを有する信号である。走査線駆動回路１２は、発光期間制御信号ＬＴ１〜ＬＴｎを対応する制御線Ｚ１〜Ｚｎに出力する。
【００３４】
データ線駆動回路１３は、図２に示すように、データ変換部１５とｍ個のデジタル・アナログ変換回路ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，…，ＤＡＣｍとを備えている。データ変換部１５は、図示しない外部装置からの画像データＤを入力する。この画像データＤは、前記各有機ＥＬ素子ＯＬＥＤの輝度情報を有するデジタル信号である。また、本実施形態の画像データＤは、その階調値が「０」〜「６３」の範囲で構成される６ビットのデジタ
ル信号である。
【００３５】
データ変換部１５は、入力された各画素毎の画像データＤを、後記するガンマ補正処理が施された６ビットのデジタルデータである変換画像データＤｏに変換する。図５の実線で示す特性線Ｋは、入力された画像データＤに対する変換画像データＤｏの関係を示した図である。図５において、その横軸に画像データＤの「０」〜「６３」の階調値、縦軸に変換画像データＤｏの階調値を示す。また、図５において示す点線は、画像データＤに対する変換画像データＤｏが１：１となる基準線を示す。
【００３６】
本実施形態では、階調値「０」〜「６３」の画像データＤを、４つに区分し、階調値「０」〜「１５」の範囲を第１階調帯Ｚｏ１、階調値「１６」〜「３１」の範囲を第２階調帯Ｚｏ２、階調値「３２」〜「４７」の範囲を第３階調帯Ｚｏ３、階調値「４８」〜「６３」の範囲を第４階調帯Ｚｏ４としている。そして、特性線Ｋは、それぞれ第１〜第４階調帯Ｚｏ１〜Ｚｏ４を通る第１〜第４分割線Ｋ１〜Ｋ４から構成され、各第１〜第４分割線Ｋ１〜Ｋ４はそれぞれ傾きが相違する直線であって両端が隣の分割線Ｋ１〜Ｋ４と結ばれている。第１〜第４分割線Ｋ１〜Ｋ４の傾きは、第１分割線Ｋ１→第２分割線Ｋ２→第３分割線Ｋ３→第４分割線Ｋ４の順で大きくなっている。なお、第１〜第４階調帯Ｚｏ１〜Ｚｏ４の境界線上であって、互いに結ばれた前記分割線Ｋ１〜Ｋ４の両端部の点を左側から第０接点（原点）Ｕ０、第１接点Ｕ１、第２接点Ｕ２、第３接点Ｕ３、第４接点（終点）Ｕ４としている。
【００３７】
従って、各接点Ｕ０〜Ｕ４における画像データＤの値（「０」，「１５」，「３１」，「４７」，「６３」）に対する変換画像データＤｏの値（これを第０〜第４基準値Ｊ０，Ｊ１，Ｊ２，Ｊ３，Ｊ４という）を設定することによって、特性線Ｋが決定される。そして、図５に示す第１〜第４分割線Ｋ１〜Ｋ４からなる特性線Ｋは、原点Ｕ０と第４接点（終点）Ｕ４を除く、第１接点Ｕ１、第２接点Ｕ２、第３接点Ｕ３が、点線で示す基準線より下側に位置され、擬似的な２次関数の特性を示すようになっている。つまり、データ変換部１５は、画像データＤについて、図５に示す第１〜第４分割線Ｋ１〜Ｋ４からなる特性線Ｋに従った線形補間処理（近似的にガンマ補正処理）を施した変換画像データＤｏに変換する。
【００３８】
即ち、データ変換部１５は、入力される画像データＤに以下の式に従った演算処理を施すことで変換画像データＤｏに変換する。下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）をＤＬとすると、
画像データＤが第１階調帯Ｚｏ１中の「０」〜「１５」のとき、
Ｄｏ＝Ｊ０＋ＤＬ（Ｊ１−Ｊ０）／１６・・・（１）
画像データＤが第２階調帯Ｚｏ２中の「１６」〜「３１」のとき、
Ｄｏ＝Ｊ１＋ＤＬ（Ｊ２−Ｊ１）／１６・・・（２）
画像データＤが第３階調帯Ｚｏ３中の「３２」〜「４７」のとき、
Ｄｏ＝Ｊ２＋ＤＬ（Ｊ３−Ｊ２）／１６・・・（３）
画像データＤが第４階調帯Ｚｏ４中の「４８」〜「６３」のとき、
Ｄｏ＝Ｊ３＋ＤＬ（Ｊ４−Ｊ３）／１６・・・（４）
また、データ変換部１５は、各画素２０の変換画像データＤｏを対応するデータ線に接続した画素２０毎の変換画像ラインデータＤｏ１，Ｄｏ２，Ｄｏ３…，Ｄｏｍとして区分する。そして、データ変換部１５は、その変換画像ラインデータＤｏ１〜Ｄｏｍを対応するデジタル・アナログ変換回路ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，…，ＤＡＣｍにそれぞれ出力する。
【００３９】
デジタル・アナログ変換回路ＤＡＣ１〜ＤＡＣｍは、それぞれ、６ビットの電流出力型デジタル・アナログ変換回路である。図２に示すように、デジタル・アナログ変換回路Ｄ
ＡＣ１〜ＤＡＣｍのうち第１のデジタル・アナログ変換回路ＤＡＣ１は、前記表示パネル部１１上に設けられた第１のデータ線Ｘ１に、第２のデジタル・アナログ変換回路ＤＡＣ２は第２のデータ線Ｘ２に、…、第ｍのデジタル・アナログ変換回路ＤＡＣｍは第ｍのデータ線Ｘｍに接続されている。
【００４０】
そして、第１のデジタル・アナログ変換回路ＤＡＣ１は、データ変換部１５から出力された前記第１の変換画像ラインデータＤｏ１を入力し、その入力された第１の変換画像ラインデータＤｏ１をその階調値に対応した電流レベル（信号レベル）を有するアナログ信号である第１のデータ電流Ｉｄ１に変換する。また、第２のデジタル・アナログ変換回路ＤＡＣ２は、データ変換部１５から出力された前記第２の変換画像ラインデータＤｏ２を入力し、その入力された第２の変換画像ラインデータＤｏ２をその階調値に対応した電流レベル（信号レベル）を有するアナログ信号である第２のデータ電流Ｉｄ２に変換する。
【００４１】
以下、同様にして、各デジタル・アナログ変換回路は、データ変換部１５から出力された対応する変換画像ラインデータを入力し、その変換画像ラインデータをその階調値に対応した電流レベル（信号レベル）を有するアナログ信号であるデータ電流に変換する。
【００４２】
そして、デジタル・アナログ変換回路ＤＡＣ１〜ＤＡＣｍは、それぞれ変換したデータ電流Ｉｄ１〜Ｉｄｍを対応するデータ線Ｘ１〜Ｘｍに一斉に出力する。
信号生成回路１４は、図示しないパルス発生装置からクロックパルスＣＰを入力する。信号生成回路１４は、その入力されたクロックパルスＣＰに基づいて垂直同期信号ＶＳＹＮＣ及び水平同期信号ＨＳＹＮＣを生成する。信号生成回路１４は、その生成された垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣを走査線駆動回路１２に出力するとともに、水平同期信号ＨＳＹＮＣをデータ線駆動回路１３に出力する。
【００４３】
また、信号生成回路１４は、前記クロックパルスＣＰに基づいてライトストローブ信号ＷＳ及びセレクトストローブ信号ＳＳを生成する。また、信号生成回路１４は、６ビットの前記第１〜第４基準値Ｊ１〜Ｊ４を含むリファレンス設定信号ＲＳを前記データ線駆動回路１３に出力する。
【００４４】
そして、前記走査線駆動回路１２は、前記水平同期信号ＨＳＹＮＣのタイミングで第１の走査線Ｙ１にＨレベルの第１の走査信号ＳＣ１を、第２の走査線Ｙ２にＬレベルの第２の走査信号ＳＣ２を、…、第ｎの走査線ＹｎにＬレベルの第ｎの走査信号ＳＣｎを出力する。そして、次の水平同期信号ＨＳＹＮＣのタイミングで前記走査線Ｙ１にＬレベルの第１の走査信号ＳＣ１を、第２の走査線Ｙ２にＨレベルの第２の走査信号ＳＣ２を、…、第ｎの走査線ＹｎにＬレベルの第ｎの走査信号ＳＣｎを出力する。このようにすることで、走査線駆動回路１２は、走査線Ｙ１〜ＹｎをＹ１→Ｙ２→…→Ｙｎの順序で（即ち、表示パネル部１１の最上から最下に向かって）一水平走査線分の画素群を選択していく、所謂、線順次走査を行う。
【００４５】
また、前記走査線駆動回路１２は、第１の走査線Ｙ１にＬレベルの第１の走査信号ＳＣ１が出力されて非選択になった後、前記水平同期信号ＨＳＹＮＣに基づく所定のタイミングで、第１の制御線Ｚ１にＨレベルの第１の発光期間制御信号ＬＴ１を、他の制御線Ｚ２〜ＺｎにＬレベルの発光期間制御信号ＬＴ２〜ＬＴｎを出力する。そして、次の水平同期信号ＨＳＹＮＣに基づく所定のタイミングで前記第１の制御線Ｚ１にＬレベルの第１の発光期間制御信号ＬＴ１を、第２の制御線Ｚ２にＨレベルの第２の発光期間制御信号ＬＴ２を、…、第ｎの制御線ＺｎにＬレベルの第ｎの発光期間制御信号ＬＴｎを出力する。このようにすることで、走査線駆動回路１２は、制御線Ｚ１〜ＺｎをＺ１→Ｚ２→…→Ｚｎの順序で（即ち、表示パネル部１１の最上から最下に向かって）Ｈレベルの発光期間制御信号を順次出力する。
【００４６】
次に、画素２０の駆動方法の詳細を図３に従って説明する。尚、第ｎの走査線Ｙｎと第ｍのデータ線Ｘｍとの交差部に対応する位置に配置された画素２０の駆動方法についてのみ説明する。
【００４７】
まず、前記走査線駆動回路１２が前記水平同期信号ＨＳＹＮＣのタイミングで、前記第ｎの制御線ＺｎにＬレベルの第ｎの発光期間制御信号ＬＴｎを出力するとともに、第ｎの走査線ＹｎにＨレベルの走査信号ＳＣｎを出力する。すると、前記発光期間制御用トランジスタＱＬがオフになるとともに、前記第１及び第２のスイッチングトランジスタＱｓｗ１，Ｑｓｗ２がともにオンになる。
【００４８】
この結果、前記駆動トランジスタＱｄのドレインと有機ＥＬ素子ＯＬＥＤの陽極Ｅ１とが電気的に切断されるとともに、前記駆動トランジスタＱｄがダイオード接続されて、該駆動トランジスタＱｄのドレインが第２のスイッチングトランジスタＱｓｗ２を介してデータ線Ｘｍに電気的に接続される。
【００４９】
そして、このタイミングで、即ち、水平同期信号ＨＳＹＮＣのタイミングで、前記データ線駆動回路１３の第ｍのデジタル・アナログ変換回路ＤＡＣｍがデータ線Ｘｍにデータ電流Ｉｄｍの供給を開始する。すると、前記保持キャパシタＣｏに前記データ電流Ｉｄｍの電流レベル（信号レベル）に応じた電荷量が書き込まれる。所定期間（選択期間Ｔｐ）経過後、前記水平同期信号ＨＳＹＮＣのタイミングで、前記走査線駆動回路１２から前記第ｎの走査線ＹｎにＬレベルの走査信号ＳＣｎが出力される。この結果、前記第１及び第２のスイッチングトランジスタＱｓｗ１，Ｑｓｗ２がともにオフになり、前記駆動トランジスタＱｄのドレインとデータ線Ｘｍとが電気的に切断される。この結果、前記保持キャパシタＣｏには、前記データ電流Ｉｄｍの電流レベル（信号レベル）に応じた電荷量が保持される。
【００５０】
その後、所定の期間経過後に、前記走査線駆動回路１２から前記第ｎの制御線ＺｎにＨレベルの第ｎの発光期間制御信号ＬＴｎを出力する。すると、前記発光期間制御用トランジスタＱＬがオンになる。この結果、前記駆動トランジスタＱｄのドレインと有機ＥＬ素子ＯＬＥＤの陽極Ｅ１とが電気的に接続され、前記保持キャパシタＣｏに保持された電荷量に対応した電流レベルを有する電流が駆動電流ＩＯＬＥＤとして前記発光期間制御用トランジスタＱＬを介して有機ＥＬ素子ＯＬＥＤの陽極Ｅ１と陰極Ｅ２との間に流れる。この結果、有機ＥＬ素子ＯＬＥＤが前記駆動電流ＩＯＬＥＤの電流レベルに対応した輝度で発光する。そして、前記Ｈレベルの発光期間制御信号ＬＴｎの供給が継続している間（前記発光期間Ｔｓに相当）、有機ＥＬ素子ＯＬＥＤが発光し続ける。
【００５１】
そして、他の走査線とデータ線との交差部に対応する位置に配置された画素２０についても上記と同様にして順次行うことで表示パネル部１１上に画像データＤに対応した所望の画像が表示される。
【００５２】
次に、上記のように構成された有機ＥＬディスプレイ１０におけるデータ変換部１５の電気的構成及び同データ変換部１５でのガンマ補正処理方法についての詳細を図６〜図８に従って説明する。図６は、データ変換部１５の電気的構成を説明するための図である。データ変換部１５は、設定値レジスタ３１、演算設定回路３２及び加減算回路３３を備えている。
【００５３】
設定値レジスタ３１は、前記信号生成回路１４から出力された６ビットよりなる第１〜第４接点Ｕ１〜Ｕ４における第１〜第４基準値Ｊ１〜Ｊ４を含むリファレンス設定信号ＲＳを前記ライトストローブ信号ＷＳのタイミングで入力することで４つの第１〜第４基準
値Ｊ１〜Ｊ４を順次記憶する。つまり、ライトストローブ信号ＷＳが出力されるごとに、第１基準値Ｊ１→第２基準値Ｊ２→第３基準値Ｊ３→第４基準値Ｊ４のリファレンス設定信号ＲＳが順番に信号生成回路１４から出力され設定値レジスタ３１に順番に記憶される。各基準値Ｊ１〜Ｊ４は、図５に示す特性線Ｋを設定するためにユーザが希望する基準となる階調値であって、任意に設定変更が可能な値である。また、設定値レジスタ３１は、第１〜第４基準値Ｊ１〜Ｊ４を演算設定回路３２へ順次出力する。
【００５４】
演算設定回路３２は、前記信号生成回路１４から出力されたセレクトストローブ信号ＳＳを入力する。また、演算設定回路３２は、セレクトストローブ信号ＳＳのタイミングで第０基準値Ｊ０と第１基準値Ｊ１の偏差、第１基準値Ｊ１と第２基準値Ｊ２の偏差、第２基準値Ｊ２と第３基準値Ｊ３の偏差、または、第３基準値Ｊ３と第４基準値Ｊ４の偏差をそれぞれ求める。そして、演算設定回路３２は、求めた各偏差から、図５に示す第１〜第４分割線Ｋ１〜Ｋ４の傾きを指定するリファレンスセット信号ＲＳＳを生成して加減算回路３３へ出力する。
【００５５】
加減算回路３３は、画素２０毎の下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）、第０〜第４基準値Ｊ０〜Ｊ４及びリファレンスセット信号ＲＳＳをそれぞれ入力する。加減算回路３３は、入力された第０〜第４基準値Ｊ０〜Ｊ４及びリファレンスセット信号ＲＳＳを用いて上式（１）〜（４）に基づいた演算を行うことで、図５に示す特性線Ｋに従った画像データＤに対する変換画像データＤｏを作成する。そして、加減算回路３３は、作成された変換画像データＤｏを変換画像ラインデータＤｏ１〜Ｄｏｍに区分し、それぞれ対応するデジタル・アナログ変換回路ＤＡＣ１〜ＤＡＣｍに出力する。
【００５６】
以下、設定値レジスタ３１、演算設定回路３２及び加減算回路３３での演算処理についてそれぞれ説明する。
（設定値レジスタ）
図７は、設定値レジスタ３１及び演算設定回路３２での演算処理を説明するための図である。設定値レジスタ３１は、シフトレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄ及び第１のデータ比較部３４を備えている。
【００５７】
各シフトレジスタ３１ａ〜３１ｄは、７ビットのシフトレジスタであって、その下位６ビットに、６ビットよりなる前記第１〜第４基準値Ｊ１〜Ｊ４が記憶され、上位１ビットを先の基準値との大小を指示するフラグとして割り当てている。各シフトレジスタ３１ａ〜３１ｄは、前記ライトストローブ信号ＷＳのタイミングでリファレンス設定信号ＲＳが入力されることで所望の６ビットよりなる第１〜第４基準値Ｊ１〜Ｊ４が順番に入力される。第１のデータ比較部３４は、ライトストローブ信号ＷＳのタイミング毎にシフトレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄのうちの第４のシフトレジスタ３１ｄに記憶された基準値と、次に信号生成回路１４から入力される基準値との大小関係を比較する。第１のデータ比較部３４は、その比較結果に基づいて、その第４のシフトレジスタ３１ｄの基準値と比較した信号生成回路１４から入力される６ビットの基準値の最上位ビットの上にさらに１ビット拡張して７ビットにしその７ビットの最上位ビットに比較結果を書き込む。そして、比較結果が付加された７ビットの基準値は第４のシフトレジスタ３１ｄに記憶される。本実施形態においては、入力される基準値が第４のシフトレジスタ３１ｄの基準値より大きい場合、第１のデータ比較部３４は、入力する基準値の最上位ビットにさらに「０」を付加して７ビットの基準値を作成する。また、入力される基準値が第４のシフトレジスタ３１ｄの基準値より小さい場合、第１のデータ比較部３４は入力する基準値の最上位ビットにさらに「１」を付加した７ビットの基準値を作成する。
【００５８】
詳しくは、設定値レジスタ３１は、まず、そのシフトレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄのうちの第４のシフトレジスタ３１ｄにデータ値が「０００００００」である７
ビットの第０基準値Ｊ０が記憶されている。この第０基準値Ｊ０は予め設定された階調値である。
【００５９】
そして、第１基準値Ｊ１が信号生成回路１４から出力されると、第４のシフトレジスタ３１ｄに記憶された第０基準値Ｊ０が読み出され、第１のデータ比較部３４にて、第１基準値Ｊ１と第０基準値Ｊ０の下位６ビットの大小関係が比較される。そして、その比較結果が付加された７ビットの第１基準値Ｊ１が第４のシフトレジスタ３１ｄに入力され記憶されるとともに第０基準値Ｊ０が第３のシフトレジスタ３１ｃにシフトされ記憶される。
【００６０】
以降、第２〜第４基準値Ｊ２〜Ｊ４に対しても前記と同様な処理を行うことで、各シフトレジスタ３１ａ〜３１ｄに７ビットの第１〜第４基準値Ｊ１〜Ｊ４が順次入力され記憶される。また、第４基準値Ｊ４が第４のシフトレジスタ３１ｄに入力されたとき、第０基準値Ｊ０は上書き消去され、第１〜第４基準値Ｊ１〜Ｊ４が後段の加減算回路３３へ所定のライトストローブ信号ＷＳのタイミングで一斉に出力される。
【００６１】
（演算設定回路）
演算設定回路３２は、第１の演算器３５、演算部ＣＺ及び出力階調設定シフトレジスタ３６を備えている。
【００６２】
第１の演算器３５は、前記シフトレジスタ３１ａ〜３１ｄに７ビットの第１〜第４基準値Ｊ１〜Ｊ４が入力される毎に、その第４のシフトレジスタ３１ｄに記憶された下位６ビットの基準値から、次にシフトレジスタ３１ａ〜３１ｄに入力される６ビットの基準値を減算して第１の差分値Ｒｄｉｆ（＝Ｊn+1−Ｊn）を算出する。つまり、第１基準値Ｊ１から第４基準値Ｊ４まで順に入力される毎に、第１の演算器３５は、第１基準値Ｊ１と第０基準値Ｊ０の、第２基準値Ｊ２と第１基準値Ｊ１、第３基準値Ｊ３と第２基準値Ｊ２、第４基準値Ｊ４と第３基準値Ｊ３との第１の差分値Ｒｄｉｆを求める。つまり、第１の演算器３５は、前記各基準値Ｊ０〜Ｊ４で決まる第１〜第４階調帯Ｚｏ１〜Ｚｏ４の各分割線Ｋ１〜Ｋ４の両端（始点と終点）間の大きさを、第１の差分値Ｒｄｉｆとして求めている。そして、順次求められた第１〜第４階調帯Ｚｏ１〜Ｚｏ４の分割線Ｋ１〜Ｋ４における第１の差分値Ｒｄｉｆは、演算部ＣＺに出力される。即ち、第１の演算器３５は、前記第１〜第４階調帯Ｚｏ１〜Ｚｏ４の基準値Ｊ０〜Ｊ４を順次入力し、その基準値Ｊ０〜Ｊ４のうちの基準値Ｊ０〜Ｊ３（これが、特許請求の範囲に記載の「初期値」に対応する）と、対応する基準値Ｊ１〜Ｊ４（これが、特許請求の範囲に記載の「最終値」に対応する）との偏差を求める。
【００６３】
演算部ＣＺは、入力レジスタ３７、演算レジスタ３８、比較演算データレジスタ３９、セレクタ４０、第２のデータ比較部４１及び第２の演算器４２を備えている。
入力レジスタ３７は、ライトストローブ信号ＷＳのタイミングで第１の差分値Ｒｄｉｆを順次入力し記憶する。また、入力レジスタ３７は、後記する第２の差分値Ｓｄｉｆを入力し記憶する。そして、入力レジスタ３７は、第１及び第２の差分値Ｒｄｉｆ，Ｓｄｉｆが入力されるたびに演算レジスタ３８にそれぞれを出力する。
【００６４】
演算レジスタ３８は、入力レジスタ３７からの新たな第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆが入力されると、先に入力された第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆを、その新たな第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆに更新する。演算レジスタ３８は、入力レジスタ３７から入力された第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆを第２のデータ比較部４１に出力する。また、演算レジスタ３８は、入力された第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆを第２の演算器４２に出力する。
【００６５】
比較演算データレジスタ３９は、５個のデータレジスタ３９ａ，３９ｂ，３９ｃ，３９ｄ，３９ｅを備えている。データレジスタ３９ａ〜３９ｅのうち第１のデータレジスタ３９ａには階調値が「１」の比較データが、第２のデータレジスタ３９ｂには階調値が「３」の比較データが予め記憶されている。また、第３のデータレジスタ３９ｃには階調値が「７」の比較データが、第４のデータレジスタ３９ｄには階調値が「１５」の比較データが、第５のデータレジスタ３９ｅには階調値が「３１」の比較データがそれぞれ予め記憶されている。各比較データの「１」，「３」，「７」，「１５」，「３１」は、具体的には、６ビットのデジタルデータであって、前記画像データＤの「０」〜「６３」の階調値に対応する階調値のデータである。
【００６６】
セレクタ４０は、前記信号生成回路１４から出力されるセレクトストローブ信号ＳＳのタイミングで前記各データレジスタ３９ａ〜３９ｅを第５のデータレジスタ３９ｅ→第４のデータレジスタ３９ｄ→第３のデータレジスタ３９ｃ→第２のデータレジスタ３９ｂ→第１のデータレジスタ３９ａの順にアクセスし、「１」〜「３１」の比較データを読み出す。セレクトストローブ信号ＳＳは、前記ライトストローブ信号ＷＳが１回出力される毎に５回出力されるように設定されている。
【００６７】
このようにすることで、前記演算レジスタ３８から１つの第１の差分値Ｒｄｉｆが入力レジスタ３７及び演算レジスタ３８を介して第２のデータ比較部４１へ出力される毎に、セレクタ４０は比較演算データレジスタ３９から第５のデータレジスタ３９ｅ→第４のデータレジスタ３９ｄ→第３のデータレジスタ３９ｃ→第２のデータレジスタ３９ｂ→第１のデータレジスタ３９ａの順にアクセスし、前記各比較データ「１」〜「３１」を読み出し第２のデータ比較部４１へ出力する。
【００６８】
また、セレクタ４０は、第２のデータ比較部４１の比較結果に基づいてそのときの第２のデータ比較部４１に出力した比較データを第２の演算器４２に出力するようになっている。
【００６９】
第２のデータ比較部４１は、前記演算レジスタ３８から出力された第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆと、セレクタ４０によって読み出された前記比較データ「１」〜「３１」の各々との大小関係を比較する。詳しくは、第２のデータ比較部４１は、第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆに対してその値が、前記各比較データ「１」〜「３１」のいずれかと等しいかまたは大きいかを判断する。
【００７０】
そして、第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆが読み出された比較データ以上の場合には、第２のデータ比較部４１は、その値が「１」である実行ストローブ信号ＥＳを作成し、前記入力レジスタ３７及び出力階調設定シフトレジスタ３６に出力する。また、第１の差分値Ｒｄｉｆまたは第２の差分値Ｓｄｉｆが読み出された比較データより小さい場合には、第２のデータ比較部４１は、その値が「０」である実行ストローブ信号ＥＳを作成し、前記入力レジスタ３７及び出力階調設定シフトレジスタ３６に出力する。
【００７１】
第２の演算器４２は、前記第２のデータ比較部４１の比較結果に基づいて、その時の演算レジスタ３８の内容とセレクタ４０の内容を用いて減算するかどうかを決める。そして、第２の演算器４２は、第２のデータ比較部４１が第１の差分値Ｒｄｉｆ（または第２の差分値Ｓｄｉｆ）が比較データ以上と判断した時、その時の演算レジスタ３８の第１の差分値Ｒｄｉｆ（または第２の差分値Ｓｄｉｆ）をその時のセレクタ４０の比較データで減算する。第２の演算器４２は、この減算値を第２の差分値Ｓｄｉｆとして前記入力レジスタ３７に出力するようになっている。
【００７２】
すると、入力レジスタ３７を介して演算レジスタ３８に第２の差分値Ｓｄｉｆが記憶さ
れ、それ以降は、第２のデータ比較部４１にて第２の差分値Ｓｄｉｆと前記比較データの各々との大小関係が比較される。
【００７３】
つまり、第１の演算器３５からある階調帯、例えば第１階調帯Ｚｏ１における第１の差分値Ｒｄｉｆ（＝Ｊ１−Ｊ０）が出力されると、第１の差分値Ｒｄｉｆは入力レジスタ３７を介して演算レジスタ３８に入力される。続いて、１回目のセレクトストローブ信号ＳＳが演算部ＣＺに入力されると、セレクタ４０は、まず、第５のデータレジスタ３９ｅから「３１」の比較データを読み出し第２のデータ比較部４１に出力するとともに、演算レジスタ３８は第１の差分値Ｒｄｉｆを第２のデータ比較部４１に出力する。第２のデータ比較部４１は、第１の差分値Ｒｄｉｆが比較データ「３１」以上かどうか判断する。
【００７４】
このとき、例えば、第１の差分値Ｒｄｉｆが「４」である場合、第２のデータ比較部４１は、第１の差分値Ｒｄｉｆが比較データ「３１」未満なので、「０」の実行ストローブ信号ＥＳを出力する。そして、次のセレクトストローブ信号ＳＳを待つ。
【００７５】
２回目のセレクトストローブ信号ＳＳが演算部ＣＺに入力されると、セレクタ４０は、第４のデータレジスタ３９ｄから「１５」の比較データを読み出し第２のデータ比較部４１に出力する。第２のデータ比較部４１は、第１の差分値Ｒｄｉｆが比較データ「１５」以上かどうか判断する。このとき、第１の差分値Ｒｄｉｆが「４」であるので、第２のデータ比較部４１は、「０」の実行ストローブ信号ＥＳを出力し、次のセレクトストローブ信号ＳＳを待つ。
【００７６】
３回目のセレクトストローブ信号ＳＳが演算部ＣＺに入力されると、セレクタ４０は、第３のデータレジスタ３９ｃから「７」の演算データを読み出し第２のデータ比較部４１に出力する。第２のデータ比較部４１は、第１の差分値Ｒｄｉｆが比較データ「７」以上かどうか判断する。このとき、第１の差分値Ｒｄｉｆが「４」であるので、第２のデータ比較部４１は、「０」の実行ストローブ信号ＥＳを出力し、次のセレクトストローブ信号ＳＳを待つ。
【００７７】
４回目のセレクトストローブ信号ＳＳが演算部ＣＺに入力されると、セレクタ４０は、第２のデータレジスタ３９ｂから「４」の比較データを読み出し第２のデータ比較部４１に出力する。第２のデータ比較部４１は、第１の差分値Ｒｄｉｆが演算データ「３」以上かどうか判断する。このとき、第１の差分値Ｒｄｉｆが「４」であるので、第２のデータ比較部４１は、比較データ「３」以上と判断し、「１」の実行ストローブ信号ＥＳを出力する。
【００７８】
第２のデータ比較部４１が比較データ「３」以上と判断し「１」の実行ストローブ信号ＥＳを出力すると、第２の演算器４２において、その時の演算レジスタ３８の第１の差分値Ｒｄｉｆ（＝「４」）を、その時のセレクタ４０の比較データ「３」で減算する。第２の演算器４２はその減算して得た「１」の値（＝「４」−「３」）を第２の差分値Ｓｄｉｆとして入力レジスタ３７を介して演算レジスタ３８に入力する。これによって、演算レジスタ３８の内容は、第２の差分値Ｓｄｉｆ（＝「１」）に書き換えられ、その第２の差分値Ｓｄｉｆが第２のデータ比較部４１に出力される。
【００７９】
そして、５回目のセレクトストローブ信号ＳＳが演算部ＣＺに入力されると、セレクタ４０は、第１のデータレジスタ３９ａから「１」の比較データを読み出し第２のデータ比較部４１に出力する。第２のデータ比較部４１は、第２の差分値Ｓｄｉｆが比較データ「１」以上かどうか判断する。このとき、第２の差分値Ｓｄｉｆが「１」であるので、第２のデータ比較部４１は、比較データ「１」以上と判断し、「１」の実行ストローブ信号ＥＳを出力する。
【００８０】
第２のデータ比較部４１が比較データ「１」以上と判断し「１」の実行ストローブ信号ＥＳを出力すると、５個のセレクトストローブ信号ＳＳに基づいて５回の比較演算を終了する。そして、演算部ＣＺは新たな第１の演算器３５からの第１の差分値Ｒｄｉｆ、即ち、次の階調帯（この場合、第２階調帯Ｚｏ２）における第１の差分値Ｒｄｉｆ（＝Ｊ２−Ｊ１）を待つ。従って、第１の差分値Ｒｄｉｆが「４」である第１階調帯Ｚｏ１の場合、「０」，「０」，「０」，「１」，「１」の実行ストローブ信号ＥＳが第２のデータ比較部４１から順番に出力される。
【００８１】
因みに、例えば、第２階調帯の第１の差分値Ｒｄｉｆが「１２」である場合、「０」，「０」，「１」，「１」，「１」の実行ストローブ信号ＥＳが第２のデータ比較部４１から順番に出力される。また、第３階調帯Ｚｏ３の第１の差分値Ｒｄｉｆが「３１」である場合、「１」，「０」，「０」，「０」，「０」の実行ストローブ信号ＥＳが第２のデータ比較部４１から順番に出力される。さらに、第１の差分値Ｒｄｉｆが「５５」である第４階調帯Ｚｏ４の場合、「１」，「１」，「１」，「０」，「１」の実行ストローブ信号ＥＳが第２のデータ比較部４１から順番に出力される。
【００８２】
なお、ここで、第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）が比較データ「３１」以上とは、その第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）で決まる傾きが、図５で点線で示す基準線の傾きより２倍以上の傾きを意味する。
【００８３】
第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）が比較データ「１５」以上とは、その第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）で決まる傾きが、基準線の傾きより大きな傾きを意味する。同様に、第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）が比較データ「７」以上とは、その第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）で決まる傾きが、基準線の傾きより２分の１以上の傾きを意味する。また、第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）が比較データ「３」以上とは、その第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）で決まる傾きが、基準線の傾きより４分の１以上の傾きを意味する。さらに、第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）が比較データ「１」以上とは、その第１の差分値Ｒｄｉｆ（第２の差分値Ｓｄｉｆ）で決まる傾きが、基準線の傾きより８分の１以上の傾きを意味する。
【００８４】
従って、５回のセレクトストローブ信号ＳＳに基づいて生成される５個の実行ストローブ信号ＥＳは、各階調帯Ｚｏ１〜Ｚｏ４の分割線Ｋ１〜Ｋ４の傾きの大きさ（すなわち、各階調帯Ｚｏ１〜Ｚｏ４における変換率）を意味する信号ある。
【００８５】
例えば、前記した第１の差分値Ｒｄｉｆが「４」であって、実行ストローブ信号ＥＳが「０」，「０」，「０」，「１」，「１」の順番に出力される第１階調帯Ｚｏ１では、その分割線Ｋ１の傾き（変換率）は、「３／８（＝１／４＋１／８）」の傾きとなる。また、第１の差分値Ｒｄｉｆが「１２」であって、実行ストローブ信号ＥＳが「０」，「０」，「１」，「１」，「１」の順番に出力される第２階調帯Ｚｏ２では、その分割線Ｋ２の傾き（変換率）は、「７／８（＝１／２＋１／４＋１／８）」の傾きとなる。
【００８６】
また、第１の差分値Ｒｄｉｆが「３１」であって、実行ストローブ信号ＥＳが「１」，「０」，「０」，「０」，「０」の順番に出力される第３階調帯Ｚｏ３では、その分割線Ｋ３の傾き（変換率）は、「２」の傾きとなる。さらに、第１の差分値Ｒｄｉｆが「５５」であって、実行ストローブ信号ＥＳが「１」，「１」，「１」，「０」，「１」の順番で出力される第４階調帯Ｚｏ４では、その分割線Ｋ３の傾き（変換率）は、「２９／８（＝２＋１＋１／２＋１／８）」の傾きとなる。
【００８７】
そして、各階調帯Ｚｏ１〜Ｚｏ４毎に５個ずつ出力される実行ストローブ信号ＥＳは、出力階調設定シフトレジスタ３６に各階調帯Ｚｏ１〜Ｚｏ４毎に記憶される。出力階調設定シフトレジスタ３６は、４個の第１〜第４レジスタ３６ａ，３６ｂ，３６ｃ，３６ｄを有している。第１〜第４レジスタ３６ａ，３６ｂ，３６ｃ，３６ｄは、５ビットのレジスタ部を有し前記実行ストローブ信号ＥＳを記憶する。
【００８８】
つまり、第１レジスタ３６ａは、第１階調帯Ｚｏ１における５個の実行ストローブ信号ＥＳが記憶される。第２レジスタ３６ｂは、第２階調帯Ｚｏ２における５個の実行ストローブ信号ＥＳが記憶される。第３レジスタ３６ｃは、第３階調帯Ｚｏ３における５個の実行ストローブ信号ＥＳが記憶される。第４レジスタ３６ｄは、第４階調帯Ｚｏ４における５個の実行ストローブ信号ＥＳが記憶される。
【００８９】
そして、出力階調設定シフトレジスタ３６は、第１〜第４レジスタ３６ａ，３６ｂ，３６ｃ，３６ｄに対応する階調帯の実行ストローブ信号ＥＳが記憶されると、第１〜第４レジスタ３６ａ，３６ｂ，３６ｃ，３６ｄに記憶されたデータをリファレンスセット信号ＲＳＳとして次段の加減算回路３３に出力する。
（加減算回路）
図８は、加減算回路３３の電気的構成を説明するための図である。加減算回路３３は、設定回路部４３、ビット反転処理回路４４、レジスタ部４５、シフトデータセレクタ４６及び加算器４７を備えている。
【００９０】
設定回路部４３は、６ビットの画像データＤ（Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１）中の上位２ビットＤ５，Ｄ６を入力する。また、設定回路部４３は、前記設定値レジスタ３１から出力された第０〜第４基準値Ｊ０〜Ｊ４と、出力階調設定シフトレジスタ３６から出力されたリファレンスセット信号ＲＳＳとを入力する。そして、設定回路部４３は、入力された画像データＤ中の上位２ビットＤ５，Ｄ６の値によって、下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）が第１〜第４階調帯Ｚｏ１〜Ｚｏ４のうちのいずれの階調帯に属する画像データなのかを判断する。上位２ビットＤ５，Ｄ６の値によって、階調帯が判別されると、判別された階調帯の左側にある基準値を加算器４７に出力する。因みに、第１階調帯Ｚｏ１の場合は第０基準値Ｊ０、第２階調帯Ｚｏ２の場合は第１基準値Ｊ１、第３階調帯Ｚｏ３の場合は第２基準値Ｊ２、第４階調帯Ｚｏ４の場合は第３基準値Ｊ３である。
【００９１】
また、設定回路部４３は、入力された第１〜第４基準値Ｊ１〜Ｊ４のうち、その各最上位ビットが「０」または「１」のどちらかを判断し、隣接する基準値Ｊ１〜Ｊ４間の大小関係を判定する。そして、最上位ビットの値が「１」であれば、設定回路部４３はビット反転処理回路４４に入力される下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）を反転させるための反転制御信号ＨＳを同ビット反転処理回路４４に出力する。一方、最上位ビットの値が「０」であれば、設定回路部４３はビット反転処理回路４４に入力される下位４ビットの画像データＤをそのまま後段のレジスタ部４５に出力させるための反転制御信号ＨＳを同ビット反転処理回路４４に出力する。なお、本実施形態では、図５に実線で示す特性線Ｋを設定するため、最上位ビットに「１」が付加された第１〜第４基準値Ｊ１〜Ｊ４は無いことになる。
【００９２】
さらに、設定回路部４３は、前記各階調帯Ｚｏ１〜Ｚｏ４毎の変換率を決めるリファレンスセット信号ＲＳＳをその各レジスタ３６ａ〜３６ｄに記憶された５ビットの実行ストローブ信号ＥＳ毎にシフトデータセレクタ４６に出力する。
【００９３】
ビット反転処理回路４４は、前記画像データＤ（Ｄ６，Ｄ５，Ｄ４，Ｄ３，Ｄ２，Ｄ１）中の下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）を入力する。
ビット反転処理回路４４は、設定回路部４３からの反転制御信号ＨＳが「０」の場合は、画像データＤの下位４ビットの画像データＤ４〜Ｄ１を次段のレジスタ部４５にそのまま出力する。また、ビット反転処理回路４４は、反転制御信号ＨＳが「１」の場合は、入力された画像データＤの下位４ビットの画像データＤ４〜Ｄ１を反転させてレジスタ部４５に出力する。
【００９４】
レジスタ部４５は、９ビットのレジスタＲ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５が５個並列に組み合わされることで構成されている。各レジスタＲ１〜Ｒ５には、各第１〜第４階調帯Ｚｏ１〜Ｚｏ４での画像データＤの値を２倍、１倍、１／２倍、１／４倍または１／８倍した計算結果が記憶されるようになっている。
【００９５】
詳しくは、５個のレジスタＲ１〜Ｒ５のうち、第１のレジスタＲ１には、前記ビット反転処理回路４４を介して入力された下位４ビットの画像データＤ４〜Ｄ１を２倍にしたデータが入力されるようになっている。即ち、第１のレジスタＲ１には、画像データＤ４〜Ｄ１が（Ｄ４，Ｄ３，Ｄ２，Ｄ１）→（０，Ｄ４，Ｄ３，Ｄ２，Ｄ１，０，０，０，０）に加工されて第１シフト画像データとして記憶される。つまり、第１のレジスタＲ１は、下位４ビットの画像データＤ４〜Ｄ１を、「２」倍の変換率（基本変換率）で変換したときの値（第１シフト画像データ）を記憶する。
【００９６】
次に、第２のレジスタＲ２には、前記ビット反転処理回路４４を介して入力された下位４ビットの画像データＤ４〜Ｄ１を１倍にしたデータが入力されるようになっている。即ち、第２のレジスタＲ２には、画像データＤ４〜Ｄ１が（Ｄ４，Ｄ３，Ｄ２，Ｄ１）→（０，０，Ｄ４，Ｄ３，Ｄ２，Ｄ１，０，０，０）に加工されて第２シフト画像データとして記憶される。つまり、第２のレジスタＲ２は、下位４ビットの画像データＤ４〜Ｄ１を、「１」倍の変換率（基本変換率）で変換したときの値（第２シフト画像データ）を記憶する。
【００９７】
次に、第３のレジスタＲ３には、前記下位４ビットの画像データＤ４〜Ｄ１を１／２倍にしたデータが入力されるようになっている。即ち、第３のレジスタＲ３には、画像データＤ４〜Ｄ１が（Ｄ４，Ｄ３，Ｄ２，Ｄ１）→（０，０，０，Ｄ４，Ｄ３，Ｄ２，Ｄ１，０，０）に加工されて第３シフト画像データとして記憶される。つまり、第３のレジスタＲ３は、下位４ビットの画像データＤ４〜Ｄ１を、「１／２」倍の変換率（基本変換率）で変換したときの値（第３シフト画像データ）を記憶する。
【００９８】
さらに、第４のレジスタＲ４には、前記下位４ビットの画像データＤ４〜Ｄ１を１／４倍にしたデータが入力されるようになっている。即ち、第４のレジスタＲ４には、画像データＤ４〜Ｄ１が（Ｄ４，Ｄ３，Ｄ２，Ｄ１）→（０，０，０，０，Ｄ４，Ｄ３，Ｄ２，Ｄ１，０）に加工されて第４シフト画像データとして記憶される。つまり、第４のレジスタＲ４は、下位４ビットの画像データＤ４〜Ｄ１を、「１／４」倍の変換率（基本変換率）で変換したときの値（第４シフト画像データ）を記憶する。
【００９９】
さらにまた、第５のレジスタＲ５には、前記下位４ビットの画像データＤ４〜Ｄ１を１／８倍にしたデータが入力されるようになっている。即ち、第５のレジスタＲ５には、画像データＤ４〜Ｄ１が（Ｄ４，Ｄ３，Ｄ２，Ｄ１）→（０，０，０，０，０，Ｄ４，Ｄ３，Ｄ２，Ｄ１）に加工されて第５シフト画像データとした記憶される。つまり、第５のレジスタＲ５は、下位４ビットの画像データＤ４〜Ｄ１を、「１／８」倍の変換率（基本変換率）で変換したときの値（第４シフト画像データ）を記憶する。
【０１００】
このように、レジスタ部４５の各レジスタＲ１〜Ｒ５のそれぞれには、下位４ビットの画像データＤ４〜Ｄ１を「２」倍、「１」倍、「１／２」倍、「１／４」倍、「１／８」
倍の変換率（基本変換率）でそれぞれ変換し、その変換したそれぞれの各シフト画像データをそれぞれ対応するレジスタＲ１〜Ｒ５に記憶している。従って、下位４ビットの画像データＤ４〜Ｄ１は、第１〜第５のレジスタＲ１〜Ｒ５の値を組み合わせることにより３１通りの変換値を得ることができる。
【０１０１】
シフトデータセレクタ４６は、５ビットのセレクタ回路であって、その各ビットは前記レジスタ部４５のレジスタＲ１〜Ｒ５に対応している。また、シフトデータセレクタ４６には、前記設定回路部４３を介して前記リファレンスセット信号ＲＳＳがその５ビットの実行ストローブ信号ＥＳ毎に（レジスタ３６ａ〜３６ｄ毎に）入力される。
【０１０２】
シフトデータセレクタ４６は、このリファレンスセット信号ＲＳＳ（５ビットの実行ストローブ信号ＥＳ）によって、第１〜第５のレジスタＲ１〜Ｒ５を適宜選択し選択したレジスタの値を加算器４７に出力する。つまり、このリファレンスセット信号ＲＳＳは、前記各階調帯Ｚｏ１〜Ｚｏ４毎に前記５つのレジスタＲ１〜Ｒ５を選択するための選択データである。そして、シフトデータセレクタ４６は、前記リファレンスセット信号ＲＳＳに基づいて前記レジスタＲ１〜Ｒ５を適宜選択し、その選択した前記レジスタＲ１〜Ｒ５のシフト画像データを読み出す。
【０１０３】
因みに、前記した第１の差分値Ｒｄｉｆが「４」であって、実行ストローブ信号ＥＳが「０」，「０」，「０」，「１」，「１」の順番に出力された第１階調帯Ｚｏ１の場合、第４及び第５のレジスタＲ４，Ｒ５に記憶された９ビットの第４及び第５シフト画像データが加算器４７にそれぞれ出力される。また、前記した第１の差分値Ｒｄｉｆが「１２」であって、実行ストローブ信号ＥＳが「０」，「０」，「１」，「１」，「１」の順番に出力された第２階調帯Ｚｏ２の場合、第３〜第５のレジスタＲ３〜Ｒ５に記憶された９ビットの第３〜第５シフト画像データが加算器４７にそれぞれ出力される。さらに、前記した第１の差分値Ｒｄｉｆが「３１」であって、実行ストローブ信号ＥＳが「１」，「０」，「０」，「０」，「０」の順番に出力された第３階調帯Ｚｏ３の場合、第１のレジスタＲ１に記憶された９ビットの第５シフト画像データが加算器４７に出力される。さらにまた、前記した第１の差分値Ｒｄｉｆが「５５」であって、実行ストローブ信号ＥＳが「１」，「１」，「１」，「０」，「１」の順番で出力された第４階調帯Ｚｏ４の場合、第１〜第３及び第５のレジスタＲ１〜Ｒ３，Ｒ５に記憶された９ビットの第１〜第３及び第５シフト画像データが加算器４７にそれぞれ出力される。
【０１０４】
加算器４７は、シフトデータセレクタ４６によって読み出された９ビットのシフト画像データに、設定回路部４３から出力された画像データＤの上位２ビットで決まる階調帯の左端の基準値（第０〜第３基準値Ｊ０〜Ｊ３のいずれか）を加算して変換画像データＤｏを生成する。詳しくは、まず、設定回路部４３にて７ビットの基準値の各最上位ビットが切り捨てられ、６ビットの基準値が作成される。そして、前記シフトデータセレクタ４６にて読み出された９ビットのシフト画像データに対して６ビットの基準値を加算する。この加算は、９ビットのシフト画像データの上位６ビットを読み出し、その読み出された６ビットのシフト画像データに対して６ビットの基準値を加算する。そして、加算器４７は、その加算値を変換画像データＤｏとして出力する。
【０１０５】
つまり、加算器４７は、設定回路部４３から出力された５ビットの前記リファレンスセット信号ＲＳＳが「１」に対応したレジスタＲ１〜Ｒ５に記憶されたシフト画像データを互いに加算する。その後、その加算された値に前記設定回路部４３から出力された階調帯の第０〜第３基準値Ｊ０〜Ｊ３のいずれかを加算することで変換画像データＤｏを生成する。
【０１０６】
そして、式（１）における（Ｊ１−Ｊ０）／１６が、図５に示す前記第１階調帯Ｚｏ１
の分割線Ｋ１の傾きに相当する。そして、前記レジスタＲ１〜Ｒ５に記憶されたシフト画像データのうち前記リファレンスセット信号ＲＳＳが「１」に対応したシフト画像データを読み出す。そして、その読み出された値を互いに加算した値が、式（１）における（Ｊ１−Ｊ０）／１６と第１階調帯Ｚｏ１中の下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）との乗算値（ＤＬ（Ｊ１−Ｊ０）／１６）に対応する。また、前記その読み出された値を互いに加算した値に、前記第０基準値Ｊ０を加算することが、式（１）におけるＤＬ（Ｊ１−Ｊ０）／１６と前記第０基準値Ｊ０との加算値に対応する。
【０１０７】
また、同様に、式（２）〜（４）における（Ｊ２−Ｊ１）／１６，（Ｊ３−Ｊ２）／１６，（Ｊ４−Ｊ３）／１６のそれぞれが、図５に示す対応する前記第２階調帯Ｚｏ２の分割線Ｋ２〜前記第４階調帯Ｚｏ４の分割線Ｋ４のそれぞれの傾きに相当する。
【０１０８】
そして、前記レジスタＲ１〜Ｒ５に記憶されたシフト画像データのうち前記リファレンスセット信号ＲＳＳが「１」に対応したシフト画像データを読み出す。そして、その読み出された値を互いに加算した値が、式（２）における（Ｊ２−Ｊ１）／１６と第２階調帯Ｚｏ２中の下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）との乗算値（ＤＬ（Ｊ２−Ｊ１）／１６）に対応する。そして、前記その読み出された値を互いに加算した値に、前記第１基準値Ｊ１を加算することが、式（２）におけるＤ［３：０］（Ｊ２−Ｊ１）／１６と前記第１基準値Ｊ１との加算値に対応する。
【０１０９】
また、前記レジスタＲ１〜Ｒ５に記憶されたシフト画像データのうち前記リファレンスセット信号ＲＳＳが「１」に対応したシフト画像データを読み出す。そして、その読み出された値を互いに加算した値が、式（３）における（Ｊ３−Ｊ２）／１６と第３階調帯Ｚｏ３中の下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）との乗算値（ＤＬ（Ｊ３−Ｊ２）／１６）に対応する。そして、前記その読み出された値を互いに加算した値に、前記第２基準値Ｊ２を加算することが、式（３）におけるＤ［３：０］（Ｊ３−Ｊ２）／１６と前記第２基準値Ｊ２との加算値に対応する。
【０１１０】
同様に、前記レジスタＲ１〜Ｒ５に記憶されたシフト画像データのうち前記リファレンスセット信号ＲＳＳが「１」に対応したシフト画像データを読み出す。そして、その読み出された値を互いに加算した値が、式（４）における（Ｊ４−Ｊ３）／１６と第４階調帯Ｚｏ４中の下位４ビットの画像データＤ（Ｄ４，Ｄ３，Ｄ２，Ｄ１）との乗算値（ＤＬ（Ｊ４−Ｊ３）／１６）に、それぞれ対応する。そして、また、前記その読み出された値を互いに加算した値に、前記第３基準値Ｊ３を加算することが、式（４）におけるＤＬ（Ｊ４−Ｊ３）／１６と前記第３基準値Ｊ３との加算値に対応する。
【０１１１】
従って、前記各設定値レジスタ３１、演算設定回路３２及び加減算回路３３にて前記した演算処理を行うことで入力された画像データＤを、ユーザが任意に設定した各階調帯Ｚｏ１〜Ｚｏ４における第１〜第４基準値Ｊ１〜Ｊ４に基づいて作成された特性線Ｋに従って線形補間された変換画像データＤｏに変換することができる。このようにすることで、画像データＤにガンマ補正処理を行うことができる。
【０１１２】
以上のことから本発明のデータ変換部１５または有機ＥＬディスプレイ１０は、従来のように、画像データＤの各階調値に対応した、所謂、補正データを記憶した大規模なＬＵＴを備えることなく画像データＤを所望の変換画像データＤｏに変換することができる。従って、従来のものと比べてデータ変換部１５自体の回路規模を小さくすることができる。
【０１１３】
また、前記データ変換部１５はＲＡＭで構成されたものではないので、ＲＡＭを制御するための制御回路といった周辺回路が必要ではない。従って、簡素な回路構成でデータ変
換部１５を構成することができる。さらに、データ変換部１５では、設定値レジスタ３１へのアクセスの回数は１回であるとともに、一般的にある通常の簡素な演算回路である第１及び第２の演算器３５，４２、レジスタ部４５及び加算器４７を組み合わせることでデータ変換部を構成したので、その分、高速なガンマ補正処理が可能となる。
【０１１４】
さらにまた、ガンマ補正処理を行う際の基準値となる第１〜第４基準値Ｊ１〜Ｊ４は、信号生成回路１４からのリファレンス設定信号ＲＳによって設定値レジスタ３１に入力され記憶されるようにした。従って、このリファレンス設定信号ＲＳを変更することで、ガンマ補正の特性を容易に変更することができる。
【０１１５】
尚、特許請求の範囲の選択データ演算回路は、例えば、本実施形態においては演算部ＣＺに対応している。特許請求の範囲の第１のデジタルデータまたは第１の画像デジタルデータは、例えば、本実施形態においては画像データＤに対応している。特許請求の範囲の第２のデジタルデータまたは第２の画像デジタルデータは、例えば、本実施形態においては変換画像データＤｏに対応している。特許請求の範囲のアナログデータ信号は、例えば、本実施形態においてはデータ電流Ｉｄ１〜Ｉｄｍに対応している。特許請求の範囲の基本データ値は、例えば、本実施形態においては第０〜第４基準値Ｊ０〜Ｊ４に対応している。特許請求の範囲の初期値は、例えば、本実施形態においては第０〜第３基準値Ｊ０〜Ｊ３に対応している。特許請求の範囲の最終値は、例えば、本実施形態においては第１〜第４基準値Ｊ１〜Ｊ４に対応している。
【０１１６】
また、特許請求の範囲の選択データは、例えば、本実施形態においてはリファレンスセット信号ＲＳＳに対応している。特許請求の範囲の複数の領域は、例えば、本実施形態においては第１〜第４階調帯Ｚｏ１〜Ｚｏ４に対応している。特許請求の範囲の電気光学素子は、例えば、本実施形態においては有機ＥＬ素子ＯＬＥＤに対応している。特許請求の範囲の電気光学装置は、例えば、本実施形態においては有機ＥＬディスプレイ１０に対応している。特許請求の範囲のデータ信号生成回路は、例えば、本実施形態においてはデータ線駆動回路１３に対応している。
【０１１７】
さらに、特許請求の範囲のデータ変換装置は、例えば、本実施形態においてはデータ変換部１５に対応している。特許請求の範囲の初期値データ記憶回路は、例えば、本実施形態においてはシフトレジスタ３１ａ，３１ｂ，３１ｃ，３１ｄに対応している。特許請求の範囲の演算回路は、例えば、本実施形態においては第１の演算器３５に対応している。特許請求の範囲の選択データ記憶回路は、例えば、本実施形態においては出力階調設定シフトレジスタ３６に対応している。特許請求の範囲のデータ出力回路は、例えば、本実施形態においては設定回路部４３に対応している。特許請求の範囲の基本変換データ記憶回路は、例えば、本実施形態においてはレジスタ部４５に対応している。特許請求の範囲の選択回路は、例えば、本実施形態においてはシフトデータセレクタ４６に対応している。特許請求の範囲の加算回路は、例えば、本実施形態においては加算器４７に対応している。
【０１１８】
前記実施形態によれば、以下のような特徴を得ることができる。
（１）本実施形態では、演算設定回路３２は、設定値レジスタ３１に入力される基準値Ｊ０〜Ｊ４から各階調帯の変換率に応じたリファレンスセット信号ＲＳＳを演算により求めて、加減算回路３３へ出力する。加減算回路３３は、画像データＤの上位２ビットから階調帯を識別して、対応する基準値とリファレンスセット信号に応じた画像データ変換を行う。従って、従来のように、画像データＤの各階調値に対応した、所謂、補正データを記憶したＲＡＭ等によるＬＵＴを備える必要がなく簡素なデータ変換部を構成することができる。
（２）本実施形態では、加減算回路３３において、画像データＤの下位４ビットの値を２
倍、１倍、１／２倍、１／４倍または１／８倍した画像データをリファレンスセット信号ＲＳＳに応じて選択して加算して、さらに各階調帯に対応する基準値を加算して、変換された変換画像データＤｏを出力する。従って、設定値レジスタ３１へのアクセスは初期化時のみであり、以降は入力された画像データを設定値に従い処理するのみであり、高速なガンマ補正処理が可能となる。
（３）本実施形態では、ガンマ補正処理を行う際の基準値となる第１〜第４基準値Ｊ０〜Ｊ４は、信号生成回路１４からのリファレンス設定信号ＲＳによって設定値レジスタ３１に入力し記憶されるようにした。従って、このリファレンス設定信号ＲＳを変更することで、ガンマ補正の特性を容易に変更することができる。
【０１１９】
（第２実施形態）
次に、第１実施形態で説明した電気光学装置としての有機ＥＬディスプレイ１０の電子機器の適用について図９に従って説明する。有機ＥＬディスプレイ１０は、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。
【０１２０】
図９は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図９において、パーソナルコンピュータ７０は、キーボード７１を備えた本体部７２と、前記有機ＥＬディスプレイ１０を用いた表示ユニット７３とを備えている。この場合においても、有機ＥＬディスプレイ１０を用いた表示ユニット７３は前記第１実施形態と同様な効果を発揮する。
【０１２１】
尚、発明の実施形態は、上記実施形態に限定されるものではなく、以下のように実施してもよい。
○上記実施形態では、設定回路部４３と設定値レジスタ３１及び演算設定回路３２を別体に備えたが、設定回路部４３に前記設定値レジスタ３１及び演算設定回路３２を内蔵してもよい。このようにすることで、上記第１実施形態と同様な効果を得ることができる。
【０１２２】
○上記実施形態では、単色の有機ＥＬディスプレイ１０であったが、フルカラー表示が可能な有機ＥＬディスプレイに応用してもよい。
○上記実施形態では、有機ＥＬ素子ＯＬＥＤを備えた有機ＥＬディスプレイに具体化して好適な効果を得たが、有機ＥＬディスプレイ以外の例えばデジタルマイクロミラーデバイス（ＤＭＤ）を用いたディスプレイ、電子放出素子を用いたディスプレイ（ＦＥＤ）やＳＥＤ（Ｓｕｒｆａｃｅ−Ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−Ｅｍｉｔｔｅｒ  Ｄｉｓｐｌａｙ）に具体化してもよい。
【図面の簡単な説明】
【０１２３】
【図１】第１の実施形態に係る有機ＥＬディスプレイの電気的構成を説明するための図である。
【図２】表示パネル部及びデータ線駆動回路の内部構成を説明するための図である。
【図３】本実施形態の画素の内部回路構成図である。
【図４】各種信号のタイミングチャートである。
【図５】入力された画像データ及び変換画像データのデータレベルと出力値との関係を示した図である。
【図６】データ変換部の電気的構成を説明するための図である。
【図７】設定値レジスタ及び演算設定回路での演算処理を説明するための図である。
【図８】加減算回路の電気的構成を説明するための図である。
【図９】第２の実施形態に係る電子機器としてのモバイル型のパーソナルコンピュータの斜視図である。
【符号の説明】
【０１２４】
ＣＺ…選択データ演算回路としての演算回路、Ｄ…第１のデジタルデータまたは第１の画像デジタルデータとしての画像データ、ＤＬ…第１のデジタルデータまたは第１の画像デジタルデータとしての画像データの下位４ビット、Ｄｏ…第２のデジタルデータまたは第２の画像デジタルデータとしての変換画像データ、Ｉｄ１〜Ｌｄｍ…アナログデータ信号としてのデータ電流、Ｊ０…基本データ値または初期値としての基準値、Ｊ１〜Ｊ４…基本データ値、初期値または最終値としての基準値、Ｒ１〜Ｒ５…第１〜第５のレジスタ、ＲＳＳ…選択データとしてのリファレンスセット信号、Ｚｏ１〜Ｚｏ４…複数の領域としての第１〜第４階調帯、ＯＬＥＤ…電気光学素子としての有機ＥＬ素子、Ｘ１〜Ｘｍ…データ線、Ｙ１〜Ｙｎ…走査線、１０…電気光学装置としての有機ＥＬディスプレイ、１２…走査線駆動回路、１３…データ信号生成回路としてのデータ線駆動回路、１５…データ変換装置としてのデータ変換部、２０…画素、３１…設定値レジスタ、３１ａ，３１ｂ，３１ｃ，３１ｄ…初期値データ記憶回路としてのシフトレジスタ、３５…演算回路としての第１の演算器、３６…選択データ記憶回路としての出力階調設定シフトレジスタ、４３…データ出力回路としての設定回路部、４５…基本変換データ記憶回路としてのレジスタ部、４６…選択回路としてのシフトデータセレクタ、４７…加算回路としての加算器、７０…電子機器としてのモバイル型のパーソナルコンピュータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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