(57)【要約】【課題】  ＰＬＬ周波数シンセサイザにおける、発振周波数制御の広帯域化と高速応答との両立を可能にする。【解決手段】  開示されるＰＬＬ周波数シンセサイザは、ＬＣタンク回路と切替え容量群を持つＶＣＯ部１と、基準信号と発振信号の位相誤差に応じた出力電流を発生するＰＬＬ部２と、選択信号に応じて切替え容量群の組み合わせを決定するディジタルチューニング制御部３とを備え、ディジタルチューニング制御時、ＬＣタンク回路を固定容量状態とし、基準周波数の所定周期における、選択信号の初期値に対応する切替え容量群によるＶＣＯ部の発振周波数と、チャネル選択情報に基づくＶＣＯ部の発振周波数の計算値との誤差に応じて選択信号を補正して再度誤差を求める処理を繰り返して、収束判定条件を満たしたときアナログチューニング制御に移行し、ＰＬＬ部の出力に基づいてＶＣＯ部を制御して所望の発振周波数に収束させる。【選択図】      図１
2005295273.tif 000002
【特許請求の範囲】
【請求項１】
インダクタと入力電圧に応じて容量が変化する可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを有し、前記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周周波数の信号と前記電圧制御発振手段の発振周波数の分周周波数の信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段と、ディジタルチューニング制御時、固定バイアスを選択し、アナログチューニング制御時、前記位相制御手段の出力電流を選択するスイッチ手段と、該スイッチ手段の出力電圧または出力電流を変換した電圧を前記可変容量素子に入力する低域濾波手段とを備えたことを特徴とするＰＬＬ周波数シンセサイザ。
【請求項２】
インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備え、前記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周信号と前記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備え、ディジタルチューニング制御時、固定バイアス電圧を選択し、アナログチューニング制御時、前記位相制御手段の出力電流を変換した電圧を選択して前記可変容量素子に供給するように構成されているＰＬＬ周波数シンセサイザであって、
前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、チャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく前記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、前記選択信号を補正して再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき処理を終了することによって、前記アナログチューニング制御に移行するように構成されていることを特徴とするＰＬＬ周波数シンセサイザ。
【請求項３】
前記ディジタルチューニング制御手段において、第１のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第２のカウンタ手段が前記第１のカウンタ手段の前記カウント期間、第１の演算手段がチャネル選択情報に応じて出力した選択信号の初期値に対応する前記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が前記第２のカウンタ手段のカウント結果と前記第１の演算手段がチャネル選択情報に応じて出力した前記第２のカウンタ手段のカウント結果の計算値とを比較して前記エラーを出力することによって、第２の演算手段が前記エラーの大きさに応じて前記選択信号の初期値を補正した選択信号を出力することによって、前記比較手段において再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき、前記ディジタルチューニング制御手段における処理を終了することを特徴とする請求項２記載のＰＬＬ周波数シンセサイザ。
【請求項４】
インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備え、前記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周信号と前記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備え、ディジタルチューニング制御時、固定バイアス電圧を選択し、アナログチューニング制御時、前記位相制御手段の出力電流を変換した電圧を選択して前記可変容量素子に供給するように構成されているＰＬＬ周波数シンセサイザであって、
最初の動作時、前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、使用帯域の中心に設定された期待値周波数に対応する選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、前記期待値周波数の分周信号のカウント結果の計算値とのエラーから前記選択信号の差分を求めて記憶し、
次に、前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、前記記憶されている差分に応じて補正したチャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく前記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、前記選択信号を補正して再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき処理を終了することによって、前記アナログチューニング制御に移行するとともに、次回以降の動作時は、その都度前記差分による選択信号の初期値の補正を行ってからディジタルチューニング制御の処理を開始するように構成されていることを特徴とするＰＬＬ周波数シンセサイザ。
【請求項５】
前記ディジタルチューニング制御手段において、最初の動作時、第１のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第２のカウンタ手段が前記第１のカウント手段の前記カウント期間、第１の演算手段が使用帯域の中心に設定された期待値周波数に応じて出力した選択信号の初期値に対応する前記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が前記第２のカウンタのカウント結果と前記第１の演算手段が前記期待値周波数に応じて出力した第２のカウンタのカウント結果の計算値とを比較してエラーを出力することによって、第２の演算手段が選択信号の差分を求めてレジスタ手段に記憶し、
次に、第１のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第２のカウンタ手段が前記第１のカウンタ手段の前記カウント期間、第１の演算手段がチャネル選択情報に応じて出力した選択信号の初期値を前記選択信号の差分だけ補正した選択信号に対応する前記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が前記第２のカウンタ手段のカウント結果と前記第１の演算手段がチャネル選択情報に応じて出力した前記第２のカウンタ手段のカウント結果の計算値とを比較して前記エラーを出力することによって、第２の演算手段が前記エラーの大きさに応じて前記選択信号の初期値を補正した選択信号を出力するすることによって、前記比較手段において再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき、ディジタルチューニング制御手段における処理を終了するとともに、次回以降の動作時は、その都度前記差分による選択信号の補正を行ってからディジタルチューニング制御の処理を開始することを特徴とする請求項４記載のＰＬＬ周波数シンセサイザ。
【請求項６】
インダクタと入力電圧に応じて容量が変化する可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを有する電圧制御発振手段に対して、ディジタルチューニング制御時、前記可変容量素子に固定バイアス電圧を供給するとともに、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記ＬＣタンク回路に並列に接続し、アナログチューニング制御時、基準周波数の分周周波数の信号と前記電圧制御発振手段の発振周波数の分周周波数の信号との位相または周波数を比較して、誤差成分に応じて発生した出力電流を電圧に変換して前記可変容量素子に入力して、前記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、前記電圧制御発振手段から前記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力することを特徴とする発振器の周波数自動選択方法。
【請求項７】
インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備えた電圧制御発振手段と、基準周波数の分周信号と前記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備えた発振器において、
ディジタルチューニング制御時、前記可変容量素子に固定バイアス電圧を供給するとともに、前記基準周波数の分周信号の所定値のカウント期間における、前記選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく前記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、前記選択信号を補正して再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき処理を終了し、  アナログチューニング制御時、前記可変容量素子に前記位相制御手段の出力電流を変換した電圧を供給して、前記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、前記電圧制御発振手段から前記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力することを特徴とする発振器の周波数自動選択方法。
【請求項８】
インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備えた電圧制御発振手段と、基準周波数の分周信号と前記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、前記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて前記切替え容量群から選択された固定容量を前記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備えた発振器において、
最初の動作時、前記ディジタルチューニング制御手段が、前記基準周波数の分周信号の所定値のカウント期間における、使用帯域の中心に設定された期待値周波数に対応する選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、前記期待値周波数の分周信号のカウント結果の計算値とのエラーから前記選択信号の差分を求めて記憶し、
次に、前記ディジタルチューニング制御手段が、前記可変容量素子に固定バイアス電圧を供給するとともに、前記基準周波数の分周信号の所定値のカウント期間における、前記記憶されている差分に応じて補正したチャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による前記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく前記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、前記選択信号を補正して再度エラーを求める処理を繰り返して、前記エラーが収束判定条件以内になったとき処理を終了し、
アナログチューニング制御時、前記可変容量素子に前記位相制御手段の出力電流を変換した電圧を供給して、前記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、前記電圧制御発振手段から前記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力するとともに、次回以降の動作時は、その都度前記差分による選択信号の初期値の補正を行ってからディジタルチューニング制御の処理を開始することを特徴とする発振器の周波数自動選択方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に集積化された電圧制御発振器とその発振周波数を制御する位相制御ループからなるＰＬＬ周波数シンセサイザ、および電圧制御発振器の発振周波数を自動的に選択するための発振器の周波数自動選択方法に関する。
【背景技術】
【０００２】
各種無線通信システムにおいては、その通信方式に応じて送受信周波数が定められている。局部発振器と位相制御ループ（Phase Locked Loop ）からなるＰＬＬ周波数シンセサイザは、無線通信システムにおいて、いかなる周波数で電波を送受信するかを決定する役割を有している。
【０００３】
図１３は、従来のＰＬＬ周波数シンセサイザの構成例を示したものである。
図１３に示された従来例の回路は、局部発振器（ＶＣＯ）１００と、位相制御部（以下、ＰＬＬ部ともいう）２００と、低域濾波器（Low Pass Filter ：ＬＰＦ）３００とから概略構成されている。
ＶＣＯ１００は、一般に電圧制御発振器（Voltage Controlled Oscillator ）からなり、制御電圧Ｖtuneが入力されることによって、その電圧に応じた発振周波数（ｆVCO）の信号を出力する機能を有している。そこで制御電圧Ｖtuneを調節することによって、発振周波数ｆVCOを調整することができる。
ＰＬＬ部２００は、基準周波数ｆrefを有する基準信号をバッファ２０１を経てＲＥＦ分周器２０２に入力し、ＲＥＦ分周器２０２において１／Ｒに分周した信号ｆref／Ｒと、ＶＣＯ１００の出力信号（ｆVCO）をバッファ２０３を経てＳＩＧ分周器２０４に入力し、ＳＩＧ分周器２０４において１／Ｎに分周した信号ｆVCO／Ｎとを、位相比較器２０５に入力して、周波数誤差に応じた出力信号をチャージポンプ２０６に出力することによって、チャージポンプ２０６から誤差成分に応じた出力電流Ｉoutを発生する。
この出力電流Ｉoutは、ＬＰＦ３００を経て電圧に変換されて、局部発振器（ＶＣＯ）１００の制御電圧Ｖtuneとなる。
【０００４】
この場合、ＰＬＬ部２００は、位相比較器２０５の入力信号であるｆVCO／Ｎとｆref／Ｒの周波数，位相が一致するように、制御電流Ｉoutを発生するため、定常状態での周波数関係は、「ｆVCO＝Ｎ×ｆref／Ｒ」となる。
このとき、外部からＰＬＬ部２００へ入力されるチャネル選択情報によって、ＳＩＧ分周器２０４の分周比Ｎの値が決定される。そこで、チャネル選択情報を操作することによって、所望の周波数からなる出力信号（ｆVCO）を得ることができる。
【０００５】
図１３に示されたＶＣＯ１００およびＰＬＬ部２００は、半導体装置で構成されることが多い。半導体装置は、半導体基板上にトランジスタ，抵抗，コンデンサ等の多数の回路素子を形成し、要求される回路動作や機能を実現するように、各回路素子間を結線して構成される。
【０００６】
ＶＣＯ１００とＰＬＬ部２００に対する要求は、主に、「高集積化」，「低ノイズ化」，「高速応答」，「広帯域化」の４点である。
「高集積化」とは、ＶＣＯとＰＬＬ部を構成するすべての回路を半導体装置上に集積することを意味する。「低ノイズ化」とは、ＰＬＬ部で制御されたＶＣＯ出力信号におけるノイズ成分の低減を意味し、キャリア成分とノイズ成分との出力パワー比である「ＣＮ」によって規定される。「高速応答」とは、ＰＬＬ部に基準周波数情報が入力されてから、ＶＣＯの出力周波数が所望の周波数に安定するまでの時間を高速化することを意味する。「広帯域化」とは、発振周波数ｆVCOの動作可能周波数範囲（周波数帯域）を広げることを意味する。
【０００７】
また、図１４は、従来のＰＬＬ周波数シンセサイザの他の構成例を示したものである。
図１４に示された従来のＰＬＬ周波数シンセサイザは、発振器部（ＶＣＯ部）１１０と、ＶＣＯセレクタ部１２０と、位相制御部（ＰＬＬ部）２００Ａと、低域濾波器部（ＬＰＦ部）３００とから概略構成されている。
【０００８】
ＶＣＯ部１１０は、ＬＣ発振器からなっている。ＬＣ発振器とは、インダクタ（Ｌ）１１１と容量（Ｃ）の並列共振を利用して、その共振周波数によってＶＣＯ出力周波数を決定するものであり、並列に付加された負相互コンダクタンス（−Ｇ）１１３によって共振周波数に対応する発振動作を行う。ＶＣＯ部１１０におていは、入力であるコントロール電圧Ｖcntに応じてバラクタダイオードからなる可変容量（ＣV）１１２の容量が連続的に変化して、ＬＣ共振器の共振周波数が変化することによって、ＶＣＯ発振周波数ｆVCOが変化するので、コントロール電圧Ｖcntによって、ＶＣＯ部１１０の出力周波数を連続的に変化させることができる。
【０００９】
さらに、ｍ個の固定容量Ｃ０，Ｃ１，Ｃ２，…，Ｃｍ−１を備えていて、それぞれスイッチＳ０，Ｓ１，Ｓ２，…，Ｓｍ−１を経て選択して可変容量１１２に並列に接続して、ＬＣ共振器の共振周波数を離散的に変化させることによって、ＶＣＯ部出力周波数を離散的に変化させることができる。
【００１０】
図１５は、図１４に示されたＶＣＯ部１１０における、コントロール電圧−出力周波数特性（Ｖcnt−ｆVCO特性）を示したものであって、固定容量Ｃ０，Ｃ１，Ｃ２，…，Ｃｍ−１に基づく離散的周波数変化と、可変容量（ＣV）１１２による連続的周波数変化との組み合わせからなることが示されている。
このように、ＶＣＯ部１１０においては、固定容量に基づく離散的変化と、可変容量による連続的変化との組み合わせによって、発振周波数ｆVCOの広帯域化を実現している。
【００１１】
ＶＣＯセレクタ部１２０は、ＶＣＯ部１１０における複数の固定容量に対応するスイッチＳ０，Ｓ１，Ｓ２，…，Ｓｍ−１のオン，オフの切り換えを制御するためのブロックである。このブロックへの入力信号は、発振周波数ｆVCOをＮ分周器２２０におけるプリスケーラ（ＰＳＣ）２２１によって分周した信号ｆＣＬＫと、基準信号をＲ分周器２１０で分周した信号ＥＮＣＬＫである。
信号ｆＣＬＫは、カウンタ１２１の動作クロックであって、信号ＥＮＣＬＫはカウンタ１２１の動作期間を決定するための信号である。カウンタ１２１は、ＥＮＣＬＫで規定される期間中、ｆＣＬＫをカウントアップする。カウンタ１２１のカウント結果Ｍ’は、ＥＮＣＬＫで決定される期間とｆＣＬＫの周波数（周期）で決定される。カウント結果Ｍ’は、演算回路１２２へ渡される。
【００１２】
演算回路１２２においては、所望の周波数に対応するカウント値Ｍと、カウンタ１２１のカウント結果Ｍ’との差分Ｍ−Ｍ’を演算して、差分Ｍ−Ｍ’と収束範囲ΔＭとを比較する。
Ｍ−Ｍ’＜ΔＭの場合はＶＣＯセレクトを終了するが、Ｍ−Ｍ’＞ΔＭの場合は、発振周波数ｆVCOが所望の周波数に対して高いか低いかを判断して、所望の周波数により近づく方向にセレクト信号ＶＣＯＳＥＬ〔ｍ−１：０〕を変化させることによって、デコーダ１２３を経て制御信号ｖｃｏｓｅｌ＜０＞，ｖｃｏｓｅｌ＜１＞，ｖｃｏｓｅｌ＜２＞，…，ｖｃｏｓｅｌ＜ｍ−１＞を生成し、この制御信号によってそれぞれスイッチＳ０，Ｓ１，Ｓ２，…，Ｓｍ−１を制御することによって、固定容量Ｃ０，Ｃ１，Ｃ２，…，Ｃｍ−１のオン，オフを決定する。
【００１３】
ＰＬＬ部２００Ａは、基準信号ｆrefを分周してＲ分周信号ｆrを出力するＲ分周器２１０と、ＶＣＯ部１１０の発振周波数ｆVCOを分周して分周信号ｆnを出力するＮ分周器２２０と、Ｒ分周器２１０のＲ分周信号ｆrとＮ分周器２２０のＮ分周信号ｆnとの位相を比較する位相比較器２３０と、位相比較器２３０における位相比較結果の誤差成分に応じた出力電流Ｉoutを発生するチャージポンプ２４０とからなっている。
チャージポンプ２４０の出力電流Ｉoutは、ＬＰＦ３００を経て電圧に変換されて、ＶＣＯ部１１０のコントロール電圧Ｖcntとなる。
【００１４】
また、Ｎ分周器２２は、プリスケーラ（ＰＳＣ）２２１と、Ｎ／Ａカウンタ２２２とからなっている。ＰＳＣ２２１は、ＶＣＯ部１１０の発振周波数ｆVCOを受けてこれを定数Ｐで分周して、Ｐ分周信号ｆpscを生成する。Ｎ／Ａカウンタ２２２は、ＰＳＣ２２１のＰ分周信号ｆpscを定数Ｎ’で分周して、Ｎ分周信号ｆn（＝ｆVCO／ＰＮ’）を生成する。
【００１５】
以下、図１４に示されたＰＬＬ周波数シンセサイザの動作を説明する。
Ａ．発振周波数ｆVCOの離散的変化
発振周波数ｆVCOの離散的変化は、ＶＣＯセレクタ部１２０によるＶＣＯ部１１０の制御によって生じる。
ＶＣＯ部１１０に対するコントロール電圧Ｖcntをある電位に固定して、コントロール電圧Ｖcntが変化しない状態で、ＶＣＯセレクタ部１２０による固定容量Ｃ０，Ｃ１，Ｃ２，…，Ｃｍ−１の切替えが行われる。この際、発振周波数ｆVCOが所望の周波数に最も近くなるように、セレクト信号ＶＣＯＳＥＬ〔ｍ−１：０〕が切り替えられる。
このとき、ＰＬＬ部２００の位相比較器２３０，チャージポンプ２４０は動作停止状態である。また、発振周波数ｆVCOの変化は離散的であるため、所望の周波数に完全に一致させることはできない。
【００１６】
Ｂ．発振周波数ｆVCOの連続的変化
発振周波数ｆVCOの連続的変化は、ＰＬＬ部２００ＡによるＶＣＯ部１１０のセレクト信号ＣＦ〔ｍ−１：０〕によって生じる。
発振周波数ｆVCOの離散的変化が終了したら、その結果であるセレクト信号ＶＣＯＳＥＬ〔ｍ−１：０〕の状態を保持したまま、ＶＣＯセレクタ部１２０は動作を停止する。その後、ＶＣＯ部１１０に対するコントロール電圧Ｖcntに対する、以前のある電圧への固定が解除されて、ＰＬＬ部２００Ａの位相比較器２３０，チャージポンプ２４０が動作を開始し、その結果、ＰＬＬ部２００Ａがコントロール電圧Ｖcntを変化させるので、発振周波数ｆVCOが連続的に変化する。このとき、発振周波数ｆVCOの変化は連続的変化であるため、所望の周波数に完全に一致させることができる。
【００１７】
また、特許文献１においては、ＶＣＯ１の出力周波数を分周した信号を出力するプリスケーラ２およびカウンタ３と、基準周波数を分周する基準分周器５と、カウンタ３の出力信号と基準分周器５の出力信号との周波数誤差の検出結果に応じてＶＣＯ１の共振周波数のキャパシタまたはインダクタの値を切り換える信号を出力する周波数調整手段９と、周波数調整手段９の動作時にＶＣＯ１の制御電圧端子に任意の電圧を印可し、チャージポンプ７の出力信号をハイ・インピーダンス状態にするバイアス制御手段とを備え、ＶＣＯ１の実際の発振周波数に応じて共振回路の共振周波数を変化させることによって、所望の周波数で位相ロックさせることができるようにした周波数シンセサイザが記載されている。
【００１８】
また、特許文献２においては、ＰＬＬ回路を構成するＶＣＯ１０を複数のバンドで動作可能に構成し、発振回路の制御電圧を所定値に固定した状態で、各バンドでの発振回路の発振周波数を測定して記憶回路１８に記憶し、ＰＬＬ動作時に与えられるバンド指定用の設定値と記憶されている周波数の測定値とを比較して、比較結果から実際に発振回路において使用するバンドを決定するようにしたＰＬＬ回路が記載されている。
【００１９】
また、特許文献３においては、制御信号ＣＳＷ１−４によって複数の周波数帯域を選択可能に構成されている電圧制御発振器１を備えた周波数シンセサイザにおいて、電源投入時に電圧制御発振器の制御電圧Ｖｔを定電圧Ｖ２に設定し、制御信号ＣＳＷ１−４を基準周波数をもとに一定時間間隔で変化させ、各周波数帯域のＶｔ＝Ｖ２のときの発振周波数をカウンタ１０によって検出してレジスタ１３に格納する。そして分周比入力時に、分周比データを変換回路１５によって周波数データに変換してレジスタ１３の値と比較することによって、制御信号ＣＳＷ１−４の値を決定することが記載されている。
【００２０】
また、特許文献４においては、ＰＬＬ回路を構成するＶＣＯ１０を複数のバンドで動作可能に構成し、発振回路の制御電圧を所定値に固定した状態で、各バンドでの発振回路の発振周波数を測定して記憶回路に記憶しておく。そしてＰＬＬ動作時に、与えられたバンド指定用の設定値と記憶されている周波数の測定値との比較結果から、実際に発振回路において使用するバンドを決定するとともに、選択されたバンドの最大周波数と設定周波数との周波数差を求め、さらにこの周波数差と選択されたバンドの周波数可変範囲とから設定周波数に最も近い制御電圧を決定して、この制御電圧を発振回路に与えて発振動作を開始させてから、ＰＬＬループを閉じてロックさせるようにしたＰＬＬ回路が記載されている。
【特許文献１】特開２００１−３３９３０１
【特許文献２】特開２００３−１５２５３５
【特許文献３】特開２００３−２６４４６１
【特許文献４】特開２００３−３１８７３２
【発明の開示】
【発明が解決しようとする課題】
【００２１】
図１４に示された従来技術のＰＬＬ周波数シンセサイザにおいては、発振周波数ｆVCOの離散的設定の工程におて、発振周波数ｆVCOの離散的の結果、発振周波数ｆVCOが所望の周波数に最も近づくようなセレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の値を検出する際の繰り返し制御の回数が、固定容量の個数に比例して増加する。そのため、固定容量の個数が多い場合には、最終的なセレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の値を検出するまでに長時間を要することとなって、ＶＣＯ部とＰＬＬ部に要求される、「高速応答」と「広帯域化」の要求を両立させることができないという問題があった。
【００２２】
すなわち、発振周波数ｆVCOの「広帯域化」を実現するためには、図１４に示された固定容量Ｃ０，Ｃ１，Ｃ２，…，Ｃｍ−１の数を増加させる必要があるが、固定容量の数を増やすことは、図１６に示された、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕と発振周波数ｆVCOとの関係を示すグラフの横軸である、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の範囲を広げることを意味する。
いま、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕がバイナリ値（２進数）からなるものとすれば、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の範囲は、０〜２m-1となる。具体例をあげれば、固定容量の数が１０ビットのバイナリ値からなる場合、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の範囲は０〜１０２３となる。
【００２３】
図１４に示す従来技術の場合、発振周波数ｆVCOの離散的変化の工程は、ＶＣＯセレクタ部１２０で制御される。この場合の制御動作としては、まず、ある時点での発振周波数ｆVCOの、所望の周波数に対する期待値に対応する収束判定が行われる。そして、この判定において収束条件を満たさなかった場合には、所望の周波数に対する、周波数が高いか低いかの二値判定を行って、その判定結果の極性に基づいてセレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の値を "１”だけ変化させる。
その後、再度、期待値に対する収束判定が行われ、収束しない場合には、再度、二値判定が行われて、最終的に収束条件を満たすまで繰り返される。
【００２４】
固定容量の数が、１０ビットのバイナリ値である前述の例の場合、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の初期値が "０”のときは、収束判定は、最大１０２３回繰り返して行われる。この判定回数を低減するために、セレクト信号ＶＣＯＳＳＥＬ〔ｍ−１：０〕の初期値を "５１１”に設定した場合でも、収束判定は、最大５１２回繰り返される。
このため、従来技術では、発振周波数ｆVCOの離散的変化の工程に要する時間が、ＶＣＯ発振周波数の「広帯域化」に比例して増加し、ＰＬＬ周波数シンセサイザへの要求特性である、「高速応答」と「広帯域化」との両特性を両立させることができないという問題が発生していた。
【００２５】
また、上記各特許文献記載の技術においても、ＰＬＬ周波数シンセサイザへの要求特性である、「広帯域化」を達成し、周波数設定精度を向上するとともに、安定した動作を行うＰＬＬ周波数シンセサイザを実現することは可能であるが、これと「高速応答」の要求とを両立させることは困難であった。
【００２６】
この発明は上述の事情に鑑みてなされたものであって、ＰＬＬ周波数シンセサイザにおいて、ＶＣＯ発振周波数を広帯域化しながら、高速応答を可能にする、ＰＬＬ周波数シンセサイザおよび発振器の周波数自動選択方法を提供することを目的としている。
【課題を解決するための手段】
【００２７】
上記課題を解決するため、請求項１記載の発明はＰＬＬ周波数シンセサイザに係り、インダクタと入力電圧に応じて容量が変化する可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを有し、上記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周周波数の信号と上記電圧制御発振手段の発振周波数の分周周波数の信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、上記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて上記切替え容量群から選択された固定容量を上記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段と、ディジタルチューニング制御時、固定バイアスを選択し、アナログチューニング制御時、上記位相制御手段の出力電流を選択するスイッチ手段と、該スイッチ手段の出力電圧または出力電流を変換した電圧を上記可変容量素子に入力する低域濾波手段とを備えたことを特徴としている。
【００２８】
また、請求項２記載の発明はＰＬＬ周波数シンセサイザに係り、インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備え、上記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周信号と上記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、上記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて上記切替え容量群から選択された固定容量を上記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備え、ディジタルチューニング制御時、固定バイアス電圧を選択し、アナログチューニング制御時、上記位相制御手段の出力電流を変換した電圧を選択して上記可変容量素子に供給するように構成されているＰＬＬ周波数シンセサイザであって、上記ディジタルチューニング制御手段が、上記基準周波数の分周信号の所定値のカウント期間における、チャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による上記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく上記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、上記選択信号を補正して再度エラーを求める処理を繰り返して、上記エラーが収束判定条件以内になったとき処理を終了することによって、上記アナログチューニング制御に移行するように構成されていることを特徴としている。
【００２９】
また、請求項３記載の発明は、請求項２記載のＰＬＬ周波数シンセサイザに係り、上記ディジタルチューニング制御手段において、第１のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第２のカウンタ手段が上記第１のカウンタ手段の上記カウント期間、第１の演算手段がチャネル選択情報に応じて出力した選択信号の初期値に対応する上記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が上記第２のカウンタ手段のカウント結果と上記第１の演算手段がチャネル選択情報に応じて出力した上記第２のカウンタ手段のカウント結果の計算値とを比較して上記エラーを出力することによって、第２の演算手段が上記エラーの大きさに応じて上記選択信号の初期値を補正した選択信号を出力することによって、上記比較手段において再度エラーを求める処理を繰り返して、上記エラーが収束判定条件以内になったとき、上記ディジタルチューニング制御手段における処理を終了することを特徴としている。
【００３０】
また、請求項４記載の発明はＰＬＬ周波数シンセサイザに係り、インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備え、上記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周信号と上記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、上記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて上記切替え容量群から選択された固定容量を上記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備え、ディジタルチューニング制御時、固定バイアス電圧を選択し、アナログチューニング制御時、上記位相制御手段の出力電流を変換した電圧を選択して上記可変容量素子に供給するように構成されているＰＬＬ周波数シンセサイザであって、最初の動作時、上記ディジタルチューニング制御手段が、上記基準周波数の分周信号の所定値のカウント期間における、使用帯域の中心に設定された期待値周波数に対応する選択信号の初期値に応じて選択された固定容量による上記電圧制御発振手段の発振周波数の分周信号のカウント値と、上記期待値周波数の分周信号のカウント結果の計算値とのエラーから上記選択信号の差分を求めて記憶し、次に、上記ディジタルチューニング制御手段が、上記基準周波数の分周信号の所定値のカウント期間における、上記記憶されている差分に応じて補正したチャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による上記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく上記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、上記選択信号を補正して再度エラーを求める処理を繰り返して、上記エラーが収束判定条件以内になったとき処理を終了することによって、上記アナログチューニング制御に移行するとともに、次回以降の動作時は、その都度上記差分による選択信号の初期値の補正を行ってからディジタルチューニング制御の処理を開始するように構成されていることを特徴としている。
【００３１】
また、請求項５記載の発明は、請求項４記載のＰＬＬ周波数シンセサイザに係り、上記ディジタルチューニング制御手段において、最初の動作時、第１のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第２のカウンタ手段が上記第１のカウント手段の上記カウント期間、第１の演算手段が使用帯域の中心に設定された期待値周波数に応じて出力した選択信号の初期値に対応する上記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が上記第２のカウンタのカウント結果と上記第１の演算手段が上記期待値周波数に応じて出力した第２のカウンタのカウント結果の計算値とを比較してエラーを出力することによって、第２の演算手段が選択信号の差分を求めてレジスタ手段に記憶し、次に、第１のカウンタ手段が基準周波数の分周信号を判定精度によって定まる数カウントし、第２のカウンタ手段が上記第１のカウンタ手段の上記カウント期間、第１の演算手段がチャネル選択情報に応じて出力した選択信号の初期値を上記選択信号の差分だけ補正した選択信号に対応する上記電圧制御発振手段の発振周波数の分周信号をカウントして結果を出力し、比較手段が上記第２のカウンタ手段のカウント結果と上記第１の演算手段がチャネル選択情報に応じて出力した上記第２のカウンタ手段のカウント結果の計算値とを比較して上記エラーを出力することによって、第２の演算手段が上記エラーの大きさに応じて上記選択信号の初期値を補正した選択信号を出力するすることによって、上記比較手段において再度エラーを求める処理を繰り返して、上記エラーが収束判定条件以内になったとき、ディジタルチューニング制御手段における処理を終了するとともに、次回以降の動作時は、その都度上記差分による選択信号の補正を行ってからディジタルチューニング制御の処理を開始することを特徴としている。
【００３２】
また、請求項６記載の発明は発振器の周波数自動選択方法に係り、インダクタと入力電圧に応じて容量が変化する可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを有する電圧制御発振手段に対して、ディジタルチューニング制御時、上記可変容量素子に固定バイアス電圧を供給するとともに、上記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて上記切替え容量群から選択された固定容量を上記ＬＣタンク回路に並列に接続し、アナログチューニング制御時、基準周波数の分周周波数の信号と上記電圧制御発振手段の発振周波数の分周周波数の信号との位相または周波数を比較して、誤差成分に応じて発生した出力電流を電圧に変換して上記可変容量素子に入力して、上記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、上記電圧制御発振手段から上記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力することを特徴としている。
【００３３】
また、請求項７記載の発明は発振器の周波数自動選択方法に係り、インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備えた電圧制御発振手段と、基準周波数の分周信号と上記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、上記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて上記切替え容量群から選択された固定容量を上記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備えた発振器において、ディジタルチューニング制御時、上記可変容量素子に固定バイアス電圧を供給するとともに、上記基準周波数の分周信号の所定値のカウント期間における、上記選択信号の初期値に応じて選択された固定容量による上記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく上記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、上記選択信号を補正して再度エラーを求める処理を繰り返して、上記エラーが収束判定条件以内になったとき処理を終了し、アナログチューニング制御時、上記可変容量素子に上記位相制御手段の出力電流を変換した電圧を供給して、上記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、上記電圧制御発振手段から上記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力することを特徴としている。
【００３４】
また、請求項８記載の発明は発振器の周波数自動選択方法に係り、インダクタと可変容量素子とからなるＬＣタンク回路と、該ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備えた電圧制御発振手段と、基準周波数の分周信号と上記電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、上記複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて上記切替え容量群から選択された固定容量を上記ＬＣタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備えた発振器において、最初の動作時、上記ディジタルチューニング制御手段が、上記基準周波数の分周信号の所定値のカウント期間における、使用帯域の中心に設定された期待値周波数に対応する選択信号の初期値に応じて選択された固定容量による上記電圧制御発振手段の発振周波数の分周信号のカウント値と、上記期待値周波数の分周信号のカウント結果の計算値とのエラーから上記選択信号の差分を求めて記憶し、次に、上記ディジタルチューニング制御手段が、上記可変容量素子に固定バイアス電圧を供給するとともに、上記基準周波数の分周信号の所定値のカウント期間における、上記記憶されている差分に応じて補正したチャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による上記電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく上記電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、上記選択信号を補正して再度エラーを求める処理を繰り返して、上記エラーが収束判定条件以内になったとき処理を終了し、アナログチューニング制御時、上記可変容量素子に上記位相制御手段の出力電流を変換した電圧を供給して、上記電圧制御発振手段の発振周波数の分周信号と基準周波数の分周信号との位相が一致するように帰還制御を行うことによって、上記電圧制御発振手段から上記ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力するとともに、次回以降の動作時は、その都度上記差分による選択信号の初期値の補正を行ってからディジタルチューニング制御の処理を開始することを特徴としている。
【発明の効果】
【００３５】
本発明によれば、発振周波数ｆVCOの離散的制御を行う際のセレクト信号ＣＦ〔ｍ−１：０〕の初期値を、予め定められたチャネル選択情報から計算によって求めるので、収束までの判定繰り返し回数を低減することができる。
また、本発明によれば、発振周波数ｆVCOの補正を行う際に、現在の発振周波数ｆVCOと、発振周波数ｆVCOの期待値との差分に応じた量の帰還を行ってセレクト信号ＣＦ〔ｍ−１：０〕を補正するので、収束までの判定繰り返し回数を低減することができる。
さらに、本発明によれば、収束判定時の判定精度を外部から設定可能にしたので、収束までの判定繰り返し回数を低減することができる。
従って、本発明によれば、発振周波数ｆVCOの離散的制御を行う際の収束までの判定繰り返し回数を低減することができ、そのため、収束時間を最短にして、従来技術では両立できなかった、ＰＬＬ周波数シンセサイザにおけるＶＣＯ部とＰＬＬ部とに対する、「高速応答」と「広帯域化」との二つの要求を両立させることがことができるようになる。
【発明を実施するための最良の形態】
【００３６】
インダクタと可変容量素子とからなるＬＣタンク回路と、ＬＣタンク回路に並列に接続可能に構成されている複数個の固定容量からなる切替え容量群とを備え、ＬＣタンク回路と切替え容量群とによって定まる発振周波数の信号を出力する電圧制御発振手段と、基準周波数の分周信号と電圧制御発振手段の発振周波数の分周信号との位相または周波数を比較して、誤差成分に応じた出力電流を発生する位相制御手段と、複数個の固定容量の組み合わせを決定する複数ビットからなる選択信号に応じて切替え容量群から選択された固定容量をタンク回路に並列に接続する制御を行うディジタルチューニング制御手段とを備え、ディジタルチューニング制御時、固定バイアス電圧を選択し、アナログチューニング制御時、位相制御手段の出力電流を変換した電圧を選択して可変容量素子に供給するように構成されているＰＬＬ周波数シンセサイザにおいて、ディジタルチューニング制御手段が、基準周波数の分周信号の所定値のカウント期間における、チャネル選択情報に基づく選択信号の初期値に応じて選択された固定容量による電圧制御発振手段の発振周波数の分周信号のカウント値と、チャネル選択情報に基づく電圧制御発振手段の発振周波数の分周信号のカウント結果の計算値とのエラーの大きさに応じて、選択信号を補正して再度エラーを求める処理を繰り返して、エラーが収束判定条件以内になったとき処理を終了することによって、アナログチューニング制御に移行するように構成する。
【実施例１】
【００３７】
図１は、本発明のＰＬＬ周波数シンセサイザの第１実施例の構成を示すブロック図、図２は、本実施例におけるＶＣＯ部の詳細な構成を示す回路図、図３は、本実施例におけるセレクト信号ＣＦ〔ｍ−１：０〕とＶＣＯ発振周波数との関係を示す図、図４は、本実施例のＶＣＯ部におけるＶＣＯ制御電圧とＶＣＯ発振周波数との関係を示す図、図５は、本実施例のＰＬＬ周波数シンセサイザの動作を示すフローチャート、図６は、本実施例におけるカウンタ１とカウンタ２の動作を示す図、図７は、本実施例における周波数判定精度と判定時間との関係を示す図、図８は、製造ばらつきを考慮したセレクト信号ＣＦ〔ｍ−１：０〕とＶＣＯ発振周波数との関係を示す図である。
【００３８】
この例のＰＬＬ周波数シンセサイザは、図１に示すように、発振器部（ＶＣＯ部）１と、位相制御部（ＰＬＬ部）２と、ディジタルチューニング制御部（Digital Tuning制御部) ３と、低域濾波器部（ＬＰＦ部）４と、バイアス回路５と、スイッチ回路６とから概略構成されている。
【００３９】
ＶＣＯ部１は、図２に示すように、タンク回路（ＬＣ−Ｔａｎｋ回路）１１と、切替え容量群１２と、発振用回路１３とからなっている。
タンク回路１１は、インダクタＬと、バラクタダイオードＤｉからなる２個の可変容量ＣVとからなっていて、インダクタＬと、直列接続された２個の可変容量ＣVとの並列共振回路を構成している。切替え容量群１２は、それぞれスイッチによって接地されたとき有効になる、２組の複数個の固定容量Ｃ０，Ｃ１，Ｃ２，…，Ｃｍ−１からなっている。各スイッチは、セレクト信号ＣＦ〔ｍ−１：０〕によってそのオン，オフを制御される。発振用回路１３は負相互コンダクタンス（−Ｇ）からなり、タンク回路１１と切替え容量群１２から選択された固定容量とによって定まる発振周波数ｆVCOで発振動作を行う。
【００４０】
ＰＬＬ部２は、バッファ２１と、基準信号分周器（ＲＥＦ分周器）２２と、バッファ２３と、発振信号分周器（ＳＩＧ分周器）２４と、位相比較器２５と、チャージポンプ２６とからなっている。
バッファ２１は、基準信号源７からの基準周波数ｆrefの信号をバッファリングしてＲＥＦ分周器２２に出力する。ＲＥＦ分周器２２は、基準信号ｆrefをＲ分周して、Ｒ分周信号ｆref／Ｒを出力する。バッファ２３は、ＶＣＯ部１の発振周波数ｆVCOの信号をバッファリングしてＳＩＧ分周器２４に出力する。
【００４１】
ＳＩＧ分周器２４は、プリスケーラ２４−１とＮＡカウンタ２４−２とからなっている。プリスケーラ２４−１は、ＶＣＯ部１の発振信号VCOをＰ分周して、Ｐ分周信号ｆVCO ／Ｐを出力する。ＮＡカウンタ２４−２は、図１４に示された従来例のＮ／Ａカウンタ２２２と同様の２段階のカウンタからなり、ＶＣＯ部１の発振信号VCOをＮ分周して、Ｎ分周信号ｆVCO／Ｎを出力する。
位相比較器２５は、ＲＥＦ分周器２２からのＲ分周信号ｆref／Ｒと、ＳＩＧ分周器２４からのＮ分周信号ｆVCO／Ｎとの、周波数および位相を比較して、誤差成分を出力する。チャージポンプ２６は、位相比較器２５における比較結果の誤差成分に応じて出力電流Ｉoutを発生する。
【００４２】
Digital Tuning制御部３は、カウンタ（１）３１と、カウンタ（２）３２と、比較器３３と、演算回路（１）３４と、演算回路（２）３５とからなっている。
カウンタ（１）３１は、ＲＥＦ分周器２２のＲ分周信号ｆref／Ｒをカウントして、カウント値 "ｎ”に達するまでは出力信号ｔｒｉｇを "Ｈｉｇｈ”に固定し、カウント値が "ｎ”になったとき "Ｌｏｗ”を出力する。カウント値 "ｎ”は可変値であって、外部信号として与えられる判定精度に対応して、演算回路（１）３４によって設定される。
カウンタ（２）３２は、カウンタ（１）３１の出力信号ｔｒｉｇが "Ｈｉｇｈ”の間、Ｐ分周信号ｆVCO／Ｐをカウントアップして、カウント結果 "ｑ”を出力する。
比較器３３は、カウンタ（２）３２のカウント結果 "ｑ”と、演算回路（１）３４で求めた理想状態の計算結果ｑ ｃａｌ’とを比較して、差分を "ｅｒｒｏｒ”として出力する。
【００４３】
演算回路（１）３４は、Digital Tuning制御部３の全体の動作を制御するものであって、外部信号として与えられるチャネル選択情報，収束判定条件，判定精度と、比較器３３の "ｅｒｒｏｒ”出力とを入力として、比較器３３に対して理想状態の計算結果ｑ ｃａｌ’を出力するとともに、内部演算式とチャネル選択情報とから、ＶＣＯ部１における固定容量のスイッチに対するセレクト信号ＣＦ〔ｍ−１：０〕の初期値 "ＣＦ ０”を計算して出力する。また、比較器３３の "ｅｒｒｏｒ”出力と収束判定条件の比較によって、Digital Tuning工程の終了信号も出力する。さらに、ＲＥＦ分周器２２の分周数Ｒ，ＳＩＧ分周器２４の分周数Ｎおよびプリスケーラ２４−１の分周数Ｐを出力する。
演算回路（２）３５は、比較器３３の "ｅｒｒｏｒ”出力を使用して、セレクト信号ＣＦ〔ｍ−１：０〕の補正計算を行って、ＶＣＯ部１の切替え容量群１２へ出力する。
【００４４】
ＬＰＦ部４は、通常、容量（Ｃ）と抵抗（Ｒ）とからなる受動素子回路で構成され、Digital Tuning工程ではバイアス回路５の出力電圧をそのまま出力し、アナログチューニング制御（Analog Tuning ）工程ではチャージポンプ２６の出力電流をＬＰＦ部４を構成する容量へ充放電することによって電圧に変換する。
バイアス回路５は、基準電位をバイアス電圧として出力する。
スイッチ回路６は、Digital Tuning工程ではバイアス回路５の出力を選択し、Analog Tuning 工程ではチャージポンプ２６の出力を選択して、ＬＰＦ部４に入力するように切替えを行う。
【００４５】
以下、図３，図４を参照して、この例のＰＬＬ周波数シンセサイザの動作を説明する。
この例のＰＬＬ周波数シンセサイザの動作は、Digital Tuning工程とAnalog Tuning 工程とに分かれていて、Digital Tuning工程→Analog Tuning 工程の順に行われる。
Digital Tuning工程においては、図３に示すように、セレクト信号ＣＦ〔ｍ−１：０〕を変化させて発振周波数ｆVCOを離散的に変化させる。この工程では、ＰＬＬ部２の位相比較器２５，チャージポンプ２６は動作を停止し、スイッチ回路６はバイアス回路５の出力をＬＰＦ部４に接続するので、ＶＣＯ部１の制御電圧Ｖtuneはバイアス回路５からの所定のバイアス電圧に固定される。
そのため、発振周波数ｆVCOはセレクト信号ＣＦ〔ｍ−１：０〕のみによって制御される状態となり、Digital Tuning制御部３が発振周波数ｆVCOを制御している。セレクト信号ＣＦ〔ｍ−１：０〕は、固定容量数と同じ複数ビットからなり、順次重み付けされた容量値を有する固定容量の組み合わせを決定して、発振周波数ｆVCOの離散的変化をほぼ等間隔にする。
【００４６】
Analog Tuning 工程においては、図４に示すように、制御電圧Ｖtuneを変化させて、発振周波数ｆVCOを連続的に変化させる。この工程では、Digital Tuning制御部３は、Digital Tuning工程で確定したセレクト信号ＣＦ〔ｍ−１：０〕をホールドした状態で動作を停止する。また、スイッチ回路６はチャージポンプ２６の出力をＬＰＦ部４に接続し、Digital Tuning工程で動作を停止していた位相比較器２５，チャージポンプ２６が動作を開始する。
そのため、発振周波数ｆVCOは制御電圧Ｖtuneのみによって制御される状態となり、ＰＬＬ部２が発振周波数ｆVCOを制御している。
【００４７】
次に、図５に示すフローチャートを参照して、この例のＰＬＬ周波数シンセサイザの動作をさらに詳細に説明する。
Ａ．Digital Tuning工程
・各データ入力（ステップＳ１０１）
チャネル選択情報が、ＰＬＬ部２，Digital Tuning制御部３へ入力される。また、収束判定条件と判定精度が、Digital Tuning制御部３へ入力される。
・演算回路（１）３４による、 "ｑ ｃａｌ’”，ＣＦ初期値 "ＣＦ ０”の計算（ステップＳ１０２）
演算回路（１）３４に、チャネル選択情報，収束判定条件，判定精度が入力されて、理想の計算結果 "ｑ ｃａｌ’”とＣＦ初期値 "ＣＦ ０”の２つのパラメータが計算される。 "ｑ ｃａｌ’”の計算式としては後述の式（４）を、 "ＣＦ ０”の計算式は後述の式（６）を用いる。
【００４８】
・スイッチ回路切り替え。位相比較器，チャージポンプの動作停止（ステップＳ１０３）スイッチ回路６の入力をバイアス回路５側へ接続する。同時に、ＰＬＬ部２の位相比較器２５，チャージポンプ２６の動作を停止して、ＰＬＬ部２の出力Ｉoutが入力されない状態にする。
・判定繰り返し回数 "ｋ”に "０”をセットする（ステップＳ１０４）
判定繰り返し回数 "ｋ”を "０”にする。
・カウンタ（１）３１，カウンタ（２）３２をリセット（ステップＳ１０５）
カウンタ１（３１），カウンタ２（３２）の内部カウント値を "０”に設定する。
・ "ｋ”＝０？（ステップＳ１０６）
判定繰り返し回数 "ｋ”の値が "０”ならば、ステップＳ１０８へジャンプする。判定繰り返し回数 "ｋ”の値が "０”以外の場合は、ステップＳ１０７へ進む。
【００４９】
・演算回路（２）３５によるＣＦ〔ｍ−１：０〕補正計算（ｆVCO補正工程）（ステップＳ１０７）
演算回路２（３５）において、現在のセレクト信号ＣＦ〔ｍ−１：０〕と、比較器３３の出力 "ｅｒｒｏｒ”によって、次に設定すべきセレクト信号ＣＦ〔ｍ−１：０〕を計算する。セレクト信号ＣＦ〔ｍ−１：０〕の補正計算式は、後述の式（８）を参照。
・現在のＣＦ〔ｍ−１：０〕が切替え容量群に入力されてｆVCOが確定する（ステップＳ１０８）
現時点でのセレクト信号ＣＦ〔ｍ−１：０〕がＶＣＯ部１の切替え容量群１２に出力され、これによって発振周波数ｆVCOが変化する。
・プリスケーラによりｆVCOを分周し、ｆVCO／Ｐの信号をカウンタ２（３２）へ入力（ステップＳ１０９）
ステップＳ１０８で決定した発振周波数ｆVCOはＰＬＬ部２のプリスケーラ２４−１に入力され、プリスケーラ２４−１で分周数Ｐによって分周されたＰ分周信号 "ｆVCO／Ｐ”がＮＡカウンタ２４−２に入力される。
【００５０】
・カウンタ（１）３１の出力 "ｔｒｉｇ”が "Ｈｉｇｈ”の期間、カウンタ（２）３２はｆVCO／Ｐをカウントアップする（ｆVCO検出工程）（ステップＳ１１０）
カウンタ（１）３１に設定された "ｎ”のカウント期間、出力信号 "ｔｒｉｇ”は "Ｈｉｇｈ”となる。この出力信号 "ｔｒｉｇ”が "Ｈｉｇｈ”の期間、カウンタ（２）３２はＰ分周信号 "ｆVCO／Ｐ”のカウントアップ動作を行う。カウンタ（２）３２のカウント結果 "ｑ”は比較器３３へ出力される。
・比較器で、カウンタ（２）３２のカウント結果 "ｑ”と演算回路（１）３４で求めたｑ ｃａｌ’”との差分を "ｅｒｒｏｒ”として出力する（ｆVCO判定工程）（ステップＳ１１１）
比較器３３では、ステップＳ１０２の演算結果の "ｑ ｃａｌ’”と、ステップＳ１１０の演算結果の "ｑ”との差分を求め、その情報を "ｅｒｒｏｒ”として演算回路（２）３５へ出力する。
【００５１】
・ｋ＝ｋ＋１（ステップＳ１１２）
判定繰返し回数 "ｋ”を "１”増やす。
・ "ｅｒｒｏｒ”が収束判定条件以内か？（ステップＳ１１３）
ステップＳ１０２で設定された収束判定条件とステップＳ１１１で求めた "ｅｒｒｏｒ”とを比較して、 "ｅｒｒｏｒ”が収束判定条件以内であれば、ステップＳ１１４へ進む。 "ｅｒｒｏｒ”が収束判定条件より大きい場合は、ステップＳ１０５へジャンプする。・ＣＦ〔ｍ−１：０〕をホールドしてDigital Tuning工程終了（ステップＳ１１４）
現時点でのセレクト信号ＣＦ〔ｍ−１：０〕を保持したまま、Digital Tuning工程を終了する。Digital Tuning工程終了後は、ステップＳ１１５へ進む。
【００５２】
Ｂ．Analog Tuning 工程
・スイッチ回路切替え。位相比較器，チャージポンプの動作開始（ステップＳ１１５）
以降は、Analog Tuning 工程となるため、スイッチ回路６の入力側をチャージポンプ２６の出力に接続する。また、Digital Tuning工程で動作を停止していた位相比較器２５，チャージポンプ２６の動作を開始する。
・Analog Tuning 工程の動作開始（ＰＬＬ部でｆVCOを制御）（ステップＳ１１６）
ＰＬＬ部２によって、ＶＣＯ部１の制御電圧Ｖtuneを変化させて、ステップＳ１０１で入力されたチャネル選択情報の周波数に発振周波数ｆVCOを収束させる。発振周波数ｆVCOが収束したとき、全工程が終了する。
【００５３】
次に、上記各工程において必要な計算のための計算式を説明する。最初に、計算式において使用する記号の説明を行う。
[1] Ｔ１：  カウンタ（１）３１への入力信号周期。（Ｔ１＝Ｒ／ｆref）
[2] Ｔ２：  カウンタ（２）３２への入力信号周期。（Ｔ２＝Ｒ／ｆVCO）
[3] Ｔｇ：  カウンタ（１）３１の出力ｔｒｉｇが "Ｈｉｇｈ”に設定されている時間。（Ｔｇ＝Ｔ１×ｎ）
[4] ｎ：  カウンタ（１）３１のカウント設定値。演算回路（１）３４によって設定される。
[5] ｑ：  カウンタ（２）３２のカウント結果。
[6] ｑ ｃａｌ’：  カウンタ（２）３２のカウント結果ｑの理想計算値。発振周波数ｆVCOがチャネル選択情報で設定された周波数と等しくなった場合に、カウンタ（２）３２のカウント結果は、ｑ ｃａｌ’となる。
[7] ｆreso：  カウンタ（２）３２のカウント結果ｑが "１”変化した場合の、発振周波数ｆVCO変化量。（ｆreso＝ｆVCO（ｑ＋１）−ｆVCO（ｑ））
[8] ｆVCO ０：  セレクト信号ＣＦ〔ｍ−１：０〕＝０のときの発振周波数ｆVCO。
[9] ＣＦ ０：  Digital Tuning工程の初期状態のセレクト信号ＣＦ〔ｍ−１：０〕。
[10] 内部理想計算式：  セレクト信号ＣＦ〔ｍ−１：０〕と発振周波数ｆVCOの関係を一次方程式で定義したもの。（ｆVCO＝ｆVCO ０−ｆreso×ＣＦ〔ｍ−１：０〕
[11] Ｎ：  ＰＬＬ部２のＳＩＧ分周器２４における分周数。（ｆVCO＝ｆref×Ｎ）
【００５４】
図６は、カウンタ（１）３１とカウンタ（２）３２との、カウント動作の関係を示したものである。図６の関係から、
Ｔｇ＝Ｔ１×ｎ≒Ｔ２×ｑ                                …（１）
ここで、（１）式ではｑの誤差±１が存在するため、 "≒”を使用しているが、以下においては、簡単に "≒”を "＝”と表示する。
【００５５】
定義[1],[2] と式（１）とから、
（Ｒ／ｆref）×ｎ＝（Ｐ／ｆVCO）×ｑ
ｆVCO＝ｑ×ｆref×Ｐ／（Ｒ×ｎ）
ここで、式を簡略化するためＲ＝１とすると、
ｆVCO＝ｑ×ｆref×Ｐ／ｎ                              …（２）
定義[11]と式（２）から、
ｑ＝（ｆVCO／ｆref）×（ｎ／Ｐ）
ｑ＝Ｎ×ｎ／Ｐ                                          …（３）
ここで、式（３）の右辺について考えた場合、チャネル変更時（発振周波数ｆVCO変更時）に変更されるのは、 "Ｎ”だけである。よって、式（３）を利用して、チャネル選択情報に基づくｑの理想計算値 "ｑ ｃａｌ’”を求めることが可能である。
【００５６】
また、ｑの理想計算値は、以下のようにして求められる。
ｑ ｃａｌ’＝Ｎ×ｎ／Ｐ                                …（４）
定義[7] と式（２）から、
ｆreso＝｛（ｑ＋１）×ｆref×Ｐ／ｎ｝−｛（ｑ）×ｆref×Ｐ／ｎ｝
＝ｆref×Ｐ／ｎ                                  …（５）
定義[10]と式（５）から
ｆVCO＝ｆVCO 0 −（ｆref×Ｐ／ｎ）×ＣＦ〔ｍ−１：０〕
ＣＦ〔ｍ−１：０〕＝（ｆVCO 0 ／ｆref）×（ｎ／Ｐ）−（Ｎ×ｎ／Ｐ）…（６）  ここで、式（６）の右辺について考えた場合、半導体装置上に予めセレクト信号ＣＦ〔ｍ−１：０〕＝０のときの発振周波数ｆVCO 0 の値を格納しておけば、チャネル変更時（ｆVCO変更時）に変更されるのは "Ｎ”だけである。そこで、式（６）を利用して、セレクト信号ＣＦ〔ｍ−１：０〕の初期値ＣＦ ０を計算することが可能である。
【００５７】
セレクト信号ＣＦ〔ｍ−１：０〕の初期値ＣＦ ０は、次式によって求められる。
ＣＦ ０＝（ｆVCO 0 ／ｆref）×（ｎ／Ｐ）−（Ｎ×ｎ／Ｐ）
また、比較器３３の入出力は、
ｅｒｒｏｒ＝ｑ−ｑ ｃａｌ’                            …（７）
よって、演算回路（２）３５では、次の式が計算される。
ＣＦ（ｋ）＝ＣＦ（ｋ−１）−ｅｒｒｏｒ
ここで、ｋは判定繰返し回数
ただし、判定精度の設定によって、ｅｒｒｏｒの重み付けを変更する必要があるため、セレクト信号ＣＦ〔ｍ−１：０〕の実際の補正計算式は、以下のようになる。
ＣＦ（ｋ）＝ＣＦ（ｋ−１）−ｅｒｒｏｒ×ｎ ｍａｘ／ｎ  …（８）
【００５８】
前述のように、従来のＰＬＬ周波数シンセサイザにおいては、「広帯域化」と「高速応答」とが両立できないという問題点を有していたが、この例のＰＬＬ周波数シンセサイザでは、このようなトレードオフを解決している。以下、この例において、このようなトレードオフを解決するメカニズムについて説明する。
【００５９】
この例のＰＬＬ周波数シンセサイザにおける、ＶＣＯ部１とＰＬＬ部２の「広帯域化」は、次のようにして実現されている。
まず、「広帯域化」は、図２に示されたＶＣＯ回路図に示されるように、切替え容量群１２を構成する固定容量の数を増やすことによって可能となる。切替え容量群１２を構成する固定容量の数を増やすことは、セレクト信号ＣＦ〔ｍ−１：０〕とＶＣＯ発振周波数との関係を示す図３において、セレクト信号ＣＦ〔ｍ−１：０〕−発振周波数ｆVCO特性の傾きは同じで、横軸セレクト信号ＣＦ〔ｍ−１：０〕の範囲を広げることを意味する。
【００６０】
例えば、セレクト信号ＣＦ〔ｍ−１：０〕がバイナリ値の場合、セレクト信号ＣＦ〔ｍ−１：０〕の範囲は、０〜２m−１である。ｍ＝３の場合（切替え容量群１２の固定容量がバイナリ値の重み付けで３個存在する場合）は、セレクト信号ＣＦ〔ｍ−１：０〕の範囲は０〜７である。また、ｍ＝１０の場合（切替え容量群１２の固定容量がバイナリ値の重み付けで１０個存在する場合）は、セレクト信号ＣＦ〔ｍ−１：０〕の範囲は０〜１０２３である。このとき、図３におけるセレクト信号ＣＦ〔ｍ−１：０〕とＶＣＯ発振周波数特性の傾きが同じであると仮定すると、発振周波数ｆVCOの範囲は、１２８倍に広がったことになる。
【００６１】
また、この例のＰＬＬ周波数シンセサイザにおける、ＶＣＯ部１とＰＬＬ部２の「広帯域化」後の「高速応答」は、次のようにして実現されている。
上述の「広帯域化」の例では、セレクト信号ＣＦ〔ｍ−１：０〕は、１０ビットのバイナリ値（ＣＦ〔９：０〕）であって、０〜１０２３の範囲で変化する。この場合、従来技術では、現在の発振周波数ｆVCOを判定する工程が二値判定であったため、セレクト信号ＣＦ〔ｍ−１：０〕の初期値が "０”の場合、判定が最大１０２３回繰り返される。この判定回数を少なくするために、セレクト信号ＣＦ〔ｍ−１：０〕の初期値を "５１１”に設定した場合でも、判定は最大５１２回繰り返される。
【００６２】
これに対して、この例のＰＬＬ周波数シンセサイザでは、次の３つの手法を適用することによって、ＰＬＬ周波数シンセサイザの収束時間を短縮することが可能となった。
１．セレクト信号ＣＦ〔ｍ−１：０〕の初期値を、ＰＬＬ部２に入力されるチャネル選択情報から決定されるＰＬＬ部２のＳＩＧ分周器２４の分周数 "Ｎ”と、式（６）から求める。
すなわち、発振周波数ｆVCOの最終値から計算される式（６）のＣＦ ０を使用するため、セレクト信号ＣＦ〔ｍ−１：０〕が最終目的値に近い初期値からスタートすることが可能となり、ＰＬＬ周波数シンセサイザの収束までの判定繰り返し判定回数を減少させることが可能である。
【００６３】
２．現在の発振周波数ｆVCOと発振周波数ｆVCOの期待値との差分を抽出して、この差分に応じた量のフィードバックをかけることが可能である。
図５に示されたこの例の動作フローチャートにおいて、ステップＳ１１０の発振周波数ｆVCO検出工程とステップＳ１１１の発振周波数ｆVCO判定工程とを経たのちに、収束条件を満たさなかった場合には、ステップＳ１０７の発振周波数ｆVCO補正工程において、セレクト信号ＣＦ〔ｍ−１：０〕は式（８）の補正計算によって求められる。
すなわち、従来技術の二値判定では、発振周波数ｆVCOの補正は "＋１”かまたは "−１”であったが、この例のＰＬＬ周波数シンセサイザでは、次回の発振周波数ｆVCOをｆVCO期待値との差分だけ補正することが可能となった。これは、判定繰り返し回数を減少させることを意味している。
【００６４】
３．判定精度を外部から設定可能である。
図７に示すように、判定精度と判定時間とはトレードオフの関係にある（判定精度良＝判定時間大）。そこで、判定回数ごとの判定精度が外部から設定可能とし、その組み合わせを調整することによって、最初は粗く、最後は細かく判定することができるので、最短の収束時間を得ることが可能となる。
【００６５】
このように、この例のＰＬＬ周波数シンセサイザでは、ＶＣＯ部１を「広帯域化」しても、ＶＣＯ部１とＰＬＬ部２の「高速応答」を保つことが可能である。
【００６６】
本発明のＰＬＬ周波数シンセサイザは、ＬＣ共振器を有する発振器（ＬＣ発振器）を有するものであって、ＬＣ発振器の発振周波数ｆVCOは、次式によって定まる。
ｆVCO＝１／２π√（Ｌ×Ｃ）
ここで、πは円周率
このようなＬＣ発振器を半導体基板上に形成した場合、同一のセレクト信号ＣＦ〔ｍ−１：０〕に対して、インダクタ（Ｌ）と容量（Ｃ）の製造ばらつきによって、図８に示されるように発振周波数ｆVCOがばらつく。
図１に示された演算回路（１）３４では、定義[10]の内部理想計算式を用いて初期値ＣＦ ０を計算するが、図８に示すような製造ばらつきが存在すると、この計算結果と実際のセレクト信号ＣＦ〔ｍ−１：０〕−発振周波数ｆVCO特性との差分にばらつきを生じるという問題がある。このばらつきは、判定繰り返し回数の増加の原因となり、収束時間増加の原因となっている。
以下においては、このような、内部理想計算式による計算結果と実際のセレクト信号ＣＦ〔ｍ−１：０〕−発振周波数ｆVCO特性との差分にばらつきを生じる場合でも、判定繰り返し回数の増加と収束時間の増加とを防止可能にした場合の実施例を説明する。
【実施例２】
【００６７】
図９は、本発明のＰＬＬ周波数シンセサイザの第２実施例の構成を示すブロック図、図１０は本実施例のＰＬＬ周波数シンセサイザの動作を示すフローチャート（１）、図１１は、本実施例のＰＬＬ周波数シンセサイザの動作を示すフローチャート（２）、図１２は、本実施例におけるＶＣＯ部のセレクト信号ＣＦ〔ｍ−１：０〕−発振周波数ｆVCO特性と内部理想計算式とを示す図である。
【００６８】
この例のＰＬＬ周波数シンセサイザは、図９に示すように、発振器部（ＶＣＯ部）１と、位相制御部（ＰＬＬ部）２と、ディジタル同調制御部（Digital Tuning制御部) ３Ａと、低域濾波器部（ＬＰＦ部）４と、バイアス回路５と、スイッチ回路６とから概略構成されている。
これらのうち、ＶＣＯ部１，ＰＬＬ部２，ＬＰＦ部４，バイアス回路５，スイッチ回路６は、図１に示された第１実施例の場合と同様なので、以下においては、これらについての詳細な説明を省略する。
【００６９】
Digital Tuning制御部３Ａは、カウンタ（１）３１と、カウンタ（２）３２と、比較器３３と、演算回路（１）３４と、演算回路（２）３５Ａと、ｆVCO初期値レジスタ３６とから構成されている。
これらのうち、カウンタ（１）３１，カウンタ（２）３２，比較器３３，演算回路（１）３４は、図１に示された第１実施例の場合と同様である。
演算回路（２）３５Ａは、比較器３３からの "ｅｒｒｏｒ”情報に応じてセレクト信号ＣＦ〔ｍ−１：０〕を補正する処理を行うとともに、処理の初期において、 "ｅｒｒｏｒ”情報に応じてセレクト信号ＣＦ〔ｍ−１：０〕の差分値ΔＣＦを求めて出力する。ｆVCO初期値レジスタ３６は、演算回路（２）３５Ａで求められたセレクト信号ＣＦ〔ｍ−１：０〕の差分値ΔＣＦを保持する。
【００７０】
次に、図１０，図１１に示すフローチャートを参照して、この例のＰＬＬ周波数シンセサイザの動作を詳細に説明する。
Ａ．Digital Tuning工程
・各データ入力（チャネル選択情報，収束判定条件，判定精度）（ステップＳ２０１）
チャネル選択情報が、ＰＬＬ部２，Digital Tuning制御部３Ａへ入力される。また、収束判定条件と判定精度が、Digital Tuning制御部３Ａへ入力される。
・電源投入後１回目か？（ステップＳ２０２）
電源投入後１回目の動作であれば、ステップＳ２０３へ進む。電源投入後２回目以降の動作であれば、ステップＳ２１４へジャンプする。
・ｆVCO期待値を使用帯域中心にセットする（ステップＳ２０３）
ｆVCO期待値とは、Digital Tuning工程とAnalog Tuning 工程の終了後の最終的な発振周波数ｆVCOである。ｆVCO期待値を全使用帯域の中心にセットし、その後の工程で内部理想計算式と、実際の発振周波数ｆVCO特性でのセレクト信号ＣＦ〔ｍ−１：０〕の差分を検出する。
【００７１】
・演算回路（１）３３による、 "ｑ ｃａｌ’”，ＣＦ初期値 "ＣＦ ０”の計算（ステップＳ２０４）
ステップＳ２０３で設定されたｆVCO期待値に基づいて、理想の計算結果 "ｑ ｃａｌ’”と、ＣＦ初期値 "ＣＦ ０”の２つのパラメータが計算される。 "ｑ ｃａｌ’”の計算式は前述の式（４）を、また、ＣＦ初期値 "ＣＦ ０”の計算式は前述の式（６）を参照。
・スイッチ回路切替え。位相比較器，チャージポンプの動作停止（ステップＳ２０５）
スイッチ回路６の入力をバイアス回路５側に接続する。同時に、ＰＬＬ部２の位相比較器２５とチャージポンプ２６の動作を停止して、ＰＬＬ部２の出力が発生しない状態にする。
・カウンタ（１）３１，カウンタ（２）３２をリセット（ステップＳ２０６）
カウンタ（１）３１，カウンタ（２）３２の内部カウント値を "０”に設定する（カウンタリセット）。
【００７２】
・ＣＦ ０が切替え容量群に入力され、ｆVCOが確定する（ステップＳ２０７）
ＣＦ初期値 "ＣＦ ０”が、ＶＣＯ部１の切替え容量群１２に入力される。これによって発振周波数ｆVCOが定まる。
・プリスケーラによりｆVCOをＰ分周し、ｆVCO／Ｐの信号をカウンタ（２）３２へ入力（ステップＳ２０８）
ステップＳ２０７で決定した発振周波数ｆVCOは、ＰＬＬ部２のプリスケーラ２４−１に入力され、プリスケーラ分周数 "Ｐ”で分周された信号 "ｆVCO／Ｐ”がカウンタ（２）３２に入力される。
・カウンタ（１）３１の出力 "ｔｒｉｇ”が "Ｈｉｇｈ”の期間、カウンタ（２）３２は "ｆVCO／Ｐ”をカウントアップする（ｆVCO検出工程１）（ステップＳ２０９）
カウンタ（１）３１に設定された "ｎ”のカウント期間、出力信号 "ｔｒｉｇ”は "Ｈｉｇｈ”になる。この出力信号 "ｔｒｉｇ”が "Ｈｉｇｈ”の間、カウンタ（２）３２は "ｆVCO／Ｐ”のカウントアップ動作を行う。カウンタ（２）３２のカウント結果 "ｑ”は比較器３３へ出力される。
【００７３】
・比較器で、カウンタ（２）３２のカウント結果 "ｑ”と演算回路（１）３４で求めた "ｑ ｃａｌ’”との差分を "ｅｒｒｏｒ”として出力する（ｆVCO判定工程１）（ステップＳ２１０）
比較器３３では、ステップＳ２０４の計算結果の "ｑ ｃａｌ’”と、ステップＳ２０９の計算結果の "ｑ”との差分を求め、その情報を "ｅｒｒｏｒ”として演算回路（２）３５Ａへ出力する。
・ "ｅｒｒｏｒ”から "ΔＣＦ”を求め、ｆVCO初期値レジスタに格納する（ステップＳ２１１）
ステップＳ２１０で求めた "ｅｒｒｏｒ”は、発振周波数ｆVCO中心値での内部理想計算式と、実際の発振周波数ｆVCO特性との差分となる。この差分情報をセレクト信号ＣＦ〔ｍ−１：０〕の差分 "ΔＣＦ”として、ｆVCO初期値レジスタ３６に格納しておく。以降、ＣＦ初期値 "ＣＦ ０”の計算には必ずこの "ΔＣＦ”を使用する。
・ｆVCO期待値をチャネル選択情報の周波数に戻す（ステップＳ２１２）
ステップＳ２０３〜ステップＳ２１１ではｆVCO期待値を使用帯域中心にセットしていたが、このｆVCO期待値をチャネル選択情報に基づいた値に戻す。
【００７４】
・演算回路（１）３４による "ｑ ｃａｌ’”，ＣＦ初期値 "ＣＦ ０”の計算と、 "ΔＣＦ”を用いたＣＦ ０補正計算の実行（ステップＳ２１３）
演算回路（１）３４に入力されている、チャネル選択情報，収束判定条件，判定精度に基づいて、理想の計算結果 "ｑ ｃａｌ’”，ＣＦ初期値 "ＣＦ ０”の２つのパラメータが計算される。 "ｑ ｃａｌ’”の計算式は前述の式（４）を参照。一方、 "ＣＦ ０”の計算式は、前述の式（６）に "ΔＣＦ”を補正した式とする必要があるため、
ＣＦ ０＝（ｆVCO ０／ｆref）×（ｎ／Ｐ）−（Ｎ×ｎ／Ｐ）−ΔＣＦ  …（９）となる。計算が終了したらステップＳ２１６へジャンプする。
・演算回路（１）３４による、 "ｎ”， "ｑ ｃａｌ’”，ＣＦ初期値 "ＣＦ ０”の計算と、 "ΔＣＦ”を用いたＣＦ ０補正計算の実行（ステップＳ２１４）
演算回路（１）３４に、チャネル選択情報，収束判定条件，判定精度が入力され、理想の計算結果 "ｑ ｃａｌ’”，ＣＦ初期値 "ＣＦ ０”の２つのパラメータが計算される。 "ｑ ｃａｌ’”の計算式は前述の式（４）を、 "ＣＦ ０”の計算式は前述の式（９）を参照。
【００７５】
・スイッチ回路切替え。位相比較器，チャージポンプの動作停止（ステップＳ２１５）
スイッチ回路６の入力をバイアス回路５側に接続する。同時に、ＰＬＬ部２の位相比較器２５，チャージポンプ２６の動作を停止して、ＰＬＬ部２の出力が発生しない状態にする。
・判定繰り返し回数 "ｋ”に "０”をセットする（ステップＳ２１６）
判定繰り返し回数 "ｋ”を "０”に設定する。
・カウンタ（１）３１，カウンタ（２）３２をリセット（ステップＳ２１７）
カウンタ（１）３１，カウンタ（２）３２の内部カウント値を "０”に設定する（カウンタリセット）。
・ "ｋ”＝ "０”？（ステップＳ２１８）
判定繰り返し回数 "ｋ”の値が "０”ならば、ステップＳ２２０へジャンプする。判定繰り返し回数 "ｋ”の値が "０”以外ならば、ステップＳ２１９へ進む。
【００７６】
・演算回路（２）３５ＡによるＣＦ〔ｍ−１：０〕補正計算（ｆVCO補正工程）（ステップＳ２１９）
演算回路（２）３５Ａで、現在のセレクト信号ＣＦ〔ｍ−１：０〕と比較器３３出力の "ｅｒｒｏｒ”によって、次に設定すべきセレクト信号ＣＦ〔ｍ−１：０〕を計算する。セレクト信号ＣＦ〔ｍ−１：０〕の補正計算式は前述の式（８）を参照。
・現在のＣＦ〔ｍ−１：０〕が切替え容量群に入力され、ｆVCOが確定する（ステップＳ２２０）
現時点でのセレクト信号ＣＦ〔ｍ−１：０〕が、ＶＣＯ部１の切替え容量群１２へ出力される。これを受けて発振周波数ｆVCOが変化する。
・プリスケーラによりｆVCOをＰ分周し、ｆVCO／Ｐの信号をカウンタ（２）３２へ入力（ステップＳ２２１）
ステップＳ２２０で決定した発振周波数ｆVCOは、ＰＬＬ部２のプリスケーラ２４−１に入力され、プリスケーラ分周数 "Ｐ”で分周された信号 "ｆVCO／Ｐ”がカウンタ（２）３２に入力される。
【００７７】
・カウンタ（１）３１の出力ｔｒｉｇが "Ｈｉｇｈ”の期間、カウンタ（２）３２はｆVCO／Ｐをカウントアップする（ｆVCO判定工程）（ステップＳ２２２）
カウンタ（１）３１に設定された "ｎ”のカウント期間、出力信号 "ｔｒｉｇ”は "Ｈｉｇｈ”となる。この出力信号 "ｔｒｉｇ”が "Ｈｉｇｈ”の間、カウンタ（２）３２はカウントアップ動作を行う。カウンタ（２）３２のカウント結果 "ｑ”は比較器３３へ出力される。
・比較器で、カウンタ（２）３２のカウント結果 "ｑ”と演算回路（１）３４で求めた "ｑ ｃａｌ’”の差分を "ｅｒｒｏｒ”として出力する（ｆVCO判定工程）（ステップＳ２２３）
比較器３３では、ステップＳ２１３またはステップＳ２１４の計算結果の "ｑ ｃａｌ’”と、ステップＳ２２２のカウント結果の "ｑ”との差分を求め、その情報を "ｅｒｒｏｒ”として演算回路（２）３５Ａへ出力する。
【００７８】
・ｋ＝ｋ＋１（ステップＳ２２４）
判定繰り返し回数 "ｋ”を "１”増加させる。
・ "ｅｒｒｏｒ”が収束判定条件以内か？（ステップＳ２２５）
ステップＳ２０１で設定された収束判定条件と、ステップＳ２２３で求めた "ｅｒｒｏｒ”とを比較して、 "ｅｒｒｏｒ”が収束判定条件以内であれば、ステップＳ２２６へ進み、 "ｅｒｒｏｒ”が収束判定条件より大きい場合は、ステップＳ２１７へジャンプする。
・ＣＦ〔ｍ−１：０〕をホールドして、Digital Tuning工程終了（ステップＳ２２６）
現時点でのセレクト信号ＣＦ〔ｍ−１：０〕を保持したまま、Digital Tuning工程を終了する。Digital Tuning工程の終了後は、ステップＳ２２７へ進む。
【００７９】
Ｂ．Analog Tuning 工程
・スイッチ回路切替え。位相比較器，チャージポンプの動作開始（ステップＳ２２７）
これ以降はAnalog Tuning 工程となるため、スイッチ回路６の入力をチャージポンプ２６側へ接続する。また、Digital Tuning工程で動作を停止していた位相比較器２５，チャージポンプ２６の動作を開始する。
・Analog Tuning 工程の動作開始（ＰＬＬ部でＶＣＯ部を制御）（ステップＳ２２８）
ＰＬＬ部２によって、ＶＣＯ部１の制御電圧Ｖtuneを変化させ、ステップＳ２０１で入力されたチャネル選択情報の周波数に発振周波数ｆVCOを収束させる。発振周波数ｆVCOが収束したら、全工程を終了する。
【００８０】
この例のＰＬＬ周波数シンセサイザによれば、実施例１の改善効果に加えて、次の改善効果を得ることができる。
１．内部理想計算式と、実際の発振周波数ｆVCO特性との差分 "ΔＣＦ”を利用することによって、セレクト信号ＣＦ〔ｍ−１：０〕の初期値 "ＣＦ ０”の、ｆVCO期待値に対する精度向上を図ることができる。
すなわち第１実施例では、セレクト信号ＣＦ〔ｍ−１：０〕の初期値 "ＣＦ ０”を内部理想計算式から求めていたが、第２実施例では内部理想計算式と、実際の発振周波数ｆVCO特性との差分 "ΔＣＦ”から求めることによって、セレクト信号ＣＦ〔ｍ−１：０〕の初期値 "ＣＦ ０”のｆVCO期待値に対する精度を向上することが可能であり、これによって、判定回数の低減を図ることができる。
【００８１】
このように、この例においては、Digital Tuning工程において、最初に内部計算式と実際の発振周波数ｆVCO特性との差分 "ΔＣＦ”を検出して、その情報を基にセレクト信号ＣＦ〔ｍ−１：０〕の初期値であるＣＦ ０を決定するようにしたので、インダクタ（Ｌ），容量（Ｃ）の製造ばらつきによる、判定繰り返し回数の増加と、収束時間の増加を防止することができる。
【００８２】
以上、この発明の実施例を図面により詳述してきたが、具体的な構成はこの実施例に限られたものではなく、この発明の要旨を逸脱しない範囲の設計の変更等があってもこの発明に含まれる。例えば、切替え容量群１２を形成する固定容量の数は任意であり、従って切替え容量群１２を形成する固定容量の組み合わせを決定するセレクト信号ＣＦ〔ｍ−１：０〕のビット数も任意である。
【産業上の利用可能性】
【００８３】
この発明のＰＬＬ周波数シンセサイザは、携帯電話機や、その他の複数の送受信周波数を持つ各種無線通信装置において利用可能なものである。
【図面の簡単な説明】
【００８４】
【図１】本発明のＰＬＬ周波数シンセサイザの第１実施例の構成を示すブロック図である。
【図２】本実施例におけるＶＣＯ部の詳細な構成を示す回路図である。
【図３】本実施例におけるセレクト信号ＣＦ〔ｍ−１：０〕とＶＣＯ発振周波数との関係を示す図である。
【図４】本実施例のＶＣＯ部におけるＶＣＯ制御電圧とＶＣＯ発振周波数との関係を示す図である。
【図５】本実施例のＰＬＬ周波数シンセサイザの動作を示すフローチャートである。
【図６】本実施例におけるカウンタ１とカウンタ２の動作を示す図である。
【図７】本実施例における周波数判定精度と判定時間との関係を示す図である。
【図８】製造ばらつきを考慮したセレクト信号ＣＦ〔ｍ−１：０〕とＶＣＯ発振周波数との関係を示す図である。
【図９】本発明のＰＬＬ周波数シンセサイザの第２実施例の構成を示すブロック図である。
【図１０】本実施例のＰＬＬ周波数シンセサイザの動作を示すフローチャート（１）である。
【図１１】本実施例のＰＬＬ周波数シンセサイザの動作を示すフローチャート（２）である。
【図１２】本実施例におけるＶＣＯ部のセレクト信号ＣＦ〔ｍ−１：０〕−発振周波数ｆVCO特性と内部理想計算式とを示す図である。
【図１３】従来のＰＬＬ周波数シンセサイザの構成例を示す図である。
【図１４】従来の別のＰＬＬ周波数シンセサイザの構成を示す図である。
【図１５】従来のＰＬＬ周波数シンセサイザにおけるＶＣＯ部のコントロール電圧−出力周波数特性（Ｖcnt−ｆVCO特性）を示す図である。
【図１６】同従来例のＰＬＬ周波数シンセサイザにおける発振周波数ｆVCOの離散的変化を例示する図である。
【符号の説明】
【００８５】
１    局部発振器部（ＶＣＯ部）（電圧制御発振手段）
１１    ＬＣタンク回路
１２    切替え容量群
１３    発振用回路
２    位相制御部（ＰＬＬ部）（位相制御手段）
２２    ＲＥＦ分周器
２４    ＳＩＧ分周器
２４−１    プリスケーラ
２４−２    ＮＡカウンタ
２５    位相比較器
２６    チャージポンプ
３，３Ａ    ディジタルチューニング制御部（Digital Tuning制御部）ディジタルチューニング制御手段
３１    カウンタ（１）（第１のカウンタ手段）
３２    カウンタ（２）（第２のカウンタ手段）
３３    比較器（比較手段）
３４    演算回路（１）（第１の演算手段）
３５，３５Ａ    演算回路（２）（第２の演算手段）
３６    ｆVCO初期値レジスタ
４    低域濾波器部（ＬＰＦ部）（低域濾波手段）
５    バイアス回路
６    スイッチ回路（スイッチ手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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