(57)【要約】【課題】  クロック生成回路を増加させることなく、昇圧回路の出力電位に生じるオーバーシュートおよびリップルを従来よりも低減させ、昇圧回路の出力電位を所望の電位の近傍に維持することができる昇圧回路半導体装置を提供する。【解決手段】半導体装置１００は、クロック信号を生成するクロック生成回路１１１と、クロック信号を用いて供給電圧を昇圧し、この昇圧された供給電圧を出力する昇圧回路１１２と、昇圧回路１１２の出力電位を検出し、該出力電位に依存にした論理を有する周波数切替え信号を出力する電位検出回路１１４と、クロック生成回路１１１と昇圧回路１１２との間に介在し、周波数切替え信号に基づいてクロック生成回路１１１から昇圧回路１１２へのクロック信号の周波数を変更する周波数切替え回路１２０とを備えている。【選択図】  図２
2005190533.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック生成回路と、
前記クロック信号を用いて供給電圧を昇圧し、この昇圧された昇圧電圧を出力する昇圧回路と、
前記昇圧回路の出力電位を検出し、該出力電位に依存した周波数切替え信号を出力する電位検出回路と、
前記クロック生成回路と前記昇圧回路との間に介在し、前記周波数切替え信号に基づいて前記クロック生成回路から前記昇圧回路への前記クロック信号の周波数を変更する周波数切替え回路とを備えた半導体装置。
【請求項２】
複数の前記昇圧回路が１つの前記クロック生成回路に対して設けられ、
前記電位検出回路および前記周波数切替え回路は複数の前記昇圧回路の各々に対応して設けられ、
各電位検出回路は、それぞれに対応する前記昇圧回路の出力電位を検出し、
各周波数切替え回路は、それぞれに対応する前記電位検出回路から入力した前記周波数切替え信号に基づいて、前記クロック生成回路から各周波数切替え回路に対応する前記昇圧回路へ送られる前記クロック信号の周波数を変更することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電位検出回路は、
前記昇圧回路の出力電位を分圧して第１の電位および第２の電位を生成する抵抗と、
前記第１の電位と基準電位とを比較し、この比較結果に基づいて前記周波数切替え信号を出力する第１の比較器と、
前記第２の電位と前記基準電位とを比較し、この比較結果に基づいて前記周波数切替え回路から前記昇圧回路へ前記クロック信号を通過させるか否かを決定する許可信号を出力する第２の比較器とを含み、
前記周波数切替え回路と前記昇圧回路との間に介在し、前記許可信号に基づいて前記周波数切替え回路から前記昇圧回路への前記クロック信号を通過させまたは遮断するゲート回路をさらに備えたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記電位検出回路は、
前記昇圧回路の出力電位を分圧して第１の電位、第２の電位および第３の電位を生成する抵抗と、
前記第１の電位と基準電位とを比較し、この比較結果に基づいて第１の比較結果信号を出力する第１の比較器と、
前記第２の電位と前記基準電位とを比較し、この比較結果に基づいて第２の比較結果信号を出力する第２の比較器と、
前記第３の電位と前記基準電位とを比較し、この比較結果に基づいて前記クロック信号を前記周波数切替え回路から前記昇圧回路へ通過させるか否かを決定する許可信号を出力する第３の比較器と、
前記第１の比較結果信号および前記第２の比較結果信号に基づいて前記周波数切替え信号をラッチして出力するラッチ回路とを含み、
前記許可信号に基づいて前記クロック生成回路から前記昇圧回路への前記クロック信号を通過させまたは遮断するゲート回路をさらに備えたことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記電位検出回路は、
前記昇圧回路の出力電位を分圧して第１の電位を生成する抵抗と、
前記第１の電位と基準電位とを比較し、この比較結果に基づいて比較結果信号を出力する比較器とを含み、
前記比較結果信号をラッチし、該比較結果信号を前記周波数切替え信号として前記周波数切替え回路へ出力するラッチ回路と、
前記周波数切替え回路と前記昇圧回路との間に介在し、前記比較結果信号に基づいて前記周波数切替え回路から前記昇圧回路への前記クロック信号を通過させまたは遮断するゲート回路とをさらに備えていることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項６】
クロック信号を生成するクロック生成回路と、前記クロック信号を用いて供給電圧を昇圧し、この昇圧された昇圧電圧を出力する昇圧回路と、前記昇圧回路の出力に接続された電位検出回路と、前記クロック生成回路と前記昇圧回路との間に介在する周波数切替え回路とを備えた半導体装置の駆動方法であって、
前記電位検出回路が前記昇圧回路の出力電位を検出するステップと、
前記電位検出回路が前記出力電位に依存した周波数切替え信号を生成するステップと、
前記周波数切替え回路が前記周波数切替え信号に基づいて前記クロック生成回路から前記昇圧回路への前記クロック信号の周波数を変更するステップとを具備する半導体装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の駆動方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリ等の半導体記憶装置は、データの書き込み、消去または読み出しのために電源電圧よりも高くかつ一定の電圧を必要とする。そのため、半導体装置は、電源電圧を昇圧する昇圧回路と、昇圧回路の出力電圧を一定電圧に維持するレギュレータ回路を備えている。
【０００３】
図１８は、従来の半導体記憶装置１０の昇圧電位発生部の一例を示す。クロック生成回路１１はクロック信号Φを出力し、昇圧回路１２は互いに逆相のクロック信号ΦおよびΦの反転信号（以下、Φbという）により電源電圧を昇圧する。
【０００４】
レギュレータ回路１３は、抵抗Ｒ１、Ｒ２、差動増幅器ＡＭＰ１、インバータＩＮ１およびＡＮＤゲートＧ１、Ｇ２を備える。電位検出回路１４内において、抵抗Ｒ１およびＲ２は昇圧回路１２の出力電位Ｖoutを分圧してモニタ電位ＭＯＮを生成し、差動増幅器ＡＭＰ１はモニタ電位ＭＯＮと基準電位Ｖrefとを比較する。差動増幅器ＡＭＰ１は、モニタ電位ＭＯＮが基準電位Ｖref より大きければ“Ｈ（ハイ）”レベルを出力し、モニタ電位ＭＯＮが基準電位Ｖref より小さければ“Ｌ（ロウ）”レベルを出力する。差動増幅器ＡＭＰ１からの出力信号はインバータＩｎ１によって反転され、フラグ信号ＦＬＧとしてＡＮＤゲートＧ１およびＧ２の一方の入力端子へ入力する。また、ＡＮＤゲートＧ１およびＧ２の他方の入力端子には、それぞれクロック信号ΦおよびΦｂが入力する。
【０００５】
出力電位Ｖoutが比較的低く、モニタ電位ＭＯＮが基準電位Ｖref より小さいときには、フラグ信号ＦＬＧがハイレベルである。従って、ＡＮＤゲートＧ１およびＧ２はクロック信号ΦおよびΦｂを昇圧回路１２へ通過させ、これにより昇圧回路１２は電源電圧を昇圧する。一方、出力電位Ｖoutが比較的高く、モニタ電位ＭＯＮが基準電位Ｖref を超えたときには、フラグ信号ＦＬＧがロウレベルになる。従って、ＡＮＤゲートＧ１およびＧ２はクロック信号ΦおよびΦｂを遮断し、これにより昇圧回路１２は昇圧動作を停止する。
【０００６】
このように、レギュレータ回路１３は、クロック信号ΦおよびΦｂを通過または遮断することによって、モニタ電位ＭＯＮを基準電位Ｖref 近傍に維持する。モニタ電位ＭＯＮは出力電位Ｖoutに依存するので、レギュレータ回路１３は、出力電位Ｖoutを或る一定電位近傍に維持する。これにより、基準電位Ｖrefまたは抵抗Ｒ１、Ｒ２の値を適切に設定すれば、レギュレータ回路１３は、出力電位Ｖoutを所定の期待値電位近傍に維持することができる。
【特許文献１】特開２００３−２４２７９０号公報
【特許文献２】米国特許６２９４９５０号
【特許文献３】特開平８−１９０７９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、出力電位Ｖoutを所定の期待値電位まで短時間で昇圧するためには、昇圧回路１０の昇圧能力を高める必要がある。しかし、昇圧回路１０の昇圧能力を高めると、図１９に示すようにオーバーシュートおよびリップルが大きくなるという問題が生じる。オーバーシュートとは、昇圧時に過渡的に期待値電位を超える現象をいう。リップルとは、昇圧後、出力電位Ｖoutを期待値電位に維持するときに、出力電位Ｖoutが期待値電位近傍で振動する現象をいう。これらは、電位検出回路１４が出力電位Ｖoutを検出してからフラグ信号ＦＬＧをＡＮＤゲートＧ１およびＧ２へフィードバックするまでのＲＣ遅延によって生じる。
【０００８】
これらの問題は、昇圧回路１２の負荷電流となる抵抗Ｒ１およびＲ２を流れる電流値を低減させるために、抵抗Ｒ１およびＲ２の値を大きくしたときに顕著になる。抵抗Ｒ１およびＲ２の値を大きくすると電位検出回路１４内のＲＣ時定数が大きくなるため、電位検出回路１４の応答が遅くなるからである。
【０００９】
特許文献１および特許文献２には、昇圧回路の出力電圧を分圧した電圧と基準電圧とを比較し、クロック生成回路の周波数を変更する半導体装置が開示されている。しかし、ＮＡＮＤ型フラッシュメモリのような半導体記憶装置では、通常、１つのクロック生成回路が複数の昇圧回路へクロック信号を供給している。よって、クロック生成回路自体の周波数を変更すると、複数の昇圧回路へ供給される総てのクロック信号の周波数が変化するという問題が生じる。一方、複数の昇圧回路のそれぞれに対応してクロック生成回路を設けると、半導体記憶装置のサイズが大きくなるという問題、および、クロック信号の振幅や周波数がばらつくという問題が生じる。
【００１０】
そこで、本発明の目的は、クロック生成回路を増加させることなく、昇圧回路の出力電位に生じるオーバーシュートおよびリップルを従来よりも低減させ、昇圧回路の出力電位を所望の電位の近傍に維持することができる昇圧回路半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明に係る実施形態に従った半導体装置は、クロック信号を生成するクロック生成回路と、前記クロック信号を用いて供給電圧を昇圧し、この昇圧された昇圧電圧を出力する昇圧回路と、前記昇圧回路の出力電位を検出し、該出力電位に依存した周波数切替え信号を出力する電位検出回路と、前記クロック生成回路と前記昇圧回路との間に介在し、前記周波数切替え信号に基づいて前記クロック生成回路から前記昇圧回路への前記クロック信号の周波数を変更する周波数切替え回路とを備えている。
【００１２】
好ましくは、前記電位検出回路は、前記昇圧回路の出力電位を分圧して第１の電位および第２の電位を生成する抵抗と、前記第１の電位と基準電位とを比較し、この比較結果に基づいて前記周波数切替え信号を出力する第１の比較器と、前記第２の電位と前記基準電位とを比較し、この比較結果に基づいて前記周波数切替え回路から前記昇圧回路へ前記クロック信号を通過させるか否かを決定する許可信号を出力する第２の比較器とを含み、
前記半導体装置は、前記周波数切替え回路と前記昇圧回路との間に介在し、前記許可信号に基づいて前記周波数切替え回路から前記昇圧回路への前記クロック信号を通過させまたは遮断するゲート回路をさらに含む。
【００１３】
好ましくは、前記第２の電位は前記第１の電位以下であり、前記第１の比較器は、前記第１の電位が前記基準電位を超えたときに前記周波数切替え信号を活性にし、前記周波数切替え回路は、前記周波数切替え信号が活性である場合に前記クロック信号の周波数を低下させ、前記第２の比較器は、前記第２の電位が前記基準電位を超えたときに前記許可信号を不活性にし、前記ゲート回路は、前記許可信号が不活性である場合に前記周波数切替え回路から前記昇圧回路への前記クロック信号を遮断する。
【００１４】
好ましくは、前記第２の電位は前記第１の電位以下であり、前記第１の比較器は、前記第１の電位が前記基準電位を下回ったときに前記周波数切替え信号を不活性にし、前記周波数切替え回路は、前記周波数切替え信号が不活性である場合に前記クロック信号の周波数を変更せず、前記第２の比較器は、前記第２の電位が前記基準電位を下回ったときに前記許可信号を活性にし、前記ゲート回路は、前記許可信号が活性である場合に前記周波数切替え回路から前記昇圧回路への前記クロック信号を通過させる。
【００１５】
好ましくは、前記電位検出回路は、前記昇圧回路の出力電位を分圧して第１の電位、第２の電位および第３の電位を生成する抵抗と、前記第１の電位と基準電位とを比較し、この比較結果に基づいて第１の比較結果信号を出力する第１の比較器と、前記第２の電位と前記基準電位とを比較し、この比較結果に基づいて第２の比較結果信号を出力する第２の比較器と、前記第３の電位と前記基準電位とを比較し、この比較結果に基づいて前記クロック信号を前記周波数切替え回路から前記昇圧回路へ通過させるか否かを決定する許可信号を出力する第３の比較器と、前記第１の比較結果信号および前記第２の比較結果信号に基づいて前記周波数切替え信号をラッチして出力するラッチ回路とを含み、
前記半導体装置は、前記許可信号に基づいて前記クロック生成回路から前記昇圧回路への前記クロック信号を通過させまたは遮断するゲート回路をさらに備えている。
【００１６】
好ましくは、前記第２の電位は前記第１の電位以下でありかつ前記第３の電位は前記第２の電位以下であり、前記第１の比較器は、前記第１の電位が前記基準電位を超えたときに前記第１の比較信号を活性にし、前記第２の比較器は、前記第２の電位が前記基準電位を超えたときに前記第２の比較信号を活性にし、前記ラッチ回路は、前記第１の比較信号および前記第２の比較信号がともに活性であるときに前記周波数切替え信号を活性の状態でラッチし、前記周波数切替え回路は、前記周波数切替え信号が活性であるときに前記クロック信号の周波数を低下させ、前記第３の比較器は、前記第３の電位が前記基準電位を超えたときに前記許可信号を不活性にし、前記ゲート回路は、前記許可信号が不活性であるときに前記周波数切替え回路から前記昇圧回路への前記クロック信号を遮断する。
【００１７】
前記ゲート回路は、前記周波数切替え回路に含まれていてもよい。
【００１８】
好ましくは、前記第２の電位は前記第１の電位以下でありかつ前記第３の電位は前記第２の電位以下であり、前記第１の比較器は、前記第１の電位が前記基準電位を下回ったときに前記第１の比較信号を不活性にし、前記第２の比較器は、前記第２の電位が前記基準電位を下回ったときに前記第２の比較信号を不活性にし、前記ラッチ回路は、前記第１の比較信号および前記第２の比較信号がともに不活性であるときに前記周波数切替え信号を不活性へリセットし、前記周波数切替え回路は、前記周波数切替え信号が不活性であるときに前記クロック信号の周波数を変更せず、前記第３の比較器は、前記第３の電位が前記基準電位を超えたときに前記許可信号を活性にし、前記ゲート回路は、前記許可信号が活性であるときに前記クロック生成回路から前記昇圧回路への前記クロック信号を通過させる。
【００１９】
好ましくは、前記電位検出回路は、前記昇圧回路の出力電位を分圧して第１の電位を生成する抵抗と、前記第１の電位と基準電位とを比較し、この比較結果に基づいて比較結果信号を出力する比較器とを含み、
前記半導体装置は、前記比較結果信号をラッチし、該比較結果信号を前記周波数切替え信号として前記周波数切替え回路へ出力するラッチ回路と、前記周波数切替え回路と前記昇圧回路との間に介在し、前記比較結果信号に基づいて前記周波数切替え回路から前記昇圧回路への前記クロック信号を通過させまたは遮断するゲート回路とをさらに備えている。
【００２０】
好ましくは、前記比較器は、前記第１の電位が前記基準電位を超えたときに前記比較結果信号を活性にし、前記ラッチ回路は、前記比較結果信号に基づいて前記周波数切替え信号を活性の状態で維持し、前記周波数切替え回路は、前記周波数切替え信号が活性であるときに前記クロック信号の周波数を低下させ、前記ゲート回路は、前記比較結果信号が活性であるときに前記周波数切替え回路から前記昇圧回路への前記クロック信号を通過させる。
【００２１】
好ましくは、前記比較器は、前記第１の電位が前記基準電位を下回ったときに前記比較結果信号を不活性にし、前記ラッチ回路は、前記周波数切替え信号を活性の状態で維持し、前記周波数切替え回路は、前記周波数切替え信号が活性であるときに前記クロック信号の周波数を低下させ、前記ゲート回路は、前記比較結果信号が不活性であるときに前記周波数切替え回路から前記昇圧回路への前記クロック信号を遮断する。
【００２２】
本発明に係る実施形態に従った半導体装置の駆動方法は、クロック信号を生成するクロック生成回路と、前記クロック信号を用いて供給電圧を昇圧し、この昇圧された昇圧電圧を出力する昇圧回路と、前記昇圧回路の出力に接続された電位検出回路と、前記クロック生成回路と前記昇圧回路との間に介在する周波数切替え回路とを備えた半導体装置の駆動方法であって、
前記電位検出回路が前記昇圧回路の出力電位を検出するステップと、前記電位検出回路が前記出力電位に依存した周波数切替え信号を生成するステップと、前記周波数切替え回路が前記周波数切替え信号に基づいて前記クロック生成回路から前記昇圧回路への前記クロック信号の周波数を変更するステップとを具備する。
【００２３】
好ましくは、複数の前記昇圧回路が１つの前記クロック生成回路に対して設けられ、前記電位検出回路および前記周波数切替え回路は複数の前記昇圧回路の各々に対応して設けられ、前記出力電位を検出するステップにおいて、各電位検出回路は、それぞれに対応する前記昇圧回路のそれぞれの出力電位を検出し、前記周波数切替え信号を生成するステップにおいて、各周波数切替え回路は、それぞれに対応する前記電位検出回路から得た前記出力電位に依存にした周波数切替え信号を生成し、前記周波数を変更するステップにおいて、各周波数切替え回路は、前記周波数切替え信号のそれぞれに基づいて前記クロック信号の周波数を各昇圧回路ごとに変更するステップとを具備する。
【００２４】
好ましくは、前記半導体装置は、前記周波数切替え回路と前記昇圧回路との間に介在するゲート回路をさらに備え、前記出力電位を検出するステップにおいて、前記昇圧回路の出力電位を分圧して第１の電位および該第１の電位よりも低い第２の電位を生成し、
前記周波数を変更するステップにおいて、
前記第１の電位および前記第２の電位が前記基準電位を下回っているときには、前記周波数切替え回路は、前記クロック信号の周波数を変更することなく、前記周波数切替え回路から前記昇圧回路へ該クロック信号を通過させ、前記第１の電位が前記基準電位を超え、前記第２の電位が前記基準電位を下回っているときには、前記周波数切替え回路は、前記クロック信号の周波数を低下させて前記周波数切替え回路から前記昇圧回路へ該クロック信号を通過し、前記第１の電位および前記第２の電位が前記基準電位を超えたときには、前記ゲート回路は、前記周波数切替え回路から前記昇圧回路への前記クロック信号を遮断し、前記第２の電位が前記基準電位を再度下回ったときには、前記ゲート回路は、前記周波数切替え回路から前記昇圧回路へ前記クロック信号を再度通過させる。
【００２５】
好ましくは、前記半導体装置は、前記周波数切替え信号をラッチして出力するラッチ回路をさらに備え、前記出力電位を検出するステップにおいて、前記昇圧回路の出力電位を分圧して第１の電位、該第１の電位よりも低い第２の電位および該第２の電位よりも低い第３の電位を生成し、
前記周波数を変更するステップにおいて、
前記第１の電位、前記第２の電位および前記第３の電位が前記基準電位を下回っているときには、前記周波数切替え回路は、前記クロック信号の周波数を変更することなく、前記昇圧回路へ該クロック信号を通過させ、前記第１の電位および前記第２の電位が前記基準電位を超え、前記第３の電位が前記基準電位を下回っているときには、前記ラッチ回路は、前記周波数切替え信号をラッチし、前記周波数切替え回路は、前記クロック信号の周波数を低下させて前記昇圧回路へ該クロック信号を通過させ、前記第１の電位、前記第２の電位および前記第３の電位が前記基準電位を超えたときには、前記ゲート回路は、前記昇圧回路への前記クロック信号を遮断し、前記第１の電位および前記第２の電位が前記基準電位を超えており、前記第３の電位が前記基準電位を再度下回ったときには、前記ゲート回路は、周波数の低下した前記クロック信号を前記昇圧回路へ再度通過させ、前記第１の電位、前記第２の電位および前記第３の電位が前記基準電位を再度下回ったときには、前記ラッチ回路は、前記周波数切替え信号をリセットし、前記周波数切替え回路は、低下した前記クロック信号の周波数をもとの周波数へ戻す。
【００２６】
好ましくは、前記半導体装置は、前記周波数切替え信号をラッチして出力するラッチ回路をさらに備え、前記出力電位を検出するステップにおいて、前記昇圧回路の出力電位を分圧して第１の電位を生成し、
前記周波数を変更するステップにおいて、
前記第１の電位が前記基準電位を下回っているときには、前記周波数切替え回路は前記クロック信号の周波数を変更せず、前記第１の電位が前記基準電位を超えたときには、前記ラッチ回路が前記周波数切替え信号をラッチし、前記周波数切替え回路は前記クロック信号の周波数を低下させ、尚且つ、前記昇圧回路への前記クロック信号を遮断し、前記第１の電位が前記基準電位を再度下回ったときには、前記ラッチ回路が前記周波数切替え信号のラッチを維持し、前記周波数切替え回路は、前記クロック信号の周波数を低下させた状態を維持し、前記ゲート回路は前記昇圧回路へ前記クロック信号を通過させる。
【発明の効果】
【００２７】
本発明による半導体装置は、クロック生成回路を増加させることなく、昇圧回路の出力電位に生じるオーバーシュートおよびリップルを従来よりも小さくすることができ、その出力電位を所望の電位近傍に維持することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明に係る実施形態を説明する。しかし、これらの実施形態は本発明を限定するものではない。これらの実施形態による半導体装置は、クロック生成回路と昇圧回路との間にクロック信号の周波数を変更する周波数切替え回路を備えている。これにより、昇圧回路の昇圧能力を向上させた場合であっても、出力電圧のオーバーシュートおよびリプルを低減させることができる。
【００２９】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従った半導体装置１００の昇圧電位発生部のブロック図である。半導体装置１００は、クロック生成回路１１１と、昇圧回路１１２と、レギュレータ回路１１３とを備えている。昇圧回路１１２は１つのクロック生成回路１１１に対して複数設けられている。レギュレータ回路１１３は、各昇圧回路１１２とクロック生成回路１１１との間に各昇圧回路１１２に対応して設けられている。クロック生成回路１１１は、例えば、リングオシレータ等の発振器により構成されている。昇圧回路１１２は、例えば、図５に示すようなＤｉｃｋｓｏｎ型のチャージポンプである。
【００３０】
クロック生成回路１１１はクロック信号を生成する。昇圧回路１１２はこのクロック信号を用いて供給電圧を昇圧し、さらにこの昇圧された供給電圧を出力する。レギュレータ回路１１３は、昇圧回路１１２の出力電位Ｖoutを検出し、出力電位Ｖoutに基づいてクロック生成回路１１１から昇圧回路１１２へのクロック信号の通過と遮断を切り替え、並びに、このクロック信号の周波数を調節する。それによってレギュレータ回路１１３は、出力電位Ｖoutを所望の期待値電圧に維持する。
【００３１】
１つのクロック生成回路１１１に対して複数の昇圧回路１１２が設けられている。このような半導体装置の代表的なものとしては、ＮＡＮＤ型フラッシュメモリがある。ＮＡＮＤ型フラッシュメモリにおいて出力電圧Ｖoutは、メモリセルへのデータの書き込み、消去または読み出しのために用いられる。
【００３２】
図２は、クロック生成回路１１１、昇圧回路１１２およびレギュレータ回路１１３を１つずつ示した回路図である。図１の破線枠で示した部分が図２に該当する。レギュレータ回路１１３は、抵抗Ｒ１０、Ｒ２０、Ｒ３０と、差動増幅器ＡＭＰ１０、ＡＭＰ２０と、周波数切替え回路１２０と、ＡＮＤゲートＧ１０、Ｇ２０と、インバータＩｎ１０、Ｉｎ２０とを含む。
【００３３】
抵抗Ｒ１０、Ｒ２０およびＲ３０は、昇圧回路１１２の出力とグランドＧＮＤとの間に直列に接続されている。抵抗Ｒ１０、Ｒ２０およびＲ３０は固定抵抗または可変抵抗のいずれでもよい。抵抗Ｒ１０、Ｒ２０およびＲ３０は、出力電位Ｖoutを分圧し、抵抗Ｒ１０と抵抗Ｒ２０との間のノードＮ１からモニタ電位ＭＯＮ１、抵抗Ｒ２０と抵抗Ｒ３０との間のノードＮ２からモニタ電位ＭＯＮ２をそれぞれ生成する。モニタ電位ＭＯＮ１およびＭＯＮ２は出力電位Ｖoutに比例して変化するので、出力電位Ｖoutをモニタすることができる。
【００３４】
抵抗Ｒ１、Ｒ２およびＲ３を流れる電流ＩＲを小さくするために、抵抗Ｒ１、Ｒ２およびＲ３の抵抗値の合計は、より大きな値にすることが好ましい。電流ＩＲは、昇圧回路１１２の昇圧動作を妨げる負荷電流となるからである。しかし、抵抗Ｒ１、Ｒ２およびＲ３の抵抗値が大きいと、電位検出回路１１４のＲＣ時定数が大きくなるので、電位検出回路１１４の応答は遅延する。
【００３５】
差動増幅器ＡＭＰ１０およびＡＭＰ２０の一方の入力はそれぞれノードＮ１およびＮ２に接続され、他方の入力はともに基準電位Ｖrefに接続されている。差動増幅器ＡＭＰ１０は、モニタ電位ＭＯＮ１と基準電位Ｖrefとを比較し、この比較結果に基づいてフラグ信号ＦＬＧ１を出力する。より詳細には、モニタ電位ＭＯＮ１が基準電位Ｖrefを下回っているときには、差動増幅器ＡＭＰ１０はフラグ信号ＦＬＧ１をロウにし、モニタ電位ＭＯＮ１が基準電位Ｖrefを超えたときには、差動増幅器ＡＭＰ１０はフラグ信号ＦＬＧ１をハイにする。
【００３６】
差動増幅器ＡＭＰ２０は、モニタ電位ＭＯＮ２と基準電位Ｖrefとを比較し、この比較結果に基づいた信号を出力する。差動増幅器ＡＭＰ２０の出力には、インバータＩｎ１０が接続されているので、フラグ信号ＦＬＧ２は、差動増幅器ＡＭＰ２０の出力信号を反転した信号である。より詳細には、モニタ電位ＭＯＮ２が基準電位Ｖrefを下回っているときには、差動増幅器ＡＭＰ２０はロウを出力し、フラグ信号ＦＬＧ２はハイとなる。モニタ電位ＭＯＮ２が基準電位Ｖrefを超えたときには、差動増幅器ＡＭＰ２０はハイを出力し、フラグ信号ＦＬＧ２はロウとなる。
【００３７】
周波数切替え回路１２０は、クロック生成回路１１１と昇圧回路１１２との間に接続されている。周波数切替え回路１２０は、クロック生成回路１１１からクロック入力信号ＣＬＫＩＮを入力し、差動増幅器ＡＭＰ１０からフラグ信号ＦＬＧ１を周波数切替え信号ＣＬＫＣＨＧとして入力する。周波数切替え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数を周波数切替え信号ＣＬＫＣＨＧに基づいて変更する。例えば、周波数切替え信号ＣＬＫＣＨＧが不活性（ロウ）、即ち、フラグ信号ＦＬＧ１がロウであるときには、周波数切替え回路１２０はクロック入力信号ＣＬＫＩＮの周波数ｗを変更することなく、これをクロック出力信号ＣＬＫＯＵＴとして出力する。周波数切替え信号ＣＬＫＣＨＧが活性（ハイ）、即ち、フラグ信号ＦＬＧ１がハイであるときには、周波数切替え回路１２０はクロック入力信号ＣＬＫＩＮの周波数をｗ／２に低下させ、これをクロック出力信号ＣＬＫＯＵＴとして出力する。
【００３８】
ＡＮＤゲートＧ１０、Ｇ２０は、周波数切替え回路１２０と昇圧回路１１２との間に接続されている。ＡＮＤゲートＧ１０の一方の入力端子にはフラグ信号ＦＬＧ２が許可信号ＣＬＫＥＮＢとして入力され、他方の入力端子にはクロック出力信号ＣＬＫＯＵＴが入力される。よって、許可信号ＣＬＫＥＮＢが活性（ハイ）、即ち、フラグ信号ＦＬＧ２がハイであるときには、ＡＮＤゲートＧ１０はクロック出力信号ＣＬＫＯＵＴをクロック信号Φとして通過させる。許可信号ＣＬＫＥＮＢが不活性（ロウ）、即ち、フラグ信号ＦＬＧ２がロウであるときには、ＡＮＤゲートＧ１０はクロック出力信号ＣＬＫＯＵＴを遮断する。ＡＮＤゲートＧ２０の一方の入力にはフラグ信号ＦＬＧ２が許可信号ＣＬＫＥＮＢとして入力され、他方の入力にはクロック出力信号ＣＬＫＯＵＴの反転信号が入力される。よって、許可信号ＣＬＫＥＮＢが活性（ハイ）であるときには、ＡＮＤゲートＧ２０はクロック出力信号ＣＬＫＯＵＴの反転信号をクロック信号Φバーとして通過させる。許可信号ＣＬＫＥＮＢが不活性（ロウ）であるときには、ＡＮＤゲートＧ１０はクロック出力信号ＣＬＫＯＵＴの反転信号を遮断する。
【００３９】
モニタ電位ＭＯＮ２は抵抗Ｒ２０を介している分だけモニタ電位ＭＯＮ１よりも低電位である。よって、例えば、出力電位Ｖoutがゼロから上昇した場合、まず、モニタ電位ＭＯＮ１が基準電位Ｖrefを超え、次に、モニタ電位ＭＯＮ２が基準電位Ｖrefを超える。よって、フラグ信号ＦＬＧ１がロウかつフラグ信号ＦＲＧ２がハイである状態（状態１）から、次に、フラグ信号ＦＬＧ１がハイに切り替わり（状態２）、さらに、フラグ信号ＦＲＧ２がロウに切り替わる（状態３）。
【００４０】
状態１のとき、周波数切替え信号ＣＬＫＣＨＮＧが不活性、許可信号ＣＬＫＥＮＢは活性である。よって、周波数切換え回路１２０は周波数ｗのクロック入力信号ＣＬＫＩＮをクロック出力信号ＣＬＫＯＵＴとして出力し、ＡＮＤゲートＧ１０、Ｇ２０はクロック出力信号ＣＬＫＯＵＴをクロック信号Φ、Φバーとして出力する。
【００４１】
状態２のとき、周波数切替え信号ＣＬＫＣＨＮＧおよび許可信号ＣＬＫＥＮＢはともに活性になる。よって、周波数切換え回路１２０はクロック入力信号ＣＬＫＩＮの周波数ｗを１／２に低減したクロック信号２＊ＣＬＫをクロック出力信号ＣＬＫＯＵＴとして出力し、ＡＮＤゲートＧ１０、Ｇ２０はクロック信号２＊ＣＬＫをクロック信号Φ、Φバーとして出力する。
【００４２】
状態３のとき、周波数切替え信号ＣＬＫＣＨＮＧは活性であり、許可信号ＣＬＫＥＮＢは不活性になる。よって、周波数切換え回路１２０はクロック信号２＊ＣＬＫを出力するが、ＡＮＤゲートＧ１０、Ｇ２０はクロック信号２＊ＣＬＫを遮断する。
【００４３】
一方、出力電位Ｖoutが高電位から低下した場合、まず、モニタ電位ＭＯＮ２が基準電位Ｖrefを下回り、次に、モニタ電位ＭＯＮ１が基準電位Ｖrefを下回る。よって、フラグ信号ＦＬＧ１がハイかつフラグ信号ＦＲＧ２がロウの状態（状態３）から、次に、フラグ信号ＦＬＧ２がハイに切り替わり（状態２）、さらにフラグ信号ＦＬＧ１がロウになる（状態１）。
【００４４】
図３は、周波数切替え回路１２０の具体例を示す回路図である。周波数切替え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数ｗをｗ／２にし、これをクロック信号２＊ＣＬＫとして出力する分周回路１３０を備える。分周回路１３０は、図３に示すようにトランスファーゲートＴ１〜Ｔ４を含む。トランスファーゲートＴ１、Ｔ４とトランスファーゲートＴ２、Ｔ３とが交互にスイッチングすることによって、クロック入力信号ＣＬＫＩＮをｗ／２にすることができる。トランスファーゲートＴ１〜Ｔ４は、例えば、それぞれN型ＭＯＳトランジスタとP型ＭＯＳトランジスタとの並列接続で構成されている。
【００４５】
周波数切替え回路１２０は、ＮＡＮＤゲートＧ３０、Ｇ４０およびＧ５０をさらに備える。ＮＡＮＤゲートＧ３０は、周波数切替え信号ＣＬＫＣＨＧの反転信号とクロック入力信号ＣＬＫＩＮとを入力する。ＮＡＮＤゲートＧ４０は、周波数切替え信号ＣＬＫＣＨＧと分周回路１３０からのクロック信号２＊ＣＬＫを入力する。ＮＡＮＤゲートＧ５０は、ＮＡＮＤゲートＧ３０およびＧ４０の出力を入力する。
【００４６】
これにより、周波数切替え信号ＣＬＫＣＨＧが不活性（ロウ）であるときには、クロック出力信号ＣＬＫＯＵＴは、周波数ｗのクロック入力信号ＣＬＫＩＮとなる。一方、周波数切替え信号ＣＬＫＣＨＧが活性（ハイ）であるときには、クロック出力信号ＣＬＫＯＵＴは、クロック入力信号ＣＬＫＩＮの周波数ｗを１／２に分周したクロック信号２＊ＣＬＫとなる。
【００４７】
図４は、周波数切替え信号ＣＬＫＣＨＧとクロック出力信号ＣＬＫＯＵＴとの関係を示すタイミングチャートである。周波数切替え信号ＣＬＫＣＨＧがロウであるとき（時点ｔ０〜ｔ１）、クロック出力信号ＣＬＫＯＵＴはクロック入力信号ＣＬＫＩＮである。周波数切替え信号ＣＬＫＣＨＧがハイになると（時点ｔ１〜ｔ２）、クロック出力信号ＣＬＫＯＵＴはクロック信号２＊ＣＬＫとなる。さらに、周波数切替え信号ＣＬＫＣＨＧがロウに戻ると（時点ｔ２以降）、クロック出力信号ＣＬＫＯＵＴはクロック入力信号ＣＬＫＩＮに戻る。
【００４８】
図５は、昇圧回路１１２の具体例を示す回路図である。図６は、クロック信号ΦおよびΦバーの信号レベルを示すタイミングチャートである。昇圧回路１１２は、供給電位Ｖinを入力し、図６に示すような互いに逆相のクロック信号ΦおよびΦバーによって供給電位Ｖinを昇圧する。昇圧回路１１２はこの昇圧された供給電位Ｖinを出力電位Ｖoutとして出力する。
【００４９】
図７は、本実施形態の出力電位Ｖoutを示すグラフである。図８は、周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢ、クロック出力信号ＣＬＫＯＵＴおよびクロック信号Φの関係を示すタイミングチャートである。尚、クロック入力信号ＣＬＫＩＮおよびクロック信号２＊ＣＬＫは、図４に示したとおりそれぞれ周波数ｗおよびｗ／２の一定周波数の信号であるので図８では省略する。
【００５０】
モニタ電位ＭＯＮ１が基準電位Ｖrefと等しいときの出力電位Ｖoutを期待値電位１とし、モニタ電位ＭＯＮ２が基準電位Ｖrefと等しいときの出力電位Ｖoutを期待値電位２とする。図２を参照して上述したように、出力電位Ｖoutを上昇させた場合、モニタ電位ＭＯＮ１はモニタ電位ＭＯＮ２よりも先に基準電位Ｖrefを超えるので、期待値電位２は期待値電位１よりも高電位となる。
【００５１】
図７および図８を参照して、図２に示す半導体装置１００の動作およびその効果を説明する。尚、本実施形態は、出力電位Ｖoutを期待値電位２に維持するように作用する。
【００５２】
まず、昇圧回路１１２が昇圧動作を開始すると、出力電位Ｖoutがゼロから上昇する（時点ｔ１０〜ｔ１１）。このとき、モニタ電位ＭＯＮ１およびＭＯＮ２はともに基準電位Ｖrefよりも小さいので、周波数切替え信号ＣＬＫＣＨＧ（フラグ信号ＦＬＧ１）はロウ、許可信号ＣＬＫＥＮＢ（フラグ信号ＦＬＧ２）は活性（ハイ）である。よって、周波数切替え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数ｗを変更することなくクロック出力信号ＣＬＫＯＵＴとして出力する。また、ＡＮＤゲートＧ１０およびＧ２０は、クロック出力信号ＣＬＫＯＵＴをクロック信号ΦまたはΦバーとして出力する。これにより、昇圧回路１１２は、短時間で供給電圧（図示せず）を昇圧することができる。
【００５３】
次に、出力電位Ｖoutが期待値電位１を超えると（時点ｔ１１）、モニタ電位ＭＯＮ１が基準電位Ｖrefを超え、ＭＯＮ２は基準電位Ｖrefよりも小さいままである。よって、周波数切替え信号ＣＬＫＣＨＧは活性（ハイ）になり、許可信号ＣＬＫＥＮＢは活性（ハイ）を維持する。これにより、周波数切替え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数をｗ／２へ分周し、これをクロック出力信号ＣＬＫＯＵＴとして出力する。ＡＮＤゲートＧ１０およびＧ２０は、周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴをクロック信号ΦまたはΦバーとして出力する。従って、昇圧回路１１２の昇圧能力は、周波数ｗのクロック信号Φ、Φバーに対して半分に低下する。
【００５４】
次に、出力電位Ｖoutが期待値電位２を超えると（時点ｔ１２）、モニタ電位ＭＯＮ２が基準電位Ｖrefを超える。よって、許可信号ＣＬＫＥＮＢは不活性（ロウ）になる。よって、ＡＮＤゲートＧ１０およびＧ２０は、クロック出力信号ＣＬＫＯＵＴを遮断する。これにより、クロック信号ΦおよびΦバーはロウになる。即ち、昇圧回路１１２の昇圧動作が停止し、出力電圧Ｖoutは、電流ＩＲにより次第に低下する。尚、出力電圧Ｖoutが期待値電位２を超えた後に遅延して許可信号ＣＬＫＥＮＢが切り替わっている。これは、電位検出回路１１４がＲＣ時定数を有するからであり、電位検出回路１１４のＲＣ遅延はオーバーシュートやリプルの原因である。
【００５５】
さらに、出力電位Ｖoutが期待値電位２を下回ると（時点ｔ１３）、モニタ電位ＭＯＮ２が基準電位Ｖrefを下回る。よって、許可信号ＣＬＫＥＮＢは活性（ハイ）になる。このとき、周波数切替え信号ＣＬＫＣＨＧは活性（ハイ）を維持している。よって、周波数切替え回路１２０は、周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴを出力し、ＡＮＤゲートＧ１０およびＧ２０は、周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴをクロック信号ΦまたはΦバーとして出力する。従って、昇圧回路１１２は昇圧動作を再開する。しかし、クロック信号ΦまたはΦバーの周波数はｗ／２であるので、その昇圧能力は、周波数ｗのクロック信号Φ、Φバーによる昇圧能力に対してほぼ半分である。尚、電流ＩＲは非常に小さいので出力電位Ｖoutの低下速度は遅い。これにより、アンダーシュートはオーバーシュートよりも通例小さくなる。従って、出力電位Ｖoutは期待値電位１を下回ることなく、期待値電位２に維持され得る。
【００５６】
その後、出力電位Ｖoutが期待値電位２を超えたときには（時点ｔ１４）、本実施形態は、時点ｔ１２のときと同じ動作を行なう。時点ｔ１３、ｔ１４における半導体装置１００の動作は、時点ｔ１５、ｔ１６、および、時点ｔ１７、ｔ１８において繰り返される。これにより、半導体装置１００は、出力電位Ｖoutを期待値電位２に維持するように作用する。
【００５７】
昇圧回路１１２の出力に新たな負荷が接続された場合（図示せず）には、出力電圧Ｖoutが急激に低下する可能性がある。このような場合には、出力電圧Ｖoutが期待値電圧１を下回るので、昇圧回路１１２は、時点ｔ１０〜ｔ１１のときと同様に、周波数ｗのクロック信号ΦまたはΦバーによって駆動される。これにより、昇圧回路１１２は高い昇圧能力で短時間のうちに出力電圧Ｖoutを上昇させることができる。
【００５８】
本実施形態によれば、昇圧動作の開始当初において、周波数ｗのクロック信号ΦおよびΦバーによって昇圧回路１１２を駆動させるので、出力電位Ｖoutの昇圧速度が速い。一方、出力電位Ｖoutが期待値電位２近傍まで昇圧されると、クロック信号ΦおよびΦバーの周波数がｗ／２に分周される。これにより、昇圧回路１１２の昇圧能力が低下するので、オーバーシュートが従来よりも小さく抑制され得る。
【００５９】
さらに、出力電位Ｖoutを期待値電位２に維持するときには、昇圧回路１１２は、周波数ｗ／２に分周されたクロック信号ΦおよびΦバーによる昇圧動作と昇圧停止とを繰り返す。従って、リプルもまた従来よりも小さく抑制され得る。
【００６０】
本実施形態においてレギュレータ回路１１３は、クロック信号の周波数を昇圧回路１１２ごとに変更するために、複数の昇圧回路１１２のそれぞれに対応して設けられている（図１参照）。これにより、同一のクロック生成回路１１１からのクロック信号を用いて複数の昇圧回路１１２を駆動させることができる。
【００６１】
本実施形態においては、周波数切替え回路１２０を昇圧回路１１２のそれぞれに対して設ける必要が生じる。しかし、本実施形態による周波数切替え回路１２０は、図３に示すように簡単な分周回路で実現できる。また、周波数切替え回路１２０は、クロック信号を分周するに過ぎない。よって、半導体記憶装置のサイズをさほど大きくすることなく、プロセスばらつき等に起因するクロック信号の振幅や周波数のばらつきが比較的少ない。
【００６２】
一方、特許文献２などに記載された従来の半導体装置によれば、クロック信号の周波数を変更するために、クロック生成回路を昇圧回路ごとに設けなければならい。クロック生成回路は、本実施形態による周波数切替え回路１２０に比べ複雑であるので、これを昇圧回路ごとに設けることは、半導体記憶装置のサイズを大きくする。また、クロック生成回路は、クロック周波数のばらつきを抑えるために、ヒューズ等を用いてクロック周期をトリミングする回路を備えている場合がある。この場合にクロック昇圧回路を昇圧回路ごとに設けると、半導体記憶装置が複雑になり、そのサイズが大きくなる。
【００６３】
本実施形態において、周波数切替え回路１２０は、クロック入力回路ＣＬＫＩＮの周波数を１／２に分周した。しかし、図３に示した周波数切替え回路１２０はあくまでも一具体例であり、周波数切替え回路１２０はクロック入力回路ＣＬＫＩＮの周波数をｎ／ｍに分周してよい。尚、ｎおよびｍは自然数であり、ｎ＜ｍである。
【００６４】
期待値電位１および期待値電位２を調節するためには、抵抗Ｒ１０、Ｒ２０およびＲ３０の値を変更すればよい。これにより、期待値電位１または期待値電位２を仕様に適合させることができる。期待値電位１は期待値電位２以下であればよく、その値は限定しない。しかし、高い昇圧能力を維持しつつオーバーシュートやリプルを低減するためには、出力電位Ｖoutを期待値電位２近傍に維持しているときに、出力電位Ｖoutが期待値電位１を下回らないように期待値電位１を設定することが好ましく、尚且つ、期待値電位１は期待値電位２により近接していることが好ましい。
【００６５】
（第２の実施形態）
第２の実施形態に従った半導体装置２００の昇圧部分のブロック図は、図１と同様である。尚、本実施形態ではレギュレータ回路１１３に代えてレギュレータ回路２１３が設けられる。
【００６６】
図９は、第２の実施形態によるクロック生成回路１１１、昇圧回路１１２およびレギュレータ回路２１３を１つずつ示した回路図である。
【００６７】
レギュレータ回路２１３は、抵抗Ｒ１０、Ｒ２０、Ｒ３０、Ｒ４０と、差動増幅器ＡＭＰ１０、ＡＭＰ２０、ＡＭＰ３０と、周波数切替え回路２２０と、ラッチ回路２１５と、インバータＩｎ１０、Ｉｎ２０、Ｉｎ３０、Ｉｎ４０とを含む。
【００６８】
抵抗Ｒ１０、Ｒ２０、Ｒ３０およびＲ４０は、昇圧回路１１２の出力とグランドＧＮＤとの間に直列に接続されている。抵抗Ｒ１０、Ｒ２０、Ｒ３０およびＲ４０は固定抵抗または可変抵抗のいずれでもよい。抵抗Ｒ１０、Ｒ２０、Ｒ３０およびＲ４０は、出力電位Ｖoutを分圧し、抵抗Ｒ１０と抵抗Ｒ２０との間のノードＮ１からモニタ電位ＭＯＮ１、抵抗Ｒ２０と抵抗Ｒ３０との間のノードＮ２からモニタ電位ＭＯＮ２、抵抗Ｒ３０と抵抗Ｒ４０との間のノードＮ３からモニタ電位ＭＯＮ３をそれぞれ生成する。モニタ電位ＭＯＮ１、ＭＯＮ２およびＭＯＮ３は出力電位Ｖoutに比例して変化するので、出力電位Ｖoutをモニタすることができる。
【００６９】
差動増幅器ＡＭＰ１０、ＡＭＰ２０およびＡＭＰ３０の一方の入力はそれぞれノードＮ１、Ｎ２およびＮ３に接続され、他方の入力はともに基準電位Ｖrefに接続されている。差動増幅器ＡＭＰ１０、ＡＭＰ２０およびＡＭＰ３０の出力には、それぞれインバータＩｎ１０、Ｉｎ２０およびＩｎ３０が接続されている。
【００７０】
差動増幅器ＡＭＰ１０、ＡＭＰ２０およびＡＭＰ３０は、それぞれモニタ電位ＭＯＮ１、ＭＯＮ２およびＭＯＮ３と基準電位Ｖrefとを比較し、この比較結果に基づいて信号を出力する。インバータＩｎ１０、Ｉｎ２０およびＩｎ３０は、差動増幅器ＡＭＰ１０、ＡＭＰ２０およびＡＭＰ３０のそれぞれの出力を反転し、これらをフラグ信号ＦＬＧ１、ＦＬＧ２およびＦＬＧ３として出力する。
【００７１】
より詳細には、モニタ電位ＭＯＮ１、ＭＯＮ２およびＭＯＮ３が基準電位Ｖrefを下回っているときには、フラグ信号ＦＬＧ１、ＦＬＧ２およびＦＬＧ３はそれぞれハイになる。モニタ電位ＭＯＮ１、ＭＯＮ２およびＭＯＮ３が基準電位Ｖrefを超えたときには、フラグ信号ＦＬＧ１、ＦＬＧ２およびＦＬＧ３はそれぞれロウになる。
【００７２】
フラグ信号ＦＬＧ１およびＦＬＧ２はラッチ回路２１５へ供給される。ラッチ回路２１５は、フラグ信号ＦＬＧ１およびＦＬＧ２に基づいて周波数切替え信号ＣＬＫＣＨＧを出力する。本実施形態では、フラグ信号ＦＬＧ１およびＦＬＧ２がともにロウに切り替わったときには、周波数切替え信号ＣＬＫＣＨＧは活性（ハイ）にラッチされる。フラグ信号ＦＬＧ１およびＦＬＧ２がともにロウに切り替わったときには、周波数切替え信号ＣＬＫＣＨＧは不活性（ロウ）にラッチされる。フラグ信号ＦＬＧ１またはＦＬＧ２のいずれか一方のみが切り替わっただけでは、周波数切替え信号ＣＬＫＣＨＧの状態は変化しない。
【００７３】
フラグ信号ＦＬＧ３は許可信号ＣＬＫＥＮＢとして周波数切替え回路２２０へ供給される。
【００７４】
周波数切替え回路２２０は、クロック生成回路１１１と昇圧回路１１２との間に接続されている。周波数切替え回路２２０は、クロック入力信号ＣＬＫＩＮ、周波数切替え信号ＣＬＫＣＨＧおよび許可信号ＣＬＫＥＮＢを入力する。周波数切替え回路２２０は、クロック入力信号ＣＬＫＩＮの周波数を周波数切替え信号ＣＬＫＣＨＧに基づいて変更する。また、周波数切替え回路２２０は、許可信号ＣＬＫＥＮＢに基づいてクロック入力信号ＣＬＫＩＮを通過させまたは遮断する。
【００７５】
フラグ信号ＦＬＧ１、ＦＬＧ２およびＦＬＧ３に対する周波数切換え回路２２０の動作を説明する。出力電位Ｖoutが低電位から上昇した場合、モニタ電位は、ＭＯＮ１、ＭＯＮ２、ＭＯＮ３の順に基準電位Ｖrefを超える。よって、フラグ信号ＦＬＧ１、ＦＬＧ２、ＦＬＧ３は、それぞれハイ、ハイ、ハイの状態（状態１０）から、ロウ、ハイ、ハイの状態（状態１１）、ロウ、ロウ、ハイの状態（状態１２）、ロウ、ロウ、ロウの状態（状態１３）へと切り替わる。
【００７６】
状態１０のとき、周波数切替え信号ＣＬＫＣＨＧは不活性（ロウ）であり、許可信号ＣＬＫＥＮＢは活性（ハイ）になる。このとき、周波数切換え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数ｗを変更することなくクロック出力信号ＣＬＫＯＵＴとして出力する。
【００７７】
状態１１のとき、周波数切替え回路２２０およびラッチ回路２１５は変化しないので、状態１０と同様である。
【００７８】
状態１２のとき、ラッチ回路２１５が周波数切替え信号ＣＬＫＣＨＧを活性（ハイ）にラッチし、許可信号ＣＬＫＥＮＢは活性（ハイ）を維持する。このとき、周波数切換え回路１２０は、クロック入力信号ＣＬＫＩＮを周波数ｗ／４のクロック信号４＊ＣＬＫに変更し、これをクロック出力信号ＣＬＫＯＵＴとして出力する。
【００７９】
状態１３のとき、周波数切替え信号ＣＬＫＣＨＧは活性（ハイ）であり、許可信号ＣＬＫＥＮＢは不活性（ロウ）になる。このとき、周波数切換え回路１２０は、クロック入力信号ＣＬＫＩＮおよびクロック信号４＊ＣＬＫを遮断する。
【００８０】
出力電位Ｖoutが高電位から低下した場合、モニタ電位は、ＭＯＮ３、ＭＯＮ２、ＭＯＮ１の順に基準電位Ｖrefを下回る。よって、フラグ信号ＦＬＧ１、ＦＬＧ２、ＦＬＧ３は、状態１３から状態１２、状態１１、状態１０へと遷移する。尚、ラッチ回路２１５は、フラグ信号ＦＬＧ１、ＦＬＧ２の両方が変化したとき、即ち、状態１１から状態１０へ遷移したときに周波数切替え信号ＣＬＫＣＨＧを切替える。
【００８１】
図１０は、周波数切替え回路２２０の具体例を示す回路図である。周波数切替え回路２２０は、分周回路２３１および２３２を備えている。分周回路２３１は、クロック入力信号ＣＬＫＩＮの周波数ｗをｗ／２にし、これをクロック信号２＊ＣＬＫとして出力する。分周回路２３２は、このクロック信号２＊ＣＬＫの周波数ｗ／２をｗ／４にし、これをクロック信号４＊ＣＬＫとして出力する。
【００８２】
分周回路２３１は、トランスファーゲートＴ１〜Ｔ４を含む。トランスファーゲートＴ１、Ｔ４とトランスファーゲートＴ２、Ｔ３とが交互にスイッチングすることによって、クロック入力信号ＣＬＫＩＮの周波数ｗを１／２にすることができる。分周回路２３２は、トランスファーゲートＴ５〜Ｔ８を含む。トランスファーゲートＴ５、Ｔ８とトランスファーゲートＴ６、Ｔ７とが交互にスイッチングすることによって、クロック信号２＊ＣＬＫの周波数をさらに１／２にすることができる。トランスファーゲートＴ５、Ｔ８は、例えば、それぞれN型ＭＯＳトランジスタとP型ＭＯＳトランジスタとの並列接続で構成されている。
【００８３】
周波数切替え回路２２０は、ＡＮＤゲートＧ６０、ＮＡＮＤゲートＧ７０、Ｇ８０およびＧ９０をさらに備える。ＡＮＤゲートＧ６０は、クロック入力信号ＣＬＫＩＮおよび許可信号ＣＬＫＥＮＢを入力する。ＮＡＮＤゲートＧ７０は、ＡＮＤゲートＧ６０の出力および周波数切替え信号ＣＬＫＣＨＧの反転信号を入力する。ＮＡＮＤゲートＧ８０は、周波数切替え信号ＣＬＫＣＨＧおよび分周回路２３２からのクロック信号４＊ＣＬＫを入力する。ＮＡＮＤゲートＧ９０は、ＮＡＮＤゲートＧ７０およびＧ８０の出力を入力する。
【００８４】
ＡＮＤゲートＧ６０は、許可信号ＣＬＫＥＮＢが活性（ハイ）であるときにはクロック入力信号ＣＬＫＩＮを通過させ、許可信号ＣＬＫＥＮＢが不活性（ロウ）であるときにはクロック入力信号ＣＬＫＩＮを遮断する。尚、本実施形態において、ＡＮＤゲートＧ６０は、クロック入力信号ＣＬＫＩＮを通過させまたは遮断するゲート回路として、周波数切替え回路２２０に含まれている。
【００８５】
また、周波数切替え信号ＣＬＫＣＨＧが活性（ハイ）であるときには、クロック出力信号ＣＬＫＯＵＴはクロック信号４＊ＣＬＫになる。一方、周波数切替え信号ＣＬＫＣＨＧが不活性（ロウ）であるときには、ＡＮＤゲートＧ６０の出力信号となる。
【００８６】
図１１は、周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢおよびクロック出力信号ＣＬＫＯＵＴとの関係を示すタイミングチャートである。許可信号ＣＬＫＥＮＢがハイであり、周波数切替え信号ＣＬＫＣＨＧがロウであるとき（時点ｔ０〜ｔ１）、周波数切替え回路２２０は、クロック入力信号ＣＬＫＩＮをクロック出力信号ＣＬＫＯＵＴとして出力する。許可信号ＣＬＫＥＮＢおよび周波数切替え信号ＣＬＫＣＨＧがともにハイであるとき（時点ｔ１〜ｔ２）、周波数切替え回路２２０は、クロック信号４＊ＣＬＫをクロック出力信号ＣＬＫＯＵＴとして出力する。許可信号ＣＬＫＥＮＢがともにロウになると（時点ｔ２〜ｔ３）、周波数切替え回路２２０は、クロック入力信号ＣＬＫＩＮおよびクロック信号４＊ＣＬＫを遮断する。時点ｔ３〜ｔ４および時点ｔ５〜ｔ６における周波数切替え回路２２０の動作は、時点ｔ１〜ｔ２における周波数切替え回路２２０の動作と同様である。時点ｔ４〜ｔ５および時点ｔ６以降における周波数切替え回路２２０の動作は、それぞれ時点ｔ２〜ｔ３および時点ｔ０〜ｔ１における周波数切替え回路２２０の動作と同様である。
【００８７】
図１２は、本実施形態の出力電位Ｖoutを示すグラフである。図１３は、周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢ、クロック出力信号ＣＬＫＯＵＴおよびクロック信号Φの関係を示すタイミングチャートである。尚、クロック入力信号ＣＬＫＩＮおよびクロック信号４＊ＣＬＫは、図１１に示したとおりそれぞれ周波数ｗおよびｗ／４の一定周波数の信号であるので図１３では省略する。
【００８８】
モニタ電位ＭＯＮ１が基準電位と等しいときの出力電位Ｖoutを期待値電位１とし、モニタ電位ＭＯＮ２が基準電位と等しいときの出力電位Ｖoutを期待値電位２とし、モニタ電位ＭＯＮ３が基準電位と等しいときの出力電位Ｖoutを期待値電位３とする。図９を参照して上述したように、出力電位Ｖoutを上昇させた場合、モニタ電位はＭＯＮ１、ＭＯＮ２、ＭＯＮ３の順に基準電位Ｖrefを超えるので、期待値電位３の電位が最も高く、期待値電位２、期待値電位１の順に電位は低くなる。
【００８９】
図１２および図１３を参照して、図９に示す半導体装置２００の動作およびその効果を説明する。尚、本実施形態は、出力電位Ｖoutを期待値電位３に維持するように作用する。まず、昇圧回路１１２が昇圧動作を開始すると、出力電位Ｖoutがゼロから上昇する（時点ｔ２０〜ｔ２１）。このとき、モニタ電位ＭＯＮ１〜ＭＯＮ３は基準電位Ｖrefよりも小さい。あるいは、モニタ電位ＭＯＮ１のみが基準電位Ｖrefを超える。よって、フラグ信号ＦＬＧ１〜ＦＬＧ３は総てハイまたはフラグ信号ＦＬＧ１のみロウになる。このとき、周波数切替え信号ＣＬＫＣＨＧは不活性（ロウ）であり、許可信号ＣＬＫＥＮＢは活性（ハイ）である。従って、周波数切替え回路２２０は、クロック入力信号ＣＬＫＩＮの周波数ｗを変更することなくクロック出力信号ＣＬＫＯＵＴとして出力する。このクロック出力信号ＣＬＫＯＵＴおよびその反転信号が、クロック信号ΦおよびΦバーとなる。これにより、昇圧回路１１２は、高い昇圧能力で短時間のうちに出力電圧Ｖoutを昇圧することができる。
【００９０】
次に、出力電位Ｖoutが期待値電位２を超えると（時点ｔ２１）、モニタ電位ＭＯＮ１およびＭＯＮ２が基準電位Ｖrefを超え、ＭＯＮ３は基準電位Ｖrefよりも小さいままである。よって、周波数切替え信号ＣＬＫＣＨＧは活性（ハイ）にラッチされ、許可信号ＣＬＫＥＮＢは活性（ハイ）を維持する。これにより、周波数切替え回路２２０は、周波数ｗ／４のクロック信号４＊ＣＬＫをクロック出力信号ＣＬＫＯＵＴとして出力する。このクロック信号４＊ＣＬＫおよびその反転信号がクロック信号ΦおよびΦバーとなる。従って、昇圧回路１１２の昇圧能力は、周波数ｗのクロック信号Φ、Φバーに対して１／４に低下する。
【００９１】
次に、出力電位Ｖoutが期待値電位３を超えると（時点ｔ２２）、モニタ電位ＭＯＮ３が基準電位Ｖrefを超える。よって、許可信号ＣＬＫＥＮＢは不活性（ロウ）になる。よって、周波数切替え回路２２０は、クロック出力信号ＣＬＫＯＵＴを遮断する。これにより、クロック信号ΦおよびΦバーはロウになる。即ち、昇圧回路１１２の昇圧動作が停止し、出力電圧Ｖoutは、電流ＩＲにより次第に低下する。
【００９２】
出力電位Ｖoutが期待値電位３を下回ると（時点ｔ２３）、モニタ電位ＭＯＮ３が基準電位Ｖrefを下回る。よって、許可信号ＣＬＫＥＮＢは活性（ハイ）になる。このとき、周波数切替え信号ＣＬＫＣＨＧはラッチ回路２１５によって活性（ハイ）を維持している。よって、周波数切替え回路１２０は、周波数ｗ／４のクロック信号４＊ＣＬＫをクロック信号ΦまたはΦバーとして出力する。このように昇圧回路１１２は昇圧動作を再開する。しかし、クロック信号ΦまたはΦバーの周波数はｗ／４であるので、その昇圧能力は、周波数ｗのクロック信号Φ、Φバーに対して１／４程度である。尚、電流ＩＲは非常に小さいので出力電位Ｖoutの低下速度は遅い。これにより、アンダーシュートはオーバーシュートよりも小さくなる。従って、出力電位Ｖoutは期待値電位１を下回ることなく、期待値電位３に維持され得る。
【００９３】
その後、出力電位Ｖoutが期待値電位３を超えたときには（時点ｔ２４）、半導体装置２００は、時点ｔ２２のときと同じ動作を行なう。時点ｔ２５〜ｔ２６における半導体装置２００の動作は、時点ｔ２３〜ｔ２４における半導体装置２００の動作と同様である。
【００９４】
さらに、昇圧回路１１２の出力に新たな負荷が接続された場合（時点ｔ２７）には、出力電圧Ｖoutが急激に低下する可能性がある。このような場合には、出力電圧Ｖoutが期待値電圧１を下回るので、ラッチ回路２１５がリセットされ、昇圧回路１１２は、時点ｔ２０〜ｔ２１のときと同様に、周波数ｗのクロック信号ΦまたはΦバーによって駆動される。これにより、昇圧回路１１２は短時間で出力電圧Ｖoutを上昇させることができる。時点ｔ２８〜ｔ２９における半導体装置２００の動作は、時点ｔ２１〜ｔ２２における半導体装置２００の動作と同様である。
【００９５】
本実施形態は、第１の実施形態と同様の効果を有する。また、本実施形態はラッチ回路２１５を有し、期待値電位が３つ設定されている。これにより、出力電位Ｖoutが期待値電位３に比較的近い期待値電位２に昇圧されるまでは、高い昇圧能力で出力電位Ｖoutを昇圧することができる。一方、出力電位Ｖoutが期待値電位２を下回ったとしても、ラッチ回路２１５が作用することによって、クロック信号ΦおよびΦバーの周波数はｗ／４を維持し、期待値電位２よりも低い期待値電位１を下回らない限りｗに戻らない。即ち、期待値電位２を期待値電位３に充分接近させることによって、期待値電位３の直前まで高い昇圧能力で出力電位Ｖoutを昇圧することが可能になる。それとともに、出力電位Ｖoutを期待値電位３に維持しているときには、周波数ｗ／４のクロック信号Φ、Φバーの周波数は、ｗ／４であり、ｗにはリセットされないので、出力電位Ｖoutを過剰な昇圧能力で昇圧しない。その結果、本実施形態は、昇圧当初の出力電位Ｖoutを非常に速く昇圧することができ、尚且つ、リプルを小さくすることができる。
【００９６】
本実施形態において、周波数切替え回路２２０は、クロック入力回路ＣＬＫＩＮの周波数を１／４に分周した。しかし、図１０に示した周波数切替え回路２２０はあくまでも一具体例であり、周波数切替え回路２２０はクロック入力回路ＣＬＫＩＮの周波数をｎ／ｍに分周してよい。尚、ｎおよびｍは自然数であり、ｎ＜ｍである。
【００９７】
期待値電位１、期待値電位２および期待値電位３を調節するためには、抵抗Ｒ１０、Ｒ２０、Ｒ３０およびＲ４０の値を変更すればよい。これにより、期待値電位１、期待値電位２および期待値電位３を仕様に適合させることができる。期待値電位２は期待値電位３以下であればよく、その値は限定しない。但し、期待値電位２は速い昇圧速度を維持するために期待値電位３により近接していることが好ましい。また、期待値電位１は期待値電位２以下であればよく、その値は限定しない。但し出力電位Ｖoutを過剰な昇圧能力で昇圧しないために、出力電位Ｖoutが期待値電位３近傍に維持されているときに出力電位Ｖoutが期待値電位１を下回らないように設定されることが好ましい。
【００９８】
（第３の実施形態）
第３の実施形態に従った半導体装置３００の昇圧部分のブロック図は、図１と同様である。尚、本実施形態ではレギュレータ回路１１３に代えてレギュレータ回路３１３が設けられる。
【００９９】
図１４は、第３の実施形態によるクロック生成回路１１１、昇圧回路１１２およびレギュレータ回路３１３を１つずつ示した回路図である。レギュレータ回路３１３は、差動増幅器が１つであり、ラッチ回路３１５が設けられている点でレギュレータ回路１１３と異なる。
【０１００】
抵抗Ｒ１０およびＲ２０は、昇圧回路１１２の出力とグランドＧＮＤとの間に直列に接続されている。抵抗Ｒ１０およびＲ２０は、出力電位Ｖoutを分圧し、抵抗Ｒ１０と抵抗Ｒ２０との間のノードＮ１からモニタ電位ＭＯＮ１を生成する。モニタ電位ＭＯＮ１は出力電位Ｖoutに比例して変化するので、出力電位Ｖoutをモニタすることができる。
【０１０１】
差動増幅器ＡＭＰ１０の一方の入力はノードＮ１に接続され、他方の入力は基準電位Ｖrefに接続されている。差動増幅器ＡＭＰ１０の出力には、インバータＩｎ１０が接続されている。
【０１０２】
差動増幅器ＡＭＰ１０は、モニタ電位ＭＯＮ１と基準電位Ｖrefとを比較し、この比較結果に基づいて信号を出力する。インバータＩｎ１０は、差動増幅器ＡＭＰ１０の出力を反転し、これらをフラグ信号ＦＬＧ１として出力する。
【０１０３】
より詳細には、モニタ電位ＭＯＮ１が基準電位Ｖrefを下回っているときには、フラグ信号ＦＬＧ１はハイになる。モニタ電位ＭＯＮ１が基準電位Ｖrefを超えたときには、フラグ信号ＦＬＧ１はロウになる。
【０１０４】
フラグ信号ＦＬＧ１はラッチ回路３１５およびＡＮＤゲートＧ１０、Ｇ２０へ供給される。ラッチ回路３１５は、フラグ信号ＦＬＧ１に基づいて周波数切替え信号ＣＬＫＣＨＧを出力する。本実施形態では、一旦、フラグ信号ＦＬＧ１がロウに切り替わった後には、周波数切替え信号ＣＬＫＣＨＧは、常時、活性（ハイ）にラッチされる。その後、フラグ信号ＦＬＧ１がハイに切り替わったとしても、周波数切替え信号ＣＬＫＣＨＧの状態は変化しない。
【０１０５】
フラグ信号ＦＬＧ１に対する周波数切換え回路１２０およびＡＮＤゲートＧ１０、Ｇ２０の動作を説明する。フラグ信号ＦＬＧ１がハイであるときには、許可信号ＣＬＫＥＮＢが活性（ハイ）であり、周波数切替え信号ＣＬＫＣＨＧは不活性（ロウ）である。よって、周波数切替え回路１２０は周波数ｗのクロック出力信号ＣＬＫＯＵＴを出力し、ＡＮＤゲートＧ１０、Ｇ２０はこのクロック出力信号ＣＬＫＯＵＴおよびその反転信号をそれぞれクロック信号Φ、Φバーとして通過させる。
【０１０６】
フラグ信号ＦＬＧ１がロウになると、許可信号ＣＬＫＥＮＢが不活性（ロウ）になり、ラッチ回路３１５が周波数切替え信号ＣＬＫＣＨＧを活性（ハイ）にラッチする。よって、周波数切替え回路１２０は周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴを出力し、ＡＮＤゲートＧ１０、Ｇ２０はクロック出力信号ＣＬＫＯＵＴを遮断する。
【０１０７】
フラグ信号ＦＬＧ１が再度ハイになると、許可信号ＣＬＫＥＮＢが活性（ハイ）になるが、周波数切替え信号ＣＬＫＣＨＧはラッチ回路３１５により活性（ハイ）を維持する。よって、周波数切替え回路１２０は周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴを出力し、ＡＮＤゲートＧ１０、Ｇ２０はクロック出力信号ＣＬＫＯＵＴおよびその反転信号をそれぞれクロック信号Φ、Φバーとして通過させる。
【０１０８】
図１５は、本実施形態の出力電位Ｖoutを示すグラフである。図１６は、周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢ、クロック出力信号ＣＬＫＯＵＴおよびクロック信号Φの関係を示すタイミングチャートである。モニタ電位ＭＯＮ１が基準電位と等しいときの出力電位Ｖoutを期待値電位１とする。半導体装置３００は、出力電位Ｖoutを期待値電位１に維持するように作用する。
【０１０９】
図１５および図１６を参照して、図１４に示す半導体装置３００の動作およびその効果を説明する。まず、昇圧回路１１２が昇圧動作を開始すると、出力電位Ｖoutが上昇する（時点ｔ３０〜ｔ３１）。このとき、モニタ電位ＭＯＮ１は基準電位Ｖrefよりも小さいので、周波数切替え信号ＣＬＫＣＨＧは不活性（ロウ）、許可信号ＣＬＫＥＮＢは活性（ハイ）である。よって、周波数切替え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数ｗを変更することなくクロック出力信号ＣＬＫＯＵＴとして出力する。また、ＡＮＤゲートＧ１０およびＧ２０は、クロック出力信号ＣＬＫＯＵＴをクロック信号ΦまたはΦバーとして出力する。これにより、昇圧回路１１２は、短時間で供給電圧を昇圧することができる。
【０１１０】
次に、出力電位Ｖoutが期待値電位１を超えると（時点ｔ３１）、モニタ電位ＭＯＮ１が基準電位Ｖrefを超える。よって、ラッチ回路３１５が周波数切替え信号ＣＬＫＣＨＧを活性（ハイ）にラッチし、許可信号ＣＬＫＥＮＢは不活性（ロウ）になる。これにより、周波数切替え回路１２０は、クロック入力信号ＣＬＫＩＮの周波数をｗ／２へ分周するが、ＡＮＤゲートＧ１０およびＧ２０は、周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴを遮断する。従って、昇圧回路１１２は昇圧動作を停止し、出力電圧Ｖoutは、電流ＩＲにより次第に低下する。
【０１１１】
次に、出力電位Ｖoutが期待値電位１を下回ると（時点ｔ３３）、モニタ電位ＭＯＮ１が基準電位Ｖrefを下回る。よって、許可信号ＣＬＫＥＮＢは活性（ハイ）になる。このとき、周波数切替え信号ＣＬＫＣＨＧはラッチ回路３１５により活性（ハイ）を維持している。よって、周波数切替え回路１２０は、周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴを出力し、ＡＮＤゲートＧ１０およびＧ２０は、周波数ｗ／２のクロック出力信号ＣＬＫＯＵＴをクロック信号ΦまたはΦバーとして出力する。従って、昇圧回路１１２は昇圧動作を再開する。しかし、クロック信号ΦまたはΦバーの周波数はｗ／２であるので、その昇圧能力は、周波数ｗのクロック信号Φ、Φバーによる昇圧能力に対してほぼ半分である。
【０１１２】
その後、出力電位Ｖoutが期待値電位１を超えたときには（時点ｔ３４）、本実施形態は、時点ｔ３２のときと同じ動作を行なう。時点ｔ３３、ｔ３４における半導体装置３００の動作は、時点ｔ３５、ｔ３６、および、時点ｔ３７、ｔ３８において繰り返される。これにより、半導体装置３００は、出力電位Ｖoutを期待値電位１に維持するように作用する。
【０１１３】
本実施形態は、第１の実施形態と同様の効果を有する。しかし、昇圧回路１１２の出力に新たな負荷が接続された場合には、出力電圧Ｖoutが急激に低下する可能性がある。このような場合、周波数切替え信号ＣＬＫＣＨＧはラッチ回路３１５により活性（ハイ）を維持したままであるので、昇圧回路１１２は、周波数ｗ／２のクロック信号Φ、Φバーによって昇圧動作を行なう。よって、動作昇圧電圧Ｖoutが期待値電位１に戻るまでの時間は、周波数ｗのクロック信号Φ、Φバーによって昇圧を行なう場合よりも長くなる。従って、本実施形態は、出力電圧Ｖoutが期待値電位１に達した後に、昇圧回路１１２の出力に新たな負荷を接続する場合には適していない。しかし、半導体装置３００の回路構成は、半導体装置１００の回路構成よりも簡単であるので、本実施形態では、装置のサイズをより小さくすることができる。
【０１１４】
図１７は、本発明に係る実施形態に従った半導体記憶装置４００のブロック図である。半導体記憶装置４００は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ、ＮＡＮＤ型フラッシュメモリである。
【０１１５】
メモリ手段としてのメモリセルアレイ１に対して、データ書き込み、読み出しを行うためのビット線制御回路２が設けられている。ビット線制御回路２は、データ入出力バッファ６につながり、また、ビット線制御回路２は、アドレスバッファ４からのアドレス信号を受けるカラムコーダ３の出力を入力として受ける。また、メモリセルアレイ１に対して、制御ゲート及び選択ゲートを制御するためにロウデコーダ５が設けられ、メモリセルアレイ１が形成されるｐ型基板（又はｐ型ウェル）の電位を制御するための基板電位制御回路７が設けられている。
【０１１６】
さらに、半導体記憶装置４００は、クロック生成回路１１１、レギュレータ回路、昇圧回路１１２を備える。レギュレータ回路は、第１から第３の実施形態におけるレギュレータ回路１１３、２１３または３１３のいずれでもよい。昇圧回路１１２は、出力電圧Ｖoutをメモリセルアレイ１の読み出し／書き込み／消去時にビット線制御回路２、ロウデコーダ５、基板電位制御回路７に供給する。昇圧回路１１２は、レギュレータ回路１１３によりオーバーシュートやリプルの小さい安定した出力電位Ｖoutを供給することができる。
【図面の簡単な説明】
【０１１７】
【図１】本発明に係る第１の実施形態に従った半導体装置１００の昇圧電位発生部のブロック図。
【図２】クロック生成回路１１１、昇圧回路１１２およびレギュレータ回路１１３を１つずつ示した回路図。
【図３】周波数切替え回路１２０の具体例を示す回路図。
【図４】周波数切替え信号ＣＬＫＣＨＧとクロック出力信号ＣＬＫＯＵＴとの関係を示すタイミングチャート。
【図５】昇圧回路１１２の具体例を示す回路図。
【図６】クロック信号ΦおよびΦバーの信号レベルを示すタイミングチャート。
【図７】本実施形態の出力電位Ｖoutを示すグラフ。
【図８】周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢ、クロック出力信号ＣＬＫＯＵＴおよびクロック信号Φの関係を示すタイミングチャート。
【図９】第２の実施形態によるクロック生成回路１１１、昇圧回路１１２およびレギュレータ回路２１３を１つずつ示した回路図。
【図１０】周波数切替え回路２２０の具体例を示す回路図。
【図１１】周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢおよびクロック出力信号ＣＬＫＯＵＴとの関係を示すタイミングチャート。
【図１２】本実施形態の出力電位Ｖoutを示すグラフ。
【図１３】周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢ、クロック出力信号ＣＬＫＯＵＴおよびクロック信号Φの関係を示すタイミングチャート。
【図１４】第３の実施形態によるクロック生成回路１１１、昇圧回路１１２およびレギュレータ回路３１３を１つずつ示した回路図。
【図１５】本実施形態の出力電位Ｖoutを示すグラフ。
【図１６】周波数切替え信号ＣＬＫＣＨＧ、許可信号ＣＬＫＥＮＢ、クロック出力信号ＣＬＫＯＵＴおよびクロック信号Φの関係を示すタイミングチャート。
【図１７】本発明に係る実施形態に従った半導体記憶装置４００のブロック図。
【図１８】従来の半導体記憶装置１０の昇圧電位発生部のブロック図。
【図１９】従来の半導体装置の昇圧電位発生部における出力電位Ｖoutのグラフ。
【符号の説明】
【０１１８】
１００  半導体装置
１１１  クロック生成回路
１１２  昇圧回路
１１３  レギュレータ回路
１１４  電位検出回路
Ｒ１０、Ｒ２０、Ｒ３０  抵抗
ＡＭＰ１０、ＡＭＰ２０  差動増幅器
１２０  周波数切替え回路
Ｇ１０、Ｇ２０  ＡＮＤゲート
【図１】
2005190533.tif 000003
【図２】
2005190533.tif 000004
【図３】
2005190533.tif 000005
【図４】
2005190533.tif 000006
【図５】
2005190533.tif 000007
【図６】
2005190533.tif 000008
【図７】
2005190533.tif 000009
【図８】
2005190533.tif 000010
【図９】
2005190533.tif 000011
【図１０】
2005190533.tif 000012
【図１１】
2005190533.tif 000013
【図１２】
2005190533.tif 000014
【図１３】
2005190533.tif 000015
【図１４】
2005190533.tif 000016
【図１５】
2005190533.tif 000017
【図１６】
2005190533.tif 000018
【図１７】
2005190533.tif 000019
【図１８】
2005190533.tif 000020
【図１９】
2005190533.tif 000021