(57)【要約】【課題】  いわゆる焼き付き防止のための画素ずらし動作による表示画像のずれを目立たなくする。【解決手段】  入力された映像信号（表示データ）に対し、画素数変換の比率に応じた所定の周期パターンによる係数情報に基づいた補間処理を行うことで、上記映像信号についての画素数変換を行う。  このとき、画素数変換時に用いる、上記所定の周期パターンによる係数情報の開始位置を可変するようにすれば、画素数変換後に得られる映像信号に基づく表示画像を、画素単位未満の範囲で移動させることができる。つまり、１画素未満の移動量による画素ずらしが実現可能となる。これによって、従来のように画素単位による画素ずらしを行うよりも、表示画像のずれを大幅に目立たなくすることができる。【選択図】  図９
2005070226.tif 000002
【特許請求の範囲】
【請求項１】
画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手段と、
上記画素数変換手段によって得られた映像信号を画像として表示出力するための処理を実行する表示処理手段と、
上記画素数変換手段において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手段と、
を備えることを特徴とする映像信号処理装置。
【請求項２】
上記係数情報設定手段は、上記初回係数情報についての変更設定を、所定時間おきに行うようにされる請求項１に記載の映像信号処理装置。
【請求項３】
上記係数情報設定手段は、上記表示処理手段によって得られる表示画像が１画素未満の範囲でずれるように、上記初回係数情報についての変更設定を行う請求項１に記載の映像信号処理装置。
【請求項４】
画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手順と、
上記画素数変換手順によって得た映像信号を画像として表示出力するための処理を実行する表示処理手順と、
上記画素数変換手順において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手順と、
を実行することを特徴とする映像信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばプラズマディスプレイ装置などの表示装置に備えられて、入力映像信号についての映像信号処理を行う映像信号処理装置とその方法に関する。
【背景技術】
【０００２】
画像表示のためのディスプレイ装置として、プラズマディスプレイ装置が普及してきている。
プラズマディスプレイの表示原理としては、周知のようにして、例えば２枚のガラス基板を対向させることで形成した空間内にガスを封入したうえで、このガス内に対して電圧を印加して真空放電を起こさせる。これにより、ガラス基板の空間内においては、ガスが電離してプラズマ状態となり紫外線が放射される。ここで、ガラス基板間の空間内に蛍光体層を形成しておくと、この蛍光体層では、上記紫外線が照射されることで、所定色の可視光を放射する。このような蛍光体としてＲ，Ｇ，Ｂの３色に対応するものを形成しておき、例えばマトリクス状に形成した表示セルごとに上記した放電発光現象が得られるようにすることで、カラー画像表示が可能なプラズマディスプレイが構成されることになる。
【０００３】
また、上記したようなプラズマディスプレイを表示駆動する方式としては、サブフィールド方式が知られている。
サブフィールド方式は、１フィールドを、複数のサブフィールドに分割して、各サブフィールドごとに、表示セルの発光期間を制御することで、各表示セルの階調（輝度）を表現する駆動方式である。この際、１画素を形成するＲ，Ｇ，Ｂの各表示セルの階調を制御することで、画面全体の階調バランスだけではなく、１画素ごとの色再現が行われることになる。つまり、カラー画像の表現が可能となる。
【０００４】
上記もしているように、プラズマディスプレイにおいて表示される画像光は、蛍光体層から放射する可視光により得られるものであるが、この蛍光体層は、使用経過に応じて劣化することが分かっている。このような蛍光体の劣化は、真空放電によって照射される紫外線や、真空空間内において発生するイオンの衝撃などが要因となって起こる。
従って、蛍光体の劣化は、発光した累積時間が長いほど進行することになる。そして、実際の表示においては、各表示セルに対応する蛍光体の発光累積時間は均一とは成らず、これまでに表示させてきた画像に応じてばらつきが生じることになる。つまり、表示セル間での蛍光体の劣化の度合いにばらつきが生じる。
【０００５】
蛍光体の劣化は、発光輝度の低下として現れる。そして、上記のようにして、各表示セルごとに対応する蛍光体についての劣化にばらつきが生じるということは、蛍光体の発光輝度にばらつきが生じることになる。また、例えば１画素を形成するＲ，Ｇ，Ｂの蛍光体の間で発光輝度にばらつきが生じれば、ホワイトバランスも崩れることになる。
これにより、表示画面全体としてみた場合にも、本来は同じ輝度、色合いで表示されるべき領域について劣化の進行している部分が周囲と異なる輝度や色合いで表示されるようにして見えるようになってくることがある。
これが、いわゆる焼き付きといわれる。焼き付きが生じている場合、例えば蛍光体の劣化している領域が固定パターンとして、本来の画像に重なるようにして表示されてしまうことになるので、表示画質を劣化させるものとして以前から問題となっている。
【０００６】
焼き付きの実例としては、例えば画面サイズと表示画像のアスペクト比との関係から、映像部分の上下又は左右に黒色部分が頻繁に表示されるような場合を挙げることができる。黒色部分として表示される画像部分の蛍光体と比較すると、映像部分の蛍光体は発光累積時間が長くなる。これにより、映像部分としての表示領域と、黒色部分としての表示領域の間で、蛍光体の劣化の度合いが大幅にずれることになり、映像部分と黒色部分の境界がはっきり見えてしまうような焼き付きが生じることになる。
また、例えば映画などの映像ソースをよく表示させているような場合には、例えば、白色で字幕が表示される部分が、他の表示領域よりも蛍光体の発光累積時間が長くなって、固定パターン的に焼き付いてみえることになる。
【０００７】
そこで、従来では、このような焼き付きを目立たなくするために、画像表示時において、画像の表示位置を少しずつずらすようにしたものがある（例えば下記特許文献１参照）。
このような画素ずらしによる画像表示を行えば、例えば高輝度で再現すべき画像部分を形成すべき表示セルの位置がずれていくようにされるため、特定の表示セルに対応する蛍光体のみの劣化が進行していくのを抑制することができる。そして、これによって焼き付きのパターンの境界をぼかすようにして、焼き付きが目立たないようにすることが可能となるものである。
【特許文献１】特開平８−２４８９３４号公報
【０００８】
図１１は、このような焼き付き防止のための画素ずらし動作を実現するための、従来の構成を示した図である。
この図において、図示するフレームメモリ１１０に対しては、プラズマディスプレイ装置に対して入力された映像信号に基づく、ＲＧＢによる映像データが供給されている。そして、このように供給される映像データは、図示する書き込み制御回路１１１の制御に従って上記フレームメモリ１１０に書き込まれる。
また、このようにフレームメモリ１１０に対して書き込まれたデータは、読み出し制御回路１１２の制御に従って順次読み出され、このように読み出されたデータに基づいて図示されないパネル部が駆動される。
【０００９】
従来の画素ずらしのための構成では、このようなフレームメモリ１１０からの映像データの読み出し時に、上記読み出し制御回路１１２による読み出しタイミングを、図示する読み出しタイミング制御回路１１３によって制御することで、上記のような画素ずらし動作を実現するものとされていた。
すなわちこの際、上記読み出しタイミング制御回路１１３では、上記読み出し制御回路１１２における読み出しタイミングについてのクロックを、例えば１クロックずらすことによって、１画素の単位にデータ読出のタイミングをずらすように制御を行うようにされる。そして、これによって、上記フレームメモリ１１０から読み出されたデータに基づく表示画像として、正常に読み出しが行われた場合と比較して１画素分移動したものを得るようにされていた。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ここで、上記説明からも理解されるように、従来の焼き付き防止のための画素ずらしの手法では、フレームメモリからの映像データの読み出し動作クロックをずらすことによって、表示画像を画素単位によりずらすようにされている。
このように画素単位で表示画像がずらされる場合、特に表示画像中に動きのない部分が多く占められている場合には、このような画素ずらしによる画像のずれが認識されやすいものとなっていた。
例えば、表示画面が１６：９の比率に対応するものであったとして、４：３の画像を表示させていたとすると、この４：３画像の表示領域と、その他の非表示領域との境目の移動が特に認識されやすいものとなっていた。或いは、静止画を表示させていた場合においても、このような画像のずれが認識され易いものであった。
また、さらには、画面サイズが大きかったり画素数が少ないなど、単位画素が大きい表示装置においては、このような画像移動が一層認識され易くなる問題があった。
【００１１】
このことから、上記のような画素ずらしを行う従来の技術では、表示画像の移動が認識されやすく、これによりユーザに違和感を与えてしまう可能性が高いものであった。
【課題を解決するための手段】
【００１２】
そこで、本発明では以上のような問題点に鑑み、映像信号処理装置として以下のように構成することとした。
すなわち、画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手段と、上記画素数変換手段によって得られた映像信号を画像として表示出力するための処理を実行する表示処理手段とを備える。
そして、上記画素数変換手段において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手段を備えるようにした。
【００１３】
さらに、本発明では映像信号処理方法として以下のようにすることとした。
つまり、画素数変換比率に応じた所定の周期パターンによる複数の係数情報を利用した所定の演算処理によって、入力される映像信号の画素についての補間画素を生成するようにして画素数変換処理を行う画素数変換手順と、上記画素数変換手順によって得た映像信号を画像として表示出力するための処理を実行する表示処理手順とを実行する。
そして、上記画素数変換手順において用いられる所定の周期パターンとされた上記係数情報のうち、上記入力される映像信号の所定の単位画素ごとに行う上記画素数変換処理ごとに最初に利用される初回係数情報について、これまで上記初回係数情報として設定していた係数情報以外の他の係数情報が上記初回係数情報となるように変更設定を行う、係数情報設定手順を実行することとした。
【００１４】
このように本発明では、画素数変換比率に応じた所定の周期パターンによる複数の係数情報に基づき、入力画素に基づく補間画素を生成するようにして、上記映像信号についての画素数変換処理が行われる。
そして、所定の単位画素ごとに行われるとされる、このような画素数変換処理の各処理ごとに最初に利用される初回係数情報が、予め設定されたものから他の係数情報に変更されることによって、上記映像信号に基づく表示画像が変更前と比較してずれるようにされ、いわゆる画素ずらし動作が実現される。
【００１５】
ここで、上記のような係数情報に基づいた画素数変換処理において、入力画素から新たに生成される補間画素としては、当然、上記所定パターンによる係数情報に従った所定の画素位置に生成されるものである。
そこで、上記のようにして、画素数変換処理で用いる係数情報のうち、最初に利用される係数情報を別の係数情報に変更するようにすれば、これによって得られる各画素の位置をずらすことができ、これに伴って表示画像もずらすことができる。
さらにこの場合、上記のように新たな画素位置に生成される補間画素としては、当然、元とされた画素の画素位置からみて、画素単位未満の範囲でずれた位置に生成されるものである。このことから、上記のようにして先頭となる係数情報を変更することによっては、これによって得られる各画素の位置を、係数情報の変更前と比較して少なくとも１画素以下の範囲でずらすことが可能となるものである。
【発明の効果】
【００１６】
上記のようにして、本発明によれば、１画素以下の範囲で表示画像にずれを生じさせることができる。これは、本発明によっては画素単位未満の移動量による画素ずらし動作が可能であることも意味する。
【００１７】
このように画素単位未満の範囲での画素ずらし動作が可能となることによっては、画素単位での画素ずらしを行う従来技術と比較して、画像のずれを視覚的に認識され難くすることが可能となる。
そしてこれによって、画素ずらし動作に伴って表示画面が移動されることにより、ユーザに違和感を与えてしまう可能性を大幅に低くすることができる。
また、このような本発明としては、静止画像のような動きのない画像が表示されるときに、より顕著な効果を得ることがきる。
【発明を実施するための最良の形態】
【００１８】
以下、発明を実施するための最良の形態のうちの、１つ形態（以下、実施の形態とする）について説明していく。
図１は、本発明の実施の形態としての表示装置である、プラズマディスプレイ装置１の表示パネル７の構造を示している。なお、本実施の形態としてのプラズマディスプレイ装置１としては、ＡＣ型（交流型）を例に挙げることとする。表示パネル７としては、３電極構造による面放電型の構成を採る。
【００１９】
この図１に示すようにして、表示パネル７の最前面に、透明の前面ガラス基板１０１が配置される。そして、この前面ガラス基板１０１の背面側に対して、維持電極Ｘ（１０２Ａ）及び走査電極Ｙ（１０２Ｂ）が配置される。維持電極Ｘ（１０２Ａ）及び走査電極Ｙ（１０２Ｂ）は、例えば図示するようにして、所定の間隔を有して平行に配置される。この対となる維持電極Ｘ（１０２Ａ）及び走査電極Ｙ（１０２Ｂ）が、１つの「行」としてのラインを形成することになる。また、これら維持電極Ｘ（１０２Ａ）、走査電極Ｙ（１０２Ｂ）は、それぞれ、透明導電膜１０２ａと金属膜（バス導体）１０２ｂとを組み合わせて形成される。
【００２０】
前面ガラス基板１０１の背面側に対しては、上記のようにして維持電極Ｘ、走査電極Ｙが配置された上で、さらに、例えば低融点ガラスから成る誘電体層１０３が配置され、この誘電体層１０３の背面側に対して、例えばＭｇＯなどによる保護膜１０４が形成される。
【００２１】
また、背面ガラス基板１０５の前面側には、データ電極Ｄ（１０７）が、維持電極Ｘ、走査電極Ｙに対して直交する方向に配置される。データ電極は、「列」としてのラインを形成する。また、隣り合うデータ電極Ｄの間には、隔壁１０６を形成するようにしている。
そして、各データ電極Ｄが配置される背面ガラス基板上面部と、その両側の隔壁１０６の側壁部を覆うようにして、Ｒ，Ｇ，Ｂの各色の蛍光体層１０８Ｒ、１０８Ｇ、１０８Ｂが順次配列されるようにして形成される。
【００２２】
このような構造を有した上で、隔壁１０６の前面側端部が、実際には、保護膜１０４に対して当接するようにして組み合わされる。このような構造により、蛍光体層１０８Ｒ、１０８Ｇ、１０８Ｂが形成されている放電空間１０９が形成されることになる。この放電空間１０９は、真空としたうえで例えばネオン(Ne)、キセノン(Xe)、ヘリウム(He)などのガスが封入される。
そして、このガスが封入された放電空間１０９内で、維持電極Ｘ、走査電極Ｙ間での面放電が生じることで紫外線が放射され、この紫外線により蛍光体層１０８が励起されて可視光としての表示光を放射することになる。
【００２３】
図２は、上記した表示パネル７の構造を前提とした駆動回路系の構成を示している。
例えば表示パネル７全体としてみた場合には、維持電極Ｘ（１０２Ａ）は、上方向から下方向にかけて水平に電極Ｘ1〜Ｘnが配列され、走査電極Ｙ（１０２Ｂ）も同様にして、上方向から下方向にかけて水平に、電極Ｙ1〜Ｙnが配列される。そして、［電極Ｘ1、電極Ｙ1］［電極Ｘ2、電極Ｙ2］・・・［電極Ｘn、電極Ｙn］の各組により１つの「行」方向のラインを形成する。
また、データ電極Ｄ（１０７）は、例えば左から右方向にかけて垂直方向にデータ電極Ｄ1〜Ｄmが配列されて、「列」方向のラインを形成する。
そして、対となる維持電極Ｘ1〜Ｘn、走査電極Ｙ1〜Ｙnから成る行方向ラインと、データ電極Ｄ1〜Ｄmとしての列方向のラインとの各交点が、１つのセル（表示セル）３０として形成されることになる。
【００２４】
ここでいうセル３０とは、上記のようにして、維持電極Ｘ、走査電極Ｙとデータ電極Ｄとが交差する位置から成る表示パネルの構造体部分を指すものである。そして、このセル３０は、図１に示した表示パネル７の構造に依れば、図１及び図３に示すようにして、対応して配置される蛍光体層１０８の色に応じて、Ｒのセル３０Ｒ、Ｇのセル３０Ｇ、Ｂのセル３０Ｂとが得られることになる。そして、水平方向に隣接して並ぶＲ，Ｇ，Ｂのセル３０Ｒ、３０Ｇ、３０Ｂの組により、カラー表現が可能な１つの画素３１が形成されることになる。
【００２５】
また、この図２示される維持電極ドライバ２２、走査電極ドライバ２３、データ電極ドライバ２１は、それぞれ上記した維持電極Ｘ1〜Ｘn、維持電極Ｙ1〜Ｙn、データ電極Ｄ1〜Ｄmを、後に図５により説明する表示駆動タイミングに基づいて駆動するようにされる。これによって、以下で説明するようにして表示パネル７に所要の画像が表示されるものとなる。
【００２６】
続いては、上記構造による表示パネル７に対する表示駆動について説明する。
本実施の形態では、いわゆるサブフィールド方式により画像表示を行うこととしている。サブフィールド方式では、図４に示すようにして、１フィールド分（＝１６．７ｍｓ）の期間を複数のサブフィールドに分割する。図４では、１フィールド期間を８つのサブフィールドSF1〜SF8に分割することとしている。
ここで、サブフィールドＳＦ１〜ＳＦ８の各々に対応する１つのサブフィールド期間は、図示するようにして、予備放電期間Ａ、書き込み放電期間Ｂ、維持放電期間Ｃとから成る。各期間の動作については後述する。
【００２７】
１フィールド期間を８つのサブフィールドに分割した場合には、各サブフィールドSF1〜SF8により表現すべき輝度の相対比率について、１：２：４：８：１６：３２：６４：１２８となるようにバイナリーの重み付けを設定する。そして、この設定した重み付けに応じて、各サブフィールドSF1〜SF8により表現すべき輝度を設定する。この輝度設定は、実際には維持放電期間Ｃにおいて維持電極Ｘ，走査電極Ｙに対して、面放電を発生させるために印加する維持放電パルス数により設定することになる。
ここで、維持放電パルスを印加する際のパルス出力周期は一定であるので、輝度の重み付けが大きいほど維持放電パルス数が増加して維持放電期間Ｃは長くなる。これに対して、予備放電期間Ａ、及び書き込み放電期間Ｂの長さは、行方向ラインの総数ｎによって決まり、輝度の重みに付けにかかわらず一定となる。
そして、このようなサブフィールドSF1〜SF8を利用した発光／非発光の組み合わせによっては、Ｒ，Ｇ，Ｂの各セル毎に２５６階調を表現することが可能になる。
【００２８】
図５の波形図は、１サブフィールド期間における表示駆動タイミングを示している。
先ず、１サブフィールド期間において最初の期間となる予備放電期間Ａは、直前のサブフィールド期間における発光状態の影響をキャンセルして、後の書き込み放電期間Ｂにおいて安定した書き込み放電特性を得るための期間である。
このために、この予備放電期間Ａにおいては、図示するように維持電極Ｘ1〜Ｘnに対して、同時に、電位Ｖpによる予備放電パルスＰpを印加するようにされる。この予備放電パルスＰpによっては、強度の面放電が生じて、誘電体層１０３には大量の壁電荷が蓄積されるが、その後に、走査電極Ｙ1〜Ｙ2に対して、図のように一斉に消去パルスＰpeを印加することにより、この壁電荷を消去して不必要な電荷を除去するようにされている。
【００２９】
続く書き込み放電期間Ｂでは、ライン順次によりアドレッシングを行って、このサブフィールド期間におけるセル３０ごとの発光／非発光を設定する。つまり、書き込み放電期間Ｂは、１サブフィールド期間により発光させるべきセル３０を選択する期間となる。
この書き込み放電期間Ｂでは、先ず維持電極Ｘを、走査ベースパルスとしての、例えば図のような接地電位（０V）で維持するようにされる。このように維持電極Ｘに走査ベースパルスが与えられることで、後述もするように、この間にデータ電極Ｄに対してデータパルスＰdを印加したとしても、データ電極Ｄと維持電極Ｘとの間で放電が生じないようにされている。
【００３０】
そして、この状態のもとで、走査電極Ｙ1〜Ｙnに対して、電位Ｖwによる負極性の走査パルスＰwを順次印加していく。つまり、水平ラインについて、例えば上から下方向にかけて順次スキャンするようにして選択を行っていく。そして、走査パルスＰwの印加によりライン選択が行われている期間内において、データ電極Ｄ1〜Ｄmのうちで、その選択されたラインにおいて発光させるべきセルに対応したデータ電極Ｄに対して、電位Ｖdによる正極性のデータパルスＰdを印加する。
上記走査パルスＰwが印加されている選択中の水平ラインにおいて、データパルスＰdが印加されたセル３０では、走査電極Ｙとデータ電極Ｄとの間で対向放電が発生して壁電荷が生じる。
また、この際の維持電極Ｘに対しては、上記もしたように走査ベースパルスが与えられていることから、データパルスＰdがうち消されることになり、維持電極Ｘとデータ電極Ｄとの間での放電は発生しないものとなる。
【００３１】
続く維持放電期間Ｃは、上記書き込み放電期間Ｂでのアドレッシングにより発光させるべきものとして設定されたセル３０に対する発光状態を維持するための期間である。
このためには、先ず、維持電極Ｘ1〜Ｘnに対して、負極性の電位Ｖsによる所定パルス幅の維持放電パルスＰsを同時に印加する。そして、これら維持電極Ｘ1〜Ｘnに対する維持放電パルスＰsの印加が終了した後に、走査電極Ｙ1〜Ｙnに対して、同様にして、負極性の電位Ｖsによる所定パルス幅の維持放電パルスＰsを同時に印加する。これら走査電極Ｙ1〜Ｙnに対する維持放電パルスの印加が終了した後は、同様にして、維持電極Ｘ1〜Ｘn、走査電極Ｙ1〜Ｙnに対して、交互に維持放電パルスＰsを印加していくようにされる。なお、このとき、走査電極Ｙ側に印加する維持放電パルスは、上記維持電極Ｘ側に印加する維持放電パルスよりも位相が例えば１８０°遅れるようにされている。
このように維持放電パルスＰsが印加されるごとに、先の書き込み放電期間Ｂにおいて発光させるべきとして設定されたセル、つまり、壁電荷の蓄積が行われたセル３０において、維持電極Ｘ、走査電極Ｙとの間で面放電が生じる。
【００３２】
ここで、図６により、このような表示パネル７における発光動作について説明しておく。この図においては、本実施の形態としての構造の表示パネル７において、１つのセル３０に相当する部位を断面図により示している。なお、この図において図１と同一部分には同一符号を付して説明を省略する。
上記のようにして、書き込み放電期間ＢにおいてデータパルスＰdが印加されたことにより壁電荷が蓄積されたセル３０では、維持放電期間Ｃにおいて、維持電極Ｘ、走査電極Ｙに対して交互に維持放電パルスＰsが印加されるのに応じて面放電が生じる。この面放電は、放電空間１０９内に封入されたガスをプラズマ状態とするプラズマ放電であり、これにより、放電空間１０９内では、紫外線が放射されることになる。
そして、この紫外線の照射に反応して蛍光体層１０８からは可視光が放射される。この可視光は、蛍光体層の実際が、Ｒ蛍光体層１０８Ｒ、Ｇ蛍光体層１０８Ｇ、Ｂ蛍光体層１０８Ｂのいずれかとされていることに対応して、Ｒ，Ｇ，Ｂのいずれかの色により放射されるものとなる。
そして、この可視光は、蛍光体層１０８にて反射されるようにして、保護膜１０４、誘電体層１０３、前面ガラス基板１０１を透過して、表示光として前面側に照射されることになる。
【００３３】
上記のようにして各セル３０は、上記図６により説明した原理によって、点灯するようにして発光制御される。そして、このような点灯の動作が、先に図４及び図５により説明したサブフィールド方式による表示駆動によって行われることで、各セル３０は、１フィールド期間内において、２５６階調の範囲での所要の輝度が得られるようにして発光制御されることになる。
【００３４】
ところで、各セル３０における蛍光体層１０８は、画像表示が行われることで経時的に劣化していく。
蛍光体層１０８の劣化は、輝度の低下として現れることから、或る固定的な表示領域部分での蛍光体層１０８について、他の領域よりも劣化が進行したような場合には、周囲の表示領域との間で輝度に差が生じて、いわゆる焼き付きという現象になる。焼き付きが生じた場合には、例えばその焼き付き部分が固定パターンとして表示画像に重なるようにして見えることになるので、表示画像の質を損なうことになって好ましくない。
【００３５】
これを解消するために、従来ではいわゆる画素ずらしと言われる手法で、表示画像を所定画素分ずらしていくようにされていた。
しかしながら、先にも説明したように、このように表示画像を画素単位でずらすことによっては、特に画面上に動きのない画像が表示されていた場合に、画像をずらしたことがユーザに認識されやすくなってしまうという問題点があった。
【００３６】
そこで、本実施の形態では、このような表示画像のずれをできるだけ目立たなくするように画素ずらしの動作を行うことを目的とする。そして、これを実現するために、本実施の形態では、プラズマディスプレイ装置１として以下のように構成することで、このような画素ずらしを、１画素未満の単位により行うものとする。
【００３７】
図７は、本発明の実施の形態としてのプラズマディスプレイ装置１の内部構成について例示するブロック図である。なお、この図においては、プラズマディスプレイ装置１の内部構成について、主に表示パネル７の表示駆動に関する部分のみを抽出して示している。
図７において、当該プラズマディスプレイ装置１に対して入力された映像信号は、図示するように映像信号処理部２に対して入力される。
この映像信号処理部２には、図示するように映像信号処理回路３、同期検出回路４、画素変換回路５、フレームメモリ６、画素変換係数発生回路１０が備えられている。
そして、この映像信号処理部２における動作は、図示するシステムコントローラ１１によって制御されるものとなる。
【００３８】
上記のように映像信号処理部２に対して入力される映像信号は、上記映像信号処理回路３と同期信号検出回路４に対して供給される。
映像信号処理回路３は、入力映像信号に対する映像信号処理を行って、表示パネル７での映像表示のための、Ｒ，Ｇ，Ｂによる表示データを得るようにされる。そして、このようにして得られたＲ，Ｇ，Ｂの表示データを、画素変換回路５に対して供給する。
【００３９】
またこの場合、映像信号処理回路３では、上記映像信号処理として、ＡＰＬ（Average Picture Level）検出回路を用いたＰＬＥ(Peak Luminace Enhancement)制御という輝度制御も実行するようにされる。
ここで、このように映像信号処理回路３が行うＰＬＥ制御について説明しておくと、先ず、上記ＡＰＬ検出回路では、入力される映像信号のフィールド（フレーム）画像単位ごとに、平均の輝度レベルを演算するようにされている。そして、このようにＡＰＬ検出回路において得られた平均輝度レベルに基づき、予め設定されたＰＬＥ特性に基づいて輝度レベルの変換を行うものである。
このＰＬＥ特性によっては、映像信号の平均輝度レベルが低いとされる領域では、そのレベルに応じて表示輝度を所定量上昇させ、平均輝度レベルが高いとされる領域では、そのレベルに応じて表示輝度を減少させるように、輝度を所定量低下させるようにして、各Ｒ，Ｇ，Ｂセルの表示輝度レベルの特性が設定される。
そして、このようにして設定された輝度レベルの特性に基づいて、各Ｒ，Ｇ，Ｂセルについての、実際の発光制御によって表示させるべき輝度が決定される。例えば、サブフィールド方式として、図４に示した２５６階調表現の方式を採用するのであれば、各Ｒ，Ｇ，Ｂセルについて、階調０〜２５５までの何れかの輝度が設定されることになる。このようにして各Ｒ，Ｇ，Ｂセルの輝度を設定するということは、各Ｒ，Ｇ，Ｂセルについて、１フィールド期間内における輝度パターン（発光制御すべきサブフィールド期間の組み合わせ）を設定することとなる。
【００４０】
このようなＰＬＥ制御によっては、上記のように映像信号の平均輝度レベルが高いとされる領域では、そのレベルに応じて表示輝度を減少させるように、輝度を所定量低下させる制御が行われるものであるから、これに伴ってサブフィールド期間における発光量が減少するようにされ、消費電力が削減できるものとなる。
また、この際、上記したＰＬＥ特性に基づいた制御が行われることで、コントラストが視覚的により良好な表示画像が得られるという効果もある。
【００４１】
映像信号処理回路３は、このようなＰＬＥ制御処理によって得られた各セルごとの輝度パターンの情報を、図示するタイミングパルス生成回路９に対して供給する。
【００４２】
また、上記同期信号検出回路４では、入力される映像信号から水平同期信号、及び垂直同期信号を検出し、これらを図示するタイミングパルス生成回路９に対して供給するようにされている。
【００４３】
タイミングパルス生成回路９は、上記したようにして映像信号処理回路３から供給される輝度パターンの情報と、上記同期信号検出回路４から供給される同期信号（水平・垂直）とに基づいて、先の図５により説明したようなタイミングにより維持電極ドライバ２２及び走査電極ドライバ２３をそれぞれ動作させるための、タイミングパルスを生成する。
そして、これら維持電極ドライバ２２、走査電極ドライバ２３は、このようなタイミングパルスに基づいて、対応する電極に電圧を印加するようにされ、これにより、１サブフィールド期間ごとに、図５に示したようなタイミングにより維持電極Ｘ、走査電極Ｙが駆動されるものとなる。また、これと共に、１フィールド期間では、これら維持電極Ｘ及び走査電極Ｙに対し、上述したようなＰＬＥ制御によって設定された輝度パターンの情報に基づいて、維持放電パルスが印加されるものとなる。
【００４４】
映像信号処理部２において、画素変換回路５に対しては、上記のようにして映像信号処理回路３から入力映像信号に基づく表示データが供給される。また、画素変換回路５に対しては、画素変換係数発生回路１０からの画素変換係数の情報が入力される。
この画素変換回路５では、上記画素変換係数発生回路１０より入力される画素変換係数の情報に基づき、映像信号処理回路３より供給される表示データの画素数を、表示パネル７の画素数に合わせるようにして画素数変換処理を行う。
なお、これら画素変換回路５と画素変換係数発生回路１０とによる画素数変換動作については後述する。
【００４５】
フレームメモリ６は、上記画素変換回路５から供給される表示データをフレーム単位により保持する。
このフレームメモリ６に対する表示データの書込動作は、図示する書込制御回路６ａの制御に基づいて行われる。そして、このようにフレームメモリ６に対して書き込まれて保持された表示データは、図示する読出制御回路６ｂの制御に基づく所要のタイミングにより読み出されて、データ電極駆動信号生成回路８に入力される。
【００４６】
データ電極駆動信号生成回路８は、上記フレームメモリ６から入力された表示データと、上記タイミングパルス生成回路９から入力したタイミングパルスに基づいて、データ電極ドライバ２１に対して与えるべきデータ信号を生成する。
そして、データ電極ドライバ２１は、このようにデータ電極駆動信号生成回路８において生成されたデータ信号と、上記タイミングパルス生成回路９から供給されるタイミングパルスとに基づいて、各データ電極Ｄを駆動するようにされる。
これによって、先の図５により説明したような書き込み放電期間Ｂにおける、１水平ラインごとのアドレッシングを行うようにされている。
【００４７】
このようなデータ電極ドライバ２３の動作、及び先に説明した維持電極ドライバ２１、走査電極ドライバ２２の動作による各電極の駆動が、フィールド周期ごとに実行されることで、表示パネル７上では、入力映像信号に応じた画像が表示されることになる。
【００４８】
システムコントローラ１１は、当該プラズマディスプレイ装置１の全体制御を行う。
このシステムコントローラ１１は、例えば内部にＲＯＭ、ＲＡＭ、ＣＰＵ（Central Processing Unit）等を備えたマイクロコンピュータとされ、例えば上記ＲＯＭに格納されたプログラムや各種設定データに基づいて各部を制御する。
特に本実施の形態の場合、後述する図１０に示す処理動作を実行して画素変換係数発生回路１０に対する制御を行うことによって、焼き付き防止のための画素ずらし動作を実現する。
【００４９】
ここで、上記構成によるプラズマディスプレイ装置１のような固定画素表示装置においては、入力映像信号の画素数と、表示パネル７の画素数とが一致しない場合が生じる。そこでこれに対応するために、本実施の形態のプラズマディスプレイ装置１としても、図７に示されるようにして画素変換回路５、画素変換係数発生回路１０が設けられ、画素変換処理を行うようにされている。
【００５０】
図８は、上記画素変換係数発生回路１０、上記画素変換回路５による画素数変換動作を模式的に示す図である。
なお、この図では、いわゆるＶＧＡ（Video Graphics Array：画素数６４０×４８０ドット）の入力画像データを、ＳＶＧＡ（Super VGA：画素数８００×６００ドット）の画像データに変換する場合を例に挙げる。そして、このようなＶＧＡからＳＶＧＡへの変換については、これらＶＧＡ：ＳＶＧＡのドット数の比率が４：５であることから、説明の簡略化のために４画素の入力画素を５画素の出力画素に変換する場合を例に挙げる。
また、ここでは、水平方向、垂直方向の画素変換をそれぞれ独立して行う双一次近似法による画素変換が行われる場合を例に挙げ、この図では１水平ライン分の画素データに対する画素変換動作についてのみ示すものとする。
【００５１】
先ず、この図８では、画素Ａ〜Ｅとして示す５つのサンプリング点により得られる４つの入力画素から、画素Ｉ〜Ｎとして示すサンプリング点により得られる５つの出力画素に画素変換を行う例を示す。
本実施の形態が採用する上記のような双一次近似法においては、となり合う最近傍の２つ画素から補間画素を生成することによって画素変換を行うようにされる。
そして、このようにとなり合う最近傍の２つの画素から補間画素を得る場合としては、これら２つの画素についての加重平均をとる手法が知られている。
加重平均の演算により補間画素を得るとしたとき、例えば図中画素Ａ、画素Ｂ間にある画素Ｊの値は、画素Ａからこの画素Ｊまでの距離をＬ1、この画素Ｊから画素Ｂまでの距離をＬ2としたとき、以下の式で表すことができる。
すなわち、
画素Ｊの値＝（画素Ａの値×（Ｌ2／（Ｌ1＋Ｌ2）））＋（画素Ｂの値×（Ｌ1／（Ｌ1＋Ｌ2）））
そして、ここでは、４：５の画素変換を行うとされ、画素Ａ−画素Ｊ間の距離Ｌ1は、図からもわかるように「４」とされ、画素Ｊ−画素Ｂ間の距離は「１」とされるから、これらを上記式に代入すると、
（画素Ａの値×（１／（４＋１）））＋（画素Ｂの値×（４／（４＋１）））となり、
従ってこの場合の画素Ｊの値は、
１／５Ａ＋４／５Ｂ
で表されるものとなる。
このことから、この画素Ｊを得るとしたときは、この画素Ｊの元となる２つの画素（画素Ａ、画素Ｂ）のうち、前方となる画素（画素Ａ）に対しては１／５の重み付けの、また後方となる画素（画素Ｂ）については４／５の重み付けの係数に基づいて演算を行うようにされるものである。
【００５２】
そして、この場合、上記画素Ｊのように、元となる２つ画素の間に生成されるべき画素の値は、上記した加重平均の演算式により求めることができる。従ってこの場合においては、図示する画素Ｋ〜Ｍについても、上記と同様の式によってその値を求めることができる。
つまり、これら画素Ｋ〜Ｍの画素値としては、
・画素Ｋ＝２／５Ｂ＋３／５Ｃ
・画素Ｌ＝３／５Ｃ＋２／５Ｄ
・画素Ｍ＝４／５Ｄ＋１／５Ｅ
となる。
またこの際、画素Ｉと画素Ｎの位置は、図のように元となるそれぞれの画素（画素Ａと画素Ｅ）と完全に重なるようにされることになるから、これら画素Ｉと画素Ｎのそれぞれの値としては、
・画素Ｉ＝（画素Ａの値×５／５）＋（画素Ｂの値×０／５）＝１Ａ
・画素Ｎ＝（画素Ｄの値×０／５）＋（画素Ｅの値×５／５）＝１Ｅ
となる。
【００５３】
上記説明より、この図８のように画素Ａ〜画素Ｅまでの入力画素から画素Ｉ〜画素Ｎまでの出力画素に変換を行うとしたときは、これら画素Ｉ〜Ｎを得るための図示する画素変換係数情報ａ〜ｅとして、以下のような重み付けの係数が設定されることになる。
・係数情報ａ＝１（１Ａ、１Ｅ）
・係数情報ｂ＝１／５（前方の画素）、４／５（後方の画素）
・係数情報ｃ＝２／５（前方の画素）、３／５（後方の画素）
・係数情報ｄ＝３／５（前方の画素）、２／５（後方の画素）
・係数情報ｅ＝４／５（前方の画素）、１／５（後方の画素）
【００５４】
先の図７に示した画素変換係数発生回路１０においては、この場合、上記のような重み付け係数による画素変換係数ａ〜ｅを発生するようにされることになる。つまり、上記のように画素数変換の比率に応じた所定の周期パターンとなる複数の係数情報を生成するようにされているものである。
そして、画素変換回路５においては、映像信号処理回路３から供給される表示データの単位画素（この場合は４画素）ごとに、このように発生された係数情報ａ〜ｅに基づいた演算処理を行うようにされている。
これによって画素変換回路５においては、４画素とされた入力表示データを、５画素の表示データに変換することが可能とされているものである。
【００５５】
ところで、上記図８にて例示したように、画素数の異なるデータの最初と最後の画素位置を一致させるようにされた場合は、当然、これら最初と最後以外の画素は元の画素の画素位置とは一致しない新たな画素位置に生成されることになる。
つまり、図８を参照してわかるように、この場合、最初と最後の画素（画素Ｉ、画素Ｎ）の間に形成される画素Ｊ〜Ｍについては、元となる画素Ａ〜Ｅの何れにも一致しない画素位置に生成されるものである。
そして、この際、これら中間に形成される画素（Ｊ〜Ｍ）と、それぞれの元となる画素との画素位置の関係としては、図示するように画素単位未満のずれが生じていることがわかる。
【００５６】
従ってこのようなことを鑑みると、変換後の画素データに基づく表示画像に画素単位未満のずれを生じさせるとしたときは、１水平ライン分の表示データの先頭となる画素（図８の画素Ｉ）を生成するための画素変換係数として、これら中間に位置する画素を生成するための係数を採用すればよいことになる。
つまり、この場合は４画素分とされる、単位画素ごとに先頭となる画素を生成すべきとして設定された係数情報（初回係数情報）として、他の画素を生成するための係数情報が設定されればよいものである。
このことから、この場合としては、図示する画素Ｊ、Ｋ、Ｌ、Ｍの画素を得るための、係数ｂ、ｃ、ｄ、ｅの内の何れかを、最初の画素Ｉを得るための係数情報として採用するようにすればよいものである。
【００５７】
このことを、次の図９を用いて説明してみる。
この図９では、図示するように中間の画素を生成するための係数として、例えば図８では画素Ｍを生成するためのものとされていた係数情報ｅを、先頭の画素Ｉを生成するための係数に変更した場合が示されている。
先ず、先の図８からもわかるように、この係数情報ｅに基づいては、元となる２つの入力画素（Ｄ、Ｅ）の内の、前方の画素（Ｄ）から、後方の画素（Ｅ）側に１／５画素分ずれた画素位置に新たな画素が生成されるものとなる。
従って、このような係数ｅが、先頭の入力画素Ａ、次の入力画素Ｂについての係数情報とされることによっては、この図９にも示されるように、変換後の先頭の画素Ｉとして、変換前の先頭画素Ａから１／５画素分ずれた画素位置に得ることができるものである。
つまりこれによって、変換後の１水平ライン分の表示データを、画素単位未満の範囲でずらすことができるものである。
【００５８】
なお、ここで確認のために述べておくと、上記のような係数情報としては、画素数変換の比率に応じて予め所定のパターンが設定されるものであり、例えばこの場合は、先に説明したような「ａ→ｂ→ｃ→ｄ→ｅ→ａ」の並びによる係数パターンの順序が保たれなければ、画素変換自体として正常な動作を得ることができない。
つまり、先の図８からも理解されるように４：５の画素変換を行う場合は、各画素の正常な間隔が、入力画素の単位でみれば４／５画素間隔となるが、上記した係数情報の並びが乱れる（例えばｅ→ｂ→ｄ・・・となる等）ことによっては、このような正常な画素間隔が得られなくなって、後に続く画素として正常な表示データを得ることが不可能となってしまう。
【００５９】
そこで、当然のことながら、上記のように先頭の係数情報を変更するにあたっては、このような係数情報の順序（パターン）が保たれる必要がある。
すなわち、上記したように先頭を係数情報ａから係数情報ｅに変更する場合は、図９に示すように、この係数情報ｅを開始位置として、上記のような係数情報の並び順を保った「ｅ→ａ→ｂ→ｃ→ｄ→ｅ」の位相による係数パターンを設定するようにすればよいものである。
このようにして、所定パターンによる係数情報の開始位置（位相）を変更することにより、画素Ｉの開始位置を移動させることが可能となると共に、その後に続く各画素Ｊ〜Ｎとしても、画素変換の比率に応じた所定間隔で得ることが可能となる。
つまり、これによって、図示するように変換後の１水平ライン分の表示データの全体を、変換前の表示データ（入力画素）と比較して１／５画素分ずらすことができるようになるものである。
【００６０】
そして、この場合、図８の場合の変換後の出力画素と比較してわかるように、図９に示した係数情報の開始位置を変更した場合の出力画素としては、出力画素の単位で１／４画素分のずれが得られるものとなる。
つまり表示パネル７の画素単位で１／４画素分、表示画像を移動させることができるものである。
【００６１】
図１０は、上記のような１画素未満の画素ずらし動作を実現するために、図７に示したシステムコントローラ１１が実行すべき処理動作を示したフローチャートである。
先ず、この場合のシステムコントローラ１１としては、図示するステップＳ１０１の処理によって、所定時間が経過することを監視するようにされる。つまり、これによって画素ずらし動作を実行する周期が監視される。
そして、上記所定時間が経過したとされた場合は、ステップＳ１０２に処理を進めて、画素変換係数の開始位置を変更させるための処理を実行する。
つまり、このステップＳ１０２の処理としては、図７に示した画素変換回路５に供給されるべき所定パターンによる係数情報の開始位置が変更されるように、画素変換係数発生回路１０に対する制御を行う。
これにより、画素変換回路５では、入力される表示データとしての各画素データに対し、このように開始位置の変更された係数情報に基づいた重み付け演算処理を行うようにされる。そして、この結果、先の図９の説明のようにして、画素変換後の表示データとして、水平方向に画素単位未満分移動された表示データを得ることが可能となる。
【００６２】
なお、ステップＳ１０２の処理において、上記のように画素変換係数発生回路１０に対する制御を行って変更させる係数情報の開始位置のバリエーションとしては、先の図８にて説明したように４：５の画素変換が行われる場合であって、且つ予め係数情報ａが設定される場合には、以下のものが挙げられる。
（１）「ｂ→ｃ→ｄ→ｅ→ａ」
（２）「ｃ→ｄ→ｅ→ａ→ｂ」
（３）「ｄ→ｅ→ａ→ｂ→ｃ」
（４）「ｅ→ａ→ｂ→ｃ→ｄ」
但しこの場合、上記のような開始位置のバリエーションのうち、（１）として示したように開始位置を係数情報ｂに変更する場合は、出力画素の単位で４／４画素分、表示画像が移動されてしまうことになる。
すなわち、これを先の図８を参照して説明すると、先ず、この係数情報ｂによっては、元となる２つの画素（Ａ、Ｂ）のうちの、前方の画素（画素Ａ）から入力画素の単位で４／５画素分移動した位置に新たな画素が生成されるものである。そして、このような係数情報ｂを先頭として画素変換が行われた場合は、図８に示される画素Ｊの位置から１水平ライン分のデータが開始されることがわかる。
つまり、これを図８において出力画素として示した、係数情報ａを先頭にした場合の１水平ライン分のデータの開始位置と比較してわかるように、この場合は係数情報変更前の出力画素（Ｉ）の位置からの移動量が、出力画素の単位で４／４画素分、つまり１画素分ずれてしまうものである。
このことから、係数情報ａを予め開始位置とする画素変換が行われる場合において、係数情報ｂを開始位置とするように変更を行ったときは、１画素未満の画素ずらしを行うことができないものである。
【００６３】
上記ステップＳ１０２の処理においては、このように予め開始位置に設定された係数情報（変更設定前の係数情報）と変更設定後の係数情報との関係から、１画素分の移動量が得られてしまう係数情報については、これを画素変換係数発生回路１０に開始位置として変更設定させないように制御を行う。そして、これによって、１画素未満の画素移動が行われるようにするものである。
【００６４】
以上のようにして本実施の形態のプラズマディスプレイ装置１においては、画素変換係数発生回路１０から画素変換回路５に対して供給されるべき、所定パターンによる画素変換係数情報の開始位置（位相）を変更するようにしたから、画素変換後の画像を画素単位未満の範囲で移動させることができる。
そして、このように画素単位未満の範囲で画像を移動させることができれば、１画素未満の範囲での画素ずらし動作が実現される。
【００６５】
このようにして、１画素未満の範囲での画素ずらし動作が実現されることによっては、画素単位での画素ずらしを行う従来技術と比較して、画像のずれを視覚的に認識され難くすることが可能となる。
そしてこれにより、画素ずらし動作に伴って表示画面が移動されることにより、ユーザに違和感を与えてしまう可能性を大幅に低くすることができる。
また、このように画素ずらしによる画像のずれが認識され難くなる本例のプラズマディスプレイ装置１としては、静止画像のような動きのない画像を表示する場合に特に好適となる。
【００６６】
また、上記もしているように、このような１画素未満による画素ずらし動作は、画素変換係数発生回路１０により発生される所定パターンによる係数情報の開始位置を、例えばシステムコントローラ１１の制御により変更設定するのみで実現されることになる。
つまり、このような本例の１画素未満による画素ずらし動作としては、特別なハードウエアの追加構成が不要であり、例えばシステムコントローラ１１のプログラムの変更という、簡易な構成変更によりこれを実現できるというメリットを有するものである。
【００６７】
ところで、先の図８では、水平方向における画素変換についてのみ説明したが、本例のプラズマディスプレイ装置１では、実際には画素変換係数発生回路１０、画素変換回路５によって垂直方向の画素変換（ライン数の変換）も行うようにされる。
例えば、この場合、画素変換回路５に対しては、変換前と変換後のライン数の比率に応じた分のラインデータを保持可能なラインバッファが設けられる。そして、このように設けられたラインバッファに保持される各画素データにおける、垂直方向の１列ごとに、先に説明した水平方向と同様の画素変換係数に基づいた変換処理を行うようにされている。
【００６８】
このような構成を踏まえて、例えば先に説明した１画素未満の画素ずらし動作を、垂直方向に行うとした場合は、画素変換係数発生回路１０から画素変換回路５に供給される、上記のような垂直方向の１列ごとについての所定パターンによる画素変換係数について、先の水平方向の場合と同様にその開始位置（位相）をずらすように制御を行えば、このような垂直方向への１画素未満の画素移動を実現することが可能となる。
【００６９】
なお、上記実施の形態では、双一次近似法による画素変換動作を行う場合を例示したが、本発明としては、このような双一次近似法以外にも、例えばｃｕｂｉｃ近似法等、設定された画素変換係数の情報に基づいた補間画素を生成することによって画素変換処理を行う、他の画素変換方式が採用される場合にも好適に適用できる。
【００７０】
また、上記実施の形態では、１画素未満の移動量による画素ずらし動作のみを行う場合を例示したが、このような１画素未満の移動と共に、例えば周期的に１画素の移動量による画素ずらし動作を併用して行うようにしてもよい。
つまり、先の図１０におけるステップＳ１０２にて説明したように、移動量が１画素となる係数情報の組み合わせが周期的に設定されるようにして、このような１画素単位による画素ずらしを、１画素未満の画素ずらし動作の合間に行うようにするものである。
このように、１画素未満の画素ずらしの合間に１画素の画素ずらしが併用される場合としても、常に画素単位での移動しか行われない従来と比較して画像のずれを認識され難くすることが可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施の形態としてのプラズマディスプレイ装置のディスプレイパネルの構造を示す斜視図である。
【図２】実施の形態のプラズマディスプレイ装置の構成を、電極ドライバと電極とにより示す図である。
【図３】実施の形態のディスプレイパネルにおけるＲ，Ｇ，Ｂセルと、画素との関係を示す図である。
【図４】実施の形態で適用されるサブフィールドパターンの例を示す図である。
【図５】サブフィールド方式における電極の駆動（電圧印加）タイミング例を示すタイミングチャート（波形図）である。
【図６】実施の形態のディスプレイパネルにおける表示原理を説明するための、ディスプレイパネルの断面図である。
【図７】実施の形態のプラズマディスプレイ装置の内部構成例を示したブロック図である。
【図８】実施の形態のプラズマディスプレイ装置が行う画素数変換動作について説明するための図である。
【図９】実施の形態のプラズマディスプレイ装置が行う画素ずらし動作について説明するための図である。
【図１０】実施の形態の画素ずらし動作を実現するための処理動作について示したフローチャートである。
【図１１】従来の画素ずらし動作を実現するための構成について示す図である。
【符号の説明】
【００７２】
１  プラズマディスプレイ装置、２  映像信号処理部、３  映像信号処理回路、４  同期信号検出回路、５  画素変換回路、６  フレームメモリ、６ａ  書込制御回路、６ｂ  読出制御回路、７  表示パネル、８  データ電極駆動信号生成回路、９  タイミングパルス生成回路、１０  画素変換係数発生回路、１１  システムコントローラ、２１  データ電極ドライバ、２２  維持電極ドライバ、２３  走査電極ドライバ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005070226.tif 000009
【図８】
2005070226.tif 000010
【図９】
2005070226.tif 000011
【図１０】
2005070226.tif 000012
【図１１】
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