(57)【要約】【課題】比較的回路面積を小さい遅延回路を得る。【解決手段】ｐチャネルトランジスタＴＰＤと、ｎチャネルトランジスタＴＮＤを電源とグランドの間に直列接続して、ドライバＤＲが構成される。トランジスタＴＰＤ、ＴＮＤの接続点にインバータＩＲ１とＩＲ２の直列接続からなるラッチ回路ＬＡの入出力の両方を接続し、ここを出力端ＯＵＴに接続する。ドライバーＤＲの能力と、インバータＩＲの能力に応じて、ドライバＤＲのトランジスタのオンオフに対する出力端ＯＵＴの電圧変化のタイミングの遅延時間が決定される。コンデンサを不要として、回路面積を小さくできる。【選択図】図１
2005311624.tif 000002
【特許請求の範囲】
【請求項１】
吐き出し用トランジスタと、吸い込み用トランジスタを電源とグランドとの間に直列接続し、両トランジスタの接続点を出力端とするドライブ回路と、
偶数個のインバータを直列接続して構成され、入力端および出力端の両方が前記ドライブ回路の出力端に接続されるラッチ回路と、
を有し、ドライブ回路への入力信号に対し、遅延させた出力をドライブ回路の出力端に得ることを特徴とする遅延回路。
【請求項２】
請求項１に記載の遅延回路において、
前記ドライブ回路と、前記ラッチ回路のインバータは、ＣＭＯＳ構成であり、ドライブ回路を構成するトランジスタの能力をラッチ回路を構成するトランジスタの能力より大きく設定することを特徴とする遅延回路。
【請求項３】
請求項１または２に記載の遅延回路であって、
画素がマトリクス配置された有機ＥＬパネルにおける画素回路の動作を制御する制御信号の作成に利用されることを特徴とする遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
ラッチ回路を利用する遅延回路に関する。
【背景技術】
【０００２】
従来より、各種電気回路において、信号の遅延回路が利用されている。この遅延回路には、通常、容量などを用い、この充電遅延時間などが利用される。
【０００３】
ここで、ＬＣＤや有機ＥＬディスプレイなどは、ガラス基板上に半導体回路を形成し、各画素の表示を制御する。すなわち、表示エリアには、複数の画素がマトリクス状に配置され、各画素にはその画素の表示を制御するための画素回路が形成され、この画素回路の動作を周辺のドライバ回路によって制御することで表示を制御している。
【０００４】
すなわち、アクティブマトリクス型ＥＬ表示装置では、基板上に複数本のゲートラインが行（水平）方向に延び、複数本のデータライン及び電源ラインが列（垂直）方向に延びており、各画素は有機ＥＬ素子と、選択ＴＦＴ、駆動ＴＦＴ及び保持容量を備えている。そして、ゲートラインを選択することで選択ＴＦＴをオンし、データライン上のデータ電圧（電圧ビデオ信号）を保持容量に充電し、この電圧で駆動ＴＦＴをオンして電源ラインからの電力を有機ＥＬ素子に流している。
【０００５】
ところが、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
【０００６】
そこで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、下記特許文献１）。
【０００７】
【特許文献１】特表２００２−５１４３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、このようなしきい値変動を防止する回路においては、しきい値制御の動作のために追加のタイミングが必要となり、また追加の制御ラインも必要となる。
【０００９】
追加のタイミングの中には、他の信号から若干遅延した信号も必要になる場合もあり、このような信号は、論理回路だけでは作成することができず、遅延回路が必要になる。
【００１０】
一方、このような遅延回路を容量によって作成しようとすると、大きな面積を必要として、好ましくない。また、インバータを複数直列接続して信号を遅延させることもよく行われるが、この回路も素子数が多くなり、結局かなりの面積を必要とする。
【００１１】
本発明は、素子数が比較的少なくてすむ、遅延回路を提供する。
【課題を解決するための手段】
【００１２】
本発明は、吐き出し用トランジスタと、吸い込み用トランジスタを電源とグランドとの間に直列接続し、両トランジスタの接続点を出力端とするドライブ回路と、偶数個のインバータを直列接続して構成され、入力端および出力端の両方が前記ドライブ回路の出力端に接続されるラッチ回路と、を有し、ドライブ回路への入力信号に対し、遅延させた出力をドライブ回路の出力端に得ることを特徴とする。
【００１３】
また、前記ドライブ回路と、前記ラッチ回路のインバータは、ＣＭＯＳ構成であり、ドライブ回路を構成するトランジスタの能力をラッチ回路を構成するトランジスタの能力より大きく設定することが好適である。
【００１４】
また、画素がマトリクス配置された有機ＥＬパネルにおける画素回路の動作を制御する制御信号の作成に利用されることが好適である。
【発明の効果】
【００１５】
以上説明したように、本発明によれば、ドライブ回路と、インバータを偶数個接続したラッチ回路により遅延回路が構成され、容量や多数のインバータを必要とせず、回路面積を比較的小さくできる。
【００１６】
特に、画素がマトリクス配置された有機ＥＬパネルにおける画素回路の動作を制御する制御信号の作成に好適に利用できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について、図面に基づいて説明する。
【００１８】
図１に、本実施形態に係る遅延回路の構成を示すブロック図である。ドライバＤＲは、吐き出し用のトランジスタＴＰＤと、吸い込み用のトランジスタＴＮＤとで構成される。トランジスタＴＰＤは、ｐチャネルＴＦＴであり、ソースが電源に接続され、ゲートに入力信号ＩＮ１が入力される。トランジスタＴＮＤは、ｎチャネルＴＦＴであり、ドレインがＴＰＤのドレインに接続され、ソースがグランドに接続され、ゲートに入力信号ＩＮ２が入力される。
【００１９】
トランジスタＴＰＤと、トランジスタＴＮＤのドレイン同士の接続点がドライバＤＲの出力端子となっており、これが出力端ＯＵＴに接続されている。
【００２０】
また、ドライバＤＲの出力端子には、インバータＩＲ１、ＩＲ２の直列接続から構成される双安定ラッチ回路ＬＡの入力および出力が接続されている。ここで、インバータＩＲ１、ＩＲ２は、図２に示すように、それぞれがドライバＤＲと同様に、電源、グランド間に配置されたｐチャネルＴＦＴと、ｎチャネルＴＦＴの直列接続からなっている。
【００２１】
すなわち、ＩＲ１は、ｐチャネルＴＦＴであるトランジスタＴＰＲ１と、ｎチャネルＴＦＴであるトランジスタＴＮＤ１とから構成され、ＩＲ２は、ｐチャネルＴＦＴであるトランジスタＴＰＲ２と、ｎチャネルＴＦＴであるトランジスタＴＮＲ２とからなっている。
【００２２】
そして、トランジスタＴＰＲ１のソースが電源に接続され、ドレインはソースがグランドに接続されたトランジスタＴＮＲ１のドレインに接続されている。ドライバＤＲの出力端は、トランジスタＴＰＲ１およびトランジスタＴＮＲ１の両方のゲートに接続され、トランジスタＴＰＲ１、トランジスタＴＮＲ１の接続点から反転信号が出力される。また、トランジスタＴＰＲ２のソースは電源に接続され、ドレインはソースがグランドに接続されたトランジスタＴＮＲ２のドレインに接続されている。ドライバＤＲの出力端は、出力端ＯＵＴに接続されている。
【００２３】
このような回路における動作について、図３に基づいて説明する。
【００２４】
「Ｈｉｇｈレベル書き込み」
（ｉ）入力信号ＩＮ２がＬｏｗレベルの時に、入力信号ＩＮ１がＨｉｇｈレベルからＬｏｗレベルになると、ドライバＤＲのトランジスタＴＰＤがオンする。
【００２５】
（ｉｉ）トランジスタＴＰＤがオンすることによって、ドライバＤＲの出力がＨｉｇｈレベルとなり、これがインバータＩＲ１に入力され、トランジスタＴＮＲ１がオンする。これによって、インバータＩＲ２には、Ｌｏｗレベルが入力され、トランジスタＴＰＲ２がオンし、トランジスタＴＮＲ２がオフする。従って、インバータＩＲ２の出力はＨｉｇｈレベルとなり、出力端ＯＵＴもＨｉｇｈレベルになる。
【００２６】
ここで、出力端ＯＵＴ（＝ドライバＤＲの出力端子）のレベルは、ドライバＤＲの出力と、ラッチＬＡの両方の出力レベルによって決定される。ラッチＬＡの出力は、ドライバＤＲの出力の変化に応じて変化するため、ラッチＬＡの出力の方の変化が遅れる。すなわち、トランジスタＴＰＤがオンしたときには、トランジスタＴＮＲ２がオンしており、その状態における出力端ＯＵＴの電圧は、トランジスタＴＰＤと、トランジスタＴＮＲ２の能力応じて決定される。
【００２７】
従って、入力信号ＩＮ１がＬｏｗレベルになってから、出力端ＯＵＴがＨｉｇｈレベルになるまでの遅延時間は、トランジスタＴＰＤと、トランジスタＴＮＲ２の能力に応じて決定されることになる。
【００２８】
なお、トランジスタＴＰＤの能力をトランジスタＴＮＲ２に比べ大きくするほど、動作は安定するが、遅延時間は短くなる。従って、可能な最大遅延量は、各トランジスタがどの程度まで安定して動作できるかによって異なり、プロセスによって異なる。従って、最大遅延量は、プロセスに応じて決定されることになる。
【００２９】
「Ｌｏｗレベル書き込み」
（ｉ）入力信号ＩＮ１がＨｉｇｈレベルの時に、入力信号ＩＮ２がＬｏｗレベルからＨｉｇｈレベルになると、ドライバＤＲのトランジスタＴＮＤがオンする。
【００３０】
（ｉｉ）トランジスタＴＮＤがオンすることによって、ドライバの出力がＬｏｗレベルとなり、これがインバータＩＲ１に入力され、トランジスタＴＰＲ２がオンする。これによって、インバータＩＲ２には、Ｈｉｇｈレベルが入力され、トランジスタＴＮＲ１がオンしトランジスタＴＰＲ２がオフする。従って、インバータＩＲ２の出力はＬｏｗレベルとなり、出力端ＯＵＴもＬｏｗレベルになる。
【００３１】
ここで、出力端ＯＵＴ（＝ドライバＤＲの出力端子）のレベルは、上述の場合と同様の理由により、トランジスタＴＮＤと、トランジスタＴＰＲ２の能力応じて決定され、従って入力信号ＩＮ２がＨｉｇｈレベルになってから、出力端ＯＵＴがＬｏｗレベルになるまでの遅延時間は、トランジスタＴＮＤと、トランジスタＴＰＲ２の能力に応じて決定されることになる。
【００３２】
なお、トランジスタＴＮＤの能力をトランジスタＴＰＲ２に比べ大きくするほど、動作は安定するが、遅延時間は短くなる。従って、可能な最大遅延量は、各トランジスタの安定性により、プロセスによって異なることになり、プロセスに応じて最大遅延量を決定すればよい。
【００３３】
「トランジスタサイズの決定」
トランジスタＴＰＤ、トランジスタＴＮＤ、およびトランジスタＴＰＲ１、トランジスタＴＮＲ１、トランジスタＴＰＲ２，トランジスタＴＮＲ２は、遅延時間形成のために、ゲート長を大きくする。そして、これらトランジスタのゲート幅Ｗとゲート長Ｌの比である、Ｗ／Ｌはノイズの影響をできるだけ少なくするために、インバータにおけるしきい値が動作電圧の中心に設定することが好ましい。ｐチャネルＴＦＴと、ｎチャネルＴＦＴの通常の特性であれば、ｐチャネルＴＦＴのＷ／Ｌと、ｎチャネルＴＦＴのＷ／Ｌの比は、３：２程度に設定することが適当である。また、トランジスタの能力として、ＴＰＤ＞ＴＮＤ２、ＴＮＤ＞ＴＰＲ２となるように、各トランジスタのサイズを決定する必要がある。
【００３４】
たとえば、ドライバＤＲのトランジスタの能力を、ラッチＬＡのトランジスタの能力に対して、２倍に設定した場合には、ＴＰＤ；ＴＮＤ：ＴＰＲ２：ＴＮＲ２＝６：４：３：２程度に設定することになる。
【００３５】
「有機ＥＬ画素回路」
図４は、本実施形態に係る遅延回路を利用して形成されるリセット信号ＲＳＴ１，ＲＳＴ２を利用する有機ＥＬパネルにおける１画素の画素回路の構成を示す図である。
【００３６】
垂直方向に伸びるデータラインＤＬには、ｎチャネルの選択ＴＦＴ２０のドレインが接続されている。この選択ＴＦＴ２０のゲートは水平方向に伸びるゲートラインＧＬに接続され、ソースはコンデンサ２２の一端に接続されている。コンデンサ２２の他端はｐチャネルの駆動ＴＦＴ２４のゲートに接続されている。さらに、選択ＴＦＴ２０のソースと、コンデンサ２２の接続部には、ｎチャネルのリセット制御ＴＦＴ２６のドレインが接続されており、このリセット制御ＴＦＴ２６のソースは垂直方向に伸びる電源ラインＰＶＤＤに接続されている。さらに、駆動ＴＦＴ２４のゲートには、ｎチャネルの短絡ＴＦＴ２８のソースが接続され、この短絡ＴＦＴ２８のドレインは、駆動ＴＦＴ２４のドレインにダイオード４０を介して接続されている。そして、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のゲートは、リセットラインＲＳＴ１に接続されている。
【００３７】
また、駆動ＴＦＴ２４のソースは、電源ラインＰＶＤＤに接続され、ドレインはダイオード４０を介しｎチャネルの駆動制御ＴＦＴ３０のドレインに接続されている。ここで、駆動ＴＦＴ２４と、駆動制御ＴＦＴ３０は、１つの連続する半導体層を用いて構成されており、駆動ＴＦＴ２４のドレインは、ｐ型不純物がドープされており、一方駆動制御ＴＦＴ３０のドレインは、ｎ型不純物がドープされている。ダイオード４０は、この連続する半導体層におけるｐｎ接合によって生じるものである。ここで、図のように、ダイオード４０を短絡ＴＦＴ２８との接続部より、駆動ＴＦＴ２４側に配置することで、短絡ＴＦＴ２８から駆動制御ＴＦＴ３０への電流が阻止されることがなくなり、駆動ＴＦＴ２４のゲート電圧のリセットが問題なく行える。なお、駆動ＴＦＴ２４と、駆動制御ＴＦＴ３０を別個の半導体層を用いて構成し、その接続はメタル層を利用すれば、ダイオード４０を省略できるが、この場合メタル層との２つのコンタクトが必要となり、レイアウト時に不利となる。
【００３８】
駆動制御ＴＦＴ３０のソースは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平方向に伸びるリセットラインＲＳＴ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。
【００３９】
次に、この画素回路の動作について、図５に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＨｉｇｈレベルになる。図において、ゲートラインＧＬ（−１）は、該当水平ラインの１つ上の水平ラインについてのゲートラインであり、１Ｈ前のタイミングでＨｉｇｈレベルになる。そして、ＧＬ（−１）がＨｉｇｈレベルとなるとこれと同時にリセットラインＲＳＴ１がＨｉｇｈレベルになる。このリセットラインＲＳＴ１のＨｉｇｈレベルによって、選択ＴＦＴ２０がオフ、駆動制御ＴＦＴ３０がオンの状態で、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンし、有機ＥＬ素子３２に所定の電流が流れる。これによって、コンデンサ２２の選択ＴＦＴ２０側が電源電圧ＰＶＤＤの状態で、駆動ＴＦＴ２４のドレインソース間が短絡され、駆動ＴＦＴ２４のゲートから電荷が引き抜かれ、リセットされる。
【００４０】
次に、所定の短期間Δだけ遅れてリセットラインＲＳＴ２がＬｏｗレベルになり、駆動制御ＴＦＴ３０がオフする。一方、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８はオンしているため、コンデンサ２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲート・ドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧ＶＦだけ低い電圧になり、このしきい値電圧ＶＦの電圧が、コンデンサ２２に保持される。
【００４１】
このように、１Ｈ前の水平期間において、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧ＶＦが充電される。次に、リセットラインＲＳＴ１がＬｏｗレベルとなり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされる。ここで、リセットラインＲＳＴ２は、Ｌｏｗレベルに維持され、駆動制御ＴＦＴ３０はオフのままにする。
【００４２】
次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＨｉｇｈレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、ビデオラインＤＬから供給される各画素のビデオ信号を各データラインＤＬに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＬｏｗレベルになるまで、ビデオ信号の電位を維持する。このために、データラインＤＬに、コンデンサなどを接続して、電位を維持できるようにするとよい。
【００４３】
データラインＤＬがビデオ信号の電位に設定されると、コンデンサ２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電圧（データ電圧）によりシフトされる。そして、リセットラインＲＳＴ２がＨｉｇｈレベルとなり、駆動制御ＴＦＴ３０がオンとなり、駆動ＴＦＴ２４にそのゲート電位に応じた電流が流れ、これが駆動制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。ゲートラインＧＬがＬｏｗレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれ、有機ＥＬ素子３２にはビデオ信号の電圧に応じた電流が流れ、発光する。
【００４４】
そして、ゲートラインＧＬをＬｏｗレベルに戻した後、一旦データラインＤＬを一定電位（例えば、ＰＶＤＤ）に戻す。これによって、次のビデオ信号についてのデータラインＤＬへのセットに問題がなくなる。
【００４５】
このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧ＶＦ分だけ低い電圧を設定し、これをコンデンサ２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧ＶＦにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。
【００４６】
特に、リセット制御ＴＦＴ２６により、コンデンサ２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータの影響を排除して、短絡ＴＦＴ２８をオンしたときに、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧ＶＦに応じた電圧を確実に保持することができる。また、しきい値電圧ＶＦのセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＬｏｗレベルの期間であれば、駆動トランジスタのゲート電圧のリセットをいずれのタイミングでも行うこともでき、リセットの時間を長くして、確実なしきい値電圧のセットが行える。
【００４７】
さらに、駆動制御ＴＦＴ３０がオンしている状態で、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時にオンする。このため、駆動ＴＦＴ２４のゲート電圧のリセットが確実に行える。
【００４８】
そして、本実施形態では、ゲートラインＧＬがＨｉｇｈレベルで選択ＴＦＴ２０がオンしている状態で、リセットラインＲＳＴ２をＨｉｇｈレベルとして、駆動制御ＴＦＴ３０をオンする。駆動制御ＴＦＴ３０がオンすると、有機ＥＬ素子３２に電流が流れ始め、駆動ＴＦＴ２４のドレイン電圧が下がり、この影響でそのゲート電圧も下がりやすい。本実施形態では、この駆動制御ＴＦＴ３０がオンするときに、選択ＴＦＴ２０がオンであり、コンデンサ２２の一端がデータラインＤＬに接続されている。従って、駆動制御ＴＦＴ３０がオンすることで、駆動ＴＦＴ２４のゲート電圧が変動したとしても、ゲート電圧は、データ電圧より駆動ＴＦＴ２４のしきい値電圧ＶＦだけ低い電圧にセットされ、データ電圧に応じた有機ＥＬ素子３２の発光が達成できる。
【００４９】
また、駆動制御ＴＦＴ３０をｐチャネルにすると、リーク電流が生じやすく、駆動ＴＦＴ２４のゲートドレイン間を短絡ＴＦＴ２８をオンして駆動ＴＦＴ２４のゲート電圧をＰＶＤＤ−ＶＦにセットする際に、ゲート電圧が低くなる傾向がある。駆動制御ＴＦＴ３０をｎチャネルにすることによって、リーク電流を減少して、駆動ＴＦＴ２４の正確なゲート電圧セットが行える。
【００５０】
また、本実施形態において、ＰＶＤＤは５Ｖ未満、データラインＤＬにセットされるデータ電圧の黒レベル電圧はＰＶＤＤより２Ｖ程度高い電圧に設定される。これによって、黒レベルの際に駆動ＴＦＴ２４のゲートをソースの電圧であるＰＶＤＤに対し、十分高い電圧として、電流が流れるのを防止して、黒レベルを達成することができる。
【００５１】
「画素回路他の構成例」
図６には、画素回路の他の構成例を示している。この回路では、リセット制御ＴＦＴ２６を省略し、これに代えて一端が電源ラインＰＶＤＤに他端が駆動ＴＦＴ２４のゲートに接続される容量３４が設けられている。また、選択ＴＦＴ２０、短絡ＴＦＴ２８、駆動制御ＴＦＴ３０は、いずれもｐチャネルＴＦＴで形成されている。この画素回路は、特許文献１に記載されいるものと同様であり、同様に動作する。
【００５２】
ここで、本実施形態においては、短絡ＴＦＴ２８のオンと、駆動制御ＴＦＴ３０のオンのタイミングを図５に示したように、若干ずらす。なお、この実施形態では、ｐチャネルＴＦＴを利用しているため、各ラインに供給される信号の極性は反対になる。
【００５３】
そして、本実施形態においては、選択ＴＦＴ２０がオンしているときに、駆動制御ＴＦＴ３０をオンさせる。これによって、上述の場合と同様に、駆動制御ＴＦＴ３０のオンに伴い駆動ＴＦＴ２４のゲート電圧が低下するのを防止することができる。
【００５４】
なお、リセット制御ＴＦＴ２６を単に省略することもできる。この場合には、データラインに、所定の電圧（例えば、ＰＶＤＤ）をセットして、選択トランジスタ２０をオンすればよい。これによって、コンデンサ２２の選択トランジスタ２０側は、電圧がＰＶＤＤとなり、リセット制御トランジスタ２６をオンしたのと同様の動作が得られる。
【００５５】
「タイミング発生回路の構成」
図７には、上述のようなリセットラインＲＳＴ１、ＲＳＴ２に供給する信号ＲＳＴ１、ＲＳＴ２の発生回路が示されている。
【００５６】
入力信号としては、１水平ライン上のゲート信号の反転信号であるＸＧＬ（−１）と、当該水平ラインのゲート信号の反転信号であるＸＧＬと、水平方向の選択ラインを変更するため信号の反転信号であるＸＨＯＵＴと、を利用する。
【００５７】
ＸＧＬは、インバータ５０によって反転され、ＧＬが出力される。また、ＸＧＬ（−１）がインバータ５２によって反転されてリセット信号ＲＳＴ１として出力される。
【００５８】
ＸＧＬと、ＸＨＯＵＴは、ノアゲート５４に入力される。このノアゲート５４の出力は、ｎチャネルＴＦＴ５６のゲートに供給されるとともに、ノアゲート５８に入力される。
【００５９】
ＴＦＴ５６は、ソースがグランドに接続され、ドレインはｐチャネルＴＦＴ６０のドレインに接続され、このＴＦＴ６０のソースが電源に接続されている。また、ＴＦＴ６０のゲートには、ＸＧＬ（−１）が供給されている。
【００６０】
ＴＦＴ６０とＴＦＴ５６の接続部は、ノアゲート５８に入力されるとともに、この入力ラインには、インバータ６２ａ、６２ｂの直列接続からなるラッチ回路６２が接続されている。すなわち、ＴＦＴ６０とＴＦＴ５６の接続部からノアゲート５８の入力ラインには、インバータ６２ａに入力され、インバータ６２ｂの出力が返されている。従って、ＴＦＴ６０とＴＦＴ５６の接続部が変化した場合に、その変化がラッチ回路６２に取り込まれた後、ノアゲート５６への入力が変化する。
【００６１】
このような回路における動作について、図８に基づいて説明する。ＸＧＬ（−１）、ＸＧＬは、１水平ラインの選択期間だけＬｏｗレベルになる信号であり、Ｌｏｗレベルになる期間が１Ｈだけシフトしている。ＸＨＯＵＴは、１Ｈに１回Ｌｏｗレベルになる信号であり、各ラインのゲート信号がＬｏｗレベルになる期間の終了前においてＬｏｗレベルとなり、ゲート信号がＨｉｇｈレベルになる若干前にＨｉｇｈレベルに戻る。
【００６２】
このような信号によって、ＴＦＴ６０のゲートに入力される信号Ａは、ＸＧＬ（−１）と同じ信号となる。ノアゲート５４の出力信号である信号Ｂは、ＸＧＬと、ＸＨＯＵＴの両方がＬｏｗレベルの時のみＨｉｇｈレベルとなる。
【００６３】
さらに、ノアゲート５６の入力ラインの信号Ｃは、ＸＧＬ（−１）のＬｏｗレベルによって立ち上がり、ノアゲート５４のＨｉｇｈレベルによって立ち下がる信号となる。ここで、ＴＦＴ６０、５６の能力と、ラッチ回路６２に能力に差があり、ラッチ回路６２の書き込みに時間が掛かると、その能力差に応じて遅れることになる。すなわち、ＸＧＬ（−１）の立ち下がりに応じてＴＦＴ６０、５６の接続点は上昇しようとするが、ラッチ回路６２の出力がＨｉｇｈレベルになるまでの期間Δだけ、立ち上がるのが遅れる。一方、ノアゲート５４の出力がＨｉｇｈレベルとなった場合にも、信号Ｂは、Δだけ遅れてＬｏｗレベルになる。
【００６４】
さらに、リセット信号ＲＳＴ２は、ノアゲート５６の出力であり、ノアゲート５６の入力が２つともＬｏｗレベルの時のみＨｉｇｈレベルを出力する。従って、リセット信号ＲＳＴ２は、信号Ｃの立ち上がりによって、Ｌｏｗレベルとなり、その後の信号Ｂの立ち下がりによって、Ｈｉｇｈレベルとなる。
【００６５】
このようにして、リセット信号ＲＳＴ２の立ち下がりタイミングは、リセット信号ＲＳＴ１の立ち上がりタイミングに比べ、若干遅れる。この遅れ時間は、ＴＦＴ６０、５６の能力と、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力に差によって決定される。例えば、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力をＴＦＴ６０、５６の能力の２倍程度に設定することが好適である。これによって、例えば０．５μｓｅｃ程度の遅延が得られる。一方、この程度の遅延を容量によって得ようとすると、かなりの面積が必要となる。このため、この回路によって、効果的な信号の遅延を図ることできる。
【００６６】
一方、ＲＳＴ２の立ち上がりは、信号ＸＨＯＵＴの立ち上がりに同期しており、予め定められたタイミングである。ゲートラインＧＬの立ち下がりより、所定の短時間２ｆＨ  （ここで、１ｆＨは、最小クロック周期であり、例えば、２００ｎｓｅｃ程度である。）だけ、早い。従って、この回路によって、所定時間だけ、選択ＴＦＴ２０と、駆動制御ＴＦＴ３０を両方オンする時間、設けることができる。
【００６７】
このように、本回路によれば、所定の遅延時間を２つのＴＦＴ５６、６０の直列接続からなるドライバーと、ラッチ回路６２の能力差によって、得ることができる。従って、通常のように容量を設け、その充電時間を利用する回路に比べ、所要面積を小さくすることができる。
【００６８】
なお、本実施形態の遅延回路は、上述のような有機ＥＬパネルに限らず、比較的短時間の遅延が必要な場合に各種利用できる。特に、ポリシリコンを利用したＴＦＴを作り込むパネルに有効である。
【図面の簡単な説明】
【００６９】
【図１】実施形態の構成を示す図である。
【図２】図１の構成のインバータの詳細を示す図である。
【図３】実施形態の動作を説明するための波形図である。
【図４】実施形態の回路が利用して形成される信号を利用する画素回路の構成を示す図である。
【図５】図４の回路の動作を説明するための信号の波形図である。
【図６】画素回路の他の構成を示す回路図である。
【図７】リセット信号ＲＳＴ１、ＲＳＴ２を生成する回路の構成を示す図である。
【図８】図７の回路の動作を説明するための信号の波形図である。
【符号の説明】
【００７０】
２０  選択ＴＦＴ、２２  コンデンサ、２４  駆動ＴＦＴ、２６  リセット制御ＴＦＴ、２８  短絡ＴＦＴ、３０  駆動制御ＴＦＴ、３４  容量、５０  インバータ、５２  インバータ、５４，５８  ノアゲート、５６，６０  ＴＦＴ、６２  ラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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