(57)【要約】【課題】低電圧回路領域のトランジスタの高機能化，高電圧回路領域のトランジスタの高耐圧化・高集積化を同時に実現する。【解決手段】金属サリサイド膜によって形成されたワード線を備えるセルアレイ領域１２０と、周辺部に配置され，金属サリサイド膜と一部分において電気的に接触するか若しくは絶縁された主電極及び制御電極を備えるトランジスタを含む高電圧回路領域９０と、セルアレイ領域及び高電圧回路領域の周辺部に配置され，金属サリサイド膜によって形成された主電極及び制御電極を備えるトランジスタを含む低電圧回路領域８０とを備える不揮発性半導体記憶装置であり、メモリセルトランジスタは、スタックゲート型構造を備え、高電圧回路領域及び低電圧回路領域内のトランジスタは単一層からなるゲート構造若しくはスタックゲート型構造を備え、金属サリサイド膜と電気的に接触した配線領域と、電気的に絶縁された抵抗素子領域とを備える。【選択図】図１
2005197308.tif 000002
【特許請求の範囲】
【請求項１】
第１の金属サリサイド膜と、該第１の金属サリサイド膜に電気的に接触する第１の制御ゲート電極と、前記第１の制御ゲート電極と隣接する浮遊ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と、
第２の金属サリサイド膜と、第１のソース領域及びドレイン領域と、前記第１のソース領域及びドレイン領域間に配置される第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と、
第３の金属サリサイド膜と、該第３の金属サリサイド膜と電気的に接触する第２のソース領域及びドレイン領域と、前記第２のソース領域及びドレイン領域間に配置され、前記第３の金属サリサイド膜と電気的に接触する第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域
とを半導体チップ上に備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１の金属サリサイド膜と、該第１の金属サリサイド膜に電気的に接触する第１の制御ゲート電極と、絶縁層と、該絶縁層を介して前記第１の制御ゲート電極と積層される浮遊ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と、
第２の金属サリサイド膜と、第１のソース領域及びドレイン領域と、前記第１のソース領域及びドレイン領域間に配置され，前記第２の金属サリサイド膜と電気的に接触する第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と、
第３の金属サリサイド膜と、該第３の金属サリサイド膜と電気的に接触する第２のソース領域及びドレイン領域と、前記第２のソース領域及びドレイン領域間に配置され、前記第３の金属サリサイド膜と電気的に接触する第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域
とを半導体チップ上に備え、前記第１のゲート領域及び前記第２のゲート領域はいずれも単一層からなることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記第１のソース領域及びドレイン領域の一部分に前記第２の金属サリサイド膜が電気的に接触することを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記浮遊ゲート電極と前記第１の制御ゲート電極は絶縁層を介して積層され、前記第１のゲート領域は更に上部に積層されかつ前記第１のゲート領域と電気的に接触する第２の制御ゲート電極を備え、前記第２のゲート領域は更に上部に積層されかつ前記第２のゲート領域と電気的に接触する第３の制御ゲート電極を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
前記半導体チップ上に配置され、第４の金属サリサイド膜と、該第４の金属サリサイド膜と電気的に接触する配線領域と、前記第１乃至第４の金属サリサイド膜と電気的に絶縁された抵抗素子領域とを更に備えることを特徴とする請求項１乃至４の内、いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特に、構造上金属サリサイド膜を電極膜として適用した点に特徴を有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている（非特許文献１）。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、浮遊ゲートと制御ゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
非特許文献１に示されているように、ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域が並行して配置されメモリセルアレイを構成している。一般に選択トランジスタのゲート長は、メモリセルトランジスタのゲート長より長く、短チャネル効果によるトランジスタのカットオフ特性の劣化を確保している。また、選択トランジスタは、通常エンハンスメント型ＭＯＳトランジスタで構成される。
【０００４】
メモリトランジスタと選択トランジスタの２つのトランジスタからなるメモリセルを用いた不揮発性半導体記憶装置において、メモリトランジスタ部と選択トランジスタ部の各ゲート酸化膜厚を異ならせた構成については、既に開示されている（特許文献１）。
【０００５】
又、ゲート電極で形成される選択用ＭＯＳトランジスタのゲート酸化膜と周辺回路のＭＯＳトランジスタのゲート酸化膜が、それぞれ膜厚が異なる構成についても既に開示されている（特許文献２）。
【０００６】
又、電荷蓄積層に浮遊ゲートを持つ構造の不揮発性半導体記憶装置において、周辺トランジスタをサリサイドプロセスを用いて形成し、かつメモリセル部は拡散層にサリサイドがかからないで、制御ゲートのみにサリサイドがかかる構造を有するフラッシュメモリの構造及び製造方法も提案されている（特許文献３）。
【特許文献１】特開２０００−２６９３６１号公報
【特許文献２】特開平０４−１６５６７０号公報
【特許文献３】特開２００３−６００９２号公報
【非特許文献１】白田理一郎，“２５６ＭビットＮＡＮＤフラッシュメモリの概観とＮＡＮＤフラッシュの将来動向（A Review of 256Mbit NAND Flash Memories and NAND Flash Future Trend）”，不揮発性半導体メモリワークショップ(ＮＶＳＭＷ)，２０００年，P.２２〜３１
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のフラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、メモリセルアレイ領域に対する書き込み電圧、中間電圧、消去電圧等の高電圧パルスを供給するために、高電圧回路領域が必要である。一方、通常の低電圧、高速性能の要求される低電圧回路領域も存在する。
【０００８】
しかしながら、低電圧回路領域においては、トランジスタの駆動能力を上昇させ、より高速性能を有するトランジスタを用いた方が有利となる。特に、低電源電圧動作の可能なフラッシュＥＥＰＲＯＭの低電圧回路領域においては、トランジスタの駆動能力を確保することが課題となる。一方、メモリセルアレイの大容量化に伴って、メモリセル領域のワード線の抵抗を下げることによって書き込み速度、読み出し速度の向上を得ることが重要な課題となっている。
【０００９】
低電圧回路領域においては、駆動能力を上昇させ、より高速性能を有するトランジスタを得る必要がある。また大容量のメモリセルアレイにおいて、メモリセル領域のワード線の抵抗を下げて書き込み速度、読み出し速度の向上を得るためには、ゲートや拡散層に金属サリサイド膜を形成することが一つの方法である。
【００１０】
しかしながら、フラッシュＥＥＰＲＯＭ等の不揮発性半導体記憶装置においては、ＣＭＯＳロジック同様、全回路領域のゲートや拡散層に金属サリサイド膜を形成した場合、書き込み電圧Ｖpgm 及び消去電圧Ｖerase等の１５Ｖ以上の高電圧を発生するために配置された高電圧回路領域内のトランジスタでは、接合リークの増大や接合耐圧、表面耐圧の劣化を回避することが課題となる。
【００１１】
特にＮＡＮＤ型の場合は、ＡＮＤやＮＯＲに比べて高電圧を必要とするため、接合リークや接合耐圧の問題が顕著になる。
【００１２】
本発明の目的は、低電圧回路領域のトランジスタの高機能化，高電圧回路領域のトランジスタの高耐圧化・高集積化を同時に実現する不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第１の特徴は、（イ）第１の金属サリサイド膜と、第１の金属サリサイド膜に電気的に接触する第１の制御ゲート電極と、第１の制御ゲート電極と隣接する浮遊ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と、（ロ）第２の金属サリサイド膜と、第１のソース領域及びドレイン領域と、第１のソース領域及びドレイン領域間に配置される第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と、（ハ）第３の金属サリサイド膜と、第３の金属サリサイド膜と電気的に接触する第２のソース領域及びドレイン領域と、第２のソース領域及びドレイン領域間に配置され、第３の金属サリサイド膜と電気的に接触する第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域とを半導体チップ上に備える不揮発性半導体記憶装置であることを要旨とする。
【００１４】
本発明の第２の特徴は、（イ）第１の金属サリサイド膜と、第１の金属サリサイド膜に電気的に接触する第１の制御ゲート電極と、絶縁層と、絶縁層を介して第１の制御ゲート電極と積層される浮遊ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と、（ロ）第２の金属サリサイド膜と、第１のソース領域及びドレイン領域と、第１のソース領域及びドレイン領域間に配置され，第２の金属サリサイド膜と電気的に接触する第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と、（ハ）第３の金属サリサイド膜と、第３の金属サリサイド膜と電気的に接触する第２のソース領域及びドレイン領域と、第２のソース領域及びドレイン領域間に配置され、第３の金属サリサイド膜と電気的に接触する第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域とを半導体チップ上に備え、（ニ）第１のゲート領域及び第２のゲート領域はいずれも単一層からなる不揮発性半導体記憶装置であることを要旨とする。
【発明の効果】
【００１５】
本発明によれば、メモリセルアレイ領域の周辺部に配置された低電圧回路領域のトランジスタの高機能化，同じくメモリセルアレイ領域の周辺部に配置された高電圧回路領域のトランジスタの高耐圧化・高集積化を同時に実現することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１６】
次に、図面を参照して、本発明の第１乃至第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１７】
また、以下に示す第１乃至第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１８】
（第１の実施の形態）
―全体平面パターンブロック構成―
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図１に示すように、半導体チップ１５０上に配置されたセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０と、低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域１００とを備える。高電圧回路領域９０はセルアレイ領域１２０に対して書き込み電圧Ｖpgm、消去電圧Ｖerase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域８０はＣＭＯＳ等の論理回路であり、相対的に高速・低消費電力性能が要求される回路領域である。その他の回路領域１００には特に低電圧回路領域８０及び高電圧回路領域９０に設定される回路以外の低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域などが配置される。
【００１９】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、特にセルアレイ領域１２０と、高電圧回路領域９０及び低電圧回路領域８０が関係している。更に又、セルアレイ領域１２０とその他の回路領域１００内における低電圧回路と高電圧回路と基準電圧等を発生するための抵抗素子領域も関係している。更に又、セルアレイ領域１２０と、高電圧回路領域９０及び低電圧回路領域８０と、その他の回路領域１００内における、配線領域も関係している。
【００２０】
―素子構造―
本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図１及び図６に示すように、第１の金属サリサイド膜１１と、第１の金属サリサイド膜１１に電気的に接触する第１の制御ゲート電極７と、第１の制御ゲート電極７と隣接する浮遊ゲート電極４とを備えるメモリセルトランジスタ（図６（ｄ））からなるセルアレイ領域１２０と、第２の金属サリサイド膜１１と、第１のソース・ドレイン領域２４，２５、２６，２７と、第１のソース・ドレイン領域２４，２５、２６，２７間に配置される第１のゲート領域７４、７３とを備える高電圧トランジスタ（図６（ｂ））を含む高電圧回路領域９０、１４と、第３の金属サリサイド膜１１と、第３の金属サリサイド膜１１と電気的に接触する第２のソース・ドレイン領域２０，２１、２２，２３と、第２のソース・ドレイン領域２０，２１、２２，２３間に配置され、第３の金属サリサイド膜１１と電気的に接触する第２のゲート領域７２、７１とを備える低電圧トランジスタ（図６（ａ））を含む低電圧回路領域８０、１３とを半導体チップ１５０上に備える。
【００２１】
図２乃至図６において、（ａ）は低電圧回路領域８０における模式的素子断面構造図を表し、（ｂ）は高電圧回路領域９０における模式的素子断面構造図を表し、（ｃ）は（ａ），（ｂ）に対応する模式的平面パターン構成図を表し、（ｄ）は対応するセルアレイ領域１２０における模式的素子断面構造図を表す。
【００２２】
同様に、図７乃至図９において、図７（ａ）、図８（ａ）及び図９（ａ）は低電圧回路領域８０におけるトランジスタの模式的素子断面構造図を表し、図７（ｂ）、図８（ｂ）及び図９（ｂ）は高電圧回路領域９０におけるトランジスタの模式的素子断面構造図を表し、図７（ｃ）、図８（ｃ）及び図９（ｃ）はそれぞれに対応する模式的平面パターン構成図を表す。
【００２３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタはスタックゲート構造を備えるが、低電圧回路領域８０のトランジスタ、高電圧回路領域９０のトランジスタはいずれも単一層のゲート構造を備える。
【００２４】
―メモリセル構造―
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、図２（ｄ）〜図６（ｄ）に示すように、浮遊ゲート電極となる第１の電極膜４と、層間絶縁膜として作用する第７の絶縁膜１２と、第１の制御ゲート電極となる第２の電極膜７とから構成されるスタックゲート型構造を基本構造としており、更に第２の電極膜７上に第１の金属サリサイド膜１１を電気的に接触させている。
【００２５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの詳細構造は、図２（ｄ）〜図６（ｄ）に示すように、例えば、半導体基板１と、半導体基板１内に形成されたｎウェル領域１９及びｐウェル領域１７と、トンネル絶縁膜となる第１の絶縁膜２と、第１の絶縁膜２上に配置される第１の電極膜４と、第７の絶縁膜１２と、第２の電極膜７と、スタックゲート型構造の側壁部に配置される第４の絶縁膜８と、第２の電極膜７の上部に電気的に接触する金属サリサイド膜１１とを備える。第２の電極膜７はワード線に対応することから、金属サリサイド膜１１はワード線を構成する。尚、図２（ｄ）〜図６（ｄ）においては、メモリセルトランジスタのソース・ドレイン領域、素子分離領域等については記載を省略している。
【００２６】
―低電圧回路領域のトランジスタ構造―
低電圧回路領域８０は、図２（ａ）〜図９（ａ）に示すように、例えば、半導体基板１内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。又、図２（ｃ）〜図９（ｃ）に示される平面パターン図には、図２（ａ）〜図９（ａ）に示した低電圧回路領域１３に対応するｐウェル領域１６及びｎウェル領域１８が配置されている。低電圧回路領域１３に対応するｐウェル領域１６内にはｎＭＯＳ形成領域３０が配置され、ｎウェル領域１８内にはｐＭＯＳ形成領域４０が配置される。
【００２７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域８０，１３におけるトランジスタ構造は、図６（ａ）〜図９（ａ）に示すように、ｎＭＯＳトランジスタの第２のソース・ドレイン領域２０，２１と、第２のソース・ドレイン領域２０，２１間に配置される第１のゲート領域７２と、ｐＭＯＳトランジスタの第２のソース・ドレイン領域２２，２３と、第２のソース・ドレイン領域２２，２３間に配置される第２のゲート領域７１と、第２のソース・ドレイン領域２０，２１、２２，２３及び第２のゲート領域７２、７１のいずれにも電気的に接触する第３の金属サリサイド膜１１を備える。
【００２８】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域１３のｎＭＯＳトランジスタの詳細構造は、図６（ａ）〜図９（ａ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｐウェル領域１６と、ゲート絶縁膜となる第３の絶縁膜６と、第３の絶縁膜６上に配置された第２のゲート領域となるｎ+ ポリシリコンゲート電極７２と、第２のソース・ドレイン領域となるｎ+ ソース・ドレイン領域２０，２１と、ｎ+ ソース・ドレイン領域２０，２１に隣接して配置され電界緩和層としての役割を担うｎ-層２８と、ｎ+ ポリシリコンゲート電極７２の側壁部等に配置される第４の絶縁膜８と、ｎ+ ソース・ドレイン領域２０，２１及びｎ+ ポリシリコンゲート電極７２上に電気的に接触して配置される第３の金属サリサイド膜１１とを備える。
【００２９】
同様に、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域１３のｐＭＯＳトランジスタの詳細構造は、図６（ａ）〜図９（ａ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｎウェル領域１８と、ゲート絶縁膜となる第３の絶縁膜６と、第３の絶縁膜６上に配置された第２のゲート領域となるｐ+ ポリシリコンゲート電極７１と、第２のソース・ドレイン領域となるｐ+ ソース・ドレイン領域２２，２３と、ｐ+ ソース・ドレイン領域２２，２３に隣接して配置され電界緩和層としての役割を担うｐ-層２９と、ｐ+ ポリシリコンゲート電極７１の側壁部等に配置される第４の絶縁膜８と、ｐ+ ソース・ドレイン領域２２，２３及びｐ+ ポリシリコンゲート電極７１上に電気的に接触して配置される第３の金属サリサイド膜１１とを備える。
【００３０】
―高電圧回路領域のトランジスタ構造―
高電圧回路領域９０は、図２（ｂ）〜図９（ｂ）に示すように、例えば、半導体基板１内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。又、図２（ｃ）〜図９（ｃ）に示される平面パターン図には、図２（ｂ）〜図９（ｂ）に示した高電圧回路領域１４に対応するｐウェル領域１６及びｎウェル領域１８が配置されている。高電圧回路領域１４に対応するｐウェル領域１６内にはｎＭＯＳ形成領域５０が配置され、ｎウェル領域１８内にはｐＭＯＳ形成領域６０が配置される。
【００３１】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域９０，１４におけるトランジスタ構造は、図６（ｂ）〜図９（ｂ）に示すように、ｎＭＯＳトランジスタの第１のソース・ドレイン領域２４，２５と、第１のソース・ドレイン領域２４，２５間に配置される第１のゲート領域７４と、ｐＭＯＳトランジスタの第１のソース・ドレイン領域２６，２７と、第１のソース・ドレイン領域２６，２７間に配置される第１のゲート領域７３と、第１のソース・ドレイン領域２４，２５、２６，２７及び第１のゲート領域７４、７３のいずれとも電気的に絶縁されるか、一部において電気的に接触する第２の金属サリサイド膜１１を備える。
【００３２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域９０，１４におけるトランジスタ構造は、図６（ｂ）に示すように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第１のソース・ドレイン領域２４，２５、２６，２７及び第１のゲート領域７４、７３のいずれにも第２の金属サリサイド膜１１を電気的に接触させず、電気的に金属サリサイド膜１１から電気的に絶縁した構造を有する。
【００３３】
或いは又、図７（ｂ）に示すように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第１のゲート領域７４、７３のいずれにも第２の金属サリサイド膜１１を電気的に接触させた構造を有する。
【００３４】
或いは又、図８（ｂ）に示すように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第１のソース・ドレイン領域２４，２５、２６，２７のいずれにも第２の金属サリサイド膜１１を電気的に接触させた構造を有する。
【００３５】
或いは又、図９（ｂ）に示すように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第１のソース・ドレイン領域２４，２５、２６，２７及び第１のゲート領域７４、７３のいずれにも金属サリサイド膜１１を電気的に接触させた構造を有する。
【００３６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域１４のｎＭＯＳトランジスタの詳細構造は、図６（ｂ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｐウェル領域１６と、ゲート絶縁膜となる第２の絶縁膜５と、第２の絶縁膜５上に配置された第１のゲート領域となるｎ+ ポリシリコンゲート電極７４と、第１のソース・ドレイン領域となるｎ+ ソース・ドレイン領域２４，２５と、ｎ+ ソース・ドレイン領域２４，２５に隣接して配置され電界緩和層としての役割を担うｎ-層２８と、ｎ+ ポリシリコンゲート電極７４の側壁部等に配置される第４の絶縁膜８と、ｎ+ ソース・ドレイン領域２４，２５及びｎ+ ポリシリコンゲート電極７４上に堆積される第５の絶縁膜９及び第６の絶縁膜１０とを備える。尚、第５の絶縁膜９及び第６の絶縁膜１０は単一の絶縁膜として形成しても良いことは勿論である。或いは又、図７（ｂ）に示すように、ｎＭＯＳトランジスタのｎ+ ポリシリコンゲート電極７４上に第２の金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図８（ｂ）に示すように、ｎＭＯＳトランジスタのｎ+ ソース・ドレイン領域２４，２５に第２の金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図９（ｂ）に示すように、ｎＭＯＳトランジスタのｎ+ ソース・ドレイン領域２４，２５及びｎ+ ポリシリコンゲート電極７４のいずれにも第２の金属サリサイド膜１１を電気的に接触させた構造としても良い。
【００３７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域１４のｐＭＯＳトランジスタの詳細構造は、図６（ｂ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｎウェル領域１８と、ゲート絶縁膜となる第２の絶縁膜５と、第２の絶縁膜５上に配置された第１のゲート領域となるｐ+ ポリシリコンゲート電極７３と、第１のソース・ドレイン領域となるｐ+ ソース・ドレイン領域２６，２７と、ｐ+ ソース・ドレイン領域２６，２７に隣接して配置され電界緩和層としての役割を担うｐ-層２９と、ｐ+ ポリシリコンゲート電極７３の側壁部等に配置される第４の絶縁膜８と、ｐ+ ソース・ドレイン領域２６，２７及びｐ+ ポリシリコンゲート電極７３上に堆積される第５の絶縁膜９及び第６の絶縁膜１０とを備える。尚、第５の絶縁膜９及び第６の絶縁膜１０は単一の絶縁膜として形成しても良いことは勿論である。或いは又、図７（ｂ）に示すように、ｐＭＯＳトランジスタのｐ+ ポリシリコンゲート電極７３上に第２の金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図８（ｂ）に示すように、ｐＭＯＳトランジスタのｐ+ ソース・ドレイン領域２６，２７に第２の金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図９（ｂ）に示すように、ｐＭＯＳトランジスタのｐ+ ソース・ドレイン領域２６，２７及びｐ+ ポリシリコンゲート電極７３のいずれにも第２の金属サリサイド膜１１を電気的に接触させた構造としても良い。
【００３８】
―製造方法―
図２乃至図９を用いて、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００３９】
（ａ）低電圧回路領域１３のトランジスタと高電圧回路領域１４のトランジスタの素子分離領域３を形成後、メモリセルトランジスタの浮遊ゲート電極材となる第１の電極膜４を堆積した直後の構造を図２（ａ）乃至図２（ｄ）に示す。
【００４０】
（ｂ）次に、高電圧回路領域１４において、リソグラフィ技術とエッチング技術を用いて、メモリセルトランジスタの層間絶縁膜となる第７の絶縁膜１２、メモリセルトランジスタの浮遊ゲート電極材となる第１の電極膜４、メモリセルトランジスタのトンネル酸化膜である第１の絶縁膜２を剥離後、高電圧回路領域１４のトランジスタのゲート酸化膜となる第２の絶縁膜５を形成し、低電圧回路領域１３において、リソグラフィ技術とエッチング技術を用いて、第７の絶縁膜１２，第１の電極膜４及び第１の絶縁膜２を剥離した後、低電圧回路領域１３のトランジスタのゲート酸化膜となる第３の絶縁膜６を形成する(図３（ａ）乃至図３（ｄ）)。
【００４１】
（ｃ）次にセルアレイ領域１２０のメモリセルトランジスタの制御ゲート、及び周辺の低電圧回路領域１３のトランジスタのゲート電極及び高電圧回路領域１４のトランジスタのゲート電極となる第２の電極膜７を堆積後、リソグラフィ技術とエッチング技術を用いて、第２の電極膜７を形成する(図４（ａ）乃至図４（ｄ）)。
【００４２】
（ｄ）次に、第４の絶縁膜８を堆積後、選択エッチング技術を用いて、周辺の低電圧回路領域１３のトランジスタのゲート側壁構造及び高電圧回路領域１４のトランジスタのゲート側壁構造を形成した後、第５の絶縁膜９を全面に堆積し、図５（ａ）乃至図５（ｄ）の構造を形成する。
【００４３】
第４の絶縁膜８と第５の絶縁膜９の選択は、第１の電極膜４と第２の電極膜７のエッチング選択比が得られる絶縁膜であり、第４の絶縁膜８は、後に述べる金属サリサイド膜１１形成時のゲート側面部のサリサイド抑制膜である。また、第５の絶縁膜９は、第４の絶縁膜８に対し、選択比が得られる絶縁膜であることが望ましい。また、この時に第２の電極膜７には、拡散層と同様の不純物が打ち込まれ、ｐＭＯＳトランジスタはｐ+ポリシリコンゲート電極７１，７３となり、ｎＭＯＳトランジスタはｎ+ポリシリコンゲート電極７２，７４となる。
【００４４】
（ｅ）次に、金属サリサイド抑制膜となる第６の絶縁膜１０を堆積し、リソグラフィ技術とエッチング技術を用いて、低電圧回路領域１３の第５の絶縁膜９、第６の絶縁膜１０を除去する。その後、金属サリサイド工程を経て、低電圧回路領域１３の第２の電極膜７１，７２と、ｎ+ソース・ドレイン領域２０，２１、ｐ+ソース・ドレイン領域２２，２３等の拡散層に対して金属サリサイド膜１１を形成する（図６（ａ）乃至図６（ｄ））。
【００４５】
金属サリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
【００４６】
尚、第５の絶縁膜９、第６の絶縁膜１０で覆われている高電圧回路領域１４では金属サリサイド膜１１が形成されない(図６（ｂ）)。第６の絶縁膜１０の選択は、第５の絶縁膜９に対し、選択比が得られる絶縁膜であることが望ましい。
【００４７】
尚、図６の構造で述べたリソグラフィのパターニング次第では、高電圧回路領域１４の第２の電極膜７３，７４のみ(図７)、ｎ+ソース・ドレイン領域２０，２１，２４，２５、ｐ+ソース・ドレイン領域２２，２３，２６，２７の一部のみ(図８)、或いはｐ+ポリシリコンゲート電極７１，７３、ｎ+ポリシリコンゲート電極７２，７４とｎ+ソース・ドレイン領域２０，２１，２４，２５、ｐ+ソース・ドレイン領域２２，２３，２６，２７の一部(図９)で金属サリサイド膜１１を形成することができる。
【００４８】
図６（ｂ），図７（ｂ），図８（ｂ）及び図９（ｂ）の高電圧回路領域１４の構造は、高電圧回路領域１４のトランジスタの電気的耐圧により選択する。その後は、一般的なコンタクト形成工程と配線形成工程を経る。
【００４９】
また、図５（ｄ）に示すセルアレイ領域１２０のセル領域において、第２の電極膜７間を第４の絶縁膜８で埋め込むことで図６（ｄ）において、セル領域の第５の絶縁膜９及び第６の絶縁膜１０を剥離し、金属サリサイド膜１１を第２の電極膜７(ワード線)のみに選択的に形成することが可能である。
【００５０】
更に図６（ａ），図７（ａ），図８（ａ）及び図９（ａ）に示すような低電圧回路領域１３のトランジスタに対して金属サリサイド膜１１を形成する構造以外にリソグラフィのパターニング次第では、セル領域の第２の電極膜（ワード線）７のみに金属サリサイド膜１１を形成し、第２の電極膜（ワード線）７の低抵抗化に特化する構造も実現できる。
【００５１】
以上の本発明の第１の実施の形態に係る不揮発性半導体記憶装置とその製造工程により、低電圧回路領域１３のトランジスタの高機能化と高電圧回路領域１４のトランジスタの高耐圧化、及び高集積化を同時に実現することが可能となる。
【００５２】
（第２の実施の形態）
―全体平面パターンブロック構成―
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図１に示すように、半導体チップ１５０上に配置されたセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０と、低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域１００とを備える。以下詳細配置構成は第１の実施の形態と同様であるため説明を省略する。
【００５３】
―素子構造―
ＳＴＩ等の素子分離領域３を形成する前にセルアレイ領域１２０及び周辺部の高電圧回路領域９０を形成し、周辺部の低電圧回路領域８０を後の製造工程で形成する、本発明の第２の実施の形態に係る不揮発性半導体記憶装置は、図１０乃至図１４に示すように製造される。
【００５４】
図１０乃至図１４において、（ａ）は低電圧回路領域８０における模式的素子断面構造図を表し、（ｂ）は高電圧回路領域９０における模式的素子断面構造図を表し、（ｃ）は対応するセルアレイ領域１２０における模式的素子断面構造図を表す。
【００５５】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ及び高電圧回路領域９０のトランジスタはいずれもスタックゲート構造を備えるが、低電圧回路領域８０のトランジスタは単一層のゲート構造を備える。
【００５６】
―メモリセル構造―
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、図１０（ｃ）〜図１４（ｃ）に示すように、浮遊電極となる第１の電極膜４と、層間絶縁膜となる第７の絶縁膜１２と、第１の制御ゲート電極となる第２の電極膜７とから構成されるスタックゲート型構造を基本構造としており、更に第２の電極膜７上に第１の金属サリサイド膜１１を電気的に接触させた構造を有する。各部の構造は第１の実施の形態におけるメモリセルトランジスタと同様であるため、説明は省略する。
【００５７】
―低電圧回路領域のトランジスタ構造―
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域８０におけるトランジスタ構造は、図１０（ａ）〜図１４（ａ）に示すように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第２のソース・ドレイン領域２０，２１、２２，２３及び第２のゲート領域７２，７１のいずれにも第３の金属サリサイド膜１１を電気的に接触した構造を備える。各部の構造は第１の実施の形態における低電圧回路領域のトランジスタ構造と同様であるため、説明は省略する。
【００５８】
―高電圧回路領域のトランジスタ構造―
高電圧回路領域９０は、図１０（ｂ）〜図１４（ｂ）に示すように、例えば、半導体基板１内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。
【００５９】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域９０におけるトランジスタ構造は、図１４（ｂ）に示すようなｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのゲート構造を有する。即ち、メモリセルトランジスタ構造と同様のスタックゲート型構造をゲート構造として備える。スタックゲート型構造としては、第１のゲート領域となる第１の電極膜４と、第１の電極膜４に対して接触する第２の制御ゲート電極となる第２の電極膜７４，７３からなる積層構造を備える。それぞれｎＭＯＳトランジスタ，ｐＭＯＳトランジスタのゲート電極を積層構造として実現するために、第１の電極膜４上に堆積した第７の絶縁膜１２に対する開口部分において、第１の電極膜４と電気的に接触する第２の電極膜７４，７３の構造を備えている。尚、第７の絶縁膜１２はゲート領域においてすべて剥離し、完全な積層構造としても良いことは勿論である。
【００６０】
図１４（ｂ）に示す構成は、図６（ｂ）の構造と同様に、第２の電極膜７４，７３のいずれにも第２の金属サリサイド膜１１を電気的に接触させず、電気的に第２の金属サリサイド膜１１から絶縁した構造を有する。或いは又、図７（ｂ）に示したように、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第２の電極膜７４，７３のいずれにも第２の金属サリサイド膜１１を電気的に接触させた構造としても良いことは勿論である。或いは又、図８（ｂ）に示したように、ｎＭＯＳトランジスタの第１のソース・ドレイン領域２４，２５、ｐＭＯＳトランジスタの第１のソース・ドレイン領域２６，２７の一部分に第２の金属サリサイド膜１１を電気的に接触させた構造としても良いことは勿論である。或いは又、図９（ｂ）に示したように、ｎＭＯＳトランジスタの第１のソース・ドレイン領域２４，２５、ｐＭＯＳトランジスタの第１のソース・ドレイン領域２６，２７及び第２の電極膜７４，７３のいずれにも第２の金属サリサイド膜１１を電気的に接触させた構造としても良いことは勿論である。
【００６１】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域９０のｎＭＯＳトランジスタの詳細構造は、図１４（ｂ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｐウェル領域１６と、ゲート絶縁膜となる第２の絶縁膜５と、第２の絶縁膜５上に配置された第１の電極膜４と、第１の電極膜４上に堆積された第７の絶縁膜１２と、第７の絶縁膜１２に開口した開口部を介して電気的に接触するｎ+ ポリシリコンゲート電極７４と、ｎ+ ソース・ドレイン領域２４，２５と、ｎ+ ソース・ドレイン領域２４，２５に隣接して配置され電界緩和層としての役割を担うｎ-層２８と、第１の電極膜４とｎ+ ポリシリコンゲート電極７４からなるスタックゲート型構造の側壁部等に配置される第４の絶縁膜８と、ｎ+ ソース・ドレイン領域２４，２５及びｎ+ ポリシリコンゲート電極７４上に堆積される第５の絶縁膜９及び第６の絶縁膜１０とを備える。尚、第５の絶縁膜９及び第６の絶縁膜１０は単一の絶縁膜として形成しても良いことは勿論である。或いは又、図７（ｂ）に示すように、ｎＭＯＳトランジスタのｎ+ ポリシリコンゲート電極７４上に金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図８（ｂ）に示すように、ｎＭＯＳトランジスタのｎ+ ソース・ドレイン領域２４，２５の一部分に金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図９（ｂ）に示すように、ｎＭＯＳトランジスタのｎ+ ソース・ドレイン領域２４，２５の一部分及びｎ+ ポリシリコンゲート電極７４のいずれにも金属サリサイド膜１１を電気的に接触させた構造としても良い。
【００６２】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域９０のｐＭＯＳトランジスタの詳細構造は、図１４（ｂ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｎウェル領域１８と、ゲート絶縁膜となる第２の絶縁膜５と、第２の絶縁膜５上に配置された第１の電極膜４と、第１の電極膜４上に堆積された第７の絶縁膜１２と、第７の絶縁膜１２に開口した開口部を介して電気的に接触するｐ+ ポリシリコンゲート電極７３と、ｐ+ ソース・ドレイン領域２６，２７と、ｐ+ ソース・ドレイン領域２６，２７に隣接して配置され電界緩和層としての役割を担うｐ-層２９と、第１の電極膜４とｐ+ ポリシリコンゲート電極７３からなるスタックゲート型構造の側壁部等に配置される第４の絶縁膜８と、ｐ+ ソース・ドレイン領域２６，２７及びｐ+ ポリシリコンゲート電極７３上に堆積される第５の絶縁膜９及び第６の絶縁膜１０とを備える。尚、第５の絶縁膜９及び第６の絶縁膜１０は単一の絶縁膜として形成しても良いことは勿論である。或いは又、図７（ｂ）に示すように、ｐＭＯＳトランジスタのｐ+ ポリシリコンゲート電極７３上に金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図８（ｂ）に示すように、ｐＭＯＳトランジスタのｐ+ ソース・ドレイン領域２６，２７の一部分に金属サリサイド膜１１を電気的に接触させた構造としても良い。或いは又、図９（ｂ）に示すように、ｐＭＯＳトランジスタのｐ+ ソース・ドレイン領域２６，２７及びｐ+ ポリシリコンゲート電極７３のいずれにも金属サリサイド膜１１を電気的に接触させた構造としても良い。
【００６３】
―製造方法―
図１０乃至図１４を用いて、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００６４】
（ａ）高電圧回路領域９０のトランジスタのゲート絶縁膜となる第２の絶縁膜５を形成し、セルアレイ領域１２０のメモリセルトランジスタのトンネル酸化膜である第１の絶縁膜２をセルアレイ領域１２０のメモリセルトランジスタに形成し、同時に低電圧回路領域８０のトランジスタに形成した構造を図１０（ａ）乃至図１０（ｃ）に示す。
【００６５】
（ｂ）次に、メモリセルトランジスタの浮遊ゲートとなる第１の電極膜４を堆積後、素子分離領域３を形成し、メモリセルトランジスタの層間絶縁膜となる第７の絶縁膜１２を堆積した後、図２及び図３と同様に、低電圧回路領域８０において、リソグラフィ技術とエッチング技術を用いて、第７の絶縁膜１２、第１の電極膜４及び第１の絶縁膜２を剥離した後、低電圧回路領域８０のトランジスタのゲート酸化膜となる第３の絶縁膜６を形成する(図１１（ａ）乃至図１１（ｃ）)。
【００６６】
（ｃ）次に、高電圧回路領域９０において、次の図１３に示す工程で形成されるメモリセルトランジスタの制御ゲート、及び周辺部の高電圧回路領域９０及び低電圧回路領域８０のトランジスタのゲート電極となる第２の電極膜７と第１の電極膜４を電気的に接続するため、高電圧回路領域９０のトランジスタのゲート領域の一部、或いは全面の第７の絶縁膜１２を剥離する(図１２（ａ）乃至図１２（ｃ）)。
【００６７】
（ｄ）次に第２の電極膜７を堆積後、図４と同様に第２の電極膜７を形成する(図１３（ａ）乃至図１３（ｃ）)。
【００６８】
（ｅ）その後は、図５乃至図９と同様に、選択的に金属サリサイド膜１１を形成する(図１４は、図６と同様の構造)。
【００６９】
また、この時の低電圧回路領域８０のトランジスタの第２の電極膜７１，７２は、拡散層と同様の不純物が打ち込まれ、ｐ型トランジスタはｐ+ポリシリコンゲート電極７１、ｎ型トランジスタはｎ+ ポリシリコンゲート電極７２となり、高電圧回路領域９０のトランジスタのゲート電極となるｐ+ポリシリコンゲート電極７３，ｎ+ ポリシリコンゲート電極７４は、浮遊ゲート電極材(Ｎ型)４と電気的に接続されるため、ｐ型トランジスタについては、ｐ型とｎ型不純物が混在するが、その後の熱工程により、十分に両不純物を拡散することで浮遊ゲート電極材４とｐ+ポリシリコンゲート電極７３との体積比により、ｐ型のゲートとなる。
【００７０】
ｎ型トランジスタについては、低電圧回路領域８０のトランジスタと同様に、ｎ型ゲートとなる。また、本発明の第１の実施の形態の図６（ｄ）において説明したように、セル領域の第２の電極膜７（ワード線）のみに金属サリサイド膜１１を形成することも可能である。
【００７１】
以上の本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程により、低電圧回路領域８０のトランジスタの高機能化と高電圧回路領域９０のトランジスタの高耐圧化、及び高集積化を同時に実現することが可能となる。
【００７２】
（第３の実施の形態）
―全体平面パターンブロック構成―
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は、例えば、図１に示すように、半導体チップ１５０上に配置されたセルアレイ領域１２０と、高電圧回路領域９０と、低電圧回路領域８０と、低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域１００とを備える。以下詳細配置構成は第１の実施の形態と同様であるため説明を省略する。
【００７３】
―素子構造―
ＳＴＩ等の素子分離領域３を形成する前にセルアレイ領域１２０及び周辺部の高電圧回路領域９０及び低電圧回路領域８０を形成する、本発明の第３の実施の形態に係る不揮発性半導体記憶装置は、図１５乃至図１７に示すように製造される。図１５乃至図１７において、（ａ）は低電圧回路領域８０における模式的素子断面構造図を表し、（ｂ）は高電圧回路領域９０における模式的素子断面構造図を表し、（ｃ）は対応するセルアレイ領域１２０における模式的素子断面構造図を表す。
【００７４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、メモリセルトランジスタ、高電圧回路領域９０のトランジスタ及び低電圧回路領域８０のトランジスタはいずれもスタックゲート構造を備える。
【００７５】
―メモリセル構造―
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、図１５（ａ）〜図１７（ｃ）に示すように、浮遊電極となる第１の電極膜４と、層間絶縁膜となる第７の絶縁膜１２と、第１の制御ゲート電極となる第２の電極膜７とから構成されるスタックゲート型構造を基本構造としており、更に第２の電極膜７上に第１の金属サリサイド膜１１を電気的に接触させた構造を備える。各部の構造は第１及び第２の実施の形態におけるメモリセルトランジスタと同様であるため、説明は省略する。
【００７６】
―低電圧回路領域のトランジスタ構造―
低電圧回路領域８０は、図１５（ａ）〜図１７（ａ）に示すように、例えば、半導体基板１内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。
【００７７】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域８０におけるトランジスタは、図１７（ａ）に示すようなｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのゲート構造を備える。即ち、メモリセルトランジスタ構造と同様のスタックゲート型構造をゲート構造として備える。スタックゲート型構造としては、第２のゲート領域となる第１の電極膜４と、第１の電極膜４に対して接触する第３の制御ゲート電極となる第２の電極膜７２，７１からなる積層構造を備える。それぞれｎＭＯＳトランジスタ，ｐＭＯＳトランジスタのゲート構造を積層構造として実現するために、第１の電極膜４上に堆積した第７の絶縁膜１２に対する開口部分において、第１の電極膜４と電気的に接触する第２の電極膜７２，７１の構造を備えている。尚、第７の絶縁膜１２はゲート領域においてすべて剥離し、完全な積層構造としても良いことは勿論である。
【００７８】
図１７（ａ）に示す構成は、図６（ａ）或いは図１４（ａ）に示した構造と同様に、ｎＭＯＳトランジスタ、ｐＭＯＳトランジスタの第２のソース・ドレイン領域２０，２１、２２，２３及び第２のゲート電極７２，７１のいずれにも第３の金属サリサイド膜１１を電気的に接触させた構造を有する。
【００７９】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域８０のｎＭＯＳトランジスタの詳細構造は、図１７（ａ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｐウェル領域１６と、ゲート絶縁膜となる第３の絶縁膜６と、第３の絶縁膜６上に配置された第１の電極膜４と、第１の電極膜４上に堆積された第７の絶縁膜１２と、第７の絶縁膜１２に開口した開口部を介して電気的に接触するｎ+ ポリシリコンゲート電極７２と、ｎ+ ソース・ドレイン領域２０，２１と、ｎ+ ソース・ドレイン領域２０，２１に隣接して配置され電界緩和層としての役割を担うｎ-層２８と、第１の電極膜４とｎ+ ポリシリコンゲート電極７２からなるスタックゲート型構造の側壁部等に配置される第４の絶縁膜８と、ｎ+ ソース・ドレイン領域２０，２１及びｎ+ ポリシリコンゲート電極７２上に電気的に接触して配置される金属サリサイド膜１１とを備える。
【００８０】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の低電圧回路領域８０のｐＭＯＳトランジスタの詳細構造は、図１７（ａ）に示すように、例えば、半導体基板１と、素子分離領域３と、半導体基板１内に形成されたｎウェル領域１８と、ゲート絶縁膜となる第３の絶縁膜６と、第３の絶縁膜６上に配置された第１の電極膜４と、第１の電極膜４上に堆積された第７の絶縁膜１２と、第７の絶縁膜１２に開口した開口部を介して電気的に接触するｐ+ ポリシリコンゲート電極７１と、ｐ+ ソース・ドレイン領域２２，２３と、ｐ+ ソース・ドレイン領域２２，２３に隣接して配置され電界緩和層としての役割を担うｐ-層２９と、第１の電極膜４とｐ+ ポリシリコンゲート電極７１からなるスタックゲート型構造の側壁部等に配置される第４の絶縁膜８と、ｐ+ ソース・ドレイン領域２２，２３及びｐ+ ポリシリコンゲート電極７１上に電気的に接触して配置される金属サリサイド膜１１とを備える。
【００８１】
―高電圧回路領域のトランジスタ構造―
高電圧回路領域９０は、図１５（ｂ）〜図１７（ｂ）に示すように、例えば、半導体基板１内に形成されたｐウェル領域１６及びｎウェル領域１８と、ｐウェル領域１６内に形成されたｎＭＯＳトランジスタと、ｎウェル領域１８内に形成されたｐＭＯＳトランジスタとを備える。
【００８２】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置の高電圧回路領域９０におけるトランジスタ構造は、図１７（ｂ）に示すようなｎＭＯＳトランジスタ、ｐＭＯＳトランジスタのゲート構造を有する。即ち、メモリセルトランジスタ構造と同様のスタックゲート型構造をゲート構造として備える。スタックゲート型構造としては、第１のゲート領域となる第１の電極膜４と、第１の電極膜４に対して接触する第２の制御ゲート電極となる第２の電極膜７４，７３からなる積層構造を備える。それぞれｎＭＯＳトランジスタ，ｐＭＯＳトランジスタのゲート構造を積層構造として実現するために、第１の電極膜４上に堆積した第７の絶縁膜１２に対する開口部分において、第１の電極膜４と電気的に接触する第２の電極膜７４，７３の構造を備えている。尚、第７の絶縁膜１２はゲート領域においてすべて剥離し、完全な積層構造としても良いことは勿論である。各部の構造は第２の実施の形態における高電圧回路領域のトランジスタ構造と同様であるため、説明は省略する。
【００８３】
―製造方法―
図１５乃至図１７を用いて、本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法を説明する。
【００８４】
（ａ）図１０及び図１１と同様に、高電圧回路領域９０のトランジスタのゲート酸化膜となる第２の絶縁膜５を形成し、メモリセルトランジスタのトンネル酸化膜である第１の絶縁膜２をセルアレイ領域１２０と低電圧回路領域８０に形成した後、メモリセルトランジスタの浮遊ゲートとなる第１の電極膜４を堆積し、素子分離領域３を形成し、メモリセルトランジスタの層間絶縁膜となる第７の絶縁膜１２を堆積した構造を図１５（ａ）乃至図１５（ｃ）に示す。
【００８５】
（ｂ）次に、図１２と同様に、高電圧回路領域９０のトランジスタに加え、低電圧回路領域８０のトランジスタのゲート領域の一部、或いは全面の第７の絶縁膜１２を剥離し、図１３と同様に、第２の電極膜７を形成する(図１６（ａ）乃至図１６（ｃ）)。
【００８６】
その後は、図５乃至図９或いは図１４と同様に、選択的に金属サリサイド膜１１を形成する(図１７は、図６及び図１４と同様の構造)。
【００８７】
また、この時の低電圧回路領域８０及び高電圧回路領域９０のトランジスタの第２の電極膜７は、拡散層と同様の不純物が打ち込まれ、ｐ型トランジスタはｐ+ポリシリコンゲート電極７１，７３、ｎ型トランジスタはｎ+ ポリシリコンゲート電極７２，７４となる。ｐ+ポリシリコンゲート電極７１，７３及びｎ+ ポリシリコンゲート電極７２，７４はいずれも浮遊ゲート電極材(ｎ型)４と電気的に接続される。
【００８８】
特に、低電圧回路領域８０のトランジスタのｐ+ポリシリコンゲート電極７１及び高電圧回路領域９０のトランジスタのｐ+ポリシリコンゲート電極７３は、浮遊ゲート電極材(ｎ型)４と電気的に接続されるため、ｐ型とｎ型不純物が混在するが、その後の熱工程により、十分に両不純物を拡散することで浮遊ゲート電極材４とｐ+ポリシリコンゲート電極７１及び７３との体積比により、ｐ型のゲートとなる。
【００８９】
ｎ型トランジスタについては、低電圧回路領域８０のトランジスタ及び高電圧回路領域９０のトランジスタともに、ｎ型ゲートとなるため、ｎ+ ポリシリコンゲート電極７２，７４が得られる。
【００９０】
また、本発明の第１の実施の形態の図６（ｄ）及び第２の実施の形態の図１４（ｃ）において説明したように、セル領域の第２の電極膜７（ワード線）のみに金属サリサイド膜１１を形成することも可能である。
【００９１】
以上の本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造工程により、低電圧回路領域８０のトランジスタの高機能化と高電圧回路領域９０のトランジスタの高耐圧化、及び高集積化を同時に実現することが可能となる。
【００９２】
（第４の実施の形態）
図１に示すその他の回路領域１００内に含まれる抵抗素子領域の模式的素子断面構造を、本発明の第４の実施の形態として図１８（ａ），図１９（ａ）及び図２０（ａ）に示す。又、図１に示すセルアレイ領域１２０、低電圧回路領域８０、高電圧回路領域９０及びその他の回路領域１００の配線領域の模式的素子断面構造を、本発明の第４の実施の形態として図１８（ｂ），図１９（ｂ）及び図２０（ｂ）に示す。本発明の第４の実施の形態に係る抵抗素子領域及び配線領域はいずれも素子分離領域３上に形成される。又、本発明の第１乃至第３の実施の形態に係る不揮発性半導体記憶装置の製造工程において、共通に製造することができる。
【００９３】
図１８（ａ）に示す抵抗素子領域、図１８（ｂ）に示す配線領域はいずれも共通に製造されており、第１の実施の形態における図４の工程或いは、第２の実施の形態における図１３の工程或いは、第３の実施の形態における図１６の工程に対応する。
【００９４】
同様に、図１９（ａ）に示す抵抗素子領域、図１９（ｂ）に示す配線領域はいずれも共通に製造されており、第１の実施の形態における図５の工程に対応する。
【００９５】
同様に、図２０（ａ）に示す抵抗素子領域、図２０（ｂ）に示す配線領域はいずれも共通に製造されており、第１の実施の形態における図６乃至図９の工程或いは、第２の実施の形態における図１４の工程或いは、第３の実施の形態における図１７の工程に対応する。
【００９６】
抵抗素子領域は、図１８（ａ）に示すように、半導体基板１内に形成された素子分離領域３上に第７の絶縁膜１２を介してパターン形成された第２の電極膜７６によって形成される。一方、配線領域は、図１８（ｂ）に示すように、半導体基板１内に形成された素子分離領域３上に第７の絶縁膜１２を介してパターン形成された第２の電極膜７５によって形成される。
【００９７】
―形成方法―
図１８乃至図２０を用いて、本発明の第４の実施の形態に係る不揮発性半導体記憶装置の第２の電極膜（制御ゲート電極材）７による抵抗素子領域及び配線領域の形成方法を説明する。
【００９８】
（ａ）抵抗素子領域において、素子分離領域３を形成後、第７の絶縁膜１２と第２の電極膜７を形成した後、図４,図１３,図１６と同工程にて、抵抗素子領域にある第２の電極膜７６を抵抗素子として所望の抵抗が得られる線幅に加工する(図１８（ａ）)。
【００９９】
同様に、配線領域において、素子分離領域３を形成後、第７の絶縁膜１２と第２の電極膜７を形成した後、図４,図１３,図１６と同工程にて、配線領域にある第２の電極膜７５を配線領域として所望の配線層が得られる線幅に加工する(図１８（ｂ）)。
【０１００】
抵抗素子としての抵抗値を制御する目的で、イオン注入を第２の電極膜７６に対し実施した後、線幅加工を行っても良い。
【０１０１】
（ｂ）次に、第１乃至第３の実施の形態に係る不揮発性半導体記憶装置における高電圧回路領域１４、９０と同様に、第４の絶縁膜８、第５の絶縁膜９及び第６の絶縁膜１０を用いて、金属サリサイド膜１１を抑制することで第２の電極膜７６を用いた高抵抗の抵抗素子領域を形成することが可能となり、抵抗素子領域の集積化が可能となる（図１９）。
【０１０２】
同時に、配線領域において、第１乃至第３の実施の形態に係る不揮発性半導体記憶装置における高電圧回路領域１４、９０と同様に、第４の絶縁膜８、第５の絶縁膜９を用いて、図１９（ｂ）に示すように、第２の電極膜７５を用いた低抵抗の配線領域を形成することが可能となり、配線領域の集積化が可能となる（図１９）。
【０１０３】
第２の電極膜７５に対しては、第１乃至第３の実施の形態に係る不揮発性半導体記憶装置における高電圧回路領域９０と同様に、ｐ+ポリシリコンゲート電極７３若しくはｎ+ポリシリコンゲート電極７４をそのまま利用することもでき、従って、同時に形成することができる。或いは又、別工程として、添加する不純物密度を更に上昇させても良い。
【０１０４】
（ｃ）次に、全面に第６の絶縁膜１０を堆積後、第２の電極膜７５上の第５の絶縁膜９及び第６の絶縁膜１０を剥離した後、金属サリサイド工程を経て、第２の電極膜７５に対して、金属サリサイド膜１１を電気的に接触させるように形成する（図２０）。ここで、金属サリサイドの形成は、第１乃至第３の実施の形態に係る不揮発性半導体記憶装置における低電圧回路領域８０、高電圧回路領域９０或いはセルアレイ領域１２０において実施する金属サリサイド膜１１の形成工程と同時に形成することができる。
【０１０５】
以上の本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造工程により、低電圧回路領域８０のトランジスタの高機能化と高電圧回路領域９０のトランジスタの高耐圧化、及び高集積化を同時に実現すると共に、配線領域及び抵抗素子領域においても同時工程にて高集積化、高機能化を実現することが可能となる。
【０１０６】
（その他の実施の形態）
上記のように、本発明は第１乃至第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【０１０７】
第１乃至第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、第１乃至第４の実施の形態に係る不揮発性半導体記憶装置としての具体的な回路構成としては、ＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型等を適用することができる。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
【０１０８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０９】
【図１】本発明の第１乃至第４の実施の形態に係る不揮発性半導体記憶装置の模式的全体平面パターンブロック構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図５】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図６】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応する模式的平面パターン構成図、（ｄ）対応するセルアレイ領域における模式的素子断面構造図。
【図１０】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１２】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１４】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１５】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１６】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１７】本発明の第３の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）低電圧回路領域の模式的素子断面構造図、（ｂ）高電圧回路領域の模式的素子断面構造図、（ｃ）対応するセルアレイ領域における模式的素子断面構造図。
【図１８】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）抵抗素子領域の模式的素子断面構造図、（ｂ）配線領域の模式的素子断面構造図。
【図１９】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）抵抗素子領域の模式的素子断面構造図、（ｂ）配線領域の模式的素子断面構造図。
【図２０】本発明の第４の実施の形態に係る不揮発性半導体記憶装置の製造方法の一工程を説明する図であって、（ａ）抵抗素子領域の模式的素子断面構造図、（ｂ）配線領域の模式的素子断面構造図。
【符号の説明】
【０１１０】
１…半導体基板
２…第１の絶縁膜
３…素子分離領域
４…第１の電極膜(浮遊ゲート電極材)
５…第２の絶縁膜
６…第３の絶縁膜
７…第２の電極膜(制御ゲート電極材)
８…第４の絶縁膜
９…第５の絶縁膜
１０…第６の絶縁膜
１１…金属サリサイド膜
１２…第７の絶縁膜
１３，８０…低電圧回路領域
１４，９０…高電圧回路領域
１６,１７…ｐウェル領域
１８,１９…ｎウェル領域
２０，２１，２４，２５…ｎ+ソース・ドレイン領域
２２，２３，２６，２７…ｐ+ソース・ドレイン領域
２８…ｎ-領域
２９…ｐ-領域
３０，５０…ｎＭＯＳ形成領域
４０，６０…ｐＭＯＳ形成領域
７１，７３…第２の電極膜（ｐ+ポリシリコンゲート電極）
７２，７４…第２の電極膜（ｎ+ポリシリコンゲート電極）
７５…第２の電極膜（配線用電極膜）
７６…第２の電極膜（抵抗用電極膜）
１００…その他の回路領域
１２０…セルアレイ領域
１５０…半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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