(57)【要約】【課題】酸化タンタル等の高誘電率絶縁膜を用いたＭＩＭキャパシタにおいてリーク電流増大や絶縁破壊耐圧の低下を抑制しようとすると、ＭＩＭキャパシタを構成している下層金属配線において、隣接配線間のリーク電流が増大したり、配線寄生容量が増大したりしてしまうという問題がある。【解決手段】上部電極２０４、容量膜４０１、下部電極７００から構成されるＭＩＭキャパシタにおいて、下部電極上に開口部を有する絶縁膜を形成し、前記開口部を介して下部電極と接するように容量膜を形成し、容量膜上に上部電極を形成し、前記開口部を完全に包含するように上部電極と容量膜を残し、その後、前記上部電極と容量膜の幅と同じか、もしくは、広い幅で前記絶縁膜、及び、前記下部電極を残すことにより、ＭＩＭキャパシタ端部で上部電極と下部電極の間に前記絶縁膜と前記容量膜とが形成されることにより達成される。【選択図】図１
2005311299.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１電極と、
前記第１電極の上面周辺部近傍に設けられ、中心部近傍に開口部を有する中間絶縁膜と、
前記中間絶縁膜上および前記開口部に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第２電極とを備え、
前記容量絶縁膜の端部および前記第２電極の端部は、前記中間絶縁膜の端部を越えない位置に設けられていることを特徴とする半導体装置。
【請求項２】
前記中間絶縁膜の厚さは、前記開口部のいずれの幅よりも小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に設けられた導体配線と、
前記導体配線上に形成された貫通孔を有する層間絶縁膜と、
前記貫通孔に埋め込まれた導電性プラグを介して接するように前記層間絶縁膜上に形成された第１電極と、
前記第１電極の上面周辺部近傍を覆うように設けられ、中心部近傍に開口部を有する中間絶縁膜と、
前記中間絶縁膜および前記開口部を被覆するように形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第２電極とを備え、
前記開口部の幅は前記第１電極の幅よりも狭く、前記中間絶縁膜の幅は、前記第１電極の幅よりも大きく、前記第２電極及び前記容量絶縁膜の幅は、前記開口部の幅よりも大きく、前記中間絶縁膜の幅以下であることを特徴とする半導体装置。
【請求項４】
半導体基板上に形成された第１電極と、
前記第１電極の上面周辺部近傍に設けられ、中心部近傍に開口部を有する中間絶縁膜と、
前記中間絶縁膜上および前記開口部に形成された容量絶縁膜と、
前記容量絶縁膜上に形成された第２電極と、
前記第２電極および前記中間絶縁膜を覆うように堆積された層間絶縁膜とを備え、
前記第１及び第２電極に狭持された前記容量絶縁膜からなる容量素子と、
前記第２電極を抵抗部とし、前記層間絶縁膜に形成された貫通孔に埋め込まれた導電プラグ層にその両端子が接続されてなる抵抗素子とを有することを特徴とする半導体装置。
【請求項５】
前記中間絶縁膜の厚みは、１０ｎｍより厚く、３００ｎｍより薄いことを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項６】
前記中間絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミおよび炭素含有酸化シリコンから選ばれる絶縁膜を主たる成分とすることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項７】
前記中間絶縁膜は、エッチング選択比の異なる少なくとも２種類の絶縁膜からなる積層構造であることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項８】
前記容量絶縁膜は、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミ、ＰＺＴ、ＳＴＯおよびＢＳＴから選ばれる絶縁膜を主たる成分とすることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項９】
前記第１電極及び前記第２電極は、チタン、タンタル、タングステン、モリブデン、及びその窒化物、または、アルミ及びその合金から選ばれる金属を主たる成分とすることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項１０】
半導体基板上に第１導体膜を形成する工程と、
前記第１導体膜上に中間絶縁膜を形成する工程と、
前記中間絶縁膜の所望の領域を前記第１導体膜が露出するように除去して開口部を設ける工程と、
前記開口部および前記中間絶縁膜上に容量絶縁膜を形成し、前記容量絶縁膜上に第２導体膜を形成する工程と、
前記第２導体膜上に無機膜を堆積する工程と、
前記開口部を含む領域上に前記無機膜よりなる第１の加工マスクを形成し、前記第１の加工マスクを用いて、前記第２導体膜および前記容量絶縁膜をパターニングする工程と、
前記第１の加工マスクとは異なる形状を有し感光性膜よりなる第２の加工マスクを形成し、前記第１の加工マスクで加工された前記第２導体膜及び前記容量絶縁膜と前記第２の加工マスクで被覆された領域とをエッチングの保護マスクとして、前記中間絶縁膜および前記第１導体膜をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１１】
半導体基板上に導体配線膜を形成する工程と、
前記導体配線膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜の所望の領域を前記導体配線膜が露出するように除去して貫通孔を設ける工程と、
前記導体配線膜に電気的に接続される導電性プラグを前記貫通孔に埋め込む工程と、
前記導電性プラグの一端が接するように第１導体膜を形成する工程と、
前記貫通孔を被覆するように形成された前記第１導体膜を被覆するように中間絶縁膜を形成する工程と、
前記第１導体膜の一部が露出するように、前記中間絶縁膜に開口部を形成する工程と、
前記開口部を被覆するように容量絶縁膜を形成し、前記容量絶縁膜上に第２導体膜を形成する工程と、
前記開口部を含むように前記第２導体膜上に形成した加工マスクをエッチングの保護マスクとして、前記第２導体膜および前記容量絶縁膜をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１２】
半導体基板上に第１導体膜を形成する工程と、
前記第１導体膜上に中間絶縁膜を形成する工程と、
前記中間絶縁膜の所望の領域を前記第１導体膜が露出するように除去して開口部を設ける工程と、
前記開口部および前記中間絶縁膜上に容量絶縁膜を形成し、前記容量絶縁膜上に第２導体膜を形成する工程と、
前記開口部を含む領域上の前記第２導体膜上に感光性膜よりなる第１の加工マスクを形成し、前記第１の加工マスクを用いて、前記第２導体膜および前記容量絶縁膜をパターニングする工程と、
前記第１の加工マスクとは異なる形状を有し感光性膜よりなる第２の加工マスクを形成し、前記第１の加工マスクで加工された前記第２導体膜及び前記容量絶縁膜と前記第２の加工マスクで被覆された領域とをエッチングの保護マスクとして、前記中間絶縁膜および前記第１導体膜をエッチングする工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１３】
前記中間絶縁膜の厚みは、１０ｎｍより厚く、３００ｎｍより薄いことを特徴とする請求項１０乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１４】
前記中間絶縁膜は、酸化シリコン、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、炭素含有酸化シリコンから選ばれる絶縁膜を主たる成分とすることを特徴とする請求項１０乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１５】
前記中間絶縁膜は、エッチング選択比の異なる２種類以上の絶縁膜の積層構造であることを特徴とする請求項１０乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１６】
前記容量絶縁膜は、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミ、ＰＺＴ、ＳＴＯ、ＢＳＴから選ばれる絶縁膜を主たる成分とすることを特徴とする請求項１０乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１７】
前記第１導体膜及び前記第２導体膜は、チタン、タンタル、タングステン、モリブデン、及びその窒化物、または、アルミ及びその合金、から選ばれる金属を主たる成分とすることを特徴とする請求項１０乃至１２のいずれか一に記載の半導体装置の製造方法。
【請求項１８】
前記導体配線膜は、タングステン、チタン、モリブデン、及びその窒化物、または、アルミ及びその合金から選ばれる金属を主たる成分とすることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１９】
前記導体配線膜は、アルミ及びその合金を主たる成分とし、その上面と下面、もしくはそのいずれかを、タングステン、チタン、モリブデン、及びその窒化物、から選ばれる金属を主たる成分とする層で被覆されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項２０】
前記導体配線膜は、タングステン、チタン、モリブデン、及びその窒化物、または、アルミまたは銅及びそれらの合金から選ばれる金属を主たる成分とすることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項２１】
前記導体配線膜は、アルミまたは銅及びそれらの合金から選ばれる金属を主たる成分とし、その表面の少なくとも１面が、タングステン、チタン、モリブデン、及びその窒化物の層で被覆されていることを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高信頼度かつ高性能な容量素子を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
アナログ信号を取り扱うＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）においては、容量素子、抵抗素子、インダクタ素子等の受動素子が集積回路の重要な構成要素となる。従来、これら受動素子はＩＣチップの中に作りこむのが困難であったため、実装基板上に外付け部品として搭載されてきた。しかしながら、近年、システムの高速化、省スペース化へのニーズが強いため、これら受動素子をＩＣチップ内部へ取り込む試みが盛んになされている。
【０００３】
ＩＣチップ内で容量素子を形成する手法として最も一般的なのが、絶縁膜の上下を多結晶シリコンで挟んだ構造を持つ容量素子である。このタイプの容量素子はその構造からＰＩＰキャパシタ（ＰＩＰ：Ｐｏｌｙｓｉｌｉｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｐｏｌｙｓｉｌｉｃｏｎ）と呼ばれる。電極材料に多結晶シリコンを用いるために抵抗が高いこと、また、多結晶シリコンの成膜温度が配線工程の上限温度を超えているため、シリコン基板の近くに形成せざるを得ず、そのため寄生容量が増大すること、などの課題がある。このような課題を解決する方法として、絶縁膜の上下を金属電極で挟んだＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタが注目されている。
【０００４】
ＭＩＭキャパシタが有する特徴と課題を図２と図３に示した従来例の工程図を用いながら説明する。
図２（ａ）に示すように、半導体素子が形成された基体１００上に、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を順次形成した後、リソグラフィー法を用いて所望の領域に第一の加工レジスト６００を形成し、この第一の加工レジスト６００をマスクにドライエッチングを行い、膜厚５０ｎｍの窒化チタンからなる第一のバリアメタル層２０５、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム層２０６、膜厚５０ｎｍの窒化チタンからなる第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した。
【０００５】
次に、図２（ｂ）に示すように、第一の金属配線７００を被覆するようにプラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦度を上げた後、リソグラフィー法とドライエッチング法を用いて、第一の金属配線７００が露出するように第一の層間絶縁層に形成された開口部５０１を設けた。この開口部を設けた領域がＭＩＭキャパシタとなる領域である。次に、テトラエトキシシランを原料とするプラズマＣＶＤ法を用いて膜厚５０ｎｍの酸化シリコン膜からなる容量膜４００を、第一の層間絶縁層に形成された開口部５０１内部に露出した第一の金属配線７００を被覆するように形成した。次に、ＭＩＭキャパシタ以外の領域の第一の金属配線に電気的接続を行うための接続孔を形成するために、容量膜４００上に所望の領域に開口部を持つ第二の加工レジスト６０１を形成し、この第二の加工レジスト６０１を加工マスクにドライエッチングを行い、第二の開口部５０２を形成した。
【０００６】
次に、図３（ａ）に示すように、第一の層間絶縁層３０４に形成された開口部を充填するように、スパッタ法とＣＶＤ法を用いてタングステン膜を形成し、化学的機械研磨を用いて開口部以外の領域のタングステン膜を除去し、第一の導電性プラグ２５０と第二の導電性プラグ２５１を形成した。図３（ｂ）に示すように、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を順次形成した後、リソグラフィー法とドライエッチング法を用いて、所望の領域に膜厚５０ｎｍの窒化チタンからなる第三のバリアメタル層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタンからなる第四のバリアメタル層２１０によって構成される第二の金属配線７０１を形成した。以上の工程により、第一の金属配線７００、容量膜４００、第一の導電性プラグ２５０および第二の金属配線７０１から構成されるＭＩＭキャパシタを形成することが可能となる。以下では、上記の工程に準じて形成されたＭＩＭキャパシタを従来例１と呼ぶことにする。
【０００７】
従来例１にもとづくＭＩＭキャパシタは、電極の形成温度が４５０℃以下であるため配線工程で形成可能であり、また、電極として電気抵抗の低い金属材料を用いることが可能となるので、ＰＩＰキャパシタが持つ課題を解決することが可能となる。
しかしながら、このように構成されたＭＩＭキャパシタには性能が高めにくいという欠点がある。上記手法では、下部電極となる下層に位置する配線へ接続孔を形成した後、ＣＶＤ法を用いて容量膜を形成している。配線工程の上限温度（４５０℃）以下でＣＶＤ法により形成可能な材料は、一般的には酸化シリコン膜と窒化シリコン膜であり、それぞれの比誘電率は約４、および、７である。配線高さと同程度以上の深さを持つ接続孔に欠陥なく形成可能な下限の膜厚は５０ｎｍ程度であるので、容量密度の上限は、酸化シリコンの場合は１平方マイクロメータあたり０．７ｆＦ、窒化シリコンの場合は、１平方マイクロメータあたり１．２ｆＦとなり、ＩＣチップに占めるＭＩＭ素子の面積を削減することが困難であり、ＩＣチップ面積が増加するという問題がある。
【０００８】
この課題を解決するための方法として、酸化シリコンや窒化シリコンよりも比誘電率が高い材料（高誘電率材料）を用いる方法が検討されている。一般的には、比誘電率２０以上の材料として、酸化タンタル、酸化ハフニウム、酸化チタンなどが検討されている。このような高誘電率材料を用いたＭＩＭキャパシタ形成工程の従来例を、図４を用いて説明する。
図４（ａ）に示すように、半導体素子が形成された基体１００上に、膜厚５０ｎｍの窒化チタン膜からなる第一のバリア膜２００、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム膜２０１、膜厚５０ｎｍの窒化チタン膜からなる第二のバリアメタル膜２０２、反応性スパッタ法を用いて膜厚５０ｎｍの酸化タンタル膜からなる容量膜４００、膜厚５０ｎｍの窒化チタンからなる上部電極２０３、を順次形成した後、リソグラフィー法を用いて所望の領域に第一の加工レジスト６００を形成した。
【０００９】
次に、第一の加工レジスト６００をマスクとして、上部電極２０３と容量膜４００を加工した後、リソグラフィー法を用いて第二の加工レジスト６０１を形成し、ドライエッチ法により第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した（図４（ｂ））。
次に、図４（ｃ）に示すように、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４もしくは第一の金属配線７００が露出するように開口部を設け、この開口部に対し、加工された上部電極２０４と接続したタングステンからなる第一の導電性プラグ２５０、第一の金属配線７００と接続したタングステンからなる第二の導電性プラグ２５１とを形成した。最後に、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて所望の領域に膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。以上の工程により、第一の金属配線７００、加工された容量膜４０１、加工された上部電極２０４、第一の導電性プラグ２５０および第二の金属配線７０１から構成されるＭＩＭキャパシタを形成することが可能となる。以下では、上記の工程に準じて形成されたＭＩＭキャパシタを従来例２と呼ぶことにする。
【００１０】
従来例２に基づくＭＩＭキャパシタは、膜厚５０ｎｍの酸化タンタル（比誘電率２４）を用いることができるので、１平方マイクロメータあたり４ｆＦの容量密度が実現可能となり、ＩＣチップにおけるキャパシタの面積を削減することが可能となる。しかしながらこのようにして形成したＭＩＭキャパシタには絶縁破壊電圧が低い、リーク電流が多いという欠点がある。上記の手法では、ＭＩＭキャパシタの端部において加工された上部電極２０４と加工された容量膜４０１の端部が一致しており、かつ、その端部の直下に下部電極である第一の金属配線７００が位置する構成をとっている。容量膜の端部は欠陥が多いため、容量膜の端部が上部電極および下部電極に直接接する構造ではリーク電流が増大したり、絶縁破壊電圧が低下したりするおそれがある。一方、図４（ａ）に示した工程図において、第一の加工レジスト６００を用いて上部電極２０３と容量膜４００を加工後、再度リソグラフィー、ドライエッチを行うことで加工された容量膜４０１の端部と加工された上部電極２０４の端部をずらして形成することが可能となる。このようにすれば、ＭＩＭキャパシタの端部において加工された上部電極２０４と加工された容量膜４０１の端部が一致することを防ぐことが可能となるが、容量膜４００上で上部電極２０３のドライエッチを行うため、容量膜４００における加工された上部電極２０４端部直下領域にプラズマダメージや局所的な膜減りが生じ、絶縁破壊耐圧が低下する欠点がある。
【００１１】
この課題を解決するための方法として、ＭＩＭキャパシタの上部電極の端部直下に容量膜と第二の絶縁層を挟む構造が提案されている。このようにすれば、ＭＩＭキャパシタの端部におけるリーク電流増大や絶縁破壊耐圧の低下を最小限に抑制することが可能となる。このようなＭＩＭキャパシタ形成工程の従来例を、図５と図６を用いて説明する。
図５（ａ）に示すように、半導体素子が形成された基体１００上に、膜厚５０ｎｍの窒化チタンからなる第一のバリアメタル層２０５、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム層２０６、膜厚５０ｎｍの窒化チタンからなる第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した後、プラズマＣＶＤ法を用いて、膜厚１００ｎｍの酸化シリコンからなる第一の中間層３００を全面に成膜した。
【００１２】
次に、図５（ｂ）に示すように、リソグラフィー法とドライエッチング法を用いて、第一の金属配線７００表面が露出するように第一の中間層３００に開口部を形成した後、この開口部を被覆するように反応性スパッタ法で膜厚５０ｎｍの酸化タンタルからなる容量膜４００、反応性スパッタ法により膜厚５０ｎｍの窒化チタン膜からなる上部電極２０３を順次成膜した。その後、リソグラフィー法を用いて、所望の領域に第一の加工レジスト６００を形成した。
次に、図６（ｃ）に示すように、第一の加工レジスト６００をマスクにドライエッチを行い、加工された容量膜４０１、加工された上部電極２０４を形成した。この際、第一の金属配線７００の側壁部分には上部電極２０３と容量膜４００からなるエッチング残り８００が存在していた。
【００１３】
次に、図６（ａ）に示すように、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４もしくは第一の金属配線７００が露出するように開口部を設け、この開口部に対し、加工された上部電極２０４と接続したタングステンからなる第一の導電性プラグ２５０、第一の金属配線７００と接続したタングステンからなる第二の導電性プラグ２５１とを形成した。最後に、図６（ｂ）に示すように、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて所望の領域に膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。以上の工程により、第一の金属配線７００、加工された容量膜４０１、加工された上部電極２０４、第一の導電性プラグ２５０および第二の金属配線７０１から構成されるＭＩＭキャパシタを形成することが可能となる。以下では、上記の工程に準じて形成されたＭＩＭキャパシタを従来例３と呼ぶことにする。
【００１４】
従来例３に基づくＭＩＭキャパシタは、ＭＩＭキャパシタの端部において加工された上部電極２０４と加工された容量膜４０１の端部が一致しているものの、その端部の直下には他の絶縁膜である第一の中間層３００が形成されてあるためにＭＩＭキャパシタ端部におけるリーク電流の増大や絶縁破壊耐圧の低下を抑制することが可能となる。しかしながら、このようにして形成したＭＩＭキャパシタには大きく分けて２つの欠点がある。１つは、図６（ｂ）に示したように、隣接する第一の金属配線７００の間に、エッチング残り８００として高誘電率の酸化タンタルや導電材料である窒化チタンが残りやすいため、隣接する第一の金属配線７００の寄生容量が増大したり、配線間のリーク電流が増大したりする懸念がある。もう1つの欠点は特に狭配線ピッチの領域で問題となる。その問題とは、図６（ｃ）に示したように、第一の金属配線７００の配線間隔が狭い場合には、隣接する配線間のほとんどの体積を第一の中間層３００で占有することに起因して生じる。近年のＩＣでは動作速度の向上等の要求から配線間容量を可能な限り小さくすることが求められている。そのためにＬｏｗ−ｋ材料とよばれる比誘電率の小さな（約３．５以下）の絶縁膜を配線の周囲の絶縁膜に用いることが多い。しかしながら、従来例３に基づけば、図６（ｃ）に示したように、隣接する配線の間が比誘電率の高い（約４）第一の中間層に占められてしまうため、Ｌｏｗ−ｋ材料の入り込む余地が少なく、配線の寄生容量低減の大きな妨げとなる。
【００１５】
【特許文献１】特開２００１−３２００２６号公報
【特許文献２】特開２００３−１８８２６４号公報
【特許文献３】特開２００３−２８２７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
発明が解決しようとする問題は、ＭＩＭキャパシタの容量密度を高めることが可能な、酸化タンタル等の高誘電率絶縁膜を容量膜に用いたＭＩＭキャパシタにおいてリーク電流増大や絶縁破壊耐圧の低下を抑制するためには、ＭＩＭキャパシタの下部電極の一部を構成している下層金属配線において、隣接配線間のリーク電流が増大したり、配線寄生容量が増大したりしてしまうという点である。
【課題を解決するための手段】
【００１７】
上記課題は、上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタにおいて、下部電極上に開口部を有する絶縁膜を形成し、前記開口部を介して下部電極と接するように容量膜を形成し、容量膜上に上部電極を形成し、前記開口部を完全に包含するように上部電極と容量膜を残し、その後、前記上部電極と容量膜の幅と同じか、もしくは、広い幅で前記絶縁膜、及び、前記下部電極を残すことにより、ＭＩＭキャパシタ端部で上部電極と下部電極の間に前記絶縁膜と前記容量膜とが形成されることにより達成される。
【００１８】
上記課題は、上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタにおいて、加工された下層配線上に開口された接続孔を包含するように下部電極を形成、加工し、前記下部電極表面が露出するように、前記下部電極より幅の狭い開口部を有する絶縁膜を形成し、前記開口部を介して前記下部電極と接するように容量膜を形成し、前記容量膜上に上部電極を形成し、前記開口部を完全に包含する形で加工を行い上部電極と容量膜を残すことにより、ＭＩＭキャパシタ端部で上部電極と下部電極の間に前記絶縁膜と前記容量膜とが形成されることにより達成される。
【発明の効果】
【００１９】
本発明に基づけば、ＭＩＭキャパシタの容量密度を高めながらも、リーク電流増大や絶縁破壊耐圧の低下といった課題を最小限度に抑制しつつ、ＭＩＭキャパシタに隣接して形成された金属配線において、隣接配線間のリーク電流の低減、配線寄生容量の削減が可能となり、高性能かつ高信頼度なＭＩＭキャパシタを有する半導体装置を得ることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を用いて本発明の実施例について説明する。なお、各図面は模式的に描いており、説明に不用な箇所は省略している。
【実施例１】
【００２１】
図７および図８は本発明の実施例１に基づく半導体装置の製造工程を示す断面図である。以下順を追って説明する。半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜からなる第一のバリア膜２００、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム膜２０１、膜厚５０ｎｍの窒化チタン膜からなる第二のバリアメタル膜２０２を形成した後、プラズマＣＶＤ法を用い、膜厚１００ｎｍの酸化シリコンからなる第一の中間層３００を形成し、リソグラフィー法とドライエッチ法を用いて第一の中間層３００の所望の領域に第一の開口部５００を形成した。次に、第一の開口部５００を被覆するように反応性スパッタ法を用い、膜厚５０ｎｍの酸化タンタル膜からなる容量膜４００、スパッタ法を用い、膜厚５０ｎｍの窒化チタンからなる上部電極２０３、プラズマＣＶＤ法を用い、膜厚１００ｎｍの酸化シリコンからなるハードマスク３０１を形成した（図７（ａ））。
【００２２】
次に、図７（ｂ）に示すように、リソグラフィー法を用いてＭＩＭキャパシタを形成したい領域を保護するように第一の加工レジスト６００を形成し、この第一の加工レジスト６００をエッチングマスクに、フッ素系ハロゲンガスを用いたドライエッチにより、加工されたハードマスク３０２、加工された上部電極２０４、加工された容量膜４０１を形成した。その後アッシャにより残った第一の加工レジスト６００を除去した（図７（ｃ））。この工程におけるドライエッチは、微細パターンの加工を伴わないため、容易にエッチングの終点判定が可能となる。また、万一、被加工物である容量膜４００が部分的に残ったとしても、その後の工程において大きな問題となることはない。
【００２３】
次に、加工されたハードマスク３０２で被覆された領域以外において、金属配線を形成したい領域に対しリソグラフィー法を用いて、第二の加工レジスト６０１を形成し、この第二の加工レジスト６０１をエッチングマスクとして第一の中間層３００をドライエッチした（図８（ａ））。引き続いて、メタルのエッチング装置を用いて、加工されたハードマスク３０２と第二の加工レジスト及びその直下にある加工された第一の中間層３０３をエッチングマスクとして塩素系のガスを用いたドライエッチングを行い、第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成し、第二の加工レジストをアッシャにより除去した（図８（ｂ））。この工程において、寸法シフトの少ないハードマスクを加工マスクに用いているため、寸法制御性良く第一の金属配線７００を加工することが可能となる。
【００２４】
次に、図８（ｃ）に示すように、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４もしくは第一の金属配線７００が露出するように開口部を設け、この開口部に対し、上部電極２０４と接続したタングステンからなる第一の導電性プラグ２５０、第一の金属配線７００と接続したタングステンからなる第二の導電性プラグ２５１とを形成した。
【００２５】
最後に、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて所望の領域に膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。以上の工程により、図１に示したような、第一の金属配線７００、加工された容量膜４０１、上部電極２０４、第一の導電性プラグ２５０および第二の金属配線７０１から構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。
【００２６】
上記の工程で形成したＭＩＭキャパシタの平面レイアウト図を図９に示す。図１、図８、図９に示した断面図は図９中のＡ−Ａ'間の断面である。図９におけるＢ−Ｂ'方向の断面図を図１０に示した。図９に示したレイアウト図において、第一の中間層に設けられた開口部７５５がＭＩＭキャパシタとして機能する領域である。ＭＩＭキャパシタ端部、すなわち、領域７５５の周縁部において、領域７５４であらわされる上部電極の直下には、膜厚１００ｎｍの酸化シリコンからなる第一の中間層３０３が形成されている。
この実施例１で示した構造のほかに、第一の中間層３００の膜厚を０、１０、５０、２００、３００ｎｍと変えて作成した構造もそれぞれ準備した。なお、ここで第一の中間層の厚みを０ｎｍとした構造は、従来例２と本質的に同じ構造である。
【００２７】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた。その結果、第一の中間層の厚みにかかわらず、容量密度４ｆＦ／μｍ２が得られた。一方、ＭＩＭキャパシタを流れるリーク電流密度の電圧依存性を評価したところ、絶縁破壊耐圧の規格値（１０Ｖの電圧でリーク電流密度が１平方センチメータあたり１μＡ以下）を満たしたのは、第一の中間層３００の膜厚が５０ｎｍから２００ｎｍの間の構造を有するものであった。絶縁破壊耐圧が規格を満たさない理由を詳しく調べたところ、第一の中間層の膜厚が０ｎｍと１０ｎｍのものでは、ＭＩＭキャパシタの端部において容量膜４０１の端部において下部電極７００と上部電極２０４が容量膜４０１を挟んで直接対向している場合があることがわかった。このため、このＭＩＭ端部でのリーク電流の増大によって絶縁破壊耐圧が低下した可能性が考えられる。一方、第一の中間層の膜厚が３００ｎｍの場合には、第一の中間層の設けた開口部の端部付近で、容量膜４００が局所的に薄くなっているのが観察された。これは、第一の中間層の膜厚が厚くなりすぎたために開口部端部での酸化タンタル膜のカバレジ不足が顕在化した可能性が考えられる。すなわち、第一の中間層が薄すぎると（たとえば１０ｎｍ以下）、ＭＩＭキャパシタ端部におけるリーク電流増大を抑制する効果が失われ、一方、第一の中間層を厚くしすぎると（たとえば３００ｎｍ以上）、開口部端部におけるスパッタカバレジが低下して、絶縁破壊耐圧が低下することがわかった。
次に、実施例１で示した構造のほかに、第一の層間絶縁膜としてプラズマＣＶＤ法を用いて形成したＳｉＯＣ膜を用いた構造も準備した。このＳｉＯＣ膜の比誘電率は２．９である。さらに比較のために、従来例３に示した工程図にもとづく構造も準備した。
【００２８】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた。その結果、第一の層間絶縁膜の種類によらず容量密度４ｆＦ／μｍ２の性能と前記の規格値を満たす絶縁破壊耐圧が得られた。一方、第一の金属配線の寄生容量及び隣接する第一の金属配線間のリーク電流密度には差が生じた。図１１に示したように、第一の層間絶縁膜にＳｉＯＣ膜を用い、本実施例に基づき形成したＭＩＭキャパシタでは隣接する配線間の寄生容量は対向長１ｃｍあたり１．３６ｐＦとなるのに対し、従来例３にもとづいて形成した場合には１．５６ｐＦとなり、寄生容量が１５％程度大きくなってしまい、回路動作の高速化、消費電力低減の妨げになる。一方、第一の層間絶縁膜に酸化シリコンを用いた場合には、実施例１と従来例３では寄生容量に大きな差は見られなかった。しかしながら、隣接する第一の金属配線７００で形成した同層間櫛形キャパシタ構造で隣接配線間のショート歩留まりを評価したところ、従来例３に基づいて形成した場合には、ショート歩留まりが低下する傾向が得られた。
【００２９】
つまり、本発明の実施例に従い、下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層、下部電極を加工することにより、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタと、このＭＩＭキャパシタの下部電極に相当する配線層の寄生容量低減や配線間ショート歩留まりの向上が同時に可能となる半導体装置が形成可能となる。
【００３０】
本実施例では、容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として
単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。
【００３１】
また本実施例では、第一の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、第一の中間層の上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、第一の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。窒化シリコンや酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。
【００３２】
また本実施例では、上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。上部電極が薄すぎる場合には接続孔を開口した場合に上部電極を突き破り、下に位置する容量膜に損傷を与える恐れがある。一方、膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、上部電極の材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。さらに、第一および第二の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【００３３】
また本実施例では、図９のレイアウト図面に示したように、上部電極と上層配線は、開口部内に位置する１つの接続孔７５６で接続している。しかしながら、接続孔の位置、数、大きさはこの例に限定されることはない。接続孔の大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。接続孔の埋め込みをアルミ合金で行う場合には、このサイズ制限は緩和されるものの、別途、層間絶縁膜平坦化やメタル平坦化など工程数が増える原因となる。また本実施例では、接続孔位置が開口部の内側にある。この構成では上部電極にともなう寄生抵抗は最小限度に抑えられるものの、接続孔開口時のオーバーエッチ量が多すぎる場合には、容量膜に損傷が入る恐れがある。一方、接続孔を開口部の外側、つまり、図９において領域７５４内部で、かつ、領域７５５外部である領域、に設置した場合には、オーバーエッチに伴う容量膜損傷に対するマージンは大幅に向上する。その理由は、万一、接続孔が上部電極を突き抜けて容量膜に達しても、その直下には第一の中間層が存在するため、容量膜の損傷がそのままＭＩＭキャパシタ特性の劣化につながらないからである。しかしながら、上部電極のシート抵抗に起因した寄生抵抗が増大するため、高周波特性には悪影響を与える恐れがある。また、図９のレイアウト図面では、ＭＩＭキャパシタは、ただ１つの第一の中間層に形成された開口部７５５をもつが、これを分割し、複数の開口部からなるＭＩＭキャパシタとすることも可能である。
【００３４】
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。この酔うなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。さらにこのようなＬｏｗ−ｋ材料を用いた場合には、プロセス温度等の制約からタングステンのＣＶＤ法の適用が困難な場合が多いので、その際にはアルミ等で接続孔を埋め込んだほうが良い。
本実施例では、第二の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。この際、接続孔も同時に形成するデュアルダマシン法を適用し、工程数を削減することも可能である。
【実施例２】
【００３５】
図１２および図１３は本発明の半導体装置の製造工程を示す断面図である。以下、順を追って説明する。
【００３６】
図１２（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜からなる第一のバリア膜２００、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム膜２０１、膜厚５０ｎｍの窒化チタン膜からなる第二のバリアメタル膜２０２を形成した後、プラズマＣＶＤ法を用い、膜厚１００ｎｍの酸化シリコンからなる第一の中間層３００を形成し、リソグラフィー法とドライエッチ法を用いて第一の中間層３００の所望の領域に開口部を設けた後、この開口部を被覆するように、反応性スパッタ法を用い、膜厚５０ｎｍの酸化タンタル膜からなる容量膜４００、スパッタ法を用い、膜厚５０ｎｍの窒化チタンからなる上部電極２０３を形成した。その後、リソグラフィー法を用いてＭＩＭキャパシタを形成したい領域を保護するように第一の加工レジスト６００を形成した。
【００３７】
次に、この第一の加工レジスト６００をエッチングマスクに、フッ素系ハロゲンガスを用いたドライエッチにより、加工された上部電極２０４、加工された容量膜４０１を形成した後、アッシャにより残った第一の加工レジスト６００を除去した。その後、ＭＩＭキャパシタを形成したい領域と金属配線を形成したい領域とを保護するように、リソグラフィー法を用いて、第二の加工レジスト６０１を形成した（図１２（ｂ））。
次に、この第二の加工レジスト６０１をエッチングマスクとして、第一の中間層３００をドライエッチした。引き続いて、メタルのエッチング装置を用いてドライエッチを行い、第二の加工レジスト６０１をエッチングマスクとして、第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した（図１２（ｃ））。
【００３８】
次に、図１３（ａ）に示すように、第二の加工レジスト６０１をアッシャで除去後、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４もしくは第一の金属配線７００が露出するように開口部を設け、この開口部に対し、上部電極２０４と接続したタングステンからなる第一の導電性プラグ２５０、第一の金属配線７００と接続したタングステンからなる第二の導電性プラグ２５１とを形成した。
【００３９】
最後に、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて所望の領域に膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。以上の工程により、図１３（ｂ）に示したような、第一の金属配線７００、加工された容量膜４０１、上部電極２０４、第一の導電性プラグ２５０および第二の金属配線７０１から構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。
この実施例２で示した構造のほかに、第一の層間絶縁膜としてプラズマＣＶＤ法を用いて形成したＳｉＯＣ膜を用いた構造も準備した。
【００４０】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例１に示したのと同等の容量密度、絶縁破壊耐圧の規格値が得られた。また隣接する第一の金属配線間の寄生容量およびショート歩留まりも実施例１と同等の値が得られた。
つまり、本発明の実施例に従い、下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層、下部電極を加工することにより、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタと、このＭＩＭキャパシタの下部電極に相当する配線層の寄生容量低減や配線間ショート歩留まりの向上が同時に可能となる半導体装置が形成可能となる。
【００４１】
本実施例では、実施例１と異なり、ＭＩＭキャパシタ直下の積層アルミ膜の加工にレジストマスクを用いている。ハードマスクを用いていないため、微細加工時の寸法制御性の面で若干不利ではあるものの、ハードマスク成膜工程が省略できるというメリットがある。
本実施例では、容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。
【００４２】
また本実施例では、第一の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、第一の中間層の上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、第一の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。窒化シリコンや酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。
【００４３】
また本実施例では、上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。上部電極が薄すぎる場合には接続孔を開口した場合に上部電極を突き破り、下に位置する容量膜に損傷を与える恐れがある。一方、膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、上部電極の材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。さらに、第一および第二の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【００４４】
また本実施例では、実施例１とほぼ同様、図９のレイアウト図面に示したような構成をとっている。ただ、実施例とは一点異なっており、上部電極を示す領域７５４の外側に第一の金属配線７５０が位置している。実際の応用を考えた場合には、実施例２に示したような、接続孔の位置、数、大きさに限定されることはない。接続孔の大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。接続孔の埋め込みをアルミ合金で行う場合には、このサイズ制限は緩和されるものの、別途、層間絶縁膜平坦化やメタル平坦化など工程数が増える原因となる。また本実施例では、接続孔位置が開口部の内側にある。この構成では上部電極にともなう寄生抵抗は最小限度に抑えられるものの、接続孔開口時のオーバーエッチ量が多すぎる場合には、容量膜に損傷が入る恐れがある。一方、接続孔を開口部の外側、つまり、図９において領域７５４内部で、かつ、領域７５５外部である領域、に設置した場合には、オーバーエッチに伴う容量膜損傷に対するマージンは大幅に向上する。その理由は、万一、接続孔が上部電極を突き抜けて容量膜に達しても、その直下には第一の中間層が存在するため、容量膜の損傷がそのままＭＩＭキャパシタ特性の劣化につながらないからである。しかしながら、上部電極のシート抵抗に起因した寄生抵抗が増大するため、高周波特性には悪影響を与える恐れがある。
【００４５】
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。この酔うなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。さらにこのようなＬｏｗ−ｋ材料を用いた場合には、プロセス温度等の制約からタングステンのＣＶＤ法の適用が困難な場合が多いので、その際にはアルミ等で接続孔を埋め込んだほうが良い。
本実施例では、第二の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。この際、接続孔も同時に形成するデュアルダマシン法を適用し、工程数を削減することも可能である。
【実施例３】
【００４６】
図１４および図１５は本発明の半導体装置の製造工程を示す断面図である。以下、順を追って説明する。
図１４（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法とドライエッチ法を用いて第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した。次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、所望の領域の第一の金属配線７００が露出するように開口部を設け、この開口部に対し、タングステンからなる第一の導電性プラグ２５０、第二の導電性プラグ２５１とを形成した。次に、この第一の導電性プラグ２５０、第二の導電性プラグ２５１を被覆するようにスパッタ法を用いて膜厚５０ｎｍの窒化チタンを形成し、リソグラフィー法とドライエッチ法とを組み合わせて、第一の導電性プラグ２５０を被覆するように加工された下部電極２１１を形成した。その後、プラズマＣＶＤ法を用いて膜厚１００ｎｍの酸化シリコン膜を形成した後、リソグラフィー法とドライエッチ法を用い、加工された下部電極２１１に開口部５００を有する第一の中間層３００を形成した。
【００４７】
次に、この開口部５００を被覆し、かつ、加工された下部電極２１１と接するように膜厚５０ｎｍの酸化タンタルからなる容量膜４００を形成し、さらにスパッタ法で膜厚５０ｎｍの窒化チタンからなる上部電極２０３を形成した。その後、ＭＩＭキャパシタとして残したい領域をカバーするように第一の加工レジスト６００をリソグラフィー法を用いて形成した（図１４（ｂ））。
次に、第一の加工レジスト６００を加工マスクとして、上部電極２０３、容量膜４００、第一の中間層３００をドライエッチした。その後、全面にスパッタ法で、膜厚５０ｎｍの窒化チタン膜からなる第三のバリア膜２１２、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム膜２１３、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル膜２１４を形成した（図１５（ａ））。
【００４８】
次に図１５（ｂ）に示すように、金属配線を形成したい領域に、第二の加工レジスト６０１をリソグラフィー法で形成し、塩素系のガスを用いたドライエッチ法により、膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。最後に余分な第二の加工レジスト６０１をアッシャで除去することで、第一の金属配線７００、第一の導電性プラグ２５０、加工された下部電極２１１、加工された容量膜４０１、加工された上部電極２０４、および第二の金属配線７０１から構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。
この実施例３で示した構造のほかに、第一の中間層３００の膜厚を０、１０、５０、２００、３００ｎｍと変えて作成した構造もそれぞれ準備した。
【００４９】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた。その結果、実施例１と同様、第一の中間層の厚みにかかわらず、容量密度４ｆＦ／μｍ２の性能が得られた。一方、ＭＩＭキャパシタの絶縁破壊耐圧の規格値を満たしたのは、実施例１と同様、第一の中間層３００の膜厚が５０ｎｍから２００ｎｍの間の構造を有するものであった。絶縁破壊耐圧が規格を満たさない理由を詳しく調べたところ、第一の中間層の膜厚が０ｎｍと１０ｎｍのものでは、下部電極２１１の端部および側壁においてその上に形成された第一の中間層や容量膜が薄くなっていることがわかった。このため、この下部電極端部におけるリーク電流の増大によって絶縁破壊耐圧が低下した可能性が考えられる。一方、第一の中間層の膜厚が３００ｎｍの場合には、第一の中間層３０３に設けた開口部の端部付近で、容量膜４００が局所的に薄くなっているのが観察された。これは、第一の中間層の膜厚が厚くなりすぎたために開口部端部での酸化タンタル膜のカバレジ不足が顕在化した可能性が考えられる。すなわち、第一の中間層が薄すぎると（たとえば１０ｎｍ以下）、ＭＩＭキャパシタ端部におけるリーク電流増大を抑制する効果が失われ、一方、第一の中間層を厚くしすぎると（たとえば３００ｎｍ以上）、開口部端部におけるスパッタカバレジが低下して、絶縁破壊耐圧が低下することがわかった。
【００５０】
さらに、実施例１と同様、第一の金属配線７００、第二の金属配線７０１の周囲を比誘電率の高い第一の中間層で被覆されることがないため、従来例３のように配線の寄生容量が増大し、信号遅延の増大や消費電力の増大といった問題がおきにくいことがわかった。
つまり、本発明の実施例に従い、下層金属配線に開口された接続孔を被覆するように下部電極を形成し、この下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層を加工することにより、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。
【００５１】
本実施例では、実施例１と異なり、ＭＩＭキャパシタの容量膜直下はアルミ配線とは別個に形成した金属膜であるので、アルミ配線に使われているバリアメタルとは独立して材料選択が可能であり、また、アルミ配線上に生じるヒロック等の影響を受けにくい特徴を持つ。一方、下部電極の加工工程が新たに加わるので全体の工程数は増加する。
本実施例では、容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。
【００５２】
また本実施例では、第一の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、第一の中間層の上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、第一の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。窒化シリコンや酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。
【００５３】
また本実施例では、下部電極及び上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。電極膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、上部電極の材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。さらに、第一および第二の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【００５４】
また本実施例では、第一の金属配線７００と下部電極２１１を単一の接続孔で接続しているが、両者の電気的接続が確保されてさえいれば、接続孔の数、位置、形状は任意に選択可能である。ＭＩＭキャパシタに直列に挿入される寄生抵抗を低減するためには、接続孔は大きいほど良いのは言うまでもない。
本実施例では、接続孔は第一の導電性プラグ２５０でタングステンによって完全に埋め込まれているが、本発明の有効性は、この構造、材料に限定されるわけではない。第一の導電性プラグ２５０の材料としてタングステン以外にもアルミや銅を主成分とする導体を用いることも可能である。また、第一の導電性プラグ２５０の表面が第一の層間絶縁膜３０４の表面と必ずしも一致する必要はなく、信頼度に影響しない程度でのへこみ、隆起は下部電極、容量膜の成膜工程であるていど対応可能である。
【００５５】
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。このようなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。
【００５６】
本実施例では、第一の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。
【実施例４】
【００５７】
図１６および図１７は本発明の半導体装置の製造工程を示す断面図である。以下、順を追って説明する。
図１６（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法とドライエッチ法を用いて第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した。次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、膜厚５０ｎｍの窒化シリコンからなるエッチストッパ層をＣＶＤ法で形成した後、リソグラフィー法とドライエッチング法を用いて、所望の領域の第一の金属配線７００が露出するように開口部を設け、この開口部に対し、タングステンからなる第一の導電性プラグ２５０、第二の導電性プラグ２５１とを形成した。次に、この第一の導電性プラグ２５０、第二の導電性プラグ２５１を被覆するようにスパッタ法を用いて膜厚５０ｎｍの窒化チタンを形成し、リソグラフィー法とドライエッチ法とを組み合わせて、第一の導電性プラグ２５０を被覆するように加工された下部電極２１１を形成した。その後、プラズマＣＶＤ法を用いて膜厚１００ｎｍの酸化シリコン膜を形成した後、リソグラフィー法とドライエッチ法を用い、加工された下部電極２１１に開口部５００を有する第一の中間層３００を形成した。
【００５８】
次に、この開口部５００を被覆し、かつ、加工された下部電極２１１と接するように膜厚５０ｎｍの酸化タンタルからなる容量膜４００を形成し、さらにスパッタ法で膜厚５０ｎｍの窒化チタンからなる上部電極２０３を形成した。その後、ＭＩＭキャパシタとして残したい領域をカバーするように第一の加工レジスト６００をリソグラフィー法を用いて形成した（図１６（ｂ））。
次に、第一の加工レジスト６００を加工マスクとして、上部電極２０３、容量膜４００、第一の中間層３００をドライエッチした。その後、プラズマＣＶＤ法を用いて膜厚５００ｎｍの酸化シリコンからなる第二の層間絶縁膜３０６を形成し、化学的機械研磨法を用いて第二の層間絶縁層３０６の平坦化を行った。その後、金属配線を形成したい領域に、第二の加工レジスト６０１をリソグラフィー法で形成した（図１７（ａ））。
【００５９】
次に図１７（ｂ）に示したように、ドライエッチ法を用いて、上部電極２０４及びエッチストッパ３０５をエッチング停止層としてドライエッチを行い、第二の層間絶縁膜に開口部を形成した。次に、スパッタ法で膜厚５０ｎｍの窒化タンタル、膜厚１００ｎｍの銅膜を順次形成した後、硫酸銅水溶液を主成分とする銅メッキ液を用いて電解銅メッキを行い第二の層間絶縁膜に設けた開口部を埋め込んだ。その後、化学的機械研磨法を用いて、余分な領域の銅膜及び窒化タンタル膜を除去し、第一の銅層２１６と第五のバリアメタル層２１５から構成される第二の金属配線７０１を形成した。このようにして、第一の金属配線７００、第一の導電性プラグ２５０、加工された下部電極２１１、加工された容量膜４０１、加工された上部電極２０４、および第二の金属配線７０１から構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。
【００６０】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能及び信頼度を調べた結果、実施例３に示したのと同様の信頼度および性能が得られることがわかった。
つまり、本発明の実施例に従い、下層金属配線に開口された接続孔を被覆するように下部電極を形成し、この下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層を加工することにより、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。
【００６１】
本実施例では、実施例１と異なり、ＭＩＭキャパシタの容量膜直下はアルミ配線とは別個に形成した金属膜であるので、アルミ配線に使われているバリアメタルとは独立して材料選択が可能であり、また、アルミ配線上に生じるヒロック等の影響を受けにくい特徴を持つ。一方、下部電極の加工工程が新たに加わるので全体の工程数は増加する。
【００６２】
また本実施例では、容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。
【００６３】
また本実施例では、エッチストッパ層として膜厚５０ｎｍの窒化シリコンを用いているが、膜厚、材料はこれに限定されるものではない。窒化シリコンは比誘電率が高いので、寄生容量を削減したい場合には、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜なども利用可能である。また、本実施例では、エッチストッパ層は第一の層間絶縁膜上、かつ、下部電極２１１下に形成してあるが、この位置に限定されるものではなく、上部電極２０４、容量膜４０１を被覆するように形成することも可能である。このようにした場合、ＭＩＭキャパシタ部分は第二の層間絶縁膜加工時にはプラズマにさらされず、加工終了後にエッチストッパ層を除去する際にのみプラズマにさらされることになる。また、配線高さの制御性等に関する制限がゆるい場合には、このエッチストッパ層を設けない構造も利用可能である。
【００６４】
また本実施例では、第一の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、第一の中間層の上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、第一の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。窒化シリコンや酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。
【００６５】
また本実施例では、下部電極及び上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。電極膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、上部電極の材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。さらに、第一の金属配線に用いるバリアメタルとしては窒化チタン、第二の金属配線に用いるバリアメタルとしては窒化タンタルを用いているが、上記のように、窒化チタンタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【００６６】
また本実施例では、第一の金属配線７００と下部電極２１１を単一の接続孔で接続しているが、両者の電気的接続が確保されてさえいれば、接続孔の数、位置、形状は任意に選択可能である。ＭＩＭキャパシタに直列に挿入される寄生抵抗を低減するためには、接続孔は大きいほど良いのは言うまでもない。
【００６７】
また本実施例では、接続孔は第一の導電性プラグ２５０でタングステンによって完全に埋め込まれているが、本発明の有効性は、この構造、材料に限定されるわけではない。第一の導電性プラグ２５０の材料としてタングステン以外にもアルミや銅を主成分とする導体を用いることも可能である。また、第一の導電性プラグ２５０の表面が第一の層間絶縁膜３０４の表面と必ずしも一致する必要はなく、信頼度に影響しない程度でのへこみ、隆起は下部電極、容量膜の成膜工程であるていど対応可能である。
【００６８】
また本実施例では、第一の層間絶縁膜および第二の層間絶縁膜として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。このようなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜および第二の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。
【００６９】
本実施例では、第一の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。
【実施例５】
【００７０】
本実施例は実施例２に示した半導体装置の製造工程を用いた応用例の１つであり、ＭＩＭキャパシタと抵抗体とを同一の平面上に形成するための工程を図１８、図１９に示す断面図を用いて説明する。以下、順を追って説明する。
図１８（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜からなる第一のバリア膜２００、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム膜２０１、膜厚５０ｎｍの窒化チタン膜からなる第二のバリアメタル膜２０２を形成した後、プラズマＣＶＤ法を用い、膜厚１００ｎｍの酸化シリコンからなる第一の中間層３００を形成し、リソグラフィー法とドライエッチ法を用いて第一の中間層３００の所望の領域に開口部を設けた後、この開口部を被覆するように、反応性スパッタ法を用い、膜厚５０ｎｍの酸化タンタル膜からなる容量膜４００、スパッタ法を用い、膜厚２５ｎｍの窒化タンタルからなる上部電極２０３を形成した。その後、リソグラフィー法を用いてＭＩＭキャパシタを形成したい領域には第一の加工レジスト６００を、また、抵抗体を形成したい領域には第二の加工レジスト６０１を形成した。
【００７１】
次に、この第一の加工レジスト６００及び第二の加工レジスト６０１をエッチングマスクに、フッ素系ハロゲンガスを用いたドライエッチにより、加工された上部電極２０４、加工された容量膜４０１、加工された抵抗体層２１７、抵抗体層下の容量膜４０２を形成した後、アッシャにより残った第一の加工レジスト６００、第二の加工レジスト６０１を除去した。その後、ＭＩＭキャパシタを形成したい領域と金属配線を形成したい領域とを保護するように、リソグラフィー法を用いて、第三の加工レジスト６０２を形成した（図１８（ｂ））。
【００７２】
次に、この第三の加工レジスト６０２をエッチングマスクとして、第一の中間層３００をドライエッチした。引き続いて、メタルのエッチング装置を用いてドライエッチを行い、第三の加工レジスト６０２をエッチングマスクとして、第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した（図１８（ｃ））。
次に、図１９（ａ）に示すように、第三の加工レジスト６０２をアッシャで除去後、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４もしくは加工された抵抗体層２１７が露出するように開口部を設け、この開口部に対し、上部電極２０４と接続したタングステンからなる第一の導電性プラグ２５０、加工された抵抗体層２１７と接続したタングステンからなる第二の導電性プラグ２５１とを形成した。図面には開示していないが、ＭＩＭキャパシタおよび抵抗体が形成されていない第一の金属配線に接続孔を設ける必要がある際には、第一の中間層３０３にも開口部を設け、第一の金属配線７００が露出させる必要がある。
【００７３】
最後に、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて所望の領域に膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。以上の工程により、図１９（ｂ）に示したような、第一の金属配線７００、加工された容量膜４０１、上部電極２０４、第一の導電性プラグ２５０および第二の金属配線７０１から構成されるＭＩＭキャパシタ、および、加工された抵抗体層２１７から構成された抵抗体を有する半導体装置を形成することが可能となる。
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度は実施例２と同等である。一方、このようにして形成された抵抗体は、９２Ω／□のシート抵抗を持つことがわかった。さらに電気抵抗の温度係数を評価したところ、−７０ｐｐｍ／℃の十分な性能が得られた。
【００７４】
つまり、本発明の実施例に従い、下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層、下部電極を加工し、さらに、上部電極加工時に抵抗体を形成したい領域に上部電極と容量膜を加工し、抵抗体を形成したい領域を包含する形で第一の中間層、下部電極を加工すれば、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタと、このＭＩＭキャパシタの下部電極に相当する配線層の寄生容量低減や配線間ショート歩留まりの向上と、温度係数に優れた抵抗体とが同時に可能となる半導体装置が形成可能となる。
【００７５】
本実施例では、上部電極および抵抗体を、膜厚２５ｎｍの窒化タンタルで形成したが、膜厚及び材料はこれに限定されるものではない。上部電極としての性能、および、抵抗体としての性能を損なわない範囲で他の材料、異なる膜厚を用いることも可能となる。具体的には、チタン、タングステン、モリブデンなどの高融点金属、およびその窒化物を主たる成分とする合金を用いることが可能である。また、膜厚に関しても、抵抗体を形成する物質の抵抗率に応じて、回路設計で許容するシート抵抗の範囲で変化させることが可能である。また、本実施例では、上部電極および抵抗体を、単層の窒化タンタルで構成したが、異なる組成、材料を持つ層を複数重ねた積層構造とすることも可能である。
【００７６】
また本実施例では、容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。
【００７７】
また本実施例では、第一の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られているが、成膜装置の性能に依存して、この好適な膜厚範囲はある程度変化することは容易に予想可能である。また、第一の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。さらに、本実施例では、第一の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。
【００７８】
また本実施例では、ＭＩＭ部分のレイアウトに関しては、ほぼ図９のレイアウト図面に示したような構成をとっている。実際の応用を考えた場合には、本実施例に示したような、接続孔の位置、数、大きさに限定されることはないという点は、実施例２において示したとおりである。
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。
【００７９】
本実施例では、第二の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。この際、接続孔も同時に形成するデュアルダマシン法を適用し、工程数を削減することも可能である。
【実施例６】
【００８０】
本実施例は実施例３に示した半導体装置の製造工程を用いた応用例の１つであり、ＭＩＭキャパシタと抵抗体とを同一の平面上に形成するための工程を図２０、図２１に示す断面図を用いて説明する。以下、順を追って説明する。
図２０（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法とドライエッチ法を用いて第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した。次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、所望の領域の第一の金属配線７００が露出するように開口部を設け、この開口部に対し、タングステンからなる第一の導電性プラグ２５０、第二の導電性プラグ２５１とを形成した。次に、この第一の導電性プラグ２５０、第二の導電性プラグ２５１を被覆するようにスパッタ法を用いて膜厚５０ｎｍの窒化タンタルを形成し、リソグラフィー法とドライエッチ法とを組み合わせて、第一の導電性プラグ２５０を被覆するように加工された下部電極２１１、及び、第二の導電性プラグ２５１を被覆するように加工された抵抗体層２１７を形成した。その後、プラズマＣＶＤ法を用いて膜厚１００ｎｍの酸化シリコン膜を形成した後、リソグラフィー法を用い、所望の領域に開口部を有する第一の加工レジスト６００を形成した。この第一の加工レジスト６００は、少なくとも加工された下部電極２１１上において開口部を有する必要がある。
【００８１】
次に、第一の加工レジスト６００を加工マスクにドライエッチを行い、少なくとも下部電極２１１が露出するように第一の中間層３００に開口部を設けた後、この開口部を被覆するように容量膜４００、上部電極２０３を形成した（図２０（ｂ））。次に、ＭＩＭキャパシタとして残したい領域をカバーするように第二の加工レジスト６０１をリソグラフィー法を用いて形成した後、第二の加工レジスト６０１を加工マスクとして、上部電極２０３、容量膜４００をドライエッチした（図２１（ａ））。この工程において、加工された抵抗体層２１７は上部に加工された第一の中間層３０３で保護されるために、エッチングされない。
【００８２】
次に、第二の加工レジスト６０１をアッシャで除去後、全面にスパッタ法で、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法と、塩素系のガスを用いたドライエッチ法とを組み合わせて、膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１を形成した。このようにして、第一の金属配線７００、第一の導電性プラグ２５０、加工された下部電極２１１、加工された容量膜４０１、加工された上部電極２０４、および第二の金属配線７０１から構成されるＭＩＭキャパシタ、及び、第二の導電性プラグ２５１に接続された抵抗体層２１７から構成される抵抗体を有する半導体装置を形成することが可能となる。
【００８３】
上記の工程で形成したＭＩＭキャパシタ及び抵抗体の平面レイアウト図の例を図２２に示す。図２０、図２１に示した断面図は図２２中のＡ−Ａ'間の断面である。図２２におけるＢ−Ｂ'方向の断面図を図２３に、図２２におけるＣ−Ｃ'方向の断面図を図２４に示した。図２２に示したレイアウト図において、第一の中間層に設けられた開口部７５５がＭＩＭキャパシタとして機能する領域であり、抵抗体７６１が抵抗体として機能する領域である。
このようにして形成したＭＩＭキャパシタと抵抗体を有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例３と同様の性能、信頼度が得られることがわかった。また、このようにして形成された抵抗体は、９２Ω／□のシート抵抗を持つことがわかった。さらに電気抵抗の温度係数を評価したところ、−７０ｐｐｍ／℃の十分な性能が得られた。
【００８４】
つまり、本発明の実施例に従い、下層金属配線に開口された接続孔を被覆するように下部電極を形成し、この下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層を加工することにより、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタが形成可能であり、さらに、下部電極として形成された金属膜の一部を加工することで抵抗体を形成し、この抵抗体上を被覆するように第一の中間層を形成することにより、工程数の増大を伴わずに抵抗体が形成可能である、半導体装置を得ることが可能となる。
本実施例では、実施例５と異なり、ＭＩＭキャパシタの容量膜直下はアルミ配線とは別個に形成した金属膜であるので、アルミ配線に使われているバリアメタルとは独立して材料選択が可能であり、また、アルミ配線上に生じるヒロック等の影響を受けにくい特徴を持つ。一方、下部電極の加工工程が新たに加わるので全体の工程数は増加する。
【００８５】
また本実施例では、下部電極および抵抗体を、膜厚２５ｎｍの窒化タンタルで形成したが、膜厚及び材料はこれに限定されるものではない。下部電極としての性能、および、抵抗体としての性能を損なわない範囲で他の材料、異なる膜厚を用いることも可能となる。具体的には、チタン、タングステン、モリブデンなどの高融点金属、およびその窒化物を主たる成分とする合金を用いることが可能である。また、膜厚に関しても、抵抗体を形成する物質の抵抗率に応じて、回路設計で許容するシート抵抗の範囲で変化させることが可能である。また、本実施例では、下部電極および抵抗体を、単層の窒化タンタルで構成したが、異なる組成、材料を持つ層を複数重ねた積層構造とすることも可能である。
【００８６】
また本実施例では、上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。上部電極の材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。さらに、第一および第二の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【００８７】
また本実施例では、容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。
【００８８】
また本実施例では、第一の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られているが、成膜装置の性能に依存して、この好適な膜厚範囲はある程度変化することは容易に予想可能である。また、第一の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。さらに、本実施例では、第一の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。
また本実施例では、図２２に示したレイアウト構成をとっている。実際の応用を考えた場合には、本実施例に示したような、接続孔の位置、数、大きさに限定されることはないという点は、他の実施例において示したとおりである。
【００８９】
また本実施例では、接続孔は第一の導電性プラグ２５０および第二の導電性プラグ２５１でタングステンによって完全に埋め込まれているが、本発明の有効性は、この構造、材料に限定されるわけではない。導電性材料としてタングステン以外にもアルミや銅を主成分とする導体を用いることも可能である。また、第一の導電性プラグ２５０及び第二の導電性プラグ２５１の表面が第一の層間絶縁膜３０４の表面と必ずしも一致する必要はなく、信頼度に影響しない程度でのへこみ、隆起は下部電極、容量膜の成膜工程であるていど対応可能である。
【００９０】
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。このようなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。
本実施例では、第一の金属配線や第二の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。
【実施例７】
【００９１】
本実施例は実施例２に示した半導体装置の製造工程を用いた応用例の１つであり、ＭＩＭキャパシタを縦方向に二段積層して形成するための工程を図２５、図２６に示す断面図を用いて説明する。以下、順を追って説明する。
図２５（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜からなる第一のバリア膜２００、膜厚４００ｎｍのアルミニウム合金からなる第一のアルミニウム膜２０１、膜厚５０ｎｍの窒化チタン膜からなる第二のバリアメタル膜２０２を形成した後、プラズマＣＶＤ法を用い、膜厚１００ｎｍの酸化シリコンからなる第一の中間層を形成し、リソグラフィー法とドライエッチ法を用いて第一の中間層の所望の領域に開口部を設けた後、この開口部を被覆するように、反応性スパッタ法を用い、膜厚５０ｎｍの酸化タンタル膜からなる容量膜、スパッタ法を用い、膜厚５０ｎｍの窒化チタンからなる上部電極を形成した。その後、リソグラフィー法とドライエッチ法を用いて、前記開口部を被覆するように加工された上部電極２０４、加工された容量膜４０１を形成した。
【００９２】
次に、全面にプラズマＣＶＤ法を用いて、膜厚１００ｎｍの酸化シリコンからなる第二の中間層３０７を形成した。その後、少なくとも前記加工された上部電極２０４、加工された容量膜４０１上に開口部を持つ第一の加工レジスト６００をリソグラフィー法を用いて第二の中間層３０７上に形成した（（図２５（ｂ）））。
次に、この第一の加工レジスト６００をエッチングマスクとして、前記加工された上部電極２０４が露出するまで第二の中間層３０７をドライエッチし、加工された第二の中間層３０８を形成した。その後、全面に反応性スパッタ法を用い、膜厚５０ｎｍの酸化タンタル膜からなる第二の容量膜４０３、スパッタ法を用い、膜厚５０ｎｍの窒化チタンからなる第二の上部電極２１８を形成した（図２５（ｃ））。
次に、図２６（ａ）に示すように、リソグラフィー法とドライエッチ法を用いて、前記加工された第二の中間層に設けられた前記加工された上部電極２０４上の開口部を少なくとも被覆するように、加工された第二の容量膜４０４、加工された第二の上部電極２１９を形成した。引き続き、リソグラフィー法を用いて前記加工された上部電極２０４、加工された第二の上部電極２１９を少なくとも含むように所望の領域に第二の加工レジスト６０１を形成した。
次に、第二の加工レジスト６０１をエッチングマスクとして、加工された第一の中間層３０３をドライエッチ後、引き続き、第二のバリアメタル膜２０２、第一のアルミニウム膜２０１、第一のバリア膜２００をドライエッチし、第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した。次に、第二の加工レジスト６０１をアッシャで除去後、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４、第一の金属配線７００、加工された第二の上部電極２１９が露出するように開口部を設け、この開口部に対し、加工された第二の上部電極２１９と接続したタングステンからなる第一の導電性プラグ２５０、加工された上部電極２０４と接続したタングステンからなる第二の導電性プラグ２５１、第一の金属配線７００と接続したタングステンからなる第三の導電性プラグ２５２、とを形成した。
【００９３】
最後に、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて、第二の導電性プラグ２５１と電気的に接続されるように、膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１、及び、第一の導電性プラグ２５０と第三の導電性プラグ２５２と電気的に接続された膜厚５０ｎｍの窒化チタン膜からなる第六のバリア層２２０、膜厚４００ｎｍのアルミニウム合金からなる第三のアルミニウム層２２１、膜厚５０ｎｍの窒化チタン膜からなる第七のバリアメタル層２２２から構成される第二の金属配線７０２を形成した。以上の工程により、図２６（ｂ）に示したような、第一の金属配線７００、加工された容量膜４０１、加工された上部電極２０４、加工された第二の容量膜４０４、加工された第二の上部電極２１９から構成される縦方向に積層されたＭＩＭキャパシタを有する半導体装置を形成することが可能となる。
【００９４】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例２に示したのと同等の絶縁破壊耐圧の規格値が得られた。また隣接する第一の金属配線間の寄生容量およびショート歩留まりも実施例２と同等の値が得られた。一方、本実施例では、実施例２に示したＭＩＭキャパシタを並列接続しているため、実施例２と比較して約２倍の容量密度が得られた。
つまり、本発明の実施例に従い、下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜を加工し、前記下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第二の中間層を形成し、前記開口部を被覆するように第二の容量膜、第二の上部電極を形成し、前記開口部を完全に包含する形で第二の上部電極、第二の容量膜を加工することで、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタと、このＭＩＭキャパシタの下部電極に相当する配線層の寄生容量低減や配線間ショート歩留まりの向上が同時に可能となる半導体装置が形成可能となる。
【００９５】
本実施例では、実施例２と異なり、ＭＩＭキャパシタを縦方向に二段積層した構造を有している。製造工程数は増大するが、ＭＩＭキャパシタ占有面積あたりの容量密度を大幅に向上することが可能となる。
本実施例では、ＭＩＭキャパシタを縦方向に二段積層した構造を用いたが、必要に応じて積層する段数を三段以上とすることも可能である。
【００９６】
また本実施例では、容量膜および第二の容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。また、容量膜と第二の容量膜は必ずしも同一の材料、同一の製法、同一の膜厚を用いる必要はなく、用途に応じて使い分けることも可能である。
【００９７】
また本実施例では、第一の中間層、第二の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層及び第二の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、膜厚上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、第一の中間層、第二の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。窒化シリコンや酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層、第二の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層及び第二の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。また、本実施例では第一の中間層と第二の中間層は同一膜厚、同一材料、同一製法を用いているが、本発明の有効性はこれに限定されるものではない。
【００９８】
また本実施例では、上部電極、第二の上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。膜厚が薄すぎる場合には接続孔を開口した場合に電極を突き破り、下に位置する容量膜に損傷を与える恐れがある。一方、膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、電極材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。
【００９９】
さらに、第一、第二、第三の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。このようなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。さらにこのようなＬｏｗ−ｋ材料を用いた場合には、プロセス温度等の制約からタングステンのＣＶＤ法の適用が困難な場合が多いので、その際にはアルミ等で接続孔を埋め込んだほうが良い。
【０１００】
本実施例では、第二、第三の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。この際、接続孔も同時に形成するデュアルダマシン法を適用し、工程数を削減することも可能である。
【実施例８】
【０１０１】
本実施例は実施例７に示した半導体装置の製造工程を用いた応用例の１つであり、本発明の詳細を図２７に示す断面図を用いて説明する。以下、順を追って説明する。
実施例７に示した製造工程に従い、図２６（ａ）に示した構造を作成する。
【０１０２】
次に、第二の加工レジスト６０１をエッチングマスクとして、加工された第一の中間層３０３をドライエッチ後、引き続き、第二のバリアメタル膜２０２、第一のアルミニウム膜２０１、第一のバリア膜２００をドライエッチし、第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００を形成した。次に、第二の加工レジスト６０１をアッシャで除去後、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、加工された上部電極２０４、第一の金属配線７００、加工された第二の上部電極２１９が露出するように開口部を設け、この開口部に対し、加工された第二の上部電極２１９と接続したタングステンからなる第一の導電性プラグ２５０、加工された上部電極２０４と接続したタングステンからなる第二の導電性プラグ２５１、第一の金属配線７００と接続したタングステンからなる第三の導電性プラグ２５２、とを形成した。ここまでの製造工程は実施例７と同一である。
【０１０３】
次に、スパッタ法及びリソグラフィー法、ドライエッチ法を組み合わせて、第二の導電性プラグ２５１と電気的に接続されるように、膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１、第一の導電性プラグ２５０と電気的に接続された膜厚５０ｎｍの窒化チタン膜からなる第六のバリア層２２０、膜厚４００ｎｍのアルミニウム合金からなる第三のアルミニウム層２２１、膜厚５０ｎｍの窒化チタン膜からなる第七のバリアメタル層２２２から構成される第二の金属配線７０２、第三の導電性プラグ２５２と電気的に接続された膜厚５０ｎｍの窒化チタン膜からなる第八のバリアメタル層２２３、膜厚４００ｎｍのアルミニウム合金からなる第四のアルミニウム層２２４、膜厚５０ｎｍの窒化チタン膜からなる第九のバリアメタル層２２５によって構成される第四の金属配線７０３を形成した。
以上の工程により、図２７に示したような、第一の金属配線７００、加工された容量膜４０１、加工された上部電極２０４、加工された第二の容量膜４０４、加工された第二の上部電極２１９から構成される縦方向に積層されたＭＩＭキャパシタを有する半導体装置を形成することが可能となる。
【０１０４】
図２７に示した本実施例の構造では、第一の導電性プラグ２５０と第三の導電性プラグ２５２に対して別個の取り出し端子（７０２、７０３）を形成している点が実施例７の構造と異なる点である。
図２７に示したＭＩＭキャパシタ部分の電気的な等価回路を模式的に示したのが図２８である。ここでＣ１は第一の金属配線７００、加工された容量膜４０１、加工された上部電極２０４から構成されるキャパシタの容量値であり、Ｃ２は加工された上部電極２０４、加工された第二の容量膜４０４、加工された第二の上部電極２１９から構成されるキャパシタの容量値である。端子１は第二の金属配線７０１、端子２は第三の金属配線７０２、端子３は第四の金属配線７０３に対応する。Ｓ１、Ｓ２、Ｓ３、Ｓ４は電気的なスイッチであり、スイッチが「入」とは導通状態を示し、「切」とは非導通状態をあらわす。
【０１０５】
図２８（ｂ）は各スイッチの「入／切」状態と端子間で得られる容量値を示している。たとえば、Ｓ１、Ｓ２を「入」、Ｓ３、Ｓ４を「切」とすれば、端子１と端子２（または端子３）の間の容量値はＣ１とＣ２の並列容量（Ｃ１＋Ｃ２）となる。具体的には、Ｓ１を「入」にするためには、第三の金属配線７０２と第四の金属配線７０３を電気的にショートさせれば良く、Ｓ２を「入」にするためには、第二の金属配線７０１が加工された上部電極２０４と電気的に接続されていれば良い。また、Ｓ３、Ｓ４を「切」とするためには、第二の金属配線７０１と第三の金属配線７０２及び第四の金属配線７０３が電気的にショートしないように配置すればよい。一方、Ｓ１、Ｓ２、Ｓ３、Ｓ４をすべて「切」とすれば、端子２と端子３の間の容量値はＣ１とＣ２の直列容量（Ｃ１×Ｃ２／（Ｃ１＋Ｃ２））となる。また、Ｓ１を「切」、Ｓ２を「入」とした状態で、Ｓ３を「切」、Ｓ４を「入」とすれば端子１−端子３間の容量値はＣ１、Ｓ３を「入」、Ｓ４を「切」とすれば端子１−端子２間の容量値はＣ２となる。これらの接続形式も、各金属配線間の接続方法を変えることで容易に実現できる。
【０１０６】
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた。Ｓ１、Ｓ２を「入」、Ｓ３、Ｓ４を「切」とした構造において、第二の金属配線と第三の金属配線の間の容量を測定したところ、容量密度８ｆＦ／μｍ２の性能が得られた。一方、Ｓ１、Ｓ２、Ｓ３、Ｓ４をすべて「切」とし、第三の金属配線と第四の金属配線間で容量値を測定したところ容量密度２ｆＦ／μｍ２の性能と非常に大きな絶縁破壊耐圧が得られた。一方、Ｓ１を「切」、Ｓ２を「入」とし、Ｓ３を「切」、Ｓ４を「入」、または、Ｓ４を「切」、Ｓ３を「入」とした場合には、容量密度４ｆＦ／μｍ２の性能が得られた。また、このようにして形成したＭＩＭキャパシタを有する半導体装置における隣接する第一の金属配線間の寄生容量およびショート歩留まりは実施例７と同等の値が得られた。
【０１０７】
つまり、本発明の実施例に従い、下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜を加工し、前記下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第二の中間層を形成し、前記開口部を被覆するように第二の容量膜、第二の上部電極を形成し、前記開口部を完全に包含する形で第二の上部電極、第二の容量膜を加工することで、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタと、このＭＩＭキャパシタの下部電極に相当する配線層の寄生容量低減や配線間ショート歩留まりの向上が同時に可能となる半導体装置が形成可能となる。
本実施例では、実施例７と異なり、加工された上部電極、加工された第二の上部電極、第一の金属配線に対して別個の引き出し配線を設けた。その結果、引き出し配線間の接続方法を変えることで同一のＭＩＭキャパシタ構造において、複数の容量値を実現することが可能となる。
【０１０８】
本実施例では、Ｓ１、Ｓ２、Ｓ３、Ｓ４の各スイッチの「入／切」状態は、金属配線の接続／非接続で制御したが、スイッチの制御方法はこの方法に限定されない。クロスバのような電気的に制御可能なスイッチを設けたり、ヒューズ素子などを用いたりすることでも制御可能である。
本実施例では、ＭＩＭキャパシタを縦方向に二段積層した構造を用いたが、必要に応じて積層する段数を三段以上とすることも可能である。
また本実施例では、容量膜および第二の容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。また、容量膜と第二の容量膜は必ずしも同一の材料、同一の製法、同一の膜厚を用いる必要はなく、用途に応じて使い分けることも可能である。
【０１０９】
また本実施例では、第一の中間層、第二の中間層として主として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層及び第二の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、膜厚上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、第一の中間層、第二の中間層に用いる材料としてプラズマＣＶＤ法により形成した酸化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、窒化シリコン、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。窒化シリコンや酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層、第二の中間層として単層の酸化シリコンを用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層及び第二の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。また、本実施例では第一の中間層と第二の中間層は同一膜厚、同一材料、同一製法を用いているが、本発明の有効性はこれに限定されるものではない。
【０１１０】
また本実施例では、上部電極、第二の上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。膜厚が薄すぎる場合には接続孔を開口した場合に電極を突き破り、下に位置する容量膜に損傷を与える恐れがある。一方、膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、電極材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。
【０１１１】
さらに、第一、第二、第三の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【０１１２】
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。このようなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。さらにこのようなＬｏｗ−ｋ材料を用いた場合には、プロセス温度等の制約からタングステンのＣＶＤ法の適用が困難な場合が多いので、その際にはアルミ等で接続孔を埋め込んだほうが良い。
本実施例では、第二、第三、第四の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。この際、接続孔も同時に形成するデュアルダマシン法を適用し、工程数を削減することも可能である。
【実施例９】
【０１１３】
本実施例は実施例３に示した半導体装置の製造工程を用いた応用例の１つであり、ＭＩＭキャパシタを縦方向に二段積層して形成するための工程を図２９、図３０に示す断面図を用いて説明する。以下、順を追って説明する。図２９および図３０は本発明の半導体装置の製造工程を示す断面図である。以下、順を追って説明する。
図２９（ａ）に示すように、半導体素子が形成された基体１００上に、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法とドライエッチ法を用いて第一のバリアメタル層２０５、第一のアルミニウム層２０６、第二のバリアメタル層２０７によって構成される第一の金属配線７００、及び、第八のバリアメタル層２２３、第四のアルミニウム層２２４、第九のバリアメタル層２２５によって構成される第四の金属配線７０３を形成した。次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜からなる第一の層間絶縁層３０４を形成した後、化学的機械研磨法を用いて第一の層間絶縁層３０４の平坦化を行った。次に、リソグラフィー法とドライエッチング法を用いて、所望の領域の第一の金属配線７００、第四の金属配線７０３が露出するように開口部を設け、この開口部に対し、タングステンからなる第一の導電性プラグ２５０、第二の導電性プラグ２５１を形成した。次に、この第一の導電性プラグ２５０、第二の導電性プラグ２５１を被覆するようにスパッタ法を用いて膜厚５０ｎｍの窒化チタンを形成し、リソグラフィー法とドライエッチ法とを組み合わせて、第一の導電性プラグ２５０を被覆するように加工された下部電極２１１を形成した。その後、プラズマＣＶＤ法を用いて膜厚１００ｎｍの窒化シリコン膜を形成した後、リソグラフィー法とドライエッチ法を用い、加工された下部電極２１１に開口部５００を持つように加工された第一の中間層３０３を形成した（図２９（ａ））。
【０１１４】
次に、この開口部５００を被覆し、かつ、加工された下部電極２１１と接するように膜厚５０ｎｍの酸化タンタル、膜厚５０ｎｍの窒化チタンを形成した後、リソグラフィー法とドライエッチ法を組み合わせ、少なくとも前記開口部５００を完全に内部に含むように、膜厚５０ｎｍの酸化タンタルからなる加工された容量膜４０１、加工された上部電極２０４を形成した（図２９（ｂ））。
次に、全面にプラズマＣＶＤ法を用いて膜厚１００ｎｍの酸化シリコン膜を形成した後、リソグラフィー法とドライエッチ法を用い、少なくとも前記開口部５００の一部を含んだ開口部５０２を持ち、かつ、加工された上部電極２０４に対し開口部を有する加工された第二の中間層３０８を形成した（図２９（ｃ））。
次に、全面に膜厚５０ｎｍの酸化タンタル、膜厚５０ｎｍの窒化チタンを形成した後、リソグラフィー法とドライエッチ法を組み合わせ、少なくとも前記開口部５０２を完全に内部に含み、かつ、加工された上部電極２０４の表面の一部が露出するように、膜厚５０ｎｍの酸化タンタルからなる加工された第二の容量膜４０４、加工された第二の上部電極２１９を形成した（図３０（ａ））。
次に、リソグラフィー法とドライエッチ法を用いて、少なくとも第二の導電性プラグ２５１が形成されている領域の加工された第一の中間層を取り除いた後、全面にスパッタ法で、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法とドライエッチ法を用い、第二の導電性プラグ２５１と加工された第二の上部電極２１９と電気的に接続された膜厚５０ｎｍの窒化チタン膜からなる第三のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第二のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第四のバリアメタル層２１０から構成される第二の金属配線７０１と、加工された上部電極２０４と電気的に接続された膜厚５０ｎｍの窒化チタン膜からなる第六のバリア層２０８、膜厚４００ｎｍのアルミニウム合金からなる第三のアルミニウム層２０９、膜厚５０ｎｍの窒化チタン膜からなる第七のバリアメタル層２１０から構成される第三の金属配線７０２とを形成した（図３０（ｂ））。
【０１１５】
このようにして形成されたＭＩＭキャパシタは電気的には、図２８に示した構成と等価である。本実施例の第三の金属配線７０２は端子１に相当し、第二及び第四の金属配線（７０１、７０３）が端子２に相当し、第一の金属配線７００が端子３に相当する。すなわち実施例８と同様、配線の接続方法を変えることで同一のＭＩＭキャパシタで複数の容量密度を実現することが可能となる。
このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた。Ｓ１、Ｓ２を「入」、Ｓ３、Ｓ４を「切」とした構造において、第一の金属配線と第三の金属配線の間の容量を測定したところ、容量密度８ｆＦ／μｍ２の性能が得られた。一方、Ｓ１、Ｓ２、Ｓ３、Ｓ４をすべて「切」とし、第一の金属配線と第四の金属配線間で容量値を測定したところ容量密度２ｆＦ／μｍ２の性能と非常に大きな絶縁破壊耐圧が得られた。一方、Ｓ１を「切」、Ｓ２を「入」とし、Ｓ３を「切」、Ｓ４を「入」、または、Ｓ４を「切」、Ｓ３を「入」とした場合には、容量密度４ｆＦ／μｍ２の性能が得られた。また、このようにして形成したＭＩＭキャパシタを有する半導体装置における隣接する第一の金属配線間の寄生容量およびショート歩留まりは実施例８と同等の値が得られた。
【０１１６】
つまり、本発明の実施例に従い、下層金属配線に開口された接続孔を被覆するように下部電極を形成し、この下部電極上に開口部を有する膜厚１００ｎｍの窒化シリコン層からなる第一の中間層を形成し、前記開口部を被覆するように容量膜、上部電極を形成し、前記開口部を完全に包含する形で上部電極、容量膜、第一の中間層を加工し、前記下部電極上に開口部を有する膜厚１００ｎｍの酸化シリコン層からなる第二の中間層を形成し、前記開口部を被覆するように第二の容量膜、第二の上部電極を形成し、前記開口部を完全に包含する形で第二の上部電極、第二の容量膜を加工することにより、リーク電流増大や絶縁破壊耐圧低下を最小限に抑制しつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。
【０１１７】
本実施例では、実施例３と異なり、ＭＩＭキャパシタを縦方向に二段積層した構造を有している。製造工程数は増大するが、ＭＩＭキャパシタ占有面積あたりの容量密度を大幅に向上したり、配線の接続を変更することで複数の容量密度、絶縁破壊耐圧を実現することができる。
本実施例では、ＭＩＭキャパシタを縦方向に二段積層した構造を用いたが、必要に応じて積層する段数を三段以上とすることも可能である。
本実施例では、Ｓ１、Ｓ２、Ｓ３、Ｓ４の各スイッチの「入／切」状態は、金属配線の接続／非接続で制御したが、スイッチの制御方法はこの方法に限定されない。クロスバのような電気的に制御可能なスイッチを設けたり、ヒューズ素子などを用いたりすることでも制御可能である。
また本実施例では、容量膜および第二の容量膜として膜厚５０ｎｍの酸化タンタルを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、酸化タンタル以外にも酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能であり、たとえば、酸化タンタル膜の上下をバンドギャップの大きな酸化アルミ等で挟み込むことでリーク電流密度を下げることも可能となる。また、容量膜と第二の容量膜は必ずしも同一の材料、同一の製法、同一の膜厚を用いる必要はなく、用途に応じて使い分けることも可能である。
【０１１８】
また本実施例では、第一の中間層として膜厚１００ｎｍの窒化シリコン、第二の中間層として膜厚１００ｎｍの酸化シリコン膜を用いているが、この膜厚、材料に限定されるものではない。前述のように第一の中間層及び第二の中間層には好適な膜厚範囲があり、現在の製造装置を用いている範囲では５０ｎｍから２００ｎｍ程度が良好な特性が得られている。容量膜の形成方法としてより段差カバレジの良い手法を採用すれば、膜厚上限が２００ｎｍ以上の領域に広がることが容易に予想できるものの、いたずらにこの膜厚を増やすことに関してメリットは少ない。また、中間層の材料としてプラズマＣＶＤ法により形成した酸化シリコンや窒化シリコンを用いているが、当初の目的に合致する限りにおいて他の材料の選択を妨げるものではない。具体的には、酸窒化シリコン、炭化シリコン、窒素含有炭化シリコン、酸化アルミ、ＳｉＯＣなどに代表されるＬｏｗ−ｋ膜などが利用可能である。酸窒化シリコン、酸化アルミを用いた場合には、ドライエッチ時の選択比向上やリソグラフィー時の吸光層として利用できるが、比誘電率が高いため配線の寄生容量が増大する欠点がある。一方、炭化シリコン、窒素含有炭化シリコン、ＳｉＯＣ膜などは比誘電率が低いために、寄生容量低減に効果的であるが、リーク電流が低減しにくい欠点もある。さらに、本実施例では、第一の中間層、第二の中間層として単層の絶縁膜を用いているが、これを複数の層からなる積層構造とすることも可能である。具体的には、下部電極に接する層として窒化シリコンを用い、その上層に酸化シリコンを用いた構造では、第一の中間層及び第二の中間層に設けた開口部の断面のテーパー角度を制御しやすくなる。このテーパー角度の制御性が良いと、容量膜のカバレジが向上しやすいため絶縁破壊耐圧の向上に効果的である。さらに、このテーパー角度の制御性が良ければ、ＭＩＭキャパシタの開口部面積の制御性が向上するので、所望の容量値が再現性良く得られるというメリットもある。また、本実施例では第一の中間層と第二の中間層は同一膜厚、同一製法を用いているが、本発明の有効性はこれに限定されるものではない。
【０１１９】
また本実施例では、上部電極、第二の上部電極として膜厚５０ｎｍの窒化チタンを用いているが、膜厚、材料ともにこれに限定されない。膜厚が薄すぎる場合には接続孔を開口した場合に電極を突き破り、下に位置する容量膜に損傷を与える恐れがある。一方、膜厚が厚すぎる場合にはＭＩＭキャパシタに対して直列に抵抗が挿入された形になるので、高周波特性が劣化する恐れがある。窒化チタンを用いている範囲では、５０ｎｍから１００ｎｍ程度が好適である。また、電極材料として、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。さらに、第一、第二、第三、第四の金属配線に用いるバリアメタルとして窒化チタンを用いているが、上記のように、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。
【０１２０】
また本実施例では、第一の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ  Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ  Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。このようなＬｏｗ−ｋ材料を用いるときには、何らかの保護絶縁膜が必要であるので、第一の層間絶縁膜としては、それら複数の絶縁膜から構成される積層膜も含んでいる。
【０１２１】
本実施例では、第一、第四の金属配線をドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。
また本実施例では、図面簡略化のために単一の接続孔で接続した形式で説明を行ったが、両者の電気的接続が確保されてさえいれば、接続孔の数、位置、形状は任意に選択可能である。ＭＩＭキャパシタに直列に挿入される寄生抵抗を低減するためには、接続孔は大きいほど良いのは言うまでもない。
また本実施例では、接続孔はタングステンで構成された第一の導電性プラグ２５０、第二の導電性プラグ２５１によって完全に埋め込まれているが、本発明の有効性は、この構造、材料に限定されるわけではない。導電性プラグの材料としてタングステン以外にもアルミや銅を主成分とする導体を用いることも可能である。また、導電性プラグの表面が第一の層間絶縁膜３０４の表面と必ずしも一致する必要はなく、信頼度に影響しない程度でのへこみ、隆起は下部電極、容量膜の成膜工程であるていど対応可能である。
【図面の簡単な説明】
【０１２２】
【図１】実施例１における本発明の半導体装置の製造工程の要部断面模式図である。
【図２】（ａ）および（ｂ）は、それぞれ従来例１に基づく半導体装置の製造工程の要部断面模式図である。
【図３】（ａ）および（ｂ）は、それぞれ従来例１に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図４】（ａ）乃至（ｃ）は、それぞれ従来例２に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図５】（ａ）乃至（ｃ）は、それぞれ従来例３に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図６】（ａ）乃至（ｃ）は、それぞれ従来例３に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図７】（ａ）乃至（ｃ）は、それぞれ実施例１における本発明の半導体装置の製造工程の要部断面模式図である。
【図８】（ａ）乃至（ｃ）は、それぞれ実施例１における本発明の半導体装置の製造工程の要部断面模式図である。
【図９】実施例１における本発明の平面レイアウト模式図である。
【図１０】実施例１における本発明の半導体装置のB-B'部分の要部断面模式図である。
【図１１】隣接する金属配線間の寄生容量を従来例と実施例１とにおいて比較した表である。
【図１２】（ａ）乃至（ｃ）は、それぞれ実施例２における本発明の半導体装置の製造工程の要部断面模式図である。
【図１３】（ａ）および（ｂ）は、それぞれ実施例２における本発明の半導体装置の製造工程の要部断面模式図である。
【図１４】（ａ）および（ｂ）は、それぞれ実施例３における本発明の半導体装置の製造工程の要部断面模式図である。
【図１５】（ａ）および（ｂ）は、それぞれ実施例３における本発明の半導体装置の製造工程の要部断面模式図である。
【図１６】（ａ）および（ｂ）は、それぞれ実施例４における本発明の半導体装置の製造工程の要部断面模式図である。
【図１７】（ａ）および（ｂ）は、それぞれ実施例４における本発明の半導体装置の製造工程の要部断面模式図である。
【図１８】（ａ）乃至（ｃ）は、それぞれ実施例５における本発明の半導体装置の製造工程の要部断面模式図である。
【図１９】（ａ）および（ｂ）は、それぞれ実施例５における本発明の半導体装置の製造工程の要部断面模式図である。
【図２０】（ａ）および（ｂ）は、それぞれ実施例６における本発明の半導体装置の製造工程の要部断面模式図である。
【図２１】（ａ）および（ｂ）は、それぞれ実施例６における本発明の半導体装置の製造工程の要部断面模式図である。
【図２２】実施例６における本発明の平面レイアウト模式図である。
【図２３】実施例６における本発明の半導体装置のB-B'部分の要部断面模式図である。
【図２４】実施例６における本発明の半導体装置のC-C'部分の要部断面模式図である。
【図２５】（ａ）乃至（ｃ）は、それぞれ従来例７に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図２６】（ａ）および（ｂ）は、それぞれ従来例７に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図２７】従来例８に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図２８】（ａ）は、従来例８に基づく本発明の半導体装置の電気的な等価回路であり、（ｂ）は、各スイッチ状態に応じて実現される容量値を示す表である。
【図２９】（ａ）乃至（ｃ）は、それぞれ従来例９に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【図３０】（ａ）および（ｂ）は、それぞれ従来例９に基づく本発明の半導体装置の製造工程の要部断面模式図である。
【符号の説明】
【０１２３】
１００…半導体素子が形成された基体、
２００…第一のバリアメタル膜、
２０１…第一のアルミニウム膜、
２０２…第二のバリアメタル膜、
２０３…上部電極、
２０４…加工された上部電極、
２０５…第一のバリアメタル層、
２０６…第一のアルミニウム層、
２０７…第二のバリアメタル層、
２０８…第三のバリアメタル層、
２０９…第二のアルミニウム層、
２１０…第四のバリアメタル層、
２１１…加工された下部電極、
２１２…第三のバリアメタル膜、
２１３…第二のアルミニウム膜、
２１４…第四のバリアメタル膜、
２１５…第五のバリアメタル層、
２１６…第一の銅層、
２１７…加工された抵抗体層、
２１８…第二の上部電極、
２１９…加工された第二の上部電極、
２２０…第六のバリアメタル層、
２２１…第三のアルミニウム層、
２２２…第七のバリアメタル層、
２２３…第八のバリアメタル層、
２２４…第四のアルミニウム層、
２２５…第九のバリアメタル層、
２５０…第一の導電性プラグ、
２５１…第二の導電性プラグ、
２５２…第三の導電性プラグ、
３００…第一の中間層、
３０１…ハードマスク、
３０２…加工されたハードマスク、
３０３…加工された第一の中間層、
３０４…第一の層間絶縁層、
３０５…エッチストッパ層、
３０６…第二の層間絶縁膜、
３０７…第二の中間層、
３０８…加工された第二の中間層、
４００…容量膜、
４０１…加工された容量膜、
４０２…抵抗体層下の容量膜、
４０３…第二の容量膜、
４０４…加工された第二の容量膜、
５００…第一の開口部、
５０１…第一の層間絶縁層に形成された開口部、
５０２…第二の開口部、
６００…第一の加工レジスト、
６０１…第二の加工レジスト、
６０２…第三の加工レジスト、
７００…第一の金属配線、
７０１…第二の金属配線、
７０２…第三の金属配線、
７０３…第四の金属配線、
７５０…ＭＩＭキャパシタに接続された下層配線、
７５１…ＭＩＭキャパシタに接続された上層配線、
７５２…ＭＩＭキャパシタに隣接する下層配線、
７５３…ＭＩＭキャパシタに隣接する上層配線、
７５４…ＭＩＭキャパシタの上部電極、
７５５…第一の中間層に形成された開口部、
７５６…上層配線７５１と上部電極７５４を接続する接続孔、
７５７…上層配線７５３と下層配線７５２を接続する接続孔、
７５８…第一の中間層、
７５９…抵抗体に接続された下層配線、
７６０…抵抗体、
７６１…抵抗体を被覆する第一の中間層、
７６２…抵抗体７６０と下層配線７５９を接続する接続孔、
８００…エッチング残り。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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