(57)【要約】【課題】  レイアウト面積の増大を極力抑えつつ、キャパシタの誘電緩和現象に起因するＡ／Ｄ変換誤差を低減できるＡ／Ｄ変換装置を提供する。【解決手段】  制御回路１５は、初期化処理、サンプリング処理および比較処理を実行する。初期化処理において、スイッチＳＷ１（Ｓ０〜Ｓ６３）を全て入力ライン５側に切り替え、スイッチＳＷ２をオフ、スイッチＳＷ３とＳＷ５をオンに切り替える。この切り替え状態において、キャパシタＣ０〜Ｃ６３の一端子は基準電圧Ｖrefとなり、キャパシタＣ０〜Ｃ６３の他端子は定電圧Ｖ１となる。その結果、キャパシタＣ０〜Ｃ６３は、全て一定電圧（Ｖ１−Ｖref）により充電される。この初期化処理は、キャパシタＣ０〜Ｃ６３が固有に有する誘電緩和時間τと、要求されるＡ／Ｄ変換誤差とに基づいて定められる最小初期化時間以上行う。【選択図】  図１
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【特許請求の範囲】
【請求項１】
一端がコモンラインに接続された複数のキャパシタからなるキャパシタアレイと、
前記各キャパシタの他端にそれぞれ変換対象電圧および複数の基準電圧のうち何れかの電圧を印加するように切り替え動作を行うスイッチ群と、
前記コモンラインの電圧と所定の基準電圧とを比較する比較手段と、
前記各キャパシタの端子間に一定電圧を印加する定電圧印加手段と、
前記変換対象電圧により前記キャパシタを充電するサンプリング処理の後、前記比較手段の比較結果に応じて前記スイッチ群を順次切り替えながらＡ／Ｄ変換値を生成する比較処理を実行し、さらに、前記サンプリング処理の前または前記比較処理の後に前記キャパシタの誘電緩和時間に応じた長さの初期化期間を設け、前記定電圧印加手段により前記各キャパシタに前記一定電圧を印加する初期化処理を実行する制御手段とを備えたことを特徴とするＡ／Ｄ変換装置。
【請求項２】
前記制御手段は、Ａ／Ｄ変換精度と前記キャパシタの誘電緩和時間とに基づいて定まる最小初期化時間以上の初期化期間を設け、前記初期化処理を実行することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項３】
前記制御手段は、前記キャパシタの誘電緩和現象が収束するのに十分な長さの初期化期間を設けた場合のＡ／Ｄ変換値を基準値として、所定の変換誤差範囲内に止まるＡ／Ｄ変換値が得られる長さの初期化期間を設け、前記初期化処理を実行することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項４】
前記定電圧印加手段は、前記変換対象電圧の入力端子から前記スイッチ群に至る対象電圧入力ラインと一定電圧を有する定電圧ラインとの間に設けられたスイッチ回路から構成されており、
前記制御手段は、前記初期化期間において、前記スイッチ群を前記変換対象電圧側に切り替え、前記変換対象電圧の入力端子と前記対象電圧入力ラインとの間を遮断し、且つ、前記スイッチ回路を閉状態に切り替えることを特徴とする請求項１ないし３の何れかに記載のＡ／Ｄ変換装置。
【請求項５】
前記定電圧印加手段は、前記スイッチ群により構成されており、
前記制御手段は、前記初期化期間において、前記スイッチ群を予め決められた一定の基準電圧側に切り替えることを特徴とする請求項１ないし３の何れかに記載のＡ／Ｄ変換装置。
【請求項６】
複数の変換対象電圧から１つの変換対象電圧を選択するマルチプレクサを備えたことを特徴とする請求項１ないし５の何れかに記載のＡ／Ｄ変換装置。
【請求項７】
前記定電圧印加手段は、特定のダミーチャンネルに一定電圧が印加されたマルチプレクサにより構成されており、
前記制御手段は、前記初期化期間において、前記マルチプレクサを前記ダミーチャンネルに切り替えて前記サンプリング処理を実行することを特徴とする請求項１記載のＡ／Ｄ変換装置。
【請求項８】
前記キャパシタアレイを構成するキャパシタは、誘電体膜としてＯＮＯ膜を用いていることを特徴とする請求項１ないし７の何れかに記載のＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電荷再分配型のＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
近年、リーク電流を低減しあるいは耐圧を高めるため、誘電体膜としてＯＮＯ膜(SiO2/SiN/SiO2)を備えたキャパシタが用いられるようになっている。ＯＮＯ膜を備えたキャパシタは比較的大きい誘電緩和現象を呈し、こうしたキャパシタを電荷再分配型のＡ／Ｄ変換装置に採用すると、誘電緩和現象に起因したＡ／Ｄ変換誤差が生じる。特許文献１には、Ａ／Ｄ変換誤差を低減する技術が示されている。
【０００３】
この技術は、配列キャパシタと同じ充電手順を受ける複製キャパシタを設け、この複製キャパシタをコンパレータの基準電圧側に接続することにより、基準電圧側にも配列キャパシタと同等の誘電緩和現象を発生させるようになっている。その結果、コンパレータの両入力に同等に含まれる誘電緩和現象による電圧変化を相殺でき、以ってＡ／Ｄ変換誤差を低減することができる。
【０００４】
また、誘電緩和現象とは関係しないが、直前のＡ／Ｄ変換によりサンプル／ホールド回路に保持されている電荷量に依存してＡ／Ｄ変換値が変化する現象がある。特許文献２には、入力されるアナログ値をサンプリングする直前のタイミングにおいて、サンプル／ホールド回路に保持される電荷量を任意の値に設定することにより、直前のＡ／Ｄ変換値に影響されることなく常に一定の変換結果を得る技術が示されている。
【特許文献１】特許第３０８８８４８号公報
【特許文献２】特開平５−２５９９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特許文献１に記載されたＡ／Ｄ変換装置では、回路の対称性を保つため、複製キャパシタを配列キャパシタと同一サイズにすることが好ましい。しかし、同一サイズにするとレイアウトサイズが増加するためコストが上昇してしまうという問題があった。
本発明は上記事情に鑑みてなされたもので、その目的は、レイアウト面積の増大を極力抑えつつ、キャパシタの誘電緩和現象に起因するＡ／Ｄ変換誤差を低減できるＡ／Ｄ変換装置を提供することにある。
【課題を解決するための手段】
【０００６】
請求項１に記載した手段によれば、制御手段は、サンプリング処理の後に比較処理を実行し、サンプリング処理の前または比較処理の後に初期化処理を実行する。サンプリング処理では、スイッチ群を変換対象電圧（Ａ／Ｄ変換しようとする電圧）側に切り替え、キャパシタアレイを構成するキャパシタを充電する。この時、コモンラインを所定の基準電圧とする。サンプリング処理に続く比較処理では、比較手段を用いてコモンラインの電圧と所定の基準電圧とを比較し、その比較結果に応じてスイッチ群を順次切り替えＡ／Ｄ変換値を生成する。
【０００７】
本発明では、初期化処理を実行する初期化時間を、キャパシタの誘電緩和時間に応じた長さとすることが重要となる。すなわち、Ａ／Ｄ変換誤差を低減するために必要となる初期化時間は、誘電体膜の種類（材料）、誘電体膜と電極材料との組み合わせ等によってキャパシタが固有に有する誘電緩和時間に応じて定められるもので、キャパシタの静電容量や入力部のインピーダンス等によって定められるものではない。この点において、本発明は、キャパシタの静電容量と接続インピーダンスとによる時定数に基づく初期化技術とは本質的に異なる。
【０００８】
誘電緩和現象によるＡ／Ｄ変換誤差は、その変換前にサンプリングされた変換対象電圧にのみ依存し、比較処理におけるスイッチ群の切り替え順序には依存しない。従って、変換対象電圧のＡ／Ｄ変換前（換言すれば前回のＡ／Ｄ変換の後）に、上記初期化時間だけ各キャパシタの端子間に一定電圧を印加することにより、誘電緩和現象によるＡ／Ｄ変換誤差を低減することができる。また、本手段は、複製キャパシタを別途設ける従来技術とは異なり、各キャパシタの端子間に一定電圧を印加する定電圧印加手段を設けるだけで実現できるため（実際には後述するようにスイッチ群で代用することもできる）、レイアウト面積の増大が殆どなく、これまでのＡ／Ｄ変換装置からの設計変更も容易となる。
【０００９】
請求項２に記載した手段によれば、初期化期間の長さ（初期化時間）は、Ａ／Ｄ変換精度とキャパシタの誘電緩和時間とに基づいて定まる最小初期化時間以上の時間とされる。典型的なＡ／Ｄ変換処理は、比較処理が終了した後次のサンプリング処理までの期間、初期化処理を実行し続ける。この場合のＡ／Ｄ変換時間（最小値）は、サンプリング時間、比較時間および最小初期化時間の合計時間となる。
【００１０】
請求項３に記載した手段によれば、初期化時間は、キャパシタの誘電緩和現象が収束するのに十分な長さの初期化期間を設けた場合のＡ／Ｄ変換値を基準として、所定の変換誤差範囲内に止まるＡ／Ｄ変換値が得られる時間とされる。これにより、Ａ／Ｄ変換周期が一定しない場合であっても、上記所定の変換誤差範囲内のＡ／Ｄ変換値が得られる。
【００１１】
請求項４に記載した手段によれば、対象電圧入力ラインと一定電圧を有する定電圧ラインとの間にスイッチ回路を設け、初期化期間において、各キャパシタのスイッチ群を変換対象電圧側に切り替え、変換対象電圧の入力端子と対象電圧入力ラインとの間を遮断した上で、上記スイッチ回路を閉状態に切り替える。この時、コモンラインを所定の基準電圧とする。これにより、各キャパシタに一定電圧（＝定電圧ラインの電圧−コモンラインに与える基準電圧）が印加される。
【００１２】
請求項５に記載した手段によれば、初期化期間において、スイッチ群を予め決められた一定の基準電圧側に切り替えることにより、各キャパシタの端子間に一定電圧を印加する。その結果、定電圧印加手段を別に設ける必要がなく、定電圧印加手段をスイッチ群により代用することができる。
【００１３】
請求項６に記載した手段によれば、マルチプレクサを切り替えることにより、複数の入力電圧を順次Ａ／Ｄ変換することができる。こうした多チャンネルのＡ／Ｄ変換装置では、単一チャンネルのＡ／Ｄ変換装置と異なり、サンプリングする変換対象電圧が毎回大きく変化する。従って、従来構成においては、キャパシタの誘電緩和現象による各チャンネル間でのＡ／Ｄ変換誤差が生じ易かった。本手段を採用すれば、チャンネル切り替えにより変換対象電圧が大きく変化しても、誘電緩和現象によるＡ／Ｄ変換誤差を低減することができる。
【００１４】
請求項７に記載した手段によれば、マルチプレクサの特定のチャンネルがダミーチャンネルとされ、そのダミーチャンネルに一定電圧が印加されている。そして、初期化期間において、マルチプレクサをダミーチャンネルに切り替えて少なくともサンプリング処理を実行することにより、キャパシタアレイを構成する各キャパシタに一定電圧を印加することができる。
【００１５】
請求項８に記載した手段によれば、キャパシタを構成する誘電体膜としてＯＮＯ膜を用いているので、リーク電流を低減でき、耐圧の向上が図れる。なお、本発明は、ＯＮＯ膜を有するキャパシタを用いたＡ／Ｄ変換装置に限られるものではなく、Ａ／Ｄ変換値に誤差をもたらすような誘電緩和現象を生ずるキャパシタを用いたＡ／Ｄ変換装置に適用可能である。
【発明を実施するための最良の形態】
【００１６】
（第１の実施形態）
以下、本発明の第１の実施形態について図１ないし図３を参照しながら説明する。
図１は、半導体集積回路装置（ＣＭＯＳＩＣ）として製造された電荷再分配型の逐次比較Ａ／Ｄ変換器の電気的構成を示している。このＡ／Ｄ変換器１（Ａ／Ｄ変換装置に相当）は、上位６ビットのＡ／Ｄ変換に用いるキャパシタアレイ２と、下位６ビットのＡ／Ｄ変換に用いる抵抗ラダーＤ／Ａ変換器３（以下、Ｄ／Ａ変換器３と称す）とを備え、全体として１２ビットの分解能を有している。
【００１７】
キャパシタアレイ２は、静電容量Ｃを有する６４個のキャパシタＣ０〜Ｃ６３から構成されており、これらキャパシタＣ０〜Ｃ６３の一端（下部電極）は、それぞれコモンライン４に共通に接続されている。キャパシタＣ０〜Ｃ６３は、ポリシリコンからなる電極の間に誘電体膜としてＯＮＯ膜(SiO2/SiN/SiO2)を備えた構成となっている。ＯＮＯ膜は、従来から用いられているＳｉＯ2膜と比較して誘電緩和現象が大きく現れるという性質がある。
【００１８】
キャパシタＣ１〜Ｃ６３の他端（上部電極）は、それぞれスイッチＳ１〜Ｓ６３を介して、入力ライン５、基準電圧ＶrefM（例えば０Ｖ）が入力される基準電圧供給ライン６または基準電圧ＶrefP（例えば５Ｖ）が入力される基準電圧供給ライン７に選択的に接続されるようになっている。また、キャパシタＣ０の他端は、スイッチＳ０を介して、信号入力ライン５またはＤ／Ａ変換器３の出力ライン８に選択的に接続されるようになっている。以下においては、便宜上、スイッチＳ０〜Ｓ６３（スイッチ群に相当）をスイッチＳＷ１と総称する。
【００１９】
入力端子９は、Ａ／Ｄ変換の対象である入力電圧Ｖin（変換対象電圧に相当）が与えられる端子で、その入力端子９からスイッチＳＷ１に至る入力ライン５（対象電圧入力ラインに相当）には、スイッチＳＷ２が設けられている。また、定電圧供給ライン１０には、定電圧Ｖ１が与えられており、スイッチＳＷ１とＳＷ２の接続ノードと定電圧供給ライン１０との間には、スイッチＳＷ３（定電圧印加手段に相当）が設けられている。定電圧Ｖ１は、例えば（ＶrefP＋ＶrefM）／２(＝２．５Ｖ)に設定されるが、一定電圧である限り他の電圧であってもよい。
【００２０】
Ｄ／Ａ変換器３は、基準電圧ＶrefP（例えば５Ｖ）とＶrefM（例えば０Ｖ）が供給される電源線１１、１２間に直列接続された抵抗Ｒ０〜Ｒ６４と、これら抵抗Ｒ０〜Ｒ６４の各共通接続点と出力ライン８との間に設けられたスイッチＳ１００〜Ｓ１６３とから構成されている。以下においては、便宜上、スイッチＳ１００〜Ｓ１６３をスイッチＳＷ４と総称する。
【００２１】
コンパレータ１３（比較手段に相当）は、上記コモンライン４の電圧と基準電圧供給ライン１４の基準電圧Ｖref（例えば２．５Ｖ）とを比較し、その比較結果信号を制御回路１５に対し出力するようになっている。コモンライン４と基準電圧供給ライン１４との間には、スイッチＳＷ５が設けられている。
制御回路１５（制御手段に相当）は、後述するサンプリング処理、比較処理および初期化処理を含むＡ／Ｄ変換の全般を制御する回路であり、その内部に逐次比較レジスタＳＡＲを備えている。上述したスイッチＳＷ１〜ＳＷ５は、アナログスイッチから構成されており、制御回路１５からの信号によりオンオフするようになっている。
【００２２】
次に、本実施形態の作用について説明する。
図２は、本実施形態のタイミングチャートを示しており、図３は、従来構成（つまりスイッチＳＷ３が設けられていない構成）のタイミングチャートを示している。図２において、Ａ／Ｄ変換は、時刻ｔ１１から開始され、時刻ｔ１６で終了する。その次のＡ／Ｄ変換は、時刻ｔ１７から開始される。図２における時刻ｔ１１の前および時刻ｔ１６から時刻ｔ１７までの間はＡ／Ｄ変換の空き時間となるが、本実施形態では初期化時間として利用している。これに対し、図３に示す従来構成では、Ａ／Ｄ変換の空き時間は利用されていない。
【００２３】
制御回路１５は、時刻ｔ１１以前の空き時間および変換が開始される時刻ｔ１１から時刻ｔ１２までの期間において初期化処理を実行する。この初期化処理では、スイッチＳＷ１（Ｓ０〜Ｓ６３）を全て入力ライン５側に切り替え、スイッチＳＷ２をオフ、スイッチＳＷ３とＳＷ５をオンに切り替える。この切り替え状態において、キャパシタＣ０〜Ｃ６３の一端子（下部電極）の電圧は基準電圧Ｖrefとなり、キャパシタＣ０〜Ｃ６３の他端子（上部電極）の電圧は定電圧Ｖ１となる。その結果、キャパシタＣ０〜Ｃ６３は、全て一定電圧（Ｖ１−Ｖref）により充電される。
【００２４】
この初期化処理は、少なくとも時刻ｔ１１から時刻ｔ１２までの時間すなわち最小初期化時間以上行う必要がある。キャパシタＣ０〜Ｃ６３に生じる誘電緩和現象は、分極の応答遅れが原因となってキャパシタＣ０〜Ｃ６３の充電状態を以前の電荷状態の電圧に引き戻そうとする現象である。そのため、誘電緩和現象の影響を排除できる有効な初期化を行うためには、誘電体膜の種類（材料）、誘電体膜と電極材料との組み合わせ等によってキャパシタＣ０〜Ｃ６３が固有に有する誘電緩和時間τと、要求されるＡ／Ｄ変換誤差とに基づいて最小初期化時間を定める必要がある。誘電緩和現象によるＡ／Ｄ変換誤差は、当該Ａ／Ｄ変換の前にキャパシタＣ０〜Ｃ６３に与えられた電圧（Ｖ１−Ｖref）にのみ依存し、比較処理におけるスイッチＳＷ１の切り替え順序には依存しない。
【００２５】
そして、初期化時間が長いほど誘電緩和現象の影響が小さくなること、変換時間を短縮することなどの理由により、空き時間においても初期化処理を行っている。割り込みによりＡ／Ｄ変換を開始する場合にはＡ／Ｄ変換周期が変化するため、最小初期化時間は、キャパシタＣ０〜Ｃ６３の誘電緩和現象が収束するのに十分な長さの初期化期間を設けた場合のＡ／Ｄ変換値を基準として、所定の変換誤差範囲内に止まるＡ／Ｄ変換値が得られる時間として定められている。
【００２６】
時刻ｔ１２に最小初期化時間以上の長さの初期化処理が終了すると、制御回路１５は、スイッチＳＷ３をオフとし、さらに時刻ｔ１３においてスイッチ２をオンとする。時刻ｔ１２から時刻ｔ１３までの時間は、スイッチＳＷ３がオフ指令を受けてから実際にオフ状態となるまでの時間以上に設定されている。時刻ｔ１３以降のサンプリング処理では、キャパシタＣ０〜Ｃ６３に電圧（Ｖin−Ｖref）が印加され、時刻ｔ１４においてスイッチＳＷ５をオフにすると当該電圧がホールドされる。その後、時刻ｔ１５においてスイッチＳＷ２をオフにしてサンプリング処理を終了する。
【００２７】
続いて時刻ｔ１５から時刻ｔ１６までの期間、制御回路１５は、周知の逐次比較シーケンスである比較処理を実行してＡ／Ｄ変換値を得る。すなわち、スイッチＳＷ４を所定の切り替え状態とした後、スイッチＳ０をＤ／Ａ変換器３の出力ライン８側に切り替え、コンパレータ１３の比較結果に応じてスイッチＳ１〜Ｓ６３を基準電圧供給ライン６側または基準電圧供給ライン７側に順次切り替えることにより、上位６ビットのＡ／Ｄ変換値を決定する。その後、スイッチＳ１００〜Ｓ１６３を順次切り替えることにより、下位６ビットのＡ／Ｄ変換値を決定する。得られた１２ビットのＡ／Ｄ変換値は、制御回路１５内の逐次比較レジスタＳＡＲに格納される。時刻ｔ１６において変換が終了すると、再び初期化処理を実行する。
【００２８】
以上説明したように、本実施形態のＡ／Ｄ変換器１は、入力電圧Ｖinのサンプリング処理の前に初期化処理を実行し、キャパシタアレイ２を構成するキャパシタＣ０〜Ｃ６３に一定電圧を印加するので、誘電緩和現象によるＡ／Ｄ変換誤差を低減することができる。この初期化処理を行うためには従来構成のＡ／Ｄ変換器に対しスイッチＳＷ３を追加し、制御回路１５のハードウェア構成またはソフトウェア構成に若干の変更を加えるのみで実現できるので、レイアウト面積の増大が殆どなく、従来構成のＡ／Ｄ変換器からの設計変更も容易となる。
【００２９】
初期化時間は、要求されるＡ／Ｄ変換精度とキャパシタＣ０〜Ｃ６３の誘電緩和時間τとに基づいて定まる最小初期化時間以上とされるので、所望のＡ／Ｄ変換精度を満たすＡ／Ｄ変換値を得ることができる。また、本実施形態では、Ａ／Ｄ変換の空き時間においても初期化処理を実行するので、より高いＡ／Ｄ変換精度が得られる。
【００３０】
（第２の実施形態）
次に、本発明の第２の実施形態について図４および図５を参照しながら説明する。
図４は、逐次比較Ａ／Ｄ変換器の電気的構成を示しており、図１と同一部分には同一符号を付している。この図４に示すＡ／Ｄ変換器１６は、定電圧印加手段としてマルチプレクサ１７を備えている。
【００３１】
マルチプレクサ１７は、Ｎチャンネル（Ｎ≧２）の入力端子１９０、１９１、…、１９Ｎからそれぞれ入力電圧Ｖin1、Ｖin2、…、Ｖ１を入力し、制御回路１８からの選択信号に従って何れか一つの電圧を信号入力ライン５に出力するようになっている。ここで、信号入力チャンネルである入力端子１９０（ＣＨ０）、１９１（ＣＨ１）、…、１９N-1（ＣＨN-1）には、センサなどから入力電圧Ｖin1、Ｖin2、…、ＶinN-1（変換対象電圧）が与えられ、ダミーチャンネルである入力端子１９Ｎ（ＣＨＮ）には、第１の実施形態と同様の定電圧Ｖ１が与えられる。
【００３２】
図５は、Ａ／Ｄ変換のシーケンスを示している。制御回路１８は、信号入力チャンネルＣＨ０、ＣＨ１、ＣＨ２、ＣＨ３、…についてのＡ／Ｄ変換の各間に、ダミーチャンネルＣＨＮについてのＡ／Ｄ変換を実行する。各チャンネルのＡ／Ｄ変換処理は、サンプリング処理と比較処理からなる。サンプリング処理の時間は、第１の実施形態で説明した最小初期化時間以上となっている。ただし、ダミーチャンネルＣＨＮについては、サンプリング処理と比較処理のうち比較処理を省略してもよい。
【００３３】
ダミーチャンネルＣＨＮのＡ／Ｄ変換を実行すると、そのサンプリング処理において、キャパシタＣ０〜Ｃ６３は全て一定電圧（Ｖ１−Ｖref）により充電される。既に述べたように、キャパシタＣ０〜Ｃ６３の誘電緩和現象によるＡ／Ｄ変換誤差は、当該Ａ／Ｄ変換の前にキャパシタＣ０〜Ｃ６３に与えられた電圧（Ｖ１−Ｖref）にのみ依存し、比較処理におけるスイッチＳＷ１の切り替え順序には依存しない。従って、ダミーチャンネルＣＨＮについてのＡ／Ｄ変換は、第１の実施形態で説明した初期化処理に相当する。その結果、第１の実施形態と同様の作用により、キャパシタＣ０〜Ｃ６３の誘電緩和現象によるＡ／Ｄ変換誤差を低減することができる。
【００３４】
マルチプレクサ１７を備えた多チャンネルのＡ／Ｄ変換装置１６では、単一チャンネルのＡ／Ｄ変換装置１と異なり、サンプリングする入力電圧が毎回大きく変化するため、従来構成ではチャンネル相互間で誘電緩和現象によるＡ／Ｄ変換誤差が生じ易かった。本実施形態によれば、チャンネル切り替えにより入力電圧が大きく変化しても、誘電緩和現象によるＡ／Ｄ変換誤差を低減することができる。
【００３５】
（第３の実施形態）
次に、本発明の第３の実施形態について、逐次比較Ａ／Ｄ変換器の電気的構成を示す図６を参照しながら説明する。この図６において、図１と同一部分には同一符号を付して示している。図６に示すＡ／Ｄ変換器２０は、スイッチＳＷ６（スイッチ群に相当）を定電圧印加手段として用いている。
【００３６】
すなわち、キャパシタＣ０の他端（上部電極）は、スイッチＳ２００を介して、入力ライン５、Ｄ／Ａ変換器３の出力ライン８、基準電圧供給ライン６または基準電圧供給ライン７に選択的に接続されるようになっている。スイッチＳＷ６は、このスイッチＳ２００と、キャパシタＣ１〜Ｃ６３に係るスイッチＳ１〜Ｓ６３とから構成されている。
【００３７】
制御回路２１は、図２に示すタイミングチャートに従って初期化処理、サンプリング処理および比較処理を実行する。制御回路２１は、初期化処理において、スイッチＳＷ６（Ｓ２００、Ｓ１〜Ｓ６３）を全て基準電圧供給ライン７側に切り替え、スイッチＳＷ２をオフ、スイッチＳＷ５をオンに切り替える。この切り替え状態において、キャパシタＣ０〜Ｃ６３の一端子（下部電極）の電圧は基準電圧Ｖrefとなり、キャパシタＣ０〜Ｃ６３の他端子（上部電極）の電圧は基準電圧ＶrefPとなる。その結果、キャパシタＣ０〜Ｃ６３は、全て一定電圧（ＶrefP−Ｖref）により充電される。サンプリング処理および比較処理は第１の実施形態と同様である。
【００３８】
本実施形態によっても、第１の実施形態と同様の作用によりキャパシタＣ０〜Ｃ６３の誘電緩和現象によるＡ／Ｄ変換誤差を低減することができ、第１の実施形態と同様の効果が得られる。なお、初期化処理において基準電圧ＶrefPを用いる場合には、スイッチＳ２００は基準電圧ＶrefMに切り替えられなくてもよい。また、初期化処理において基準電圧ＶrefMを用いてもよく、その場合にはスイッチＳ２００は基準電圧ＶrefPに切り替えられなくてもよい。
【００３９】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
本発明は、逐次比較型のＡ／Ｄ変換装置に限らず、直並列型、巡回型などキャパシタアレイを備えた電荷再分配型のＡ／Ｄ変換装置に適用可能である。
各実施形態において、抵抗ラダーＤ／Ａ変換器３は必要に応じて設ければよい。
静電容量をＣ、Ｃ、２Ｃ、４Ｃ、８Ｃ、１６Ｃ、３２Ｃ、…のようにバイナリに重み付けしたキャパシタによりキャパシタアレイを構成してもよい。
初期化時間は最小初期化時間以上に設定すればよいが、さらに毎回一定時間にするとよい。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態を示す逐次比較Ａ／Ｄ変換器の電気的構成図
【図２】Ａ／Ｄ変換のタイミングチャート
【図３】比較例として示す従来構成におけるＡ／Ｄ変換のタイミングチャート
【図４】本発明の第２の実施形態を示す図１相当図
【図５】Ａ／Ｄ変換のシーケンス図
【図６】本発明の第３の実施形態を示す図１相当図
【符号の説明】
【００４１】
１、１６、２０はＡ／Ｄ変換器（Ａ／Ｄ変換装置）、２はキャパシタアレイ、４はコモンライン、５は入力ライン（対象電圧入力ライン）、９、１９０、…、１９Ｎは入力端子、１０は定電圧供給ライン（定電圧ライン）、１３はコンパレータ（比較手段）、１５、１８、２１は制御回路（制御手段）、１７はマルチプレクサ（定電圧印加手段）、Ｃ０〜Ｃ６３はキャパシタ、ＳＷ１（Ｓ０〜Ｓ６３）はスイッチ（スイッチ群）、ＳＷ３はスイッチ（スイッチ回路、定電圧印加手段）、ＳＷ６（スイッチＳ２００、Ｓ１〜Ｓ６３）はスイッチ（スイッチ群、定電圧印加手段）である。
【図１】
2005295141.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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