(57)【要約】  【課題】耐圧を向上させることができる半導体装置およびその製造方法を提供する。  【解決手段】導電型がＮ+型でドレイン領域をなすシリコン基板２の上には、いわゆる、スーパージャンクション構造が形成された半導体層１３が設けられている。半導体層１３は、導電型がＮ-型のドリフト層３と導電型がＰ-型のリサーフ層９とを含んでおり、ドリフト層３とリサーフ層９とは、シリコン基板２に平行な方向に交互に現れるように配列されている。ドリフト層３は、リサーフ層９の下（シリコン基板２とリサーフ層９との間）へと潜り込んでいる。すなわち、リサーフ層９は、ドリフト層３によってシリコン基板２と隔てられており、シリコン基板２に接していない。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
この半導体基板上に設けられ、上記第１導電型のドリフト層、および上記第１導電型とは異なる第２導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層とを含み、
上記リサーフ層は、上記半導体層を貫通するトレンチの内側壁に沿って形成されており、
上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域を有していることを特徴とする半導体装置。
【請求項２】
上記リサーフ層が、上記トレンチの幅方向一方側の内側壁に沿って形成されており、
上記ドリフト層が、上記トレンチの上記一方側とは異なる他方側の内側壁に沿って形成されており、
上記ドリフト層は、上記トレンチと上記リサーフ層との間に挟まれた部分の横方向の幅が、上記分離領域の上記トレンチの深さ方向に沿う縦方向の幅にほぼ等しくなっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記リサーフ層が、上記トレンチの幅方向両側の内側壁に沿って形成されており、
上記ドリフト層は、隣接する２つの上記リサーフ層に挟まれた部分の横方向の幅が、上記分離領域の上記トレンチの深さ方向に沿う縦方向の幅のほぼ２倍になっていることを特徴とする請求項１記載の半導体装置。
【請求項４】
上記ドリフト層および上記リサーフ層に接するように形成された上記第２導電型のベース領域と、
上記ベース領域に接するように形成され、上記ベース領域により上記ドリフト層および上記リサーフ層と隔てられた上記第１導電型のソース領域と、
上記ソース領域と上記ドリフト層との間のベース領域にゲート絶縁膜を挟んで対向配置されたゲート電極とをさらに備えたことを特徴とする請求項１ないし３のいずれかに記載の半導体装置。
【請求項５】
第１導電型の半導体基板上に、上記第１導電型のドリフト層、および上記第１導電型とは異なる第２導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層を有する半導体装置の製造方法であって、
上記第１導電型の半導体基板の上に、上記第１導電型の半導体層を形成する工程と、
上記半導体層に、上記半導体層の途中に至る深さを有するトレンチを形成する第１トレンチ形成工程と、
この第１トレンチ形成工程の後、上記トレンチの内側壁に沿う領域に上記第２導電型のリサーフ層を形成するために、上記トレンチの内側壁に露出した上記半導体層に上記第２導電型の不純物を導入するトレンチ内不純物導入工程と、
このトレンチ内不純物導入工程の後、上記トレンチの深さを上記半導体層を貫通し上記半導体基板に至る深さにする第２トレンチ形成工程とを含むことを特徴とする半導体装置の製造方法。
【請求項６】
第１導電型の半導体基板上に、上記第１導電型のドリフト層、および上記第１導電型とは異なる第２導電型のリサーフ層を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層を有する半導体装置の製造方法であって、
上記第１導電型の半導体基板の上に、上記第１導電型の半導体層を形成する工程と、
上記半導体層を貫通し上記半導体基板に至るトレンチを形成する工程と、
上記トレンチの内側壁に沿う領域に上記第２導電型のリサーフ層を形成するために、上記トレンチの内側壁に露出した上記半導体層に、上記第２導電型の不純物を、上記トレンチ内側壁ヘの到達範囲が、上記トレンチの深さ方向に関して上記半導体基板が存在する深さより浅い領域に制限されるような傾斜角で打ち込むトレンチ内不純物導入工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
上記半導体層の表面に上記第２導電型の不純物を導入して、上記リサーフ層と接する上記第２導電型のベース領域を形成する工程と、
上記ベース領域に上記第１導電型の不純物を導入して、上記ベース領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第１導電型のソース領域を形成する工程と、
上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜を挟んで、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置されたゲート電極を形成する工程とをさらに含むことを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるスーパージャンクション構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳ電界効果トランジスタ(Metal Oxide Semiconductor Field Effect Transistor；MOS FET)が形成された半導体装置において、耐圧の向上が試みられている。
図５は、ＭＯＳ ＦＥＴが形成された従来の半導体装置（特許文献１参照）の図解的な断面図である。
Ｎ++型の半導体基板５１の上には、Ｎ型のドリフト層（Ｎ型ピラー層）５２およびＰ型のリサーフ層（Ｐ型ピラー層）５３を含む半導体層５４が形成されている。ドリフト層５２とリサーフ層５３とは、半導体基板５１に平行な方向に交互に繰り返し現れるように配置されており、いわゆるスーパージャンクション構造を形成している。
【０００３】
半導体層５４をその厚さ方向に貫通して、半導体基板５１と半導体層５４との界面に至る深さを有する複数のトレンチ５５が形成されている。この複数のトレンチ５５は、半導体基板５１にほぼ垂直な内側壁をそれぞれ有しており、ほぼ等間隔で互いに平行に形成されている。トレンチ５５の内壁は、酸化膜６３で覆われており、その内部はポリシリコンや誘電体などからなる埋め込み層６４で埋められている。
【０００４】
ドリフト層５２は、トレンチ５５に沿って配置されている。リサーフ層５３は、隣接する２つのトレンチ５５にそれぞれ沿う一対のドリフト層５２の間に配置されている。リサーフ層５３は、ドリフト層５２および半導体基板５１に接している。
ドリフト層５２の上には、Ｎ型領域５６が形成されている。リサーフ層５３の上には、Ｎ型領域５６と接するようにＰ型のベース層５７が形成されている。ベース層５７の表層部には、Ｎ型のソース領域５８が形成されている。
【０００５】
絶縁膜５９を挟んで、Ｎ型領域５６とソース領域５８との間にあるベース層５７およびその近傍に対向するように、ゲート電極６０が配置されている。また、ソース領域５８およびベース層５７に接するように、ソース電極６１が形成されている。半導体基板５１の裏面（ゲート電極６０やソース電極６１が形成されている面とは反対側の面）には、ドレイン電極６２が形成されている。
【０００６】
この半導体装置は、ソース電極６１およびドレイン電極６２の一方と外部負荷とが接続された状態で、ソース電極６１およびドレイン電極６２の他方と外部負荷との間に、電源により一定の電圧が印加された状態で使用される。この印加される電圧は、リサーフ層５３およびドリフト層５２により形成されるＰＮ接合に対して逆バイアスを与える。
この状態で、ゲート電極６０を適当な電位にする（ＭＯＳ ＦＥＴをオン状態にする）ことにより、ソース電極６１とドレイン電極６２との間に電流を流すことができる。この際、N型領域５６とソース領域５８との間のベース層５７において、絶縁膜５９との界面近傍にチャネルが形成される。これにより、ドレイン電極６２から、半導体基板５１、ドリフト層５２、Ｎ型領域５６、ベース層５７の絶縁膜５９との界面近傍（チャネル）、およびソース領域５８を経て、ソース電極６１へと電流が流れる。
【０００７】
この際、リサーフ層５３およびドリフト層５２により形成されるＰＮ接合には、外部負荷とＭＯＳ ＦＥＴのオン抵抗とで分圧した逆バイアスがかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層５２にはキャリア（電子）の経路が残される。
次に、このＭＯＳ ＦＥＴがオフ状態のとき、すなわち、ゲート電極６０が上記の適当な電位にされていないときについて説明する。この場合、チャネルは形成されず、ＭＯＳ ＦＥＴには電流が流れないので、ドリフト層５２とリサーフ層５３とにより形成されるＰＮ接合には、電源電圧がそのまま逆バイアスとして印加されることになる。そのため、ドリフト層５２とリサーフ層５３との界面Ｓからドリフト層５２およびリサーフ層５３へと空乏層がすみやかに広がり、ドリフト層５２およびリサーフ層５３が完全に空乏化する。これにより、理論上は、優れた耐圧を実現できる。
【特許文献１】特開２００３−４６０８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、リサーフ層５３は導電型がＮ++型である半導体基板５１にも接しているため、ドリフト層５２とリサーフ層５３とにより形成されるＰＮ接合に逆バイアス電圧が印加されると、リサーフ層５３と半導体基板５１との界面からも、リサーフ層５３および半導体基板５１中へと空乏層が広がる。
このとき、半導体基板５１とドリフト層５２とで不純物濃度が異なることなどにより、ドリフト層５２とリサーフ層５３との界面近傍と、半導体基板５１とリサーフ層５３との界面近傍とでは、空乏層の広がり方が異なる。これにより、半導体装置がオフ状態のとき、空乏層において局所的に強い電界が生じ、この部分で電流が流れる。このため、このような半導体装置の耐圧は、実際には満足できるレべルではなかった。
【０００９】
そこで、この発明の目的は、耐圧を向上させることができる半導体装置を提供することである。
この発明の他の目的は、耐圧を向上させることができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１０】
上記の課題を解決するための請求項１記載の発明は、第１導電型の半導体基板（２）と、この半導体基板上に設けられ、上記第１導電型のドリフト層（３）、および上記第１導電型とは異なる第２導電型のリサーフ層（９）を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層（１３）とを含み、上記リサーフ層は、上記半導体層を貫通するトレンチ（４）の内側壁に沿って形成されており、上記ドリフト層は、上記リサーフ層が上記半導体基板との接触部を有しないように、上記リサーフ層と上記半導体基板との間に介在する分離領域（３V）を有していることを特徴とする半導体装置（１，３１）である。
【００１１】
なお、括弧内の数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明に係る半導体装置は、ドリフト層およびリサーフ層によるＰＮ接合に対して逆バイアスの電圧が印加されると、ドリフト層とリサーフ層との界面（以下、単に「界面」という。）からドリフト層およびリサーフ層に空乏層が広がる。この場合、印加される電圧が一定以上の大きさになると、ドリフト層およびリサーフ層はほぼ完全に空乏化する。このためこの半導体装置は一定の耐圧（たとえば、数百Ｖ）を有することができる。
【００１２】
ドリフト層とリサーフ層とは、半導体基板に平行な方向に交互に（繰り返し）現れる。また、ドリフト層は、リサーフ層と半導体基板との間にも存在し、リサーフ層は半導体基板と直接接していない。すなわち、リサーフ層と半導体基板との間、およびリサーフ層とトレンチまたは隣接する他のリサーフ層との間には、同じドリフト層、すなわちほぼ均一な不純物濃度を有する半導体部が存在している。
【００１３】
したがって、ドリフト層において空乏層は界面から均等に広がることができる。すなわち、ドリフト層において、空乏層は界面からドリフト層を挟んで対向するトレンチ側（半導体基板に平行な方向）に広がることができるとともに、ドリフト層を挟んで対向する半導体基板側（半導体基板に垂直な方向）にも同等に広がることができる。したがって、空乏層において他の部分より電界が強い部分は生じないので、界面を介して容易に電流が流れない。すなわち、この半導体装置は従来の半導体装置に比べて、耐圧を向上（たとえば、２００Ｖないし１０００Ｖに）できる。
【００１４】
リサーフ層が半導体層を貫通するトレンチの内側壁に沿って形成されていることにより、この半導体装置の製造工程において、トレンチの内側壁に第２導電型の不純物（第２導電型への制御のための不純物）を導入して、リサーフ層を容易に形成できる。
請求項２記載の発明は、上記リサーフ層が、上記トレンチの幅方向一方側の内側壁に沿って形成されており、上記ドリフト層が、上記トレンチの上記一方側とは異なる他方側の内側壁に沿って形成されており、上記ドリフト層は、上記トレンチと上記リサーフ層との間に挟まれた部分（３H）の横方向の幅（Ｄ1）が、上記分離領域の上記トレンチの深さ方向に沿う縦方向の幅（Ｄ2）にほぼ等しくなっていることを特徴とする請求項１記載の半導体装置（１）である。
【００１５】
この発明によれば、ドリフト層において、リサーフ層とトレンチとの間に挟まれた部分の横方向の幅は、分離領域の縦方向の幅（リサーフ層と半導体基板との間の幅）にほぼ等しい。これにより、空乏層は界面からドリフト層中に、隣接するトレンチ側および半導体基板側に同じ幅で広がることができる。したがって、空乏層における電界の強さを常に均一にすることができるので、この半導体装置の耐圧は高い。
【００１６】
請求項３記載の発明は、上記リサーフ層が、上記トレンチの幅方向両側の内側壁に沿って形成されており、上記ドリフト層は、隣接する２つの上記リサーフ層に挟まれた部分（３H）の横方向の幅（Ｄ3）が、上記分離領域の上記トレンチの深さ方向に沿う縦方向の幅（Ｄ4）のほぼ２倍になっていることを特徴とする請求項１記載の半導体装置（３１）である。
【００１７】
この発明によれば、ドリフト層において、隣接する２つのリサーフ層の間に挟まれた部分の横方向の幅は、分離領域の縦方向の幅（リサーフ層と半導体基板との間の幅）のほぼ２倍である。これにより、空乏層は界面からドリフト層中に、隣接するリサーフ層（トレンチ）側および半導体基板側に同じ幅で広がることができる。したがって、空乏層における電界の強さを常に均一にすることができるので、この半導体装置の耐圧は高い。
【００１８】
請求項４記載の発明は、上記ドリフト層および上記リサーフ層に接するように形成された上記第２導電型のベース領域（８）と、上記ベース領域に接するように形成され、上記ベース領域により上記ドリフト層および上記リサーフ層と隔てられた上記第１導電型のソース領域（７）と、上記ソース領域と上記ドリフト層との間のベース領域にゲート絶縁膜（１１）を挟んで対向配置されたゲート電極（１０）とをさらに備えたことを特徴とする請求項１ないし３のいずれかに記載の半導体装置である。
【００１９】
この発明に係る半導体装置は、上記ソース領域と上記半導体基板（ドレイン領域）との間に適当な大きさの電圧を印加し、ゲート電極を所定の電位にする（半導体装置をオン状態にする）ことにより、ベース領域において、ソース領域とドリフト層との間でゲート絶縁膜近傍の領域にチャネルを形成することができる。これにより、ソース領域と半導体基板との間に電流を流すことができる。
【００２０】
また、半導体装置がオフ状態のときに、ドリフト層とリサーフ層とにより形成されるＰＮ接合に対して大きな逆バイアス電圧が印加された場合でも、高い耐圧を有することができる。
この半導体装置は、ドリフト層、ベース領域、およびソース領域が、ベース領域とゲート電極との対向部付近で、半導体基板に平行な方向に配列された、いわゆるプレーナ型のものであってもよい。また、この半導体装置は、半導体基板に垂直に形成されたトレンチ内にゲート電極が配置され、ドリフト層、ベース領域、およびソース領域が、ベース領域とゲート電極との対向部付近で当該トレンチの深さ方向に配列された、いわゆるトレンチゲート型のものであってもよい。
【００２１】
請求項５記載の発明は、第１導電型の半導体基板（２）上に、上記第１導電型のドリフト層（３）、および上記第１導電型とは異なる第２導電型のリサーフ層（９）を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層（１３）を有する半導体装置（１，３１）の製造方法であって、上記第１導電型の半導体基板の上に、上記第１導電型の半導体層（１５）を形成する工程と、上記半導体層に、上記半導体層の途中に至る深さを有するトレンチ（２２）を形成する第１トレンチ形成工程と、この第１トレンチ形成工程の後、上記トレンチの内側壁に沿う領域に上記第２導電型のリサーフ層を形成するために、上記トレンチの内側壁に露出した上記半導体層に上記第２導電型の不純物を導入するトレンチ内不純物導入工程と、このトレンチ内不純物導入工程の後、上記トレンチの深さを上記半導体層を貫通し上記半導体基板に至る深さにする第２トレンチ形成工程とを含むことを特徴とする半導体装置の製造方法である。
【００２２】
この半導体装置の製造方法により、請求項１記載の半導体装置を製造することができ、請求項１記載の半導体装置と同様の効果を奏することができる。上記ドリフト層は、上記リサーフ層が形成された後の上記半導体層の残部からなるものとすることができる。
この半導体装置の製造方法によれば、トレンチ内不純物導入工程において、トレンチは半導体基板に至る深さを有していないので、第２導電型の不純物は、半導体層において半導体基板との隣接部に導入されることはない。これにより、ドリフト層（半導体層の残部）によって半導体基板と隔てられたリサーフ層が得られる。
【００２３】
上記トレンチ内不純物導入工程は、上記トレンチの内側壁に露出した上記半導体層の表層部に、上記第２導電型の不純物を注入する注入工程を含んでいてもよい。この場合、上記リサーフ層は、この注入工程の後、上記半導体基板を加熱することにより、上記半導体層に注入された当該不純物を上記半導体層中に拡散させる熱拡散工程を実施することにより形成されてもよい。この場合、第１トレンチ形成工程の後、第２トレンチ形成工程の前に、注入工程が実施されればよく、熱拡散工程は、たとえば、第２トレンチ形成工程の後に実施されてもよい。
【００２４】
トレンチ内不純物導入工程は、トレンチの内側壁のうちトレンチの幅方向一方側の内側壁にのみ第２導電型の不純物を導入する工程を含んでいてもよい。これにより、トレンチの幅方向一方側の内側壁に沿って形成されたリサーフ層を得ることができる。また、トレンチ内不純物導入工程は、トレンチの内側壁のうち幅方向両側の内側壁に第２導電型の不純物を導入する工程を含んでいてもよい。これにより、トレンチの幅方向両側の内側壁に沿って形成されたリサーフ層を得ることができる。
【００２５】
第１トレンチ形成工程において形成されるトレンチの深さを制御することにより、製造された半導体装置のドリフト層において、リサーフ層と半導体基板とに挟まれた部分（分離領域）の縦方向の幅を制御できる。また、トレンチ内不純物導入工程が、熱拡散工程を含む場合、半導体基板を加熱する条件（たとえば、温度や加熱時間）を制御することにより、ドリフト層において、リサーフ層とトレンチまたは隣接する他のリサーフ層とに挟まれた部分の横方向の幅を制御できる。これにより、請求項２または３記載の半導体装置を製造することができる。
【００２６】
請求項６記載の発明は、第１導電型の半導体基板（２）上に、上記第１導電型のドリフト層（３）、および上記第１導電型とは異なる第２導電型のリサーフ層（９）を、上記半導体基板に平行な横方向に交互に配置してスーパージャンクション構造を形成した半導体層（１３）を有する半導体装置（１，３１）の製造方法であって、上記第１導電型の半導体基板の上に、上記第１導電型の半導体層（１５）を形成する工程と、上記半導体層を貫通し上記半導体基板に至るトレンチ（４）を形成する工程と、上記トレンチの内側壁に沿う領域に上記第２導電型のリサーフ層を形成するために、上記トレンチの内側壁に露出した上記半導体層に、上記第２導電型の不純物を、上記トレンチ内側壁ヘの到達範囲が、上記トレンチの深さ方向に関して上記半導体基板が存在する深さより浅い領域に制限されるような傾斜角で打ち込むトレンチ内不純物導入工程とを含むことを特徴とする半導体装置の製造方法である。
【００２７】
この発明によれば、第２導電型の不純物が、トレンチの内側壁において、トレンチの深さ方向に関して半導体基板が存在する深さより浅い領域に到達するように打ち込まれて、リサーフ層が形成される。これにより、ドリフト層によって半導体基板と隔てられたリサーフ層が得られる。ドリフト層は、リサーフ層が形成された後の半導体層の残部からなるものとすることができる。
【００２８】
この半導体装置の製造方法は、請求項５記載の半導体装置の製造方法と同様、トレンチ内不純物導入工程が注入工程を含んでいてもよく、この場合、リサーフ層は熱拡散工程が実施されることにより形成されてもよい。また、トレンチ内不純物導入工程は、トレンチの内側壁のうち幅方向一方側の内側壁にのみ第２導電型の不純物を導入する工程を含んでいてもよく、トレンチの内側壁のうち幅方向両側の内側壁に第２導電型の不純物を導入する工程を含んでいてもよい。
【００２９】
トレンチの内側壁に対して第２導電型の不純物を打ち込む角度（傾斜角）を制御することにより、製造された半導体装置のドリフト層において、リサーフ層と半導体基板とに挟まれた部分（分離領域）の縦方向の幅を制御できる。また、この半導体装置の製造方法が熱拡散工程を含む場合、半導体基板を加熱する条件（たとえば、温度や加熱時間）を制御することにより、ドリフト層において、リサーフ層とトレンチまたは隣接する他のリサーフ層とに挟まれた部分の横方向の幅を制御できる。これにより、請求項２または３記載の半導体装置を製造することができる。
【００３０】
請求項７記載の発明は、上記半導体層の表面に上記第２導電型の不純物を導入して、上記リサーフ層と接する上記第２導電型のベース領域（８）を形成する工程と、上記ベース領域に上記第１導電型の不純物を導入して、上記ベース領域の残部により上記ドリフト層およびリサーフ層と隔てられた上記第１導電型のソース領域（７）を形成する工程と、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向するゲート絶縁膜（１１）を形成する工程と、上記ゲート絶縁膜を挟んで、上記ソース領域と上記ドリフト層との間の上記ベース領域に対向配置されたゲート電極（１０）を形成する工程とをさらに含むことを特徴とする請求項５または６記載の半導体装置の製造方法である。
【００３１】
この半導体装置の製造方法により、請求項４記載の半導体装置を製造することができ、請求項４記載の半導体装置と同様の効果を奏することができる。
【発明を実施するための最良の形態】
【００３２】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の第１の実施形態に係る半導体装置１の構造を示す図解的な断面図である。
導電型がＮ+型でドレイン領域をなすシリコン基板２の上には、いわゆる、スーパージャンクション構造が形成された半導体層１３が設けられている。半導体層１３は、導電型がＮ-型のドリフト層３と導電型がＰ-型のリサーフ層９とを含んでおり、ドリフト層３とリサーフ層９とは、シリコン基板２に平行な横方向に交互に（繰り返し）現れるように配列されている。
【００３３】
半導体層１３を貫通し、シリコン基板２に至る深さを有する複数のトレンチ４が互いにほぼ平行に形成されている。トレンチ４は、シリコン基板２にほぼ垂直な内側壁を有しており、図１の紙面に垂直な方向に延びている。すなわち、トレンチ４の長さ方向は図１の紙面に垂直な方向であり、トレンチ４の幅方向は、図１の紙面に平行かつシリコン基板２に平行な方向である。
【００３４】
図１には２つのトレンチ４のみを示しているが、半導体装置１には、より多くのトレンチ４が形成されていて、これらのトレンチ４は、ほぼ等間隔に形成されている。
トレンチ４の内壁に沿って酸化シリコン膜５が形成されており、トレンチ４の内部はポリシリコン６で満たされている。
リサーフ層９は、各トレンチ４幅方向に関して、同じ一方側の内側壁に沿って形成されている。すなわち、リサーフ層９は、隣接する２つのトレンチ４の間で、一方のトレンチ４に近接して形成されており、酸化シリコン膜５に接している。ドリフト層３は、隣接する２つのリサーフ層９の間（リサーフ層９とトレンチ４との間）で、トレンチ４の他方側の内側壁に沿って、リサーフ層９と平行に形成されている。
【００３５】
ドリフト層３は、さらに、リサーフ層９の下（シリコン基板２とリサーフ層９との間）へと潜り込んでいる。すなわち、リサーフ層９とシリコン基板２とは、ドリフト層３によって隔てられており、リサーフ層９はシリコン基板２には接していない。
ドリフト層３において、リサーフ層９とトレンチ４とに挟まれた部分３Hと、リサーフ層９とシリコン基板２（ドレイン領域）とに挟まれた部分（以下、「分離領域」という。）３Vとは連続している。リサーフ層９とトレンチ４とに挟まれた部分３Hの横方向の幅Ｄ1は、分離領域３Vのトレンチ４の深さ方向に沿う縦方向の幅Ｄ2にほぼ等しい。ドリフト層３は、ほぼ均一な不純物濃度を有しており、リサーフ層９とトレンチ４とに挟まれた部分３Hと、分離領域３Vとは、ほぼ同じ不純物濃度を有する。
【００３６】
半導体層１３の表面（シリコン基板２側とは反対側の面）近傍で、トレンチ４の上記一方の側方（リサーフ層９が近接して形成されている側）に、当該トレンチ４に近接して、導電型がＮ+型のソース領域７が形成されている。ソース領域７とドリフト層３、リサーフ層９、および酸化シリコン膜５との間には、導電型がＰ-型のベース領域８が形成されている。
【００３７】
半導体層１３の表面近傍において、ドリフト層３とソース領域７との間にあるベース領域８、およびその近傍のドリフト層３およびベース領域７に対向するように、ゲート電極１０が配置されている。ゲート電極１０は、不純物の導入により導電化されたポリシリコンからなる。ゲート電極１０の周囲は、酸化シリコン膜１１で覆われている。したがって、ゲート電極１０とベース領域８との間は、酸化シリコン膜１１により隔てられている。
【００３８】
シリコン基板２のドリフト層３およびリサーフ層９が形成された側の面を覆うように、アルミニウムからなるソース電極１２が形成されている。ソース電極１２は、ソース領域７およびベース領域８に電気接続されている。シリコン基板２の裏面（ソース電極１２とは反対側の面）には、ドレイン電極１４が形成されている。
この半導体装置１は、ソース電極１２およびドレイン電極１４の一方と外部負荷とが接続された状態で、ソース電極１２およびドレイン電極１４の他方と外部負荷との間に、電源により一定の電圧（たとえば、数百Ｖ）が印加された状態で使用される。この印加される電圧は、リサーフ層９およびドリフト層３により形成されるＰＮ接合に対して逆バイアスを与える。
【００３９】
この状態で、ゲート電極１０を所定の電位にする（半導体装置１をオン状態にする）ことにより、ソース電極１２とドレイン電極１４との間に電流を流すことができる。この際、ドリフト層３とソース領域７との間のベース領域８において、酸化シリコン膜１１との界面近傍にチャネルが形成される。
この際、リサーフ層９およびドリフト層３により形成されるＰＮ接合には、外部負荷とＭＯＳ ＦＥＴのオン抵抗とで分圧した逆バイアス（たとえば、２Ｖ）がかかるが、これにより生じる空乏層の拡がりはわずかであり、ドリフト層３にはキャリア（電子）の経路が残される。オン状態の半導体装置１において、ドリフト層３のうち空乏化していない部分を経由して、ソース電極１２とドレイン電極１４との間に電流が流れる。
【００４０】
一方、この半導体装置１がオフ状態のとき、すなわち、ゲート電極１０が上記所定の電位にされていないときは、チャネルは形成されず、ＭＯＳ ＦＥＴには電流が流れないので、ドリフト層３とリサーフ層９とにより形成されるＰＮ接合には、電源電圧がそのまま逆バイアスとして印加されることになる。そのため、界面Ｓからドリフト層３およびリサーフ層９中へと空乏層がすみやかに広がる。ドリフト層３において、空乏層は界面Ｓから、ドリフト層３を挟んで対向するトレンチ４側へと広がるとともに、ドリフト層３を挟んで対向するシリコン基板２側へと向かって広がる。
【００４１】
ドリフト層３の幅Ｄ1，Ｄ2やリサーフ層９の幅が薄くされていると、ドリフト層３の不純物濃度が高くされていても、ドリフト層３およびリサーフ層９は容易に完全に空乏化する。また、オン状態のときの導電経路の一部をなすドリフト層３の不純物濃度を高くすることにより、オン抵抗を低減できる。
ドリフト層３において、幅Ｄ1と幅Ｄ2とがほぼ等しいことにより、空乏層は界面Ｓからドリフト層３中に、隣接するトレンチ４側およびシリコン基板２側に同じ幅で広がることができる。したがって、空乏層における電界の強さを常に均一にすることができ、局所的に強い電界は生じない。このため、界面Ｓを介して容易に電流が流れないので、この半導体装置１は耐圧が大きい。
【００４２】
この半導体装置１は、２００Ｖないし１０００Ｖ程度の耐圧を有することができ、たとえば、６００Ｖの耐圧を有するものでも、オン抵抗を従来の半導体装置の５分の１程度とすることができる。
図２（ａ）、図２（ｂ）、図２（ｃ）、図２（ｄ）、および図２（ｅ）は、図１に示す半導体装置１の製造方法を説明するための図解的な断面図である。
【００４３】
先ず、導電型がＮ+型にされたシリコン基板２上に、導電型がＮ-型のエピタキシャル層１５が形成され、エピタキシャル層１５の上に、半導体装置１のトレンチ４に対応する所定の位置に開口２１ａが形成されたハードマスク２１が形成される。ハードマスク２１は、たとえば、酸化シリコンや窒化シリコンからなる。
続いて、ハードマスク２１の開口２１ａを介して、エピタキシャル層１５がドライエッチング（たとえば、反応性イオンエッチング）されて、エピタキシャル層１５の厚さ方向途中に至る深さを有し、シリコン基板２には到達しないトレンチ２２が形成される（第１トレンチ形成工程）。
【００４４】
このとき、トレンチ２２の底とシリコン基板２との間隔は、半導体装置１のドリフト層３において、分離領域３Vの縦方向の幅（リサーフ層９とシリコン基板２（ドレイン領域）とに挟まれた部分の幅）Ｄ2（図１参照）にほぼ等しくなるようにされる。トレンチ２２の幅は、たとえば、２μｍ程度であり、トレンチ２２の深さは、たとえば、４０μｍ程度である。
【００４５】
次に、ハードマスク２１の開口２１ａを介して、トレンチ２２の内面に露出したエピタキシャル層１５に、Ｐ型への制御のための不純物イオンが注入される。このとき、このイオンは、図２（ａ）に矢印Ａで示すように、トレンチ４の幅方向（図２の紙面に平行かつシリコン基板２に平行な方向）に垂直な内側壁に対して所定の角度（傾斜角）をなすように打ち込まれる。トレンチ４の内側壁（シリコン基板２の法線方向）とイオンが打ち込まれる方向とのなす角度は、たとえば、１．５°ないし２°とされる。
【００４６】
これにより、各トレンチ２２の幅方向一方側の内側壁（半導体装置１のトレンチ４において、リサーフ層９が隣接して形成されている側に相当する面）のほぼ全面に、Ｐ型の不純物が注入された第１注入領域２３が形成される。この状態が、図２（ａ）に示されている。
次に、ハードマスク２１の開口２１ａを介して、エピタキシャル層１５がさらにドライエッチングされる。これにより、トレンチ２２がさらに深くされ、シリコン基板２に至る深さを有するトレンチ４が形成される（第２トレンチ形成工程）。この状態が、図２（ｂ）に示されている。その後、ハードマスク２１が除去され、エピタキシャル層１５の上に、ベース領域８に対応する位置に開口が形成されたレジスト膜（図示せず）が形成される。
【００４７】
続いて、このレジスト膜の開口を介して、エピタキシャル層１５の表面近傍でベース領域８に対応する薄い領域に、Ｐ型の不純物が注入されて第２注入領域２４が形成される。その後、レジスト膜が除去される。この状態が、図２（ｃ）に示されている。
続いて、以上の工程を経たシリコン基板２が所定の温度に加熱されて、第１および第２注入領域２３，２４中のＰ型の不純物が、エピタキシャル層１５中に拡散される。これにより、リサーフ層９およびベース領域８が形成される。エピタキシャル層１５の残部は、ドリフト層３となる。この状態が、図２（ｄ）に示されている。
【００４８】
次に、ドリフト層３およびベース領域８の上に、ソース領域７に対応する位置に開口が形成されたレジスト膜（図示せず）が形成される。このレジスト膜の開口を介して、ベース領域８の表面近傍でソース領域７に対応する薄い領域に、Ｎ型への制御のための不純物が注入されて当該不純物が注入された第３注入領域が形成される。その後、レジスト膜が除去され、以上の工程を経たシリコン基板２が所定の温度に加熱されて、第３注入領域中のＮ型の不純物が、ベース領域８中に拡散される。これにより、ソース領域７が形成される。この状態が、図２（ｅ）に示されている。
【００４９】
次に、以上の工程を経たシリコン基板２が所定の温度に加熱されて、露出表面、すなわち、トレンチ４の内面ならびにドリフト層３、ベース領域８、およびソース領域７の表面が熱酸化されて酸化膜が形成される。さらに、この酸化膜上にポリシリコンからなる膜（ポリシリコン膜）が形成され、このポリシリコン膜が不純物の注入により導電化される。
続いて、このポリシリコン膜のうち、トレンチ４内部およびゲート電極１０にほぼ対応する部分以外の部分が除去され、さらに、この状態で露出しているポリシリコン膜の表面が熱酸化されて酸化膜が形成される。
【００５０】
次に、酸化膜のうち、トレンチ４の上部および、トレンチ４外でゲート電極１０の周囲以外の部分が除去される。これにより、ポリシリコン膜の残部のうち、トレンチ４内のものはポリシリコン６となり、トレンチ４外のものはゲート電極１０となる。酸化膜の残部のうち、トレンチ４内のものは酸化シリコン膜５となり、トレンチ４外のものはゲート電極１０の周囲を覆う酸化シリコン膜１１となる。
【００５１】
その後、以上の工程を経たシリコン基板２のソース領域７が形成された側およびその反対側に、ソース電極１２およびドレイン電極１４がそれぞれ形成されて、図１に示す半導体装置１が得られる。
以上の製造方法において、トレンチ４の内面に露出したエピタキシャル層１５に、Ｐ型の不純物イオンを注入する際、トレンチ２２はシリコン基板２に至る深さを有していないので、Ｐ型の不純物は、エピタキシャル層１５においてシリコン基板２との隣接部に導入されることはない。このため、ドリフト層３によってシリコン基板２と隔てられたリサーフ層９が得られる。
【００５２】
トレンチ２２を形成する工程においてトレンチ２２の深さを制御することにより、半導体装置１のドリフト層３において、分離領域３Vの縦方向の幅（リサーフ層９とシリコン基板２（ドレイン領域）との間の幅）Ｄ2を制御できる。また、シリコン基板２を加熱する条件（たとえば、温度や加熱時間）を制御することにより、ドリフト層３のリサーフ層９とトレンチ４とに挟まれた部分３Hの横方向の幅（リサーフ層９とトレンチ４との間の幅）Ｄ1を制御できる。これにより、幅Ｄ1と幅Ｄ2とをほぼ等しくすることができる。
【００５３】
図３は、半導体装置１の他の製造方法を説明するための図解的な断面図である。図３において、図２（ａ）ないし図２（ｅ）に示す各部に対応する部分には、図２（ａ）ないし図２（ｅ）と同じ参照符号を付して説明を省略する。
この半導体装置１の製造方法では、図２（ａ）ないし図２（ｅ）を用いて説明した半導体装置１の製造方法と異なり、ハードマスク２１の開口２１ａを介して、シリコン基板２に達する深さを有するトレンチ４が形成された後、図３に矢印Ｂで示すように、Ｐ型の不純物イオンが、トレンチ４の幅方向に垂直な（長さ方向に沿う）内側壁と所定の角度（わずかな傾斜角）をなすように打ち込まれる。
【００５４】
このとき、トレンチ４の内側壁とイオンが打ち込まれる方向とのなす角度を制御することにより、トレンチ４の内側壁のうち、一定の深さより浅い領域にのみ、第１注入領域２３を形成できる。なぜなら、イオンは直線的に進んでトレンチ４の内壁に到達するので、トレンチ４の内側壁とイオンが打ち込まれる方向とのなす角度がある程度大きくなると、ハードマスク２１に阻まれて、イオンがトレンチ４の深部に到達できないからである。
【００５５】
その後、第２注入領域２４を形成する工程（図２（ｃ）参照）以下の工程を、上記の製造方法と同様に実施することにより、図１に示す半導体装置１を得ることができる。
以上のような製造方法によっても、リサーフ層９とシリコン基板２とがドリフト層３（分離領域３V）に隔てられた半導体装置１を得ることができる。
この際、トレンチ４の内側壁とイオンが打ち込まれる方向とのなす角度を制御して、トレンチ４の内側壁におけるイオンの到達範囲を制限することにより、第１注入領域２３の形成範囲を制御できる。したがって、半導体装置１のドリフト層３において、分離領域３Vの縦方向の幅（リサーフ層９とシリコン基板２（ドレイン領域）との間の幅）Ｄ2を制御できる。
【００５６】
図４は、本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。図４において、図１に示す各部に対応する部分には、図１と同じ参照符号を付して説明を省略する。
この半導体装置３１は、トレンチ４の幅方向両側の内側壁に沿ってリサーフ層９が形成されている。
【００５７】
隣接する２つのトレンチ４の間において、ドリフト層３は、各トレンチ４に沿って形成されたリサーフ層９の間に介在する部分３Hと、各リサーフ層９の下に潜り込んで、当該リサーフ層９とシリコン基板２（ドレイン領域）とを離間する分離領域３Vとを備えている。したがって、リサーフ層９は、いずれの部分でもシリコン基板２に接していない。ドリフト層３において、隣接するリサーフ層９の間に介在する部分３Hの横方向の幅（隣接する２つのリサーフ層９の間の幅）Ｄ3は、分離領域３Vのトレンチ４の深さ方向に沿う縦方向の幅（リサーフ層９とシリコン基板２（ドレイン領域）との間の幅）Ｄ4のほぼ２倍となっている。
【００５８】
この半導体装置３１は、半導体装置１と同様、オン状態のときにベース領域８にチャネルを形成し、ソース電極１２とドレイン電極１４との間に電流を流すことができる。一方、半導体装置３１がオフ状態のときに、ドリフト層３とリサーフ層９とにより形成されるＰＮ接合に対して大きな逆バイアスの電圧が印加されると、ドリフト層３とリサーフ層９との界面Ｓから、ドリフト層３およびリサーフ層９へと空乏層が広がる。これにより、ドリフト層３およびリサーフ層９を完全に空乏化することができる。
【００５９】
ドリフト層３において、幅Ｄ4が幅Ｄ3のほぼ２倍にされていることにより、空乏層は界面Ｓからドリフト層３中に、隣接する他方のリサーフ層９側およびシリコン基板２側に同じ幅で広がることができる。したがって、空乏層における電界強度を常に均一にすることができるので、この半導体装置３１の耐圧は高い。
この半導体装置３１は、半導体装置１の製造方法（図２（ａ）ないし図２（ｅ）および図３参照）と同様の方法により製造できる。その際、トレンチ２２またはトレンチ４の内側壁にＰ型の不純物イオンを注入する工程（図２（ａ）または図３参照）において、当該イオンを、トレンチ４の内側壁に対してわずかな傾斜角をなし、かつ、シリコン基板２に垂直な方向から見て、トレンチ２２，４の幅方向に沿う（長さ方向に垂直な）２方向から打ち込むものとすることができる。
【００６０】
これにより、トレンチ２２，４の幅方向両側の内側壁に当該イオンの注入領域（第１注入領域２３）を形成でき、その後のシリコン基板２を加熱する工程により、この注入領域からエピタキシャル層１５へＰ型の不純物を拡散させてリサーフ層９を形成できる。
この発明の実施形態の説明は、以上の通りであるが、この発明は他の形態で実施することもできる。たとえば、上記の半導体装置１の製造方法において、第１注入領域２３からエピタキシャル層１５へのＰ型の不純物の拡散と、第２注入領域２４からエピタキシャル層１５へのＰ型の不純物の拡散とは同時に行われているが、これらは同時に行われる必要はない。たとえば、第１注入領域２３からエピタキシャル層１５へのＰ型の不純物の拡散は、第１注入領域２３を形成した直後に行い、第２注入領域２４の形成および第２注入領域２４からエピタキシャル層１５へのＰ型の不純物の拡散は、その後に別途行ってもよい。
【００６１】
第２の実施形態に係る半導体装置３１において、リサーフ層９は、トレンチ４の長さ方向両端部の内側壁にも形成されていてもよい。すなわち、トレンチ４の内側壁には全周に渡って、リサーフ層９が形成されていてもよい。
この場合、Ｐ型の不純物を、トレンチ４の内側壁に対してわずかな傾斜角をなし、かつ、シリコン基板２に垂直な方向から見て、トレンチ２２，４の幅方向に垂直および平行な４方向から打ち込むことにより、トレンチ４のすべての内側壁に注入領域を形成でき、その後の加熱工程により、この注入領域からエピタキシャル層１５へＰ型の不純物を拡散させてリサーフ層９を形成できる。
【００６２】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図２（ａ）】図１の半導体装置の製造方法を説明するための図解的な断面図である。
【図２（ｂ）】図１の半導体装置の製造方法を説明するための図解的な断面図である。
【図２（ｃ）】図１の半導体装置の製造方法を説明するための図解的な断面図である。
【図２（ｄ）】図１の半導体装置の製造方法を説明するための図解的な断面図である。
【図２（ｅ）】図１の半導体装置の製造方法を説明するための図解的な断面図である。
【図３】図１の半導体装置の他の製造方法を説明するための図解的な断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の構造を示す図解的な断面図である。
【図５】ＭＯＳＦＥＴが形成された従来の半導体装置の図解的な断面図である。
【符号の説明】
【００６４】
１，３１  半導体装置
２  シリコン基板
３  ドリフト層
３H  ドリフト層のリサーフ層とトレンチまたは隣接する他のリサーフ層との間に挟まれた部分
３V  分離領域
４，２２  トレンチ
７  ソース領域
８  ベース領域
９  リサーフ層
１０  ゲート電極
１１  酸化シリコン膜
１３    半導体層
１５  エピタキシャル層
Ｄ1，  ドリフト層のリサーフ層とトレンチとに挟まれた部分の横方向の幅
Ｄ2，Ｄ4  ドリフト層の分離領域の縦方向の幅
Ｄ3  ドリフト層の隣接する２つのリサーフ層の間に介在する部分の横方向の幅
【図１】
2005197287.tif 000003
【図２（ａ）】
2005197287.tif 000004
【図２（ｂ）】
2005197287.tif 000005
【図２（ｃ）】
2005197287.tif 000006
【図２（ｄ）】
2005197287.tif 000007
【図２（ｅ）】
2005197287.tif 000008
【図３】
2005197287.tif 000009
【図４】
2005197287.tif 000010
【図５】
2005197287.tif 000011