(57)【要約】【課題】  １段当たりの遅延量が大きく、しかも遅延量の変更が容易な可変遅延回路を提供すること。【解決手段】  遅延の対象となるパルス信号が伝送される信号配線Ｐ１と、信号配線Ｐ１の入力側および出力側のそれぞれに設けられた入力バッファ１０および出力バッファ３０と、信号配線Ｐ１に対して近接配置された信号配線Ｐ２、Ｐ３と、入力バッファ１０から信号配線Ｐ１にパルス信号を入力するタイミングに同期した同相あるいは逆相のパルス信号を選択的に信号配線Ｐ２、Ｐ３に入力する遅延設定パルス生成回路２０とを備えて可変遅延回路が構成されている。【選択図】        図１
2005295165.tif 000002
【特許請求の範囲】
【請求項１】
遅延の対象となるパルス信号が伝送される第１の信号配線と、
前記第１の信号配線の入力側に設けられた入力バッファと、
前記第１の信号配線の出力側に設けられた出力バッファと、
前記第１の信号配線に対して近接配置された第２の信号配線と、
前記入力バッファから前記第１の信号配線にパルス信号を入力するタイミングに同期した遅延設定パルス信号を選択的に前記第２の信号配線に入力する遅延設定パルス生成回路と、
を備えることを特徴とする可変遅延回路。
【請求項２】
請求項１において、
前記遅延設定パルス信号は、前記第１の信号配線に入力されるパルス信号と立ち上がりタイミングが一致していることを特徴とする可変遅延回路。
【請求項３】
請求項１または２において、
前記遅延設定パルス信号は、前記第１の信号配線に入力されるパルス信号と立ち下がりタイミングが一致していることを特徴とする可変遅延回路。
【請求項４】
請求項１〜３のいずれかにおいて、
前記遅延設定パルス生成回路は、前記遅延設定パルス信号を出力していないときに、前記第２の信号配線の電圧レベルを固定電位に設定することを特徴とする可変遅延回路。
【請求項５】
請求項１〜４のいずれかにおいて、
２本の前記第２の信号配線が前記第１の信号配線を挟んだ対象位置に配置されており、
前記遅延設定パルス生成回路は、２本の前記第２の信号配線のそれぞれに対応して設けられていることを特徴とする可変遅延回路。
【請求項６】
請求項１〜４のいずれかにおいて、
３本以上の前記第２の信号配線が前記第１の信号配線の近接位置に配置されており、
前記遅延設定パルス生成回路は、３本以上の前記第２の信号配線のそれぞれに対応して設けられていることを特徴とする可変遅延回路。
【請求項７】
請求項５または６において、
一の前記第２の信号配線は、他の前記第２の信号配線と配線長が異なっていることを特徴とする可変遅延回路。
【請求項８】
請求項１〜７のいずれかにおいて、
前記第１の信号配線および前記第２の信号配線を、接地されたグランド層によって包囲することを特徴とする可変遅延回路。
【請求項９】
請求項１〜８のいずれかにおいて、
前記遅延設定パルス生成回路は、前記入力バッファに入力されたパルス信号に対して同相あるいは逆相の前記遅延設定パルス信号を生成する排他的論理和回路を有することを特徴とする可変遅延回路。
【請求項１０】
請求項１〜９のいずれかにおいて、
前記遅延設定パルス生成回路は、前記遅延設定パルス信号を前記第２の信号配線に入力するか否かを設定する選択回路を有することを特徴とする可変遅延回路。
【請求項１１】
請求項１〜１０のいずれかにおいて、
前記遅延設定パルス生成回路の出力端子と接続された可変容量素子をさらに備えることを特徴とする可変遅延回路。
【請求項１２】
請求項１〜１１のいずれかにおいて、
前記入力バッファは、入力されるパルス信号よりも振幅が小さいパルス信号を出力することを特徴とする可変遅延回路。
【請求項１３】
請求項１２において、
前記入力バッファは、最終段に第１のＣＭＯＳインバータ回路が用いられており、この第１のＣＭＯＳインバータ回路の出力端に、入出力端子が接続された第２のインバータ回路が接続されていることを特徴とする可変遅延回路。
【請求項１４】
請求項１〜１１のいずれかにおいて、
前記入力バッファは、最終段にＣＭＯＳインバータ回路が用いられており、このＣＭＯＳインバータ回路の正電源ライン側および負電源ライン側のそれぞれに、オンオフ状態を選択的に設定可能な複数のＦＥＴが接続されていることを特徴とする可変遅延回路。
【請求項１５】
請求項１〜１４のいずれかの可変遅延回路を複数段、縦続接続することを特徴とする可変遅延回路。
【請求項１６】
請求項１５において、
縦続接続された複数の前記可変遅延回路のそれぞれに備わった前記第１および第２の信号配線は、互いに配線長が異なっていることを特徴とする可変遅延回路。
【請求項１７】
請求項１６において、
複数の前記可変遅延回路のそれぞれに対応する前記配線長は、互いに√２倍ずつ異なっていることを特徴とする可変遅延回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体試験装置のパルス発生器等においてパルスの遅延量を可変に設定する可変遅延回路に関する。
【背景技術】
【０００２】
従来から、２つの排他的論理和ゲートの出力端をコンデンサを介して接続し、一方の排他的論理和ゲートに入力されるパルスを遅延させる可変遅延回路が知られている（例えば、特許文献１参照。）。この可変遅延回路では、一方の排他的論理和ゲートにパルス信号が入力され、他方の排他的論理和ゲートにこのパルス信号と同相あるいは逆相のパルス信号が入力される。これら２つの排他的論理和ゲートはコンデンサを介して接続されており、２つの排他的論理和ゲートから出力されるパルス信号が同相のときは遅延量が少なくなり、逆相のときは遅延量が多くなる。
【特許文献１】特許第３１８３４７１号公報（第３−９頁、図１−５）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、上述した特許文献１に開示された可変遅延回路では、一方の排他的論理和ゲートの出力端に接続されたコンデンサの充放電特性を利用して入出力パルスの遅延量を設定しており、１段当たりの遅延量をあまり大きくできないという問題があった。例えば、１段当たりの遅延量は、コンデンサの静電容量を大きくすることによりある程度大きく設定することができるが、極端に大きな静電容量のコンデンサを用いるとその充放電時間が長くなってパルス形状が大きく歪んでしまい、周波数が高いパルスが入力されたときに、十分に電圧レベルが立ち上がる前にパルスのたち下がり位置に達してしまうことになるため、１段当たりの遅延量には制限がある。
【０００４】
また、遅延量を変更する場合にはコンデンサの静電容量、すなわちチップ上に形成されるコンデンサ電極の面積を変更することになるため、その都度チップ上の部品レイアウトを変える必要があり、遅延量の変更が容易ではないという問題があった。
【０００５】
本発明は、このような点に鑑みて創作されたものであり、その目的は、１段当たりの遅延量が大きく、しかも遅延量の変更が容易な可変遅延回路を提供することにある。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の可変遅延回路は、遅延の対象となるパルス信号が伝送される第１の信号配線と、第１の信号配線の入力側に設けられた入力バッファと、第１の信号配線の出力側に設けられた出力バッファと、第１の信号配線に対して近接配置された第２の信号配線と、入力バッファから第１の信号配線にパルス信号を入力するタイミングに同期した遅延設定パルス信号を選択的に第２の信号配線に入力する遅延設定パルス生成回路とを備えている。パルス信号を伝送する第１の信号配線に対して第２の信号配線を近接配置するとともに、このパルス信号の電圧レベルが変化するタイミングに合わせて、第２の信号配線に入力される信号の電圧レベルを変化させることにより、信号配線間の干渉を利用したパルス信号の遅延が可能になる。特に、互いに近接配置された第１および第２の信号配線の間には分布定数的な抵抗成分、インダクタンス成分、相互コンダクタンス成分、キャパシタンス成分などが現れて、これらの各成分に対応した時定数となるため、集中定数としてのキャパシタンス成分を有するコンデンサを用いる場合等に比べて、１段当たりの遅延量を大きくすることが可能になる。また、第１および第２の信号配線の間の干渉の程度によって遅延量が決まるため、これらの信号配線の形状や配置を変更することで容易に遅延量の設定値を変えることができる。
【０００７】
また、上述した遅延設定パルス信号は、第１の信号配線に入力されるパルス信号と立ち上がりタイミングが一致していることが望ましい。これにより、パルス信号の立ち上がりのタイミングを容易に遅延させることができる。
【０００８】
また、上述した遅延設定パルス信号は、第１の信号配線に入力されるパルス信号と立ち下がりタイミングが一致していることが望ましい。これにより、パルス信号の立ち下がりのタイミングを容易に遅延させることができる。
【０００９】
また、上述した遅延設定パルス生成回路は、遅延設定パルス信号を出力していないときに、第２の信号配線の電圧レベルを固定電位に設定することが望ましい。これにより、同じ第２の信号配線を用いて設定可能な遅延量の種類を増やすことができる。
【００１０】
また、上述した２本の第２の信号配線が第１の信号配線を挟んだ対象位置に配置されており、遅延設定パルス生成回路は、２本の第２の信号配線のそれぞれに対応して設けられていることが望ましい。これにより、遅延量を均等に段階的に変化させることが容易になり、しかも第１の信号配線の両側に２本の第２の信号配線を配置することによりこれら第２の信号配線による干渉の度合いを大きくして遅延量を増加させることが可能になる。
【００１１】
また、上述した３本以上の第２の信号配線が第１の信号配線の近接位置に配置されており、遅延設定パルス生成回路は、３本以上の第２の信号配線のそれぞれに対応して設けられていることが望ましい。あるいは、上述した一の第２の信号配線は、他の第２の信号配線と配線長が異なっていることが望ましい。これにより、より多種類の遅延量の設定が可能になる。
【００１２】
また、上述した第１の信号配線および第２の信号配線を、接地されたグランド層によって包囲することが望ましい。これにより、第１および第２の信号配線と他の配線等との間での信号の回り込みを防止することができる。
【００１３】
また、上述した遅延設定パルス生成回路は、入力バッファに入力されたパルス信号に対して同相あるいは逆相の遅延設定パルス信号を生成する排他的論理和回路を有することが望ましい。これにより、第１の信号配線に入力されるパルス信号と同相および逆相の遅延設定パルス信号を容易に生成することができる。
【００１４】
また、上述した遅延設定パルス生成回路は、遅延設定パルス信号を第２の信号配線に入力するか否かを設定する選択回路を有することが望ましい。これにより、第２の信号配線の電圧レベルを固定電位に設定することが容易となる。
【００１５】
また、上述した遅延設定パルス生成回路の出力端子と接続された可変容量素子をさらに備えることが望ましい。これにより、遅延設定パルス信号の立ち上がりあるいは立ち下がりの速さを可変して第２の信号配線と第１の信号配線との間の干渉の程度を変化させることができ、遅延量の調整が可能になる。
【００１６】
また、上述した入力バッファは、入力されるパルス信号よりも振幅が小さいパルス信号を出力することが望ましい。具体的には、この入力バッファは、最終段に第１のＣＭＯＳインバータ回路が用いられており、この第１のＣＭＯＳインバータ回路の出力端に、入出力端子が接続された第２のインバータ回路が接続されている。これにより、第１の信号配線に入力されるパルス信号の立ち上がりや立ち下がりのタイミングで発生するノイズを低減するとともに、立ち上がりや立ち下がりを速くすることができる。
【００１７】
また、上述した入力バッファは、最終段にＣＭＯＳインバータ回路が用いられており、このＣＭＯＳインバータ回路の正電源ライン側および負電源ライン側のそれぞれに、オンオフ状態を選択的に設定可能な複数のＦＥＴが接続されていることが望ましい。これにより、ＣＭＯＳインバータ回路によって構成された入力バッファの動作時の抵抗（オン抵抗）を可変して遅延量を調整することが可能になる。
【００１８】
また、上述した可変遅延回路を複数段、縦続接続することが望ましい。これにより、変更可能な大きな遅延量を設定することができる。
【００１９】
また、上述した縦続接続された複数の可変遅延回路のそれぞれに備わった第１および第２の信号配線は、互いに配線長が異なっていることが望ましい。これにより、設定可能な遅延量を大きく、しかも遅延量の階調（分解能）を細かく設定することができる。
【００２０】
また、上述した複数の可変遅延回路のそれぞれに対応する配線長は、互いに√２倍ずつ異なっていることが望ましい。これにより、基準となる遅延量の整数倍の遅延量を任意に切り替えることが可能になる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を適用した一実施形態の可変遅延回路について、図面を参照しながら詳細に説明する。
【００２２】
図１は、本発明の可変遅延回路の基本原理の説明図である。図１に示すように、本発明の可変遅延回路は、入力端子ＩＮに接続された入力バッファ１０と、制御端子Ｓに接続された遅延設定パルス生成回路２０と、入力バッファ１０の出力端子に一方端が接続された信号配線Ｐ１と、遅延設定パルス生成回路２０の出力端子に一方端が接続されるとともに信号配線Ｐ１に近接配置された信号配線Ｐ２と、信号配線Ｐ１の他方端に接続された出力バッファ３０と、信号配線Ｐ２の他方端に接続されて信号配線Ｐ２の他方端を終端する出力バッファ４０とを含んで構成されている。入力バッファ１０および出力バッファ３０、４０のそれぞれは、例えばＣＭＯＳインバータ回路によって構成されている。なお、出力バッファ４０は、信号配線Ｐ１と同様に信号配線Ｐ２に信号を通すための終端回路であるため、必ずしも出力バッファ３０と同じようにＣＭＯＳインバータ回路を用いて構成する必要はなく、アンド回路等の他の回路を用いて構成するようにしてもよい。
【００２３】
図２は、互いに近接配置された２本の信号配線Ｐ１、Ｐ２の等価回路を示す図である。信号配線Ｐ１、Ｐ２のそれぞれでは、入力されるパルス信号の周波数が高くなると、抵抗成分Ｒの他にインダクタンス成分Ｌが無視できなくなる。また、これら２本の信号配線Ｐ１、Ｐ２の間には、相互コンダクタンス成分Ｇとキャパシタンス成分Ｃが現れる。このように、２本の信号配線Ｐ１、Ｐ２によって、抵抗成分Ｒ、インダクタンス成分Ｌ、相互コンダクタンス成分Ｇ、キャパシタンス成分Ｃを有する分布定数回路が構成される。
【００２４】
図３は、入力端子ＩＮに接続された入力バッファ１０から信号配線Ｐ１に入力されるパルス信号と、制御端子Ｓに接続された遅延設定パルス生成回路２０から信号配線Ｐ２に入力される信号（遅延設定パルス信号）と、これらの組み合わせによって決定される遅延量との関係を示す波形図である。図３（Ａ）に示すように、遅延設定パルス生成回路２０から信号配線Ｐ２にＬ（ロー）レベルあるいはＨ（ハイ）レベルの固定電位の信号が入力された場合にはこの信号配線Ｐ２の電圧レベルがＬレベルあるいはＨレベルに固定されるため、入力バッファ１０から出力されるパルス信号の電圧レベルの変動に応じて、図２に示す分布定数回路のキャパシタンス成分Ｃに対する充放電が行われる。この結果、信号配線Ｐ１から出力されるパルス信号の立ち上がりと立ち下がりに遅れが生じる。
【００２５】
また、図３（Ｂ）に示すように、入力バッファ１０に入力されるパルス信号と同相の同じ形状のパルス信号が、遅延設定パルス生成回路２０から信号配線Ｐ２に入力された場合には、信号配線Ｐ１にパルス信号が入力されて信号レベルの電圧レベルが変化したときに信号配線Ｐ２の電圧レベルも同じように変化する。このため、図２に示す分布定数回路のキャパシタンス成分Ｃを介して流れる電流はなく、見かけ上のキャパシタンス成分Ｃは０となる。したがって、信号配線Ｐ２の電圧レベルを固定電位に設定した場合に比べて、信号配線Ｐ１から出力されるパルス信号の立ち上がりと立ち下がりが速くなる。
【００２６】
また、図３（Ｃ）に示すように、入力バッファ１０に入力されるパルス信号と逆相のパルス信号が、遅延設定パルス生成回路２０から信号配線Ｐ２に入力された場合には、信号配線Ｐ１にパルス信号が入力されて信号レベルの電圧レベルが変化したときに信号配線Ｐ２の電圧レベルは２本の信号配線Ｐ１、Ｐ２の電位差を２倍に拡大するように変化する。このため、図２に示す分布定数回路のキャパシタンス成分Ｃの両端に現れる電位差も２倍になり、見かけ上のキャパシタンス成分Ｃも２倍になる。したがって、信号配線Ｐ２の電圧レベルを固定電位に設定した場合に比べて、信号配線Ｐ１から出力されるパルス信号の立ち上がりと立ち下がりがさらに遅くなる。
【００２７】
このように、本発明の可変遅延回路では、入力されたパルス信号を信号配線Ｐ１を介して伝送するとともに、この信号配線Ｐ１に近接配置した信号配線Ｐ２に対してこのパルス信号と同相あるいは逆相のパルス信号を入力したり、この信号配線Ｐ２の電圧レベルを固定電位に設定したりしており、入力されるパルス信号に対して３種類（図３に示すように、最も遅延が少ない場合を基準として、それ以外に遅延時間Ｔ1 とＴ1＋Ｔ2の２種類）の遅延時間を設定することが可能になる。特に、２本の信号配線Ｐ１、Ｐ２によって図２に示すような分布定数回路が構成され、この分布定数回路に含まれる抵抗成分Ｒ、インダクタンス成分Ｌ、相互コンダクタンス成分Ｇ、キャパシタンス成分Ｃによって定まる時定数によって遅延時間が決まることから、単独のコンデンサを用いて同等の機能を実現する場合に比べて、１段当たり（図１に示す構成を複数組備え、これらを縦続接続した場合の１段当たり）の遅延量を大きく設定することが可能となる。また、遅延量は２本の信号配線Ｐ１、Ｐ２の形状や近接状態などによって決まるため、これらのいずれかを変更することで容易に遅延量の設定を変更することができ、遅延量の変更が容易となる。
【００２８】
次に、上述した本発明の原理に基づいて実際の可変遅延回路を構成した場合の具体例（実施形態）について説明する。
【００２９】
〔第１の実施形態〕
図４は、第１の実施形態の可変遅延回路の構成を示す図である。図４に示すように、本実施形態の可変遅延回路は、互いに近接配置された３本の信号配線Ｐ１、Ｐ２、Ｐ３と、信号配線Ｐ１の入力側および出力側にそれぞれ接続された入力バッファ１０および出力バッファ３０と、信号配線Ｐ２の入力側に設けられた選択回路としてのＡＮＤ（論理積）回路２１０およびＥＸ−ＯＲ（イクスクルーシブオア、排他的論理和）回路２１４と、信号配線Ｐ３の入力側に設けられた選択回路としてのＡＮＤ回路２１２および排他的論理和回路２１６と、信号配線Ｐ２、Ｐ３のそれぞれの出力側に設けられた出力バッファ４１０、４１２とを含んで構成されている。ＡＮＤ回路２１０とＥＸ−ＯＲ回路２１４、あるいはＡＮＤ回路２１２とＥＸ−ＯＲ回路２１６が上述した遅延設定パルス生成回路２０に対応している。２つの信号配線Ｐ２、Ｐ３は、信号配線Ｐ１を挟んでその両側に近接配置されている。
【００３０】
ＡＮＤ回路２１０は、一方の入力端子が入力バッファ１０の入力端子に共通に接続されており、他方の入力端子に制御信号Ｓ１が入力される。ＥＸ−ＯＲ回路２１４は、一方の入力端子がＡＮＤ回路２１０の出力端子に接続されており、他方の入力端子に制御信号Ｓ２が入力される。また、このＥＸ−ＯＲ回路２１４の出力端子は、信号配線Ｐ２の入力端に接続されている。
【００３１】
ＡＮＤ回路２１２は、一方の入力端子が入力バッファ１０の入力端子に共通に接続されており、他方の入力端子に制御信号Ｓ３が入力される。ＥＸ−ＯＲ回路２１６は、一方の入力端子がＡＮＤ回路２１２の出力端子に接続されており、他方の入力端子に制御信号Ｓ４が入力される。また、このＥＸ−ＯＲ回路２１６の出力端子は、信号配線Ｐ３の入力端に接続されている。
【００３２】
一方のＡＮＤ回路２１０は、入力バッファ１０に入力されるパルス信号ＩＮを信号配線Ｐ２に入力するか否かを設定するために設けられており、制御信号Ｓ１をＨレベルに設定したときにこの入力が行われ、反対に制御信号Ｓ１をＬレベルに設定したときにパルス信号ＩＮの信号配線Ｐ２への入力を遮断する。ＡＮＤ回路２１０の後段に設けられたＥＸ−ＯＲ回路２１４は、ＡＮＤ回路２１０から信号配線Ｐ２に向けて入力されるパルス信号ＩＮの位相を反転あるいは非反転させるために設けられており、制御信号Ｓ２をＬレベルに設定したときに同相（非反転）のパルス信号が出力され、反対に制御信号Ｓ２をＨレベルに設定したときに逆相（反転）のパルス信号が出力される。
【００３３】
同様に、他方のＡＮＤ回路２１２は、入力バッファ１０に入力されるパルス信号ＩＮを信号配線Ｐ３に入力するか否かを設定するために設けられており、制御信号Ｓ３をＨレベルに設定したときにこの入力が行われ、反対に制御信号Ｓ３をＬレベルに設定したときにパルス信号ＩＮの信号配線Ｐ３への入力を遮断する。ＡＮＤ回路２１２の後段に設けられたＥＸ−ＯＲ回路２１６は、ＡＮＤ回路２１２から信号配線Ｐ３に向けて入力されるパルス信号ＩＮの位相を反転あるいは非反転させるために設けられており、制御信号Ｓ３をＬレベルに設定したときに同相（非反転）のパルス信号が出力され、反対に制御信号Ｓ３をＨレベルに設定したときに逆相（反転）のパルス信号が出力される。
【００３４】
図５は、制御信号Ｓ１〜Ｓ４の組み合わせと遅延量との関係を示す図である。制御信号Ｓ１、Ｓ３をともにＨレベル（図５ではＨレベルを“１”で、Ｌレベルを“０”で表している）に設定することにより、パルス信号ＩＮをＥＸ−ＯＲ回路２１４、２１６に入力することができる。また、制御信号Ｓ２、Ｓ４をともにＨレベルに設定することにより、このパルス信号ＩＮを逆相の状態で信号配線Ｐ２、Ｐ３のそれぞれに入力することができる。一方の信号配線Ｐ２と信号配線Ｐ１との関係は、図１に示した基本構成における信号配線Ｐ２と信号配線Ｐ１との関係と同じであるため、このとき最大の遅延量Ｔ2 となる。同様に、他方の信号配線Ｐ３と信号配線Ｐ１との関係も、図１に示した基本構成における信号配線Ｐ２と信号配線Ｐ１との関係と同じであるため、このとき最大の遅延量Ｔ2 となる。したがって、これら２つの遅延量Ｔ2 が足し合わされ、合計の遅延量が２Ｔ2 となる（状態Ａ）。
【００３５】
また、この状態において、制御信号Ｓ３をＬレベルにして一方の信号配線Ｐ３の電圧レベルを固定電位に変更すると、一方の信号配線Ｐ２のみに逆相のパルス信号が入力されるため、遅延時間がＴ2 となる（状態Ｂ）。
【００３６】
また、さらに制御信号Ｓ１もＬレベルにして２つの信号配線Ｐ２、Ｐ３の両方の電圧レベルを固定電位に変更すると、信号配線Ｐ１に入力されるパルス信号ＩＮの電圧レベルの変動に応じて、信号配線Ｐ１と信号配線Ｐ２との間に形成される分布定数回路のキャパシタンス成分Ｃに対する充放電動作と、信号配線Ｐ１と信号配線Ｐ３との間に形成される分布定数回路のキャパシタンス成分Ｃに対する充放電動作が行われるため、所定の遅延量となる（状態Ｃ）。なお、本実施形態では、この状態における遅延量を基準（遅延量０）として上述した遅延量Ｔ2 や以下の各状態Ｄ、Ｅにおける遅延量が設定されている。
【００３７】
また、制御信号Ｓ１、Ｓ３をともにＨレベルに設定し、制御信号Ｓ２、Ｓ４をともにＬレベルに設定することにより、このパルス信号ＩＮを同相の状態で信号配線Ｐ２、Ｐ３のそれぞれに入力することができる。上述したように、一方の信号配線Ｐ２と信号配線Ｐ１との関係は、図１に示した基本構成における信号配線Ｐ２と信号配線Ｐ１との関係と同じであるため、このとき最小の遅延量Ｔ1 となる。同様に、他方の信号配線Ｐ３と信号配線Ｐ１との関係も、図１に示した基本構成における信号配線Ｐ２と信号配線Ｐ１との関係と同じであるため、このとき最小の遅延量Ｔ1 となる。したがって、これら２つの遅延量−Ｔ1 が足し合わされ、合計の遅延量が−２Ｔ1 となる（状態Ｅ）。
【００３８】
また、この状態において、制御信号Ｓ１をＬレベルにして一方の信号配線Ｐ２の電圧レベルを固定電位に変更すると、一方の信号配線Ｐ３のみに同相のパルス信号が入力されるため、遅延時間が−Ｔ1 となる（状態Ｄ）。
【００３９】
このように、パルス信号を伝搬させる信号配線Ｐ１に２本の信号配線Ｐ２、Ｐ３を隣接配置し、これら２本の信号配線Ｐ２、Ｐ３に入力する信号の位相や電圧レベルを工夫することにより、５種類の遅延量を設定することができる。
【００４０】
なお、実際に回路設計を行う際には、３つの信号配線Ｐ１、Ｐ２、Ｐ３のそれぞれに同相あるいは逆相のパルス信号を入力する際に正確に入力タイミングを一致させる必要があるため、例えば図６に示すように、入力バッファ１０と信号配線Ｐ１との間にタイミング調整用のＥＸ−ＯＲ回路２１８等が挿入される。
【００４１】
〔第２の実施形態〕
図７は、第２の実施形態の可変遅延回路の構成を示す図である。図７に示すように、本実施形態の可変遅延回路は、互いに近接配置された３本の信号配線Ｐ１、Ｐ２、Ｐ３と、信号配線Ｐ１の入力側および出力側にそれぞれ接続された入力バッファ１０および出力バッファ３０と、信号配線Ｐ２の入力側に設けられたＡＮＤ回路２１０と、信号配線Ｐ３の入力側に設けられたＮＡＮＤ（ナンド）回路２２０と、信号配線Ｐ２、Ｐ３のそれぞれの出力側に設けられた出力バッファ４１０、４１２とを含んで構成されている。本実施形態の可変遅延回路は、図４に示した可変遅延回路に対して、ＥＸ−ＯＲ回路２１４を省略するとともに、ＡＮＤ回路２１２とＥＸ−ＯＲ回路２１６をＮＡＮＤ回路２２０に置き換えた構成を有している。
【００４２】
ＡＮＤ回路２１０は、制御信号Ｓ１がＨレベルのときに、入力バッファ１０に入力されたパルス信号ＩＮと同相の信号を信号配線Ｐ２に入力し、制御信号Ｓ１がＬレベルのときに、この同相の信号の信号配線Ｐ２への入力を遮断する。また、ＮＡＮＤ回路２２０は、制御信号Ｓ２がＨレベルのときに、入力バッファ１０に入力されたパルス信号ＩＮと逆相の信号を信号配線Ｐ３に入力し、制御信号Ｓ２がＬレベルのときに、この逆相の信号の信号配線Ｐ３への入力を遮断する。
【００４３】
図８は、制御信号Ｓ１、Ｓ２の組み合わせと遅延量との関係を示す図である。制御信号Ｓ１をＬレベルにして一方の信号配線Ｐ２の電圧レベルを固定電位に設定するとともに、制御信号Ｓ２をＨレベルにして他方の信号配線Ｐ３に、入力バッファ１０に入力されたパルス信号ＩＮと逆相の信号を入力すると、最大の遅延時間Ｔ2 となる（状態Ａ）。
【００４４】
また、この状態において、制御信号Ｓ２をＬレベルにして２つの信号配線Ｐ２、Ｐ３の両方の電圧レベルを固定電位に変更すると、信号配線Ｐ１に入力されるパルス信号ＩＮの電圧レベルの変動に応じて、信号配線Ｐ１と信号配線Ｐ２との間に形成される分布定数回路のキャパシタンス成分Ｃに対する充放電動作と、信号配線Ｐ１と信号配線Ｐ３との間に形成される分布定数回路のキャパシタンス成分Ｃに対する充放電動作が行われるため、基準となる遅延量（＝０）となる（状態Ｂ）。
【００４５】
また、制御信号Ｓ２をＬレベルにして他方の信号配線Ｐ３の電圧レベルを固定電位に設定するとともに、制御信号Ｓ１をＨレベルにして他方の信号配線Ｐ２に、入力バッファ１０に入力されたパルス信号ＩＮと同相の信号を入力すると、最小の遅延時間−Ｔ1 となる（状態Ｃ）。
【００４６】
このように、パルス信号を伝搬させる信号配線Ｐ１に２本の信号配線Ｐ２、Ｐ３を隣接配置し、一方の信号配線Ｐ２に同相のパルス信号を選択的に入力するとともに、他方の信号配線Ｐ３に逆相のパルス信号を選択的に入力することにより、３種類の遅延量を設定することができる。
【００４７】
図９は、上述した第１および第２の実施形態の可変遅延回路に含まれる３本の信号配線Ｐ１、Ｐ２、Ｐ３の配置の具体例を示す図である。図９に示すように、３本の信号配線Ｐ１、Ｐ２、Ｐ３のそれぞは矩形断面を有しており、矩形断面の長辺同士が互いに隣接して対向するように配置されている。また、同相あるいは逆相のパルス信号が選択的に入力される２本の信号配線Ｐ２、Ｐ３は、パルス信号ＩＮを伝送する信号配線Ｐ１の両側の対象位置に配置されている。
【００４８】
図１０は３本の信号配線Ｐ１、Ｐ２、Ｐ３とその周辺構造の具体例を示す図である。図１０に示すように、互いに平行に配置された３本の信号配線Ｐ１、Ｐ２、Ｐ３は、その両側面に配置されたグランド層Ｇ１、Ｇ２と、上下層としてのグランド層Ｇ３、Ｇ４とによって囲まれている。これらの各グランド層Ｇ１〜Ｇ４は、ＶＩＡホール（Ｖ）によって相互に連結されている。このように、互いに近接配置された信号配線Ｐ１、Ｐ２、Ｐ３の周囲をグランド層Ｇ１〜Ｇ４によって取り囲むことにより、各信号配線Ｐ１、Ｐ２、Ｐ３からそれ以外の配線への信号の回り込みを防止することが可能になる。
【００４９】
〔第３の実施形態〕
図１１は、第３の実施形態の可変遅延回路の構成を示す図である。図１１に示すように、本実施形態の可変遅延回路は、互いに近接配置された複数本の信号配線Ｐ１、Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎと、信号配線Ｐ１の入力側および出力側に設けられた入力バッファ１０および出力バッファ３０と、各信号配線Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎのそれぞれの入力側に設けられたＡＮＤ回路２２２１〜２２２Ｎ、２２４１〜２２４ＮおよびＥＸ−ＯＲ回路２３２１〜２３２Ｎ、２３４１〜２３４Ｎと、各信号配線Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎのそれぞれの出力側に設けられた出力バッファ４２２１〜４２２Ｎ、４３２１〜４３２Ｎとを含んで構成されている。
【００５０】
図１２は、各信号線Ｐ１、Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎのレイアウトを示す図である。パルス信号ＩＮを伝送する信号配線Ｐ１の一方の側面にＮ本の信号配線Ｐ２１、…、Ｐ２Ｎが一列に配置され、他方の側面にＮ本の信号配線Ｐ３１、…、Ｐ３Ｎがそれぞれ配置されている。
【００５１】
このように、信号配線Ｐ１の両側にＮ本ずつ合計で２Ｎ本の信号配線Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎを配置し、これらの信号配線に対して、入力バッファ１０に入力されたパルス信号と同相あるいは逆相のパルス信号を選択的に入力し、あるいは、これらの信号配線の電圧レベルを選択的に固定電位に設定することにより、より多種類の遅延量を切り替えることができる。
【００５２】
ところで、図９に示したように、信号配線Ｐ１の両側に２本の信号配線Ｐ２、Ｐ３を対称位置に近接配置した場合には、これら２本の信号配線Ｐ２、Ｐ３のそれぞれと信号配線Ｐ１との間の干渉の度合いは同じになるが、図１２に示すように、さらにその外側に他の信号配線を近接配置していった場合には、各信号配線と信号配線Ｐ１との干渉の度合いは距離の２乗に反比例して小さくなる。したがって、同じ同相あるいは逆相のパルス信号を入力した場合であっても、信号配線Ｐ１からの距離が異なる信号配線に入力した場合には異なる遅延量となり、パルス信号を入力する信号配線を切り替えることにより、分解能を高めることが可能になる。
【００５３】
〔第４の実施形態〕
図１３は、第４の実施形態の可変遅延回路の構成を示す図である。図１３に示す可変遅延回路は、図４に示した可変遅延回路に対して、一方のＥＸ−ＯＲ回路２１４の出力端子とグランド間に可変容量素子２３０が追加され、他方のＥＸ−ＯＲ回路２１６の出力端子とグランド間に可変容量素子２３２が追加された点が異なっており、それ以外の構成については共通する。
【００５４】
ＥＸ−ＯＲ回路２１４の出力端子に可変容量素子２３０が接続されると、ＥＸ−ＯＲ回路２１４の出力がＬレベルからＨレベルに立ち上がるとき、あるいはＨレベルからＬレベルに立ち下がるときに、ＥＸ−ＯＲ回路２１４の内部抵抗と可変容量素子２３０の静電容量で決まる時定数で充放電動作を伴うため、これらの立ち上がり波形や立ち下がり波形に遅れが生じて、いわゆる波形がなまる現象が現れる。この程度は、時定数の大きさすなわち可変容量素子２３０の静電容量の大きさによって決まる。
【００５５】
ところで、信号配線Ｐ１を伝送するパルス信号に対する干渉の程度は、信号配線Ｐ２に入力される同相あるいは逆相のパルス信号の立ち上がりや立ち下がりが急峻であればあるほど強く、この同相あるいは逆相のパルス信号の立ち下がりや立ち下がりがなまってなだらかになると弱くなる。したがって、可変容量素子２３０を追加するとともにその静電容量を可変することにより、信号配線Ｐ２に対応して設定される遅延量を調整することが可能となる。ＥＸ−ＯＲ回路２１６側に追加された可変容量素子２３２についても同様であり、可変容量素子２３２を追加するとともにその静電容量を可変することにより、信号配線Ｐ３に対応して設定される遅延量を調整することが可能となる。
【００５６】
〔第５の実施形態〕
図１４は、第５の実施形態の可変遅延回路の構成を示す図である。図１４に示す可変遅延回路は、図４に示した可変遅延回路に対して、信号配線Ｐ２をその長さを短くした信号配線Ｐ４に置き換えた点が異なっており、それ以外の構成については共通する。
【００５７】
図２に示した等価回路に含まれる抵抗成分Ｒ、インダクタンス成分Ｌ、相互コンダクタンス成分Ｇ、キャパシタンス成分Ｃは、２本の信号配線の位置関係によって変化するとともに、これら２本の信号配線が対向する長さに比例して変化する。したがって、信号配線Ｐ１と隣接配置された一方の信号配線Ｐ２の長さを短くすることにより、一方の信号配線Ｐ２に対応して設定される遅延量の値を他方の信号配線Ｐ３に対応して設定される遅延量の値よりも短くすることができる。このように、２つの信号配線Ｐ２、Ｐ３の長さを異ならせることにより、いろいろな組み合わせの遅延量を設定することが容易になる。
【００５８】
〔第６の実施形態〕
図１５は、第６の実施形態の可変遅延回路の構成を示す図である。図１５に示す可変遅延回路は、図４に示した可変遅延回路に対して、信号配線Ｐ１の前段に設けられた入力バッファ１０を入力バッファ１０Ａに置き換えた点が異なっており、それ以外の構成については共通する。
【００５９】
入力バッファ１０Ａは、振幅が小さなパルス信号を生成して出力する。図１６は、入力バッファ１０Ａの構成例を示す図である。図１６に示すように、入力バッファ１０Ａは、最終段に通常の構成を有するＣＭＯＳインバータ回路２４０が設けられており、その出力側に、入出力端子間が直結されたＣＭＯＳインバータ回路２４２が接続された構成を有している。図１７は、ＣＭＯＳインバータ回路２４０の詳細構成を示す回路図である。また、図１８は、図１６に示した入力バッファ１０Ａの等価回路図である。入出力端子間が直結されたＣＭＯＳインバータ回路２４２は、ｐ型ＦＥＴとｎ型ＦＥＴの各ソース・ドレイン間抵抗で分圧された電圧がそれぞれのゲートに印加されるため、ｐ型ＦＥＴとｎ型ＦＥＴとが所定の抵抗値を有する分圧回路として動作する。このような分圧回路がＣＭＯＳインバータ回路２４０の出力端子に接続されると、入力端子ＡがＬレベルあるいはＨレベルになってｐ型ＦＥＴとｎ型ＦＥＴのいずれか一方がオンした場合であってもそのオン抵抗とこの分圧回路とが並列接続されて決定される電圧が出力端子Ｘに現れるようになるため、入力バッファ１０Ａから出力されるパルス信号の振幅が小さくなる。
【００６０】
このようにパルス信号の振幅が小さくなるため、電圧変化に応じて発生するノイズを低減することが可能になる。また、入力バッファ１０Ａでは、ＣＭＯＳインバータ回路２４０の後段にＣＭＯＳインバータ回路２４２による分圧回路が接続されるため、ＣＭＯＳインバータ回路２４０を単独で用いた場合（入力バッファ１０を用いた場合）に比べて入力バッファ１０Ａの出力インピーダンスを小さくすることができ、入力バッファ１０Ａから信号配線Ｐ１に入力されるパルス信号の立ち上がりおよび立ち下がりを速くすることができる。
【００６１】
〔第７の実施形態〕
図１９は、第７の実施形態の可変遅延回路に含まれる入力バッファ１０Ｂの構成を示す回路図である。この入力バッファ１０Ｂは、図４に示した可変遅延回路に含まれる入力バッファ１０に置き換えられるものであり、それ以外の構成については図４に示した可変遅延回路の各構成がそのまま用いられる。
【００６２】
上述したように、通常構成のＣＭＯＳインバータ回路は、図１７に示すように、入力端子ＡがＬレベルあるいはＨレベルになってｐ型ＦＥＴとｎ型ＦＥＴのいずれか一方がオンする構成を有する。このときのオン抵抗を可変することができれば、このオン抵抗と信号配線Ｐ１の入力インピーダンスによって決まる時定数を変えることができるため、信号配線Ｐ１に入力されるパルス信号の立ち上がりあるいは立ち下がりの速さを調整することができる。
【００６３】
図１９に示す入力バッファ１０Ｂは、図１７に示す基本構成に対して、選択的にオンさせることができる複数のｐ型ＦＥＴを電源ライン（ＶＤＤ）側に追加するとともに、選択的にオンさせることができる複数のｎ型ＦＥＴを接地ライン（ＶＳＳ）側に追加された構成を有している。オンさせるＦＥＴを切り替えることにより入力バッファ１０Ｂの最終段のＣＭＯＳインバータ回路の出力インピーダンス（オン抵抗）を可変することができ、信号配線Ｐ１に入力するパルス信号の立ち上がりおよび立ち下がりの速さを調整することができる。
【００６４】
ところで、信号配線Ｐ１に入力されるパルス信号の立ち上がりおよび立ち下がりの速さが変わると、同相あるいは逆相のパルス信号が信号配線Ｐ２、Ｐ３に入力された際の干渉の程度が変化するため、遅延量の値を調整することが可能になる。したがって、信号配線Ｐ２、Ｐ３に同相あるいは逆相のパルス信号を入力するか、固定電位に設定するかの組み合わせに対し、さらに図１９に示す入力バッファ１０Ｂによる遅延量の調整とを組み合わせることにより、設定可能な遅延量の数を増やすことが可能になる。
【００６５】
〔第８の実施形態〕
図２０は、第８の実施形態の可変遅延回路の構成を示す図である。図２０に示す可変遅延回路は、ｎ個の可変遅延回路２００−１、２００−２、…、２００−ｎが縦続接続された構成を有している。可変遅延回路２００−１〜２００−ｎのそれぞれは、ともに図４に示した可変遅延回路と同じ構成を有しており、信号配線Ｐ１、Ｐ２、Ｐ３の長さのみが異なっている。具体的には、最も後段に設けられた可変遅延回路２００−ｎに含まれる信号配線Ｐ１、Ｐ２、Ｐ３の配線長がＬに設定されており、前段の可変遅延回路２００−１に近づくにしたがって、それぞれに含まれる信号配線Ｐ１、Ｐ２、Ｐ３の配線長が一つ後段に接続された可変遅延回路に含まれる各信号配線の配線長に対して√２倍ずつ長くなるようになっている。したがって、最も前段に設けられた可変遅延回路２００−１に含まれる信号配線Ｐ１、Ｐ２、Ｐ３の配線長は２(n-1)/2・Ｌ に設定されている。
【００６６】
配線長を変更したときに可変遅延回路の遅延量がどの程度変化するかをシミュレーションによって確かめたところ、信号配線Ｐ１、Ｐ２、Ｐ３の配線長が√２倍になると遅延量が２倍になることがわかった。したがって、図２０に示すように互いに配線長が√２倍ずつ異なるｎ個の可変遅延回路２００−１、２００−２、…、２００−ｎを縦続接続することにより、可変遅延回路２００−ｎによって設定される遅延量を基準としてその整数倍の広範囲な遅延量を実現し、これらの遅延量を任意に切り替えることが可能になる。特に、設定可能な遅延量を大きく、しかも遅延量の階調（分解能）を細かく設定することができる。
【００６７】
〔第９の実施形態〕
図２１は、第９の実施形態の可変遅延回路の構成を示す図である。図２１に示すように、本実施形態の可変遅延回路は、互いに近接配置された３本の信号配線Ｐ１、Ｐ２、Ｐ３と、信号配線Ｐ１の入力側および出力側にそれぞれ接続された入力バッファ１０および出力バッファ３０と、信号配線Ｐ２の入力側に設けられたＡＮＤ回路２１０と、信号配線Ｐ３の入力側に設けられたＡＮＤ回路２１２と、ＡＮＤ回路２１０、２１２の前段に設けられた奇数段のインバータ回路２５０と、信号配線Ｐ２、Ｐ３のそれぞれの出力側に設けられた出力バッファ４１０、４１２とを含んで構成されている。
【００６８】
一方のＡＮＤ回路２１０は、入力バッファ１０に入力されるパルス信号が入力される第１の入力端子と、このパルス信号をインバータ回路２５０を通した後のパルス信号が入力される第２の入力端子と、制御信号Ｓ１が入力される第３の入力端子を有している。インバータ回路２５０は、入力されるパルス信号をその段数で決まる所定時間遅延させた後に電圧レベルを反転したパルス信号を出力する。
【００６９】
図２２は、図２１に示した可変遅延回路の動作タイミングを示す図である。図２２において、「ＩＮ」は入力バッファ１０およびインバータ回路２５０に入力されるパルス信号の波形を、「ａ」はインバータ回路２５０から出力されるパルス信号の波形を、「ｂ」は制御信号Ｓ１がＨレベルのときにＡＮＤ回路２１０から出力される信号の波形をそれぞれ示している。図２２に示すように、ＡＮＤ回路２１０では、入力バッファ１０に入力されるパルス信号と立ち上がりのタイミングが一致し、インバータ回路２５０によって生じる遅延時間分の幅を有するパルス信号が生成される。したがって、このパルス信号を信号配線Ｐ２に入力することにより、信号配線Ｐ１にパルス信号が入力されたときにその立ち上がりタイミングのみにおいて干渉を生じさせることができ、信号配線Ｐ１を伝送するパルス信号の立ち上がりのみを遅延させることが可能になる。
【００７０】
図２３は、制御信号Ｓ１、Ｓ２の組み合わせと遅延量との関係を示す図である。制御信号Ｓ１、Ｓ２をともにＨレベルにして、信号配線Ｐ２、Ｐ３のそれぞれにＡＮＤ回路２１０、２１２から出力されるパルス信号を入力すると、入力バッファ１０から信号配線Ｐ１に入力されるパルス信号の立ち上がりの遅延量が最小（−２Ｔ1 ）となる（状態Ａ）。  また、一方の制御信号Ｓ１のみをＨレベルに設定し、他方の制御信号Ｓ２をＬレベルに設定すると、一方の信号配線Ｐ２のみにＡＮＤ回路２１０から出力されるパルス信号が入力され、他方の信号配線Ｐ３の電圧レベルが固定電位になるため、遅延量が上述した最小値の半分（−Ｔ1 ）となる（状態Ｂ）。また、制御信号Ｓ１、Ｓ２をともにＬレベルにして、信号配線Ｐ２、Ｐ３の両方の電圧レベルを固定電位にすると、遅延量が最大（０）となる（状態Ｃ）。
【００７１】
このように、信号配線Ｐ１に入力されるパルス信号と立ち上がりタイミングのみが一致したパルス信号を信号配線Ｐ２、Ｐ３に入力することにより、信号配線Ｐ１を伝送するパルス信号の立ち上がりの遅延量のみを変更することができる。
【００７２】
入出力バッファや各種の論理回路の中には、ＬレベルからＨレベルに変化する場合と反対にＨレベルからＬレベルに変化する場合とで波形の変化の状態が異なるものがあるため、パルス信号が回路内を通過する間に立ち上がりあるいは立ち下がりのいずれか一方のタイミングのみがずれてしまうことがある。このような場合に、図２１に示した可変遅延回路を用いることで、パルス信号の立ち上がりのみを調整することが可能になる。
【００７３】
なお、図２１に示す構成では、信号配線Ｐ１に入力されるパルス信号と立ち上がりが一致する同相のパルス信号をＡＮＤ回路２１０、２１２で生成したが、これらをＮＡＮＤ回路に置き換えることにより逆相のパルス信号を生成するようにしてもよい。また、立ち上がりのみが一致するパルス信号を生成することで、信号配線Ｐ１に入力されるパルス信号の立ち上がりタイミングを調整するようにしたが、立ち下がりのみが一致する同相あるいは逆相のパルス信号を用いて、信号配線Ｐ１に入力されるパルス信号の立ち下がりタイミングを調整するようにしてもよい。この場合には、例えばインバータ回路２５０の段数を偶数段にすればよい。
【図面の簡単な説明】
【００７４】
【図１】本発明の可変遅延回路の基本原理の説明図である。
【図２】互いに近接配置された２本の信号配線Ｐ１、Ｐ２の等価回路を示す図である。
【図３】入力バッファから信号配線Ｐ１に入力されるパルス信号と、遅延設定パルス生成回路から信号配線Ｐ２に入力される信号と、これらの組み合わせによって決定される遅延量との関係を示す波形図である。
【図４】第１の実施形態の可変遅延回路の構成を示す図である。
【図５】制御信号Ｓ１〜Ｓ４の組み合わせと遅延量との関係を示す図である。
【図６】図４に示す可変遅延回路の変形例を示す図である。
【図７】第２の実施形態の可変遅延回路の構成を示す図である。
【図８】制御信号Ｓ１、Ｓ２の組み合わせと遅延量との関係を示す図である。
【図９】３本の信号配線Ｐ１、Ｐ２、Ｐ３の配置の具体例を示す図である。
【図１０】３本の信号配線Ｐ１、Ｐ２、Ｐ３とその周辺構造の具体例を示す図である。
【図１１】第３の実施形態の可変遅延回路の構成を示す図である。
【図１２】各信号線Ｐ１、Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎのレイアウトを示す図である。
【図１３】第４の実施形態の可変遅延回路の構成を示す図である。
【図１４】第５の実施形態の可変遅延回路の構成を示す図である。
【図１５】第６の実施形態の可変遅延回路の構成を示す図である。
【図１６】図１５に示す可変遅延回路に含まれる入力バッファの構成例を示す図である。
【図１７】インバータ回路の詳細構成を示す回路図である。
【図１８】図１６に示した入力バッファの等価回路図である。
【図１９】第７の実施形態の可変遅延回路に含まれる入力バッファの構成を示す回路図である。
【図２０】第８の実施形態の可変遅延回路の構成を示す図である。
【図２１】第９の実施形態の可変遅延回路の構成を示す図である。
【図２２】図２１に示した可変遅延回路の動作タイミングを示す図である。
【図２３】制御信号Ｓ１、Ｓ２の組み合わせと遅延量との関係を示す図である。
【符号の説明】
【００７５】
１０  入力バッファ
２０  遅延設定パルス生成回路
３０、４０、４１０、４１２  出力バッファ
２１０、２１２  ＡＮＤ（論理積）回路
２１４、２１６、２１８  ＥＸ−ＯＲ（排他的論理和）回路
２２０  ＮＡＮＤ回路
Ｐ１、Ｐ２、Ｐ３  信号配線
【図１】
2005295165.tif 000003
【図２】
2005295165.tif 000004
【図３】
2005295165.tif 000005
【図４】
2005295165.tif 000006
【図５】
2005295165.tif 000007
【図６】
2005295165.tif 000008
【図７】
2005295165.tif 000009
【図８】
2005295165.tif 000010
【図９】
2005295165.tif 000011
【図１０】
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【図１１】
2005295165.tif 000013
【図１２】
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【図１３】
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【図１４】
2005295165.tif 000016
【図１５】
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【図１６】
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【図１７】
2005295165.tif 000019
【図１８】
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【図１９】
2005295165.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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