(57)【要約】 【課題】ＣＭＯＳイメージセンサを構成するトランジスタのゲート電極の下のアクティブ領域と素子分離膜間の境界で不純物イオン注入による欠陥発生を最小化できるＣＭＯＳイメージセンサ及びその製造方法を提供する。【解決手段】本発明に係るＣＭＯＳイメージセンサは複数のトランジスタを具備する第１導電型の半導体基板と、前記トランジスタのゲート電極とオーバーラップするアクティブ領域と、前記アクティブ領域と隣接する素子分離膜と、前記アクティブ領域と素子分離膜との間に形成される高濃度の第１導電型の不純物イオン領域とを含んでいることを特徴とする。【選択図】図６
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【特許請求の範囲】
【請求項１】
複数のトランジスタを具備する第１導電型の半導体基板と、
前記トランジスタのゲート電極とオーバーラップするアクティブ領域と、
前記アクティブ領域と隣接する素子分離膜と、
前記アクティブ領域と素子分離膜との間に形成される高濃度の第１導電型の不純物イオン領域とを含んでいることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記高濃度の第１導電型の不純物イオン領域の幅は２００〜４００Åであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記アクティブ領域はＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域のうち、何れか一つの領域を形成するために第２導電型の不純物イオンが注入される領域であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
第１導電型の半導体基板上にアクティブ領域を区画する素子分離膜を形成する段階と、
前記素子分離膜の所定部位と前記アクティブ領域の所定部位とを露出させる第１感光膜パターンを形成する段階と、
前記基板の全面上に高濃度の第１導電型の不純物イオンを注入して露出した基板の内部に高濃度の第１導電型の不純物イオン領域を形成する段階とを含んでいることを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記高濃度の第１導電型の不純物イオン領域を形成した後、
前記アクティブ領域と素子分離膜上にゲート絶縁膜及びゲート電極を順次形成する段階と、
前記素子分離膜及び高濃度の第１導電型の不純物イオン領域が形成された部位を露出させないように第２感光膜パターンを形成する段階とをさらに含んでいることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記高濃度の第１導電型の不純物イオン領域は２００〜４００Åの幅で形成することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項７】
前記高濃度の第１導電型の不純物イオン領域は１Ｅ１２〜１Ｅ１５ions/cm2の濃度に注入して形成することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
前記第１導電型の不純物イオンはホウ素またはフッ化ホウ素イオンのうち、何れか一つのイオンであることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記第１感光膜パターンで露出する素子分離膜の幅は５０〜２５００Åであることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記第２感光膜パターンにより露出する領域はＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域のうち、何れか一つの領域を形成するために第２導電型の不純物イオンが注入される領域であることを特徴とする請求項５に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサ及びその製造方法に関し、特にＣＭＯＳイメージセンサを構成するトランジスタのゲート電極下のアクティブ領域と素子分離膜間との界面で不純物イオン注入による欠陥発生を最小化できるＣＭＯＳイメージセンサ及びその製造方法に関する。
【背景技術】
【０００２】
イメージセンサは光学映像を電気信号に変換させる半導体素子で、大別して電荷結合素子(ＣＣＤ)とＣＭＯＳイメージセンサに区分される。電荷結合素子は、各々のＭＯＳキャパシタが互いに非常に近接した状態で電荷キャリアをキャパシタに格納し、移送する素子であり、一方、ＣＭＯＳイメージセンサは、制御回路及び信号処理回路を周辺回路として使用するＣＭＯＳ技術を用いて画素数だけのＭＯＳトランジスタを作り、これを用いて出力を検出するスイッチング方式を採用する素子である。
【０００３】
電荷結合素子は駆動方式が複雑で電力消耗が高く、マスク工程のステップ数が多いために信号処理回路をＣＣＤチップ内に設けることができないという短所があるので、最近このような短所を克服するためにサブミクロンＣＭＯＳ製造技術を用いたＣＭＯＳイメージセンサの開発が盛んに研究されている。
【０００４】
ＣＭＯＳイメージセンサは単位画素内にフォトダイオードとＭＯＳトランジスタとを形成させてスイッチング方式で信号を検出することによりイメージを得ている。、これはＣＭＯＳ製造技術を用いて製造され、電力消耗が低く、マスクの数も２０個程度であり、３０〜４０個のマスクが必要なＣＣＤ工程に比べて工程が非常に単純である。このため、信号処理回路を単一チップ内に集積することができ、製品の小型化を通して様々な応用が可能である。
【０００５】
ＣＭＯＳイメージセンサの構成を説明すれば次の通りである。図１及び図２は従来技術に係るＣＭＯＳイメージセンサの単位画素構造を概略的に示した回路図及びレイアウトである。参考として、ＣＭＯＳイメージセンサを構成するトランジスタの個数は３つ以上任意であるが、説明の便宜上３つのトランジスタで構成されるＣＭＯＳイメージセンサを中心に記述する。
【０００６】
図１及び図２に図示したように、ＣＭＯＳイメージセンサの単位画素１００は光感知手段であるフォトダイオード１１０と３つのＮＭＯＳトランジスタとで構成される。３つのトランジスタのうち、リセットトランジスタ(Ｒｘ)１２０はフォトダイオード１１０から生成された光電荷を搬送する役割と、信号検出のために電荷を排出する役割を果たし、ドライバートランジスタ(Ｄｘ)１３０はソースフォロワーとしての役割を果たし、セレクトトランジスタ(Ｓｘ)１４０はスイッチング及びアドレッシングのためのものである。
【０００７】
一方、単位画素のイメージセンサにおいて、電荷の移動を円滑にするためにフォトダイオード１１０がリセットトランジスタ(Ｒｘ)１２０のソースの役割を行っており、このために単位画素のイメージセンサの製造過程において、図２に示したように、フォトダイオード１１０の一部分を含む領域に低濃度、または高濃度の不純物イオンを注入する工程を適用している。図２のＡ−Ａ’線による断面に対する製造工程を詳しくみると次の通りである。参考として、図２の太い実線はアクティブ領域１６０を示す。
【０００８】
まず、図３ａに示したように、ＳＴＩ(Shallow Trench Isolation)工程などを用いて素子分離膜１２１の形成が完了したｐ型半導体基板(p++sub)１０１上にゲート絶縁膜１２２及びゲート電極１２３を順次形成する。ここで、ｐ型基板内にｐ型エピ層(p--epi)を形成させることができる。続いて、基板の全面上に感光膜を塗布してから、フォトリソグラフィ工程を用いてゲート電極１２３の一方側のドレイン領域にＬＤＤ構造のため、低濃度の不純物領域を区画する感光膜パターン１２４を形成する。この時、感光膜パターン１２４はゲート電極を露出させない。
このような状態で、基板の全面上に低濃度の不純物イオン、例えばｎ型の不純物イオンを注入して基板の内部にＬＤＤ構造のための低濃度の不純物領域(ＬＤＤ ｎ-)を形成する。
【０００９】
続いて、図３ｂに示したように、低濃度の不純物領域(ＬＤＤ ｎ-)を露出させない他の感光膜パターン１２５を形成し、これをイオン注入マスクとして用いてフォトダイオードのための低濃度の不純物領域(ｎ-)を形成する。
【００１０】
その後、図３ｃに示したように、ゲート電極１２３の側壁にスペーサ１２６を形成し、ｎ型不純物領域(ｎ-)上にｐ型不純物領域(ｐ0)を形成してフォトダイオード形成工程を完了する。フォトダイオードが完成された状態で、高濃度の不純物イオンを選択的に注入してゲート電極１２３のドレイン領域に高濃度の不純物領域(ｎ+)を形成すれば図２のＡ-Ａ’線による工程は完了する。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
従来のＣＭＯＳイメージセンサの製造方法において、フォトダイオード及び拡散領域を形成するために、図２の実線部分に該当するアクティブ領域には数回の不純物イオンが注入される。このような複数の不純物イオン注入工程を図２のＢ-Ｂ’線による断面を参考すると、図４に示したように、素子分離膜によりアクティブ領域が区画された半導体基板上に素子分離膜及びアクティブ領域上にゲート絶縁膜及びゲート電極を形成させた状態で、不純物イオン注入のためのイオン注入マスクがゲート電極を含む基板上に形成されている。イオン注入マスクはアクティブ領域を露出させる。この時の不純物イオン注入はＬＤＤ構造のための低濃度の不純物イオン注入(図３ａ参照)、ソース/ドレイン形成のための高濃度の不純物イオン注入(図３ｃ参照)、フォトダイオード形成のための不純物イオン注入(図３ｂ参照)などに該当する。
【００１２】
このようにイオン注入マスクがアクティブ領域を決めてそのアクティブ領域に不純物イオンを注入するが、この時アクティブ領域と接する素子分離膜間の境界(Ａ)に不純物イオン注入による欠陥が発生する。このようなイオン注入による欠陥はＣＭＯＳイメージセンサの単位画素を構成するあらゆるトランジスタのゲート電極に共通に発生する。このイオン注入による欠陥は電子または正孔キャリアの発生を引き起こし、電子と正孔の再結合場所を提供する。したがって、漏洩電流を増加させることになる。
【００１３】
本発明は上記の問題点を解決するためのもので、その目的はＣＭＯＳイメージセンサを構成するトランジスタのゲート電極下部のアクティブ領域と素子分離膜間の界面で不純物イオン注入による欠陥発生を最小化できるＣＭＯＳイメージセンサ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明に係るＣＭＯＳイメージセンサは、複数のトランジスタを具備する第１導電型の半導体基板と、前記トランジスタのゲート電極とオーバーラップするアクティブ領域と、前記アクティブ領域と隣接する素子分離膜と、前記アクティブ領域と素子分離膜間に形成される高濃度の第１導電型の不純物イオン領域とを含んでいることを特徴とする。
【００１５】
本発明に係るＣＭＯＳイメージセンサの製造方法は、第１導電型の半導体基板上にアクティブ領域を区画する素子分離膜を形成する段階と、前記素子分離膜の所定部位と前記アクティブ領域の所定部位を露出させる第１感光膜パターンを形成する段階と、前記基板の全面上に高濃度の第１導電型の不純物イオンを注入して露出した基板の内部に高濃度の第１導電型の不純物イオン領域を形成する段階とを含んでいることを特徴とする。
【００１６】
また、前記高濃度の第１導電型の不純物イオン領域を形成した後、前記アクティブ領域と素子分離膜上にゲート絶縁膜及びゲート電極を順次に形成する段階と、前記素子分離膜及び高濃度の第１導電型の不純物イオン領域が形成された部位を露出させないように第２感光膜パターンを形成する段階とをさらに含むことができる。
【００１７】
また、前記高濃度の第１導電型の不純物イオン領域は２００〜４００Åの幅で形成することができる。
【００１８】
また、前記高濃度の第１導電型の不純物イオン領域は２００〜４００Åの幅で形成することができる。
【００１９】
また、前記高濃度の第１導電型の不純物イオン領域は１Ｅ１２〜１Ｅ１５ions/cm2の濃度で注入して形成することができる。
【００２０】
また、前記第１導電型の不純物イオンはホウ素またはフッ化ホウ素イオンのうち、何れか一つのイオンでよい。
【００２１】
また、前記第１感光膜パターンで露出する素子分離膜の幅は５０〜２５００Åでよい。
【００２２】
また、前記第２感光膜パターンにより露出する領域はＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域のうち、何れか一つの領域を形成するために第２導電型の不純物イオンが注入される領域である。
【発明の効果】
【００２３】
本発明のＣＭＯＳイメージセンサ及びその製造方法には次のような効果がある。
ＣＭＯＳイメージセンサを構成する複数のゲート電極とオーバーラップするアクティブ領域において、各々のゲート電極下部のアクティブ領域と、アクティブ領域と隣接する素子分離膜間の境界に高濃度の第１導電型の不純物イオン領域(ｐ＋)を形成することにより、後続の工程によるアクティブ領域に第２導電型の不純物イオン注入によりアクティブ領域と素子分離膜間の境界面で誘発される電子キャリア発生の問題点を解決できる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明実施形態に係るＣＭＯＳイメージセンサの製造方法の好適な実施の形態について、添付の図面に基づいて詳細に説明する。
図５は本発明に係るＣＭＯＳイメージセンサの単位画素を示したレイアウトであり、図６は図５のＣ−Ｃ’線による断面構造図であり、図７ａ乃至７ｃは図４のＣ−Ｃ’線による工程断面図である。
【００２５】
まず、本実施形態に係るＣＭＯＳイメージセンサのレイアウトをみると、図５に示したように、単位画素の第１導電型半導体基板はフィールド領域によりアクティブ領域が区画される。アクティブ領域は太い実線の内側領域に該当する。フィールド領域は素子分離膜(図示せず)が形成された領域を意味し、アクティブ領域の外側の領域に該当する。また、アクティブ領域の所定部位とオーバーラップするようにリセットトランジスタ(Ｒｘ)１２０のゲート電極、ドライバートランジスタ(Ｄｘ)１３０のゲート電極、セレクトトランジスタ(Ｓｘ)１４０のゲート電極が配置される。そして、アクティブ領域の一方の側に素子分離膜により取り囲まれているフォトダイオード(ＰＤ)が形成されている。
【００２６】
複数のゲート電極とオーバーラップするアクティブ領域において、各々のゲート電極下部のアクティブ領域と、そのアクティブ領域に隣接する素子分離膜との間の境界に高濃度の第１導電型の不純物イオン領域(ｐ＋)６０４が形成されている。
複数のゲート電極とオーバーラップするアクティブ領域とそれに隣接するアクティブ領域は通常のＣＭＯＳイメージセンサ製造工程によりＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域などを形成するための第２導電型の不純物イオンが注入される領域である。
【００２７】
図５のＣ−Ｃ’線によるＣＭＯＳイメージセンサの断面構造を図６を参照にして詳しくみると次の通りである。ここで、図５のＣ−Ｃ’線はリセットトランジスタのゲート電極が形成された部位の断面を示しているが、リセットトランジスタのゲート電極以外の３Ｔ型ＣＭＯＳイメージセンサを構成するドライブトランジスタのゲート電極とセレクトトランジスタのゲート電極の断面構造もリセットトランジスタのゲート電極の断面構造と同じであるため、図５のＣ−Ｃ’線による断面構造を中心に説明する。
【００２８】
図６に示したように、第１導電型の半導体基板６０１は、例えばｐ++型単結晶シリコン基板６０１上のｐ-型エピ層(p--epi)が形成されている。半導体基板６０１のアクティブ領域を区画するために基板６０１のフィールド領域に素子分離膜６０２が形成されている。素子分離膜６０２はＳＴＩ工程またはＬＯＣＯＳ工程などにより形成される。また、素子分離膜６０２とアクティブ領域の間の境界面には高濃度の第１導電型の不純物イオン領域(p+)６０４が形成されている。この高濃度の第１導電型の不純物イオン領域(p+)６０４の幅は２００〜４００Å程度である。
【００２９】
一方、前述したように、素子分離膜６０２により区画されるアクティブ領域はＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域などを形成するための第２導電型の不純物イオンが注入される領域に該当するが、素子分離膜６０２とアクティブ領域間の境界面に介在した高濃度の第１導電型の不純物イオン領域６０４の役割は、アクティブ領域への第２導電型の不純物イオン注入時の素子分離膜６０２とアクティブ領域との間の境界面のイオン注入による損傷、すなわち欠陥の発生によって誘発される電子キャリアを捕集するとともに、電子キャリアと高濃度の第１導電型の不純物イオン領域に存在する正孔キャリアとの再結合場所を提供する役割を行うものである。
【００３０】
このような構造を有する本発明のＣＭＯＳイメージセンサの製造方法を詳細に説明する。まず、図７ａに示したように、半導体基板６０１、例えばｐ型単結晶シリコン基板６０１(p++-sub)を用意する。ここで、基板６０１内にｐ-型エピ層(p--epi)を予め形成することができる。ｐ-型エピ層はフォトダイオードでの空乏領域を大きく、かつ深く形成させることにより光電荷を集めるための低電圧フォトダイオードの能力を増加させ、さらに光感度を改善させる役割を行う。
【００３１】
続いて、ＳＴＩ工程またはＬＯＣＯＳ工程などを用いて半導体基板６０１のフィールド領域に素子分離膜６０２を形成することにより、半導体基板６０１のアクティブ領域を区画する。素子分離膜６０２の形成は前記工程以外にＰＢＬ(Poly Buffer LOCOS)、Ｒ−ＬＯＣＯＳ(Recessed LOCOS)などの工程を用いることができる。
【００３２】
素子分離膜６０２が形成された状態で、図７ｂに示したように、基板６０１の全面上に感光膜を塗布する。その後、フォトリソグラフィ工程を用いて感光膜を選択的にパターニングすることによりアクティブ領域及び素子分離膜６０２の所定部位を露出させる感光膜パターン６０３を形成する。この時、感光膜パターン６０３によりアクティブ領域と素子分離膜６０２とが接する両端の所定部位が露出させるが、その一端を詳しくみると感光膜パターン６０３により露出するアクティブ領域での幅は２００〜４００Åで、素子分離膜６０２での幅は５０〜２５００Å程度である。このような数値は現在通常、フォトリソグラフィ工程の露光工程に用いられる光源を考慮した数値である。
【００３３】
これについてより詳細に説明すれば、感光膜パターンを形成するフォトリソグラフィ工程は感光膜の塗布、露光、現像、剥離などの工程からなるが、感光膜の微細プロファイルの生成に重要な因子は露光工程である。露光工程は露光源として紫外線(ＵＶ)または遠紫外線(ＤＵＶ)を用いて感光膜の特定部位に光を照射する工程であるが、最近の半導体素子の高集積化ににともなって露光源の波長が次第に小さくなってきている。現在、露光源として広範囲に用いられるＩ-ｌｉｎｅの場合、波長が３６５nmである。
【００３４】
前記のように露光源としてＩ-ｌｉｎｅを用いて感光膜をパターニングする場合に波長の幅などの影響により、最初に設定されたプロファイルと形成された感光膜パターンにおいて約０.１５μｍ程度の差が発生する。このような技術的根拠に基づき、感光膜パターンにより露出するアクティブ領域及び素子分離膜６０２の幅は前記のようなＩ-ｌｉｎｅの使用時の露光における差を考慮して設定した数値である。
【００３５】
感光膜パターンが形成された状態で、基板６０１の全面上に高濃度の第１導電型の不純物イオンを注入する。この時、第１導電型の不純物イオンはホウ素(Ｂ)またはフッ化ホウ素(ＢＦ２)イオンなどを用いることができ、注入時の濃度は１Ｅ１２〜１Ｅ１５ions/cm2にすることが望ましい。イオン注入により素子分離膜６０２と接するアクティブ領域の基板６０１の内部には高濃度の第１導電型の不純物イオン領域が形成される。
【００３６】
この高濃度の第１導電型の不純物イオン注入工程はアクティブ領域にＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域などを形成するための第２導電型の不純物イオンが注入される前に実施されることが望ましい。
【００３７】
高濃度の第１導電型の不純物イオン領域が形成された状態で、図７ｃに示したように、後続の工程によってアクティブ領域と素子分離膜６０２上にかけてゲート絶縁膜６０５及びゲート電極６０６が順次に形成される。その後、基板６０１の全面上に第２導電型の不純物イオンが注入される。この時、第２導電型の不純物イオンの注入工程に用いられるイオン注入マスク、例えば感光膜パターン６０７は素子分離膜６０２か、あるいは素子分離膜６０２と高濃度の第１導電型の不純物イオン領域をマスキングする。
【００３８】
第１導電型の不純物イオンの注入によりアクティブ領域にはＬＤＤ構造のための拡散領域、ソース/ドレイン領域またはフローティング拡散領域などが形成される。この時、アクティブ領域と素子分離膜６０２との間の境界面に高濃度の第１導電型の不純物イオン領域が形成されているので、第２導電型の不純物イオンの注入工程時誘発される素子分離膜６０２とアクティブ領域の間の欠陥により誘発される電子キャリアなどの問題が、高濃度の第１導電型の不純物イオン領域が正孔キャリアを供給して電子と正孔の再結合を誘導することにより解決できる。
【００３９】
以上のように本発明のＣＭＯＳイメージセンサの製造方法は前述したように図４のＣ-Ｃ’線による断面を基準に説明したが、ＣＭＯＳイメージセンサを構成するあらゆるトランジスタのゲート電極の断面構造に同一に適用される。
また、本発明の実施例は３Ｔ型ＣＭＯＳイメージセンサを中心に説明したが、アクティブ領域と素子分離膜の境界面でのイオン注入による基板損傷の防止という技術的思想を反映することにおいて、３Ｔ型以上のあらゆるＣＭＯＳイメージセンサに同一に適用できることは勿論である。
【図面の簡単な説明】
【００４０】
【図１】従来技術に係るＣＭＯＳイメージセンサの単位画素構造を概略的に示した回路図である。
【図２】従来技術に係るＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【図３】図２のＡ−Ａ’線による従来技術の工程断面図である。
【図４】図２のＢ−Ｂ’線による構造断面図である。
【図５】本発明実施形態に係るＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【図６】図５のＣ−Ｃ’線による構造断面図である。
【図７】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【符号の説明】
【００４１】
６０１  半導体基板
６０２  素子分離膜
６０４  高濃度の第１導電型の不純物イオン領域
６０５  ゲート絶縁膜
６０６  ゲート電極
【図１】
2005197681.tif 000003
【図２】
2005197681.tif 000004
【図３】
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【図４】
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【図５】
2005197681.tif 000007
【図６】
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【図７】
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