(57)【要約】【課題】  制御電圧に応じて発振周波数を広範囲に線形に変化させる。【解決手段】  電圧制御発振器６０は、リング発振回路６４を備えている。リング発振回路６４は、インバータ５０とインバータ６２ａ、６２ｂとがループ状に縦続接続してある。第１段目のインバータ５０は、インバータ本体５２と可変抵抗部Ｒ0fとを有する。可変抵抗部Ｒ0fは、インバータ本体５２の出力部となる部分に設けてあって、Ｐ型トランジスタｐ2とＮ型トランジスタｎ2とからなるＣＭＯＳによって形成され、制御電圧ＶCに応じて抵抗値が変化する。可変抵抗部Ｒ0fと第２段目のインバータ６２ａの入力端子との間と、第１段目のインバータ５０の入力端子との間に、コンデンサＣを有する第２帰還ループ７０が形成してある。コンデンサＣは、可変抵抗部Ｒ0fとともにＣＲ微分回路を形成する。【選択図】      図５
2005311578.tif 000002
【特許請求の範囲】
【請求項１】
奇数個の反転素子をループ状に縦続接続したリング発振器回路と、
前記リング発振回路を構成する第１段目の前記反転素子の出力側に設けられて、制御電圧に応じて抵抗値が変化する可変抵抗部と、
第２段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第１段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、
有することを特徴とする電圧制御発振器。
【請求項２】
請求項１に記載の電圧制御発振器において、前記可変抵抗部は、ＣＭＯＳからなることを特徴とする電圧制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、印加する電圧に応じて発振周波数を変えることができる電圧制御発振器に係り、特にインバータなどの反転素子の奇数個をループ状に接続したリング発振回路を有する電圧制御発振器に関する。
【背景技術】
【０００２】
図１１は、従来のリング発振回路を示したものである。リング発振回路１０は、反転素子であるインバータ１２（１２ａ〜１２ｎ）の複数を縦続に接続し、最終段のインバータ１２ｎの出力を初段（第１段目）のインバータ１２ａの入力側に帰還させている。ただし、インバータ１２の数ｎは、２以上の奇数である。
【０００３】
このようなリング発振回路１０は、例えば、第１段目のインバータ１２ａの入力が‘Ｈ’であるとすると、インバータ１２ａの出力（第２段目のインバータ１２ｂの入力）が‘Ｌ’となり、第２段目のインバータ１２ｂ（図示せず）の出力（第３段目のインバータの入力）が‘Ｈ’となる。そして、リング発振回路１０は、インバータ１２が奇数個縦続接続してあるため、最終段のインバータ１２ｎの出力が‘Ｌ’となる。最終段のインバータ１２ｎの出力は、第１段目のインバータ１２ａの入力側に帰還され、インバータ１２ａに外部から入力するパルスの‘Ｌ’と位相が同期する。このため、リング発振回路１０は、インバータ１２が‘Ｈ’と‘Ｌ’とを交互に繰り返して出力し、発振が持続される。このリング発振回路１０は、発振周波数ｆ0が各インバータ１２の遅延時間の和によって決定される。発振周波数ｆ0は、インバータ１２の総数をｎ、各インバータ１２の遅延時間をＤdelとすると、次の数式１によって求めることができる。
【数１】
2005311578.tif 000003
【０００４】
各インバータ１２が図１２に示したように、Ｐ型トランジスタ１４とＮ型トランジスタ１６とを対称形に接続したＣＭＯＳによって構成してある場合、インバータ１２の遅延時間Ｄdelは、図１３（１）、（２）に示したように、インバータ１２の出力の静電容量（浮遊容量＋次段のインバータ１２の入力容量）をＣout、Ｐ型トランジスタ１４を流れる充電電流をＩchar、Ｎ型トランジスタ１６を流れる放電電流をＩdischとすると、
【数２】
2005311578.tif 000004
と表すことができる。
【０００５】
ここで、Ｉ＝Ｉchar＝Ｉdischであるとすると、遅延時間Ddelは、
【数３】
2005311578.tif 000005
となる。そこで、数式３を数式１に代入すると、
【数４】
2005311578.tif 000006
となる。
【０００６】
すなわち、リング発振回路１０は、発振周波数ｆ0がインバータ１２を流れる電流Ｉに依存しており、電流Ｉを制御することによって、発振周波数ｆ0を制御することができる。このため、リング発振回路を用いた従来の電圧制御発振器（Voltage Controlled Oscillator：ＶＯＣ）は、一般に制御電圧ＶCを電流Ｉに変換して発振周波数ｆ0を制御するようにしている。図１４は、リング発振回路を用いた従来の電圧制御発振器（ＶＣＯ）の一例を示したものである。
【０００７】
図１４において、電圧制御発振器２０は、２以上の奇数であるｎ個のインバータ１２（１２ａ〜１２ｎ）を有している。そして、これらのインバータ１２は、縦続接続されていて、最終段であるｎ段目のインバータ１２ｎの出力側が、第１段目のインバータ１２ａの入力側に接続されてループを形成しており、インバータ１２ｎの出力がインバータ１２ａの入力側に帰還されるリング発振回路を構成している。
【０００８】
各インバータ１２は、同じに形成してあって、一対のＰ型トランジスタＰ1、Ｐ2、と一対のＮ型トランジスタＮ1、Ｎ2を有していて、これらが対称形に接続してある。すなわち、インバータ１２は、Ｐ型トランジスタＰ1のソースが電源線Ｖddに接続してあって、Ｐ型トランジスタＰ1のドレインにＰ型トランジスタＰ2のソースが接続してある。そして、Ｐ型トランジスタＰ2のドレインには、Ｎ型トランジスタＮ1のドレインが接続してあり、Ｎ型トランジスタＮ1のソースにＮ型トランジスタＮ2のドレインが接続してある。Ｎ型トランジスタＮ2のソースは、ＧＮＤ線を介して接地してある。
【０００９】
各Ｐ型トランジスタＰ1のゲートは、電源線Ｖddとの間に設けた可変直流電源２２のマイナス側に接続してあって、制御電圧VCが印加される。また、各Ｎ型トランジスタＮ2のゲートは、ＧＮＤ線との間に設けた可変直流電源２４のプラス側に接続してあって、制御電圧ＶCが印加される。Ｐ型トランジスタＰ2とＮ型トランジスタＮ1とは、インバータ本体であるＣＭＯＳインバータ（反転素子）を構成していて、両者のゲートが相互に接続してある。また、両者の相互に接続したドレインが出力端子となっていて、次段のＰ型トランジスタＰ2とＮ型トランジスタＮ1とのゲートに接続してある。そして、最終段のＰ型トランジスタＰ2とＮ型トランジスタＮ1とのドレインが第１段目のＰ型トランジスタＰ2とＮ型トランジスタＮ1とのゲートに接続してある。なお、Ｐ型トランジスタＰ1のゲートに印加される制御電圧Ｖcは、Ｎ型トランジスタＮ2のゲートに印加される制御電圧Ｖcのアナログ反転電圧である。
【００１０】
このようになっている従来の電圧制御発振器２０は、数式４に示したように、発振周波数ｆ0がインバータ１２を流れる電流Ｉに応じて変化する。そして、電圧制御発振器２０は、所定の発振周波数ｆ0を得る場合、各インバータ１２の電流Ｉを制御しているため、理論上は発振周波数ｆ0を充分広範囲に変化させることができる。しかし、実際は、電流Ｉを小さくしすぎると、各インバータ１２が電源から浮いた状態となり、インバータとしての動作を行なわせることができなくなる。図１５は、図１４に示した電圧制御発振器２０において、インバータ１２が３段（ｎ＝３）の場合における制御電圧ＶCに対する発振周波数ｆ0の特性のシミュレーション結果を示したものである。
【００１１】
図１５の横軸はＶを単位とした制御電圧ＶCを示し、縦軸はＭＨｚを単位とした発振周波数ｆ0を示している。図１５に示されているように、上記の電圧制御発振器２０は、制御電圧ＶCが２．８Ｖ以下になると電流Ｉが小さいため、Ｐ型トランジスタＰ1、Ｎ型トランジスタＮ2がまだ飽和領域であるにもかかわらず発振しなくなる。そこで、特許文献１には、制御電圧ＶCによって制御される各段のＮ型トランジスタＮ2のソース−ドレイン間と並列にＮ型トランジスタを接続し、この接続したＮ型トランジスタのゲート電圧をソース電圧より高くして、常時オンにすることにより、制御電圧ＶCが低い低周波数においても発振できるようにした電圧制御発振器が提案されている。
【特許文献１】特開平５−１９１２２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上記特許文献１に記載の電圧制御発振器は、制御電圧ＶCによって制御されるＮ型トランジスタと並列に接続したＮ型トランジスタが常時オンとなるようにして、単に制御電圧の低い領域でも発振が止まらないようにしているだけである。このため、特許文献１に記載の電圧制御発振器は、発振周波数の制御できる範囲が従来と変わらないか、それ以下となってしまうと考えられる。また、特許文献１に記載の電圧制御発振器は、特許文献１の図３に示されているように、制御電圧の低い領域においては、制御電圧による発振を行わせることができない。
【００１３】
本発明は、前記従来技術の欠点を解決するためになされたもので、制御電圧に応じて発振周波数を広範囲に線形に変化させることができるようにすることを目的としている。
【課題を解決するための手段】
【００１４】
上記の目的を達成するために、本発明に係る電圧制御発振器は、奇数個の反転素子をループ状に縦続接続したリング発振器回路と、前記リング発振回路を構成する第１段目の前記反転素子の出力側に設けられて、制御電圧に応じて抵抗値が変化する可変抵抗部と、第２段目の前記反転素子の入力端子と前記可変抵抗部との間と、前記第１段目の反転素子の入力端子とを接続した帰還ループに設けたコンデンサと、を有することを特徴としている。前記可変抵抗部は、電圧によって抵抗値が変えられるものであればよく、バイポーラトランジスタや電界効果トランジスタ（FET）などの増幅素子であってよく、ＣＭＯＳによって構成することができる。
【発明の効果】
【００１５】
上記のようになっている本発明は、第１段目の反転素子の出力側に設けた可変抵抗部と、帰還ループに設けたコンデンサとによってＣＲ微分回路が形成される。このため、第１段目の反転素子の入力側に矩形波の電圧が入力すると、第２段目の入力側にＣＲ微分回路の出力電圧が印加される。そして、ＣＲ微分回路の出力電圧が減衰して第２段目の反転素子の出力が反転する閾値電圧まで低下（または上昇）すると、第２段目の反転素子の出力が反転し、この反転した出力に基づいて最終段の反転素子の反転した出力が第１段目の反転素子の入力側に帰還させる。
【００１６】
例えば、第１段目の反転素子の入力が‘Ｈ’である場合、ＣＲ微分回路の出力電圧が‘Ｈ’となって、第２段目の反転素子の入力側に‘Ｈ’が印加され、第２段目の反転素子の出力が‘Ｌ’となる。そして、ＣＲ微分回路の出力電圧が第２段目の反転素子の閾値以下に低下すると、第２段目の反転素子の出力が‘Ｈ’となり、最終段の反転素子の出力が‘Ｌ’となって第１段目の反転素子の入力側に帰還される。このため、ＣＲ微分回路の出力電圧が‘Ｌ’となり、これが減衰（上昇）して第２段目の反転素子の閾値電圧以上になると第２段目の出力が‘Ｌ’に変化して最終段の出力が‘Ｈ’に変化する。以下同様にして発振が行なわれる。そして、可変抵抗部の抵抗値が変化すると、ＣＲ微分回路の時定数ＣＲが変化する。このため、制御電圧に応じて可変抵抗部の抵抗値を変えることにより、ＣＲ微分回路の出力電圧の減衰状態が変化するため、リング発振回路の発振周波数を変えることができる。しかも、制御電圧によって反転素子を流れる電流を制御するものではないため、制御電圧の低い領域においても発振させることができ、制御電圧に応じて発振周波数を広範囲に線形に変化させることができる。
【００１７】
可変抵抗部をＣＭＯＳによって形成すると、ＣＭＯＳのゲートに印加する電圧に応じて、ＣＭＯＳの出力抵抗の値を容易に、精度よく変えることができ、発振周波数の制御を高精度に行なうことができる。
【発明を実施するための最良の形態】
【００１８】
本発明に係る電圧制御発振器の好ましい実施の形態を、添付図面に基づいて詳細に説明する。
図１は、本発明の原理を説明するリング発振回路の回路図であって、３つのインバータをループ状に縦続接続して形成した例を示している。図１において、リング発振回路３０は、３つの反転素子であるインバータ３２（３２ａ〜３２ｃ）を有している。リング発振回路３０は、第１段目のインバータ３２ａの出力側に抵抗Ｒが設けてあって、インバータ３２ａの出力が抵抗Ｒを介して第２段目のインバータ３２ｂに入力するようになっている。また、第２段目のインバータ３２ｂの出力端子には、最終段となる第３段目のインバータ３２ｃの入力端子が接続してある。最終段のインバータ３２ｃの出力端子と第１段目のインバータ３２ａの入力端子とは、第１帰還ループ３４によって接続してある。すなわち、リング発振回路３０は、３つのインバータ３２がループを形成するように縦続接続されていて、インバータ３２ｃの出力が第１段目のインバータ３２ａの入力側に帰還されるようになっている。
【００１９】
第２段目のインバータ３２ｂの入力端子と抵抗Ｒとの間と、第１段目のインバータ３２ａの入力端子との間には、第２帰還ループ３６が形成してあって、この第２帰還ループ３６にコンデンサＣが設けてある。このコンデンサＣは、抵抗ＲとともにＣＲ微分回路（単に微分回路ということがある）３８を構成している。
【００２０】
図２は、上記のようになっているリング発振回路３０のＡ点とＢ点、すなわち第２段目のインバータ３２ｂの入力端子と第１段目のインバータ３２ａの入力端子における電圧波形の一例を示したものである。図２の横軸は、時間を示しており、単位がμｓである。また、縦軸は電圧であって、単位がＶである。そして、図中の一点鎖線は、Ａ点におけるＣＲ微分回路３８の出力電圧波形、実線はＢ点における電圧波形、すなわちインバータ３２ｃの出力波形である。
【００２１】
図２の実線に示したように、時刻ｔ1においてＢ点にインバータ３２ｃの出力した矩形状の‘Ｈ’（電圧Ｖdd）が入力したとすると、インバータ３２ａの出力は‘Ｌ’になり、Ａ点は抵抗Ｒ、インバータ３２ａを介して接地される。このため、コンデンサＣと抵抗ＲとはＣＲ微分回路３８を形成し、Ａ点の電圧波形がＶth＋Ｖddをピーク値とする一点鎖線のようになる。このため、第２段目のインバータ３２ｂには‘Ｈ’が入力する。したがって、インバータ３２ｂの出力が‘Ｌ’となり、インバータ３２ｃの出力が‘Ｈ’となる。なお、Ｖthはインバータ３２が反転動作をする閾値電圧であり、Ｖddは電源電圧である。
【００２２】
Ａ点の電圧は、抵抗Ｒ、インバータ３２ａを介する放電によって一点鎖線のように減衰し、時刻ｔ2において閾値電圧Ｖth以下になると、インバータ３２ｂの出力が反転して‘Ｈ’となる。このため、インバータ３２ｃの出力が‘Ｌ’に変わり、Ｂ点の電圧が‘Ｌ’になって、Ａ点における微分回路３８の出力電圧がＶth−Ｖddとなる。この微分回路３８の出力電圧は、抵抗Ｒ、インバータ３２ａを構成しているＰ型トランジスタを介して放電され、電圧が一点鎖線に示したように減衰（上昇）する。そして、時刻ｔ3においてインバータ３２ｂの入力端子の電圧が閾値電圧Ｖth以上に上昇すると、インバータ３２ｂの入力が‘Ｈ’となって出力が‘Ｌ’に反転し、インバータ３２ｃが‘Ｈ’を出力する。以下、同様にしてリング発振回路３０は、インバータ３２ｃが‘Ｈ’と‘Ｌ’とを交互に出力して発振する。このリング発振回路３０の発振周期Ｔは、図２に示したように、インバータ３２ｂの出力が‘Ｌ’から‘Ｈ’に反転する時間Ｔ1と、‘Ｈ’から‘Ｌ’に反転する時間Ｔ2との和であって、ＣＲ微分回路３８の時定数ＣＲによって定まる。
【００２３】
図３（１）に示したような一般的なＣＲ微分回路４０は、入力電圧Ｖiが同図（２）に示したように矩形状のパルスである場合、出力電圧Ｖoが同図（３）のように変化する。この出力電圧Ｖoは、周知のように、
【数５】
2005311578.tif 000007
と表される。したがって、ピーク電圧がＶth＋Ｖddである図２に示した微分回路３８の出力電圧が、閾値電圧Ｖthまで低下する時間Ｔ1、すなわちインバータ３２ｂの入力電圧がＶth以下となる時間Ｔ1は、第１段目のインバータ３２ａの出力抵抗をＲ0、インバータ３２ａの出力側に接続した抵抗をＲとすると、
【数６】
2005311578.tif 000008
【数７】
2005311578.tif 000009
となる。
【００２４】
また、微分回路３８の出力電圧のピークがＶth−Ｖddである場合、インバータ３２ｂの入力電圧がＶth以上になる時間Ｔ2は、
【数８】
2005311578.tif 000010
【数９】
2005311578.tif 000011
となる。ここで、Ｒ＝０、Ｖth＝Ｖdd／２となるように設定すると、周期Ｔは、
【数１０】
2005311578.tif 000012
として求められる。したがって、発振周波数ｆ0は、
【数１１】
2005311578.tif 000013
となる。
【００２５】
すなわち、数式１１においてインバータの出力抵抗Ｒ0を可変にして抵抗値を変化させると、発振周波数ｆ0を変えることができる。そこで、本発明は、リング発振回路３０の第１段目インバータの出力抵抗Ｒ0を、制御電圧ＶCによって変えられるように構成して電圧制御発振器を形成した。そして、本願発明者等は、図４に示したような、ＭＯＳの静特性の飽和領域を利用することにより、制御電圧ＶCによって出力抵抗Ｒ0を可変できるインバータを提案し、そのインバータを用いて電圧制御発振器を形成した。
【００２６】
図４（１）は、可変抵抗部を有するインバータの回路図であり、（２）、（３）はその動作の説明図である。インバータ５０は、インバータ本体５２がＰ型トランジスタｐ1とＮ型トランジスタｎ1とによって構成してある。Ｐ型トランジスタｐ1は、ソースが電源線Ｖddに接続してある。また、Ｎ型トランジスタｎ1は、ソースがＧＮＤ線に接続してある。そして、Ｐ型トランジスタｐ1のゲートとＮ型トランジスタｎ1のゲートとは、入力端子に接続してあって、入力電圧Ｖiが入力するようになっている。
【００２７】
インバータ本体５２の出力部となるＰ型トランジスタｐ1のドレインと、Ｎ型トランジスタｎ1のドレインとの間には、可変抵抗部Ｒ0が設けてある。可変抵抗部Ｒ0は、実施形態の場合、Ｐ型トランジスタｐ2とＮ型トランジスタｎ2を対称形に接続したＣＭＯＳによって構成してある。そして、可変抵抗部Ｒ0のＰ型トランジスタｐ2は、ソースがインバータ本体５２を構成しているＰ型トランジスタｐ1のドレインに接続してあり、ドレインが可変抵抗部Ｒ0のＮ型トランジスタｎ2のドレインに接続してある。Ｎ型トランジスタｎ2のソースは、インバータ本体５２を構成しているＮ型トランジスタｎ1のドレインに接続してある。そして、Ｐ型トランジスタｐ2とＮ型トランジスタｎ2との接続部が出力端子となり、出力電圧ＶOを出力する。
【００２８】
このようになっているインバータ５０は、可変抵抗部Ｒ0に制御電圧ＶCが印加されている状態において、入力電圧Ｖiが‘Ｌ’である場合、Ｐ型トランジスタｐ1がオンし、Ｎ型トランジスタｎ1がオフとなる。このため、インバータ５０は、出力端子が可変抵抗部Ｒ0のＰ型トランジスタｐ2とインバータ本体５２のＰ型トランジスタｐ1とを介して電源線Ｖddに接続され、出力電圧ＶOが‘Ｈ’となる。したがって、インバータ５０の出力抵抗は、図４（２）に示したように、Ｐ型トランジスタｐ1の抵抗Ｒpと、Ｐ型トランジスタｐ2の抵抗Ｒf-pとの和となる。
【００２９】
一方、入力電圧Ｖiが‘Ｈ’である場合、インバータ本体５２のＰ型トランジスタｐ1がオフとなり、Ｎ型トランジスタｎ1がオンする。このため、インバータ５０の出力端子は、可変抵抗部Ｒ0のＮ型トランジスタｎ2、インバータ本体５２のＮ型トランジスタｎ1を介してＧＮＤ線に接続され、出力電圧Ｖoが‘Ｌ’となる。したがって、インバータ５０の出力抵抗は、図４（３）に示したように、Ｎ型トランジスタｎ1の抵抗Ｒnと、Ｎ型トランジスタｎ2の抵抗Ｒf-nとの和となる。そこで、Ｒp≪Ｒf-p、Ｒn≪Ｒf-n、Ｒ0f＝Ｒf-p＝Ｒf-nとなるように設計する。
【００３０】
このような特性を有するインバータ５０を用いて形成した電圧制御発振器の例を図５に示す。図５に示した電圧制御発振器６０は、インバータ５０とインバータ６２ａ、６２ｂとを有しており、これらがループ状に接続されてリング発振回路６４を形成している。インバータ５０は、電圧制御発振器６０の第１段目を構成していて、出力端子となる可変抵抗部ＲofのＰ形トランジスタｐ2のドレインと、Ｎ型トランジスタｎ2のドレインとが２段目のインバータ６２ａの入力端子に接続してある。第２段目と第３段目（最終段）のインバータ６２（６２ａ、６２ｂ）は、それぞれＰ型トランジスタｐ1とＮ型トランジスタｎ1とを対称形に接続したＣＭＯＳによって構成してある。
【００３１】
各インバータ５０、６２は、Ｐ型トランジスタｐ1のソースが電源線Ｖddに接続してあり、Ｎ型トランジスタｎ1のソースがＧＮＤ線に接続してある。そして、最終段のインバータ６２ｂの出力が第１帰還ループ６５を介して第１段面のインバータ５０のインバータ本体５２の入力側に帰還されるようになっている。また、インバータ５０は、可変抵抗部Ｒ0fのＰ型トランジスタｐ2のゲートが電源線Ｖddとの間に設けた可変直流電源６６に接続してあって、制御電圧ＶCが印加され、Ｎ型トランジスタｎ2のゲートがＧＮＤ線との間に設けた可変直流電源６８に接続してあって、制御電圧ＶCが印加される。
【００３２】
第１段目のインバータ５０の出力端子となる可変抵抗部Ｒ0fと第２段目のインバータ６２ａの入力端子との間と、第１段目のインバータ５０の入力端子、すなわちインバータ本体５２を形成しているＭＯＳトランジスタのゲートとの間に、第２帰還ループ７０が形成してある。この第２帰還ループ７０には、コンデンサＣが設けてある。このコンデンサＣは、インバータ５０の可変抵抗部Ｒ0fとともにＣＲ微分回路を形成する。
【００３３】
このように構成した電圧制御発振器６０における発振周波数ｆ0の理論式は、上記と同様にして求められ、
【数１２】
2005311578.tif 000014
となる。
【００３４】
図６は、電圧制御発振器６０の周波数制御特性を示したものである。図６は、横軸がＶを単位とした制御電圧ＶCであって、縦軸がＭＨｚを単位とした発振周波数ｆ0である。そして、図中の●は図６に示した実施の形態（実施例）の周波数制御特性であり、○が図１４に示した従来例の周波数制御特性である。図６から明らかなように、実施例の電圧制御発振器６０は、回路の構成上、発振周波数の低い範囲でもインバータが電源から浮くことがないため、発振周波数ｆ0を従来例に比較して、制御電圧に応じて広範囲にわたって可変することができる。しかも、発振周波数ｆ0は、制御電圧ＶCの変化に対してほぼ直線的（線形）に変化する。
【００３５】
図７は、実施形態の電圧制御発振器の具体的構成例を示したものである。図７において、電圧制御発振器８０は、バイアス回路部８２とリング発振回路部８４とから構成してある。バイアス回路部８２は、詳細を後述するように、制御電圧ＶCに応じた電圧を発生してリング発振回路部８４に与える。
【００３６】
リング発振回路部８４は、発振回路本体部８６を有している。この発振回路本体部８６は、図５に示したリング発振回路６４と同様に構成してある。すなわち、発振回路本体部８６は、インバータ５０とインバータ６２ａ、６２ｂとがループを形成するように縦続接続してある。そして、第１段目のインバータ５０の出力端子と第２段目のインバータ６２ａの入力端子との間と、第１段目のインバータ５０の入力端子との間に、コンデンサＣを有する第２帰還ループ７０が形成してある。コンデンサＣは、インバータ５０の可変抵抗部Ｒ0fとともにＣＲ微分回路を構成する。また、リング発振回路部８４は、発振回路本体部８６の出力側にＰ型トランジスタｐ3と、Ｎ型トランジスタｎ3とからなるＣＭＯＳインバータ８８が接続してある。そして、電圧制御発振器８０は、このＣＭＯＳインバータ８８の出力電圧Ｖout が出力となる。
【００３７】
バイアス回路部８２は、並列接続した２つのＮ型トランジスタｎ4、ｎ5を有している。Ｎ型トランジスタｎ4は、ドレインが電源線Ｖddに接続してあり、ソースが抵抗Ｒ1を介してＧＮＤ線に接続してある。一方、Ｎ型トランジスタｎ5は、ドレインが抵抗Ｒ2を介して電源線Ｖddに接続してあり、ソースがＧＮＤ線に接続してある。そして、Ｎ型トランジスタｎ4、ｎ5のゲートは、制御電圧ＶCが印加されるようになっている。
【００３８】
Ｎ型トランジスタｎ4は、ソースが第１段目のインバータ５０の可変抵抗部Ｒ0fを構成しているＮ型トランジスタｎ2のゲートに接続してある。したがって、Ｎ型トランジスタｎ4は、ゲートに制御電圧ＶCが入力すると、電源電圧Ｖddの、Ｎ型トランジスタｎ4の出力抵抗と抵抗Ｒ1とによって分割した電圧をＮ形トランジスタｎ2のゲートに制御電圧として与える。また、Ｎ型トランジスタｎ5は、ドレインが可変抵抗部Ｒ0fを構成しているＰ型トランジスタｐ2のゲートに接続してある。したがって、Ｎ型トランジスタｎ5は、ゲートに制御電圧ＶCが印加されると、電源電圧Ｖddの、抵抗Ｒ2とＮ型トランジスタｎ5の出力抵抗とによって分割した電圧をＰ形トランジスタｐ2のゲートに制御電圧として与える。
【００３９】
図８は、バイアス回路部８２に接続した可変抵抗部Ｒ0fのＰ型トランジスタｐ2とＮ型トランジスタｎ2の静特性を示したものである。図８の横軸はこれらのトランジスタｐ2、ｎ2のゲートに印加されるゲート電圧Ｖgs（単位：Ｖ）であり、縦軸はドレイン電流Ｉd（単位：ｍＡ）である。また、図９は、トランジスタｐ2、ｎ2の制御電圧ＶCに対するゲート電圧Ｖgsの変化を示しており、横軸が制御電圧ＶC（単位：Ｖ）、縦軸がトランジスタのゲート電圧Ｖgs（単位：Ｖ）である。
【００４０】
図７に示した電圧制御発振器８０は、Ｐ型トランジスタｐ2とＮ型トランジスタｎ2との静特性が対称となっている範囲、（図８においては、ゲート電圧Ｖgsが１〜４Ｖ）で動作する。このため、制御電圧ＶCの範囲は、図９より２．２〜５．０Ｖとなる。制御電圧ＶCを２．２〜５．０Ｖとの間で変化させたときの、発振周波数ｆ0の変化を図１０に示した。図に示されているように、制御電圧ＶCに対して発振周波数ｆ0が広範囲にわたって線形に変化している。
【図面の簡単な説明】
【００４１】
【図１】本発明の原理を説明するリング発振回路の回路図である。
【図２】図１のＡ点とＢ点とにおける電圧波形図である。
【図３】一般的なＣＲ微分回路図と入出力の電圧波形図である。
【図４】実施の形態に係るインバータの説明図である。
【図５】実施の形態に係る電圧制御発振器の回路図である。
【図６】実施の形態に係る電圧制御発振器の周波数制御特性を示す図である。
【図７】実施の形態に係る電圧制御発振器の具体的構成の一例を示す回路図である。
【図８】実施の形態に係る可変抵抗部を構成しているＰ型トランジスタとＮ型トランジスタとの静特性を示す図である。
【図９】実施の形態に係る可変抵抗部を構成しているＰ型トランジスタとＮ型トランジスタとの制御電圧とゲート電圧との関係を示す図である。
【図１０】図７に示した電圧制御発振器の周波数制御特性を示す図である。
【図１１】従来のリング発振回路の説明図である。
【図１２】ＣＭＯＳインバータの説明図である。
【図１３】ＣＭＯＳインバータの遅延時間の説明図である。
【図１４】リング発振回路を用いた従来の電圧制御発振器の一例を示す回路図である。
【図１５】図１４に示した電圧制御発振器の周波数制御特性を示す図である。
【符号の説明】
【００４２】
３０………リング発振回路、３２ａ〜３２ｃ………インバータ、３４、６５………第１帰還ループ、３６、７０………第２帰還ループ、３８………ＣＲ微分回路、５０………第１段目のインバータ、５２………インバータ本体、６０、８０………電圧制御発振器、６２ａ………第２段目のインバータ、６２ｂ………最終段のインバータ（第３段目のインバータ）、８２………バイアス回路部、８４………リング発振回路部、８６………発振回路本体部、Ｃ………コンデンサ、ｎ1〜ｎ5………Ｎ型トランジスタ、ｐ1、ｐ2………Ｐ型トランジスタ、Ｒ、Ｒ1、Ｒ2………抵抗、Ｒ0、Ｒ0f………可変抵抗部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成16年5月13日(2004.5.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
しかし、上記特許文献１に記載の電圧制御発振器は、制御電圧ＶCによって制御されるＮ型トランジスタと並列に接続したＮ型トランジスタが常時オンとなるようにして、単に制御電圧の低い領域でも発振が止まらないようにしているだけである。このため、特許文献１に記載の電圧制御発振器は、制御電圧の低い領域においては制御電圧の大きさに関係なく発振するため、発振周波数の制御できる範囲が従来と変わらないか、それ以下となってしまうと考えられる。すなわち、特許文献１に記載の電圧制御発振器は、特許文献１の図３に示されているように、制御電圧の低い領域において、制御電圧による発振周波数の制御をすることができず、制御電圧によって変化する発振周波数の線形性が失われ、制御電圧に対して線形に変化させうる発振周波数の範囲が狭くなる。