(57)【要約】【課題】１つの表示画面上に複数の画面表示を行う際に、ビデオ信号をスケーリングすることなく、複数の画面を簡便に表示するための表示信号を生成する表示信号処理回路を提供する。【解決手段】表示信号処理回路１０は、タイミングコントローラ３０と切替えスイッチ１３を有する。タイミングコントローラ３０は、映像信号を含む映像期間と水平同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号から得られた水平同期信号ＨＤに基づいて、切替信号ＳＳＷとクロック信号ＧＲＣＬＫを出力する。切替信号ＳＳＷは、非映像期間と映像期間とが切り替わるタイミングを示す。クロック信号ＧＲＣＬＫは、画像信号の発生タイミングを示す。切替えスイッチ１３は、クロック信号ＧＲＣＬＫに応じて発生された画像信号と、ビデオ信号とを受け取り、切替信号ＳＳＷに応じて、非映像期間に画像信号を選択し、映像期間にビデオ信号が含む映像信号を選択する。【選択図】      図１
2005316145.tif 000002
【特許請求の範囲】
【請求項１】
映像信号を含む映像期間と水平同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号から得られた前記水平同期信号に基づいて、前記ビデオ信号の１水平走査期間における非映像期間と映像期間とが切り替わるタイミングを示す切替信号と、画像信号の発生タイミングを示すタイミング信号を生成するタイミングコントローラと、
前記タイミング信号に応じて発生された前記画像信号と、前記ビデオ信号とを受け取り、前記切替信号に応じて、前記１水平走査期間における非映像期間に前記画像信号を選択し、前記１水平走査期間における映像期間に前記ビデオ信号が含む前記映像信号を選択するスイッチ回路と、
を具備することを特徴とする表示信号処理回路。
【請求項２】
前記タイミングコントローラは、ＰＬＬ（phase-locked loop）を構成する位相比較器、発振器、及び水平タイミング論理回路を有し、位相比較器は前記水平同期信号と前記発振器の発振信号との位相を比較して位相差を出力し、前記発振器は前記位相差に応じて周波数が制御された発振信号を出力することにより、前記水平同期信号と位相が一致した発振信号が前記水平タイミング論理回路に入力されることを特徴とする請求項１に記載の表示信号処理装置。
【請求項３】
前記水平タイミング論理回路は、前記発振信号を分周するに際し、前記ビデオ信号の１水平走査期間における前記非映像期間と前記映像期間とで前記発振信号の分周比を変更することを特徴とする請求項２に記載の表示信号処理装置。
【請求項４】
映像信号を含む映像期間と水平同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号を出力するビデオ信号処理回路と、
前記ビデオ信号から水平同期信号を抽出する同期分離回路と、
をさらに具備することを特徴とする請求項１乃至３のいずれか１つに記載の表示信号処理回路。
【請求項５】
表示画面を有する液晶表示部と、前記液晶表示部を駆動し表示を行う駆動回路を有する液晶表示装置において、
映像信号を含む映像期間と同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号を出力するビデオ信号処理回路と、
画像信号を出力する画像信号発生回路と、
前記ビデオ信号の１水平走査期間における非映像期間と映像期間とが切り替わるタイミングを示す切替信号を出力するタイミングコントローラと、
前記タイミングコントローラから出力された切替信号に応じて、前記ビデオ信号の１水平走査期間における非映像期間に前記画像信号発生回路から出力された前記画像信号を選択して前記駆動回路へ出力し、前記１水平走査期間における映像期間に前記ビデオ信号が含む前記映像信号を選択して前記駆動回路へ出力するスイッチ回路と、
を具備することを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、１つの表示部に複数の画面を表示するために用いる表示信号処理回路に関し、例えば、液晶表示装置に使用されるものである。
【背景技術】
【０００２】
近年、液晶表示パネル上にビデオ信号（例えば、ＴＶ信号）と画像信号（例えば、ナビゲーション信号やメニュー画面の信号）を表示するとき、２画面を同時に表示したいという要望がある。
【０００３】
ビデオ信号は水平走査／垂直走査を前提に時系列に並べられたアナログ信号であり、１画面表示の場合は表示画面上に順次表示可能であるが、２画面表示をするためには、ビデオ信号に対して時間的な操作（圧縮）が必要である。このため、２画面表示では、通常、ビデオ信号をデジタル化し、デジタル化したビデオ信号をメモリ装置に蓄えスケーリングしたものを表示サイズに合わせて出力し、図７に示すように、このスケーリングしたビデオ信号を、別に生成した画像信号と合成して表示している。なお、画像信号はデジタルソースをグラフィック処理したアナログ信号である。
【０００４】
しかし、このような構成により２画面表示を行うためには、ビデオ信号を一度デジタル信号に変換しメモリ装置で保持し、スケーラでスケーリングする必要があるため、メモリ装置及びスケーラを準備しなければならず、回路が複雑となり、また低価格化を進めることができないという問題があった。
【０００５】
これを対策した装置の一例として、以下のような構成が提案されている。１つの表示領域を２つの表示領域に分割し、それぞれの表示領域に対応して２つの駆動回路を用い、これら２つの駆動回路を関連駆動することで１画面表示を行い、また２つの駆動回路を互いに独立駆動することで２画面表示を行う（例えば、特許文献１参照）。
【０００６】
しかしながら、このような構成を持つ装置においても、２つの表示領域を独立に駆動するために２つの駆動回路を備えなければならず、回路が複雑で汎用性が得にくいという問題がある。
【特許文献１】特開２００３−１０８９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は、前述した事情に鑑みてなされたものであり、１つの表示画面上にビデオ信号と画像信号とにより複数の画面表示を行う際に、ビデオ信号をスケーリングすることなく、複数の画面を簡便に表示するための表示信号を生成する表示信号処理回路及びこの表示信号処理回路を備えた液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この発明の一実施形態によれば、映像信号を含む映像期間と水平同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号から得られた前記水平同期信号に基づいて、前記ビデオ信号の１水平走査期間における非映像期間と映像期間とが切り替わるタイミングを示す切替信号と、画像信号の発生タイミングを示すタイミング信号を生成するタイミングコントローラと、前記タイミング信号に応じて発生された前記画像信号と、前記ビデオ信号とを受け取り、前記切替信号に応じて、前記１水平走査期間における非映像期間に前記画像信号を選択し、前記１水平走査期間における映像期間に前記ビデオ信号が含む前記映像信号を選択するスイッチ回路とを具備する表示信号処理回路が提供される。
【０００９】
この発明の他の実施形態によれば、表示画面を有する液晶表示部と、前記液晶表示部を駆動し表示を行う駆動回路を有する液晶表示装置において、映像信号を含む映像期間と同期信号を含む非映像期間とを持つ１水平走査期間を有するビデオ信号を出力するビデオ信号処理回路と、画像信号を出力する画像信号発生回路と、前記ビデオ信号の１水平走査期間における非映像期間と映像期間とが切り替わるタイミングを示す切替信号を出力するタイミングコントローラと、前記タイミングコントローラから出力された切替信号に応じて、前記ビデオ信号の１水平走査期間における非映像期間に前記画像信号発生回路から出力された前記画像信号を選択して前記駆動回路へ出力し、前記１水平走査期間における映像期間に前記ビデオ信号が含む前記映像信号を選択して前記駆動回路へ出力するスイッチ回路とを具備する液晶表示装置が提供される。
【発明の効果】
【００１０】
この発明によれば、１つの表示画面上にビデオ信号と画像信号とにより複数の画面表示を行う際に、ビデオ信号をスケーリングすることなく、複数の画面を簡便に表示するための表示信号を生成する表示信号処理回路及びこの表示信号処理回路を備えた液晶表示装置を提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
［第１の実施形態］
まず、この発明の第１の実施形態の表示信号処理回路について説明する。ここでは、表示信号処理回路により液晶表示部を駆動し、２画面表示を行う場合を例に取る。
【００１３】
図１は、第１の実施形態の表示信号処理回路と、液晶表示部及びそのドライバを含めた液晶表示装置の構成を示すブロック図である。この液晶表示装置は、表示信号処理回路１０、液晶表示部２０、及びソースドライバ２１、ゲートドライバ２２を含んでいる。表示信号処理回路１０は、ビデオ信号処理回路１１、画像信号発生器１２、切替えスイッチ１３、ガンマ及びインバータ回路１４、同期分離回路１５、位相比較器（ＡＦＣ）１６、電圧制御発振器（ＶＣＯ）１７、水平タイミング論理回路１８、及び垂直タイミング論理回路１９から構成されている。なお、位相比較器１６、電圧制御発振器１７、及び水平タイミング論理回路１８によりＰＬＬ（phase-locked loop）が構成されると共に、各種のクロック信号及び制御信号を生成するタイミングコントローラ３０が形成されている。
【００１４】
前記ビデオ信号処理回路１１は、外部から入力されたビデオ信号（複合映像信号）を処理し、ＲＧＢ信号であるビデオ信号ＲＧＢ−１を出力する。出力されたビデオ信号ＲＧＢ−１は切替えスイッチ１３に入力される。
【００１５】
なお、外部から入力されるビデオ信号（複合映像信号）は、画像情報が水平垂直方向に分割され、時系列に並べられて送られてくる信号である。ビデオ信号ＲＧＢ−１は、複数の水平走査期間（１Ｈ期間）を有し、１水平走査期間は映像信号を含む映像期間と映像信号を含まず同期信号を含んだ非映像期間（帰線消去期間）とからなっている。外部から入力されるビデオ信号は、通常、ＰＡＬ／ＮＴＳＣ／ＳＥＣＡＭのような放送信号に順ずるフォーマットの信号や、ＹＣｂＣｒ、ＹＰｂＰｒのようなデジタル機器に多く用いられるフォーマットの信号に相当し、その出力元としては、例えばＴＶ放送、ＶＣＲ、ＤＶＤなどがある。
【００１６】
同期分離回路１５は、ビデオ信号を受け取り、ビデオ信号に含まれる複合同期信号を抽出し、水平同期信号ＨＤと垂直同期信号ＶＤを出力する。位相比較器（ＡＦＣ）１６は、水平同期信号ＨＤと電圧制御発振器１７が出力した発振信号を水平タイミング論理回路１８により分周したクロック信号ＰＣＬＫとの位相を比較し、位相差に応じた誤差信号ＥＲＲを出力する。電圧制御発振器（ＶＣＯ）１７は、前記誤差信号ＥＲＲを受け取り、液晶表示部２０における水平方向の画素描画の基準となる水平同期信号ＨＤに同期したクロック信号ＤＯＴＣＬＫを発生する。このクロック信号ＤＯＴＣＬＫは、誤差信号ＥＲＲに応じて発振周波数が制御される。
【００１７】
水平タイミング論理回路１８は、電圧制御発振器１７からのクロック信号ＤＯＴＣＬＫを受け取り、このクロック信号ＤＯＴＣＬＫに基づいて水平方向の画素描画用のクロック信号（ソースドライバ２１におけるシフトレジスタの動作クロック）ＳＣＬＫ、画素描画の開始位置を決めるスタート信号ＳＳＴ、切替えスイッチ１３の切替信号ＳＳＷ、画像信号発生器１２の描画（出力）タイミングを決めるクロック信号ＧＲＣＬＫ、位相比較器（ＡＦＣ）１６にて水平同期信号ＨＤと位相差が比較されるクロック信号ＰＣＬＫ、及び垂直タイミング論理回路１９における動作用のクロック信号ＶＣＬＫを発生する。
【００１８】
ここで、クロック信号ＳＣＬＫ、スタート信号ＳＳＴは以下のように生成される。まず、ビデオ信号に含まれる水平同期信号ＨＤと電圧制御発振器１７から出力されたクロック信号ＤＯＴＣＬＫを水平タイミング論理回路１８で分周したクロック信号ＰＣＬＫとが位相比較器１６により比較され、位相差が出力される。電圧制御発振器１７は、位相差に応じた周波数で発振信号を出力する。そして、位相差に応じた電圧制御発振器１７の発振と、位相比較器１６による比較とが繰り返されて、位相差がなくなるように電圧制御発振器１７の発振が制御される。このような、ＰＬＬ（phase-locked loop）により、水平同期信号ＨＤと水平タイミング論理回路１８で分周したクロック信号ＰＣＬＫとの同期をとる。このときの電圧制御発振器１７から出力されたクロック信号ＤＯＴＣＬＫを基準に、ソースドライバ２１のクロック信号ＳＣＬＫ及びスタート信号ＳＳＴを生成する。
【００１９】
画像信号発生器１２は、水平タイミング論理回路１８からのクロック信号ＧＲＣＬＫに応じて、ＲＧＢ信号である画像信号ＲＧＢ−２を出力する。画像信号ＲＧＢ−２は、デジタルソースをグラフィック処理したアナログ信号であり、例えばカーナビゲーションの画像を表示するための信号、あるいはメニュー画面を表示するための信号などが相当する。切替えスイッチ１３は、ビデオ信号処理回路１１から出力されたビデオ信号ＲＧＢ−１と、画像信号発生器１２から出力された画像信号ＲＧＢ−２を受け取り、水平タイミング論理回路１８からの切替信号ＳＳＷに応じていずれかの信号を選択して出力する。
【００２０】
ガンマ及びインバータ回路１４では、ガンマ回路は液晶表示部２０における液晶の発色性能に合わせて信号を補正し、インバータ回路は液晶素子の劣化を防止するために、ビデオ信号ＲＧＢ−１及び画像信号ＲＧＢ−２の極性を交番反転する。
【００２１】
垂直タイミング論理回路１９は、同期分離回路１５から出力された垂直同期信号ＶＤを受け取り、水平タイミング論理回路１８からのクロック信号ＶＣＬＫで動作し、液晶表示部２０における垂直方向の画素の描画開始タイミングを規定するスタート信号ＧＳＴ、描画位置を走査するクロック信号ＧＣＬＫを出力する。
【００２２】
ソースドライバ２１及びゲートドライバ２２は、液晶表示部２０を構成する画素（ＴＦＴを含む）を駆動する。これらドライバ２１、２２は通常、集積回路（ＩＣ）から構成されており、水平タイミング論理回路１８、または垂直タイミング論理回路１９からのクロック信号ＳＣＬＫ、ＧＣＬＫを受け取り、これらクロック信号に同期して動作する。ソースドライバ１５は、液晶表示部１７における水平方向の画素を駆動する。これにより、ビデオ信号ＲＧＢ−１及び画像信号ＲＧＢ−２あるいはこれら信号のうちのいずれか一方のラインストレージ（１ライン分の記憶）と供給を行う。また、ゲートドライバ１６は、液晶表示部１７における垂直方向の画素を駆動する。これにより、描画するラインを選択する。液晶表示部１７は、水平方向及び垂直方向に配列された画素から形成されており、ビデオ信号ＲＧＢ−１及び画像信号ＲＧＢ−２あるいはこれら信号のうちのいずれか一方を表示する。
【００２３】
以下に、表示信号処理回路１０における接続関係を述べる。
【００２４】
ビデオ信号処理回路１１の入力部には、外部よりビデオ信号が入力される。ビデオ信号は、画像情報を水平垂直方向に分割し、時系列に並べて送られてくる信号である。
【００２５】
ビデオ信号処理回路１１の出力部は、切替えスイッチ１３の第１入力部に接続され、画像信号発生器１２の出力部は切替えスイッチ１３の第２入力部に接続されている。この切替えスイッチ１３の出力部は、ガンマ及びインバータ回路１４を介してソースドライバ２１の入力部に接続されている。
【００２６】
外部から入力されるビデオ信号は、また同期分離回路１５に入力される。同期分離回路１５の第１出力部は位相比較器（ＡＦＣ）１６の第１入力部に接続されている。位相比較器１６の出力部は、電圧制御発振器（ＶＣＯ）１７を介して水平タイミング論理回路１８の入力部に接続されている。
【００２７】
水平タイミング論理回路１８の複数の出力部は、位相比較器（ＡＦＣ）１６の第２入力部、画像信号発生器１２、切替えスイッチ１３、垂直タイミング論理回路１９、及びソースドライバ２１のそれぞれに接続されている。さらに、同期分離回路１５の第２出力部は垂直タイミング論理回路１９の第１入力部に接続され、水平タイミング論理回路１８の出力部は垂直タイミング論理回路１９の第２入力部に接続されている。垂直タイミング論理回路１９の第１、第２出力部は、ゲートドライバ２２の入力部にそれぞれ接続されている。そして、ソースドライバ２１及びゲートドライバ２２の出力は液晶表示部２０に供給されている。
【００２８】
次に、第１の実施形態の表示信号処理回路を含む液晶表示装置の動作について説明する。
【００２９】
図２は、前記表示信号処理回路を含む液晶表示装置の動作を示すタイムチャートである。ビデオ信号処理回路１１に入力されたビデオ信号（複合映像信号）は、ビデオ信号処理回路１１により処理され、ＲＧＢ信号であるビデオ信号ＲＧＢ−１として切替えスイッチ１３へ出力される。ビデオ信号（複合映像信号）は、また同期分離回路１５に入力され、同期分離回路１５によりビデオ信号に含まれる複合同期信号が抽出され、水平同期信号ＨＤと垂直同期信号ＶＤが出力される。
【００３０】
水平同期信号ＨＤは、位相比較器（ＡＦＣ）１６に入力される。位相比較器（ＡＦＣ）１６は、入力された水平同期信号ＨＤと、電圧制御発振器１７が出力するクロック信号ＤＯＴＣＬＫを水平タイミング論理回路１８で分周したクロック信号ＰＣＬＫとの位相を比較し、位相差に応じた誤差信号ＥＲＲを出力する。誤差信号ＥＲＲは、電圧制御発振器（ＶＣＯ）１７に入力される。電圧制御発振器１７は、誤差信号ＥＲＲに応じて液晶表示部２０における水平方向の画素描画の基準となるクロック信号ＤＯＴＣＬＫを出力する。このクロック信号ＤＯＴＣＬＫは、再び、水平タイミング論理回路１８で分周されて、クロック信号ＳＣＬＫが生成される。クロック信号ＳＣＬＫは、位相比較器１６にて水平同期信号ＨＤと位相が比較され、位相差に応じた誤差信号ＥＲＲが出力される。このように、位相比較器１６による水平同期信号ＨＤとクロック信号ＳＣＬＫの位相比較と、位相差に応じた電圧制御発振器１７におけるクロック信号ＤＯＴＣＬＫの発振とが繰り返されて、位相差がなくなるように、すなわち水平同期信号ＨＤとクロック信号ＳＣＬＫとの位相が一致するように電圧制御発振器１７におけるクロック信号ＤＯＴＣＬＫの周波数が制御される。
【００３１】
クロック信号ＤＯＴＣＬＫは水平タイミング論理回路１８に入力される。水平タイミング論理回路１８は、クロック信号ＤＯＴＣＬＫに基づいて、水平方向の画素描画用のクロック信号（ソースドライバ２１におけるシフトレジスタの動作クロック）ＳＣＬＫ、画素描画の開始位置を決めるスタート信号ＳＳＴ、切替えスイッチ１３の切替信号ＳＳＷ、画像信号発生器１２の描画（出力）タイミングを決めるクロック信号ＧＲＣＬＫ、位相比較器（ＡＦＣ）１６にて水平同期信号ＨＤとの位相差が比較されるクロック信号ＰＣＬＫ、及び垂直タイミング論理回路１９における動作用のクロック信号ＶＣＬＫを発生させる。
【００３２】
また、描画（出力）タイミングを決めるクロック信号ＧＲＣＬＫが画像信号発生器１２に入力されると、クロック信号ＧＲＣＬＫにより決定されたタイミングで画像信号ＲＧＢ−２が切替えスイッチ１３に出力される。
【００３３】
さらに、切替信号ＳＳＷが切替えスイッチ１３に入力されると、切替えスイッチ１３は切替信号ＳＳＷに応じてビデオ信号ＲＧＢ−１か画像信号ＲＧＢ−２のいずれかの信号を選択して出力する。切替信号ＳＳＷは、ビデオ信号ＲＧＢ−１の１Ｈ期間（非映像期間＋映像期間）において非映像期間と映像期間とが切り替わるタイミングを示す。
【００３４】
また、垂直同期信号ＶＤ及びクロック信号ＶＣＬＫが垂直タイミング論理回路１９に入力されると、垂直タイミング論理回路１９は、垂直同期信号ＶＤ及びクロック信号ＶＣＬＫに基づいて液晶表示部２０における垂直方向の画素の描画開始タイミングを規定するスタート信号ＧＳＴと、描画位置を走査するクロック信号ＧＣＬＫを出力する。
【００３５】
ここで、位相比較器１６、電圧制御発振器１７、及び水平タイミング論理回路１８により構成されたタイミングコントローラ３０におけるクロック信号ＳＣＬＫの生成の方法について述べる。従来においては、通常、タイミングコントローラ３０により生成されるクロック信号ＳＣＬＫの周波数が、ビデオ信号の非映像期間（約１６μｓ）と映像期間（約４８μｓ）のうち映像期間が液晶表示部２０の水平方向の画素数（ドット数）に一致するように設定されている。例えば、画素数が４８０（ドット数が１４４０＝４８０×３）の場合は、
（１／６４μｓ）×（４８０×（６４μｓ／４８μｓ））＝９．６ＭＨｚであり、また、電圧制御発振器の発振周波数はその３逓倍の２９ＭＨｚ（＝９．６×３ＭＨｚ）となる。
【００３６】
この実施形態では、ビデオ信号ＲＧＢ−１の１Ｈ期間における非映像期間に、画像信号発生器１２から出力された画像信号ＲＧＢ−２による画像表示を行い、前記１Ｈ期間における映像期間に、ビデオ信号処理回路１１から出力されたビデオ信号ＲＧＢ−１によるビデオ表示を行う。このために、タイミングコントローラ３０により生成するクロック信号ＳＣＬＫのクロック周波数を、ビデオ信号ＲＧＢ−１の１Ｈ期間（非映像期間＋映像期間）が液晶表示部２０の水平方向の画素数に一致するように設定する。
【００３７】
例えば、画素数が４８０（ドット数が１４４０＝４８０×３）の場合は、（１／６４μｓ）×４８０＝７．６ＭＨｚにより、クロック信号ＳＣＬＫの周波数を７．６ＭＨｚ（電圧制御発振器の発振周波数を２３ＭＨｚ（＝７．６×３））に設定する。これにより、非映像期間に画像信号ＲＧＢ−２をサンプリングするクロック信号ＳＣＬＫのクロック数（画像クロック）は１２０となり、映像期間にビデオ信号ＲＧＢ−１をサンプリングするクロック信号ＳＣＬＫのクロック数（ビデオクロック）は３６０となる。
【００３８】
画像信号発生器１２は、非映像期間に所望の画像を表示するために、水平タイミング論理回路１８から出力されたクロック信号ＧＲＣＬＫに応じて、非映像期間の開始時に画像信号ＲＧＢ−２を切替えスイッチ１３へ出力する。このとき、切替えスイッチ１３は、水平タイミング論理回路１８から出力された切替信号ＳＳＷに応じて、非映像期間の開始時から終了時まで画像信号ＲＧＢ−２を選択してソースドライバ２１へ出力する。
【００３９】
続いて、切替えスイッチ１３は、切替信号ＳＳＷに応じて、映像期間の開始時（非映像期間の終了時）から終了時までビデオ信号処理回路１１から出力されたビデオ信号ＲＧＢ−１を選択してソースドライバ２１へ出力する。
【００４０】
これらにより、液晶表示部２０に表示する信号を受け取るソースドライバ２１には、画像信号ＲＧＢ−２とビデオ信号ＲＧＢ−１とが時分割的に合成された信号が供給される。画像信号とビデオ信号とが時分割的に合成された信号は、ソースドライバ２１においてクロック信号ＳＣＬＫのサンプリング周波数に合わせてサンプル・ホールドされ、水平方向の各画素（各ドット）に割り付けられる。こうして、液晶表示部２０の表示画面全体は、非映像期間に相当する第１表示画面２０Ａと、映像期間に相当する第２表示画面２０Ｂに分割され、第１表示画面２０Ａには画像信号ＲＧＢ−２による画像表示が出力され、第２表示画面２０Ｂにはビデオ信号ＲＧＢ−１によるビデオ表示が出力される。
【００４１】
前記構成を持つ表示信号処理回路によれば、ビデオ信号の１水平走査期間が含む非映像期間と映像期間において、非映像期間には切替えスイッチ１３により画像信号ＲＧＢ−２を選択し、映像期間には切替えスイッチ１３によりビデオ信号ＲＧＢ−１を選択する。これにより、液晶表示部２０の１つの表示画面上に、画像信号とビデオ信号による２つの画面表示を行うことができる。この実施形態では、ビデオ信号をデジタル化して画像メモリに記憶しスケーリングする必要がないため、画像メモリ及びスケーラによる処理が必要なく、容易に２画面表示を行うことができる。さらに、画像メモリ及びスケーラを備える必要がないため、表示信号処理回路、さらには液晶表示装置の汎用性を高めることができ低価格化を図ることができる。
【００４２】
次に、第１の実施形態の変形例の表示信号処理回路について説明する。図３は第１の実施形態の変形例の表示信号処理回路と、液晶表示部及びそのドライバを含めた液晶表示装置の構成を示すブロック図であり、図４は変形例の表示信号処理回路を含む液晶表示装置の動作を示すタイムチャートである。
【００４３】
前述したように、画像信号ＲＧＢ−２とビデオ信号ＲＧＢ−１とが時分割的に合成された信号は、ソースドライバ２１でクロック信号ＳＣＬＫに合わせてサンプル・ホールドされ、液晶表示部２０における水平方向の各画素に割り付けられる。このときのクロック信号ＳＣＬＫの周波数を非映像期間と映像期間とで変更することにより、図３に示すように、液晶表示部２０における第１表示画面（画像表示）２０Ａと第２表示画面（ビデオ表示）２０Ｂとの表示画面サイズ比を変更することができる。
【００４４】
例えば、クロック信号ＳＣＬＫの周波数を非映像期間で２倍にし、映像期間で前記周波数を２／３倍にすることにより、画素数が４８０（ドット数が１４４０＝４８０×３）の場合、図４に示すように、非映像期間と映像期間のクロック信号ＳＣＬＫのクロック数をそれぞれ２４０にすることができる。これにより、液晶表示部２０における表示画面サイズ比は、“第１表示画面（画像表示）：第２表示画面（ビデオ表示）＝１：１”となる。
【００４５】
なお、非映像期間のクロック数を１６０にし、映像期間のクロック数を３２０にすることにより、液晶表示部１７の表示画面サイズ比を、“第１表示画面（画像表示）：第２表示画面（ビデオ表示）＝１：２”とすることもできる。
【００４６】
このような１Ｈ期間内でのクロック信号ＳＣＬＫの周波数の制御は、通常、水平タイミング論理回路１８によりクロック信号ＤＯＴＣＬＫの分周比を変えることで実現する。  一例として、“第１表示画面（画像表示）：第２表示画面（ビデオ表示）＝１：３”としたときの周波数を利用し、“第１表示画面：第２表示画面＝１：１”とする場合を説明する。
【００４７】
前記実施形態では、電圧制御発振器から出力されるクロック信号ＤＯＴＣＬＫの周波数を２３ＭＨｚにしたが、この２３ＭＨｚはＲ、Ｇ、Ｂの各軸のサンプリングクロックの３逓倍の発振周波数となっている。このため、図４に示したようなクロック信号ＳＣＬＫを実現するには、分周数を変えることで実現できる。図５に示すように、“第１表示画面（画像表示）：第２表示画面（ビデオ表示）＝１：３”で表示する時のクロック信号ＳＣＬＫを、画像表示の期間（非映像期間）で１２０発から２４０発へ変更（２倍）し、ビデオ表示の期間（映像期間）で３６０発から２４０発へ変更（２／３倍）する。これにより、“第１表示画面：第２表示画面＝１：１”で表示することができる。
【００４８】
なお、この実施形態では２画面表示を行う場合を説明したが、非映像期間に２つ以上の画像信号を表示するようにすれば、３画面以上の表示を行うことも可能である。また、カラー画像を表示する例を説明したが、白黒画像を表示する場合にも適用可能である。
【００４９】
［第２の実施形態］
次に、この発明の第２の実施形態の表示信号処理回路について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付してその説明は省略し、以下に異なる構成部分のみを説明する。ここでも、表示信号処理回路により液晶表示部を駆動し、２画面表示を行う場合を例に取る。
【００５０】
図６は、第２の実施形態の表示信号処理回路と、液晶表示部及びそのドライバを含めた液晶表示装置の構成を示すブロック図である。この第２の実施形態の液晶表示装置の動作を示すタイムチャートは図２と同様である。
【００５１】
前記第１の実施形態では、水平同期用と画素描画用のクロック信号の制御を１つのＰＬＬで構成していたが、この第２の実施形態では水平同期用のクロック信号の制御を、位相比較器１６Ａ、電圧制御発振器１７Ａ、及び水平タイミング論理回路１８Ａで構成されるＰＬＬにて行い、液晶表示部２０における画素描画用のクロック信号の制御を、位相比較器１６Ｂ、電圧制御発振器１７Ｂ、及び水平タイミング論理回路１８Ｂで構成されるＰＬＬにて行う。
【００５２】
以下に、表示信号処理回路４０において前記第１の実施形態と異なる接続関係を述べる。同期分離回路１５の第１出力部は位相比較器（ＡＦＣ）１６Ａの第１入力部に接続されている。位相比較器１６Ａの出力部は、水平同期用の電圧制御発振器（ＶＣＯ）１７Ａを介して水平タイミング論理回路１８Ａの入力部に接続されている。
【００５３】
水平タイミング論理回路１８Ａの複数の出力部は、位相比較器（ＡＦＣ）１６Ａの第２入力部、垂直タイミング論理回路１９の入力部、及び位相比較器（ＰＤ）１６Ｂの第１入力部にそれぞれ接続されている。位相比較器１６Ｂの出力部は、液晶表示部における画素描画用の電圧制御発振器（ＶＣＯ）１７Ｂを介して水平タイミング論理回路１８Ｂの入力部に接続されている。
【００５４】
水平タイミング論理回路１８Ｂの複数の出力部は、位相比較器（ＰＤ）１６Ｂの第２入力部、画像信号発生器１２、切替えスイッチ１３、及びソースドライバ２１のそれぞれの入力部に接続されている。
【００５５】
次に、表示信号処理回路４０を構成する各部の動作について説明する。
【００５６】
位相比較器（ＡＦＣ）１６Ａは、水平同期信号ＨＤと電圧制御発振器１７Ａから出力されたクロック信号ＨＣＬＫを水平タイミング論理回路１８Ａで分周したクロック信号ＰＣＬＫ１との位相を比較し、位相差に応じた誤差信号ＥＲＲ１を出力する。電圧制御発振器（ＶＣＯ）１７Ａは前記誤差信号ＥＲＲ１を受け取り、誤差信号ＥＲＲ１に応じてクロック信号ＨＣＬＫの発振周波数を制御し、水平同期用の周波数の逓倍発振を行う。
【００５７】
水平タイミング論理回路１８Ａは、電圧制御発振器１７Ａからのクロック信号ＨＣＬＫを受け取り、このクロック信号ＨＣＬＫに基づいて水平同期信号ＨＤ−２、位相比較器（ＡＣ）１６Ａにて水平同期信号ＨＤと位相が比較されるクロック信号ＰＣＬＫ１、垂直タイミング論理回路１９における動作用のクロック信号ＶＣＬＫを発生する。
【００５８】
位相比較器（ＰＤ）１６Ｂは、水平同期信号ＨＤ−２と電圧制御発振器１７Ｂから出力されたクロック信号ＤＯＴＣＬＫを水平タイミング論理回路１８Ｂで分周したクロック信号ＰＣＬＫ２との位相を比較し、位相差に応じた誤差信号ＥＲＲ２を出力する。電圧制御発振器（ＶＣＯ）１７Ｂは、前記誤差信号ＥＲＲ２を受け取り、液晶表示部２０における水平方向の画素描画の基準となるクロック信号ＤＯＴＣＬＫを発生する。このクロック信号ＤＯＴＣＬＫは、誤差信号ＥＲＲ２に応じて発振周波数が制御される。
【００５９】
水平タイミング論理回路１８Ｂは、電圧制御発振器１７Ｂからのクロック信号ＤＯＴＣＬＫを受け取り、クロック信号ＤＯＴＣＬＫに応じて画素描画用のクロック信号（ソースドライバ２１におけるシフトレジスタの動作クロック）ＳＣＬＫ、画素描画の開始位置を決めるスタート信号ＳＳＴ、切替えスイッチ１３の切替信号ＳＳＷ、画像信号発生器１２の描画（出力）タイミングを決めるクロック信号ＧＲＣＬＫ、及び位相比較器（ＰＤ）１６Ｂにて水平同期信号ＨＤ−２との位相が比較されるクロック信号ＰＣＬＫ２を発生する。その他の構成は、前記第１の実施形態と同様である。
【００６０】
なお、前記構成を持つ表示信号処理回路では、ビデオ信号同期再生用の電圧制御発振器１７Ａと液晶パネル駆動用の電圧制御発振器１７Ｂとを分割することで各々に別々な発振周波数を持つことが可能となり、様々な液晶パネルの画素数に応じて液晶パネル駆動用の電圧制御発振器１７Ｂの発振周波数を変える場合でも、ビデオ信号同期再生用の電圧制御発振器１７Ａの発振周波数を変える必要が無くなる。これにより、表示信号処理回路の汎用性を高めることができる。その他の効果は、前記第１の実施形態と同様である。
【００６１】
前記実施形態では、２分割または複数分割された各表示画面における画像の垂直方向の長さは固定である。垂直方向の画像を圧縮し（例えば、上下をカットして）表示画面の縦横比を正常に近づけるためには、垂直方向の補間（例えば、飛び越し／２度書き）や間引きを行い、水平方向の画面サイズを変更すればよい。
【００６２】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００６３】
【図１】この発明の第１の実施形態の表示信号処理回路を含む液晶表示装置の構成を示すブロック図である。
【図２】前記第１の実施形態の表示信号処理回路を含む液晶表示装置の動作を示すタイムチャートである。
【図３】前記第１の実施形態の変形例の表示信号処理回路を含む液晶表示装置の構成を示すブロック図である。
【図４】前記第１の実施形態の変形例の表示信号処理回路を含む液晶表示装置の動作を示すタイムチャートである。
【図５】前記第１の実施形態の変形例において分周比の変更によりクロック信号ＳＣＬＫを変更する様子を示す図である。
【図６】この発明の第２の実施形態の表示信号処理回路を含む液晶表示装置の構成を示すブロック図である。
【図７】従来の液晶表示装置の動作を示すタイムチャートである。
【符号の説明】
【００６４】
１０…表示信号処理回路、１１…ビデオ信号処理回路、１２…画像信号発生器、１３…切替えスイッチ、１４…ガンマ及びインバータ回路、１５…同期分離回路、１６…位相比較器（ＡＦＣ）、１７…電圧制御発振器（ＶＣＯ）、１８…水平タイミング論理回路、１９…垂直タイミング論理回路、２０…液晶表示部、２１…ソースドライバ、２２…ゲートドライバ、３０…タイミングコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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