(57)【要約】【課題】 本発明はNon-Volatile Static Random Access Memoryの構造に関することにもっと詳細するように既存のSONOS素子代わりに酸化膜が積層された不揮発性メモリー素子を使って既存のSONOS素子を使ったnvSRAM構造の弱みを改善することに関する。【解決手段】 本発明の前記目的は半導体素子において、SRAMラッチを形成するための二つのNMOSトランジスターと二つのPMOSトランジスター;前記SRAMラッチで形成される"H"、"L"状態を読んで書くための二つのNMOSパスゲート;及び電源がOffなる時前記SRAMラッチに保存されているそれぞれの"H"、"L"状態を貯蔵するための二つのスプリットゲート形態のフローティングゲート不揮発性メモリー素子をnvSRAMの単位セルに構成することを特徴とする請求項１に記載の半導体素子によって逹成される。【選択図】図３
2005197738.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子において、
SRAMラッチを形成するための二つのNMOSトランジスターと二つのPMOSトランジスター;
前記SRAMラッチで形成される"H"、"L"状態を読んで書くための二つのNMOSパスゲート;及び
電源がOffなる時、前記SRAMラッチに保存されているそれぞれの"H"、"L"状態を貯蔵するための二つのスプリットゲート形態のフローティングゲート不揮発性メモリー素子
をnvSRAMの単位セルに構成することを特徴とする半導体素子。
【請求項２】
前記スプリットゲート形態のフローティングゲート不揮発性メモリー素子が位したウェルに別にバイアスを加えることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記SRAMラッチが形成されたウェルと前記スプリットゲート形態のフローティングゲート不揮発性メモリー素子の位したウェルは他の導電型の深いウェルによって分離することを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記スプリットゲート形態のフローティングゲート不揮発性メモリー素子はトンネル酸化膜、フローティングゲート、ONO階及びコントロールゲートの積層構造物、前記構造物の側面にスプリットゲート及び前記積層構造物とスプリットゲートの間に介在された絶縁膜、前記積層構造物と前記スプリットゲートの側面の下部に形成されたドレーンとソースが領域で構成されたことを特徴とする請求項１に記載の半導体素子。
【請求項５】
半導体素子において、
第１導電型の半導体基板;
前記基板の一つの領域に形成された第２導電型の第１ウェル、前記第２導電型のウェルの上部に形成されたゲート及び前記ゲートの両側の下部に形成された第１導電型不純物領域で構成された第２導電型のモールストランジスター;
前記基板の一つの領域に前記第２導電型の第１ウェルと素子分離膜を間に置いて形成された第１導電型の第１ウェル、前記第１導電型の第１ウェルの上部に形成されたゲート及び前記ゲートの両側の下部に形成された第２導電型不純物領域で構成された第１導電型のモールストランジスター;
前記基板の一つの領域に前記第１導電型の第１ウェルと素子分離膜を間に置いて形成された第１導電型の第２ウェル;
前記第１導電型の第２ウェル下部に形成された第２導電型の第２ウェル;
前記第１導電型の第２ウェルに形成されたスプリットゲート形態のフローティングゲート構造及び第２導電型のソース/ドレーン領域;及び
前記第１導電型の第２ウェルに形成された第１導電型の不純物領域
を含むことを特徴とする請求項１に記載の半導体素子。
【請求項６】
前記第１導電型の不純物領域はスプリットゲート形態のフローティングゲート構造のドレーン領域と素子分離膜によって分離することを特徴とする請求項５に記載の半導体素子。
【請求項７】
前記第２導電型の第２ウェルは前記第１導電型の第１ウェルと前記第１導電型の第２ウェルを分離させることを特徴とする請求項５に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はNon-Volatile Static Random Access Memory(略語でnvSRAM)の構造に関するもので、もっと詳細には既存のSONOS素子の代わりに酸化膜が積層された不揮発性メモリー素子を使って既存のSONOS素子を使ったnvSRAM構造の弱みを改善することに関する。
【背景技術】
【０００２】
図１は従来のSONOS素子を用いたnvSRAM単位セルの構造を現わした図面である。
【０００３】
既存のnvSRAM単位セルはSRAMラッチ(Latch)を形成するためのNMOSトランジスター２個とPMOSトランジスター２個、SRAMラッチで形成される"H"、"L"状態を読んで書くためのNMOSパスゲート２個、そして電源がOffなる時SRAMラッチに保存されているそれぞれの"H"、"L"状態を貯蔵するためのSONOSトランジスター２個、最後にSONOSトランジスターの読み取り、書き取り、消しなどをコントロールするためのツリーゲートでNMOSパスゲート２個とNMOSリコールゲート２個で、すべてNMOSトランジスター８個、PMOSトランジスター２個、SONOSトランジスター２個で成り立っている。
【０００４】
従来のSONOS素子を用いたnvSRAMの動作に対して調べればまずシステムが動作している時はVrcl、Vpas、Vseは全て０[V]でツリーゲート皆をoffさせてSONOSトランジスターをSRAMラッチから隔離させて、SRAMラッチでの状態変化に影響を受けないようにした状態で存在している途中、システムの電源がOffなればイレイズモードとプログラムモードを順に経りながらSRAMラッチの状態がそれぞれのSONOSトランジスターに保存になる。
【０００５】
まずイレイズモードを見ればSONOSゲートに−１０乃至−１５[V](SONOSゲートに加えられる陰のイレイズ電圧はイレイズスピード、イレイズ時間、ONOステック構造等のさまざまな要因によって変わることができる)を引加して、Vrclに０[V]、Vpasに０[V]を一定時間加える。大概の場合、イレイズモードでバイアスが加えられる時間は１０[msec]未満である場合が多い。
【０００６】
このようなイレイズモードのバイアス条件でリコールゲートとパスゲートは皆Off状態になってSONOSトランジスターは保存モードに入って行くようになってSONOSゲートに引加された電圧による大部分の電界がONO階に集中されるようになる。このようにONO階に引加された強い電界によってSONOSゲートが位したシリコーン基板の表面に保存された正孔たちがSONOSゲートのトンネル酸化膜をトンネリングして窒化膜の内に存在するトラップにトラップピングされるとか、窒化膜の内にトラップされていた電子たちがトンネル酸化膜をトンネリングしてシリコーン基板へ抜けて行ってSONOSトランジスターのしきい電圧が低くなるイレイズ状態になる。
【０００７】
プログラムモードはSONOSゲートに＋１０乃至＋１５[V](SONOSゲートに加えられる陽電圧のプログラム電圧はプログラム速度、プログラム時間、ONOステック構造、DWI (Dynamic Write Inhibition)特性等さまざまな要因によって変わることができる)を引加してVrclに０[V]をVpasに"H"(High状態を現わすことでLogicでHigh状態で認知する電圧を言う。大概の場合、２.５[V]に当たり)を一定時間の間加える。大概の場合、プログラムモードでバイアスが加えられる時間は１０[msec]未満である場合が多い。
【０００８】
このようなプログラムモードのバイアス条件でリコールゲートはOff状態になってVcc電圧は影響を及ぼすことができなくなって、パスゲートはSRAMラッチに保存されているそれぞれの"H"、"L"状態にしたがってON状態が影響を受けるようになる。
【０００９】
図１に示されたようにSRAMラッチの左側に"H"、右側に"L"が保存されていると言えば、左側"H"に繋がれているパスゲートのゲートとソースとの電圧の差が殆ど０[V]になってOff状態になって、SONOSゲートに引加された陽電圧によってSONOSゲートの下のシリコーン基板は深い空乏(Deep Depletion)状態に入って行く。こんな深い空乏状態ではSONOSゲートにかけてくれた陽電圧による電界が深い空乏領域に大部分かかって、実際のONO階には電界が殆ど引加されないから、電子がトンネル酸化膜をトンネリングして窒化膜のトラップにトラップピングされるプログラム動作が発生しない。このような現象をDWIだと呼ぶのに、このような深い空乏現象は非平衡状態で発生することだから、時間が経つことによって平衡状態に帰ることによって深い空乏現象は消えてこれ以上DWI現象が発生しない。換言すればプログラム初期にはDWIによって、プログラムが成り立たなかったが、一定時間が経ってからはDWI現象が消えてプログラムが成り立つ。デバイス構造によってDWI特性が異く現われるが、大概の場合、DWIは１乃至１００[msec]時間の間持続する。
【００１０】
反対に右側の"L"に繋がれているパスゲートのゲートとソース電圧の差がほぼ"H"[V]になってOn状態になって、SONOSゲートの下のシリコーン基板はほぼ"L"[V](大部分０[V]に近い)になって、SONOSゲートにかけてくれたプログラム電圧の大部分がONO階にかかるようになってシリコーン基板表面に集まった電子たちがトンネル酸化膜をトンネリングして窒化膜のトラップにトラップピングされるプログラム動作が発生して、このようにトラップされた電子たちがSONOSトランジスターのしきい電圧を高めるようになる。
【００１１】
したがってこのようにプログラムモードで"H"に繋がれたSONOSトランジスターはDWIによってプログラム動作が抑制されて、初期にイレイズされた状態をそのまま維持して低いしきい電圧を持つようになって、"L"に繋がれたSONOSトランジスターはプログラム動作が実施して高いしきい電圧を持つようになる。
【００１２】
次に、システム電源をつける時SONOS素子に保存されているデータをSRAMラッチに呼んで来るリコール動作を遂行するようになるのに、こんなリコール動作はVseに０[V]、Vrclに"H"、Vpasに"H"が引加される。
【００１３】
前記リコール動作のバイアス条件でリコールゲートとパスゲートは皆On状態になって、イレイズになった左側のSONOS素子はOn状態になることで、電流が流れてSRAMラッチの左側は"H"状態になって、プログラムになった右側のSONOS素子はOff状態になることで電流が流れなくて、SRAMラッチの右のは"L"状態になる。
【００１４】
したがって前記イレイズモード、プログラムモード、リコールモードの動作を経りながらシステムがOffなってもSRAMのデータを安全に貯蔵することができる。
【００１５】
従来のSONOS素子を用いたnvSRAMの場合データの保存の時SRAMラッチの状態によって一方はプログラムが、他の一方はDWIが起きるようにして、選択的にプログラムさせるから、プログラムのスピードだけではなくDWI特性を改善させることが重要である。こんな重要な要素であるDWI特性を改善させることはよほど難しくてDWIメカニズムによって選択的にプログラムを行う時プログラム時間をふやしてもしきい電圧のウィンドー(プログラムになるSONOSトランジスターのしきい電圧とDWIが起きるSONOSトランジスターのしきい電圧差)を一定の電圧以上に増加させることができない。
【００１６】
またSONOSトランジスターのトンネル酸化膜の厚さが非常に小さくて(大概の場合、２０Å内外)リテンション特性が非常に良くなくて、相対的にSONOS素子のプログラム速度がのろくて、システムがOff状態に入って行く場合SRAMラッチのデータの保存に必要な一定電圧を一定時間の間維持するためによほど大きい値打ちのコペシトを要求する問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は前記のような従来技術の問題点を解決するために、酸化膜が積層された不揮発性素子を用いた新しいnvSRAM構造の半導体素子を提供するに本発明の目的がある。
【課題を解決するための手段】
【００１８】
本発明の前記目的は半導体素子において、SRAMラッチを形成するための二つのNMOSトランジスターと二つのPMOSトランジスター;前記SRAMラッチで形成される"H"、"L"状態を読んで書くための二つのNMOSパスゲート;及び電源がOffなる時前記SRAMラッチに保存されているそれぞれの"H"、"L"状態を貯蔵するための二つのスプリットゲート形態のフローティングゲート不揮発性メモリー素子をnvSRAMの単位セルに構成することを特徴とする半導体素子によって逹成される。
【００１９】
本発明の前記目的は半導体素子において、第１導電型の半導体基板;前記基板の一つの領域に形成された第２導電型の第１ウェル、前記第２導電型のウェルの上部に形成されたゲート及び前記ゲートの両側の下部に形成された第１導電型不純物領域で構成された第２導電型のモールストランジスター;前記基板の一つの領域に前記第２導電型の第１ウェルと素子分離膜を間に置いて形成された第１導電型の第１ウェル、前記第１導電型の第１ウェルの上部に形成されたゲート及び前記ゲートの両側の下部に形成された第２導電型不純物領域で構成された第１導電型のモールストランジスター;前記基板の一つの領域に前記第１導電型の第１ウェルと素子分離膜を間に置いて形成された第１導電型の第２ウェル;前記第１導電型の第２ウェル下部に形成された第２導電型の第２ウェル;前記第１導電型の第２ウェルに形成されたスプリットゲート形態のフローティングゲート構造及び第２導電型のソース/ドレーン領域;及び前記第１導電型の第２ウェルに形成された第１導電型の不純物領域を含むことを特徴とする半導体素子によっても逹成される。
【発明の效果】
【００２０】
本発明の半導体素子はスプリットゲート形態のフローティングゲートNVM素子を用いた新しいnvSRAM構造を提案することで次のような效果がある。
【００２１】
第１、プログラム速度が非常に早いからシステムの一定電圧を一定の時間の間維持させるためのコペシトの用量を１/１００以下で減らすことができる效果がある。
【００２２】
第２、熱電子注入方式でプログラムさせるから、熱電子の效率と注入された電子がフローティングゲートNVM素子の電位の井戸に捕獲される確率が非常に高くてイレイズされたフローティングゲートNVM素子とプログラムになったフローティングゲートNVM素子のしきい電圧差を５[V]以上に大きく増加させることができる。
【００２３】
第３、トンネル酸化膜の厚さが厚いからSONOS素子を使ったnvSRAMに比べてリテンション特性が越等すぐれる。
【００２４】
第４、SONOS素子を使ったnvSRAM場合、プログラムになってはいけないSONOS素子もプログラム時間が長くなることによってプログラムが進行されられてしきい電圧の増加する問題が発生する一方本発明はパスゲートによって電流が完全に遮られてしまうからプログラム時間を増加させてもSRAMの"H"ノードに繋がれたフローティングゲートNVM素子のしきい電圧は増加しない。
【００２５】
第５、SONOS素子を使ったnvSRAM場合、プログラム特性がDWI特性に影響を受けるが、スプリットゲート形態のフローティングゲートNVM素子の場合、DWIによってプログラム特性が影響を受けない。
【００２６】
第６、スプリットゲート構造を使うかラッチップの面積をたくさん減らすことができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
【００２８】
図２は本発明によるスプリットゲート形態のフローティングゲートNVM(Non-Volatile Memory)素子の構造を現わした図面である。P型シリコーン基板(１０１)にトンネル酸化膜でSiO２(１０４)を成長させる。前記トンネル酸化膜の上部にポーリシリコーンフローティングゲート(１０５)、ONO階(１０６)及びコントロールゲート(１０７)を形成させる。フローティングゲートNVMの横向きにスプリットゲート(１１１)が形成されているしスプリットゲートとシリコーン基板の間にスプリットゲート酸化膜(１１０)が位する。前記フローティングゲートNVMとスプリットゲートは第１絶縁膜(１０８)と第２絶縁膜(１０９)によって分離してフローティングゲートNVMとスプリットゲートの側面にドレーン(１０２)とソース(１０３)が形成される。
【００２９】
前記素子のプログラムは熱電子注入の方式によって熱電子たちがトンネル酸化膜のエネルギー障壁を飛び越えてフローティングゲートに形成された電位の井戸に注入されて、しきい電圧が上がる。イレイズはF/Nトンネリング方式によってフローティングゲートの電位の井戸に保存された電子たちをシリコーン基板へトンネリングさせて抜き取ることでしきい電圧が下がる。リードはコントロールゲートにプログラム状態のしきい電圧とイレイズ状態のしきい電圧の中間位になる電圧を加えて流れる電流を検出してプログラム状態かイレイズ状態か判断する。ここでスプリットゲート形態の構造を使うからセレクトゲートが別に必要なくて、チップの面積を效果的に減らすことができるし熱電子注入效率を高めることができてプログラム電流を效果的に減らすことができるし、ドレーンターンオン、オーバーイレイズ等のような問題が発生しない。
【００３０】
図３は本発明のフローティングゲートNVM素子を使ったnvSRAM構造を現わした回路図である。従来のnvSRAMセルとは違い、SONOSトランジスターの代わりにスプリットゲート形態のフローティングゲートNVM素子を使って、リコールゲートとパスゲートを別に使わない構造になっている。したがって本発明のnvSRAM単位セルはSRAMラッチを形成するためのNMOSトランジスター２個とPMOSトランジスター２個、SRAMラッチで形成される"H"、"L"状態を読んで書くためのNMOSパスゲート２個、そして電源がOffなる時SRAMラッチに保存されているそれぞれの"H"、“L"状態を貯蔵するためのスプリットゲート形態のフローティングゲートNVM素子２個ですべてNMOSトランジスター４個、PMOSトランジスター２個、スプリットゲート形態のフローティングゲートNVM素子２個で成り立っている。
【００３１】
ここで従来のnvSRAM構造と違い、スプリットゲート形態のフローティングゲートNVM素子が位したPウェルにバイアスを別に加える構造になっている。したがって従来と違いSRAMラッチが位したPウェルとは隔離をさせなければならない。(スプリットゲート形態のフローティングゲートNVM素子が位したPウェルには別途のバイアスを加えて、SRAMラッチが位したPウェルはウェルピックアップを取ることができるようにそれぞれのPウェルを別に作って分離させ)
図３を参照して本発明のフローティングゲートNVM素子を用いたnvSRAMの動作に対して調べれば、システムをOnさせればリコールモードとイレイズモードを順に経りながらフローティングゲートNVM素子に保存されたデータをSRAMラッチにローディングすると同時にフローティングゲートNVM素子に保存されていたデータを皆消すようになる。
【００３２】
まずリコールモードに対してよく見れば、Vseに基準電圧であるVref[V]、Vbに０[V]、VpasにH、Vccに+Vcc_rclのバイアスをかけてくれれば、スプリットゲートはOn状態になって、左側のフローティングゲートNVM素子はイレイズ状態で、右側のフローティングゲートNVM素子はプログラム状態なら左側のフローティングゲートNVM 素子はOn状態なので、Vccから電流が流れてSRAMラッチの左側は"H"状態になって、右側のフローティングゲートNVM素子はOff状態なので電流が流れなくて、SRAMラッチの右側は"L"状態になる。このようにシステムをOnさせればリコールモードを経りながらフローティングゲートNVM素子に保存されたデータをSRAMラッチにローディングするようになる。ここでリコールモードで引加されるVse電圧はVrefで大概の場合、プログラムされたセルのしきい電圧とイレイズされたセルのしきい電圧の中値に設定する。そしてVccに引加する+Vcc_rclの場合、とても高い電圧を使えばリコール時プログラム動作が起きることができるから、リコールモードでプログラム動作が起きない電圧で設定しなければならない。
【００３３】
リコールモード動作の完了後、すぐイレイズモードを通すようになるのに、イレイズモードに対して見れば、Vse=-Vers[V]、Vb=+Vbers / ０[V]、Vpas=０[V]、Vcc=フローティングのバイアスを一定時間の間かけてくれればスプリットゲートはOff状態なのでフローティングゲートNVM素子は保存状態になって、VseとVbに加えられた大分の電圧がフローティングゲートNVM素子のONOとトンネル酸化膜にかかるようになる。このようにトンネル酸化膜に引加された強い電界によってフローティングゲートの電位の井戸にためられて電子たちがトンネリングしてシリコーン基板へ抜けて行くようになってフローティングゲートNVM素子のしきい電圧が減少するようになる。大概のフローティングゲートNVM素子の場合、良好なリテンション特性のためにトンネル酸化膜の厚さを１００Å内外で使うから、電子のトンネリングによってイレイズさせる方式はイレイズ速度が１００[msec]位に非常にのろいからシステムがOffなる時点でイレイズ動作を実施することができない。したがって本発明のようにフローティングゲートNVM素子を用いたnvSRAMの場合システムをOnさせる時リコールモードの動作完了の後、必ずイレイズモード動作を通じてSRAMラッチと繋がれているフローティングゲートNVM素子２個皆をイレイズさせなければならない。
【００３４】
次にシステムがOffなる場合、SRAMラッチの"H"、"L"状態をフローティングゲートNVM素子に貯蔵するプログラムモードを通すようになるのにプログラムモードのバイアスの場合Vseに＋Vpgm[V]、Vbに０[V]、VpasにH、Vccに＋Vcc_pgm[V]をそれぞれ引加する。このようなバイアス条件で２個のフローティングゲートNVM素子たちは皆イレイズになった状態なのでOn状態になってSRAMラッチの左側は"H"状態なので左側のスプリットゲートのVgsが０[V]になってOff状態になるので、電流が流れなくて左側のフローティングゲートNVM素子はずっとイレイズになった状態を維持するようになって、SRAMラッチの右側は"L"状態なので右のスプリットゲートのVgsが"H"になってOn状態になるので電流が流れるようになる。したがってフローティングゲートNVMのチャンネルを形成する電子たちがVccドレーン電圧によって加速されてフローティングゲートNVM素子に注入(熱電子注入)になって、右側のフローティングゲートNVM素子のしきい電圧を増加させるようになる。フローティングゲートNVM素子のプログラムの場合、熱電子注入の方式を使うからプログラム速度が１００[usec]以内で非常に早い。
【００３５】
プログラムモードでVseに＋Vpgm[V]を一定時間の間ずっと引加するとか(一定の電圧プログラム)、または電圧を一定の速度で増加させながらプログラム(ステップ電圧プログラム)させる事もできる。
【００３６】
図４はプログラムモードで発生するスタティックカレントパスを現わしたことでSRAMラッチの右側が"L"状態だと言えば４０１のようなスタティックカレントパスが発生するようになる。したがってこのようなスタティックカレントパスによって４０２の電位が変わるようになるのに、若し図４０２の電位がSRAMラッチの相手先NMOSをターンオンさせるだけ高くなったら、右側の 電位が"L"状態から急に"H"状態に変わる間違いが発生することができる。したがってプログラムモードの時スタティックカレントによって電位が変わることを最大限抑制しなければならないの、にプログラムモードで４０２の電位はVcc引加電圧からスプリットゲートのしきい電圧を抜いた値打ちすなわちVcc−Vt_split以上に上がる事はできないから、スプリットゲートのしきい電圧を増加させて４０２の電位が一定値以上に上がらないように抑制することでこのような問題を解決することができる。
【００３７】
図５は本発明でスプリットゲート形態のフローティングゲートNVM素子の断面図である。NウェルとPウェル１にSRAMのためのPMOS、NMOSがそれぞれ形成されて、スプリットゲート形態のフローティングゲートNVM素子はPウェル２に形成されて、このようなPウェル２はディップNウェルによってSRAM形成のためのPウェル１と分離する。スプリットゲート形態のフローティングゲートNVM素子を構成するそれぞれのスプリットゲート、フローティングゲートNVM素子コントロールゲートにVpas、Vseが引加されてフローティングゲートNVM素子の右側のドレーンにVccが引加されて、Pウェル２にはVbが引加される。
【００３８】
本発明のようにスプリットゲート形態のフローティングゲートNVM素子を用いたnvSRAM構造の場合、プログラム速度が非常に早いからシステムがOffなる場合一定電圧を一定の時間の間維持させるためのコペシトンス用量を１/１００以下で減らすことができるし、イレイズになったフローティングゲートNVM素子とプログラムになったフローティングゲートNVM素子のしきい電圧差を５[V]以上に大きく増加させることができる。またトンネル酸化膜の厚さが厚いからSONOS素子を使ったnvSRAMに比べてリテンション特性が越等すぐれてなによりもプログラム特性がDWI特性とは全然構わないからDWIによってプログラム特性が影響を受ける事が発生しない。またプログラムモードで"H"状態のSRAMラッチノードに繋がれたフローティングゲートNVM素子の場合、スプリットゲートによって電流が完全に遮られてしまうからプログラム時間を増加させてもSRAM "H"ノードに繋がれたフローティングゲートNVM素子のしきい電圧は増加しなくなる。そしてスプリットゲート構造だかラッチップの面積をたくさん減らすことができる。
【図面の簡単な説明】
【００３９】
【図１】従来のSONOS素子を使ったnvSRAM構造の断面図である。
【図２】本発明のフローティングゲートNVM素子の断面図である。
【図３】本発明のフローティングゲートNVM素子を使ったnvSRAM構造を現わした回路図である。
【図４】プログラムモードで発生するスタティックカレントパスを現わした回路図である。
【図５】本発明のフローティングゲートNVM素子の断面図である。
【符号の説明】
【００４０】
１０５    ポーリシリコーンフローティングゲート
１０６    ONO階
１０７    コントロールゲート
１１１    スプリットゲート
１１０    スプリットゲート酸化膜
１０８    第１絶縁膜
１０９    第２絶縁膜
１０２    ドレーン    
１０３    ソース
４０１    スタティックカレントパス
４０２    電位測定位置
【図１】
2005197738.tif 000003
【図２】
2005197738.tif 000004
【図３】
2005197738.tif 000005
【図４】
2005197738.tif 000006
【図５】
2005197738.tif 000007