(57)【要約】【課題】半導体モジュール内部の配線インダクタンス値を低減し小型，低コスト化を図りノイズ発生量を低減する。【解決手段】正側直流出力導体１と負側直流出力導体２を、長方形状の絶縁基板１３上の長辺方向のほぼ中央部に配置するとともに、これらの導体を挟むように、ＩＧＢＴ等の半導体素子チップ９，１１およびダイオードチップ１０，１２をその両側に配置して構成する。これにより、素子スイッチングの際の電流により例えば銅パターン部１４，１６間の相互インダクタンスを増加させ、トータルのインダクタンス値を低減する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電力用半導体素子とこの素子に逆並列に接続されるダイオードとを１アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
前記銅箔パターンと第１，第２の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の長辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を長辺方向の左右から挟むように長辺方向の外側にアーム単位で配置することを特徴とする電力用半導体モジュール。
【請求項２】
電力用半導体素子とこの素子に逆並列に接続されるダイオードとを１アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
前記銅箔パターンと第１，第２の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の短辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を短辺方向の左右から挟むように短辺方向の外側にアーム単位で配置することを特徴とする電力用半導体モジュール。
【請求項３】
交流出力導体も前記絶縁基板上の中央部付近に設置することを特徴とする請求項１または２に記載の電力用半導体モジュール。
【請求項４】
前記第１と第２の直流出力導体とを互いに近接させて設置することを特徴とする請求項１または２に記載の電力用半導体モジュール。
【請求項５】
電力用半導体素子とこの素子に逆並列に接続されるダイオードとを１アームとする素子群を直列接続し、絶縁基板上に配置して構成される電力用半導体モジュールにおいて、
外部出力用の端子電極群を前記絶縁基板のほぼ中央部に配置し、かつ前記電力用半導体素子チップとダイオードチップとを、前記外部出力用の端子電極群の外周に設置することを特徴とする電力用半導体モジュール。
【請求項６】
前記電力用半導体素子チップとダイオードチップとを交互にほぼ円形または楕円形を描くように設置することを特徴とする請求項５に記載の電力用半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は電力用半導体モジュール、特にその内部構造および配線構造を改良した電力用半導体モジュールに関する。
【背景技術】
【０００２】
図５に２素子入り（２ｉｎ１）の電力用半導体モジュールの外観図を示す。同図において、１は正側直流出力端子電極（Ｐ）、２は負側直流出力端子電極（Ｎ）、３は負荷出力端子電極（Ｕ）である。また、５〜８はゲート駆動用端子である。モジュールの裏面には、熱拡散用の銅ベース板４が設置されている。
図６にモジュール内部の回路図を示す。９は上アーム側ＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）で、コレクタ側が正側直流出力端子電極１に接続されている。１０は上アーム側ダイオード（ＦＷＤ）で、カソード側が正側直流出力端子電極１に接続されている。１１は下アーム側ＩＧＢＴで、エミッタ側が負側直流出力端子電極２に接続されている。１２は下アーム側ダイオード（ＦＷＤ）で、アノード側が負側直流出力端子電極２に接続されている。また、上アーム側ＩＧＢＴのエミッタとダイオードのアノードと、下アーム側ＩＧＢＴのコレクタとダイオードのカソードとは、負荷出力端子電極３に接続されている。
【０００３】
図７に、銅ベース板４上に構成されるモジュール内部の絶縁基板構成図を示す。なお、同図（ａ）は上面図，（ｂ）は側面図である。
符号１３は絶縁セラミック基板である。１４，１５，１６はそのセラミック基板上に形成された銅箔パターンで、それぞれが正側直流電位，負側直流電位，負荷出力電位となる（実際は、さらにゲート用の銅箔パターンやゲート配線もあるが、発明とは直接関係が無いので、省略する）。また、上アーム側ＩＧＢＴチップ９とダイオードチップ１０とは正側直流電位銅箔パターン１４上に設置され（通常チップ下面が半田付づけされる）、チップ上面のエミッタ電位面およびアノード電位面と、負荷出力電位の銅箔パターン１６上との間で配線（１７，１８）がなされる。
【０００４】
さらに、下アーム側ＩＧＢＴ１１とダイオードチップ１２とは負荷出力電位の銅箔パターン１６に設置され、チップ上面のエミッタ電位面およびアノード電位面と、負側直流電位の銅箔パターン１５との間で配線（１９，２０）がなされる。
また、正側直流出力端子用導体１，負側直流出力端子用導体２および負荷出力端子用導体３はそれぞれ図示の位置に、銅箔パターン上に結線される（通常半田づけ）。なお、絶縁基板上の電力半導体素子の配置等に関しては、例えば特許文献１に示すものがある。
【特許文献１】特公平０８−０１０７４８号公報（第２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８に、配線インダクタンスに着目した図７の等価回路を示す。各インダクタンスは、主に配線や銅箔パターンによるものである。インダクタンス２１は正側直流出力端子１と正側直流電位の銅箔パターン１４との間、インダクタンス２２は上アーム側ＩＧＢＴチップ９と負荷出力電位の銅箔パターン１６との間、インダクタンス２３は上アームダイオードチップ１０と負荷出力電位の銅箔パターン１６との間、インダクタンス２４は負荷出力端子３と負荷出力電位の銅箔パターン１６との間の配線によるインダクタンスをそれぞれ示す。
【０００６】
また、インダクタンス２５は下アームＩＧＢＴ１１と負側直流出力電位の銅箔パターン１５との間、インダクタンス２６は下アームダイオードチップ１２と負側直流出力電位の銅箔パターン１５との間、インダクタンス２７は負側直流出力端子２と負側直流出力電位の銅箔パターン１５との間の配線によるインダクタンスで、各配線ともその配線長は１ｃｍから数ｃｍ程度あるため、その自己インダクタンス値も１０ｎＨから数１０ｎＨ程度有することになる。
【０００７】
ところで、絶縁基板上の銅箔パターンと、銅箔パターン上のＩＧＢＴチップおよびＦＷＤチップと、正負直流および負荷出力端子導体との設置および結線位置の関係が図７のような場合、例えば下アーム側のＩＧＢＴが定常的なオン状態（電流経路を図９に矢印で示す）からオフする場合は、図１０の点線ような電流が過渡的に流れる（下アーム側ＩＧＢＴと上アーム側ＦＷＤに同時に電流が流れる）。このとき、銅パターン上およびチップ上に流れる電流経路Ｒ１１（負荷出力導体→下アームＩＧＢＴ→負側直流出力導体）と、上アーム側ＦＷＤを流れる電流経路Ｒ１２（負荷出力導体→上アームＦＷＤ→正側直流出力導体）となる。この電流の銅パターン上の経路は、図１２（ａ）に示すように銅パターンのインピーダンスの関係で、概ね最短経路を流れることになる。図１２（ａ）のように、電流は一方的な流れとなるので、電流自身による負の相互インダクタンスは殆ど発生しない。これは、上アーム側ＩＧＢＴ９がスイッチングする場合も同じで、その様子を図１２（ｂ）に示す。
【０００８】
実際、ＩＧＢＴやダイオードがスイッチングする際の電流は高ｄｉ／ｄｔとなる。例えば図１０，１２の例の場合、ＩＧＢＴ１１がターンオフすることによって、図１０の等価回路ではインダクタンス２１，２３，２５，２７には図示の極性で電圧が発生する。その結果、ＩＧＢＴチップ１１のコレクタ−エミッタ間には最大、下記（１）式で示される電圧が印加されることになる。図１１にターンオフ時のコレクタ電流（ｉｃ）とコレクタエミッタ間（Ｖｃｅ）波形を示す。このとき、ターンオフするＩＧＢＴのコレクタエミッタ間電圧のピーク値（Ｖce(peak)）は、その電流経路上の配線インダクタンス値およびパターン上の配線インダクタンス値により、
Ｖce(peak)＝Ｅｄ＋（Ｌ21＋Ｌ23＋Ｌ25＋Ｌ27）・ｄｉ／ｄｔ  …（１）
Ｅｄ                    ：直流出力電極１，２に印加されている直流電圧
ｄｉ／ｄｔ              ：ＩＧＢＴターンオフ時のＩＧＢＴの電流変化率
Ｌ21，Ｌ23，Ｌ25，Ｌ27：配線のインダクタンス値
となる。
【０００９】
一般的に、数１００ＡクラスのＩＧＢＴの場合、そのｄｉ／ｄｔは最大で５０００Ａ／μｓ程度となるため、Ｌ21＋Ｌ23＋Ｌ25＋Ｌ27＝４０ｎＨとすると、（１）式によるサージ分（Ｌ21＋Ｌ23＋Ｌ25＋Ｌ27）・ｄｉ／ｄｔは２００Ｖとなる。
よって、（１）式よりＬ21，Ｌ23，Ｌ25，Ｌ27の存在によって、ＩＧＢＴターンオフ時のＩＧＢＴチップに印加されるピーク電圧値は、直流電圧（Ｅｄ）に対して上記のサージ電圧分高くなるため、ＩＧＢＴチップおよび並列に接続されているＦＷＤチップは電圧耐量が高いものが必要となる。電圧耐量が高いチップは、概ね電圧耐量に比例してチップ面積が広くなるので、モジュールの大型化およびコストアップにつながる。また、サージ電圧が高いと外部へもたらすノイズも大きくなるため、外部機器誤動作の原因ともなる。
【００１０】
図１３にモジュール内部でチップが３並列接続されている大容量のＩＧＢＴモジュールの外観図を、図１５（ａ）にその上面図を、また、図１４にその回路図を示す。Ｔ２１〜Ｔ２３が上アーム側ＩＧＢＴ、Ｄ２１〜Ｄ２３が上アーム側ダイオード（ＦＷＤ）、Ｔ１１〜Ｔ１３が下アーム側ＩＧＢＴ、Ｄ１１〜Ｄ１３が下アーム側ダイオード（ＦＷＤ）を示す。
図１２と同様、図１５（ｂ）に下アーム側ＩＧＢＴ（Ｔ１１〜Ｔ１３）がターンオフした時のＩＧＢＴ側（Ｔ１２を代表例とする）の電流経路Ｒ１３と、ダイオード側（Ｄ２１を代表例とする）の電流経路Ｒ１４を示す。また、図１５（ｃ）に上アーム側ＩＧＢＴ（Ｔ２１〜Ｔ２３）がターンオフした時の電流経路Ｒ１５，Ｒ１６を示す。いずれの電流も図１２（ａ）または（ｂ）と同様に一方的な流れとなり、負の相互インダクタンスは殆ど発生しない。
【００１１】
したがって、この発明の課題は、相互インダクタンスを増加させ、トータルのインダクタンス値を低減することにある。
【課題を解決するための手段】
【００１２】
このような課題を解決するため、請求項１の発明では、電力用半導体素子とこの素子に逆並列に接続されるダイオードとを１アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
前記銅箔パターンと第１，第２の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の長辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を長辺方向の左右から挟むように長辺方向の外側にアーム単位で配置することを特徴とする。
【００１３】
請求項２の発明では、電力用半導体素子とこの素子に逆並列に接続されるダイオードとを１アームとする素子群を直列接続し、長方形状の絶縁基板上に形成される銅箔パターン上に配置して構成される電力用半導体モジュールにおいて、
前記銅箔パターンと第１，第２の直流出力導体との結線箇所を、前記長方形状の絶縁基板上の短辺方向の中央部付近とし、かつ前記直列接続される上下アームの電力用半導体素子チップとダイオードチップとを、前記結線箇所を短辺方向の左右から挟むように短辺方向の外側にアーム単位で配置することを特徴とする。
上記請求項１または２の発明においては、交流出力導体も前記絶縁基板上の中央部付近に設置することができ（請求項３の発明）、または前記第１と第２の直流出力導体とを互いに近接させて設置することができる（請求項４の発明）。
【００１４】
また、請求項５の発明では、電力用半導体素子とこの素子に逆並列に接続されるダイオードとを１アームとする素子群を直列接続し、絶縁基板上に配置して構成される電力用半導体モジュールにおいて、
外部出力用の端子電極群を前記絶縁基板のほぼ中央部に配置し、かつ前記電力用半導体素子チップとダイオードチップとを、前記外部出力用の端子電極群の外周に設置することを特徴とする。
この請求項５の発明においては。前記電力用半導体素子チップとダイオードチップとを交互にほぼ円形または楕円形を描くように設置することができる（請求項６の発明）。
【発明の効果】
【００１５】
この発明によれば、モジュール内部の配線インダクタンス値を低減するようにしたので、ＩＧＢＴやダイオードがスイッチングする際に発生するサージ電圧値が低くなる。その結果、電圧定格の低いＩＧＢＴやダイオードの適用が可能となり、小型で安価な電力用半導体モジュールを構成することが可能となる。また、外部機器に影響を及ぼすノイズの発生量も低減することができる。
【発明を実施するための最良の形態】
【００１６】
図１はこの発明の第１の実施の形態を説明するための説明図である。
図１（ａ）からも明らかなように、この例は正側直流出力導体１と負側直流出力導体２を絶縁基板１３上の長辺方向の中央部に配置し、かつＩＧＢＴチップ９，１１およびＦＷＤチップ１０，１２をその両側に配置したものである。なお、この場合の各銅箔１４，１５，１６の概略パターンは図１（ａ）に示すような形状となる。
【００１７】
ここで、負荷出力導体３の配置を図示のような位置とすると、各導体位置，チップ位置および銅箔パターン形状から、例えば下アーム側ＩＧＢＴ１１がターンオフする際の過渡的な電流は、図１（ｂ）に点線で示す経路Ｒ１（負荷出力導体３→銅箔パターン１６→下アームＩＧＢＴ１１→銅箔パターン１５→負側直流導体２）と経路Ｒ２（負荷出力導体３→銅箔パターン１６→上アームＦＷＤ１０→銅箔パターン１４→正側直流導体２）となる。このとき、場所Ｐ１の付近は隣合う銅箔パターン１５と１６に流れる電流が反対方向になり、また場所Ｐ３の付近も同様に隣合う銅箔パターン１４と１６に流れる電流が反対方向になる。このことから、この箇所では相互インダクタンスが増加し、低インダクタンス化（インダクタンス２３と２５が低減）が図れる。また、場所Ｐ２付近では、各電流の微分値の極性が反対（経路Ｒ１では減少、経路Ｒ２では増加）となるため、交流的に相互インダクタンスが増加し、同様に低インダクタンス化（インダクタンス２３と２５が低減）が図れる。このような効果は、正負の出力導体１，２を中央部付近に配置するとともに、負荷出力導体３も中央部付近に配置することで、より一層顕著となる。
【００１８】
図２はこの発明の第２の実施の形態を説明するための説明図である。
図１（ａ）のように、長辺方向に上下アームチップを配置する構造は、比較的小容量の素子に適用されるのに対し、チップを多並列設置するような比較的大容量の素子は、図２（ａ）のように絶縁基板上の短辺方向に配置される場合もある。この場合はチップ数が増えたことと、配置方向が変わったこと以外に図１（ａ）とは機能的な差異はないので、説明は省略する。また、この場合の電流経路を図２（ｂ）に示す。
なお、図１（ａ），図２（ａ）において、正側直流出力導体と負側直流出力導体とを近接配置することで、図８に示すインダクタンス２１と２７を低減することが可能となる。
【００１９】
図３にこの発明の第３の実施の形態を示す。
これは、各出力導体（正側直流出力導体１，負側直流出力導体２，負荷出力導体３）を絶縁基板１３のほぼ中央部付近に密集させて配置（各銅箔パターンと接続）し、かつ上アーム側および下アーム側のＩＧＢＴチップとダイオードチップ（９，１０，１１，１２）とを、中央部付近に密集させて配置した各出力導体（１，２，３）の外周部（楕円Ｅまたは概略円）に設置した例である。このときの、各銅箔１４，１５，１６の概略パターンは図３（ａ）のような形状となる。
【００２０】
各出力導体と各半導体チップとを図３（ａ）のように配置すると、各導体位置，チップ位置および銅箔パターン形状から、例えば下アーム側ＩＧＢＴ１１がターンオフする際の過渡的な電流は、図３（ｂ）に点線で示す経路Ｒ３（負荷出力導体３→銅箔パターン１６→下アームＩＧＢＴ１１→銅箔パターン１５→負側直流導体２）と経路Ｒ４（負荷出力導体３→銅箔パターン１６→上アームＦＷＤ１０→銅箔パターン１４→正側直流導体１）となる。このとき、場所Ｐ４の付近は隣合う銅箔パターン１５と１６に流れる電流が反対方向になり、また場所Ｐ５の付近も同様に隣合う銅箔パターン１４と１６に流れる電流が反対方向になる。このことから、この箇所では負の相互インダクタンスが増加し、低インダクタンス化（図８に示すインダクタンス２３と２５が低減）が図れる。
【００２１】
図３（ｃ）に上アーム側ＩＧＢＴ９がターンオフした場合の例を示す。
原理的には図６と同様であり、ＩＧＢＴ９を流れる電流（経路Ｒ５参照）とダイオード１２を流れる電流（経路Ｒ６参照）は、場所Ｐ６，Ｐ７付近で電流方向が反対となるため、負の相互インダクタンスが増加する。
図３（ｂ），（ｃ）より図８に示す各配線インダクタンス２２，２３，２５，２６のインダクタンス値が低減することになる。
【００２２】
図４にこの発明の第４の実施の形態を示す。３並列チップのモジュールの例である。
基本的には図３（ａ）と同じく、各出力導体（正側直流出力導体１，負側直流出力導体２，負荷出力導体３）を絶縁基板１３のほぼ中央部付近に密集させて配置（各銅箔パターンと接続）し、かつ上アーム側および下アーム側のＩＧＢＴチップとダイオードチップ群（Ｔ１１〜Ｔ１３，Ｔ２１〜Ｔ２３，Ｄ１１〜Ｄ１３，Ｄ２１〜Ｄ２３）とを、中央部付近に密集させて配置した各出力導体（１，２，３）の外周部（概略円Ｃ）に設置した例である。
【００２３】
各出力導体と各半導体チップとを図４（ａ）のように配置すると、各導体位置，チップ位置および銅箔パターン形状から、例えば下アーム側ＩＧＢＴ（Ｔ１１〜Ｔ１３）がターンオフする際の過渡的な電流は、図４（ｂ）に点線で示す経路Ｒ７，Ｒ８（下アームＩＧＢＴ側のＴ１２とＴ１３を流れる）と経路Ｒ９，Ｒ１０（上アームダイオード側を流れる）となる。このとき、場所Ｐ８，Ｐ９の付近は流れる電流が反対方向（経路Ｒ７，Ｒ８参照）になり、また場所Ｐ１０，Ｐ１１の付近も同様に流れる電流が反対方向になる（経路Ｒ９，Ｒ１０参照）。このことから、この箇所では負の相互インダクタンスが増加し、低インダクタンス化が図れる。
【００２４】
また、図４（ｃ）に上アーム側ＩＧＢＴ（Ｔ２１〜Ｔ２３）がターンオフする際の例を示す。原理的には図４（ｂ）と同様で、場所Ｐ１２〜Ｐ１５付近で各電流が反対方向に流れるため、負の相互インダクタンスが増加する。
図３，図４の例は、各出力導体を絶縁基板の中央部付近に配置し、かつＩＧＢＴチップ，ダイオードチップを出力導体の外周に配置することで、出力導体→半導体チップ→出力導体と流れる電流の経路において、必然的に電流の流れる方向が反転する箇所が存在するという現象を利用するものといえる。
【００２５】
また、図４のような並列チップモジュールにおいて、チップの配置をＩＧＢＴとダイオードを交互に配置することで、チップと銅箔パターンとの配線（例えば５３，５４，５５）どうしが遠くなるため、配線間の正の相互インダクタンス値が低減する。これに対し、図１５（ａ）の従来例の場合は配線５６，５７，５８は近接しているため正の相互インダクタンスは大きくなる。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１の実施の形態を説明する説明図
【図２】この発明の第２の実施の形態を説明する説明図
【図３】この発明の第３の実施の形態を説明する説明図
【図４】この発明の第４の実施の形態を説明する説明図
【図５】電力用半導体モジュールの外観図
【図６】図５の内部回路図
【図７】図５の内部構成図
【図８】図６の等価回路図
【図９】図６の定常状態時の電流経路説明図
【図１０】図６の過渡状態時の電流経路説明図
【図１１】図６の素子ターンオフ時の波形図
【図１２】図６の素子スイッチング時の電流経路説明図
【図１３】大容量の半導体モジュール例を示す構造図
【図１４】図１３の回路図
【図１５】大容量の半導体モジュールの説明図
【符号の説明】
【００２７】
１…正側直流出力導体、２…負側直流出力導体、３…負荷出力導体、４…銅ベース基板、９，１１…ＩＧＢＴ（電力用半導体素子）、１０，１２…ダイオード、１３…絶縁基板、１４，１５，１６…銅箔パターン、１７〜２０，５３〜５８…配線、２１〜２７…配線インダクタンス、Ｒ１〜Ｒ１６…電流経路、Ｐ１〜Ｐ１５…場所。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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