(57)【要約】【課題】  半導体ウエハのベベル部のエッチング残りを除去することで、その後の工程における再付着を抑止するゲート電極の形成方法を提供する。【解決手段】  本発明の半導体装置の製造方法は、半導体ウエハ１上に絶縁膜２を形成する工程と、前記絶縁膜２上に導電膜４を形成する工程と、前記導電膜４を等方性エッチングして電極もしくは配線４ａを形成する工程とを有することを特徴とするものである。【選択図】  図１
2005311339.tif 000002
【特許請求の範囲】
【請求項１】
半導体ウエハ上に導電膜を形成する工程と、
前記導電膜を等方性エッチングすることで電極もしくは配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体ウエハ上に凹部及び凸部を形成する工程と、
前記凹部及び凸部上に導電膜を形成する工程と、
前記導電膜上に塗布膜を形成する工程と、
前記塗布膜と前記導電膜の膜厚の所定位置まで異方性エッチングすることで前記導電膜を平坦化する工程と、
その後、残りの前記導電膜を等方性エッチングすることで前記凹部に電極もしくは配線を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記凸部は絶縁膜から成ることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記凸部は電極または配線を覆う絶縁膜から成ることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項５】
前記導電膜と前記塗布膜とのエッチングレートが実質的に等しくなるように調節したことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項６】
半導体ウエハ上に凹部及び凸部を形成する工程と、
前記凹部及び凸部上に導電膜を形成する工程と、
前記導電膜を等方性エッチングすることで前記凹部に導電配線または導電プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記導電配線または導電プラグを形成する工程の前に、
前記導電膜に塗布膜を形成する工程と、
前記導電膜上の所定の位置まで前記導電膜を異方性エッチングすることで、前記導電膜を平坦化する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記凸部は絶縁膜から成ることを特徴とする請求項６に記載の製造方法。
【請求項９】
前記凸部は電極または導電配線または導電プラグを覆う絶縁膜から成ることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記導電膜と前記塗布膜とのエッチングレートが実質的に等しくなるように調節したことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項１１】
半導体ウエハ上に導電膜を形成する工程と、
前記導電膜を異方性エッチングして電極もしくは配線を形成する工程と、
前記半導体ウエハ上のベベル部以外の領域を被覆するように保護膜を形成する工程と、
前記保護膜をマスクにして前記半導体ウエハの全面を等方性エッチングして前記ベベル部のエッチング残りを除去する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に半導体ウエハ上に絶縁膜を介して電極もしくは配線を形成する方法に関する。
【背景技術】
【０００２】
図５は一般的な半導体装置の断面図を示している。半導体ウエハ５０上にゲート絶縁膜５１を介してゲート電極５２が形成され、当該ゲート電極５２に隣接するように前記ウエハ５０の表面にソース・ドレイン領域５３，５４が形成されている。従来の一般的な半導体装置の製造方法では、ゲート絶縁膜５１上にゲート電極５２形成用の導電膜を形成し、その後、前記導電膜上に選択的に形成したホトレジスト層をマスクにして、導電膜を異方性エッチングすることでゲート電極５２を形成していた。同様に、導電膜を異方性エッチングすることで配線を所定のパターンにパターニングしていた。
【０００３】
なお、本発明に関連する技術文献としては以下の公報に紹介されている。
【特許文献１】特開平５−４１４５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、図６に示すように、上記異方性エッチングでは、半導体ウエハ５０の表面側のゲート電極形成用、電極形成用及び配線形成用の導電膜は、ゲート電極５２、電極及び配線を残してエッチング除去されるが、前記ウエハ５０の裏面側の前記導電膜５２ａは残ることになる。特に前記ウエハ５０のベベル部（端面）５５では、前記導電膜５２ａのエッチング残り５２ｂがささくれ状態で発生していた。そのため、このエッチング残り５２ｂがその後の工程で剥がれて、ダストの原因となっていた。
【０００５】
このようなダストの発生は、半導体製造現場における収量の低下や信頼性の低下となる重大な問題である。
【課題を解決するための手段】
【０００６】
本発明は上記課題に鑑みてなされたものであり、その主な特徴は以下のとおりである。すなわち、本発明に係る半導体装置の製造方法は、半導体ウエハ上に導電膜を形成する工程と、前記導電膜を等方性エッチングすることで電極もしくは配線を形成する工程とを有することを特徴とする。
【０００７】
また、半導体ウエハ上に凹部及び凸部を形成する工程と、前記凹部及び凸部上に導電膜を形成する工程と、前記導電膜上に塗布膜を形成する工程と、前記塗布膜と前記導電膜の膜厚の所定位置まで異方性エッチングすることで前記導電膜を平坦化する工程と、その後、残りの前記導電膜を等方性エッチングすることで前記凹部に電極もしくは配線を形成する工程とを有することを特徴とする。
【０００８】
また、半導体ウエハ上に凹部及び凸部を形成する工程と、前記絶縁膜上に導電膜を形成する工程と、前記導電膜を等方性エッチングすることで前記凹部に導電配線または導電プラグを形成する工程とを有することを特徴とする。
【０００９】
更にまた、半導体ウエハ上に導電膜を形成する工程と、前記導電膜を異方性エッチングして電極もしくは配線を形成する工程と、前記半導体ウエハ上のベベル部以外の領域を被覆するように保護膜を形成する工程と、前記保護膜をマスクにして前記半導体ウエハの全面を等方性エッチングして前記ベベル部のエッチング残りを除去する工程とを有することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、半導体ウエハのベベル部（端面）のエッチング残りが発生しない。もしくはエッチング残りが発生していたとしても除去することができる。従って、その後の工程において、従来問題となっていたエッチング残りの再付着による収量の低下や信頼性の低下を抑止することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明による半導体装置の製造方法を、図１乃至図４を参照しながら説明する。尚、半導体装置の構造自体は、図５に示す従来のものと同等であるため、その説明は省略し、ダスト発生を防止するための製造プロセスについて詳細に説明する。
【００１２】
まず、本発明の第１の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図１は、半導体ウエハ１のベベル部３（端面）を示す断面図である。  図１（ａ）に示すように、半導体ウエハ１を準備し、次に半導体ウエハ１の表面及び裏面を覆うように絶縁膜２（例えば、熱酸化法やＣＶＤ法により形成されるシリコン酸化膜）を形成する。次に、図１（ｂ）に示すように、絶縁膜２上の全面に導電膜４（例えば、ポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等）を形成する。次に、図１（ｃ）に示すように、この導電膜４上に、露光及び現像処理によりホトレジスト層５を選択的に形成する。次に、このホトレジスト層５をマスクとして、導電膜４を選択的に等方性エッチングにより除去することで、半導体装置（例えばＭＯＳトランジスタ）の電極（ゲート電極も含む）もしくはその配線４aを形成する。従来、電極もしくは配線形成に係る工程では異方性エッチングを行っていたが、本実施形態では、導電膜４を等方性エッチングすることで半導体装置の電極もしくはその配線４ａを形成している。このため、半導体ウエハ１の裏面側では導電膜４が残ったとしても、図１（ｃ）に示すように、前記ウエハ１のベベル部３では、ダストの原因となるささくれ状態のエッチング残りが発生しない。尚、本工程におけるエッチングガスは、フッ素を含むガスとして、少なくともＮＦ３かＳＦ６の単ガス、またはそれらのいずれかを含む混合ガスを使用している。
【００１３】
次に、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。図２は、半導体ウエハ１０の断面図である。まず、半導体ウエハ１０を準備し、次に半導体ウエハ１０の表面を覆うように絶縁膜１３（例えば、熱酸化法やＣＶＤ法により形成されるシリコン酸化膜）を形成する。次に、この絶縁膜１３上に更にＣＶＤ法により形成されるシリコン酸化膜やシリコン窒化膜等の絶縁膜を形成し、この絶縁膜をパターニングすることで凸部１４を選択的に形成する。尚、この凸部１４は、前記絶縁膜内にポリシリコン膜等から成る電極や配線等が形成されていてもよい。
【００１４】
そして、凸部１４が形成されることによって凹部１５が形成され、絶縁膜１３上には凹凸が形成されることになる。絶縁膜１３上に凹部１５を形成するのは、後述するように当該凹部１５内に導電膜１１を残して、電極や配線を形成するためである。尚、前記半導体ウエハ１０の表面に形成されたソース・ドレイン領域等の拡散領域等に電極や配線を直接コンタクトする場合には、凹部１５（コンタクトホール）下の絶縁膜１３は除去されている。
【００１５】
次に、絶縁膜１３上及び凸部１４、凹部１５上の全面に、導電膜１１（例えば、ポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等）を形成する。次に、導電膜１１上に塗布膜１２（例えば、レジスト膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜、ＢＡＲＣ（Ｂｏｔｔｏｍ  Ａｎｔｉ-Ｒｅｆｌｅｃｔｉｏｎ  Ｃｏａｔｉｎｇ）膜等）を形成する。ここで、塗布膜１２は上記材料に限定されるものではない。しかし、前記導電膜１１と塗布膜１２とのエッチングレートが実質的にほぼ同等であることがエッチバックによる導電膜１１の平坦化を図る上で好ましい。
【００１６】
そして、前記塗布膜１２と導電膜１１を異方性エッチングによりエッチバックする。この異方性エッチングによるエッチバックは、図２（ａ）の点線位置で示すように、導電膜１１の凸部１４上の所定膜厚位置まで行う。この工程により、前記凸部１４及び凹部１５による段差が反映されて盛り上がった状態に形成された導電膜１１部分に対しても平坦化が図れる。尚、本工程におけるエッチングガスは、少なくともＣｌ２とＣＦ４の混合ガスを使用している。
続いて、この上記工程により平坦化された残りの導電膜１１を、図２（ｂ）の点線位置で示すように、凹部１５内の所定の位置まで等方性エッチングすることで、電極もしくは配線１６を形成する。ここで、所定の位置は電極や配線１６の厚みに応じて調節する。尚、本工程におけるエッチングガスは、フッ素を含むガスとして、少なくともＮＦ３かＳＦ６の単ガス、またはそれらのいずれかを含む混合ガスを使用している。ここで、等方性と異方性の切り替えは、上述したようにエッチングガスの種類を変更し、エッチング装置のパラメータを変更することで可能となる。例えば、ＮＦ３ガスを用いることで等方性エッチングとなり、またエッチング装置の上部電極（プラズマ発生源側）にかける電圧を大きくし、下部電極にかける電圧を小さくするほど等方性が強くなる。
【００１７】
本発明の第２の実施形態の特徴は、凸部１４及び凹部１５による段差を反映して、それらの上に形成された導電膜１１の表面が平坦でない場合でも、塗布膜１２を形成し、異方性エッチングによりエッチバックすることで導電膜１１を一旦平坦化している点である。そして、かかる異方性エッチングによりエッチバックすることで、その後の等方性エッチング処理をより均一に行うことができる点である。
【００１８】
また、本実施形態では導電膜１１を等方性エッチングすることで、電極や配線１６を形成しているため、半導体ウエハ１０のベベル部においてダストの原因となるささくれ状態のエッチング残りが発生しない。
【００１９】
なお、本実施形態では絶縁膜１３上に凸部１４を形成することで凹部１５を形成しているが、本発明はこれに限定されず、例えば絶縁膜１３を選択的にエッチング除去することで絶縁膜１３上に凸部１４及び凹部１５を形成してもよい。
【００２０】
また、凹部１５が形成できるのであれば凸部１４は絶縁膜のみに限定されず、ポリシリコン膜などの導電材料から成る電極もしくは配線と、それを覆うシリコン酸化膜やシリコン窒化膜などの絶縁膜の積層構造であってもよい。この場合は、例えばＣＶＤ法により絶縁膜１３上にポリシリコン膜を堆積し、次にポリシリコン膜をエッチングによりパターニングする。次に、そのパターニングされたポリシリコン膜を熱酸化法やＣＶＤ法を用いてシリコン酸化膜などの絶縁膜で被覆することで、凸部１４を形成することができる。尚、前記導電材料は、ポリシリコン膜に限らず、タングステンシリサイド膜やポリシリコン膜とタングステンシリサイド膜との積層膜等でもよい。
【００２１】
次に、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。第３の実施形態はコンタクトホールなどのように狭いスペースに導電膜を埋め込む場合に本発明を適用したものである。図３（ａ），（ｂ）は半導体ウエハ２０を示す断面図である。
【００２２】
まず、半導体ウエハ２０を準備し、半導体ウエハ２０上に凹部２１ａを形成するため、半導体ウエハ２０の表面を覆うように絶縁膜２１（例えば、熱酸化により形成されるシリコン酸化膜）を形成する。半導体ウエハ２０上に凹部２１ａを形成するのは、後述するように当該凹部２１ａ内に導電膜２２を残して、導電配線や導電プラグを形成するためである。
【００２３】
次に、絶縁膜２１上に選択的にホトレジスト層を形成する。そして、当該ホトレジスト膜をマスクとして、絶縁膜２１を選択的にエッチングにより除去することで、凹部２１ａを形成する。ここで凹部２１ａは絶縁膜２１の表面から半導体ウエハ表面に到達するコンタクトホールである。
【００２４】
次に、凹部２１ａを含む半導体ウエハ２０の全面に導電膜２２（例えば、ポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等）をＣＶＤ法によって形成する。次に、この導電膜２２に対して、上述した第２の実施形態と同様に、その導電膜２２の所定膜厚位置までを異方性エッチングによりエッチバックした後に、残りの導電膜２２を等方性エッチングによりエッチバックして凹部２１ａ内に導電プラグ２２ａを形成する。また、図３（ｂ）に示すように導電膜２２の全てを等方性エッチングによりエッチバックして導電プラグ２２ｂを形成するものでも良い。
【００２５】
尚、本実施形態では、凹部２１ａは絶縁膜の表面から半導体ウエハ２０の表面に到達するコンタクトホールとしての役割を有するものであって、凹部２１ａ内に導電プラグ２２ａが形成されるが、本発明はこれに限定されない。例えば、凹部２１ａは絶縁膜の表面から半導体ウエハ２０の表面に到達するものでなくともよく、第２の実施形態と同様に凹部２１ａに導電配線を形成しても良い。
【００２６】
次に、本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。まず、半導体ウエハ３０を準備し、次に半導体ウエハ３０の表面及び裏面を覆うように絶縁膜３５（例えば、熱酸化法やＣＶＤ法によるシリコン酸化膜）を形成する。次に、この絶縁膜３５上の全面に、例えばポリシリコン膜やタングステンシリサイド膜、またはそれらの積層膜等から成る導電膜３２を形成する。次に、この導電膜３２を異方性エッチングして電極もしくは配線３１を形成する。このとき、導電膜３２を異方性エッチングしているため、図４（ａ）に示すように、半導体ウエハ３０のベベル部には導電膜３２のエッチング残り３２ａが発生している。
【００２７】
次に、外部の影響から保護するため、半導体ウエハ３０のベベル部３４以外の領域を被覆するように、酸化膜やシリコン窒化膜等から成る保護膜３３を形成する。
【００２８】
次に、図４（ｂ）に示すように前記保護膜３３をマスクにして前記半導体ウエハ３０の全面をドライエッチングもしくは液体によるウェットエッチングにて等方性エッチングすることで前記半導体ウエハ３０のベベル部３４のエッチング残り３２ａを除去する。
【００２９】
以上説明したように本発明によれば、半導体ウエハのベベル部における導電膜３２のエッチング残りが発生しない、もしくはエッチング残り３２ａが発生していたとしても除去することができる。従って、その後の工程において、従来問題となっていたエッチング残りの再付着による収量の低下や信頼性の低下を抑止することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を示す断面図である。
【図５】従来の半導体装置の製造方法を示す断面図である。
【図６】従来の半導体装置の製造方法を示す断面図である。
【図１】
2005311339.tif 000003
【図２】
2005311339.tif 000004
【図３】
2005311339.tif 000005
【図４】
2005311339.tif 000006
【図５】
2005311339.tif 000007
【図６】
2005311339.tif 000008