(57)【要約】【課題】  主電流素子と電流検出素子を備えた縦型半導体装置のアバランシェ耐量を向上させる。【解決手段】  主電流素子１２の最端部のユニットセル１３のｐ-型ベース領域１０２内のｎ+型ソース領域１０３の周囲に高不純物濃度のｐ+型領域１６ｓを形成する。また、電流検出素子１４の最端部のユニットセル１５のｎ+型ソース領域１０３の周囲にｐ+型領域１６ｄを形成する。ユニットセル１３、１５内には、ｎ+型ソース領域１０３、ｐ+型領域１６ｓ（１６ｄ）とｐ-型ベース領域１０２、及びｎ-型ドリフト領域１０１から成る寄生ｎｐｎトランジスタが形成されるが、この寄生ｎｐｎトランジスタのベース抵抗はｐ+型領域１６ｓ（１６ｄ）の存在により従来よりも小さくなる。【選択図】  図１
2005174996.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体領域と、
前記半導体領域の表面に形成された第２導電型の第１の領域と、
該第１の領域内に選択的に形成された第１導電型の第２の領域と、
該半導体領域と該第１の領域と該第２の領域に接するように形成されたゲート絶縁膜と
、
該ゲート絶縁膜を挟んで前記第１の領域に対向するように形成されたゲート電極と、
前記第１の領域と前記第２の領域に接続された取り出し電極を有するユニットセルが複
数設けられた主電流素子と、
前記ユニットセルが少なくとも１つ設けられ、前記第１の領域が前記主電流素子の第１
の領域と所定間隔隔てて形成された、前記半導体領域を前記主電流素子と共通する電流検
出素子を備え、
前記主電流素子の前記電流検出素子側の端部に設けられた少なくとも１つの前記ユニッ
トセルと前記電流検出素子の前記主電流素子側の端部に設けられた少なくとも１つのユニ
ットセルは、前記第１領域内の前記第２の領域の周囲が前記第１の領域よりも不純物濃度
の高い第２導電型の第３の領域で覆われていること、
を特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記第２の領域と前記第１の領域を貫いて前記半導体領域に達する
深さまで形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記主電流素子と前記電流検出素子は、前記半導体領域上に形成された層間絶縁膜によ
り電気的に分離されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記ゲート電極は、前記第１の領域及び前記半導体領域の上方に前記ゲート絶縁膜を介
して形成されていることを特徴とする請求項１記載の半導体装置。
【請求項５】
前記主電流素子と前記電流検出素子の間に設けられた前記ゲート電極は、前記主電流素
子及び前記電流検出素子内のユニットセルのゲート電極よりも横幅が広いことを特徴とす
る請求項４記載の半導体装置。
【請求項６】
前記第３の領域は、前記主電流素子の最端部のユニットセルと、前記電流検出素子の最
端部のユニットセルのみに形成されていること、
を特徴とする請求項１記載の半導体装置。
【請求項７】
前記第３の領域は、前記主電流素子の端部側の複数のユニットセルと、前記電流検出素
子の端部側の複数のユニットセルに設けられていることを特徴とする請求項１記載の半導
体装置。
【請求項８】
前記第３の領域は、前記主電流素子の最端部のユニットセルの電流検出素子側に設けら
れた前記第２の領域の周囲と、前記電流検出素子の最端部のユニットセルの前記主電流素
子側に設けられた前記第２の領域の周囲のみに設けられていることを特徴とする請求項２
記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電力用の半導体装置に係り、特に、主電流素子と電流検出素子と
を同一チップ上に備えた縦型の半導体装置に好適なものである。
【背景技術】
【０００２】
電力用半導体装置（パワー半導体デバイス）は、最近では、縦型ＭＯＳＦＥＴ(Metal O
xide Semiconductor Field Effect Transitor)やＩＧＢＴ(Insulated Gate Bipolar Tran
sitor)などの縦型ＭＯＳ構造の半導体装置が主流となってきている。このような電力用半
導体装置においては過電流保護や素子動作制御を目的とした電流検出機能が必要であり、
この機能を実現するために電流検出電極が設けられる。一般的には主電極と検出電流との
間に外部抵抗を接続しその両端の電位差を検出する方法などがあり、過電流の場合定格の
所定倍（例えば、１．５倍）となったことを該電位差により検出するように構成される。
【０００３】
図６は、従来のトレンチゲート構造を有する電流検出機能付き縦型ｎチャネルＭＯＳＦ
ＥＴ（以下、縦型ｎ−ＭＯＳＦＥＴ）の構成を示す図である。
同図に示す縦型ｎ−ＭＯＳＦＥＴＴ１００は、ｎ-型ドリフト領域１０１の表面に、ｐ-型ベース領域１０２が選択的に形成されている。各ｐ-型ベース領域１０２の表面にはｎ+型ソース領域１０３が選択的に形成されている。そして、ｎ+型ソース領域１０３とｐ-型ベース領域１０２の一部を貫通して上記ｎ-型ドリフト領域１０１に達する深さまで溝１０４が形成され、この溝１０４内にゲート絶縁膜１０５を介して電極材料１０６が埋め込まれて、ゲート電極（不図示）に接続されるトレンチゲート１０７が形成されている。
【０００４】
また、上記ｎ-型ドリフト領域１０１の裏面には、ドレイン領域となるｎ型半導体層１
０８が設けられている。さらに、そのｎ型半導体層１０８の他面（下面）にドレイン電極
１０９が設けられている。また、上記トレンチゲート１０７の表面（上面）を覆うように
して層間絶縁膜１１０が設けられ、さらに、所定間隔だけ離れて互いに隣接するｐ-型ベ
ース領域１０２の端部上部と上記ｎ-型ドリフト領域１０１の該端部間の表面を覆うよう
にして層間絶縁膜１１１が設けられている。また、さらに、上記ｐ-型ベース領域１０２
の表面上に、層間絶縁膜１１０の上面と側面及び層間絶縁膜１１１の端部の上面と側面を
覆うようにして、主電極（ソース電極）１１２と電流検出電極１１３が所定間隔だけ隔て
て形成されている。
【０００５】
図６に示すように、主電流素子（主電流セル領域）１１５は、ｎ-型ドリフト領域１０
１、ｐ-型ベース領域１０２、ｎ+型ソース領域１０３、ゲート絶縁膜１０５、トレンチゲート１０７、ｎ型半導体層１０８、ドレイン電極１０９、層間絶縁膜１１０、層間絶縁膜１１１及び主電極１１２から構成されるユニットセル１１４が複数、所定間隔で配設された構成となっている。また、電流検出素子（電流検出セル領域）１１７も主電流素子１１５と同様の構成をしており、上記ユニットセル１１４と同様の構成のユニットセル１１６（主電極１１２を電流検出電極１１３に置き換えただけ）を少なくとも１つ備えた構成となっている。
【０００６】
縦型ｎ−ＭＯＳＦＥＴ１００は、通常、複数の主電流素子１１５に対して、少なくとも
１つの電流検出素子１１７が隣接して設けられた構成となっている。このような構成の縦
型ｎ−ＭＯＳＦＥＴ１００においては、主電流素子１１５と電流検出素子１１７とが電気
的に分離して設けられた構成となっている。しかしながらｎ-型ドリフト領域１０１は共
有されており電流は同じ裏面電極１０９から流れる。
【０００７】
図７は、従来のトレンチゲート構造を有する電流検出機能付きのｎチャネルＩＧＢＴの
構成を示す図である。
同図に示すＩＧＢＴ２００の構成は、上記縦型ｎ−ＭＯＳＦＥＴ１００とほぼ同様の構
成であり、ｎ型半導体層１０８の変わりにコレクタ領域となるｐ型半導体層２０８が設け
られている。そして、そのｐ型半導体層２０８の裏面にコレクタ電極２０９が設けられて
いる。
このＩＧＢＴ２００の場合も、主電流素子２１５と電流検出素子２１７はｐ-型ベース領域２０２上の表面上に電気的に分離して配設されており、複数の主電流素子２１５に対して少なくとも１つの電流検出素子２１７が隣接して設けられる構成となっている。
【０００８】
このような構成のＩＧＢＴ２００においては、各トレンチゲート２０７間のｐ-型ベー
ス領域２０２の直下がキャリア蓄積層として機能するようになっており、そこに蓄積され
るキャリア量によってオン電圧やスイッチング特性が変化する（例えば、特許文献１参照
）。
【０００９】
上記縦型ｎ−ＭＯＳＦＥＴ１００（または上記ＩＧＢＴ２００）においては、ｎ+型ソ
ース領域１０３（２０３）、ｐ-型ベース領域１０２（２０２）及びｎ-型ドリフト領域１０１（２０１）が寄生ｎｐｎトランジスタを構成している。
【００１０】
図８は、該寄生ｎｐｎトランジスタの等価回路を示す図である。
同図において、ベース抵抗Ｒｂはｐ-型ベース領域１０２（２０２）の抵抗である。
ここで、図９を用いて上記寄生ｎｐｎトランジスタにおけるアバランシェ発生メカニズ
ムを説明する。
【００１１】
図９（ａ）は上記縦型ｎ−ＭＯＳＦＥＴ１００をスイッチング素子として使用した回路
を示す図であり、同図（ｂ）は同回路の動作時におけるドレイン電流−ドレイン・ソース
間電圧ＶDSの波形図である。
同図（ａ）において、縦型ｎ−ＭＯＳＦＥＴ１００のソースは接地されており、そのド
レインには誘導性の負荷Ｌ（以下、Ｌ負荷）が接続されている。該Ｌ負荷の他端は、片側
が接地された電源ＶDDの正極に接続されている。
【００１２】
縦型ｎ−ＭＯＳＦＥＴ１００のゲート電極Ｇに正のゲート電圧ＶGを印加すると、ｐ-型ベース領域１０２のトレンチゲート１０７の周囲部分に反転層が形成され（ｎチャネルが形成され）、このｎチャネルを介してｎ+型ソース領域１０３とｎ-型ドリフト領域１０１が導通し、縦型ｎ−ＭＯＳＦＥＴ１００はオンとなる。
【００１３】
このとき、同図（ｂ）に示すように、オンとなる前にＶＤＤであった縦型ｎ−ＭＯＳＦＥＴ１００のドレイン・ソース間電圧ＶDSはほぼ０Ｖに近い値まで減少し、その後、オフとなるまでその値をほぼ維持し続ける。一方、ドレイン電流ＩDは０Ａ（アンペア）からほぼリニアに漸増していく。
【００１４】
そして、縦型ｎ−ＭＯＳＦＥＴ１００のゲート電極への正のゲート電圧ＶGの印加を止
め、縦型ｎ−ＭＯＳＦＥＴ１００をオフにすると、Ｌ負荷に逆起電力ＶRが生じる。この
結果、縦型ｎ−ＭＯＳＦＥＴ１００のドレイン・ソース間に、電源電圧ＶＤＤに該逆起電力ＶRを加えた電圧（＝ＶDD＋ＶR）が加わり、縦型ｎ−ＭＯＳＦＥＴのドレイン・ソース間電圧ＶDSは急速に増大する（同図（ｂ）参照）。そして、このドレイン・ソース電圧ＶDSがブレークダウン電圧ＶBRまで達するとアバランシェが発生する。このアバランシェにより生じる電力（アバランシェエネルギー）は縦型ｎ−ＭＯＳＦＥＴ１００内部の寄生ｎｐｎトランジスタで消費される。この結果、スイッチングオフ後に、縦型ｎ−ＭＯＳＦＥＴ１００のドレイン電流ＩDは徐々に減少し、ドレイン電極ＩDが０Ａになった時点で、ドレイン・ソース電圧ＶDSは電源電圧ＶDDまで減少する（同図（ｂ）参照）。
【００１５】
このときアバランシェ電流はｐ-型ベース領域１０２を流れるためベース抵抗Ｒｂによ
るベース電位上昇を起こす。この電位上昇が大きいと寄生ｎｐｎトランジスタがオンして
しまい縦型ｎ−ＭＯＳＦＥＴ１００はオフできなくなり破壊に至ってしまう。このように
、縦型ｎ−ＭＯＳＦＥＴ１００内部で吸収可能なエネルギー量には限界があり、そのエネ
ルギー量をアバランシェ耐量と呼んでいる。
【００１６】
縦型ｎ−ＭＯＳＦＥＴ１００（及びＩＧＢＴ２００）では素子形成が不連続な部分にア
バランシェ電流が集中し、部分的な電流の増大から寄生ｎｐｎトランジスタがオンしやす
く素子全体でのアバランシェ耐量低下を招きやすい。主電流素子１１５（２１５）のほか
に電流検出素子１１７（２１７）がある場合は主電流素子１１５（２１５）のｐ-型ベー
ス領域と電流検出素子１１７（２１７）のｐ-型ベース領域が向き合う距離が隣接するユ
ニットセルよりも大きくなっているため、主電流素子１１５（２１５）及び電流検出素子
１１７（２１７）の端部でアバランシェ電流が集中して大きくなり寄生ｎｐｎトランジス
タがオンしやすくなるため破壊しやすい。
【００１７】
このように、アバランシェ発生時においては、端部付近のユニットセル１１４（２１４
）で形成される寄生ｎｐｎトランジスタの方が端部付近以外のユニットセル１１４（２１
４）で形成される寄生ｎｐｎトランジスタよりも先に破壊し易い。そして、このことが、
縦型ｎ−ＭＯＳＦＥＴ１００の素子全体としてのアバランシェ耐量を低下させる原因とな
っていた（例えば、特許文献２参照）。
【特許文献１】特許３４００２３７号公報
【特許文献２】特開平６−２９１３２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述したように、従来の電流検出機能付き縦型半導体装置においては、主電流素子及び
電流検出素子の端部付近の寄生ｎｐｎトランジスタがオンし易く、アバランシェ耐量が低
下するという問題があった。
本発明の目的は、電流検出機能付き縦型半導体装置において、主電流素子及び電流検出
素子の端部付近の寄生バイポーラトランジスタをオンしにくくして、アバランシェ耐量を
向上させることである。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、
第１導電型の半導体領域と、
前記半導体領域の表面に形成された第２導電型の第１の領域と、
該第１の領域内に選択的に形成された第１導電型の第２の領域と、
該半導体領域と該第１の領域と該第２の領域に接するように形成されたゲート絶縁膜と
、
該ゲート絶縁膜を挟んで前記第１の領域に対向するように形成されたゲート電極と、
前記第１の領域と前記第２の領域に接続された取り出し電極を有するユニットセルが複
数設けられた主電流素子と、
前記ユニットセルが少なくとも１つ設けられ、前記第１の領域が前記主電流素子の第１
の領域と所定間隔隔てて形成された、前記半導体領域を前記主電流素子と共通する電流検
出素子を備え、
前記主電流素子の前記電流検出素子側の端部に設けられた少なくとも１つの前記ユニッ
トセルと前記電流検出素子の前記主電流素子側の端部に設けられた少なくとも１つのユニ
ットセルは、前記第１領域内の前記第２の領域の周囲が前記第１の領域よりも不純物濃度
の高い第２導電型の第３の領域で覆われていることを構成上の特徴とする。
【００２０】
上記構成の本発明の半導体装置は、例えば、縦型ＭＯＳＦＥＴやＩＧＢＴ等であり、そ
の場合、前記第１の領域はベース領域、前記第２の領域はソース領域となる。
前記ゲート電極は、例えば、前記第２の領域と前記第１の領域を貫いて前記半導体領域
に達する深さまで形成されているように構成される。このような構成のゲート電極は、例
えば、トレンチゲート電極である。そして、この場合、前記主電流素子と前記電流検出素
子は、例えば、前記半導体領域上に形成された層間絶縁膜により電気的に分離されるよう
に構成される（実施例１〜３，５）。
【００２１】
また、前記ゲート電極は、前記第１の領域及び前記半導体領域の上方に前記ゲート絶縁
膜を介して形成されているように構成される。このような構成のゲート電極は、縦型プレ
ーナ構造半導体装置のゲート電極である。そして、この場合、前記主電流素子と前記電流
検出素子の間に設けられた前記ゲート電極は、前記主電流素子及び前記電流検出素子内の
ユニットセルのゲート電極よりも横幅が広いように構成される。
【００２２】
上記構成の半導体装置において、前記ユニットセル内には前記第２の領域、前記第１の
領域及び前記半導体領域から成る寄生バイポーラトランジスタが形成される。そして、前
記主電流素子と前記電流検出素子の端部間のユニットセルの間隔は、主電流素子内及び電
流検出素子内のユニットセルの間隔よりも広いため、前記主電流素子の該端部側のユニッ
トセルと前記電流検出素子の該端部側のユニットセルには、上記２つの素子内のユニット
セルよりも大きな電流が流れ込む構造となっている。本発明の半導体装置によれば、前記
第３の領域を設けたため、前記寄生バイポーラトランジスタのベース抵抗を従来よりも小
さくできる。このため、前記寄生バイポーラトランジスタがオンしにくくなるので、アバ
ランシェ耐量が従来よりも向上する。
【００２３】
本発明の半導体装置の一態様においては、前記第３の領域を、前記主電流素子の最端部
のユニットセルと、前記電流検出素子の最端部のユニットセルのみに形成する。
上記端部側の複数のユニットセルにおいては、アバランシェにより発生する電流の流入
量は端部側のユニットセルの方がより大きくなる。したがって、前記主電流素子と前記電
流検出素子の各素子のユニットセルにおいて、最端部のユニットセルにのみ前記第３の領
域を設けるだけでも、アバランシェ耐量の向上の効果は大きい。また、半導体装置の最大
許容電流規格値等によっては、該最端部のユニットセルにのみ前記第３の領域を設けるだ
けで充分の場合もありうる。
【００２４】
本発明の半導体装置の他の態様においては、前記第３の領域は、前記主電流素子の端部
側の複数のユニットセルと、前記電流検出素子の端部側の複数のユニットセルに設けられ
る。
このように、主電流素子と電流検出素子の各素子において、該端部側の複数のユニット
セルに前記第３の領域を設けることにより、アバランシェにより大電流が発生しても、こ
れら複数のユニットセルの破壊を防止でき、アバランシェ耐量を向上できる。
【００２５】
本発明の半導体装置の、さらに、他の態様では、前記第３の領域は、前記主電流素子の
最端部のユニットセルの電流検出素子側に設けられた前記第２の領域の周囲と、前記電流
検出素子の最端部のユニットセルの前記主電流素子側に設けられた前記第２の領域の周囲
のみに設けられる。
【００２６】
例えば、本発明の半導体装置が前記トレンチゲート構造の縦型半導体装置であった場合
、前記第３の領域は主電流素子と電流検出素子の最端部に設けられたユニットセルのトレ
ンチゲート電極の端部側にのみゲート絶縁膜を介して設けられる。
このような構成にすることにより、主電流素子のユニットセル数が少ない場合であって
も、素子としての電気的特性に大きな影響を及ぼすことなく、アバランシェ耐量を向上さ
せることが可能となる。
【発明の効果】
【００２７】
本発明によれば、主電流素子と電流検出素子を有する電流検出機能付きの縦型半導体装
置において、該主電流素子と該電流検出素子の端部のユニットセルの寄生バイポーラトラ
ンジスタのベース領域の抵抗が小さくなるようにして、アバランシェ耐量を従来よりも向
上させることができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照しながら、本発明の実施形態を説明する。
【実施例１】
【００２９】
図１は、本発明の一実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す図である
。同図において、図６の上記従来の縦型ｎ−ＭＯＳＦＥＴ１００（以下、縦型ＭＯＳＦＥ
Ｔ１００）の部分と同一の部分には同一の符号を付与している。
図１に示す電流検出機能付き縦型ｎ−ＭＯＳＦＥＴ１０（以下、縦型ＭＯＳＦＥＴ１０
）が図６に示す上記電流検出機能付き縦型ｎ−ＭＯＳＦＥＴ１００と異なる点は、主電流
素子１２の最端部のユニットセル１３及び電流検出素子１４の最端部のユニットセル１５
において、ｐ-型ベース領域１０２内のｎ型ソース領域（ｎ+型ソース領域）１０３の周囲に、それぞれ、ｐ+型領域１６ｓ、１６ｄを形成したことである。
【００３０】
このように、縦型ＭＯＳＦＥＴ１０の主電流素子１２及び電流検出素子１４の最端部の
ユニットセル１３、１５において、それぞれ、ｐ+型領域１６ｓ、１６ｄを設けたことに
より、ｎ+型ソース領域１０３、ｐ+型領域１６ｓ（１６ｄ）並びにｐ-型ベース領域１０２、及びｎ-型ドリフト領域１０１から構成される寄生ｎｐｎトランジスタのベース抵抗が、上記従来の縦型ＭＯＳＦＥＴＴ１００の寄生ｎｐｎトランジスタのベース抵抗よりも小さくなる。
【００３１】
このことにより、上記のようにしてアバランシェが発生した場合、従来と同等の大電流
が主電流素子１２及び電流検出素子１４の上記端部のユニットセル１３、１５に流れ込ん
でも、縦型ＭＯＳＦＥＴ１０の寄生ｎｐｎトランジスタのベース・エミッタ間の電圧ＶBEは、従来の縦型ＭＯＳＦＥＴ１００よりも小さくなる。このため、縦型ＭＯＳＦＥＴ１０の寄生ｎｐｎトランジスタは、従来の縦型ＭＯＳＦＥＴ１００の寄生ｎｐｎトランジスタよりもオンしにくくなり、縦型ＭＯＳＦＥＴ１０のアバランシェ耐量は従来の縦型ＭＯＳＦＥＴ１００よりも向上する。
【実施例２】
【００３２】
図２は、本発明の他の実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す図であ
る。同図において、従来の電流検出機能付き縦型ＭＯＳＦＥＴ１００の部分と同一の部分
には同一の符号を付与している。
図２に示す電流検出機能付き縦型ＭＯＳＦＥＴ２０は、主電流素子２２の端部の２つの
ユニットセル２３と、電流検出素子２４の端部の２つのユニットセル２５の構成に特徴が
ある。主電流素子２２の端部の２つのユニットセル２３においては、実施例１の縦型ＭＯ
ＳＦＥＴ１０のユニットセル１３と同様に、ｐ-型ベース領域１０２内のｎ+型ソース領域１０３の周囲にｐ+型領域２６ｓを形成している。また、電流検出素子２４の端部の２つのユニットセル２５においても、ｐ-型ベース領域１０２内のｎ+型ソース領域１０３の周囲にｐ+型領域２６ｄを形成している。
【００３３】
このように、縦型ＭＯＳＦＥＴ２０においては、主電流素子２２と電流検出素子２４に
おいて、それらの端部の２つのユニットセル２３、２５のそれぞれのｐ-型ベース領域１
０２内のｎ+型ソース領域１０３の周囲に高不純物濃度のｐ+型領域２６ｓ、ｐ+型領域２６ｄを設けている。このような構成により、アバランシェ耐量の低下を、実施例１の縦型ＭＯＳＦＥＴ１０よりもさらに抑制できる。
【００３４】
例えば主電流素子２２と電流検出素子２４の分離幅Ｗがより大きい場合には、主電流素
子２２と電流検出素子２４の端部のユニットセルに流れる電流量もより大きくなるので、
最端部以外の端部のユニットセルにも大きな電流が流れ込む。このため、最端部以降の端
部側のユニットセルのアバランシェ耐量も大きくする必要がある。縦型ＭＯＳＦＥＴ２０
は、このような場合でも端部のユニットセルの破壊を防止できるので、素子破壊を防止で
きる。尚、実施例２では、主電流素子２２と電流検出素子２４において、ｐ+型領域２６
ｓ、２６ｄを設ける端部側ユニットセルの個数を２個としているが、本発明はこれに限定
されるものではない。主電流素子と電流検出素子においてｐ+型領域２６ｓ、２６ｄを設
ける端部側ユニットセルの個数は、主電流素子と電流検出素子の分離幅等に応じて、適宜
、決定するようにしてよい。
【実施例３】
【００３５】
図３は、本発明のさらに他の実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す
図である。同図において、図６の上記電流検出機能付き縦型ＭＯＳＦＥＴ１００の部分と
同一部分には同じ符号を付与している。
図３に示す電流検出機能付き縦型ＭＯＳＦＥＴ３０は、主電流素子３２の最端部のユニ
ットセル３３及び電流検出素子３４の最端部のユニットセル３５の構成に特徴がある。該
ユニットセル３３、３５においては、ｐ-型ベース領域１０２内のｎ+型ソース領域１０３の片側（端部側）のみに、それぞれ、ｐ+型領域３６ｓ、３６ｄを設けるようにしている。
【００３６】
上述したように、主電流素子と電流検出素子の分離幅に応じて、主電流素子と電流検出
素子の端部側に流れ込む電流の量は変化する。したがって、その電流量がそれほど大きく
ない場合には、主電流素子と電流検出素子の最端部のユニットセルの構成を縦型ＭＯＳＦ
ＥＴ３０のようにすることで、実施例１の縦型ＭＯＳＦＥＴ１０よりもスイッチング特性
（ターンオン速度、ターンオフ速度）等の電気的特性を向上できる。
【実施例４】
【００３７】
図４は、本発明のさらに他の実施例の電流検出機能付き縦型ＭＯＳＦＥＴの構成を示す
図である。
同図に示す電流検出機能付き縦型ＭＯＳＦＥＴ４０（以下、縦型ＭＯＳＦＥＴ４０）は
プレーナ構造をしており、ｎ型ドレイン領域４１と、このｎ型ドレイン領域４１上に形成
されたｎ-型ドリフト領域４２を母体にして形成されている。
【００３８】
この縦型ＭＯＳＦＥＴ４０は、複数の主電流素子５２と該主電流素子５２間に形成され
た電流検出素子５４から構成されている。主電流素子５２は複数のユニットセル５３を有
し、電流検出素子５４は少なくとも１つのユニットセル５５を有している。
ここで、プレーナ構造縦型ＭＯＳＦＥＴ４０全体の構成を説明すると、ｎ型ドレイン領
域４１の上にｎ-型ドリフト領域４２が形成されている。ｎ-型ドリフト領域４２の上面にはｐ型半導体層４３が形成されており、このｐ型半導体層４３の表面にはｎ型ソース領域４４が所定間隔で形成されている。ｎ型ソース領域４４の上方には、ゲート絶縁膜４６を介してゲート４７が形成されている。このゲート絶縁膜４６は、ゲート４７とｐ型半導体層４３の間に形成されている。ゲート４７の他の周囲は層間絶縁膜４５により覆われている。主電流素子５２のｐ型半導体層４３とｎ型ソース領域４４の一部と層間絶縁膜４５の上にはソース電極４８が形成されている。電流検出素子５４のｐ型半導体層４３の上とｎ型ソース領域４４の一部と層間絶縁膜６０の上には電流検出電極５０が形成されている。また、ｎ型ドレイン領域４１の裏面全体にはドレイン電極４９が形成されている。尚、主電流素子５２と電流検出素子５４の間に設けられたゲート４７（４７ａ）及びゲート絶縁膜４６（４６ａ）は、主電流素子５２及び電流検出素子５４内のゲート４７及びゲート絶縁膜４６よりも横幅が広くなっている。
【００３９】
上記構成のプレーナ構造縦型ＭＯＳＦＥＴ４０においても、主電流素子５２と電流検出
素子５４の双方において、ｎ型ソース領域４４、ｐ型半導体層４３及びｎ-型ドリフト領
域４２から成る寄生ｎｐｎトランジスタが形成される。
実施例４のプレーナ構造の縦型ＭＯＳＦＥＴ４０の特徴は、主電流素子５２の端部のユ
ニットセル５３と電流検出素子５４の端部のユニットセル５５の構成にある。
【００４０】
主電流素子５２の端部のユニットセル５３は、ｎ型ドレイン領域４１、ｎ-型ドリフト
領域４２、ｐ型半導体層４３、ｎ型ソース領域４４、層間絶縁膜４５、ゲート絶縁膜４６
、ゲート４７、ソース電極４８及びドレイン電極４９から構成されている。主電流素子５
２の端部のユニットセル５３の特徴は、ｐ型半導体層４３内の端部側のｎ型ソース領域４
４の周囲に高不純物濃度のｐ+型領域６２ｓを設けたことである。
【００４１】
電流検出素子５４の端部のユニットセル５５は主電流素子５２のユニットセル５３と同
様な構成となっており、ｎ型ドレイン領域４１、ｎ-型ドリフト領域４２、ｐ型半導体層
４３、ｎ型ソース領域４４、層間絶縁膜６０、ゲート絶縁膜４６、ゲート４７及び電流検
出電極５０から構成されている。電流検出素子５４の端部のユニットセル５５の特徴は、
ｐ型半導体層４３内の端部側のｎ型ソース領域４４の周囲に高不純物濃度のｐ+型領域６
２ｄを設けたことである。
【００４２】
このように、プレーナ構造縦型ＭＯＳＦＥＴ４０においては、主電流素子５２の端部の
ユニットセル５３と電流検出素子５４の端部のユニットセル５５のｎ型ソース領域４４の
下部周囲に、それぞれ、高不純物濃度のｐ+型領域６２ｓ、６２ｄを設けるようにしたの
で、実施例１の縦型ＭＯＳＦＥＴ１０と同様なメカニズムにより、従来よりもアバランシ
ェ耐量を向上させることができる。
【実施例５】
【００４３】
実施例１〜３は本発明を縦型トレンチゲート構造ＭＯＳＦＥＴに適用した例であるが、
実施例１〜３の縦型トレンチゲート構造ＭＯＳＦＥＴの構成を一部変えることで、本発明
はＩＧＢＴにも適用可能である。
図５は、本発明を適用したＩＧＢＴの構成を示す図である。
【００４４】
同図に示すＩＧＢＴ７０は、ｐ型半導体層７１上にｎ型ドリフト領域７２が設けられて
いる。ｎ型ドリフト領域７２の表面には所定の深さでｐ型ベース領域７３が選択的に形成
されている。ｐ型ベース領域７３の表面には、所定の深さでｎ型エミッタ領域７４が選択
的に形成されている。そして、ｎ型エミッタ領域７４とｐ型ベース領域７３の一部を貫通
して上記ｎ型ドリフト領域７２に達する深さまで溝７５が形成され、この溝７５内にゲー
ト絶縁膜７６を介して電極材料７７が埋め込まれて、ゲート電極（不図示）に接続される
トレンチゲート７８が形成されている。
【００４５】
また、上記ｐ型半導体層７１の他面側には、コレクタ電極７９が設けられている。そし
て、上記トレンチゲート７８の表面を覆うようにして層間絶縁膜８０が設けられ、さらに
、隣接するｐ型ベース領域７３の端部と該端部間の上記ｎ型ドリフト領域７２の表面を覆
うようにして層間絶縁膜８１が設けられている。また、さらに、上記ｐ型ベース領域７３
の表面上に、層間絶縁膜８０の上面と側面及び層間絶縁膜８１の端部の上面と側面を覆う
ようにして、主電極（エミッタ電極）８２と電流検出電極８３が所定間隔だけ隔てて形成
されている。
【００４６】
このように、主電流素子９０と電流検出素子９４は、電気的に分離されてｎ型ドリフト
領域７２上に形成されている。主電流素子９０のｐ型ベース領域７３内の電流検出素子９
４側の最端部のｎ型エミッタ領域７４の周囲にはｐ+型領域８４ｓが設けられている。ま
た、電流検出素子９４のｐ型ベース領域７３内の主電流素子９０側の最端部のｎ型エミッ
タ領域７４の周囲にはｐ+型領域８４ｄが設けられている。
【００４７】
主電流素子９０と電流検出素子９４は、ｎ型エミッタ領域７４、ｐ型ベース領域７３、
ｎ型ドリフト領域７２、ｐ型半導体層７１、トレンチゲート７８、ゲート絶縁膜７６、コ
レクタ電極７９、層間絶縁膜８０及び主電極８２（電流検出素子９４の場合は電流検出電
極８３）から成るユニットセル９１、９５を有している。
【００４８】
このＩＧＢＴ７０においても、主電流素子９０と電流検出素子９４のそれぞれのユニッ
トセル９１、９５において、ｎ型エミッタ領域７４、ｐ型ベース領域７３及びｎ型ドリフ
ト領域７２とから成る寄生ｎｐｎトランジスタが形成される。このため、上記のように、
主電流素子９０と電流検出素子９４の最端部のユニットセル９１、９５のそれぞれにおい
て、ｎ型エミッタ領域７４の周囲（上面を除く）にｐ+型領域８４ｓ、８４ｄを形成する
ことにより、実施例１の縦型ＭＯＳＦＥＴ１０と同様なメカニズムによりアバランシェ耐
量が従来よりも向上する。
【００４９】
実施例１〜４は、いずれもｎ−ＭＯＳＦＥＴであるが、本発明は逆導電型のｐ−ＭＯＳ
ＦＥＴにも適用可能である。また、本発明は、実施例５に示すＩＧＢＴ７０に限定される
ものではなく、実施例２〜３の縦型ＭＯＳＦＥＴの構成を適用したＩＧＢＴも含まれる。
その他、本発明の趣旨を変えない範囲内で、種々の変形が実施可能である。
【産業上の利用可能性】
【００５０】
本発明は、ＤＣ−ＤＣコンバータやインバータなどの様々なパワーエレクトロニクスの
スイッチング素子として広範囲に適用できる。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例の縦型ＭＯＳＦＥＴの構成を示す図である。（実施例１）
【図２】本発明の他の実施例の縦型ＭＯＳＦＥＴの構成を示す図である（実施例２）
【図３】本発明のさらに他の実施例の縦型ＭＯＳＦＥＴの構成を示す図である（実施例３）
【図４】本発明の別の実施例のプレーナ構造の縦型ＭＯＳＦＥＴの構成を示す図である。（実施例４）
【図５】本発明のさらに別の実施例のＩＧＢＴの構成を示す図である。（実施例５）
【図６】従来のトレンチゲート構造を有する縦型ｎ−ＭＯＳＦＥＴの構成を示す図である。
【図７】従来のトレンチゲート構造を有するｎチャネルＩＧＢＴの構成を示す図である。
【図８】寄生ｎｐｎトランジスタの等価回路を示す図である。
【図９】（ａ）は図６の縦型ｎ−ＭＯＳＦＥＴをスイッチング素子として使用した回路を示す図であり、同図（ｂ）は同回路の動作時におけるドレイン電流−ドレイン・ソース間電圧の波形図である。
【符号の説明】
【００５２】
１０  トレンチゲート構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例１）
１２  主電流素子
１３  ユニットセル１３
１４  電流検出素子
１５  ユニットセル
１６ｓ、１６ｄ  ｐ+型領域
２０  トレンチゲート構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例２）
２２  主電流素子
２３  ユニットセル
２４  電流検出素子
２５  ユニットセル
２６ｓ、２６ｄ  ｐ+型領域
３０  トレンチゲート構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例３）
３２  主電流素子
３３  ユニットセル
３４  電流検出素子
３５  ユニットセル
３６ｓ、３６ｄ  ｐ+型領域
４０  プレーナ構造の電流検出機能付き縦型ＭＯＳＦＥＴ（実施例４）
４１  ｎ型ドレイン領域
４２  ｎ-型ドリフト領域
４３  ｐ型半導体層
４４  ｎ型ソース領域
４５  層間絶縁膜
４６、４６ａ  ゲート絶縁膜
４７、４７ａ ゲート
４８  ソース電極
４９  ドレイン電極
５０  電流検出電極
５２  主電流素子
５３  ユニットセル
５４  電流検出素子
５５  ユニットセル
６０  層間絶縁膜
６２ｓ、６２ｄ ｐ+型領域
７０  トレンチゲート構造の電流検出機能付きＩＧＢＴ（実施例５）
７１  ｐ型半導体層
７２  ｎ型ドリフト領域
７３  ｐ型ベース領域
７４  ｎ型エミッタ領域
７５  溝
７６  ゲート絶縁膜
７７  電極材料
７８  トレンチゲート
７９  コレクタ電極
８０、８１  層間絶縁膜
８２  主電極
８３  電流検出電極
８４ｓ、８４ｄ  ｐ+型領域
９０  主電流素子
９１  ユニットセル
９４  電流検出素子
９５  ユニットセル
１０１  ｎ-型ドリフト領域
１０２  ｐ-型ベース領域
１０３  ｎ+型ソース領域
１０４  溝
１０５  ゲート絶縁膜
１０６  電極材料
１０７  トレンチゲート
１０８  ｎ型半導体層
１０９  ドレイン電極
１１０、１１１  層間絶縁膜
１１２  主電極
１１３  電流検出電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005174996.tif 000008
【図７】
2005174996.tif 000009
【図８】
2005174996.tif 000010
【図９】
2005174996.tif 000011