(57)【要約】【課題】信号を多重化する改良された方法および装置を提供すること。【解決手段】第１の態様では、マルチプレクサが入力すべき複数の選択信号および複数の入力信号を提供することを含む第１の方法が提供される。各選択信号は、選択信号が第１の論理状態であるとき、マルチプレクサが出力すべき複数の入力信号の中の異なる１つをマルチプレクサに選択させるようになされる。第１の方法は、他の選択信号が第２の論理状態になるまで、第１の論理状態にある第１の選択信号がマルチプレクサに供給されることを防止することをさらに含む。他の多くの態様が提供されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
信号を多重化する方法であって、
マルチプレクサの入力として複数の選択信号および複数の入力信号を供給するステップであって、各選択信号は、前記選択信号が第１の論理状態であるとき、前記マルチプレクサによる出力として前記複数の入力信号のうちの異なる１つを前記マルチプレクサに選択させるステップと、
他の選択信号が第２の論理状態になるまで、前記選択信号のうちの前記第１の論理状態にある第１の選択信号が前記マルチプレクサに供給されるのを防止するステップと
を含む方法。
【請求項２】
前記複数の入力信号が複数のクロック信号を含む、請求項１に記載の方法。
【請求項３】
前記複数のクロック信号が互いに非同期である、請求項２に記載の方法。
【請求項４】
他の選択信号が第２の論理状態になるまで、前記選択信号のうちの前記第１の論理状態にある第１の選択信号が前記マルチプレクサに供給されるのを防止する前記ステップが、
前記第１の選択信号以外の選択信号に対してＮＯＲ演算を行ってＮＯＲ出力を生成するステップと、
前記第１の選択信号および前記ＮＯＲ出力に対してＮＡＮＤ演算を行うステップと
を含む、請求項１に記載の方法。
【請求項５】
前記第１の選択信号を前記マルチプレクサに供給する前に、前記第１の選択信号を前記マルチプレクサの前記複数の入力信号のうちの対応する第１の入力信号と同期させるステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記第１の選択信号を同期させる前記ステップが、前記第１の入力信号の立上りエッジおよび立下りエッジが来る後まで、前記第１の選択信号が前記マルチプレクサに到達するのを防止するステップを含む、請求項５に記載の方法。
【請求項７】
信号を多重化する方法であって、
マルチプレクサの入力として複数の選択信号および複数のクロック入力信号を供給するステップであって、各選択信号は、前記選択信号が第１の論理状態であるとき、前記マルチプレクサによる出力として前記複数のクロック入力信号のうちの異なる１つを前記マルチプレクサに選択させるステップと、
他の選択信号が第２の論理状態になるまで、前記選択信号のうちの前記第１の論理状態にある第１の選択信号が前記マルチプレクサに供給されるのを防止するステップと、
前記クロック入力信号のうちの前記第１の選択信号に対応する第１の入力信号の立上りエッジおよび立下りエッジが来る後まで、前記第１の選択信号が前記マルチプレクサに到達するのを防止するステップと
を含む方法。
【請求項８】
マルチプレクサと選択回路とを含むマルチプレクサ・システムであって、
前記マルチプレクサが、複数の入力信号を受け取るようになされた複数のデータ入力ノードと、前記複数の入力信号のうちの１つを選択的に出力するようになされた出力ノードと、複数の選択ノードとを含み、
各選択ノードが、前記複数のデータ入力ノードのうちの異なる１つに対応しており、前記選択ノードに供給された第１の論理状態の選択信号に応答して、前記出力ノードが出力すべき前記複数の入力信号のうちの異なる１つを前記マルチプレクサに選択させるようになされており、
前記選択回路が、前記マルチプレクサに結合されており、前記複数の選択信号のうちの前記第１の論理状態にある第１の選択信号以外の選択信号が第２の論理状態になるまで、前記第１の選択信号が前記マルチプレクサに供給されるのを防止するようになされる、システム。
【請求項９】
前記複数の入力信号が複数のクロック信号を含む、請求項８に記載のシステム。
【請求項１０】
前記選択回路がワンショット・ロジックを含み、前記ワンショット・ロジックが、前記マルチプレクサの各選択ノードに選択信号を入力するようになされ、前記入力選択信号の唯１つが前記第１の論理状態にあるかどうかを判定し、その状態にある場合は、少なくとも前記第１の論理状態にある前記選択信号を出力するようになされる、請求項８に記載のシステム。
【請求項１１】
前記選択回路が同期ロジックをさらに含み、前記同期ロジックが、前記ワンショット・ロジックおよび前記マルチプレクサに結合されており、前記第１の論理状態にある前記選択信号を前記マルチプレクサの前記入力信号のうちの対応する１つと同期させるようになされ、前記マルチプレクサの各選択ノードに前記同期選択信号を出力するようになされる、請求項１０に記載のシステム。
【請求項１２】
前記選択回路がデコーダ・ロジックをさらに含み、前記デコーダ・ロジックが、前記ワンショット・ロジックに結合されており、複数の制御信号を受け取るようになされ、前記制御信号に基づき各選択信号を生成するようになされる、請求項１０に記載のシステム。
【請求項１３】
前記選択回路が、前記第１の選択信号以外の選択信号に対してＮＯＲ演算を行ってＮＯＲ出力を生成するようになされ、前記第１の選択信号および前記ＮＯＲ出力に対してＮＡＮＤ演算を行うようになされる、請求項１０に記載のシステム。
【請求項１４】
前記第１の選択信号が前記マルチプレクサに供給される前に、前記第１の前記選択信号を前記マルチプレクサの前記複数の入力信号のうちの対応する第１の入力信号と同期させるようになされた同期ロジックをさらに含む、請求項１０に記載のシステム。
【請求項１５】
前記同期ロジックが、前記第１の入力信号の立上りエッジおよび立下りエッジが来る後まで、前記第１の選択信号が前記マルチプレクサに到達するのを防止するようになされる、請求項１４に記載のシステム。
【請求項１６】
マルチプレクサと、前記マルチプレクサに結合された選択回路とを含むマルチプレクサ・システムであって、
前記マルチプレクサが、
複数の入力信号を受け取るようになされた複数のデータ入力ノードと、
前記複数の入力信号のうちの１つを選択的に出力するようになされた出力ノードと、
複数の選択ノードとを含み、各選択ノードが、前記複数のデータ入力ノードのうちの異なる１つに対応しており、前記選択ノードに供給された第１の論理状態の選択信号に応答して、前記出力ノードが出力すべき前記複数の入力信号のうちの異なる１つを前記マルチプレクサに選択させるようになされており、
前記選択回路が、
前記複数選択信号のうちの前記第１の論理状態にある第１の選択信号以外の前記選択信号が第２の論理状態になるまで、前記第１の選択信号が前記マルチプレクサに供給されるのを防止するようになされ、
前記マルチプレクサの前記入力信号のうちの対応する第１の入力信号の立上りエッジおよび立下りエッジが来る後まで、前記第１の選択信号が前記マルチプレクサに到達するのを防止するようになされる、システム。
【請求項１７】
マルチプレクサと、ワンショット・ロジックと、前記ワンショット・ロジックおよび前記マルチプレクサに結合された同期ロジックとを含むマルチプレクサ・システムであって、
前記マルチプレクサが、
複数の入力信号を受け取るようになされた複数のデータ入力ノードと、
前記複数の入力信号のうちの１つを選択的に出力するようになされた出力ノードと、
複数の選択ノードとを含み、各選択ノードが、前記複数のデータ入力ノードのうちの異なる１つに対応しており、前記選択ノードに供給された第１の論理状態の選択信号に応答して、前記出力ノードが出力すべき前記複数の入力信号のうちの異なる１つを選択するようになされており、
前記ワンショット・ロジックが、
前記マルチプレクサの各選択ノードに選択信号を入力するようになされ、
前記入力選択信号の唯１つが前記第１の論理状態にあるかどうかを判定し、その状態にある場合は、少なくとも前記第１の論理状態にある前記選択信号を出力するようになされており、
前記同期ロジックが、
前記ワンショット・ロジックから出力された前記第１の論理状態にある前記選択信号を前記マルチプレクサの前記入力信号のうちの対応する１つと同期させるようになされ、
前記マルチプレクサのそれぞれの選択ノードに前記同期された選択信号を出力するようになされる、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に集積回路設計に関し、より詳しくは、信号を多重化する方法および装置に関する。
【背景技術】
【０００２】
多数のデータ・システム、通信システムまたは他の同様なシステムにおいて、複数の非同期クロック、データ信号などを切り替える必要がある場合がある。そのような切替えは、通常マルチプレクサによって行われる。
【０００３】
マルチプレクサ・システムが出力を切り替えるとき、従来の多数のマルチプレクサ・システムは、マルチプレクサ出力でスプリアス信号または「グリッチ」を発生する。グリッチは、集積回路内で論理が誤った状態を発生させることがあり、デリケートな回路デバイスを損傷する恐れがある。高周波回路は、高周波数で大きなグリッチを発生し、それが混入して望まない入力トーンまたは出力トーンを生成することがあるので、特に脆弱である。
【０００４】
複数の非同期クロック、データ信号などの切替え中のグリッチを低減するために、切替え後、新しい信号を出力する前に所定の時間を経過させる（たとえば、マルチプレクサのすべての出力ノードが安定化するまで時間をとる）、あるいはカスケード接続されエッジでトリガされるラッチを使用してデータパス中の準安定期間を最低限にするなど、数多くの手法が提案されている。他の提案された手法、特にクロック信号の切替えに関するものには、クロック遷移中は（出力ノードの以前の状態をにかかわらず）出力ノードを所定の状態にさせること、切替えを許可する前に選択されたクロック信号が所定の論理状態に達するように要求すること、またはエッジ検出を使用して個々のクロックの選択が変更されたのを検出することが含まれる。しかし、そのような手法は、信号選択の周波数が増加するにつれて、かなりの切替え遅延をもたらす、実装することが困難または高価になる、失敗する、あるいはその様々な組合せが、起きる恐れがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
したがって、信号を多重化する改良された方法および装置が必要とされている。
【課題を解決するための手段】
【０００６】
本発明の第１の態様では、マルチプレクサが入力すべき複数の選択信号および複数の入力信号を提供することを含む第１の方法が提供される。各選択信号は、選択信号が第１の論理状態であるとき、マルチプレクサが出力すべき複数の入力信号のうちから異なる１つをマルチプレクサに選択させるように構成される。第１の方法は、他の選択信号が第２の論理状態になるまで、第１の論理状態にある第１の選択信号がマルチプレクサに供給されるのを防止することをさらに含む。
【０００７】
本発明の第２の態様では、マルチプレクサが入力すべき複数の選択信号および複数のクロック入力信号を提供することを含む第２の方法が提供される。各選択信号は、選択信号が第１の論理状態であるとき、マルチプレクサが出力すべき複数のクロック入力信号のうちから異なる１つをマルチプレクサに選択させるように構成される。第２の方法は、（１）他の選択信号が第２の論理状態になるまで、第１の論理状態にある第１の選択信号がマルチプレクサに供給されるのを防止するステップと、（２）対応する第１のクロック入力信号の立上りエッジおよび立下りエッジが来る後まで、第１の選択信号がマルチプレクサに到達するのを防止するステップとをさらに含む。他の数多くの態様が提供され、本発明によるこれらおよび他の態様に従ったシステムおよび装置も提供される。
【０００８】
本発明の他の特徴および態様は、以下の詳細な説明、添付の特許請求の範囲および添付図面からより完全に明らかになる。
【発明を実施するための最良の形態】
【０００９】
図１は、本発明によって提供されるマルチプレクサ・システム１００の概略ブロック図である。図１を参照すると、マルチプレクサ・システム１００は、選択制御回路１０４に結合されたマルチプレクサ１０２を含む。
【００１０】
マルチプレクサ１０２は、複数の選択信号を使用してマルチプレクサ１０２に供給された複数の入力信号のうちの１つを選択的に出力する、従来のどんな多重化回路を含んでもよい。たとえば、図１の実施形態では、マルチプレクサ１０２は、（１）データ入力信号（たとえば、それぞれＣｌｋ＿１、Ｃｌｋ＿２、Ｃｌｋ＿３、Ｃｌｋ＿４などのクロック信号、または他のデータ入力信号）を受け取るようになされた複数のデータ入力ノード１０６ａ〜１０６ｄと、（２）（以下に説明するように）「同期した」選択信号Ｃ１〜Ｃ４に応答して、データ入力ノード１０６ａ〜１０６ｄの１つに供給されたデータ入力信号の１つをマルチプレクサ１０２に選択させる複数の選択ノード１０８ａ〜１０８ｄと、（３）選択されたデータ入力信号を出力するようになされた出力ノード１１０（たとえば、Ｃｌｋ＿Ｏｕｔなど）とを含む。他の数のデータ入力ノード、選択ノード、または出力ノード、あるいはそれらの組合せを使用することもできる。
【００１１】
各選択ノード１０８ａ〜１０８ｄは、複数のデータ入力ノード１０６ａ〜１０６ｄのうちの異なる１つに対応する。たとえば、第１の選択ノード１０８ａは、第１の入力ノード１０６ａに対応することができ、第２の選択ノード１０８ｂは、第２の入力ノード１０６ｂに対応することができ、以下同様である。以下でさらに説明するように、マルチプレクサ１０２の選択ノード１０８ａ〜１０８ｄの１つが、選択制御回路１０４から所定の論理状態の信号（たとえば、ハイ論理状態の信号）を受け取ったとき、マルチプレクサ１０２は、所定の論理状態の信号を受け取った選択ノード１０８ａ〜１０８ｄに対応するデータ入力ノード１０６ａ〜１０６ｄに供給されたデータ信号を（出力ノード１１０を介して）出力する。たとえば、一実施形態では、選択制御ロジック１０４が、論理状態１、０、０、０をそれぞれ選択ノード１０８ａ〜１０８ｄに出力した場合、マルチプレクサ１０２は、第１のデータ入力ノード１０６ａ（たとえば、Ｃｌｋ＿１）に供給されたデータ入力信号を（出力ノード１１０を介して）出力する。同様に、選択制御ロジック１０４が、論理状態０、１、０、０をそれぞれ選択ノード１０８ａ〜１０８ｄに出力した場合、マルチプレクサ１０２は、第２のデータ入力ノード１０６ｂ（たとえば、Ｃｌｋ＿２）に供給されたデータ入力信号を出力し、以下同様である。
【００１２】
選択制御回路１０４は、同期／ワンショット検出回路１１４に結合されたデコーダ１１２を含む。デコーダ１１２は、複数の制御信号１１６ａ〜１１６ｂ（たとえば、Ｃｔｒｌ１およびＣｔｒｌ２）を受け取り、複数の「非同期の」選択信号Ｅ１〜Ｅ４を生成する。各非同期選択信号Ｅ１〜Ｅ４は、以下にさらに説明するように、同期／ワンショット検出回路１１４によって同期されて、それぞれ同期選択信号Ｃ１〜Ｃ４を形成する。デコーダ１１２は、従来のどんなデコード・ロジックを含んでもよい。ここに示した実施形態では、デコーダ１１２は、２−４デコーダ（たとえば、マルチプレクサ１０２が４−１マルチプレクサを含むように）を含むが、他のデコーダ・ロジック・サイズおよび／またはマルチプレクサ・サイズ、あるいはその両方を使用することもできる。
【００１３】
同期／ワンショット検出回路１１４は、（１）デコーダ１１２から非同期選択信号Ｅ１〜Ｅ４を受け取り、（２）非同期選択信号Ｅ１〜Ｅ４のうちから１つのみを確実に所定の論理状態（たとえば、ハイ論理状態）にさせ、（３）同期選択信号Ｃ１〜Ｃ４を発生するために、クロック信号Ｃｌｋ＿１〜Ｃｌｋ＿４によってそれぞれ各非同期選択信号Ｅ１〜Ｅ４を同期させ、（４）同期選択信号Ｃ１〜Ｃ４をマルチプレクサ１０２のそれぞれ選択ノード１０８ａ〜１０８ｄに供給するようになされたロジックを含む。図２を参照しながら、同期／ワンショット検出回路１１４の例示的実施形態を以下に説明する。
【００１４】
図２は、図１の同期／ワンショット検出（SOSD）回路１１４の例示的実施形態の概略ブロック図である。図２を参照すると、ＳＯＳＤ回路１１４は、それぞれが非同期選択信号Ｅ１〜Ｅ４から同期選択信号Ｃ１〜Ｃ４のうちの異なる１つを生成するようになされた複数のサブ回路２０２ａ〜２０２ｄを含む。たとえば、第１のサブ回路２０２ａは、図１に示したようにＳＯＳＤ回路１１４にフィードバックされる同期選択信号Ｃ２〜Ｃ４を受け取るとともに選択信号Ｃ２〜Ｃ４に対してＮＯＲ演算を行うようになされたＮＯＲゲート２０４ａを含む。ＮＯＲ演算の結果は、選択信号Ｃ２〜Ｃ４がすべてロー論理状態である場合のみハイ論理状態になるが、非同期選択信号Ｅ１とともにＮＡＮＤゲート２０６ａへ出力される。
【００１５】
ＮＯＲゲート２０４ａの出力および非同期選択信号Ｅ１に応答して、ＮＡＮＤゲート２０６ａが出力を生成し、その出力は、第１のラッチ２０８ａ（たとえば、Ｄ型ラッチ）によって第１のクロック信号Ｃｌｋ＿１の立上りエッジに応答してラッチされ、第２のラッチ２１０ａによって第１のクロック信号Ｃｌｋ＿１の立下りエッジに応答してラッチされる。非同期選択信号Ｅ１がハイの場合、マルチプレクサ１０２が第１のクロック信号Ｃｌｋ＿１を出力すべきことを表し、ハイ論理状態は、同期クロック信号Ｃ２〜Ｃ４がすべてロー論理状態でない限り、ＮＡＮＤゲート２０６ａを通過してラッチ２０８ａおよびに２１０ａに到達することができないことに留意されたい。さらに、非同期選択信号Ｅ１は、ＮＡＮＤゲート２０６ａを通過すると、第１のクロック信号Ｃｌｋ＿１の立上りエッジも立下りエッジも来る後まで、（第１の同期選択信号Ｃ１として）マルチプレクサ１０２に到達することができない。このようにして、サブ回路２０２ａは、第１の同期選択信号Ｃ１が、（１）残りの同期選択信号Ｃ２〜Ｃ４がロー論理状態でない限り、マルチプレクサ１０２に到達しないこと、および（２）第１のクロック信号Ｃｌｋ＿１と同期することを保証する。サブ回路２０２ｂ〜２０２ｄは、それぞれＮＯＲゲート２０４ｂ〜２０４ｄ、ＮＡＮＤゲート２０６ｂ〜２０６ｄおよびラッチ２０８ｂ〜２０８ｄ、２１０ｂ〜２１０ｄを使用して、同様に、各同期選択信号Ｃ２〜Ｃ４が、（１）残りの同期選択信号がロー論理状態でない限り、マルチプレクサ１０２に到達しないこと、および（２）それぞれのクロック信号Ｃｌｋ＿２〜Ｃｌｋ＿４と同期することを保証する。
【００１６】
ＳＯＳＤ回路１１４を使用することによってマルチプレクサ１０２が複数のクロック信号を誤ってイネーブルすることが防止されるので、一時に唯１つの選択信号Ｃ１〜Ｃ４がマルチプレクサ１０２に到達することができる。同様に、各選択信号Ｃ１〜Ｃ４がそれぞれクロック信号Ｃｌｋ＿１〜Ｃｌｋ＿４と同期しているので、マルチプレクサ１０２を通過するデータパスは、実質的にグリッチがないようにイネーブル／ディスエーブルされる。
【００１７】
図１および２の本発明のマルチプレクサ・システム１００の動作を示すため、ＳＯＳＤ回路１１４がある場合とない場合の、マルチプレクサ１０２の動作を（たとえば、ＩＢＭコーポレーション製１０Ｓ０  ＳＯＩ  ＣＭＯＳ技術を使用して）シミュレートした。具体的には、図３に、ＳＯＳＤ回路１１４がなく、第１のクロック（Ｃｌｋ＿１）が５ＧＨｚ、第２のクロック（Ｃｌｋ＿２）が１ＧＨｚ、第３のクロック（Ｃｌｋ＿３）が５００ＭＨｚ、第４のクロック（Ｃｌｋ＿４）が３３３ＭＨｚで動作する場合の、マルチプレクサ１０２（図１）のスイッチング特性を示す。マルチプレクサ１０２の出力（Ｃｌｋ＿Ｏｕｔ）によって示されるように、時間Ｔ１で、制御信号１１６ａおよび１１６ｂ（Ｃｔｒｌ１およびＣｔｒｌ２）がともにハイであり、第１のクロックＣｌｋ＿１がマルチプレクサ１０２から出力される。時間Ｔ２（参照番号３０２で示す）で、第２の制御信号１１６ｂ（Ｃｔｒｌ２）がローに切り替わり、したがってマルチプレクサ１０２は、第１のクロック信号Ｃｌｋ＿１を出力することから第４のクロック信号Ｃｌｋ＿４を出力することに切り替わる。ＳＯＳＤ回路１１４がないと、この切替えは、参照番号３０４で示すように、マルチプレクサ１０２の出力（Ｃｌｋ＿Ｏｕｔ）でグリッチを発生する恐れがある。どのクロックＣｌｋ＿１〜Ｃｌｋ＿４の切替え時でも、同様なグリッチが発生する恐れがある。グリッチは、集積回路内で誤った論理状態を生成することがあり、デリケートな回路デバイスを損傷する恐れがある。高周波回路は、高周波数で大きなグリッチを発生することがあり、それが混入して望ましくない入力または出力のトーンを発生する恐れがあるので、特に脆弱である。
【００１８】
図４に、ＳＯＳＤ回路１１４がある場合のマルチプレクサ１０２のスイッチング特性を示す。図３のデータを生成するために使用したクロック周波数をやはり使用している。マルチプレクサ１０２の出力（Ｃｌｋ＿Ｏｕｔ）によって示されるように、時間Ｔ１で、制御信号１１６ａおよび１１６ｂ（Ｃｔｒｌ１およびＣｔｒｌ２）がともにハイであり、第１のクロック信号Ｃｌｋ＿１がマルチプレクサ１０２から出力される。時間Ｔ２（参照番号４０２で示す）で、第２の制御信号１１６ｂ（Ｃｔｒｌ２）がローに切り替わり、したがってマルチプレクサ１０２は、第１のクロック信号Ｃｌｋ＿１を出力することから第４のクロック信号Ｃｌｋ＿４を出力することに切り替わる。図３と違って、ＳＯＳＤ回路１１４が使用されているときは、この切替えは、マルチプレクサ１０２の出力（Ｃｌｋ＿Ｏｕｔ）でグリッチを発生しない。実際、どのクロックＣｌｋ＿１〜Ｃｌｋ＿４の切替え時でも、グリッチは観察されない。
【００１９】
以上の説明では、本発明の例示的実施形態のみを開示している。本発明の範囲に含まれる、上記で開示された装置および方法の修正は、当業者には容易に明らかになろう。たとえば、本発明を使用して、どのようなタイプのデータ信号（たとえば、クロック信号でなくデータ信号）を切り替えることもできる。本発明のマルチプレクサ・システム１００を４−１マルチプレクサ（すなわち、４データ入力から１出力）に即して説明したが、本発明は、より多いまたはより少ないマルチプレクサ、複数出力のマルチプレクサなどについて使用できることも理解されたい。より多いデータ選択が、（たとえば、ＮＯＲゲート２０４ａ〜２０４ｄのファンインを増加するだけで）達成できる。すなわち、本発明のマルチプレクサ・システム１００は、極めてスケーラブルである。他のタイプのラッチ（たとえば、エッジ・トリガ）をラッチ２０８ａ〜２０８ｄおよび／または２１０ａ〜２１０ｄあるいはその両方の代わりに使用することもできる。
【００２０】
したがって、本発明を、その例示的実施形態に即して開示したが、他の実施形態も添付の特許請求の範囲によって定義される本特許の精神および範囲に含まれることを理解されたい。
【図面の簡単な説明】
【００２１】
【図１】本発明によって提供されるマルチプレクサ・システムの概略ブロック図である。
【図２】図１の同期／ワンショット検出（SOSD）回路の例示的実施形態の概略ブロック図である。
【図３】図１のＳＯＳＤ回路を有さない図１のマルチプレクサのスイッチング特性を示す図である。
【図４】図１のＳＯＳＤ回路を有する図１のマルチプレクサのスイッチング特性を示す図である。
【符号の説明】
【００２２】
１００  マルチプレクサ・システム
１０２  マルチプレクサ
１０４  選択制御回路
１０６ａ〜１０６ｄ  データ入力ノード
１０８ａ〜１０８ｄ  選択ノード
１１０  出力ノード
１１２  デコーダ
１１４  同期／ワンショット検出回路
１１６ａ、１１６ｂ  制御信号
Ｃｌｋ＿１〜Ｃｌｋ＿４  クロック信号
Ｃｌｋ＿Ｏｕｔ  出力
Ｃｔｒｌ１、Ｃｔｒｌ２  制御信号
Ｅ１〜Ｅ４  非同期選択信号
Ｃ１〜Ｃ４  同期選択信号
２０２ａ〜２０２ｄ  サブ回路
２０４ａ〜２０４ｄ  ＮＯＲゲート
２０６ａ〜２０６ｄ  ＮＡＮＤゲート
２０８ａ〜２０８ｄ  ラッチ
２１０ａ〜２１０ｄ  ラッチ
【図１】
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【図２】
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【図３】
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【図４】
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