(57)【要約】【課題】  半導体チップのチップサイズを増大させることなく電圧降下限界値を満たすような配線経路を決定可能な自動設計装置を提供する。【解決手段】  半導体チップのサイズ情報及び電源パッドの位置情報を読み出して、半導体チップ上に電源パッド間を接続する初期配線を配線し、初期配線に応じて半導体チップ上に複数の領域を設定する初期設定部２０、半導体チップの供給電圧情報、複数のトランジスタセルの出力負荷情報、動作周波数情報、及びスイッチング頻度情報に基づいて、複数の領域の消費電流を算出する消費電流算出部２３、複数の領域のクリティカルポイントの電圧降下最悪値情報を解析し、半導体チップの電圧降下限界値情報及び電圧降下最悪値情報に応じて複数の領域の電圧降下限界値を算出する電圧降下算出部２４、複数の領域の消費電流及び電圧降下限界値に基づいて、初期配線に沿って第１追加配線を配線する第１追加配線設計部２５を備える。  【選択図】      図１
2005208988.tif 000002
【特許請求の範囲】
【請求項１】
データ記憶装置に格納された半導体チップのサイズ情報及び電源パッドの位置情報を読み出して、前記半導体チップ上に前記電源パッド間を接続する初期配線を配線し、前記初期配線に応じて前記半導体チップ上に複数の領域を設定する初期設定部と、
前記データ記憶装置に格納された前記半導体チップの供給電圧情報、複数のトランジスタセルの出力負荷情報、動作周波数情報、及びスイッチング頻度情報を読み出し、前記複数の領域の消費電流を算出して前記データ記憶装置に格納する消費電流算出部と、
前記複数の領域のクリティカルポイントの電圧降下最悪値を解析し、前記データ記憶装置に格納された前記半導体チップの電圧降下限界値情報及び前記電圧降下最悪値情報を読み出し、前記複数の領域の電圧降下限界値を算出して前記データ記憶装置に格納する電圧降下算出部と、
前記消費電流及び前記複数の領域の電圧降下限界値を前記データ記憶装置から読み出し、前記初期配線に沿って第１追加配線を配線する第１追加配線設計部
とを備えることを特徴とする自動設計装置。
【請求項２】
前記第１追加配線設計部は、
前記消費電流、前記複数の領域の電圧降下限界値及び前記第１追加配線の経路数に基づいて、前記第１追加配線の抵抗値を算出する抵抗値算出部と、
前記第１追加配線の抵抗値に基づいて、前記第１追加配線の配線幅を算出する配線幅算出部と、
前記第１追加配線の配線幅に基づいて、前記初期配線に沿って第１追加配線を配線する追加配線部
とを備えることを特徴とする請求項１に記載の自動設計装置。
【請求項３】
前記複数の領域の中で前記電圧降下最悪値が前記複数の領域の電圧降下限界値を満たしていない領域のクリティカルポイントから前記半導体チップの側面まで第２追加配線を配線する第２追加配線設計部を更に備えることを特徴とする請求項１又は２に記載の自動設計装置。
【請求項４】
前記半導体チップのクリティカルポイントから前記複数の領域の中で前記半導体チップのクリティカルポイントが存在する領域の前記電圧降下最悪値が最も小さい境界まで第３追加配線を配線する第３追加配線設計部を更に備えることを特徴とする請求項３に記載の自動設計装置。
【請求項５】
データ記憶装置に格納された半導体チップのサイズ情報及び電源パッドの位置情報を読み出して、初期設定部が前記半導体チップ上に前記電源パッド間を接続する初期配線を配線して、前記初期配線に応じて前記半導体チップ上に複数の領域を設定するステップと、
前記データ記憶装置に格納された前記半導体チップの供給電圧情報、複数のトランジスタセルの出力負荷情報、動作周波数情報、及びスイッチング頻度情報を読み出して、消費電流算出部が前記複数の領域の消費電流を算出して前記データ記憶装置に格納するステップと、
電圧降下算出部が前記複数の領域のクリティカルポイントの電圧降下最悪値を解析して、前記データ記憶装置に格納された前記半導体チップの電圧降下限界値情報及び前記電圧降下最悪値情報を読み出して、前記複数の領域の電圧降下限界値を算出して前記データ記憶装置に格納するステップと、
前記消費電流及び前記複数の領域の電圧降下限界値を前記データ記憶装置から読み出して、第１追加配線設計部が前記初期配線に沿って第１追加配線を配線するステップ
とを含むことを特徴とする自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計に係り、特に電源配線のレイアウトを設計する自動設計装置及び自動設計方法に関する。
【背景技術】
【０００２】
半導体集積回路の微細化に起因して半導体チップ上に配置される電源配線の微細化及び配線層の多層化が進んでいる。電源配線の微細化により、電源配線が有する単位長さ当たりの抵抗値が相対的に増加する。一方、消費電力削減の要請から半導体集積回路に供給する電源電圧の低電圧化が進んでいる。この結果、電源配線において生じる電圧降下が深刻な問題となる。即ち、レイアウト設計の段階で半導体チップ内の電圧降下の値が従来の電源電圧の高い半導体チップと同程度でも、電源電圧の低電圧化によるパフォーマンスの低下及び動作不良が生じる。
【０００３】
電源配線のレイアウトの一例として、電源配線を半導体チップ上に格子状に配線する手法が知られている。格子状に配線された電源配線の配線間隔は、半導体チップ上に集積化されるトランジスタセルの位置を考慮せず、例えば半導体チップのサイズ、電源パッドの位置、及び消費電流から決定される（例えば、特許文献１参照。）。
【特許文献１】特開２０００−５７１８６号公報（第１４−１７頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した背景技術においては、半導体チップのサイズ又は消費電流により、電圧降下最悪値が最も大きい箇所（以下において「クリティカルポイント」という。）の電圧降下最悪値が、トランジスタセルの動作を保証するために許容される電圧降下の値（以下において「電圧降下限界値」という。）を満たしていない場合に、配線の抵抗値を低減させるように電源パッドの追加が必要となる。更に、電源パッドを追加した後、トランジスタセルの粗密、出力負荷、動作周波数及びスイッチング頻度によりクリティカルポイントが異なる箇所になった場合に、配線の追加又は消費電流の設定を変更する必要がある。その結果、半導体チップのサイズが増大する。また、トランジスタセルの位置が考慮されないため、配線経路及び配線幅が最適でなく、半導体チップの配線効率が低下する。
【０００５】
上記問題点を鑑み、本発明は、半導体チップのチップサイズを増大させることなく電圧降下限界値を満たすような配線経路を決定可能な自動設計装置及び自動設計方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達するために、本発明の第１の特徴は、（イ）データ記憶装置に格納された半導体チップのサイズ情報及び電源パッドの位置情報を読み出して、半導体チップ上に電源パッド間を接続する初期配線を配線し、初期配線に応じて半導体チップ上に複数の領域を設定する初期設定部と、（ロ）データ記憶装置に格納された半導体チップの供給電圧情報、複数のトランジスタセルの出力負荷情報、動作周波数情報、及びスイッチング頻度情報を読み出し、複数の領域の消費電流を算出してデータ記憶装置に格納する消費電流算出部と、（ハ）複数の領域のクリティカルポイントの電圧降下最悪値を解析し、データ記憶装置に格納された半導体チップの電圧降下限界値情報及び電圧降下最悪値情報を読み出し、複数の領域の電圧降下限界値を算出してデータ記憶装置に格納する電圧降下算出部と、（ニ）消費電流及び複数の領域の電圧降下限界値をデータ記憶装置から読み出し、初期配線に沿って第１追加配線を配線する第１追加配線設計部とを備える自動設計装置であることを要旨とする。
【０００７】
本発明の第２の特徴は、（イ）データ記憶装置に格納された半導体チップのサイズ情報及び電源パッドの位置情報を読み出して、初期設定部が半導体チップ上に電源パッド間を接続する初期配線を配線して、初期配線に応じて半導体チップ上に複数の領域を設定するステップと、（ロ）データ記憶装置に格納された半導体チップの供給電圧情報、複数のトランジスタセルの出力負荷情報、動作周波数情報、及びスイッチング頻度情報を読み出して、消費電流算出部が複数の領域の消費電流を算出してデータ記憶装置に格納するステップと、（ハ）電圧降下算出部が複数の領域のクリティカルポイントの電圧降下最悪値を解析して、データ記憶装置に格納された半導体チップの電圧降下限界値情報及び電圧降下最悪値情報を読み出して、複数の領域の電圧降下限界値を算出してデータ記憶装置に格納するステップと、（ニ）消費電流及び複数の領域の電圧降下限界値をデータ記憶装置から読み出して、第１追加配線設計部が初期配線に沿って第１追加配線を配線するステップとを含む自動設計方法であることを要旨とする。
【発明の効果】
【０００８】
本発明によれば、半導体チップのチップサイズを増大させることなく電圧降下限界値を満たすような配線経路を決定可能な自動設計装置及び自動設計方法を提供できる。
【発明を実施するための最良の形態】
【０００９】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであることに留意すべきである。
【００１０】
〈自動設計装置〉
本発明の実施の形態に係る自動設計装置１は、図１に示すように、中央処理装置（ＣＰＵ）２、ＣＰＵ２に接続されたデータ記憶装置３、入力装置１１、出力装置１２、及び主記憶装置１３を備える。ＣＰＵ２は、初期設定部２０、消費電流算出部２３、電圧降下算出部２４、及び第１追加配線設計部２５を備える。
【００１１】
また、初期設定部２０は、データ記憶装置３に格納された半導体チップのサイズ情報及び電源パッドの位置情報を読み出して、半導体チップ上に電源パッド間を接続する初期配線を配線し、初期配線に応じて半導体チップ上に複数の領域を設定する。消費電流算出部２３は、データ記憶装置３に格納された半導体チップの供給電圧情報、複数のトランジスタセルの出力負荷情報、動作周波数情報、及びスイッチング頻度情報を読み出して、複数の領域の消費電流を算出し、データ記憶装置３に格納する。電圧降下算出部２４は、複数の領域のクリティカルポイントの電圧降下最悪値情報を解析し、データ記憶装置３に格納された半導体チップの電圧降下限界値情報及び電圧降下最悪値情報を読み出して、複数の領域の電圧降下限界値を算出し、データ記憶装置３に格納する。ここで、「クリティカルポイント」とは、半導体チップ上で電圧降下最悪値が最も大きい箇所を意味する。「電圧降下限界値」とは、例えばトランジスタセル等の動作を保証するために許容される電圧降下の値を意味する。第１追加配線設計部２５は、複数の領域の消費電流及び電圧降下限界値をデータ記憶装置３から読み出して、初期配線に沿って第１追加配線を配線する。
【００１２】
更にＣＰＵ２は、第２追加配線設計部２６及び第３追加配線設計部２７を備える。第２追加配線設計部２６は、複数の領域の中で電圧降下最悪値が複数の領域の電圧降下限界値を満たしていない領域のクリティカルポイントから半導体チップの側面まで第２追加配線を配線する。第３追加配線設計部２７は、半導体チップのクリティカルポイントから複数の領域の中で半導体チップのクリティカルポイントが存在する領域の電圧降下最悪値が最も小さい境界まで第３追加配線を配線する。
【００１３】
また、データ記憶装置３は、チップサイズ格納部３１、電源パッド位置格納部３２、供給電圧格納部３３、セル情報格納部３４、スイッチング頻度格納部３５、電圧降下限界値格納部３６等の各種格納部を備える。チップサイズ格納部３１は半導体チップのサイズ情報を格納する。電源パッド位置格納部３２は、半導体チップ上に配置された電源パッドの位置情報を格納する。供給電圧格納部３３は半導体チップの供給電圧情報を格納する。セル情報格納部３４は、半導体チップに設けられた複数のトランジスタセルの出力負荷情報及び動作周波数情報を格納する。スイッチング頻度格納部３５はトランジスタセルのスイッチング頻度情報を格納する。電圧降下限界値格納部３６は半導体チップの電圧降下限界値情報情報を格納する。
【００１４】
更に、初期設定部２０は初期配線設計部２１及び領域設定部２２を備える。初期配線設計部２１は、半導体チップのサイズ情報及び電源パッドの位置情報に基づいて、図２に示すように、半導体チップ４上に電源パッドＰＤ1と電源パッドＰＤ4との間を接続する初期配線Ｍ1を配線する。同様に、初期配線設計部２１は、電源パッドＰＤ3と電源パッドＰＤ2との間を接続する初期配線Ｍ2を配線する。初期配線Ｍ1は、電源パッドＰＤ1、ＰＤ4からそれぞれ配置された半導体チップ４の側面に対して垂直方向に向かって互いに交るＬ型の経路として配線される。同様に、初期配線Ｍ2は、電源パッドＰＤ2、ＰＤ3からそれぞれ配置された半導体チップ４の側面に対して垂直方向に向かって互いに交るＬ型の経路として配線される。このため、初期配線Ｍ1と初期配線Ｍ2とは、交点Ｐ11、Ｐ12の２箇所で互いに交わる。
【００１５】
また領域設定部２２は、図３に示すように、初期配線Ｍ1、Ｍ2の配線経路に基づいて、半導体チップ４上に複数の領域Ｃ1〜Ｃ9を設定する。複数の領域Ｃ1〜Ｃ9は矩形の形状をそれぞれ有している。ここで、初期配線Ｍ1、Ｍ2が半導体チップ４の側面まで達していない箇所に破線で示した４本の仮想配線Ｍ11、Ｍ12、Ｍ21、Ｍ22を考える。領域Ｃ1、Ｃ9は、初期配線Ｍ1、Ｍ2によって矩形の２辺がそれぞれ区切られ、残る２辺を半導体チップ４の側面とする領域であり、半導体チップ４の角部にそれぞれ位置する。領域Ｃ5は、初期配線Ｍ1、Ｍ2によって４辺を区切られた領域であり、半導体チップ４の中央部に位置する。領域Ｃ2は、初期配線Ｍ1、Ｍ2と仮想配線Ｍ12とによって３辺を区切られ、残る１辺を半導体チップ４の側面とする領域である。領域Ｃ4は、初期配線Ｍ1、Ｍ2と仮想配線Ｍ22とによって３辺を区切られ、残る１辺を半導体チップ４の側面とする領域である。領域Ｃ6は、初期配線Ｍ1、Ｍ2と仮想配線Ｍ11とによって３辺を区切られ、残る１辺を半導体チップ４の側面とする領域である。領域Ｃ8は、初期配線Ｍ1、Ｍ2と仮想配線Ｍ21とによって３辺を区切られ、残る１辺を半導体チップ４の側面とする領域である。領域Ｃ3は、仮想配線Ｍ11、Ｍ12によって２辺を区切られ、残る２辺を半導体チップ４の側面とする領域であり、半導体チップ４の角部に位置する。領域Ｃ7は、仮想配線Ｍ21、Ｍ22によって２辺を区切られ、残る２辺を半導体チップ４の側面とする領域であり、半導体チップ４の角部に位置する。
【００１６】
図１に示す消費電流算出部２３は、半導体チップ４の供給電圧情報Ｖ、複数のトランジスタセルの出力負荷情報ｃ、動作周波数情報ｆ、スイッチング頻度情報Ｔに基づいて、領域Ｃnの消費電流Ｉn（本発明の実施の形態においてはｎは１〜９の整数）を算出する。先ず、トランジスタセルの消費電流ｉs（ｓは正の整数。）が、式（１）で算出される：
is=f・c・V・T                                      ・・・（１）
そして、領域Ｃnの消費電流Ｉnは、領域Ｃnのそれぞれのトランジスタセルの消費電流ｉ1、ｉ2、・・・・・、ｉs、・・・・・の値の合計であり、式（２）で算出される：
In=Σs=1is                                        ・・・（２）
ここで、ΣS=1ｉSは、ｉSのＳ＝１から・・・・・までの和を意味する。
【００１７】
図１に示す電圧降下算出部２４は、図４に示す半導体チップ４のクリティカルポイントＰｗでの電圧降下最悪値ＩＲＤｗを解析する。本実施の形態では、例えば図４に示すように、半導体チップ４のクリティカルポイントＰｗが、領域Ｃ5の内部に存在する場合を考える。同様に、電圧降下算出部２４は、半導体チップ４のクリティカルポイントＰｗが存在しない領域Ｃ1〜Ｃ4、及び領域Ｃ6〜Ｃ9の周辺に存在するクリティカルポイントＰ1〜Ｐ4、Ｐ6〜Ｐ9でのそれぞれの電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤ6〜ＩＲＤ9を解析する。
【００１８】
更に、電圧降下算出部２４は、電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤｗ、ＩＲＤ6〜ＩＲＤ9及びデータ記憶装置３に格納された半導体チップ４の電圧降下限界値ＳＰｗに基づいて、領域Ｃnの電圧降下限界値ＳＰn（本発明の実施の形態においてはｎは１〜９の整数）を算出する。電圧降下限界値ＳＰnは、クリティカルポイントＰnでの電圧降下最悪値ＩＲＤn、クリティカルポイントＰｗでの電圧降下最悪値ＩＲＤｗ及び半導体チップ４の電圧降下限界値ＳＰwを用いて、式（３）で算出される：
SPn=K・IRDn/IRDw・SPw                              ・・・（３）
なお、Ｋは任意に設定可能な係数であり、ここでは係数Ｋ＝１．３とする。
【００１９】
図１に示す第１追加配線設計部２５は、消費電流Ｉ1、Ｉ9及び領域Ｃ1、Ｃ9の電圧降下限界値ＳＰ1、ＳＰ9に基づいて、図５に示すように、初期配線Ｍ1、Ｍ2に沿って第１追加配線Ｍ3、Ｍ4を配線する。
【００２０】
更に、第１追加配線設計部２５は、抵抗値算出部２５ａと、配線幅算出部２５ｂと、追加配線部２５ｃとを有する。抵抗値算出部２５ａは、図６（ａ）に示すように、領域Ｃ1の消費電流Ｉ1、電圧降下限界値ＳＰ1及び第１追加配線の経路数Ｎに基づいて、領域Ｃ1の電圧降下限界値ＳＰ1を満たすために必要な電源パッドＰＤ1とクリティカルポイントＰ1との間の抵抗値ｒ11及び電源パッドＰＤ2とクリティカルポイントＰ1との間の抵抗値ｒ12を算出する。同様に、抵抗値算出部２５ａは、図６（ｂ）に示すように、領域Ｃ9の消費電流Ｉ9、電圧降下限界値ＳＰ9及び初期配線と第１追加配線の経路数Ｎに基づいて、領域Ｃ9の電圧降下限界値ＳＰ9を満たすために必要な電源パッドＰＤ3とクリティカルポイントＰ9との間の抵抗値ｒ91及び電源パッドＰＤ4とクリティカルポイントＰ9との間の抵抗値ｒ92を算出する。
【００２１】
ここで、電圧降下限界値ＳＰu（本発明の実施の形態においてはｕは１又は９）は、領域Ｃuの消費電流Ｉu、初期配線と第１追加配線の経路数Ｎ、抵抗値ｒu1及び抵抗値ｒu2を用いて、式（４）及び式（５）で表される：
SPu=ru1・Iu/N                                      ・・・（４）
SPu=ru2・Iu/N                                      ・・・（５）
抵抗値ｒu1は、式（４）を変形した式（６）で算出される：
ru1=SPu・N/Iu                                      ・・・（６）
同様に、抵抗値ｒu2は、式（５）を変形した式（７）で算出される：
ru2=SPu・N/Iu                                      ・・・（７）
ここで、図６（ａ）に示す抵抗値ｒ12は、図７（ａ）に示すように、電源パッドＰＤ2と交点Ｐ11との間の抵抗値ｒ13、クリティカルポイントＰ1と交点Ｐ11との間の抵抗値ｒ14とに分けて考えられる。また、図６（ｂ）に示す抵抗値ｒ92は、図７（ｂ）に示すように、電源パッドＰＤ4と交点Ｐ12との間の抵抗値ｒ93、クリティカルポイントＰ9と交点Ｐ12との間の抵抗値ｒ94とに分けて考えられる。即ち、抵抗値ｒu2は、式（８）で表される：
ru2=ru3+ru4                                                ・・・（８）
更に、図１に示す抵抗値算出部２５ａは、図７（ａ）に示す抵抗値ｒ11及び図８（ａ）に示す電源パッドＰＤ1とクリティカルポイントＰ1との間の初期配線Ｍ1の抵抗値ｒ11pに基づいて、電源パッドＰＤ1とクリティカルポイントＰ1との間の第１追加配線の抵抗値ｒ11aを算出する。また、抵抗値算出部２５ａは、図７（ｂ）に示す抵抗値ｒ91及び図８（ｂ）に示す電源パッドＰＤ3とクリティカルポイントＰ9との間の初期配線Ｍ2の抵抗値ｒ91pに基づいて、電源パッドＰＤ3とクリティカルポイントＰ9との間の第１追加配線の抵抗値ｒ91aを算出する。ここで、抵抗値ｒu1は、式（９）で表される：
ru1=ru1p・ru1a/(ru1p+ru1a)                  ・・・（９）
抵抗値ｒu1aは、式（９）を変形した式（１０）に式（６）の抵抗値ｒuを代入した式（１１）で算出される：
ru1a=ru1p・ru1/(ru1p-ru1)                ・・・（１０）
ru1a=ru1p・SPu・N/(ru1p・Iu-SPu・N)        ・・・（１１）
同様に、図１に示す抵抗値算出部２５ａは、図７（ａ）に示す抵抗値ｒ13、抵抗値ｒ14、図８（ａ）に示す電源パッドＰＤ2と交点Ｐ11との間の初期配線Ｍ2の抵抗値ｒ13p、クリティカルポイントＰ1と交点Ｐ11との間の初期配線Ｍ1の抵抗値ｒ14pに基づいて、電源パッドＰＤ2と交点Ｐ11との間の第１追加配線Ｍ4の抵抗値ｒ13aを算出する。また、第１抵抗値算出部２５ａは、図７（ｂ）に示す抵抗値ｒ93、抵抗値ｒ94、図８（ｂ）に示す電源パッドＰＤ4と交点Ｐ12との間の初期配線Ｍ1の抵抗値ｒ93p、クリティカルポイントＰ9と交点Ｐ12との間の初期配線Ｍ2の抵抗値ｒ94pに基づいて、電源パッドＰＤ4と交点Ｐ12との間の第１追加配線Ｍ3の抵抗値ｒ93aを算出する。ここで、抵抗値ｒu3は、式（１２）で表される：
ru3=ru3p・ru3a/(ru3p+ru3a)              ・・・（１２）
また、抵抗値ｒu4は、式（１３）で表される：
ru4=ru4p・ru4a/(ru4p+ru4a)=αu      ・・・（１３）
抵抗値ｒu2は、式（８）に、式（１２）の抵抗値ｒu3及び式（１３）の抵抗値ｒu4を代入した式（１４）で表される：
ru2=ru3p・ru3a/(ru3p+ru3a)+αu      ・・・（１４）
抵抗値ｒu3aは、式（１４）に式（７）の抵抗値ｒu2を代入した式（１５）を変形した式（１６）で算出される：
SPu・N/Iu=ru3p・ru3a/(ru3p+ru3a)+αu      ・・・（１５）
ru3a=ru3p・(SPu・N-αu・Iu)/(ru3p・Iu-SPu・N+αu・Iu)  ・・・（１６）
図１に示す配線幅算出部２５ｂは、抵抗値ｒu1及び抵抗値ｒu1pに基づいて、第１追加配線の配線幅Ｗu1を算出する。ここで、抵抗値ｒ11aは、図９（ａ）に示すように、第１追加配線Ｍ3の単位面積当たりの抵抗値ρ11、電源パッドＰＤ1からクリティカルポイントＰ1までの長さＬ11を用いて表される。また、抵抗値ｒ91aは、図９（ｂ）に示すように、第１追加配線Ｍ4の単位面積当たりの抵抗値ρ91、電源パッドＰＤ3からクリティカルポイントＰ9までの長さＬ91を用いて表される。即ち、抵抗値ｒu1aは、式（１７）で表される：
ru1a=ρu1・Lu1/Wu1                                    ・・・（１７）
第１追加配線の配線幅Ｗu1は、式（１７）を変形した式（１８）に式（１１）の抵抗値ｒu1aを代入した式（１９）で算出される：
Wu1=ρu1・Lu1/ru1a                                    ・・・（１８）
Wu1=ρu1・Lu1・(ru1p・Iu-SPu・N)/(ru1p・SPu・N)    ・・・（１９）
同様に、図１に示す配線幅算出部２５ｂは、抵抗値ｒu2、抵抗値ｒu4a、抵抗値ｒu4p及び抵抗値ｒu3pに基づいて、第１追加配線の配線幅Ｗu2を算出する。ここで、抵抗値ｒ13aは、図９（ａ）に示すように、第１追加配線Ｍ4の単位面積あたりの抵抗値ρ12、電源パッドＰＤ2から交点Ｐ11までの長さＬ12を用いて表される。また、抵抗値ｒ93aは、図９（ｂ）に示すように、第１追加配線Ｍ3の単位面積当たりの抵抗値ρ92、電源パッドＰＤ4から交点Ｐ12までの長さＬ92を用いて表される。即ち、抵抗値ｒu3aは、式（２０）で表される：
ru3a=ρu2・Lu2/Wu2                                    ・・・（２０）
第１追加配線の配線幅Ｗu2は、式（２０）を変形した式（２１）に式（１６）の抵抗値ｒu3aを代入した式（２２）で算出される：
Wu2=ρu2・Lu2/ru3a                                    ・・・（２１）
Wu2=ρu2・Lu2・(ru3p・Iu-SPu・N+αu・Iu)/{ru3p・(SPu・N-αu・Iu)}   ・・・（２２）
図１に示す追加配線部２５ｃは、第１追加配線Ｍ1の配線幅Ｗ11、Ｗ92及び第１追加配線Ｍ2の配線幅Ｗ12、Ｗ91に基づいて、図５に示すように、初期配線Ｍ1、Ｍ2に沿って第１追加配線Ｍ3、Ｍ4を配線する。
【００２２】
図１に示す第２追加配線設計部２６は、複数の領域Ｃnの中で電圧降下最悪値ＩＲＤnが電圧降下限界値ＳＰnを超える領域が存在する場合のクリティカルポイントから半導体チップ４の側面まで第２追加配線Ｍ5、Ｍ6を配線する。本実施の形態では、例えば図１０に示すように、電圧降下最悪値ＩＲＤnが電圧降下限界値ＳＰnを満たしていない領域が領域Ｃ2、Ｃ4に存在する場合を考える。即ち、第２追加配線Ｍ5、Ｍ6は、領域Ｃ2、Ｃ4のクリティカルポイントＰ2、Ｐ4から半導体チップ４の側面まで配線される。ここで、電圧降下限界値ＳＰv（ｖは２又は４）は、領域Ｃvの消費電流Ｉv、第２追加配線の経路数Ｎv、第２の追加配線に必要な抵抗値ｒvを用いて、式（２３）で表される：
SPv=rv・Iv/Nv                                      ・・・（２３）
ここで、抵抗値ｒ2は、図１１（ａ）に示すように、第２追加配線Ｍ5の単位面積当たりの抵抗値ρ2、半導体チップ４の側面からクリティカルポイントＰ2までの長さＬ2を用いて表される。また、抵抗値ｒ4は、図１１（ｂ）に示すように、第２追加配線Ｍ6の単位面積当たりの抵抗値ρ4、半導体チップ４の側面からクリティカルポイントＰ4までの長さＬ4を用いて表される。即ち、抵抗値ｒvは、式（２４）で表される：
rv=ρv・Lv/Wv                                      ・・・（２４）
第２追加配線の配線幅Ｗvは、式（２４）を変形して式（２３）より抵抗値ｒvを代入した式（２５）で算出される：
Wv=ρv・Lv・Iv/(SPv・Nv)                              ・・・（２５）
第３追加配線設計部２７は、図１２に示すように、半導体チップ４のクリティカルポイントＰｗから複数の領域Ｃnの中で半導体チップ４のクリティカルポイントＰｗが存在する領域Ｃ5の電圧降下最悪値が最も小さい境界まで第３追加配線Ｍ7を配線する。ここで、図１３に示すように、半導体チップ４のクリティカルポイントＰｗから領域Ｃ5の境界まで線を引いた境界点をそれぞれ境界点Ｐｔ、Ｐｒ、Ｐｂ、Ｐｌとする。本実施の形態では、境界点Ｐｂの電圧降下最悪値が最も小さい場合を考える。第３追加配線Ｍ7は、クリティカルポイントＰｗから領域Ｃ5の境界点Ｐｂまで配線される。ここで、電圧降下限界値ＳＰｗは、領域Ｃ5の消費電流Ｉ5、第３追加配線の経路数Ｎ5、第２の追加配線に必要な抵抗値ｒ5を用いて、式（２６）で表される：
SPw=r5・I5/N5                                    ・・・（２６）
ここで、抵抗値ｒ5は、図１３（ｂ）に示すように、第３追加配線Ｍ7の単位面積当たりの抵抗値ρ5、クリティカルポイントＰｗから領域Ｃ5の境界点Ｐｂまでの長さＬ5を用いて、式（２７）で表される：
r5=ρ5・L5/W5                                      ・・・（２７）
第３追加配線の配線幅Ｗ5は、式（２７）を変形して式（２６）より抵抗値ｒ5を代入した式（２８）で算出される：
W5=ρ5・L5・I5/(SPw・N5)                              ・・・（２８）
なお、ＣＰＵ２は、図示を省略した入出力制御手段を更に備える。入出力制御手段は、入力装置１１、出力装置１２、主記憶装置１３、データ記憶装置３、初期配線設計部２１、領域設定部２２、消費電流算出部２３、電圧降下算出部２４、第１追加配線設計部２５、第２追加配線設計部２６及び第３追加配線設計部２７等の動作やこれらに対する信号等の入出力を制御する。
【００２３】
入力装置１１は、キーボード及びマウス等により構成される。出力装置１２は、液晶ディスプレイ又はＣＲＴディスプレイ等の表示装置及び印刷装置等により構成される。主記憶装置１３は、ＲＯＭ及びＲＡＭが組み込まれている。ＲＯＭは、ＣＰＵ２において実行されるプログラムを格納しているプログラム記憶装置等として機能する。ＲＡＭは、ＣＰＵ２おけるプログラム実行処理中に利用されるデータ等を一時的に格納したり、作業領域として利用される一時的なデータメモリ等として機能する。
【００２４】
〈自動配線設計方法〉
次に、図１４のフローチャートを参照して、本実施の形態に係る自動設計方法を説明する。
【００２５】
（イ）先ず、ステップＳ１１０において、図１に示す初期配線設計部２１は、データ記憶装置３に格納された半導体チップのサイズ情報及び電源パッドの位置情報に基づいて、図２に示すように、半導体チップ４上に電源パッドＰＤ1と電源パッドＰＤ4との間を接続する初期配線Ｍ1を配線する。同様に、初期配線設計部２１は、電源パッドＰＤ3と電源パッドＰＤ2との間を接続する初期配線Ｍ2を配線する。
【００２６】
（ロ）次に、ステップＳ１２０において、図１に示す領域設定部２２は、図３に示すように、初期配線Ｍ1、Ｍ2の配線経路に基づいて、半導体チップ４上に複数の領域Ｃn（図３の例では、ｎは１〜９の整数）を設定する。
【００２７】
（ハ）次に、ステップＳ１３０において、図１に示す消費電流算出部２３は、データ記憶装置３に格納された半導体チップ４の供給電圧情報Ｖ、複数のトランジスタセルの出力負荷情報ｃ及び動作周波数情報ｆ、スイッチング頻度情報Ｔに基づいて、式（１）からトランジスタセルの消費電流ｉsを算出する。そして、消費電流算出部２３は、トランジスタセルの消費電流ｉsを用いることで、領域Ｃnのそれぞれの消費電流Ｉn（図３の例では、ｎは１〜９の整数）を式（２）を用いて算出する。
【００２８】
（ニ）次に、ステップＳ１４０において、図１に示す電圧降下算出部２４は、図４に示す半導体チップ４のクリティカルポイントＰｗでの電圧降下最悪値ＩＲＤｗを解析する。また、電圧降下算出部２４は、半導体チップ４のクリティカルポイントＰｗが存在しない領域Ｃ1〜Ｃ4、Ｃ6〜Ｃ9のクリティカルポイントＰ1〜Ｐ4、Ｐ6〜Ｐ9での電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤ6〜ＩＲＤ9を解析する。そして、電圧降下算出部２４は、電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤｗ、ＩＲＤ6〜ＩＲＤ9及び図１に示すデータ記憶装置３に格納された半導体チップ４の電圧降下限界値ＳＰｗに基づいて、領域Ｃnの電圧降下限界値ＳＰnを式（３）を用いて算出する。
【００２９】
（ホ）次に、ステップＳ１５０において、図１に示す第１追加配線設計部２５は、消費電流Ｉ1、Ｉ9及び領域Ｃ1、Ｃ9の電圧降下限界値ＳＰ1、ＳＰ9基づいて、図５に示すように、初期配線Ｍ1、Ｍ2に沿って第１追加配線Ｍ3、Ｍ4を配線する。ここで、ステップＳ１５０における処理は、後述するステップＳ１５１〜ステップＳ１５３の手順で行う。
【００３０】
（ヘ）次に、ステップＳ１６０において、図１に示す電圧降下算出部２４は、再度、半導体チップ４のクリティカルポイントＰｗでの電圧降下最悪値ＩＲＤｗを解析する。また、電圧降下算出部２４は、半導体チップ４のクリティカルポイントＰｗが存在しない領域のクリティカルポイントＰ1〜Ｐ4、Ｐ6〜Ｐ9での電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤ6〜ＩＲＤ9を解析する。そして、電圧降下算出部２４は、電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤｗ、ＩＲＤ6〜ＩＲＤ9及びデータ記憶装置３に格納された半導体チップ４の電圧降下限界値ＳＰｗに基づいて、領域Ｃnの電圧降下限界値ＳＰnを式（３）を用いて算出する。ここで、電圧降下最悪値ＩＲＤnが電圧降下限界値ＳＰnを超える領域が、領域Ｃ2、Ｃ4、Ｃ5であることがわかる。
【００３１】
（ト）次に、ステップＳ１７０において、図１に示す第２追加配線設計部２６は、電圧降下最悪値ＩＲＤnが電圧降下限界値ＳＰnを超える領域Ｃ2、Ｃ4のクリティカルポイントから半導体チップ４の側面まで第２追加配線Ｍ5、Ｍ6を配線する。
【００３２】
（チ）次に、ステップＳ１８０において、図１に示す電圧降下算出部２４は、再度、半導体チップ４のクリティカルポイントＰｗでの電圧降下最悪値ＩＲＤｗを解析する。また、電圧降下算出部２４は、半導体チップ４のクリティカルポイントＰｗが存在しない領域のクリティカルポイントＰ1〜Ｐ4、Ｐ6〜Ｐ9での電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤ6〜ＩＲＤ9を解析する。そして、電圧降下算出部２４は、電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤｗ、ＩＲＤ6〜ＩＲＤ9及びデータ記憶装置３に格納された半導体チップ４の電圧降下限界値ＳＰｗに基づいて、領域Ｃnの電圧降下限界値ＳＰnを式（３）を用いて算出する。ここで、電圧降下最悪値ＩＲＤnが電圧降下限界値ＳＰnを超える領域が、領域Ｃ5であることがわかる。
【００３３】
（リ）次に、ステップＳ１９０において、第３追加配線設計部２７は、図１２に示すように、半導体チップ４のクリティカルポイントＰｗから複数の領域Ｃnの中で半導体チップ４のクリティカルポイントＰｗが存在する領域Ｃ5の電圧降下最悪値が最も小さい境界まで第３追加配線Ｍ7を配線する。
【００３４】
ここで、ステップＳ１５０における処理を説明する。
【００３５】
（ａ）ステップＳ１５１において、図１に示す抵抗値算出部２５ａは、領域Ｃ1の消費電流Ｉ1、電圧降下限界値ＳＰ1及び初期配線と第１追加配線の経路数Ｎに基づいて、図６（ａ）に示す抵抗値ｒ11及び抵抗値ｒ12を式（６）を用いて算出する。そして、抵抗値算出部２５ａは、図７（ａ）に示す抵抗値ｒ11及び図８（ａ）に示す抵抗値ｒ11pに基づいて、抵抗値ｒ11aを式（１１）を用いて算出する。同様に、抵抗値算出部２５ａは、図７（ａ）に示す抵抗値ｒ13、抵抗値ｒ14、図８（ａ）に示す抵抗値ｒ13p、抵抗値ｒ14pに基づいて、抵抗値ｒ13aを式（１６）を用いて算出する。更に、抵抗値算出部２５ａは、領域Ｃ9の消費電流Ｉ9、電圧降下限界値ＳＰ9及び初期配線と第１追加配線の経路数Ｎに基づいて、図６（ｂ）に示す抵抗値ｒ91及び抵抗値ｒ92を（７）を用いて算出する。そして、抵抗値算出部２５ａは、図７（ｂ）に示す抵抗値ｒ91及び図８（ｂ）に示す抵抗値ｒ91pに基づいて、抵抗値ｒ91aを式（１１）を用いて算出する。同様に、抵抗値算出部２５ａは、図７（ｂ）に示す抵抗値ｒ93、抵抗値ｒ94、図８（ｂ）に示す抵抗値ｒ93p、抵抗値ｒ94pに基づいて、抵抗値ｒ93aを式（１６）を用いて算出する。
【００３６】
（ｂ）次に、ステップＳ１５２において、図１に示す配線幅算出部２５ｂは、抵抗値ｒ11及び抵抗値ｒ11pに基づいて、第１追加配線Ｍ3の単位面積当たりの抵抗値ρ11、図９（ａ）に示す長さＬ11を用いて第１追加配線の配線幅Ｗ11を式（１９）を用いて算出する。同様に、配線幅算出部２５ｂは、抵抗値ｒ12、抵抗値ｒ14a、抵抗値ｒ14p及び抵抗値ｒ13pに基づいて、第１追加配線Ｍ4の単位面積当たりの抵抗値ρ12、図９（ａ）に示す長さＬ12を用いて第１追加配線の配線幅Ｗ12を式（２２）を用いて算出する。更に、配線幅算出部２５ｂは、抵抗値ｒ91及び抵抗値ｒ91pに基づいて、第１追加配線Ｍ4の単位面積当たりの抵抗値ρ91、図９（ｂ）に示す長さＬ91を用いて第１追加配線の配線幅Ｗ91を式（１９）を用いて算出する。同様に、配線幅算出部２５ｂは、抵抗値ｒ92、抵抗値ｒ94a、抵抗値ｒ94p及び抵抗値ｒ93pに基づいて、第１追加配線Ｍ3の単位面積当たりの抵抗値ρ92、図９（ｂ）に示す長さＬ92を用いて第１追加配線の配線幅Ｗ92を式（２２）を用いて算出する。
【００３７】
（ｃ）次に、ステップＳ１５３において、図１に示す追加配線部２５ｃは、第１追加配線Ｍ1の配線幅Ｗ11、Ｗ92及び第１追加配線Ｍ2の配線幅Ｗ12、Ｗ91に基づいて、図５に示すように、初期配線Ｍ1、Ｍ2に沿って第１追加配線Ｍ3、Ｍ4を配線する。
【００３８】
本実施の形態に係る自動設計方法によれば、半導体チップ４の各辺に最初に配置された電源パッドＰＤ1〜ＰＤ4の他に電源パッドを配置することなく各領域Ｃnの電圧降下最悪値ＩＲＤnをそれぞれの電圧降下限界値ＳＰnを満たすことができる。この結果、半導体チップ４のチップサイズを増大することなく電圧降下限界値を満たすように配線経路を決定できる。また、トランジスタセルの位置を考慮した配線経路及び配線幅が実現できるので、半導体チップ４の配線効率が向上する。
【００３９】
〈設計プログラム〉
設計プログラムは、（イ）図１に示すデータ記憶装置３に格納された半導体チップのサイズ情報及び電源パッドの位置情報に基づいて、図２に示すように、半導体チップ４上に電源パッドＰＤ1、ＰＤ3と電源パッドＰＤ4、ＰＤ2との間を接続する初期配線Ｍ1、Ｍ2を配線し、図３に示すように、初期配線Ｍ1、Ｍ2に応じて半導体チップ４上に複数の領域Ｃnを設定する手順と、（ロ）図１に示すデータ記憶装置３に格納された半導体チップ４の供給電圧情報Ｖ、複数のトランジスタセルの出力負荷情報ｃ及び動作周波数情報ｆ、スイッチング頻度情報Ｔに基づいて、領域Ｃnのそれぞれの消費電流Ｉnを算出する手順と、（ハ）図４に示す半導体チップ４のクリティカルポイントＰｗでの電圧降下最悪値ＩＲＤｗ、半導体チップ４のクリティカルポイントＰｗが存在しない領域Ｃ1〜Ｃ4、Ｃ6〜Ｃ9のクリティカルポイントＰ1〜Ｐ4、Ｐ6〜Ｐ9での電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤ6〜ＩＲＤ9を解析し、電圧降下最悪値ＩＲＤ1〜ＩＲＤ4、ＩＲＤｗ、ＩＲＤ6〜ＩＲＤ9及び図１に示すデータ記憶装置３に格納された半導体チップ４の電圧降下限界値ＳＰｗに基づいて、領域Ｃnの電圧降下限界値ＳＰnを算出する手順と、（ニ）消費電流Ｉ1、Ｉ9及び領域Ｃ1、Ｃ9の電圧降下限界値ＳＰ1、ＳＰ9基づいて、図５に示すように、初期配線Ｍ1、Ｍ2に沿って第１追加配線Ｍ3、Ｍ4を配線する手順とを図１に示す自動設計装置１に実行させる。
【００４０】
なお、データ記憶装置３とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープ等のプログラムを記録することができるような媒体などを意味する。具体的には、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯディスク、カセットテープ、オープンリールテープ等がデータ記憶装置３に含まれる。例えば、自動設計装置１は、フレキシブルディスク装置（フレキシブルディスクドライブ）及び光ディスク装置（光ディスクドライブ）を内蔵若しくは外部接続するように構成できる。フレキシブルディスクドライブに対してはフレキシブルディスクを、また、光ディスクドライブに対してはＣＤ−ＲＯＭをその挿入口から挿入し、所定の読み出し操作を行うことにより、これらの記録媒体に格納されたプログラムを、主記憶装置１３にインストールすることができる。また、所定のドライブ装置を接続することにより、例えばゲームパック等に利用されているメモリ装置としてのＲＯＭや、磁気テープ装置としてのカセットテープを用いることもできる。更に、インターネット及びイントラネット等の情報処理ネットワークを介して、このプログラムを主記憶装置１３に格納することが可能である。
【００４１】
（その他の実施の形態）
上記のように、本発明は上記の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば、上記の実施の形態に係る自動設計装置１は、半導体チップのサイズ情報、電源パッドの位置情報、半導体チップの供給電圧情報、トランジスタセルの出力負荷情報及び動作周波数情報、スイッチング頻度情報、半導体チップの電圧降下限界値等の情報をネットワークを介して取得してもよい。半導体チップのサイズ情報、電源パッドの位置情報、半導体チップの供給電圧情報、トランジスタセルの出力負荷情報及び動作周波数情報、スイッチング頻度情報、半導体チップの電圧降下限界値等の情報をネットワークを介して取得する場合は、自動設計装置１がネットワークとの通信を制御する通信制御装置等を更に備える必要がある。このように、本発明はここでは記載していない様々な実施の形態及び変形例等を含むことは勿論である。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態に係る自動設計装置の構成を示すブロック図である。
【図２】図２は、本発明の実施の形態に係る自動設計装置によって初期配線が配線された半導体チップの配線構造を示す図である。
【図３】図３は、本発明の実施の形態に係る自動設計装置によって領域が設定された半導体チップの配線構造を示す図である。
【図４】図４は、半導体チップのクリティカルポイント及び各領域のクリティカルポイントを表示した半導体チップの配線構造を示す図である。
【図５】図５は、本発明の実施の形態に係る自動設計装置によって第１追加配線が配線された半導体チップの配線構造を示す図である。
【図６】図６（ａ）及び図６（ｂ）は、半導体チップの配線構造の一部を示す回路図である。
【図７】図７（ａ）及び図７（ｂ）は、半導体チップの配線構造の一部を示す回路図である。
【図８】図８（ａ）及び図８（ｂ）は、半導体チップの配線構造の一部を示す回路図である。
【図９】図９（ａ）及び図９（ｂ）は、半導体チップの第１追加配線の配線幅を示す図である。
【図１０】図１０は、本発明の実施の形態に係る自動設計装置によって第２追加配線が配線された半導体チップの配線構造を示す図である。
【図１１】図１１（ａ）及び図１１（ｂ）は、半導体チップの第２追加配線の配線幅を示す図である。
【図１２】図１２は、本発明の実施の形態に係る自動設計装置によって第３追加配線が配線された半導体チップの配線構造を示す図である。
【図１３】図１３（ａ）は、半導体チップの配線構造の一部を示す図である。図１３（ｂ）は、半導体チップの第３追加配線の配線幅を示す図である。
【図１４】本発明の実施の形態に係る自動設計方法の手順を示すフローチャートである。
【符号の説明】
【００４３】
Ｃn…領域
Ｍ11、Ｍ12、Ｍ21、Ｍ22…仮想配線
Ｍ1、Ｍ2…初期配線
Ｍ3、Ｍ4…第１追加配線
Ｍ5、Ｍ6…第２追加配線
Ｍ7…第３追加配線
Ｐ11、Ｐ12…交点
Ｐ1〜Ｐ4、Ｐ5〜Ｐ9、Ｐｗ…クリティカルポイント
Ｐｔ、Ｐｒ、Ｐｂ、Ｐｌ…境界点
Ｗ11、Ｗ12、Ｗ2、Ｗ4、Ｗ5、Ｗ91、Ｗ92…配線幅
ｒ11a、ｒ11p、ｒ11、ｒ12、ｒ13a、ｒ13p、ｒ13、ｒ14a、ｒ14p、ｒ14、ｒ2、ｒ4、ｒ5、ｒ91a、ｒ91p、ｒ91、ｒ92、ｒ93a、ｒ93p、ｒ93、ｒ94a、ｒ94p、ｒ94…抵抗値
１…自動設計装置
２…中央処理装置（ＣＰＵ）
３…データ記憶装置
４…半導体チップ
１１…入力装置
１２…出力装置
１３…主記憶装置
２０…初期設定部
２１…初期配線設計部
２２…領域設定部
２３…消費電流算出部
２４…電圧降下算出部
２５…第１追加配線設計部
２５ａ…抵抗値算出部
２５ｂ…配線幅算出部
２５ｃ…追加配線部
２６…第２追加配線設計部
２７…第３追加配線設計部
３１…チップサイズ格納部
３２…電源パッド位置格納部
３３…供給電圧格納部
３４…セル情報格納部
３５…スイッチング頻度格納部
３６…電圧降下限界値格納部
【図１】
2005208988.tif 000003
【図２】
2005208988.tif 000004
【図３】
2005208988.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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