(57)【要約】【課題】  シールドした空間内の回路と外部との電気的接続を可能とした、実装基板への表面実装が可能な電子部品、その構造を備えた発振器および、それらを備えた通信装置を構成する。【解決手段】  積層基板１の上下面に回路素子実装用電極または回路形成用電極を含む電極を設け、周縁部に実装基板上の電極に導通させる端子電極１６を設け、基板１の上下面にキャップ２，３をそれぞれ取り付け、キャップ２，３および接地電極１３によるシールド空間内の電極と端子電極１６との間を基板１の内層の線路導体２０で導通させる。これにより端子電極１６で実装基板への表面実装を可能とする。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第１・第２主面に回路素子実装用電極または回路形成用電極を含む電極を設け、周縁部に実装基板上の電極に導通させる端子電極を設け、前記第１・第２主面の電極の前記回路素子実装用電極または前記回路形成用電極の周囲にキャップ接合部を設け、前記回路素子実装用電極または前記回路形成用電極と前記端子電極との間を導通させる線路導体を設けてなる基板と、
前記基板の前記回路素子実装用電極に実装した回路素子と、
前記第１・第２主面のキャップ接合部に接合されたそれぞれフランジ部を周囲に有する上下２つの金属製のキャップと、
を備えた電子部品。
【請求項２】
前記第１主面のキャップ接合部は前記基板の周辺に沿った部分であり、前記第２主面のキャップ接合部を前記上面のキャップ接合部に比べて内側に設け、該第２主面のキャップ接合部より周囲に略全面の接地電極を形成した請求項１に記載の電子部品。
【請求項３】
前記基板の第１主面のキャップ接合部と前記基板の第２主面の接地電極との間を複数箇所で導通させる導通路を形成した請求項２に記載の電子部品。
【請求項４】
前記基板は内部に電極層を有する積層基板であり、前記線路導体を該積層基板の内層に設け、前記端子電極を前記積層基板の端面に形成した請求項１〜３のいずれかに記載の電子部品。
【請求項５】
前記内層の線路導体の周囲に接地電極を形成し、当該接地電極と前記線路導体とによってコプレーナ線路を構成した請求項１〜４のいずれかに記載の電子部品。
【請求項６】
請求項１〜５の電子部品において、前記回路素子は、負性抵抗素子と前記基板の第２主面に実装した誘電体共振器とを含み、前記回路形成用電極の一部は、前記誘電体共振器と結合する前記基板の第１主面に形成した線路であり、該線路に前記負性抵抗素子を接続して構成したことを特徴とする発振器。
【請求項７】
請求項１〜５のいずれかに記載の電子部品または請求項６に記載の発振器を備えた通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基板に回路素子が実装されて回路部分がシールドされた電子部品、発振器、およびそれらを備えた通信装置に関するものである。
【背景技術】
【０００２】
従来、回路基板とその回路基板に実装される誘電体共振器などの回路素子をパッケージングするために、回路素子を収納するための凹部を形成したセラミックパッケージが用いられている。例えば特許文献１には、回路素子を実装した基板をセラミックパッケージに収納し、そのセラミックパッケージの上部に基板から一定間隔を隔てて金属製リッドを配置した誘電体共振器装置が示されている。
【０００３】
このタイプの電子部品の構成例を図１０に示す。図１０において、基板の上下面に各種電極パターンを形成し、複数の回路素子を実装してＶＣＯ（電圧制御発振器）モジュール５０を構成し、その下面に誘電体共振器４を取り付ける。アルミナセラミックからなるケース５１には、ＶＣＯモジュール５０を収納して上部に金属製リッド５２を取り付けた状態で、ＶＣＯモジュール５０と金属製リッド５２との間に所定の空間が形成されるように第１の凹部５４を形成している。またＶＣＯモジュール５０の基板の下面から誘電体共振器４が突出する構造に合わせて凹部５３を形成している。
【０００４】
また、特許文献２には、同軸誘電体共振器を用いた誘電体フィルタにおいて、誘電体共振器を蓋体で覆い、半田により固定する構成が示されている。
【０００５】
また、特許文献３には、水晶発振器において、金属製蓋体を用いることが示されている。
【０００６】
更に、特許文献４には、基板の上下面にシールドカバーを設けることによって電磁界の遮へいをおこなう構造が示されている。
【特許文献１】特開２００１−３３２９１２公報
【特許文献２】特開平７−１４２９０６公報
【特許文献３】特開２００２−１８５２５６公報
【特許文献４】実開平７−２７１９４公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１に示されている電子部品の構造では、キャビティ構造をとるためにアルミナなどのセラミックを使用しているため、その材料費および加工コストが嵩むという問題があった。基板をセラミックパッケージに収納する構造であるため、パッケージ分だけ大型であり、それがセラミックからなるため小型化が困難であるという問題があった。また、基板に誘電体共振器を実装した後、半田付けなどの方法によって基板をパッケージに接合する際、その基板とパッケージとの接合面積が大きいので、ボイドが発生しやすく、濡れ広がり不足などによって接合状態がばらつくので、電気的特性のばらつきや良品率の低下が生じやすいという問題があった。
【０００８】
特許文献２・特許文献３に示されている電子部品の構造では、基板に実装した回路素子の上部を金属製の蓋体で覆うことになるが、完全なシールドをおこなった場合に、これを実装基板に対する電子部品に適用するには問題が生じる。また基板の両面に回路素子を実装する構造には適用できない。
【０００９】
特許文献４に示されている電子部品の構成では、上下のシールドカバー内の回路と外部との間で信号の入出力を行うことができず、実装基板に実装する電子部品に適用することはできない。
【００１０】
そこで、この発明の目的は、上述の問題を解消して、シールドした空間内の回路と外部との電気的接続を可能とした、実装基板への表面実装が可能な電子部品、その構造を備えた発振器、およびそれらを備えた通信装置を提供することにある。
【課題を解決するための手段】
【００１１】
（１）この発明の電子部品は、第１・第２主面に回路素子実装用電極または回路形成用電極を含む電極を設け、周縁部に実装基板上の電極に導通させる端子電極を設け、前記第１・第２主面の電極の前記回路素子実装用電極または前記回路形成用電極の周囲にキャップ接合部を設け、前記回路素子実装用電極または前記回路形成用電極と前記端子電極との間を導通させる線路導体を設けてなる基板と、前記基板の前記回路素子実装用電極に実装した回路素子と、前記第１・第２主面のキャップ接合部に接合されたそれぞれフランジ部を周囲に有する上下２つの金属製のキャップとを備えたことを特徴としている。
【００１２】
（２）またこの発明の電子部品は、（１）において前記基板の周辺に沿った部分を前記第１主面のキャップ接合部とし、上面のキャップ接合部より内側に下面のキャップ接合部を設け、下面のキャップ接合部より周囲に略全面の接地電極を形成したことを特徴としている。
【００１３】
（３）またこの発明の電子部品は、（２）において前記第１主面のキャップ接合部と第２主面の接地電極との間を複数箇所で導通させる導通路を形成したことを特徴としている。
【００１４】
（４）またこの発明の電子部品は、（１）〜（３）において、内部に電極層を有する積層基板を前記基板として用い、前記線路導体を積層基板の内層に設け、端子電極を積層基板の端面に形成したことを特徴としている。
【００１５】
（５）またこの発明の電子部品は、（１）〜（４）において、前記内層の線路導体の周囲に接地電極を形成し、その接地電極と線路導体とによってコプレーナ線路を構成したことを特徴としている。
【００１６】
（６）この発明の発振器は、（１）〜（５）の電子部品の回路素子として、負性抵抗素子と基板の第２主面に実装した誘電体共振器とを含み、前記回路形成用電極の一部として、誘電体共振器と結合する線路を第１主面に形成し、その線路に負性抵抗素子を接続して構成したことを特徴としている。
【００１７】
（７）この発明の通信装置は、前記構成の電子部品または発振器を備えたことを特徴としている。
【発明の効果】
【００１８】
（１）基板の第１・第２主面にそれぞれキャップが接合されることによって、基板の第１・第２主面にそれぞれ実装された回路素子と回路素子実装用電極または回路形成用電極による回路が、基板の第１・第２主面から所定間隔を隔てられた金属製キャップによる空間でシールドされる。また、回路素子実装用電極または回路形成用電極と基板の端子電極との間が線路導体で導通しているので、キャップでシールドされた空間内と外部との電気的接続が可能となり、しかも実装基板への表面実装の際に端子電極部分に半田フィレットが形成できるので、表面実装が可能となる。
【００１９】
（２）第１主面のキャップを基板の周辺に沿った部分で接合し、第２主面のキャップをそれより内側に接合したことにより、その第２主面を実装基板への実装面とする場合に、第２主面のキャップ接合部の周囲の比較的広い面積が実装基板への実装面となるので表面実装が容易となる。しかも第２主面のキャップ接合部の周囲に接地電極が形成されているためシールド構造を保つことができる。また第２主面のキャップが干渉しないように実装基板に凹部または開口を設ける際にも、その凹部や開口が小さくて済む。
【００２０】
（３）第１主面のキャップ接合部と第２主面の接地電極との間を複数箇所で導通路を介して導通させたことにより、基板の面内方向の電磁波の伝搬を阻止してシールド効果を高めることができる。
【００２１】
（４）回路素子実装用電極または回路形成用電極と端子電極との間を導通させる線路導体を積層基板の内層に設けたことにより、キャップのフランジ部に開口部を設けることなく、第１・第２主面のキャップによるシールド空間と端子電極との間の導通を図ることができる。
【００２２】
（５）前記内層の線路導体とその周囲の接地電極とによってコプレーナ線路を構成したことにより、第１・第２主面のキャップによるシールド空間内で他の回路との干渉を抑制しつつ所定線路インピーダンスの線路で信号の伝搬が可能となる。
【００２３】
（６）基板の第２主面に誘電体共振器を実装し、第１主面にその誘電体共振器と結合する線路を形成したことにより、誘電体共振器と線路との絶縁が基板で行われ、誘電体共振器を含めて回路全体を、第１・第２主面のキャップによるシールド空間内に収めることができ、小型で実装基板への表面実装可能な発振器が構成できる。
【００２４】
（７）小型の電子部品または発振器を備えたことにより、小型軽量の通信装置が得られる。
【発明を実施するための最良の形態】
【００２５】
第１の実施形態に係るＶＣＯの構成を図１〜図５を参照して説明する。
図１はその分解斜視図である。このＶＣＯは、積層基板（以下、単に「基板」という。）１、この基板１に実装する、誘電体共振器４を含む複数の回路素子、上部キャップ２、および下部キャップ３から構成している。
【００２６】
基板１の上面（第１主面）には、各種回路素子を実装する回路素子実装用電極と線路導体１９，２０，ＳＬ１，ＳＬ２などの回路形成用電極を形成している。これらの回路素子実装用電極と回路形成用電極の周囲で基板１の周辺に沿ってキャップ接合部１７を形成している。上部キャップ２は金属板のプレス加工によって成形したものであり、その周辺部にフランジ部２ｆを形成している。このフランジ部２ｆをキャップ接合部１７に半田付けすることによって基板１の上部に上部キャップ２を取り付ける。
【００２７】
図１に示した誘電体共振器４は正方形板状の誘電体板４０の上下面にそれぞれ円形の電極開口部Ｈを対向させた電極４１，４２を形成したものであり、ＴＥ０１０モードの誘電体共振器として作用する。
【００２８】
図２は基板１の下面図である。基板１の下面（第２主面）の略中央部には電極開口部Ｈを有する接地電極１３を形成している。図２において破線で表した接地電極１３の一部１３′が下部キャップ３の接合部である。この部分に下部キャップ３のフランジ部３ｆを接合することによって、誘電体共振器４の周囲に所定の空間を隔てて誘電体共振器４をシールドする。
【００２９】
図３はＶＣＯの略中央部を通る断面図である。基板１は２つの絶縁層１０，１１の間に内層の電極層を積層した積層基板（多層基板）である。基板１の上面に形成した線路導体１９と内層に形成した線路導体２０との間をビアホール１４で電気的に導通させている。内層の線路導体２０の端部は基板１の端面に形成した端子電極１６に導通させている。この構造によって、上部キャップ２、下部キャップ３および接地電極１３で囲まれたシールド空間内の回路の信号を基板１の端子電極として取り出している。この端子電極１６は基板１の下面にまで形成していて、表面実装の際の半田フィレットの形成を容易にしている。
【００３０】
上面電極（この例では上部キャップ２のキャップ接合部１７）と下面の接地電極１３との間には、その両者を電気的に導通させる複数のスルーホール１８を所定間隔を隔てて配列形成している。この構造により、上部キャップ２、下部キャップ３および接地電極１３を同電位にする（アース接続する）と共に基板１の面方向への電磁界の伝搬を阻止し、外部への不要輻射および外部回路との結合を阻止する。このスルーホール１８の配列ピッチは使用周波数帯における基板１中波長の半波長以下にする。このことにより上記遮へい効果を高める。
【００３１】
また、内層には、線路導体２０の形成部と下面の電極開口部Ｈに対向する領域以外の領域に接地電極を形成している。この内層の接地電極と線路導体２０とによってコプレーナ線路を構成している。
【００３２】
図４は上記ＶＣＯの実装基板への実装状態を示す断面図である。実装基板１０１にはあらかじめＶＣＯ１００を実装する箇所に開口部１０１ｈを形成している。この開口部１０１ｈの周囲にＶＣＯ１００の端子電極１６を接続するための電極を形成していて、その部分で半田付けする。その際、端子電極１６は基板１の端面に形成しているので、半田フィレットＳが形成され、確実な表面実装が可能となる。
【００３３】
なお、この開口部１０１ｈは下部キャップ３の形状に合わせて矩形とすればよいが、下部キャップ３が当接せず、且つ端子電極１６が実装基板に半田付け可能なように設けられれば、矩形に限らずその形状は任意である。
【００３４】
次に、図１に示したＶＣＯの回路図を図５に示す。図５中の各符号は図１に付した各符号に対応している。この回路は図１に示した誘電体共振器４に結合する線路導体ＳＬ１に反射増幅器を接続することによって構成している。すなわち、図５においてＦＥＴのゲートを導体線路ＳＬ１の端部に接続している。ＦＥＴ５のドレインにはＬ２，Ｒ３，Ｒ４，Ｃ１，Ｃ２を含むバイアス電圧供給回路を接続し、端子Ｔｂからバイアス電圧を供給している。ＦＥＴのソースにはＬ３，Ｒ５，Ｒｂを含む出力回路を接続している。
【００３５】
上記誘電体共振器４と結合するもう一方の線路導体ＳＬ２にはＲ１，Ｌ１，ＶＤ１を含む回路を設けて、制御端子Ｔｃの電圧を可変容量素子ＶＤ１に印加するようにしている。上記帯域反射型の発振器は、共振回路部分の共振周波数で発振するので、この可変容量素子ＶＤ１に、制御端子Ｔｃの電圧を印加することによって発振周波数が制御される。
【００３６】
次に、第２の実施形態に係るＶＣＯについて図６・図７を参照して説明する。
図６はその分解斜視図である。第１の実施形態と異なるのは、基板１が単層の基板であることである。
【００３７】
図７はこの基板１の下面図である。基板１の下面にはその略中央部を電極開口部Ｈとする接地電極１３を略全面に形成している。また、基板１の下面の周辺部の所定箇所に端子電極１６を形成している。基板１の上面に形成している電極と端子電極１６との間はビアホール１４で導通させている。
【００３８】
このようにして上部キャップ２、下部キャップ３および接地電極１３によるシールド空間内の所定の電極を基板１の端部にまで引き出したことによって、実装基板に対して表面実装可能となる。
【００３９】
なお、上記端子電極１６を基板１の下面だけではなく、下面から端面にかけて形成してもよい。そのことにより、第１の実施形態の場合と同様に半田フィレットを生じさせて確実な表面実装が可能となる。
【００４０】
次に、第３の実施形態に係るＶＣＯについて図８を参照して説明する。
図８はその分解斜視図である。この例では、基板１は単層基板であり、上面に回路素子実装用電極および回路形成用電極を含む電極を形成している。下面には図２に示したものと同様に電極開口部Ｈを有する接地電極１３を略全面に形成していて、基板１の端部付近に端子電極１６を形成している。基板１の上面の線路導体１９は基板１の端面から下面にかけて形成した端子電極１６に導通させている。そのため、これらの線路導体１９からキャップ接合部１７を絶縁するために、キャップ接合部１７の一部を分離形成している。それに合わせて、上部キャップ２には開口部２′を形成している。
【００４１】
この構造によって、上部キャップ２、下部キャップ３および接地電極１３で囲まれたシールド空間内の回路の信号を基板１の端子電極として取り出している。また、端子電極１６は基板１の端面から下面にまで形成しているので、表面実装の際に半田フィレットの形成され、実装が容易となる。
【００４２】
次に、第４の実施形態に係る通信装置の構成をブロック図として図９に示す。この通信装置は例えば携帯電話端末である。信号処理回路４２はデジタル信号データ列を出力し、バンドパスフィルタ４６は不要な周波数帯域の信号を除去し、アンプ４７はその中間周波信号を所定レベルまで増幅する。ミキサ４８はアンプ４７からの中間周波信号と発振器５６からの発振信号をミキシングする。バンドパスフィルタ４９はミキサ４８からの出力信号のうち送信周波数帯域の信号を通過させ、アンプ５０はそれを電力増幅してデュプレクサ４４を介してアンテナ４５から送信する。バンドパスフィルタ５１はデュプレクサ４４からの受信信号のうち所定帯域の信号のみを通過させ、アンプ５２はそれを所定レベルにまで増幅する。ミキサ５３はこのアンプ５２からの受信信号と発振器５６からの信号をミキシングする。バンドパスフィルタ５４はミキサ５３からの信号のうち受信中間周波信号のみ通過させ、アンプ５５はそれを所定レベルにまで増幅する。信号処理回路４２はアンプ５５からのデジタル信号データ列を処理して例えば音声信号として出力する。
【００４３】
上記発振器５６部分に第１〜第３の実施形態で示したＶＣＯを用いる。
なお、上記各実施形態ではＶＣＯを例に挙げたが、基板の上下にそれぞれ空間を設けたシールド空間を備え、そのシールド空間内の内部の回路と外部の回路との接続を基板を介して行い、端子電極を基板の周縁部に形成した電子部品であれば、この発明は同様に適用できる。
【図面の簡単な説明】
【００４４】
【図１】第１の実施形態に係るＶＣＯの分解斜視図
【図２】同ＶＣＯの基板の下面図
【図３】同ＶＣＯの断面図
【図４】同ＶＣＯの実装基板への実装構造を示す断面図
【図５】同ＶＣＯの回路図
【図６】第２の実施形態に係るＶＣＯの分解斜視図
【図７】同ＶＣＯで用いる基板の下面図
【図８】第３の実施形態に係るＶＣＯの分解斜視図
【図９】第４の実施形態に係る通信装置の構成を示すブロック図
【図１０】従来の電子部品の構成を示す分解斜視図
【符号の説明】
【００４５】
１−基板
２−上部キャップ
２ｆ−フランジ部
２′−開口部
３−下部キャップ
３ｆ−フランジ部
４−誘電体共振器
１０，１１−絶縁層
１３−接地電極
１４−ビアホール
１６−端子電極
１７−キャップ接合部
１８−スルーホール
１９，２０−線路導体
４０−誘電体板
４１，４２−電極
１００−ＶＣＯ（電子部品）
１０１−実装基板
Ｈ−電極開口部
Ｔｏ−出力端子
Ｔｃ−制御端子
Ｔｂ−電源端子
Ｓ−半田フィレット
ＳＬ１，ＳＬ２−線路導体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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