(57)【要約】【課題】  最も特性相対精度が高くなるような最適な電界効果トランジスタの分割数を決定し、得られた最適な分割数を用いて回路設計を行う。【解決手段】  半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタからなる電界効果トランジスタ対が配置され、電界効果トランジスタ対がそれぞれ、ゲート電極幅方向に分割された複数個の電界効果トランジスタ素子が互いに並列接続されて構成されている半導体集積回路を設計する方法であって、電界効果トランジスタの分割数を決定する際に、製造上のばらつきに起因して生じる第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきを分割数の関数で表し、この電流値相対ばらつきを最小にする分割数を数式的に導出して、得られた最適な分割数を用いて回路を設計する。【選択図】  図１
2005197622.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタからなる電界効果トランジスタ対が配置され、該第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれ、ゲート電極幅方向に分割されたｎ個（ｎは１以上の整数）の電界効果トランジスタ素子が並列接続されて構成される半導体集積回路をコンピュータを用いて自動設計する半導体集積回路設計方法であって、
該電界効果トランジスタの分割数を決定する際に、製造上のばらつきに起因して生じる第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきを分割数の関数で表し、該電流値相対ばらつきを最小にする分割数を演算処理部が数式的に導出し、導出した分割数を用いて半導体集積回路を自動設計する半導体集積回路設計方法。
【請求項２】
半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタからなる電界効果トランジスタ対が配置され、該第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれ、ゲート電極幅方向に分割されたｎ個（ｎは１以上の整数）の電界効果トランジスタ素子が並列接続されて構成される半導体集積回路に対して、電流値相対ばらつき特性をコンピュータを用いて自動評価する半導体集積回路の電流値相対ばらつき特性評価方法であって、
該半導体基板にＮ型の電界効果トランジスタ対およびＰ型の電界効果トランジスタ対の少なくともいずれかが形成される場合に、
該Ｎ型および該Ｐ型の電界効果トランジスタ対の少なくともいずれかについて、ある電源電圧条件における該第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきと、１をゲート電極面積の平方根で割った値との関係を示すグラフに対して、演算処理部により下記式（１）を用いて近似することによって、電流値相対ばらつき特性をモデル化する半導体集積回路の電流値相対ばらつき特性評価方法。
【数１】
2005197622.tif 000023
但し、σＩｄｓ：電流値相対ばらつき（標準偏差値）、
α、β：実測特性値に合わせ込むための変数（フィッティングパラメータ）、
Ｌ    ：ゲート電極長、
Ｗ    ：ゲート電極幅とする。
【請求項３】
前記Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、前記第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきと、１をゲート電極面積の平方根で割った値との関係を、電源電圧条件毎に示した複数のグラフに対して、前記式（１）におけるフィッティングパラメータβを固定値として、フィッティングパラメータαのみを変化させて近似することによって、電流値相対ばらつき特性をモデル化する請求項２に記載の半導体集積回路の電流値相対ばらつき特性評価方法。
【請求項４】
請求項２に記載の半導体集積回路の電流値相対ばらつき特性評価方法を用いて、前記Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、前記式（１）によってフィッティングパラメータβを抽出し、
該Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、分割数が１である場合の電流値相対ばらつきと、複数個に分割した場合の電流値相対ばらつきとの比を、その分割数と抽出されたフィッティングパラメータβとを用いて、分割数を変数として下記式（２）によって表し、その比が最大となる分割数を、電流値相対ばらつきを最小にする分割数として決定する請求項１に記載の半導体集積回路設計方法。
【数２】
2005197622.tif 000024
但し、Ｒ（Ｎ）   ：分割数Ｎを変数とした電流値相対ばらつきの比を表す関数、
Ｎ          ：ゲート電極幅に関する分割数であり、１以上の整数、
σＩｄｓ、１    ：分割なしの場合の電流値相対ばらつき（標準偏差値）、
σＩｄｓ、Ｎ    ：Ｎ個に分割した場合の電流値相対ばらつき（標準偏差値）、
β          ：フィッティングパラメータ、
Ｌ         ：ゲート電極長、
Ｗ          ：ゲート電極幅とする。
【請求項５】
前記Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、前記ゲート電極面積と、前記抽出されたフィッティングパラメータβとを用いて実数値を下記式（３）により求め、該実数値が１以下の場合には分割数を１とし、該実数値が１よりも大きい場合にはその実数値以上で最小の整数とその実数値以下で最大の整数とを前記式（２）に代入して、電流値相対ばらつき比の結果が大きくなる方の整数を電流値相対ばらつきを最小にする分割数として決定する請求項４に記載の半導体集積回路設計方法。
【数３】
2005197622.tif 000025
但し、Ｍ           ：実数、
Ｎｉ、Ｎｉ＋１     ：整数、
β            ：フィッティングパラメータ、
Ｓ            ：ゲート電極面積、
Ｌ            ：ゲート電極長、
Ｗ            ：ゲート電極幅とする。
【請求項６】
半導体基板に、同一サイズである第１の抵抗素子および第２の抵抗素子からなる抵抗素子対が配置され、該第１の抵抗素子および第２の抵抗素子がそれぞれ、抵抗素子の長さ方向に分割されたｎ個（ｎは１以上の整数）の抵抗素子が直列接続されて構成される半導体集積回路をコンピュータを用いて自動設計する半導体集積回路設計方法であって、
該抵抗素子の分割数を決定する際に、製造上のばらつきに起因して生じる第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきを分割数の関数で表し、該抵抗値相対ばらつきを最小にする分割数を演算処理部が数式的に導出し、導出した分割数を用いて半導体集積回路を自動設計する半導体集積回路設計方法。
【請求項７】
半導体基板に、同一サイズである第１の抵抗素子および第２の抵抗素子からなる抵抗素子対が配置され、該第１の抵抗素子および第２の抵抗素子がそれぞれ、抵抗素子の長さ方向に分割されたｎ個（ｎは１以上の整数）の抵抗素子が直列接続されて構成される半導体集積回路に対して、抵抗値相対ばらつき特性をコンピュータを用いて自動評価する半導体集積回路の抵抗値相対ばらつき特性評価方法であって、
該抵抗素子対について、ある電源電圧条件における該第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきと、１を抵抗素子の面積の平方根で割った値との関係を示すグラフに対して、演算処理部により下記式（４）を用いて近似することによって、抵抗値相対ばらつき特性をモデル化する半導体集積回路の抵抗値相対ばらつき特性評価方法。
【数４】
2005197622.tif 000026
但し、σＲ  ：抵抗値相対ばらつき（標準偏差値）、
α、β：実測特性値に合わせ込むための変数（フィッティングパラメータ）、
Ｌ    ：抵抗素子の長さ、
Ｗ    ：抵抗素子の幅とする。
【請求項８】
前記抵抗素子対について、前記第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきと、１を抵抗素子の面積の平方根で割った値との関係を、電源電圧条件毎に示した複数のグラフに対して、前記式（４）におけるフィッティングパラメータβを固定値として、フィッティングパラメータαのみを変化させて近似することによって、抵抗値相対ばらつき特性をモデル化する請求項７に記載の半導体集積回路の抵抗値相対ばらつき特性評価方法。
【請求項９】
請求項７に記載の半導体集積回路の抵抗値相対ばらつき特性評価方法を用いて、前記抵抗素子対について、前記式（４）によってフィッティングパラメータβを抽出し、
該抵抗素子対について、分割数が１である場合の抵抗値相対ばらつきと、複数個に分割された場合の抵抗値相対ばらつきとの比を、その分割数と抽出されたフィッティングパラメータβとを用いて、分割数を変数として下記式（５）によって表し、その比が最大となる分割数を、抵抗値相対ばらつきを最小にする分割数として決定する請求項６に記載の半導体集積回路設計方法。
【数５】
2005197622.tif 000027
但し、Ｒ（Ｎ）   ：分割数Ｎを変数とした抵抗値相対ばらつきの比を表す関数、
Ｎ          ：抵抗素子の長さに関する分割数であり、１以上の整数、
σＲ、１          ：分割なしの場合の抵抗値相対ばらつき（標準偏差値）、
σＲ、Ｎ          ：Ｎ個に分割した場合の抵抗値相対ばらつき（標準偏差値）、
β          ：フィッティングパラメータ、
Ｌ          ：抵抗素子の長さ、
Ｗ          ：抵抗素子の幅とする。
【請求項１０】
前記抵抗素子対について、前記抵抗素子の面積と、前記抽出されたフィッティングパラメータβとを用いて実数値を下記式（６）により求め、該実数値が１以下の場合には分割数を１とし、該実数値が１よりも大きい場合にはその実数値以上で最小の整数とその実数値以下で最大の整数とを前記式（５）に代入して、抵抗値相対ばらつき比の結果が大きくなる方の整数を抵抗値相対ばらつきを最小にする分割数として決定する請求項９に記載の半導体集積回路設計方法。
【数６】
2005197622.tif 000028
但し、Ｍ           ：実数、
Ｎｉ、Ｎｉ＋１：整数、
β            ：フィッティングパラメータ、
Ｓ            ：抵抗素子の面積、
Ｌ            ：抵抗素子の長さ、
Ｗ            ：抵抗素子の幅とする。
【請求項１１】
請求項１〜１０のいずれかに記載の方法の処理手順をコンピュータに実行させるための制御プログラム。
【請求項１２】
請求項１１に記載の制御プログラムを記録したコンピュータ読み取り可能な可読記録媒体。
【請求項１３】
請求項１，４，５，６，９および１０のいずれかに記載の半導体集積回路設計方法の処理手順により得た分割数を反映させた回路情報に基づいて半導体集積回路を製造する半導体集積回路の製造方法。
【請求項１４】
設計対象の半導体集積回路の回路構成と、各電界効果トランジスタ素子および抵抗素子の少なくともいずれかの素子サイズとを含む回路情報から、特性相対精度が要求される全ての電界効果トランジスタ対および抵抗素子対の少なくともいずれかに対して、請求項１および６の少なくとも一方に記載の半導体集積回路設計方法を用いて得た分割数を反映させた回路情報を生成する演算処理部を有する半導体集積回路設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ型またはアナログ・ディジタル混在型の半導体集積回路において、高い特性相対精度が要求される電界効果トランジスタ対や抵抗素子対の製造上のばらつきに起因する影響を低減するための半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路の電流値相対ばらつき特性評価方法、半導体集積回路の抵抗値相対ばらつき特性評価方法、半導体集積回路の製造方法、これらをコンピュータに実行させるための制御プログラムおよび、これを記録した可読記録媒体に関する。
【背景技術】
【０００２】
この種の高い特性相対精度を有する電界効果トランジスタ対が必要とされる回路として、半導体基板上に形成された差動増幅回路やカレントミラー回路などが挙げられる。
【０００３】
図９は、従来の代表的なＭＯＳＦＥＴ差動増幅器の要部構成を示す回路図である。
【０００４】
図９に示すように、ＭＯＳＦＥＴ差動増幅器１００は、定電流源Ｉ１と、Ｎ型電界効果トランジスタＭｎ１およびＭｎ２と、Ｐ型電界効果トランジスタＭｐ１およびＭｐ２とによって構成されている。Ｐ型電界効果トランジスタＭｐ１およびＮ型電界効果トランジスタＭｎ１と、Ｐ型電界効果トランジスタＭｐ２およびＮ型電界効果トランジスタＭｎ２とは、それぞれ直列に接続され、これらの直列回路は、定電流源Ｉ１の出力側と接地電位（グランド）との間に互いに並列に接続されている。定電流源Ｉ１の入力側は電源電圧ＶＤＤと接続されている。また、Ｐ型電界効果トランジスタＭｐ１のゲート電極には入力電圧Ｖｉ１が接続され、Ｐ型電界効果トランジスタＭｐ２のゲート電極には入力電圧Ｖｉ２が接続されている。また、Ｎ型電界効果トランジスタＭｎ１およびＭｎ２の各ゲート電極はそれぞれ共通に、Ｐ型電界効果トランジスタＭｐ１とｎ型電界効果トランジスタＭｎ１との接続部に接続されている。Ｐ型電界効果トランジスタＭｐ２とｎ型電界効果トランジスタＭｎ２との接続部からは出力電圧が出力されるようになっている。
【０００５】
このＭＯＳＦＥＴ差動増幅器１００の差動増幅回路において、Ｎ型電界効果トランジスタＭｎ１およびＭｎ２と、Ｐ型電界効果トランジスタＭｐ１およびＭｐ２とがそれぞれ、高い特性相対精度が要求される電界効果トランジスタ対である。ＭＯＳＦＥＴ差動増幅器１００では、これらの電界効果トランジスタ対の特性相対精度によって、入力オフセット電圧などの重要な回路特性が決定されるからである。
【０００６】
従来から、電界効果トランジスタ対の特性相対精度を高めるために、例えば特許文献１〜５に開示されているように、電界効果トランジスタ対を構成する第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれを分割し、分割された複数個の電界効果トランジスタ素子を互いに並列接続した構造とする技術が用いられている。これによって、分割後の個々の電界効果トランジスタの特性ばらつきが相殺され、その中心値に近づくように作用するため、電界効果トランジスタ対の特性相対精度が向上する。
【０００７】
また、電界効果トランジスタ対の特性相対精度を向上させるレイアウト技術として、特許文献４には、複数個に分割された対をなす第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれを、重心位置が共通になるように点対称に配置するレイアウト技術が開示されている。
【０００８】
その一例として、図１０に、分割数が「２」の場合の配置例を示している。
【０００９】
図１０に示す回路例では、第１の電界効果トランジスタについて、そのゲート電極幅を２分割して電界効果トランジスタＭ１ａおよびＭ１ｂが構成され、第２の電界効果トランジスタについて、そのゲート電極幅を２分割して電界効果トランジスタＭ２ａおよびＭ２ｂが構成されている。第１の電界効果トランジスタＭ１ａと第２の電界効果トランジスタＭ２ｂとは共通のソース電極Ｓを間に介して左右に形成され、両外側にそれぞれのドレイン電極Ｄ１およびＤ２が形成されている。また、その下に、第２の電界効果トランジスタＭ２ａと第１の電界効果トランジスタＭ１ｂとが、共通のソース電極Ｓを間に介して左右に形成され、両外側にそれぞれのドレイン電極Ｄ２およびＤ１が形成されている。このように、第１の電界効果トランジスタＭ１ａおよびＭ１ｂと、第２の電界効果トランジスタＭ２ａおよびＭ２ｂとがそれぞれ、点対称に配置されている。
【００１０】
また、電界効果トランジスタ対の特性相対精度を向上させるレイアウト技術として、特許文献５には、分割後に、電界効果トランジスタのゲート電極長方向の位置座標値の総和が、対をなす第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれで等しくなるように配置するレイアウト技術が開示されている。
【００１１】
一般に、半導体集積回路において、差動増幅回路やカレントミラー回路などを構成する際に、電界効果トランジスタ対の特性相対精度が悪く、対をなす第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値に大きな差が生じると、回路性能が劣化し、さらには半導体集積回路の歩留まり低下に至る要因となる。これを避けるために、ゲート電極長やゲート電極幅を大きく設計する方法があるが、これらの方法では、回路の占有面積を増大させるという問題が生じる。
【００１２】
特許文献５に開示されているレイアウト技術は、上記問題を克服した技術であり、電界効果トランジスタ対の総ゲート電極面積を増やすことなく、それぞれの電界効果トランジスタを分割した後の配置によって、電界効果トランジスタ対の特性相対精度を向上させている。
【特許文献１】特開平４−７３９６１号公報
【特許文献２】特開平５−２４３８６５号公報
【特許文献３】特開平８−１１６２２２号公報
【特許文献４】特開２０００−９１５０４号公報
【特許文献５】特開２０００−３６５８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上述した従来技術では、回路特性の安定化を図る上で重要な役割を果たす各電界効果トランジスタ対の特性相対精度を向上させるために、対をなす第１の電界効果トランジスタおよび第２の電界効果トランジスタのそれぞれを分割し、互いに並列接続した構造とした上で、隣接距離において対称性を有するように、分割された各電界効果トランジスタを配置している。
【００１４】
一般に、電界効果トランジスタ対の各々の総ゲート電極面積を大きくすることは、特性相対精度を向上させる効果があるが、半導体集積回路上で電界効果トランジスタの占有面積を増大させるという問題が生じる。したがって、総ゲート電極面積は、回路動作・回路面積・消費電力などによって予め決定される固定値として分割し、分割された各電界効果トランジスタの配置を行うことが望ましい。
【００１５】
実際に、それらの回路を設計する際には、電界効果トランジスタの分割数を決定するか、または分割単位とするゲート電極幅を決定する必要がある。しかしながら、電界効果トランジスタの分割数、または分割単位とするゲート電極幅は、回路設計者が最小の分割後のゲート電極幅のみを指定する方法や、与えられた配置領域に対するレイアウト後の占有面積効率を考慮して分割する方法などによって決定されている。
【００１６】
しかしながら、これらの方法によって電界効果トランジスタの分割数や分割単位とするゲート電極幅を決定する場合には、製造上のばらつきに起因する電界効果トランジスタ対の特性相対ばらつきや、対象回路の回路特性ばらつきへの影響を考える上で、最適な電界効果トランジスタの分割数または分割単位とするゲート電極幅であるとは限らないという問題がある。
【００１７】
また、半導体集積回路を構成する抵抗素子対についても、電界効果トランジスタ対の場合と同様に、抵抗素子の長さと抵抗素子の幅を大きく設計することによって特性相対精度が向上する傾向がある。この場合にも、半導体集積回路上で抵抗素子の占有面積を防ぐために、抵抗素子対を構成する第１の抵抗素子および第２の抵抗素子をそれぞれ複数個に分割し、交互に配置するレイアウト技術が用いられている。したがって、この抵抗素子対についても、分割数を決定する必要があり、電界効果トランジスタ対の場合と同様な問題が生じる。
【００１８】
本発明は、上記従来の問題を解決するもので、半導体集積回路内で高い特性相対精度を必要とするそれぞれの電界効果トランジスタ対に対して、最も特性相対精度が高くなるような最適な電界効果トランジスタの分割数を決定し、得られた分割数を用いて回路設計を自動的に行う半導体集積回路設計装置、半導体集積回路設計方法、半導体集積回路の電流値相対ばらつき特性評価方法、半導体集積回路の抵抗値相対ばらつき特性評価方法、半導体集積回路の製造方法、これらをコンピュータに実行させるための制御プログラムおよび、これを記録した可読記録媒体を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体集積回路設計方法は、半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタからなる電界効果トランジスタ対が配置され、該第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれ、ゲート電極幅方向に分割されたｎ個（ｎは１以上の整数）の電界効果トランジスタ素子が並列接続されて構成される半導体集積回路をコンピュータを用いて自動設計する半導体集積回路設計方法であって、該電界効果トランジスタの分割数を決定する際に、製造上のばらつきに起因して生じる第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきを分割数の関数で表し、該電流値相対ばらつきを最小にする分割数を演算処理部が数式的に導出し、導出した分割数を用いて半導体集積回路を自動設計し、そのことにより上記目的が達成される。
【００２０】
本発明の半導体集積回路の電流値相対ばらつき特性評価方法は、半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタからなる電界効果トランジスタ対が配置され、該第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれ、ゲート電極幅方向に分割されたｎ個（ｎは１以上の整数）の電界効果トランジスタ素子が並列接続されて構成される半導体集積回路に対して、電流値相対ばらつき特性をコンピュータを用いて自動評価する半導体集積回路の電流値相対ばらつき特性評価方法であって、該半導体基板にＮ型の電界効果トランジスタ対およびＰ型の電界効果トランジスタ対の少なくともいずれかが形成される場合に、該Ｎ型および該Ｐ型の電界効果トランジスタ対の少なくともいずれかについて、ある電源電圧条件における該第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきと、１をゲート電極面積の平方根で割った値との関係を示すグラフに対して、演算処理部により下記式（１）を用いて近似することによって、電流値相対ばらつき特性をモデル化し、そのことにより上記目的が達成される。
【００２１】
【数７】
2005197622.tif 000003
但し、σＩｄｓ：電流値相対ばらつき（標準偏差値）、
α、β：実測特性値に合わせ込むための変数（フィッティングパラメータ）、
Ｌ    ：ゲート電極長、
Ｗ    ：ゲート電極幅とする。
【００２２】
また、好ましくは、本発明の半導体集積回路の電流値相対ばらつき特性評価方法におけるＮ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、前記第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきと、１をゲート電極面積の平方根で割った値との関係を、電源電圧条件毎に示した複数のグラフに対して、前記式（１７）におけるフィッティングパラメータβを固定値として、フィッティングパラメータαのみを変化させて近似することによって、電流値相対ばらつき特性をモデル化する。
【００２３】
また、好ましくは、本発明の半導体集積回路設計方法において、請求項２に記載の半導体集積回路の電流値相対ばらつき特性評価方法を用いて、前記Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、前記式（１）によってフィッティングパラメータβを抽出し、該Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、分割数が１である場合の電流値相対ばらつきと、複数個に分割した場合の電流値相対ばらつきとの比を、その分割数と抽出されたフィッティングパラメータβとを用いて、分割数を変数として下記式（２）によって表し、その比が最大となる分割数を、電流値相対ばらつきを最小にする分割数として決定する。
【００２４】
【数８】
2005197622.tif 000004
但し、Ｒ（Ｎ）   ：分割数Ｎを変数とした電流値相対ばらつきの比を表す関数、
Ｎ          ：ゲート電極幅に関する分割数であり、１以上の整数、
σＩｄｓ、１    ：分割なしの場合の電流値相対ばらつき（標準偏差値）、
σＩｄｓ、Ｎ    ：Ｎ個に分割した場合の電流値相対ばらつき（標準偏差値）、
β          ：フィッティングパラメータ、
Ｌ          ：ゲート電極長、
Ｗ          ：ゲート電極幅とする。
【００２５】
また、好ましくは、本発明の半導体集積回路設計方法における前記Ｎ型およびＰ型の電界効果トランジスタ対の少なくともいずれかについて、前記ゲート電極面積と、前記抽出されたフィッティングパラメータβとを用いて実数値を下記式（３）により求め、該実数値が１以下の場合には分割数を１とし、該実数値が１よりも大きい場合にはその実数値以上で最小の整数とその実数値以下で最大の整数とを前記式（２）に代入して、電流値相対ばらつき比の結果が大きくなる方の整数を電流値相対ばらつきを最小にする分割数として決定する。
【００２６】
【数９】
2005197622.tif 000005
但し、Ｍ           ：実数、
Ｎｉ、Ｎｉ＋１     ：整数、
β            ：フィッティングパラメータ、
Ｓ            ：ゲート電極面積、
Ｌ            ：ゲート電極長、
Ｗ            ：ゲート電極幅とする。
【００２７】
本発明の半導体集積回路設計方法は、半導体基板に、同一サイズである第１の抵抗素子および第２の抵抗素子からなる抵抗素子対が配置され、該第１の抵抗素子および第２の抵抗素子がそれぞれ、抵抗素子の長さ方向に分割されたｎ個（ｎは１以上の整数）の抵抗素子が直列接続されて構成される半導体集積回路をコンピュータを用いて自動設計する半導体集積回路設計方法であって、該抵抗素子の分割数を決定する際に、製造上のばらつきに起因して生じる第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきを分割数の関数で表し、該抵抗値相対ばらつきを最小にする分割数を演算処理部が数式的に導出し、導出した分割数を用いて半導体集積回路を自動設計し、そのことにより上記目的が達成される。
【００２８】
本発明の半導体集積回路の抵抗値ばらつき特性評価方法は、半導体基板に、同一サイズである第１の抵抗素子および第２の抵抗素子からなる抵抗素子対が配置され、該第１の抵抗素子および第２の抵抗素子がそれぞれ、抵抗素子の長さ方向に分割されたｎ個（ｎは１以上の整数）の抵抗素子が直列接続されて構成される半導体集積回路に対して、抵抗値相対ばらつき特性をコンピュータを用いて自動評価する半導体集積回路の抵抗値相対ばらつき特性評価方法であって、該抵抗素子対について、ある電源電圧条件における該第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきと、１を抵抗素子の面積の平方根で割った値との関係を示すグラフに対して、演算処理部により下記式（４）を用いて近似することによって、抵抗値相対ばらつき特性をモデル化し、そのことにより上記目的が達成される。
【００２９】
【数１０】
2005197622.tif 000006
但し、σＲ  ：抵抗値相対ばらつき（標準偏差値）、
α、β：実測特性値に合わせ込むための変数（フィッティングパラメータ）、
Ｌ    ：抵抗素子の長さ、
Ｗ    ：抵抗素子の幅とする。
【００３０】
また、好ましくは、本発明の半導体集積回路の抵抗値ばらつき特性評価方法における抵抗素子対について、前記第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきと、１を抵抗素子の面積の平方根で割った値との関係を、電源電圧条件毎に示した複数のグラフに対して、前記式（４）におけるフィッティングパラメータβを固定値として、フィッティングパラメータαのみを変化させて近似することによって、抵抗値相対ばらつき特性をモデル化する。
【００３１】
また、好ましくは、本発明の半導体集積回路設計方法において、請求項７に記載の上記半導体集積回路の抵抗値相対ばらつき特性評価方法を用いて、前記抵抗素子対について、前記式（４）によってフィッティングパラメータβを抽出し、該抵抗素子対について、分割数が１である場合の抵抗値相対ばらつきと、複数個に分割された場合の抵抗値相対ばらつきとの比を、その分割数と抽出されたフィッティングパラメータβとを用いて、分割数を変数として下記式（５）によって表し、その比が最大となる分割数を、抵抗値相対ばらつきを最小にする分割数として決定する請求項６に記載の半導体集積回路設計方法。
【００３２】
【数１１】
2005197622.tif 000007
但し、Ｒ（Ｎ）   ：分割数Ｎを変数とした抵抗値相対ばらつきの比を表す関数、
Ｎ          ：抵抗素子の長さに関する分割数であり、１以上の整数、
σＲ、１          ：分割なしの場合の抵抗値相対ばらつき（標準偏差値）、
σＲ、Ｎ          ：Ｎ個に分割した場合の抵抗値相対ばらつき（標準偏差値）、
β          ：フィッティングパラメータ、
Ｌ          ：抵抗素子の長さ、
Ｗ          ：抵抗素子の幅とする。
【００３３】
また、好ましくは、本発明の半導体集積回路設計方法における抵抗素子対について、前記抵抗素子の面積と、前記抽出されたフィッティングパラメータβとを用いて実数値を下記式（６）により求め、該実数値が１以下の場合には分割数を１とし、該実数値が１よりも大きい場合にはその実数値以上で最小の整数とその実数値以下で最大の整数とを前記式（５）に代入して、抵抗値相対ばらつき比の結果が大きくなる方の整数を抵抗値相対ばらつきを最小にする分割数として決定する。
【００３４】
【数１２】
2005197622.tif 000008
但し、Ｍ           ：実数、
Ｎｉ、Ｎｉ＋１：整数、
β            ：フィッティングパラメータ、
Ｓ            ：抵抗素子の面積、
Ｌ            ：抵抗素子の長さ、
Ｗ            ：抵抗素子の幅とする。
【００３５】
本発明の制御プログラムは、請求項１〜１０のいずれかに記載の方法の処理手順をコンピュータに実行させるためのプログラムであり、そのことにより上記目的が達成される。
【００３６】
本発明の可読記録媒体は、請求項１１に記載の上記制御プログラムを記録したコンピュータ読み取り可能な記録媒体であり、そのことにより上記目的が達成される。
【００３７】
本発明の半導体集積回路の製造方法は、請求項１，４，５，６，９および１０のいずれかに記載の半導体集積回路設計方法の処理手順により得た分割数を反映させた回路情報に基づいて半導体集積回路を製造し、そのことにより上記目的が達成される。
【００３８】
本発明の半導体集積回路設計装置は、設計対象の半導体集積回路の回路構成と、各電界効果トランジスタ素子および抵抗素子の少なくともいずれかの素子サイズとを含む回路情報から、特性相対精度が要求される全ての電界効果トランジスタ対および抵抗素子対の少なくともいずれかに対して、請求項１および６の少なくとも一方に記載の半導体集積回路設計方法を用いて得た分割数を反映させた回路情報を生成する演算処理部を有し、そのことにより上記目的が達成される。
【００３９】
上記構成により、以下に、本発明の作用について説明する。
【００４０】
本発明の半導体集積回路設計方法では、半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタからなる電界効果トランジスタ対が配置され、その電界効果トランジスタ対の第１の電界効果トランジスタおよび第２の電界効果トランジスタがそれぞれ、ゲート電極幅方向に分割された複数個の電界効果トランジスタが互いに並列接続されているか、または分割されずに１つの電界効果トランジスタによって構成されている半導体集積回路設計において、その分割数を決定する際に、製造上のばらつきに起因した第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流差の標準偏差値（以下、電流値相対ばらつき特性という）を分割数の関数で表す。この電流値相対ばらつきを最小にする分割数を数式的に導出し、得られた最適な分割数を用いて回路設計を行う。
【００４１】
具体的には、Ｎ型電界効果トランジスタ対およびＰ型電界効果トランジスタ対のそれぞれについて、第１の電界効果トランジスタと第２の電界効果トランジスタとの間の電流値相対ばらつきを、数式を用いて近似することによってモデル化し、電流値相対ばらつき特性を評価する。対象とする電界効果トランジスタ対のゲート電極面積と、モデル式から抽出したフィッティングパラメータを用いて、電流値相対ばらつきが最小となる分割数を数式より求め、得られた分割数を用いて回路設計を行う。
【００４２】
また同様に、本発明の半導体集積回路設計方法では、半導体基板に形成された同一サイズである第１の抵抗素子および第２の抵抗素子からなる抵抗素子対が配置され、その抵抗素子対の第１の抵抗素子および第２の抵抗素子がそれぞれ、抵抗素子の長さ方向に分割された複数個の抵抗素子が互いに直列接続されているか、または分割されずに一つの抵抗素子によって構成されている半導体集積回路設計において、分割数を決定する際に、製造上のばらつきに起因した第１の抵抗素子と第２の抵抗素子との間の抵抗差の標準偏差値（以下、抵抗値相対ばらつき特性という）を分割数の関数で表す。この抵抗値相対ばらつきを最小にする分割数を数式的に導出し、得られた最適な分割数を用いて回路設計を行う。
【００４３】
具体的には、抵抗素子対のそれぞれについて、第１の抵抗素子と第２の抵抗素子との間の抵抗値相対ばらつきを、数式を用いて近似することによってモデル化し、抵抗値相対ばらつき特性を評価する。対象とする抵抗素子の面積と、モデル式から抽出したフィッティングパラメータを用いて、抵抗値相対ばらつきが最小となる分割数を数式により求め、得られた分割数を用いて回路設計を行う。
【００４４】
本発明の半導体集積回路設計装置にあっては、上記電界効果トランジスタ対や抵抗素子対を相対ばらつきが最小となる最適な分割数を決定する半導体集積回路設計方法を用いて、回路構成と各電界効果トランジスタ素子および抵抗素子のサイズが確定した入力回路情報に対して、特性相対精度が要求される全ての電界効果トランジスタ対および抵抗素子対を対象として、電界効果トランジスタ対および抵抗素子対のそれぞれを最適な分割数で分割し、分割数を反映した回路情報を生成することができる。
【００４５】
本発明によれば、生産工場・製造プロセスにより製造される半導体集積回路が固有に有するＮ型およびＰ型電界効果トランジスタ対それぞれの特性相対ばらつきや抵抗素子対の特性相対ばらつきを基にして、数理統計的に最適な分割数を決定している。これにより、製造上のばらつきに起因した影響が低減され、回路特性ばらつきが小さく、安定した半導体集積回路が得られる。
【発明の効果】
【００４６】
本発明によれば、生産工場・製造プロセスにより製造される半導体集積回路が固有に有するＮ型およびＰ型電界効果トランジスタ対のそれぞれの特性相対ばらつきや抵抗素子対の特性相対ばらつきを基にして、相対ばらつき特性が最小となる素子対各々の分割数を決定し、得られた最適な分割数を用いて回路設計をすることができる。また、本発明の半導体集積回路設計方法を用いて、自動的に最適な分割数で電界効果トランジスタ対や抵抗素子対を分割することができる半導体集積回路設計装置を実現することができる。これにより、製造上のばらつきに起因した回路特性への影響を低減して、回路特性ばらつきが小さく、動作が安定した半導体集積回路を得ることができて、歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００４７】
以下に、本発明の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の実施形態１、これを用いた本発明の半導体集積回路設計装置の実施形態２、さらには本発明の半導体集積回路設計方法および半導体集積回路の抵抗値相対ばらつき特性評価方法の実施形態３について、図面を参照しながら順次説明する。
（実施形態１）
本実形態１では、本発明の半導体集積回路の設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の実施形態について説明する。
【００４８】
図１は、本実施例の半導体集積回路の設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の処理手順の概要を示すフローチャートである。
【００４９】
以下、図１のフローチャートを用いて、本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の各処理手順について順に説明する。なお、図１に破線Ａで囲んだ部分は、本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法を実施するための準備段階を示し、図１に実線Ｂで囲んだ部分は、本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の各処理手順を示している。
【００５０】
始めに、図１に破線Ａで囲んだ部分である、本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法を実施するための準備段階について説明する。
【００５１】
図１に示すように、まず、ステップＳ１１では、相対精度評価回路として、複数種類のゲート電極長およびゲート電極幅のＮ型／Ｐ型それぞれの電界効果トランジスタ対を用いて、図２に示すようなカレントミラー回路１０を同一半導体基板上に作製する。図２のカレントミラー回路１０は、同じ導電型の第１の電界効果トランジスタＭ１および第２の電界効果トランジスタＭ２が電源電圧ＶＤＤの入力端子と接地電位（グランド）の接続端との間に接続され、第１の電界効果トランジスタＭ１における電源電圧側の端子と電源電圧入力端子との間の接続点に、共通接続された電界効果トランジスタＭ１およびＭ２の各ゲート電極が接続されている。
【００５２】
次に、ステップＳ１２では、ステップＳ１１で作製した各評価回路に対して、複数の電源電圧（ＶＤＤ）条件にて、第１の電界効果トランジスタＭ１および第２の電界効果トランジスタＭ２それぞれの電流値を測定する。対をなすＮ型／Ｐ型電界効果トランジスタのそれぞれに対して、各ゲート電極サイズの電界効果トランジスタ対における電流値相対ばらつき特性を、電界効果トランジスタ対のゲート電極面積の平方根の逆数をＸ軸とし、電流値相対ばらつきをＹ軸として、グラフにプロットして評価を行う。
【００５３】
一方、本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の適用対象となる半導体集積回路の回路情報については、以下のように準備する。
【００５４】
まず、ステップＳ２１では、半導体集積回路の回路構成を決定する。具体的には、電界効果トランジスタ素子や抵抗素子、容量素子などの接続情報が決定される。
【００５５】
次に、ステップＳ２２では、回路構成が決定された半導体集積回路に対して回路シミュレーションを実施する。回路シミュレーション結果を基に、回路特性が設計仕様を満たすように、対象回路を構成する各電界効果トランジスタ素子のゲート電極長およびゲート電極幅を決定する。以下、各電界効果トランジスタ素子のゲート電極長およびゲート電極幅を一括して、「サイズ情報」と言う。
【００５６】
さらに、ステップＳ２３では、対象回路を構成する全素子のサイズ情報の中から、回路動作や回路特性に対して影響があり、相対精度が必要とされる素子対についてのみ、サイズ情報を獲得する。
【００５７】
以上の各処理ステップまでが、本実施形態１の半導体集積回路設計方法において、特性相対ばらつきを最小にする分割数を決定するための準備段階に関する処理手順である。
【００５８】
次に、図１に実線Ｂで囲んだ部分である本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法に関する各処理手順について、順に説明する。
【００５９】
図３は、Ｎ型電界効果トランジスタ対について、印加される電源電圧（Ｖｄｄ）が一定である条件下で、各ゲート電極サイズの電界効果トランジスタ対における電流値相対ばらつき特性を評価した結果の一例を示すグラフである。図３のＸ軸は電界効果トランジスタ対のゲート電極面積の平方根の逆数を示し、Ｙ軸は電流値相対ばらつき（標準偏差値）を示している。
【００６０】
図３に示すように、実測された電流値相対ばらつき特性は、下記式（１）を用いて近似することによってモデル化することができる。
【００６１】
但し、σＩｄｓ：電流値相対ばらつき（標準偏差値）、α，β：フィッティングパラメータ、Ｌ：ゲート電極長、Ｗ：ゲート電極幅とする。
【００６２】
【数１３】
2005197622.tif 000009
但し、σＩｄｓ：電流値相対ばらつき（標準偏差値）、
α、β：実測特性値に合わせ込むための変数（フィッティングパラメータ）、
Ｌ    ：ゲート電極長、
Ｗ    ：ゲート電極幅とする。
【００６３】
図１のステップＳ３０では、Ｎ型／Ｐ型各々の電界効果トランジスタ対について、上記式（１）に示すフィッティングパラメータαおよびβを抽出する。一般に、電源電圧（Ｖｄｄ）条件を変化させた場合に、電流値相対ばらつき特性も変化するが、上記式（１）に示すフィッティングパラメータαのみを用いて、電源電圧（Ｖｄｄ）への依存性を合わせ込むことが可能である。これによって、任意の電源電圧（Ｖｄｄ）に対して、フィッティングパラメータβは一意に決まり、フィッティングパラメータβは、Ｎ型およびＰ型電界効果トランジスタ対のそれぞれに対して一つずつ値が決まる。
【００６４】
図４は、Ｎ型電界効果トランジスタ対について、複数の電源電圧（Ｖｄｄ）条件に対して、各ゲート電極サイズの電界効果トランジスタ対における電流値相対ばらつき特性を評価した結果の一例を示すグラフである。図４のＸ軸は電界効果トランジスタ対のゲート電極面積の平方根の逆数を示し、Ｙ軸は電流値相対ばらつき（標準偏差値）を示している。図４に示す複数の曲線は、上記式（１）に示すフィッティングパラメータβを固定値として、フィッティングパラメータαを異ならせることによって、電流値相対ばらつき特性の電源電圧（Ｖｄｄ）への依存性に合わせ込んだものである。
【００６５】
次に、図１のステップＳ４０における分割数の決定処理について説明する前に、本実施形態１の半導体集積回路設計方法の原理について説明する。
【００６６】
一般に、対をなす第１および第２の電界効果トランジスタのそれぞれを分割し、互いに並列接続された構造とする理由は、分割後の個々の電界効果トランジスタの特性ばらつきが相殺されて、その中心値に近づくように作用するため、結果として電界効果トランジスタ対の特性相対精度が向上するからである。
【００６７】
以下に、電界効果トランジスタの分割およびその相対ばらつき特性に関して、図５を用いて説明する。
【００６８】
図５のＡは、分割前の電界効果トランジスタを示す斜視図であり、そのゲート電極長はＬ、ゲート電極幅はＷである。
【００６９】
図５のＢは、図５のＡに示す電界効果トランジスタをＮ個に分割した後の電界効果トランジスタを示す図であり、各電界効果トランジスタのゲート電極長はＬ、各ゲート電極幅はＷＮである。但し、ＷＮ＝Ｗ／Ｎである。
【００７０】
図５のＣは、図５のＢに示す構成単位となる電界効果トランジスタを示す図であり、そのゲート電極長はＬ、ゲート電極幅はＷＮである。
【００７１】
ここで、図５に示すＡ〜Ｃの各電界効果トランジスタによって電界効果トランジスタ対が構成されたカレントミラー回路における電流値相対ばらつき（標準偏差値）σＡ〜σＣについて説明する。
【００７２】
図５に示すＡの電界効果トランジスタによって電界効果トランジスタ対が構成されたカレントミラー回路では、電流値相対ばらつきσＡは、下記式（７）によって表すことができる。
【００７３】
【数１４】
2005197622.tif 000010
但し、ΔＩｄｓ：第１および第２の電界効果トランジスタ間の電流差とする。
【００７４】
同様に、図５に示すＣの電界効果トランジスタによって電界効果トランジスタ対が構成されたカレントミラー回路では、電流値相対ばらつきσｃＣは、下記式（８）によって表すことができる。
【００７５】
【数１５】
2005197622.tif 000011
同様に、図５に示すＢの電界効果トランジスタによって電界効果トランジスタ対が構成されたカレントミラー回路では、電流値相対ばらつきσＢは、下記式（９）によって表すことができる。
【００７６】
【数１６】
2005197622.tif 000012
但し、Ｓｉｉ：ｉ番目の電界効果トランジスタの電流値の分散値、
Ｓｉｊ：ｉ番目の電界効果トランジスタの電流値とｊ番目の電界効果トランジスタの電流値の共分散値とする。
【００７７】
一般に、各Ｎ個の電界効果トランジスタは、同一半導体基板上の同一チップ内における隣接距離（例えば、隣り合う素子間の素子分離領域の距離１０ｕｍ以下）に配置されることから、各Ｎ個の電界効果トランジスタは、互いに相関関係無しに電流値がばらつくと仮定してよい。よって、Ｓｉｊ＝０（１≦ｉ、ｊ≦Ｎ）となる。また、各Ｎ個の電界効果トランジスタは、同一のゲート電極サイズであることから、各Ｎ個の電界効果トランジスタの電流値の分散値は全て等しいと仮定してよい。よって、Ｓ１１＝Ｓ２２＝・・・＝Ｓｉｉ＝・・・＝ＳＮＮ（１≦ｉ、ｊ≦Ｎ）となる。したがって、上記式（９）は、上記式（８）を用いて、下記式（１０）のように近似することができる。
【００７８】
【数１７】
2005197622.tif 000013
次に、図１のステップＳ４０において、電界効果トランジスタ対の電流値相対ばらつきを最小にする分割数を求める処理手順について説明する。
【００７９】
まず、電界効果トランジスタの分割前の電流値相対ばらつきと、電界効果トランジスタをＮ個に分割した後の電流値相対ばらつきとの比を、分割数Ｎを変数とした下記式（２）に示す関数式によって表す。分割前の電流値相対ばらつきは固定値であることから、その比率関数Ｒ（Ｎ）が最大となるときが、Ｎ個に分割した後の電流値相対ばらつきが最小となるときであり、そのときの分割数Ｎを求めればよい。
【００８０】
【数１８】
2005197622.tif 000014
但し、Ｒ（Ｎ）   ：分割数Ｎを変数とした電流値相対ばらつきの比を表す関数、
Ｎ          ：ゲート電極幅に関する分割数であり、１以上の整数、
σＩｄｓ、１    ：分割なしの場合の電流値相対ばらつき（標準偏差値）、
σＩｄｓ、Ｎ    ：Ｎ個に分割した場合の電流値相対ばらつき（標準偏差値）、
β          ：フィッティングパラメータ、
Ｌ          ：ゲート電極長、
Ｗ          ：ゲート電極幅とする。
【００８１】
図６は、Ｎ型電界効果トランジスタ対において、ゲート電極長Ｌ＝２［ｕｍ］、ゲート電極幅Ｗ＝４０［ｕｍ］、フィッティングパラメータβ＝５の場合を一例として、分割数ＮをＸ軸とし、比率関数Ｒ（Ｎ）の値をＹ軸としたグラフを示す。
【００８２】
図６のグラフから、Ｎ＝３のときに比率関数Ｒ（Ｎ）が最大となることが分かり、電界効果トランジスタ対の電流値相対ばらつきを最小にする分割数Ｎ＝３が求まる。また、そのときの比率関数Ｒ（Ｎ）の値が約１．１５であることから、分割後の電流値相対ばらつきは、分割前に比べて８７％に減少していると言える。また、上記図１０に示す従来技術のように、電界効果トランジスタ対を構成する各電界効果トランジスタのそれぞれが共通重心になるように点対称に配置するレイアウト技術を合わせて適用することによって、さらなる電流値相対ばらつきの減少を図ることができる。
【００８３】
次に、数式的に電界効果トランジスタ対の電流値相対ばらつきを最小にする分割数Ｎを求めるため、上記式（２）の比率関数Ｒ（Ｎ）に対して、変数Ｎについての一次微分を行い、下記式（１１）に示す比率関数Ｒ（Ｎ）の一次微分関数Ｒ’（Ｎ）を求める。
【００８４】
【数１９】
2005197622.tif 000015
上記式（１１）の一次微分関数がＲ’（Ｎ）＝０のとき、比率関数Ｒ（Ｎ）は最大となる。
【００８５】
【数２０】
2005197622.tif 000016
ここで、求まる分割数Ｎは整数であるとは限らないことから、下記式（３）に示すように、分割数Ｎを実数Ｍに置き直して表す。
【００８６】
【数２１】
2005197622.tif 000017
但し、Ｍ           ：実数、
Ｎｉ、Ｎｉ＋１     ：整数、
β            ：フィッティングパラメータ、
Ｓ            ：ゲート電極面積、
Ｌ            ：ゲート電極長、
Ｗ            ：ゲート電極幅とする。
【００８７】
実数Ｍが１以下の場合には分割数Ｎを１とする。また、実数Ｍが１よりも大きい場合には、その実数Ｍ以上で最小の整数Ｎｉ＋１と、その実数Ｍ以下で最大の整数Ｎｉとを、上記式（２）に示す関数式に代入し、電流値相対ばらつき比の結果が大きくなる方の整数を、電流値相対ばらつきを最小とする分割数Ｎとして決定する。
【００８８】
図７は、図６に示す比率関数Ｒ（Ｎ）のグラフを一次微分した結果である一次微分関数Ｒ’（Ｎ）のグラフであり、分割数ＮをＸ軸とし、比率関数Ｒ（Ｎ）の一次微分値をＹ軸としている。
【００８９】
図７に示すグラフから、分割数Ｎを実数Ｍで置き直した場合、Ｍ＝３．２のときに一次微分関数Ｒ’（Ｎ）が「０」となることが分かる。Ｎｉ≦Ｍ≦Ｎｉ＋１を満たす、実数値Ｍ以上で最小の整数Ｎｉ＋１＝４と、実数値Ｍ以下で最大の整数Ｎｉ＝３とを、各々上記式（２）に示す関数式に代入した結果、Ｎ＝３のときの方が比率関数Ｒ（Ｎ）の値が大きくなることから、ステップＳ４０において電流値相対ばらつきを最小にする分割数Ｎ＝３として決定する。
【００９０】
以上に説明した分割数Ｎの導出方法によれば、実測の電流値相対ばらつき特性を近似したモデル式である上記式（１）を用いてフィッティングパラメータβを抽出すると共に、対象回路から、相対精度を必要とする電解効果トランジスタ対の素子サイズ情報（ゲート電極長およびゲート電極幅）を取得する必要がある。それらの情報を、上記式（３）に代入することによって、非常に簡単な計算処理によって、回路設計上で最適な分割数Ｎを決定する基となる実数Ｍを求めることができる。したがって、非常に短い演算処理時間で相対精度が必要とされる全素子対に対する最適な分割数を決定することが可能となる。
【００９１】
次に、ステップＳ５０では、得られた分割数Ｎが２以上であるか否かを確認する。換言すると、分割数Ｎが１であるか否かを確認する。分割数Ｎが１となるのは、上記式（３）から求めた実数Ｍが１以下である場合か、または実数Ｍが１以上で２以下であり、かつ、それぞれの整数１および２を上記（２）に代入した結果、Ｎ＝１のときの方が比率関数Ｒ（Ｎ）の値が大きくなる場合である。いずれの場合においても、電界効果トランジスタ対を構成する電界効果トランジスタを２以上の個数に分割することにより、相対ばらつきが大きくなることから、分割前の電界効果トランジスタサイズが小さすぎると言える。したがって、得られた分割数Ｎが１である場合には、ステップＳ２２に戻って回路シミュレーションを実行することによって、回路動作や回路特性への影響を考慮した上で、対象回路を構成する各素子のサイズを再検討する必要がある。また、得られた分割数Ｎが２以上である場合には、次のステップＳ６０の処理に進む。
【００９２】
最後に、ステップＳ６０では、ステップＳ５０で得られた分割数Ｎの情報を、各素子対に反映させることによって、対象回路（回路情報）は最適な分割数情報を有することになる。これにより、本実施形態１の半導体集積回路設計方法の処理は完了する。
（実施形態２）
本実施形態２では、上記実施例１で説明した半導体集積回路設計方法を用いて、電界効果トランジスタ対を構成する電界効果トランジスタを最適な分割数で分割する機能を有する半導体集積回路設計装置について説明する。
【００９３】
図８は、本実施形態２の半導体集積回路設計装置の概略構成を示すブロック図である。なお、図８では、実線矢印はデータの流れを表し、破線矢印は、キーボードおよびマウスなどによる制御部２からの指示出力や、ＣＲＴおよび液晶ディスプレイなどにより表示を行う表示部３の画面上への処理結果の出力を表している。
【００９４】
図８において、半導体集積回路設計装置１はコンピュータシステムで構成されており、キーボードやマウスなどにより回路設計者が入力した操作指令を制御指示として出力する制御部２と、ＣＲＴや液晶ディスプレイなどにより処理結果を画面上に表示する表示部３と、ＬＡＮおよびＧＰＩＢなどのネットワークインタフェースや、ＵＳＢなどのインターフェース、磁気ディスク（ＦＤ）および光ディスク（ＣＤ）などの可読記憶媒体のインターフェースなどからなるデータ入力部４およびデータ出力部５と、ＣＰＵ（中央演算処理装置）により演算処理を行う演算処理部６とを有している。なお、データ入力部４とデータ出力部５とは、同一インターフェースであっても良いものとする。
【００９５】
演算処理部６は、図示しない可読記録媒体としての記憶手段（ＲＯＭ）内の制御プログラムおよびそのデータに基づいて、フィッティングパラメータ（α，β）抽出部６１と、素子対のサイズ情報獲得部６２と、分割数（Ｎ）算出部６３と、回路情報合成部６４との各機能をそれぞれ実行する。この記憶手段（ＲＯＭ）は、ハードディスク、磁気ディスク（ＦＤ）および光ディスク（ＣＤ）などで構成されており、これらからデータ再生装置を介して記憶手段（ＲＯＭ）内の制御プログラムおよびそのデータを読み出してワークメモリ（ＲＡＭ）内に記憶させることにより、ＣＰＵからなる演算処理部６がＲＡＭ内の制御プログラムおよびそのデータを用いて各部の機能をそれぞれ実行するようになっている。
【００９６】
フィッティングパラメータ（α，β）抽出部６１は、電界効果トランジスタ対の各ゲート電極サイズにおける電流値相対ばらつき特性と、上記式（１）から求められる電流値相対ばらつき特性との誤差が最小になるように各フィッティングパラメータαおよびβの値を抽出する。
【００９７】
素子対のサイズ情報獲得部６２は、回路特性上で相対精度が要求される素子対のサイズ情報を獲得する。
【００９８】
分割数（Ｎ）算出部６３は、フィッティングパラメータβと、素子対のサイズ情報（ゲート電極面積）とから、上記式（３）を用いて、電流値相対ばらつきが最小になる実数値Ｍを求める。また、分割数（Ｎ）算出部６３では、実数値Ｍが１以下の場合には分割数を１とし、実数値Ｍが１よりも大きい場合にはその実数値Ｍ以上で最小の整数とその実数値Ｍ以下で最大の整数とを式（２）に代入して、電流値相対ばらつき比の結果が大きくなる方の整数を電流値相対ばらつきを最小にする分割数Ｎとして決定する。
【００９９】
回路情報合成部６４は、各素子対を構成する第１および第２の電界効果トランジスタのゲート電極幅Ｗの情報に、分割数（Ｎ）算出部６３からの各素子対の分割数Ｎを反映させる。
【０１００】
上記構成により、本実施形態２の半導体集積回路設計装置１の動作を説明する。
【０１０１】
まず、複数種類のゲート電極サイズのＮ型／Ｐ型それぞれの電界効果トランジスタ対を、複数の電源電圧（Ｖｄｄ）条件にて測定して得られた、各ゲート電極サイズおよびその電界効果トランジスタ対の電流値相対ばらつき特性情報が、半導体集積回路設計装置１内のデータ入力部４からフィッティングパラメータ（α，β）抽出部６１に伝達される。
【０１０２】
フィッティングパラメータ（α，β）抽出部６１では、上記式（１）におけるフィッティングパラメータαおよびβの各値の変動可能範囲が制御部２から入力され、Ｎ型／Ｐ型それぞれの電界効果トランジスタ対に対して、制御部２から入力された変動可能範囲において、実測された電界効果トランジスタ対の各ゲート電極サイズにおける電流値相対ばらつき特性と、上記式（１）から求められる電流値相対ばらつき特性との誤差が最小になるように各フィッティングパラメータαおよびβの値が抽出される。
【０１０３】
その抽出結果情報は表示部３の表示画面上に出力されて、設計確認者によって精度確認が行われる。実測された複数の電源電圧（Ｖｄｄ）条件における相対ばらつき特性と、上記式（１）から求められる電流値相対ばらつき特性との誤差が十分に小さくなったとき（例えば３％以下）に、そのときの上記式（１）のフィッティングパラメータαおよびβの各値が、Ｎ型／Ｐ型それぞれの電界効果トランジスタの各電源電圧（Ｖｄｄ）条件に対して決定される。但し、各電源電圧（Ｖｄｄ）条件に対して、フィッティングパラメータβの値は一定とする。
【０１０４】
一方、回路構成と各素子のサイズが確定された対象回路の回路情報（各素子の接続情報および各素子のサイズ情報）が、半導体集積回路設計装置１内のデータ入力部４からり素子対のサイズ情報獲得部６２に伝達される。
【０１０５】
素子対のサイズ情報獲得部６２では、回路設計者によって対象回路の全素子の中から回路特性上で相対精度が要求される素子対が選定されて制御部２から入力され、制御部２から、選定された素子対のサイズ情報が対象回路の全素子のサイズ情報の中から供給される。また、回路特性上で相対精度が要求される素子対のサイズ情報が表示部３の表示画面上に表示され、回路設計者によって確認される。
【０１０６】
分割数（Ｎ）計算部６３内では、フィッティングパラメータ（α，β）抽出部６１から出力されるフィッティングパラメータβの情報と、素子対のサイズ情報獲得部６２から出力される、回路設計者によって選定された素子対のサイズ情報とが、分割数（Ｎ）算出部６３に伝達される。
【０１０７】
この分割数（Ｎ）算出部６３では、選定された素子対それぞれのサイズ情報に対して、上記式（３）を用いて、最適な分割数Ｎを算出する基となる実数Ｍが求められる。このとき、実数Ｍが１以下の場合には分割数Ｎを１とし、実数Ｍが１よりも大きい場合には、その実数Ｍ以上で最小の整数Ｎｉ＋１と、その実数Ｍ以下で最大の整数Ｎｉとを上記式（２）に示す関数式に代入して、電流値相対ばらつき比の結果が大きくなる方の整数を、電流値相対ばらつきを最小とする分割数Ｎとして、分割数が決定される。これによって、自動的に最適な分割数Ｎが算出される。
【０１０８】
また、分割数（Ｎ）算出部６３では、各素子対に１対１対応した各分割数の値が２以上であるか否かが判断され、分割数Ｎが１である素子対が存在する場合には、表示部３によって分割数Ｎが１である素子対のサイズ情報が表示され、回路設計者によって確認される。この場合には、回路シミュレーションを実行することによって、回路動作や回路特性への影響を考慮した上で、対象回路を構成する各素子のサイズを再検討する必要がある。
【０１０９】
さらに、分割数（Ｎ）算出部６３において、全ての素子対の分割数Ｎが２以上であると判断された場合には、分割数（Ｎ）算出部６３によって、回路特性上で相対精度が要求される各素子対の分割数Ｎと分割後のゲート電極幅の情報とが、回路情報合成部６４に伝達される。
【０１１０】
この回路情報合成部６４では、分割数（Ｎ）算出部６３から供給された各素子対の分割数Ｎが、データ入力部４を介して得られた対象回路内の全素子の回路情報（素子の接続情報および素子のサイズ情報）に対して反映される。具体的には、データ入力部４を介して得られた対象回路内の全素子の回路情報（素子の接続情報および素子のサイズ情報）において、素子対のサイズ情報獲得部６２で選定された各素子対のみに対して、各素子対を構成する第１および第２の電界効果トランジスタのゲート電極幅Ｗの情報に、分割数（Ｎ）算出部６３からの各素子対の分割数Ｎが反映される。これによって、各素子対を構成する第１および第２の電界効果トランジスタは、それぞれゲート電極幅ＷＮ（但し、ＷＮ＝Ｗ／Ｎである）の電界効果トランジスタが、Ｎ個存在するという情報に置換される。また、回路情報合成部６４において反映された後の最終的な回路情報（素子の接続情報および素子のサイズ情報）は、表示部３によって表示され、回路設計者によって、分割数Ｎが反映された回路情報であるか否かが確認される。
【０１１１】
最後に、最終的に生成された、対象回路の分割数Ｎが反映された回路情報は、演算処理部６内の回路情報合成部６４から、データ出力部５を介して出力される。
【０１１２】
以上によって、本実施形態２の半導体集積回路設計装置１の動作が完了する。
【０１１３】
なお、上記実施形態１，２では、半導体集積回路内の電界効果トランジスタ対の分割数を決定するために本発明を適用した例について説明したが、本発明は、半導体集積回路内の抵抗素子対に対しても適用可能である。抵抗素子対においても、電界効果トランジスタ対の場合と同様に、抵抗素子の長さと抵抗素子の幅とを大きく設計することによって特性相対精度が向上する傾向があり、一般に、半導体集積回路上の抵抗素子対の占有面積の増加を避けるために、第１の抵抗素子対および第２の抵抗素子対をそれぞれ複数個に分割し、交互に配置するレイアウト技術が用いられている。本発明の半導体集積回路の設計方法の処理手順は、電界効果トランジスタ対の場合と抵抗素子対の場合とで基本的には同様である。電界効果トランジスタ対においては、第１の電界効果トランジスタ対と第２の電界効果トランジスタ対との間の電流差の標準偏差値（電流値相対ばらつき特性）を基準として、特性相対精度を確認して分割数を決定する。これに対して、抵抗素子対においては、第１の抵抗素子対と第２の抵抗素子対との間の抵抗差の標準偏差値（抵抗値相対ばらつき特性）を基準として、特性相対精度を確認して分割数を決定する。
（実施形態３）
本実施形態３では、本発明の半導体集積回路設計方法および半導体集積回路の抵抗値相対ばらつき特性評価方法について説明する。基本的には上記実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法と同様であるので、ここでは電界効果トランジスタ対の場合と抵抗素子対の場合とで異なる部分についてのみ、上記図１に示すフローチャートを用いて説明する。
【０１１４】
まず、ステップＳ１１では、相対精度評価回路として、複数種類のサイズ（長さおよび幅）の抵抗素子対を有する回路を同一半導体基板上に作製する。
【０１１５】
次に、ステップＳ１２では、ステップＳ１１で作製した各評価回路に対して、複数の電源電圧（ＶＤＤ）条件にて、各抵抗素子対を構成する第１の抵抗素子および第２の抵抗素子の抵抗値を測定する。対をなす抵抗素子のそれぞれに対して、各素子サイズの抵抗素子対における抵抗値相対ばらつき特性を、抵抗素子対の面積の平方根の逆数をＸ軸とし、抵抗値相対ばらつきをＹ軸として、グラフにプロットして評価を行う。
【０１１６】
一方、まず、ステップＳ２１では、半導体集積回路の回路構成を決定する。具体的には、電界効果トランジスタ素子や抵抗素子、容量素子などの接続情報が決定される。
【０１１７】
ステップＳ２２では、回路構成が決定された半導体集積回路に対して回路シミュレーションを実施する。回路シミュレーション結果を基に、回路特性が設計仕様を満たすように、対象回路を構成する各抵抗素子のサイズ（素子面積）を決定する。
【０１１８】
ステップＳ２３では、対象回路を構成する全素子のサイズ情報の中から、回路動作や回路特性に対して影響があり、相対精度が必要とされる素子対についてのみ、サイズ情報を獲得する。
【０１１９】
以上の処理ステップまでが、本実施形態３の半導体集積回路設計方法において、特性相対ばらつきを最小にする分割数を決定するための準備に関する処理手順である。
【０１２０】
次に、本実施形態３の半導体集積回路設計方法および半導体集積回路の抵抗値相対ばらつき特性評価方法に関する処理手順について、順に説明する。
【０１２１】
実測された抵抗値相対ばらつき特性は、下記式（４）を用いて近似することによってモデル化することができる。
【０１２２】
【数２２】
2005197622.tif 000018
但し、σＲ：抵抗値相対ばらつき（標準偏差値）、
α、β：実測特性値に合わせ込むための変数（フィッティングパラメータ）、
Ｌ    ：抵抗素子の長さ、
Ｗ    ：抵抗素子の幅とする。
【０１２３】
図１のステップＳ３０では、各々の抵抗素子対について、上記式（４）に示すフィッティングパラメータαおよびβを抽出する。
【０１２４】
次に、図１のステップＳ４０では、抵抗素子対の電流値相対ばらつきを最小にする分割数を求める。
【０１２５】
まず、抵抗素子の分割前の抵抗値相対ばらつきと、抵抗素子をＮ個に分割した後の抵抗値相対ばらつきとの比を、分割数Ｎを変数とした下記式（５）に示す関数式によって表す。分割前の抵抗値相対ばらつきは固定値であることから、その比率関数Ｒ（Ｎ）が最大となるときが、Ｎ個に分割した後の抵抗値相対ばらつきが最小となるときであり、そのときの分割数Ｎを求めればよい。
【０１２６】
【数２３】
2005197622.tif 000019
但し、Ｒ（Ｎ）   ：分割数Ｎを変数とした抵抗値相対ばらつきの比を表す関数、
Ｎ          ：抵抗素子の長さに関する分割数であり、１以上の整数、
σＩｄｓ、１    ：分割なしの場合の抵抗値相対ばらつき（標準偏差値）、
σＩｄｓ、Ｎ    ：Ｎ個に分割した場合の抵抗値相対ばらつき（標準偏差値）、
β          ：フィッティングパラメータ、
Ｌ          ：抵抗素子の長さ、
Ｗ          ：抵抗素子の幅とする。
【０１２７】
次に、数式的に抵抗素子対の抵抗値相対ばらつきを最小にする分割数Ｎを求めるため、上記式（５）の比率関数Ｒ（Ｎ）に対して、変数Ｎについての一次微分を行い、下記式（１１）に示す比率関数Ｒ（Ｎ）の一次微分関数Ｒ’（Ｎ）を求める。
【０１２８】
【数２４】
2005197622.tif 000020
上記式（１１）の一次微分関数がＲ’（Ｎ）＝０のとき、比率関数Ｒ（Ｎ）は最大となる。
【０１２９】
【数２５】
2005197622.tif 000021
ここで、求まる分割数Ｎは整数であるとは限らないことから、下記式（６）に示すように、分割数Ｎを実数Ｍに置き直して表す。
【０１３０】
【数２６】
2005197622.tif 000022
但し、Ｍ           ：実数、
Ｎｉ、Ｎｉ＋１     ：整数、
β            ：フィッティングパラメータ、
Ｓ            ：抵抗素子の面積、
Ｌ            ：抵抗素子の長さ、
Ｗ            ：抵抗素子の幅とする。
【０１３１】
この実数Ｍが１以下の場合には分割数Ｎを１とする。また、実数Ｍが１よりも大きい場合には、その実数Ｍ以上で最小の整数Ｎｉ＋１と、その実数Ｍ以下で最大の整数Ｎｉとを、上記式（５）に示す関数式に代入し、抵抗値相対ばらつき比の結果が大きくなる方の整数を、抵抗値相対ばらつきを最小とする分割数Ｎとして決定する。
【０１３２】
以上に説明した分割数Ｎの導出方法によれば、実測の抵抗値相対ばらつき特性を近似したモデル式である上記式（４）を用いてフィッティングパラメータβを抽出すると共に、対象回路から、相対精度を必要とする抵抗素子対の素子サイズ情報（抵抗素子の長さおよび抵抗素子の幅）を取得する必要がある。それらの情報を、上記式（６）に代入することによって、非常に簡単な計算処理によって、回路設計上で最適な分割数Ｎを決定する基となる実数Ｍを求めることができる。したがって、非常に短い処理時間で相対精度が必要とされる全素子対に対する最適な分割数を決定することが可能となる。
【０１３３】
ステップＳ５０では、得られた分割数Ｎが２以上であるか否かを確認する。換言すると、分割数Ｎが１であるか否かを確認する。分割数Ｎが１となるのは、上記式（６）から求めた実数Ｍが１以下である場合か、または実数Ｍが１以上で２以下であり、かつ、それぞれの整数１および２を上記（５）に代入した結果、Ｎ＝１のときの方が比率関数Ｒ（Ｎ）の値が大きくなる場合である。いずれの場合においても、抵抗素子対を構成する抵抗素子を２以上の個数に分割することにより、相対ばらつきが大きくなることから、分割前の抵抗素子サイズが小さすぎると言える。したがって、得られた分割数Ｎが１である場合には、ステップＳ２２に戻って回路シミュレーションを実行することによって、回路動作や回路特性への影響を考慮した上で、対象回路を構成する各素子のサイズを再検討する必要がある。また、得られた分割数Ｎが２以上である場合には、次のステップＳ６０の処理に移行する。
【０１３４】
最後に、ステップＳ６０では、ステップＳ５０で得られた分割数Ｎの情報を、各素子対に反映させることによって、対象回路（回路情報）は最適な分割数情報を有することになる。これにより、本実施形態３の半導体集積回路設計方法の処理が完了する。
【０１３５】
以上により、本実施形態１〜３によれば、半導体基板に、同一導電型で同一ゲート電極サイズである第１の電界効果トランジスタおよび第２の電界効果トランジスタ（または／および第１の抵抗素子および第２の抵抗素子）からなる電界効果トランジスタ対（または／および抵抗素子対）が配置され、この電界効果トランジスタ対（または／および抵抗素子対）がそれぞれ、ゲート電極幅方向（または／および抵抗素子の長さ方向）に分割された複数個の電界効果トランジスタ素子（または／および抵抗素子）が互いに並列接続されて構成されている半導体集積回路を設計する半導体集積回路設計方法において、電界効果トランジスタ（または／および抵抗素子）の分割数を決定する際に、製造上のばらつきに起因して生じる第１の電界効果トランジスタと第２の電界効果トランジスタ（または／および第１の抵抗素子および第２の抵抗素子）との間の電流値相対ばらつきを分割数の関数で表し、この電流値相対ばらつきを最小にする分割数を数式的に導出して、得られた最適な分割数を用いて回路を設計する。これによって、半導体集積回路内で高い特性相対精度を必要とするそれぞれの電界効果トランジスタ対（または／および抵抗素子対）に対して、最も特性相対精度が高くなるような最適な電界効果トランジスタ（または／および抵抗素子）の分割数を決定し、得られた最適な分割数を用いて回路設計を行うことができる。
【０１３６】
なお、上記実施形態１では電界効果トランジスタ素子対、上記実施形態３では抵抗素子対について説明したが、これに限らず、上記実施形態１、３を組み合わせてもよい。
【０１３７】
以上のように、本発明の好ましい実施形態１〜３を用いて本発明を例示してきたが、本発明は、これらの実施形態１〜３に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜３の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１３８】
本発明は、アナログ型またはアナログ・ディジタル混在型の半導体集積回路において、高い特性相対精度が要求される電界効果トランジスタ対や抵抗素子対の製造上のばらつきに起因する影響を低減するための半導体集積回路の設計方法、半導体集積回路の電流値相対ばらつき特性評価方法、半導体集積回路の抵抗値相対ばらつき特性評価方法、および半導体集積回路設計装置の分野において、製造上のばらつきに起因する電界効果トランジスタ対間の電流値相対ばらつきや抵抗素子対間の抵抗値相対ばらつきの回路特性への影響を低減させることができる。このため、回路特性ばらつきが小さく、動作が安定した半導体集積回路が得られ、歩留まりを向上させることができる。したがって、本発明は、差動増幅回路やカレントミラー回路など、高い相対精度を有する電界効果トランジスタ対や抵抗素子対が必要とされるアナログ型またはアナログ・ディジタル混在型半導体集積回路などに広く利用することができる。
【図面の簡単な説明】
【０１３９】
【図１】本実施形態１の半導体集積回路設計方法および半導体集積回路の電流値相対ばらつき特性評価方法の各処理手順を説明するためのフローチャートである。
【図２】本実施形態１の半導体集積回路の電流値相対ばらつき特性評価方法において、相対精度評価素子として作製されるカレントミラー回路の構成例を示す回路図である。
【図３】本実施形態１の半導体集積回路の電流値相対ばらつき特性評価方法において、電気特性に関するモデリング結果（電源電圧一定条件）を示すグラフである。
【図４】本実施形態１の半導体集積回路の電流値相対ばらつき特性評価方法において、電気特性に関するモデリング結果（電源電圧複数条件）を示すグラフである。
【図５】本実施形態１の電界効果トランジスタの分割について説明するための斜視図である。
【図６】本実施形態１の半導体集積回路設計方法において、相対ばらつき比率関数を説明するための図である。
【図７】本実施形態１の半導体集積回路設計方法において、相対ばらつき比率関数の一次微分関数を説明するための図である。
【図８】本実施形態２の半導体集積回路設計装置の概略構成を示すブロック図である。
【図９】従来の差動増幅器の一例を示す回路図である。
【図１０】従来の特性安定化を図るための共通重心配置レイアウトを説明するためのレイアウト図である。
【符号の説明】
【０１４０】
１  半導体集積回路設計装置
２  制御部
３  表示部
４  データ入力部
５  データ出力部
６  演算処理部
６１  フィッティングパラメータ（α，β）抽出部
６２  素子対のサイズ情報獲得部
６３  分割数（Ｎ）算出部
６４  回路情報合成部
【図１】
2005197622.tif 000029
【図２】
2005197622.tif 000030
【図３】
2005197622.tif 000031
【図４】
2005197622.tif 000032
【図６】
2005197622.tif 000033
【図７】
2005197622.tif 000034
【図８】
2005197622.tif 000035
【図９】
2005197622.tif 000036
【図１０】
2005197622.tif 000037
【図５】
2005197622.tif 000038