(57)【要約】【課題】  トランジスタの寄生容量を著しく低減することが可能な素子分離構造を有する半導体装置を提供する。【解決手段】  半導体装置は、半導体基板１１の平面において素子領域を囲むように半導体基板の表面に形成された素子分離絶縁膜１４を含む。第１空洞領域１３ａは、素子領域の下方の半導体基板内に形成され、且つ平面形状を有する。第２空洞領域１３ｂは、半導体基板の断面において素子分離絶縁膜の底部から第１空洞領域と同じ深さまで延在し、且つ平面において素子領域を囲む。【選択図】      図４
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の平面において素子領域を囲むように前記半導体基板の表面に形成された素子分離絶縁膜と、
前記素子領域の下方の前記半導体基板内に形成され、且つ平面形状を有する、第１空洞領域と、
前記半導体基板の断面において前記素子分離絶縁膜の底部から前記第１空洞領域と同じ深さまで延在し、且つ前記平面において前記素子領域を囲む、第２空洞領域と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１空洞領域と前記第２空洞領域とは接続されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子領域は、前記断面において、前記素子分離絶縁膜、前記第１空洞領域、前記前記第２空洞領域により、囲まれることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板内の素子領域を他の素子領域から電気的に分離するための素子分離構造を形成する方法であって、
前記半導体基板の平面において格子状に分布する複数の第１溝を前記素子領域内に形成する工程と、
前記平面において前記複数の第１溝を囲み、且つ前記半導体基板の断面において前記第１溝より大きい径を有する第２溝を形成する工程と、
還元性雰囲気中で前記半導体基板を熱処理することにより、前記複数の第１溝の上部および前記第２溝の上部を塞ぐとともに、前記複数の第１溝に由来し且つ前記素子領域の下方に平面形状を有する第１空洞領域と、前記第２溝に由来し且つ前記断面において前記半導体基板の表面より下から前記第１空洞領域と同じ深さまで延在し且つ前記平面において前記素子領域を囲む第２空洞領域と、を形成する工程と、
前記断面において前記半導体基板の表面から前記第２空洞領域に亘り且つ前記平面において前記素子領域を囲む素子分離絶縁膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
前記第２溝を形成する工程は、
前記半導体基板の表面にテーパ−形状を有する、第１部分を形成する工程と、
前記第１部分の底の前記半導体基板を除去することにより、上部が前記第１部分と接続されたボーイング形状を有する第２部分を形成する工程と、
を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、例えば半導体装置の素子分離構造に関する。
【背景技術】
【０００２】
ｐｎ接合＋ＬＯＣＯＳ（local oxidation of silicon）型の素子分離構造では、素子領域は半導体基板上のｎ型の半導体層内に形成されたｐ型の拡散層により囲まれる。半導体基板と半導体層とはｎ型の埋め込み層により分離される。半導体層の表面にはＬＯＣＯＳによる素子分離絶縁膜が形成される。この構造は、安価に製造できる反面、ｐ型拡散層およびＬＯＣＯＳによる素子分離絶縁膜が大きい。また、素子領域に形成されたトランジスタの寄生容量も大きい。
【０００３】
ＤＴＩ（deep trench isolation）＋ＳＴＩ（shallow trench isolation）型の素子分離構造では、ＤＴＩ絶縁膜およびＳＴＩ絶縁膜は、それぞれ、半導体基板内で素子領域を囲むように形成された、深い溝および浅い溝内に絶縁膜が埋め込まれた構造を有する。この構造によれば、ＤＴＩ絶縁膜およびＳＴＩ絶縁膜を小さくできる。また、ｐｎ接合の場合と異なりＤＴＩが幅を有するため、Ｃ（寄生容量）＝ε（絶縁膜の比誘電率）×ε０（真空の誘電率）×Ｓ（絶縁膜の面積）／Ｗ（絶縁膜の厚さ）から分かるように寄生容量が小さい。しかしながら、素子領域底部のｐｎ接合部分に容量が形成される。
【０００４】
ＳＯＩ（silicon on insulator）＋ＤＴＩ＋ＳＴＩ型の素子分離構造では、半導体層は半導体基板上に設けられた絶縁膜（酸化膜）上に形成される。この構造によれば、半導体基板と半導体層とが完全に分離されるとともに素子領域下部にｐｎ接合が形成されないため、他の素子とのほぼ完全な電気的な分離およびｐｎ接合に起因した容量の低減を実現できる。しかしながら、半導体層、絶縁膜、半導体基板とにより形成される容量、ＤＴＩ絶縁膜を介した半導体層間の容量は、酸化膜の比誘電率（約３．９）に従って依然として存在する。
【０００５】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【非特許文献１】T. Sato et al、SON（Silicon on Nothing）MOSFET using ESS（Empty Space in Silicon） technique for SoC applications、「IEDM Tech Digest」、米国、IEEE、1999、p.517-520
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、少ない寄生容量を有する素子の実現が可能な素子分離構造を有する半導体装置およびその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００７】
本発明の第１の視点による半導体装置は、半導体基板と、前記半導体基板の平面において素子領域を囲むように前記半導体基板の表面に形成された素子分離絶縁膜と、前記素子領域の下方の前記半導体基板内に形成され、且つ平面形状を有する、第１空洞領域と、前記半導体基板の断面において前記素子分離絶縁膜の底部から前記第１空洞領域と同じ深さまで延在し、且つ前記平面において前記素子領域を囲む、第２空洞領域と、を具備することを特徴とする。
【０００８】
本発明の第２の視点による半導体装置の製造方法は、半導体基板内の素子領域を他の素子領域から電気的に分離するための素子分離構造を形成する方法であって、前記半導体基板の平面において格子状に分布する複数の第１溝を前記素子領域内に形成する工程と、前記平面において前記複数の第１溝を囲み、且つ前記半導体基板の断面において前記第１溝より大きい径を有する第２溝を形成する工程と、還元性雰囲気中で前記半導体基板を熱処理することにより、前記複数の第１溝の上部および前記第２溝の上部を塞ぐとともに、前記複数の第１溝に由来し且つ前記素子領域の下方に平面形状を有する第１空洞領域と、前記第２溝に由来し且つ前記断面において前記半導体基板の表面より下から前記第１空洞領域と同じ深さまで延在し且つ前記平面において前記素子領域を囲む第２空洞領域と、を形成する工程と、前記断面において前記半導体基板の表面から前記第２空洞領域に亘り且つ前記平面において前記素子領域を囲む素子分離絶縁膜を形成する工程と、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、トランジスタの寄生容量を著しく低減することが可能な素子分離構造を有する半導体装置およびその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１１】
まず、実施形態の説明に先立ち、実施形態に用いられる技術について説明する。シリコン表面でのマイグレーション現象を用いて、シリコン中に空洞（empty space in silicon : ESS）を形成する技術が知られている。この技術は、シリコンの表面に溝を形成し、シリコンを所定の条件下（例えば水素等の還元性雰囲気中で１１００℃、１０Ｔｏｒｒの条件下で１０分間）で熱処理を行うことにより、シリコン中に空洞を形成するものである。ＥＳＳを形成する技術の詳細は、例えばT. Sato et al、SON MOSFET using ESS technique for SoC applications、「IEDM Tech Digest」、米国、IEEE、1999、p.517-520（非特許文献１）に記載されている。
【００１２】
図１、図２、図３は、非特許文献１からの抜粋であり、ＥＳＳの形成過程を概略的に示す図である。図１は、球状の空洞が形成される過程を示している。図１に示すように、シリコン１（表面のみ図示）に溝２が形成され、シリコン１が所定の条件（上に例示）により熱処理される。この結果、表面近傍においてシリコン分子のマイグレーション現象が発生し、溝の上部が塞がれるとともに、シリコン１内に球状の空洞３が形成される。
【００１３】
また、図２は、管状の空洞が形成される過程を示している。図２に示すように、複数の溝２が直線上に沿って形成され、シリコン１が熱処理される。この結果、各溝２が、図１の工程と同様の過程を経るとともに、各溝２に対応する球状の空洞が相互に連結されることにより、管状の空洞４が形成される。
【００１４】
また、図３は、板状の空洞が形成される過程を示している。図３に示すように、複数の溝２が、シリコン１の平面において格子状に形成され、シリコン１が熱処理される。この結果、各溝２に対応する空洞が、図２と同様に相互に連結されることにより、板状の空洞５が形成される。
【００１５】
ＥＳＳの大きさおよび形状は、溝２の大きさ（アスペクト比）およびシリコン１の平面方向での配置、溝２相互間の距離を適切に選択することにより、良好に制御することができる。
【００１６】
続いて、上記ＥＳＳ形成技術を利用した、本発明の実施形態について、図４（ａ）、図４（ｂ）を用いて以下に説明する。
【００１７】
図４（ａ）は本発明の実施形態に係る半導体装置を概略的に示す平面図であり、図４（ｂ）は、図４（ａ）のＩＶＢ−ＩＶＢ線に沿った断面図である。図４（ａ）、図４（ｂ）に示すように、例えばシリコンからなる半導体基板１１内に、半導体基板１１の表面の素子領域（活性領域）１２を囲む素子分離領域１３が形成されている。半導体基板１１は、支持基板上に半導体層が形成された構造とすることも可能である。素子分離領域１３は、空洞領域により構成され、第１部分（第１空洞領域）１３ａと第２部分（第２空洞領域）１３ｂとを含む。空洞領域においては、半導体基板１１を構成する材料が排除されている。半導体基板１１の表面には、例えばＬＯＣＯＳにより素子分離絶縁膜１４が形成されている。素子領域１２内の半導体基板１１（半導体層１５）内に、トランジスタが形成される（図示せぬ）。
【００１８】
次に、各部の構成について、より詳細に説明する。素子分離絶縁膜１４は、半導体基板１１の平面において素子領域１２を囲むように形成される。また、素子分離絶縁膜１４は、素子分離領域の第２部分１３ｂの上部において、第２部分１３ｂと接続される。
【００１９】
素子分離領域１３の第１部分１３ａは半導体基板１１の平面方向に広がる。第２部分１３ｂは、断面形状が半導体基板１１の深さ方向に延在する楕円形状を有し、平面において素子領域１２を囲む。第２部分１３ｂにより囲まれる面積によって素子領域１２が区画される。１つの素子領域１２の半導体基板１１の平面方向における面積は、少なくとも、１つのトランジスタが形成されるのに要する面積とされる。
【００２０】
また、第１部分１３ａは、半導体基板１１の表面と角度を有する（斜めになっている）構成とされてもよい。また、第２部分１３ｂが、半導体基板１１の深さ方向に対して角度を有する（斜めになっている）構成であっても構わない。肝要なことは、空洞の素子分離領域１３により素子領域１２が囲まれることである。
【００２１】
また、寄生容量を低下する観点から、第１部分１３ａはより厚く、第２部分１３ｂの断面における幅はより大きい方が好ましい。
【００２２】
また、素子分離領域１３の形成工程における不具合に起因して素子分離領域１３の形状が不完全であっても、必ずしも後述の本実施形態による効果が得られないわけではない。すなわち、素子分離領域１３が一部において、開口を有していても構わない。例えば、第１部分１３ａが素子領域１２直下の領域の全てを覆うことは必ずしも必要ではない。第１部分１３ａが開口を有していても、他の素子領域（図示せぬ）へのリーク電流、ノイズの寄与、等が所望の値以下となる程度の領域が覆われていれば良い。より具体的には、素子分離絶縁膜１４と素子分離領域１３とが素子領域１２を全て囲んだ場合の素子分離領域１３の表面積を１００％とすると、例えば５０％程度以上が覆われていれば良い。この場合、例えば、第１部分１３ａが素子領域１２中央直下の領域のみに設けられたり、図５に示すように第２部分１３ｂの一部とのみ接続されたりしてもよい。典型的には、第１部分１３ａが、素子領域１２の平面の面積（底面積）の例えば５０％程度以上に設けられれば良い。しかしながら、半導体素子の高密度化、および微細化への要請から、素子分離領域１３および素子分離絶縁膜１４が、素子領域１２を半導体基板１１の他の領域から完全に隔離することが最も望ましい。
【００２３】
なお、第２部分１３ｂの下端は、第１部分１３ａより下方に位置しているが、これは必須の構成ではなく、第２部分１３ｂと第１部分１３ａとが接続されていればよい。第２部分１３ｂの下端が、第１部分１３ａより下方に位置する理由については後述する。
【００２４】
また、図４（ａ）および図４（ｂ）の構造は、以下のように捉えることも可能である。すなわち、半導体基板１１内に、素子領域１２が形成される位置に対応した溝が形成される。この溝内に、素子領域１２となる半導体層１５が形成される。半導体層１５は、半導体基板１１と実質的に同じ材料により構成される。半導体層１５は、底面および側面において、素子分離領域１３の第１部分１３ａおよび第２部分１３ｂをそれぞれ介して、半導体基板１１と面する（溝の底面および側面とそれぞれ面する）。素子分離絶縁膜１４は、半導体基板１１の表面において第２部分１３ｂを貫通し、半導体基板１１と半導体層１５とを接続する。この場合も、半導体層１５の底部の全面が第１部分１３ａを介して半導体基板１１と面することは必ずしも必要ではない。すなわち、図５に示すように、半導体層１５の底部の例えば５０％程度以上の部分において、接続半導体層１６により半導体基板１１と接続される。
【００２５】
図６、図７は、図４（ａ）および図４（ｂ）に示す素子分離構造により分離された素子領域１２内にトランジスタが形成された状態の断面構造を概略的に例示している。図６に示すように、素子領域１２内に、バイポーラトランジスタが形成される。図は、ｎｐｎ型の例を示している。バイポーラトランジスタは、例えばｎ型の半導体基板またはｐ型の半導体基板上に形成されたｎ型の半導体層１１内で素子分離領域１３の第１部分１３ａ上に形成されたｎ型の埋め込み層１７を含む。素子分離領絶縁膜１４、１４ｂ間の半導体層１５内に第１部分１３ａに達するｐ型の拡散層２１が形成される。拡散層２１上にはコレクタ電極Ｃが形成される。素子分離絶縁膜１４ａ、１４ｂ間の半導体層１５の表面に、ｐ型の拡散層１８が形成される。拡散層１８上にはベース電極Ｂが形成される。拡散層１８上には、絶縁膜１９を介して電極２６が形成される。電極２６は、絶縁膜１９内に形成された開口を介して拡散層１８と接続される。電極２６は、エミッタ電極Ｅとして機能する。電極２６および絶縁膜１９の側壁には、スペーサ絶縁膜２０が形成される。なお、バイポーラトランジスタの構造は、図６に示すものに限られない。
【００２６】
図７に示すように、素子領域１２内にＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）が形成される。ＭＯＳＦＥＴは、半導体基板１１の表面に形成された１対のソース／ドレイン拡散層２４、ソース／ドレイン拡散層２４相互間の半導体基板１１上に、ゲート絶縁膜２５を介して形成されたゲート電極２６等を含む。ゲート電極２６およびゲート絶縁膜２５の側壁には、スペーサ絶縁膜２０が形成される。
【００２７】
次に、図４（ａ）および図４（ｂ）に示す半導体装置の製造方法について、図８（ａ）および図８（ｂ）〜図１０（ａ）および図１０（ｂ）を用いて説明する。図８（ａ）、図９（ａ）、図１０（ａ）は、図４（ａ）の半導体装置の平面における製造工程を順に示しており、図８（ｂ）、図９（ｂ）、図１０（ｂ）は、図４（ｂ）の半導体装置の断面における製造工程を順に示している。
【００２８】
図８（ａ）および図８（ｂ）に示すように、例えばリソグラフィー工程およびＲＩＥ（reactive ion etching）等の異方性エッチングを用いて半導体基板１１の表面に複数の溝３１が形成される。溝３１が形成される領域は、素子分離領域１３の第１部分１３ａが形成される領域に対応する。各溝３１の径および各溝３１相互間の距離は、図３に示すように、各溝３１に起因して形成された空洞が相互に接続されることにより、所定の深さに平面形状の第１部分１３ａが形成されるように決定される。例えば、溝３１の径は１μｍ程度であり、各溝３１相互間の距離は１μｍ程度である。溝３１の深さは、第１部分１３ａが形成される深さと同程度である。
【００２９】
次に、図９（ａ）および図９（ｂ）に示すように、複数の溝（第１溝）３１の周囲を囲むように溝３２が形成される。溝（第２溝）３２は、溝３１の径より大きい径を有する。これは、溝３２が、後の熱処理工程を経ても、深さ方向に沿った棒形状を維持できるようにするためである。溝３２は、半導体基板１１の表面近傍の第１部分３２ａと、第１部分３２ａ下の第２部分３２ｂを有する。第１部分３２ａはテーパ−形状を有する。第２部分３２ｂは、第１部分３２ａと接続されており、ボーイング形状を有する。第２部分３２ａの幅は、素子分離領域１３の第２部分１３ｂの幅より大きい値を有する。また、第２部分３２ａの底は、溝３１の底より深い位置に達する。これは、溝３２に由来する空洞が、複数の溝３１により形成される素子分離領域１３の第１部分１３ａの一部となることを防止し、素子分離領域１３の第２部分１３ｂが形成されることを保証するためである。
【００３０】
溝３２は、例えば、以下の工程により形成される。すなわち、まずリソグラフィー工程およびＲＩＥ法等を用いて、溝３２の第１部分３２ａが形成される。次に、ＲＩＥ法により、溝３２の第１部分３２ａの底をエッチングすることにより、第２部分３２ｂが形成される。
【００３１】
次に、図１０（ａ）および図１０（ｂ）に示すように、上記した条件で、半導体基板１１が熱処理される。この結果、複数の溝３１により素子分離領域１３の第１部分１３ａが形成され、溝３２によって素子分離領域１３の第２部分１３ｂが形成される。溝３２の第１部分３２ａが位置していた位置に、第１部分３２ａの形状に起因した段差３３が半導体基板１１の表面に形成される。
【００３２】
次に、図４（ａ）および図４（ｂ）に示すように、半導体基板１１の表面が、ＣＭＰ（chemical mechanical polishing）法等により平坦化される。さらに、半導体基板１１の表面上に、例えばエピタキシャル成長法により、清浄な層が形成される。次に、素子分離絶縁膜１４の形成予定領域に開口を有するマスク等が、半導体基板１１上に形成され、半導体基板１１が熱処理されることにより、素子分離絶縁膜１４が形成される。この後、図６、図７に示すように、所望のトランジスタが公知の方法により形成される。
【００３３】
本発明の実施形態に係る半導体装置によれば、素子領域１２は、空洞からなる、すなわちすなわち比誘電率が１に近い素子分離領域１３によりその周囲を囲まれる。このため、トランジスタの寄生容量を大幅に低減することができ、高速なトランジスタを実現できる。
【００３４】
また、本実施形態によれば、素子領域１２を素子分離領域１３により完全に包囲した場合、素子領域１２が他の素子領域と完全に電気的に分離されるため、複数の素子領域１２相互間でのノイズの授受を防止できる。このため、例えば本実施形態が高耐圧デバイスに適用された場合においてもラッチアップを防止できる。また、ノイズの影響を排除できるため、１チップに種々の素子が形成される半導体装置においても、例えばバイポーラトランジスタからの高周波のノイズがＭＯＳトランジスタに影響を与えることも回避される。すなわち、これらトランジスタの形成位置を離すことによりノイズの影響を低減させていた従来の場合に比べ、本実施形態に係る半導体装置はデザインの制限が緩和される利点も有する。
【００３５】
なお、本実施形態において、素子分離絶縁膜１４としてＬＯＣＯＳによる酸化膜が用いられた構成を例に挙げ説明した。しかし、これに限らず、図１１に示すようにＳＴＩによる酸化膜が用いられた構成とすることも可能である。
【００３６】
さらに、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【００３７】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００３８】
【図１】ＥＳＳ形成の過程を示す図。
【図２】ＥＳＳ形成の過程を示す図。
【図３】ＥＳＳ形成の過程を示す図。
【図４】本発明の実施形態に係る半導体装置を概略的に示す平面図および断面図。
【図５】実施形態の他の例を示す断面図。
【図６】実施形態の他の例を示す断面図。
【図７】実施形態の他の例を示す断面図。
【図８】図４の半導体装置の製造工程の一部を示す平面図および断面図。
【図９】図８に続く工程を示す平面図および断面図。
【図１０】図９に続く工程を示す平面図および断面図。
【図１１】実施形態の他の例を示す断面図。
【符号の説明】
【００３９】
１、１１…半導体基板（半導体層）、２、３１、３２…溝、３、４、５…空洞、１２…素子領域、１３…素子分離領域、１３ａ…素子分離領域の第１部分、１３ｂ…素子分離領域の第２部分、１４…素子分離絶縁膜、１５…半導体層、１６…接続半導体層、１７…埋め込み層、１８…拡散層、１９…絶縁膜、２０…スペーサ絶縁膜、２１…拡散層、２２、２３…導電膜、２４…ソース／ドレイン拡散層、２５…ゲート絶縁膜、２６…ゲート電極、３２ａ…溝３２の第１部分、３２ｂ…溝３２の第２部分、３３…段差。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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