(57)【要約】【課題】入出力用のクロックを主に基板の配線長によって調整しているため、基板製作後にしか調整確認ができない、基板や半導体部品の個体ばらつきもあり、データ転送速度を上げることが困難であるといった問題を解決することを目的とする。【解決手段】入力信号もしくは出力信号に対して複数の遅延を挿入可能な遅延回路１０３と、挿入する遅延量を設定する遅延選択回路１０２と、最適な遅延量を決定する最適遅延判定手段１０１とを備え、入力もしくは出力、またはその両方について最適な遅延を挿入する。【選択図】図１
2005070930.tif 000002
【特許請求の範囲】
【請求項１】
基準となる単一のクロックと、入力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置。
【請求項２】
基準となる単一のクロックと、入力信号をラッチするためのクロックに対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置。
【請求項３】
基準となる単一のクロックと、出力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置。
【請求項４】
基準となる単一のクロックと、クロックに同期して出力信号を出力するメモリー制御回路において、出力信号を制御するクロックに対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置。
【請求項５】
基準となる単一のクロックと、出力および入力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置。
【請求項６】
基準となる単一のクロックと、出力および入力信号を制御するクロックに対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は情報処理装置等に使用されるメモリー制御装置に関するものである。
【背景技術】
【０００２】
近年、パーソナルコンピュータ等の情報処理装置において使用されるＣＰＵや、表示制御回路の処理能力が著しく向上し続けている。それに伴ってメモリーへのアクセス効率を向上させるため、クロックに同期させてデータの入出力を行う同期型メモリーを使用するのが一般的となってきている（例えば特許文献1参照）。
【０００３】
図４は、従来の同期型メモリー制御装置の構成を示す図である。
【０００４】
図４に示すように、従来の同期型メモリー制御装置は、同期型メモリー４０１と、メモリー制御装置４０２と、アドレスバス４０４と、制御バス４０５と、データバス４０６と、基準クロック発生回路４０３と、基準クロック発生回路４０３から入力された基準クロック４０９をもとにメモリー制御装置４０２から同期型メモリー４０１に対して出力される信号のタイミングを取る出力用クロック４０７と、出力用クロック４０７をもとに同期型メモリー４０１からメモリー制御装置４０２に対して出力されるデータのタイミングを取る入力用クロック４０８とを備えている。
【０００５】
以下に、上記従来の同期型メモリー制御装置の動作について説明する。
【０００６】
まず、メモリー制御装置４０２が同期型メモリー４０１に対して読み出し、書きこみ等の命令やアドレスをアドレスバス４０４と制御バス４０５を通して出力する。このときメモリー制御装置４０２は基準クロック発生回路４０３から入力された基準クロック４０９を元に前記命令やアドレスを同期型メモリー４０１が正常に受け取るようにタイミングを調整したクロックを出力用クロック４０７として同期型メモリー４０１に出力する。メモリー制御装置４０２から同期型メモリー４０１に対する書きこみの場合は、メモリー制御装置４０２は書きこみデータをデータバス４０６に出力し、同期型メモリー４０１は前記出力用クロック４０７に同期してデータを受け取る。メモリー制御装置４０２が同期型メモリー４０１のデータを読み出す場合は、同期型メモリー４０１は指定されたアドレスのデータをデータバス４０６に出力し、メモリー制御装置４０２は入力用クロック４０８に同期してデータを受け取る。入力用クロック４０８は出力用クロック４０７をもとに同期型メモリー４０１から出力されるデータのタイミングに合わせて遅延させたものである。
【特許文献１】特開２００２−２７８８２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来の同期型メモリー制御装置においては、入出力用のクロックを主に基板の配線長によって調整しているため、基板製作後にしか調整確認ができない、基板や半導体部品の個体ばらつきもあり、データ転送速度を上げることが困難であるといった問題があった。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明のメモリー制御装置は、基準となる単一のクロックと、入力信号もしくは出力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備え、入力もしくは出力、またはその両方について最適な遅延を挿入させるようにしたものである。
【発明の効果】
【０００９】
本発明のメモリー制御装置は、上記構成を有し、同期型メモリー制御装置における入力用のクロック、出力用のクロックのいずれか、もしくは双方の基板の配線長による調整が不要となり、基板の設計が容易になるとともに、遅延をより細かく設定可能とすることにより容易にデータ転送速度を上げることができる。
【発明を実施するための最良の形態】
【００１０】
請求項１に記載の発明は、基準となる単一のクロックと、入力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置であって、クロックを出力信号に合わせて調整しておくことによって、同一クロックを用いて入力信号を最適なタイミングで取りこむことができる。
【００１１】
請求項２に記載の発明は、基準となる単一のクロックと、入力信号をラッチするためのクロックに対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置であって、入力信号そのものではなく入力信号をラッチするためのクロックに対して複数の遅延を挿入することにより、遅延回路の規模を削減することができる。
【００１２】
請求項３に記載の発明は、基準となる単一のクロックと、出力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置であって、クロックを入力信号に合わせて調整しておくことによって、同一クロックを用いて出力信号に最適なタイミングで取りこむことができる。
【００１３】
請求項４に記載の発明は、基準となる単一のクロックと、クロックに同期して出力信号を出力するメモリー制御回路において、出力信号を制御するクロックに対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置であって、出力信号そのものではなく出力信号を制御するクロックに対して複数の遅延を挿入することにより、遅延回路の規模を削減することができる。
【００１４】
請求項５に記載の発明は、基準となる単一のクロックと、出力および入力信号に対して複数の遅延を挿入可能な遅延回路と、挿入する遅延量を設定する遅延選択回路と、最適な遅延量を決定する最適遅延判定手段とを備えたメモリー制御装置であって、出力、入力ともに最適なタイミングに調整することができる。
【００１５】
請求項６に記載の発明は、基準となる単一のクロックと、出力および入力信号を制御するクロックに対して複数の遅延を挿入可能な遅延回路を備えたメモリー制御装置であって、遅延回路の規模を削減することができる。
【００１６】
以下、本発明の実施の形態を、図面を用いて詳細に説明する。
【００１７】
（実施の形態１）
図２は、本発明の実施の形態１に係るメモリー制御装置を有する同期型メモリー制御装置の構成を示す図である。図２に示すように、この同期型メモリー制御装置は、同期型メモリー２０１と、メモリー制御装置２０２と、アドレスバス２０４と、制御バス２０５と、データバス２０６と、基準クロック発生回路２０３と、基準クロック発生回路２０３をもとにメモリー制御装置２０２と同期型メモリー２０１とに対して出力される信号のタイミングを取る基準クロック２０７とを備えている。
【００１８】
図１は本発明の実施の形態１に係るメモリー制御装置の内部のデータ遅延回路の構成を示す図である。図１に示すように、このデータ遅延回路は最適遅延判定手段１０１と、遅延選択回路１０２と、遅延回路１０３とを備えている。
【００１９】
以下に、本実施の形態１に係るメモリー制御装置を有する同期型メモリー制御装置の動作について図１および図２を用いて説明する。
【００２０】
まず、メモリー制御装置２０２が同期型メモリー２０１に対して読み出し、書きこみ等の命令やアドレスをアドレスバス２０４と制御バス２０５を通して出力する。このときメモリー制御装置２０２および同期型メモリー２０１に供給される基準クロック２０７は前記命令やアドレスを同期型メモリー２０１が正常に受け取るようにあらかじめ配線長によりタイミングを調整しておく。メモリー制御装置２０２から同期型メモリー２０１に対する書きこみの場合は、メモリー制御装置２０２は書きこみデータをデータバス２０６に出力し、同期型メモリー２０１は前記基準クロック２０７に同期してデータを受け取る。メモリー制御装置２０２が同期型メモリー２０１のデータを読み出す場合は、同期型メモリー２０１は指定されたアドレスのデータをデータバス２０６に出力し、メモリー制御装置２０２は基準クロック２０７に同期してデータを受け取る。このとき基準クロック２０７はメモリー制御装置２０２から同期型メモリー２０１に出力されるデータのタイミングに合わせているため、同期型メモリー２０１から出力されるデータをメモリー制御装置２０２が正常に受け取るためにはメモリー制御装置２０２の内部でデータを取り込むタイミングを調整する必要がある。メモリー制御装置２０２に入力されたデータは、データバス２０６から遅延回路１０３に入力され、最適な遅延が挿入される。最適な遅延を決定するために、最適遅延判定手段１０１はあらかじめ同期型メモリー２０１に任意のデータの書き込みを実施し、遅延選択回路１０２により複数の遅延を挿入しながら同期型メモリー２０１からデータの読み出しを実施し、あらかじめ前記同期型メモリー２０１に書き込んだデータが正常に読み込める遅延範囲から最適遅延を決定し、遅延選択回路１０２を設定しておくことにより、配線長はあらかじめ同期型メモリー２０１への出力用にクロックのタイミングを調整しておくだけで前記基準クロック２０７のみを用いて同期型メモリー２０１からの出力も正常に取り込むことができる。なお、本実施の形態はメモリー制御装置２０２への入力データに遅延を挿入しているが、あらかじめ入力に合わせて配線長を調整しておき、メモリー制御装置２０２からの出力データに対して遅延を挿入しても良い。メモリー制御装置２０２からの出力データ、メモリー制御装置２０２への入力データ双方に遅延を挿入することにより、配線長の調整が不要となり、さらに設計が容易になる。
【００２１】
（実施の形態２）
図３は、本発明の実施の形態２に係るメモリー制御装置の内部のクロック遅延回路の構成を示す図である。図３に示すように、このクロック遅延回路は最適遅延判定手段３０１と、遅延選択回路３０２と、遅延回路３０３とを備えている。
【００２２】
以下に、本実施の形態２に係るメモリー制御装置を有する同期型メモリー制御装置の動作について説明する。メモリー制御装置２０２から同期型メモリー２０１に対する出力、およびメモリー制御装置２０２に対する同期型メモリー２０１からの出力のメモリー制御装置にデータが到達するまでの動作は実施の形態１と同様のため省略する。メモリー制御装置２０２に入力されたデータを正常に取り込めるよう、基準クロック２０７が遅延回路３０３に入力され、最適な遅延が挿入され、入力用クロック３０４となる。３０５は遅延が挿入されない出力用クロックである。最適な遅延を決定するために、最適遅延判定手段３０１はあらかじめ同期型メモリー２０１に任意のデータの書き込みを実施し、遅延選択回路３０２により基準クロック２０７に複数の遅延を挿入しながら同期型メモリー２０１からデータの読み出しを実施し、前記あらかじめ同期型メモリー２０１に書き込んだデータが正常に読み込める遅延範囲から最適遅延を決定する。遅延選択回路３０２を設定しておくことにより、配線長はあらかじめ同期型メモリー２０１への出力用にクロックのタイミングを調整しておくだけで前記基準クロック２０７のみを用いて同期型メモリー２０１からの出力も正常に取り込むことができる。このように遅延挿入するのはクロックのみのため、より小規模な回路で実現できる。なお、本実施の形態はメモリー制御装置２０２への入力データを取り込むための入力用クロック３０４に遅延を挿入しているが、あらかじめ入力に合わせて配線長を調整しておき、メモリー制御装置２０２からの出力データのタイミングを生成する出力用クロック３０５に対して遅延を挿入しても良い。メモリー制御装置２０２からの出力データ用のクロック、メモリー制御装置２０２への入力データ取り込み用のクロックの双方に遅延を挿入することにより、配線長の調整が不要となり、さらに設計が容易になる。
【産業上の利用可能性】
【００２３】
本発明に係るメモリー制御装置は、同期型メモリー制御装置における入力用のクロック、出力用のクロックのいずれか、もしくは双方の基板の配線長による調整が不要となり、基板の設計が容易になるとともに、遅延をより細かく設定可能とすることにより容易にデータ転送速度を上げることができるという効果を有し、情報処理装置等に使用されるメモリー制御装置として有用である。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態１に係るメモリー制御装置の内部のデータ遅延回路の構成を示す図
【図２】本発明の実施の形態１に係るメモリー制御装置を有する同期型メモリー制御装置の構成を示す図
【図３】本発明の実施の形態２に係るメモリー制御装置の内部のクロック遅延回路の構成を示す図
【図４】従来の同期型メモリー制御装置の構成を示す図
【符号の説明】
【００２５】
１０１  最適遅延判定手段
１０２  遅延選択回路
１０３  遅延回路
２０１  同期型メモリー
２０２  メモリー制御装置
２０３  基準クロック発生回路
２０４  アドレスバス
２０５  制御バス
２０６  データバス
２０７  基準クロック
３０１  最適遅延判定手段
３０２  遅延選択回路
３０３  遅延回路
３０４  入力用クロック
３０５  出力用クロック
【図１】
2005070930.tif 000003
【図２】
2005070930.tif 000004
【図３】
2005070930.tif 000005
【図４】
2005070930.tif 000006