(57)【要約】【課題】ソース領域へのリーク電流経路となるジャンクショントランジスタが構成されることを防止する。【解決手段】  光電変換素子ＰＤと該光電変換素子に隣接して形成されたトランジスタＴＭとを含む固体撮像装置において、一導電型の基板１と、前記光電変換素子の形成領域の前記基板１に形成された逆導電型の第１ウェル２１と、前記第１ウェル２１上に形成された一導電型の第２ウェル４と、前記トランジスタの形成領域の前記基板１に形成され、前記第１ウェル２１に隣接して形成された逆導電型の第３ウェル２１’と、前記第３ウェル２１’上に形成され、前記第２ウェル４に隣接して形成された一導電型の第４ウェル５と、前記第４ウェル５上方に形成された、開口部を有するゲート電極６と、前記開口部下方に形成されたソース７と、前記ソース７と離間して形成され、前記第３ウェル２１’に電気的に接続されたドレイン８と、前記ソース２１’下方に形成された絶縁層２８と、を含むことを特徴とする。【選択図】      図１
2005197351.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と該光電変換素子に隣接して形成されたトランジスタとを含む固体撮像装置において、
一導電型の基板と、
前記光電変換素子の形成領域の前記基板に形成された逆導電型の第１ウェルと、
前記第１ウェル上に形成された一導電型の第２ウェルと、
前記トランジスタの形成領域の前記基板に形成され、前記第１ウェルに隣接して形成された逆導電型の第３ウェルと、
前記第３ウェル上に形成され、前記第２ウェルに隣接して形成された一導電型の第４ウェルと、
前記第４ウェル上方に形成された、開口部を有するゲート電極と、
前記開口部下方に形成されたソースと、
前記ソースと離間して形成され、前記第３ウェルに電気的に接続されたドレインと、
前記ソース下方に形成された絶縁層と、を含むことを特徴とする固体撮像装置。
【請求項２】
前記絶縁層は、前記第３ウェルから前記ソースへの電流経路を電気的に遮断することを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
前記絶縁層は、シリコン酸化層であることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項４】
前記絶縁層は、シリコン酸窒化層であることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項５】
前記絶縁層は、シリコン窒化層であることを特徴とする請求項１または２に記載の固体撮像装置。
【請求項６】
前記ゲート電極下方で、且つ、前記第４ウェル内に該第４ウェルよりも不純物濃度が高い一導電型の第１拡散層を有することを特徴とする請求項１〜５のいずれかに記載の固体撮像装置。
【請求項７】
前記一導電型の第１拡散層は、前記第３ウェルの濃度と略同じ濃度以上の濃度で形成されることを特徴とする請求項６に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高画質特性及び低消費電力特性を有する固体撮像装置及びその製造方法に関する。
【背景技術】
【０００２】
携帯電話などに搭載される固体撮像装置として、ＣＣＤ（電荷結合素子）型のイメージセンサと、ＣＭＯＳ型のイメージセンサと、がある。ＣＣＤ型のイメージセンサは画質に優れ、ＣＭＯＳ型のイメージセンサは消費電力が少なく、プロセスコストが低い。近年、高画質と低消費電力とを共に兼ね備えた閾値電圧変調方式のＭＯＳ型固体撮像装置が提案されている。閾値電圧変調方式のＭＯＳ型固体撮像装置については、例えば、特許文献１に開示されている。
【０００３】
イメージセンサは、センサセルをマトリクス状に配列し、初期化、蓄積、読み出しの３つの状態を繰り返すことで、画像出力を得ている。特許文献１によって開示されたイメージセンサは、各単位画素が、蓄積を行うための受光ダイオードと、読み出しを行うためのトランジスタとを有している。
【０００４】
図１１は特許文献１に開示されているイメージセンサを示す模式的断面図である。
【０００５】
図１１のイメージセンサは、基板１００上において、各単位画素毎に、受光ダイオード１１１と絶縁ゲート型電界効果トランジスタ１１２とが隣接配置されている。トランジスタ１１２のゲート電極１１３はリング状に形成されており、ゲート電極１１３の中央の開口部分には、ソース領域１１４が形成されている。ゲート電極１１３の周辺にはドレイン領域１１５が形成されている。
【０００６】
受光ダイオード１１１の開口領域から入射した光によって発生した電荷（光発生電荷）は、ゲート電極１１３下方のＰ型のウェル領域１１６に転送されて、この部分に形成されたキャリアポケット１１７に蓄積される。キャリアポケット１１７に蓄積された光発生電荷によってトランジスタ１１２の閾値電圧が変化する。これにより、入射光に対応した信号（画素信号）を、トランジスタ１１２のソース領域１１４から取り出すことができるようになっている。
【０００７】
なお、特許文献１の装置では、同一列に配列された単位画素の出力は、共通のソース線を介して取り出されるようになっている。トランジスタ１１２のゲートに印加する電圧をライン毎に制御することで、共通のソース線に接続された各単位画素のうち所定のラインの単位画素からの選択的な読み出しを可能にしている。即ち、読み出しを行う単位画素（選択画素）のトランジスタ１１２には比較的高いゲート電圧を印加し、他の読み出しを行わない単位画素（非選択画素）のトランジスタ１１２には比較的低いゲート電圧を印加する。高いゲート電圧を印加したトランジスタの出力の方が低いゲート電圧を印加したトランジスタの出力よりも高く、ソース線から選択画素の出力を得ることができる。
【特許文献１】特開２００１−１７７０８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、図１１の単位画素のソース領域１１４形成工程においては、不純物として例えばリンを注入する。ところが、リンは拡散係数が高いことから、ソース領域形成のためのイオン注入によって、ソース領域１１４下方のウェル領域１１６の一部（斜線領域）までリンが拡散されてしまう。即ち、ソース領域１１４によってウェル領域１１６が侵食されてしまい、侵食された部分とその隣接部分とによる破線にて囲った領域１２２において、ジャンクション電界効果トランジスタ（以下、ジャンクションＦＥＴともいう）が形成されてしまう。
【０００９】
なお、不純物として例えばヒ素のようなより質量数の大きい不純物を注入することで、ソース領域を浅く形成することが可能であるが、その場合注入時のダメージが極めて大きいことから、ソース領域形成には質量数の大きい不純物を用いることはできない。
【００１０】
図１２は図１１の単位画素の等価回路を示す説明図である。ゲート電極１１３周辺のドレイン領域１１５とＮ型の拡散層１１８とは電気的に接続されており、図１２に示すように、ドレイン領域１１５からＮ型拡散層１１８にいたるリーク経路１２５が形成される。Ｎ型拡散層１１８とソース領域１１４との間には、領域１２２においてＪＦＥＴ（図１２のジャンクショントランジスタＴr1）が形成されている。
【００１１】
図１３は横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域１１４及びその下方のウェル領域１１６における濃度分布を示すグラフである。
【００１２】
図１３の曲線ａはウェル領域１１６形成時の不純物注入による不純物濃度分布を示している。曲線ａは、不純物を基板表面から若干離間したウェル領域１１６形成位置に対応した深さに注入したことを示している。これにより、ウェル領域１１６の拡散層１１８近傍における不純物濃度は比較的高い値となっている。
【００１３】
曲線ｂはソース領域１１４形成時の不純物注入による不純物濃度分布を示している。基板表面近傍にソース領域１１４を形成するようにイオン注入が行われる。しかし、上述したように、ソース領域形成時のイオン注入によって不純物は比較的深い領域まで拡散する。これにより、ソース領域１１４の不純物濃度分布は、図１３の曲線ｃに示すものに変化する。曲線ａ，ｃの比較から明らかなように、ウェル領域１１６はソース領域１１４の下方領域において、ソース領域形成のための不純物の影響によって濃度が低下する。
【００１４】
なお、ソース領域１１４下方以外の領域のウェル領域１１６では、ソース領域１１４によるこのような侵食は生じない。つまり、ゲート電極１１３直下に形成したキャリアポケット１１７及びその下方のウェル領域１１６は高い濃度のＰ型で形成されるのに対し、ソース領域１１４の下方のウェル領域１１６は侵食されてしまい、侵食された部分とそれに隣接する濃いＰ型のウェル領域１１６とによってジャンクションＦＥＴが形成される。
【００１５】
曲線ｃに示すように、ソース領域１１４の下方のウェル領域１１６は電位障壁が著しく低下し、トランジスタ１１２が導通していない場合でも、ジャンクションＦＥＴ（Ｔr1）は導通して、リーク経路１２５はドレイン領域１１５からソース領域１１４まで導通状態となる。このように、特許文献１の装置では、トランジスタ１１２が導通していない場合でも、ドレイン領域１１５とソース領域１１４との間にＪＦＥＴによるリーク経路１２５が形成される。
【００１６】
このため、トランジスタ１１２の特性は、特にゲート電圧Ｖｇが比較的低いレベルの領域において、リーク電流の影響を受けてしまう。このリーク電流の影響によって、非選択画素の出力が大きくなり、正確な受光量を検出することができなくなってしまうことがある。例えば、一部に強い光が入射した場合には、この強い光の入射光の影響によって黒く表示される縦筋ノイズ（以下黒スミア）が発生してしまうことがあるという問題点があった。
【００１７】
本発明はかかる問題点に鑑みてなされたものであって、ジャンクショントランジスタが形成されることを防止して、変調トランジスタの特性を改善し、高画質化を図ることができる固体撮像装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明に係る固体撮像装置は、光電変換素子と該光電変換素子に隣接して形成されたトランジスタとを含む固体撮像装置において、一導電型の基板と、前記光電変換素子の形成領域の前記基板に形成された逆導電型の第１ウェルと、前記第１ウェル上に形成された一導電型の第２ウェルと、前記トランジスタの形成領域の前記基板に形成され、前記第１ウェルに隣接して形成された逆導電型の第３ウェルと、前記第３ウェル上に形成され、前記第２ウェルに隣接して形成された一導電型の第４ウェルと、前記第４ウェル上方に形成された、開口部を有するゲート電極と、前記開口部下方に形成されたソースと、前記ソースと離間して形成され、前記第３ウェルに電気的に接続されたドレインと、前記ソース下方に形成された絶縁層と、を含むことを特徴とする。
【００１９】
このような構成によれば、光電変換素子形成領域の第１ウェルに発生した光発生電荷は、第２ウェルから第４ウェルに転送される。第４ウェルに保持された光発生電荷によってトランジスタのチャネルの閾値電圧が制御されて、前記光発生電荷に応じた画素信号がトランジスタから出力される。トランジスタのソース領域は逆導電型で構成され、トランジスタの形成領域には、一導電型の第４ウェル及び逆導電型の第３ウェルが形成される。しかし、しかし、ソース領域の下方には、絶縁層が形成されている。絶縁層によって、第３ウェルからソース領域へのリーク電流の経路が電気的に遮断される。これにより、リーク電流が流れることを防止して、高画質化を図ることができ、例えば、黒スミアの発生を防止することができる。
【００２０】
また、前記絶縁層は、前記第３ウェルから前記ソースへの電流経路を電気的に遮断することを特徴とする。
【００２１】
このような構成によれば、ソース領域の下方に形成された絶縁層は、第３ウェルからソース領域への電流経路を電気的に遮断し、リーク電流が流れることを防止することができる。
【００２２】
前記絶縁層は、シリコン酸化層であることを特徴とする。
【００２３】
このような構成によれば、ソース領域下方において、シリコン酸化層は十分な絶縁性能を有し、リーク電流の発生を防止することができる。
【００２４】
また、前記絶縁層は、シリコン酸窒化層であることを特徴とする。
【００２５】
このような構成によれば、ソース領域下方において、シリコン酸窒化層は十分な絶縁性能を有し、リーク電流の発生を防止することができる。
【００２６】
また、前記絶縁層は、シリコン窒化層であることを特徴とする。
【００２７】
このような構成によれば、ソース領域下方において、シリコン窒化層は十分な絶縁性能を有し、リーク電流の発生を防止することができる。
【００２８】
また、前記ゲート電極下方で、且つ、前記第４ウェル内に該第４ウェルよりも不純物濃度が高い一導電型の第１拡散層を有することを特徴とする。
【００２９】
このような構成によれば、光発生電荷は、第１拡散層に蓄積される。この第１拡散層の下方とソース領域下方との間に絶縁層が形成されるので、第３ウェルからソース領域へのリーク電流の経路が遮断される。
【００３０】
また、前記一導電型の第１拡散層は、前記第３ウェルの濃度と略同じ濃度以上の濃度で形成されることを特徴とする。
【００３１】
このような構成によれば、ソース領域の下方に形成される第１拡散層の濃度は十分に高く、第３ウェルからソース領域への電流経路に対する電位障壁を高くしてリーク電流が流れることを防止することができる。
【発明を実施するための最良の形態】
【００３２】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１乃至図８は本発明の第１の実施の形態に係り、図１は本実施の形態に係る固体撮像装置の断面形状を示す断面図、図２は本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図、図３は素子の全体構造を等価回路によって示す回路ブロック図である。図４は黒スミアの発生理由を説明するためのグラフである。図５は本実施の形態における固体撮像装置中の変調トランジスタの特性を示すグラフである。図６乃至図８は素子の製造方法を説明するための工程図である。
【００３３】
＜センサセルの構造＞
本実施の形態における固体撮像装置は、単位画素であるセンサセルがマトリクス状に配列されて構成されたセンサセルアレイを有している。各センサセルは、入射光に応じて発生させた光発生電荷を収集・蓄積し、蓄積した光発生電荷に基づくレベルの画素信号を出力する。センサセルをマトリクス状に配列することで１画面の画像信号が得られる。
【００３４】
先ず、図１及び図２を参照して各センサセルの構造について説明する。図２は１つのセンサセルを示している。また、本実施の形態は光発生電荷として正孔を用いる例を示している。光発生電荷として電子を用いる場合でも同様に構成可能である。なお、図１は図２のＡ−Ａ’線で切断したセルの断面構造を示している。
【００３５】
図２の平面図に示すように、単位画素であるセンサセル３内に、フォトダイオードＰＤと変調トランジスタＴＭとが隣接して設けられている。変調トランジスタＴＭとしては、例えば、ＮチャネルディプレッションＭＯＳトランジスタが用いられる。単位画素は例えば長方形状を有している。
【００３６】
光電変換素子形成領域であるフォトダイオードＰＤ形成領域においては、基板１の表面に開口領域２が形成され、基板１表面の比較的浅い位置には開口領域２よりも広い領域のＰ型のウェルであり、光電変換素子によって発生した光発生電荷を収集する第２ウェルとしての収集ウェル４が形成されている。収集ウェル４上には基板１の表面に、ピニング層としてのＮ型の拡散層３２が形成されている。
【００３７】
収集ウェル４に所定の距離だけ離間して、変調トランジスタＴＭ形成領域にＰ型のウェルであり、収集ウェル４に収集された光発生電荷が転送されて変調トランジスタＴＭを制御するための第４ウェルとしての変調用ウェル５が形成されている。
【００３８】
変調用ウェル５上には、基板１表面にリング状のゲート（リングゲート）６が形成されており、リングゲート６の中央の開口部分の基板１表面近傍領域には、高濃度Ｎ型領域であるソース領域７が形成されている。リングゲート６の周囲にはＮ型のドレイン領域８が形成されている。ドレイン領域８の所定位置には、基板１表面近傍にＮ+層のドレインコンタクト領域（図示せず）が形成される。
【００３９】
変調用ウェル５は変調トランジスタＴＭのチャネルの閾値電圧を制御するものである。変調用ウェル５内には、リングゲート６の下方にＰ型の高濃度領域であり第１拡散層としてのキャリアポケット１０（図１）が形成されている。変調トランジスタＴＭは、変調用ウェル５、リングゲート６、ソース領域７及びドレイン領域８によって構成されて、変調用ウェル５（キャリアポケット１０）に蓄積された電荷に応じてチャネルの閾値電圧が変化するようになっている。
【００４０】
ドレイン領域８及び拡散層３２がドレイン電圧の印加によって正の電位にバイアスされることによって、フォトダイオードＰＤの開口領域２下方においては、拡散層３２と収集ウェル４との境界面から空乏層が収集ウェル４の全体に広がって第１ウェルであるＮ型ウェル２１に達する。一方、基板１とＮ型ウェル２１との境界面から空乏層がＮ型ウェル２１全体に広がって、収集ウェル４に達する。空乏領域において、開口領域２を介して入射した光による光発生電荷が生じる。そして、上述したように、発生した光発生電荷は収集ウェル４に収集されるようになっている。
【００４１】
収集ウェル４に収集された電荷は、変調用ウェル５に転送されてキャリアポケット１０に保持される。これにより、変調トランジスタＴＭのソース電位は、変調用ウェル５に転送された電荷の量、即ち、フォトダイオードＰＤへの入射光に応じたものとなる。
【００４２】
＜センサセルの断面＞
更に、図１を参照して、センサセル３の断面構造を詳細に説明する。
【００４３】
図１は１単位画素（セル）を構成するフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域とを示している。隣接するセル同士のフォトダイオードＰＤ形成領域と変調トランジスタＴＭ形成領域との間にアイソレーション領域２２が設けられている。
【００４４】
基板１上にはエピタキシャル層１ａが形成されており、基板１の比較的深い位置には、Ｐ型基板１の全域にＮ型ウェル２１が形成されている。なお、図１では、Ｎ型ウェル２１は、エピタキシャル層１ａに形成されたＮ型埋込層を含めて示してある。フォトダイオード形成領域のＮ型ウェル２１上には、Ｐ型の収集ウェル４が形成されている。収集ウェル４上の基板表面側には、ピニング層であるＮ型の拡散層３２が形成されている。Ｎ型ウェル２１は基板の比較的深い位置まで形成されている。
【００４５】
一方、変調トランジスタＴＭ形成領域においては、エピタキシャル層１ａにＰ型埋込層２３が形成されている。Ｐ型埋込層２３によって第３ウェルを構成するＮ型ウェル２１’は基板の比較的浅い位置までに制限される。Ｐ型埋込層２３上のＮ型ウェル２１’上には、Ｐ型の変調用ウェル５が形成されている。変調用ウェル５内には、Ｐ+拡散によるキャリアポケット１０が形成されている。
【００４６】
変調トランジスタＴＭ形成領域においては、基板表面にゲート酸化膜３１を介してリングゲート６が形成され、リングゲート６下の基板表面にはチャネルを構成するＮ型の拡散層２７が形成される。リングゲート６の中央の基板表面にはＮ+拡散層が形成されてソース領域７を構成する。また、リングゲート６の周囲の基板表面にはＮ型拡散層が形成されてドレイン領域８を構成する。チャネルを構成するＮ型拡散層２７はソース領域７とドレイン領域８とに接続される。
【００４７】
本実施の形態においては、ソース領域７の下方には、絶縁層であるシリコン酸化層２８が形成されている。シリコン酸化層２８がソース領域７の下方に形成されることで、Ｎ型ウェル２１’からソース領域７へのリーク電流の経路が電気的に遮断される。
【００４８】
なお、シリコン酸化層２８は、平面的には、図２の斜線に示すように、ソース領域７よりも広い領域に形成したが、ソース領域と略同様のサイズに形成してもよく、ソース領域７よりも小さいサイズに形成してもよい。
【００４９】
＜装置全体の回路構成＞
次に、図３を参照して本実施の形態に係る固体撮像装置全体の回路構成について説明する。
【００５０】
固体撮像装置６１は図２のセンサセル３を含むセンサセルアレイ６２とセンサセルアレイ６２中の各センサセル３を駆動する回路６３〜６５とを有している。センサセルアレイ６２は、セル３をマトリクス状に配置して構成されている。センサセルアレイ６２は、例えば、６４０×４８０のセル３と、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサセルアレイ６２は例えば７１２×５００のセル３で構成される。
【００５１】
各センサセル３は、光電変換を行うフォトダイオードＰＤと、光信号を検出して読み出すための変調トランジスタＴＭとを含む。フォトダイオードＰＤは入射光に応じた電荷（光発生電荷）を生じさせ、生じた電荷は収集ウェル４（図３では接続点ＰＤＷに相当）内に収集される。収集ウェル４に収集された光発生電荷は、変調トランジスタＴＭの閾値変調用の変調用ウェル５（図３では接続点ＴＭＷに相当）内のキャリアポケット１０に転送されて保持される。
【００５２】
変調トランジスタＴＭは、キャリアポケット１０に光発生電荷が保持されることでバックゲートバイアスが変化したことと等価となり、キャリアポケット１０内の電荷量に応じてチャネルの閾値電圧が変化する。これにより、変調トランジスタＴＭのソース電圧は、キャリアポケット１０内の電荷に応じたもの、即ち、フォトダイオードＰＤの入射光の明るさに対応したものとなる。
【００５３】
このように各セル３は、変調トランジスタＴＭのリングゲート６、ソース領域７及びドレイン領域８に駆動信号が印加されることで、蓄積、転送、読み出し及び排出等の動作を呈する。セル３の各部には図３に示すように、垂直駆動走査回路６３、ドレイン駆動回路６４及び水平駆動走査回路６５から信号が供給されるようになっている。垂直駆動走査回路６３は、各行のゲート線６７に走査信号を供給し、ドレイン駆動回路６４は各列のドレイン領域８にドレイン電圧を印加する。また、水平駆動走査回路６５は、各ソース線６６に接続されたスイッチ６８に駆動信号を供給する。
【００５４】
各セル３は、センサセルアレイ６２に水平方向に配列された複数のソース線６６と垂直方向に配列された複数のゲート線６７との交点に対応して設けられている。水平方向に配列された各ラインの各セル３は、変調トランジスタＴＭのリングゲート６が共通のゲート線６７に接続され、垂直方向に配列された各列の各セル３は、変調トランジスタＴＭのソースが共通のソース線６６に接続される。
【００５５】
複数のゲート線６７の１つにオン信号（選択ゲート電圧）を供給することで、オン信号が供給されたゲート線６７に共通接続された各セルが同時に選択されて、これらの選択されたセルの各ソースから各ソース線６６を介して画素信号が出力される。垂直駆動走査回路６３は１フレーム期間においてゲート線６７にオン信号を順次シフトさせながら供給する。オン信号が供給されたラインの各セルからの画素信号が１ライン分同時に各ソース線６６から読み出されて各スイッチ６８に供給される。１ライン分の画素信号は水平駆動走査回路６５によって、スイッチ６８から画素毎に順次出力（ライン出力）される。
【００５６】
各ソース線６６に接続されたスイッチ６８は、共通の定電流源（負荷回路）６９を介して映像信号出力端子７０に接続されている。各センサセル３の変調トランジスタＴＭのソースは定電流源６９に接続されることになり、センサセル３のソースフォロワ回路が構成される。
【００５７】
＜作用＞
上述した特許文献１の装置においても、同一列の全ての変調トランジスタのソース領域を共通接続して、選択行と非選択行とで変調トランジスタのゲートに印加する電圧を制御することで、所望の行の変調トランジスタのソース電圧を検出するようになっている。即ち、選択行の全画素について、ゲート電極の電位（Ｖｇ）を高く設定し、非選択行のゲート電極の電位（Ｖｇ）を接地電位とする。
【００５８】
また、各単位画素同士のばらつきや、各種ノイズの除去のために、読出し動作において、選択行の光信号の読出し動作に続いて、非選択行の画素への電位付与状態はそのままにして、その選択行の画素を初期化し、引き続き、初期化した状態での閾値電圧を読み出す。そして、光発生電荷量に対応する閾値電圧と初期化した状態での閾値電圧の差の信号を算出し、正味の光信号成分を映像信号として出力する。
【００５９】
特許文献１の装置における読み出し処理を変調トランジスタＴＭの特性を示す図４を用いて説明する。図４の特性Ａ’〜Ｄ’は夫々暗時、通常の光の入射時、極めて強い光の入射時及びクリア時における変調トランジスタＴＭの特性を示している。
【００６０】
図４において、ポイントａ，ｂは夫々通常レベルの入射光が入射した選択行の画素に基づく画素信号のレベル及びその初期化後のノイズ成分による画素信号のレベルＶｓａ，Ｖｎｂを示している。また、ポイントｃは極めて明るい入射光が入射した非選択行の画素に基づく画素信号のレベルＶｃを示している。通常の強さの光が入射した場合には、選択行の画素の画素信号として、レベルが（Ｖｓａ−Ｖｎｂ）（矢印の範囲）の信号が得られる。
【００６１】
いま、所定の列において、選択行の画素には通常レベルの入射光が入射し、非選択行の画素の１つに極めて明るい入射光が入射するものとする。選択行の画素に基づく初期化前の画素信号のレベルはＶｓａとなる。しかし、選択行の初期化後の画素信号のレベルＶｎｂは、極めて強い光が入射した場合の非選択行の画素に基づく画素信号のレベルＶｃよりも低い。同一列ではソース領域は共通接続されていることから、初期化後の読み出し時には、より高いレベルＶｃが初期化後の画素信号のレベルとして得られる。即ち、選択行の画素の画素信号として、レベルが（Ｖｓａ−Ｖｃ）の信号が出力されることになる。（Ｖｓａ−Ｖｃ）は比較的小さい値であり、この画素信号出力に基づく表示は黒くなる。極めて強い光が入射した画素の初期化が行われるまでは、当該ソース線６６に接続された各画素の出力は、全て比較的小さい値となって、画面表示は垂直方向の黒スミアとなる。
【００６２】
これに対し、本実施の形態においては、ソース領域７の下方にシリコン酸化層２８を形成することによって、強い光が入射した場合の黒スミアの発生を防止するようになっている。
【００６３】
先ず、センサセル３のフォトダイオードＰＤの光検出及び光発生電荷の収集動作並びに変調トランジスタＴＭの読み出し動作について説明する。
【００６４】
変調トランジスタＴＭのリングゲート６に低いゲート電圧を印加し、ドレイン領域８にトランジスタの動作に必要な例えば約２〜４Ｖの電圧（ＶＤＤ）を印加する。これにより、Ｎ型ウェル２１が空乏化する。また、ドレイン領域８とソース領域７との間に電界が生じる。
【００６５】
フォトダイオードＰＤの開口領域２を介して入射した光が、空乏化したＮ型ウェル２１に入射することで、電子−正孔対（光発生電荷）が生じる。Ｐ型の収集ウェル４は高濃度のＰ型不純物が導入されてポテンシャルが低くなっており、Ｎ型ウェル２１に発生した光発生電荷は収集ウェル４に収集される。更に、光発生電荷は収集ウェル４から変調トランジスタ形成領域内の変調用ウェル５に転送されて、キャリアポケット１０に蓄積される。
【００６６】
キャリアポケット１０に蓄積された光発生電荷によって、変調トランジスタＴＭの閾値電圧が変化する。この状態で、選択画素のリングゲート６に例えば約２〜４Ｖのゲート電圧（選択ゲート電圧）を印加し、ドレイン領域８に例えば約２〜４Ｖの電圧ＶＤＤを印加する。更に、変調トランジスタＴＭのソース領域７に定電流源６９によって一定の電流を流す。これにより、変調トランジスタＴＭはソースフォロワ回路を形成し、光発生電荷による変調トランジスタＴＭの閾値電圧の変動に追随してソース電位が変化して、出力電圧が変化する。即ち、入射光に応じた出力が得られる。
【００６７】
初期化時には、キャリアポケット１０、収集ウェル４及び変調用ウェル５内に残留する電荷を排出する。例えば、変調トランジスタＴＭのドレイン領域８及びリングゲート６に７〜８Ｖの高い正電圧を印加する。変調用ウェル５下方のＮ型ウェル２１’の厚さは薄く、また、Ｎ型ウェル２１’に面する基板１には高濃度のＰ型埋込層２３が形成されているので、リングゲート６に印加した電圧による影響は変調用ウェル５及びその隣接領域にのみ作用する。即ち、変調用ウェル５に急激なポテンシャル変化が生じ、光発生電荷を基板１側に掃き出すような強い電界が主として変調用ウェル５に印加されて、残留した光発生電荷は、低いリセット電圧でより確実に基板１に排出される。
【００６８】
初期化後において、非選択画素のリングゲートには、比較的低い電圧値の非選択ゲート電圧を印加すると共に、選択画素のリングゲート６には比較的高い電圧値の選択ゲート電圧を印加する。そして、共通接続されたソース線６６から、選択画素の初期化後の信号出力を得る。
【００６９】
本実施の形態においては、ソース領域７の下方にシリコン酸化層２８が形成されている。このシリコン酸化層２８によって、Ｎ型ウェル２１’からソース領域７へのリーク電流経路が電気的に遮断される。
【００７０】
図５は本実施の形態におけるトランジスタ特性を示している。図５の特性Ａは暗時におけるＶｇ（ゲート電圧）−Ｖｓ（ソース電圧）特性を示し、特性Ｂは通常の光の入射時におけるＶｇ−Ｖｓ特性を示し、特性Ｃは極めて強い光の入射時におけるＶｇ−Ｖｓ特性を示し、特性Ｄはクリア時におけるＶｇ−Ｖｓ特性を示している。
【００７１】
シリコン酸化層２８によってドレイン領域８からソース領域７へのリーク電流経路が遮断されて、リーク電流が流れない。これにより、図５に示すように、比較的低いゲート電圧の範囲においても、変調トランジスタＴＭは、比較的直線性に優れたＶｇ−Ｖｓ特性を有する。
【００７２】
図５に示すように、強い光が入射した非選択画素においても、十分に低い非選択ゲート電圧を印加した場合には、画素信号の出力レベルは初期化後の選択画素の画素信号レベルよりも低くなる。これにより、同一列の各画素が共通のソース線６６に接続されている場合でも、十分に高い選択ゲート電圧を変調トランジスタＴＭのリングゲート６に印加することによって、初期化前後の画素信号として選択画素から得た画素信号を得ることができる。即ち、極めて強い光が入射した場合でも、通常の明るさの光が入射した場合と同様に、選択画素に基づく初期化前後の信号が得られることになり、入射光量に応じた正常な画素信号を出力することができ、黒スミアの発生を防止することができる。
【００７３】
＜プロセス＞
次に、素子の製造方法について図６乃至図８の工程図を参照して説明する。図６乃至図８は図２のＡ−Ａ’切断線の位置における断面を示している。図６乃至図８において、基板上の矢印はイオン打ち込みを行うことを示している。
【００７４】
用意したＰ基板１（図６（ａ））に、図６（ｂ）に示すように、シリコン酸化層２８を形成する位置に対応してパターン化されたレジスト４０を形成する。次に、図６（ｃ）に示すように、レジスト４０を介して酸素イオン（矢印）を注入する。酸素ドーズ量及び注入エネルギーを適宜設定することによって、シリコン酸化層２８を形成すべき位置に、酸素イオン層４１が形成される。なお、Ｐ基板１としては、バルクのＰ型基板上にエピタキシャル層を形成したものを採用することもできる。
【００７５】
次に、レジスト４０を除去（図６（ｄ））した後、熱処理を実施する。この熱処理によって、酸素イオン層４１のイオンと基板シリコンとが反応して、シリコン酸化層２８が形成される（図６（ｅ））。
【００７６】
次に、基板１に、所定のレジストマスクを用いて図７（ａ）に示すように、素子分離用のアイソレーション領域２２を形成する。次に、所定のレジストマスクを用いて例えば燐（Ｐ）イオンをイオン打ち込みして、フォトダイオード形成領域についてはＮ型ウェル２１、変調トランジスタ形成領域についてはＮ型ウェル２１’を形成する。このイオン注入は、フォトダイオード形成領域については比較的深い位置まで行う。次に、所定のレジストマスクを用いてフォトダイオード形成領域の基板１表面側において、例えば、ボロンのイオン打ち込みを行うことによって、Ｐ型の収集ウェル４を形成する。また、基板１表面にゲート酸化膜３１を熱酸化によって形成する。
【００７７】
次に、所定のレジストマスクを用いて、変調トランジスタ形成領域において、Ｐ型不純物を深くイオン注入して、Ｐ型埋込層２３を形成する。更に、同一のレジストマスクを用いて、Ｐ型不純物を浅くイオン注入し、Ｎ型ウェル２１’の表層にＰ型の変調用ウェル５を形成する。更に、同一のレジストマスクを用いてキャリアポケット１０上の基板表面近傍に、変調トランジスタＴＭのチャネルを得るためのＮ型拡散層２７を形成する。
【００７８】
次に、図７（ｃ）に示すように、リングゲート６下方の変調用ウェル５内に、濃いＰ+拡散層によるキャリアポケット１０を形成する。次に、図７（ｄ）に示すように、ゲート酸化膜３１上に、変調トランジスタＴＭのリングゲート６を形成する。
【００７９】
次に、図８（ａ）に示すように、フォトダイオード形成領域を覆う図示しないレジストマスク及びリングゲート６をマスクとしてＮ型不純物をイオン注入してドレイン領域８を形成する。また、フォトダイオード形成領域内の基板表面に、Ｎ型の拡散層３２を形成する。
【００８０】
次に、図８（ｂ）に示すように、フォトダイオード形成領域を覆うレジストマスク３５を形成し、レジストマスク３５及びリングゲート６をマスクとしてリンを用いたＮ+の不純物注入を行って、ソース領域７を形成する。ソース領域７は、シリコン酸化層２８の上方に形成される。
【００８１】
＜実施の形態の効果＞
このように本実施の形態においては、ソース領域７の下方の変調用ウェル５内に絶縁層であるシリコン酸化層２８を形成することによって、Ｎ型ウェル２１とソース領域７との間のリーク電流の経路を電気的に遮断している。これにより、リーク電流が流れることを阻止して、黒スミアの発生を防止することができ、画質を向上させることができる。
【００８２】
＜第２の実施の形態＞
図９は本発明の第２の実施の形態に係る製造方法を説明するための説明図である。
【００８３】
第１の実施の形態においては、Ｎ型ウェル２１からソース領域７へのリーク電流の経路をシリコン酸化層２８によって遮断した。本実施の形態においては、リーク電流の経路をソース領域７の下方に絶縁膜を埋め込むことによって遮断するものである。
【００８４】
本実施の形態は図６に示す各工程、即ち、基板にＮ型ウェル２１を形成する前までの工程が第１の実施の形態と異なるのみであり、それ以降の工程は図７及び図８と同様であり、説明を省略する。
【００８５】
用意したＰ基板１上にエピタキシャル層１ａを成長させる。次に、エピタキシャル層１ａ上に熱酸窒化又はデポジットによって絶縁膜５１を形成する（図９（ａ））。次に、図９（ｂ）に示すように、絶縁膜５１上に、ソース領域７を形成する位置に対応してパターン化されたレジスト５２を形成する。次に、図６（ｃ）に示すように、レジスト５２をマスクとして用いたエッチングによって、レジスト５２形成領域以外の絶縁膜５１を除去し、絶縁層５３を形成する。この絶縁層５３が図１のシリコン酸化層２８に相当する。
【００８６】
次に、図９（ｄ）に示すように、レジスト５２を除去する。最後に、絶縁層５３を含むエピタキシャル層１ａ上に、エピタキシャル成長又はポリシリコンのデポジットによって、薄膜シリコン層５４を形成する。以後の工程は、図７及び図８と同様である。
【００８７】
本実施の形態においても、ソース領域７の下方に、リーク電流の経路を電気的に遮断する絶縁層５３を形成することができる。
【００８８】
＜第３の実施の形態＞
図１０は本発明の第３の実施の形態に係る製造方法を説明するための説明図である。
【００８９】
本実施の形態は、リーク電流の経路をソース領域７の下方に絶縁膜を埋め込むことによって遮断するものである。本実施の形態においても、図６に示す各工程、即ち、基板にＮ型ウェル２１を形成する前までの工程が第１の実施の形態と異なるのみであり、それ以降の工程は図７及び図８と同様であり、説明を省略する。
【００９０】
用意したＰ基板１上にエピタキシャル層１ａを成長させる。次に、エピタキシャル層１ａ上に、ソース領域７を形成する位置に対応してパターン化されたレジスト５５を形成する（図１０（ａ））。次に、図１０（ｂ）に示すように、レジスト５５をマスクとして用いたエッチングによって、レジスト５５形成領域以外のエピタキシャル層１ａを除去し、レジスト５５を剥離して埋込用の開口５６を形成する。
【００９１】
次に、図１０（ｃ）に示すように、開口５６を含みエピタキシャル層１ａ上に、絶縁膜５７を形成する。次に、図９（ｄ）に示すように、絶縁膜５７をＣＭＰ（Chelica1 MechanlcaI Polishing）によって研磨、除去して、絶縁層５７を得る。この絶縁層５７が図１のシリコン酸化層２８に相当する。
【００９２】
最後に、絶縁層５７を含むエピタキシャル層１ａ上に、エピタキシャル成長又はポリシリコンのデポジットによって、薄膜シリコン層５８を形成する。以後の工程は、図７及び図８と同様である。
【００９３】
本実施の形態においても、ソース領域７の下方に、リーク電流の経路を電気的に遮断する絶縁層５３を形成することができる。
【図面の簡単な説明】
【００９４】
【図１】本実施の形態に係る固体撮像装置の断面形状を示す断面図。
【図２】本実施の形態に係る固体撮像装置の１センサセルの平面形状を示す平面図。
【図３】素子の全体構造を等価回路によって示す回路ブロック図。
【図４】黒スミアの発生理由を説明するためのグラフ。
【図５】本実施の形態における固体撮像装置中の変調トランジスタの特性を示すグラフ。
【図６】素子の製造方法を説明するための工程図。
【図７】素子の製造方法を説明するための工程図。
【図８】素子の製造方法を説明するための工程図。
【図９】本発明の第２の実施の形態に係る製造方法を説明するための説明図。
【図１０】本発明の第３の実施の形態に係る製造方法を説明するための説明図。
【図１１】特許文献１に開示されているイメージセンサを示す模式的断面図。
【図１２】図１１の単位画素の等価回路を示す説明図。
【図１３】横軸に基板深さをとり縦軸に不純物濃度をとって、ソース領域及びその下方のウェル領域における濃度分布を示すグラフ。
【符号の説明】
【００９５】
１…基板、４…収集ウェル、５…変調用ウェル、６…リングゲート、７…ソース領域、８…ドレイン領域、２８…絶縁層、ＰＤ…フォトダイオード、ＴＭ…変調トランジスタ。  
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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