(57)【要約】【課題】  トレンチを用いたデバイスアイソレーション膜の形成において、従来のウェットタイプのリン酸を使用したストリッピングではなくドライタイプのプルバックを行う場合に安定的なアクティブ領域を確保するようにアクティブなアタックを防止する。【解決手段】  本発明は、シリコン酸化膜、シリコン窒化膜及び熱酸化膜を半導体基板に順次重ねるハードマスク層形成工程と、フィールド領域に対応する半導体基板の表面を露出させるようにハードマスク層をパターンニングするハードマスクパターン形成工程と、プルバックターゲットに従ってパーサイド量を考慮してハードマスク層の各側壁にスペーサを形成する工程と、半導体基板の露出面を除去する半導体基板へのトレンチ形成工程と、絶縁膜でトレンチを満たす工程と、ハードマスク層及びスペーサの除去工程とを備える。【選択図】      図３
2005197712.tif 000002
【特許請求の範囲】
【請求項１】
シリコン酸化膜、シリコン窒化膜および熱酸化膜を半導体基板に順次重ねることによりハードマスク層を形成する工程と、
フィールド領域に対応する半導体基板の表面を露出させるように前記ハードマスク層をパターンニングすることによりハードマスク層パターンを形成する工程と、
プルバックターゲットに従ってパーサイド量を考慮することにより前記ハードマスク層パターンの各側壁にスペーサを形成する工程と、
半導体基板の露出面を除去することにより半導体基板にトレンチを形成する工程と、
絶縁膜で前記トレンチを満たす工程と、
前記ハードマスク層パターンおよび前記スペーサを除去する工程とを備えたことを特徴とする、半導体デバイスにおいてアイソレーション膜を形成する方法。
【請求項２】
ドライエッチング法によりプルバックを実施することを特徴とする、請求項１記載の方法。
【請求項３】
前記シリコン酸化膜と前記シリコン窒化膜との間の応力を除去するために、前記シリコン酸化膜における対応するエッチングを停止させるレートを超える高いエッチング選択比を利用して前記ハードマスク層をパターンニングすることを特徴とする、請求項１記載の方法。
【請求項４】
前記高エッチング選択比が１０対１であることを特徴とする、請求項３に記載の方法。
【請求項５】
前記高エッチング選択比を得るためのドライエッチング条件としてＨＢｒをベースとするガスを５０度より高い温度で使用することを特徴とする、請求項３記載の方法。
【請求項６】
前記スペーサをエッチングする工程において、前記プルバックターゲットに従ってパーサイド量を考慮することによりエッチング量を設定することを特徴とする、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスにおいてアイソレーション膜を形成する方法に関し、特にトレンチアイソレーションのためにドライエッチングによるプルバックを使用する際に、安定なアクティブ領域を確保するのにアクティブなアタックを防止した、半導体デバイスにおけるアイソレーション膜を形成する方法に関する。
【背景技術】
【０００２】
一般に従来技術における半導体デバイスにおけるアイソレーション膜を形成する方法は、Ｓｉ3Ｎ4の応力を除去するためにパッド酸化膜を成長させる工程と、該パッド酸化膜の上に酸化膜を形成する工程と、窒化膜上に、トレンチをエッチングするためのマスク層として酸化膜を形成する工程と、マスク層をパターンニングする工程と、トレンチを形成するためにトレンチエッチングを実施する工程と、ディボットの発生を防止し、アクティブな幅を確保するためにリン酸を使ったストリッピングを使用してプルバックを実施する工程と、再びアクティブ領域において酸化膜を成長させる工程と、酸化膜上でＣＭＰ（化学的機械的研磨）を実施することによりアクティブ領域をフィールド領域からアイソレートする工程とから成る。
【０００３】
図１および図２ａに示すように、バッファ膜として半導体基板１０の上にシリコン酸化膜１を形成し、このシリコン酸化膜１の上にシリコン窒化膜２を形成し、このシリコン窒化膜２の上に熱酸化膜３を形成する（Ｓ１０１）。
【０００４】
次に図１および図２ｂに示すように、熱酸化膜３の上にフォトレジストをコーティングし、フォトレジストパターン４を形成するためにフォトレジスト上で露光および現像を実施する。
【０００５】
次にエッチングマスクとしてフォトレジストパターン４を使用してドライエッチングにより露光済み熱酸化膜３、窒化膜２および酸化膜１を順次除去する（Ｓ１０２）。
【０００６】
次に、図１および図２ｃに示すように、Ｏ2プラズマアッシングによりフォトレジストパターンを除去する（Ｓ１０３）。
【０００７】
次に、図１および図２ｄに示すように、基板１０内にトレンチ５を形成するよう、残存熱酸化膜３および窒化膜２をエッチングマスクとして使用するドライエッチングによりシリコン基板１０の露出した表面を除去する（Ｓ１０４）。
【０００８】
次に図１および図２ｅに示すように、熱酸化膜３の下方にリセス６を形成するようにリン酸によるストリッピングを使ってトレンチ５上でプルバックを実施する（Ｓ１０５）。
【０００９】
図１および図２ｆに示すように、トレンチ５およびリセス６を含む基板にわたって、フィールド領域を形成するための酸化膜７を形成する（Ｓ１０６）。
【００１０】
図１および図２ｇに示すように、シリコン窒化膜２が露出するまで、図２ｆにおける酸化膜７上でＣＭＰを実施する。（Ｓ１０７）。
【００１１】
図１および図２ｈに示すように、酸化膜のウェットエッチングおよびリン酸によるストリッピングにより、フィールドの高さに対するアクティブ領域をチューニングし、残存シリコン窒化膜２および酸化膜１を除去する（Ｓ１０８）。
【００１２】
こうしてアクティブ領域とフィールド領域とが完成する。
【００１３】
従来技術のドライエッチングによるプルバック方法では、ウェットエッチングの種々の問題を解決するために、スペーサのデポジションおよびエッチングによりプルバック効果をバックアップできる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、ドライエッチングによるプルバック方法はマスクを開ける際にアクティブ領域をアタック（侵食）から保護する点に問題があり、アタックによりアクティブ領域が劣化し得る。
【００１５】
従って、本発明は従来技術の問題および欠点に起因する１つ以上の問題を実質的に解消した、半導体デバイスにおいてアイソレーション膜を形成する方法に関する。
【００１６】
本発明の目的は安定なアクティブ領域を確保するようにシリコン窒化膜とパッド酸化膜との間で高選択比を使用してマスクを開ける際に、基板が損傷を受けるのを防止する、半導体デバイスにおいてアイソレーション膜を形成する方法を提供することにある。
【００１７】
本発明の別の目的は、半導体デバイスのアクティブ領域を形成する際のドライプルバック法において、アクティブ領域が損傷を受けないようにする、半導体デバイスにおいてアイソレーション膜を形成する方法を提供することにある。
【００１８】
これら本発明の目的は、シリコン酸化膜、シリコン窒化膜および熱酸化膜を半導体基板に順次重ねることによりハードマスク層を形成する工程と、フィールド領域に対応する半導体基板の表面を露出させるように前記ハードマスク層をパターンニングすることによりハードマスクのパターンを形成する工程と、プルバックターゲットに従ってパーサイド量を考慮することにより前記ハードマスク層の各側壁にスペーサを形成する工程と、半導体基板の露出面を除去することにより半導体基板にトレンチを形成する工程と、絶縁膜で前記トレンチを満たす工程と、前記ハードマスク層および前記スペーサを除去する工程とを備えたことを特徴とする、半導体デバイスにおいてアイソレーション膜を形成する方法によって達成される。
【００１９】
ドライエッチング法によりプルバックを実施することが好ましい。
【００２０】
前記シリコン酸化膜と前記シリコン窒化膜との間の応力を除去するために、前記シリコン酸化膜における対応するエッチングを停止させるレートを超える高いエッチング選択比を利用して前記ハードマスク層をパターンニングすることが好ましい。
【００２１】
前記高選択比を１０対１とすることが好ましい。
【００２２】
前記高選択比を得るためのドライエッチング条件としてＨＢｒをベースとするガスを５０度より高い温度で使用することが好ましい。
【００２３】
前記スペーサをエッチングする工程において、前記プルバックターゲットに従ってパーサイド量を考慮することによりエッチング量を設定することが好ましい。
【発明の効果】
【００２４】
本発明はドライプルバック工程においてシリコン窒化膜とパッド酸化膜との間の高選択比を用いて、マスク開放時に生じ得るシリコン基板の損傷を防止することにより、安定的なアクティブ領域を確保することができる。
【００２５】
以下、添付図面を参照し、本発明についてより詳細に説明するが、当業者がこれら記載を読めば、上記以外の目的、特徴および利点が明らかとなろう。
【発明を実施するための最良の形態】
【００２６】
図３および図４ａに示すように、半導体基板１０の上にバッファ膜としてシリコン酸化膜１を形成し、このシリコン酸化膜１の上にシリコン窒化膜２を形成し、次いでシリコン窒化膜２の上に熱酸化膜３を形成する（Ｓ３０１）。この場合、熱酸化膜３、シリコン窒化膜２およびシリコン酸化膜１はシリコンから構成された半導体基板１０をドライエッチングするためのハードマスクとして使用される。
【００２７】
図３および図４ｂに示すように、熱酸化膜３にフォトレジストをコーティングする。次にフォトレジストのパターン４を形成するようにフォトレジスト上で露光および現像を実施する。
【００２８】
次にこのフォトレジストパターン４をエッチングマスクとして使用するドライエッチングにより露出したハードマスクを除く（Ｓ３０２）。
【００２９】
この場合、特定のデバイス特性を得るために、ハードマスクのうちのシリコン酸化膜１および窒化膜２をエッチングすることから生じるシリコン基板１０の損傷を防止しなければならない。従って、ハードマスクをエッチングする際にシリコン酸化膜１とシリコン窒化膜２との間で応力を除去するよう、シリコン酸化膜１における対応するエッチングを停止させるレートを超える高いエッチング選択比を使用する。シリコン酸化膜１とシリコン窒化膜２との間の高エッチング選択比は１０：１とすることが好ましく、対応する高エッチング選択比を得るためのシリコン窒化膜のドライエッチング条件として５０℃よりも高い温度でＨＢｒをベースとするガスを使用する。
【００３０】
図３および図４ｃに示されるように、酸素（Ｏ2）プラズマアッシング／ストリッピングによりフォトレジストパターンを除去する。
【００３１】
更に、残存マスクを含む基板１０および基板１０の露出した表面にわたってスペーサ膜１１をデポジットする。これを行う際にスペーサ膜１１は限界寸法およびプルバックターゲットを保証するような厚みにデポジットする（Ｓ３０３）。
【００３２】
次に図３および図４ｄに示されるように、残存ハードマスクの各側壁に残るスペーサ１１を形成するように、スペーサ膜１１をエッチングする（Ｓ３０４）。このようにする際に、プルバックターゲットに従ってパーサイド量を検討するようにエッチング量を設定しなければならない。
【００３３】
図３および図４ｅに示されるように、熱酸化膜３および窒化膜２を含む残存ハードマスクおよびスペーサ１１を基板１０内にトレンチ５を形成するためのエッチングマスクとして使用するドライエッチングにより、シリコン基板１０の露出面を除去する（Ｓ３０５）。図２ｅに示された従来のトレンチ形成工程と比較し、本発明のトレンチ形成工程は別の方法を使用することなく、シリコン窒化膜２のアンダーカット部を確保できる。
【００３４】
図３および図４ｆに示されるように、トレンチ５を含む基板の上にわたって、フィールド領域を形成するための酸化膜７を形成する（Ｓ３０６）。
【００３５】
図３および図４ｇに示されるように、シリコン窒化膜２が露出するまで、図４ｆにおける酸化膜７上でＣＭＰを実施する（Ｓ３０７）。
【００３６】
図３および図４ｈに示されるように、酸化膜のウェットエッチングおよびＨ3ＰＯ4を使ったストリッピングにより、フィールド高さに対するアクティブ領域をチューニングし、残存シリコン窒化膜２および酸化膜１およびスペーサ１１を除去する（Ｓ３０８）。
【００３７】
こうしてアクティブ領域とフィールド領域とが完成する。
【００３８】
従って、本発明によれば、シリコン窒化膜とパッド酸化膜との間で高選択比を使用することにより、マスクを開ける際に生じる基板の損傷を防止でき、安定なアクティブ領域を確保できる。
【００３９】
更に本発明によれば、半導体デバイスのアクティブ領域を形成する際のドライプルバック時に生じるアクティブ領域の損傷を防止できる。
【００４０】
当業者であれば、本発明の範囲内で種々の変形および変更を行うことができることは明らかである。従って、本発明は特許請求の範囲およびその均等物の範囲内に入るこれら変形例および変更例をカバーするものである。
【図面の簡単な説明】
【００４１】
【図１】従来技術による半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法のフローチャートである。
【図２ａ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｂ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｃ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｄ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｅ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｆ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｇ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図２ｈ】従来技術に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図３】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法のフローチャートである。
【図４ａ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｂ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｃ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｄ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｅ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｆ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｇ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【図４ｈ】本発明に係わる半導体デバイスにおいて、デバイスアイソレーション膜を形成する方法の一工程を示す横断面図である。
【符号の説明】
【００４２】
１  シリコン酸化膜
２  シリコン窒化膜
３  熱酸化膜
４  フォトレジストパターン
５  トレンチ
７  酸化膜
１０  シリコン基板
１１  スペーサ
【図１】
2005197712.tif 000003
【図２ａ】
2005197712.tif 000004
【図２ｂ】
2005197712.tif 000005
【図２ｃ】
2005197712.tif 000006
【図２ｄ】
2005197712.tif 000007
【図２ｅ】
2005197712.tif 000008
【図２ｆ】
2005197712.tif 000009
【図２ｇ】
2005197712.tif 000010
【図２ｈ】
2005197712.tif 000011
【図３】
2005197712.tif 000012
【図４ａ】
2005197712.tif 000013
【図４ｂ】
2005197712.tif 000014
【図４ｃ】
2005197712.tif 000015
【図４ｄ】
2005197712.tif 000016
【図４ｅ】
2005197712.tif 000017
【図４ｆ】
2005197712.tif 000018
【図４ｇ】
2005197712.tif 000019
【図４ｈ】
2005197712.tif 000020