(57)【要約】【課題】  一つのトランジスターで２ビットを具現することができるセルフ−コンバージェンス・イレイズの特性を持つサイドウォール・フローティングゲート素子を使ってマルチレベルビットＮＯＲフラッシュアレイを具現し、効果的にプログラム、イレイズ、リード動作を遂行する不揮発性メモリー素子を提供する。【解決手段】  ポリシリコンゲート、一つのペアのサイドウォール・フローティングゲート、ブロック酸化膜及びソース／ドレーン領域を含むトランジスタと；前記ポリシリコンゲートと繋がれて基板に配置されるワードラインと；前記ソース領域と繋がれて前記ワードラインと垂直に配置される第１ビットライン及び前記ドレーン領域と繋がれて基板にワードラインと垂直に配置される第２ビットラインを単位セルに構成することを特徴とする。【選択図】図６
2005197737.tif 000002
【特許請求の範囲】
【請求項１】
ポリシリコンゲート、一つのペアのサイドウォール・フローティングゲート、ブロック酸化膜及びソース／ドレーン領域を含むトランジスターと；
前記ポリシリコンゲートと繋がれて基板に行に配置されるワードラインと；
前記ソース領域と繋がれて前記ワードラインと垂直に配置される第１ビットラインと；
前記ドレーン領域と繋がれて基板にワードラインと垂直に配置される第２ビットラインと；
を単位セルに構成することを特徴とする不揮発性メモリー素子。
【請求項２】
前記ソース領域と第１ビットラインは、ビットラインコンテックで繋がれることを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項３】
前記ドレーン領域と第２ビットラインは、ビットラインコンテックで繋がれることを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項４】
前記ポリシリコンゲートは、上部の長さが下部の長さより長いＴ字形ゲートであることを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項５】
前記ブロック酸化膜は、第１ブロック酸化膜と第２ブロック酸化膜で構成されたことを特徴とする請求項１に記載の不揮発性メモリー素子。
【請求項６】
前記第１ブロック酸化膜は、５０乃至２５０Åの厚さであるＡｌ２Ｏ３またはＹ２Ｏ３であることを特徴とする請求項５に記載の不揮発性メモリー素子。
【請求項７】
前記第２ブロック酸化膜は、２０乃至１５０Åの厚さであるＳｉＯ２であることを特徴とする請求項５に記載の不揮発性メモリー素子。
【請求項８】
前記不揮発性メモリー素子は、消去の時間を増加させることによってしきい電圧が減少している途中、消去の後半部に一定のしきい電圧に収斂することを特徴とする請求項１に記載の不揮発性メモリー素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリー素子に関し、より詳しくは、一つのトランジスターで２ビットを具現することができるしセルフ−コンバージェンス・イレイズ（Ｓｅｌｆ−Ｃｏｎｖｅｒｇｅｎｃｅ  Ｅｒａｓｅ）特性を持つサイドウォール・フローティングゲート（Ｓｉｄｅｗａｌｌ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）素子を使ってマルチレベルビットＮＯＲフラッシュアレイ（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｂｉｔ  ＮＯＲ  Ｆｌａｓｈ  Ａｒｒａｙ）を具現して効果的にプログラム、イレイズ、リード動作を遂行する不揮発性メモリー素子に関する。
【背景技術】
【０００２】
一般的に、半導体メモリー装置は、大きく揮発性メモリー（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）と不揮発性メモリー（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）に仕分けされる。揮発性メモリーの大部分はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＲＡＭが占めているし、電源の引加の時データの入力及び保存が可能だが、電源の除去の時データが揮発されて保存が不可能な特徴を持つ。一方に、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が大部分を占めている不揮発性メモリーは電源が引加されなくてもデータが保存される特徴を持つ。
【０００３】
現在、工程技術の側面で不揮発性メモリー装置はフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）系列と二つの種類以上の誘電膜が２重または３重に積層されたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列に仕分けされる。
【０００４】
フローティングゲート系列のメモリー装置は、電位の井戸（ｐｏｔｅｎｔｉａｌ  ｗｅｌｌ）を利用して記憶特性を具現して、現在フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）で一番広く応用されているＥＴＯＸ（ＥＰＲＯＭ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）構造が代表的である。
【０００５】
一方、ＭＩＳ系列は、誘電膜バルク、誘電膜−誘電膜の界面及び誘電膜−半導体の界面に存在するトラップ（ｔｒａｐ）を利用して記憶機能を遂行する。現在フラッシュＥＥＰＲＯＭに主に応用されているＭＯＮＯＳ／ＳＯＮＯＳ（Ｍｅｔａｌ／Ｓｉｌｉｃｏｎ  ＯＮＯ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。
【０００６】
従来のＳＯＮＯＳメモリー素子は、Ｐ型シリコーン基板にトンネル酸化膜、トラップ窒化膜、ブロック酸化膜を順に蒸着してその上にゲートが蒸着されている構造になっている。
【０００７】
ＳＯＮＯＳメモリー素子の場合、主にプログラムは、ＦＮ（Ｆｏｗｌｅｒ−  Ｎｏｒｄｈｅｉｍ）トンネリングまたは直接トンネリング方式で電子をトンネリングさせて、トラップ窒化膜の内に存在するトラップサイトに電子をトラップさせ、しきい電圧を増加させてイレイズもプログラムと同じくＦＮトンネリング、直接トンネリング、トラップ補助トンネリング（Ｔｒａｐ  Ａｓｓｉｓｔｅｄ  Ｔｕｎｎｅｌｉｎｇ）等のようなトンネリング方式で電子をトンネリングさせてＰ型シリコーン基板へ抜き取ってしきい電圧を減少させる。
【０００８】
従来のＳＯＮＯＳ素子の場合、プログラムとイレイズに皆トンネリング方式を使うから適正なプログラムとイレイズスピードを得るためには、トンネル酸化膜を２０Å内外で薄く蒸着しなければならないし、これによってリテンション特性が良くない短所がある。このようなＳＯＮＯＳ素子の短所を解決するために、トンネル酸化膜の厚さを増加させて、プログラムは、熱電子注入方式を使って、イレイズは熱正孔の注入（Ｈｏｔ  Ｈｏｌｅ  Ｉｎｊｅｃｔｉｏｎ）方式を使う場合もあるが、この場合、リテンション特性は改善になるが、熱正孔の注入によるプログラムの耐久性（Ｅｎｄｕｒａｎｃｅ）特性が急激に悪くなる短所がある。
【０００９】
図１は、従来の単一ビットスタックゲート（Ｓｉｎｇｌｅ  Ｂｉｔ  Ｓｔａｃｋ  Ｇａｔｅ）形態のフローティングゲート素子である。Ｐ型シリコーン基板（１１）にトンネル酸化膜で、ＳｉＯ２（１４）を成長させて、その上にポリシリコンフローティングゲート（１５）を蒸着して、その上にカップルリング比を増加させるためにＯＮＯ階（１６）を蒸着して、その上にコントロールゲート（１７）を形成させる。前記ゲートの両側の下部には、ソース（１３）及びドレーン（１２）が形成される。
【００１０】
図２は、従来の単一ビットスタックゲート形態のフローティングゲート素子のプログラム／イレイズセルのしきい電圧分布を現わし、イレイズ動作の時、オーバーイレイズ（Ｏｖｅｒ  Ｅｒａｓｅ）によって、しきい電圧が０［Ｖ］以下に落ちるセル（１８）が存在して、イレイズのしきい電圧分布がプログラムしきい電圧分布より大きいので、しきい電圧のウィンドーが縮むようになる。このようにビットライン（Ｂｉｔ  Ｌｉｎｅ）の上にオーバーイレイズされたセルが一つでも存在すれば、オーバーイレイズされたセルによってビットラインに電流がたくさん流れて、ビットライン上に存在する他のセルのデータを全然読むことができない問題が発生する。このようなオーバーイレイズの問題は、フラッシュメモリーセル内のアクティブ領域のＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）、トンネル酸化膜の厚さ、ジャンクションオーバーラップ（Ｊｕｎｃｔｉｏｎ  Ｏｖｅｒｌａｐ）、フローティングゲートのＣＤ、フローティングゲート表面の荒い、ＯＮＯ階の厚さ（Ｔｈｉｃｋｎｅｓｓ）、トンネル酸化膜の損傷（Ｄａｍａｇｅ）、トンネル酸化膜の局所的な薄さ（Ｔｈｉｎｉｎｇ）現象、ピンホール（Ｐｉｎ  Ｈｏｌｅ）等多くの工程要素によって発生されることができる。このようなオーバーイレイズの問題は、さまざまな構造的な問題で、根本的な問題解決が難しくて大概の場合、オーバーイレイズされたセルを検出（Ｄｅｔｅｃｔ）して、リプログラム（Ｒｅｐｒｏｇｒａｍ）させて、オーバーイレイズされたセルのしきい電圧を高める方式を使っている。この場合、テスト時間も長くなってオーバーイレイズセルを回復（Ｒｅｃｏｖｅｒｙ）させるために追加的な複雑な回路が必要である。またイレイズ状態のしきい電圧分布が大きくて、以後プログラム状態のしきい電圧分布にも影響を与えて、しきい電圧のウィンドーを減少させて、マルチレベルビット（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｂｉｔ）を具現しにくい問題点等がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、前記のような従来技術の問題点を解決するものであり、一つのトランジスターで２ビットを具現することができるし、セルフ−コンバージェンス・イレイズの特性を持つサイドウォール・フローティングゲート素子を使ってマルチレベルビットＮＯＲフラッシュアレイを具現して、効果的にプログラム、イレイズ、リード動作を遂行するためのセルレイアウトを提供することで、面積を１／４に減らして、オーバーイレイズの問題とドレーンターンオン問題が発生しない信頼性のある不揮発性メモリー素子を提供するに本発明の目的がある。
【課題を解決するための手段】
【００１２】
本発明の前記目的は、ポリシリコンゲート、一つのペアのサイドウォール・フローティングゲート、ブロック酸化膜及びソース／ドレーン領域を含むトランジスターと；前記ポリシリコンゲートと繋がれて基板に行に配置されるワードラインと；前記ソース領域と繋がれて前記ワードラインと垂直に配置される第１ビットラインと；前記ドレーン領域と繋がれて基板にワードラインと垂直に配置される第２ビットラインとを単位セルに構成することを特徴とする不揮発性メモリー素子によって逹成される。
【発明の効果】
【００１３】
本発明の不揮発性メモリー素子は、一つのトランジスターで２ビットを具現することができるセルフ−コンバージェンス・イレイズの特性を持つサイドウォール・フローティングゲート素子を使ってマルチレベルビットＮＯＲフラッシュアレイを具現して効果的にプログラム、イレイズ、リード動作を遂行するためのセルレイアウトを提供することで、面積を１／４の減らしてオーバーイレイズの問題とドレーンターンオン問題が発生しない信頼性のある素子を提供することができる。また、第１ブロック酸化膜で使われるＡｌ２Ｏ３やＹ２Ｏ３の誘電率がそれぞれ９と１７で７．５位になる窒化膜（ＳｉＮ）より大きさのためＯＮＯ階を使うことより、第１ブロック酸化膜と第２ブロック酸化膜を使うことがカップルリング比（Ｃｏｕｐｌｉｎｇ  Ｒａｔｉｏ）がもっと高くてポリシリコンゲートにかける電圧を効果的に減らすことができる効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
【００１５】
図３は、本発明の２ビットサイドウォール・フローティングゲート不揮発性メモリー素子の構造を現わした図面である。
半導体基板（１０１）の上にメインゲートとしてポリシリコンゲート（１０６）が形成されている。前記ポリシリコンゲート及び基板の間にはゲート酸化膜（１０４）が形成されている。前記ポリシリコンゲートの下部の側面にはサイドウォール・フローティングゲート（１０３）が形成されていて、前記ポリシリコンゲートとサイドウォール・フローティングゲートにはブロック酸化膜（１０５）が介在されている。また、サイドウォール・フローティングゲートと基板の間にはトンネル酸化膜（１０２）が介在されている。前記ポリシリコンゲート及びサイドウォール・フローティングゲートの側壁にはサイドウォール・スペーサ（１０９）が形成されていて、前記サイドウォール・スペーサの下部の半導体基板にソース／ドレーン拡張領域（１０８）が形成されている。また、ソース／ドレーン拡張領域の一側には、ソース／ドレーン領域（１１０）が形成されている。前記ポリシリコンゲートは、下部の長さが上部の長さより短いＴ字形で、前記サイドウォール・スペーサとポリシリコンゲートの間、そしてサイドウォール・スペーサとサイドウォール・フローティングゲートの間には、ポリ酸化膜（１０７）が形成されている。
【００１６】
前記ブロック酸化膜は、第１ブロック酸化膜（１０５−１）と第２ブロック酸化膜（１０５−２）で構成されて、前記第１ブロック酸化膜はＡｌ２Ｏ３やＹ２Ｏ３を使って、前記第２ブロック酸化膜はＳｉＯ２を使う。また、前記トンネル酸化膜もＳｉＯ２を使う。
【００１７】
前記素子の動作特性を簡単によく見れば、ポリシリコンゲートの側面の下に形成されたサイドウォール・フローティングゲートまで電子を注入するか抜き取ることで、サイドウォール・フローティングゲートの下のシリコーン基板の表面に電位障壁を可変させて、変更の可能なソースからドレーンに電子が注入にならないようにするとかよくできるようにすることで、一つのトランジスターで２ビットの不揮発性メモリー素子を具現するようになる。
【００１８】
また、従来のフローティングゲート素子のＯＮＯの代わりに第１ブロック酸化膜と第２ブロック酸化膜を使うことでイレイズの動作の後半部にポリシリコンゲートからサイドウォール・フローティングゲートまで電子がＭＦＮトンネリングして、サイドウォール・フローティングゲートからＰ型基板（またはソース／ドレーン）まで電子が抜けて行くとか、Ｐ型基板（またはソース／ドレーン）からサイドウォール・フローティングゲートまで正孔が注入されることを補償させることで、イレイズ状態のしきい電圧を一定の値打ちで収斂させてオーバーイレイズを防止すると同時に、イレイズ状態しきい電圧の分布を狭くしてワイドしたイレイズのしきい電圧分布によってしきい電圧のウィンドー（Ｖｔ  Ｗｉｎｄｏｗ）が縮む問題を改善させる事だけではなく、イレイズのしきい電圧を一定の電圧レベルで狭い幅を持つようにすることで、プログラム状態のしきい電圧分布も狭くすることができて、マルチレベルビットセル具現を容易にする。
【００１９】
図４は、本発明による不揮発性メモリー素子のプログラム／イレイズの特性を現わした図面である。”００”状態を現わすしきい電圧をＶＴ１、”０１”状態を現わすしきい電圧をＶＴ２、”１０”状態を現わすしきい電圧をＶＴ３、”１１”状態を現わすしきい電圧をＶＴ４だとする場合、それぞれの状態にプログラムされているセルをイレイズさせる場合、Ｔｅ［ｓｅｃ］以上イレイズ動作を遂行すれば、セルがどんな状態にプログラムされているに構わなく、イレイズのしきい電圧が収斂する特性によってＶＴ１値打ちで皆イレイズのしきい電圧が収斂する。前記のようにイレイズさせたセルを、それぞれ”００”、”０１”、”１０”、”１１”状態にプログラムさせる場合をよく見れば、”００”状態に作るセルは、イレイズさせた状態そのまま置けば良い。”０１”状態に作るセルは、Ｔｐ１［ｓｅｃ］位プログラムさせる。”１０”状態に作るセルは、Ｔｐ２［ｓｅｃ］位プログラムさせる。”１１”状態にプログラムさせるセルは、Ｔｐ３［ｓｅｃ］位プログラムさせる。イレイズ状態のしきい電圧分布が非常に狭いからプログラムさせた後のセルのしきい電圧分布も非常に狭くなって、しきい電圧のウィンドーマージンを大きくすることができる。
【００２０】
図５は、本発明による不揮発性メモリー素子のマルチレベルビットしきい電圧分布を現わした図面である。
【００２１】
３０１は、従来のフローティングゲート素子のイレイズ状態のしきい電圧を現わし、オーバーイレイズによってしきい電圧分布が広いのがわかる。３０２は、従来のフローティングゲート素子のプログラム状態のしきい電圧を現わし、イレイズ状態のしきい電圧分布が非常に広いから、プログラム状態にも影響を及ぼして、プログラム状態のしきい電圧分布も少しワイドに分布するようになって、これらプログラムの状態とイレイズ状態のしきい電圧のウィンドー（３０７）がよほど細くなってしきい電圧のウィンドーマージンが縮むようになる。したがって、従来のフローティングゲート素子を使ってマルチレベルビット技術を適用するのが非常に難しい。
【００２２】
本発明のセルフ−コンバージェンス・イレイズ（Ｓｅｌｆ−Ｃｏｎｖｅｒｇｅｎｃｅ  Ｅｒａｓｅ）特性を持つ不揮発性メモリー素子の場合、イレイズのしきい電圧の自体収斂特性によって、図面３０３に現わされたことのように、イレイズ状態のしきい電圧分布が非常に狭い特性を持つようになる。このようにイレイズ状態のしきい電圧がプログラム状態のしきい電圧分布にも影響を与え、”０１”（３０１）、”１０”（３０５）、”１１”（３０６）状態のしきい電圧分布図狭いことをわかる。したがって、本発明のセルフ−コンバージェンス・イレイズの特性を持つ不揮発性素子を使って広い範囲のしきい電圧のウィンドー（３０８、３０９、３１０）を得ることができて、マルチレベルビット技術を容易に適用することができる。
【００２３】
図６は、本発明のセルフ−コンバージェンス・イレイズの特性を持つ不揮発性メモリー素子を利用して、マルチレベルビットＮＯＲ型不揮発性メモリーセルアレイを具現した図面である。ポリシリコンゲート、一つのペアのサイドウォール・フローティングゲート、ブロック酸化膜及びソース／ドレーン領域を含むトランジスタ、前記ポリシリコンゲートと繋がれて基板に配置されるワードライン、前記ソース領域と繋がれて前記ワードラインと垂直に配置される第１ビットライン及び前記ドレーン領域と繋がれて基板にワードラインと垂直に配置される第２ビットラインを単位セルに構成している。
【００２４】
図面に２０１に表示されたセルを選択的にプログラム、リードさせる場合とブロック単位でイレイズさせる場合にそれぞれのワードライン、ビットライン、共通ソース、ボディーに引加する電圧は表１のようである。
【００２５】
【表１】
2005197737.tif 000003
【００２６】
ブロック単位でイレイズさせる方法は大きくフローティングゲートからチャンネルの方まで電子をＦ／Ｎトンネリングさせて抜き取る方法と、フローティングゲートからソース方まで電子をＦ／Ｎトンネリングさせて抜き取る方法の二つがある。
【００２７】
前記テーブルでイレイズ１はサイドウォール・フローティングゲートからチャンネルの方まで電子をＦ／Ｎトンネリングさせて抜き取る場合のバイアス条件を現わし、ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）には−Ｖｗｌｅ［Ｖ］を加えて、ボディーには０［Ｖ］またはＶｂ［Ｖ］を加えて、残りビットライン（ＢＬ１、ＢＬ１’、ＢＬ２、ＢＬ２’、ＢＬ３、ＢＬ３’）は、皆フローティングさせる。したがって、チャンネルからサイドウォール・フローティングゲートの方へ強い電界が引加されて、このように引加された強い電界によってサイドウォール・フローティングゲートの電位の井戸に閉じこめられていた電子が、Ｆ／Ｎトンネリングしてシリコーン基板へ抜けて行くようになって、しきい電圧が低くなるイレイズ動作が成り立つ。この時、チャンネルでポリシリコンゲート（ワードライン）領域でも強い電界が形成されるから、チャンネルＦ／Ｎトンネリング方式を使う場合、チャンネルからポリシリコンゲートの方へブレークダウン（Ｂｒｅａｋｄｏｗｎ）が発生しない条件で設定する必要がある。また、第１ブロック酸化膜と第２ブロック酸化膜の構造を通じてイレイズの動作の後半部にポリシリコンゲートからサイドウォール・フローティングゲートまで電子がＭＦＮトンネリングして、サイドウォール・フローティングゲートからＰ型基板で電子が抜けて行くとか、Ｐ型基板からサイドウォール・フローティングゲートへ正孔が注入されることを補償させることで、イレイズ状態のしきい電圧が一定の値打ちに収斂するようになる。
【００２８】
また、他のイレイズ方法で前記テーブルに現わされたイレイズ２は、サイドウォール・フローティングゲートからソース／ドレーンの方へ電子をＦ／Ｎトンネリングさせて抜き取る場合のバイアス条件を現わし、ワードライン（ＷＬ１、ＷＬ２、ＷＬ３、ＷＬ４）には−Ｖｗｌｅ［Ｖ］を加えて、ビットライン（ＢＬ１、ＢＬ１’、ＢＬ２、ＢＬ２’、ＢＬ３、ＢＬ３’）には０［Ｖ］またはＶｓ［Ｖ］を引加して、ボディーはフローティングさせる。したがって、ビットラインに繋がれたソース／ドレーン不純物注入領域からサイドウォール・フローティングゲートの方へ強い電界が引加されて、このように引加された強い電界によってサイドウォール・フローティングゲートの電位の井戸に閉じこめられていた電子が、Ｆ／Ｎトンネリングしてソース方へ抜けて行くようになって、しきい電圧が低くなるイレイズ動作が成り立つ。このように、サイドウォール・フローティングゲートからソース／ドレーンの方へＦ／Ｎトンネリングさせてイレイズさせる場合、チャンネルからポリシリコンゲートの側では電界が強く形成されないからブレークダウン問題は発生しない。この場合も同じく、第１ブロック酸化膜と第２ブロック酸化膜の構造を通じてイレイズの動作後半部にポリシリコンゲートからサイドウォール・フローティングゲートまで電子が、ＭＦＮトンネリングしてサイドウォール・フローティングゲートからソースへ電子が抜けて行くとか、ソースでサイドウォール・フローティングゲートで正孔が注入されることを補償させることで、イレイズ状態のしきい電圧が一定の値打ちへ収斂するようになる。
【００２９】
次に、素子を選択的にプログラムさせる場合を見れば、まずワードラインの場合、ＷＬ２にだけＶｗｌｐ［Ｖ］を引加して残りワードライン（ＷＬ１、ＷＬ３、ＷＬ４）には０［Ｖ］を加えて、ビットラインの場合ＢＬ２にだけＶｂｌｐ［Ｖ］を引加して残りビットライン（ＢＬ１、ＢＬ１’、ＢＬ２’、ＢＬ３、ＢＬ３’）には０［Ｖ］を加えて、ボディーにも０［Ｖ］を引加する。前記プログラムバイアス条件でドレーンにビットライン電圧が引加されることは、ＢＬ２がコンテックドはすべてのドレーンになって、ワードライン（ポリシリコンゲート）に電圧が引加されることは、ＷＬ２ラインに付いて形成される素子なので、２０１セルが形成された部分のドレーンとポリシリコンゲートに電圧が引加されて２０１セルが形成されているポリシリコンゲートに電流が流れるようになって、２０１セルが形成されている領域で電場が最高になってチャンネル電子たちが熱電子になってこのような熱電子たちが垂直電界によって２０１セルのサイドウォール・フローティングゲートに形成された電位の井戸に注入されてしきい電圧が高くなるプログラム動作が成り立つ。ここでプログラム動作の時ビットライン、ワードラインにそれぞれ引加されるＶｂｌｐ、Ｖｗｌｐは熱電子の注入效率、ドレーンジュンクションブレークダウン（Ｄｒａｉｎ  Ｊｕｎｃｔｉｏｎ  Ｂｒｅａｋｄｏｗｎ）、ゲートディスターブ（Ｇａｔｅ  Ｄｉｓｔｕｒｂ）、プログラムの電圧（Ｐｒｏｇｒａｍ  Ｃｕｒｒｅｎｔ）、セレクトトランジスターのしきい電圧等のさまざまな要因によって最適化された数値で決める。また、このようなプログラム動作の時プログラムの時間を調整し、”００”状態にイレイズされたセルを”０１”、”１０”、”１１”状態に変更させることができる。
【００３０】
次に、リードの場合、ＷＬ２にレファレンス電圧であるＶｒｅｆを引加して、ＢＬ２’にはＶｂｌｒを引加して、残りワードライン（ＷＬ１、ＷＬ３、ＷＬ４）とビットライン（ＢＬ１、ＢＬ１’、ＢＬ２、ＢＬ３、ＢＬ３’）、ボディーは皆０［Ｖ］を引加する。前記リードのバイアス条件で２０１セルのしきい電圧が引加されたＶｒｅｆより低ければイレイズされた状態に認識してＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れるようになって、２０１セルのしきい電圧が引加されたＶｒｅｆより高ければプログラムの状態に認識して、ＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れなくてそれぞれのプログラム／イレイズ状態を検出し出すようになる。ここでワードラインに引加するＶｒｅｆを調整してそれぞれのセルの状態を検出するようになる。例えば、”００”状態のしきい電圧の最大値と”０１”状態のしきい電圧の最小値の中値をＶｒｅｆ１だと言って、”０１”状態のしきい電圧の最大値と”１０”状態のしきい電圧の最小値の中値をＶｒｅｆ２、”１０”状態のしきい電圧の最大値と”１１”状態のしきい電圧の最小値の中値をＶｒｅｆ３だとする場合、リード動作の時先にワードラインにＶｒｅｆ１を引加してＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れるかを検出して、若しもＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れればセルの状態を”００”で認識してリード動作を終了する。若しも電流が検出されなければ、またワードラインにＶｒｅｆ２を引加してＢＬ２’（ドレーン）でＢＬ２（ソース）で電流が流れるかを検出する。若しもＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れればセルの状態を”０１”で認識してリード動作を終了するようになって若しも電流が検出されなければまたワードラインにＶｒｅｆ３を引加してＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れるかを検出する。若しもＢＬ２’（ドレーン）からＢＬ２（ソース）へ電流が流れれば、セルの状態を”１０”で認識して電流が流れなければ”１１”で認識して、すべてのリード動作を終了する。ここでリード動作の時ビットラインに引加する電圧の場合、ビットラインの電圧がとても高ければ、リードされるセルにプログラム動作が進行される事もできるから、大概の場合、プログラム動作が進行されないほどに低い電圧を引加する。
【００３１】
図７は、本発明による不揮発性メモリー素子のセルのレイアウトを現わした図面である。半導体基板に複数個のそろって並んでいるような活性領域（５０１）が配置される。前記活性領域は、素子分離膜（５０２）によって仕分けされる。多数のワードライン（ポリシリコンゲート）（５０３）が前記活性領域の上部を横切る。前記ワードラインの両側の活性領域には、ソース／ドレーン領域が形成されていて、前記ソース／ドレーン領域にはビットラインコンテック（５０５）が形成されている。前記ソース／ドレーン領域と接した前記ワードライン領域には見合わせる一つのペアのサイドウォール・フローティングゲート（３０４）が形成されている。
【００３２】
図８は、図７の単位セル（５０６）をビットラインの方向（Ａ−Ａ’）に切る場合の断面図である。活性領域（６０１）の上部にワードラインであるポリシリコンゲート（６０６）が形成されていて、前記ポリシリコンゲートの所定領域に活性領域と接するようにした番のサイドウォール・フローティングゲート（６０４）が見合わせるように形成されている。前記ポリシリコンゲートと活性領域の間にはゲート酸化膜（６０３）が介在されていて、前記サイドウォール・フローティングゲートと活性領域の間にはトンネル酸化膜（６０２）が介在されている。前記サイドウォール・フローティングゲートとポリシリコンゲートの間にはブロック酸化膜（６０５）が介在されていて、前記ブロック酸化膜は第１ブロック酸化膜と第２ブロック酸化膜で構成される。前記ポリシリコンゲートとサイドウォール・フローティングゲートの側壁にサイドウォール・スペーサ（６０８）が形成されていて、その間にポリ酸化膜が介在されている。前記サイドウォール・スペーサの下部にソース／ドレーン拡張領域（６０９）が形成されていて、前記ソース／ドレーン拡張領域の一側にソース／ドレーン領域（６１０）が形成されている。前記ソース／ドレーン領域にはビットラインと連結するビットラインコンテック（６１１）が形成されている。
【００３３】
図９は、図７の単位セル（５０６）をワードラインの方向（Ｂ−Ｂ’）で切った断面図である。活性領域（７０１）は素子分離膜（７０２）によって分離していて、前記活性領域の上部にワードライン（７０４）が位する。前記ワードラインと活性領域の間にはゲート酸化膜が具備されている。
【００３４】
したがって、本発明による不揮発性メモリー素子はサイドウォール・フローティングゲートにそれぞれのビットを貯蔵することができて、一つのトランジスターで２ビットを具現することができる。また、従来のフローティングゲート素子のＯＮＯの代わりに第１ブロック酸化膜と第２ブロック酸化膜を使ってイレイズの動作の後半部にポリシリコンゲートからサイドウォール・フローティングゲートへ電子がＭＦＮトンネリングして、サイドウォール・フローティングゲートからＰ型基板で電子が抜けて行くとか、Ｐ型基板からサイドウォール・フローティングゲートへ正孔が注入されることを補償させることで、イレイズ状態のしきい電圧を一定の値打ちで収斂させてオーバーイレイズの問題を防止することと同時に、イレイズ状態しきい電圧の分布を狭くして、ワイドしたイレイズのしきい電圧分布によってしきい電圧のウィンドーが縮む問題を改善させることができる。したがって、このようなセルフ−コンバージェンス・イレイズの特性を持つ２ビットサイドウォール・フローティングゲート不揮発性メモリー素子を使うことで、イレイズのしきい電圧を一定の電圧レベルで狭い幅を持つようにすることができるしプログラム状態しきい電圧分布も従来よりもっと狭くすることができて、窮極的に１個のトランジスターで４ビットを具現することで、従来素子の面積より１／４水準に減らすことができる。
【００３５】
また、それぞれのビット状態、すなわち”００”、”０１”、”１０”、”１１”状態が占めるしきい電圧分布が非常に狭くて、効果的にエラー発生なしにリード動作を遂行することができる。また、プログラムの時選択されないセルたちに流れるリーク電流（Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）を減らすことができて、プログラム電流を効果的に減らすことができ、チャージポンプ（Ｃｈａｒｇｅ  Ｐｕｍｐ）回路を減らしてチップのサイズを減らすことができるし、イレイズのしきい電圧をＮｅｇａｔｉｖｅで作ることができて、しきい電圧のウィンドーをもっと広くすることができる。
【図面の簡単な説明】
【００３６】
【図１】従来技術による不揮発性メモリー素子の断面図である。
【図２】従来技術による不揮発性メモリー素子のプログラム／イレイズセルのしきい電圧分布である。
【図３】本発明による不揮発性メモリー素子の断面図である。
【図４】本発明による不揮発性メモリー素子のプログラム／イレイズの特性を現わした図面である。
【図５】本発明による不揮発性メモリー素子のマルチレベルビットしきい電圧分布を現わした図面である。
【図６】本発明による不揮発性メモリー素子を利用したマルチレベルビットＮＯＲ型不揮発性メモリーセルアレイである。
【図７】本発明による不揮発性メモリー素子のセルのレイアウトである。
【図８】図７の単位セルをビットラインの方向（Ａ−Ａ’）で切った断面図である。
【図９】図７の単位セルをワードラインの方向（Ｂ−Ｂ’）で切った断面図である。
【符号の説明】
【００３７】
１０１  半導体基板
１０２  トンネル酸化膜
１０４  ゲート酸化膜
１０６  ポリシリコンゲート
１０７  ポリ酸化膜
１０８  ソース／ドレイン拡張領域
１０９  サイドウォール・スペーサ
１１０  ソース／ドレイン領域
【図１】
2005197737.tif 000004
【図２】
2005197737.tif 000005
【図３】
2005197737.tif 000006
【図４】
2005197737.tif 000007
【図５】
2005197737.tif 000008
【図６】
2005197737.tif 000009
【図７】
2005197737.tif 000010
【図８】
2005197737.tif 000011
【図９】
2005197737.tif 000012