(57)【要約】【課題】安価なガラス等の絶縁性基板上に、高速動作が可能でかつ素子間の特性ばらつきが小さく、高電圧が印加されても素子破壊が起こりにくく、十分に耐圧を高くすることができる薄膜トランジスタを提供する。加えて、Ｓｉ島エッジ部に生じる寄生トランジスタの影響を排除できる薄膜トランジスタを提供する。【解決手段】絶縁性基板（３８）上に形成された薄膜半導体（２４）を用いて形成され、ドレイン電流を流すチャネル領域（２６）を形成するためのゲート領域（２８、２９）を含む薄膜半導体装置であって、該ゲート領域（２８、２９）は絶縁性基板（３８）上から見て環状に形成され、高濃度不純物導入領域が環状ゲート領域を境にしてその内方及び外方にそれぞれ区画して形成されており、チャネル領域（２６）が扇形形状の複数の半導体単結晶部分（３９）により形成されている薄膜半導体装置。【選択図】      図２
2005311323.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板上に形成された薄膜半導体を用いて形成され、それぞれがコンタクトを経て対応する電極に接続されるソース領域及びドレイン領域のための高濃度不純物導入領域と、該高濃度不純物導入領域に関連して形成され、該高濃度不純物導入領域間にドレイン電流を流すチャネルを形成するためのゲート領域を含む薄膜半導体装置であって、
前記ゲート領域は前記絶縁性基板上から見て環状に形成され、前記高濃度不純物導入領域は、前記環状ゲート領域を境にしてその内方及び外方にそれぞれ区画して形成されており、
前記チャネル領域が複数の扇形形状半導体単結晶部分により形成されている薄膜半導体装置。
【請求項２】
絶縁性基板上に形成された薄膜半導体を用いて形成されるＭＯＳＦＥＴ形の薄膜半導体装置であって、前記薄膜半導体装置は互いに隣接するソース領域、チャネル領域そしてドレイン領域を有し、前記チャネル領域は複数の前記ソース領域から前記ドレイン領域まで延在する単結晶領域により形成されている薄膜半導体装置。
【請求項３】
前記チャネル領域は前記絶縁性基板上から見て環状に形成されている請求項２記載の薄膜半導体装置。
【請求項４】
前記ドレイン領域と前記チャネル領域の間にチャネル領域と同じ不純物濃度の環状のオフセット領域を設けた請求項１から３のいずれか1項記載の薄膜半導体装置。
【請求項５】
前記ドレイン領域と前記チャネル領域の間に前記ドレイン領域よりは低濃度でチャネル領域よりは高濃度の不純物がドープされた環状のＬＤＤ領域を設けた請求項１から３のいずれか１項記載の薄膜半導体装置。
【請求項６】
複数の画素と前記画素をそれぞれ制御する複数のスイッチング素子を有する表示装置であって、請求項１乃至５のいずれか１項記載の薄膜半導体装置を各画素の前記スイッチング素子として使用する表示装置。
【請求項７】
絶縁性基板上に形成された半導体集積回路の入出力端子にサージ電流を吸収するために接続される保護回路であって、少なくとも請求項１乃至５のいずれか１項記載の薄膜半導体装置を構成要素として使用する保護回路。
【請求項８】
少なくとも請求項１乃至５のいずれか１項記載の薄膜半導体装置を構成要素として使用し、電流増幅のために用いられるバッファ回路として形成されたＣＭＯＳインバータ。
【請求項９】
絶縁性基板上に形成された薄膜半導体を用いて形成されるＭＯＳＦＥＴ形の薄膜半導体装置であって、前記薄膜半導体装置は互いに隣接するソース領域、チャネル領域そしてドレイン領域を有し、前記チャネル領域は前記薄膜半導体装置の中央部から放射状に延在する結晶粒界により区画された複数の単結晶領域により形成されている薄膜半導体装置。
【請求項１０】
前記チャネル領域は前記絶縁性基板上から見て環状に形成されており、その内側および外側にソース領域またはドレイン領域が形成されている請求項９記載の薄膜半導体装置。
【請求項１１】
前記チャネル領域は多角形の帯状に形成され、その内側および外側にソース領域またはドレイン領域が形成されている請求項９記載の薄膜半導体装置。
【請求項１２】
絶縁基板上に設けられた薄膜半導体層と、
この薄膜半導体層に設けられた環状チャネル領域と、
この環状チャネル領域の内側に隣接して設けられたソース領域又はドレイン領域と、
前記環状チャネル領域の外側に隣接して設けられたドレイン領域又はソース領域と、
環状チャネル領域上に設けられたゲート絶縁膜と、
このゲート絶縁膜上に設けられたゲート電極と
を具備してなることを特徴とする薄膜半導体装置。
【請求項１３】
前記絶縁基板は、半導体基板上に絶縁体層が設けられた構成であることを特徴とする請求項１２に記載の薄膜半導体装置。
【請求項１４】
前記薄膜半導体層の少なくとも前記環状チャネル領域が形成される半導体層は、結晶化された単結晶半導体層であることを特徴とする請求項１２に記載の薄膜半導体装置。
【請求項１５】
前記薄膜半導体層の少なくとも前記環状チャネル領域が形成される半導体層は、アニールされた多結晶半導体層であることを特徴とする請求項１２に記載の薄膜半導体装置。
【請求項１６】
前記薄膜半導体層の少なくとも前記環状チャネル領域が形成される半導体層は、扇形形状半導体単結晶部分が環状に設けられた半導体層であることを特徴とする請求項１２に記載の薄膜半導体装置。
【請求項１７】
半導体基板上に設けられた絶縁体層と、
この絶縁体層上に設けられた薄膜半導体層と、
この薄膜半導体層に設けられた環状チャネル領域と、
この環状チャネル領域の内側に隣接して設けられたソース領域又はドレイン領域と、
前記環状チャネル領域の外側に隣接して設けられたドレイン領域又はソース領域と、
環状チャネル領域上に設けられたゲート絶縁膜と、
このゲート絶縁膜上に設けられたゲート電極と
を具備してなることを特徴とする薄膜半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばガラス基板等の絶縁表面を有する基板上に形成される薄膜半導体装置に関する。特に、該基板上に形成された結晶化された薄膜半導体を用いて形成する高耐圧の薄膜トランジスタに関する。
【背景技術】
【０００２】
画像情報または文字情報の表示装置として利用されるアクティブマトリックス方式の平面型ディスプレイを駆動するため、絶縁性基板上に形成された薄膜トランジスタの使用が注目を集めている。また、該薄膜トランジスタは各種の電子装置における論理回路等を構成するための素子として実用化されている。
【０００３】
現在一般に実用化されている薄膜トランジスタ（ＴＦＴ：thin film transistor）の例を図１に示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＸ−Ｘ‘における断面図である。図１に示すように、薄膜トランジスタ１０は絶縁性基板１１上に例えば非晶質シリコン薄膜からなる半導体アイランド２０が形成され、ここに、チャネル領域１２およびソース、ドレイン領域１３、１４が形成される。チャネル領域１２上にはゲート絶縁膜１５およびゲート電極１６が形成される。また、ソースおよびドレイン領域１３、１４にはソース電極およびドレイン電極１７、１８が設けられ、配線金属１９によって他の電子素子に接続されている。
【０００４】
かかる構造の薄膜トランジスタ１０においては、チャネル領域１２の上面２１および側面２２が交わるエッジ部２３に電界の集中が生じ、薄膜トランジスタの耐圧を低下させるという問題がある。また微細化とともに、チャネル領域１２の側面２２の効果が無視できなくなっている。即ち、上面２１および側面２２にそれぞれ実質的に別個の電界効果トランジスタが並列に生ずるという問題である。
【０００５】
環状ゲート構造を半導体単結晶基板上に形成する構造は知られており、例えば特開平１０−２２３８９８号公報（以下参考文献１という）に開示されている。この構造によれば、小さな占有面積で大きなゲート幅のデバイスを形成でき、ゲート幅が大きくなることによりドレイン電流密度を低下することができる。この構造を利用して高電圧が印加された時の大電流での動作を確保し、耐圧特性を高めている。また絶縁性基板上に形成した薄膜トランジスタに関する環状ゲート構造に関しては、例えば特開平１１−９７６９７号公報（以下参考文献２という）に開示されている。
【特許文献１】特開平１０−２２３８９８号
【特許文献２】特開平１１−  ９７６９７号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
参考文献１に記載された環状ゲート型ＭＯＳＦＥＴは、半導体単結晶基板上に形成される。このため、チャネル領域は必ず一つの単結晶上に形成され、チャネル領域には基本的に結晶粒界は存在しない。そのため素子特性は非常に安定しており、特性のばらつきも少ないと考えられる。しかしながら、ガラス等の安価な絶縁性基板の全面に単結晶の半導体薄膜を形成する方法は現時点では知られていない。そのため、通常、絶縁性基板上に薄膜トランジスタを形成する際には、絶縁性基板上に形成された非晶質半導体薄膜もしくは多結晶半導体薄膜が用いられている。
【０００７】
非晶質半導体薄膜は形成温度が低く量産性にも富むため広く用いられている。しかし移動度が多結晶半導体薄膜と比べても著しく劣るため、高速で動作させることは極めて困難である。従って高速動作が必要な半導体素子には、現在はレーザー結晶化等の方法を用いて形成した多結晶半導体薄膜が用いられている。
【０００８】
しかしながら、上述のレーザー結晶化法により形成される多結晶半導体薄膜は結晶粒の大きさが半導体素子の動作領域と比較し極めて小さい。このため、参考文献２に記載されたトランジスタを、上記多結晶半導体薄膜を用いて形成しても、トランジスタのチャネル領域には多数の結晶粒界がランダムに入り込むことになる。このため、その電気特性の素子間のばらつきは大きい。
【０００９】
本発明の目的は上記の問題点を解消することにある。即ち、安価なガラス基板等の絶縁性基板上に高速動作が可能でかつ素子間の特性ばらつきが小さい薄膜トランジスタを提供することにある。さらに、高電圧が印加されても素子破壊が起こりにくく、十分に耐圧を高くすることができる薄膜トランジスタを提供することにある。加えて、Ｓｉ島側壁に形成される寄生トランジスタの影響を排除することができる薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の実施例においては、例えば以下のような手段を採用することができる。
【００１１】
本発明の実施例に基く薄膜半導体装置は、絶縁性基板上に形成した薄膜半導体を用いて形成され、それぞれがコンタクトを経て対応する電極に接続されるソース領域及びドレイン領域のための両高濃度不純物導入領域と、該両高濃度不純物導入領域に関連して形成され、該両高濃度不純物導入領域間にドレイン電流を流すチャネルを形成するためのゲートを含む薄膜半導体装置であって、前記ゲートは前記絶縁性基板上から見て環状に形成され、前記両高濃度不純物導入領域は、前記環状ゲートを境にしてその内方及び外方にそれぞれ区画して形成されており、環状ゲート内方の高濃度不純物領域及びチャネル領域が扇形形状の複数の半導体単結晶領域で構成されている。
【００１２】
また本発明の実施例に基く薄膜半導体装置は、絶縁基板上に設けられた薄膜半導体層と、この薄膜半導体層に設けられた環状チャネル領域と、この環状チャネル領域の内側に隣接して設けられたソース領域又はドレイン領域と、前記環状チャネル領域の外側に隣接して設けられたドレイン領域又はソース領域と、環状チャネル領域上に設けられたゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極とを具備する薄膜半導体装置である。
【００１３】
また、本発明の他の実施例に係る薄膜半導体装置として、上記絶縁基板上に設けられた薄膜半導体層に代えて、半導体基板上の絶縁体層上に設けられた薄膜半導体層により構成することもできる。
【００１４】
上記構成により、環状ゲートの内外周と平行に走る結晶粒界がチャネル領域には存在する確率がほとんど０に等しくなる。このため、ソース−ドレイン間の電子の流れを阻害する結晶粒界が実質的になくなり、高速動作が可能となる。かつ、結晶粒界の存在確率のバラツキによって生じていた素子間の特性ばらつきが小さくなる。更に、環状ゲート構造とすることにより、ゲート領域における電界集中が抑制され、高電圧が印加されても素子破壊が起こりにくくなる。このため薄膜半導体装置の耐圧を高くすることが可能である。加えて、Ｓｉ島エッジ部にゲート電極がかからないため、Ｓｉ島側壁の寄生トランジスタが形成されない。
【００１５】
かかる扇形形状の半導体単結晶領域は、例えば位相シフトマスクを用いたレーザー結晶化法を用いて形成可能であることがわかった。出願人は、上記方法により薄膜トランジスタを形成するための複数の単結晶領域からなるほぼ円形の結晶化領域を作り出すことに成功している。このほぼ円形の結晶化領域は、結晶化開始点を同じくする複数の例えば半径方向に５μm程度の長さを有する扇形状の単結晶領域によりなる。
【００１６】
また、本発明による薄膜半導体装置は、絶縁性基板上に形成された薄膜半導体を用いて形成されるＭＯＳＦＥＴ形の薄膜半導体装置であって、薄膜半導体装置は互いに隣接するソース領域、チャネル領域そしてドレイン領域を有し、チャネル領域は複数の該ソース領域から該ドレイン領域まで延在する単結晶領域により構成される。即ち、本発明による薄膜半導体装置は、絶縁性基板上に形成された薄膜半導体を用いて形成されるＭＯＳＦＥＴ形の薄膜半導体装置であって、該薄膜半導体装置は互いに隣接するソース領域、チャネル領域そしてドレイン領域を有し、該チャネル領域はこの薄膜半導体装置の中央部から放射状に延在する結晶粒界により区画された複数の単結晶領域により形成される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施例を添付の図面を参照して説明する。
【００１８】
（実施例１）
図２に本発明による薄膜トランジスタの第一の実施例の構成例を示す。図２（Ａ）は平面図であり、図２（Ｂ）は図２（Ａ）のＡ−Ａ‘における断面図である。
【００１９】
本発明の第一の実施例による薄膜トランジスタは、図２（Ａ）および図２（Ｂ）に示されているように、絶縁性基板３８の上に形成された例えば１００ｎｍの薄膜半導体２４からなる島状の半導体アイランド３３上に形成される。絶縁性基板としては例えばガラス基板が使用され、特に無アルカリガラス基板の使用が望ましい。必要に応じ石英基板またはプラスチック基板を用いることも可能である。ここで各薄膜半導体２４は、隣接する素子間の相互の電気的分離のために、それぞれがその一辺が例えば１５μｍの正方形の島状の薄膜半導体アイランド３３として形成されている。尤も半導体アイランド３３の形状は正方形に限定するものではなく、例えば円形であっても良い。この実施例において薄膜半導体は望ましくはシリコンが用いられるが、シリコンの他例えばIII-V族半導体等他の半導体材料を用いて形成することもできる。
【００２０】
半導体アイランド３３はその中央部の大部分において、複数の扇形状の単結晶領域３９により形成されたほぼ円形の結晶化領域を有する。そして半導体アイランド３３内において、中心部３５から同心円状に、ソース領域２５、チャネル領域２６、そしてドレイン領域２７が順に形成されている。この場合少なくともチャネル領域２６は全体が、複数の扇形状の単結晶領域からなる結晶化領域内に形成されることが望ましい。この場合、チャネル領域２６は複数のソース領域２５からドレイン領域２７まで延在する単結晶領域により形成されることになる。チャネル領域２６には通常例えば１０１６〜１０１７／ｃｍ３のリン（Ｐ形ＭＯＳトランジスタの場合）またはボロン（Ｎ形ＭＯＳトランジスタの場合）がドープされる。なお、図２の実施例１ではチャネル領域２６の内側をソース領域２５、外側をドレイン領域２７としているが、逆にチャネル領域の内側をドレイン領域、外側をソース領域としても良い。
【００２１】
例えば厚さ３０ｎｍのゲート絶縁膜２８を介してチャネル領域２６の上部に形成されるゲート電極２９は環状の構造を有する。図２（Ａ）に示す実施例１では円形の環状パターンに沿って形成されている。このゲート電極２９の外径は例えば５μｍ、内径は３μｍである。なお、本明細書ではゲート電部分の形状を上記のように環状と表現するが、この環状のゲート電極は特に円形に限定されるものではなく、楕円形や例えば４角形、６角形等の多角形の帯状に形成されたものであっても良い。
【００２２】
ソース領域２５およびドレイン領域２７は、層間絶縁膜（図示せず）を貫通する例えば直径１μｍのコンタクトホール３１および３２を経てソース電極およびドレイン電極（図示せず）にそれぞれ接続されている。ソース領域２５のためのコンタクトホールとして、図２に示す実施例では１個のソースコンタクトホール３１がソース領域２５のほぼ中央部３５に設けられている。また、ドレイン領域２７のためのコンタクトホールとして、図２に示す例では４個のコンタクトホール３２が、ゲート電極２９に沿って相互にほぼ等間隔で、かつ、ソース領域のコンタクトホール３１からの距離が全て等しくなるように設けられている。それぞれがコンタクト電極としてのソース領域２５及びドレイン領域２７との間に良好なオーム接触を得そして接触抵抗を低くするため、ソース領域２５及びドレイン領域２７には高濃度の不純物が導入されている。即ち、ソース領域２５およびドレイン領域２７は、それぞれ例えば１０２０／ｃｍ３程度のボロン（Ｐ形トランジスタの場合）またはリン（Ｎ形トランジスタの場合）がドープされている。
【００２３】
本発明の実施例１におけるＭＯＳＦＥＴの動作について、図２を参照して説明する。このＭＯＳＦＥＴがトランジスタとして動作する機能する動作原理は、従来のＭＯＳＦＥＴの動作と同様である。ソース電極およびドレイン電極間に所定の動作電圧が印加された状態で、ゲート電極２９に所定の電圧が印加されていない場合、またはゲート電極２９に閾値以下の電圧が印加されている場合、ソース及びドレイン間は遮断状態におかれる。他方、ソース電極およびドレイン電極間に所定の動作電圧が印加された状態で、ゲート電極２９に所定の電圧が印加される場合、ソース及びドレイン間にあるゲート電極２９の下方の薄膜半導体部分、即ちチャネル領域２６に環状ゲートに沿ってチャネルが形成される。このため、このチャネル２６を経てソース２５及びドレイン２７間にドレイン電流が流れる。本発明に係る薄膜トランジスタにおいてチャネル領域２６を流れる電流は、環状ゲートの内方にあるソース領域と、環状ゲートの外方にあるドレイン領域との間で環状部分を横切るように放射状に流れる。
【００２４】
本発明においては、図２（Ａ）に示すように、半導体アイランドの中心部３５を出発点として扇状に形成された粒径の大きな複数の単結晶領域３９を用いる。このため、各単結晶領域３９の相互間の結晶粒界３６は、中心部３５からほぼ放射状に形成されている。従って、チャネル領域２６は中央部３５から放射状に延在する結晶粒界により区画された複数の単結晶領域内に形成される。かかる構造により、チャネル領域２６においては、ドレイン電流が流れる方向に対して垂直な方向には結晶粒界がほとんど存在しない。このため結晶粒界によるキャリアの移動度の低下はなく高速動作が可能となる。また、結晶粒界の存在確率のバラツキによって生じていた素子間の特性ばらつきが小さくなる。
【００２５】
また環状ゲート２９の採用により、ゲート幅の増大を図ることができる。その結果、ゲートに沿って形成されるチャネル部での電流密度の低減を図ることができ、さらに図８に示すようにソースおよびドレイン間の耐圧の向上を図ることができる。
【００２６】
扇形状の複数単結晶領域の形成
本発明の薄膜トランジスタは、例えば以下に述べるような方法により、扇形状に形成された複数の単結晶領域３９を含む半導体アイランド３３中に形成される。この方法によれば、チャネル部２６が必要とするような実質的に単結晶領域からなる複数の扇形部を有する半導体アイランドを、絶縁基板全体に均一な状態で複数得ることが可能である。かかる絶縁基板の所定の領域に複数の単結晶半導体領域を得るための基本的な原理は、本出願人により平成１５年８月２９日に出願された特願２００３−２０９５９８号明細書に記載されている。
【００２７】
薄膜トランジスタの基板３８として使用する基板がガラス基板の場合、例えば単結晶を得るためにシリコンインゴットを引上げる時のような高温は使用できない。このため、まず任意の方法によりガラス基板３８に所定の厚さの非晶質シリコン薄膜を一様に形成する。次にパルス状の紫外レーザ光をこの非晶質シリコン薄膜に照射し、非晶質シリコン膜を溶融する。続いて、この溶融したシリコンを再結晶化させて部分的に単結晶化されたシリコン薄膜を得る。以下の説明では例えばシリコンを用いることができるが、使用される半導体材料はシリコンに限定されるものではない。半導体アイランド３３は周囲部薄膜をエッチングにより除去することにより形成される。
【００２８】
再結晶させる場合、できるだけ大きな面積を持つ単結晶化領域を得るための一方法として、各半導体アイランド部分３３毎に温度傾斜を与えて薄膜を溶融し、その後温度傾斜を有するまま基板温度を低下させ再結晶する方法を用いることができる。このために、適当なパターンを持つ位相シフトマスクを用いて半導体薄膜表面に照射されるレーザビームの強度に空間分布を持たせ、所定の部分を中心に放射方向に温度傾斜を与える手法を採用する。この方法により、レーザビームの照射後において、溶融時の温度傾斜に基き基板の各部分の温度がそれぞれ融点以下に低下し、尤も低温の部分から順次高温部分に向かって横方向の結晶成長が生ずる。このため、最初に生じた多結晶部分から特に成長に適した結晶部分を種とする結晶成長が拡大し、複数の大きな扇形の単結晶領域が得られる。
【００２９】
位相シフトマクを使用した温度傾斜に基く再結晶工程の基本本原理を、図３を参照して説明する。図３に示す位相シフトマスク４１は、透明媒質、例えば、石英基材に厚さの異なる互いに隣合う領域４２、４３を設けたものである。そして、図３（Ｂ）に示すこれら領域間の境界の段差部４４（位相シフト部）において、入射するレーザ光線を回折並びに干渉させる。このようにして入射したレーザ光線の強度について周期的な空間分布を付与することができる。
【００３０】
この例の位相シフトマスク４１は、隣接するパターンが逆位相（１８０°のずれ）となるように構成される。即ち、交互に配列された領域は、位相がπの第１のストリップ領域４２と、位相が０の第２のストリップ領域４３とからなる。この例では、これらストリップ領域(位相シフト線領域)は１０μｍの幅を有する。具体的には、この位相シフトマスク４１は、屈折率が１．５の矩形の石英基板を２４８ｎｍの光に対して位相がπに相当する深さ、即ち２４８ｎｍの深さにパターンエッチングして作製する。このエッチングにより薄く形成された領域が第１のストリップ領域４２となり、エッチングされない領域が第２のストリップ領域４３となる。
【００３１】
このような構成の位相シフトマスク４１を使用した場合、厚い第２の位相領域４３を通過したレーザ光は、薄い第１の位相領域４２を通過したレーザ光に比較して１８０°遅れる。この結果、レーザ光間で、干渉と回折とが生じ、図４（Ａ）に示すようなレーザ光の強度分布４５が得られる。即ち、位相シフト部を通過した光は、隣接する透過光相互が逆位相となるため、これら領域間の対応する位置で光強度が最小、例えば０となる。このため、光強度が最小の部分の温度が最も低くなり、基板表面に周期的な温度分布４６が形成される。
【００３２】
レーザ光の照射が停止されると、まずこの温度の最小の部分４７もしくはこれの近傍の領域において半導体薄膜の温度が融点以下となり、半導体が再結晶化する際に核となる多数の多結晶が発生する。このためこの、温度の最小の部分４７においては最初は多結晶が生成される。しかし、温度傾斜部において順次結晶が成長する間に、特に成長に適した結晶方位を有する結晶部分の成長が拡大する。このため各温度傾斜部４８において複数の比較的大きな単結晶の領域が得られる。
【００３３】
この説明において、位相シフトマスク４１は、図４（Ａ）に示されるように位相シフト部が互いに平行な複数の直線状になっているもので説明した。しかし、本願の薄膜トランジスタのように、複数の扇形状の単結晶領域を平面上に周期的に得るためには、成長の出発点となるレーザ光強度が０となる部分を所定の周期で点状に２次元分布するように形成することが必要である。
【００３４】
このための１方法について述べる、例えば、直交する位相シフト線の各位相シフト量はそれぞれ１８０°未満にする。この場合、各位相シフト線に対応する位置においては光強度は減少するものの完全には０にはならない。しかし、以下に述べるようにシフト量の適切な選択により、位相シフト線の交点の周囲の複素透過率の和を０にすることが可能である。この場合はこの交点に対応する位置の光強度を０にすることができる。
【００３５】
この一例を図５（Ａ）並びに（Ｂ）を参照して説明する。位相シフトマスク５２は、各組が図５（Ａ）および（Ｂ）に示すような厚さの異なる４つの正方形の領域ａ、ｂ、ｃ、ｄにより構成されている正方形のパターン５０からなる複数の組を有する。各組においては、図５（Ａ）に示されるように、第１の領域ａが一番薄く、位相が０となっている。第４の領域ｄは一番厚く、位相が第１の領域ｅとは３π／２ずれている。これら領域ａ、ｄの厚さとの間の厚さを有する第２、第３の領域ｂ、ｃは、第１の領域に対して位相がπ／２、πと夫々ずれている。
【００３６】
このようなマスクにおいては、第１〜第４の領域が隣り合う部分、即ち、正方形のパターンの中心点５３が、強度０の領域となる。従って、この点が温度が最低の部分となり結晶成長の核となる。図５（Ｂ）においてパターンａ、ｂ、ｃ、ｄが接する中心点即ち各格子点５３を光強度０の領域とすることができる。このためこの格子点を中心に扇形単結晶領域の発生位置とすることができる。各格子点の中間部、即ち図２の場合には半導体アイランド３３の周辺部３７では、各隣り合う格子点から成長した複数の単結晶領域が互いに衝突し多結晶領域となる。しかしこの領域はドレイン領域として高濃度の不純物がドープされるので電気的特性上の問題は生じない。
【００３７】
図６はこのようにして得られた環状ゲート薄膜トランジスタ３４の電気特性の実測例である。図６（Ａ）は試作したＮ形の環状ゲート薄膜トランジスタ３４の該略図であり、図６（Ｂ）はこのトランジスタのゲート電圧に対するドレイン電流の関係を示す図である。環状ゲートのチャネル長（半径方向）は３μｍであり、チャネル幅（円周方向）は２８μｍである。チャネル領域のボロンドーズ量をそれぞれ２×１０１５／ｃｍ３、１×１０１６／ｃｍ３、３×１０１６／ｃｍ３、５×１０１６／ｃｍ３、１２×１０１７／ｃｍ３、と変えた場合についての測定結果である。
【００３８】
図７は比較のために試作した図１に示すような従来形Ｎ形薄膜トランジスタ６０の電気特性の実測例である。図７（Ａ）はこの薄膜トランジスタ６０の該略図であり、図７（Ｂ）はこのトランジスタのゲート電圧に対するドレイン電流の関係を示す図である。図７（Ａ）においてシリコン薄膜の半導体アイランド２０に、チャネル領域１２およびソース領域１３、ドレイン領域１４、ゲート電極１６を有する。ソース、ドレイン領域１３、１４にはソース電極およびドレイン電極１７、１８が設けられている。そして各電極は引出し配線１９に接続される。図７（Ｂ）はこのトランジスタのゲート電圧に対するドレイン電流の関係を示す図である。チャネル領域のボロンドーズ量を本発明と同様それぞれ２×１０１５／ｃｍ３、１×１０１６／ｃｍ３、３×１０１６／ｃｍ３、５×１０１６／ｃｍ３、１×１０１７／ｃｍ３、と変えた場合についての測定結果である。
【００３９】
図７のＳｉ島側壁に生じた寄生トランジスタの影響によりハンプが生じている従来のＮ形薄膜トランジスタの特性と比較し、図６の本発明による環状ゲート薄膜トランジスタは急峻な特性を有する。
【００４０】
図８は、図６のＮ形環状ゲート薄膜トランジスタ３４と、図７の従来形Ｎ形薄膜トランジスタ６０とのソースドレイン耐圧の比較を示す。ソースドレイン間電圧が５〜８Ｖでドレイン電流が急増する従来のＮ形薄膜トランジスタの特性と比較し、本発明による環状ゲート薄膜トランジスタが優れた耐圧を有することがわかる。
【００４１】
（実施例２）
図９（Ａ）は本発明の第二の実施例の構成を示す平面図であり、図９（Ｂ）は図９（Ａ）のＢ−Ｂ‘における断面図である。図２（Ａ）と同様、ソース領域６１、チャネル領域６２、ドレイン領域６３、ゲート絶縁膜６４、ゲート電極６５、ソースコンタクトホール６６、そしてドレインコンタクトホール６８が絶縁基板７１上の半導体アイランド６９の設けられている。
【００４２】
図２（Ａ）の薄膜トランジスタにおいてはチャネル領域は１０１６／ｃｍ３から１０１７／ｃｍ３のリン（Ｐ形トランジスタ）またはボロン（Ｎ形トランジスタ）がドープされている。実施例２の場合には、ドレイン領域６３とチャネル領域６２の間にチャネル領域と同じ不純物濃度のオフセット領域７０を設けている。オフセット領域７０があると、この領域で空乏層が広がりやすくなるため、ドレイン端における電界の増大が緩和される。したがって更なるソース−ドレイン間耐圧の向上が図ることができる。
【００４３】
（実施例３）
図１０（Ａ）は本発明の第三の実施例の構成を示す平面図であり、図１０（Ｂ）は図１０（Ａ）のＣ−Ｃ‘における断面図である。
【００４４】
図９（Ａ）と同様、ソース領域６１、チャネル領域６２、ドレイン領域６３、ゲート絶縁膜６４、ゲート電極６５、ソースコンタクトホール６６、そしてドレインコンタクトホール６８が絶縁基板７１上の半導体アイランド６９に設けられている。
【００４５】
図２（Ａ）および図９（Ａ）との違いはドレイン領域６３とチャネル領域６２の間にＬＤＤ（lightly doped drain）領域７３を設けていることである。ＬＤＤ領域にはドレイン領域よりは低濃度でチャネル領域よりは高濃度の不純物がドープされる。このＬＤＤ領域にはドレイン領域と同種の例えば１０１８／ｃｍ３の不純物がドープされる。ＬＤＤ領域があるとこの領域で空乏層が広がりやすくなる。このためドレイン端での電界の増大が緩和される。したがってさらなるソース−ドレイン間耐圧の向上が図れる。
【００４６】
（実施例４）
図１１（Ａ）は環状ゲート薄膜トランジスタを例えば液晶ディスプレイ等の表示デバイスの画素のスイッチング素子として用いた例を示す。絶縁基板９０上に表示デバイスの複数の画素電極８０と各画素に対応する複数の半導体アイランドがそれぞれ設けられる。なお、図１１（Ａ）はそのうち１画素分のみを示す。半導体アイランドにはソース領域８１、チャネル領域８２、ドレイン領域８３、ゲート絶縁膜（図示せず）、ゲート電極８５、各コンタクトホール８６、ソース電極８７、そしてドレイン電極８８が設けられている。ソース電極８７は画素電極８０と接続され、ドレイン電極８８はドレインドライバ配線９１と接続され、ゲート電極８５はゲートドライバ配線９２と接続されている。図１１（Ｂ）はその回路図を示す。
【００４７】
一般的に液晶を駆動するためにはドレインに+１５Ｖ程度の電圧を印加する必要があり、耐圧の低いトランジスタでは素子破壊の恐れがある。本発明に係る半導体装置では、前記したように環状ゲートによるゲート幅の増大により耐圧が高められていることから、半導体装置自体が破壊されることはなく、好適である。
【００４８】
（実施例５）
図１２は、図２、図９、図１０等に示した環状ゲート薄膜トランジスタ１００を半導体集積回路１０１の入出力端子１０２に接続し、半導体集積回路１０１の内部回路（図示せず）のための保護素子として用いた例を示す。半導体集積回路１０１の入出力端子１０２は配線１０３を経て内部回路部分に接続されている。入出力端子１０２には該端子に流れる静電気放電等によるサージ電流から内部回路部分を保護するためのバイアス路を構成すべく、環状ゲート薄膜トランジスタ１００が保護素子として配線１０３に接続されている。
【００４９】
本発明による環状薄膜トランジスタ１００は、そのドレイン１０４が配線１０３に接続され、ソース１０５及びゲート１０６がそれぞれ接地されている。したがって入出力端子１０２に加わるブレークダウン電圧に達することのない信号に対しては、ソース１０５及びドレイン１０４間が遮断状態におかれることから環状薄膜トランジスタ１００がバイパス路機能を果たすことはなく、入出力端子１０２の入力信号は適正に内部回路部分に伝えられる。他方、入出力端子１０２に環状薄膜トランジスタ１００のブレークダウン電圧を超えるサージ電流が入力すると、環状薄膜トランジスタ１００はソース及びドレイン間を導通させることにより、内部回路部分に対するバイパス路として作用する。したがって、内部回路部分へのサージ電流の流入の低減を図ることができ、これにより、内部回路部分が大電流から保護される。
【００５０】
このような保護素子には、前記したバイパス作用時に大きな電圧が印加されると、大電流が流れることから、この保護素子自体が破壊される恐れがある。しかしながら、本発明に係る環状薄膜トランジスタ１００では、前記したように環状ゲートによるゲート幅の増大により耐圧が高められていることから、環状薄膜トランジスタ１００自体が破壊されることはなく、好適に内部回路部分が保護される。
【００５１】
（実施例６）
図１３は、図２、図９、図１０等に示した環状薄膜トランジスタをＰＭＯＳＦＥＴ及びＮＭＯＳＦＥＴを組み合わせて構成されるバッファ用ＣＭＯＳインバータに適用した例を示す。図１３（Ａ）は平面図、（Ｂ）は回路図である。図１３に示すバッファ用ＣＭＯＳインバータからなる半導体装置では、両ＭＯＳＦＥＴは従来のＣＭＯＳインバータと同様、それぞれのドレイン１１０、１１１が出力端子１１２に接続され、またそれぞれのゲート１１３、１１４が入力端子１１５に接続される。また、ＰＭＯＳＦＥＴ１１６のソース１１７に駆動電圧１１８が印加され、ＮＭＯＳＦＥＴ１１９のソース１２０が接地される。ＣＭＯＳインバータでは、そのゲート幅とゲート長の比に応じた電流増幅作用を得ることができ、本願発明を適用したＣＭＯＳインバータからなる半導体装置によれば、高い電流増幅率を達成することができる。
【００５２】
（実施例７）
図１４は、図１３のバッファ用ＣＭＯＳインバータのＰＭＯＳＦＥＴ１１６に関し、環状ゲート部内の中央領域をドレイン領域１１０とし、周辺部をソース領域１１７にした例である。
【００５３】
（実施例８）
図１５は本発明による環状薄膜トランジスタを用いた表示装置１３０の一例を示したものである。図１５に示すソースドライバ回路１３１、ゲートドライバ回路１３２に図１３および図１４に示したようなＣＭＯＳインバータを使用すると好適である。また１３３は画素を、１３４はこの画素を制御するトランジスタであり、図２、図９、図１０等に示した環状薄膜トランジスタを使用することができる。
【００５４】
（実施例９）
第一の実施例による薄膜トランジスタは、例えば無アルカリガラス基板等の絶縁性基板上に形成されたシリコン薄膜等の薄膜半導体を使用している。しかし本発明はかかる絶縁性基板と薄膜半導体とを組合わせた基板の使用に限定されるものではない。
【００５５】
図１６（ａ）に示すように、例えばシリコン単結晶基板のような半導体基板２００上に絶縁体層２０１を形成し、その上に薄膜半導体２０２を形成した基板を使用することができる。例えば図１６（ｂ）に示すような本発明に係る薄膜トランジスタ２０３（ソース領域６１、チャネル領域６２、ドレイン領域６３、）は、この薄膜半導体２０２を用いて形成することができる。
【００５６】
絶縁体層２０１としては、例えばＳiＯ2を使用することができる。ＳiＯ2は例えばシリコン基板２００の表面を熱酸化させるか、シリコン基板２００の表面に例えば通常のＣＶＤ（Chemical Vapor Deposition）法により堆積させることにより形成することができる。薄膜半導体材料としては、例えばシリコンや、ＧａＡｓのようなIII‐Ｖ族半導体、また他半導体を使用することができる。シリコン等の薄膜半導体２０２は、通常のＣＶＤ法、真空蒸着法、およびスパッタ法等により形成することができる。なお絶縁体層２０１および薄膜半導体２０２の形成方法は上記方法に限定されるものではない。
【００５７】
（実施例１０）
本発明に係る半導体薄膜の再結晶化に使用可能な結晶化装置１４０の一実施例を図１７に示す。この事例では、レーザ光源としてエキシマレーザ１４１（例えば、ＸｅＣｌ、ＫｒＦなど）を用いているが、必ずしもこれらエキシマレーザに限定されるわけではない。図１７に示すように、パルスレーザ光１４２を射出するエキシマレーザ１４１の出射側には、レーザ光１４２のエネルギ密度を制御するためのアッテネータ１４３と、レーザ光の強度を均一化するホモジナイズ光学系１４４とが順次配設されている。アッテネータ１４３およびホモジナイズ光学系１４４は光学装置において通常使用されているものが使用可能である。このホモジナイズ光学系１４４の射出側には、位相シフトマスク１４６が配置される。そして位相シフトマスク１４６により形成されたレーザ光パターンを等倍もしくは縮小する投影レンズ１４７が配置されている。
【００５８】
この投影レンズ１４７の射出側には、レーザ光に対し直角方向に移動可能なＸＹステージ１４８が配置されている。なおＸＹステージ１４８には半導体薄膜１４９が形成された絶縁基板１５０が配置されることになる。ＸＹステージ１４８はレーザ光に対し直角方向に移動するため駆動装置１５１に接続されている。ＸＹステージ１４８の上部に、半導体薄膜１４９の位置を認識するための受光装置１５２が設けられている。
【００５９】
上記エキシマレーザ１４１、アッテネータ１４３、駆動装置１５１、および受光装置１５２は信号ライン１５７を介して制御装置１５３にそれぞれ電気的に結合されている。制御装置１５３はこれら各装置１４１、１４３、１５１、１５２からの信号を処理し、これらに必要な制御信号を生成する信号処理部１５５および信号処理に必要な情報およびプログラムを記憶する記憶部１５６を有する。制御装置１５３は、エキシマレーザ照射により非晶質または多結晶半導体薄膜１４９に大粒径化された再結晶領域を形成することを可能とするプログラムを含む。そして、例えば、パルス発光するエキシマレーザ１４１の発光制御、アッテネータ１４３のエネルギ密度の制御、駆動装置１５１によるＸＹステージ１４８の移動制御、受光装置１５２による半導体薄膜１４９の位置認識等を含む結晶化装置に必要な各種の制御を行うことができる。
【００６０】
（実施例１１）
図１８に他の位相シフトマスクの実施例を示す。図１８（ａ）は中心部２５４の温度が最低となるように構成した、位相シフトマスクの実施例の一部である。この位相シフトマスクの一部は、例えば石英基材等の透明媒質の基板２５５に厚さの異なる小さな円形の領域２５６を設けたものである。図１８の（ａ）の例では厚さの異なる領域２５６は円形であるが、形状は円形に限らない。例えば正方形、矩形、任意の多角形、又は楕円形等でも良い。またマスク内の位置によりそれらの大きさおよび／または形状を変えることができる。小領域２５６の部分の厚さは基板２５５の厚さに対し、透過光が基板２５５の部分と比較し１８０°の位相差を生じるように選択される。円形段差部２５７（位相シフト部）において、入射するレーザ光線を回折並びに干渉させる。このため段差部２５７においてそれぞれの入射光が互いに干渉して出射するレー光強度が低下する。
【００６１】
図１８（ａ）の中心部２５４のレーザ光による加熱温度が最低となるようにするため、中心部２５４の近傍ほどに逆位相を形成する領域２５６が多く分布するように構成する。図１８（ｂ）に図１８（ａ）のＶ―Ｖ部分に沿った概略の温度分布２５８を示す。温度は平均化されるので中心部２５４が最低の温度となり周辺部ほど温度が高くなる温度分布２５８を形成することができる。領域２５６の配置分布を調整することにより、温度分布を任意に調整することができる。このような温度分布を形成して半導体薄膜の再結晶化を行うことにより、中心部２５４から放射状に拡がる複数の単結晶扇形領域を形成することができる。このような温度最低部分２５４を多数周期的に形成することにより、例えば格子状に多数の温度最低部分２５４を形成することができる。そして格子状に多数の薄膜トランジスタ形成領域を生成することができる。
【図面の簡単な説明】
【００６２】
【図１】従来の薄膜トランジスタの構成を示す図である。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＸ−Ｘ‘における断面図である。
【図２】本発明の薄膜トランジスタの構成を示す図である。図２（Ａ）は平面図であり、図２（Ｂ）は図２（Ａ）のＡ−Ａ‘における断面図である。
【図３】位相シフトマスクの概略を示す図である。図３（Ａ）は平面図であり、図３（Ｂ）は図３（Ａ）のＹ−Ｙ‘における断面図である。
【図４】図４（Ａ）は位相シフトマスクを通過したレーザ光の強度分布４５およびレーザ光照射による温度分布４６を示す。図４（Ｂ）は対応する位相シフトマスクの一部の断面図である。
【図５】半導体薄膜に周期的に点状の低温度部を形成するために使用可能な位相シフトマスクの事例を示す図である。図５（Ａ）は正方形の４つの領域ａ、ｂ、ｃ、ｄにより構成されている単位マスクを示し、図５（Ｂ）はこれらを複数組合わせて形成される位相シフトマスクの概略の平面図を示す。
【図６】本発明による環状ゲート薄膜トランジスタの電気特性の実測例である。図６（Ａ）は試作したＮ形環状ゲート薄膜トランジスタの該略図であり、図６（Ｂ）はこのトランジスタのゲート電圧に対するドレイン電流の関係を示す図である。
【図７】従来の薄膜トランジスタの電気特性の実測例である。図７（Ａ）この薄膜トランジスタ６０の該略図であり、図７（Ｂ）はこのトランジスタのゲート電圧に対するドレイン電流の関係を示す図である。
【図８】図６の本発明の環状ゲート薄膜トランジスタおよび図７の従来形薄膜トランジスタのソースド−レイン耐圧の比較を示す図である。
【図９】ドレイン領域とチャネル領域の間にオフセット領域を設けた本発明の第二の実施例の構成を示す。図９（Ａ）は平面図でり、図９（Ｂ）は図９（Ａ）のＢ−Ｂ‘における断面図である。
【図１０】ドレイン領域とチャネル領域の間にＬＤＤ領域を設けた本発明の第三の実施例の構成を示す。図１０（Ａ）は平面図であり、図１０（Ｂ）は図１０（Ａ）のＣ−Ｃ‘における断面図である。
【図１１】本発明の環状ゲート薄膜トランジスタを液晶ディスプレイ等の表示デバイスの画素のスイッチング素子として用いた例を示す。
【図１２】本発明の環状ゲート薄膜トランジスタを半導体集積回路の内部回路のための保護素子として用いた例を示す。
【図１３】本発明の環状ゲート薄膜トランジスタをバッファ用ＣＭＯＳインバータに適用した例を示す。
【図１４】図１３のバッファ用ＣＭＯＳインバータのＰＭＯＳＦＥＴに関し、中央領域をドレイン領域と周辺部をソース領域と変更した例である。
【図１５】本発明の環状ゲート薄膜トランジスタを表示装置の画素制御に用いた例を示す。
【図１６】本発明に係る薄膜半導体装置の形成に使用される、半導体基板上に絶縁体層および薄膜半導体層を順次形成した基板を使用した場合の図である。
【図１７】本発明に係る半導体薄膜の再結晶化に使用可能な結晶化装置を示す図である。
【図１８】（ａ）は点状の低温度部を形成するために使用可能な他の位相シフトマスクの概略を示す平面図である。（ｂ）は（ａ）のＶ−Ｖにおける温度分布図である。
【符号の説明】
【００６３】
１０…薄膜トランジスタ（ＴＦＴ）、  １１…絶縁性基板、  １２…チャネル領域、  １３…ソース領域、  １４…ドレイン領域、  １５…ゲート絶縁膜、  １６…ゲート電極、  １７、１８…ソース、ドレイン電極、  １９…配線金属、  ２０…半導体アイランド、  ２１…上面、  ２２…側面、  ２３…エッジ部、  ２４…薄膜半導体、  ２５…ソース領域、  ２６…チャネル領域、２７…ドレイン領域、  ２８…ゲート絶縁膜、  ２９…ゲート電極、  ３１…ソースコンタクトホール、  ３２…ドレインコンタクトホール、  ３３…半導体アイランド、  ３４…Ｎ形環状ゲート薄膜トランジスタ、  ３５…中心部、  ３６…結晶粒界、  ３８…絶縁性基板、  ３９…単結晶領域、  ４１…位相シフトマスク、  ４２…第１のストリップ領域（第１の位相領域）、  ４３…第２のストリップ領域（第２の位相領域）、  ４４…段差部、  ４５…光強度分布、  ４６…温度分布、  ４７…温度の最小の部分、  ４８…温度傾斜部、  ５０…パターン、  ５２…位相シフトマスク、  ５３…中心点（格子点）、  ６０…Ｎ形薄膜トランジスタ、  ６１…ソース領域、  ６２…チャネル領域、  ６３…ドレイン領域、  ６４…ゲート絶縁膜、  ６５…ゲート電極、  ６６…ソースコンタクトホール、  ６８…ドレインコンタクトホール、  ６９…半導体アイランド、  ７０…オフセット領域、  ７１…絶縁性基板、  ７３…ＬＤＤ領域、  ８０…画素電極、  ８１…ソース領域、  ８２…チャネル領域、  ８３…ドレイン領域、  ８５…ゲート電極、  ８６…コンタクトホール、  ８７…ソース電極、  ８８…ドレイン電極、  ９０…絶縁性基板、  ９１…ドレインドライバ配線、  ９２…ゲートドライバ配線、  １００…環状ゲート薄膜トランジスタ、  １０１…半導体集積回路、  １０２…入出力端子、  １０３…配線、  １０４…ドレイン、  １０５…ソース、  １０６…ゲート、  １１０…ドレイン、  １１１…ドレイン、  １１２…出力端子、  １１３…ゲート、  １１４…ゲート、  １１５…入力端子、  １１６…ＰＭＯＳＦＥＴ、  １１７…ソース、  １１８…駆動電圧、  １１９…ＮＭＯＳＦＥＴ、  １２０…ソース、  １３０…表示装置、  １３１…ソースドライバ回路、  １３２…ゲートドライバ回路、  １４０…結晶化装置、  １４１…エキシマレーザ、  １４２…レーザ光、  １４３…アッテネータ、  １４４…ホモジナイズ光学系、  １４６…位相シフトマスク、  １４７…投影レンズ、  １４８…ＸＹステージ、  １４９…半導体薄膜、  １４９…多結晶半導体薄膜、  １５０…絶縁基板、  １５１…駆動装置、  １５２…受光装置、  １５３…制御装置、  １５５…信号処理部、  １５６…記憶部、  １５７…信号ライン、  ２００…半導体基板、  ２００…シリコン基板、  ２０１…絶縁体層、  ２０２…薄膜半導体、  ２０３…薄膜トランジスタ、  ２５４…中心部、  ２５５…基板、  ２５６…円形領域、  ２５７…段差部（位相シフト部）、  ２５８…温度分布
【図１】
2005311323.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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