(57)【要約】【課題】イメージセンサのアクティブ領域とフィールド領域との境界面がイオン注入によって損傷することないイメージセンサ及びその製造方法を提供する。【解決手段】本発明のＣＭＯＳイメージセンサの製造方法は、第１導電型の半導体基板にトレンチを形成する段階と、前記トレンチの側面部に高濃度の第１導電型不純物イオン領域を形成する段階と、前記トレンチに絶縁膜を設けて素子分離膜を形成する段階と、前記半導体基板上にゲート絶縁膜及びゲート電極を順次形成する段階と、前記ゲート電極と前記素子分離膜の間の基板内部にフォトダイオードのための第２導電型の不純物領域を形成する段階とを含むことを特徴とする。【選択図】図４
2005197682.tif 000002
【特許請求の範囲】
【請求項１】
フィールド領域によって区画されるアクティブ領域を具備する第１導電型の半導体基板と、
前記アクティブ領域の所定の部位に形成されているフォトダイオードと、
前記フォトダイオードの周縁に沿って形成された素子分離膜と、
前記素子分離膜の側面部に形成されている高濃度の第１導電型不純物イオン領域とを含むことを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記高濃度の第１導電型不純物イオン領域は１００〜３００Åの幅で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記高濃度の第１導電型不純物イオンはホウ素(Ｂ)又はフッ化ホウ素(ＢＦ2)のうち、何れか一つであることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項４】
第１導電型の半導体基板にトレンチを形成する段階と、
前記トレンチの左右側部の基板内部に高濃度の第１導電型不純物イオン領域を形成する段階と、
前記トレンチに絶縁膜を形成させて素子分離膜を形成する段階と、
前記半導体基板上にゲート絶縁膜及びゲート電極を順次形成する段階と、
前記ゲート電極と前記素子分離膜の間の基板内部にフォトダイオードのための第２導電型の不純物領域を形成する段階とを含むことを特徴とするＣＭＯＳイメージセンサの製造方法。
【請求項５】
前記トレンチ形成段階は、
半導体基板上に犠牲酸化膜とハードマスク層を順次積層する過程と、
前記基板のフィールド領域に前記犠牲酸化膜及びハードマスク層の開口部を形成させ、前記開口部内の基板の表面を露出させる過程と、
前記ハードマスク層をエッチング食刻マスクとして用いて前記露出した基板にトレンチを形成する過程とで構成されることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項６】
前記高濃度の第１導電型不純物イオン領域を形成する段階は、
高濃度の第１導電型不純物イオンを前記基板に所定の角度だけ傾斜した角度(θ)でトレンチの一側部又は両側部に注入することを特徴とする請求項４に記載のＣＭＯＳイメージ
センサの製造方法。
【請求項７】
前記傾斜した角度(θ)は
tａｎθ＝ Ｗ／(Ｈ1+Ｈ2)の式であり、
前記Ｗは前記素子分離膜とゲート電極の間の幅、前記Ｈ1はフォトダイオード領域のための第２導電型の不純物イオン領域の深さ、前記Ｈ2は前記中濃度又は高濃度の第１導電型不純物イオン注入時に使われる感光膜パターンの高さであることを特徴とする請求項６に記載のＣＭＯＳイメージセンサの製造方法。
【請求項８】
高濃度の第１導電型不純物イオン領域は１００〜３００Åの幅で形成することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項９】
前記高濃度の第１導電型不純物イオンはホウ素(Ｂ)又はフッ化ホウ素(ＢＦ2)イオンのうち、何れかのイオンであることを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【請求項１０】
前記高濃度の第１導電型不純物イオン領域は、第１導電型の不純物イオンを１Ｅ１２〜１Ｅ１５ ioｎs/cm2の濃度で注入して形成することを特徴とする請求項４に記載のＣＭＯＳイメージセンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳイメージセンサ及びその製造方法に関し、特にイメージセンサのアクティブ領域とフィールド領域との境界面がイオン注入によって損傷しないＣＭＯＳイメージセンサ及びその製造方法に関するものである。
【背景技術】
【０００２】
イメージセンサは、光学映像を電気信号に変換させる半導体素子であって、大きく電荷結合素子(ＣＣＤ)とＣＭＯＳイメージセンサとに区分される。電荷結合素子は、それぞれのＭＯＳキャパシターが互いに非常に近接した状態で、電荷キャリアがキャパシターに格納及び移送される素子であり、一方、ＣＭＯＳイメージセンサは、制御回路や信号処理回路を周辺回路として使用するＣＭＯＳ技術を用いて画素数だけのＭＯＳトランジスタを作り、これを用いて出力を検出するスイッチング方式を採用する素子である。
【０００３】
ＣＣＤは、駆動方式が複雑で電力消耗が多く、マスク工程のステップ数が多いため、信号処理回路をＣＣＤチップ内に設けることができないなどの短所があるが、最近ではこのような短所を克服ためにサブマイクロンＣＭＯＳ製造技術を用いたＣＭＯＳイメージセンサの開発が活発に進んでいる。
【０００４】
ＣＭＯＳイメージセンサでは単位画素内にフォトダイオードとＭＯＳトランジスタを形成させ、スイッチング方式で信号を検出することでイメージを得ているが、上述したようにＣＭＯＳ製造技術を利用するため、全力消耗が少なく、かつマスクの数も２０個程度で３０〜４０個のマスクが必要なＣＣＤ工程に比べて工程が非常に単純である。このため、信号処理回路を単一のチップ内に集積することができ、製品の小型化による多様な応用が可能である。
【０００５】
ＣＭＯＳイメージセンサの構成を説明すると次の通りである。図１及び図２は従来技術に係るＣＭＯＳイメージセンサの単位画素の構造を概略的に示した回路図とレイアウトである。参考までに、ＣＭＯＳイメージセンサを構成するトランジスタの個数は３つ以上の多様な形態であるが、説明の便宜上３つのトランジスタで構成されるＣＭＯＳイメージセンサを中心に記述する。
【０００６】
図１及び図２に示したように、ＣＭＯＳイメージセンサの単位画素１００は、光感知手段としてのフォトダイオード１１０と、３つのＮＭＯＳトランジスタとで構成されている。  
３つのトランジスタのうち、リセットトランジスタ(Ｒｘ)１２０は、フォトダイオード１１０で生成された光電荷を移送させる役割、及び信号検出のために電荷を排出する役割を果たし、ドライバートランジスタ(Ｄｘ)１３０はソースフォロワーとしての役割を果たす。又、セレクトトランジスタ(Ｓｘ)１４０はスイッチング及びアドレッシングのためのものである。
【０００７】
一方、単位画素のイメージセンサにおいて、電荷の移動を円滑にするためにフォトダイオード１１０がリセットトランジスタ(Ｒｘ)１２０のソースの役割を実施するようになっており、このために単位画素のイメージセンサ製造過程で、図２に示したように、前記フォトダイオード１１０の部分を含む領域に低濃度又は高濃度の不純物イオンを注入する工程を適用している。図２のＡ−Ａ’線に沿った断面に対する製造工程を詳しく見てみると次の通りである。参考までに、図２の実線はアクティブ領域１６０を示す。
【０００８】
まず、図３ａに示したように、シャロートレンチアイソレーション（ＳＴＩ)工程などを用いて、素子分離膜１２１の形成が完了したｐ型半導体基板１０１上にゲート絶縁膜１２２及びゲート電極１２３を順次形成する。ここで、図示してはいないが、前記ｐ型基板内にｐ型エピ層を予め形成することができる。
【０００９】
基板の全面上に感光膜を塗布した後、フォトリソグラフィー工程を用いてフォトダイオード領域を決める感光膜パターンを形成する。この時、感光膜パターンはゲート電極を露出させない。
【００１０】
このような状態で、基板の全面上に低濃度の不純物イオン、例えばｎ型の不純物イオンを注入して基板内部に所定の深さを持つ低濃度の不純物領域(ｎ-)を形成する。
【００１１】
そして、図３ｂに示したように、低濃度の不純物領域を露出させないようにして別の感光膜パターンを形成し、これをイオン注入マスクとして用いて前記ゲート電極のドレイン領域にＬＤＤ構造のための低濃度の不純物領域を形成する。
【００１２】
その後、図３ｃに示したように、ゲート電極の側壁にスペーサーを形成し、ｎ型不純物領域(ｎ-)上にｐ型不純物領域(Ｐo)を形成してフォトダイオード形成工程を完了する。フォトダイオードが完成した状態で、高濃度の不純物イオンを選択的に注入してゲート電極のドレイン領域に高濃度の不純物領域(ｎ＋)を形成すると図２のＡ-Ａ’線で示した工程は完了する。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、従来のＣＭＯＳイメージセンサ製造方法において、フォトダイオード形成のための低濃度の不純物イオン注入工程時のアクティブ領域は勿論、素子分離膜の全面にもイオン注入が実施される。この時、素子分離膜とアクティブ領域の間の境界面に注入されたイオンによって基板のその部分に欠陥が発生する。
【００１４】
このようなイオン注入による欠陥は電荷又は正孔キャリアの発生を引き起こし、電荷と正孔の再結合場所を提供することになり、フォトダイオードの漏洩電流を増加させる。即ち、光が全くない状態でもフォトダイオードからフローティング拡散領域に電子が移動する現象である暗電流が発生する。暗電流は、主にシリコン表面の近く、素子分離膜とｐoの境界、素子分離膜とｎ-の境界、ｐoとｎ-の境界さらにはｐ領域とｎ-領域またはダングリングボンドで発生する各種の欠陥によって引き起こされ、ＣＭＯＳイメージセンサの低照度(low illuminatioｎ)特性を悪化させる。
【００１５】
アメリカ特許第６，４６２，３６５号ではフォトダイオードの損傷によって発生する暗電流を抑制するための方法として、フォトダイオード領域に対応する部位に素子分離膜とトランスファーゲートを形成することを提案した。この他にも暗電流を最小化するための様々な方法が提案されているが、素子分離膜とアクティブ領域の間の境界面でのイオン注入による欠陥発生に対する効果的な方法がまだ提示されていていない。
【００１６】
本発明は上記の問題点を解決するために案出したもので、イメージセンサのアクティブ領域とフィールド領域との境界面がイオン注入によって損傷することないイメージセンサ及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明のＣＭＯＳイメージセンサは、フィールド領域によって区画されるアクティブ領域を具備する第１導電型の半導体基板と、前記アクティブ領域の所定の部位に形成されているフォトダイオードと、前記フォトダイオードの周縁に沿って形成された素子分離膜と、前記素子分離膜の側面部に形成されている高濃度の第１導電型不純物イオン領域とを含むことを特徴とする。
【００１８】
本発明のＣＭＯＳイメージセンサの製造方法は、第１導電型の半導体基板にトレンチを形成する段階と、前記トレンチの側面に高濃度の第１導電型不純物イオン領域を形成する段階と、前記トレンチに絶縁膜を形成させて素子分離膜を形成する段階と、前記半導体基板上にゲート絶縁膜及びゲート電極を順次形成する段階と、前記ゲート電極と前記素子分離膜の間の基板内部にフォトダイオードのための第２導電型の不純物領域を形成する段階とを含むことを特徴とする。
【００１９】
好ましくは、前記トレンチ形成段階は、半導体基板上に犠牲酸化膜とハードマスク層を順次積層する過程と、前記基板のフィールド領域に前記犠牲酸化膜及びハードマスク層に開口部を形成させ、前記開口部内の基板の表面を露出させる過程と、前記ハードマスク層をエッチングマスクとして用いて前記露出した基板にトレンチを形成する過程とで構成することである。
【００２０】
好ましくは、前記高濃度の第１導電型不純物イオン領域を形成する段階は、高濃度の第１導電型不純物イオンを前記基板に所定の角度だけ傾斜した角度(θ)でトレンチの少なくとも１側面に注入することである。
【００２１】
Ｗが前記素子分離膜とゲート電極の間の幅、Ｈ1がフォトダイオード領域のための第２導電型の不純物イオン領域の深さ、前記Ｈ2が中濃度又は高濃度の第１導電型不純物イオン注入時に使われる感光膜パターンの高さとするとき、好ましくは、前記傾斜した角度(θ)は、tａｎθ＝ Ｗ／(Ｈ1+Ｈ2)の式である。。
【００２２】
好ましくは、高濃度の第１導電型不純物イオン領域は１００〜３００Åの幅である。
【００２３】
好ましくは、前記高濃度の第１導電型不純物イオンはホウ素(Ｂ)又はフッ化ホウ素(ＢＦ2)イオンのうち何れかのイオンである。
【００２４】
好ましくは、前記高濃度の第１導電型不純物イオン領域は、第１導電型の不純物イオンを１Ｅ１２〜１Ｅ１５ ions/cm2の濃度で注入して形成することができる。
【発明の効果】
【００２５】
本発明に係るＣＭＯＳイメージセンサ及びその製造方法には次のような効果がある。
【００２６】
ＣＭＯＳイメージセンサの単位画素を形成する際に、フォトダイオードを取り囲む素子分離膜の形成時、素子分離膜のためのトレンチの側面部にフォトダイオードの(ｎ-)領域と反対の導電型である高濃度のｐ型不純物イオン領域を予め形成することによって、フォトダイオードの(ｎ-)領域の形成時に引き起こされる素子分離膜の境界面の損傷による暗電流の発生などを最小化することができる。
【発明を実施するための最良の形態】
【００２７】
以下、 添付の図面に基づいて本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を詳細に説明する。
【００２８】
図４は本発明実施形態に係るＣＭＯＳイメージセンサの構造を示した断面図で、図５ａ〜５ｇは本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。図６は本発明実施形態に係るＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【００２９】
まず、本発明実施形態に係るＣＭＯＳイメージセンサのレイアウトを詳しく見ると、図６に示したように、フィールド領域によってアクティブ領域が決められるが、アクティブ領域は太い実線４２３の内側領域に該当する。アクティブ領域の所定部位とオーバーラップするようにリセットトランジスタ(Ｒｘ)１２０のゲート電極１２３、ドライバートランジスタ(Ｄｘ)１３０のゲート電極、セレクトトランジスタ１４０のゲート電極が配置される。
【００３０】
一方、アクティブ領域の一部分にはフォトダイオード(ＰＤ)が形成されるが、フォトダイオードの内側の周縁に沿って半導体基板と同一の導電型の不純物イオン領域、例えば高濃度のＰ型不純物イオン領域(Ｐ+)４４０が基板の内部に形成されている。
即ち、(Ｐ+)領域４４０は、フィールド領域の素子分離膜とフォトダイオード領域の間の境界面に形成されている。
【００３１】
図６のＢ-Ｂ’線によるＣＭＯＳイメージセンサの断面構造を図４に基づいて説明する。
図４に示したように、 Ｐ++型半導体基板４０１上にＰ-型エピ層が形成されている。また、半導体基板４０１のアクティブ領域を隔離するために基板４０１のフィールド領域に素子分離膜４０６ａが形成されている。基板４０１のアクティブ領域となった領域上にはゲート絶縁膜１２２とゲート電極１２３が順次に形成されており、ゲート電極１２３及びゲート絶縁膜１２２の側壁にはスペーサー１２９が形成されている。
【００３２】
ゲート電極１２３と素子分離膜４０６ａによってフォトダイオード領域が決められる。フォトダイオードは低濃度のｎ型不純物領域(ｎ-)４０９とその下の基板４０１のｐ型エピ層(ｐ-eｐi)がｐｎ接合を形成している。また、ゲート電極１２３の片側の基板４０１内部にはＬＤＤ構造を有するドレイン領域(ｎ+)が形成されている。
【００３３】
一方、素子分離膜４０６ａとフォトダイオード領域の間の境界面には高濃度のＰ型不純物イオン領域(Ｐ+)４４０が形成されている。(Ｐ+)領域４４０はフォトダイオード領域のための低濃度のｎ型不純物領域(ｎ-)４０９の形成時に素子分離膜４０６ａとフォトダイオード領域の間の境界面がイオン注入で損傷するのを防止して、電子と正孔が再結合する場所を提供する役割を果たす。
【００３４】
以下、かかる構造を有する本発明実施形態のＣＭＯＳイメージセンサの製造方法を詳細に説明する。
【００３５】
まず、図５ａに示したように、半導体基板４０１、例えばｐ型単結晶シリコン基板４０１(Ｐ++-sub.)上に高温の熱酸化工程によって犠牲膜として犠牲酸化膜４０２を４０〜１５０Åの厚さで成長させる。基板４０１内にｐ型エピ層(ｐ-epi.)を予め形成させておくことができる。
【００３６】
ｐ型エピ層(ｐ-epi.)は、フォトダイオードでの空乏領域を大きくかつ深く形成させて、光電荷を集めるための低電圧フォトダイオードの能力を増加させ、ひいては光感度を改善させる役割を果たす。
【００３７】
そして、犠牲酸化膜４０２上に低圧の気相成長（ＣＶＴ）工程によってハードマスク層としての犠牲窒化膜４０３を５００〜１５００Åの厚さで積層させる。犠牲酸化膜４０２は、半導体基板４０１と犠牲窒化膜４０３のストレスを緩和させるためのものである。犠牲窒化膜４０３はトレンチの形成時にエッチングマスク層として用いられ、後続の化学機械的研磨工程でエッチング停止膜としての役割も担当する。
【００３８】
その後、基板４０１のフィールド領域に感光膜(図示せず)の開口部が位置するように前記感光膜のパターンを基板４０１のアクティブ領域上に形成させ、感光膜のパターンをエッチングマスクとして用いて開口部内の犠牲窒化膜４０３と犠牲酸化膜４０２を異方性エッチング特性を有する乾式エッチング工程、例えば反応性イオンエッチング工程によって完全にエッチングさせることで基板４０１のフィールド領域を露出させる。その後、感光膜のパターンを除去する。
【００３９】
そして、残った犠牲窒化膜４０３をエッチングマスク層として用いて、露出したフィールド領域の基板４０１を反応性イオンエッチング工程によって３０００Å程度の浅い深さにエッチングする。これにより、基板４０１のフィールド領域にトレンチ４０４が形成される。
【００４０】
このような状態で図５ｂに示したように残存する犠牲窒化膜４０３をイオン注入マスクとして用いて、高濃度のｐ型不純物イオン、例えばホウ素(Ｂ)又はフッ化ホウ素(ＢＦ2)イオンを基板４０１に所定の角度だけ傾斜した角度で１Ｅ１２〜１Ｅ１５ions/cm2の濃度で注入して、トレンチ４０４の側面に高濃度のｐ型不純物イオン領域(Ｐ+)４４０を形成する。(Ｐ+)領域の幅(ｄ)は１００〜３００Å程度に形成することが好ましい。
【００４１】
この時、(Ｐ+)領域のためのイオン注入時の角度はトレンチ４０４の幅(Ｗ)、トレンチ４０４の深さ(Ｈ2)、基板４０１上の犠牲酸化膜４０２及び犠牲窒化膜４０３の高さ(Ｈ1)を考慮して適切な角度を決定するが、それらの関係は次の式で表すことができる。
tａｎθ= Ｗ/(Ｈ1＋H2)
【００４２】
(Ｐ+)領域４４０は、フォトダイオード領域、正確には後続の工程で形成されるフォトダイオードのための(ｎ-)領域と素子分離膜４０６ａの間の境界面に位置しており、暗電流の発生を低減させる役割を果たす。より具体的に説明すると、フォトダイオードを形成するために注入された不純物イオン(ｎ-)によって素子分離膜４０６ａとフォトダイオード領域の間の境界面にイオン注入による欠陥が発生するが、これらの欠陥によって電荷キャリアが発生し、その発生した電荷キャリアがフローティング拡散領域に移動して暗電流を引き起こしていた。(Ｐ+)領域は電荷キャリアを捕獲して暗電流の発生を予め防止する役割を果たす。
【００４３】
このトレンチ４０４側面へのイオン注入は１回以上実施し、特定の方向に傾斜した角度でイオン注入した後、トレンチ４０４の他の側面にも高濃度のｐ型不純物イオンを注入するためにそれぞれの側面にも同一の角度で傾斜させてイオンを注入する。これにより、トレンチ４０４の側面には同一の形態の高濃度のｐ型不純物イオン領域４４０が形成される。
【００４４】
高濃度のｐ型不純物イオン領域４４０がトレンチ４０４の側面部に形成された状態で、図５ｃに示したように、半導体基板４０１のトレンチ４０４内を含めた表面に絶縁膜、例えば熱酸化膜４０５を熱酸化膜工程によって２００〜４００Åの厚さで成長させる。ここで、熱酸化膜４０５はトレンチ４０４形成後にプラズマによる損傷、及び高濃度Ｐ型不純物イオンの注入による損傷などを治癒させるためのものであり、正確にはトレンチ４０４内を含めた半導体基板４０１の表面上の原子配列に存在するダングリングボンドを取り除くためである。
【００４５】
又、熱酸化膜４０５は、後に形成される素子分離膜４０６ａとの接合特性を向上させる役割も担当する。しかし、この熱酸化膜４０５の形成は選択的であって、熱酸化膜４０５を形成せずに次の工程を進めることもできる。
【００４６】
図５ｄを参照すると、トレンチ４０４内及びトレンチを除く基板表面上の犠牲窒化膜４０３上に素子分離膜用絶縁膜４０６をトレンチ４０４を充分に埋めるように基板４０１の全面に厚く積層させる。この時、トレンチ４０４内の素子分離膜用絶縁膜４０６には空間、つまりボイドが存在しないことが好ましい。ここで、素子分離膜用絶縁膜４０６は半導体素子の設計ルールによって多少差異があるが、Ｏ３−ＴＥＯＳ(Tetra-Ethyl-Ortho-Siliｃate)常圧ＣＶＤ（ＡＰＣＶＤ)工程や高密度プラズマＣＶＤ（ＨＤＰ ＣＶＤ)工程によって積層することができる。
【００４７】
説明の便宜上、素子分離膜用絶縁膜４０６が単一層からなることを基準に説明したが、素子分離膜用絶縁膜４０６は、例えば酸化膜と窒化膜で構成された２重以上の複数層からなることも可能である。
【００４８】
そして、図５ｅに示したように、素子分離膜用絶縁膜４０６を化学機械的研磨工程によって研磨させることで、犠牲窒化膜４０３に平坦化させる。その後、高温熱処理工程によってトレンチ４０４内の素子分離膜用絶縁膜４０６を緻密化させる。その後、図５ｆに示したように、犠牲窒化膜４０３及び犠牲酸化膜４０２をフッ酸溶液などを用いてエッチングして取り除く。これにより、トレンチ４０４内に素子分離膜４０６ａが形成される。
【００４９】
以上の過程を通じてＣＭＯＳイメージセンサの素子分離膜４０６ａが形成された状態で通常のＣＭＯＳイメージセンサの製造工程を進める。ここで、素子分離膜４０６ａが形成された位置をより正確に表現すると、素子分離膜４０６ａは、図６のフォトダイオード領域ＰＤを取り囲む部位の素子分離膜４０６ａのことを言う。
【００５０】
素子分離膜４０６ａが形成された状態で、図５ｇに示したように、アクティブ領域の所定部位にゲート絶縁膜１２２及びゲート電極１２３を順次に形成する。ゲート電極１２３はリセットトランジスタのゲート電極１２３であり、４Ｔ型ＣＭＯＳイメージセンサの場合にはトランスファートランジスタのゲート電極１２３に該当する。
【００５１】
その後、ゲート電極１２３のソース又はドレイン領域にＬＤＤ構造のための低濃度の不純物イオン領域を形成する。ＬＤＤ構造のための低濃度の不純物イオン領域の形成は後続のフォトダイオード領域のための不純物イオン注入工程後に実施することも可能である。
【００５２】
このような状態で、基板４０１の全面上に感光膜を塗布した後、選択的にパターニングしてフォトダイオード領域を区画する感光膜パターンを形成する。即ち、感光膜パターンによってゲート電極１２３と素子分離膜４０６ａの間の基板４０１の表面が露出する。その後、基板４０１の全面上にフォトダイオード形成のための低濃度の不純物イオン工程を実施する。これにより、フォトダイオードのための低濃度の不純物イオン領域(ｎ-)４０９が形成され、基板４０１のｐ-エピ層(ｐ-epi)とｐｎ接合を成すフォトダイオードが完成する。
【００５３】
上記の工程を通じて形成されるフォトダイオードのための低濃度の不純物イオン領域(ｎ-)４０９は素子分離膜４０６ａと接するようになるが、素子分離膜４０６ａの側部に高濃度のｐ型不純物イオン領域４４０が予め形成されているため、(ｎ-)領域の形成時にイオン注入によって引き起こされる素子分離膜４０６ａとフォトダイオード領域の間の境界面での諸般問題点、即ち、電子又は正孔キャリアの発生、フォトダイオードでの電流漏洩などは、高濃度のｐ型不純物イオン領域が電子と正孔が再結合する場所を提供することによって予め防止できる。
【００５４】
以後、図面に示してはいないが、フォトダイオード領域の基板４０１表面の内部に中濃度のｐ型不純物イオン注入、フローティング拡散領域の形成など、通常のＣＭＯＳイメージセンサの製造単位工程を適用すると、本発明実施形態に係るＣＭＯＳイメージセンサの製造方法は完了する。
【図面の簡単な説明】
【００５５】
【図１】従来の技術に係るＣＭＯＳイメージセンサの単位画素の構造を概略的に示した回路図である。
【図２】従来の技術に係るＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【図３ａ】図２のＡ−Ａ′線による工程断面図である。
【図３ｂ】図２のＡ−Ａ′線による工程断面図である。
【図３ｃ】図２のＡ−Ａ′線による工程断面図である。
【図４】本発明に係るＣＭＯＳイメージセンサの構造断面図である。
【図５ａ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図５ｂ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図５ｃ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図５ｄ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図５ｅ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図５ｆ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図５ｇ】本発明実施形態に係るＣＭＯＳイメージセンサの製造方法を説明するための工程断面図である。
【図６】本発明に係るＣＭＯＳイメージセンサの単位画素を示したレイアウトである。
【符号の説明】
【００５６】
１２２  ゲート絶縁膜
１２３  ゲート電極
１２９  スペーサー
４０１  半導体基板
４０６ａ  素子分離膜
４０９  フォトダイオードのための低濃度の第２導電型不純物イオン領域
４１１  中濃度の第１導電型不純物イオン領域
４４０  高濃度の第１導電型不純物イオン領域
【図１】
2005197682.tif 000003
【図２】
2005197682.tif 000004
【図３ａ】
2005197682.tif 000005
【図３ｂ】
2005197682.tif 000006
【図３ｃ】
2005197682.tif 000007
【図４】
2005197682.tif 000008
【図５ａ】
2005197682.tif 000009
【図５ｂ】
2005197682.tif 000010
【図５ｃ】
2005197682.tif 000011
【図５ｄ】
2005197682.tif 000012
【図５ｅ】
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【図５ｆ】
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【図５ｇ】
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【図６】
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