(57)【要約】【課題】  半導体デバイスのキャパシタの下部電極の有効面積を広くすることにより容量を増すこと。【解決手段】  本発明に係る半導体デバイスは、半導体基板に設けられた下部電極と、複数のカップ形状を構成するように前記下部電極に設けられた複数の導電性突起と、前記下部電極および前記複数の導電性突起をカバーする誘電膜と、該誘電膜上に設けられた上部電極とを備える。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた下部電極と、
複数のカップ形状を構成するように前記下部電極に設けられた複数の導電性突起と、
前記下部電極および前記複数の導電性突起をカバーする誘電膜と、
該誘電膜上に設けられた上部電極とを備えることを特徴とする半導体デバイス。
【請求項２】
前記下部電極が１０００〜１５００Åの厚みに形成されていることを特徴とする、請求項１記載の半導体デバイス。
【請求項３】
前記複数の導電性突起の各々が１０００〜１５００Åの厚みに形成されていることを特徴とする、請求項１記載の半導体デバイス。
【請求項４】
基板に平面状の下部電極を形成する工程と、
複数のカップ形状を構成するように前記下部電極に複数の導電性突起を形成する工程と、
前記下部電極および前記複数の導電性突起をカバーする誘電膜を形成する工程と、
前記誘電膜上に上部電極を形成する工程とを備えたことを特徴とする、半導体デバイス製造方法。
【請求項５】
前記導電性突起を形成する前記工程が、
前記下部電極を含む基板上に第１犠牲膜を構成する工程と、
前記下部電極の表面を露出するように前記第１犠牲膜内に複数の開口部を形成する工程と、
前記複数の開口部の内部を含む前記第１犠牲膜上に金属層を形成する工程と、
前記金属層上に第２犠牲膜を形成する工程と、
前記第１犠牲膜が露出するまで前記第２犠牲膜および金属層をプレーナー化する工程と、
残存第２犠牲膜および第１犠牲膜を除去する工程を含むことを特徴とする、請求項４記載の半導体デバイス製造方法。
【請求項６】
前記複数の開口部の各々に所定の空間を残すように金属層を形成する、請求項５記載の半導体デバイス製造方法。
【請求項７】
前記下部電極を１０００〜１５００Åの厚みに形成することを特徴とする、請求項４記載の半導体デバイス製造方法。
【請求項８】
前記複数の導電性突起の各々を１０００〜１５００Åの厚みに形成することを特徴とする、請求項４記載の半導体デバイス製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デバイスおよびその製造方法に関し、より詳細には、キャパシタの下部電極の有効面積を広くことにより容量を大きくしたキャパシタ（コンデンサ）およびその製造方法に関する。
【背景技術】
【０００２】
一般にＭＯＳトランジスタおよびキャパシタによって構成された１つのユニットセルにおいて、デバイスの特性はキャパシタの容量によってかなり影響を受ける。半導体デバイスの集積度に従ってキャパシタが占める面積が狭くなるにつれ、これまでよりもかなり大きい容量のキャパシタが必要となる。
【０００３】
キャパシタの容量を増すには種々の方法がある。例えばキャパシタの有効面積を増す方法、下部電極と上部電極との間の誘電膜を薄くする方法、誘電率の高い誘電膜を形成する方法などがある。
【０００４】
更に誘電膜を薄くする方法は、半導体デバイスの信頼性を低下させ、高誘電率の誘電膜を形成する方法は新しいキャパシタ製造方法を開発しなければならない。
【０００５】
従って、有効面積を広くする方法を開発する多くの努力がなされている。
【０００６】
次に、従来技術に係る半導体デバイスにおけるキャパシタを示す断面図である図１を参照する。絶縁層間膜１０３内に埋め込まれたキャパシタを構成するのに、半導体基板１０１に下部電極１０２、誘電膜１０４および上部電極１０５が順次重ねられる。
【０００７】
このような従来技術のキャパシタ構造では、下部電極１０２はプレーナー形状となっているので、半導体デバイスの縮小設計ルールに従って下部電極１０２の面積は狭くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従って、顕微鏡的大きさのデバイスにおける容量を最大にする際に、従来技術のキャパシタには技術的な限界がある。
【０００９】
従って、本発明は従来技術の限界および欠点に起因する一つ以上の問題を実質的に解消した半導体デバイスおよび製造方法に関する。
【００１０】
本発明の目的は、キャパシタの下部電極の有効面積を広くすることにより容量を増した半導体デバイスおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
この目的を達成するため、本発明に係る半導体デバイスは、半導体基板に設けられた下部電極と、複数のカップ形状を構成するように前記下部電極に設けられた複数の導電性突起と、前記下部電極および前記複数の導電性突起をカバーする誘電膜と、該誘電膜上に設けられた上部電極とを備える。
【００１２】
前記下部電極は、１０００〜１５００Åの厚みに形成することが好ましい。
【００１３】
前記複数の導電性突起の各々は、１０００〜１５００Åの厚みに形成することが好ましい。
【００１４】
上記目的は、基板に平面状の下部電極を形成する工程と、複数のカップ形状を構成するように前記カップ電極に複数の導電性突起を形成する工程と、前記下部電極および前記複数の導電性突起をカバーする誘電膜を形成する工程と、前記誘電膜上に上部電極を形成する工程とを備えたことを特徴とする、半導体デバイスを製造する方法によっても達成される。
【００１５】
前記導電性突起を形成する前記工程は、前記下部電極を含む基板上に第１犠牲膜を構成する工程と、前記下部電極の表面を露出するように前記第１犠牲膜内に複数の開口部を形成する工程と、前記複数の開口部の内部を含む前記第１犠牲膜上に金属層を形成する工程と、前記金属層上に第２犠牲膜を形成する工程と、前記第１犠牲膜が露出するまで前記第２犠牲膜および金属層をプレーナー化する工程と、前記残存第２犠牲膜および第１犠牲膜を除去する工程を含む。
【００１６】
前記複数の開口部の各々に所定の空間を残すように金属層を形成することが好ましい。
【００１７】
前記下部電極を１０００〜１５００Åの厚みに形成することが好ましい。
【００１８】
前記複数の導電性突起の各々を１０００〜１５００Åの厚みに形成することが好ましい。
【発明の効果】
【００１９】
本発明に係る半導体デバイスのキャパシタおよびその製造方法によれば、キャパシタの下部電極がカップ形状、すなわち凹構造となっているので、誘電膜と接触する面積、すなわち有効面積を広くし、キャパシタの容量を増加することができる。
【発明を実施するための最良の形態】
【００２０】
以下、添付図面を参照し、本発明の好ましい実施例について説明する。図中、同一番号は同一部品を示す。
【００２１】
次に、本発明に係る半導体デバイスにおけるキャパシタを示す断面図である図２を参照する。本発明に係わるキャパシタは半導体基板３０１上に設けられた凹凸部分３０５ａを有する下部電極３０３と、下部電極３０３に設けられた誘電膜３０７と、誘電膜３０７に設けられた上部電極３０８とを含む。
【００２２】
より詳細には、下部電極３０３はプレーナー状の第１下部電極３０３と、第１下部電極３０３に設けられた第２下部電極３０５ａとを備え、互いに所定の間隔を残す複数のカップタイプの突起を有するようになっている。
【００２３】
従って、誘電膜３０７に接触する下部電極３０３の有効面積は第２の下部電極３０５ａによって広くなっているので、本発明のキャパシタの容量も大きくなっている。
【００２４】
図３Ａに示すように、半導体基板３０１に絶縁層間膜をデポジットする。この場合、この層間膜３０２は一般的な酸化膜、例えばＢＰＳＧ（ボロフォスフォラスシリケートガラス）膜などから形成される。絶縁層間膜３０２の下方の基板３０１のアクティブ領域に、ＭＯＳトランジスタのようなデバイス（図示せず）を形成する。
【００２５】
絶縁層間膜３０２に第１の金属層を１０００〜１５００Åの厚みにデポジットし、第１の下部電極３０３を形成するようにフォトリソグラフィにより第１の金属層をパターン化する。この場合、第１の下部電極３０３を形成するための金属層はＡｌ−Ｃｕから形成することが好ましい。これとは異なり、第１の下部電極３０３を仕事関数が高く、上部に形成される誘電膜２０７との反応性が低い金属、例えばＰｔ、Ｒｕ、Ｉｒ、Ｒｈ、Ｏｓなどから形成することもできる。
【００２６】
次に、第１の下部電極３０３を含む基板３０１の全面に第１犠牲酸化膜３０４をデポジットする。
【００２７】
次に、第１の下部電極３０３の表面を露出する複数の開口部３０４ａを形成するように、フォトリソグラフィにより第１犠牲酸化膜３０４を選択的にエッチングする。このようにする際に、開口部３０４ａの各々は所定の幅ｄを有する。
【００２８】
図３ｂに示されるように、複数の開口部の内側を含む基板３０１の全面に第２の金属層３０５を１０００〜１５００Åの厚みにデポジットする。このようにする際に、化学的気相蒸着（ＣＶＤ）法により、第２の金属層３０５をＷから形成してもよい。
【００２９】
次に、複数の開口部を満たすように第２の金属層３０５に第２犠牲酸化膜３０６をデポジットする。この第２犠牲酸化膜３０６は後にＣＭＰ（化学的機械的研磨）を実施する時のバッファ層としての役割を果たす。
【００３０】
図３ｃを参照すると、第１犠牲酸化膜３０６を露出するように、第２犠牲酸化膜と第２の金属層とをプレーナー化又は平坦化する。従って、複数の開口部内に第２の金属層が残る。
【００３１】
次に、ウェットエッチングまたはドライエッチングにより残存第２犠牲酸化膜および残存第１犠牲酸化膜を除去する。
【００３２】
こうして第１の下部電極３０３および第２の下部電極３０５ａを含む下部電極を完成するように、第１の下部電極３０３に複数のカップ状の突起３０５ｂを含む第２の下部電極３０５ａを形成する。
【００３３】
図３ｄに示されるように、下部電極を含む絶縁層間膜３０２に誘電膜３０７をデポジットする。この場合、誘電膜３０７は高誘電率を有する材料から形成される。例えばこの誘電膜３０７は窒化膜を使って４００〜６００Åの厚みに形成できる。
【００３４】
次に、誘電膜３０７に第３の金属層３０８を形成する。次に、誘電膜３０７を含む特定の領域に残るように、第３の金属層を選択的にパターン化し、上部電極（図には示されず）を形成する。
【００３５】
これまでの説明に記載したように、本発明の下部電極は誘電膜にそれぞれ接触する上部電極および下部電極の接触面積が広くなるよう、カップ状の突起を更に含む。従って、本発明のキャパシタの有効面積は従来技術のキャパシタの有効面積よりもかなり広くなる。
【００３６】
従って、本発明ではキャパシタの有効面積を増すために下部電極にカップタイプの突起が設けられ、よってキャパシタの容量は最大となる。
【００３７】
当業者であれば、本発明の範囲内で種々の変形および変更が可能であることが理解できよう。従って、本発明は特許請求の範囲およびその均等物の範囲内に入る、本発明の変形例および変更例をカバーするものである。
【図面の簡単な説明】
【００３８】
【図１】従来技術に係る半導体デバイスにおけるキャパシタを示す断面図である。
【図２】本発明に係る半導体デバイスにおけるキャパシタを示す断面図である。
【図３Ａ】本発明に係る半導体デバイスにおけるキャパシタを製造する方法の一工程を示す断面図である。
【図３Ｂ】本発明に係る半導体デバイスにおけるキャパシタを製造する方法の一工程を示す断面図である。
【図３Ｃ】本発明に係る半導体デバイスにおけるキャパシタを製造する方法の一工程を示す断面図である。
【図３Ｄ】本発明に係る半導体デバイスにおけるキャパシタを製造する方法の一工程を示す断面図である。
【符号の説明】
【００３９】
３０１    半導体基板
３０２    絶縁層間膜
３０３    下部電極
３０４    第１犠牲酸化膜
３０４ａ  開口部
３０５    第２金属層
３０５ａ  第２下部電極
３０５ｂ  突起
３０６    第２犠牲酸化膜
３０７    誘電膜
３０８    上部電極
【図１】
2005197714.tif 000003
【図２】
2005197714.tif 000004
【図３Ａ】
2005197714.tif 000005
【図３Ｂ】
2005197714.tif 000006
【図３Ｃ】
2005197714.tif 000007
【図３Ｄ】
2005197714.tif 000008