(57)【要約】【課題】  強誘電体メモリ装置において、小面積で大容量値を達成できるビット線負荷容量を簡単な構成で実現する。【解決手段】  基板１上に選択トランジスタ、強誘電体または高誘電率誘電体を容量絶縁膜とする容量素子１１が形成されている。また、ビット線１４、ビット線１４と同層でビット線１４に隣接する第１の配線１５、ビット線１４と第１の配線１５との間に第１の層間絶縁膜１８が形成されている。ビット線１４、第１の配線１５および第１の層間絶縁膜１８とでビット線負荷容量が形成される。第１の層間絶縁膜１８は、ビット線１４および第１の配線１５の周囲の他の層間絶縁膜１９よりも比誘電率が大きい絶縁材料で形成される。これにより、周囲の層間絶縁膜１９による寄生容量は小さいままで、小面積で大容量値のビット線負荷容量を簡単な構成で実現できる。【選択図】        図１
2005311059.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された選択トランジスタと、容量素子と、ビット線と、前記ビット線と同層に形成され、前記ビット線に隣接する第１の配線と、前記ビット線と前記第１の配線との間に形成された第１の層間絶縁膜とを有する半導体記憶装置であって、
前記ビット線、前記第１の配線および前記第１の層間絶縁膜とでビット線負荷容量が形成され、
前記第１の層間絶縁膜は、前記ビット線および前記第１の配線の周囲の他の層間絶縁膜よりも比誘電率が大きい半導体記憶装置。
【請求項２】
基板上に形成された選択トランジスタと、容量素子と、ビット線と、前記ビット線を含む層とは異なる層に形成された第１の配線と、前記ビット線と前記第１の配線との間に形成された第１の層間絶縁膜とを有する半導体記憶装置であって、
前記ビット線と前記第１の配線とは、前記第１の層間絶縁膜を介して隣接しており、
前記ビット線、前記第１の配線および前記第１の層間絶縁膜とでビット線負荷容量が形成され、
前記第１の層間絶縁膜は、前記ビット線および前記第１の配線の周囲の他の層間絶縁膜よりも比誘電率が大きい半導体記憶装置。
【請求項３】
前記第１の層間絶縁膜はＳｉＮを含む膜で形成されている請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の層間絶縁膜はＳｉＮを含む膜とＳｉＯ2を含む膜との積層膜で形成されている請求項１または２に記載の半導体記憶装置。
【請求項５】
前記ビット線と同層で形成された第２の配線と、前記第１の配線と同層に形成された第３の配線と、前記第２の配線と前記第３の配線との間に形成された第２の層間絶縁膜とをさらに有し、
前記第２の層間絶縁膜はＳｉＯ2膜で形成されている請求項３または４に記載の半導体記憶装置。
【請求項６】
前記第１の配線は接地電位に接続されている請求項１ないし５のうちのいずれか１つに記載の半導体記憶装置。
【請求項７】
前記容量素子は強誘電体または高誘電率誘電体を容量絶縁膜とする請求項１ないし５のうちのいずれか１つに記載の半導体記憶装置。
【請求項８】
半導体基板上に選択トランジスタを形成する工程と、
前記選択トランジスタを覆い前記半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に前記選択トランジスタと接続するコンタクトプラグを形成する工程と、
前記第１の層間絶縁膜上に前記コンタクトプラグと接続されるように、下層より順に下部電極、容量絶縁膜、上部電極を形成して容量素子とする工程と、
前記容量素子を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にビット線および前記ビット線に隣接した第１の配線を形成する工程と、
前記ビット線と前記第１の配線との間に第３の層間絶縁膜を形成する工程と、
少なくとも前記第３の層間絶縁膜を形成した領域以外の領域を第４の層間絶縁膜で覆う工程とを含み、
前記第３の層間絶縁膜は前記第４の層間絶縁膜よりも比誘電率が大きい半導体記憶装置の製造方法。
【請求項９】
半導体基板上に選択トランジスタを形成する工程と、
前記選択トランジスタを覆い前記半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に前記選択トランジスタと接続するコンタクトプラグを形成する工程と、
前記第１の層間絶縁膜上に前記コンタクトプラグと接続されるように、下層より順に下部電極、容量絶縁膜、上部電極を形成して容量素子とする工程と、
前記容量素子を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第１の配線を形成する工程と、
前記第１の配線上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜上にビット線を形成する工程と、
前記ビット線上を覆うように前記第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程とを含み、
前記第３の層間絶縁膜は前記第４の層間絶縁膜よりも比誘電率が大きい半導体記憶装置の製造方法。
【請求項１０】
半導体基板上に選択トランジスタを形成する工程と、
前記選択トランジスタを覆い前記半導体基板上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜中に前記選択トランジスタと接続するコンタクトプラグを形成する工程と、
前記第１の層間絶縁膜上に前記コンタクトプラグと接続されるように、下層より順に下部電極、容量絶縁膜、上部電極を形成して容量素子とする工程と、
前記容量素子を含む前記第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上にビット線を形成する工程と、
前記ビット線上に第３の層間絶縁膜を形成する工程と、
前記第３の層間絶縁膜上に第１の配線を形成する工程と、
前記第１の配線上を覆うように前記第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程とを含み、
前記第３の層間絶縁膜は前記第４の層間絶縁膜よりも比誘電率が大きい半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、強誘電体または高誘電率誘電体を容量絶縁膜とするデータ記憶用容量を有する半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
近年デジタル技術の進展に伴い、大容量のデータを処理、保存する傾向が推進される中で電子機器が一段と高度化し、使用される半導体装置もその半導体素子の微細化が急速に進んできている。それに伴ってダイナミックＲＡＭの高集積化を実現するために、従来の珪素酸化物または窒化物の代わりに高誘電率誘電体を容量絶縁膜として用いる技術が広く研究開発されている。さらに、従来にない低動作電圧かつ高速書き込み読み出し可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究開発が盛んに行われている。
【０００３】
以下、先行技術について、図面を参照しながら説明する。
【０００４】
図４は強誘電体または高誘電率誘電体を容量絶縁膜とするデータ記憶用容量を有する半導体記憶装置の一般的な回路構成を示す図である（例えば、特許文献１参照）。ここでは、図４を用いて本半導体記憶装置のデータ読み出し方法について説明する。なお、図４では、ワード線、ビット線、セルプレート、データ記憶用容量、ビット線負荷容量、センスアンプを区別するために、各英文字記号に数字を付加しているが、以下の説明では、数字を省略する。
【０００５】
まず、ビット線ＢＬおよび／ＢＬを予めグランド電位にしておく。つぎに、ワード線ＷＬに電圧を印加し、ＮＭＯＳトランジスタＱｎおよびＱｎＢをＯＮさせる。つぎに、セルプレート線ＣＰに電圧を印加する。その際、データ記憶用容量ＣｓおよびＣｓＢからビット線負荷容量ＣｂおよびＣｂＢに電荷が転送され、その結果、ビット線ＢＬおよび／ＢＬには電位が発生する。つぎに、センスアンプＳＡを作動させることにより、ビット線ＢＬおよび／ＢＬに発生した電位の差を感知し、ビット線ＢＬおよび／ＢＬの電位をそれぞれグランド電位または電源電位へ増幅させる。例えばビット線ＢＬの電位がビット線／ＢＬの電位より高い場合は、データ「１」に対応し、逆の場合はデータ「０」に対応する。
【０００６】
以上の回路動作において、データを正確に「１」または「０」と判定するために最も重要なことは、センスアンプＳＡを作動させる直前のビット線ＢＬとビット線／ＢＬとの電位差をできるだけ大きく確保することである。各ビット線の電位は、ビット線ＢＬを例にして説明すると、直列に接続されているデータ記憶用容量Ｃｓの容量値とビット線負荷容量Ｃｂの容量値との比により決定される。つまり、本半導体記憶装置を設計する際には、ビット線ＢＬとビット線／ＢＬとの電位差が最も大きくなるように、データ記憶用容量Ｃｓ（またはＣｓＢ）の容量値とビット線負荷容量Ｃｂ（またはＣｂＢ）の容量値との比を最適化する必要がある。データ記憶用容量Ｃｓ（またはＣｓＢ）の容量値は、半導体記憶装置の記憶ビット数や、データ記憶用容量に使用される容量絶縁膜の材料等により様々な値になる。故に、上記のデータ記憶用容量Ｃｓ（またはＣｓＢ）の容量値とビット線負荷容量Ｃｂ（またはＣｂＢ）の容量値との比は、一般的にビット線負荷容量Ｃｂ（またはＣｂＢ）の容量値により調整される（例えば、特許文献１および２を参照）。
【０００７】
ビット線負荷容量Ｃｂ（またはＣｂＢ）の容量値の調整方法の先行技術としては、強誘電体を容量絶縁膜とする容量をビット線に接続する方法（例えば、特許文献１参照）や、ＭＯＳ容量をビット線に接続する方法（例えば、特許文献２参照）がある。
【特許文献１】特許第２８７６９７５号公報（第１−２頁の請求項３および請求項５、第８頁の段落００５８〜００６３、第７図）
【特許文献２】特開２００１−１１８３８９号公報（第２頁の請求項２および請求項６、第４図および第１０図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、以上の先行技術の半導体記憶装置に記載されたビット線負荷容量の容量値の調整方法では、半導体記憶装置の高性能化または低コスト化を実現できない。以下、この理由について詳細を説明する。
【０００９】
まず、特許文献１に記載されている強誘電体を容量絶縁膜とする容量をビット線に接続する方法では、半導体記憶装置の高性能化が実現できない理由を説明する。強誘電体は比誘電率が大きい（例えば、ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9で比誘電率は約３００）ために、小面積で大容量値を有する容量を実現できる。
【００１０】
しかし、強誘電体は多結晶体であり、リーク電流や絶縁破壊の起点となりえる結晶粒界が多数存在するため、必要とされる絶縁耐圧特性を実現できない場合がある。ビット線には、ビット線に接続された多数のデータ記憶用容量へのデータ書き込みや同容量からのデータ読み出しを実施する度に電圧が印加されるため、ビット線負荷容量に電圧が印加される時間は、データ記憶用容量に電圧が印加される時間よりも非常に長くなる（一般に約１０倍となる）。故に、ビット線負荷容量用の容量絶縁膜材料に強誘電体のような多結晶薄膜材料を採用すると、半導体記憶装置の製品保証期間以上の絶縁耐圧特性を確保することが非常に困難になる。
【００１１】
つぎに、特許文献２に記載されているＭＯＳ容量を、ビット線に接続する方法では、半導体記憶装置の低コスト化が実現できない理由を説明する。ＭＯＳ容量の容量絶縁膜は、結晶粒界が存在しないＳｉＯ2やＳｉＮとＳｉＯ2の積層膜等の非晶質材料で構成されているために、非常に優れた絶縁耐圧特性を有している。しかし、大容量値を確保するためには、大面積化が必須となる。その結果、半導体記憶装置のチップサイズが大きくなるため、低コスト化を実現できない。
【００１２】
また、一般的にビット線負荷容量は、ビット線とビット線に接する層間絶縁膜と配線とによって形成されるが、この時、層間絶縁膜には絶縁特性が優れ、比誘電率の小さいＳｉＯ2が利用されている。ビット線は、製造工程省略のために、他の信号配線と同じ層で形成されることが多く、ビット線負荷容量の大容量化を目的として、ビット線に接する層間絶縁膜の比誘電率を大きくすることは、信号配線の負荷容量を大きくし、信号配線の遅延を招く。したがって速度性能の低下、もしくは速度性能を低下しないためには信号配線を駆動するドライバの大面積化につながる。
【００１３】
すなわち、先行技術の半導体記憶装置では、高性能化または低コスト化を実現できないという課題を有していた。
【００１４】
本発明の目的は、小面積で大容量値を有するビット線負荷容量を容易に実現でき、低コストで高性能な半導体記憶装置を提供することである。
【００１５】
本発明の他の目的は、小面積で大容量値を有するビット線負荷容量を容易に実現でき、低コストで高性能な半導体記憶装置を製造することができる半導体記憶装置の製造方法を提供する。
【課題を解決するための手段】
【００１６】
上記課題を解決するために、第１の発明の半導体記憶装置は、基板上に形成された選択トランジスタと、容量素子と、ビット線と、ビット線と同層に形成され、ビット線に隣接する第１の配線と、ビット線と第１の配線との間に形成された第１の層間絶縁膜とを有しており、ビット線、第１の配線および第１の層間絶縁膜とでビット線負荷容量が形成され、第１の層間絶縁膜は、ビット線および第１の配線の周囲の他の層間絶縁膜よりも比誘電率が大きい。
【００１７】
この構成によれば、ビット線負荷容量を形成するための第１の層間絶縁膜の比誘電率をビット線および第１の配線の周囲の他の層間絶縁膜より大きくしたので、小面積で大容量値を有するビット線負荷容量を容易に実現できる。また、他の層間絶縁膜については、第１の層間絶縁膜より比誘電率が小さいため、上記他の層間絶縁膜により形成される負荷容量を大きくすることがない。したがって、低コストで高性能な半導体記憶装置を得ることができる。
【００１８】
第２の発明の半導体記憶装置は、基板上に形成された選択トランジスタと、容量素子と、ビット線と、ビット線を含む層とは異なる層に形成された第１の配線と、ビット線と第１の配線との間に形成された第１の層間絶縁膜とを有しており、ビット線と第１の配線とは、第１の層間絶縁膜を介して隣接しており、ビット線、第１の配線および第１の層間絶縁膜とでビット線負荷容量が形成され、第１の層間絶縁膜は、ビット線および第１の配線の周囲の他の層間絶縁膜よりも比誘電率が大きい。
【００１９】
この構成によれば、ビット線負荷容量を形成するための第１の層間絶縁膜の比誘電率をビット線および第１の配線の周囲の他の層間絶縁膜より大きくしたので、小面積で大容量値を有するビット線負荷容量を容易に実現できる。また、他の層間絶縁膜については、第１の層間絶縁膜より比誘電率が小さいため、上記他の層間絶縁膜により形成される負荷容量を大きくすることがない。したがって、低コストで高性能な半導体記憶装置を得ることができる。
【００２０】
上記第１および第２の発明の構成においては、第１の層間絶縁膜はＳｉＮを含む膜で形成されていることが好ましい。ビット線容量負荷は、ビット線と、特定の電位に固定された配線と、ビット線と配線の間に形成された層間絶縁膜を用い、層間絶縁膜はＳｉＯ2に比べ比誘電率がかなり大きい材料（例えばＳｉＯ2で比誘電率が約４、ＳｉＮで比誘電率が約８）であるため、小面積で大容量値を有するビット線負荷容量を容易な方法で実現できる、すなわち低コストで高性能な半導体記憶装置を製造することを可能にする。
【００２１】
また、上記第１および第２の発明の構成においては、またはＳｉＮを含む膜とＳｉＯ2を含む膜との積層膜で形成されていることが好ましい。ビット線容量負荷は、ビット線と、特定の電位に固定された配線と、ビット線と配線の間に形成された層間絶縁膜を用い、層間絶縁膜はＳｉＮに比べ比誘電率は小さいが、ＳｉＯ2に比べ比誘電率が大きい材料であるため、小面積で大容量値を有するビット線負荷容量を容易な方法で実現できる、すなわち低コストで高性能な半導体記憶装置を製造することを可能にする。
【００２２】
また、層間絶縁膜がＳｉＮの単層構成である場合には、半導体記憶装置の製造時において、ビット線を形成した後に、ビット線を被覆するようＳｉＮを成膜するが、ＳｉＮの成膜特性から安定した被覆形状を得ることができず、ＳｉＮ膜中に空孔を形成する可能性がある。この空孔を形成することは安定したビット線負荷容量や信頼性を阻害するものである。
【００２３】
しかし、ＳｉＮを含む膜とＳｉＯ2を含む膜との積層膜である場合には、ビット線を形成した後に、ビット線を被覆するようＳｉＮを成膜し、ＳｉＮ中に空孔が形成される前にＳｉＮの成膜を止め、その後、埋め込み形状特性のよいＳｉＯ2を形成することで、ビット線と第１の配線の間には、空孔のない、安定した形状を保てる層間絶縁膜を得ることができる。すなわち、小面積で大容量値を有するビット線負荷容量を容易な方法、かつ安定した形状をもって実現できる、すなわち低コストで高性能な半導体記憶装置を製造することを可能にする。
【００２４】
また、上記第１および第２の発明の構成においては、ビット線と同層で形成された第２の配線と、第１の配線と同層に形成された第３の配線と、第２の配線と第３の配線との間に形成された第２の層間絶縁膜とをさらに有していてもよく、この場合、第２の層間絶縁膜は例えば、ＳｉＯ2膜で形成される。
【００２５】
この構成によれば、ビット線負荷容量はＳｉＮ、またはＳｉＮとＳｉＯ2の層間絶縁膜によって構成されるため、大きな負荷容量を得ることができ、第２の配線、または第３の配線の負荷容量はＳｉＯ2によって構成されるため、小さな負荷容量を得ることができる。すなわち、第２の配線、または第３の配線を利用した信号配線の遅延を招くことがなく、速度性能を低下させず、小面積でビット線負荷容量を大きくすることができる。
【００２６】
また、上記第１および第２の発明の構成においては、第１の配線は接地電位に接続されていることが好ましい。
【００２７】
また、上記第１および第２の発明の構成においては、容量素子は、強誘電体または高誘電率誘電体を容量絶縁膜とすることが好ましい。
【００２８】
第３の発明の半導体記憶装置の製造方法は、半導体基板上に選択トランジスタを形成する工程と、選択トランジスタを覆い半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜中に選択トランジスタと接続するコンタクトプラグを形成する工程と、第１の層間絶縁膜上にコンタクトプラグと接続されるように、下層より順に下部電極、容量絶縁膜、上部電極を形成して容量素子とする工程と、容量素子を含む第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上にビット線およびビット線に隣接した第１の配線を形成する工程と、ビット線と第１の配線との間に第３の層間絶縁膜を形成する工程と、少なくとも第３の層間絶縁膜を形成した領域以外の領域を第４の層間絶縁膜で覆う工程とを含んでいる。この際、第３の層間絶縁膜としては第４の層間絶縁膜よりも比誘電率が大きいものが使用される。
【００２９】
この方法によれば、ビット線負荷容量を形成するための第１の層間絶縁膜の比誘電率をビット線および第１の配線の周囲の他の層間絶縁膜より大きくしたので、小面積で大容量値を有するビット線負荷容量を容易に実現できる。また、他の層間絶縁膜については、第１の層間絶縁膜より比誘電率が小さいため、上記他の層間絶縁膜により形成される負荷容量を大きくすることがない。したがって、低コストで高性能な半導体記憶装置を得ることができる。
【００３０】
第４の発明の半導体記憶装置の製造方法は、半導体基板上に選択トランジスタを形成する工程と、選択トランジスタを覆い半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜中に選択トランジスタと接続するコンタクトプラグを形成する工程と、第１の層間絶縁膜上にコンタクトプラグと接続されるように、下層より順に下部電極、容量絶縁膜、上部電極を形成して容量素子とする工程と、容量素子を含む第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上に第１の配線を形成する工程と、第１の配線上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜上にビット線を形成する工程と、ビット線上を覆うように第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程とを含んでいる。この際、第３の層間絶縁膜としては第４の層間絶縁膜よりも比誘電率が大きいものが使用される。
【００３１】
この方法によれば、ビット線負荷容量を形成するための第１の層間絶縁膜の比誘電率をビット線および第１の配線の周囲の他の層間絶縁膜より大きくしたので、小面積で大容量値を有するビット線負荷容量を容易に実現できる。また、他の層間絶縁膜については、第１の層間絶縁膜より比誘電率が小さいため、上記他の層間絶縁膜により形成される負荷容量を大きくすることがない。したがって、低コストで高性能な半導体記憶装置を得ることができる。
【００３２】
第５の発明の半導体記憶装置の製造方法は、半導体基板上に選択トランジスタを形成する工程と、選択トランジスタを覆い半導体基板上に第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜中に選択トランジスタと接続するコンタクトプラグを形成する工程と、第１の層間絶縁膜上にコンタクトプラグと接続されるように、下層より順に下部電極、容量絶縁膜、上部電極を形成して容量素子とする工程と、容量素子を含む第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜上にビット線を形成する工程と、ビット線上に第３の層間絶縁膜を形成する工程と、第３の層間絶縁膜上に第１の配線を形成する工程と、第１の配線上を覆うように第３の層間絶縁膜上に第４の層間絶縁膜を形成する工程とを含んでいる。この際、第３の層間絶縁膜としては第４の層間絶縁膜よりも比誘電率が大きいものが使用される。
【００３３】
この方法によれば、ビット線負荷容量を形成するための第１の層間絶縁膜の比誘電率をビット線および第１の配線の周囲の他の層間絶縁膜より大きくしたので、小面積で大容量値を有するビット線負荷容量を容易に実現できる。また、他の層間絶縁膜については、第１の層間絶縁膜より比誘電率が小さいため、上記他の層間絶縁膜により形成される負荷容量を大きくすることがない。したがって、低コストで高性能な半導体記憶装置を得ることができる。
【発明の効果】
【００３４】
以上のように本発明によれば、ビット線と、配線と、比誘電率がＳｉＯ2の約２倍程度の値を有し、絶縁耐圧特性が優れるＳｉＮを含む層間絶縁膜とによって構成することにより、小面積で大容量値を達成できるビット線負荷容量を簡単な構成で容易に実現することができる。つまり、容易な方法により優れた特性を有する半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３６】
（実施の形態１）
図１（ａ）に、本実施の形態における半導体記憶装置の要部断面図を示す。
【００３７】
図１（ａ）に示すように、シリコン基板１の主表面に、活性領域２と素子分離領域３とが形成されている。ゲート電極４は、活性領域２および素子分離領域３上に形成されており、これらによりトランジスタが形成されている。
【００３８】
シリコン基板１の主表面の全面を覆うように、ＳｉＯ2を含む第１の層間絶縁膜５が形成されている。第１の層間絶縁膜５には、活性領域２に達するコンタクトプラグ６が形成されている。なお、コンタクトプラグ６にはポリシリコンまたはタングステン等の導電性材料が埋め込まれている。
【００３９】
第１の層間絶縁膜５上には、コンタクトプラグ６と接続されるように下部電極７が形成されている。下部電極７は、下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2等の導電性酸素バリア層とＰｔ等の電極材料との積層膜から構成されている。また、隣接する下部電極７の間にはＳｉＯ2を含むスペーサ絶縁膜８が形成されている。スペーサ絶縁膜８の表面は平坦化されており、その表面は下部電極７の上表面とほぼ同一平面上にある。
【００４０】
下部電極７の表面およびスペーサ絶縁膜８の表面には、絶縁性金属酸化物であり強誘電体材料であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）からなる容量絶縁膜９が形成されている。容量絶縁膜９には、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（０≦ｘ≦１）またはＴａ2Ｏ5の中から選ばれた材料を使用することもできる。
【００４１】
容量絶縁膜９の上面には、Ｐｔを主成分とする上部電極１０が形成されている。これら下部電極７、容量絶縁膜９、および上部電極１０によりデータ記憶用容量１１が構成されている。
【００４２】
水素の拡散を防止するバリア層１２は、データ記憶用容量１１を覆うように形成されており、これにより水素が容量絶縁膜９へ拡散することを防止している。この水素の拡散を防止するバリア層１２は、酸化アルミニウムを含む材料で構成されており、例えばＡｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ等から選ばれた単層膜、またはそれらの中から選ばれた材料の積層膜からなる。
【００４３】
バリア層１２を覆うように、ＳｉＯ2を含む第２の層間絶縁膜１３が形成されており、層間絶縁膜１３の表面は平坦化されている。
【００４４】
層間絶縁膜１３の上には、ビット線１４と、ビット線１４の両側に隣接し接地電位に固定された第１の配線１５と、第１の配線１５に隣接し第１の信号配線である第２の配線１６と、第２の配線１６に隣接し第２の信号配線である第３の配線１７が形成されている。ビット線１４、第１の配線１５、第２の配線１６、第３の配線１７はＡｌまたはＣｕまたはＷを主成分とする金属配線であり、同じ層に形成されている。
【００４５】
ＳｉＮを含む第３の層間絶縁膜１８はビット線１４を被覆するよう、かつビット線１４と第１の配線１５の間を完全に埋め込むよう形成されている。ＳｉＮの比誘電率は約８である。
【００４６】
ＳｉＯ2を含み、かつ第３の層間絶縁膜１８より小さな比誘電率をもつ第４の層間絶縁膜１９は、第３の層間絶縁膜１８と第２の配線１６、第３の配線１７を被覆するように形成される。ＳｉＯ2の比誘電率は約４である。
【００４７】
このような構成によれば、図１（ａ）中の○で囲まれた部分２０１に示すように、ビット線１４と、ＳｉＯ2に比べて比誘電率の大きいＳｉＮを含む第３の層間絶縁膜１８と、接地電位に固定された第１の配線１５とにより、図１（ｂ）に示すようにビット線負荷容量２１を形成することができる。先行技術では第３の層間絶縁膜１８にＳｉＯ2を利用しており、比誘電率は約４程度であったが、本発明では第３の層間絶縁膜１８にＳｉＮを利用し、比誘電率は約８程度のため、ビット線１４と第１の配線１５の距離が同じ場合、ビット線負荷容量は約２倍程度に大きくすることが可能となった。
【００４８】
また、この構成によれば、図１（ａ）中の○で囲まれた部分２０２に示すように、第１の信号配線である第２の配線１６と、第４の層間絶縁膜１９と、第２の配線１６に隣接する第３の配線１７とにより、図１（ｃ）に示すように第２の配線１６の負荷容量２３を形成することができる。同様に、第２の配線１６と、第４の層間絶縁膜１９と、第２の配線１６に隣接する第１の配線１５とにより、第２の配線１６の負荷容量２２を形成することができる。ここで、第４の層間絶縁膜１９は先行技術と同様、ＳｉＯ2を利用しており、比誘電率は約４程度と小さいため、第２の配線１６の負荷容量は大きくなく、配線遅延の影響は少ない。
【００４９】
また、第２の信号配線である第３の配線１７の配線負荷容量についても、第２の配線１６に関わる配線負荷容量の構成と同様であり、第４の層間絶縁膜１９を利用することで、第３の配線１７の負荷容量は大きくなく、配線遅延の影響は少ない。
【００５０】
以上のように、本実施の形態によれば、ビット線１４と、ビット線１４に隣接しかつ接地電位に固定された配線１５との間を、比誘電率の大きなＳｉＮを含む層間絶縁膜１８で構成することにより、小面積で大容量値を達成できるビット線負荷容量を、簡単な構成で容易に実現することができる。その結果、半導体記憶装置の性能を高性能化し、さらに製造コストを低コスト化できる。
【００５１】
なお、上記の実施の形態では、ＳｉＮを含む第３の層間絶縁膜１８はビット線１４を被覆するよう、かつビット線１４と第１の配線１５の間を完全に埋め込むよう形成されているものについて説明したが、第３の層間絶縁膜１８はＳｉＮとＳｉＯ2を含む積層膜である場合も実施の形態としてあげることができる。
【００５２】
また、上記の実施の形態では、ＳｉＮを含む第３の層間絶縁膜１８はビット線１４を被覆するよう、かつビット線１４と第１の配線１５の間を完全に埋め込むよう形成されているものについて説明したが、ＳｉＮを含む第３の層間絶縁膜１８は少なくともビット線１４の側面を被覆するよう、かつビット線１４と第１の配線１５の間を完全に埋め込むよう形成されている場合も実施の形態としてあげることができる。
【００５３】
（実施の形態２）
実施の形態１では、ビット線と第１の配線との間を、ＳｉＮを含む層間絶縁膜で構成したが、本実施の形態では、ビット線と第１の配線との間を、ＳｉＮを含む層間絶縁膜と、ＳｉＯ2を含む層間絶縁膜の積層膜で構成する場合について、以下に詳細を述べる。なお、図面中で実施の形態１で使用した図面と重複する部分については、同一の符号を使用している。
【００５４】
図２（ａ）に、本実施の形態における半導体記憶装置の要部断面図を示す。
【００５５】
図２（ａ）に示すように、シリコン基板１の主表面に、活性領域２と素子分離領域３とが形成されている。ゲート電極４は、活性領域２および素子分離領域３上に形成されており、これらによりトランジスタが形成されている。
【００５６】
シリコン基板１の主表面の全面を覆うように、ＳｉＯ2を含む第１の層間絶縁膜５が形成されている。第１の層間絶縁膜５には、活性領域２に達するコンタクトプラグ６が形成されている。なお、コンタクトプラグ６にはポリシリコンまたはタングステン等の導電性材料が埋め込まれている。
【００５７】
第１の層間絶縁膜５上には、コンタクトプラグ６と接続されるように下部電極７が形成されている。下部電極７は、下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2等の導電性酸素バリア層とＰｔ等の電極材料との積層膜から構成されている。また、隣接する下部電極７の間にはＳｉＯ2を含むスペーサ絶縁膜８が形成されている。スペーサ絶縁膜８の表面は平坦化されており、その表面は下部電極７の上表面とほぼ同一平面上にある。
【００５８】
下部電極７の表面およびスペーサ絶縁膜８の表面には、絶縁性金属酸化物であり強誘電体材料であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）からなる容量絶縁膜９が形成されている。容量絶縁膜９には、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（０≦ｘ≦１）またはＴａ2Ｏ5の中から選ばれた材料を使用することもできる。
【００５９】
容量絶縁膜９の上面には、Ｐｔを主成分とする上部電極１０が形成されている。これら下部電極７、容量絶縁膜９、および上部電極１０によりデータ記憶用容量１１が構成されている。
【００６０】
水素の拡散を防止するバリア層１２は、データ記憶用容量１１を覆うように形成されており、これにより水素が容量絶縁膜９へ拡散することを防止している。この水素の拡散を防止するバリア層１２は、酸化アルミニウムを含む材料で構成されており、例えばＡｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ等から選ばれた単層膜、またはそれらの中から選ばれた材料の積層膜からなる。
【００６１】
バリア層１２を覆うように、ＳｉＯ2を含む第２の層間絶縁膜１３が形成されており、層間絶縁膜１３の表面は平坦化されている。
【００６２】
層間絶縁膜１３の上には、ビット線１４と、ビット線１４の両側に隣接し接地電位に固定された第１の配線１５と、第１の配線１５に隣接し第１の信号配線である第２の配線１６と、第２の配線１６に隣接し第２の信号配線である第３の配線１７が形成されている。ビット線１４、第１の配線１５、第２の配線１６、第３の配線１７はＡｌまたはＣｕまたはＷを主成分とする金属配線であり、同じ層に形成されている。
【００６３】
ＳｉＮを含む第３の層間絶縁膜１８はビット線１４の表面を被覆するよう、かつビット線１４と第１の配線１５との間に空間が残るよう形成されている。ＳｉＮの比誘電率は約８である。
【００６４】
ＳｉＯ2を含み、かつ第３の層間絶縁膜１８より小さな比誘電率をもつ第４の層間絶縁膜１９は、第３の層間絶縁膜１８と第２の配線１６、第３の配線１７を完全に被覆するように、さらにビット線１４と第１の配線１５との間の空間を埋め込むように形成される。ＳｉＯ2の比誘電率は約４である。
【００６５】
このような構成によれば、図２（ａ）中の○で囲まれた部分２０１に示すように、ビット線１４と、ＳｉＯ2に比べて比誘電率の大きいＳｉＮを含む第３の層間絶縁膜１８およびＳｉＯを含む第４の層間絶縁膜１９と、接地電位に固定された第１の配線１５とにより、図２（ｂ）に示すようにビット線負荷容量２１を形成することができる。ビット線負荷容量２１は、第３の層間絶縁膜１８による負荷容量と第４の層間絶縁膜１９による負荷容量と第３の層間絶縁膜１８による負荷容量とによる直列接続の負荷容量と、第３の層間絶縁膜１８による負荷容量とによる並列の負荷容量となっている。先行技術では第３の層間絶縁膜１８にＳｉＯ2を利用しており、比誘電率は約４程度であったが、本発明では第３の層間絶縁膜１８にＳｉＮを利用し、比誘電率は約８程度のため、ビット線１４と第１の配線１５の距離が同じ場合、ビット線負荷容量は約１倍以上２倍以下程度に大きくすることが可能となった。
【００６６】
また、この構成によれば、ビット線１４を形成した後に、ビット線１４を被覆するようＳｉＮからなる第３の層間絶縁膜１８を成膜し、ビット線１４と第１の配線１５の間に位置するところのＳｉＮからなる第３の層間絶縁膜１８中に空孔が形成される前にＳｉＮの成膜を止め、その後、埋め込み形状特性のよいＳｉＯ2からなる第４の層間絶縁膜１９を形成することで、ビット線１４と第１の配線１５の間に位置するところには、空孔のない、安定した形状を保てる層間絶縁膜を得ることができる。
【００６７】
また、この構成によれば、図２（ａ）中の○で囲まれた部分２０２に示すように、第１の信号配線である第２の配線１６と、第４の層間絶縁膜１９と、第２の配線１６に隣接する第３の配線１７とにより、図２（ｃ）に示すように第２の配線１６の負荷容量２３を形成することができる。同様に、第２の配線１６と、第４の層間絶縁膜１９と、第２の配線１６に隣接する第１の配線１５とにより、第２の配線１６の負荷容量２２を形成することができる。ここで、第４の層間絶縁膜１９は先行技術と同様、ＳｉＯ2を利用しており、比誘電率は約４程度と小さいため、第２の配線１６の負荷容量は大きくなく、配線遅延の影響は少ない。
【００６８】
また、第２の信号配線である第３の配線１７の配線負荷容量についても、第２の配線１６に関わる配線負荷容量の構成と同様であり、第４の層間絶縁膜１９を利用することで、第３の配線１７の負荷容量は大きくなく、配線遅延の影響は少ない。
【００６９】
以上のように、本実施の形態によれば、ビット線１４と、ビット線１４に隣接しかつ接地電位に固定された配線１５との間を、比誘電率の大きなＳｉＮを含む層間絶縁膜１８と埋め込み形状特性のよいＳｉＯ2を含む層間絶縁膜１９とで構成することにより、小面積で大容量値を達成できるビット線負荷容量を、簡単な構成で容易に実現することができる。その結果、半導体記憶装置の性能を高性能化し、さらに製造コストを低コスト化できる。
【００７０】
なお、第３の層間絶縁膜１８はＳｉＮとＳｉＯ2の両材料を含む膜あるいはＳｉＯ2膜とＳｉＮ膜との積層膜であっても構わない。
【００７１】
なお、上記の実施の形態では、ＳｉＮを含む第３の層間絶縁膜１８はビット線１４の表面を被覆するよう、かつビット線１４と第１の配線１５との間に空間が残るよう形成されているものについて説明したが、ＳｉＮを含む第３の層間絶縁膜１８は少なくともビット線１４の側面を被覆し、かつビット線１４と第１の配線１５との間に空間が残るよう形成されていても構わない。
【００７２】
（実施の形態３）
実施の形態１，２では、ビット線と第１の配線との位置関係を、水平方向に配置する構造を採用したが、本実施の形態ではビット線と第１の配線との位置関係を垂直方向に配置する構造とする場合について、以下に詳細を述べる。なお、図面中で第１および第２の実施形態で使用した図面と重複する部分については、同一の符号を使用している。
【００７３】
図３（ａ）に、本実施の形態における半導体記憶装置の要部断面図を示す。
【００７４】
図３（ａ）に示すように、シリコン基板１の主表面に、活性領域２と素子分離領域３とが形成されている。ゲート電極４は、活性領域２および素子分離領域３上に形成されており、これらによりトランジスタが形成されている。
【００７５】
シリコン基板１の主表面の全面を覆うように、ＳｉＯ2を含む第１の層間絶縁膜５が形成されている。第１の層間絶縁膜５には、活性領域２に達するコンタクトプラグ６が形成されている。なお、コンタクトプラグ６にはポリシリコンまたはタングステン等の導電性材料が埋め込まれている。
【００７６】
第１の層間絶縁膜５上には、コンタクトプラグ６と接続されるように下部電極７が形成されている。下部電極７は、下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2等の導電性酸素バリア層とＰｔ等の電極材料との積層膜から構成されている。また、隣接する下部電極７の間にはＳｉＯ2を含むスペーサ絶縁膜８が形成されている。スペーサ絶縁膜８の表面は平坦化されており、その表面は下部電極７の上表面とほぼ同一平面上にある。
【００７７】
下部電極７の表面およびスペーサ絶縁膜８の表面には、絶縁性金属酸化物であり強誘電体材料であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）からなる容量絶縁膜９が形成されている。容量絶縁膜９には、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（０≦ｘ≦１）またはＴａ2Ｏ5の中から選ばれた材料を使用することもできる。
【００７８】
容量絶縁膜９の上面には、Ｐｔを主成分とする上部電極１０が形成されている。これら下部電極７、容量絶縁膜９、および上部電極１０によりデータ記憶用容量１１が構成されている。
【００７９】
水素の拡散を防止するバリア層１２は、データ記憶用容量１１を覆うように形成されており、これにより水素が容量絶縁膜９へ拡散することを防止している。この水素の拡散を防止するバリア層１２は、酸化アルミニウムを含む材料で構成されており、例えばＡｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ等から選ばれた単層膜、またはそれらの中から選ばれた材料の積層膜からなる。
【００８０】
バリア層１２を覆うように、ＳｉＯ2を含む第２の層間絶縁膜１３が形成されており、層間絶縁膜１３の表面は平坦化されている。
【００８１】
層間絶縁膜１３の上には、接地電位に固定された第１の配線１５と、第１の信号配線である第３の配線１７が形成されている。
【００８２】
第１の配線１５の上部にはＳｉＮを含む第３の層間絶縁膜１８が形成され、第３の配線１７の上には第３の配線１７を被覆するようにＳｉＯ2を含み、かつ第３の層間絶縁膜１８より小さな比誘電率をもつ第４の層間絶縁膜１９が形成されている。第３の層間絶縁膜１８と第４の層間絶縁膜１９の表面はほぼ同じ高さとなるよう平坦化されている。
【００８３】
ビット線１４は第３の層間絶縁膜１８の上面に形成され、第２の配線１６は第４の層間絶縁膜１９の上面に形成されている。
【００８４】
ＳｉＯ2を含む第５の層間絶縁膜２０は、ビット線１４、第３の層間絶縁膜１８、第２の配線１６、第４の層間絶縁膜１９を覆うように形成されている。ここで、ＳｉＮの比誘電率は約８である。ＳｉＯ2の比誘電率は約４である。
【００８５】
このような構成によれば、図３（ａ）中の○で囲まれた部分２０１に示すように、ビット線１４と、ＳｉＯ2に比べて比誘電率の大きいＳｉＮを含む第３の層間絶縁膜１８、接地電位に固定された第１の配線１５とにより、図３（ｂ）に示すようにビット線負荷容量２１を形成することができる。ビット線負荷容量２１は、第３の層間絶縁膜１８による負荷容量となっている。先行技術では第３の層間絶縁膜１８にＳｉＯ2を利用しており、比誘電率は約４程度であったが、本発明では第３の層間絶縁膜１８にＳｉＮを利用し、比誘電率は約８程度のため、ビット線１４と第１の配線１５の距離が同じ場合、ビット線負荷容量は約２倍程度に大きくすることが可能となった。
【００８６】
また、この構成によれば、図３（ａ）中の○で囲まれた部分２０２に示すように、第１の信号配線である第３の配線１７と、第４の層間絶縁膜１９と、第３の配線１７の上方に位置する第２の配線１６とにより、図３（ｃ）に示すように第２の配線の負荷容量２３を形成することができる。ここで、第４の層間絶縁膜１９は先行技術と同様、ＳｉＯ2を利用しており、比誘電率は約４程度と小さいため、第２の配線の負荷容量は大きくなく、配線遅延の影響は少ない。
【００８７】
以上のように、本実施の形態によれば、ビット線１４と、接地電位に固定された配線１５との間を、比誘電率の大きなＳｉＮを含む層間絶縁膜１８で構成することにより、小面積で大容量値を達成できるビット線負荷容量を、簡単な構成で容易に実現することができる。その結果、半導体記憶装置の性能を高性能化し、さらに製造コストを低コスト化できる。
【００８８】
なお、第３の層間絶縁膜１８はＳｉＮとＳｉＯ2の両材料を含む膜あるいはＳｉＯ2膜とＳｉＮ膜との積層膜であっても構わない。
【００８９】
なお、上記の実施の形態では、接地電位に固定された配線１５がビット線１４よりも下層に配置されているものについて説明したが、逆に接地電位に固定された配線１５がビット線１４よりも上層に配置されていても構わない。つまり、層間絶縁膜１３の上にビット線１４が形成され、ビット線１４の上に層間絶縁膜１８が形成され、さらに層間絶縁膜１８の上に配線１５が形成され、配線１５上を覆うように層間絶縁膜２０が形成されているものも、実施の形態としてあげることができる。
【００９０】
（実施の形態４）
図１（ａ）に、本実施の形態における半導体記憶装置の要部断面図を示す。
【００９１】
図１（ａ）を用いて、本実施の形態における半導体記憶装置の製造方法について述べる。この半導体記憶装置の製造方法では、まずシリコン基板１の主表面に、活性領域２と素子分離領域３とが形成され、ゲート電極４が活性領域２および素子分離領域３上に形成され、これらによりトランジスタが形成されている。
【００９２】
その後、シリコン基板１の主表面の全面を覆うように、ＳｉＯ2を含む第１の層間絶縁膜５が形成される。第１の層間絶縁膜５には、活性領域２に達するコンタクトプラグ６が形成される。なお、コンタクトプラグ６にはポリシリコンまたはタングステン等の導電性材料が埋め込まれる。
【００９３】
つぎに、第１の層間絶縁膜５上には、コンタクトプラグ６と接続されるように下部電極７が形成される。下部電極７は、下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2等の導電性酸素バリア層とＰｔ等の電極材料との積層膜から構成される。また、隣接する下部電極７の間にはＳｉＯ2を含むスペーサ絶縁膜８が形成される。スペーサ絶縁膜８の表面が平坦化され、その表面は下部電極７の上表面とほぼ同一平面上にされる。
【００９４】
下部電極７の表面およびスペーサ絶縁膜８の表面には、絶縁性金属酸化物であり強誘電体材料であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）からなる容量絶縁膜９が形成される。容量絶縁膜９には、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（０≦ｘ≦１）またはＴａ2Ｏ5の中から選ばれた材料を使用することもできる。
【００９５】
容量絶縁膜９の上面には、Ｐｔを主成分とする上部電極１０が形成される。これら下部電極７、容量絶縁膜９、および上部電極１０によりデータ記憶用容量１１が構成される。
【００９６】
つぎに、水素の拡散を防止するバリア層１２は、データ記憶用容量１１を覆うように形成され、これにより水素が容量絶縁膜９へ拡散することが防止される。この水素の拡散を防止するバリア層１２は、酸化アルミニウムを含む材料で構成され、例えばＡｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ等から選ばれた単層膜、またはそれらの中から選ばれた材料の積層膜からなる。
【００９７】
つぎに、バリア層１２を覆うように、ＳｉＯ2を含む第２の層間絶縁膜１３が形成され、層間絶縁膜１３の表面が平坦化される。層間絶縁膜１３の上には、ビット線１４と、ビット線１４の両側に隣接し接地電位に固定された第１の配線１５とが形成される。ビット線１４、第１の配線１５はＡｌまたはＣｕまたはＷを主成分とする金属配線であり、同じ層に形成されている。なお、第２の配線１６および第３の配線１７も、第１の配線１５と同じ工程で形成される。
【００９８】
つぎに、ＳｉＮを含み、かつＳｉＯ2の比誘電率より大きな比誘電率をもつ第３の層間絶縁膜１８がビット線１４を被覆するように形成される。ＳｉＮの比誘電率は約８である。
【００９９】
つぎに、ＳｉＯ2を含み、かつ第３の層間絶縁膜１８より小さな比誘電率をもつ第４の層間絶縁膜１９が、第３の層間絶縁膜１８を被覆するように形成される。
【０１００】
なお、ここで、第３の層間絶縁膜１８を比較的薄く形成し、ビット線１４と第１の配線１５との間に下層の第３の層間絶縁膜１８と上層の第４の層間絶縁膜１９が存在するようにすれば、図２（ａ）の構造を作成することができる。このように、ビット線１４を形成した後に、ビット線１４を被覆するようＳｉＮからなる第３の層間絶縁膜１８を成膜し、ビット線１４と第１の配線１５の間に位置するところのＳｉＮからなる第３の層間絶縁膜１８中に空孔が形成される前にＳｉＮの成膜を止め、その後、埋め込み形状特性のよいＳｉＯ2からなる第４の層間絶縁膜１９を形成することで、ビット線１４と第１の配線１５の間に位置するところには、空孔のない、安定した形状を保てる層間絶縁膜を得ることができる。
【０１０１】
この製造方法によれば、ビット線１４と第３の層間絶縁膜１８と第１の配線１５とによって水平方向にビット線負荷容量を形成することができ、比誘電率がＳｉＯ2の約２倍程度の値を有し、絶縁耐圧特性が優れるＳｉＮを含む第３の層間絶縁膜１８を用いることにより、小面積で大容量値を達成できるビット線負荷容量を、簡単な構成で容易に実現することができる。
【０１０２】
（実施の形態５）
図３（ａ）に、本実施の形態における半導体記憶装置の要部断面図を示す。
【０１０３】
図３（ａ）を用いて、本実施の形態における半導体記憶装置の製造方法について述べる。この半導体記憶装置の製造方法では、まずシリコン基板１の主表面に、活性領域２と素子分離領域３とが形成され、ゲート電極４が活性領域２および素子分離領域３上に形成され、これらによりトランジスタが形成されている。
【０１０４】
その後、シリコン基板１の主表面の全面を覆うように、ＳｉＯ2を含む第１の層間絶縁膜５が形成される。第１の層間絶縁膜５には、活性領域２に達するコンタクトプラグ６が形成される。なお、コンタクトプラグ６にはポリシリコンまたはタングステン等の導電性材料が埋め込まれる。
【０１０５】
つぎに、第１の層間絶縁膜５上には、コンタクトプラグ６と接続されるように下部電極７が形成される。下部電極７は、下からＴｉＡｌＮ、Ｉｒ、ＩｒＯ2等の導電性酸素バリア層とＰｔ等の電極材料との積層膜から構成される。また、隣接する下部電極７の間にはＳｉＯ2を含むスペーサ絶縁膜８が形成される。スペーサ絶縁膜８の表面が平坦化され、その表面は下部電極７の上表面とほぼ同一平面上にされる。
【０１０６】
下部電極７の表面およびスペーサ絶縁膜８の表面には、絶縁性金属酸化物であり強誘電体材料であるＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9（０≦ｘ≦１）からなる容量絶縁膜９が形成される。容量絶縁膜９には、Ｐｂ（ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x）ＴｉＯ3、（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（０≦ｘ≦１）またはＴａ2Ｏ5の中から選ばれた材料を使用することもできる。
【０１０７】
容量絶縁膜９の上面には、Ｐｔを主成分とする上部電極１０が形成される。これら下部電極７、容量絶縁膜９、および上部電極１０によりデータ記憶用容量１１が構成される。
【０１０８】
つぎに、水素の拡散を防止するバリア層１２は、データ記憶用容量１１を覆うように形成され、これにより水素が容量絶縁膜９へ拡散することが防止される。この水素の拡散を防止するバリア層１２は、酸化アルミニウムを含む材料で構成し、例えばＡｌ2Ｏ3、ＴｉＡｌＯ、ＴａＡｌＯ等から選ばれた単層膜、またはそれらの中から選ばれた材料の積層膜からなる。
【０１０９】
つぎに、バリア層１２を覆うように、ＳｉＯ2を含む第２の層間絶縁膜１３が形成され、層間絶縁膜１３の表面が平坦化される。層間絶縁膜１３の上には、第１の配線１５が形成される。第１の配線１５はＡｌまたはＣｕまたはＷを主成分とする金属配線である。なお、第３の配線１７も、第１の配線１５と同じ工程で形成される。
【０１１０】
つぎに、ＳｉＮを含み、かつＳｉＯ2の比誘電率より大きな比誘電率をもつ第３の層間絶縁膜１８が第１の配線１５の上に形成される。ＳｉＮの比誘電率は約８である。
【０１１１】
つぎに、ＳｉＯ2を含み、かつ第３の層間絶縁膜１８より小さな比誘電率をもつ第４の層間絶縁膜１９が、第３の層間絶縁膜１８及び第２の層間絶縁膜１３を覆うように形成され、第４の層間絶縁膜１９の平坦化が行われ、第３の層間絶縁膜１８の表面が露出し、第２の層間絶縁膜１３と第３の層間絶縁膜１８の表面が平坦になるようにする。
【０１１２】
つぎに、第３の層間絶縁膜の上にビット線１４が形成され、ＳｉＯ2を含む第４の層間絶縁膜２０がビット線１４を被覆するように形成される。なお、第２の配線１６も、ビット線１４と同じ工程で形成される。
【０１１３】
この製造方法によれば、ビット線１４と第３の層間絶縁膜１８と第１の配線１５によって垂直方向にビット線負荷容量を形成することができ、比誘電率がＳｉＯ2の約２倍程度の値を有し、絶縁耐圧特性が優れるＳｉＮを含む第３の層間絶縁膜１８を用いることにより、小面積で大容量値を達成できるビット線負荷容量を、簡単な構成で容易に実現することができる。
【０１１４】
また、ビット線負荷容量は第３の層間絶縁膜１８の膜厚にも依存するので、平坦化によって第３の層間絶縁膜１８の膜厚を調整することにより、容易にビット線負荷容量を調整することが可能となる。
【０１１５】
また、実施の形態４に比べて、ビット線１４は隣接する配線との間が広くなるために、ビット線１４の幅を調整することにより容易にビット線負荷容量を調整することが可能となる。
また、実施の形態４に比べて、ビット線１４は同層で隣接する配線との間が広くなるために、ビット線１４とそれと隣接する他のビット線との間に、第２の配線を形成し、信号配線として利用することにより、半導体記憶装置として小面積化を達成することが可能となる。
【０１１６】
なお、上記の実施の形態では、接地電位に固定された配線１５がビット線１４よりも下層に配置されているものについて説明したが、逆に接地電位に固定された配線１５がビット線１４よりも上層に配置されていても構わない。つまり、層間絶縁膜１３の上にビット線１４が形成され、ビット線１４の上に層間絶縁膜１８が形成され、さらに層間絶縁膜１８の上に配線１５が形成され、配線１５上を覆うように層間絶縁膜２０が形成されているものも、実施の形態としてあげることができる。
【産業上の利用可能性】
【０１１７】
本発明にかかる半導体記憶装置は、小面積で大容量値を有するビット線負荷容量を容易に実現でき、低コストで高性能な半導体記憶装置を提供することができるという効果を有し、強誘電体または高誘電率誘電体を容量絶縁膜とするデータ記憶用容量を有する半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１１８】
【図１】（ａ）は本発明の実施の形態１における半導体記憶装置の要部断面図、（ｂ）はビット線負荷容量を示す回路図、（ｃ）は配線の負荷容量を示す回路図である。
【図２】（ａ）は本発明の実施の形態２における半導体記憶装置の要部断面図、（ｂ）はビット線負荷容量を示す回路図、（ｃ）は配線の負荷容量を示す回路図である。
【図３】（ａ）は本発明の実施の形態３における半導体記憶装置の要部断面図、（ｂ）はビット線負荷容量を示す回路図、（ｃ）は配線の負荷容量を示す回路図である。
【図４】先行技術における半導体記憶装置の回路図である。
【符号の説明】
【０１１９】
１  シリコン基板
２  活性領域
３  素子分離領域
４  ゲート電極
５  第１の層間絶縁膜
６  コンタクトプラグ
７  下部電極
８  スペーサ絶縁膜
９  容量絶縁膜
１０  上部電極
１１  データ記憶用容量
１２  バリア層
１３  第２の層間絶縁膜
１４  ビット線
１５  第１の配線
１６  第２の配線
１７  第３の配線
１８  第３の層間絶縁膜
１９  第４の層間絶縁膜
２０  第５の層間絶縁膜
２１  ビット線負荷容量
２２  配線負荷容量（第１の配線〜第２の配線の間）
２３  配線負荷容量（第２の配線〜第３の配線の間）
２０１  ビット線負荷容量の構成
２０２  配線負荷容量の構成
【図１】
2005311059.tif 000003
【図２】
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【図３】
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【図４】
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