(57)【要約】【課題】本発明の目的はフォト工程を使わなくてもパターニング工程を遂行することができる薄膜トランジスタアレイ基板の製造方法を提供するものである。 【解決手段】本発明に係る薄膜トランジスタアレイ基板の製造方法は基板上に第１エチレジストと第１ソフトモールドを利用してゲート電極及びゲートラインを含む第１導電パターン群を形成する段階と、第１導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上に第２エチレジストと第２ソフトモールドを利用してソース電極、ドレイン電極及びデータラインを含む第２導電パターン群とソース電極及びドレイン電極の間のチャンネルを形成する半導体パターンを形成する段階と、第２導電パターン群と半導体パターンが形成されたゲート絶縁膜上に第３エチレジストと第３ソフトモールドを利用してコンタクトホールを持つ保護膜を形成する段階と、保護膜上に第４エチレジストと第４ソフトモールドを利用して画素電極を含む第３導電パターン群を形成する段階とを含むことを特徴とする。 【選択図】図１１a 
2005197699.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１エチレジスト(Etch resist)と第１ソフトモールドを利用してゲート電極及びゲートラインを含む第１導電パターン群を形成する段階と、前記第１導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に第２エチレジストと第２ソフトモールドを利用してソース電極、ドレイン電極及びデータラインを含む第2 導電パターン群と前記ソース電極及び前記ドレイン電極の間のチャンネルを形成する半導体パターンを形成する段階と、前記第２導電パターン群と半導体パターンが形成されたゲート絶縁膜上に第３エチレジストと第３ソフトモールドを利用してコンタクトホールを持つ保護膜を形成する段階と、前記保護膜上に第４エチレジストと第４ソフトモールドを利用して画素電極を含む第３導電パターン群を形成する段階とを含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項２】
前記第１導電パターン群を形成する段階は前記基板上にゲート金属層とエチレジストを形成する段階と、前記エチレジスト上に第１導電パターン群と対応する溝を持つ第１ソフトモールドを加圧することと同時に熱処理して第１エチレジストパターンを形成する段階と、前記第１エチレジストパターンから前記第１ソフトモールドを分離する段階と、前記第１エチレジストパターンをマスクで前記ゲート金属層をエッチングする段階とを含むことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項３】
前記第２導電パターン群と半導体パターンを形成する段階は前記ゲート絶縁膜上に第１及び第２半導体層、データ金属層及び第２エチレジストを順次に形成する段階と、前記第２導電パターン群及び半導体パターンと対応する第１溝と、前記チャンネルと対応して前記第１溝と深みが異なる第２溝を持つ前記第２ソフトモールドを前記エチレジスト上に加圧することと同時に前記基板を熱処理して段差を持つ第２エチレジストパターンを形成する段階と、前記第２エチレジストパターン前記第２ソフトモールドを分離する段階と、前記第２エチレジストパターンをマスクで前記データ金属層を湿式エッチングする段階と、前記第２エチレジストパターンをマスクで前記第１及び第２半導体層を乾式エッチングする段階と、前記第２エチレジストパターンをアッシングする段階と、前記アッシングされた第２エチレジストパターンをマスクで前記チャンネルと対応するデータ金属層と第２半導体層をエッチングする段階とを含むことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項４】
前記コンタクトホールを持つ保護膜を形成する段階は前記第２導電パターン群と半導体パターンが形成されたゲート絶縁膜上に保護膜と第３エチレジストを形成する段階と、前記第３エチレジスト上にコンタクトホールと対応される突起を持つ第３ソフトモールドを加圧することと同時に前記基板を熱処理して第３エチレジストパターンを形成する段階と、前記第３エチレジストから第３ソフトモールドを分離する段階と、前記第３エチレジストパターンをマスクで前記保護膜をエッチングする段階とを含むことを特徴とする請求項 １記載の薄膜トランジスタアレイ基板の製造方法。
【請求項５】
前記画素電極を含む第３導電パターン群を形成する段階は前記保護膜上に透明導電性膜と第４エチレジストを形成する段階と、前記第４エチレジストに前記第３導電パターン群と対応される溝を持つ第４ソフトモールドを加圧することと同時に前記基板を熱処理して第４エチレジストパターンを形成する段階と、前記第４エチレジストパターンから前記第４ソフトモールドを分離する段階と、前記第４エチレジストパターンをマスクで前記透明導電性膜をエッチングする段階とを含むことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項６】
前記第１乃至第４エチレジストパターンの中から少なくともいずれか一つを形成する段階は前記第１乃至第４ソフトモールドの中からいずれか一つの自重位(Self-load weight)の重さで前記エチレジストを約１０分~２時間の間、１３０℃以下の温度で加圧する段階を含むことを特徴とする請求項２乃至請求項５中、ある一記載の薄膜トランジスタアレイ基板の製造方法。
【請求項７】
前記第１乃至第４エチレジストの中から少なくともいずれか一つはエチルアルコール溶液にノボラック樹脂が約５~３０wt％ 添加された溶液を含むことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項８】
前記第１乃至第４ソフトモールドの中から少なくともいずれか一つはポリジメチルシロキサン、ポリウレタン及びクロスリンクノボラック樹脂の中からいずれか一つを含むことを特徴とする請求項１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項９】
前記エッチング工程後、前記エチレジストパターンをアルコール系列のストリップ額を利用して除去する段階をさらに含むことを特徴とする請求項２乃至請求項５中、ある一記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１０】
基板上に導電層、半導体層及び絶縁層の中から少なくともいずれか一つの薄膜を形成する段階と、前記薄膜上にエチレジストを形成する段階と、前記薄膜とソフトモールドが接触されるように前記ソフトモールドを前記エチレジストに加圧することと同時に前記基板を熱処理してエチレジストパターンを形成する段階と、前記エチレジストパターンから前記ソフトモールドを分離する段階と、前記エチレジストパターンをマスクで前記薄膜をエッチングして導電パターン、半導体パターン及び絶縁パターンの中から少なくともいずれか一つを形成する段階とを含むことを特徴とする薄膜トランジスタアレイ基板の製造方法。
【請求項１１】
前記ソフトモールドには前記エチレジストパターンと対応する溝と前記薄膜と接触する突起を含むことを特徴とする請求項１０記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１２】
前記薄膜とソフトモールドが接触されるように前記ソフトモールドを前記エチレジストに加圧してエチレジストパターンを形成する段階は前記ソフトモールドの自重位の重さで前記エチレジストを約１０分~２時間の間に１３０℃以下の温度で加圧して前記エチレジストが前記ソフトモールドの溝内に移動する段階を含むことを特徴とする請求項１１記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１３】
前記エチレジストはエチルアルコール溶液にノボラック樹脂が約５~３０wt％添加された溶液を含むことを特徴とする請求項１０記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１４】
前記ソフトモールドはポリジメチルシロキサン、ポリウレタン及びクロスリングクドノボラック樹脂の中からいずれか一つを含むことを特徴とする請求項１０記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１５】
前記エッチング工程後、前記エチレジストパターンをアルコール系列のストリップ額を利用して除去する段階をさらに含むことを特徴とする請求項１０記載の薄膜トランジスタアレイ基板の製造方法。
【請求項１６】
前記ソフトモールドを前記エチレジストに加圧する段階は前記エチレジスト上にソフトモールドの自重位の圧力を加える段階を含むことを特徴とする請求項１０記載の薄膜トランジスタアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタアレイ基板に関し、特にフォト工程を用いることなくパターニング工程を遂行することができる薄膜トランジスタアレイ基板の製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することによって画像を表示するようになる。このような液晶表示装置は上/下部基板に対向するように配置された画素電極と共通電極の間に形成される電界により液晶を駆動する。
【０００３】
液晶表示装置は互いに対向して合着された薄膜トランジスタアレイ基板及びカラーフィルターアレイ基板と、二つのアレイ基板の間でセルギャップを一定に維持させるためのスペーサと、そのセルギャップに満たされた液晶とを具備する。
【０００４】
薄膜トランジスタアレイ基板は多数の信号配線及び薄膜トランジスタと、その上に液晶配向のために塗布された配向膜から構成される。カラーフィルターアレイ基板はカラー具現のためのカラーフィルター及び光濡れ防止のためのブラックマトリックスと、その上に液晶配向のために塗布された配向膜から構成される。
【０００５】
図１は従来薄膜トランジスタアレイ基板を図示した平面図で、図２は図１で線"II-II'"に沿って切り取った薄膜トランジスタアレイ基板を図示した断面図である。
【０００６】
図１及び図２に図示された薄膜トランジスタアレイ基板は下部基板１上にゲート絶縁膜１２を間に置いて交差するように形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ３０と、その交差構造に用意された画素領域に形成された画素電極２２と、ゲートライン２とストレージ電極２８の重畳部に形成されたストレージキャパシタ４０と、ゲートライン２と接続されたゲートパッド５０と、データライン４と接続されたデータパッド６０とを具備する。
【０００７】
ゲート信号を供給するゲートライン２とデータ信号を供給するデータライン４は交差構造に形成されて画素領域５を定義する。
【０００８】
薄膜トランジスタ３０はゲートライン２のゲート信号に応答してデータライン４の画素信号が画素電極２２に充電されて維持されるようにする。
【０００９】
このために、薄膜トランジスタ３０はゲートライン２に接続されたゲート電極６と、データライン４に接続されたソース電極８と、画素電極２２に接続されたドレイン電極１０とを具備する。また、薄膜トランジスタ３０はゲート電極６とゲート絶縁膜１２を間に置いて重畳されながらソース電極８とドレイン電極８の間にチャンネルを形成する活性層１４をもっと具備する。そして、活性層１４はデータライン４、データパッド下部電極６２、そしてストレージ電極２８とも重畳されるように形成される。このような活性層１４上にはデータライン４、ソース電極８、ドレイン電極１０、データパッド下部電極６２、そしてストレージ電極２８とオーミック接触のためのオーミック接触層１６がもっと形成される。
【００１０】
画素電極２２は保護膜１８を貫く第１コンタクトホール２０を通じて薄膜トランジスタ３０のドレイン電極１０と接続されて画素領域５に形成される。
【００１１】
これによって、薄膜トランジスタ３０を通じて画素信号が供給された画素電極２２と基準電圧が供給された共通電極(図示しない)間には電界が形成される。このような電界により薄膜トランジスタアレイ基板とカラーフィルターアレイ基板の間の液晶分子が誘電異方性により回転するようになる。及び、液晶分子の回転位に従って画素領域５を透過する光透過率が変わるようになることによって階調を具現するようになる。
【００１２】
ストレージキャパシタ４０はゲートライン２と、そのゲートライン２とゲート絶縁膜１２、活性層１４、及びオーミック接触層１６を間に置いて重畳されるストレージ電極２８と、そのストレージ電極２８と保護膜１８に形成された第２コンタクトホール４２を通じて接続された画素電極２２から構成される。このようなストレージキャパシタ４０は画素電極２２に充電された画素信号が次画素信号が充電されるまで安定的に維持されるようにする。
【００１３】
ゲートパッド５０はゲートドライバ(図示しない)と接続されてゲートライン２にゲート信号を供給する。このようなゲートパッド５０はゲートライン２から延長されるゲートパッド下部電極５２と、ゲート絶縁膜１２及び保護膜１８を貫く第３コンタクトホール５６を通じてゲートパッド下部電極５２と接続されたゲートパッド上部電極５４から構成される。
【００１４】
データパッド６０はデータドライバ(図示しない)と接続されてデータライン４にデータ信号を供給する。このようなデータパッド６０はデータライン４から延長されるデータパッド下部電極６２と、保護膜１８を貫く第４コンタクトホール６６を通じてデータパッド下部電極６２と接続されたデータパッド上部電極６４から構成される。
【００１５】
このような構成を持つ薄膜トランジスタアレイ基板の製造方法を４マスク工程を利用して詳しくすると図３a乃至図３hに図示したようである。
【００１６】
先に、下部基板１上にスパッタリング方法などの蒸着方法を通じて図３aに図示したようにゲート金属層５が形成される。引き継いで、遮断領域(S２)と露光領域(S１)を定義する第１マスク７０を利用した露光及び現象工程を含むフォトリソグラフィ工程でフォトレジストパターン７２が形成される。このフォトレジストパターン７２を利用したエッチング工程でゲート金属層５がパターニングされることによって図３bに図示したように下部基板１上にゲートライン２、ゲート電極６及びゲートパッド下部電極５２を含む第１導電パターン群が形成される。
【００１７】
第１導電パターン群が形成された下部基板１上にPECVD、スパッタリングなどの蒸着方法を通じて図３cに図示したようにゲート絶縁膜１２、非晶質シリコン層１５、n＋非晶質シリコン層１７、そしてデータ金属層１９が順次に形成される。引き継いで、データ金属層１９上に露光領域(S１)、遮断領域(S２)及び部分露光領域(S３)を定義する第２マスク７４を利用した露光及び現象工程を含むフォトリソグラフィ工程でフォトレジストパターン７６が形成される。この場合、第２マスク７４では薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することによってチャンネル部のフォトレジストパターン７６が他のソース/ドレインパターン部より低い高さを持つようにする。その後、フォトレジストパターン７６を利用した湿式エッチング工程でデータ金属層１９がパターニングされることによって、図３dに図示したようにデータライン４、ソース電極８、そのソース電極８と一体化されたドレイン電極１０、ストレージ電極２８を含む第２導電パターン群が形成される。次いで、同一なフォトレジストパターンを利用した乾式エッチング工程でn＋非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによってオーミック接触層１４と活性層１６が形成される。及び、アッシング工程でチャンネル部で相対的に低い高さを持つフォトレジストパターンが除去された後、乾式エッチング工程でチャンネル部のソース/ドレイン金属パターン及びオーミック接触層１６がエッチングされる。これによって、チャンネル部の活性層１４が露出してソース電極８とドレイン電極１０が分離する。
【００１８】
第２導電パターン群が形成されたゲート絶縁膜１２上に図３eに図示したようにPECVDなどの蒸着方法で保護膜１８が全面形成される。引き継いで、保護膜１８上に露光領域(S１)と遮断領域(S２)を定義する第３マスク７８を利用した露光及び現象工程を含むフォトリソグラフィ工程でフォトレジストパターン８０が形成される。このフォトレジストパターン８０を利用したエッチング工程で保護膜１８がパターニングされることによって図３fに図示したように第１乃至第４コンタクトホールドル(２０,４２,５６,６６)が形成される。
【００１９】
第１乃至第４コンタクトホール(２０,４２,５６,６６)を持つ保護膜１８上にスパッタリングなどの蒸着方法で図３gに図示したように透明導電膜２３が塗布される。引き継いで、露光領域(S１)と遮断領域(S２)を定義する第４マスク８２を利用した露光及び現象工程を含むフォトリソグラフィ工程でフォトレジストパターン８４が形成される。このフォトレジストパターン８４を利用したエッチング工程で透明導電膜２３がパターニングされることによって図３hに図示したように画素電極２２、ゲートパッド上部電極５４、データパッド上部電極６４を含む第３導電パターン群が形成される。
【００２０】
このように、従来薄膜トランジスタアレイ基板及びその製造方法において、フォトリソグラフィ工程はフォトレジストの塗布、マスク整列、露光、現象及びストリップを含む一連の写真工程である。このフォトリソグラフィ工程は工程所要時間が長くて、フォトレジストパターンを除去するためのストリップ溶液及びフォトレジストの浪費が大きくて、露光装備などの高価装備の必要な問題点がある。特に、基板の大きさが大型化されてパターンサイズが小くなることに従って露光装備の価格が上昇される。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
したがって、本発明の目的はフォト工程を用いることなくパターニング工程を遂行することができる薄膜トランジスタアレイ基板の製造方法を提供するものである。
【課題を解決するための手段】
【００２２】
上記目的を達成するために、本発明に係る薄膜トランジスタアレイ基板の製造方法は基板上に第１エチレジストと第１ソフトモールドを利用してゲート電極及びゲートラインを含む第１導電パターン群を形成する段階と、前記第１導電パターン群が形成された基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上に第２エチレジストと第２ソフトモールドを利用してソース電極、ドレイン電極及びデータラインを含む第2 導電パターン群と前記ソース電極及び前記ドレイン電極の間のチャンネルを形成する半導体パターンを形成する段階と、前記第２導電パターン群と半導体パターンが形成されたゲート絶縁膜上に第３エチレジストと第３ソフトモールドを利用してコンタクトホールを持つ保護膜を形成する段階と、前記保護膜上に第４エチレジストと第４ソフトモールドを利用して画素電極を含む第３導電パターン群を形成する段階とを含むことを特徴とする。
【００２３】
前記第１導電パターン群を形成する段階は前記基板上にゲート金属層とエチレジストを形成する段階と、前記エチレジスト上に第１導電パターン群と対応する溝を持つ第１ソフトモールドを加圧することと同時に熱処理して第１エチレジストパターンを形成する段階と、前記第１エチレジストパターンから前記第１ソフトモールドを分離する段階と、前記第１エチレジストパターンをマスクで前記ゲート金属層をエッチングする段階とを含むことを特徴とする。
【００２４】
前記第２導電パターン群と半導体パターンを形成する段階は前記ゲート絶縁膜上に第１及び第２半導体層、データ金属層及び第２エチレジストを順次に形成する段階と、前記第２導電パターン群及び半導体パターンと対応する第１溝と、前記チャンネルと対応して前記第１溝と深みが異なる第２溝を持つ前記第２ソフトモールドを前記エチレジスト上に加圧することと同時に前記基板を熱処理して段差を持つ第２エチレジストパターンを形成する段階と、前記第２エチレジストパターン前記第２ソフトモールドを分離する段階と、前記第２エチレジストパターンをマスクで前記データ金属層を湿式エッチングする段階と、前記第２エチレジストパターンをマスクで前記第１及び第２半導体層を乾式エッチングする段階と、前記第２エチレジストパターンをアッシングする段階と、前記アッシングされた第２エチレジストパターンをマスクで前記チャンネルと対応するデータ金属層と第２半導体層をエッチングする段階とを含むことを特徴とする。
【００２５】
前記コンタクトホールを持つ保護膜を形成する段階は前記第２導電パターン群と半導体パターンが形成されたゲート絶縁膜上に保護膜と第３エチレジストを形成する段階と、前記第３エチレジスト上にコンタクトホールと対応される突起を持つ第３ソフトモールドを加圧することと同時に前記基板を熱処理して第３エチレジストパターンを形成する段階と、前記第３エチレジストから第３ソフトモールドを分離する段階と、前記第３エチレジストパターンをマスクで前記保護膜をエッチングする段階とを含むことを特徴とする。
【００２６】
前記画素電極を含む第３導電パターン群を形成する段階は前記保護膜上に透明導電性膜と第４エチレジストを形成する段階と、前記第４エチレジストに前記第３導電パターン群と対応される溝を持つ第４ソフトモールドを加圧することと同時に前記基板を熱処理して第４エチレジストパターンを形成する段階と、前記第４エチレジストパターンから前記第４ソフトモールドを分離する段階と、前記第４エチレジストパターンをマスクで前記透明導電性膜をエッチングする段階とを含むことを特徴とする。
【００２７】
前記第１乃至第４エチレジストパターンの中から少なくともいずれか一つを形成する段階は前記第１乃至第４ソフトモールドの中からいずれか一つの自重位の重さで前記エチレジストを約１０分~２時間の間、１３０℃以下の温度で加圧する段階を含むことを特徴とする。
【００２８】
前記第１乃至第４エチレジストの中から少なくともいずれか一つはエチルアルコール溶液にノボラック樹脂が約５~３０wt％ 添加された溶液を含むことを特徴とする。
【００２９】
前記第１乃至第４ソフトモールドの中から少なくともいずれか一つはポリジメチルシロキサン、ポリウレタン及びクロスリンクノボラック樹脂の中からいずれか一つを含むことを特徴とする。
【００３０】
前記エッチング工程後、前記エチレジストパターンをアルコール系列のストリップ額を利用して除去する段階をさらに含むことを特徴とする。
【００３１】
上記目的を達成するために、本発明に係る薄膜トランジスタアレイ基板の製造方法は基板上に導電層、半導体層及び絶縁層の中から少なくともいずれか一つの薄膜を形成する段階と、前記薄膜上にエチレジストを形成する段階と、前記薄膜とソフトモールドが接触されるように前記ソフトモールドを前記エチレジストに加圧することと同時に前記基板を熱処理してエチレジストパターンを形成する段階と、前記エチレジストパターンから前記ソフトモールドを分離する段階と、前記エチレジストパターンをマスクで前記薄膜をエッチングして導電パターン、半導体パターン及び絶縁パターンの中から少なくともいずれか一つを形成する段階とを含むことを特徴とする。
【００３２】
前記ソフトモールドには前記エチレジストパターンと対応する溝と前記薄膜と接触する突起を含むことを特徴とする。 
【００３３】
前記薄膜とソフトモールドが接触されるように前記ソフトモールドを前記エチレジストに加圧してエチレジストパターンを形成する段階は前記ソフトモールドの自重位の重さで前記エチレジストを約１０分~２時間の間に１３０℃以下の温度で加圧して前記エチレジストが前記ソフトモールドの溝内に移動する段階を含むことを特徴とする。
【００３４】
前記エチレジストはエチルアルコール溶液にノボラック樹脂が約５~３０wt％添加された溶液を含むことを特徴とする。
【００３５】
前記ソフトモールドはポリジメチルシロキサン、ポリウレタン及びクロスリンクノボラック樹脂の中からいずれか一つを含むことを特徴とする。
【００３６】
前記薄膜トランジスタアレイ基板の製造方法は前記エッチング工程後、前記エチレジストパターンをアルコール系列のストリップ額を利用して除去する段階をさらに含むことを特徴とする。
【００３７】
前記ソフトモールドを前記エチレジストに加圧する段階は前記エチレジスト上にソフトモールドの自重位の圧力を加える段階を含むことを特徴とする。 
【発明の効果】
【００３８】
本発明に係る薄膜トランジスタアレイ基板の製造方法はフォト工程を使わないでソフトモールドとエチレジストを利用して薄膜トランジスタアレイ基板の薄膜をパターニングすることができる。これによって、高価の露光装備が必要なくなって、工程が簡単で精密度が高くて工程時間を減らすことができて製造収率が向上する。 
【発明を実施するための最良の形態】
【００３９】
［実施例］
以下、本発明の望ましい実施例を図４a乃至図１１cを参照して詳細に説明する事にする。
【００４０】
図４a及び図４bは本発明に係る薄膜トランジスタアレイ基板の製造方法の中で第１ソフトモールド工程を説明するための平面図及び断面図である。
図４a及び図４bに図示したように下部基板１０１上にゲート信号を供給するゲートライン１０２、ゲートライン１０２と接続されたゲート電極１０６及びゲートライン１０２から延長されたゲートパッド下部電極１５２を含む第１導電パターン群が形成される。ここで、ゲートライン１０２はゲートパッド下部電極１５２からのゲート信号をゲート電極１０６に供給する。
【００４１】
第１導電パターン群を形成するために、下部基板１０１上にスパッタリングなどの蒸着方法を通じて図５aに図示したようにゲート金属膜２０８と、ゲート金属膜２０８上にノズル噴射またはスピンコーティングなどの塗布工程によりエチレジスト(Etch resist)溶液２０４が形成される。ここで、ゲート金属膜２０８はアルミニウム/ネオジム(AlNd)を含むアルミニウム(Al)系金属、モリブデン(Mo)、銅(Cu)、クロム(Cr)、タンタル(Ta)、チタン(Ti)などのような金属が利用される。エチレジスト溶液２０４は耐熱性と耐藥品性を持つ材料、例えばエチルアルコール溶液にノボラック樹脂が約５~３０wt％添加された溶液が利用される。
【００４２】
引き継いで、エチレジスト溶液２０４上部に溝(２０２a)と突出部(２０２b)を持つ第１ソフトモールド２００が整列される。第１ソフトモールドの溝(２０２a)は第１導電パターン群が形成される領域と対応される。このような第１ソフトモールド２００は弾性が大きいゴム材料、例えばポリジメチルシロキサン( PDMS)、ポリウレタン、クロスリンクノボラック樹脂などが利用される。
【００４３】
このような第１ソフトモールド２００は自分の自重位(Self-load weight)の重さで第１ソフトモールド２００の突出部(２０２b)表面とゲート金属膜２０８が接触されるようにエチレジスト溶液２０４に所定時間の間、例えば約１０分~２時間の間に加圧される。この時、基板１０１は約１３０℃以下の温度でベイキングされる。それでは、第１ソフトモールド２００と基板１０１の間の圧力で発生する毛細管力と第１ソフトモールド２００とエチレジスト溶液２０４の間の反発力によりエチレジスト溶液２０４が第１ソフトモールドの溝(２０２a)内に移動する。その結果、図５bに図示したように第１ソフトモールド２００の溝(２０２a)と反転反射されたパターン形態のエチレジストパターン２０６が形成される。
【００４４】
その後、第１ソフトモールド２００と基板１０１が分離した後、エチレジストパターン２０６をマスクで利用したエッチング工程でゲート金属層２０８がパターニングされることによって図５cに図示したようにゲートライン１０２、ゲート電極１０６及びゲートパッド下部電極１５２を含む第１導電パターン群が形成される。
引き継いで、第１導電パターン群上に残存するエチレジストパターン２０６は親環境的(environmentally friendly)なアルコール系列のストリップ額(Stripper)を利用したストリップ工程により除去される。
【００４５】
図６a及び図６bは本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程を説明するための平面図及び断面図である。
【００４６】
図６a及び図６bに図示したようにゲート絶縁膜１１２上に積層された活性層１１４及びオーミック接触層１１６を含む半導体パターンと、データライン１０４、データライン１０４と接続されたソース電極１０８、ソース電極１０８とチャンネルを間に置いて対向するドレイン電極１１０、データライン１０４から延長されたデータパッド下部電極１６２、ストレージキャパシタを成すストレージ電極１２８を含む第２導電パターン群が形成される。ここで、半導体パターン(１１４,１１６)はソース電極１０８及びドレイン電極１１０の間のチャンネルを形成する。データライン１０４はデータパッド下部電極１６２からのデータ信号をソース電極１０８に供給することと同時にゲートライン１０２と交差されるように形成されて画素領域１０５を定義する。
【００４７】
半導体パターンと第２導電パターン群を形成するために、第１導電パターン群が形成された下部基板１０１上に図７aに図示したように PECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁膜１１２と第１及び第２半導体層(２１５,２１７)とデータ金属層２１９が順次に形成される。ここで、ゲート絶縁膜１１２の材料としてはシリコン酸化物(SiOx)またはシリコン窒化物(SiNx)などの無機絶縁物質が利用されて、第１半導体層２１５は不純物がドーピングされない非晶質シリコンが利用されて、第２半導体層２１７はN型またはP型の不純物がドーピングされた非晶質シリコンが利用される。データ金属層２１９はアルミニウム(Al)系金属、モリブデン(Mo)、銅(Cu)などのような金属からなる。
【００４８】
引き継いで、データ金属層２１９上にノズル噴射またはスピンコーティングなどの塗布工程によりエチレジスト溶液２１４が塗布される。このエチレジスト溶液２１４上に第１ソフトモールドと同一材質の第２ソフトモールド２１０が整列される。第２ソフトモールド２１０は互いに異なる高さ(d１,d２)を持つ第１及び第２突出部(２１２a,２１２b)と、第１及び第２突出部(２１２a,２１２b)の間と第１突出部(２１２a)の間に形成された溝(２１２c)を持つ。ここで、第２突出部(２１２b)は薄膜トランジスタ１３０のチャンネル部と対応される領域に形成されて、溝(２１２c)は第２導電パターン群が形成される領域と対応されるように形成される。
【００４９】
このような第２ソフトモールド２１０は自分の自重位の重さでデータ金属層２１９と第２ソフトモールド２１０の第１突出部(２１２a)の表面が接触されるようにエチレジスト溶液２１４に所定時間の間、例えば約１０分~２時間の間に加圧される。この時、基板１０１は約１３０℃以下の温度でベイキングされる。それでは、第２ソフトモールド２１０と基板１０１の間の圧力で発生する毛細管力と第２ソフトモールド２１０とエチレジスト溶液２１４の間の反発力によりエチレジスト溶液２１４が第２ソフトモールド２１０の溝(２１２c)の内に移動する。その結果、図７bに図示したように第２ソフトモールドの溝(２１２c)と反転反射されたパターン形態の段差を持つエチレジストパターン２１６が形成される。すなわち、第２突出部(２１２b)と対応される領域に形成されたエチレジストパターン２１６は溝(２１２c)と対応される領域に形成された第１高さ(h１)を持つエチレジストパターン２１６より低い第２高さ(h２)を持つようになる。
【００５０】
その後、第２ソフトモールド２１０と基板１０１が分離した後、エチレジストパターン２１６をマスクで利用した湿式エッチング工程でデータ金属層がパターニングされることによって図７cに図示したようにストレージ電極１２８、データライン１０４、データライン１０４と接続されたソース電極１０８及びドレイン電極１１０、データライン１０４と異なる一側に接続されたデータパッド下部電極１６２を含む第２導電パターン群が形成される。ここで、データライン１０４はゲートライン１０２と交差されるように形成されて画素領域１０５を決める。
【００５１】
及び、エチレジストパターン２１６をマスクで利用した乾式エッチング工程で第１及び第２半導体層(２１５,２１７)がパターニングされることによって活性層１１４とオーミック接触層１１６は第２導電パターン群に従って形成される。
【００５２】
引き継いで、酸素(O2)プラズマを利用したアッシング工程で第２高さ(h２)を持つエチレジストパターン２１６は除去されて、第１高さ(h１)を持つエチレジストパターン２１６は高さの低くなった状態になる。このようなエチレジストパターン２１６を利用したエッチング工程で薄膜トランジスタのチャンネル部に形成されたデータ金属層とオーミック接触層１１６が除去されることによって図７dに図示したようにドレイン電極１１０とソース電極１０８が分離する。
【００５３】
そして、第２導電パターン群上に残存するエチレジストパターン２１６が親環境的なアルコール系列のストリップ額を利用したストリップ工程により除去される。
【００５４】
図８a及び図８bは本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第３ソフトモールド工程を説明するための平面図及び断面図である。
【００５５】
図８a及び図８bに図示したように第２導電パターン群が形成されたゲート絶縁膜１１２上に第１乃至第４コンタクトホール(１２０,１４２,１５６,１６６)を持つ保護膜１１８が形成される。
【００５６】
第１乃至第４コンタクトホール(１２０,１４２,１５６,１６６)を持つ保護膜１１８を形成するために、ゲート絶縁膜１１２上にPECVD、スパッタリングなどの蒸着方法を通じて図９aに図示したように保護膜１１８と、保護膜１１８上にノズル噴射またはスピンコーティングなどの塗布工程によりエチレジスト溶液２２４が形成される。ここで、保護膜１１８ではゲート絶縁膜１１２のような無機絶縁物質や誘電常数が小さなアクリル(acryl)系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される。エチレジスト溶液２２４は耐熱性と耐藥品性を持つ材料、例えばエチルアルコール溶液にノボラック樹脂が約５~３０wt％添加された溶液が利用される。
【００５７】
引き継いで、エチレジスト溶液２２４上部に溝(２２２a)と突出部(２２２b)を持つ第３ソフトモールド２２０が整列される。第３ソフトモールド２２０の突出部(２２２b)は第１乃至第４コンタクトホールが形成される領域と対応される。このような第３ソフトモールド２２０は自分の自重位の重さで第３ソフトモールド２２０と保護膜１１８が接触されるようにエチレジスト溶液２２４に所定時間の間、例えば約１０分~２時間の間に加圧される。この時、基板１０１は約１３０℃以下の温度でベイキングされる。それでは、第３ソフトモールド２２０と基板１０１の間の圧力で発生する毛細管力と第３ソフトモールド２２０とエチレジスト溶液２２４の間の反撥力によりエチレジスト溶液２２４が第３ソフトモールド２２０の溝(２２２a)内に移動する。その結果、図９bに図示したように第３ソフトモールド２２０の溝(２２２a)と反転反射されたパターン形態のエチレジストパターン２２６が形成される。
【００５８】
その後、第３ソフトモールド２２０と基板１０１が分離した後、エチレジストパターン２２６をマスクで利用したエッチング工程で保護膜１１８がパターニングされることによって図９cに図示したように第１乃至第４コンタクトホール(１２０,１４２,１５６,１６６)が形成される。
【００５９】
第１コンタクトホール１２０は保護膜１１８を貫いて薄膜トランジスタのドレイン電極１１０を露出させる。第２コンタクトホール１４２は保護膜１１８を貫いてストレージ電極１２８を露出させる。第３コンタクトホール１５６は保護膜１１８及びゲート絶縁膜１１２を貫いてゲートパッド下部電極１５２を露出させる。第４コンタクトホール１６６は保護膜１１８を貫いてデータパッド下部電極１６２を露出させる。
【００６０】
引き継いで、保護膜１１８上に残存するエチレジストパターン２２６が親環境的なアルコール系列のストリップ額を利用したストリップ工程により除去される。
【００６１】
図１０a及び図１０bは本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第４ソフトモールド工程を説明するための平面図及び断面図である。
【００６２】
図１０a及び図１０bに図示したように第１乃至第４コンタクトホールを持つ保護膜１１８上に画素電極１２２、ゲートパッド上部電極１５４及びデータパッド上部電極１６４を含む第３導電パターン群が形成される。ここで、画素電極１２２は第１コンタクトホール１２０を通じて薄膜トランジスタ１３０のドレイン電極１１０と接続されて画素領域１０５に形成される。また、画素電極１２２は第２コンタクトホール１４２を通じてストレージ電極１２８と接続されてストレージキャパシタ１４０を構成する。すなわち、ストレージキャパシタ１４０はゲートライン１０２と、そのゲートライン１０２とゲート絶縁膜１１２、活性層１１４、及びオーミック接触層１１６を間に置いて重畳されるストレージ電極１２８と、そのストレージ電極１２８と保護膜１１８に形成された第２コンタクトホール１４２を通じて接続された画素電極１２２から構成される。このようなストレージキャパシタ１４０は画素電極１２２に充電された画素信号が次画素信号が充電されるまで安定的に維持されるようにする。ゲートパッド上部電極１５４は第３コンタクトホール１５６を通じてゲートパッド下部電極１５２と接続されてゲートパッド１５０を構成する。このゲートパッド１５０はゲートドライバ(図示しない)と接続されてゲートライン１０２にゲート信号を供給する。データパッド上部電極１６４は第４コンタクトホール１６６を通じてデータパッド下部電極１６２と接続されてデータパッド１６０を構成する。このデータパッド１６０はデータドライバ(図示しない)と接続されてデータライン１０４にデータ信号を供給する。
【００６３】
この第３導電パターン群を形成するために、保護膜１１８上にスパッタリングなどの蒸着方法で図１１aに図示したように透明導電膜２３３と、透明導電膜２３３上にノズル噴射またはスピンコーティングなどの塗布工程によりエチレジスト溶液２３４が形成される。ここで、透明導電膜２３３としてはインジウムスズオキサイド( ITO)、スズオキサイド( TO)、インジウムジンクオキサイド( IZO)またはインジウムスズジンクオキサイド( ITZO)などが利用される。エチレジスト溶液２３４は耐熱性と耐藥品性を持つ材料、例えばエチルアルコール溶液にノボラック樹脂が約５~３０wt％添加された溶液が利用される。
【００６４】
引き継いで、エチレジスト溶液２３４上部に溝(２３２a)と突出部(２３２b)を持つ第４ソフトモールド２３０が整列される。第４ソフトモールド２３０の溝(２３２a)は第３導電パターン群が形成される領域と対応される。このような第４ソフトモールド２３０は自分の自重位の重さでエチレジスト溶液２３４に所定時間の間、例えば約１０分~２時間の間に加圧される。この時、基板１０１は約１３０℃以下の温度でベイキングされる。それでは、第４ソフトモールド２３０と基板１０１の間の圧力で発生する毛細管力と第４ソフトモールド２３０とエチレジスト溶液２３４の間の反撥力によりエチレジスト溶液２３４が第４ソフトモールド２３０の溝(２３２a)の内に移動する。その結果、図１１bに図示したように第４ソフトモールド２３０の溝(２３２a)と反転反射されたパターン形態のエチレジストパターン２３６が形成される。
【００６５】
その後、第４ソフトモールド２３０と基板１０１が分離した後、エチレジストパターン２３６をマスクで利用したエッチング工程で透明導電膜２３３がパターニングされることによって図１１cに図示したように画素電極１２２、ゲートパッド上部電極１５４及びデータパッド上部電極１６４を含む第３導電パターン群が形成される。
【００６６】
画素電極１２２は第１コンタクトホール１２０を通じてドレイン電極１１０と電気的に接続されて、第２コンタクトホール１４２を通じてストレージ電極１２８と電気的に接続される。ゲートパッド上部電極１５４は第３コンタクトホール１５６を通じてゲートパッド下部電極１５２と電気的に接続される。データパッド上部電極１６４は第４コンタクトホール１６６を通じてデータ下部電極１６２と電気的に接続される。
【００６７】
引き継いで、第３導電パターン群上に残存するエチレジストパターン２３６が親環境的なアルコール系列のストリップ額を利用したストリップ工程により除去される。
【００６８】
本発明に係る第１乃至第４ソフトモールドのそれぞれは基板と分離した後、紫外線(UV)とO3を利用して洗浄される。洗浄された第１乃至第４ソフトモールドのそれぞれは他の薄膜のパターニング工程に再投入される。
【００６９】
一方、本発明に係る薄膜トランジスタアレイ基板の製造方法は液晶表示素子の薄膜トランジスタアレイ基板を例として説明されたがマスクを利用したフォトリソグラフィ工程により形成された薄膜に全部適用されることができる。例えば、液晶表示素子に含まれたカラーフィルターアレイ基板、電界発光素子、プラズマディスプレイパネル、電界放出素子に含まれた薄膜などもエチレジストとソフトモールドを利用したパターニング工程により形成される。
【００７０】
以上説明した内容を通じて当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正ができる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲により決められなければならない。 
【図面の簡単な説明】
【００７１】
【図１】従来薄膜トランジスタアレイ基板を示す平面図。
【図２】図１に図示された薄膜トランジスタアレイ基板を線"II-II'"に沿って切断して図示した断面図。
【図３ａ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｂ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｃ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｄ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｅ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｆ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｇ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図３ｈ】図２に図示された薄膜トランジスタアレイ基板の製造方法を段階的に図示した断面図。
【図４ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第１ソフトモールド工程により形成された第１導電パターン群を示す平面図及び断面図。
【図４ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第１ソフトモールド工程により形成された第１導電パターン群を示す平面図及び断面図。
【図５ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第１ソフトモールド工程を具体的に説明するための断面図。
【図５ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第１ソフトモールド工程を具体的に説明するための断面図。
【図５ｃ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第１ソフトモールド工程を具体的に説明するための断面図。
【図６ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程により形成された半導体パターンと第２導電パターン群を示す平面図及び断面図。
【図６ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程により形成された半導体パターンと第２導電パターン群を示す平面図及び断面図。
【図７ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程を具体的に説明するための断面図。
【図７ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程を具体的に説明するための断面図。
【図７ｃ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程を具体的に説明するための断面図。
【図７ｄ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第２ソフトモールド工程を具体的に説明するための断面図。
【図８ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第３ソフトモールド工程により形成されたコンタクトホールを持つ保護膜を示す平面図及び断面図。
【図８ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第３ソフトモールド工程により形成されたコンタクトホールを持つ保護膜を示す平面図及び断面図。
【図９ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第３ソフトモールド工程を具体的に説明するための断面図。
【図９ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第３ソフトモールド工程を具体的に説明するための断面図。
【図９ｃ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第３ソフトモールド工程を具体的に説明するための断面図。
【図１０ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第４ソフトモールド工程により形成された第３導電パターン群を示す平面図及び断面図。
【図１０ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第４ソフトモールド工程により形成された第３導電パターン群を示す平面図及び断面図。
【図１１ａ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第４ソフトモールド工程を具体的に説明するための断面図。
【図１１ｂ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第４ソフトモールド工程を具体的に説明するための断面図。
【図１１ｃ】本発明に係る薄膜トランジスタアレイ基板の製造方法の中から第４ソフトモールド工程を具体的に説明するための断面図。
【符号の説明】
【００７２】
２、１０２:ゲートライン
４、１０４:データライン 
６、１０６:ゲート電極
８、１０８:ソース電極 
１０、１１０:ドレイン電極
１２、１１２:ゲート絶縁膜 
１４、１１４:活性層
１６、１１６:オーミック接触層 
２２、１２２:画素電極
２８、１２８:ストレージ電極 
４０、１４０:ストレージキャパシタ
５０、１５０:ゲートパッド 
６０、１６０:データパッド 
【図１】
2005197699.tif 000003
【図２】
2005197699.tif 000004
【図３ａ】
2005197699.tif 000005
【図３ｂ】
2005197699.tif 000006
【図３ｃ】
2005197699.tif 000007
【図３ｄ】
2005197699.tif 000008
【図３ｅ】
2005197699.tif 000009
【図３ｆ】
2005197699.tif 000010
【図３ｇ】
2005197699.tif 000011
【図３ｈ】
2005197699.tif 000012
【図４ａ】
2005197699.tif 000013
【図４ｂ】
2005197699.tif 000014
【図５ａ】
2005197699.tif 000015
【図５ｂ】
2005197699.tif 000016
【図５ｃ】
2005197699.tif 000017
【図６ａ】
2005197699.tif 000018
【図６ｂ】
2005197699.tif 000019
【図７ａ】
2005197699.tif 000020
【図７ｂ】
2005197699.tif 000021
【図７ｃ】
2005197699.tif 000022
【図７ｄ】
2005197699.tif 000023
【図８ａ】
2005197699.tif 000024
【図８ｂ】
2005197699.tif 000025
【図９ａ】
2005197699.tif 000026
【図９ｂ】
2005197699.tif 000027
【図９ｃ】
2005197699.tif 000028
【図１０ａ】
2005197699.tif 000029
【図１０ｂ】
2005197699.tif 000030
【図１１ａ】
2005197699.tif 000031
【図１１ｂ】
2005197699.tif 000032
【図１１ｃ】
2005197699.tif 000033