(57)【要約】      （修正有）【課題】書込みが速く、メモリセルの占有面積が小さいＥＥＰＲＯＭとその製造方法を提供する。【解決手段】半導体基板１００上に傾斜部もしくは少なくとも１つの段差部を有する島状半導体層１１０が形成され、島状半導体層は、その上部に形成されたドレイン拡散層６００と、その底部の少なくとも一部に形成されたソース拡散層５００と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層３００と、電荷蓄積層上に形成された制御ゲート４００とを有し、電荷蓄積層への注入を容易にすべく段差部の段もしくは傾斜部の傾斜が構成されている。あるいはドレイン拡散層とソース拡散層に挟まれた領域であるチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートと、ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される拡散層とを備える。【選択図】図１
2005311251.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に傾斜部もしくは少なくとも１つの段差部を有する島状半導体層が形成され、
島状半導体層は、その上部に形成されたドレイン拡散層と、
その底部の少なくとも一部に形成されたソース拡散層と、
ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
電荷蓄積層上に形成された制御ゲートとを有し、
電荷蓄積層へ電子を注入する際にソース拡散層からドレイン拡散層への電界によってチャネル領域を移動する電子の壁面への衝突によって前記電子の電荷蓄積層への注入を容易にすべく段差部の段もしくは傾斜部の傾斜が構成されていることを特徴とする半導体記憶装置。
【請求項２】
段差部もしくは傾斜部の直径が底部から上部方向へ小さくなるように段差部もしくは傾斜部が構成されていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板上に形成された島状半導体層と、
島状半導体層の最上部に形成されたドレイン拡散層と、
島状半導体層の底部の少なくとも一部に形成されたソース拡散層と、
島状半導体層を囲む側壁上の少なくとも一部の領域であってドレイン拡散層とソース拡散層に挟まれた領域であるチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、
電荷蓄積層上に形成された制御ゲートと、
ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される拡散層とを備えることを特徴とする半導体記憶装置。
【請求項４】
ソース拡散層が島状半導体層の底部全域に形成され、これによって半導体基板と島状半導体層が電気的に分離される請求項１〜３の何れか１つに記載の半導体記憶装置。
【請求項５】
電荷蓄積層が、多結晶シリコンを用いた浮遊ゲートからなる請求項１〜３の何れか１つに記載の半導体記憶装置。
【請求項６】
電荷蓄積層が、窒化膜−酸化膜−窒化膜からなる請求項１〜３の何れか１つに記載の半導体記憶装置。
【請求項７】
電荷蓄積層が、ナノクリスタルシリコンからなる請求項１〜３の何れか１つに記載の半導体記憶装置。
【請求項８】
制御ゲートが、金属からなる請求項１〜７の何れか１つに記載の半導体記憶装置。
【請求項９】
チャネル領域に形成される段差部もしくは傾斜部が、当該段差部もしくは傾斜部からドレイン拡散層側への距離の方が当該段差部もしくは傾斜部からソース拡散層側への距離よりも小さい位置に配置される請求項１〜３の何れか１つに記載の半導体記憶装置。
【請求項１０】
ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される前記拡散層は、前記島状半導体層の高さの半分の長さより短い請求項３に記載の半導体記憶装置。
【請求項１１】
請求項１〜１０の何れか１つに記載の半導体記憶装置を備える携帯電子機器。
【請求項１２】
基板上に形成され、その側壁に段差部を有する島状半導体層を備える半導体記憶装置の製造方法であって、
島状半導体層の側壁にサイドウォールを形成するサイドウォール形成工程と、
前記サイドウォールをマスクとして前記基板表面をさらに掘り下げ、すでに形成された側壁との段差部を有する新たな側壁を島状半導体層に形成する掘り下げ工程とを少なくとも含む製造方法。
【請求項１３】
基板表面を所定の深さだけ選択的に掘り下げて島状半導体層の最上段の側壁を形成する工程と、
前記工程の後、島状半導体層の側壁が１以上の段差を形成するように、１回もしくは複数回反復して順次実施される前記サイドウォール形成工程及び掘り下げ工程と、
島状半導体層の側壁にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上に電荷蓄積層を形成する工程と、
電荷蓄積層上に層間絶縁膜を形成する工程と、
層間絶縁膜上に制御ゲートを形成する工程と、
島状半導体層の最上部と掘り下げられた基板表面とに不純物を拡散してドレイン拡散層とソース拡散層とをそれぞれ形成する工程とを備える請求項１２記載の製造方法。
【請求項１４】
基板上に形成された島状半導体層の最上部に配置されるドレイン拡散層に隣接し、かつドレイン拡散層と逆導電型の拡散層を備える半導体記憶装置の製造方法であって、
島状半導体層の側壁の周囲に膜を堆積させる工程と、
島状半導体層の最上部に形成されたドレイン拡散層と前記ドレイン拡散層に隣接する側壁とが露出するように堆積させた膜を除去する工程と、
ドレイン拡散層と前記ドレイン拡散層に隣接する側壁に不純物を注入してドレイン拡散層と逆導電型の拡散層をドレイン拡散層に隣接して形成する工程とからなる逆導電型拡散層形成工程を少なくとも含む製造方法。
【請求項１５】
基板表面を所定の深さだけ選択的に掘り下げて島状半導体層を形成する工程と、
島状半導体層の最上部と掘り下げられた基板表面とに不純物を拡散してドレイン拡散層とソース拡散層とをそれぞれ形成する工程と、
ドレイン拡散層に隣接し、かつドレイン拡散層と逆導電型の拡散層を形成する前記逆導電型拡散層形成工程と、
島状半導体層の側壁にゲート絶縁膜を形成する工程と、
ゲート絶縁膜上に電荷蓄積層を形成する工程と、
電荷蓄積層上に層間絶縁膜を形成する工程と、
層間絶縁膜上に制御ゲートを形成する工程と
を備えることを特徴とする請求項１４記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性半導体記憶装置及びその製造方法、それを備えてなる携帯電子機器に関し、特に基板上に島状半導体を有する３次元構造のメモリセルを有する半導体記憶装置とその製造方法に関する。
【背景技術】
【０００２】
ゲート部に電荷蓄積層と制御ゲートを持ち、チャネルホットエレクトロン等を利用して電荷蓄積層への電荷の注入を行い、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流（以下、ＦＮ電流と略す）等を利用して電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のメモリセルを有する半導体記憶装置（あるいはＥＥＰＲＯＭ）が知られている。このメモリセルは、電荷蓄積層の電荷蓄積状態によってしきい値電圧が相違することを利用して、“０”または“１”の単位データを記憶する。例えば、電荷蓄積層として浮遊ゲートを用いたｎチャネルのメモリセルの場合、浮遊ゲートにホットエレクトロンを注入することによってメモリセルのしきい値電圧を正方向に移動させる。ホットエレクトロン注入のために、ソース拡散層とドレイン拡散層の間に電界をかけてチャネルホットエレクトロンを発生させ、更にゲートに正電圧を印加して発生したホットエレクトロンを浮遊ゲートに注入する。逆に、浮遊ゲートに注入された電子を放出させるには、制御ゲートを接地してソース、ドレイン拡散層又は基板のいずれかに正の高電圧を印加する。このとき浮遊ゲートからトンネル電流によって基板側の電子が放出される。この電子放出により、メモリセルのしきい値電圧は負方向に移動する。
【０００３】
電子の注入と放出、換言すれば書込みと消去を効率良く行う為に、浮遊ゲートと制御ゲートとの間の容量結合の関係が重要である。浮遊ゲートと制御ゲート間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、これによって、書込み、消去が容易になる。近年の半導体技術の進歩、特に微細加工技術の進歩により、ＥＥＰＲＯＭのメモリセルの小型化と大容量化が急速に進んでいる。小型化によってメモリセル面積が小さくても、浮遊ゲートと制御ゲート間の容量を大きく確保できる手段が望まれている。浮遊ゲートと制御ゲート間の容量を大きくする為には、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、又は浮遊ゲートと制御ゲートの対向面積を大きくすればよい。しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。    ゲート絶縁膜の誘電率を大きくする手段として、例えば、シリコン酸化膜に代わってシリコン窒素膜等を用いることが考えられる。しかし、主として信頼性上問題のために、これも実用的でない。十分な容量を確保する為の残された手段は、浮遊ゲートと制御ゲートのオーバラップ面積を一定値以上確保することである。しかし、これは、メモリセルの面積を小さくしてＥＥＰＲＯＭの大容量化を図る上で障害となる。
【０００４】
上記の課題を克服するための、異なる手段の一つとして、半導体基板の表面に島状半導体層を形成し、その側壁に、島状半導体層を取り囲むように形成された電荷蓄積層及び制御ゲートを有するメモリセルからなるＥＥＰＲＯＭが提案されている（例えば、特許文献１および非特許文献１参照）。図４５は、この構造のＥＥＰＲＯＭに含まれるメモリセルの概略構造を示す断面構造図である。図４５に示すＥＥＰＲＯＭは、小さな基板占有面積で電荷蓄積層と制御ゲートの間の容量を十分大きく確保することができる。また各メモリセルのビット線に繋がるドレイン拡散層１９は、それぞれ島状半導体層の上面に形成され、溝によって電気的に完全に絶縁されている。さらに素子分離領域が小さくでき、メモリセルサイズが小さくなる。したがって、優れた書込み，消去効率を持つメモリセルを集積した大容量化ＥＥＰＲＯＭを得ることができる。
【０００５】
上記構造のメモリセルへの書込み及び消去は、例えば次のような電圧を各部に印加することによって実現される。まず、書込みは、ドレイン電位Ｖｄを６Ｖ、制御ゲート電位Ｖｃｇを１２Ｖ、ソース電位Ｖｓを０Ｖとする。これらの電圧により、ドレイン拡散層１９の近傍のチャネル領域で発生したチャネルホットエレクトロンは、トンネル酸化膜１４を介して浮遊ゲート１５へ注入される。また、消去は、ＶｄをＦｌｏａｔｉｎｇ、Ｖｃｇを−１２Ｖ、Ｖｓを６Ｖとする。これらの電圧により、ＦＮ電流によって、浮遊ゲート１５からソース拡散層１８へ電子が引き抜かれる。
【０００６】
さらに、島状半導体層の側壁を利用したメモリセルからなるＥＥＰＲＯＭでは、平面型のメモリセルからなるＥＥＰＲＯＭと比べて、以下の優れた点を有する。第一に、島状半導体層１１を高くすることで、ゲート長を長くすることが可能となる。このため、メモリセルの占有面積を大きくすることなく、いわゆる短チャネル効果の抑制が可能となる。第二に、島状半導体層１１の周囲を取り囲む領域がチャネル領域となるので、小さい占有面積内に大きなゲート幅を確保することが可能となる。
【特許文献１】特開平８−１４８５８７号公報
【非特許文献１】Ｈｏｗａｒｄ  Ｐｅｉｎ他  ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，  Ｖｏｌ．１４，  Ｎｏ．８，  ｐｐ４１５−ｐｐ．４１７  １９９３年
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記のように、島状半導体層の側壁を利用したメモリセルからなるＥＥＰＲＯＭでは、平面型のメモリセルからなるＥＥＰＲＯＭに比べて、優れた書込み、消去効率を持ち、より小さな面積のメモリセルを形成することができる。
【０００８】
しかし、書込みにチャネルホットエレクトロンを用いたＥＥＰＲＯＭでは、チャネルホットエレクトロンの浮遊ゲートへの注入効率が悪いと、電荷蓄積層と制御ゲートの間の容量が大きくとも、書込み速度が非常に遅くなってしまう。チャネルホットエレクトロンの進行方向ベクトルは、ソース拡散層とドレイン拡散層間にかけられた電圧による電界の方向、即ち、ソース拡散層からドレイン拡散層に向いた直線方向である。従来の構造のメモリセルでは、チャネルホットエレクトロンを注入したい浮遊ゲートが、浮遊ゲートと平行な方向であり、チャネルホットエレクトロンの進行方向に存在しない。この為、チャネルホットエレクトロンの浮遊ゲートへの注入効率が悪く、書込み速度が遅い。
【０００９】
本発明は上記実情を鑑みて為されたものであり、書込みが速く、メモリセルの占有面積が小さいＥＥＰＲＯＭとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、半導体基板上に傾斜部もしくは少なくとも１つの段差部を有する島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その底部の少なくとも一部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートとを有し、電荷蓄積層へ電子を注入する際にソース拡散層からドレイン拡散層への電界によってチャネル領域を移動する電子の壁面への衝突によって前記電子の電荷蓄積層への注入を容易にすべく段差部の段もしくは傾斜部の傾斜が構成されていることを特徴とする半導体記憶装置を提供する。
【００１１】
また、本発明は、半導体基板上に形成された島状半導体層と、島状半導体層の最上部に形成されたドレイン拡散層と、島状半導体層の底部の少なくとも一部に形成されたソース拡散層と、島状半導体層を囲む側壁上の少なくとも一部の領域であってドレイン拡散層とソース拡散層に挟まれた領域であるチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートと、ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される拡散層とを備える半導体記憶装置を提供する。
【発明の効果】
【００１２】
本発明の半導体記憶装置は、電荷蓄積層へ電子を注入する際にソース拡散層からドレイン拡散層への電界によってチャネル領域を移動する電子の壁面への衝突によって前記電子の電荷蓄積層への注入を容易にすべく段差部の段もしくは傾斜部の傾斜が構成されているので、書込み時にチャネル領域のドレイン近傍で発生するチャネルホットエレクトロンが浮遊ゲートに効率的に注入される。従って、書込みの高速化、低電圧化が可能になる。
【００１３】
また、本発明の半導体記憶装置は、ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される拡散層を備えるので、他のチャネル領域よりも不純物濃度が高い前記拡散層でのチャネルホットエレクトロンの発生効率が増加し、浮遊ゲートへのチャネルホットエレクトロンの注入効率が向上する。従って、書込みの高速化、低電圧化が可能になる。
【発明を実施するための最良の形態】
【００１４】
この発明の半導体記憶装置は、半導体基板上に傾斜部もしくは少なくとも１つの段差部を有する島状半導体層が形成され、島状半導体層は、その上部に形成されたドレイン拡散層と、その底部の少なくとも一部に形成されたソース拡散層と、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートとを有し、電荷蓄積層へ電子を注入する際にソース拡散層からドレイン拡散層への電界によってチャネル領域を移動する電子の壁面への衝突によって前記電子の電荷蓄積層への注入を容易にすべく段差部の段もしくは傾斜部の傾斜が構成される。
【００１５】
ここで、島状半導体層の底部の少なくとも一部に形成されるソース拡散層は、島状半導体層の底部全体に形成されて基板と島状半導体層を電気的に分離するような構造であってもよいが、例えば島状半導体層の側壁が半導体基板と接する付近だけに形成され、島状半導体層内部の底面には形成されないような構造であってもよい。また、段差部とは、島状半導体層の基板に並行する断面の周囲長が、所定距離だけ基板表面から離れた面を境界として急峻に異なるように島状半導体層が形成される部分をいう。また、傾斜部とは、基板表面からのある距離の範囲内で島状半導体層の断面の周囲長が徐々に変化するように島状半導体層が形成される部分をいう。
【００１６】
段差部もしくは傾斜部の直径が底部から上部方向へ小さくなるように段差部もしくは傾斜部が構成されていてもよい。
あるいは、この発明の半導体記憶装置は、半導体基板上に形成された島状半導体層と、島状半導体層の最上部に形成されたドレイン拡散層と、島状半導体層の底部の少なくとも一部に形成されたソース拡散層と、島状半導体層を囲む側壁上の少なくとも一部の領域であってドレイン拡散層とソース拡散層に挟まれた領域であるチャネル領域上にゲート絶縁膜を介して形成された電荷蓄積層と、電荷蓄積層上に形成された制御ゲートと、ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される拡散層とを備える。
【００１７】
ソース拡散層が島状半導体層の底部全域に形成され、これによって半導体基板と島状半導体層が電気的に分離されるように構成されていてもよい。こうすれば、島状半導体が基板から電気的に分離されるので、基板を流れる電流によって電位効果が生じ、この影響でメモリセルの閾値が変動するバックバイアス効果が抑制される。
【００１８】
電荷蓄積層は、多結晶シリコンを用いた浮遊ゲートからなっていてもよく、あるいは窒化膜−酸化膜−窒化膜もしくはナノクリスタルシリコンからなっていてもよい。
また、制御ゲートが金属からなっていてもよい。制御ゲートに金属をもちいるようにすれば、メモリセルアレイを形成する際のワード線の抵抗を低減することができ、これによって配線遅延の抑制が可能となる。また、様々な仕事関数を有する金属を用いることで、しきい値電圧を制御することが可能となる。
【００１９】
さらに、チャネル領域に形成される段差部もしくは傾斜部が、当該段差部もしくは傾斜部からドレイン拡散層側への距離の方が当該段差部もしくは傾斜部からソース拡散層側への距離よりも小さい位置に配置されていてもよい。このようにすれば、チャネル領域の電界によって加速されて発生するチャネルホットエレクトロンのより多くが段差部もしくは傾斜部のドレイン拡散層側で発生して段差部もしくは傾斜部へ導かれるので浮遊ゲートへの注入効率をより向上させることができる。
ドレイン拡散層と逆導電型であってドレイン拡散層に接するチャネル領域に配置される前記拡散層は、前記島状半導体層の高さの半分の長さより短くてもよい。チャネル領域の電界によってドレイン拡散層側へ加速されて発生するチャネルホットエレクトロンの多くは、チャネル領域中のドレイン拡散層側で発生するので、前記のような構造にすればチャネル領域のソース拡散層側はチャネルが形成されやすい低濃度拡散層に、ドレイン拡散層はホットエレクトロンの発生率の高い高濃度拡散層に形成することができ、読み出し特性への影響を抑制しつつ書込みの高速化あるいは低電圧化を実現することができる。
また、この発明の携帯電子機器は、前記の半導体記憶装置を備える。
【００２０】
また別の観点から、この発明は、基板上に形成され、その側壁に段差部を有する島状半導体層を備える半導体記憶装置の製造方法であって、島状半導体層の側壁にサイドウォールを形成するサイドウォール形成工程と、前記サイドウォールをマスクとして前記基板表面をさらに掘り下げ、すでに形成された側壁との段差部を有する新たな側壁を島状半導体層に形成する掘り下げ工程とを少なくとも含む製造方法を提供する。
【００２１】
この発明による半導体記憶装置の製造方法は、サイドウォールをマスクとして前記基板表面をさらに掘り下げ、すでに形成された側壁との段差部を有する新たな側壁を島状半導体層に形成する掘り下げ工程を含むので、ソース拡散層からドレイン拡散層へ向かう方向の側壁に少なくとも一つの段差部を有する半導体記憶装置を製造することができ、書込み時にチャネル領域のドレイン近傍で発生するチャネルホットエレクトロンが浮遊ゲートに効率的に注入される半導体記憶装置が得られる。従って、この発明の製造方法によって製造された半導体記憶装置は書込みの速度が速く、書込み時の駆動電圧の低電圧化が可能になる。
【００２２】
さらに、この発明の製造方法は、基板表面を所定の深さだけ選択的に掘り下げて島状半導体層の最上段の側壁を形成する工程と、前記工程の後、島状半導体層の側壁が１以上の段差を形成するように、１回もしくは複数回反復して順次実施される前記サイドウォール形成工程及び掘り下げ工程と、島状半導体層の側壁にゲート絶縁膜を形成する工程と、ゲート絶縁膜上に電荷蓄積層を形成する工程と、電荷蓄積層上に層間絶縁膜を形成する工程と、層間絶縁膜上に制御ゲートを形成する工程と、島状半導体層の最上部と掘り下げられた基板表面とに不純物を拡散してドレイン拡散層とソース拡散層とをそれぞれ形成する工程とを備える。これによって、前記のように速度が速く、書込み時の駆動電圧の低電圧化が可能な半導体記憶装置を製造することができる。
【００２３】
あるいは、この発明は、基板上に形成された島状半導体層の最上部に配置されるドレイン拡散層に隣接し、かつドレイン拡散層と逆導電型の拡散層を備える半導体記憶装置の製造方法であって、島状半導体層の側壁の周囲に膜を堆積させる工程と、島状半導体層の最上部に形成されたドレイン拡散層と前記ドレイン拡散層に隣接する側壁とが露出するように堆積させた膜を除去する工程と、ドレイン拡散層と前記ドレイン拡散層に隣接する側壁に不純物を注入してドレイン拡散層と逆導電型の拡散層をドレイン拡散層に隣接して形成する工程とからなる逆導電型拡散層形成工程を少なくとも含む製造方法を提供する。
【００２４】
この発明による半導体記憶装置の製造方法は、前記逆導電型拡散層形成工程を含むので、ドレイン拡散層に隣接し、かつドレイン拡散層と逆導電型の拡散層ソース拡散層を備える半導体記憶装置を製造することができ、他のチャネル領域よりも不純物濃度が高い前記拡散層でのチャネルホットエレクトロンの発生効率が高く、前記チャネルホットエレクトロンの浮遊ゲートへの注入効率の高い半導体記憶装置が得られる。従って、この発明の製造方法によって製造された半導体記憶装置は書込みの速度が速く、書込み時の駆動電圧の低電圧化が可能になる。
以下、本発明の実施例を、図面を参照して説明する。
【実施例１】
【００２５】
図１は、この発明の半導体記憶装置に係るメモリセルの一実施例を示す模式的な断面図である。なお、本実施例ではｐ型基板を用いたｎ型のメモリセルについて示す。
この実施例では、ｐ型シリコン基板１００上に島状半導体層１１０が形成され、該島状半導体層１１０の側面の少なくとも一部が活性領域面であって、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜２００が形成されている。更に、前記ゲート酸化膜２００の少なくとも一部を覆うように、例えば多結晶シリコンにて形成された浮遊ゲート３００が配置されている。そして、更に前記浮遊ゲート３００の少なくとも一部を覆うように形成された層間絶縁膜４５０を介して、例えば多結晶シリコンからなる制御ゲート４００が配置されている。
【００２６】
前記島状半導体層１１０の側面の活性領域面は、少なくともその一部に段差部を有し、前記島状半導体層１１０の上面にはｎ型拡散層からなるソース拡散層５００、下面にはｎ型拡散層からなるドレイン拡散層６００が設けられ、３次元構造のメモリセルが構成されている。
【００２７】
上記の構造では、書込み時にチャネル領域のドレイン近傍で発生するチャネルホットエレクトロンの電界による進行方向に浮遊ゲートが存在する。従って、チャネルホットエレクトロンが浮遊ゲートに注入される効率は、島状半導体層１１０に段差部を形成しない従来の構造に比べて高くなる。高い書込み効率は、書込みの高速化、低電圧化に貢献する。
例えば、メモリセルの各部に電圧を印加して、ドレイン電位Ｖｄを６Ｖ、制御ゲート電位Ｖｃｇを１２Ｖ、ソース電位Ｖｓを０Ｖとする。これにより島状半導体層１１０のチャネル領域のドレイン近傍で発生したチャネルホットエレクトロンは、ソース拡散層５００からドレイン拡散層６００の方向への進行方向ベクトルを有する。そして、チャネルホットエレクトロンは、その進行方向に形成された浮遊ゲートに向かって注入される。
【００２８】
なお、島状半導体層１１０に形成される段差部は、図１に示すように必ずしも半導体基板１００表面に水平である必要はなく、例えば図２及び図３に示すように、半導体基板１００表面に水平な面からある一定の角度を有していてもよい。このような構造であっても、本発明の目的である、チャネルホットエレクトロンの浮遊ゲートへの注入効率向上が期待される。また、島状半導体層１１０に形成するのは必ずしも段差部である必要は無く、図４に示すように島状半導体層の頂部が小さくなるように傾斜を有した構造であってもよい。この様な構造であっても、チャネルホットエレクトロンの浮遊ゲートへの注入効率の向上が期待される。
【００２９】
なお、この発明は、本実施例のような多結晶シリコンからなる浮遊ゲートを用いたフラッシュメモリに限定されない。例えば、図５に示すように、電荷蓄積層として、酸化膜−窒化膜−酸化膜からなる、いわゆるＭＯＮＯＳ型メモリであってもよい。あるいは、図６に示すように、少なくとも一つ以上のナノクリスタルシリコンを含む絶縁膜を電荷蓄積層として用いたメモリセルにも適用できる。なお、電荷蓄積層にナノクリスタルを含む絶縁膜を用いた構造の場合、所望のメモリセルの機能が得られれば、前記絶縁膜中の前記ナノクリスタルシリコンの分布は限定しないが、前記ナノクリスタルシリコンは前記絶縁膜中にほぼ一様に分布していることが望ましい。
【００３０】
図７は、制御ゲートが金属４２０で形成された場合のメモリセルの一例を示す断面図である。ここで、制御ゲート４００の材料として、例えばアルミニウム、タングステン或は銅等の元素を含む金属を用いることができる。制御ゲートに金属を用いることにより、メモリセルアレイを形成する際のワード線の抵抗が低減され、これによって配線遅延の抑制が可能となる。また、様々な仕事関数を有する金属を用いることで、しきい値電圧の制御が可能となる。
【００３１】
また、本実施例では、半導体基板に島状半導体層１１０を形成しているが、島状半導体層１１０の形成は、ｎ型半導体基板内に形成されたｐ型不純物拡散層若しくはｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物拡散層上であっても構わない。また各不純物拡散層の導電型が、すべて前記と逆導電型でも構わない。
【００３２】
また、本実施例において示したメモリセルにおいて、例えばしきい値分布を三種類以上に設定することによりメモリセルに記憶するデータの多値化を行ってもよい。
なお、図１〜図７に示すように、島状半導体層に形成される段差部は、前記島状半導体層の上部に形成される方が好ましい。浮遊ゲートに注入されるホットエレクトロンの多くはチャネル領域のドレイン拡散層近傍で発生する為である。
【００３３】
また、本実施例で示した半導体記憶装置において、電荷蓄積層は島状半導体層のチャネル領域全面を覆わなくてもよい。例えば、図８に示すように、前記島状半導体層に形成する段差部の周辺の一部のみに形成されていてもよい。尚、半導体基板１００と島状半導体層１１０とは、電気的に分離されていることが更に好ましい。電気的に分離されることにより、半導体層が電気的にフローティングになり、基板バイアス効果を抑制することが可能となる。
【実施例２】
【００３４】
図９は、この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。なお、本実施例ではｐ型基板を用いたｎ型のメモリセルについて示す。
この実施例では、ｐ型シリコン基板１００上に島状半導体層１１０が形成され、前記島状半導体層１１０の側面の少なくとも一部が活性領域面であって、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜２００が形成されている。  更に、前記ゲート酸化膜２００の少なくとも一部を覆うように、例えば多結晶シリコンにて形成された浮遊ゲート３００が配置されている。そして、更に前記浮遊ゲート３００の少なくとも一部を覆うように形成された層間絶縁膜４５０を介して、例えば多結晶シリコンからなる制御ゲート４００が配置されている。
【００３５】
更に、前記島状半導体層１１０の上面にはｎ型拡散層からなるソース拡散層５００、下面にはｎ型拡散層からなるドレイン拡散層６００が設けられている。そして更に、チャネル領域のドレイン拡散層６００近傍にドレイン拡散層とは逆導電型、つまりｐ型の拡散層６１０が形成され、これらによって３次元構造のメモリセルが構成されている。
上記のように拡散層６１０を配置した構造にすることによって、チャネル領域のドレイン近傍での電界が増大し、チャネル領域のドレイン近傍で発生するチャネルホットエレクトロンの発生効率が増加する。
【００３６】
例えば、メモリセルの各部に電圧を印加して、ドレイン電位Ｖｄを６Ｖ、制御ゲート電位Ｖｃｇを１２Ｖ、ソース電位Ｖｓを０Ｖとする。このとき、島状半導体層１１０のチャネル領域のドレイン近傍にｐ型拡散層が配置されており、他のチャネル領域よりも不純物濃度が高いのでチャネルホットエレクトロンの発生効率が増加し、浮遊ゲートへのチャネルホットエレクトロンの注入効率が向上する。
【００３７】
なお、図９において、拡散層６１０は、島状半導体層１１０の外周部のみに形成されているが、必ずしも島状半導体層１１０の外周部のみに形成する必要はない。例えば、図１０に示す構造も可能である。
なお、本実施例は、多結晶シリコンからなる浮遊ゲートを用いたフラッシュメモリについて説明しているが、この発明はこれに限定されず、例えば、図１１に示すように、電荷蓄積層が酸化膜−窒化膜−酸化膜からなる、いわゆるＭＯＮＯＳ型メモリや、図１２に示すように、少なくとも一つ以上のナノクリスタルシリコンを含む絶縁膜からなるメモリセルにも適用できる。なお、電荷蓄積層にナノクリスタルを含む絶縁膜を用いた構造の場合、所望のメモリセルの機能が得られれば、前記絶縁膜中の前記ナノクリスタルシリコンの分布は限定しないが、前記ナノクリスタルシリコンは前記絶縁膜中にほぼ一様に分布していることが望ましい。
【００３８】
また、図１３は、制御ゲートを金属４２０で形成したメモリセルの一例である。ここで、制御ゲート４００の材料として、例えばアルミニウム、タングステン或は銅等の元素を含む金属を用いることができる。制御ゲートに金属を用いることにより、メモリセルアレイを形成する際のワード線の抵抗が低減され、これによって配線遅延の抑制が可能となる。また、様々な仕事関数を有する金属を用いることで、しきい値電圧の制御が可能となる。
【００３９】
また、本実施例では、半導体基板に島状半導体層１１０を形成しているが、島状半導体層１１０の形成は、ｎ型半導体基板内に形成されたｐ型不純物拡散層若しくはｐ型シリコン基板内に形成されたｎ型不純物拡散層内にさらに形成されたｐ型不純物拡散層上であっても構わない。また各不純物拡散層の導電型が、すべて前記と逆導電型でも構わない。
また、本実施例において示したメモリセルにおいて、例えばしきい値分布を三種類以上に設定することにより、メモリセルに記憶するデータの多値化を行ってもよい。
【００４０】
なお、図９〜図１３に示すように、島状半導体層１１０のドレイン近傍に配置される、ドレイン拡散層とは逆導電型の拡散層は、前記島状半導体層の上部に形成される方好ましい。浮遊ゲートに注入されるホットエレクトロンの多くはチャネル領域のドレイン拡散層近傍で発生する為である。
また、本実施例で示した半導体記憶装置において、電荷蓄積層は島状半導体層のチャネル領域全面を覆わなくてもよく、例えば図１４に示したように、前記島状半導体層に形成されるドレイン近傍のドレイン拡散層とは逆導電型の拡散層の周辺の一部のみに形成されていてもよい。
【００４１】
尚、この実施例においても、実施例１と同様、半導体基板と半導体層とは、電気的に分離されている方が更に好ましい。電気的に分離されることにより、半導体層がフローティングになり基板バイアス効果を抑制することが可能となる。
【実施例３】
【００４２】
本実施例では、実施例１で説明した３次元構造のメモリセルの製造方法を示す。この実施例のメモリセルは、半導体基板上に島状半導体層が形成され、該島状半導体層の側面の少なくとも一部が活性領域面であって、前記活性領域面の少なくとも一部に段差部を有し、更に前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜が形成されている。更に前記ゲート酸化膜の少なくとも一部を覆うように、例えば多結晶シリコンにて形成された浮遊ゲートが配置されている。そして更に、前記浮遊ゲートの少なくとも一部を覆うように形成された層間絶縁膜を介して、例えば多結晶シリコンからなる制御ゲートが配置されている。前記島状半導体層の上面及び下面にはｎ型拡散層からなるソース、ドレイン領域が設けられている。なお、図１５〜３０は、本実施例における３次元構造のメモリセルの製造方法を示す概略工程断面図である。
【００４３】
まず、例えばｐ型シリコン基板からなる半導体基板１００の表面に例えばシリコン酸化膜からなりマスク層となる第１の絶縁膜７０１を２００〜２０００ｎｍの厚さに堆積する。そして、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用い、第１の絶縁膜７０１を反応性イオンエッチングによりエッチングする（図１５）。
【００４４】
ここで、第１の絶縁膜７０１の材料は、ｐ型シリコン基板１００の反応性エッチング時にエッチングされないか若しくはエッチング速度がシリコンより遅い材料であればよく、前記のシリコン酸化膜に限定されない。第１の絶縁膜７０１は、例えば、シリコン窒化膜、導電膜、あるいは二種以上の材料からなる積層膜でも構わない。
そして、第１の絶縁膜７０１をマスクに用いて、半導体基板１００を反応性イオンエッチングにより１〜５０００ｎｍの深さだけエッチングして表面を掘り下げる。その後、半導体基板１００の露出部を熱酸化して、例えばシリコン酸化膜からなる第２の絶縁膜７０２を５ｎｍ〜１００ｎｍの厚さに形成する（図１６）。なお、第２の絶縁膜７０２の形成方法は、前述の方法に限定されず、例えばＣＶＤによる堆積によって形成してもよい。この工程によって、半導体基板１００の水平方向の表面及び島状に加工された部分の側壁に第２の絶縁膜７０２が形成される。
【００４５】
次に、第１の絶縁膜７０１及び第２の絶縁膜７０２の上に、例えばシリコン窒化膜からなる第３の絶縁膜８０１を１〜１０００ｎｍの厚さに堆積する。その後、異方性エッチングにより第３の絶縁膜８０１をエッチングする。これによって、島状に加工された半導体基板１００の側壁部に形成された第２の絶縁膜７０２及び第１の絶縁膜７０１の側壁上に第３の絶縁膜８０１をサイドウォール状に配置する（図１７）。
【００４６】
続いて、第３の絶縁膜８０１をマスクにして、反応性イオンエッチングにより第２の絶縁膜７０２をエッチングによって除去する。そして、第３の絶縁膜８０１が配置されていない部分に露出したシリコン基板１００を、５０〜５０００ｎｍの深さだけエッチングしてさらに掘り下げ、ｐ型シリコン基板１００を段差部を有する島状に加工する（図１８）。
その後、シリコン基板１００の露出部を例えば熱酸化することで、例えばシリコン酸化膜からなる第４の絶縁膜７０３を３ｎｍ〜１００ｎｍの厚さに形成する（図１９）。なお第４の絶縁膜７０３の形成方法は、前記の方法に限らず、例えば堆積によって形成しても構わない。また、膜の材料もシリコン酸化膜に限らず、例えばシリコン窒化膜でも構わない。更に、第４の絶縁膜７０３を形成しなくても構わない。
【００４７】
続いて、例えば等方性エッチングにより半導体基板上に形成された第１の絶縁膜７０１、第２の絶縁膜７０２、第３の絶縁膜８０１及び第４の絶縁膜７０３を除去し（図２０）、島状半導体層１１０を形成する。そして、島状半導体層１１０の表面を酸化し、例えばシリコン酸化膜からなる第５の絶縁膜７１０を１０ｎｍ〜１００ｎｍの厚さに形成する（図２１）。この時、島状半導体層１１０の径が最小加工寸法で形成されていた場合、第５の絶縁膜７１０を形成した後にエッチング除去することにより島状半導体層１１０の径の大きさを小さくすることができる。つまり、最小加工寸法以下に形成される。なお、第５の絶縁膜７１０の形成は行わなくても構わない。
【００４８】
次に、第５の絶縁膜７１０を、例えば等方性エッチングにより除去した後、例えば熱酸化によって、例えばシリコン酸化膜からなる第６の絶縁膜７１１を３〜１００ｎｍの厚さに形成する。なお、第６の絶縁膜７１１の形成方法は、前述の熱酸化に限定されず、例えばＣＶＤによるシリコン酸化膜の堆積であっても構わない。
続いて、例えばシリコン膣化膜からなる第７の絶縁膜８１０を、例えば５〜１０００ｎｍの厚さに堆積し（図２２）、その後、例えば反応性イオンエッチングにより、第７の絶縁膜８１０及び第６の絶縁膜７１１を異方性エッチングする。こうして、第７の絶縁膜８１０及び第６の絶縁膜７１１を島状半導体層１１０の側壁にサイドウォール状に加工する（図２３）。
【００４９】
その後、段差部を有する島状半導体層１１０の上部及び底部に不純物導入を行ってｎ型不純物拡散層を形成し、ソース拡散層５００及びドレイン拡散層６００を配置する。前記のｎ型不純物拡散層の形成は、例えば、イオン注入法により０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素あるいは燐を１×１０13〜１×１０17／ｃｍ2程度のドーズ量だけ導入することによって形成することができる。
【００５０】
続いて、例えば熱酸化により素子分離膜２５０を形成した後、例えば等方性エッチングにより第６の絶縁膜７１１及び第７の絶縁膜８１０を選択除去する（図２４）。そして、必要に応じて斜めイオン注入を利用して島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、硼素を１×１０11〜１×１０13／ｃｍ2程度のドーズ量だけ注入する。チャネルイオン注入の際には、島状半導体層１１０に対して多方向から注入することが好ましい。それによって、島状半導体層１１０側壁の表面不純物濃度がより均一化されるからである。あるいは、前記のチャネルイオン注入方法に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、堆積させた酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入を行う工程の順序は、前記の順序に限定されず、島状半導体層１１０を形成する前に導入を完了しておいても構わない。また、島状半導体層１１０の表面から不純物を導入する方法は、前記の方法に限定されず、不純物濃度分布が同等であれば手段は限定されない。
【００５１】
続いて、例えば熱酸化法を用いて島状半導体層１１０の周囲に、例えばシリコン酸化膜からなる第８の絶縁膜２００を形成する（図２５）。第８の絶縁膜２００は、例えば厚さが１０ｎｍ程度のトンネル酸化膜である。第８の絶縁膜２００は、熱酸化膜に限らず、例えば、ＣＶＤ酸化膜、若しくはオキシナイトライド膜でも構わない。
【００５２】
続いて、例えば多結晶シリコン膜からなる第１の導電膜３００を２０ｎｍ〜２００ｎｍ程度の厚さに堆積した（図２６）後、例えばイオン注入法により、第１の導電膜３００へ不純物の導入を行う。例えば、砒素若しくは燐を５〜１００ｋｅＶの注入エネルギー、１×１０12〜１×１０17／ｃｍ2のドーズ量で注入する。次に、例えば反応性イオンエッチングにより、第１の導電膜３００が島状半導体層１１０の側壁部のみに配置されるようにエッチングする（図２７）。このようにして形成した第１導電膜３００は、電荷蓄積層となる。なお、第１の導電膜３００の膜厚は、第３の絶縁膜８０１の膜厚よりも厚いほうが望ましい。また、第１の導電膜３００へ不純物を導入する工程の順序は、前述のように多結晶シリコン膜を堆積させた直後に限らず、例えば、反応性イオンエッチングにより第１の導電膜３００を異方性エッチングした後でも構わない。また、第１の導電膜３００への不純物の導入方法は、前述のイオン注入法に限らず、所望の不純物濃度分布が得られれば特に限定されない。例えばＣＶＤ法により砒素若しくは燐を含む酸化膜を堆積し、その酸化膜からの砒素若しくは燐の拡散を利用してもよい。あるいは、第１の導電膜を堆積する際に、ｉｎ−ｓｉｔｕでの砒素若しくは燐のドープを行っても構わない。所望の不純物濃度分布が得られれば、その方法は特に限定されない。
【００５３】
次に、第１の導電膜３００の表面に、層間絶縁膜４５０を形成する。この層間絶縁膜４５０は、例えば、いわゆるＯＮＯ膜が好ましい。具体的には、熱酸化法により第１の導電膜３００の表面に５〜１０ｎｍの厚さのシリコン酸化膜を形成し、さらにＣＶＤ法により５〜１０ｎｍの厚さのシリコン窒化膜を堆積し、さらにその上に５〜１０ｎｍの厚さのシリコン酸化膜を堆積する。続いて、例えば多結晶シリコン膜からなる第２の導電膜４００を１５ｎｍ〜１５０ｎｍの厚さに堆積する（図２８）。このようにして形成した第２の導電膜４００は、制御ゲートとなる。続いて、例えばイオン注入法により、第２の導電膜コン４００へ不純物の導入を行う。例えば、砒素若しくは燐を５〜１００ｋｅＶの注入エネルギーで、１×１０12〜１×１０17／ｃｍ2のドーズ量だけ注入する。
【００５４】
次に、例えばシリコン酸化膜からなる第９の絶縁膜７１２を堆積する。そして、公知のフォトリソグラフィ技術によりワード線となる部分のみをパターニングしたレジストＲ２をマスクとして用い、例えば反応性イオンエッチングにより、例えばシリコン酸化膜からなる第９の絶縁膜７１２をエッチングする（図２９）。なお、第９の絶縁膜７１２のエッチングは、反応性イオンエッチングに限らず、例えば等方性エッチングでも構わない。所望の形状が得られる限り、エッチングの方法は特に限定されない。また、第９の絶縁膜７１２の材料は、シリコン酸化膜に限定されず、例えばシリコン窒化膜、導電膜、あるいは二種以上の材料からなる積層膜でも構わない。第２の導電膜４００のエッチング時にエッチングされないか若しくはエッチング速度が多結晶シリコンのものより遅い材料であればよい。
【００５５】
続いて、第９の絶縁膜７１２をハードマスクとして、例えば反応性イオンエッチングにより、第２の導電膜４００をエッチングする。なお、第２の導電膜４００をエッチングする際のエッチング方法は、前述の反応性イオンエッチングに限定されず、例えばＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）を用いてもよい。所望の形状が得られる限り、その方法は特に限定されない。また、本実施例では第９の絶縁膜７１２をハードマスクとして、第２の導電膜４００のエッチングを行ったが、第９の絶縁膜７１２を堆積せず、レジストＲ２をマスクとして第２の導電膜４００のエッチングを行っても構わない。
【００５６】
続いて、第２の導電膜４００のエッチングの際にハードマスクとして用いた第９の絶縁膜７１２を、例えば等方性エッチングにより除去する（図３０）。なお、第２の導電膜４００へ不純物を導入する工程の順序は、前述のように第２の導電膜４００を堆積させた直後に限られず、例えば、第２の導電膜４００をエッチングした後に第９の絶縁膜７１２をエッチングした後でも構わない。所望の不純物濃度分布が得られれば、前記工程の順序は特に限定されない。また、第２の導電膜４００へ不純物を導入する方法は、前述のイオン注入法に限らず、例えばＣＶＤ法により砒素若しくは燐を含む酸化膜を堆積し、その酸化膜からの砒素若しくは燐の拡散を利用してもよい。あるいは、第２の導電膜４００を堆積する際に、ｉｎ−ｓｉｔｕでの砒素若しくは燐のドープを行っても構わない。所望の不純物濃度分布が得られるならば、不純物導入の方法は、特に限定されない。
【００５７】
その後、層間絶縁膜９１０（例えば、図１に記載）を堆積し、例えば等方性エッチングによりエッチバック後、公知の技術を用いて、コンタクト、及びメタル配線の形成を行う。これにより、第１の導電膜（浮遊ゲートあるいは電荷蓄積層として機能する）に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【００５８】
なお、本実施例では、島状半導体層１１０を階段状に形成する為に、第３の絶縁膜８０１をサイドウォール状に形成し、該サイドウォールを半導体基板１００の反応性イオンエッチングにおけるマスクとして用いて段差部の形成を実現したが、前述の方法以外でも段差部を形成することができる。例えば、島状半導体層１００の先端部のみを露出させるように絶縁膜若しくは導電膜を埋め込み、該露出部に対して、例えば熱酸化若しくは等方性エッチングを行うことによって島状半導体層１１０の先端部を細らせて島状半導体層１１０の段差部を形成しても構わない。
【００５９】
この実施例では、半導体基板の表面に、少なくともその一部に段差部を有する島状半導体層を形成し、島状半導体層の側面に浮遊ゲートと制御ゲートが配置され、前記島状半導体層の上面及び下面にそれぞれソースおよびドレイン領域が設けられた３次元構造のメモリセルの製造方法を述べた。
【実施例４】
【００６０】
この実施例では、実施例２で説明した三次元構造のメモリセルの製造方法を示す。この実施例のメモリセルは、半導体基板上に島状半導体層が形成され、前記島状半導体層の側面の少なくとも一部が活性領域面であって、前記活性領域面の少なくとも一部に、例えば熱酸化により形成されたトンネル酸化膜が形成され、更に前記ゲート酸化膜の少なくとも一部を覆うように、例えば多結晶シリコンにて形成され浮遊ゲートが配置されている。そして更に、前記浮遊ゲートの少なくとも一部を覆うように形成された層間絶縁膜を介して、例えば多結晶シリコンからなる制御ゲートが配置され、更に、前記島状半導体層の上面及び下面にはｎ型拡散層からなるソース、ドレイン領域が設けられ、更にチャネル領域のドレイン拡散層近傍にドレイン拡散層とは逆導電型の拡散層が形成された３次元構造のメモリセルが構成されている。
【００６１】
なお、以下に示す図３１〜４３は、本実施例における前記と異なる３次元構造のメモリセルの製造方法を示す概略工程断面図である。
まず、例えばｐ型シリコン基板からなる半導体基板１００の表面に例えばシリコン酸化膜からなりマスク層となる第１の絶縁膜７５１を２００〜２０００ｎｍの厚さに堆積する。そして、公知のフォトリソグラフィ技術によりパターンニングされたレジストＲ１をマスクとして用い、第１の絶縁膜７５１を反応性イオンエッチングによりエッチングする（図３１）。
【００６２】
ここで、第１の絶縁膜７５１の材料は、ｐ型シリコン基板１００の反応性エッチング時にエッチングされないか若しくはエッチング速度がシリコンより遅い材料であればよく、前記のシリコン酸化膜に限定されない。例えば、シリコン窒化膜、導電膜、あるいは二種以上の材料からなる積層膜でも構わない。
そして、第１の絶縁膜７５１をマスクに用いて、半導体基板１００を反応性イオンエッチングにより５〜５０００ｎｍの深さだけエッチングして表面を掘り下げる。
【００６３】
続いて、例えば等方性エッチングにより第１の絶縁膜７５１を除去する。そして、島状半導体層１１０の表面を酸化し、例えばシリコン酸化膜からなる第２の絶縁膜７５２を１０ｎｍ〜１００ｎｍの厚さに形成する（図３２）。この時、島状半導体層１１０の径が最小加工寸法で形成されていた場合、第２の絶縁膜７５２の形成により島状半導体層１１０の径の大きさを小さくことができる。つまり、最小加工寸法以下に形成される。なお、第２の絶縁膜７５２の形成は、行わなくてもよい。
【００６４】
次に、第２の絶縁膜７５２を、例えば等方性エッチングにより除去した後、例えば熱酸化によって、例えばシリコン酸化膜からなる第３の絶縁膜７５３を３〜１００ｎｍの厚さに形成する。なお、第３の絶縁膜７５３の形成方法は、前述の熱酸化に限定されず、例えばＣＶＤによるシリコン酸化膜の堆積であっても構わない。
【００６５】
続いて、例えばシリコン窒化膜からなる第４の絶縁膜８５１を、例えば５〜１０００ｎｍの厚さに堆積し（図３３）、その後、例えば反応性イオンエッチングにより、第３の絶縁膜７５３及び第４の絶縁膜８５１を異方性エッチングする。こうして、第３の絶縁膜７５３及び第４の絶縁膜８５１を島状半導体層１１０の側壁にサイドウォール状に加工する（図３４）。
【００６６】
その後、島状半導体層１１０の上部及び底部に対し不純物導入を行ってｎ型不純物拡散層を形成し、ソース拡散層５００及びドレイン拡散層６００を配置する。前記のｎ型不純物拡散層の形成は、例えば、イオン注入法により０〜７°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、砒素あるいは燐を１×１０13〜１×１０17／ｃｍ2程度のドーズ量だけ導入することによって形成することができる。
【００６７】
続いて、例えば熱酸化により素子分離膜２５０を形成した後、例えば等方性エッチングにより第３の絶縁膜７５３及び第４の絶縁膜８５１を選択除去する（図３５）。そして、必要に応じて斜めイオン注入を利用して島状半導体層１１０の側壁にチャネルイオン注入を行う。例えば、５〜４５°程度傾斜した方向から５〜１００ｋｅＶの注入エネルギーで、硼素を１×１０11〜１×１０13／ｃｍ2程度のドーズ量だけ注入する。チャネルイオン注入の際には、島状半導体層１１０に対して多方向から注入することが好ましい。それによって、島状半導体層１１０側壁の表面不純物濃度がより均一化されるからである。あるいは、前記のチャネルイオン注入方法に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、堆積させた酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物導入を行う工程の順序は、前記の順序に限定されず、島状半導体層１１０を形成する前に導入を完了しておいても構わない。また、島状半導体層１１０の表面から不純物を導入する方法は、前記の方法に限定されず、不純物濃度分布が同等であれば手段は限定されない。
【００６８】
次に、例えばシリコン酸化膜からなる第５の絶縁膜７５４を例えば１０〜２０００ｎｍの厚さに堆積し、その後、例えば等方性エッチングを行って、島状半導体層１１０の先端部を露出させる（図３６）。なお、島状半導体層の先端部を露出させる手段は、前述のものに限らず、例えばレジストエッチバック法を用いても構わない。また、第５の絶縁膜７５４は、シリコン酸化膜に限定されず、ドレイン近傍に逆導電型の拡散層を形成する為のイオン注入時のマスクとなり、且つ選択的に除去可能な材料であればよい。例えばシリコン窒化膜、導電膜あるいは二種以上の材料からなる積層膜でも構わない。
【００６９】
次に、第５の絶縁膜７５４をハードマスクとし、例えば斜めイオン注入法を用いて島状半導体層１１０のドレイン近傍にｐ型拡散層を形成する（図３７）。斜めイオン注入は、例えば３〜６０°程度傾斜した方向から注入を行う。この際の条件は、例えば５ｋｅＶ〜１ＭｅＶの注入エネルギー、硼素１×１０11〜１×１０15／ｃｍ2程度のドーズ量である。
なお、イオン注入の際には、島状半導体層１１０の多方向から注入を行うことが好ましい。島状半導体層１１０側壁の不純物濃度を均一化できるためである。あるいは、イオン注入に代えて、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。なお、島状半導体層１１０の表面からの不純物を導入する工程の順序は、前述のものに限定されず、島状半導体層１１０を形成する前に導入を完了しておいても構わない。また、不純物導入の手段は前述のものに限定されず、島状半導体層１１０の不純物濃度分布が同等であればよい。
【００７０】
続いて、島状半導体層１１０の周囲に例えばシリコン酸化膜からなりその厚さが１０ｎｍ程度の第６の絶縁膜２００を、例えば熱酸化法を用いて形成する（図３８）。この第６の絶縁膜はトンネル酸化膜となる。ここで、第７の絶縁膜の形成方法は、熱酸化膜に限らず、ＣＶＤ酸化膜、若しくはオキシナイトライド膜でも構わない。
【００７１】
続いて例えば多結晶シリコン膜からなる第１の導電膜３００を、２０ｎｍ〜２００ｎｍ程度の厚さに堆積した（図３９）後、例えばイオン注入法により、第１の導電膜３００へ不純物の導入を行う。例えば、砒素若しくは燐を５〜１００ｋｅＶの注入エネルギー、１×１０12〜１×１０17／ｃｍ2のドーズ量で注入する。次に、例えば反応性イオンエッチングにより、第１の導電膜３００が島状半導体層１１０の側壁部のみに配置されるようにエッチングする（図４０）。このようにして形成した第１導電膜３００は、電荷蓄積層となる。なお、第１の導電膜３００へ不純物を導入する工程の順序は、多結晶シリコン膜を堆積させた直後に限らず、例えば、反応性イオンエッチングにより、多結晶シリコン３００を異方性エッチングした後でも構わない。また、第１の導電膜３００への不純物の導入方法は、前述のイオン注入法に限らず、所望の不純物濃度分布が得られれば、特に限定されない。例えばＣＶＤ法により砒素若しくは燐を含む酸化膜を堆積し、その酸化膜からの砒素若しくは燐の拡散を利用してもよい。あるいは、第１の導電膜を堆積する際に、ｉｎ−ｓｉｔｕでの砒素若しくは燐のドープを行っても構わない。所望の不純物濃度分布が得られれば、その方法は特に限定されない。
【００７２】
次に、第１の導電膜３００の表面に、層間絶縁膜４５０を形成する。この層間絶縁膜４５０は、例えば、いわゆるＯＮＯ膜が好ましい。具体的には熱酸化法により第１の導電膜３００の表面に５〜１０ｎｍの厚さのシリコン酸化膜を形成し、さらにＣＶＤ法により５〜１０ｎｍの厚さのシリコン窒化膜を堆積し、さらに５〜１０ｎｍの厚さのシリコン酸化膜を堆積する。続いて、例えば多結晶シリコン膜からなる第２の導電膜４００を１５ｎｍ〜１５０ｎｍの厚さに堆積する（図４１）。続いて、例えばイオン注入法により、多結晶シリコン４００へ不純物の導入を行う。例えば、砒素若しくは燐を５〜１００ｋｅＶの注入エネルギーで、１×１０12〜１×１０17／ｃｍ2のドーズ量だけ注入する。このようにして形成した第２の導電膜４００は、制御ゲートとなる。ここで、多結晶シリコン４００への不純物の導入は、イオン注入法に限らず、例えばＣＶＤ法により砒素若しくは燐を含む酸化膜を堆積し、その酸化膜からの砒素若しくは燐の拡散を利用してもよいし、多結晶シリコン膜を堆積する際に、ｉｎ−ｓｉｔｕでの砒素若しくは燐のドープを行っても構わない。所望の不純物濃度分布が得られれば、不純物の導入方法は特に限定されない。
【００７３】
次に、例えばシリコン酸化膜からなる第７の絶縁膜７５５を堆積する。そして、公知のフォトリソグラフィ技術によりワード線となる部分のみをパターニングしたレジストＲ２をマスクとして用い、例えば反応性イオンエッチングにより、例えばシリコン酸化膜からなる第７の絶縁膜７５５をエッチングする（図４２）。なお、第７の絶縁膜となるシリコン酸化膜７５５をエッチングするエッチング方法は、反応性イオンエッチングに限らず、例えば等方性エッチングを用いてもよい。所望の形状が得られる限り、その方法は特に限定されない。また、第７の絶縁膜７５５は、第２の導電膜４００のエッチング時にエッチングされないか若しくはエッチング速度が第２の導電膜４００より遅い材料であれば特に限定されない。例えば、シリコン窒化膜、導電膜あるいは二種以上の材料からなる積層膜であっても構わない。
【００７４】
続いて、第２の導電膜４００のエッチングのハードマスクとして用いた第７の絶縁膜７５５を例えば等方性エッチングにより除去する（図４３）。なお、第２の導電膜４００への不純物の導入は、前述のように第２の導電膜４００を堆積させた直後に限らず、例えば、第７の絶縁膜７５５をエッチングした後でも構わない。所望の不純物濃度分布が得られれば、工程の順序は特に限定されない。
【００７５】
その後、層間絶縁膜９１０（例えば、図９に記載）を堆積し、例えば等方性エッチングによりエッチバック後、公知の技術を用いて、コンタクト、及びメタル配線の形成を行う。これにより、第１の導電膜（浮遊ゲートとする電荷蓄積層として機能する）に蓄積される電荷状態によってメモリ機能を有する半導体記憶装置が実現する。
【００７６】
この実施例では以上のように、半導体基板に島状半導体層を形成し、島状半導体層の側面に浮遊ゲートと制御ゲートが配置され、前記島状半導体層の上面及び下面にそれぞれソースおよびドレイン領域が設けられ、更にチャネル領域のドレイン近傍にドレインとは逆導電型の拡散層が設けられた３次元構造のメモリセルの製造方法を述べた。
【実施例５】
【００７７】
この発明の携帯電子機器の実施形態を図４４を用いて説明する。上記実施形態記載の半導体記憶装置又は半導体装置を、電池駆動の携帯電子機器、特に携帯情報端末に用いることができる。携帯電子機器としては、携帯情報端末、携帯電話、ゲーム機器などが挙げられる。
図４４は、携帯電話の例を示している。携帯電話には、この発明の半導体装置が組み込まれている。
【００７８】
この発明の半導体装置を携帯電子機器に用いることにより、回路が小型化でき、しかも書込み速度の速い機器が得られる。
図４４に示すように、携帯電話１０００内には、制御回路部１００１、マン・マシン・インターフェース部１００８、ＲＦ（無線周波数）回路部１０１０、及び、アンテナ部１０１１が内蔵されている。制御回路部１００１内には、データメモリ部１００４、演算部１００２、制御部１００３、ＲＯＭ１００５及びＲＡＭ１００６がある。上記各部は、配線１００７（データバス、電源線等を含む）で接続されている。
【００７９】
この発明の半導体装置は、例えばメモリ以外の各種の回路、例えば前述の演算部１００２、制御部１００３も同一の半導体装置内に実装することができる。また、半導体表面に平面的に素子を配置するものに比べてチップ面積の利用効率がよいので、メモリを大容量化することができる。もしくは、同じメモリ容量であれば、チップ占有面積が少なく、半導体装置の小型化が可能になる。しかも、メモリへの書込みが高速に行われる。この半導体装置を携帯電話１０００のデータメモリ部１００４等に用いれば、携帯電話１０００を小型化することがでる。
【００８０】
この実施の形態では、制御回路部１００１内のデータメモリ部１００４、演算部１００２、制御部１００３、ＲＯＭ１００５及びＲＡＭ１００６この発明の半導体装置を用い、ワンチップで構成している。したがって、データメモリ部１００４、ＲＯＭ１００５、ＲＡＭ１００６を含む制御回路部１００１を１つのチップ上に形成することによるコスト削減効果を得ることも期待できる。
【図面の簡単な説明】
【００８１】
【図１】この発明の半導体記憶装置に係るメモリセルの一実施例を示す模式的な断面図である。（実施例１）
【図２】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図３】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図４】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図５】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図６】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図７】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図８】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例１）
【図９】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例２）
【図１０】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例２）
【図１１】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例２）
【図１２】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例２）
【図１３】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例２）
【図１４】この発明の半導体記憶装置に係るメモリセルの異なる実施例を示す模式的な断面図である。（実施例２）
【図１５】本発明の一実施例における３次元構造のメモリセルの製造方法の一工程を示す概略工程断面図である。（実施例３）
【図１６】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図１７】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図１８】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図１９】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２０】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２１】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２２】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２３】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２４】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２５】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２６】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２７】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２８】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図２９】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図３０】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例３）
【図３１】本発明の一実施例における前記と異なる３次元構造のメモリセルの製造方法を示す概略工程断面図である。（実施例４）
【図３２】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３３】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３４】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３５】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３６】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３７】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３８】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図３９】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図４０】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図４１】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図４２】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図４３】本発明の一実施例における３次元構造のメモリセルの製造方法の異なる工程を示す概略工程断面図である。（実施例４）
【図４４】この発明の半導体装置を用いた携帯電子機器の実施の形態である携帯電話の例を示すブロック図である。（実施例５）
【図４５】従来の半導体記憶装置の概略構造を示す構造断面図である。
【符号の説明】
【００８２】
１０    ｐ型半導体基板
１１    島状半導体層
１３    メタル配線
１４    トンネル酸化膜
１５    浮遊ゲート
１６    層間絶縁膜
１７    制御ゲート
１８    ソース拡散層
１９    ドレイン拡散層
２０    層間絶縁膜
１００    ｐ型半導体基板
１１０    島状半導体層
２００    トンネル酸化膜
２１０    シリコン酸化膜
２２０    シリコン窒化膜
２３０    シリコン酸化膜
２５０    素子分離膜
３００    浮遊ゲート（多結晶シリコン）、電荷蓄積層
３１０    ナノクリスタルシリコンを含む絶縁膜からなる電荷蓄積層
４００    制御ゲート（多結晶シリコン）
４２０    金属ゲート
４５０    層間絶縁膜
５００    ソース拡散層
６００    ドレイン拡散層
６１０    ドレイン拡散層とは逆導電型の拡散層
７０１、７０２、７０３、７１０、７１１、７１２、７５２、７５３、７５４、７５５    絶縁膜（シリコン酸化膜）
８０１、８１０、８５１    絶縁膜（シリコン窒化膜）
９００    メタル配線
９１０    層間絶縁膜
１０００    携帯電話
１００１    制御回路部
１００２    演算部
１００３    制御部
１００４    データメモリ部
１００５    ＲＯＭ
１００６    ＲＡＭ
１００７    配線
１００８    マン・マシン・インターフェース部
１０１０    ＲＦ（無線周波数）回路部
１０１１    アンテナ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005311251.tif 000007
【図６】
2005311251.tif 000008
【図７】
2005311251.tif 000009
【図８】
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【図９】
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【図１０】
2005311251.tif 000012
【図１１】
2005311251.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
2005311251.tif 000039
【図３８】
2005311251.tif 000040
【図３９】
2005311251.tif 000041
【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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