(57)【要約】【課題】本発明はメモリ試験方法に関し，低速度の基準クロックを発生する試験装置により高速で動作するメモリの試験を行うことを可能にすることを目的とする。【解決手段】同じ速度で動作する２台の試験装置のそれぞれから発生する基本クロックの位相を１８０度ずらして発生し，各試験装置からのクロックを合成して基本クロックの２倍の周波数のクロックとして高速で動作する被試験メモリに供給し，各試験装置からの書き込みデータの０及び１のパターンとして，一方が基本クロックの周期の前半に他方が周期の後半に，それぞれ基本クロックの周期の１／４の期間だけ変化して戻る波形を発生し，各試験装置からの書き込みのパターンを合成して基本クロックの周期で４つの連続して変化する信号を発生し，合成により発生した信号を同一のローアドレスに対する連続するカラムアドレスへの書き込みデータとして出力するよう構成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
被試験メモリに同じローアドレスに対して連続する複数のカラムアドレスを発生して書き込みと読み出しを行うことによりメモリの特性を試験するためのパターン信号及び各種の制御信号を発生する試験装置を用いたメモリ試験方法であって，
同じクロックで動作する試験装置を２台設け，各試験装置から発生する基本クロックの位相を１８０度ずらして発生し，前記２つの試験装置からのクロックを合成して前記基本クロックの２倍の周波数のクロックとして高速で動作する被試験メモリに供給し，
前記２台の試験装置からの書き込みデータの“０”及び“１”のパターンとして，一方が前記基本クロックの周期の前半に他方が前記基本クロックの周期の後半に，それぞれ基本クロックの周期の１／４の期間だけ変化して戻るリターン・ツウ・ゼロの波形を発生し，
前記各試験装置からの書き込みのパターンを合成して前記基本クロックの周期で４つの連続して変化する信号を発生し，
前記合成により発生した信号を同一のローアドレスに対する連続するカラムアドレスへの書き込みデータとして被試験メモリに供給することを特徴とするメモリ試験方法。
【請求項２】
請求項１において，
前記試験装置からの書き込みデータの“０”に対し，一方の試験装置は前記基本クロックの周期の前半で“０”，“１”の波形を生成し，他方の試験装置は前記基本クロックの周期の後半で“０”，“１”の波形を生成し，両者を合成したパターンとして“０１０１”を生成し，
前記試験装置からの書き込みデータの“１”に対し，一方の試験装置は前記基本クロックの周期の前半で“１”，“０”の波形を生成し，他方の試験装置は前記基本クロックの周期の後半で“１”，“０”の波形を生成し，両者を合成したパターンとして“１０１０”が生成されることを特徴とするメモリ試験方法。
【請求項３】
請求項１において，
前記各試験装置から基本クロックの周期の前半と後半にパルス状のストローブ信号を，試験装置間で互いに位相を異ならせて生成し，
前記試験装置へのデータ書き込み後のデータの読み出し時に，連続して読み出されたデータを前記各試験装置からの各ストローブ信号を用いて抽出することを特徴とするメモリ試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，高速動作を行うメモリの電気的特性を試験するためのメモリ試験方法に関する。
【０００２】
メモリ（半導体メモリ）の動作速度は年々高速化しており，それらのメモリを各種の電子装置に組み込む場合，メモリを試験することにより製品の信頼性を保証することが一般的に行われている。その場合，メモリ試験装置を使用するがメモリの高速化に応じて試験装置を直ちに用意することは難しくなっている。
【背景技術】
【０００３】
各種の半導体メモリを試験するための従来のメモリ試験装置の基本的な構成（特許文献１参照）を図６に示す。
【０００４】
図６において，コンピュータシステムにより構成するテスタプロセッサ８０からバス（ＢＵＳ）を介してパターン発生器８１に制御信号を供給すると，被試験半導体メモリ（ＭＵＴで表示）８８に印加すべき所定のパターンのテスト信号（テストパターンデータ：ＰＴＮＤ），アドレス信号及び制御信号や，パターン比較器８６に供給すべき所定のパターンの期待値信号（期待値パターン信号：ＥＸＰ）等を発生する。このパターン発生器８１は，一般にＡＬＰＧ（Algorithmic Pattern Generator)を用い, 内部の演算機能によりテストパターンを発生する。タイミング発生器８２はパターン発生器８１からのタイミング情報に基づいて試験装置全体のテストタイミングのためのタイミング信号を発生し，波形整形器８３，レベル比較器８５，パターン比較器８６等に与える。波形整形器８３は入力する信号に基づいて実波形を持つテストパターン信号ＰＴＮを発生し，ドライバ８４を通って被試験半導体メモリ（ＭＵＴ）８８に印加する。これにより，被試験半導体メモリ（ＭＵＴ）８８にテストパターン信号が書き込まれる（この時，図示省略されたアドレス信号や書き込み制御等の信号も駆動される）。テストパターン信号を読み出すサイクルでは，ドライバ８４をオフにし，スイッチＳＷ２をオンにすることで，被試験半導体メモリ（ＭＵＴ）８８から読み出されたテストパターン信号がアナログのレベル比較器８５に供給され，論理“１”の基準電圧源ＶＯＨと論理“０”の基準電圧源ＶＯＬと比較して，所定のレベルを有するか比較され，比較結果はパターン比較器８６において期待値パターン信号ＥＸＰと論理比較され，一致（正常）または不一致（エラー）の出力を発生し，出力は不良解析メモリ８７の中の被試験半導体メモリ（ＭＵＴ）８８と同じアドレスに記憶される。
【０００５】
上記した従来のメモリ試験装置における動作例を図７に示す。この動作例は，試験対象としてＤＤＲ（Double Data Rate) −ＳＤＲＡＭ（Synchronous DRAM) のメモリの試験を行う例であり，クロックの立上りと立下がりのそれぞれのタイミング書き込みまたは読み出しを行い，１００ＭＨｚのクロック周波数に対して，実質的に２００ＭＨｚのサイクルで動作する。図７には，メモリへの書き込み（WRITE)と読み出し(READ)動作の各制御信号の波形とタイミングの関係が示され，Ａ．が書き込み，Ｂ．が読み出しの場合である。Ａ．の書き込みの場合を説明すると，ｂ．に示すようにクロック（ＣＬＫ）は周波数１００ＭＨｚで，１周期の時間が１０ｎｓである。書き込みのサイクルはａ．のコマンドとして示すように，各クロックに対応した３つのコマンドにより構成され, アクティブ（ACTIVE) ，ライト（WRITE ：書き込み），プリチャージ（PRECHARGE)の順に発行される。ｃ．はＣＥ（Chip Enable ），ｄ．はＲＡＳ（Row Address Storobe), ｅ．はＣＡＳ（Column Address Storobe),ｆ．はＷＥ（Write Enable) ，ｇ．はアドレス(ADDRESS) バス，ｈ．はＤＱＳ（ライト・リード・データストローブ），ｉ．は書き込みデータである入力（INPUT)である。この例では，クロックの立上りと立下りで書き込みが行われ，同じロー（ROW)アドレスに対して４つのカラム（COLUMN) のDATA１，DATA２，DATA３，DATA４に順番に書き込みが行われるものとする。なお，書き込みの動作はａ．に示すライトコマンドのタイミングから１クロック後のタイミングで発生するｈ．に示すＤＱＳ信号の立上りと立下がり（プリチャージのタイミング）で実行される。
【０００６】
読み出しは図７のＢ．に示され，読み出し時のコマンドはａ．に示すように，アクティブ（ACTIVE) ，読み出し（READ），プリチャージ（PRECHARGE)の順に発行される。ｂ．のクロック(CLK) ，ｃ．のＣＥ，ｄ．のＲＡＳ，ｅ．ＣＡＳの波形，タイミングはＡ．に示す書き込みの場合と同様であり，読み出しコマンドが発生した時にｆ．のＷＥは“Ｈ”レベルであるので，読み出しであることを表し，アドレスバスの状態を表すｇ．は書き込み時のｇ．と同様である。また，読み出し時のｈ．のＤＱＳのタイミングは書き込みの場合より，２クロック半程度遅れて読み出され，この例でも同じロー(ROW) アドレスに対して４つのカラム（COLUMN) のデータ（DATA１，DATA２，DATA３，DATA４）がｉ．にＯＵＴＰＵＴとして示すように順に読み出される。ｊ．は読み出しデータの抽出を行うストローブ信号（Ｓ１で表す）である。
【特許文献１】特開２０００−９０６９３号公報（図８）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記図７に従来のタイミング動作によれば，メモリ試験装置から発生するクロックの周波数が１００ＭＨｚの場合，１０ｎｓを１／２した５ｎｓ／サイクルの区間で，１データだけの書き込み（図７のＡ．のｉ）または読み出し（図７のＢ．のｉ）が行われる。同様に，５ｎｓ／サイクルの区間で，１データを比較しており，１０ｎｓでは２つのデータを比較しており，実質的に２００Ｍｈｚで書き込みと読み出しが行われる。
【０００８】
一方，最近の半導体メモリとしてＤＤＲ（Double Data Rate) −ＳＤＲＡＭが使用されるようになり，動作速度として４００ＭＨｚを持つものが使用されるようになったが，４００ＭＨｚで動作させる場合，従来の１００ＭＨｚのクロックを発生する試験装置によれば，上記図７に示すコマンド，ＣＥ，ＲＡＳ，ＣＡＳ，アドレス等の信号は発生間隔が空いているので４００ＭＨｚに対応して発生することができるが，入力データ（書き込みデータ）や，読み出しデータと比較するための比較データ（期待値パターンデータ）を連続した所定個数分４００ＭＨｚの繰り返し周期で発生することは困難であり，高速で動作する試験装置は高価であるという問題があった。
【０００９】
本発明は低速度の複数の基準クロックを発生する試験装置により高速で動作するメモリの試験を行うことを可能にするメモリ試験方法に関する。
【課題を解決するための手段】
【００１０】
図１は本発明の原理説明図である。図１のＡ．は装置構成を示し，Ｂ．はクロック及びデータの波形を示す。
【００１１】
図１において，１Ａはコマンド，クロック，ＲＡＳ，ＣＡＳ，ＷＥ，アドレス等の信号と共に書き込み（データ）信号を生成して被試験メモリに出力すると共に比較データを生成して，被試験メモリから読み出した読み出しデータを受け取って比較を行う第１の試験装置（または第１のテストパターン発生部），１Ｂは１Ａと同じ構成を備える第２の試験装置（または第２のテストパターン発生部），２は波形合成部，３は被試験メモリである。なお，第１の試験装置１Ａと第２の試験装置１Ｂは従来から知られた装置であり，それぞれ試験のために発生する信号波形のタイミング（位相）は適宜に設定して変更可能である。
【００１２】
被試験メモリ３に供給するクロック信号は図１のＢ．の(1) に示され，ａ１は第１の試験装置１Ａのクロック信号であり，周波数をｆとすると１周期の時間Ｔ（１／ｆ）の前半（Ｔ／２）の区間に発生する矩形の信号であり，ｂ１は第２の試験装置１Ｂから発生させるクロック信号ａと同じ周波数ｆであるが，図に示すように位相が異なり１周期の後半の区間に発生する矩形の信号である。このａ１とｂ１を波形合成部２に入力して両信号の論理和を得ることにより元のクロック信号の１周期の中に２つのクロック信号を含むｃ１に示す出力が発生し，被試験メモリ３へクロック信号として供給され，このｃ１の信号はａ１やｂ１のクロック信号の周波数の２倍の周波数（２ｆ）である。
【００１３】
図１のＢ．の(2) と(3) は書き込み信号を発生する原理を表し，(2) は“０”の１ビットの信号を４倍の周波数の４つの信号に変換する場合のパターンを示し，ａ２は第１の試験装置１Ａからの論理“０”を表す信号を表し，ｂ２は第２の試験装置１Ｂからの論理“０”を表す信号を表す。ａ２は１周期（クロック信号と同じ周期Ｔ）の前半の周期（Ｔ／２）の中の更に先頭のＴ／４の区間だけロウ（ＬＯＷ）レベルになる信号で，ｂ２は１周期の後半の周期（Ｔ／２）の先頭のＴ／４の区間だけロウ（ＬＯＷ）レベルになる信号である。このａ２とｂ２に示す“０”を表す信号は波形合成部２に入力して論理和が取られることで，ｃ２に表す信号が発生する。この信号ｃ２は，１周期Ｔの期間内で，“０”，“１”，“０”，“１”と変化する４つの連続データとして被試験メモリ３へ入力される。
【００１４】
また，図１のＢ．の(3) は“１”の１ビットの信号を４つの信号に変換する場合のパターンを示し，ａ３は第１の試験装置１Ａからの論理“１”を表す信号を表し，ｂ３は第２の試験装置１Ｂからの論理“１”を表す信号を表す。ａ３は１周期（クロック信号と同じ周期Ｔ）の前半の周期（Ｔ／２）の中の更に後半のＴ／４の区間だけロウ（ＬＯＷ）レベルになる信号で，ｂ３は１周期の後半の周期（Ｔ／２）の更に後半のＴ／４の区間だけロウ（ＬＯＷ）レベルになる信号である。このａ３とｂ３に示す“１”を表す信号は波形合成部２に入力して論理和が取られることで，ｃ３に表す信号が発生する。この信号ｃ３は，１周期Ｔの期間内で，“１”，“０”，“１”，“０”と変化する４つの連続データとして被試験メモリ３へ入力される。
【００１５】
被試験メモリ３がＤＤＲ−ＳＤＲＡＭの場合，第１の試験装置１Ａ及び第２の試験装置１Ｂからの書き込みデータとして“０”または“１”が発生すると，波形合成部２において２つの装置からの信号が合成（論理和）されて，被試験メモリ３へ他の制御信号と共に供給されて４つのビット信号として書き込まれる。
【００１６】
図１のＢ．の(4) は被試験メモリから読み出したデータを抽出するためのストローブ信号を表し，被試験メモリ３にデータが書き込まれた後，書き込まれたデータを読み出して，期待値と比較することでメモリ装置を評価するが，読み出し時のデータは一つのローアドレスに対して４つのカラムアドレスから，読み出され，“０”の書き込みデータに対して“０”，“１”，“０”，“１”の４つのデータが連続して読み出され，“１”の書き込みデータに対して“１”，“０”，“１”，“０”の４つのデータが読み出される。この時，４つのデータの中の最初の第１，第２のデータが発生するタイミングに対応して第１の試験装置１Ａから２つのストローブ信号Ｓ１０とＳ１１を発生させ，第３と第４のデータが発生するタイミングに対応して第２の試験装置１Ｂから２つのストローブ信号Ｓ２０とＳ２１を発生させ，比較部１６において，読み出し信号と各ストローブ信号が一致したとき期待値と照合させる。
【発明の効果】
【００１７】
本発明によれば，低い周波数のクロック信号により動作する試験装置を用いて高速のメモリ装置の試験を実現することが可能となる。また，メモリに書き込むパターンとして複数ビットをビット毎に値を変化させることにより，メモリの性能評価に好適な試験を実現することができる。
【発明を実施するための最良の形態】
【００１８】
図２は実施例の構成を示す。図中，１Ａ，１Ｂ，２，３の各符号は図１の同一符号と同じものを表し，１Ａは第１の試験装置，１Ｂは第２の試験装置，２は波形合成部，３は被試験メモリである。各試験装置１Ａ，１Ｂにおいて，１０はテストパターン発生部，１１はＣＡＳ，ＲＡＳ，アドレス，ＷＥ，クロック，等の信号のタイミングの設定が可能なタイミング制御部，１２は各種の信号の中から使用する信号の種類（アドレス，クロック等）を選択できる波形制御部，１３は比較部１６のタイミングを設定するタイミング制御部，１４は波形の種類（ＮＲＺ(No Return to Zero) またはＲＺ(Return to Zero)等）を選択できる波形生成部，１５は波形生成部１４から発生した各種の信号を外部に出力するドライバ出力部，１６はメモリに書き込みをした後，読み出したデータと期待値とを比較して正しいか誤りかを表す出力を発生する比較部である。この比較部１６からの試験結果を表す出力は図示省略されたメモリ（図６に示す従来例の構成の中の不良解析メモリ８７と同じ）の各アドレス（被試験メモリ３の読み出し時のローアドレス，カラムアドレスと同じアドレス）に格納される。
【００１９】
図２の実施例に示す試験装置１Ａ，１Ｂは同じ性能の装置であり，何れも基本のクロック信号の周波数が１００ＭＨｚであるものとする。図３は実施例において使用する各種信号の波形及びタイミング関係を示す。また，被試験メモリ３は２００ＭＨｚのクロックでダブルの動作により実質的に４００ＭＨｚで動作するＤＤＲ−ＳＤＲＡＭである。
【００２０】
図２の試験装置１Ａ，１Ｂのタイミング制御部１１におけるタイミングの設定，及び波形制御部１２における波形の設定が行われることで，波形生成部１４において設定された特性の各種のテストパターン信号が生成し，ドライバ出力部１５に入力され，ここで被試験メモリ３を駆動するための信号が発生する。
【００２１】
試験装置１Ａ，１Ｂから出力されるクロック信号は，図３の(1) のａ１，ｂ１として示すように前半の５ｎｓと後半の５ｎｓの区間にそれぞれ図に示すタイミングで発生し，ａ１とｂ１の信号波形を波形合成部２で合成（論理和）することで，元の周波数の２倍の周波数を持つｃ１の波形が求められる。このｃ１のクロック信号を被試験メモリ３に対して２００ＭＨｚのクロックとして供給する。
【００２２】
データとして“０”を書き込む場合，試験装置１Ａからは図３の(2) のａ２に示すように，試験装置１Ａのクロック（図３の(1) のａ１）の立上りより少し遅れた（約１．５ｎｓ）タイミングで立下がり，２．５ｎｓ後に立上る波形を発生させ，試験装置１Ｂからは図３の(2) のｂ２に示すように，試験装置１Ｂのクロック（図３の(1) のｂ１）の立上りより少し遅れた（約１．５ｎｓ）タイミングで立下がり，２．５ｎｓ後に立上る波形を発生させる。ａ２とｂ２の信号を波形合成部２で合成することで，ｃ２のような波形が得られる。この波形は，ロウ(low) レベルを論理“０”，ハイ(High)レベルを論理“１”とすると，“０”，“１”，“０”，“１”の４つのビット信号として被試験メモリ３に入力する。この４ビットの信号は同一のロー（Row)アドレスに対して，カラム(COLUMN)の連続した４つのアドレスに書き込みが行われる。
【００２３】
次にデータとして“１”を書き込む場合，試験装置１Ａからは図３の(3) のａ３に示すように，試験装置１Ａのクロック（図３の(1) のａ１）の立上り後の１．５ｎｓで立上って約４ｎｓ後のタイミングで立下がり，その後の２．５ｎｓ後に立上る波形を発生させ，試験装置１Ｂからは図３の(3) のｂ３に示すように，試験装置１Ｂのクロック（図３の(1) のｂ１）の立上り後４．５ｎｓのタイミングで立下がり，２．５ｎｓ後に立上る波形を発生させる。ａ３とｂ３の信号を波形合成部２で合成することで，ｃ３のような波形が得られる。この波形は，“１”，“０”，“１”，“０”の４つのビット信号として被試験メモリ３に入力する。
【００２４】
このようにして，試験装置１Ａと１Ｂから“０”や“１”の波形を１００ＭＨｚの周期（１０ｎｓ）でそれぞれから発生すると，波形合成部２で合成した結果，１０ｎｓ内で“０”に対して『０１０１』，“１”に対して『１０１０』の４ビットの信号波形が発生して，被試験メモリ３の同一のロー(ROW) アドレスに対して，カラム(COLUMN)の連続した４つのアドレスに書き込みが行われる。
【００２５】
書き込みが行われた後，その書き込みが正常に行われたかを確認するために読み出しが行われる。この読み出しにより，書き込み時と同様に，同一のローアドレスに対して，カラムの連続した４つのアドレスから読み出しが行われる。この時の読み出しデータを抽出するために，図３の(4) に示すストローブ信号が用いられる。
【００２６】
試験装置１Ａからは読み出し時のストローブ信号として(4) のａ４に示すように，クロック信号（図３の(1) のａ１）から約２．５ｎｓのタイミングで第１のストローブ信号Ｓ１０が一つの端子から発生し，その５ｎｓ経過したタイミングで第２のストローブ信号Ｓ１１が他の端子から発生する。また，試験装置１Ｂからは読み出し時のストローブ信号として，(4) のｂ４に示すように，クロック信号（図３の(1) のｂ１）から５ｎｓのタイミングで第１のストローブ信号Ｓ２０が一つの端子から発生し，その５ｎｓ経過したタイミングで第２のストローブ信号Ｓ２１が他の端子から発生する。この図３の(4) のａ４のストローブ信号Ｓ１０，Ｓ１１とｂ４のストローブ信号Ｓ２０，Ｓ２１は，被試験メモリ３から読み出された４つの連続した信号（同一のＲＯＷアドレスに対するＣＯＬＵＭＮの連続した４つのアドレスの読み出し信号）を抽出（サンプリング）すると共に，期待値（書き込みデータと同じ）と一致するか判別するのに利用する。
【００２７】
図４は読み出し信号のチェックのための構成例である。比較部５０〜５３のそれぞれには，被試験メモリ３からの読み出し信号が入力され，比較部５０と５２には期待値の信号が入力され，比較部５１と５３には期待値を否定回路５４，５５で反転した信号が入力される。比較部５０〜５３にはそれぞれ，ストローブ信号Ｓ１０，Ｓ２０，Ｓ１１，Ｓ２１が図４に示すように供給される。この構成により，期待値が“０”の場合，上記図３の(2) のｃ２で示すように『０１０１』が入力するので，図４の比較部５０はストローブ信号Ｓ１０，比較部５２はストローブ信号Ｓ１１のタイミングにおいて期待値“０”と読み出し信号の１番目と３番目のデータと比較され，比較部５１と５３はそれぞれストローブ信号Ｓ２０とＳ２１のタイミングで，読み出し信号を反転した信号（正常に記憶されていると“１”が読み出されるので期待値“０”と比較するには反転させる必要がある）と比較される。
【００２８】
図５は本発明によるメモリ装置への各種制御信号の波形例を示し，Ａ．が書き込み，Ｂ．が読み出しの場合である。
【００２９】
Ａ．に示す書き込みの場合，ｂ．に示すクロックはメモリ試験装置の基本クロックの２倍の周波数（２のメモリ試験装置からのクロックを合波による）は２００ＭＨｚで，１周期の時間が５ｎｓであり，書き込みのサイクルはａ．に示すように各クロックに対応したアクティブ（ACTIVE) ，ライト（WRITE ：書き込み），プリチャージ（PRECHARGE)の順に発行される。ｃ．はＣＥ，ｄ．はＲＡＳ，ｅ．はＣＡＳ，ｆ．はＷＥ，ｇ．はロウ（ROW)アドレスやカラム（COLUMN）アドレスが発生するアドレス(ADDRESS) バスの状態，ｈ．はＤＱＳ，ｉ．は書き込みデータである入力（INPUT)である。ｈ．に示すようにプリチャージのコマンド発行時のクロックに同期したＤＱＳの立上りと立下り時の書き込みデータがメモリに書き込まれる。書き込みデータは図５のｉ．に示され，ｉ．の(1) は“０”，“１”，“０”，“１”のデータであり，これは上記図３の(2) のｃ２により発生し，(2) は“１”，“０”，“１”，“０”のデータであり，これは上記図３の(3) のｃ３により発生する。
【００３０】
Ｂ．に示す読み出しの場合も，ｂ．に示すクロックは書き込みと同様に周波数は２００ＭＨｚで，１周期の時間が５ｎｓであり，読み出しのサイクルはａ．に示すように各クロックに対応したアクティブ（ACTIVE) ，リード（READ) ，プリチャージ（PRECHARGE)の順に発行される。ｃ．〜ｈ．はそれぞれ上記Ａ．と同様の信号を表す。被試験メモリからの読み出しは，リードコマンドが発生した後の一定時間（この例では２クロック後）に実行され，ｈ．に示すＤＱＳ信号の立上りと立下りに対応して読み出しデータが，ｉに示すように出力される。ｉの(1) は読み出しデータが“０１０１”という４つのでデータであり，(2) は読み出しデータを抽出するためのストローブ信号であり，上記図３の(4) のａ４とｂ４に示すＳ１０，Ｓ２０，Ｓ１１，Ｓ２１である。また，ｉ．の(3) は読み出しデータが“１０１０”という４つのでデータであり，(4) はこの信号のストローブ信号を表す。
【００３１】
（付記１）  被試験メモリに同じローアドレスに対して連続する複数のカラムアドレスを発生して書き込みと読み出しを行うことによりメモリの特性を試験するためのパターン信号及び各種の制御信号を発生する試験装置を用いたメモリ試験方法であって，同じクロックで動作する試験装置を２台設け，各試験装置から発生する基本クロックの位相を１８０度ずらして発生し，前記２つのメモリ試験装置からのクロックを合成して前記基本クロックの２倍の周波数のクロックとして高速で動作する被試験メモリに供給し，前記２台の試験装置からの書き込みデータの“０”及び“１”のパターンとして，一方が前記基本クロックの周期の前半に他方が前記基本クロックの周期の後半に，それぞれ基本クロックの周期の１／４の期間だけ変化して戻るリターン・ツウ・ゼロの波形を発生し，前記各試験装置からの書き込みのパターンを合成して前記基本クロックの周期で４つの連続して変化する信号を発生し，前記合成により発生した信号を同一のローアドレスに対する連続するカラムアドレスへの書き込みデータとして被試験メモリに供給することを特徴とするメモリ試験方法。
【００３２】
（付記２）  付記１において，前記試験装置からの書き込みデータの“０”に対し，一方の試験装置は前記基本クロックの周期の前半で“０”，“１”の波形を生成し，他方の試験装置は前記基本クロックの周期の後半で“０”，“１”の波形を生成し，両者を合成したパターンとして“０１０１”を生成し，前記試験装置からの書き込みデータの“１”に対し，一方の試験装置は前記基本クロックの周期の前半で“１”，“０”の波形を生成し，他方の試験装置は前記基本クロックの周期の後半で“１”，“０”の波形を生成し，両者を合成したパターンとして“１０１０”が生成されることを特徴とするメモリ試験方法。
【００３３】
（付記３）  付記１において，前記各試験装置から基本クロックの周期の前半と後半にパルス状のストローブ信号を，試験装置間で互いに位相を異ならせて生成し，前記メモリ試験装置へのデータ書き込み後のデータの読み出し時に，連続して読み出されたデータを前記各試験装置からの各ストローブ信号を用いて抽出することを特徴とするメモリ試験方法。
【００３４】
（付記４）  付記３において，前記前記被試験メモリからの連続して読み出されたデータを前記各ストローブ信号での抽出と，複数のデータのそれぞれについて期待値データとの一致及び期待値データを反転したデータとの一致を連続したデータに対し交互に検出することを特徴とするメモリ試験方法。
【図面の簡単な説明】
【００３５】
【図１】本発明の原理説明図である。
【図２】実施例の構成を示す図である。
【図３】実施例において使用する各信号の波形とタイミング関係を示す図である。
【図４】読み出し信号のチエックのための構成例を示す図である。
【図５】本発明によるメモリ装置への各種制御信号の波形例を示す図である。
【図６】従来のメモリ試験装置の基本的な構成を示す図である。
【図７】従来のメモリ試験装置における動作例を示す図である。
【符号の説明】
【００３６】
１Ａ      第１の試験装置
１Ｂ      第２の試験装置
２        波形合成部
３        被試験メモリ
【図１】
2005174428.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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