(57)【要約】【課題】  本発明は，画素回路が画素領域に効率的に配置される構造を有する発光表示装置を提供する。【解決手段】  画素回路は，データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタ，第１キャパシタに充電された電圧に対応する電流を出力する第１トランジスタ，第１トランジスタより出力された電流に対応する光を放出する第１，第２，及び第３発光素子，及び第１トランジスタと第１，第２，及び第３発光素子の各々の間に電気的に連結される第１，第２，及び第３発光制御トランジスタを含む。また，第１発光制御トランジスタに備えられる第１半導体層と第２発光制御トランジスタに備えられる第２半導体層は，第３発光制御トランジスタに備えられる第３半導体層を中心に互いに大略対称的に配置される。または，第１，第２，及び第３半導体層は，各々の長さと幅の比が互いに大略同一に形成される。【選択図】    図４
2005316384.tif 000002
【特許請求の範囲】
【請求項１】
第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結される複数の画素回路を含む発光表示装置において：
前記画素回路は，
前記データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタと；
前記キャパシタに充電された電圧に対応する電流を出力する第１トランジスタと；
前記第１トランジスタより出力された電流に対応する光を放出する複数の発光素子と；
前記第１トランジスタと前記複数の発光素子の各々の間に電気的に連結される複数の発光制御トランジスタとを含み，
前記発光制御トランジスタを形成する複数の半導体層は，各々の内部抵抗が互いに大略同一に形成されることを特徴とする，発光表示装置。
【請求項２】
前記複数の半導体層は，各々の長さと幅の比が互いに大略同一に形成されることを特徴とする，請求項１に記載の発光表示装置。
【請求項３】
前記画素回路は，前記第１トランジスタより出力された電流に対応して，赤色光，緑色光，及び青色光のうちの一つの光を各々放出する２個の発光素子を含むことを特徴とする，請求項２に記載の発光表示装置。
【請求項４】
前記発光制御トランジスタを形成する半導体層の長さは，前記発光制御トランジスタのソース領域，チャンネル領域，及びドレーン領域の長さであることを特徴とする，請求項３に記載の発光表示装置。
【請求項５】
前記発光制御トランジスタを形成する半導体層の幅は，前記長さに対して直角方向の大きさであることを特徴とする，請求項４に記載の発光表示装置。
【請求項６】
前記複数の半導体層は，少なくとも一部が互いに平行に配置されることを特徴とする，請求項２に記載の発光表示装置。
【請求項７】
第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結されて形成される複数の画素回路がアレイ形態に配列される発光表示パネルにおいて：
前記画素回路が配置される画素領域には，電流が印加される画素電極を各々有し，印加される前記電流に基づいて発光する第１発光素子，第２発光素子，及び第３発光素子と；
前記第１発光素子，第２発光素子，及び第３発光素子の各画素電極に，第１接触孔，第２接触孔，及び第３接触孔を通じて各々接触する第１半導体層，第２半導体層，及び第３半導体層と；
前記第１半導体層，第２半導体層，及び第３半導体層の各々と絶縁して交差し，互いに略平行に第１制御電極線，第２制御電極線，及び第３制御電極線が配置され，
前記第１半導体層，前記第２半導体層，及び前記第３半導体層の各々の長さと幅の比は互いに略同一であることを特徴とする，発光表示パネル。
【請求項８】
前記第１半導体層は，前記第１制御電極線と絶縁して交差する部分がチャンネル領域である第１発光制御トランジスタを形成し，
前記第２半導体層は，前記第２制御電極線と絶縁して交差する部分がチャンネル領域である第２発光制御トランジスタを形成し，
前記第３半導体層は，前記第３制御電極線と絶縁して交差する部分がチャンネル領域である第３発光制御トランジスタを形成することを特徴とする，請求項７に記載の発光表示パネル。
【請求項９】
前記第１半導体層，第２半導体層，及び第３半導体層の長さは，前記第１発光制御トランジスタと，第２発光制御トランジスタと，第３発光制御トランジスタとのソース領域，チャンネル領域，及びドレーン領域の長さであることを特徴とする，請求項８に記載の発光表示パネル。
【請求項１０】
前記第１半導体層，第２半導体層，及び第３半導体層の幅は，前記長さ方向に対して直角方向であることを特徴とする，請求項９に記載の発光表示パネル。
【請求項１１】
第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結される複数の画素回路を含む発光表示装置において：
前記画素回路は，
前記データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタと；
前記第１キャパシタに充電された電圧に対応する電流を出力する第１トランジスタと；
前記第１トランジスタより出力された電流に対応する光を放出する第１発光素子と；
前記第１トランジスタより出力された電流に対応する光を放出する第２発光素子と；
前記第１トランジスタより出力された電流に対応する光を放出する第３発光素子と；
前記第１トランジスタと前記第１発光素子，第２発光素子，及び第３発光素子の各々の間に電気的に連結される第１発光制御トランジスタ，第２発光制御トランジスタ，及び第３発光制御トランジスタとを含み，
前記第１発光制御トランジスタに備えられる第１半導体層と前記第２発光制御トランジスタに備えられる第２半導体層は，前記第３発光制御トランジスタに備えられる第３半導体層を中心に互いに大略対称的に配置されることを特徴とする，発光表示装置。
【請求項１２】
前記第１半導体層，第２半導体層，及び第３半導体層のうち少なくとも一部は，互いに平行に配置されることを特徴とする，請求項１１に記載の発光表示装置。
【請求項１３】
前記第１発光素子，第２発光素子，及び第３発光素子を形成する第１半導体層，第２半導体層，及び第３半導体層は同一なタイプの不純物によってドーピングされることを特徴とする，請求項１２に記載の発光表示装置。
【請求項１４】
前記画素回路は，
前記第１トランジスタをダイオード連結する第２トランジスタと；
第１電極が前記第１キャパシタの一電極と電気的に連結され，第２電極が前記第１キャパシタの他電極に連結される第３トランジスタと；
一電極が前記第３トランジスタの第２電極に連結され，他電極が前記第１トランジスタの制御電極に連結される第２キャパシタと；
をさらに備えることを特徴とする，請求項１１に記載の発光表示装置。
【請求項１５】
第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結されて形成される複数の画素回路がアレイ形態に配列される発光表示パネルにおいて：
前記画素回路が配置される画素領域には，
電流が印加される画素電極を各々有し，印加される前記電流に基づいて発光する第１発光素子，第２発光素子，及び第３発光素子と；
前記第１発光素子の画素電極と第１接触孔を通じて接触する第１半導体層領域，第２発光素子の画素電極と第２接触孔を通じて接触する第２半導体層領域，及び第３発光素子の画素電極と第３接触孔を通じて接触する第３半導体層領域を含む半導体層と；
前記半導体層と絶縁して交差し，互いに略平行に配置される第１制御電極線，第２制御電極線，及び第３制御電極線と；
前記第１半導体層領域と前記第３半導体層領域は，前記第２半導体層領域を中心に略対称的に配置されることを特徴とする，発光表示パネル。
【請求項１６】
前記第１半導体層領域，第２半導体層領域，及び第３半導体層領域の少なくとも一部は前記データ線と平行に配置されることを特徴とする，請求項１５に記載の発光表示パネル。
【請求項１７】
前記第１半導体層領域及び第３半導体層領域の少なくとも一部は，前記走査線と平行に配置されることを特徴とする，請求項１６に記載の発光表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，発光表示装置に係り，特に，有機物質の電界発光（以下，“有機ＥＬ”とする）を利用した有機ＥＬ表示装置に関する。
【背景技術】
【０００２】
一般的に，有機ＥＬ表示装置は，蛍光性有機化合物を電気的に励起させて発光する表示装置であって，行列形態に配列されたＮ×Ｍ個の有機発光素子を駆動することで，映像を画面上に表示することができる。
【０００３】
このような有機発光素子は，ダイオード特性があるために有機発光ダイオード（ＯＬＥＤ）とも呼ばれ，アノード（ＩＴＯ），有機薄膜，カソード電極層（金属）の構造を有する。
【０００４】
有機薄膜は，電子と正孔を平衡させて発光効率を向上させるために，発光層（ＥＭＬ），電子輸送層（ＥＴＬ），及び正孔輸送層（ＨＴＬ）を含んだ多層構造であり，また，別途の電子注入層（ＥＩＬ）と正孔注入層（ＨＩＬ）を含んでいる。このような有機発光素子がＮ×Ｍ個のマトリックス形態に配列されて有機ＥＬ表示パネルを形成する。
【０００５】
このような有機ＥＬ表示パネルを駆動する方式には，単純マトリックス（受動形行列）方式と薄膜トランジスタ（以下，ＴＦＴとする）を利用した能動駆動（能動形行列）方式とがある。単純マトリックス方式は，正極線と負極線を直交するように配置し，特定の正負両線を選択して交点にある素子を駆動するが，これに比して，能動駆動方式は，データ線及び走査線に連結される複数の薄膜トランジスタを走査選択信号に応じて順に導通させることによって有機ＥＬ素子を駆動する方式である。
【０００６】
以下，一般的な能動駆動有機ＥＬ表示装置の画素回路について説明する。
【０００７】
図１はカラー表示用画素回路であって，Ｎ×Ｍ個の画素のうちの一つ，つまり，第１行と第１列に位置する３原色画素を等価的に示したものである。
【０００８】
図１に示したように，一つの画素１０は３個の副画素（１０ｒ，１０ｇ，１０ｂ）から形成されており，副画素（１０ｒ，１０ｇ，１０ｂ）には，各々赤色（Ｒ），緑色（Ｇ）及び青色（Ｂ）の光を発光する有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ）が形成されている。そして，副画素がストライプ形態に配列された構造では，副画素（１０ｒ，１０ｇ，１０ｂ）は各々別個のデータ線（Ｄ１ｒ，Ｄ１ｇ，Ｄ１ｂ）と共通の走査線（Ｓ１）に連結されている。
【０００９】
赤色の副画素（１０ｒ）は有機ＥＬ素子（ＯＬＥＤｒ）を駆動するための２個のトランジスタ（Ｍ１ｒ，Ｍ２ｒ）とデータキャパシタ（Ｃ１ｒ）を含む。同様に，緑色の副画素１０ｇ）は，２個のトランジスタ（Ｍ１ｇ，Ｍ２ｇ）とデータキャパシタ（Ｃ１ｇ）を含み，青色の副画素（１０ｂ）も２個のトランジスタ（Ｍ１ｂ，Ｍ２ｂ）とデータキャパシタ（Ｃ１ｂ）を含む。これら副画素（１０ｒ，１０ｇ，１０ｂ）の動作は全て同一であるので，以下では一つの副画素（１０ｒ）を一例として説明する。
【００１０】
電源線（ＶＤＤ）と有機ＥＬ素子（ＯＬＥＤｒ）のアノードとの間に駆動トランジスタ（Ｍ１ｒ）が連結されて発光のための電流を有機ＥＬ素子（ＯＬＥＤｒ）に伝達し，有機ＥＬ素子（ＯＥＬＤｒ）のカソードは電源電圧（ＶＤＤ）より低い電圧の電源線（ＶＳＳ）に連結されている。駆動トランジスタ（Ｍ１ｒ）の出力電流値は，ゲートトランジスタ（Ｍ２ｒ）を通じて印加されるデータ電圧によって制御されるようになっている。この時，データキャパシタ（Ｃ１ｒ）が駆動トランジスタ（Ｍ１ｒ）のソースとゲートとの間に連結されて，印加された電圧を一定の期間維持する。ゲートトランジスタ（Ｍ２ｒ）のゲートにはオン／オフ形態の選択信号を伝達する走査線（Ｓ１）が連結されており，ソース側には赤色副画素（１０ｒ）用データ電圧を伝達するデータ線（Ｄ１ｒ）が連結されている。
【００１１】
動作を見てみると，ゲートトランジスタ（Ｍ２ｒ）が，ゲートに印加される選択信号に応答して導通状態になれば，データ線（Ｄ１ｒ）からのデータ電圧（ＶＤＡＴＡ）が駆動トランジスタ（Ｍ１ｒ）のゲートに印加される。そうなると，データキャパシタ（Ｃ１ｒ）によって，ゲートとソースとの間に充電された電圧（ＶＧＳ）に対応して駆動トランジスタ（Ｍ１ｒ）に電流（ＩＯＬＥＤ）が流れ，この電流（ＩＯＬＥＤ）に対応して有機ＥＬ素子（ＯＬＥＤｒ）が発光する。この時，有機ＥＬ素子（ＯＬＥＤｒ）に流れる電流（ＩＯＬＥＤ）は下記式（１）の通りである。
【００１２】
【数１】
2005316384.tif 000003
ここで，ＶＴＨはゲートトランジスタ（Ｍ２ｒ）の敷居電圧，βは定数値を示す。
【００１３】
上記式１に示すように，図１に示した画素回路では，データ電圧に対応する電流が有機ＥＬ素子（ＯＬＥＤｒ）に供給され，供給された電流に対応する輝度に有機ＥＬ素子（ＯＬＥＤｒ）が発光する。この時に印加されるデータ電圧は，所定の明暗階調を表現するために一定の範囲で多段階の値を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
このように有機ＥＬ表示装置は一つの画素１０が３個の副画素（１０ｒ，１０ｇ，１０ｂ）からなり，副画素別に有機ＥＬ素子を駆動するための駆動トランジスタ，ゲートトランジスタ，及びデータキャパシタが形成される。また，副画素別にデータ信号を伝達するためのデータ線，及び電源電圧（ＶＤＤ）を伝達するための電源線が形成される。
【００１５】
したがって，一つの画素に形成されるトランジスタ，キャパシタ，及び電圧または信号を伝達するための配線が多く必要となるため，画素内部にこれら全てを配置するには難しい問題点がある。
【００１６】
本発明は，上記問題点に鑑みてなされたものであり，本発明の目的は，効率的な画素領域の配置構造を有する発光表示装置を提供することである。
【課題を解決するための手段】
【００１７】
上記技術的課題を達成するために，本発明の一つの特徴による発光表示装置は，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結される複数の画素回路を含む発光表示装置であって，前記画素回路は，前記データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタ；前記キャパシタに充電された電圧に対応する電流を出力する第１トランジスタ；前記第１トランジスタより出力された電流に対応する光を放出する複数の発光素子；及び前記第１トランジスタと前記複数の発光素子の各々の間に電気的に連結される複数の発光制御トランジスタ；を含み，前記発光制御トランジスタを形成する複数の半導体層は，各々の内部抵抗が互いに大略同一に形成される。
【００１８】
ここで，上記複数の半導体層は，各々の長さと幅の比が互いに大略同一に形成され，また，前記画素回路は，前記第１トランジスタより出力された電流に対応して赤色光，緑色光，または青色光のうちの一つの光を各々放出する２個の発光素子を含むことができる。
【００１９】
上記発光制御トランジスタを形成する半導体層の長さは，上記発光制御トランジスタのソース領域，チャンネル領域，及びドレーン領域の長さであり，前記発光制御トランジスタを形成する半導体層の幅は，前記長さに対して直角方向の大きさであることができる。
【００２０】
前記複数の半導体層は少なくとも一部が互いに平行に配置される。
【００２１】
本発明の他の特徴による発光表示パネルは，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結されて形成される複数の画素回路がアレイ形態に配列される発光表示パネルであって，前記画素回路が配置される画素領域には，電流が印加される画素電極を各々有し，印加される前記電流に基づいて発光する第１，第２，及び第３発光素子；前記第１，第２，及び第３発光素子の各画素電極に，第１，第２，及び第３接触孔を通じて各々接触する第１，第２，及び第３半導体層；及び前記第１，第２，及び第３半導体層の各々と絶縁して交差し，互いに大略平行に配置される第１，第２，及び第３制御電極線が配置され，前記第１半導体層，前記第２半導体層，及び前記第３半導体層の各々の長さと幅の比は互いに大略同一である。
【００２２】
前記第１半導体層は，前記第１制御電極線と絶縁して交差する部分がチャンネル領域である第１発光制御トランジスタを形成し，前記第２半導体層は，前記第２制御電極線と絶縁して交差する部分がチャンネル領域である第２発光制御トランジスタを形成し，前記第３半導体層は，前記第３制御電極線と絶縁して交差する部分がチャンネル領域である第３発光制御トランジスタを形成することができる。
【００２３】
前記第１，第２，及び第３半導体層の長さは，前記第１，第２，及び第３発光制御トランジスタのソース領域，チャンネル領域，及びドレーン領域の長さであり，前記第１，第２，及び第３半導体層の幅は，前記長さに対して直角方向の大きさであることができる。
【００２４】
本発明のまた他の特徴による発光表示装置は，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結される複数の画素回路を含む発光表示装置であって，前記画素回路は，前記データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタ；前記第１キャパシタに充電された電圧に対応する電流を出力する第１トランジスタ；前記第１トランジスタより出力された電流に対応する光を放出する第１，第２，及び第３発光素子；及び前記第１トランジスタと前記第１，第２，及び第３発光素子の各々の間に電気的に連結される第１，第２，及び第３発光制御トランジスタ；を含み，前記第１発光制御トランジスタに備えられる第１半導体層と前記第２発光制御トランジスタに備えられる第２半導体層は，前記第３発光制御トランジスタに備えられる第３半導体層を中心に互いに大略対称的に配置される。
【００２５】
前記第１，第２，及び第３半導体層の各々は少なくとも一部が互いに平行に配置され，前記第１，第２，及び第３発光素子を形成する第１，第２，及び第３半導体層は，同一なタイプの不純物によってドーピングされることができる。
【００２６】
前記画素回路は，前記第１トランジスタをダイオード連結する第２トランジスタ；第１電極が前記第１キャパシタの一電極と電気的に連結され，第２電極が前記第１キャパシタの他電極に連結される第３トランジスタ；及び一電極が前記第３トランジスタの第２電極に連結され，他電極が前記第１トランジスタの制御電極に連結される第２キャパシタ；をさらに含むことができる。
【００２７】
本発明のまた他の特徴による発光表示パネルは，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結されて形成される複数の画素回路がアレイ形態に配列される発光表示パネルであって，前記画素回路が配置される画素領域には，電流が印加される画素電極を各々有し，印加される前記電流に基づいて発光する第１，第２，及び第３発光素子；前記第１発光素子の画素電極と第１接触孔を通じて接触する第１半導体層領域，第２発光素子の画素電極と第２接触孔を通じて接触する第２半導体層領域，及び第３発光素子の画素電極と第３接触孔を通じて接触する第３半導体層領域を含む半導体層；及び前記半導体層と絶縁して交差し，互いに大略平行に配置される第１，第２，及び第３制御電極線；が配置され，前記第１半導体層領域と前記第３半導体層領域は，前記第２半導体層領域を中心に大略対称的に配置される。
【００２８】
前記第１，第２，及び第３半導体層領域の少なくとも一部は，前記データ線と平行に配置されることができる。
【００２９】
前記第１及び第３半導体層領域の少なくとも一部は，前記走査線と平行に配置されることができる。
【００３０】
上記課題を解決するため，本発明の別の観点によれば，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結される複数の画素回路を含む発光表示装置が提供される。上記発光表示装置の画素回路は，データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタと；キャパシタに充電された電圧に対応する電流を出力する第１トランジスタと；第１トランジスタより出力された電流に対応する光を放出する複数の発光素子と；第１トランジスタと前記複数の発光素子の各々の間に電気的に連結される複数の発光制御トランジスタとを含み，発光制御トランジスタを形成する複数の半導体層は，各々の内部抵抗が互いに大略同一に形成されることを特徴としている。
【００３１】
上記複数の半導体層は，各々の長さと幅の比が互いに大略同一に形成されるように構成してもよい。
【００３２】
画素回路は，第１トランジスタより出力された電流に対応して，赤色光，緑色光，及び青色光のうちの一つの光を各々放出する２個の発光素子を含むように構成してもよい。
【００３３】
発光制御トランジスタを形成する半導体層の長さは，発光制御トランジスタのソース領域，チャンネル領域，及びドレーン領域の長さであるように構成してもよい。
【００３４】
発光制御トランジスタを形成する半導体層の幅は，上記半導体層の長さに対して直角方向の大きさであるように構成してもよい。
【００３５】
複数の半導体層は，少なくとも一部が互いに平行に配置されるように構成してもよい。
【００３６】
上記課題を解決するために，本発明の別の観点によれば，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結されて形成される複数の画素回路がアレイ形態に配列される発光表示パネルが提供される。上記発光表示パネルの画素回路が配置される画素領域には，電流が印加される画素電極を各々有し，印加される前記電流に基づいて発光する第１発光素子，第２発光素子，及び第３発光素子と；第１発光素子，第２発光素子，及び第３発光素子の各画素電極に，第１接触孔，第２接触孔，及び第３接触孔を通じて各々接触する第１半導体層，第２半導体層，及び第３半導体層と；第１半導体層，第２半導体層，及び第３半導体層の各々と絶縁して交差し，互いに略平行に第１制御電極線，第２制御電極線，及び第３制御電極線が配置され，第１半導体層，第２半導体層，及び第３半導体層の各々の長さと幅の比は互いに略同一であることを特徴としている。
【００３７】
第１半導体層は，第１制御電極線と絶縁して交差する部分がチャンネル領域である第１発光制御トランジスタを形成し，第２半導体層は，第２制御電極線と絶縁して交差する部分がチャンネル領域である第２発光制御トランジスタを形成し，第３半導体層は，第３制御電極線と絶縁して交差する部分がチャンネル領域である第３発光制御トランジスタを形成するように構成してもよい。
【００３８】
第１半導体層，第２半導体層，及び第３半導体層の長さは，第１発光制御トランジスタと，第２発光制御トランジスタと，第３発光制御トランジスタとのソース領域，チャンネル領域，及びドレーン領域の長さであるように構成してもよい。
【００３９】
第１半導体層，第２半導体層，及び第３半導体層の幅は，長さ方向に対して直角方向であるように構成してもよい。
【００４０】
上記課題を解決するために，本発明の別の観点によれば，第１方向に延びて選択信号を伝達する複数の走査線，前記走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，前記走査線と前記データ線に各々連結される複数の画素回路を含む発光表示装置が提供される。上記発光表示装置の画素回路は，データ線より伝達されるデータ信号に対応する電圧を充電する第１キャパシタと；第１キャパシタに充電された電圧に対応する電流を出力する第１トランジスタと；第１トランジスタより出力された電流に対応する光を放出する第１発光素子と；第１トランジスタより出力された電流に対応する光を放出する第２発光素子と；第１トランジスタより出力された電流に対応する光を放出する第３発光素子と；第１トランジスタと前記第１発光素子，第２発光素子，及び第３発光素子の各々の間に電気的に連結される第１発光制御トランジスタ，第２発光制御トランジスタ，及び第３発光制御トランジスタとを含み，第１発光制御トランジスタに備えられる第１半導体層と前記第２発光制御トランジスタに備えられる第２半導体層は，第３発光制御トランジスタに備えられる第３半導体層を中心に互いに大略対称的に配置されることを特徴としている。
【００４１】
第１半導体層，第２半導体層，及び第３半導体層のうち少なくとも一部は，互いに平行に配置されるように構成してもよい。
【００４２】
第１発光素子，第２発光素子，及び第３発光素子を形成する第１半導体層，第２半導体層，及び第３半導体層は同一なタイプの不純物によってドーピングされるように構成してもよい。
【００４３】
画素回路は，第１トランジスタをダイオード連結する第２トランジスタと；第１電極が前記第１キャパシタの一電極と電気的に連結され，第２電極が前記第１キャパシタの他電極に連結される第３トランジスタと；一電極が前記第３トランジスタの第２電極に連結され，他電極が前記第１トランジスタの制御電極に連結される第２キャパシタと；をさらに備えるようにしてもよい。
【００４４】
上記課題を解決するために，本発明の別の観点によれば，第１方向に延びて選択信号を伝達する複数の走査線，走査線に絶縁して交差し，第２方向に延びてデータ信号を伝達する複数のデータ線，走査線と前記データ線に各々連結されて形成される複数の画素回路がアレイ形態に配列される発光表示パネルが提供される。上記画素回路が配置される画素領域には，電流が印加される画素電極を各々有し，印加される前記電流に基づいて発光する第１発光素子，第２発光素子，及び第３発光素子と；第１発光素子の画素電極と第１接触孔を通じて接触する第１半導体層領域，第２発光素子の画素電極と第２接触孔を通じて接触する第２半導体層領域，及び第３発光素子の画素電極と第３接触孔を通じて接触する第３半導体層領域を含む半導体層と；半導体層と絶縁して交差し，互いに略平行に配置される第１制御電極線，第２制御電極線，及び第３制御電極線と；第１半導体層領域と第３半導体層領域は，第２半導体層領域を中心に略対称的に配置されることを特徴している。
【００４５】
第１半導体層領域，第２半導体層領域，及び第３半導体層領域の少なくとも一部は前記データ線と平行に配置されるこように構成してもよい。
【００４６】
上記第１半導体層領域及び第３半導体層領域の少なくとも一部は，前記走査線と平行に配置されるように構成してもよい。
【発明の効果】
【００４７】
以上説明したように，本発明によれば，一つの画素領域に３個の有機ＥＬ素子を含み，駆動トランジスタのドレーンと各有機ＥＬ素子との間に各々発光制御トランジスタが備えられる場合に，各発光制御トランジスタを構成する多結晶シリコン層を一体に形成する。また，３個の有機ＥＬ素子のうちの中央に配置される有機ＥＬ素子の発光制御トランジスタを形成する多結晶シリコン層を中心に，３個の有機ＥＬ素子のうちの左側に配置される有機ＥＬ素子の発光制御トランジスタを形成する多結晶シリコン層と，３個の有機ＥＬ素子のうちの有機ＥＬ素子の発光制御トランジスタを形成する多結晶シリコン層とが略対称になるように配置する。または，各発光制御トランジスタを構成する多結晶シリコン層の長さと幅の比を一定化することによって，発光制御トランジスタらが同一な特性を有するようになる。
【００４８】
これにより，各発光制御トランジスタを形成する多結晶シリコン層の内部抵抗を一定に維持しながら，画素を構成する各素子を一層効率的に小さい画素領域内に配置することができる。また，発光制御トランジスタの各々は同一な電流伝達特性を有するので，駆動トランジスタより出力される電流は安定的に当該発光素子に伝達できる。
【発明を実施するための最良の形態】
【００４９】
以下，本発明の好適な実施の形態について，添付図面を参照しながら詳細に説明する。なお，以下の説明及び添付図面において，略同一の機能及び構成を有する構成要素については，同一符号を付することにより，重複説明を省略する。
【００５０】
以下，添付した図面を参照して，本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳細に説明する。しかし，本発明は多様な相違した形態で実現することができ，ここで説明する実施例に限定されない。
【００５１】
図面では，本発明を明確に説明するために，説明と関係ない部分は省略した。明細書全体を通して，類似した部分については，なるべく，同一の図面符号を付けた。ある部分が他の部分に連結されているとする時，それは直接的に連結されている場合のみだけでなく，その中間に他の素子を介在させて連結されている場合も含む。また，層，膜，領域，板などが他の部分上にあるとする時，これは他の部分の“直上にある”場合のみだけでなく，その中間に他の部分のある場合も含む。
【００５２】
一方，走査線に関する用語を定義すれば，現在選択信号を伝達しようとする走査線を“現在走査線”とし，現在選択信号が伝達される前に選択信号を伝達した走査線を“直前走査線”とする。
【００５３】
また，現在走査線の選択信号に応じて発光する画素を“現在画素”とし，直前走査線の選択信号に応じて発光する画素を“直前画素”，次の走査線の選択信号に応じて発光する画素を“次の画素”という。
【００５４】
図２は，本発明の実施例による有機ＥＬ表示装置の構成を概略的に示す図である。
【００５５】
図２に示したように，本発明の実施例による有機ＥＬ表示装置は，表示パネル１００，走査駆動部２００，発光制御部３００，及びデータ駆動部４００を含む。表示パネル１００は，行方向に延びている複数の走査線（Ｓ０，Ｓ１，…，Ｓｋ，…，Ｓｎ），発光制御線（Ｅ１，…，Ｅｋ，…，Ｅｎ），列方向に延びている複数のデータ線（Ｄ１，…，Ｄｋ，…，Ｄｍ），複数の電源線（ＶＤＤ），及び複数の画素１１０を含む。画素１１０は，隣接する任意の二つの走査線（Ｓｋ−１，Ｓｋ）と隣接する任意の二つのデータ線（Ｄｋ−１，Ｄｋ）によって形成される画素領域に形成され，各画素１１０は，現在走査線（Ｓｋ），直前走査線（Ｓｋ−１），発光制御線（Ｅｋ），及びデータ線（Ｄｋ）より伝達される信号によって駆動される。また，図２に図示してはいないが，発光制御線（Ｅ１〜Ｅｎ）は，各々３個の発光制御線（Ｅ１ｒ〜Ｅｎｒ，Ｅ１ｇ〜Ｅｎｇ，Ｅ１ｂ〜Ｅｎｂ）からなる。
【００５６】
走査駆動部２００は，当該ラインの画素にデータ信号が印加できるように，当該ラインを選択するための選択信号を順に走査線（Ｓ０〜Ｓｎ）に伝達し，発光制御部３００は，有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ）の発光を制御するための発光制御信号を順に発光制御線（Ｅ１〜Ｅｎ）に伝達する。そして，データ駆動部４００は，選択信号が順に印加されるたびに，選択信号が印加されたラインの画素に対応するデータ信号をデータ線（Ｄ１〜Ｄｍ）に印加する。
【００５７】
そして，走査駆動部２００及び発光制御部３００とデータ駆動部４００は，各々表示パネル１００が形成された基板に電気的に連結される。これとは違って，走査駆動部２００，発光制御部３００及び／またはデータ駆動部４００を表示パネル１００のガラス基板上に直接装着することもでき，表示パネル１００の基板に走査線，データ線，及びトランジスタと同一な層で形成されている駆動回路に代替されることもできる。また他の組立て方式として，走査駆動部２００，発光制御部３００及び／またはデータ駆動部４００をチップなどの形態にして，ＴＣＰ（テープキャリヤパッケージ），ＦＰＣ（可撓性印刷基板），またはＴＡＢ（テープ式自動組付け）に装着してから，表示パネル１００の基板に取付けることもできる。
【００５８】
この時，本発明の実施例では，一つの映像フィールドを３個のサブフィールドに分割してから駆動し，３個のサブフィールドでは各々赤色，緑色，及び青色のデータが印加されて発光する。このために，走査駆動部２００は，サブフィールドごとに選択信号を順に走査線（Ｓ０〜Ｓｎ）に伝達し，発光制御部３００も，各色相の有機ＥＬ素子が一つのサブフィールドに纏められて発光するように，発光制御信号を発光制御線（Ｅ１〜Ｅｎ）に印加する。そしてデータ駆動部４００は，３個のサブフィールドで各々赤色，緑色，及び青色の有機ＥＬ素子に各々対応するデータ信号をデータ線（Ｄ１〜Ｄｍ）に印加する。
【００５９】
次に，図３を参照して，本発明の実施例による有機ＥＬ表示装置の具体的な動作について詳細に説明する。
【００６０】
図３は，図２の有機ＥＬ表示装置における一つの画素１１０の等価回路図である。図３では便宜上ｋ行ｋ列の交点にある画素，つまり，任意のｋ番目行の走査線（Ｓｋ）とｋ番目列のデータ線（Ｄｋ）に連結される画素（Ｐｋｋ）を例示しており，全てのトランジスタはｐチャンネルトランジスタを用いて設計した。
【００６１】
図３に示したように，本発明の実施例による画素回路は，駆動トランジスタ（Ｍ１），ダイオード動作用トランジスタ（Ｍ３），キャパシタ操作用トランジスタ（Ｍ４），ゲートトランジスタ（Ｍ５），３個の有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ），及び前記有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ）の発光を各々制御する発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）と，２個のキャパシタ（Ｃｓｔ，Ｃｖｔｈ）を含む。そして，一組の発光制御線群（Ｅｋ）は３個の発光制御線（Ｅｋｒ，Ｅｋｇ，Ｅｋｂ）からなる。前記発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）は，各発光制御線（Ｅｋｒ，Ｅｋｇ，Ｅｋｂ）によって伝達される各色発光制御信号に応答して，駆動トランジスタ（Ｍ１）からの電流を有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ）に選択的に伝達する。
【００６２】
具体的に見ると，ゲートトランジスタ（Ｍ５）は，ゲートが現在走査線（Ｓｋ）に連結されソースがデータ線（Ｄｋ）に連結されて，走査線（Ｓｋ）からの選択信号に応答してデータ線（Ｄｋ）から印加されたデータ電圧を両キャパシタの接続ノード（Ｂ）に伝達する。トランジスタ（Ｍ４）は，直前走査線（Ｓｋ−１）からの選択信号に応答して両キャパシタの接続ノード（Ｂ）を電源線（ＶＤＤ）に直接連結する。トランジスタ（Ｍ３）は，直前走査線（Ｓｋ−１）からの選択信号に応答して駆動トランジスタ（Ｍ１）をダイオード連結させる。駆動トランジスタ（Ｍ１）は有機ＥＬ素子（ＯＬＥＤ）を駆動するためのトランジスタであって，ゲートがＶｔｈキャパシタ（Ｃｖｔｈ）のノード（Ａ）に接続され，ソースが電源線（ＶＤＤ）に接続され，ゲートに印加される電圧によって有機ＥＬ素子（ＯＬＥＤ）に供給する電流が制御される。
【００６３】
また，データキャパシタ（Ｃｓｔ）は，一端が電源線（ＶＤＤ）に接続され，他端がトランジスタ（Ｍ４）のドレーン（ノードＢ）に接続され，Ｖｔｈキャパシタ（Ｃｖｔｈ）は，一端がデータキャパシタ（Ｃｓｔ）の他端（ノードＢ）に連結されて２個のキャパシタが直列連結され，他端が駆動トランジスタ（Ｍ１）のゲート（ノードＡ）に連結される。
【００６４】
そして，駆動トランジスタ（Ｍ１）のドレーンには発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）のソースが各々連結され，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）のゲートには各々発光制御線（Ｅｋｒ，Ｅｋｇ，Ｅｋｂ）が連結される。発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）のドレーンには各々有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ）のアノードが連結され，有機ＥＬ素子（ＯＬＥＤｒ，ＯＬＥＤｇ，ＯＬＥＤｂ）のカソードには，電源電圧（ＶＤＤ）より低い電圧（ＶＳＳ）が印加される。このような電圧（ＶＳＳ）としては負の電圧または接地電圧を用いることができる。
【００６５】
直前走査線（Ｓｋ−１）にローレベルの走査電圧が印加されれば，２個のトランジスタ（Ｍ３，Ｍ４）が導通し，ノードＢの電圧はＶＤＤになる。トランジスタ（Ｍ３）が導通した結果，先ずトランジスタ（Ｍ１）はダイオード連結状態となって，Ｖｔｈキャパシタの電圧状態に見合った電流が流れる。もし，電圧零の状態から出発するとノードＡの電圧はＶＤＤ付近にあって，負荷電流が流れ得るならば，この電流はＶｔｈキャパシタを通って充電し，ノードＡの電圧を徐々に低下させて，充電電圧がトランジスタ（Ｍ１）の敷居電圧（Ｖｔｈ）となるまで充電する。敷居電圧（Ｖｔｈ）を過ぎると，トランジスタ（Ｍ１）を流れる電流が増加し，Ｖｔｈキャパシタの充電が止まって動作が安定する。また反対に，出発時にＶｔｈキャパシタの電圧が敷居電圧以上で有れば，Ｖｔｈキャパシタはトランジスタ（Ｍ１）を通って放電し，トランジスタ（Ｍ１）のゲート・ソース間電圧が敷居電圧（Ｖｔｈ）となるまで変わり続ける。なお，前記負荷電流を流すために，トランジスタ（Ｍ１）のドレーンまたはノードＡと接地線ＶＳＳとの間にＰ−ｃｈトランジスタ（Ｍ６）を挿入し，これのゲートに信号Ｓｋ−１を印加することが望ましい。
【００６６】
以上の結果，トランジスタ（Ｍ４）が導通してノード（Ｂ）には電圧（ＶＤＤ）が印加され，この時のＶｔｈキャパシタ（Ｃｖｔｈ）に充電される電圧（ＶＣｖｔｈ）は下記式２の通りである。また，トランジスタ（Ｍ１）のソースが電源（ＶＤＤ）に連結されているので，トランジスタ（Ｍ１）のゲート，つまりノード（Ａ）の電圧は，電源電圧（ＶＤＤ）と敷居電圧（Ｖｔｈ：Ｐ−ｃｈなので負値）との合計になる。
【００６７】
【数２】
2005316384.tif 000004
ここで，ＶＣｖｔｈはＶｔｈキャパシタ（Ｃｖｔｈ）に充電される電圧を意味し，ＶＣｖｔｈＡはＶｔｈキャパシタ（Ｃｖｔｈ）のノード（Ａ）に印加される電圧，ＶＣｖｔｈＢはＶｔｈキャパシタ（Ｃｖｔｈ）のノード（Ｂ）に印加される電圧を意味する。
【００６８】
次に直前走査線（Ｓｋ−１）がハイレベルになってトランジスタ（Ｍ３，Ｍ４）が遮断され，現在走査線（Ｓｋ）にローレベルの走査電圧が印加されると，トランジスタ（Ｍ５）が導通してデータ電圧（Ｖｄａｔａ）がノード（Ｂ）に印加される。また，Ｖｔｈキャパシタ（Ｃｖｔｈ）にはトランジスタ（Ｍ１）の敷居電圧（Ｖｔｈ）に該当する電圧が充電されているので，トランジスタ（Ｍ１）のゲートには，データ電圧（Ｖｄａｔａ）とＶｔｈキャパシタ（Ｃｖｔｈ）に貯蔵した敷居電圧（Ｖｔｈ）との合計電圧が印加される。つまり，トランジスタ（Ｍ１）のゲート〜ソース間電圧（Ｖｇｓ）は下記式３の通りである。この時，発光制御線群（Ｅｋ）にはハイレベルの信号を印加しトランジスタ群（Ｍ２）を遮断状態にすることが望ましい。
【００６９】
【数３】
2005316384.tif 000005
【００７０】
その次に，発光制御線群（Ｅｋ）の何れか１本に印可されるローレベル信号に応答してトランジスタ群（Ｍ２）の何れか１個がオンになり，トランジスタ（Ｍ１）のゲート〜ソース電圧（ＶＧＳ）に対応する電流（ＩＯＬＥＤ）が有機ＥＬ素子群（ＯＬＥＤ）の何れか１個に供給されて，その有機ＥＬ素子（ＯＬＥＤ）が発光する。前記の電流（ＩＯＬＥＤ）は下記式４の通りである。
【００７１】
【数４】
2005316384.tif 000006
ここで，ＩＯＬＥＤは有機ＥＬ素子（ＯＬＥＤ）に流れる電流，Ｖｇｓはトランジスタ（Ｍ１）のソースとゲートとの間の電圧，Ｖｔｈはトランジスタ（Ｍ１）の敷居電圧，Ｖｄａｔａはデータ電圧，βは定数値を示す。
【００７２】
データ電圧（Ｖｄａｔａ）が赤色データ信号である場合，発光制御トランジスタ（Ｍ２ｒ）が発光制御線（Ｅｋｒ）からのローレベル発光制御信号に応答して導通すれば，この電流（ＩＯＬＥＤ）が赤色の有機ＥＬ素子（ＯＬＥＤｒ）に伝達されて発光する。
【００７３】
同様に，データ電圧（Ｖｄａｔａ）が緑色データ信号である場合，発光制御トランジスタ（Ｍ２ｇ）が発光制御線（Ｅｋｇ）からのローレベルの発光制御信号に応答して導通すれば，電流（ＩＯＬＥＤ）が緑色の有機ＥＬ素子（ＯＬＥＤｇ）に伝達されて発光する。また，データ電圧（Ｖｄａｔａ）が青色データ信号である場合，発光制御トランジスタ（Ｍ２ｂ）が発光制御線（Ｅｋｂ）からのローレベルの発光制御信号に応答して導通すれば，電流（ＩＯＬＥＤ）が青色の有機ＥＬ素子（ＯＬＥＤｂ）に伝達されて発光する。そして，一つの画素が赤色，緑色，及び青色を表示できるように，３個の発光制御線に各々印加される３個の発光制御信号は，一つのフィールドの間，重複しないローレベル期間を各々有する。
【００７４】
次に，図４，図５，及び図６を参照して，本発明の第１実施例による有機ＥＬ表示装置において，一つの画素回路が配置される画素領域の配置構造について更に詳細に説明する。以下では特定画素列（図３に従い，ｋ列とする）に注目して，現在画素（Ｐｋ）の構成要素に対しては図面符号を付け，直前画素（Ｐｋ−１）の構成要素の図面符号は，現在画素（Ｐｋ）の構成要素の図面符号と同一な番号に（´）を追加的に表示して，現在画素の構成要素と直前画素の構成要素とを区分した。
【００７５】
図４は，図３で示された画素回路が配置される画素領域の配置構造の第１実施例を示す平面図であり，図５は，図４のＩ−Ｉ´部分の断面図であり，図６は，図４のＩＩ−ＩＩ´部分の断面図である。
【００７６】
まず，図４，図５，及び図６のように，絶縁基板１上に酸化ケイ素などからなる遮断層３が形成され，遮断層３上に，半導体層である多結晶シリコン層２１，２２，２３，２４，２５，２６，２７，２８，２９が形成される。遮断層３は絶縁基板１から半導体層に不純物などが侵入することを防止するためのものである。
【００７７】
多結晶シリコン層２１は‘Ｕ’字模様であって，現在画素（Ｐｋ）のトランジスタ（Ｍ５）のソース領域，ドレーン領域，及びチャンネル領域を含む半導体層を形成する。多結晶シリコン層２２は大略逆Ｚ形状である。なお，上記逆Ｚ形状のＺの形状は，下記の数式に示す形状であるが，かかる例に限定されない。
【００７８】
【数５】
2005316384.tif 000007
【００７９】
また，多結晶シリコン層２２は，現在画素（Ｐｋ）のトランジスタ（Ｍ２ｒ）のソース領域，ドレーン領域，及びチャンネル領域を含む半導体層を形成する。多結晶シリコン層２３は列方向に長く延びて形成され，現在画素（Ｐｋ）のトランジスタ（Ｍ２ｇ）のソース領域，ドレーン領域，及びチャンネル領域を含む半導体層を形成する。多結晶シリコン層２４は大略Ｚ形状である。なお，上記Ｚ形状のＺの形状は，下記の数式に示す形状であるが，かかる例に限定されない。
【００８０】
【数６】
2005316384.tif 000008
【００８１】
また，多結晶シリコン層２４は，現在画素（Ｐｋ）のトランジスタ（Ｍ２ｂ）のソース領域，ドレーン領域，及びチャンネル領域を含む半導体層を形成する。このような多結晶シリコン層２２，２３，２４は一体に連結されて大略‘ｍ’字模様となり，多結晶シリコン層２３を中心に多結晶シリコン層２２と多結晶シリコン層２４とは大略対称になる。
【００８２】
多結晶シリコン層２５は画素領域の中央部に列方向に長く延びており，下側末端が多結晶シリコン層２２，２３，２４が一つに連結される部分に接触し，多結晶シリコン層２２，２３，２４に連結されて形成される。左側の多結晶シリコン層２６と右側の多結晶シリコン層２７とは，多結晶シリコン層２５を中心に互いに大略対称的に形成される。多結晶シリコン層２６は大略正四角形形状であって，Ｖｔｈキャパシタ（Ｃｖｔｈ）の一方の電極（ノードＡ）を形成し，多結晶シリコン層２７は大略長方形形状であって，データキャパシタ（Ｃｓｔ）の一方の電極を形成する。多結晶シリコン層２８は大略‘ｎ’字模様に形成され，一端が多結晶シリコン層２６に連結され，他端は多結晶シリコン層２５上端に連結されるように形成されて，トランジスタ（Ｍ３）のソース，ドレーン，及びチャンネル領域を形成する。多結晶シリコン層２９はトランジスタ（Ｍ４）のソース領域，チャンネル領域，及びドレーン領域となるよう，大略‘ｎ’字模様に形成され更に左端より左側に水平部を備えて，水平部左端は多結晶シリコン層２５上端および２８他端に接触するように延びて，トランジスタ（Ｍ１）のチャンネル領域及びドレーン領域を形成する。
【００８３】
このように構成された多結晶シリコン層（２１〜２９）上にゲート絶縁膜３０が形成される。
【００８４】
ゲート絶縁膜３０上には，ゲート線４１，４２，４３，４４，４５，４６，４７が形成される。具体的に，ゲート線４１は行方向に延びており，現在画素（Ｐｋ）の現在走査線（Ｓｋ）に対応するので，多結晶シリコン層２１と絶縁して交差して現在画素（Ｐｋ）のトランジスタ（Ｍ５）のゲートを形成する。ゲート線４２は行方向に延びており，現在画素（Ｐｋ）の発光制御線（Ｅｋｂ）に対応するので，トランジスタ（Ｍ２ｂ）のゲートを形成する。ゲート線４３は行方向に延びており，現在画素（Ｐｋ）の発光制御線（Ｅｋｇ）に対応するのでトランジスタ（Ｍ２ｇ）のゲートを形成する。ゲート線４４は行方向に延びており，現在画素（Ｐｋ）の発光制御線（Ｅｋｒ）に対応するのでトランジスタ（Ｍ２ｒ）のゲートを形成する。ゲート線４５は長方形模様であって，多結晶シリコン層２９と絶縁するように交差してトランジスタ（Ｍ１）のゲートを形成する。ゲート４６はＭＯＳキャパシタ用金属電極であって，多結晶シリコン層２６の上部に，トランジスタ用ゲートと同じ積層構造で，大略正四角形模様に形成されて，Ｖｔｈキャパシタ（Ｃｖｔｈ）の他電極（ノードＢ）を形成する。ゲート４７は，ゲート４６の延長構造で多結晶シリコン層２７の上部に大略長方形模様に形成されて，データキャパシタ（Ｃｓｔ）の他電極（ノードＢ）を形成する。
【００８５】
ゲート線４１´は行方向に延びており，直前画素（Ｐｋ−１）の直前走査線（Ｓｋ−１）に対応するので，多結晶シリコン層２１´と絶縁するように交差して直前画素（Ｐｋ−１）のトランジスタ（Ｍ５）のゲートを形成する。また，ゲート線４１´は多結晶シリコン層２８，２９と絶縁するように交差して，現在画素（Ｐｋ）のトランジスタ（Ｍ３，Ｍ４）のゲートを形成する。
【００８６】
このようなゲート４１，４２，４３，４４，４５，４６，４７上に層間絶縁膜５０が形成される。層間絶縁膜５０上には，コンタクト孔５１ａ，５１ｂ，５３，５４ａ，５４ｂ，５５，５６ａ，５６ｂ，５７ｒ，５７ｇ，５７ｂを通じて当該電極に接触するように，データ線６１，電源線６２，及び電極６３，６４，６５，６６ｒ，６６ｇ，６６ｂが形成される。
【００８７】
データ線６１は画素領域と他の画素領域との間に列方向に長く延びており，層間絶縁膜５０及びゲート絶縁膜３０を貫通する接触孔５１ａを通じて多結晶シリコン層２１，つまり，トランジスタ（Ｍ５）のソースと電気的に連結される。
【００８８】
ＶＤＤ電源線６２は列方向に長く延びており，層間絶縁膜５０及びゲート絶縁膜３０を貫通する接触孔５５を通じて多結晶シリコン層２７及び多結晶シリコン層２９水平部右端，つまり，データキャパシタ（Ｃｓｔ）の一方の電極及びトランジスタ（Ｍ１）のソースに電源を供給する。
【００８９】
電極６３はデータ線６１と隣接して平行に形成され，層間絶縁膜５０及びゲート絶縁膜３０を貫通する接触孔５１ｂ，及び層間絶縁膜５０を貫通する接触孔５３を通じて多結晶シリコン層２１（トランジスタ：Ｍ５）のドレーン領域とＶｔｈキャパシタ（Ｃｖｔｈ）のゲート４６とを電気的に連結し，ノード（Ｂ）となる。
【００９０】
電極６４はゲート４１´と隣接して平行に延びており，層間絶縁膜５０及びゲート絶縁膜３０を貫通する接触孔５４ａ，及び層間絶縁膜５０を貫通する接触孔５４ｂを通じて，多結晶シリコン層２８，つまり，トランジスタ（Ｍ３）のドレーン領域とトランジスタ（Ｍ１）のゲート４５とを電気的に連結し，ノード（Ａ）となる。
【００９１】
電極６５はゲート４１´と隣接して大略長方形に形成され，層間絶縁膜５０及びゲート絶縁膜３０を貫通する接触孔５６ａ，及び層間絶縁膜５０を貫通する接触孔５６ｂを通じて，多結晶シリコン層２９，つまり，トランジスタ（Ｍ４）のドレーン領域とデータキャパシタ（Ｃｓｔ）のゲート４７とを電気的に連結し，ノード（Ｂ）となる。
【００９２】
電極６６ｒ，６６ｇ，６６ｂは，各発光素子の画素電極８１ｒ，８１ｇ，８１ｂとトランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）のドレーンとを各々連結するための電極である。電極６６ｒ，６６ｇ，６６ｂは，データ線６２が延びた縦方向よりゲート（４２〜４４）が延びた横方向にさらに長い大略長方形に形成される。電極６６ｒ，６６ｇ，６６ｂは，各々ゲート絶縁膜３０及び層間絶縁膜５０を貫通する接触孔５７ｒ，５７ｇ，５７ｂを通じて多結晶ケイ素層２２，２３，２４と各々接触して，トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）のドレーンと各々電気的に連結されるように形成される。
【００９３】
このような電極６３，６４，６５，６６ｒ，６６ｇ，６６ｂ上に平坦化膜７０が形成される。画素電極８１ｒ，８１ｇ，８１ｂは，平坦化膜７０を貫通するコンタクト孔７１ｒ，７１ｇ，７１ｂを通じて電極６６ｒ，６６ｇ，６６ｂに各々電気的に連結される。図５及び図６において，画素電極８１ｒ，８１ｇ，８１ｂ上には，発光層（ＥＭＬ），電子輸送層（ＥＴＬ），及び正孔輸送層（ＨＴＬ）を含む多層構造の赤，緑，青色有機薄膜８５ｒ，８５ｇ，８５ｂが各々形成される。
【００９４】
このように，発光制御トランジスタを形成する多結晶シリコン層２２，２３，２４を互いに連結されるように一体に形成し，３個の有機ＥＬ素子のうちの中央に配置される有機ＥＬ素子の発光制御トランジスタ（Ｍ２ｇ）を形成する多結晶シリコン層２３を中心に，左側に配置される有機ＥＬ素子の発光制御トランジスタ（Ｍ２ｒ）を形成する多結晶シリコン層２２と，有機ＥＬ素子の発光制御トランジスタ（Ｍ２ｂ）を形成する多結晶シリコン層２４とが大略対称になるように配置することにより，多結晶シリコン層の内部抵抗を一定に維持しながら，画素領域に駆動トランジスタ（Ｍ１）とｐチャンネル発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）を含む各素子を効率的に配置することができる。
【００９５】
次に，図７を参照して，本発明の第２実施例による画素領域の配置構造について詳細に説明する。
【００９６】
図７は，図３で示された画素回路が配置される画素領域の配置構造の第２実施例を示す平面図である。
【００９７】
第２の実施の形態は，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）が大略同一な内部抵抗を有するようにするために，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）を形成する多結晶シリコン層２２，２３，２４の各々の長さと幅の比が一定であるという点が本発明の第１実施例と異なる。以下，説明の簡略化のために第１実施例と同一な部分の説明は省略し，他の部分についてのみ説明する。
【００９８】
図７のように，多結晶シリコン層２２は長さＬｒ及び幅Ｗｒを有し，多結晶シリコン層２３は長さＬｇ及び幅Ｗｇを有し，多結晶シリコン層２４は長さＬｂ及び幅Ｗｂを有するように各々形成される。
【００９９】
一般的に，多結晶シリコン層の内部抵抗は下記式５により概算できる。
【０１００】
【数７】
2005316384.tif 000009
ここで，Ｒは多結晶シリコン層の内部抵抗であり，Ｌは多結晶シリコン層の長さであって，ソース領域，チャンネル領域，及びドレーン領域の長さの総合を意味し，Ｗは多結晶シリコン層の幅であって，長さに対して直角な方向の大きさを意味する。また，Ｒｓは，単位幅（Ｗ）及び単位長さ（Ｌ）を有する多結晶シリコン層の抵抗を意味する面抵抗であって，例えば５Ω／正方形である。
【０１０１】
この場合，各多結晶シリコン層２２，２３，２４の各内部抵抗は，各Ｌｒ／Ｗｒ，Ｌｇ／Ｗｇ，Ｌｂ／Ｗｂによって決定されるので，各多結晶シリコン層２２，２３，２４の内部抵抗（Ｒ）が大略同一値を有するために，多結晶シリコン層２２，２３，２４は下記式６の通りの関係を有する。
【０１０２】
【数８】
2005316384.tif 000010
このように，多結晶シリコン層２２，２３，２４の長さと幅の比を同一にすることにより，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）の特性を一定に維持することができる。
【０１０３】
このように，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）を形成する多結晶シリコン層２２，２３，２４の長さと幅の比を一定化することにより，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）の特性が類似して，発光制御トランジスタ（Ｍ２ｒ，Ｍ２ｇ，Ｍ２ｂ）を通じて伝達される電流（ＩＯＬＥＤ）の大きさを一定に維持することができる。
【０１０４】
以上，添付図面を参照しながら本発明の好適な実施形態について説明したが，本発明はかかる例に限定されない。当業者であれば，特許請求の範囲に記載された技術的思想の範疇内において各種の変更例または修正例を想定し得ることは明らかであり，それらについても当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【０１０５】
本発明は，発光表示装置，特に有機物質の電界発光を利用した有機ＥＬ表示装置に適用可能である。
【図面の簡単な説明】
【０１０６】
【図１】従来の発光表示パネルの画素回路を示す図である。
【図２】本発明の実施例による有機ＥＬ表示装置の構成を示す概略的な平面図である。
【図３】本発明の実施例による一つの画素回路の等価回路図である。
【図４】本発明の第１実施例による画素回路の配置構造を示す配置平面図である。
【図５】図４のＩ−Ｉ´部分の断面図である。
【図６】図４のＩＩ−ＩＩ´部分の断面図である。
【図７】本発明の第２実施例による画素回路の配置構造を示す配置平面図である。
【符号の説明】
【０１０７】
１  絶縁基板
３  遮断層
２１，２２，２３，２４，２５，２６，２７，２８，２９  多結晶シリコン層
１０，１１０  画素
１００  表示パネル
２００  走査駆動部
３００  発光制御部
４００  データ駆動部
【図１】
2005316384.tif 000011
【図２】
2005316384.tif 000012
【図３】
2005316384.tif 000013
【図４】
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【図５】
2005316384.tif 000015
【図６】
2005316384.tif 000016
【図７】
2005316384.tif 000017