(57)【要約】【課題】  多値の画像データに対応した画像信号をクロック周波数を高めることなく出力可能なデータ処理装置を提供する。【解決手段】  遅延素子３１を直列に接続した第１の遅延回路２１を用いて、クロック信号ＣＬＫを遅延時間Ｔｄで分割できる数ｎを取得する判定回路２３と、多値データを値ｎで正規化した値ｍを求める制御回路２５と、遅延素子３２を直列に接続した第２の遅延回路２２を用いて多値データに対応するパルス幅の画像信号φ４を生成する出力回路２４とを有するＡＳＩＣ１４を提供する。これにより、クロック信号の周波数を高めなくても、クロック信号よりも高い分解能のデータに対応したパルス幅の画像信号φ３を出力し、多値データを表現することができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
複数の遅延素子が直列に接続された第１の遅延回路にクロック信号を供給し、前記複数の遅延素子により前記クロック信号を分解可能な値ｎを求める判定回路と、
前記クロック信号よりも分解能の高い第１の成分を含む第１のデータの前記第１の成分を、前記値ｎで正規化した値ｍを求める正規化回路と、
前記第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路のｍ番目の前記遅延素子の出力を用いて前記第１のデータに対応する信号を生成する出力回路とを有するデータ処理装置。
【請求項２】
請求項１において、前記第１の遅延回路と前記第２の遅延回路とは、当該データ処理装置の熱影響および／または電源電圧のほぼ等しい領域に配置されているデータ処理装置。
【請求項３】
請求項１において、前記第１の遅延回路の近傍に前記第２の遅延回路が配置されているデータ処理装置。
【請求項４】
請求項１において、前記プリンタエンジンに供給する画像データを前記第２の遅延回路に前記第１のデータとして供給する供給手段を有するデータ処理装置。
【請求項５】
請求項４に記載のデータ処理装置と、前記プリンタエンジンとを有するプリンタ。
【請求項６】
複数の遅延素子が直列に接続された第１の遅延回路にクロック信号を供給し、前記複数の遅延素子により前記クロック信号を分解可能な値ｎを求める判定工程と、
前記クロック信号よりも分解能の高い第１の成分を含む第１のデータの前記第１の成分を、前記値ｎで正規化した値ｍを求める工程と、
前記第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路のｍ番目の前記遅延素子の出力を用いて前記第１のデータに対応する信号を生成する工程とを有するデータ処理方法。
【請求項７】
請求項６において、前記出力工程では、前記プリンタエンジンに供給する画像データを前記第２の遅延回路に前記第１のデータとして供給するデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はクロック信号により動作するデータ処理装置およびデータ処理方法に関するものである。
【背景技術】
【０００２】
プリンタあるいはその他の画像を形成する装置において、多諧調の表現を行ったり、スムージングするために多段階のパルス幅の信号を生成することを要求される場合がある。クロック信号に同期して動作するデジタル処理回路を用いている場合は、１画素を形成するために必要な周波数よりも高速のクロック信号を使用することにより、１画素を数分の一あるいはそれ以下に分解した分解能の高い信号を形成することが可能であり、多段階のパルス幅の信号を生成することができる。
【特許文献１】特開平１１−２７５３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特開平１１−２７５３５５号公報に開示された画像形成方法では、画素クロックに同期した基準クロックを段階的に遅延させることにより、複数の遅延クロックを生成し、さらに遅延クロックと基本クロックの論理演算によりパルス幅の段階的に異なるパルスを生成し、多値の画像情報の入力諧調に対応したパルス幅のパルスを選択して２値画像情報として出力している。また、特開平１１−２７５３５５号公報には、基準クロックを段階的に遅延させて遅延クロックを生成するために、直列に接続された複数のバッファゲートを用いることが開示されている。
【０００４】
この画像形成方法では、基準クロック信号としては画素クロックに同期した低周波数のクロック信号が供給されれば良く、遅延クロックを用いて周波数の高いパルス信号を内部で生成することにより、多値の画像情報を処理できるようにしている。しかしながら、ほとんどの回路は基準クロック信号で動作するとしても、少なくとも画像信号を形成する回路は、遅延クロックに基づいた基準クロック信号よりも実質的に高い周波数のパルス信号を処理する必要がある。したがって、本来、低い周波数の基準クロックにより動作するように設計すれば良いＡＳＩＣまたはＬＳＩを、少なくともその一部は高い周波数のクロック信号により支障なく動作するように設計しなければならない。ＡＳＩＣまたはＬＳＩ全体を周波数の高いクロック信号に対応するように設計するのでは、周波数の低い基準クロックを採用している経済的なメリットが大幅に低減されてしまう。また、一方、周波数の異なるクロック信号が混在した論理回路を設計するには時間がかかり、そのような論理回路を含むＡＳＩＣあるいはＬＳＩを製造することも経済的とはいえない。
【０００５】
したがって、直列に接続されたバッファゲートなどを用いて段階的に遅延パルスを生成して基準クロックよりも高い周波数のクロック信号をＡＳＩＣ内部で生成し、解像度あるいは分解能を向上する手法は、基準クロック自身の周波数が低くて良いので一見、経済的な解であるように考えられるが、実際は、周波数の異なるクロック信号を処理する必要があるので根本的な解決になっていない。
【０００６】
そこで、本発明においては、基準となるクロック信号よりも高い周波数のパルス信号を生成することなく、クロック信号よりも高い分解能のデータを処理することができるデータ処理装置およびデータ処理方法を提供することを目的としている。そして、スムージングや面積階調といった多段階あるいは多諧調のデータ処理が必要とされる機能を実現するＡＳＩＣなどのデータ処理装置をさらに低コストで提供することを本発明の目的としている。
【課題を解決するための手段】
【０００７】
このため、本発明においては、遅延回路を利用し、一方の遅延回路により画素などを規格化するクロック信号の分解可能な値ｎを求め、他方の遅延回路により、多値あるいは多諧調に相当する遅延時間を、クロック信号を分解可能な値ｎをベースとして設定し、多値あるいは多諧調を表現するデータを生成し出力するようにしている。すなわち、本発明のデータ処理装置は、複数の遅延素子が直列に接続された第１の遅延回路にクロック信号を供給し、それら複数の遅延素子によりクロック信号を分解可能な値ｎを求める判定回路と、クロック信号よりも分解能の高い第１の成分を含む第１のデータの第１の成分を、値ｎで正規化した値ｍを求める正規化回路と、第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路のｍ番目の遅延素子の出力を用いて第１のデータに対応する信号を生成する出力回路とを有する。本明細書において正規化とは、第１の成分を上記の整数値ｎおよびｍを用いて「ｍ／ｎ」で表すことに等しい。
【０００８】
１クロックで１画素のオンオフが表現できるデータ処理装置において、第１の成分により、１画素を多値で表現しようとした場合を想定する。第１および第２の遅延回路を構成する遅延素子毎の遅延時間が等しいとすれば、判定回路により、それらの遅延素子により１クロックを分解可能な数ｎが判断できる。そして、第１の成分を数値ｎで正規化することにより、第１の成分に相当する数値ｍを求めることができる。したがって、第２の遅延回路のｍ番目の遅延素子の出力を用いて、第１成分に相当するパルス幅の信号を生成でき、そのパルス幅の信号により、レーザ光源、ＬＥＤ、液晶シャッターなどの画素を表現する描画素子を駆動することにより、第１の成分に相当する視覚的効果を備えた表示を行うことができる。
【０００９】
したがって、本発明のデータ処理装置においては、第１のデータに対応して出力回路から出力される信号のパルス幅は、第１の成分を反映したクロック信号のパルス幅と異なるものになるが、判定回路、制御回路および出力回路は基準となるクロック信号に同期した処理を行うだけである。このため、データ処理装置のロジック回路は全て基準となるクロック信号で動作すれば良く、部分的にも基準となるクロック信号よりも早い周波数のデータ処理に対応させる必要はない。したがって、クロック信号よりも分解能の高い成分を取り扱うデータ処理装置を極めて経済的に設計および製造することが可能となり、低コストで供給できる。
【００１０】
また、本発明においては、複数の遅延素子が直列に接続された第１の遅延回路にクロック信号を供給し、複数の遅延素子によりクロック信号を分解可能な値ｎを求める判定工程と、クロック信号よりも分解能の高い第１の成分を含む第１のデータの第１の成分を、値ｎで正規化した値ｍを求める工程と、第１の遅延回路と同じ特性の複数の遅延素子が直列に接続された第２の遅延回路のｍ番目の遅延素子の出力を用いて第１のデータに対応する信号を生成する工程とを有するデータ処理方法を提供する。このデータ処理方法により、遅延素子を用い、基準となるクロック信号だけで動作する低コストなデータ処理装置において、クロック信号よりも高い分解能の成分を備えたデータを処理し、それに対応するパルス幅の信号を出力することが可能となる。
【００１１】
遅延素子による遅延時間Ｔｄは電圧の変動、温度の変動などにより変動する可能性がある。したがって、複数の遅延素子により、クロック信号の１サイクルを常に同じ数ｎに分割できるとは限らない。このため、判定回路は適当なタイミングで値ｎを求め、第２の遅延回路において分割表現できる数値ｎを決定する必要がある。また、第１の遅延回路における遅延素子の遅延時間Ｔｄと、第２の遅延回路における遅延素子の遅延時間Ｔｄとがずれていると、第１の成分を精度良く表す信号を出力できない。このため、第１の遅延回路と第２の遅延回路とは、当該データ処理装置の熱影響および／または電源電圧のほぼ等しい領域に配置されていることが望ましい。例えば、第１の遅延回路の近傍に第２の遅延回路を配置することが望ましい。
【００１２】
本発明のデータ処理装置は、電気回路、ＡＳＩＣ、ＬＳＩなどのチップあるいはチップセット、それらを搭載したプリント基板、さらに適当な制御機能を備えた制御モジュールあるいは制御ユニットなどとして実現される。電気回路に限らず、光あるいは磁気などを媒体とする回路にも適用可能である。プリンタエンジンに供給する画像データを第２の遅延回路に第１のデータとして供給する供給手段を設けることにより、クロック信号の周波数を高めることなく、クロック信号に同期して第１の成分を含む第１のデータに相当する表示用あるいは駆動用の信号を出力できる。したがって、基準となるクロック信号に基づき出力される１画素よりも幅の狭いドットを出力したり、多諧調の明るさを備えた画素を表示することが可能となる。このため、本発明のデータ処理装置およびデータ処理方法を用いることにより、スムージングや面積階調といった多値または多諧調の画像処理機能を備えたデータ処理装置を低コストで提供することが可能となり、それを用いることにより、プリンタエンジンから高画質の画像の印刷が可能なプリンタを提供できる。
【発明の効果】
【００１３】
本発明では、判定回路の第１の遅延回路の遅延素子によりクロック信号を分割可能な数値ｎを求め、さらに、正規化回路により第１のデータに含まれるクロック信号よりも分解能の高い第１の成分を数値ｎで正規化した値ｍを求め、出力回路の第２の遅延回路においてｍ番目の遅延素子から信号を出力することにより、第１の成分を備えた第１の信号に対応するパルス幅を持った信号を出力している。したがって、基本となるクロック信号よりも高い周波数のクロック信号を用いずに、クロック信号よりも分解能の高いデータを処理することが可能となるので、基本となるクロック信号を動作上限とする半導体などの低コストなデータ処理装置により、そのクロック信号よりも高い周波数のデータ処理を行うことが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下に図面を参照して本発明をさらに詳しく説明する。図１に、本発明に係るデータ処理装置を有するプリンタの概略を示してある。プリンタ１はラスタスキャン方式のレーザプリンタである。プリンタ１は、デジタルカメラなどの周辺機器やパーソナルコンピュータなどのホスト装置から印刷用のデータφ１をインターフェイス３から受け取る。印刷用データφ１はコンパクトフラッシュ（登録商標）やメモリスティックなどのストレージにより提供されても良い。
【００１５】
プリンタ１は、制御用のモジュールとしてＣＰＵ１１、ＲＡＭ１２、ＲＯＭ１３およびＡＳＩＣ１４とを有しており、これらがバス１５により接続されている。プリンタ１は、さらに、クロック信号ＣＬＫを供給するクロック発生器１６を備えており、ＣＰＵ１１、ＡＳＩＣ１４、あるいはその他のモジュールは、クロック信号ＣＬＫに基づいて動作する。ＲＡＭ１２は、その一部の領域が１ページ分などの単位で画像を格納するフレームメモリ１２ａとして利用され、イメージコントローラとしての機能を備えたＡＳＩＣ１４は、フレームメモリ１２ａから供給された画像データφ３を、クロック信号ＣＬＫを画素クロックとし、クロック信号ＣＬＫに同期してプリンタエンジン４に出力し印刷する。
【００１６】
図２にＡＳＩＣ１４のイメージコントローラとしての機能の概略構成を示してある。ＡＳＩＣ１４は、ｐ（ｐ≧２）個の遅延素子３１が直列に接続された第１の遅延回路２１と、第１の遅延回路２１と同じ特性のｐ個の遅延素子３２が直列に接続された第２の遅延回路２２と、第１の遅延回路２１の入力（第１の入力）２１ａにクロック信号ＣＬＫを入力する配線３５と、第２の遅延回路２２の入力（第２の入力）２２ａにフレームメモリ１２ａから画像データφ３を入力する配線（供給手段）３６とを備えている。第１の遅延回路２１においては、直列に接続されたバッファゲートおよび配線が遅延素子３１として機能し、入力２１ａに供給されたクロック信号ＣＬＫは直列に接続された遅延素子３１を伝播することにより、各々の遅延素子３１の出力側に遅延素子による遅延時間Ｔｄだけ段階的に遅れた信号が表れる。以降では、クロック信号ＣＬＫが入力２１ａに供給された後に、各々の遅延素子３１の出力２１ｂから得られる信号を遅延信号ＤＬＹＡ（ｋ）（１≦ｋ≦ｐ）で示す。１つの遅延素子３１による遅延時間をＴｄとすると、ｍ番目の遅延素子３１の出力側に表れる信号ＤＬＹＡ（ｍ）はクロック信号ＣＬＫからｍ×Ｔｄだけ遅延した信号になる。
【００１７】
第２の遅延回路２２においては、フレームメモリ１２ａから画像信号φ３が入力２２ａに供給され、直列に接続された遅延素子３２を伝播する。したがって、各々の遅延素子３２の出力側に遅延素子による遅延時間Ｔｄだけ段階的に遅れた画像信号φ３が表れる。以降では、画像信号φ３が入力２２ａに供給された後、各々の遅延素子３２の出力２２ｂに表れた信号を遅延信号ＤＬＹＢ（ｋ）で示す。各々の遅延素子３２の特性は第１の遅延回路２１の遅延素子３１と同じになるように作られているので、理想的には、第２の遅延回路２２の遅延時間の単位は、第１の遅延回路２１と同様にＴｄである。したがって、ｎ番目の遅延素子３２の出力側に表れる信号ＤＬＹＢ（ｎ）は画像信号φ３をｎ×Ｔｄだけ遅延した信号になる。
【００１８】
ＡＳＩＣ１４は、さらに、第１の遅延回路２１の遅延信号ＤＬＹＡ（ｋ）をクロック信号ＣＬＫによりサンプリングする判定回路２３と、第２の遅延回路２２の遅延信号ＤＬＹＢ（ｋ）を用いて画像データφ３を出力するための画像信号φ４を生成する出力回路２４と、出力回路２４において用いられる信号ＤＬＹＢを決定する制御回路２５とを備えている。
【００１９】
判定回路２３は、クロック信号ＣＬＫの立ち上がりで各々の遅延信号ＤＬＹＡ（ｋ）をサンプリングする。判定回路２３の一例は、各々の遅延信号ＤＬＹＡ（ｋ）をアンドゲートでクロック信号ＣＬＫによりサンプリングし、その結果をＦＦにラッチする回路である。図３（ａ）に示すように、第１の遅延回路２１では、クロック信号ＣＬＫを遅延素子毎に遅延時間Ｔｄだけ遅れた複数の遅延信号ＤＬＹＡが得られる。このため、少なくとも最終段のｐ番目より前の（ｎ＋１）段目の遅延素子３１から出力される信号の遅延時間（（ｎ＋１）×Ｔｄ）が１クロック（クロック信号ＣＬＫの１サイクル）より長ければ、その前段のｎ番目までの遅延素子３１から出力される複数の信号ＤＬＹＡにより、クロック信号ＣＬＫを遅延時間Ｔｄで分解できる数値ｎを得ることができる。遅延時間Ｔｄはクロック信号ＣＬＫの１周期（１サイクル）よりも短くなければいけないが、クロック信号ＣＬＫで設計された半導体集積回路に適当な精度でクロック信号の周期より短い遅延時間Ｔｄを持った遅延素子を作り込むことは容易である。数値ｎが得られれば、同じ遅延時間Ｔｄが得られる第２の遅延回路２２の遅延素子を利用することにより、クロック信号ＣＬＫの１サイクルを遅延時間Ｔｄの精度でｎ段階に分割して利用できることが分かる。
【００２０】
ＡＳＩＣ１４により、スムージングを行う場合、制御回路２５は、フレームメモリ１２ａに格納された画像データφ３に基づいて、１画素をオンオフする画像信号だけではなく、１画素よりも幅の狭いドット（追加ドットまたは補間ドット）を形成するため画像信号の生成する画像信号φ４を出力するように出力回路２４を制御する。そのため、オンオフの２値ではなく、多値となる補間ドットの有無を画像データφ３により判定する画像解析回路２７と、多値となる補間ドットの画像データφ３を数値ｎで正規化し、出力回路２４において多値を表現するために用いる遅延信号ＤＬＹＢを得る数値ｍを求める正規化回路２６とを備えている。例えば、画像解析回路２７は、１画素の（ｘ／ｙ）倍の追加ドットを出力する成分が画像データφ３に含まれているか否かを判断する。ｘおよびｙは整数であり、ｘ＜ｙである。
【００２１】
正規化回路２６は、ｘ／ｙの強度、幅あるいは面積の追加ドットを表現あるいは出力するための画像信号φ４を生成する数値ｍを算出する。判定回路２３で求められた１サイクルを分割可能な値ｎと多値を示す画像データ（ｘ／ｙ）とを掛け算して整数化することにより、値ｍを算出することができる。求められたデジタル値ｍは、制御信号φ５として出力回路２４に出力される。
【００２２】
出力回路２４は制御信号φ５により指示された値ｍに基づき、ｍ番目の遅延素子３２から出力された遅延信号ＤＬＹＢ（ｍ）を選択し、１ドット分の画像データを追加ドット分だけ延長した画像信号φ４を生成して出力する。図３（ｂ）に示すように、出力回路２４においては、数値ｍに基づき、時刻ｔ３に入力された画像データφ３を表現する画像信号φ４を、１サイクル経過した時刻ｔ４の後、さらに、ｍ番目の遅延素子３２の出力の遅延信号ＤＬＹＢ（ｍ）が立ち下がるタイミングｔ５まで延長する。これにより、２値表現に加えて、多値であるスムージング用の追加ドットを含めて印刷する画像データφ４を出力することができる。
【００２３】
したがって、本例のＡＳＩＣ１４を用いて画像データφ３を印刷することにより、画像データφ３にスムージング用の多値のデータが含まれていれば、図４（ａ）に示すように、クロック信号ＣＬＫを画素クロックとして２値表示された元の画像に対し、図４（ｂ）に示すようにクロック信号ＣＬＫより分解能の高い追加ドット４２を含めて印刷することができる。画像解析回路２７により、画像データφ３を解析してスムージング用の追加ドット４２の多値データを自動的に生成し、出力回路２４から追加ドット４２を含む画像信号φ４が出力されるようにすることも可能である。
【００２４】
図５にＡＳＩＣ１４におけるイメージコントローラとしての処理の概要をフローチャートを用いて示してある。ステップ５１では、判定回路２３において、第１の遅延回路２１において段階的に遅延されたクロック信号ＤＬＹＡをオリジナルのクロック信号ＣＬＫでサンプリングし、クロック信号ＣＬＫを遅延素子の遅延時間Ｔｄで分割可能な数値ｎを求める。遅延素子３１の遅延時間Ｔｄは温度や電圧などの条件により変動するので、適当なインターバルで分割数ｎを求めることが望ましい。印刷ジョブを開始するとき、１ページの印刷を開始するとき、さらには、１ラインの印刷を開始するときなどのタイミングで分割数ｎを求めることが望ましい。
【００２５】
次に、ステップ５２では、制御回路２５において、印刷データφ３に多値データがあると、それを数値ｎで正規化し、出力回路２４から多値データに相当する印刷用の画像信号φ４を出力するための数値ｍを求める。そして、ステップ５３では、出力回路２４により、第２の遅延回路２２のｍ番目の遅延素子３２の出口の遅延信号ＤＬＹＢ（ｍ）を用い、多値データに相当するパルス幅の画像信号φ４を生成して出力する。
【００２６】
このように、本例のＡＳＩＣ１４においては、基準クロック信号ＣＬＫにより表現される画素（２値データ）よりも高い周波数の多値データが、第１の遅延回路２１の遅延素子３１の遅延時間Ｔｄにより数値化され、その数値と第２の遅延回路２２の遅延素子３２の遅延時間Ｔｄとを用いて多値データを表現するパルス幅の画像信号φ４が生成されて出力される。したがって、基準クロック信号ＣＬＫよりも高い分解能のパルス幅を持った画像信号φ４を、基準クロック信号ＣＬＫに同期して動く論理回路で生成することが可能となる。このため、本例のＡＳＩＣ１４は、クロック信号よりも高い周波数の信号を出力するために、全体的にも、部分的にも、基準となるクロック信号よりも高い周波数で動かす必要はない。したがって、本例のＡＳＩＣ１４は、クロック信号ＣＬＫの周波数で動くように設計するだけで、実質的にクロック信号ＣＬＫよりも高い周波数の信号処理を可能としている。このような信号処理を行う構成は、スムージングだけではなく、多諧調の画像データを出力する場合にも適用でき、グレースケールの画像を印刷することも可能である。したがって、多値画像を出力可能なＡＳＩＣの設計および製造の難易度は飛躍的に低減され、高解像度の印刷が可能なＡＳＩＣおよびそれを備えたプリンタを低コストで提供することができる。
【００２７】
多値の画像データを精度良く出力するためには、分割数ｎを得る第１の遅延回路２１における遅延時間Ｔｄと、値ｎにより正規化された値ｍを使用する第２の遅延回路における遅延時間Ｔｄとが高い精度で一致していることが望ましい。遅延素子の特性は構造的な相違に加えて、電源電圧あるいは温度などによっても変化する。したがって、本例のＡＳＩＣ１４においては、第１の遅延回路２１と第２の遅延回路２２とをほとんど隣接した位置に配置し、電源電圧の格差、温度差による遅延時間の差ができるだけ発生しないようにしている。また、回路配置の都合上、第１の遅延回路２１と第２の遅延回路２２とを近くに配置できない場合は、ＡＳＩＣ１４において温度が同じになるような位置、例えば、対称な位置にこれらの遅延回路２１および２２を配置することが望ましい。さらに、各遅延素子３１および３２の間を接続する配線や、各遅延素子から出力を導く配線の遅延も遅延時間Ｔｄの差として検出されるので、配線による遅延もできるだけ一致するような配置を採用することが望ましい。
【００２８】
なお、上記の例においては、アナログ遅延素子としてバッファゲートを遅延素子として採用しているが、適当な遅延を発生する他の公知の回路構成を採用しても良い。バッファゲートおよび配線により構成される１つの遅延素子は、作り込みが容易であり、複数の遅延素子を伝達する際に信号の減衰も防止できるので、本例の遅延回路を形成する遅延素子としては最も適している。また、配線による遅延が遅延時間に占める割合は決して少なくなく、各々のバッファゲートを単位とする遅延時間の精度を上げるには、レイアウト時に遅延時間を考慮して配線長の調整を適宜行うことが望ましい。
【００２９】
また、上記ではプリンタにおいて１画素よりも幅の狭いドットを追加するための処理を説明したが、本発明は、クロック信号よりも高い分解能を備えたデータをそれに対応するパルス幅の信号に変換することが必要な種々の処理およびそのような処理を行うデータ処理装置に適用することが可能である。
【図面の簡単な説明】
【００３０】
【図１】本発明に係るＡＳＩＣを有するプリンタの概略構成を示す図である。
【図２】ＡＳＩＣの概略構成を示す図である。
【図３】図３（ａ）は第１の遅延回路を用いてクロック信号を分割する数ｎを求める様子を示すタイミングチャート、図３（ｂ）は第２の遅延回路を用いて多値の画像データに対応する画像信号を生成する処理を示すタイミングチャートである。
【図４】スムージングのために幅の狭いドットが追加印刷される様子を示す図である。
【図５】ＡＳＩＣにおける処理を示すフローチャートである。
【符号の説明】
【００３１】
１    プリンタ
１４    ＡＳＩＣ
２１    第１の遅延回路
２２    第２の遅延回路
２３    判定回路
２４    出力回路
２５    制御回路
２６    正規化回路
２７    画像解析回路
３１、３２    遅延素子
【図１】
2005246660.tif 000003
【図２】
2005246660.tif 000004
【図３】
2005246660.tif 000005
【図４】
2005246660.tif 000006
【図５】
2005246660.tif 000007