(57)【要約】【課題】  マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法を提供する。【解決手段】  印刷回路基板、前記印刷回路基板上に配置され、パワー及び／またはシグナルパッドを含む第１、第２、及び第３ロー、及び複数個の入力及び出力バッファを備える半導体装置が提供される。前記複数個の入力及び出力バッファの一部は、前記第１ローと前記第２ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第２ローと前記第３ローとの間に提供される。前記半導体装置を製造する方法も提供される。【選択図】  図６
2005229118.tif 000002
【特許請求の範囲】
【請求項１】
印刷回路基板と、
前記印刷回路基板上で互いに隣接して配置され、パワー及び／またはシグナルパッドを含む２個以上のローと、を備えることを特徴とする半導体装置。
【請求項２】
第１及び第２端部を有する複数個の連結ラインをさらに備え、
前記第１端部は、前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記２個以上のローのそれぞれは、パワー及び／またはシグナルパッドを含み、前記２個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記２個以上のローは、パワー及び／またはシグナルパッドを含む３個のローを備えることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記３個のローのうち第１ローと第２ローとの間の複数個の出力バッファと、
前記３個のローのうち第２ローと第３ローとの間の複数個の入力バッファと、をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記３個のローのうち第１ローと第２ローとの間の複数個の入力バッファと、
前記３個のローのうち第２ローと第３ローとの間の複数個の出力バッファと、をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項７に記載の半導体装置。
【請求項９】
印刷回路基板と、
前記印刷回路基板上に配置され、パワー及び／またはシグナルパッドを含む第１、第２、及び第３ローと、
複数個の入力及び出力バッファを備え、
前記複数個の入力及び出力バッファの一部は、前記第１ローと前記第２ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第２ローと前記第３ローとの間に提供されることを特徴とする半導体装置。
【請求項１０】
第１及び第２端部を有する複数個の連結ラインをさらに備え、
前記第１端部は、前記第１、第２、及び第３ローにある前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１ローは第１複数個のパワーパッドを含み、前記第２ローは複数個のパワー及び／またはシグナルパッドを含み、前記第３ローは第２複数個のパワーパッドを含むことを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１３】
印刷回路基板と、
前記印刷回路基板上で互いに隣接して配置され、パワー及び／またはシグナルパッドを含む２個以上のローと、
第１及び第２端部を有する複数個の連結ラインと、を備え、
前記第１端部は、前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結され、前記２個以上のローのそれぞれは、パワー及び／またはシグナルパッドを含み、前記２個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする半導体装置。
【請求項１４】
前記２個以上のローは、パワー及び／またはシグナルパッドを含む３個のローを備え、前記３個のローのうち第１ローは、第１複数個のパワーパッドを含み、前記３個のローのうち第２ローは、複数個のパワー及び／またはシグナルパッドを含み、前記３個のローのうち第３ローは、第２複数個のパワーパッドを含むことを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
前記第１ローと前記第２ローとの間の複数個の出力バッファと、
前記第２ローと前記第３ローとの間の複数個の入力バッファと、をさらに備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１ローと前記第２ローとの間の複数個の入力バッファと、
前記第２ローと前記第３ローとの間の複数個の出力バッファと、をさらに備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１８】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインをさらに備えることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
印刷回路基板上で互いに隣接して配置され、パワー及び／またはシグナルパッドを含む２個以上のローを形成する段階を備えることを特徴とする半導体装置の製造方法。
【請求項２０】
第１及び第２端部を有する複数個の連結ラインを形成する段階をさらに備え、
前記第１端部は、前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記２個以上のローのそれぞれは、パワー及び／またはシグナルパッドを含み、前記２個以上のローは、前記印刷回路基板上でセンタパッド配置方式で配置されることを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記２個以上のローは、パワー及び／またはシグナルパッドを含む３個のローを備え、前記３個のローのうち第１ローは、第１複数個のパワーパッドを含み、前記３個のローのうち第２ローは、複数個のパワー及び／またはシグナルパッドを含み、前記３個のローのうち第３ローは、第２複数個のパワーパッドを含むことを特徴とする請求項２０に記載の半導体装置の製造方法。
【請求項２３】
前記第１ローと前記第２ローとの間に複数個の出力バッファを形成する段階と、
前記第２ローと前記第３ローとの間に複数個の入力バッファを形成する段階と、をさらに備えることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２４】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記第１ローと前記第２ローとの間に複数個の入力バッファを形成する段階と、
前記第２ローと前記第３ローとの間に複数個の出力バッファを形成する段階と、をさらに備えることを特徴とする請求項２２に記載の半導体装置の製造方法。
【請求項２６】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項２５に記載の半導体装置の製造方法。
【請求項２７】
印刷回路基板上に配置され、パワー及び／またはシグナルパッドを含む第１、第２、及び第３ローを形成する段階と、
複数個の入力及び出力バッファを形成する段階と、を備え、
前記複数個の入力及び出力バッファの一部は、前記第１ローと前記第２ローとの間に提供され、前記複数個の入力及び出力バッファの他の一部は、前記第２ローと前記第３ローとの間に提供されることを特徴とする半導体装置の製造方法。
【請求項２８】
第１及び第２端部を有する複数個の連結ラインを形成する段階をさらに備え、
前記第１端部は、前記第１、第２、及び第３ローにある前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記印刷回路基板のエッジ上のソルダボールに電気的に連結されることを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項２９】
前記第１ローは第１複数個のパワーパッドを含み、前記第２ローは複数個のパワー及び／またはシグナルパッドを含み、前記第３ローは第２複数個のパワーパッドを含むことを特徴とする請求項２７に記載の半導体装置の製造方法。
【請求項３０】
前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインを形成する段階をさらに備えることを特徴とする請求項２７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチ・ローパッド構造を有する半導体装置及びそれを製造する方法に係り、特に、３ローパッド以上のマルチ・ローパッド構造を有する半導体装置及びそれを製造する方法に関する。
【背景技術】
【０００２】
図１は、通常的なローパッド構造を有する半導体装置を含む半導体素子の断面図である。図１を参照すれば、半導体素子１００は、半導体装置１１０及びＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）パッケージ形態であるパッケージ用印刷回路基板（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ：ＰＣＢ）１３０を含む。
【０００３】
半導体装置１１０は、例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のようなベア半導体チップであり、下面にパッド層１１１を含む。パッド層１１１に含まれるローパッドは、対応する金属線ＭＬを通じてパッケージ用ＰＣＢ １３０のソルダボール１３１に電気的に連結される。前記ソルダボール１３１は、外部システム（図示せず）に電気的に連結される。
【０００４】
図２は、従来の技術による１ローパッド構造を有する半導体装置を含む半導体素子の平面図である。即ち、図２は、図１に示された半導体装置のローパッドが配置されるパッド層を含んで示した平面図である。図２を参照すれば、従来の半導体素子２００は、半導体装置２１０及びパッケージ用ＰＣＢ ２３０を含む。
【０００５】
半導体装置２１０のパッド層には、１ローパッド構造を構成する複数個のパッドが半導体装置２１０の中央に配置される。このようなパッド配置方式をセンタパッド配置方式とする。前記パッドは、シグナルパッドＳＰ１〜ＳＰ８と、パワーパッドＰＰ１〜ＰＰ７とを含む。シグナルパッドＳＰ１〜ＳＰ８を通じて、入力／出力データ信号及びコマンド信号のような制御信号が伝送され、パワーパッドＰＰ１〜ＰＰ７には電源電圧ＶＤＤ、接地電圧ＶＳＳ、または終端電圧が供給される。
【０００６】
例えば、第１入力バッファＩＮＲＣＶ１と第１出力バッファＯＵＴＤＲＶ１との間に配置されるシグナルパッドＳＰ１、ＳＰ２は、データの入力／出力パッドであるＤＱパッドであり、第１入力バッファＩＮＲＣＶ１、第１出力バッファＯＵＴＤＲＶ１、及びＤＱパッドが一つのグループを構成して、ＤＱＩＯブロックとなりうる。このようなＤＱＩＯブロックが１ローパッド構造で反復的に配置されることができ、それぞれのＤＱＩＯブロックの間にパワーパッドが配置される。
【０００７】
半導体装置２１０は、ベア半導体チップであり、入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４及び出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４のような回路を含むことができる。前記入力バッファは入力レシーバとも言及でき、前記出力バッファは出力ドライバとも言及できる。
【０００８】
シグナルパッドＳＰ１〜ＳＰ８とパワーパッドＰＰ１〜ＰＰ７とは、対応する金属パターンである連結線ＣＬ１〜ＣＬ１５の一側にボンディングされる。前記連結線ＣＬ１〜ＣＬ１５の他側は、パッケージ用ＰＣＢ ２３０のソルダボール２３１にボンディングされる。前記それぞれの連結線ＣＬ１〜ＣＬ１５は、半導体装置２１０の水平軸を基準として上方向または下方向のうちいずれか一つの方向に配置される。
ところが、従来の半導体装置２１０は小さいチップサイズを有するので、必要なパッドを１ローパッド構造にいずれも配置することは困難である。
【０００９】
図３は、従来の技術による２ローパッド構造を有する半導体装置の一例を含む半導体素子の平面図である。即ち、図３は、図１に示された半導体装置のローパッドが配置されるパッド層を含んで示した平面図である。図３を参照すれば、従来の半導体素子３００は、半導体装置３１０及びパッケージ用ＰＣＢ ３３０を含む。
【００１０】
半導体装置３１０のパッド層には、２ローパッド構造を構成する複数個のパッドがセンタパッド配置方式で配置される。前記パッドは、シグナルパッドＳＰ１〜ＳＰ９とパワーパッドＰＰ１〜ＰＰ９とを含む。シグナルパッドを通じて入力／出力データ信号及びコマンド信号のような制御信号が伝送され、パワーパッドに電源電圧ＶＤＤ、接地電圧ＶＳＳ、及び終端電圧が供給される。
【００１１】
例えば、第１入力バッファＩＮＲＣＶ１と第１出力バッファＯＵＴＤＲＶ１との間に配置されるシグナルパッドＳＰ１、ＳＰ２は、データ入力／出力パッドであるＤＱパッドであり、第１入力バッファＩＮＲＣＶ１、第１出力バッファＯＵＴＤＲＶ１、及びＤＱパッドが一つのグループを構成して、ＤＱＩＯブロックとなりうる。
【００１２】
このようなＤＱＩＯブロックのＤＱパッドが、２ローパッド構造の第１ローパッドまたは第２ローパッドにそれぞれ配置されることができる。前記ＤＱパッドが第１ローパッドに配置されれば、パワーパッドは第２ローパッドに配置され、ＤＱパッドが第２ローパッドに配置されれば、パワーパッドは第１ローパッドに配置される。したがって、１ローパッド構造及び２ローパッド構造に同一な個数のパッドが配置されると仮定すれば、２ローパッド構造を有する半導体装置のチップサイズが、１ローパッド構造を有する半導体装置のチップサイズより小さいことがある。
【００１３】
半導体装置３１０はベア半導体チップであり、入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４及び出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４のような回路を含むことができる。前記入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４及び出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４には、信号線ＳＬを通じてクロック信号が分配される。前記クロック信号は、第９シグナルパッドＳＰ９を通じて入力される制御信号である。
【００１４】
シグナルパッドＳＰ１〜ＳＰ９とパワーパッドＰＰ１〜ＰＰ９とは、対応する金属パターンである連結線ＣＬ１〜ＣＬ１８の一側にボンディングされる。前記連結線ＣＬ１〜ＣＬ１８の他側は、パッケージ用ＰＣＢ ３３０のソルダボール３３１にボンディングされる。前記それぞれの連結線ＣＬ１〜ＣＬ１８は、半導体装置３１０の水平軸を基準として上方向または下方向のうちいずれか一つの方向に配置される。
【００１５】
ところが、従来の半導体装置３１０も小さいチップサイズを有するので、必要なパッドを２ローパッド構造にいずれも配置することは困難である。また、第９シグナルパッドＳＰ９を通じて入力されるクロック信号の分配経路である信号線ＳＬの長さが長くなるので、ＲＣ（Ｒｅｓｉｓｔｉｖｅ／Ｃａｐａｃｉｔｉｖｅ）遅延によるクロック信号の品質が低下する恐れがある。
【００１６】
図４は、従来の技術による２ローパッド構造を有する半導体装置の他の例を含む半導体素子の平面図である。即ち、図４は、図１に示された半導体装置のローパッドが配置されるパッド層を含んで示した平面図である。図４を参照すれば、従来の半導体素子４００は、半導体装置４１０及びパッケージ用ＰＣＢ ４３０を含む。
【００１７】
一方、図４に示された半導体素子４００は、２ローパッド構造の第１ローパッドと第２ローパッドとの間に入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４が位置し、第１及び第２ローパッドの外部に出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４が位置するという点を除いては、図３に示された半導体素子３００と同一なので、それについての詳細な説明は図３についての説明が参照される。そして、図４に示された半導体装置４１０も、図３に示された半導体装置３１０の問題点と同一な問題点を有する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明が解決しようとする課題は、小さいチップサイズに比べてより多数のパッドを配置でき、シグナルパッドを通じて入力される信号の品質を向上させることができる回路配置を含む３ローパッド構造以上のマルチ・ローパッド構造を有する半導体装置を提供するところにある。
本発明が解決しようとする他の課題は、前記半導体装置を製造する方法を提供するところにある。
【課題を解決するための手段】
【００１９】
前記課題を解決するための本発明による半導体装置は、ＰＣＢ、及び前記ＰＣＢ上で互いに隣接して配置され、パワー及び／またはシグナルパッドを含む２個以上のローを備えることを特徴とする。
【００２０】
前記本発明による半導体装置は、第１及び第２端部を有する複数個の連結ラインをさらに具備できる。前記第１端部は、前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記ＰＣＢのエッジ上のソルダボールに電気的に連結される。
【００２１】
前記２個以上のローのそれぞれは、パワー及び／またはシグナルパッドを含み、前記２個以上のローは、前記ＰＣＢ上でセンタパッド配置方式で配置される。
【００２２】
前記２個以上のローは、パワー及び／またはシグナルパッドを含む３個のローを備える。前記３個のローのうち第１ローと第２ローとの間に複数個の出力バッファが提供され、前記３個のローのうち第２ローと第３ローとの間に複数個の入力バッファが提供される。
【００２３】
前記３個のローのうち第１ローと第２ローとの間に複数個の入力バッファが提供され、前記３個のローのうち第２ローと第３ローとの間に複数個の出力バッファが提供されることもできる。前記複数個の出力バッファと、前記複数個の入力バッファとを電気的に連結する信号ラインが提供される。
【００２４】
前記第１ローは第１複数個のパワーパッドを含み、前記第２ローは複数個のパワー及び／またはシグナルパッドを含み、前記第３ローは第２複数個のパワーパッドを含む。
【００２５】
前記課題を解決するための本発明による半導体装置の製造方法は、ＰＣＢ上で互いに隣接して配置され、パワー及び／またはシグナルパッドを含む２個以上のローを形成する段階、及び第１及び第２端部を有する複数個の連結ラインを形成する段階を備えることを特徴とする。
【００２６】
前記第１端部は、前記パワー及び／またはシグナルパッドの一部に電気的に連結され、前記第２端部は、前記複数個の連結ラインが交差しないように前記ＰＣＢのエッジ上のソルダボールに電気的に連結される。
【００２７】
前記２個以上のローのそれぞれは、パワー及び／またはシグナルパッドを含み、前記２個以上のローは、前記ＰＣＢ上でセンタパッド配置方式で配置される。
【００２８】
前記２個以上のローは、パワー及び／またはシグナルパッドを含む３個のローを備える。前記３個のローのうち第１ローは、第１複数個のパワーパッドを含み、前記３個のローのうち第２ローは、複数個のパワー及び／またはシグナルパッドを含み、前記３個のローのうち第３ローは、第２複数個のパワーパッドを含む。
【発明の効果】
【００２９】
本発明による半導体装置は、３ローパッド構造以上のマルチ・ローパッド構造を有するので、チップサイズが小さくても、より多数のパッドを含むことができる。また、効果的な回路配置を通じて、クロック信号のような制御信号の分配経路である信号線の長さが短くなるので、制御信号の品質を向上できる。したがって、前記回路配置を有する半導体装置は、消費電力を減少でき、高周波数動作を行える。
【発明を実施するための最良の形態】
【００３０】
本発明と、本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付された図面を参照して本発明の望ましい実施例を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００３１】
図５は、本発明の実施例によるパッド構造を有する半導体装置を含む半導体素子の断面図である。図５を参照すれば、半導体素子５００は、半導体装置５１０及びパッケージ用ＰＣＢ ５３０を備える。半導体装置５１０は、ベア半導体チップ、例えばＤＲＡＭである。半導体装置５１０は、ＰＣＢ ５３０近所の表面にパッド層５１１を含む。パッド層５１１に含まれるローパッドは、対応する金属線ＭＬを経由してパッド層５１１の反対側ＰＣＢ ５３０の表面上の複数個のソルダボール５３１に電気的に連結される。ソルダボール５３１は、外部素子（図示せず）に電気的に連結されることができる。
【００３２】
図６は、本発明の第１実施例による３ローパッド構造を有する半導体装置を含む半導体素子の平面図である。即ち、図６は、図５に示された半導体装置５１０のローパッドが配置されるパッド層５１１を含んで詳細に示した平面図である。図６を参照すれば、本発明の第１実施例による半導体素子６００は、半導体装置６１０及びパッケージ用ＰＣＢ ６３０を備える。
【００３３】
半導体装置６１０のパッド層には、３ローパッド構造を構成する複数個のパッドがセンタパッド配置方式で配置される。前記パッドは、シグナルパッドＳＰ１〜ＳＰ９とパワーパッドＰＰ１〜ＰＰ９とを含む。シグナルパッドＳＰ１〜ＳＰ９を通じて、入力／出力データ信号及びコマンド信号のような制御信号が伝送され、パワーパッドＰＰ１〜ＰＰ９に電源電圧ＶＤＤ、接地電圧ＶＳＳ、または終端電圧が供給される。
【００３４】
例えば、第１入力バッファＩＮＲＣＶ１と第１出力バッファＯＵＴＤＲＶ１との間に配置されるシグナルパッドＳＰ１、ＳＰ２は、データ入力／出力パッドであるＤＱパッドであり、第１入力バッファＩＮＲＣＶ１、第１出力バッファＯＵＴＤＲＶ１、及びＤＱパッドが一つのグループを構成してＤＱＩＯブロックとなる。このようなＤＱＩＯブロックのＤＱパッドは、３ローパッド構造の第２ローパッドにそれぞれ配置されることができる。パワーパッドＰＰ１〜ＰＰ９は、３ローパッド構造の第１ローパッド及び第３ローパッドにそれぞれ配置される。
【００３５】
半導体装置６１０は、ベア半導体チップであり、入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４及び出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４のような回路を含むことができる。入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４は、３ローパッド構造の第１ローパッドであるパワーパッドＰＰ３、ＰＰ４、ＰＰ６、ＰＰ７と、第２ローパッドであるシグナルパッドＳＰ１〜ＳＰ９との間に配置され、出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４は、３ローパッド構造の第２ローパッドであるシグナルパッドＳＰ１〜ＳＰ９と、第３ローパッドであるパワーパッドＰＰ１、ＰＰ２、ＰＰ８、ＰＰ９との間に配置される。
【００３６】
入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４及び出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４には、信号線ＳＬを通じてクロック信号が分配されることができる。ここで、前記クロック信号は、第９シグナルパッドＳＰ９を通じて入力される制御信号である。前記クロック信号の分配経路である信号線ＳＬの長さは、入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４及び出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４が、３ローパッド構造の第２ローパッドと平行に一列に配置されるので短くなる。したがって、半導体装置６１０に入力されるクロック信号の品質が向上する。その結果、前記回路配置を有する半導体装置６１０は、消費電力を減少でき、高周波数動作を行える。
【００３７】
シグナルパッドＳＰ１〜ＳＰ９とパワーパッドＰＰ１〜ＰＰ９とは、対応する金属パターンである連結線ＣＬ１〜ＣＬ１８の一側にボンディングされる。前記連結線ＣＬ１〜ＣＬ１８の他側は、パッケージ用ＰＣＢ ５３０のソルダボール６３１にボンディングされる。前記それぞれの連結線ＣＬ１〜ＣＬ１８は、半導体装置６１０の水平軸を基準として上方向または下方向のうちいずれか一つの方向に配置される。
【００３８】
一方、本発明の第１実施例による半導体装置６１０の第１及び第３ローパッドは、パワーパッドのみを含むと示されたが、本発明の他の実施例による半導体装置の第１ローパッドまたは第３ローパッドは、シグナルパッドまたはパワーパッドをそれぞれ含むこともできる。また、本発明の第１実施例による半導体装置６１０は、３ローパッド構造を含むと説明されたが、本発明は、センタパッド配置方式である第４ローパッド以上のマルチ・ローパッドを有する半導体装置にも適用できる。この場合、４ローパッド以上のマルチ・ローパッドは、所定のパワーパッドまたは所定のシグナルパッドをそれぞれ含むことができる。
【００３９】
したがって、本発明による半導体装置は、３ローパッド構造以上のマルチ・ローパッド構造を有するので、チップサイズが小さくても、より多数のパッドを含むことができる。
【００４０】
図７は、本発明の第２実施例による３ローパッド構造を有する半導体装置を含む半導体素子の平面図である。即ち、図７は、図５に示された半導体装置５１０のローパッドが配置されるパッド層５１１を含んで詳細に示した平面図である。図７を参照すれば、本発明の第２実施例による半導体素子７００は、半導体装置７１０及びパッケージ用ＰＣＢ ７３０を備える。
【００４１】
図７に示された半導体素子７００は、入力バッファＩＮＲＣＶ１〜ＩＮＲＣＶ４と出力バッファＯＵＴＤＲＶ１〜ＯＵＴＤＲＶ４とが配置される位置が互いに変更される点を除いては、図６に示された半導体素子６００と同一なので、それについての詳細な説明は図６についての説明が参照される。
【００４２】
図５ないし図７に関してここで説明された半導体装置は、当業者に公知の方法及び工程を使用して製造できる。したがって、前記半導体装置を製造する方法に関する詳細なものはここで説明されていない。
【００４３】
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定の用語が使われたが、これはただし、本発明を説明するための目的で使われたものであり、意味限定や特許請求範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者であれば、これから多様な変形及び均等な他の実施例が可能であるという点を理解できる。従って、本発明の真の技術的な保護範囲は、特許請求範囲の技術的思想により決まらねばならない。
【産業上の利用可能性】
【００４４】
本発明は、低電力の高周波動作の半導体装置に利用できる。
【図面の簡単な説明】
【００４５】
【図１】通常的なローパッド構造を有する半導体装置を含む半導体素子の断面図である。
【図２】従来の技術による１ローパッド構造を有する半導体装置を含む半導体素子の平面図である。
【図３】従来の技術による２ローパッド構造を有する半導体装置の一例を含む半導体素子の平面図である。
【図４】従来の技術による２ローパッド構造を有する半導体装置の他の例を含む半導体素子の平面図である。
【図５】本発明の実施例によるパッド構造を有する半導体装置を含む半導体素子の断面図である。
【図６】本発明の第１実施例による３ローパッド構造を有する半導体装置を含む半導体素子の平面図である。
【符号の説明】
【００４６】
６００    半導体素子
６１０    半導体装置
６３０    ＰＣＢ
６３１    ソルダボール
【図１】
2005229118.tif 000003
【図２】
2005229118.tif 000004
【図３】
2005229118.tif 000005
【図４】
2005229118.tif 000006
【図５】
2005229118.tif 000007
【図６】
2005229118.tif 000008
【手続補正書】
【提出日】平成17年2月18日(2005.2.18)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】追加
【補正の内容】
【図７】
2005229118.tif 000009
【手続補正書】
【提出日】平成17年3月7日(2005.3.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
【図１】通常的なローパッド構造を有する半導体装置を含む半導体素子の断面図である。
【図２】従来の技術による１ローパッド構造を有する半導体装置を含む半導体素子の平面図である。
【図３】従来の技術による２ローパッド構造を有する半導体装置の一例を含む半導体素子の平面図である。
【図４】従来の技術による２ローパッド構造を有する半導体装置の他の例を含む半導体素子の平面図である。
【図５】本発明の実施例によるパッド構造を有する半導体装置を含む半導体素子の断面図である。
【図６】本発明の第１実施例による３ローパッド構造を有する半導体装置を含む半導体素子の平面図である。
【図７】本発明の第２実施例による３ローパッド構造を有する半導体装置を含む半導体素子の平面図である。