(57)【要約】      （修正有）【課題】消費電力を減少させるとともにフリッカーを発生させないゲートライン駆動方法を提供する。【解決手段】ゲートラインは、Ｎ番目のフレームで、第１、第３、第５ラインが正極性で駆動され、第１ブロックとなる。次に、第２、第４、第６ラインが負極性で駆動され、第２ブロックとなり、第１ブロックのゲートライン領域は第２ブロックのゲートライン領域とオーバーラップされる。このような区分ですべてのゲートラインをブロック単位で割り当てる。隣接ブロックは反対の極性を有し、一つのブロックではフレームごとに極性が反転される。【選択図】図５
2005208634.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイ装置にラインをスキャンする方法において、
前記ディスプレイ装置の非隣接ラインのブロックを具現するオーバーラッピングブロック的形態で、前記ディスプレイ装置のラインをスキャンする段階を含む方法。
【請求項２】
前記ディスプレイ装置のラインをスキャンする段階は、非隣接ゲートラインのブロックを具現するオーバーラッピングブロック的形態で、前記ディスプレイ装置のゲートラインを駆動する段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記ゲートラインブロック内のゲートラインは、前記ディスプレイ装置の非隣接ゲートラインのみを含むことを特徴とする請求項２に記載の方法。
【請求項４】
２つの連続的なゲートラインブロックは、前記２つのブロックのそれぞれのゲートラインの１つ以上が互いに隣接するゲートラインであることを特徴とする請求項２に記載の方法。
【請求項５】
前記方法は、
前記ディスプレイ装置にディスプレイされる１つのフレームで、連続的なゲートラインブロックごとにゲートラインの極性を反転させる段階を更に含むことを特徴とする請求項２に記載の方法。
【請求項６】
前記方法は、
前記ディスプレイ装置にディスプレイされる連続的なフレームごとに、前記ゲートラインブロックの前記ゲートラインの極性を反転させる段階を更に含むことを特徴とする請求項５に記載の方法。
【請求項７】
前記方法は、
前記ディスプレイ装置にディスプレイされる連続的なフレーム上で、前記ゲートラインブロックのゲートラインの極性を反転させる段階を更に含むことを特徴とする請求項２に記載の方法。
【請求項８】
前記ゲートラインブロックのそれぞれのブロックは、前記ディスプレイ装置の総ゲートライン数の半分未満のゲートラインを含むことを特徴とする請求項２に記載の方法。
【請求項９】
前記ゲートラインブロックはｎ個のゲートラインを含み、ｋゲートライン間隔で配置され、ｎ≧であり、ｋ≧１であることを特徴とする請求項２に記載の方法。
【請求項１０】
ｎ＝３、ｋ＝１であることを特徴とする請求項９に記載の方法。
【請求項１１】
前記方法は、
駆動されたゲートラインに対応するデータをメモリから出力し、前記オーバーラッピングブロック的形態の順序で駆動されたゲートラインと関連するソースラインを駆動するために提供する段階を、更に含むことを特徴とする請求項２に記載の方法。
【請求項１２】
前記メモリに保存されたデータは、前記オーバーラッピングブロック的形態の順序で保存されるか、または前記オーバーラッピングブロック的形態の順序で前記メモリから読み取られることを特徴とする請求項１１に記載の方法。
【請求項１３】
前記メモリに保存されたデータは、１つのブロック内のライン数がｎである時、１から２ｎまで増加するアドレスｊ’を変更して新たなアドレスｄを生成することによって、前記メモリに／から記録／再生され、
前記アドレス変更段階は、第１カウントｊを用いて第１ブロックに対応する第１順次アドレスの変更段階と、
ｄ＝ｊ’＋（ｊ−１）、（ｊは１ないしｎ、ｊ’は１ないしｎ）を生成する段階と、前記第１カウントｊを用いて、第２ブロックに対応する第２順次アドレスの変更段階と、
ｄ＝ｊ’−（ｊ−１）、（ｊはｎないし１、ｊ’はｎ＋１ないし２ｎ）を生成する段階とを含むことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記ディスプレイ装置は、液晶表示装置を含むことを特徴とする請求項２に記載の方法。
【請求項１５】
前記ディスプレイ装置は、ＯＬＥＤを含むことを特徴とする請求項２に記載の方法。
【請求項１６】
ディスプレイ装置の駆動を制御するシステムにおいて、
データを受信し、前記受信されたデータに基づいて、前記ディスプレイ装置のソースラインを駆動するソースドライバ回路と、
前記ディスプレイ装置のゲートラインを選択的に駆動するゲートドライバ回路と、
前記ディスプレイ装置にディスプレイされるデータを受信し、前記ゲートラインを非隣接ゲートラインブロックを具現するオーバーラッピングブロック的形態で選択的に駆動させるように前記ゲートドライバ回路を制御し、駆動されたゲートラインに対応する受信データを前記ソースドライバ回路に提供するタイミング制御回路を含むシステム。
【請求項１７】
前記タイミング制御回路は、前記ディスプレイ装置上にディスプレイされる１つのフレームで、連続的なゲートラインブロックごとにゲートラインの極性を反転させるように駆動電圧発生器を制御することを特徴とする請求項１６に記載のシステム。
【請求項１８】
前記タイミング制御回路は、前記ディスプレイ装置上にディスプレイされる連続的なフレームごとに、前記ゲートラインブロックのゲートラインの極性を反転させるように駆動電圧発生器を制御することを特徴とする請求項１７に記載のシステム。
【請求項１９】
前記タイミング制御回路は、前記ディスプレイ装置上にディスプレイされる連続的なフレームごとに、前記ゲートラインブロックのゲートラインの極性を反転させるように駆動電圧発生器を制御することを特徴とする請求項１６に記載のシステム。
【請求項２０】
前記タイミング制御回路は、
メモリスキャンアドレスを受信し、前記オーバーラッピングブロック的形態の順序で前記アドレスを修正し、前記修正されたアドレスをメモリに提供して、前記オーバーラッピングブロック的形態の順序で前記メモリからディスプレイされるデータを保存するか、且つ／または抽出するメモリアドレス変更回路と、
ゲートライン識別子を受信し、前記オーバーラッピングブロック的形態の順序で前記ゲートライン識別子を修正し、前記修正されたゲートライン識別子を前記ゲートドライバ回路に提供するラインシーケンス変更回路と、を含むことを特徴とする請求項１６に記載のシステム。
【請求項２１】
前記メモリアドレス変更回路は、１つのブロック内のライン数がｎである時、１から２ｎまで増加するメモリスキャンアドレスｊ’を変更して新たなアドレスｄを生成し、
前記アドレス変更は、第１カウントｊを用いて第１ブロックに対応する第１順次アドレスの変更、すなわち、
ｄ＝ｊ’＋（ｊ−１）、（ｊは１ないしｎ、ｊ’は１ないしｎ）の生成と、
前記第１カウントｊを用いて、第２ブロックに対応する第２順次アドレスの変更、すなわち
ｄ＝ｊ’−（ｊ−１）、（ｊはｎないし１、ｊ’はｎ＋１ないし２ｎ）の生成と、を含むことを特徴とする請求項２０に記載のシステム。
【請求項２２】
前記メモリアドレス変更回路は、
前記メモリスキャンアドレスの第１入力ビットを受信する第１インバータと、
前記メモリスキャンアドレスの第２入力ビットを受信する第２インバータと、
前記メモリスキャンアドレスの第３入力ビットを受信する第３インバータと、
前記第１インバータの出力及び前記第２入力ビットを受信する第１ＮＡＮＤゲートと、
前記第２インバータの出力及び前記第１入力ビットを受信する第２ＮＡＮＤゲートと、
前記第３インバータの出力及び前記第２インバータの出力を受信する第３ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの出力及び前記第２ＮＡＮＤゲートの出力を受信する第４ＮＡＮＤゲートと、
前記第３入力ビット及び前記第２入力ビットを受信する第５ＮＡＮＤゲートと、
前記第３ＮＡＮＤゲートの出力及び前記第１インバータの出力を受信する第６ＮＡＮＤゲートと、
前記第１入力ビット、前記第２入力ビット、及び前記第３入力ビットを受信する第７ＮＡＮＤゲートと、
前記第４ＮＡＮＤゲートの出力及び前記第３インバータの出力を受信する第８ＮＡＮＤゲートと、
前記第４ＮＡＮＤゲートの出力及び前記第３入力ビットを受信する第９ＮＡＮＤゲートと、
前記第５ＮＡＮＤゲートの出力及び前記第６ＮＡＮＤゲートの出力を受信し、修正されたアドレスの第１出力ビットを出力する第１０ＮＡＮＤゲートと、
前記第７ＮＡＮＤゲートの出力及び前記第８ＮＡＮＤゲートの出力を受信し、修正されたアドレスの第２出力ビットを出力する第１１ＮＡＮＤゲートと、
前記第７ＮＡＮＤゲートの出力及び前記第９ＮＡＮＤゲートの出力を受信し、修正されたアドレスの第３出力ビットを出力する第１２ＮＡＮＤゲートと、を含むことを特徴とする請求項２０に記載のシステム。
【請求項２３】
前記ディスプレイ装置は、液晶表示装置を含むことを特徴とする請求項１６に記載のシステム。
【請求項２４】
前記ディスプレイ装置は、ＯＬＥＤを含むことを特徴とする請求項１６に記載のシステム。
【請求項２５】
前記ゲートラインブロック内のゲートラインは、前記ディスプレイ装置の非隣接ゲートラインのみを含むことを特徴とする請求項１６に記載のシステム。
【請求項２６】
２つの連続的なゲートラインブロックは、前記２つのブロックのそれぞれのゲートラインの１つ以上が互いに隣接するゲートラインであることを特徴とする請求項１６に記載のシステム。
【請求項２７】
前記ゲートラインブロックのそれぞれのブロックは、前記ディスプレイ装置の総ゲートライン数の半分未満のゲートラインを含むことを特徴とする請求項１６に記載のシステム。
【請求項２８】
前記ゲートラインブロックはｎ個のゲートラインを含み、ｋゲートライン間隔で配置され、ｎ≧であり、ｋ≧１であることを特徴とする請求項１６に記載のシステム。
【請求項２９】
ｎ＝３、ｋ＝１であることを特徴とする請求項２８に記載のシステム。
【請求項３０】
ディスプレイ装置のゲートラインを駆動する方法において、前記方法は、
前記ディスプレイ装置のゲートラインの、複数の非隣接ゲートラインを含む第１サブセットを駆動する段階と、
前記ディスプレイ装置のゲートラインの、前記第１サブセットのゲートラインと隣接する複数のゲートラインを含む第２サブセットを駆動する段階と、
前記第１サブセットのゲートライン及び前記第２サブセットのゲートラインに供給される電圧の極性を反転させる段階とを含む方法。
【請求項３１】
前記第２サブセットのゲートラインの１つ以上は、前記第１サブセットのゲートラインと交差配置されることを特徴とする請求項３０に記載の方法。
【請求項３２】
前記方法は、
前記第１サブセットゲートラインのゲートラインに供給される電圧の極性を、以前のフレームの間に前記第１サブセットゲートラインのゲートラインに供給される電圧の極性から反転させる段階と、
前記第２サブセットゲートラインのゲートラインに供給される電圧の極性を、以前のフレームの間に前記第２サブセットゲートラインのゲートラインに供給される電圧の極性から反転させる段階とを、更に含むことを特徴とする請求項３０に記載の方法。
【請求項３３】
前記ディスプレイ装置は、ＬＣＤ、またはＯＬＥＤを含むことを特徴とする請求項３０に記載の方法。
【請求項３４】
前記第１サブセットのゲートラインは、前記ディスプレイ装置の非隣接ゲートラインのみを含むことを特徴とする請求項３０に記載の方法。
【請求項３５】
前記第１サブセットのゲートラインは、前記ディスプレイ装置の総ゲートライン数の半分未満のゲートラインを含み、前記第２サブセットのゲートラインは、前記ディスプレイ装置の総ゲートライン数の半分未満のゲートラインを含むことを特徴とする請求項３０に記載の方法。
【請求項３６】
前記第１及び第２サブセットのそれぞれのゲートラインは、ｎ個のゲートラインを含み、ｋゲートライン間隔で配置され、ｎ≧であり、ｋ≧１であることを特徴とする請求項３０に記載の方法。
【請求項３７】
ｎは３であり、ｋは１であることを特徴とする請求項３６に記載の方法。
【請求項３８】
ディスプレイ装置のゲートラインを駆動する方法において、前記方法は、
前記ディスプレイ装置のゲートラインを、ブロックのゲートラインの間にｋゲートラインを有する非隣接ゲートラインのブロックと、１つのブロック内にｎ個の非隣接ゲートラインを有する非隣接ゲートラインのブロックとに区分する段階と、
非隣接ゲートラインのブロックのうち順次に駆動されたブロックに供給された電圧の極性を反転させる段階と、
前記ディスプレイ装置上にディスプレイされる連続的なフレームごとに、前記非隣接ゲートラインのブロックに供給される電圧の極性を反転させる段階と、を含む方法。
【請求項３９】
ｋは１であり、ｎは３であることを特徴とする請求項３８に記載の方法。
【請求項４０】
前記ディスプレイ装置は、ＬＣＤ、またはＯＬＥＤを含むことを特徴とする請求項３８に記載の方法。
【請求項４１】
ディスプレイ装置のゲートラインを駆動するシステムにおいて、
それぞれのゲートラインドライバが前記ディスプレイ装置の各ゲートラインと関連する複数個のゲートラインドライバと、
前記ゲートラインを、非隣接ゲートラインブロックを具現するオーバーラッピングブロック的形態で駆動させるように前記多数のゲートドライバを制御する手段とを含むシステム。
【請求項４２】
前記ディスプレイ装置は、ＬＣＤ、またはＯＬＥＤを含むことを特徴とする請求項４１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置に係り、具体的には、ディスプレイ装置のゲートラインを駆動するドライバに関する。
【背景技術】
【０００２】
ディスプレイ装置が占める空間を最小化するために、従来に主に用いられたＣＲＴ（ｃａｔｈｏｄｅ−ｒａｙ ｔｕｂｅ）ディスプレイ装置の代わりに、ＬＣＤディスプレイ装置、プラズマディスプレイパネル（ＰＤＰ）、ＥＬ（ｅｌｅｃｔｒｏ−ｌｕｍｉｎａｔｉｏｎ）ディスプレイ装置などの、多様なフラットパネルディスプレイ装置が開発された。特に、ＬＣＤディスプレイ装置の場合、液晶物質の光学的特性が、ディスプレイ装置に印加される電気場の変化に応答して制御され得るため、液晶技術が発達した。
【０００３】
液晶表示装置（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ ｄｅｖｉｃｅ；以下、ＬＣＤ）及びパネルは、主に薄膜トランジスター（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒ；以下、ＴＦＴ）技術に基づく。このような技術と低温プロセスを用いて、多様な大きさの高品質イメージのディスプレイ装置が製作され得る。当業者が分かるように、従来のＬＣＤ装置は、主にＴＦＴが装着される透明基板（例えば、ガラス）、ピクセル電極、直交するゲート及びデータライン、カラーフィルター基板、及び前記透明基板とカラーフィルター基板との間に配置される液晶物質を含む。このようなＴＦＴ技術を使用するためには、一般的にＴＦＴアレイのゲート及び、ソース（すなわち、データ入力）を駆動するための別途の周辺集積回路の使用が必要である。
【０００４】
アクティブマトリックスＬＣＤは、それぞれレッド、グリーン、ブルーセルを含むマトリックスピクセルを含む。各セルは、前記セルの動作を制御するトランジスターを有する。一般的に、前記ディスプレイ装置で同一ラインにあるセルは、それぞれのトランジスターが１つのゲートラインに共通的に連結されたトランジスターゲート電極を有する。また、同一カラムにあるセルは、一般的に１つのソースラインに、共通的に連結されたソース電極を有する。したがって、各ピクセルの各セルは、１つのゲートラインと１つのソースラインの選択によって個別的にアドレスが指定され得る。
【０００５】
ＬＣＤのようなディスプレイ装置の動作で１つの考慮事項は、液晶に印加された電気場が常に同一方向にだけ印加されれば、液晶が劣化される問題点を有する。したがって、一般的に液晶ディスプレイ装置は、液晶の劣化を減らすために、ディスプレイ装置のゲートに印加される電界の極性を周期的に反転させるようになる。このような反転は、例えば、液晶パネルに印加される共通電圧を変化させ、ＬＣＤのゲートラインに印加されるゲート電圧を適切に変化させることによって行われる。従来には、フレーム反転、ライン反転及びｎ−ライン反転などを含むいくつかの技術が、このような反転機能を達成するために使用されてきた。それぞれの反転方法は、下記に具体的に説明される。
【０００６】
一般的に、フレーム反転は、１つのフレームでは全てのゲートラインに同じ極性を供給する。前記極性は、次のフレームでは反転される。図１は、フレーム反転の例を示す。図１に示されたように、それぞれのゲートラインは、Ｎ番目のフレームでは正極性（＋）を有し、Ｎ＋１番目のフレームでは負極性（−）を有する。したがって、ゲートドライブ信号の極性を示す電圧Ｖｃｏｍは、図１に示されたように、フレーム単位で１回ずつ変化される。しかし、フレーム反転は、ディスプレイ時に容易に認知されるフリッカーが発生することがある。フリッカーは、ＬＣＤの光透過率が、両極性に対して同じでないため発生する。各連続されるフレームで、フレーム全体が明るいフレームから暗いフレームに変化するため、前記両極性における光透過率の差は、フリッカーで容易に認知される。
【０００７】
ディスプレイでフリッカーを減らすために、ライン反転方法が用いられてきた。図２は、ライン反転の一例を示す。ライン反転では、１つのフレームで、それぞれのライン単位で反対の極性を有する。また、このような極性は、各連続する次のフレームではライン単位で反転される。したがって、図２に示されたように、Ｎ番目のフレームでは、１番目のラインは正極性を有し、２番目のラインは負極性である反転された極性で駆動される。３番目のラインは再び反転されて正極性を有し、４番目のラインは再び反転されて負極性を有する。Ｎ＋１番目のフレームでそれぞれのラインは、Ｎ番目のフレームでの極性と反対の極性で駆動される。したがって、１番目のラインは負極性を有し、２番目のラインは、反転されて正極性を有し、３番目のラインは、再び反転されて負極性で駆動され、４番目のラインは正極性で駆動される。このような極性の変化は、図２で、Ｖｃｏｍの変化で示されている。
【０００８】
ライン反転は、ディスプレイの輝度がフレームごとに同じであり、一般的に、各スキャンラインのサイズは、人間の目で典型的な視聴距離から見る時、交互のフレームへの光透過率の差を区別できる値より小さいため、フリッカーを減らし得る。しかし、ドライバ回路が、各スキャンラインごとに極性をスイッチングさせねばならないため、ライン反転方法は、ディスプレイ装置のゲートラインを駆動するに必要な電力の量が、フレーム反転方法に比べて、極性を反転させる回数に比例して多量である。
【０００９】
フリッカーを減らしつつ電力消耗も減少させるために、ｎ−ライン反転方法が用いられる。図３は、ｎが３であるｎ−ライン反転を示す。ｎ−ライン反転では、１つのフレームでｎ個の連続されたラインごとに反対の極性を有する。したがって、図３に示されたように、Ｎ番目のフレームで、１番目の３つのラインは正極性で駆動され、２番目の３つのラインは反転された負極性で駆動される。前記極性は、次の３番目の３つのラインでは再び反転されて正極性を有し、次の４番目の３つのラインは再び反転された負極性で駆動される。Ｎ＋１番目のフレームでの極性反転は、Ｎ番目のフレームと反対に駆動される。したがって、Ｎ＋１番目のフレームでは、１番目の３つのラインは負極性で駆動され、２番目の３つのラインは反転された正極性で駆動され、３番目の３つのラインは負極性を有し、４番目の３つのラインは正極性を有して駆動される。このような極性の変化は、図３のＶｃｏｍの変化に反映されている。
【００１０】
ｎ−ライン反転は、ライン反転に比べて極性を変化させる回数が減るため、ライン反転に比べて電力消耗が減少し得る。また、ｎ−ライン反転は、１つのフレームでｎライン単位で反対極性を有するため、フレーム反転に比べてフリッカーが減少し得る。しかし、ｎ−ライン反転を用いたディスプレイでもフリッカーは認知され得、また、ｎの数が増加するほど、更に容易にフリッカーが認知される。
【００１１】
図４は、フレーム反転、ｎ−ライン反転及び、ライン反転による電力消耗量の関係を示したグラフである。図４に示されたように、ライン反転はフレーム当り１．８５ｍＡの電流を消耗する。フレーム反転はフレーム当り１．３５ｍＡの電流を消耗する。ｎが２である時のｎ−ライン反転はフレーム当り１．６０ｍＡの電流を消耗し、ｎが３である時のｎ−ライン反転はフレーム当り１．４７ｍＡの電流を消耗する。ｎが増加すれば、電力消耗量はフレーム反転の電力消耗量に近づくようになる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明が達成しようとする技術的課題は、消費電力を減少させるとともにディスプレイ画像のフリッカーを発生させないゲートライン駆動方法及びＬＣＤを提供する。
【課題を解決するための手段】
【００１３】
本発明の目的を達成するために、本発明の一実施例によれば、オーバーラッピングブロック的形態（ｏｖｅｒ ｌａｐｐｉｎｇ ｂｌｏｃｋ−ｗｉｓｅ ｆａｓｈｉｏｎ）のディスプレイ装置のラインスキャン、例えば、ゲートラインの非連続的なブロックを具現し、前記ブロック単位形態でオーバーラッピングすることによって、ディスプレイ装置のゲートライン駆動方法を提供する。
【００１４】
ゲートラインでブロック単位のゲートラインは、ディスプレイ装置で隣接しないゲートラインのみより構成される。また、２つの連続的なゲートラインブロックは、２つのブロックのそれぞれから隣接する１つ以上のゲートラインを含む。また、隣接するゲートラインブロックのゲートライン極性は、ディスプレイ装置にディスプレイされる１つのフレームで、それぞれブロック単位で反転される。ゲートラインブロックでゲートライン極性は、ディスプレイ装置上にディスプレイされる、連続されるフレームによって反転される。ゲートラインブロックのそれぞれのブロックは、ディスプレイ装置のゲートラインの総数の半分未満を含むことがある。
【００１５】
本発明の他の実施例によれば、ゲートラインブロックはｎ個のゲートラインを含み、前記ゲートラインはｋゲートライン間隔で分散される。その時、ｎ≧２であり、ｋ≧１である。一例として、ｎ＝３であり、ｋ＝１である。
【００１６】
本発明の更に他の実施例によれば、連続的なオーバーラッピングブロック的形態で、駆動されるゲートラインに対応するデータは、メモリから駆動されるゲートラインに関連する駆動ソースラインに提供される。
【００１７】
メモリに保存されたデータは、連続的なオーバーラッピングブロック的形態で保存されることがあり、連続的なオーバーラッピングブロック的形態で読み取られることもある。メモリに保存されたデータは、アドレスｊ’（１≦ｊ’≦２ｎ）を変更することで、メモリに／から記録／再生して、新たなアドレスｄを提供することができる。その時、ｎは１つのブロックでのラインの数であり、アドレス変更は、第１カウントｊを用いる第１ブロックに対応する、順次第１アドレスの変更（その時、第１アドレスｄは、ｄ＝ｊ’＋（ｊ−１）、（ｊは１ないしｎ、ｊ’は１ないしｎ））と、第１カウントｊを用いる第２ブロックに対応する順次第２アドレスの変更（その時、第２アドレスｄは、ｄ＝ｊ’−（ｊ−１）、（ｊはｎないし１、ｊ’はｎ＋１ないし２ｎ）である）と、を含む。
【００１８】
本発明の更に他の実施例で、ディスプレイ装置はＬＣＤを含む。前記ディスプレイ装置は、有機ＬＥＤ（ｏｒｇａｎｉｃ ｌｉｇｈｔ ｅｍｉｔｔｉｎｇ ｄｅｖｉｃｅ：ＯＬＥＤ）を含むこともある。
【００１９】
本発明の更に他の実施例で、ディスプレイ装置の駆動を制御するシステムは、データを受信し、前記受信されたデータに応答して前記ディスプレイ装置のソースラインを駆動させるソースドライバ回路、前記ディスプレイ装置のゲートラインを選択的に駆動させるゲートドライバ回路、及びタイミング制御回路を含む。タイミング制御回路は、前記ディスプレイ装置にディスプレイされるデータを受信し、前記ゲートドライバ回路を制御して、非連続的なゲートラインブロックを用いて、オーバーラッピングブロック的形態で前記ゲートラインを選択的に駆動させ、前記駆動されたゲートラインに対応する受信データを前記ソースドライバ回路に提供する。
【００２０】
本発明の更に他の実施例で、タイミング制御回路は、前記ディスプレイ装置上にディスプレイされる１つのフレームについて、連続的なゲートラインブロックごとにゲートライン電極を反転させるように、駆動電圧発生器を更に制御する。前記タイミング制御回路は、前記ディスプレイ装置上にディスプレイされる連続的なフレームごとにゲートラインブロックのゲートライン電極を反転させるように、駆動電圧発生器を更に制御する。
【００２１】
本発明の更に他の実施例で、タイミング制御回路は、メモリスキャンアドレスを受信し、前記アドレスを連続的なオーバーラッピングブロック的形態で変更し、前記変更されたアドレスをメモリに提供して、前記連続的なオーバーラッピングブロック的形態でディスプレイされるデータを前記メモリに／から保存／再生するメモリアドレス変更回路を含む。また、前記タイミング制御回路は、ゲートライン識別子を受信し、前記ゲートライン識別子をオーバーラッピングブロック的形態によって変更し、前記変更されたゲートライン識別子をゲートドライバ回路に提供するラインシーケンス変更回路を更に含む。メモリアドレス変更回路は、１ないし２ｎ（ｎは、１つのブロックのライン数）のメモリスキャンアドレスｊ’を変更したアドレスｄを提供する。その時、アドレス変更は、第１カウントｊを用いて第１ブロックに対応する順次第１アドレスを変更し（その時、第１アドレスはｄは、ｄ＝ｊ’＋（ｊ−１）、（ｊは、１ないしｎ、ｊ’は、１ないしｎ）であり）、第１カウントｊを用いて、第２ブロックに対応する順次第２アドレスを変更する（その時、第２アドレスｄは、ｄ＝ｊ’−（ｊ−１）、（ｊは、ｎないし１、ｊ’は、ｎ＋１ないし２ｎ）である）。
【００２２】
メモリアドレス変更回路は、メモリスキャンアドレスの第１入力ビットを受信する第１インバータ、メモリスキャンアドレスの第２入力ビットを受信する第２インバータ、及びメモリスキャンアドレスの第３入力ビットを受信する第３インバータを含む。第１ＮＡＮＤゲートは、第１インバータの出力及び第２入力ビットを受信する。第２ＮＡＮＤゲートは、第２インバータの出力及び第１入力ビットを受信する。第３ＮＡＮＤゲートは、第３インバータ及び第２インバータの出力を受信する。第４ＮＡＮＤゲートは、第２ＮＡＮＤゲート及び第２ＮＡＮＤゲートの出力を受信する。第５ＮＡＮＤゲートは、第３入力ビット及び第２入力ビットを受信する。第６ＮＡＮＤゲートは、第３ＮＡＮＤゲートの出力及び第１インバータの出力を受信する。第７ＮＡＮＤゲートは、第１入力ビット、第２入力ビット及び第３入力ビットを受信する。第８ＮＡＮＤゲートは、第４ＮＡＮＤゲートの出力及び第３インバータの出力を受信する。第９ＮＡＮＤゲートは、第４ＮＡＮＤゲートの出力及び第３入力ビットを受信する。第１０ＮＡＮＤゲートは、第５ＮＡＮＤゲートの出力及び第６ＮＡＮＤゲートの出力を受信し、変更されたアドレスの第１出力ビットを出力する。第１１ＮＡＮＤゲートは、第７ＮＡＮＤゲートの出力及び第８ＮＡＮＤゲートの出力を受信し、変更されたアドレスの第２出力ビットを出力する。第１２ＮＡＮＤゲートは、第７ＮＡＮＤゲートの出力及び第９ＮＡＮＤゲートの出力を受信し、変更されたアドレスの第３出力ビットを出力する。
【００２３】
本発明の更に他の実施例によれば、ディスプレイ装置のゲートラインは、ディスプレイ装置のゲートラインの多数の非隣接ゲートラインを含む第１サブセットを駆動し、前記第１サブセットのゲートラインに隣接する多数のゲートラインを含む第２サブセットを駆動することで駆動される。前記第１サブセットのゲートラインと前記第２サブセットのゲートラインとに供給される電圧の極性は反転される。
【００２４】
本発明の更に他の実施例によれば、前記第２サブセットのゲートラインのうち１つ以上は、前記第１サブセットのゲートライン間に散在されている。また、前記第１サブセットゲートラインのゲートラインに供給される電圧の極性は、以前のフレームで、前記第１サブセットゲートラインのゲートラインに供給される電圧の極性から反転され、前記第２サブセットゲートラインのゲートラインに供給される電圧の極性は、以前のフレームで前記第２サブセットゲートラインのゲートラインに供給される電圧の極性から反転される。
【００２５】
本発明の更に他の実施例によると、本発明は、ディスプレイ装置のゲートラインを、１つのブロック内のゲートラインの間がｋゲートライン間隔を有する、ｎ個の非隣接ゲートラインのブロックに区分し、前記非隣接ゲートラインブロックによって、順次に駆動されるゲートラインに印加される電圧の極性を反転させ、前記ディスプレイ装置上にディスプレイされるデータの順次フレームによって、非隣接ゲートラインブロックに印加される極性を反転させて、ディスプレイ装置のゲートラインを駆動させる。好ましくは、ｋは１であり、ｎは３である。
【００２６】
本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の好ましい実施例を示す添付図面及び、添付図面に記載された内容を参照せねばならない。
【発明の効果】
【００２７】
本発明に係るＬＣＤによれば、共通電極が１ラインごとに反転されることをＮラインごとに変えて消費電流を減らし、極小サイズのメモリを挿入して、ラインごとのデータをそのメモリにラッチしてｋライン間隔のインターレース方式でスキャンするため、１ライン極性の効果を得て、電力消費の減少とともにフリッカー現象などの画質低下を防止する。
【発明を実施するための最良の形態】
【００２８】
以下、添付された図面を参照して、本発明の好ましい実施例を説明することで、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を示す。
【００２９】
多様な要素、構成、領域、層、且つ／またはセクションなどを示すために、第１及び第２などの用語が用いられたが、この要素、構成、領域、層、且つ／またはセクションは、前記用語によって限られない。前記用語は、１つの要素、構成、領域、層、またはセクションを、他の要素、構成、領域、層、またはセクションと区分するために用いられる。したがって、第１領域、層またはセクションは、第２領域、層またはセクションと呼ばれ得る。
【００３０】
オーバーラッピングブロック的形態でゲートラインを駆動するために本発明が提供される。したがって、ゲートラインは、ゲートラインブロックが同じ極性で順次に駆動され、その次のゲートラインブロックを駆動するために極性が反転される。第１ブロックのゲートラインの領域が第２ブロックのゲートラインの領域とオーバーラップされる方式で、ゲートラインブロックはオーバーラップされる。上述したように、ディスプレイ装置で隣接するゲートラインが順次アドレス（識別子）を有し、ゲートラインのアドレスまたは識別子によってゲートラインが指される。したがって、オーバーラップされる２つのブロックのゲートラインの領域を指すことによってディスプレイ装置での物理的な位置を示し、ゲートラインによって制御されるピクセルは、互いに交差配置される。ゲートラインの１つのブロックでのゲートライン間の間隔は、同じであることもあり、同じでないこともある。
【００３１】
本発明の他の実施例では、前記ブロックはｎ個のゲートラインを有し、前記ブロックで順次ラインの間で同じｋライン間隔を有する。この実施例で、ｋ＋１つの順次ブロックがオーバーラップされる。したがって、ｋが１なら、２つの順次ブロックがオーバーラップされ、ｋが２なら、３つの順次ブロックがオーバーラップされる。オーバーラッピングブロックの他のスキームが、本発明の範囲を離脱せずに具現され得る。
【００３２】
他の実施例で、対応するブロックの極性はｍフレームごとに反転される（その時、ｍ≧１である）。他の実施例で、対応するブロックの極性は順次フレームごとに反転される。すなわち、ｍ＝１である。
【００３３】
ゲートラインをオーバーラッピングブロック単位で駆動することで、ｎ−ライン反転に比べて駆動される同一極性のライン数が１ライン反転と同じであり、フリッカーが非常に減り、ｎ−ライン反転のように電力消耗も減らし得る。
【００３４】
図５は、ゲートラインが、オーバーラッピングブロック的形態で駆動される順次フレームを示す。図５で、ｋは１であり、ｎは３である。図５に示されたように、Ｎ番目のフレームで、第１、第３及び第５ラインは正極性で駆動され、ゲートラインの第１ブロックとなる。前記第１ブロック内に提供されたゲートライン領域は、１ないし５ラインである。次の第２、第４及び第６ラインは負極性で駆動され、ゲートラインの第２ブロックとなる。前記第２ブロック内に提供されたゲートライン領域は、２ないし６ラインである。したがって、第１ブロックのゲートラインの領域は、第２ブロックのゲートラインの領域とオーバーラップされる。
【００３５】
ゲートラインの第３ブロックは、７、９、１１ラインを含み、ゲートラインの第４ブロックは８、１０、１２ラインを含む。Ｎ番目のフレームで、第３ブロックは正極性で駆動され、Ｎ番目のフレームで、第４ブロックは負極性で駆動される。前記フレームのこのような区分で、ディスプレイ装置の全てのゲートラインをブロック単位で割り当てる。順次ブロックは反対の極性を有し、また、１つのブロックのＮ番目のフレームでの極性は、Ｎ＋１番目のフレームでは反転される。したがって、従来のゲートラインが順次にアドレスされるフレーム反転、ライン反転、ｎ−ライン反転方法と違って、本発明に係るゲートラインは非順次にアドレスされる。
【００３６】
表１は、ｘ―ｙディスプレイで（ｙは、３で割れる自然数）、ｋ＝１、ｎ＝３一帯のアドレスシーケンスを示す。
【００３７】
【表１】
2005208634.tif 000003
【００３８】
図６は、本発明の一実施例に係るディスプレイシステムのブロック図である。ここで説明される回路及び等価回路、且つ／または回路の結合及びソフトウェアは、ゲートラインの非連続的なブロックを活用したオーバーラッピングブロック的形態で具現されるディスプレイ装置のゲートラインを駆動するための、ゲートラインドライバを制御するための手段として提供されるものである。また、ゲートラインのオーバーラッピングブロック的スキャンを提供するアドレス変更は、タイミング制御回路内で行われると説明されるが、本発明が該当される分野の当業者が容易に類推できるように、ゲートラインのオーバーラッピングブロック的スキャン方法は、ゲートラインドライバ且つ／または、ソースラインドライバ回路などのシステムの、他の構成要素によっても達成され得る。また、ゲートラインのアドレッシングは、ゲートラインの連続的な活性化が所望するオーバーラッピングブロック的ゲートスキャンパターンになるように、ゲートドライバとディスプレイパネル間の連結を変更することによって、ハードウェアー的に具現され得る。
【００３９】
図６を参照すれば、ディスプレイ装置３００は、ドライバ回路３０２及びディスプレイパネル３０４を含む。ディスプレイパネル３０４は、ディスプレイパネル３０４のピクセルをアクセスすることを制御するゲートラインまたは他の選択ラインを用いる、いかなるディスプレイ装置でも関係ない。例えば、ディスプレイパネルは、ＬＣＤパネル、ＰＤＰ、ＯＬＥＤ、または他のディスプレイパネルであり得る。本発明の一実施例で、ディスプレイパネル３０４は、ディスプレイパネル３０４のバーンイン、または他の劣化を避けるために、ゲートの極性が反転され得る形態のパネルである。本発明の一実施例で、ディスプレイパネルを駆動する電圧の極性は、図６に示されたＶｃｏｍなどの信号によって制御され得る。
【００４０】
なお、図６を参照すれば、ドライバ回路３０２は、ディスプレイパネル３０４でＳ１ないしＳＮのソースラインなどのデータラインを駆動するデータラインドライバ回路３０６を含む。ゲートラインドライバ回路３０８は、ディスプレイパネル３０４のＧ１ないしＧＮのゲートラインなどのゲートラインを駆動する。ゲートラインドライバ回路３０８及びデータラインドライバ回路３０６は、タイミング制御回路３１０によって制御されて、本発明の一実施例に係るオーバーラッピングブロック的方法でゲートラインとデータラインとを駆動する。タイミング制御回路３１０は、駆動電圧発生回路３１２を制御してディスプレイパネル３０４に提供されるゲート信号の極性を選択的に反転させる。また、階調電圧発生回路３１４は、ゲートラインドライバ回路３０６に提供される電圧を供給する。メモリ３１６は、タイミング制御回路３１０に結合されてデータラインドライバ回路３０６に供給されるデータをバッファリングする。
【００４１】
本発明の一実施例で、データラインドライバ回路３０６、ゲートラインドライバ回路３０８、駆動電圧発生回路３１２、ディスプレイパネル３０４、且つ／または階調電圧発生回路３１４は、当業者が分かるように、知られた従来の回路であることがあり、タイミング制御回路３１０によって制御されてオーバーラッピングブロック的方法でゲートラインを駆動する。本発明の他の実施例で、タイミング制御回路３１０と関連して説明されたいくつかの、または全ての機能は、他の構成要素／回路で提供されることもある。したがって、本発明の実施例は、図６に示された回路／構成要素／機能の特定配列のみに限られるものではない。
【００４２】
ディスプレイ装置３００は、データプロセシングまたは他のシステムの一部として提供されて、周辺装置３５２且つ／または中央処理装置３５４と関連したグラフィックプロセッサー３５０から、ＲＧＢインターフェース３５６などのインターフェース手段を通じてディスプレイさせるデータを受信できる。本発明の一実施例で、ディスプレイ装置３００は、パソコン、ノート型パソコン、スマート装置、無線電話機などの単一装置に装着されることもあり、コンピュータモニタなどの別途の装置、且つ／またはテレビ、ホームシアターなどのメディアディスプレイ装置、または他のコンポーネントシステムに装着されることもある。このような実施例によって、ディスプレイ装置に提供される特定構成要素、技術及び機能の分布は、図６に示されたものと異なることもある。
【００４３】
ディスプレイ装置３００の動作を説明すれば、タイミング制御回路３１０は、ＲＧＢデータＲＧＢ、垂直シンクＶｓｙｎｃ、水平シンクＨｓｙｎｃ及びｃｌｏｃｋＣＬＫ信号を受信し、この情報をパネル３０４の駆動に用いる。特に、Ｖｓｙｎｃ及びＨｓｙｎｃ信号は、データのフレームの開始及び、１つのフレームでのデータラインの開始を検出するのに用いられることもある。したがって、タイミング制御回路３１０は、いつデータラインドライバ３０６及びゲートラインドライバ３０８を駆駆動すべきかを検出するに前記信号を用いることもある。タイミング制御回路３１０は、２ｎ個のデータラインをメモリ３１６に保存する。その時、ｎは、１つのブロック当りのデータラインの数を示す。タイミング制御回路３１０はゲートラインを制御し、データをデータラインドライバ３０６に上述したブロック的形態で伝達し、パネル３０４に提供されるデータブロックによってＶｃｏｍ信号の極性を制御するＰＩＣＳ信号を生成する。
【００４４】
図７は、本発明の一実施例に係るドライバ回路３０２の一部分を詳細に示したブロック図である。図７を参照すれば、タイミング制御回路３１０は、メモリスキャンアドレス発生回路４０２及び、ゲート駆動ラインシーケンス発生回路４０４を含む。メモリスキャンアドレス発生回路４０２は、メモリ３１６からデータを抽出するための順次アドレスを生成する。メモリアドレス変更回路４０６は、メモリスキャンアドレス発生回路４０２から提供されるアドレスを変更して、上述したオーバーラッピングブロック的方法で前記メモリ３１６をアクセス可能にする。前記抽出されたデータは、データラインドライバ回路３０６に提供される。ラインシーケンス変更回路４０８は、データラインドライバ回路３０６に提供されたデータに対応するように、ゲートラインドライバ回路３０８によって駆動されるドライバのシーケンスを変更する。同様に、ゲートドライバラインシーケンス発生回路４０４はＰＩＣＳ信号を制御して、Ｖｃｏｍ信号の極性をｎラインごとに反転させる。例えば、アドレス変更回路４０６及びラインシーケンス変更回路４０８は、表１に示されたシーケンスの通りに、順次アドレスとラインシーケンスとを変更する。
【００４５】
図７に示された実施例で、ラインドライバ回路３０６を駆動するデータは、ラインシーケンスの通りにメモリ３１６に保存され、オーバーラッピングブロック的方法で前記メモリから抽出される。一方、前記データは、オーバーラッピングブロック的方法で前記メモリ３１６に保存され得、その時は、前記メモリ３１６から順次抽出される。その場合、メモリアドレス変更回路は、読み取りアドレスの代りにメモリ３１６への記録アドレスを変更できる。
【００４６】
図８は、本発明の一実施例に係るメモリアドレス変更回路４０６のロジック回路を示す。図８のロジック回路は、ＩＮＰＵＴ［０］、ＩＮＰＵＴ［１］、及びＩＮＰＵＴ［２］を入力アドレスビットとして受信する。前記アドレスビットは、１から６まで順次に増加する数であり、出力信号ＯＵＴＰＵＴ［０］、ＯＵＴＰＵＴ［１］及びＯＵＴＰＵＴ［２］を生成するために変更される。前記出力信号は、オーバーラッピングブロック的方法で前記メモリ３１６からデータを抽出するために、１、３、５、２、４、６の順序を有する。
【００４７】
図８に示されたように、第１入力アドレスビットＩＮＰＵＴ［２］は、第１インバータＩＮＶ１として提供され、前記第１インバータＩＮＶ１の出力は、第１ＮＡＮＤゲートＮＡＮＤ１の入力として提供される。第２入力アドレスビットＩＮＰＵＴ［１］は、第２インバータＩＮＶ２として提供され、第２インバータＩＮＶ２の出力は、第２ＮＡＮＤゲートＮＡＮＤ２の入力として提供される。第１入力アドレスビットＩＮＰＵＴ［２］はまた、第２ＮＡＮＤゲートＮＡＮＤ２の入力として提供され、第２入力アドレスビットＩＮＰＵＴ［１］はまた、第１ＮＡＮＤゲートＮＡＮＤ１の入力として提供される。第３入力アドレスビットＩＮＰＵＴ［０］は、第３インバータＩＮＶ３の入力として提供され、第３インバータＩＮＶ３の出力は、第３ＮＡＮＤゲートＮＡＮＤ３の入力として提供される。第２インバータＩＮＶ２の出力はまた、第３ＮＡＮＤゲートＮＡＮＤ３の入力として提供される。
【００４８】
第１ＮＡＮＤゲートＮＡＮＤ１の出力及び第２ＮＡＮＤゲートＮＡＮＤ２の出力は、第４ＮＡＮＤゲートＮＡＮＤ４の入力として提供される。第３入力アドレスビットＩＮＰＵＴ［０］及び第２入力アドレスビットＩＮＰＵＴ［１］はまた、第５ＮＡＮＤゲートＮＡＮＤ５の入力として提供される。第１インバータＩＮＶ１の出力及び第３ＮＡＮＤゲートＮＡＮＤ３の出力は、第６ＮＡＮＤゲートＮＡＮＤ６の入力として提供される。第３入力アドレスビットＩＮＰＵＴ［０］、第２入力アドレスビットＩＮＰＵＴ［１］及び第１入力アドレスビットＩＮＰＵＴ［２］はまた、第７ＮＡＮＤゲートＮＡＮＤ７の入力として提供される。第３インバータＩＮＶ３の出力及び第４ＮＡＮＤゲートＮＡＮＤ４の出力は、第８ＮＡＮＤゲートＮＡＮＤ８の入力として提供される。第３入力アドレスビットＩＮＰＵＴ［０］及び第４ＮＡＮＤゲートＮＡＮＤ４の出力は、第９ＮＡＮＤゲートＮＡＮＤ９の入力として提供される。
【００４９】
第５ＮＡＮＤゲートＮＡＮＤ５の出力及び第６ＮＡＮＤゲートＮＡＮＤ６の出力は、第１０ＮＡＮＤゲートＮＡＮＤ１０の入力として提供される。第１０ＮＡＮＤゲートＮＡＮＤ１０の出力は、第１出力ビットＯＵＴＰＵＴ［２］として提供される。第７ＮＡＮＤゲートＮＡＮＤ７の出力及び第８ＮＡＮＤゲートＮＡＮＤ８の出力は、第１１ＮＡＮＤゲートＮＡＮＤ１１の入力として提供される。第１１ＮＡＮＤゲートＮＡＮＤ１１の出力は、第２出力ビットＯＵＴＰＵＴ［１］として提供される。第７ＮＡＮＤゲートＮＡＮＤ７の出力及び第９ＮＡＮＤゲートＮＡＮＤ９の出力は、第１２ＮＡＮＤゲートＮＡＮＤ１２の入力として提供される。第１２ＮＡＮＤゲートＮＡＮＤ１２の出力は、第３出力ビットＯＵＴＰＵＴ［０］として提供される。
【００５０】
一般的に、ブロック大きさがｎである、１つのブロック内のゲートライン間隔ｋが１である時、アドレス変更は２つの部分に区分され得る。カウントｊが１からｎまで増加する第１部分と、カウントｊがｎから１まで減少する第２部分がそうである。順次アドレスカウンターｊ’の出力は、１から２ｎまで順次に増加する。その場合、第１ブロックに対応する第１部分についての新たなアドレスｄは、
ｄ＝ｊ’＋（ｊ−１）、（ｊは１ないしｎ、ｊ’は１ないしｎ）、であり
第２ブロックに対応する第２部分についての新たなアドレスｄは、
ｄ＝ｊ’−（ｊ−１）、（ｊはｎないし１、ｊ’はｎ＋１ないし２ｎ）である。
【００５１】
例えば、このようなアドレス変更は、前記第１及び第２部分についての並列算術ロジックユニット（ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔｓ；ＡＬＵ）を具現し、上述した組合わせロジックまたは、当業界に知られた他の技術を具現して実行されることもある。
【００５２】
本発明の多様な実施例が、オーバーラッピングブロック的方法でのゲートラインの駆動を参照して説明されたが、本発明は、ゲートラインの駆動のみに限られず、ディスプレイ装置のラインが順次にスキャンされる、いかなるディスプレイ装置にも適用できる。したがって、本発明の実施例は、ディスプレイ装置のそれぞれのラインをスキャンするのに用いられる所定の技術に関係なく、オーバーラッピングブロック的形態でディスプレイのラインをスキャンするのに適用され得る。
【００５３】
なお、本発明の実施例が、順次に駆動されるオーバーラッピングブロックを参照して説明された。しかし、介入動作（ｉｎｔｅｒｖｅｎｉｎｇ ｏｐｅｒａｔｉｏｎ）が２つのオーバーラッピングブロックのラインを駆動またはスキャンする間に起こることがある。
【００５４】
本発明は、図面に示された一実施例を参考で説明されたが、これは、例示に過ぎず、当業者ならば、これらから多様な変形及び均等な他の実施例が可能であるということが理解できるだろう。したがって、本発明の真正の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【産業上の利用可能性】
【００５５】
本発明に係るＬＣＤは、パソコン、ノート型パソコン、スマート装置、無線電話機などの単一装置にも利用でき、コンピュータモニタなどの別途の装置、且つ／またはテレビ、ホームシアターなどのメディアディスプレイ装置、または他のコンポーネントシステムにも利用できる。
【図面の簡単な説明】
【００５６】
【図１】フレーム反転を示す２つの順次フレームである。
【図２】ライン反転を示す２つの順次フレームである。
【図３】ｎ−ライン反転を示す２つの順次フレームである。
【図４】フレーム反転、ライン反転及びｎ−ライン反転に係る消費電力を示すグラフィックである。
【図５】本発明の一実施例に係るオーバーラッピングブロック的反転を示す２つの順次フレームである。
【図６】本発明の一実施例に係るディスプレイシステムを示すブロック図である。
【図７】本発明の一実施例に係るタイミング制御回路のブロック図である。
【図８】本発明の一実施例に係るアドレス発生回路のブロック図である。
【符号の説明】
【００５７】
３００  ディスプレイ装置
３０２  ドライバ回路
３０４  ディスプレイパネル
３０６  データラインドライバ回路
３０８  ゲートラインドライバ回路
３１０  タイミング制御回路
３１２  駆動電圧発生回路
３１４  階調電圧発生回路
３１６  メモリ
【図１】
2005208634.tif 000004
【図２】
2005208634.tif 000005
【図３】
2005208634.tif 000006
【図４】
2005208634.tif 000007
【図５】
2005208634.tif 000008
【図６】
2005208634.tif 000009
【図７】
2005208634.tif 000010
【図８】
2005208634.tif 000011