(57)【要約】【課題】  ダイナミック連想装置の回路面積の増加を抑制し検索の処理時間を短縮する。【解決手段】  ダイナミック連想記憶セルが、記憶キャパシタ対Ｃ１，Ｃ２およびトランジスタ対Ｑ１，Ｑ２からなるＤＲＡＭセル対と、接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６からなるＸＮＯＲ転送ゲートと、トランジスタ対Ｑ７，Ｑ８と、マスク記憶キャパシタＣ３およびトランジスタＱ９からなるＤＲＡＭセルと、マスクトランジスタＱ１０とを備える。【選択図】  図１
2005063564.tif 000002
【特許請求の範囲】
【請求項１】
エントリデータの相補のビット信号対が相補のビット線対からワード線に基づきそれぞれ書き込まれ記憶キャパシタ対によりそれぞれ記憶するＤＲＡＭセル対と、一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートとを備えるダイナミック連想記憶セルにおいて、
前記エントリデータの検索をマスクするマスクデータのビット信号が前記ビット線対の一方からマスクワード線に基づき書き込まれ記憶キャパシタにより記憶するＤＲＡＭセルと、
このＤＲＡＭセルの記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えることを特徴とするダイナミック連想記憶セル。
【請求項２】
エントリデータの相補のビット信号対が相補のビット線対からワード線に基づきそれぞれ書き込まれ記憶キャパシタ対によりそれぞれ記憶するＤＲＡＭセル対と、一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートとを備えるダイナミック連想記憶セルにおいて、
前記エントリデータの検索をマスクするマスクデータのビット信号が前記検索線対の一方からマスクワード線に基づき書き込まれ記憶キャパシタにより記憶するＤＲＡＭセルと、
このＤＲＡＭセルの記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えることを特徴とするダイナミック連想記憶セル。
【請求項３】
エントリデータの相補のビット信号対をそれぞれ記憶する記憶キャパシタ対と、
ワード線にそれぞれゲートを接続し相補のビット線対にそれぞれドレインを接続し前記記憶キャパシタ対にそれぞれソースを接続したトランジスタ対と、
一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートと、
前記エントリデータの検索をマスクするマスクデータのビット信号を記憶するマスク記憶キャパシタと、
マスクワード線にゲートを接続し前記ビット線対の一方にドレインを接続し前記マスク記憶キャパシタにソースを接続したトランジスタと、
前記マスク記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えるダイナミック連想記憶セル。
【請求項４】
エントリデータの相補のビット信号対をそれぞれ記憶する記憶キャパシタ対と、
ワード線にそれぞれゲートを接続し相補のビット線対にそれぞれドレインを接続し前記記憶キャパシタ対にそれぞれソースを接続したトランジスタ対と、
一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートと、
前記エントリデータの検索をマスクするマスクデータのビット信号を記憶するマスク記憶キャパシタと、
マスクワード線にゲートを接続し前記検索線対の一方にドレインを接続し前記マスク記憶キャパシタにソースを接続したトランジスタと、
前記マスク記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えるダイナミック連想記憶セル。
【請求項５】
前記ＸＮＯＲ転送ゲートが、前記記憶キャパシタ対にそれぞれゲートを接続しそれぞれソースを接地した接地トランジスタ対と、
前記検索線対にそれぞれゲートを接続し前記接地トランジスタ対のドレイン対にそれぞれソースを互いに反転接続し互いにドレインを接続した検索トランジスタ対とを備える、請求項１，２，３または４記載のダイナミック連想記憶セル。
【請求項６】
前記ＸＮＯＲ転送ゲートが、前記記憶キャパシタ対にそれぞれゲートを接続しそれぞれソースを接地した接地トランジスタ対と、
前記検索線対にそれぞれゲートを互いに反転接続し前記接地トランジスタ対のドレイン対にそれぞれソースを接続し互いにドレインを接続した検索トランジスタ対とを備える、請求項１，２，３または４記載のダイナミック連想記憶セル。
【請求項７】
読出ワード線にそれぞれゲートを接続し前記ビット線対にそれぞれドレインを接続し前記接地トランジスタ対のドレイン対にそれぞれソースを互いに反転接続したトランジスタ対を備える、請求項５または６記載のダイナミック連想記憶セル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイナミック連想記憶セルに関し、特に、エントリデータの検索をマスクするマスクデータのビット信号を記憶するＤＲＡＭセルを備えるダイナミック連想記憶セルに関する。
【背景技術】
【０００２】
デジタルコンピュータ、ネットワークルータなど、デジタルシステムにおいて、メモリデータを高速に検索するため、連想記憶装置（ＣＡＭ：Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ）が用いられる。この連想記憶装置は、大容量化の場合、ＳＲＡＭ構成では面積的なオーバーヘッドが大きく、ＤＲＡＭ構造のダイナミック連想記憶装置が提案されている。
【０００３】
図１０は、このダイナミック連想記憶装置のセルアレイ部を構成するダイナミック連想記憶セル例を示す回路図である（特許文献１参照）。
【０００４】
この従来のダイナミック連想記憶セルは、記憶キャパシタ対Ｃ１，Ｃ２およびトランジスタ対Ｑ１，Ｑ２からなるＤＲＡＭセル対と、接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６からなるＸＮＯＲ（ｅＸｃｌｕｓｉｖｅ  ＮＯＲ）転送ゲートと、トランジスタ対Ｑ７，Ｑ８とを備える。
【０００５】
記憶キャパシタ対Ｃ１，Ｃ２およびトランジスタ対Ｑ１，Ｑ２は、それぞれ記憶キャパシタおよびトランジスタからなるＤＲＡＭセル対を構成し、エントリデータの相補のビット信号対が相補のビット線対からワード線に基づきそれぞれ書き込まれ記憶する。記憶キャパシタ対Ｃ１，Ｃ２は、トランジスタ対Ｑ１，Ｑ２を介して相補のビット線対ＤＴ，ＤＢからそれぞれ書き込まれた相補のビット信号対をノード対ＮＯＴ，ＮＯＢにそれぞれ記憶し、トランジスタ対Ｑ１，Ｑ２は、ワード線ＮＷＬにそれぞれゲートを接続し、相補のビット線対ＤＴ，ＤＢにそれぞれドレインを接続し、記憶キャパシタ対Ｃ１，Ｃ２にそれぞれソースを接続する。ここで、電源Ｖｃｐの電位は、例えば１／２電源レベルとされる。
【０００６】
接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６は、一致線ＭＬおよび接地の間に接続され検索線対ＳＴ，ＳＢおよび記憶キャパシタ対Ｃ１，Ｃ２の信号対に対応して電荷転送するＸＮＯＲ転送ゲートを構成し、このＸＮＯＲ転送ゲートは、検索データおよびエントリデータのビット一致によりオフし、ビット不一致によりオンする。接地トランジスタ対Ｑ３，Ｑ４は、記憶キャパシタ対Ｃ１，Ｃ２にそれぞれゲートを接続しそれぞれソースを接地し、検索トランジスタ対Ｑ５，Ｑ６は、検索線対ＳＴ，ＳＢにそれぞれゲートを互いに反転接続し、接地トランジスタ対Ｑ３，Ｑ４のドレイン対にそれぞれソースを接続しそれぞれドレインを一致線ＭＬに接続する。
【０００７】
トランジスタ対Ｑ７，Ｑ８は、読出ワード線ＲＷＬにそれぞれゲートを接続し、ビット線対ＤＴ，ＤＢにそれぞれドレインを接続し、接地トランジスタ対Ｑ３，Ｑ４のドレイン対にそれぞれソースを接続する。
【０００８】
この従来のダイナミック連想記憶セルは、ＤＲＡＭセル対を構成し、論理的には２ビットデータの４つの値を記憶可能であり、これら４つの値の３つを用い、３値のダイナミック連想記憶セルとして動作する。すなわち、値（１，０）および値（０，１）が、エントリデータの相補のビット信号対に用いられ、値（０，０）が、エントリデータの検索をマスクするマスクデータのビット信号に用いられ、値（１，１）は利用されない。
【０００９】
この従来のダイナミック連想記憶セルは、例えば、ＤＲＡＭセル対に記憶されたエントリデータおよび検索データのビット値が一致の場合、一致線ＭＬおよび接地の間に接続されたＸＮＯＲ転送ゲートの接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６の直並列回路がオフし、一致線ＭＬのプリチャージ電荷は接地へディスチャージされず、一致線ＭＬが電源レベルを保持する。また、例えば、ＤＲＡＭセル対にマスクデータのビット信号に対応して値（０，０）を記憶した場合、ＸＮＯＲ転送ゲートの接地トランジスタ対Ｑ３，Ｑ４が共にオフし、検索データのビット値に拘わらず、一致線ＭＬのプリチャージ電荷は接地へディスチャージされず、一致線ＭＬが電源レベルを保持する。
【００１０】
このため、ダイナミック連想記憶セルを行列配置した記憶セルアレイにおいて、マスクデータのビット位置を除いてエントリデータおよび検索データが一致の場合、各ワードの全ビットのダイナミック連想記憶セルに並列接続された一致線ＭＬのプリチャージ電荷は、ディスチャージされず、一致線ＭＬが電源レベルを保持し、一致信号が得られる。これにより、エントリデータごとに１部のビット範囲についてそれぞれ検索することができる。
【００１１】
また、この従来のダイナミック連想記憶セルは、スタティック記憶セルでなくＤＲＡＭセルを用いているため、機能追加によるメモリセルアレイの面積増加が抑制され、更に、トランジスタ対Ｑ７，Ｑ８が追加されているため、ＤＲＡＭセル対に記憶されたデータを非破壊読出し可能であり、サーチ動作が、リフレッシュ動作と独立に行え、メモリ制御が容易になる。
【００１２】
【特許文献１】特開２００２−１９７８７２号公報（図２〜図４）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかし、上述した従来のダイナミック連想記憶セルは、エントリデータがマスクデータにより修飾されたデータを記憶し、エントリデータおよびマスクデータそのものを記憶せず、エントリデータおよびマスクデータに対応した３値のデータとして記憶する。エントリデータおよびマスクデータの一方を更新して検索する場合、エントリデータおよびマスクデータの双方を別途のメモリから読み出して、エントリデータをマスクデータにより修飾して書き込む動作が必要になり、検索の処理時間が長くなるという問題がある。
【００１４】
また、この従来のダイナミック連想記憶セルは、マスクデータに対応してＤＲＡＭセル対に論理値（０，０）を記憶している場合、リフレッシュ時に、ビット線対ＤＴ，ＤＢは相補動作せず、ビット線対間の差電位を増幅するセンスアンプを用いることはできず、相補のビット線対のそれぞれにシングルエンド用のセンスアンプが必要となり、且つ、リフレッシュ時に、読出ワード線ＲＷＬに基づきトランジスタ対Ｑ７，Ｑ８を介してビット線対ＤＴ，ＤＢにデータを読み出した場合、読出しデータが反転するため再反転して再書き込みする必要があり、ダイナミック連想装置として、回路面積の増加が避けられない。
【００１５】
従って、本発明の目的は、ダイナミック連想装置の回路面積の増加を抑制し検索の処理時間を短縮することにある。
【課題を解決するための手段】
【００１６】
そのため、本発明は、エントリデータの相補のビット信号対が相補のビット線対からワード線に基づきそれぞれ書き込まれ記憶キャパシタ対によりそれぞれ記憶するＤＲＡＭセル対と、一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートとを備えるダイナミック連想記憶セルにおいて、
前記エントリデータの検索をマスクするマスクデータのビット信号が前記ビット線対の一方からマスクワード線に基づき書き込まれ記憶キャパシタにより記憶するＤＲＡＭセルと、
このＤＲＡＭセルの記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えている。
【００１７】
また、本発明は、エントリデータの相補のビット信号対が相補のビット線対からワード線に基づきそれぞれ書き込まれ記憶キャパシタ対によりそれぞれ記憶するＤＲＡＭセル対と、一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートとを備えるダイナミック連想記憶セルにおいて、
前記エントリデータの検索をマスクするマスクデータのビット信号が前記検索線対の一方からマスクワード線に基づき書き込まれ記憶キャパシタにより記憶するＤＲＡＭセルと、
このＤＲＡＭセルの記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えている。
【００１８】
また、本発明のダイナミック連想記憶セルは、エントリデータの相補のビット信号対をそれぞれ記憶する記憶キャパシタ対と、
ワード線にそれぞれゲートを接続し相補のビット線対にそれぞれドレインを接続し前記記憶キャパシタ対にそれぞれソースを接続したトランジスタ対と、
一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートと、
前記エントリデータの検索をマスクするマスクデータのビット信号を記憶するマスク記憶キャパシタと、
マスクワード線にゲートを接続し前記ビット線対の一方にドレインを接続し前記マスク記憶キャパシタにソースを接続したトランジスタと、
前記マスク記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えている。
【００１９】
また、本発明のダイナミック連想記憶セルは、エントリデータの相補のビット信号対をそれぞれ記憶する記憶キャパシタ対と、
ワード線にそれぞれゲートを接続し相補のビット線対にそれぞれドレインを接続し前記記憶キャパシタ対にそれぞれソースを接続したトランジスタ対と、
一致線および接地間に接続され相補の検索線対および前記記憶キャパシタ対の信号対に対応して電荷転送し検索データおよび前記エントリデータのビット一致によりオフするＸＮＯＲ転送ゲートと、
前記エントリデータの検索をマスクするマスクデータのビット信号を記憶するマスク記憶キャパシタと、
マスクワード線にゲートを接続し前記検索線対の一方にドレインを接続し前記マスク記憶キャパシタにソースを接続したトランジスタと、
前記マスク記憶キャパシタにゲートを接続し前記一致線および前記ＸＮＯＲ転送ゲートの間に接続されたマスクトランジスタとを備えている。
【００２０】
また、前記ＸＮＯＲ転送ゲートが、前記記憶キャパシタ対にそれぞれゲートを接続しそれぞれソースを接地した接地トランジスタ対と、
前記検索線対にそれぞれゲートを接続し前記接地トランジスタ対のドレイン対にそれぞれソースを互いに反転接続し互いにドレインを接続した検索トランジスタ対とを備えている。
【００２１】
また、前記ＸＮＯＲ転送ゲートが、前記記憶キャパシタ対にそれぞれゲートを接続しそれぞれソースを接地した接地トランジスタ対と、
前記検索線対にそれぞれゲートを互いに反転接続し前記接地トランジスタ対のドレイン対にそれぞれソースを接続し互いにドレインを接続した検索トランジスタ対とを備えている。
【００２２】
また、読出ワード線にそれぞれゲートを接続し前記ビット線対にそれぞれドレインを接続し前記接地トランジスタ対のドレイン対にそれぞれソースを互いに反転接続したトランジスタ対を備えている。
【発明の効果】
【００２３】
本発明によるダイナミック連想記憶セルは、エントリデータの検索をマスクするマスクデータのビット信号を記憶するＤＲＡＭセルを連想記憶セルごとに設けることにより、エントリデータおよびマスクデータをそれぞれ記憶し、検索データの文字列のいくつかをマスクして検索するといったアルゴリズムにもマスクデータのみを更新して対応でき、ＣＡＭ機能の応用範囲を広げられ、結果として、検索の処理時間が短縮される。
【００２４】
また、エントリデータの読出しおよびリフレッシュに対して、ビット線対ＤＴ，ＤＢは相補動作し、ビット線対間の差電位を増幅する通常のセンスアンプを用いることができ、相補のビット線対のそれぞれにシングルエンド用のセンスアンプが不必要となり、且つ、リフレッシュ時に、読出ワード線ＲＷＬに基づきトランジスタ対Ｑ７，Ｑ８を介してビット線対ＤＴ，ＤＢにデータを読み出した場合、読出しデータが反転せず、連続して再書き込みでき、リフレッシュ制御が容易になり、メモリセルアレイ周辺の回路面積が縮小する。
【００２５】
また、マスクデータを格納するための追加素子をＤＲＡＭセルにより構成しているため、ＳＲＡＭセルによる構成に比べて、機能追加によるメモリセルアレイの面積増加が最小限に抑制されるなどの効果がある。
【発明を実施するための最良の形態】
【００２６】
次に、本発明について、図面を参照して説明する。図１は、本発明のダイナミック連想記憶セルを実施するための最良の形態を示す回路図である。本形態のダイナミック連想記憶セルは、記憶キャパシタ対Ｃ１，Ｃ２およびトランジスタ対Ｑ１，Ｑ２からなるＤＲＡＭセル対と、接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６からなるＸＮＯＲ転送ゲートと、トランジスタ対Ｑ７，Ｑ８と、マスク記憶キャパシタＣ３およびトランジスタＱ９からなるＤＲＡＭセルと、マスクトランジスタＱ１０とを備える。
【００２７】
従来と同じく、記憶キャパシタ対Ｃ１，Ｃ２およびトランジスタ対Ｑ１，Ｑ２は、それぞれ記憶キャパシタおよびトランジスタからなるＤＲＡＭセル対を構成し、エントリデータの相補のビット信号対がビット線対ＤＴ，ＤＢからワード線に基づきそれぞれ書き込まれ記憶する。記憶キャパシタ対Ｃ１，Ｃ２は、一端を電源ＶＣＰに接続し、トランジスタ対Ｑ１，Ｑ２を介してビット線対ＤＴ，ＤＢからそれぞれ書き込まれた相補のビット信号対をノード対ＮＯＴ，ＮＯＢにそれぞれ記憶し、トランジスタ対Ｑ１，Ｑ２は、ワード線ＮＷＬにそれぞれゲートを接続し、ビット線対ＤＴ，ＤＢにそれぞれドレインを接続し、記憶キャパシタ対Ｃ１，Ｃ２にそれぞれソースを接続する。ここで、電源Ｖｃｐの電位は、例えば１／２電源レベルとされる。
【００２８】
接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６は、一致線ＭＬおよび接地の間に接続され検索線対ＳＴ，ＳＢおよび記憶キャパシタ対Ｃ１，Ｃ２の信号対に対応して電荷転送するＸＮＯＲ転送ゲートを構成し、このＸＮＯＲ転送ゲートは、検索データおよびエントリデータのビット一致によりオフし、ビット不一致によりオンする。接地トランジスタ対Ｑ３，Ｑ４は、記憶キャパシタ対Ｃ１，Ｃ２にそれぞれゲートを接続しそれぞれソースを接地し、検索トランジスタ対Ｑ５，Ｑ６は、検索線対ＳＴ，ＳＢにそれぞれゲートを接続し、接地トランジスタ対Ｑ３，Ｑ４のドレイン対にそれぞれソースを互いに反転接続しそれぞれドレインを一致線ＭＬに接続する。なお、このＸＮＯＲ転送ゲートは、図１０における従来のＸＮＯＲ転送ゲートと同一論理構成である。
【００２９】
トランジスタ対Ｑ７，Ｑ８は、読出ワード線ＲＷＬにそれぞれゲートを接続し、ビット線対ＤＴ，ＤＢにそれぞれドレインを接続し、接地トランジスタ対Ｑ３，Ｑ４のドレイン対にそれぞれソースを互いに反転接続する。
【００３０】
マスク記憶キャパシタＣ３およびトランジスタＱ９は、ＤＲＡＭセルを構成し、エントリデータの検索をマスクするマスクデータのビット信号を記憶する。マスク記憶キャパシタＣ３は、一端を電源ＶＣＰに接続し、トランジスタＱ９を介してビット線ＤＴから書き込まれたビット信号をノードＭＯＴに記憶し、トランジスタＱ９は、マスクワード線ＭＷＬにゲートを接続し、ビット線ＤＴにドレインを接続し、マスク記憶キャパシタＣ３にソースを接続する。
【００３１】
マスクトランジスタＱ１０は、一致線ＭＬおよびＸＮＯＲ転送ゲートの間に接続されマスク記憶キャパシタＣ３にゲートを接続する。
【００３２】
上述のように、本形態のダイナミック連想記憶セルは、エントリデータの相補のビット信号対と、エントリデータの検索をマスクするマスクデータのビット信号とをそれぞれ独立して記憶し、一致線ＭＬおよび接地の間に、ＸＮＯＲ転送ゲートおよびマスクトランジスタＱ１０を直列接続し、例えば、ＤＲＡＭセル対に記憶されたエントリデータおよび検索データのビット値が一致の場合、ＸＮＯＲ転送ゲートの接地トランジスタ対Ｑ３，Ｑ４および検索トランジスタ対Ｑ５，Ｑ６の直並列回路がオフし、一致線ＭＬおよび接地の間がオフし、一致線ＭＬのプリチャージ電荷が接地へディスチャージされない。また、例えば、ＤＲＡＭセルにマスクデータのビット信号として値０を記憶した場合、マスクトランジスタＱ１０がオフし、一致線ＭＬおよび接地の間がオフし、検索データのビット値に拘わらず、一致線ＭＬのプリチャージ電荷が接地へディスチャージされない。
【００３３】
このため、ダイナミック連想記憶セルを行列配置した記憶セルアレイにおいて、従来と同じく、各ワードの全ビットのダイナミック連想記憶セルに並列接続された一致線ＭＬは、マスクデータの記憶値０のビット位置を除いてエントリデータおよび検索データと一致の場合、一致線ＭＬはプリチャージ電荷を保持し高レベルとなり、一致信号が得られる。これにより、エントリデータごとに１部のビット範囲についてそれぞれ検索することができる。
【００３４】
さらに、本形態のダイナミック連想記憶セルでは、エントリデータおよびマスクデータの一方を更新して検索する場合、従来と異なり、エントリデータおよびマスクデータを独立に書き込み可能であり、エントリデータをマスクデータにより修飾して書き込む動作を必要とせず、検索の処理時間が短縮される。また、スタティック記憶セルでなくＤＲＡＭセルを用いているため、従来と同様に、機能追加によるメモリセルアレイの面積増加が最小限に抑制される。
【００３５】
図２は、本形態のダイナミック連想記憶セルを用いたダイナミック連想記憶装置の構成例をすブロック図である。このダイナミック連想記憶装置は、記憶セルアレイ１、アドレス入力回路２、内部行アドレス発生回路３、行選択デコーダ４、ビット線制御回路５、センスアンプ制御回路６、センスアンプ７、データ入出力回路８、一致線制御回路９、エンコーダ１０、一致判定回路１１、および制御回路１２を備える。
【００３６】
記憶セルアレイ１は、図１の本形態のダイナミック連想記憶セルをｍ＋１行およびｎ＋１列に配置して構成され、図３は、その構成例を示すブロック図である。この記憶セルアレイ１は、行ｊ（ｊ＝０，１，…，ｍ）ごとに、ワード線ＮＷＬｊ，読出ワード線ＲＷＬｊおよび一致線ＭＬｊを備え、列ｉ（ｉ＝０，１，…，ｎ）ごとに、ビット線対ＤＴｉ，ＤＢｉおよび検索線対ＳＴｉ，ＳＢｉを備える。ここで、各ダイナミック連想記憶セルのＲＡＭ動作およびリフレッシュ動作は、ワード線ＮＷＬｊ，読出ワード線ＲＷＬｊおよびビット線対ＤＴｉ，ＤＢｉを用いて行われ、マスクデータの書込みおよびリフレッシュ動作は、ワード線ＭＷＬｊおよびビット線ＤＴｉを用いて行われ、ＣＡＭ動作は、一致線ＭＬｊおよび検索線対ＳＴｉ，ＳＢｉを用いて行われる。
【００３７】
アドレス入力回路２は、ＲＡＭ動作とＣＡＭ動作の場合、外部アドレスを取り込む。リフレッシュ時は、外部アドレスを取り込む場合もあるが、内部行アドレス発生回路３で発生する内部行アドレスを取り込む動作も行う。また、内部行アドレス発生回路３は、リフレッシュ時、行アドレスを発生する。
【００３８】
行選択デコーダ４は、アドレス入力回路２の出力信号を入力し、エントリデータの書込みおよびリフレッシュ時は、図３に示されるｍ本のワード線ＮＷＬ０〜ＮＷＬｍの中から１本を選択して出力し、エントリデータの読出し時は、ｍ本の読出ワード線ＲＷＬ０〜ＲＷＬｍの中から１本を選択して出力し、マスクデータの書込みとマスクデータのリフレッシュ時は、ｍ本のマスクワード線ＭＷＬ０〜ＭＷＬｍの中から１本を選択して出力する。
【００３９】
ビット線制御回路５は、信号ΦＰにより、図３に示されているｎ組のビット線対ＤＴｉ，ＤＢｉ（ｉ＝０，１，…，ｎ）のイコライズと、１／２電源レベルへのプリチャージとを行う。なお、ｍ本のワード線ＮＷＬ０〜ＮＷＬｍおよびｍ本の読出ワード線ＲＷＬ０〜ＲＷＬｍの立ち上がり期間前後の一定期間、ビット線制御回路５は、ビット線対ＤＴｉ，ＤＢｉ（ｉ＝０，１，…，ｎ）のイコライズと１／２電源レベルへのプリチャージを停止する。そうすることにより、記憶セルの格納ｄａｔａをビット線対ＤＴｉ，ＤＢｉ（ｉ＝０，１，…，ｎ）に伝播することが可能となる。
【００４０】
センスアンプ制御回路６は、信号ΦＳによりセンスアンプ７を制御する。
【００４１】
センスアンプ７はセンスアンプ制御回路６の制御信号によりビット線対ＤＴｉ，ＤＢｉに生じた差電位の増幅を行う。
【００４２】
データ入出力回路８は、制御回路１２によって、データ入力、マスクデータ入力、検索データ入力を取り込み、データを出力する。エントリデータとマスクデータを記憶セルに書き込む場合はセンスアンプを介さず、記憶セルのビット線対ＤＴｉ，ＤＢｉ（ｉ＝０，１，…，ｎ）にデータを転送する。エントリデータの読み出し時は、センスアンプ７で増幅されたデータをデータ入出力回路８が出力する。
【００４３】
一致線制御回路９は、信号ΦＭ’により制御され、図３で示される一致線ＭＬｊ（ｊ＝０，１，…，ｍ）のプリチャージとレベルの保持とを制御する。
【００４４】
エンコーダ１０は、信号ΦＥで制御され、一致線ＭＬｊ（ｊ＝０，１，…，ｍ）をエンコードして一致アドレスの生成および出力を行う。
【００４５】
一致判定回路１１は、信号ΦＭによって制御され一致線ＭＬｊ（ｊ＝０，１，…，ｍ）とエンコーダの出力を受け一致アドレスの個数を演算し、一致フラグを出力する。
【００４６】
制御回路１２は、制御信号を入力とし、アドレス入力回路２，内部行アドレス発生回路３，データ入出力回路８を制御する他、ビット線制御回路５，センスアンプ制御回路６，一致線制御回路９，エンコーダ１０および一致判定回路１１の制御信号ΦＰ，ΦＳ，ΦＭ’，ΦＥおよびΦＭを出力する。これら制御信号は、ＲＡＭ動作，ＣＡＭ動作およびリフレッシュ動作をそれぞれ指示制御する。
【００４７】
次に、タイミング図を用いて、図２のダイナミック連想記憶装置における本形態のダイナミック連想記憶セルの各動作例についてそれぞれ説明する。
【００４８】
図４は、エントリデータの書込み動作例を示すタイミング図である。エントリデータの書込みは、従来と同じく、ワード線ＮＷＬおよびビット線対ＤＴ，ＤＢにより行われる。まず、初期状態において、ワード線ＮＷＬは接地レベル、ビット線対ＤＴ，ＤＢは１／２電源レベル、ノードＮ０Ｔは接地レベル、ノードＮ０Ｂは電源レベルとなっている。
【００４９】
時刻ｔ４１において、データ入出力回路８の制御によって、ビット線ＤＴは電源レベル、ビット線ＤＢは接地レベルとなる。
【００５０】
時刻ｔ４２において、ワード線ＮＷＬが立ち上がると、トランジスタＱ１とＱ２がオン状態となり、ビット線対ＤＴ，ＤＢはノード対Ｎ０Ｔ、Ｎ０Ｂにそれぞれ接続され、ノードＮ０Ｔの電位は電源レベル、ノードＮ０Ｂの電位は接地レベルになる。ここで、トランジスタＱ１とＱ２はＮ型ＭＯＳＦＥＴであるため、ワード線ＮＷＬの電位は、電源電圧にしきい値電圧の２倍程度を上乗せした電位に昇圧している。これによって、ノードＮ０ＴまたはＮ０Ｂに電源電圧を格納することが可能となり、エントリデータの保持特性が向上する。
【００５１】
時刻ｔ４３において、ワード線ＮＷＬが立ち下がり接地レベルとなると、トランジスタＱ１、Ｑ２がオフ状態になる。
【００５２】
時刻ｔ４４において、ビット線制御回路５の働きにより、ビット線対ＤＴ、ＤＢの電位のイコライズとプリチャージが行われ、ビット線対ＤＴ，ＤＢの電位は１／２電源レベルとなる。以上で、エントリデータの書込みが完了する。
【００５３】
図５は、エントリデータの読出し動作例を示すタイミング図である。エントリデータの読出しは、従来と同じく、読出ワード線ＮＷＬおよびビット線対ＤＴ，ＤＢにより行われる。まず、初期状態において、読出ワード線ＲＷＬは接地レベル、ビット線対ＤＴ，ＤＢは１／２電源レベル、ノードＮ０Ｔは電源レベル、ノードＮ０Ｂは接地レベルとする。
【００５４】
時刻ｔ５１において、読出ワード線ＲＷＬが立ち上がると、トランジスタＱ７，Ｑ８がオン状態となる。ノードＮ０Ｔの電位が電源レベルであることからトランジスタＱ３はオン状態であり、ビット線ＤＢはトランジスタＱ８，Ｑ３を介して接地電源ＧＮＤに接続され、ビット線ＤＢの電位は接地レベルとなる。一方、ノードＮ０Ｂの電位は接地レベルであるため、トランジスタＱ４はオフ状態であり、ビット線ＤＴを接地電源ＧＮＤに接続する経路が存在せず、ビット線ＤＴの電位は１／２電源レベルで浮いた状態となる。
【００５５】
時刻ｔ５２において、センスアンプ７の活性化に伴い、ビット線対ＤＴ、ＤＢに生じた差電位を増幅し、ビット線ＤＴは電源レベル、ビット線ＤＢは接地レベルとなる。
【００５６】
時刻ｔ５３において、ワード線ＮＷＬが立ち下がると、トランジスタＱ７、Ｑ８がオフ状態になる。
【００５７】
時刻ｔ５４において、ビット線制御回路５の働きにより、ビット線対ＤＴ、ＤＢの電位のイコライズとプリチャージが行われ、ビット線対ＤＴ，ＤＢの電位は１／２電源レベルとなる。以上で、エントリデータの読出しが完了する。
【００５８】
上述のように、この読出ワード線ＲＷＬによる読出しは、従来と同じく、セルデータの破壊が起こらず、ノードＮ０ＴとＮ０Ｂの電位が初期値から殆ど変化せず、検索動作時であっても読出しが可能となる。且つ、ビット線対ＤＴ、ＤＢの読出しデータが反転せず、リフレッシュ動作時に、データの読出しおよび再書込みを連続して行える。
【００５９】
図６は、マスクデータの書込み動作例を示すタイミング図である。マスクデータの書込みは、マスクワード線ＲＷＬおよびビット線ＤＴにより行われる。まず、初期状態において、マスクワード線ＭＷＬは接地レベル、ビット線対ＤＴ、ＤＢは１／２電源レベル、ノードＭ０Ｔは接地レベルとなっている。
【００６０】
時刻ｔ６１において、データ入出力回路８の制御によって、ビット線ＤＴは電源レベル、ビット線ＤＢは接地レベルとなる。
【００６１】
時刻ｔ６２において、マスクワード線ＭＷＬの電位が立ち上がると、トランジスタＱ９がオン状態となり、ビット線ＤＴはノードＭ０Ｔに接続され、ノードＭ０Ｔの電位は電源レベルになる。第３のワード線ＮＷＬの電位は、ワード線ＮＷＬによるエントリデータ書込みと同様、電源電圧にしきい値電圧の２倍程度を上乗せした電位に昇圧しているためノードＮ０Ｔに電源レベルを格納することが可能である。
【００６２】
時刻ｔ６３において、マスクワード線ＭＷＬの電位が立ち下がり接地レベルになると、トランジスタＱ９がオフ状態になる。
【００６３】
時刻ｔ６４において、ビット線制御回路５の働きにより、ビット線対ＤＴ、ＤＢの電位のイコライズとプリチャージが行われ、ビット線対ＤＴ、ＤＢの電位は１／２電源レベルとなる。以上で、マスクデータの書込みが完了する。なお、図６に示したノードＭ０Ｔの破線部はマスクデータ’０’を書き込む場合を示している。
【００６４】
図７は、エントリデータ，マスクデータが１，１である場合のエントリデータの検索動作例を示すタイミング図である。エントリデータの検索は、検索線対ＳＴ，ＳＢおよび一致線ＭＬにより行われる。ここで、一致線ＭＬは、一致線プリチャージ信号ＭＬＰＣに基づきＰ型ＭＯＳＦＥＴよりプリチャージされるとする。
【００６５】
まず、エントリデータおよび検索データが一致する場合を示す。初期状態において、検索線ＳＴ、ＳＢは接地レベル、一致線プリチャージ信号ＭＬＰＣは電源レベル、一致線ＭＬは接地レベルとなっている。
【００６６】
時刻ｔ７１において、一致線プリチャージ信号ＭＬＰＣが立ち下がると、一致線ＭＬは電源レベルにプリチャージされ、時刻ｔ７２において、一致線プリチャージ信号ＭＬＰＣが立ち上がると、プリチャージ終了する。
【００６７】
時刻ｔ７３において、検索データが１であるため検索線ＳＴが立ち上がると、トランジスタＱ５がオン状態となるが、ノードＮ０Ｂが接地レベルであるためトランジスタＱ４はオフ状態であり、一致線ＭＬを接地電源ＧＮＤに接続する経路が存在しないため、一致線ＭＬは電源レベルを保持する。
【００６８】
時刻ｔ７４において、検索線ＳＴが立ち下がり検索が終了する。この結果、一致線ＭＬはＶＤＤレベルを保持することから、エンコーダは、エントリデータおよび検索データが一致していると判定する。
【００６９】
次に、エントリデータおよび検索データが不一致となる場合を示す。時刻ｔ７５において、一致線プリチャージ信号ＭＬＰＣが立ち下がると、一致線ＭＬは電源レベルにプリチャージされ、時刻ｔ７６において、一致線プリチャージ信号ＭＬＰＣが立ち上がると、プリチャージ終了する。
【００７０】
時刻ｔ７７において、検索データが０であるため検索線ＳＢが立ち上がると、トランジスタＱ６がオン状態となる。ノードＮ０Ｔが電源レベルであるためトランジスタＱ３はオン状態であり、一致線ＭＬはトランジスタＱ１０，Ｑ６およびＱ３の経路で接地電源ＧＮＤに接続され、一致線ＭＬは立ち下がる。
【００７１】
時刻ｔ７８において、検索線ＳＢが立ち下がり、検索が終了する。この結果、一致線ＭＬは接地レベルであることから、エンコーダは、エントリデータおよび検索データが不一致であると判定する。
【００７２】
また、図８は、エントリデータ，マスクデータが０，１である場合のエントリデータの検索動作例を示すタイミング図である。
【００７３】
まず、エントリデータおよび検索データが不一致となる場合を示す。初期状態において、検索線ＳＴ、ＳＢは接地レベル、一致線プリチャージ信号ＭＬＰＣは電源レベル、一致線ＭＬは接地レベルとなっている。
【００７４】
時刻ｔ８１において、一致線プリチャージ信号ＭＬＰＣが立ち下がると、一致線ＭＬは電源レベルにプリチャージされ、時刻ｔ８２において、一致線プリチャージ信号ＭＬＰＣが立ち上がると、プリチャージ終了する。
【００７５】
時刻ｔ８３において、検索データが１であるため検索線ＳＴが立ち上がると、トランジスタＱ５がオン状態となる。ノードＮ０Ｂが電源レベルであるためトランジスタＱ４はオン状態であり、一致線ＭＬはトランジスタＱ１０，Ｑ５およびＱ４の経路で接地電源ＧＮＤに接続され、一致線ＭＬは立ち下がる。
【００７６】
時刻ｔ８４において、検索線ＳＴが立ち下がり、検索が終了する。この結果、一致線ＭＬは接地レベルであることから、エンコーダは、エントリデータと検索データが不一致であると判定する。
【００７７】
次に、エントリデータおよび検索データが一致となる場合を示す。時刻ｔ８５において、一致線プリチャージ信号ＭＬＰＣが立ち下がると、一致線ＭＬは電源レベルにプリチャージされ、時刻ｔ８６において、一致線プリチャージ信号ＭＬＰＣが立ち上がると、プリチャージ終了する。
【００７８】
時刻ｔ８７において、検索データが０であるため検索線ＳＢが立ち上がると、トランジスタＱ６がオン状態となる。ノードＮ０Ｔが接地レベルであるためトランジスタＱ３はオフ状態であり、一致線ＭＬを接地電源ＧＮＤに接続する経路が存在しないため、一致線ＭＬは電源レベルを保持する。
【００７９】
時刻ｔ８８において、検索線ＳＢが立ち下がり、検索が終了する。この結果、一致線ＭＬはＶＤＤレベルを保持することから、エンコーダは、エントリデータと検索データが一致していると判定する。
【００８０】
図７および図８で示したように、本形態のダイナミック連想記憶セルでは、マスクデータが１の場合、エントリデータおよび検索データが一致すると、一致線ＭＬは電源レベルを保持し、不一致であると、一致線ＭＬは接地レベルとなる。また、マスクデータが０の場合、マスクトランジスタＱ１０がオフ状態のため、エントリデータと検索データの値に因らず、一致線ＭＬは電源レベルを保持する。図９は、以上説明した内容に対応した、本形態のダイナミック連想メモリセルにおける一致線ＭＬ出力の真理値表を示す説明図である。
【００８１】
図２で示したダイナミック連想記憶装置としては、図３に示したように、本形態のダイナミック連想記憶セルが、マトリクス状に配置され、同一行の一致線ＭＬは束ねられるため、一致線ＭＬは、何れかのセルにおいてエントリデータおよび検索データが不一致であった場合、接地レベルへ立ち下がり、エンコーダはエントリデータおよび検索データが不一致と判定し、全セルにおいてエントリデータおよび検索データが一致である場合、一致線ＭＬはＶＤＤレベルを保持し、エンコーダはエントリデータおよび検索データが一致していると判定する。
【００８２】
最後に、リフレッシュ動作について説明する。一般のＤＲＡＭのリフレッシュでは、一定時間以内に全行アドレスを順次アクセスし、データの読出しおよび再書込みを行うが、図２の本形態のダイナミック連想記憶セルを用いたダイナミック連想記憶装置においても同様に行われる。このとき、図３に示したメモリアレイ１おいて、行アドレスの内、読出ワード線群ＲＷＬ０〜ＲＷＬｍおよびワード線群ＮＷＬ０〜ＮＷＬｍを順次選択してエントリデータの読出しおよび再書込みを行うことにより、エントリデータのリフレッシュが非破壊で行われ、マスクワード線群ＭＷＬ０〜ＭＷＬｍを順次選択してマスクデータの読出しおよび再書込みを行うことにより、マスクデータのリフレッシュが行われる。
【００８３】
なお、本形態のダイナミック連想記憶セルでは、マスクデータのビット信号を格納するＤＲＡＭセルがビット線ＤＴから書き込まれるとして説明した。しかし、この説明に限定されず、様々な変形例が考えられる。例えば、マスクデータのビット信号を格納するＤＲＡＭセルが、もう一方のビット線ＤＢから書き込まれる変形例も可能であり、同様の効果が奏せられ、さらに、この変形例および本形態のダイナミック連想記憶セルを列方向に交互に配置することにより、マスクトランジスタＱ９の接合容量がビット線対ＤＴｉ，ＤＢｉに均等に分配され、ビット線対ＤＴｉ，ＤＢｉの容量アンバランスが低減され、誤動作の要因が排除される効果が奏せられる。
【００８４】
さらに、例えば、マスクデータのビット信号を格納するＤＲＡＭセルが、検索線対ＳＴ，ＳＢの一方からそれぞれ書き込まれる変形例も可能であり、同様の効果が奏せられることは、明らかである。
【図面の簡単な説明】
【００８５】
【図１】本発明のダイナミック連想記憶セルを実施するための最良の形態を示す回路図である。
【図２】図１のダイナミック連想記憶セルを用いたダイナミック連想記憶装置の構成例をすブロック図である。
【図３】図２のダイナミック連想記憶装置における記憶セルアレイ１の構成例を示すブロック図である。
【図４】図１のダイナミック連想記憶セルにおけるエントリデータの書込み動作例を示すタイミング図である。
【図５】図１のダイナミック連想記憶セルにおけるエントリデータの読出し動作例を示すタイミング図である。
【図６】図１のダイナミック連想記憶セルにおけるマスクデータの書込み動作例を示すタイミング図である。
【図７】図１のダイナミック連想記憶セルにおけるエントリデータの検索動作例を示すタイミング図である。
【図８】図１のダイナミック連想記憶セルにおけるエントリデータの他の検索動作例を示すタイミング図である。
【図９】図１のダイナミック連想メモリセルにおける一致線ＭＬ出力の真理値表を示す説明図である。
【図１０】従来のダイナミック連想記憶セル例を示す回路図である。
【符号の説明】
【００８６】
１  記憶セルアレイ
２  アドレス入力回路
３  内部行アドレス発生回路
４  行選択デコーダ
５  ビット線制御回路
６  センスアンプ制御回路
７  センスアンプ
８  データ入出力回路
９  一致線制御回路
１０  エンコーダ
１１  一致判定回路
１２  制御回路
Ｃ１〜Ｃ３  記憶キャパシタ
ＤＴ，ＤＢ  ビット線
ＭＬ  一致線
ＭＯＴ，ＮＯＴ，ＮＯＢ  ノード
ＭＷＬ  マスクワード線
ＮＷＬ  ワード線
ＲＷＬ  読出ワード線
ＳＴ，ＳＢ  検索線
Ｑ１〜Ｑ１０  トランジスタ
Ｖｃｐ  電源
【図１】
2005063564.tif 000003
【図２】
2005063564.tif 000004
【図３】
2005063564.tif 000005
【図４】
2005063564.tif 000006
【図５】
2005063564.tif 000007
【図６】
2005063564.tif 000008
【図７】
2005063564.tif 000009
【図８】
2005063564.tif 000010
【図９】
2005063564.tif 000011
【図１０】
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