(57)【要約】【課題】  温度依存性、電源電圧依存性の少ない、バンドギャップ電圧より低い基準電圧を発生する基準電圧発生回路において、素子数が少なく、レイアウトサイズが小さく、かつ消費電流が小さい基準電圧発生回路を提供する。【解決手段】  基準電圧を生成して出力端子から出力する基準電圧発生回路において、カレントミラー回路により構成され、基準電流を出力する定電流源回路と、定電流源回路の出力に並列接続された第１及び第２の電流電圧変換回路とを有し、第２の電流電圧変換回路からバンドギャップ電圧より低い基準電圧を出力する構成である。【選択図】  図１
2005063026.tif 000002
【特許請求の範囲】
【請求項１】
基準電圧を生成して出力端子から出力する基準電圧発生回路において、カレントミラー回路により構成され、基準電流を出力する定電流源回路と、該定電流源回路の出力に並列接続された第１及び第２の電流電圧変換回路とを有し、該第２の電流電圧変換回路からバンドギャップ電圧より低い前記基準電圧を出力することを特徴とする基準電圧発生回路。
【請求項２】
前記第１の電流電圧変換回路は、前記定電流源回路の出力と接地電位との間に直列接続された第１の抵抗と順方向のダイオードを備え、前記第２の電流電圧変換回路は、前記定電流源回路の出力と前記接地電位との間に接続された第２の抵抗を備え、前記定電流源回路の出力と前記第１及び第２の電流電圧変換回路との接続点を前記出力端子とすることを特徴とする請求項１記載の基準電圧発生回路。
【請求項３】
前記第１の電流電圧変換回路は、前記定電流回路の出力と接地電位との間に直列接続された第１の抵抗と順方向のダイオードを備え、第２の電流電圧変換回路は、前記定電流回路の出力と前記接地電位との間に直列接続された第２の抵抗と第３の抵抗とを備え、前記第２の抵抗と第３の抵抗との接続点を前記出力端子とすることを特徴とする請求項１記載の基準電圧発生回路。
【請求項４】
前記定電流源回路は、ドレインとゲートを共通接続され、ソースは前記接地電位に接続された第１のトランジスタと、ゲートを前記第１のトランジスタのゲートに接続され、ソースは第３の抵抗を介して前記接地電位に接続された第２のトランジスタとからなる第１のカレントミラー回路と、
ソースを電源電位に接続された第３、第４のトランジスタであって、前記第４のトランジスタのゲートとドレインと前記第３のトランジスタのゲートとが共通接続された第２のカレントミラー回路と、
ソースを電源電位に接続され、ゲートを前記第４のゲートに接続された第５のトランジスタと前記第４のトランジスタとからなる第３のカレントミラー回路と、を有し、
前記第１と第３のトランジスタのドレイン同志が接続され、前記第２と第４のトランジスタのドレイン同志が接続され、前記第５のトランジスタのドレインから基準電流を出力することを特徴とする請求項２または請求項３記載の基準電圧発生回路。
【請求項５】
前記基準電圧発生回路は、電源投入時に前記基準電圧発生回路を活性化させるためのスタートアップ回路をさらに有し、該スタートアップ回路は前記基準電圧を制御信号とすることを特徴とする請求項１乃至４のいずれか１項に記載の基準電圧回路。
【請求項６】
前記スタートアップ回路は、前記基準電圧を制御信号としてゲートに入力され、ソースは接地電位に接続された第６のトランジスタと、
ゲートを前記第６のトランジスタのドレインに、ドレインを前記第１のトランジスタに、ソースを電源電位に接続された第７のトランジスタと、
ゲートを前記第４のトランジスタのゲートに、ドレインを前記第６のトランジスタのドレインに、ソースを電源電位に接続された第８のトランジスタと、を備えたことを特徴とする請求項５記載の基準電圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧発生回路に関し、電源電圧依存性及び温度依存性が少ない基準電圧発生回路に関する。
【背景技術】
【０００２】
従来、電源電圧依存性及び温度依存性が少ない基準電圧発生回路としてバンドギャップ型基準電圧発生回路が知られている。しかし、半導体装置の低電圧化が進んでいる今日においては、バンドギャップ型基準電圧回路は出力基準電圧値が  バンドギャップ電圧である約１．２５Vで固定であり、低電圧値の基準電圧を発生できないという問題があった。
【０００３】
このための低電圧の基準電圧発生回路として、バンドギャップ型基準電圧発生回路を改良した構成が提案されている。以下に引用文献に記載された構成を説明する。図８は従来例の基準電圧発生回路の基本構成、図９は回路図を示す。従来例においては、第１電流源回路１１と第２電流源回路１２を電流加算回路１３で加算し、加算された電流を電流電圧変換回路１４において電圧変換させることにより、基準電圧Ｖrefを発生させている。
【０００４】
図９において、第１電流源回路１１は、電源電位Vddと接地電位Vssとの間にソースを電源電位Vddに接続されたPMOSトランジスタP1１と、PMOSトランジスタP1１のドレインにアノードが接続され、カソードを接地電位Vssに接続されたダイオードD1１とから構成された第１の電流パスと、ソースを電源電位Vddに接続されたPMOSトランジスタP１２と、PMOSトランジスタP１２のドレインに一端を接続された抵抗R１1と、抵抗R1１のもう一方の端子にアノードに接続され、カソードを接地電位Vssに接続されたダイオードD１２とから構成された第２の電流パスと、PMOSトランジスタP１１のドレインを反転入力とし、第２のPMOSトランジスタP１２とのドレインを正転入力とし、出力をPMOSトランジスタP１１及びPMOSトランジスタP１２のゲート入力に供給する第１差動増幅器Amp1１から構成されている。
【０００５】
第２電流源回路１２は、ソースを電源電位Vddに接続されたPMOSトランジスタP１５と、PMOSトランジスタP１５のドレインに一端を接続され、他端を接地電位Vssに接続された抵抗R１2とから構成された第３の電流パスと、PMOSトランジスタP１１のドレインを反転入力とし、PMOSトランジスタP１５とのドレインを正転入力とし、出力をPMOSトランジスタP１５のゲート入力に供給する第２差動増幅器Amp１２から構成されている。
【０００６】
電流加算回路１３は、ソースを電源電位Vdd、ドレインを基準電圧出力端子１５に接続され、ゲートには第１差動増幅器Amp1１の出力が入力されるPMOSトランジスタP１３と、ソースを電源電位Vdd、ドレインを基準電圧出力端子に接続され、ゲートには第２差動増幅器Amp１２の出力が入力されるPMOSトランジスタP１４とにより構成されている。電流電圧変換回路１４は、一端を基準電圧出力端子に接続され、他端は接地電位Vssに接続された第３の抵抗R１３により構成されている。
【０００７】
これらの構成において、PMOSトランジスタP１1、P１2、P１3はカレントミラー回路を構成し、各PMOSトランジスタを流れる電流は等しくI０１となる。また、同様にPMOSトランジスタP１４、P１５はカレントミラー回路を構成し、各PMOSトランジスタを流れる電流は等しくI０２となる。従って、電流電圧変換回路１４の抵抗R１３に流れる電流は  PMOSトランジスタP１３を流れる電流I０１とPMOSトランジスタP１４を流れる電流I０２を加算した電流となる。ここで、PMOSトランジスタP１１、P１２、P１３、P１４、P１５を同一動作特性を有するように、そのサイズを同一のＷ／Ｌとし、ダイオードＤ１２をダイオードＤ１１のＭ個並列接続で構成され、ここでダイオードＤ１１の順方向電圧をＶｆとすると、
第１電流源１１の基準電流Ｉ０１は  
Ｉ０１＝（Ｒ１１）−１（ｋＴ／ｑ）ｌｎＭ  ……    （１）
第２電流源１２の基準電流Ｉ０２は
Ｉ０２＝Ｖｆ（Ｒ１２）−１              ……    （２）
となる。
従って、出力される基準電圧  Ｖｒｅｆは
Ｖref＝Ｒ１３（Ｉ０１＋Ｉ０２）      ……    （３）
ここで  式（１）、（２）を代入し、
Ｖref＝（Ｒ１３／Ｒ１２）｛（Ｒ１２／Ｒ１１）（ｋＴ／ｑ）ｌｎＭ＋Ｖｆ｝…（４）
式（４）において、電源電位Ｖｄｄの項がないことから電源電圧依存性がなく、また（ｋＴ／ｑ）は正の温度依存性であり、Ｖｆは負の温度依存性を有することから各抵抗値の比を適当に設定することで温度依存性のない、低電圧の基準電圧を発生させている。
【０００８】
この従来例においては、図９から判るように第１と第２の差動増幅器を２台、さらに電流源回路を２セット具備しており、そのため素子数が多くなり、素子数が多いことから、  レイアウトサイズが大きくなり、消費電流が大きくなるという問題点がある。
【０００９】
【特許文献１】特開平１１−０４５１２５
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記したように温度依存性、電源電圧依存性の少ない、バンドギャップ電圧より低い基準電圧を発生する従来の基準電圧発生回路においては、素子数が多く、レイアウトサイズが大きくなり、消費電流が大きくなるという問題点があった。
【課題を解決するための手段】
【００１１】
本発明は、前記課題を解決するために、基準電圧を生成して出力端子から出力する基準電圧発生回路において、カレントミラー回路により構成され、基準電流を出力する定電流源回路と、該定電流源回路の出力に並列接続された第１及び第２の電流電圧変換回路とを有し、該第２の電流電圧変換回路からバンドギャップ電圧より低い前記基準電圧を出力する構成とする。
【００１２】
また、第１の電流電圧変換回路は、定電流源回路の出力と接地電位との間に直列接続された第１の抵抗と順方向のダイオードを備え、第２の電流電圧変換回路は、定電流源回路の出力と接地電位との間に接続された第２の抵抗を備え、定電流源回路の出力と第１及び第２の電流電圧変換回路との接続点を出力端子とすることができる。
【００１３】
さらに、第１の電流電圧変換回路は、定電流回路の出力と接地電位との間に直列接続された第１の抵抗と順方向のダイオードを備え、第２の電流電圧変換回路は、定電流回路の出力と接地電位との間に直列接続された第２の抵抗と第３の抵抗とを備え、第２の抵抗と第３の抵抗との接続点を出力端子とすることができる。
【００１４】
また、基準電圧発生回路は、電源投入時に前記基準電圧発生回路を活性化させるためのスタートアップ回路をさらに有し、該スタートアップ回路は前記基準電圧を制御信号とすることができる。
【発明の効果】
【００１５】
本発明の基準電圧発生回路は、基準電圧を生成して出力端子から出力する基準電圧発生回路において、カレントミラー回路により構成され、基準電流を出力する定電流源回路と、該定電流源回路の出力に並列接続された第１及び第２の電流電圧変換回路とを有し、該第２の電流電圧変換回路からバンドギャップ電圧より低い前記基準電圧を出力する構成とすることで、温度依存性、電源電圧依存性の少ない、バンドギャップ電圧より低い基準電圧を、素子数の少ない回路で発生することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の実施例について図面１〜７を参照して、以下説明する。
【実施例１】
【００１７】
図１は、本発明の基準電圧発生回路の基本構成ブロック図を示している。図２は図１の基本構成における実施例１の回路図を、図３は実施例１のSimulation  Program  with  Integrated  Circuit  Emphasis  （ＳＰＩＣＥ）シュミレーション結果を示している。  図２において、実施例１の基準電圧発生回路は、カレントミラー回路からなる定電流源回路１、定電流源回路１から出力される定電流を分流させ、各々の電流を電圧に変換する第１電流電圧変換回路２、及び第２電流電圧変換回路３により構成されている。このように第１、第２電流電圧変換回路とを有することで、バンドギャップ電圧以下の低電圧の基準電圧を発生する基準電圧発生回路が得られる。
【００１８】
図２をもちいて、実施例１を詳細に説明する。定電流源回路１は、ソースは電源電位Vddに接続され、ゲートはＰＭＯＳトランジスタＭ４のドレインに共通接続されたPMOSトランジスタM３、M４、Ｍ５と，ドレインとゲートはPMOSトランジスタM３のドレインに、そのソースは接地電位Ｖｓｓに接続されたＮMOSトランジスタM１と、ドレインはPMOSトランジスタM４のドレインに、そのソースは抵抗Ｒ１の一端に接続され、ゲートはＮMOSトランジスタM１のゲートに共通接続されたＮＭＯＳトランジスタＭ２と、他端は接地電位Ｖｓｓに接続された抵抗Ｒ１により構成されている。ここでＰＭＯＳトランジスタＭ４とＭ３、Ｍ４とＭ５、及びＮＭＯＳトランジスタＭ１とＭ２とはそれぞれカレントミラー回路を構成しており、各トランジスタを流れる電流は全て等しい  Ｉｏとなる。
【００１９】
第１電流電圧変換回路２は、定電流源回路１のＰＭＯＳトランジスタＭ５のドレインに一端を接続され、他端をダイオードＤ１のアノードに接続された抵抗Ｒ２と、抵抗Ｒ２と接地電位Ｖｓｓ間に接続されたダイオードＤ１とで構成され、定電流源回路１のＰＭＯＳトランジスタＭ５からの定電流Ｉｏの一部の電流αＩｏを分流させる。第２電流電圧変換回路３は、定電流源１のＰＭＯＳトランジスタＭ５のドレインに一端を、他端を接地電位Ｖｓｓに接続された抵抗Ｒ３で構成され、定電流源回路１のＰＭＯＳトランジスタＭ５からの定電流Ｉｏの残りの一部（１−α）Ｉｏを分流させる。ここで、定電流源回路１のＰＭＯＳトランジスタＭ５のドレインと第１，第２電流電圧変換回路の接続点が基準電圧Ｖｒｅｆの出力となり、基準電圧が得られることになる。
【００２０】
ここで、２つのカレントミラー回路を構成するＰＭＯＳトランジスタＭ３，Ｍ４、及びＭ５同じ特性を有するように、同サイズのＷ／Ｌとし（Lはゲートのチャンネル長、Wはゲート幅を表す）、ＮＭＯＳトランジスタＭ２はＮＭＯＳトランジスタＭ１をＮ個並列接続した構成とし、弱反転動作させる。各トランジスタを流れる定電流Ｉｏ、第１電流電圧変換回路に流れる電流をαＩｏ、第２電流電圧変換回路に流れる電流を（１−α）Ｉｏ、ダイオードＤ１の順方向電圧をＶＦ（Ｄ１）とすると、
定電流Ｉｏは
Ｉｏ＝（Ｒ１）−１（ｋＴ／ｑ）ｌｎN    …  （５）
基準電圧Ｖrefは  
Ｖref  ＝αＩｏＲ２＋ＶＦ            …    （６）
＝（１−α）ＩｏＲ３          …    （７）
式（６）、（７）より
α＝［ＩｏＲ３−ＶＦ］／［Ｉｏ（Ｒ２＋Ｒ３）］    …  （８）
式（８）を式（６）に代入して、
Ｖref＝Ｒ３（Ｒ２＋Ｒ３）−１｛（Ｒ２／Ｒ１）（ｋＴ／ｑ）ｌｎN＋ＶＦ｝…（９）
式（９）を温度Ｔで微分すると、
ΔＶref／ΔＴ  ＝
Ｒ３（Ｒ２＋Ｒ３）−１｛（Ｒ２／Ｒ１）（ｋ／ｑ）ｌｎＮ＋ΔＶＦ／ΔＴ｝…（１０）
基準電圧を表わす式（９）には、電源電位Ｖｄｄの項がないことから、電源電圧依存性がなく、また、抵抗値を上手く設定することで任意の低電圧の基準電圧が得られることがわかる。さらに、式（１０）において、ＶＦの温度特性は、負依存性で  約−２ｍｖ／℃であり、抵抗Ｒ１，Ｒ２の比を設定することで、温度依存性をなくすことが出きることが分る。
【００２１】
以下、具体的に数値を用いて説明する。
図２において  各抵抗の比を
Ｒ１、Ｒ２＝１２Ｒ１，Ｒ３＝１．７Ｒ１    …設定値１
トランジスタＭ２とＭ１の比率Nを
Ｎ＝１１                          …設定値２
ダイオードＤ１の順方向電圧、温度特性を
ＶＦ＝０．５３（Ｖ）、
ΔＶＦ／ΔＴ＝−２．４８ｍＶ／℃    
ｋＴ／ｑ  ＝２６ｍV                    …設定値３
以上の設定値を式（９）、（１０）に代入すると
Ｖref＝０．８Ｖ，  ΔＶref／ΔＴ＝０  となることが分る。
【００２２】
次に、上記の確認のため  ＳＰＩＣＥによるシミュレーションを行い、その結果を図３に示す。条件は、本発明回路を構成する各トランジスタの閾値電圧バラツキを±２５％、温度をー４０、２５、１２０℃とし、電源電圧に対する基準電圧Vrefを計算した。図３から、電源電圧０．９V以上において、基準電圧Vref＝０．８V、ΔVref／ΔT＝０が確認できる。
【００２３】
本実施例１では、定電流Ｉｏを供給する各トランジスタを有するカレントミラー回路から構成された定電流源回路１において定電流源回路１からの定電流を供給するＰＭＯＳトランジスタＭ５のドレインに第１電流電圧変換回路２と第２電流電圧変換回路３とを並列接続させ、定電流源回路からの定電流を電圧変換することでバンドギャップ電圧より低い基準電圧が得られる。
【実施例２】
【００２４】
次に、図４、図５を用いて実施例２を説明する。実施例２においては、実施例１に比べて、さらに低い基準電圧を得る場合に適応できる。図４に示す実施例２の回路構成は、図２の回路構成において、第２の電流電圧変換回路の抵抗R3を分割し、抵抗R31と抵抗３２とを直列接続された構成とし、抵抗３１と抵抗３２との接続点を基準電圧Vrefの出力端子とし、同じ記号で示す他の構成要因は図２と同じであり、説明を省略する。ここで得られる基準電圧Vrefは式（９）から
Ｖref＝
Ｒ32（Ｒ２＋Ｒ31＋Ｒ32）−１｛（Ｒ２／Ｒ１）（ｋＴ／ｑ）ｌｎＮ＋ＶＦ｝…（１０）
で表わされる。ここで
R32＝（５／３）R31  …    設定値４  
とし、式（１０）に代入すると  Vref=０．５Vが得られる．
また、実施例２の確認のため  ＳＰＩＣＥによるシミュレーションを行い、その結果を図５に示す。シミュレーション条件は、図３における条件と同じである。図５から、電源電圧０．９V以上において、実施例１で発生する基準電圧よりさらに低い基準基準電圧Vref＝０．５Vを発生させ、さらにΔVref／ΔT＝０であることが確認できる。
【００２５】
このように実施例２においては、カレントミラー回路から構成された定電流源回路１において定電流源回路からの定電流を供給するＰＭＯＳトランジスタＭ５のドレインに第１電流電圧変換回路２と第２電流電圧変換回路３とを並列接続させ、さらに第２電流電圧変換回路の抵抗を分割し、分割節点を基準電圧の出力端子とすることで実施例１の基準電圧よりさらに低電圧の基準電圧が得られる。
【実施例３】
【００２６】
図６、図７は、本発明における実施例３である。実施例３は、実施例１及び実施例２においては、電源投入時の基準電圧発生までに数ｍｓｅｃの時間が必要であり、この電源投入時に短時間に基準電圧を発生させる実施例である。図６は実施例３の回路図であり、図７は実施例における基準電圧発生時間を示す。
【００２７】
実施例３の回路構成は、実施例２における図４の回路構成にスタートアップ回路をさらに付加したものであり、同じ記号で示す定電流源回路１、第１電流電圧変換回路２及び第２電流電圧変換回路４は図４と同じ構成であり、説明を省略し、スタートアップ回路６のみを説明する。
【００２８】
スタートアップ回路６は、基準電圧Ｖrefを制御信号としてゲートに入力され、ソースは接地電位に接続されたトランジスタM６と、ゲートをトランジスタM６のドレインに、ドレインを定電流源回路のトランジスタＭ１のドレインに、ソースを電源電位に接続されたトランジスタM７と、ゲートを定電流源回路のトランジスタM4のゲートに、ドレインをトランジスタM6のドレインに、ソースを電源電位に接続されたトランジスタM8とで構成されている。一般に基準電圧発生回路を構成するトランジスタM1〜M5は常時電流を流しており、消費電流を小さくするため小さな電流供給能力のトランジスタで構成されている。その結果電源投入時の基準電圧を発生させるまでに数ｍｓｅｃの時間が必要となる。スタートアップ回路６のトランジスタM7は高速で動作するため大きな電流供給能力とし、トランジスタM8は小さな電流供給能力、トランジスタM6は非常に小さな電流供給能力を有するトランジスタサイズである。
【００２９】
次にスタートアップ回路６の動作を説明する。電源投入時には、全ての回路を構成する回路要素の接続点は接地電位であり、電源電位の上昇により電源電位にソースが接続されたトランジスタにより各接続点の充電を開始するが、定電流源回路のトランジスタM３，M４，及びM５の電流供給能力は小さいため、充電速度は遅い。一方スタートアップ回路６のトランジスタM７のゲートはトランジスタＭ６のジャンクション用量とオーバラップ容量を介して接地電位であり、かつ大きな電流供給能力を有するため、充電速度が早く、定電流源回路のトランジスタM1、M2のゲート電位を急激に引き上げる。スタートアップ回路６によりすばやく充電されることで、各接続点はすばやく動作電圧に到達し、そのため基準電圧発生回路の安定動作がはやくなる。
【００３０】
基準電圧を発生し始めると、非常に小さな電流供給能力を有するトランジスタM6のゲートには、バンドギャップ電圧よりも小さな基準電圧が与えられているためトランジスタM6は極めて微小な電流を流すことになる。そのため、そのドレイン電圧は上昇し、トランジスタM7をオフさせ、定電流源回路１の動作には影響しなくなる。また、トランジスタM6のゲートには、バンドギャップ電圧よりも小さな基準電圧が与えられているため、そのトランジスタのＷ／Ｌはそれほど小さくする必要がなく、レイアウト面積を小さくできる。このようにバンドギャップ電圧よりも小さな基準電圧が与えられているため、極めて微小な電流を流すことになり、スタートアップ回路の消費電流は無視できる。このように、レイアウト面積が小さく、かつ、消費電流の小さくて、電源投入時の立ち上がりの早い、バンドギャップ電圧より低い定電圧を有する基準電圧発生回路が得られる。図７には基準電圧発生までの時間を示している。スタート回路のない実施例２では数ｍｓｅｃが必要であるが、スタート回路が付加された実施例３では、ただちに所定の基準電圧を発生させているのがわかる。
【００３１】
本実施例では、実施例２の基準電圧発生回路にスタートアップ回路を有する構成としたが、実施例１にも本実施例のスタートアップ回路が適応できることはいうまでもない。
【産業上の利用可能性】
【００３２】
上記したように、本発明は、バンドギャップ電圧より低い基準電圧を得る基準電圧発生回路として、利用できる。
【図面の簡単な説明】
【００３３】
【図１】本発明の基準電圧発生回路の基本構成を示すブロック図。
【図２】図１の基準電圧発生回路の係る実施例１を示す回路図。
【図３】実施例１におけるシュミレーション結果。
【図４】図１の基準電圧発生回路に係る実施例２を示す回路図。
【図５】実施例２におけるシュミレーション結果。
【図６】実施例２の応用例としての実施例３を示す回路図。
【図７】実施例２及び実施例３を比較したシュミレーション結果。
【図８】従来の基準電圧発生回路の基本構成を示すブロック図。
【図９】従来の基準電圧発生回路を示す回路図。
【符号の説明】
【００３４】
１                  定電流源回路
２，３，４，１４    電流電圧変換回路
５                  出力端子
６                  スタートアップ回路
１１、１２          電流源回路
１３                電流加算回路
Ａｍｐ１１，１２        差動増幅器
Ｄ１，Ｄ１１、Ｄ１２    ダイオード
Ｐ１１〜１５            ＰＭＯＳトランジスタ
Ｍ１、〜Ｍ８            トランジスタ
Ｒ１〜３，Ｒ１１〜１３、Ｒ３１，Ｒ３２  抵抗
【図１】
2005063026.tif 000003
【図２】
2005063026.tif 000004
【図３】
2005063026.tif 000005
【図４】
2005063026.tif 000006
【図５】
2005063026.tif 000007
【図６】
2005063026.tif 000008
【図７】
2005063026.tif 000009
【図８】
2005063026.tif 000010
【図９】
2005063026.tif 000011