(57)【要約】【課題】  ホスト計算機１にバス２を介して複数の専用計算機３を接続したシステムにおいて、専用計算機に設けられたプログラマブルゲートアレイ（ＦＰＧＡ）５の論理回路構成を短時間の内に容易に行う。【解決手段】  専用計算機３は、自己のアドレス空間に該当するバス２上の情報を取得するバスインターフェイス４と、ホスト計算機１からバス２を介して取得した構成情報に基づいて論理回路を構成するＦＰＧＡ５と、他の専用計算機と共通のアドレスを保持するアドレスレジスタ６とを備えており、ホスト計算機１が共通アドレスによって構成情報をバス２上に提供すると、複数の専用計算機３が同時に当該共通アドレスの構成情報をバス２上から同時に取得してＦＰＧＡ５の論理回路を構成する。【選択図】  図１
2005190070.tif 000002
【特許請求の範囲】
【請求項１】
ホスト計算機のバスに複数の専用計算機を接続した情報処理システムにおいて、
専用計算機は、自己に割り当てられたアドレス空間に該当するバス上の情報を取得するバスインターフェイスと、ホスト計算機からバスを介して取得した構成情報に基づいて論理回路を構成するプログラマブルゲートアレイと、バスに接続された他の専用計算機と共通のアドレスを保持するアドレスレジスタと、を備え、
アドレスレジスタに共通のアドレスを保持する複数の専用計算機が、当該共通アドレスの構成情報をバス上から同時に取得して、プログラマブルゲートアレイの論理回路を構成することを特徴とする情報処理システム。
【請求項２】
請求項１に記載の情報処理システムにおいて、
専用計算機は、アドレスレジスタに共通のアドレスを保持する複数の専用計算機の内の代表を規定する代表設定手段を更に備え、
更に、バスインターフェイスは、バス上の情報取得に伴う応答をバスに対して行う機能を有し、
共通アドレスの構成情報をバス上から取得するに伴う応答を、代表として設定された専用計算機のバスインターフェイスのみが行うことを特徴とする情報処理システム。
【請求項３】
請求項１又は請求項２に記載の情報処理システムにおいて、
専用計算機は、複数の構成情報を保持する構成情報記憶手段と、ホスト計算機からの指示に応じて構成情報記憶手段に保持された該当する構成情報を選択する構成情報選択手段とを更に備え、
プログラマブルゲートアレイが当該選択された構成情報に基づいて論理回路を構成することを特徴とする情報処理システム。
【請求項４】
ホスト計算機のバスに接続された複数の専用計算機に対して、ホストから構成情報を提供して各専用計算機に備えられたプログラマブルゲートアレイの論理回路を構成する方法であって、
各専用計算機に対して共通のアドレスを割り当てるとともに、いずれか１つの専用計算機を代表に設定し、
ホスト計算機が当該共通のアドレスで構成情報をバス上に提供し、
各専用計算機が共通アドレスの構成情報をバス上から取得するとともに、代表に設定された専用計算機がバス上の情報取得に伴う応答をバスに対して行うことを特徴とする論理回路構成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホスト計算機の管理下にバスで接続された複数の専用計算機を備えた情報処理システムに関し、特に、専用計算機に備えられたプログラマブルゲートアレイの論理回路を構成情報に基づいて構成する技術に関する。
【背景技術】
【０００２】
コンピュータ（計算機）により構成する情報処理システムは用途に応じて種々な構成とされるが、例えば、多体問題のような大規模な計算を実行するための情報処理システムはホスト計算機の管理下に複数の専用計算機をバス接続したシステム構成とされている。
液体や固体或いは高分子などの挙動を、それらを構成する原子や分子の動きの結果として考え、その動きを計算機でシミュレーションして研究する分野は分子動力学と呼ばれる。分子動力学の研究では、原子又は分子を粒子と考え、それらの粒子間に働く力を計算して、微小時間後の粒子の座標位置を計算し、この計算を繰り返し行って各粒子の軌跡を求め、その結果としての物質の性質などを計算することが行われている。
【０００３】
この種のシミュレーションは多体問題といわれ、計算量は粒子数の自乗に比例し、粒子数が１００００を超えると膨大な計算パワーが必要とされ、スーパーコンピュータなどの高性能な計算機を用いても計算が困難である。
一般に、分子動力学シミュレーションにおいて必要な計算処理のうち粒子間のクーロン力やファンデルワールス力に基づく相互作用力の計算は、計算量が膨大であるが比較的単純な処理であるので計算処理のハードウエア化が可能である。
【０００４】
従来より、重力多体系及び電気力多体系に対する相互作用力計算用の処理装置や、専用の多体問題用計算機にホスト計算機を接続した計算システムが提案されている（特許文献１、特許文献２参照。）。
これら提案にもあるように、クーロン力やファンデルワールス力に基づく相互作用力の計算を複数の専用計算機のハードウエアで並列に計算を行い、その他の計算をホスト計算機で処理することが行われており、これにより現実的な計算時間で安価に分子動力学シミュレーションを行うことができる。
【０００５】
多体問題用の専用計算機は並列に計算を行うため、１つのホスト計算機にできるだけ多数の専用計算機を組み合わせるとより高速に計算を実行することができる。
図６に複数（図示では４つ）の専用計算機を用いた情報処理システムの構成例を示す。このシステムはＰＣＩ（Peripheral Component Interconnect）を外部バス２としてもっているホスト計算機１と、それぞれＰＣＩアドインカード上に実装された多体問題用の専用計算機３を備えており、各専用計算機３がシミュレーション対象の系に含まれる全ての粒子の相互作用力を計算し、これら計算結果に基づいてホスト計算機がこれら全ての粒子の微小時間後の座標位置を計算するといった計算サイクルを必要な回数繰り返し行い、粒子の動きによる系の状態変化をシミュレーションする。
【０００６】
ここで、従来ではこのような専用計算機を実現するためには専用論理回路としてマスクの作成を伴うＬＳＩを用いてきたが、近年、計算アルゴリズムを実行する論理回路をマスク作成しなくても自由に作成できるプログラマブルゲートアレイ（ＦＰＧＡ：Field Programmable Gate Array）が普及し、専用計算機にも使用可能になってきた。
ＦＰＧＡは予め論理回路部品が作り込まれたデバイスであり、外部から論理回路の接続を規定する構成情報を書き込む（コンフィギュレーション）ことによって、任意の計算アルゴリズムを実行する論理回路を構成できるデバイスである。
【０００７】
ＬＳＩを用いて専用計算装置を実現した場合、その計算アルゴリズムは固定されてしまうため、別のアルゴリズムを実行するためには別のＬＳＩを設計する必要があり、複数の計算アルゴリズムについて高速に実行できるような柔軟な専用計算機を実現することはできなかった。多体問題の計算においても、液体や固体或いは高分子などの対象系（液体、固体、高分子など）の種類などに応じて専用機の計算アルゴリズムを変更する必要があるので、このような計算アルゴリズムの設定を容易に行う必要があるが、これを実現することができなかった。
【０００８】
これに対して、ＦＰＧＡのような論理的に再構成可能なデバイスを用いて専用計算機を作製すると、１つの計算アルゴリズムだけでなく、複数の計算アルゴリズムに容易に対応できるため、論理回路構成を動的に変更して、より自由度の高い計算を高速に実行することができるようになる。すなわち、ＦＰＧＡを用いて専用計算機を作製したシステムでは、論理回路を構成するための構成情報をホスト計算機１がＰＣＩバス２を介して各専用計算機のＦＰＧＡに書き込むようにすればよい。
しかしながら、ＰＣＩバスなどの外部バス２はその機能定義がなされており、接続する専用計算機等のデバイス毎にメモリ空間とＩ／O空間を割り当ててアクセスしなければならず、接続する全ての専用計算機に同時に情報書き込みを実行する機能を有していない（非特許文献１参照。）。
【特許文献１】特許第２９４８３７８号公報
【特許文献２】特開平５―８９１５７号公報
【特許文献３】特開平９―６６４１号公報
【非特許文献１】「PCI Local Bus Specification Revision2.2（PCI Spec）」、PCI Special Interest Group、１９９５年６月出版、
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記のような事情から、計算処理を高速に実行するためにＰＣＩバス等の外部バスに複数の専用計算機３を接続しているシステム構成では、ホスト計算機がそれぞれの専用計算機３に対してそのプログラマブルゲートアレイの論理回路を構成する構成情報を順々に書き込む必要があり、ホスト計算機に接続する専用計算機の数が増加すると、構成情報の書き込みに必要な時間が長くなって作業効率が低下してしまうという問題点があった。
また、論理回路構成を頻繁に変更して計算アルゴリズムを変更した専用計算を行う場合、構成情報を書き込む度に作業時間がかかり、これによっても作業効率が低下してしまうという問題点があった。
【００１０】
本発明は、上記従来の事情に鑑みなされたもので、ホスト計算機に複数の専用計算機をバス接続したシステムにおいて、専用計算機に設けられたプログラマブルゲートアレイの論理回路構成を短時間の内に容易に行うことができるようにすることを目的としている。
より具体的には、本発明は、ホスト計算機からバスへの１回の書き込みを行うことで、接続する全ての専用計算機に構成情報を書き込むことができる情報処理システムを提供することを目的としている。また、本発明は、専用計算機の計算アルゴリズムを複数種類の間で再構成可能な情報処理システムを提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明は、ホスト計算機のバスに複数の専用計算機を接続した情報処理システム、及び、当該システムにより実施される論理回路構成方法として実現される。
具体的には、本発明に係る情報処理システムでは、専用計算機は、自己に割り当てられたアドレス空間に該当するバス上の情報を取得するバスインターフェイスと、ホスト計算機からバスを介して取得した構成情報に基づいて論理回路を構成するプログラマブルゲートアレイと、バスに接続された他の専用計算機と共通のアドレスを保持するアドレスレジスタと、を備えており、アドレスレジスタに共通のアドレスを保持する複数の専用計算機が、当該共通アドレスの構成情報をバス上から同時に取得して、プログラマブルゲートアレイの論理回路を構成する。
したがって、本発明では、ホスト計算機は共通のアドレスにより構成情報をバス上に１回書き込むだけで、バスに接続された複数の専用計算機がそれぞれ構成情報を取得し、構成情報に基づいて各専用計算機がプログラマブルゲートアレイの論理回路を構成する。
【００１２】
更に、本発明では、専用計算機はアドレスレジスタに共通のアドレスを保持する複数の専用計算機の内の代表を規定する代表設定手段を更に備え、また、バスインターフェイスはバス上の情報取得に伴う応答をバスに対して行う機能を有しており、共通アドレスの構成情報をバス上から取得するに伴う応答を、代表として設定された専用計算機のバスインターフェイスのみが行う。
したがって、バス上の情報取得に伴う応答処理が規定されているバスシステムにおいても、ホスト計算機及びバスは代表の専用計算機のみを応答認識するので、複数の専用計算機への構成情報の提供を支障なく実現することができる。
【００１３】
更に、本発明では、専用計算機は、複数の構成情報を保持する構成情報記憶手段と、ホスト計算機からの指示に応じて構成情報記憶手段に保持された該当する構成情報を選択する構成情報選択手段とを備え、プログラマブルゲートアレイが当該選択された構成情報に基づいて論理回路を構成する。
したがって、各専用計算機の構成情報記憶手段に、予め複数の構成情報を保持させておく、或いは、過去に取得した構成情報を保持しておくことにより、計算アルゴリズムを変更する場合には、ホスト計算機は、新たな構成情報を提供することなく、対応する構成情報の選択を指示すればよい。
【発明の効果】
【００１４】
本発明によると、ホスト計算機にバス接続される複数の専用計算機に共通のアドレス割り当てを行って、ホスト計算機から当該共有のアドレスをもって専用計算機のプログラマブルゲートアレイの構成情報をバス上に提供するようにしたため、ホスト計算機からバスへの１回の書き込みを行うだけでこれら全ての専用計算機に構成情報を書き込むことができ、専用計算機に設けられたプログラマブルゲートアレイの論理回路構成を短時間の内に容易に行うことができる。
【００１５】
更に、本発明によると、バス上の情報取得に伴う応答処理が規定されているバスシステムにおいても、ホスト計算機及びバスは代表の専用計算機のみを応答認識する構成とすることができ、複数の専用計算機への構成情報の提供を支障なく実現することができる。
更に、本発明によると、専用計算機に複数の構成情報を選択可能に保持させるようにしたため、ホスト計算機は新たな構成情報をバスを介して提供することなく専用計算機の計算アルゴリズムを変更することができる。
【発明を実施するための最良の形態】
【００１６】
本発明を実施例に基づいて具体的に説明する。
図１には本発明の一実施例に係る情報処理システムを示してある。
本実施例の情報処理システムは、ＰＣＩバス２を介して、ホスト計算機１に２つの専用計算機３が接続される構成となっている。ここで、以下の説明において、これら２つの専用計算機３を区別する必要があるときは、それぞれ（Ａ）（Ｂ）の符号を付加して、第１の専用計算機３（Ａ）と第２の専用計算機（Ｂ）と呼ぶ。
なお、本実施例では、専用計算機３を２つ接続する例を示すが、専用計算機がホスト計算機に２つ以上接続される構成としてもよい。
【００１７】
各専用計算機３は同じ構成を有しており、それぞれ、バスインターフェイス４、プログラマブルゲートアレイ（ＦＰＧＡ）５、グローバルアドレスレジスタ６、代表設定回路７を有している。
バスインターフェイス４は、ＰＣＩバス２からの書き込み／読み出し命令に従って、専用計算機３内部のレジスタや記憶装置にアクセスし、自己の専用計算機に割り当てられたアドレス空間に該当するＰＣＩバス２上の情報を取得する。
なお、本明細書では後述するように、各専用計算機３に共通した値で割り当てられる共通アドレスをグローバルアドレスと呼び、ＰＣＩバス２の当該グローバルアドレスに対する書き込み時に、ＰＣＩバス２に接続する全ての専用計算機３が自己への書き込み（取得）を実行する処理をグローバル書き込みと呼ぶ。
【００１８】
ＦＰＧＡ５は、バスインターフェイス４がホスト計算機１からＰＣＩバス２を介して取得した構成情報に基づいてその論理回路を構成するデバイスであり、構成情報の種類に応じた計算アルゴリズムで多体問題における粒子間相互作用力を計算する。
グローバルアドレスレジスタ６は、後述するＰＣＩコンフィギュレーション処理により割り当て設定されるグローバルアドレスを保持するアドレスレジスタである。
【００１９】
代表設定回路７は、グローバルアドレスレジスタ６に共通のグローバルアドレスを保持する複数の専用計算機２の内の代表を規定する手段であり、この代表設定は後述するように予め又は動的に行うことができる。
また、バスインターフェイス４は、ＰＣＩバスで定義されるように、ＰＣＩバス２上の情報取得に伴う応答をバスに対して行う機能を有しており、グローバルアドレスの構成情報をＰＣＩバス２上から取得するに伴う応答を、代表設定回路７に代表として設定されている場合にのみ行う。
【００２０】
次に、図２に示すシステム起動からシステムによる計算処理の終了に至る処理手順を参照して、専用計算機３に設けられたＦＰＧＡ５の論理回路構成処理を詳しく説明する。
まず、ＰＣＩバス２を含むホスト計算機１が起動すると、ＰＣＩバス２に接続された各専用計算機３のバスインターフェイス４がスキャンされ、それぞれの各専用計算機３をアクセス可能なアドレスにマップするＰＣＩコンフィギュレーションが行われる（ステップＳ１）。
【００２１】
図３はＰＣＩバス２のアドレスマップ１０を示しており、ＰＣＩコンフィギュレーションの結果、第１の専用計算機３（Ａ）のアドレス空間１１と第２の専用計算機３（Ｂ）のアドレス空間１２はＰＣＩアドレスマップ１０上で重複しないように割り当てられる。
したがって、この段階で、初めてホスト計算機１が第１の専用計算機３（Ａ）及び第２の専用計算機３（Ｂ）に対してＰＣＩバス２を介してメモリアクセスできるようになる。ただし、この段階では、ホスト計算機１からＰＣＩバス２を介して第１の専用計算機３（Ａ）と第２の専用計算機３（Ｂ）に同時に情報書き込みを行うことはできない。
【００２２】
次いで、ホスト計算機１のオペレーティングシステムが第１及び第２の専用計算機３の初期化を行う。
この処理において、本例では、第１の専用計算機３（Ａ）をグローバル書き込み時に応答する代表に設定し、第２の専用計算機３（Ｂ）はグローバル書き込み時に応答しないように設定する（ステップＳ２）。このように第１の専用計算機３（Ａ）を代表に設定するためには、代表設定回路７にスイッチを設けて予めスイッチを代表となるように切り替えておけばよい。また、代表設定回路７にレジスタを設けて、アドレス空間１１上にマップしてホスト計算機１がバスを介して書き込んで設定するようにしてもよい。
【００２３】
次いで、グローバルアドレスの設定を行う（ステップＳ３）。
第１の専用計算機３（Ａ）について着目すると、この専用計算機は図３に示すアドレス空間１１にマップされている。この割り当てられたアドレス空間１１内の任意のアドレスにグローバルアドレス１３を設定する。
すなわち、ホスト計算機１はＰＣＩバス２を通して、第１の専用計算機３（Ａ）のグローバルアドレスレジスタ６にグローバルアドレス１３を書き込む。
【００２４】
また、第２の専用計算機３（Ｂ）についても同様に、割り当てられたアドレス空間１２内の或るアドレスにグローバルアドレス１４を設定する。
すなわち、ホスト計算機１はＰＣＩバス２を通して、第２の専用計算機３（Ｂ）のグローバルアドレスレジスタ６にグローバルアドレス１４を書き込む。
これら２つのグローバルアドレス１３及び１４は同じ値であり、且つ、代表に設定した第１の専用計算機３（Ａ）に割り当てられたアドレス空間１１内のアドレスとしている。したがって、グローバルアドレスによるバス上の情報に対して、第１の専用計算機３（Ａ）と第２の専用計算機３（Ｂ）とは自己に割り当てられたアドレス空間に該当するものとして、共に情報の取得処理を行う。
なお、グローバルアドレスは１つのアドレスでもよいし、いずれかの専用計算機３にマップされたアドレス空間の一部でもよい。
【００２５】
次いで、ホスト計算機１が、第１の専用計算機３（Ａ）と第２の専用計算機３（Ｂ）に備えられたＦＰＧＡ５の構成情報を、ＰＣＩバス２を通してグローバル書き込みを用いて行い、ＦＰＧＡ５の論理回路を所定の計算アルゴリズムを実行するようにプログラム構成する（ステップＳ４）。ＰＣＩバス２上の各専用計算機３は、バス上の構成情報とアドレスを取り込み、バスインターフェイス４が代表設定回路６の設定状態に基づいて、自分自身が応答すべきかどうか判断し、代表として設定された専用計算機３のバスインターフェイス４のみがバスに対して応答する。
なお、グローバル書き込み以外では、図３に示したように異なる専用計算機は異なるアドレス空間にマップされているために、１つの情報取得に応答する専用計算機は唯１つである。
【００２６】
上記グローバル書き込み時の第１の専用計算機３（Ａ）による処理は次ぎのようである。
第１の専用計算機３（Ａ）のグローバルアドレスレジスタ６と第２の専用計算機３（Ｂ）のグローバルアドレスレジスタ３は同じ値のグローバルアドレスが書き込まれている。したがって、ホスト計算機１がグローバルアドレスに構成情報の書き込みを行うと、第１の専用計算機３（Ａ）のグローバルアドレスレジスタ６に書き込まれたアドレスは自己のアドレス空間１１内であり、且つ、自己が代表設定回路７によって代表に設定されているため、第１の専用計算機３（Ａ）は自分自身に対する書き込みであると認識して、バス２に書き込まれた構成情報をバスインターフェイス４を経由してＦＰＧＡ５に送り、ＦＰＧＡ５をコンフィギュレーションする。また、第１の専用計算機３（Ａ）は代表に設定されているため、ＰＣＩバス２に対して必要な応答を行う。
【００２７】
一方、グローバル書き込み時の第２の専用計算機３（Ｂ）による処理は次ぎのようである。
第２の専用計算機３（Ｂ）では、割り当てられたアドレス空間１２に対するアクセス時に応答するのみならず、グローバルアドレスレジスタ６にグローバルアドレスが設定されたことにより、グローバルアドレスに対する書き込みがあった場合にも同様に書き込み処理を実行する。すなわち、バスインターフェイス４から入力するアドレスとグローバルアドレスレジスタ６に設定されているの値を比較し、同一と判断した場合に書き込みを実行してバス上から構成情報を取得する。
【００２８】
ここで、第２の専用計算機３（Ｂ）は、代表設定回路７によって代表に設定されていないため、グローバル書き込みによる構成情報の取得において、ＰＣＩバス２に対して応答は行わない。
第２の専用計算機３（Ｂ）においても、ＰＣＩバス２から取得した構成情報はバスインターフェイス４を経由してＦＰＧＡ５に送られ、ＦＰＧＡ５がコンフィギュレーションされる。
【００２９】
このようにして、ホスト計算機１はＰＣＩバス２を用いてグローバルアドレスに対して構成情報の書き込みを１回行うことで、第１の専用計算機３（Ａ）に対してＦＰＧＡ５の構成情報を書き込むことができると共に、第２の専用計算機３（Ｂ）に対してもＦＰＧＡ５の構成情報を書き込むことができる。
つまり、一度に全ての専用計算装置３のＦＰＧＡ５をコンフィギュレーションすることができる。
【００３０】
ＦＰＧＡ５の構成情報の書き込みが終了すると、第１の専用計算機３（Ａ）と第の専用計算機２（Ｂ）は所定の計算アルゴリズムを実行するように論理回路が構成されていることになる。
その後、ホスト計算機１はＰＣＩバス２を介してこれら専用計算機３に計算対象データや計算開始命令などを転送して、計算を実行する（ステップＳ５）。なお、計算アルゴリズムを別のものに変更する場合は、ステップＳ４の処理から行って、ホスト計算機１が新たに提供する構成情報により上記と同様にして各専用計算機３のＦＰＧＡ５を再構成すればよい（ステップＳ６）。
したがって、複数の専用計算機３のＦＰＧＡ５を１回のバス書き込みでコンフィギュレーションすることができ、所望のアルゴリズムによっる計算を迅速且つ容易に実行することができる。
【００３１】
図４には本発明に係る他の一実施例を示してある。なお、上記の実施例と同様な部分には同一符号を付して、重複する説明は省略する。
本実施例では、各専用計算機３が、それぞれ、バスインターフェイス４、再構成可能なＦＰＧＡ５、グローバルアドレスレジスタ６、代表決定回路７に加えて、再構成情報記憶素子８と、再構成情報選択回路９を備えている。
【００３２】
再構成情報記憶素子８は、ＰＣＩバス２から取得した構成情報を読出し／書き込み可能に記憶保持するメモリであり、ＦＰＧＡ５を論理構成する構成情報を２つ以上保持する記憶容量を有している。
再構成情報選択回路９は、ＰＣＩバス２を通してホスト計算機１から入力された指示に応じて、再構成情報記憶素子８から取り出してＦＰＧＡ５に入力する構成情報を選択する回路である。
【００３３】
図５には、再構成情報記憶素子８に３種類の構成情報が保持される場合を例示してある。
この例では、再構成情報記憶素子８はＦＰＧＡ５の論理回路を構成し得る３通りの構成情報を記憶できる容量（３つのバンク）を有しており、また、再構成情報選択回路９は第１のアドレスレジスタ９１、第２のアドレスレジスタ９２、第３のアドレスレジスタ９３、マルチプレクサ９４、インクリメンタ９５を有している。
これら第１のアドレスレジスタ９１、第２のアドレスレジスタ９２、第３のアドレスレジスタ９３は、再構成情報記憶素子８に設定された３つのバンクのメモリアドレスをそれぞれ保持している。
【００３４】
上記の実施例と同様に、ホスト計算機１が起動すると、ＰＣＩコンフィギュレーション、代表設定、グローバルアドレス設定が行われる。そして、ＦＰＧＡ５のプログラミングでは、ホスト計算機１がＰＣＩバス２を通して全ての専用計算機３に構成情報のグローバル書き込みを実施する。
グローバル書き込みを実施するに際して、本実施例では、書き込みを行う構成情報を再構成情報記憶素子８のどのバンクに記憶させるかを、予めホスト計算機１がＰＣＩバス２を通して全ての専用計算機３に通知し、各専用計算機３は当該通知に従ったバンクに取得した記憶情報を保持する。
【００３５】
例えば、再構成情報記憶素子８の第1のバンクに記憶させることが通知指示されたとすると、再構成情報選択回路９のアドレスマルチプレクサ９４が、アドレスレジスタ９１〜９３の保持アドレスに基づいて、指定された第１のバンクに対応するメモリアドレスを選択して再構成情報記憶素子８に書き込みアドレスを供給する。
各専用計算機３では、バスインターフェイス４からＦＰＧＡ５に対する構成情報の取得を行って、ＦＰＧＡ５のコンフィギュレーションを実行すると同時に、この構成情報を再構成情報記憶素子８に対して書き込みを行う。なお、このとき、再構成情報選択回路９のアドレスインクリメンタ９５がメモリアドレスをインクリメントして再構成情報記憶素子８に対して与え、構成情報をメモリアドレスに対応する所定のバンクに記憶する。
【００３６】
ＦＰＧＡ５のコンフィギュレーション及び再構成情報記憶素子８に対する構成情報の書き込みが終了すると、第１の専用計算機３（Ａ）と第２の専用計算機３（Ｂ）は所定の計算アルゴリズムを実行するようにＦＰＧＡ５がコンフィギュレーションされており、且つ、構成情報が再構成情報記憶素子８に保持されていることになる。
したがって、ホスト計算機１がこれら専用計算機３に計算対象データや計算開始命令などを転送することにより、所定のアルゴリズムによる計算を実行することができる。
【００３７】
そして、この後、計算アルゴリズムを別のものに変更する場合は、上記と同様にして、ホスト計算機１が、再構成情報記憶素子８の別のバンクに記憶させるように、別の構成情報のグローバル書き込みを行う。
これに対応して、各専用計算機３では、再構成情報選択回路９のアドレスマルチプレクサ９４が指定されたバンクに対応するメモリアドレスを選択して再構成情報記憶素子８に書き込みアドレスを供給し、再構成情報記憶素子８の上記とは別のバンクに書き込みがなされるように設定する。そして、ホスト計算機１が構成情報のグローバル書き込みを開始すると、専用計算装置３は新たに取得した構成情報に基づいてＦＰＧＡ５をコンフィギュレーションするとともに、新たに取得した構成情報を再構成情報記憶素子８の上記とは別のバンクに記憶させる。
【００３８】
このようにして、ホスト計算機が新たに構成情報を提供することにより、専用計算機３で異なる計算アルゴリズムの計算を実行させることができ、更に、各専用計算機３に各計算アルゴリズムを実現する複数の構成情報を保持させておくことができる。.
図５に示す例では、上記の処理を行うことにより再構成情報記憶素子８に３通りの構成情報を記憶保持することができる。
【００３９】
したがって、再び最初に使用した計算アルゴリズムを用いて計算する場合には、当該計算アルゴリズムを実行するための構成情報は既に再構成情報記憶素子８の特定のバンク（第１のバンク）に記憶されており、そのメモリアドレスはアドレスレジスタに保持されている。そこで、ホスト計算機１が、全ての専用計算装置３に対して、グローバル書き込みを用いてＦＰＧＡ５の論理構成を該当するバンクに記憶されているものに変更する指示を行う。
【００４０】
これにより、全ての専用計算機３の再構成情報選択回路９が動作して、アドレスマルチプレクサ９４が第１のバンクの先頭アドレスを選択し、再構成情報記憶素子８にアドレスを供給し、再構成情報記憶素子８が与えられたアドレスから構成情報を出力して、ＦＰＧＡ５の論理回路を再びコンフィギュレーションする。
このようにして、ホスト計算機１から再び構成情報を書き込むことなく、専用計算機３のＦＰＧＡ５を迅速に再構成することができ、異なる計算アルゴリズムの計算を実行することができる。
【００４１】
上記のように、複数の専用計算機のプログラマブルゲートアレイを、ホスト計算機からの一斉書き込みで構成することができるため、ホスト計算機が構成情報の書き込み処理を１度行うだけで、配下の全ての専用計算機の論理構成を迅速且つ容易に設定することができる。
また、専用計算機に複数の構成情報を記憶する記憶手段を備え、１度使用した構成情報を専用計算機が保持するようにしたため、変更した計算アルゴリズムを再び使用して計算する場合には、ホスト計算機から当該構成情報の書き込みを行う必要がなくなり、迅速且つ容易に計算アルゴリズムを変更することができる。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施例に係る情報処理システムの構成を示す図である。
【図２】本発明の一実施例に係る情報処理システムの処理を説明する図である。
【図３】本発明の一実施例に係る情報処理システムのアドレスマップを説明する図である。
【図４】本発明の他の一実施例に係る情報処理システムの構成図である。
【図５】本発明の他の一実施例に係る情報処理システムの要部構成を示す図である。
【図６】情報処理システムの構成例を示す図である。
【符号の説明】
【００４３】
１：ホスト計算機、  ２：ＰＣＩバス、
３：専用計算機、  ４：バスインターフェイス、
５：プログラマブルゲートアレイ（ＦＰＧＡ）、
６：グローバルアドレスレジスタ、  ７：代表設定回路、
８：再構成情報記憶素子、  ９：再構成情報選択回路、
【図１】
2005190070.tif 000003
【図２】
2005190070.tif 000004
【図３】
2005190070.tif 000005
【図４】
2005190070.tif 000006
【図５】
2005190070.tif 000007
【図６】
2005190070.tif 000008