(57)【要約】【課題】ゲートスペーサ膜を形成せずに１回のイオン注入工程のみでLDD構造の不純物領域を形成する。【解決手段】モス電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜及びゲート導電膜を順次形成する段階と、ゲート導電膜をパターニングして薄い厚さの第１ゲート導電膜と第１ゲート導電膜に比べて厚い厚さの第２ゲート導電膜に形成する段階と、第２ゲート導電膜の側面に絶縁膜パターンを形成する段階と、絶縁膜パターンをエッチングマスクとしたエッチング工程で第１ゲート導電膜及びゲート絶縁膜の露出部分を順次に除去する段階と、絶縁膜パターンに対するエッチング工程を行って第１ゲート導電膜下側のゲート絶縁膜も除去させる段階と、第１ゲート導電膜を低濃度不純物領域のイオン注入抑制膜としたイオン注入工程を行って半導体基板上に低濃度不純物領域及び高濃度不純物領域からなるソース/ドレーン領域を形成する段階とを含む。【選択図】図１４
2005197703.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜及びゲート導電膜を順次に形成する段階と、
前記ゲート導電膜をパターニングして薄い厚さの第１ゲート導電膜と前記第１ゲート導電膜に比べて厚い厚さの第２ゲート導電膜に形成する段階と、
前記第２ゲート導電膜側面に絶縁膜パターンを形成する段階と、
前記絶縁膜パターンをエッチングマスクとしたエッチング工程で前記第１ゲート導電膜及びゲート絶縁膜の露出部分を順次に除去する段階と、
前記絶縁膜パターンに対するエッチング工程を行って前記絶縁膜パターンと前記第１ゲート導電膜下部の一部ゲート絶縁膜を除去する段階と、
前記第１ゲート導電膜を低濃度不純物領域のイオン注入抑制膜としたイオン注入工程を行って前記半導体基板上に前記低濃度不純物領域及び高濃度不純物領域からなるソース/ドレーン領域を形成する段階と、
を含むことを特徴とするモス電界効果トランジスタの製造方法。
【請求項２】
前記絶縁膜パターンは酸化膜で形成することを特徴とする請求項１に記載のモス電界効果トランジスタの製造方法。
【請求項３】
前記絶縁膜パターンを形成する段階は、
前記第１ゲート導電膜及び第２ゲート導電膜上に酸化膜を形成する段階と、
前記酸化膜に対する異方性エッチングを行って前記第２ゲート導電膜の側壁に配置される酸化膜パターンを形成する段階と、
を含むことを特徴とする請求項２に記載のモス電界効果トランジスタの製造方法。
【請求項４】
前記絶縁膜パターンの厚さは前記低濃度不純物領域の設定された長さによって決定することを特徴とする請求項１に記載のモス電界効果トランジスタの製造方法。
【請求項５】
前記第１ゲート導電膜の厚さは前記低濃度不純物領域の設定された不純物濃度及び接合深さによって決定することを特徴とする請求項１に記載のモス電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子の製造方法に関し、より詳しくはモス電界効果トランジスタの製造方法に関する。
【背景技術】
【０００２】
初期の半導体素子、特に初期の電界効果トランジスタは単一のソース/ドレーン接合構造で構成されていた。しかし、最近は素子の集積度が益々増加する傾向によって、チャンネル長さもさらに短くなっており、そのために生じるホットキャリアなどの悪影響を減少させるためにLDD接合構造のソース/ドレーン領域が採用されている。
【０００３】
図１乃至図７は従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
まず、半導体基板１００上にゲート絶縁膜パターン１１１及びゲート導電膜１１２が順次に積層されるゲートスタックを形成する（図１参照）。ゲート絶縁膜パターン１１１及びゲート導電膜パターン１１２を形成する前に通常の素子分離膜及びウォール領域を形成するのは当然である。
【０００４】
次に、半導体基板１００及びゲート導電膜パターン１１２を覆う酸化膜１２１を形成する（図２参照）。次いで、第１イオン注入工程を行って低濃度不純物イオンを半導体基板１００内に注入することによって第１不純物領域１０１を形成する（図３参照）。
また、前記結果物前面に酸化膜１２２を形成する（図４参照）。そして酸化膜１２２上に窒化膜１２３を形成する（図５参照）。次に通常の異方性エッチングを行ってゲート導電膜パターン１１２の側壁として酸化膜パターン１２４及び窒化膜パターン１２５からなるゲートスペーサ膜１２６を形成する（図６参照）。
また、ゲートスペーサ膜１２６をイオン注入障壁膜とした第２イオン注入工程を行って高濃度不純物イオンを半導体基板１００内に注入することによって第２不純物領域１０２を形成する（図７参照）。第１不純物領域１０１及び第２不純物領域１０２はLDD構造のソース/ドレーン領域１０３を構成する。
【０００５】
このような従来のモス電界効果トランジスタの製造方法によれば、LDD構造のソース/ドレーン領域１０３を形成するために第１イオン注入工程及び第２イオン注入工程を行わなければならない。特に第２イオン注入工程はゲート導電膜パターン１１２側面にゲートスペーサ膜１２６を形成した後に行わなければならない。前記ゲートスペーサ膜１２６は、ソース/ドレーン領域１０３上部に金属シリサイド膜を形成する場合、この金属シリサイド膜とゲート導電膜パターン１１２を相互電気的に分離させる機能も行う。
【０００６】
しかし、ゲートスペーサ膜１２６は隣接したゲート導電膜パターン１１２の間の間隔を狭くし、そのために層間絶縁膜を形成する時、ゲート導電膜パターン１１２の間が層間絶縁膜で完全に覆われずにボイドが発生することもあるという問題を誘発する。
【０００７】
前記ボイドは後続する加熱工程とコンタクト工程などを経てクラックまたはブリッジとして作用し素子の信頼性を悪化させる。特に低電圧動作のＳＲＡＭのように漏れ電流特性が重要な素子の場合には、シリサイド工程を行わない場合がある。この場合にはゲートスペーサ膜１２６が単にイオン注入障壁層としてのみ使用される。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が目的とする技術的課題は、ゲートスペーサ膜を形成せずに１回のイオン注入工程のみでLDD構造の不純物領域を形成することができるモス電界効果トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を達成するために本発明によるモス電界効果トランジスタの製造方法は、半導体基板上にゲート絶縁膜及びゲート導電膜を順次に形成する段階と、前記ゲート導電膜をパターニングして薄い厚さの第１ゲート導電膜と前記第１ゲート導電膜に比べて厚い厚さの第２ゲート導電膜に形成する段階と、前記第２ゲート導電膜の側面に絶縁膜パターンを形成する段階と、前記絶縁膜パターンをエッチングマスクとしたエッチング工程で前記第１ゲート導電膜及びゲート絶縁膜の露出部分を順次に除去する段階と、前記絶縁膜パターンに対するエッチング工程を行って前記第１ゲート導電膜下側のゲート絶縁膜も除去させる段階と、前記第１ゲート導電膜を低濃度不純物領域のイオン注入抑制膜としたイオン注入工程を行って前記半導体基板上に前記低濃度不純物領域及び高濃度不純物領域からなるソース/ドレーン領域を形成する段階と、を含む。
前記絶縁膜パターンは酸化膜で形成するのが好ましい。
この場合、前記絶縁膜パターンを形成する段階は、前記第１ゲート導電膜及び第２ゲート導電膜上に酸化膜を形成する段階と、前記酸化膜に対する異方性エッチングを行って前記第２ゲート導電膜の側壁に配置される酸化膜パターンを形成する段階と、を含むのが好ましい。
前記絶縁膜パターンの厚さは前記低濃度不純物領域の設定された長さによって決定するのが好ましい。
前記第１ゲート導電膜の厚さは前記低濃度不純物領域の設定された不純物濃度及び接合深さによって決定するのが好ましい。
【発明の効果】
【００１０】
本発明によるモス電界効果トランジスタの製造方法によれば、１回のイオン注入工程だけでもLDD構造のソース/ドレーン領域を形成することができるので工程が簡単になる利点が提供され、また、ゲートスペーサ膜を形成する必要がないのでゲート間の絶縁膜内にボイドが発生する問題を防止できるという利点も提供される。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明の好ましい実施例を詳細に説明する。しかし、本発明の実施例は多様に異なる形態で変更することができ、本発明の範囲が下記する実施例によって限定されると解釈されてはならない。
【００１２】
図８乃至図１４は本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
まず、図８に示すように、シリコンからなる半導体基板２００上にゲート絶縁膜２０１及びゲート導電膜２０２を順次に形成する。ゲート絶縁膜２０１は酸化膜で形成し、ゲート導電膜２０２はポリシリコン膜で形成する。
次に、ゲート導電膜２０２上にゲート導電膜２０２をパターニングするためのマスク膜パターン２０３を形成する。このマスク膜パターン２０３はフォトレジスト膜パターンである。
【００１３】
次に図９に示すように、マスク膜パターン（図８の２０３）をエッチングマスクとしたエッチング工程を行ってゲート導電膜（図８の２０２）の露出部分を除去する。この時、ゲート導電膜（図８の２０２）の露出部分を完全に除去せずに一定の厚さだけ残すような不完全エッチングを行う。前記エッチング工程によって、ゲート導電膜は、マスク膜パターン２０３によって露出された部分に対応する厚さの薄い第１ゲート導電膜２０４と、マスク膜パターン２０３によって覆われていた部分に対応する厚さの厚い第２ゲート導電膜２０５に区分される。
【００１４】
第１ゲート導電膜２０４の厚さは後続工程で作られる低濃度不純物領域の設定された不純物濃度及び接合深さを考慮して決定する。
次に図１０に示すように、第１及び第２ゲート導電膜２０４、２０５上に酸化膜２０６を形成する。この時、酸化膜２０６の厚さは形成しようとするソース/ドレーン領域を構成する低濃度不純物領域の水平方向への拡散長さを考慮して決定する。つまり、後続段階で酸化膜２０６の厚さに相当する長さだけ第１ゲート導電膜（薄膜）２０４が残り、この残った第１ゲート導電膜２０４が低濃度不純物領域形成のためのイオン注入抑制膜として使用される。したがって、低濃度不純物領域の長さは第１ゲート導電膜２０４の長さによって決定され、この第１ゲート導電膜２０４の長さは酸化膜２０６の厚さによって決定される。
【００１５】
次に図１１に示すように、前記酸化膜２０６の全面を、異方性エッチングして第１ゲート導電膜２０４の一部表面及び第２ゲート導電膜（厚膜）２０５の上部表面を露出させ、酸化膜パターン２０７を形成する。この時酸化膜パターン２０７の上端面より第２ゲート導電膜２０５の上端面が高くなるようにエッチングを調整し、酸化膜パターン２０７の上端面と第２ゲート導電膜２０５の上端面との間の段差は第１ゲート導電膜２０４の厚さになるようにする。
【００１６】
前記エッチングは異方性エッチング、例えばエッチバック工程を使用して行うことができ、場合によっては他の異方性エッチング方法を使用することもできる。
次に、図１２に示すように、第１ゲート導電膜２０４の露出部分に対するエッチング工程を行ってゲート絶縁膜２０１の一部表面を露出させ、各ゲートを分離する。次いで、ゲート絶縁膜２０１の露出表面に対するエッチング工程を行って半導体基板２００の一部表面を露出させる。一方、第１ゲート導電膜２０４の露出部分に対するエッチング工程によって第２ゲート導電膜２０５の上部突出部分も同時に除去される。
【００１７】
継続して、図１３に示すように、湿式エッチング工程を行って前記酸化膜パターン２０７を全部除去する。この時第１ゲート導電膜２０４下部のゲート絶縁膜も一部除去されて第２ゲート導電膜パターンの下部面にのみ配置されるゲート絶縁膜パターン２０９が作られる。次に、図面の矢印で示したように、前面に不純物イオンを注入させる。この時、第１ゲート導電膜２０４は低濃度不純物領域のイオン注入抑制膜として使用される。また、イオン注入前にイオン注入バッファー膜を形成するため、短時間の全面酸化を実行することが望ましい。前記イオン注入工程後に通常の不純物イオン拡散工程を行えば、図１４に示されているように低濃度不純物領域２１０及び高濃度不純物領域２１１からなるソース/ドレーン領域２１２が作られる。
【００１８】
一方、第１ゲート導電膜２０４下部のゲート絶縁膜を除去することによって低濃度不純物領域２１０と第１ゲート導電膜２０４との間が離隔され、したがって、低濃度不純物領域２１０内の不純物イオンが第１ゲート導電膜２０４へ拡散されない。
以上、本発明を好ましい実施例を通じて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想内で当分野における通常の知識を有する者によって多様な変形が可能であるのは当然である。
【図面の簡単な説明】
【００１９】
【図１】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図２】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図３】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図４】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図５】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図６】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図７】従来のモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図８】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図９】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図１０】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図１１】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図１２】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図１３】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【図１４】本発明によるモス電界効果トランジスタの製造方法を説明するために示した断面図である。
【符号の説明】
【００２０】
２００  半導体基板
２０１  ゲート絶縁膜
２０２  ゲート導電膜
２０３  マスク膜パターン
２０４  第１ゲート導電膜
２０５  第２ゲート導電膜
２０６  酸化膜
２０７  酸化膜パターン
２０９  ゲート絶縁膜パターン
２１０  低濃度不純物領域
２１１  高濃度不純物領域
２１２  ソース／ドレーン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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