(57)【要約】【課題】画素部において画像の表示ムラを低減することが可能な表示装置を提供する。【解決手段】この表示装置は、透明ガラス基板１上の周辺回路部５１に形成された多結晶シリコン膜２および３をそれぞれ含むｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０と、透明ガラス基板１上の画素部５２に形成され、周辺回路部５１の多結晶シリコン膜２および３よりも小さい表面凹凸高さを有する多結晶シリコン膜４を含むｎ型薄膜トランジスタ４０とを備えている。【選択図】図２
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【特許請求の範囲】
【請求項１】
基板上の周辺回路部に形成された第１半導体層を含む第１半導体素子と、
前記基板上の画素部に形成され、前記周辺回路部の前記第１半導体層よりも小さい表面凹凸高さを有する第２半導体層を含む第２半導体素子とを備えた、表示装置。
【請求項２】
前記画素部の前記第２半導体層は、前記周辺回路部の前記第１半導体層よりも小さい結晶粒径を有する、請求項１に記載の表示装置。
【請求項３】
基板上の周辺回路部および画素部の形成領域に、それぞれ、第１半導体素子を構成する第１半導体層および第２半導体素子を構成する第２半導体層を形成する工程と、
前記周辺回路部の前記第１半導体層を結晶化させる工程と、
前記周辺回路部の前記第１半導体層よりも小さい表面凹凸高さを有するように、前記画素部の前記第２半導体層を結晶化させる工程とを備えた、表示装置の製造方法。
【請求項４】
前記画素部の前記第２半導体層を結晶化させる工程は、レーザを用いて前記第２半導体層を結晶化させる工程を含む、請求項３に記載の表示装置の製造方法。
【請求項５】
前記第２半導体層を結晶化させる工程に先立って、前記第２半導体層を覆うように絶縁膜を形成する工程をさらに備える、請求項３または４に記載の表示装置の製造方法。
【請求項６】
前記第２半導体層を結晶化させる工程に先立って、前記第２半導体層上に吸収膜を形成する工程をさらに備え、
前記第２半導体層を結晶化させる工程は、前記吸収膜を発熱させ、その熱を利用して前記第２半導体層を固相成長させる工程を含む、請求項３〜５のいずれか１項に記載の表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置およびその製造方法に関し、特に、周辺回路部と画素部とを有する表示装置およびその製造方法に関する。
【背景技術】
【０００２】
従来、基板上の周辺回路部および画素部に、それぞれ、多結晶シリコン膜を含む薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が形成された表示装置が知られている。上記した従来の表示装置では、周辺回路部の薄膜トランジスタのキャリア（電子および正孔）の移動度を高くすることによって、動作の高速化を図っている。なお、薄膜トランジスタのキャリアの移動度を高くする方法としては、薄膜トランジスタを構成する多結晶シリコン膜を形成する際に、結晶粒径が大きくなるように結晶化する方法がある。
【０００３】
そして、従来では、周辺回路部および画素部のそれぞれの多結晶シリコン膜を形成する際に、同じ条件下で結晶化を行っていた。すなわち、画素部の薄膜トランジスタを構成する多結晶シリコン膜も、周辺回路部の多結晶シリコン膜と同様、結晶粒径が大きくなるように結晶化されていた。ここで、薄膜トランジスタを構成する多結晶シリコン膜の結晶粒径が大きくなれば、キャリアの移動度が高くなる一方、薄膜トランジスタの特性（キャリアの移動度およびしきい値電圧）のバラツキが大きくなる。この場合、周辺回路部の薄膜トランジスタの特性のバラツキは、表示装置の性能に大きく影響することはない。その一方、画素部の薄膜トランジスタの特性のバラツキは、表示ムラが発生するなど表示装置の性能に大きく影響する。したがって、上記した従来の表示装置では、動作の高速化を図ることができたとしても、表示ムラが発生するという不都合があった。
【０００４】
そこで、従来では、周辺回路部および画素部のそれぞれの多結晶シリコン膜を形成する際に異なる条件下で結晶化を行うことによって、周辺回路部の多結晶シリコン膜の結晶粒径を大きくするとともに、画素部の多結晶シリコン膜の結晶粒径を周辺回路部の多結晶シリコン膜よりも小さくする方法が提案されている（たとえば、特許文献１参照）。
【０００５】
上記特許文献１には、レーザを用いて多結晶シリコン膜を形成する場合において、画素部の多結晶シリコン膜を形成する際のレーザエネルギを、周辺回路部の多結晶シリコン膜を形成する際のレーザエネルギよりも小さくする方法が開示されている。上記特許文献１では、周辺回路部と画素部とで多結晶シリコン膜を形成する際のレーザエネルギを異ならせることによって、画素部の多結晶シリコン膜の結晶粒径を周辺回路部の多結晶シリコン膜の結晶粒径よりも小さくすることができるので、画素部の薄膜トランジスタの特性のバラツキを小さくすることが可能となる。
【特許文献１】特開平９−２６６３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１において、画素部の多結晶シリコン膜の結晶粒径を周辺回路部の多結晶シリコン膜の結晶粒径よりも小さくした場合、画素部の多結晶シリコン膜の表面凹凸高さが、周辺回路部の多結晶シリコン膜の表面凹凸高さよりも大きくなる場合がある。このように、薄膜トランジスタを構成する多結晶シリコン膜の表面凹凸高さが大きくなる場合には、薄膜トランジスタのキャリアの移動度のバラツキが大きくなるという不都合がある。また、薄膜トランジスタを形成する際には、表面凹凸高さが大きい多結晶シリコン膜上にゲート絶縁膜を形成するので、ゲート絶縁膜の厚みのバラツキが大きくなる。これにより、薄膜トランジスタのしきい値電圧のバラツキが大きくなるという不都合もある。さらに、薄膜トランジスタを構成する多結晶シリコン膜の表面凹凸高さが大きいと、多結晶シリコン膜の表面に不純物を注入する際に、不純物を均一に注入するのが困難になる。これにより、不純物濃度のバラツキが大きくなるという不都合もある。したがって、上記特許文献１では、画素部の多結晶シリコン膜の結晶粒径を周辺回路部の多結晶シリコン膜の結晶粒径よりも小さくしたとしても、画素部の多結晶シリコン膜の表面凹凸高さが大きくなることに起因して画素部の薄膜トランジスタの特性のバラツキが大きくなる場合があるという問題点があり、その場合、画素部において画像の表示ムラを低減することができない。
【０００７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、画素部において画像の表示ムラを低減することが可能な表示装置を提供することである。
【０００８】
この発明のもう１つの目的は、画素部において画像の表示ムラを低減することが可能な表示装置の製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００９】
上記目的を達成するために、この発明の第１の局面による表示装置は、基板上の周辺回路部に形成された第１半導体層を含む第１半導体素子と、基板上の画素部に形成され、周辺回路部の第１半導体層よりも小さい表面凹凸高さを有する第２半導体層を含む第２半導体素子とを備えている。なお、本発明の表面凹凸高さは、最大高さＲｙを意味する。また、この最大高さＲｙは、日本工業規格（ＪＩＳ  Ｂ０６０１−１９９４）に定められている。
【００１０】
この第１の局面による表示装置では、上記のように、画素部に形成される第２半導体素子の第２半導体層の表面凹凸高さを、周辺回路部に形成される第１半導体素子の第１半導体層の表面凹凸高さよりも小さくすることによって、以下の（１）〜（３）のような効果を得ることができる。
【００１１】
（１）画素部の第２半導体層におけるキャリア（電子および正孔）の移動度のバラツキを、周辺回路部の第１半導体層のキャリアの移動度のバラツキよりも小さくすることができる。これにより、画素部の第２半導体素子のキャリアの移動度のバラツキを、周辺回路部の第１半導体素子のキャリアの移動度のバラツキよりも低減することができる。その結果、画素部の第２半導体層を含む第２半導体素子の特性のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子の特性のバラツキよりも低減することができるので、画素部において画像の表示ムラを低減することができる。
【００１２】
（２）第１半導体層および第２半導体層を薄膜トランジスタの能動層として用いる場合、画素部の第２半導体層上に形成されるゲート絶縁膜の厚みのバラツキを、周辺回路部の第１半導体層上に形成されるゲート絶縁膜の厚みのバラツキよりも小さくすることができる。これにより、画素部の第２半導体素子（薄膜トランジスタ）のしきい値電圧のバラツキを、周辺回路部の第１半導体素子（薄膜トランジスタ）のしきい値電圧のバラツキよりも小さくすることができる。その結果、画素部の第２半導体層を含む第２半導体素子の特性のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子の特性のバラツキよりも低減することができるので、画素部において画像の表示ムラを低減することができる。
【００１３】
（３）第２半導体層に不純物を注入する際に、不純物を均一に注入することができる。これにより、画素部の第２半導体層の不純物濃度のバラツキを、周辺回路部の第１半導体層の不純物濃度のバラツキよりも小さくすることができる。その結果、画素部の第２半導体層を含む第２半導体素子の特性のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子の特性のバラツキよりも低減することができるので、画素部において画像の表示ムラを低減することができる。
【００１４】
上記第１の局面による表示装置において、好ましくは、画素部の第２半導体層は、周辺回路部の第１半導体層よりも小さい結晶粒径を有する。このように構成すれば、画素部の第２半導体層のキャリアの移動度のバラツキが周辺回路部の第１半導体層のキャリアの移動度のバラツキよりもより小さくなるので、画素部の第２半導体層を含む第２半導体素子のキャリアの移動度のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子のキャリアの移動度のバラツキよりもより小さくすることができる。これにより、画素部の第２半導体素子の特性のバラツキを周辺回路部の第１半導体素子の特性のバラツキよりもより低減することができる。
【００１５】
この発明の第２の局面による表示装置の製造方法は、基板上の周辺回路部および画素部の形成領域に、それぞれ、第１半導体素子を構成する第１半導体層および第２半導体素子を構成する第２半導体層を形成する工程と、周辺回路部の第１半導体層を結晶化させる工程と、周辺回路部の第１半導体層よりも小さい表面凹凸高さを有するように、画素部の第２半導体層を結晶化させる工程とを備えている。
【００１６】
この第２の局面による表示装置の製造方法では、上記のように、周辺回路部の第１半導体層を結晶化させるとともに、周辺回路部の第１半導体層よりも小さい表面凹凸高さを有するように、画素部の第２半導体層を結晶化させることによって、以下の（４）〜（６）のような効果を得ることができる。
【００１７】
（４）画素部の第２半導体層におけるキャリア（電子および正孔）の移動度のバラツキを、周辺回路部の第１半導体層のキャリアの移動度のバラツキよりも小さくすることができる。これにより、画素部の第２半導体素子のキャリアの移動度のバラツキを、周辺回路部の第１半導体素子のキャリアの移動度のバラツキよりも低減することができる。その結果、画素部の第２半導体層を含む第２半導体素子の特性のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子の特性のバラツキよりも低減することができるので、画素部において画像の表示ムラを低減することが可能な表示装置を容易に形成することができる。
【００１８】
（５）第１半導体層および第２半導体層を薄膜トランジスタの能動層として用いる場合、画素部の第２半導体層上に形成されるゲート絶縁膜の厚みのバラツキを、周辺回路部の第１半導体層上に形成されるゲート絶縁膜の厚みのバラツキよりも小さくすることができる。これにより、画素部の第２半導体素子（薄膜トランジスタ）のしきい値電圧のバラツキを、周辺回路部の第１半導体素子（薄膜トランジスタ）のしきい値電圧のバラツキよりも小さくすることができる。その結果、画素部の第２半導体層を含む第２半導体素子の特性のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子の特性のバラツキよりも低減することができるので、画素部において画像の表示ムラを低減することが可能な表示装置を容易に形成することができる。
【００１９】
（６）第２半導体層に不純物を注入する際に、不純物を均一に注入することができる。これにより、画素部の第２半導体層の不純物濃度のバラツキを、周辺回路部の第１半導体層の不純物濃度のバラツキよりも小さくすることができる。その結果、画素部の第２半導体層を含む第２半導体素子の特性のバラツキを、周辺回路部の第１半導体層を含む第１半導体素子の特性のバラツキよりも低減することができるので、画素部において画像の表示ムラを低減することが可能な表示装置を容易に形成することができる。
【００２０】
上記第２の局面による表示装置の製造方法において、好ましくは、画素部の第２半導体層を結晶化させる工程は、レーザを用いて第２半導体層を結晶化させる工程を含む。このように構成すれば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ：急速熱処理）を用いて固相成長により結晶化を行う場合に比べて、第２半導体層をより高温に加熱することができるので、第２半導体層に結晶欠陥が発生するのを抑制することができる。これにより、画素部の第２半導体層を含む第２半導体素子の特性を安定化させることができる。
【００２１】
上記第２の局面による表示装置の製造方法において、好ましくは、第２半導体層を結晶化させる工程に先立って、第２半導体層を覆うように絶縁膜を形成する工程をさらに備える。このように構成すれば、第２半導体層が絶縁膜に覆われた状態で結晶化するので、第２半導体層の表面凹凸高さが大きくなるのをより抑制することができる。また、第２半導体層を覆うように絶縁膜を形成した後、第２半導体層を結晶化させることによって、結晶化の際に絶縁膜も加熱されるので、絶縁膜を緻密化することができる。この場合、その絶縁膜をゲート絶縁膜として用いれば、画素部の第２半導体素子の特性のバラツキをより低減することができる。
【００２２】
上記第２の局面による表示装置の製造方法において、好ましくは、第２半導体層を結晶化させる工程に先立って、第２半導体層上に吸収膜を形成する工程をさらに備え、第２半導体層を結晶化させる工程は、吸収膜を発熱させ、その熱を利用して第２半導体層を固相成長させる工程を含む。このように構成すれば、第２半導体層を構成する半導体には吸収されない大出力で安定したレーザ光を用いることができるので、第２半導体層を均一に加熱しながら結晶化させることができる。これにより、画素部の第２半導体層を含む第２半導体素子の特性のバラツキをより低減することができる。
【００２３】
なお、上記第１の局面による表示装置において、画素部の第２半導体素子は、映像信号に応じた電流を流す機能を有していてもよい。このように構成すれば、画素部の第２半導体素子は、周辺回路部の第１半導体素子よりも特性のバラツキが小さいので、第２半導体素子の映像信号に応じて流れる電流のバラツキを低減することができる。これにより、バラツキの低減された電流を表示素子に供給することができるので、画像の表示ムラを効果的に低減することができる。
【００２４】
また、上記第１の局面による表示装置において、第１半導体素子および第２半導体素子は、薄膜トランジスタを含んでいてもよい。このように構成すれば、画素部の第２半導体素子を構成する薄膜トランジスタの特性のバラツキが低減されるので、その画素部の薄膜トランジスタを用いて画像の表示ムラを容易に低減することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施形態を図面に基づいて説明する。
【００２６】
（第１実施形態）
図１は、本発明の第１実施形態によるアクティブマトリクス型の液晶表示装置の全体構成を示した平面図である。図２は、図１に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）が形成される部分の断面図である。図３は、周辺回路部および画素部の多結晶シリコン膜の表面凹凸高さを示した模式図である。まず、図１〜図３を参照して、第１実施形態による液晶表示装置の構造について説明する。
【００２７】
この第１実施形態によるアクティブマトリクス型の液晶表示装置では、図１に示すように、低融点の透明ガラス基板１上に、周辺回路部５１と画素部５２とが設けられている。なお、透明ガラス基板１は、本発明の「基板」の一例である。周辺回路部５１は、透明ガラス基板１の一辺に沿った周辺回路部５１ａと、透明ガラス基板１の他の辺に沿った周辺回路部５１ｂとによって構成されている。周辺回路部５１ａおよび５１ｂは、後述するｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０を含むように構成されている。また、周辺回路部５１ａには、映像信号が供給されるドレイン線が接続されているとともに、周辺回路部５１ｂには、ゲート線が接続されている。
【００２８】
また、透明ガラス基板１上の画素部５２には、画素５３がマトリクス状に形成されている。なお、図１には、図面の簡略化のため、１つの画素５３のみを示している。各々の画素５３は、スイッチングトランジスタとして機能するｎ型薄膜トランジスタ４０と、画素電極４１と、画素電極４１に対向配置された各画素５３に共通の対向電極４２と、画素電極４１と対向電極４２との間に配置された液晶４３と、補助容量４４とによって構成されている。そして、ｎ型薄膜トランジスタ４０のソースは、画素電極４１および補助容量４４に接続されているとともに、ドレインは、ドレイン線に接続されている。また、ｎ型薄膜トランジスタ４０のゲートは、ゲート線に接続されている。
【００２９】
また、第１実施形態による液晶表示装置では、図２に示すように、周辺回路部５１の透明ガラス基板１上に、ｎ型薄膜トランジスタ２０の能動層を構成する多結晶シリコン膜２と、ｐ型薄膜トランジスタ３０の能動層を構成する多結晶シリコン膜３とが島状に形成されている。この多結晶シリコン膜２および３は、約５０ｎｍの厚みを有する。なお、多結晶シリコン膜２および３は、本発明の「第１半導体層」の一例である。多結晶シリコン膜２には、チャネル領域２ａを挟むように、所定の間隔を隔ててソース領域２ｂとドレイン領域２ｃとが形成されている。また、ソース領域２ｂおよびドレイン領域２ｃは、ｎ型低濃度不純物領域２ｄとｎ型高濃度不純物領域２ｅとからなるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する。また、多結晶シリコン膜３には、チャネル領域３ａを挟むように、所定の間隔を隔ててソース領域３ｂとドレイン領域３ｃとが形成されている。また、ソース領域３ｂおよびドレイン領域３ｃは、ｐ型不純物領域により構成されている。
【００３０】
また、多結晶シリコン膜２および３を覆うように、約１００ｎｍの厚みを有するＳｉＯ２膜またはＳｉＮ膜からなるゲート絶縁膜５が形成されている。チャネル領域２ａ上のゲート絶縁膜５上には、約２５０ｎｍの厚みを有する高融点金属であるＭｏ膜からなるゲート電極６ａが形成されている。また、チャネル領域３ａ上のゲート絶縁膜５上には、約２５０ｎｍの厚みを有するＭｏ膜からなるゲート電極６ｂが形成されている。そして、ゲート電極６ａと、ゲート絶縁膜５と、ソース領域２ｂおよびドレイン領域２ｃとによって、周辺回路部５１のｎ型薄膜トランジスタ２０が構成されている。また、ゲート電極６ｂと、ゲート絶縁膜５と、ソース領域３ｂおよびドレイン領域３ｃとによって、周辺回路部５１のｐ型薄膜トランジスタ３０が構成されている。なお、ｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０は、本発明の「第１半導体素子」の一例である。
【００３１】
ここで、第１実施形態では、周辺回路部５１のｎ型薄膜トランジスタ２０を構成する多結晶シリコン膜２およびｐ型薄膜トランジスタ３０を構成する多結晶シリコン膜３は、約５０ｎｍ〜約８０ｎｍの表面凹凸高さと、約３００ｎｍ〜約５００ｎｍの結晶粒径とを有する。
【００３２】
また、ゲート電極６ａおよび６ｂを覆うように、約１００ｎｍの厚みを有する下層のＳｉＮＸ膜７ａと、約４００ｎｍの厚みを有する上層のＳｉＯ２膜７ｂとからなる層間絶縁膜７が形成されている。また、層間絶縁膜７のソース領域２ｂおよびドレイン領域２ｃに対応する領域には、それぞれ、コンタクトホール８ａおよび８ｂが形成されている。また、層間絶縁膜７のソース領域３ｂおよびドレイン領域３ｃに対応する領域には、それぞれ、コンタクトホール８ｃおよび８ｄが形成されている。また、コンタクトホール８ａおよび８ｂを介して、ソース領域２ｂおよびドレイン領域２ｃにそれぞれ接続するように、ソース電極９ａおよびドレイン電極９ｂが形成されている。また、コンタクトホール８ｃおよび８ｄを介して、ソース領域３ｂおよびドレイン領域３ｃにそれぞれ接続するように、ソース電極９ｃおよびドレイン電極９ｄが形成されている。ソース電極９ａおよび９ｃと、ドレイン電極９ｂおよび９ｄとは、下層から上層に向かって、約５０ｎｍの厚みを有するＭｏ層、約４００ｎｍの厚みを有するＡｌ層および約１００ｎｍの厚みを有するＭｏ層によって構成されている。
【００３３】
また、画素部５２の透明ガラス基板１上には、ｎ型薄膜トランジスタ４０の能動層を構成する多結晶シリコン膜４が島状に形成されている。この多結晶シリコン膜４は、約５０ｎｍの厚みを有する。なお、多結晶シリコン膜４は、本発明の「第２半導体層」の一例である。多結晶シリコン膜４には、チャネル領域４ａを挟むように、所定の間隔を隔ててソース領域４ｂとドレイン領域４ｃとが形成されている。また、ソース領域４ｂおよびドレイン領域４ｃは、ｎ型低濃度不純物領域４ｄとｎ型高濃度不純物領域４ｅとからなるＬＤＤ構造を有する。
【００３４】
また、多結晶シリコン膜４を覆うように、ゲート絶縁膜５が形成されている。チャネル領域４ａ上のゲート絶縁膜５上には、約２５０ｎｍの厚みを有するＭｏ膜からなるゲート電極６ｃが形成されている。そして、ゲート電極６ｃと、ゲート絶縁膜５と、ソース領域４ｂおよびドレイン領域４ｃとによって、画素部５２のｎ型薄膜トランジスタ４０が構成されている。なお、ｎ型薄膜トランジスタ４０は、本発明の「第２半導体素子」の一例である。
【００３５】
ここで、第１実施形態では、画素部５２のｎ型薄膜トランジスタ４０を構成する多結晶シリコン膜４は、約５ｎｍ以下の表面凹凸高さと、約１０ｎｍ〜約５０ｎｍの結晶粒径とを有する。すなわち、図３に示すように、画素部５２のｎ型薄膜トランジスタ４０を構成する多結晶シリコン膜４の表面凹凸高さＨ２（約５ｎｍ以下）は、周辺回路部５１のｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０を構成する多結晶シリコン膜２および３の表面凹凸高さＨ１（約５０ｎｍ〜約８０ｎｍ）よりも小さい。なお、第１実施形態における表面凹凸高さは、日本工業規格（ＪＩＳ  Ｂ０６０１−１９９４）に規定された最大高さＲｙと同じである。また、画素部５２のｎ型薄膜トランジスタ４０を構成する多結晶シリコン膜４の結晶粒径（約１０ｎｍ〜約５０ｎｍ）は、周辺回路部５１のｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０を構成する多結晶シリコン膜２および３の結晶粒径（約３００ｎｍ〜約５００ｎｍ）よりも小さい。
【００３６】
また、図２に示すように、ゲート電極６ｃを覆うように、層間絶縁膜７が形成されている。また、層間絶縁膜７のソース領域４ｂおよびドレイン領域４ｃに対応する領域には、それぞれ、コンタクトホール８ｅおよび８ｆが形成されている。また、コンタクトホール８ｅおよび８ｆを介して、ソース領域４ｂおよびドレイン領域４ｃにそれぞれ接続するように、ソース電極９ｅおよびドレイン電極９ｆが形成されている。ソース電極９ｅおよびドレイン電極９ｆは、下層から上層に向かって、約５０ｎｍの厚みを有するＭｏ層、約４００ｎｍの厚みを有するＡｌ層および約１００ｎｍの厚みを有するＭｏ層によって構成されている。
【００３７】
第１実施形態では、上記のように、画素部５２に形成されるｎ型薄膜トランジスタ４０の多結晶シリコン膜４の表面凹凸高さＨ２（約５ｎｍ以下）を、周辺回路部５１に形成されるｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０のそれぞれの多結晶シリコン膜２および３の表面凹凸高さＨ１（約５０ｎｍ〜約８０ｎｍ）よりも小さくすることによって、画素部５２の多結晶シリコン膜４におけるキャリアの移動度のバラツキを、周辺回路部５１の多結晶シリコン膜２および３のキャリアの移動度のバラツキよりも小さくすることができる。これにより、画素部５２のｎ型薄膜トランジスタ４０のキャリアの移動度のバラツキを、周辺回路部５１のｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０のキャリアの移動度のバラツキよりも低減することができる。また、画素部５２の多結晶シリコン膜４の表面凹凸高さＨ２（約５ｎｍ以下）が周辺回路部５１の多結晶シリコン膜２および３の表面凹凸高さＨ１（約５０ｎｍ〜約８０ｎｍ）よりも小さいので、画素部５２の多結晶シリコン膜４上に形成されるゲート絶縁膜５の厚みのバラツキを、周辺回路部５１の多結晶シリコン膜２および３上に形成されるゲート絶縁膜５の厚みのバラツキよりも小さくすることができる。これにより、画素部５２のｎ型薄膜トランジスタ４０のしきい値電圧のバラツキを、周辺回路部５１のｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０のしきい値電圧のバラツキよりも小さくすることができる。
【００３８】
さらに、第１実施形態では、画素部５２の多結晶シリコン膜４の表面凹凸高さＨ２（約５ｎｍ以下）が周辺回路部５１の多結晶シリコン膜２および３の表面凹凸高さＨ１（約５０ｎｍ〜約８０ｎｍ）よりも小さいので、多結晶シリコン膜４に不純物を注入する際に、不純物を均一に注入することができる。これにより、画素部５２の多結晶シリコン膜４のソース領域４ｂおよびドレイン領域４ｃの濃度のバラツキを、周辺回路部５１の多結晶シリコン膜２（３）のソース領域２ｂ（３ｂ）およびドレイン領域２ｃ（３ｃ）の濃度のバラツキよりも小さくすることができる。その結果、画素部５２の多結晶シリコン膜４を含むｎ型薄膜トランジスタ４０の特性のバラツキを、周辺回路部５１の多結晶シリコン膜２および３をそれぞれ含むｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０の特性のバラツキよりも低減することができるので、画素部５２において画像の表示ムラを低減することができる。
【００３９】
また、第１実施形態では、画素部５２に形成されるｎ型薄膜トランジスタ４０の多結晶シリコン膜４の結晶粒径（約１０ｎｍ〜約５０ｎｍ）を、周辺回路部５１に形成されるｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０のそれぞれの多結晶シリコン膜２および３の結晶粒径（約３００ｎｍ〜約５００ｎｍ）よりも小さくすることによって、画素部５２の多結晶シリコン膜４のキャリアの移動度のバラツキが周辺回路部５１の多結晶シリコン膜２および３のキャリアの移動度のバラツキよりもより小さくなるので、画素部５２の多結晶シリコン膜４を含むｎ型薄膜トランジスタ４０のキャリアの移動度のバラツキを、周辺回路部５１の多結晶シリコン膜２および３をそれぞれ含むｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０の移動度のバラツキよりもより小さくすることができる。これにより、画素部５２のｎ型薄膜トランジスタ４０の特性のバラツキを、周辺回路部５１のｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０の特性のバラツキよりもより低減することができる。
【００４０】
なお、図４に示すように、周辺回路部５１における多結晶シリコン膜２（３）の形成領域（ハッチングされた領域）は、画素部５２における多結晶シリコン膜４の形成領域（ハッチングされた領域）よりも大きい。図４において、ハッチングされていない領域は、透明ガラス基板１である。そして、周辺回路部５１および画素部５２を覆うようにゲート絶縁膜５を形成する場合、周辺回路部５１では、画素部５２に比べて、多結晶シリコン膜２（３）上に位置するゲート絶縁膜５の部分が多くなるとともに、透明ガラス基板１の上面上に位置するゲート絶縁膜５の部分が少なくなる。この場合、ゲート絶縁膜５は、多結晶シリコン膜２（３）に対する密着性が低いとともに、透明ガラス基板１に対する密着性が高いので、透明ガラス基板１の上面上に位置するゲート絶縁膜５の部分が少ない画素部５２よりも周辺回路部５１では、画素部５２よりもゲート絶縁膜５が剥離しやすい。ここで、画素部５２の多結晶シリコン膜４の表面凹凸高さが周辺回路部５１の多結晶シリコン膜２（３）の表面凹凸高さよりも大きくなった場合には、画素部５２の多結晶シリコン膜４の表面凹凸高さが周辺回路部５１の多結晶シリコン膜２（３）の表面凹凸高さよりも小さい場合に比べて、周辺回路部５１の多結晶シリコン膜２（３）の表面積が小さくなる。このため、周辺回路部５１の多結晶シリコン膜２（３）と、その多結晶シリコン膜２（３）上に形成されるゲート絶縁膜５との接触面積が小さくなる。その結果、ゲート絶縁膜５との密着性がさらに低下するので、ゲート絶縁膜５がさらに剥離しやすくなるという不都合がある。
【００４１】
そこで、第１実施形態では、画素部５２の多結晶シリコン膜４の表面凹凸高さＨ２（約５ｎｍ以下）を、周辺回路部５１の多結晶シリコン膜２および３の表面凹凸高さＨ１（約５０ｎｍ〜約８０ｎｍ）よりも小さくすることによって、画素部５２の多結晶シリコン膜４の表面凹凸高さが周辺回路部５１の多結晶シリコン膜２および３の表面凹凸高さよりも大きい場合に比べて、周辺回路部の多結晶シリコン膜２および３の表面積を大きくすることができる。これにより、周辺回路部５１の多結晶シリコン膜２および３と、その上に形成される膜との接触面積が小さくなることがないので、多結晶シリコン膜２および３上に半導体層との密着性が低いゲート絶縁膜５を形成したとしても、多結晶シリコン膜２および３上からゲート絶縁膜５が剥離するのを抑制することができる。
【００４２】
図５〜図１５は、図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。次に、図２および図５〜図１５を参照して、第１実施形態による液晶表示装置の薄膜トランジスタの製造プロセスについて説明する。
【００４３】
まず、図５に示すように、低融点の透明ガラス基板１の全面上に、約５０ｎｍの厚みを有する非晶質シリコン膜６０を形成する。この後、非晶質シリコン膜６０に対して、脱水素化のためのアニール（熱処理）を約４５０℃の温度条件下で約２時間行う。これにより、後述するアニール工程（熱処理工程）において分子や原子が飛散するアブレーションが発生するのを抑制することができる。
【００４４】
次に、第１実施形態では、約２５０ｍＪ／ｃｍ２のエネルギ密度を有するエキシマレーザを周辺回路部５１の非晶質シリコン膜６０に直接照射する。この際、周辺回路部５１の非晶質シリコン膜６０が加熱されるので、周辺回路部５１の非晶質シリコン膜６０が結晶化する。これにより、図６に示すように、周辺回路部５１の非晶質シリコン膜６０（図５参照）が多結晶シリコン膜６０ａとなる。
【００４５】
この際、第１実施形態では、多結晶シリコン膜６０ａの表面凹凸高さおよび結晶粒径が、それぞれ、約５０ｎｍ〜約８０ｎｍおよび約３００ｎｍ〜約５００ｎｍになるように、エキシマレーザを照射する。
【００４６】
次に、図７に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、非晶質シリコン膜６０および多結晶シリコン膜６０ａをパターニングすることにより島状化する。これにより、周辺回路部５１のｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０の能動層となる島状化された多結晶シリコン膜２および３が形成される。
【００４７】
次に、図８に示すように、プラズマＣＶＤ法を用いて、全面を覆うように、約１００ｎｍの厚みを有するＳｉＯ２膜またはＳｉＮ膜からなるゲート絶縁膜５を形成する。この後、スパッタリング法を用いて、ゲート絶縁膜５上に、約２５０ｎｍの厚みを有する高融点金属であるＭｏ膜６を形成する。なお、ゲート絶縁膜５は、本発明の「絶縁膜」の一例であり、Ｍｏ膜６は、本発明の「吸収膜」の一例である。
【００４８】
次に、第１実施形態では、図８に示した構造を約２００℃の温度条件下で予備加熱する。この後、約０．５ｍｍ×約４０ｍｍの帯状の形状に集光した連続発振型のＹＡＧレーザを画素部５２のＭｏ膜６に照射するとともに、ＹＡＧレーザの短辺方向に走査する。なお、ＹＡＧレーザの照射条件は、レーザ出力：約１５００Ｗ、走査速度：約５００ｍｍ／ｓ、雰囲気ガス：Ａｒガスである。これにより、画素部５２のＭｏ膜６にＹＡＧレーザを吸収させる。この際、画素部５２のＭｏ膜６が発熱するので、その熱により画素部５２の非晶質シリコン膜６０が固相成長（結晶化）する。これにより、図９に示すように、画素部５２の島状化された非晶質シリコン膜６０（図８参照）が、多結晶シリコン膜４となる。
【００４９】
上記した条件で画素部５２に多結晶シリコン膜４を形成することによって、多結晶シリコン膜４の表面凹凸高さおよび結晶粒径が、それぞれ、約５ｎｍ以下および約１０ｎｍ〜約５０ｎｍになる。したがって、画素部５２の多結晶シリコン膜４の表面凹凸高さ（約５ｎｍ以下）および結晶粒径（約１０ｎｍ〜約５０ｎｍ）は、周辺回路部５１の多結晶シリコン膜２および３の表面凹凸高さ（約５０ｎｍ〜約８０ｎｍ）および結晶粒径（約３００ｎｍ〜約５００ｎｍ）よりも小さくなる。
【００５０】
次に、フォトリソグラフィ技術およびエッチング技術を用いて、Ｍｏ膜６をパターニングすることによって、図１０に示すように、周辺回路部５１の多結晶シリコン膜２および３上に、それぞれ、Ｍｏ膜からなるゲート電極６ａおよび６ｂを形成するとともに、画素部５２の多結晶シリコン膜４上に、Ｍｏ膜からなるゲート電極６ｃを形成する。
【００５１】
次に、図１１に示すように、ｐ型薄膜トランジスタ３０（図２参照）を構成する多結晶シリコン膜３およびゲート電極６ｂを覆うとともに、ｎ型薄膜トランジスタ２０および４０（図２参照）を構成するゲート電極６ａおよび６ｃを所定の幅で覆うように、レジスト６１を形成する。この後、レジスト６１をマスクとして、多結晶シリコン膜２および４に、リン（Ｐ）をイオン注入する。この場合のリンのイオン注入条件は、注入エネルギ：約９０ｋＶ、ドーズ量：約２×１０１５ｃｍ−２である。これにより、ｎ型薄膜トランジスタ２０を構成する多結晶シリコン膜２およびｎ型薄膜トランジスタ４０を構成する多結晶シリコン膜４に、それぞれ、ｎ型高濃度不純物領域２ｅおよび４ｅが形成される。この後、レジスト６１を除去する。
【００５２】
次に、図１２に示すように、ｐ型薄膜トランジスタ３０（図２参照）を構成する多結晶シリコン膜３およびゲート電極６ｂを覆うように、レジスト６２を形成する。この後、レジスト６２と、ゲート電極６ａおよび６ｃとをマスクとして、多結晶シリコン膜２および４に、再びリン（Ｐ）をイオン注入する。この場合のリンのイオン注入条件は、注入エネルギ：約９０ｋＶ、ドーズ量：約３×１０１３ｃｍ−２である。これにより、ｎ型薄膜トランジスタ２０（図２参照）を構成する多結晶シリコン膜２およびｎ型薄膜トランジスタ４０（図２参照）を構成する多結晶シリコン膜４に、それぞれ、ｎ型低濃度不純物領域２ｄおよび４ｄが形成される。その結果、ｎ型薄膜トランジスタ２０を構成する多結晶シリコン膜２に、ＬＤＤ構造のソース領域２ｂおよびドレイン領域２ｃが形成される。また、ｎ型薄膜トランジスタ４０を構成する多結晶シリコン膜４に、ＬＤＤ構造のソース領域４ｂおよびドレイン領域４ｃが形成される。この後、レジスト６２を除去する。
【００５３】
次に、図１３に示すように、ｎ型薄膜トランジスタ２０（図２参照）を構成する多結晶シリコン膜２およびｎ型薄膜トランジスタ４０（図２参照）を構成する多結晶シリコン膜４と、ゲート電極６ａおよび６ｃとを覆うように、レジスト６３を形成する。この後、レジスト６３と、ゲート電極６ｂとをマスクとして、多結晶シリコン膜３に、ボロン（Ｂ）をイオン注入する。この場合のボロンのイオン注入条件は、注入エネルギ：約３０ｋＶ、ドーズ量：約１．５×１０１５ｃｍ−２である。これにより、ｐ型薄膜トランジスタ３０（図２参照）を構成する多結晶シリコン膜３に、ソース領域３ｂおよびドレイン領域３ｃが形成される。この後、レジスト６３を除去する。
【００５４】
次に、図１４に示すように、エキシマレーザを用いてアニール（熱処理）を行うことによって、多結晶シリコン膜２〜４に注入された不純物を活性化させる。このようにして、周辺回路部５１に、ｎ型薄膜トランジスタ２０およびｐ型薄膜トランジスタ３０が形成されるとともに、画素部５２に、ｎ型薄膜トランジスタ４０が形成される。
【００５５】
次に、図１５に示すように、プラズマＣＶＤ法を用いて、全面を覆うように、約１００ｎｍの厚みを有するＳｉＮＸ膜７ａを形成した後、ＳｉＮＸ膜７ａ上に、約４００ｎｍの厚みを有するＳｉＯ２膜７ｂを形成する。これにより、下層のＳｉＮＸ膜７ａと、上層のＳｉＯ２膜７ｂとからなる層間絶縁膜７を形成する。この後、窒素雰囲気中でアニール（水素化アニール）を行うことによって、層間絶縁膜７のＳｉＮＸ膜７ａ内に含まれる水素イオンを、ゲート絶縁膜５を介して多結晶シリコン膜２〜４に導入する。これにより、水素イオンにより多結晶シリコン膜２〜４のダングリングボンド（未結合手）が終端される。この際、アニール温度（熱処理温度）は、水素イオンが十分に移動可能であり、かつ、透明ガラス基板１が熱変形などの損傷を受けない程度に設定する。
【００５６】
この後、図２に示したように、フォトリソグラフィ技術およびエッチング技術を用いて、層間絶縁膜７に、ソース領域２ｂおよびドレイン領域２ｃに達するコンタクトホール８ａおよび８ｂを形成する。また、層間絶縁膜７に、ソース領域３ｂおよびドレイン領域３ｃに達するコンタクトホール８ｃおよび８ｄを形成する。また、層間絶縁膜７に、ソース領域４ｂおよびドレイン領域４ｃに達するコンタクトホール８ｅおよび８ｆを形成する。
【００５７】
この後、コンタクトホール８ａおよび８ｂを介してソース領域２ｂおよびドレイン領域２ｃにそれぞれ接続するように、ソース電極９ａおよびドレイン電極９ｂを形成する。また、コンタクトホール８ｃおよび８ｄを介してソース領域３ｂおよびドレイン領域３ｃにそれぞれ接続するように、ソース電極９ｃおよびドレイン電極９ｄを形成する。また、コンタクトホール８ｅおよび８ｆを介してソース領域４ｂおよびドレイン領域４ｃにそれぞれ接続するように、ソース電極９ｅおよびドレイン電極９ｆを形成する。ソース電極９ａ、９ｃおよび９ｅと、ドレイン電極９ｂ、９ｄおよび９ｆとを形成する際には、約５０ｎｍの厚みを有するＭｏ層、約４００ｎｍの厚みを有するＡｌ層および約１００ｎｍの厚みを有するＭｏ層をこの順番で下から上に向かって形成する。
【００５８】
この後の製造プロセスとしては、図示しないが、全面を覆うように、平坦化絶縁膜を形成するとともに、その平坦化絶縁膜に、上記したソース電極９ｅまたはドレイン電極９ｆに達するコンタクトホールを形成する。この後、平坦化絶縁膜上に、コンタクトホールを介してソース電極９ｅまたはドレイン電極９ｆに接続するように、ＩＴＯ（Ｉｎｄｉｕｍ  ＴｉＮ  Ｏｘｉｄｅ）などからなる画素電極を形成した後、その画素電極上に、配向膜を形成する。また、上記した透明ガラス基板１と対向する対向基板上に、カラーフィルタ、対向電極および配向膜を順次形成した後、透明ガラス基板１側の配向膜と対向基板側の配向膜との間に液晶を封入する。これにより、第１実施形態による液晶表示装置が形成される。
【００５９】
第１実施形態の製造プロセスでは、上記のように、ＹＡＧレーザを用いて画素部５２の非晶質シリコン膜６０を固相成長（結晶化）させることによって、ＲＴＡを用いて固相成長により結晶化を行う場合に比べて、非晶質シリコン膜６０をより高温に加熱することができるので、画素部５２に形成される多結晶シリコン膜４に結晶欠陥が発生するのを抑制することができる。これにより、画素部５２の多結晶シリコン膜４を含むｎ型薄膜トランジスタ４０の特性を安定化させることができる。
【００６０】
また、第１実施形態の製造プロセスでは、画素部５２において、非晶質シリコン膜６０上にゲート絶縁膜５およびＭｏ膜６を形成した後、Ｍｏ膜６にＹＡＧレーザを吸収させることによりＭｏ膜６を発熱させ、その熱を利用して非晶質シリコン膜６０を固相成長させることによって、半導体である非晶質シリコン膜６０には吸収されない大出力で安定したレーザ光を用いることができるので、画素部５２の非晶質シリコン膜６０を均一に加熱しながら結晶化させることができる。これにより、画素部５２の多結晶シリコン膜４を含むｎ型薄膜トランジスタ４０の特性のバラツキをより低減することができる。また、画素部５２の非晶質シリコン膜６０がゲート絶縁膜５に覆われた状態で結晶化するので、画素部５２の多結晶シリコン膜４の表面凹凸高さが大きくなるのをより抑制することができる。また、結晶化の際にゲート絶縁膜５も加熱されるので、ゲート絶縁膜５を緻密化することができる。これにより、画素部５２のｎ型薄膜トランジスタ４０の特性のバラツキをより低減することができる。
【００６１】
図１６は、レーザエネルギと結晶粒径および表面凹凸高さとの関係を示したグラフである。次に、図１６を参照して、レーザを用いて非晶質シリコン膜から多結晶シリコン膜に結晶化させる際に、レーザエネルギを変化させて結晶化の状態の違いを調べた結果について説明する。なお、レーザとしては、エキシマレーザを用いた。
【００６２】
図１６に示すように、レーザエネルギが１（相対値）のときの結晶粒径および表面凹凸高さを１（相対値）とする場合、レーザエネルギが約６．５％小さくなるようにレーザエネルギを０．９３５（相対値）に設定すれば、結晶粒径が約３２．９％小さくなる（結晶粒径：０．６７１）とともに、表面凹凸高さも約９．３％小さくなる（表面凹凸高さ：０．９０７）ことが判明した。また、レーザエネルギが約３．２％小さくなるようにレーザエネルギを０．９６８（相対値）に設定すれば、結晶粒径が約２１．１％小さくなる（結晶粒径：０．７８９）一方、表面凹凸高さが約２０％大きくなる（表面凹凸高さ：１．２）ことが判明した。これにより、結晶粒径が小さくなるようにレーザエネルギを設定したとしても、表面凹凸高さが大きくなる場合があることが確認できた。すなわち、多結晶シリコン膜を薄膜トランジスタの能動層として用いる場合、多結晶シリコン膜の結晶粒径を小さくしたとしても、多結晶シリコン膜の表面凹凸高さが大きくなることに起因して、薄膜トランジスタの特性のバラツキが大きくなる場合がある。したがって、薄膜トランジスタの特性のバラツキを低減するためには、表面凹凸高さを小さくする必要があるといえる。
【００６３】
（第２実施形態）
図１７は、本発明の第２実施形態によるアクティブマトリクス型の有機ＥＬ表示装置の全体構成を示した平面図である。図１７を参照して、この第２実施形態では、本発明を有機ＥＬ表示装置に適用する場合について説明する。
【００６４】
この第２実施形態によるアクティブマトリクス型の有機ＥＬ表示装置では、図１７に示すように、透明ガラス基板１上に、周辺回路部５１と画素部７２とが設けられている。この第２実施形態の周辺回路部５１は、上記第１実施形態の周辺回路部５１と同様、ｎ型薄膜トランジスタおよびｐ型薄膜トランジスタ（図示せず）を含むように構成されている。
【００６５】
そして、透明ガラス基板１上の画素部７２には、画素７３がマトリクス状に形成されている。なお、図１７には、図面の簡略化のため、１つの画素７３のみを示している。各々の画素７３は、スイッチングトランジスタとして機能するｎ型薄膜トランジスタ８１と、ｎ型薄膜トランジスタ８２と、補助容量８３と、陽極８４と、陰極８５と、陽極８４と陰極８５との間に配置された有機ＥＬ素子８６とによって構成されている。なお、ｎ型薄膜トランジスタ８１および８２は、本発明の「第２半導体素子」の一例である。
【００６６】
ｎ型薄膜トランジスタ８１のソースは、補助容量８３およびｎ型薄膜トランジスタ８２のゲートに接続されているとともに、ドレインは、ドレイン線に接続されている。また、ｎ型薄膜トランジスタ８１のゲートは、ゲート線に接続されている。ｎ型薄膜トランジスタ８２のソースは、有機ＥＬ素子８６の陽極８４に接続されているとともに、ドレインは、実際に有機ＥＬ素子８６を発光させるための電圧が供給される電源線に接続されている。このｎ型薄膜トランジスタ８２は、ドレイン線に供給される映像信号に応じた電流を有機ＥＬ素子８６に流す機能を有する。また、ｎ型薄膜トランジスタ８１および８２は、能動層を構成する多結晶シリコン膜（図示せず）を含む構造を有する。
【００６７】
ここで、第２実施形態では、画素部７２のｎ型薄膜トランジスタ８１および８２を構成する多結晶シリコン膜の表面凹凸高さおよび結晶粒径は、周辺回路部５１のｎ型薄膜トランジスタおよびｐ型薄膜トランジスタを構成する多結晶シリコン膜の表面凹凸高さおよび結晶粒径よりも小さい。
【００６８】
なお、第２実施形態による有機ＥＬ表示装置の薄膜トランジスタが形成される部分の構造は、上記第１実施形態と同様である。
【００６９】
第２実施形態では、上記のように、画素部７２に形成されるｎ型薄膜トランジスタ８１および８２の多結晶シリコン膜の表面凹凸高さおよび結晶粒径を、周辺回路部５１のｎ型薄膜トランジスタおよびｐ型薄膜トランジスタのそれぞれの多結晶シリコン膜の表面凹凸高さおよび結晶粒径よりも小さくすることによって、上記第１実施形態と同様、画素部７２のｎ型薄膜トランジスタ８１および８２の特性のバラツキを、周辺回路部５１のｎ型薄膜トランジスタおよびｐ型薄膜トランジスタの特性のバラツキよりも低減することができるので、画素部７２において画像の表示ムラを低減することができる。なお、第２実施形態では、映像信号に応じた電流を有機ＥＬ素子８６に流す機能を有するｎ型薄膜トランジスタ８２の特性のバラツキを低減することができるので、バラツキの低減された電流を有機ＥＬ素子８６に供給することができる。これにより、画像の表示ムラを効果的に低減することができる。
【００７０】
なお、第２実施形態のその他の効果は、上記第１実施形態と同様である。
【００７１】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７２】
たとえば、上記第１および第２実施形態では、液晶表示装置および有機ＥＬ表示装置に本発明を適用する例を示したが、本発明はこれに限らず、周辺回路部と画素部とを有するとともに、周辺回路部および画素部のそれぞれに半導体層を有する半導体素子が形成されていれば、液晶表示装置および有機ＥＬ表示装置以外の表示装置にも適用可能である。
【００７３】
また、上記第１および第２実施形態では、透明ガラス基板上に、薄膜トランジスタを構成する半導体層（多結晶シリコン膜）を形成したが、本発明はこれに限らず、透明ガラス基板以外の絶縁性基板上に、薄膜トランジスタを構成する半導体層（多結晶シリコン膜）を形成してもよい。
【００７４】
また、上記第１および第２実施形態では、画素部の非晶質シリコン膜を結晶化させる際に、画素部にのみレーザを照射したが、本発明はこれに限らず、画素部の非晶質シリコン膜を結晶化させる際に、すでに結晶化された多結晶シリコン膜が位置する周辺回路部に対応する領域にもレーザを照射してもよい。これにより、周辺回路部のゲート絶縁膜も加熱されるので、周辺回路部のゲート絶縁膜を緻密化することができる。
【００７５】
また、上記第１および第２実施形態では、エキシマレーザを用いて周辺回路部の非晶質シリコン膜を結晶化させるとともに、ＹＡＧレーザを用いて画素部の非晶質シリコン膜を結晶化させたが、本発明はこれに限らず、エキシマレーザ以外のレーザを用いて周辺回路部の非晶質シリコン膜を結晶化させてもよいし、ＹＡＧレーザ以外のレーザを用いて画素部の非晶質シリコン膜を結晶化させてもよい。また、ＲＴＡにより非晶質シリコン膜を結晶化させてもよい。
【００７６】
また、上記第１および第２実施形態では、基板上に、直接半導体層を形成するようにしたが、本発明はこれに限らず、基板上に、絶縁膜を介して半導体層を形成してもよい。
【００７７】
また、上記第１および第２実施形態では、画素部にｎ型薄膜トランジスタが形成された表示装置に本発明を適用したが、本発明はこれに限らず、画素部にｐ型薄膜トランジスタが形成された表示装置にも適用可能である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１実施形態によるアクティブマトリクス型の液晶表示装置の全体構成を示した平面図である。
【図２】図１に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）が形成される部分の断面図である。
【図３】周辺回路部および画素部の多結晶シリコン膜の表面凹凸高さを示した模式図である。
【図４】表示装置の周辺回路部および画素部のそれぞれの多結晶シリコン膜の形成領域を示した平面図である。
【図５】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図６】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図７】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図８】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図９】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１０】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１１】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１２】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１３】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１４】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１５】図２に示した第１実施形態による液晶表示装置の薄膜トランジスタ（ＴＦＴ）の製造プロセスを説明するための断面図である。
【図１６】レーザエネルギと結晶粒径および表面凹凸高さとの関係を示したグラフである。
【図１７】本発明の第２実施形態によるアクティブマトリクス型の有機ＥＬ表示装置の全体構成を示した平面図である。
【符号の説明】
【００７９】
１  透明ガラス基板（基板）
２、３  多結晶シリコン膜（第１半導体層）
４  多結晶シリコン膜（第２半導体層）
５  ゲート絶縁膜（絶縁膜）
６  Ｍｏ膜（吸収膜）
２０  ｎ型薄膜トランジスタ（第１半導体素子）
３０  ｐ型薄膜トランジスタ（第１半導体素子）
４０、８１、８２  ｎ型薄膜トランジスタ（第２半導体素子）
５１  周辺回路部
５２、７２  画素部
【図１】
2005316100.tif 000003
【図２】
2005316100.tif 000004
【図３】
2005316100.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005316100.tif 000018
【図１７】
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