(57)【要約】【課題】  高電圧（素子）領域と低電圧（素子）領域のゲート酸化膜が接する部分で発生するバーズビークを減らすことが可能な半導体素子の製造方法を提供する。【解決手段】  半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、前記第２酸化膜及び前記窒化膜の所定の領域を除去して前記第１酸化膜を露出させる段階と、イオン注入工程を行う段階と、熱酸化工程を行い、前記露出した第１酸化膜を成長させる段階と、前記第２酸化膜及び窒化膜を除去した後、前記成長した第１酸化膜をリセスして厚さの異なるゲート酸化膜を形成する段階とを含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、
前記第２酸化膜及び前記窒化膜の所定の領域を除去して前記第１酸化膜を露出させる段階と、
イオン注入工程を行う段階と、
熱酸化工程を行い、前記露出した第１酸化膜を成長させる段階と、
前記第２酸化膜及び窒化膜を除去した後、前記成長した第１酸化膜をリセスして厚さの異なるゲート酸化膜を形成する段階とを含む半導体素子の製造方法。
【請求項２】
前記イオン注入工程はＢＦ２、リン（Ｐ）又は砒素（Ａｓ）を用いて行う請求項１記載の半導体素子の製造方法。
【請求項３】
半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、
第１領域の前記第２酸化膜及び窒化膜を除去して前記第１酸化膜を露出させる段階と、
イオン注入工程を行って前記第１領域の前記第１酸化膜の表面結合構造を切る段階と、
熱酸化工程を行い、前記第１領域の前記第１酸化膜を成長させる段階と、
第２領域の前記第２酸化膜及び窒化膜を除去した後、前記成長した第１酸化膜をリセスして前記第１領域及び前記第２領域で厚さの異なるゲート酸化膜を形成する段階とを含む半導体素子の製造方法。
【請求項４】
前記第１領域は高電圧素子が形成される領域であり、前記第２領域は低電圧素子が形成される領域である請求項３記載の半導体素子の製造方法。
【請求項５】
前記イオン注入工程はＢＦ２、リン（Ｐ）又は砒素（Ａｓ）を用いて行う請求項３記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、高電圧（素子）領域及び低電圧（素子）領域にそれぞれ異なる厚さのゲート酸化膜を形成する半導体素子の製造方法に関する。
【背景技術】
【０００２】
以下、従来の高電圧（素子）領域及び低電圧（素子）領域にそれぞれ異なる厚さのゲート酸化膜を形成する半導体素子の製造方法を図１（ａ）〜図１（ｃ）に基づいて説明する。
【０００３】
図１（ａ）を参照すると、半導体基板１１上に第１酸化膜１２、窒化膜１３及び第２酸化膜１４を順次形成する。ここで、第１酸化膜１２は５０Å程度の厚さに形成し、窒化膜１３は２００Å程度の厚さに形成し、第２酸化膜１４は１００Å程度の厚さに形成する。そして、全体構造上に、高電圧（素子）領域Ａを露出させ且つ低電圧（素子）領域Ｂを閉鎖させ感光膜（図示せず）を形成し後、これをマスクとして高電圧（素子）領域Ａの第２酸化膜１４及び窒化膜１３をウェットエッチング工程で除去する。
【０００４】
図１（ｂ）を参照すると、プレクリーニング（precleaning）工程を行った後、熱酸化工程を行って高電圧（素子）領域Ａに酸化膜を成長させてゲート酸化膜１２Ａを形成する。
【０００５】
図１（ｃ）を参照すると、低電圧（素子）領域Ｂに残留する第２酸化膜１４及び窒化膜１３を除去した後、高電圧（素子）領域Ａの第１酸化膜１２をリセス（recess）する。これにより、高電圧（素子）領域Ａには厚いゲート酸化膜１２Ａが形成され、低電圧（素子）領域Ｂには薄いゲート酸化膜１２Ｂが形成される。
【０００６】
ところが、熱酸化工程によって厚さが増加した高電圧（素子）領域Ａのゲート酸化膜１２Ａと低電圧（素子）領域Ｂのゲート酸化膜１２Ｂとが接する部分１０にバーズビーク（bird's beak）が形成される。これにより、高電圧（素子）領域Ａと低電圧（素子）領域Ｂとの間にＣＣＳＴ（Constant Current Stress Test）の変化がたくさん発生する。また、電気的特性においてハンプ（hump）の発生により素子の信頼性に多くの問題がある。したがって、電荷が遷移（transition）する時間に多くの信号が印加されるとき、応答時間を減少させることが難しい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、かかる問題点を解決するためのもので、その目的は、高電圧（素子）領域と低電圧（素子）領域のゲート酸化膜が接する部分で発生するバーズビークを減らすことが可能な半導体素子の製造方法を提供することにある。
【０００８】
本発明の他の目的は、熱酸化工程を行う前に、高電圧（素子）領域にイオン注入工程を行って高電圧（素子）領域の酸化膜の表面の結合構造を切ることにより、実質的な高電圧（素子）領域の酸化膜を成長させるに際して熱による成長率よりさらに速く高電圧（素子）領域の酸化膜を成長させることができるため、バーズビークを減らすことが可能な半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための本発明は、半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、前記第２酸化膜及び前記窒化膜の所定の領域を除去して前記第１酸化膜を露出させる段階と、イオン注入工程を行う段階と、熱酸化工程を行い、前記露出した第１酸化膜を成長させる段階と、前記第２酸化膜及び窒化膜を除去した後、前記成長した第１酸化膜をリセスして厚さの異なるゲート酸化膜を形成する段階とを含む、半導体素子のゲート製造方法を提供する。
【００１０】
前記イオン注入工程はＢＦ２、リン（Ｐ）又は砒素（Ａｓ）を用いて行う。
【００１１】
また、上記目的を達成するための本発明は、半導体基板上に第１酸化膜、窒化膜及び第２酸化膜を順次形成する段階と、第１領域の前記第２酸化膜及び窒化膜を除去して前記第１酸化膜を露出させる段階と、イオン注入工程を行って前記第１領域の前記第１酸化膜の表面結合構造を切る段階と、熱酸化工程を行い、前記第１領域の前記第１酸化膜を成長させる段階と、第２領域の前記第２酸化膜及び窒化膜を除去した後、前記成長した第１酸化膜をリセスして前記第１領域及び前記第２領域で厚さの異なるゲート酸化膜を形成する段階とを含む、半導体素子の製造方法を提供する。
【００１２】
前記第１領域は高電圧素子が形成される領域であり、前記第２領域は低電圧素子が形成される領域である。
【００１３】
前記イオン注入工程はＢＦ２、リン（Ｐ）又は砒素（Ａｓ）を用いて行う。
【発明の効果】
【００１４】
本発明によれば、高電圧（素子）領域のゲート酸化膜を厚く形成するための熱酸化工程を行う前に、イオン注入工程を行って高電圧（素子）領域の酸化膜表面の結合構造を切ることにより、実質的な高電圧（素子）領域の酸化膜を成長させるに際して熱による成長率よりさらに速く高電圧（素子）領域の酸化膜を成長させることができるため、バーズビークを減らすことができる。したがって、トランジスタのＰＮ接合の空乏領域を増加させてＣＣＳＴ（Constant Current Stress Test）の特性を向上させることができる。また、高電圧（素子）領域と低電圧（素子）領域との間に発生するハンプによる影響を減少或いは除去することができるとともに、バーズビークの減少により電荷が減少する時間を減らすことができる。
【発明を実施するための最良の形態】
【００１５】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。 図面上において、同一の符号は同一の要素を意味する。
【００１６】
図２（ａ）〜図２（ｄ）は本発明に係る高電圧（素子）領域と低電圧（素子）領域にそれぞれ異なる厚さのゲート酸化膜を形成する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【００１７】
図２（ａ）を参照すると、半導体基板２１上に第１酸化膜２２、窒化膜２３及び第２酸化膜２４を順次形成する。ここで、第１酸化膜２２は５０Å程度の厚さに形成し、窒化膜２３は２００Å程度の厚さに形成し、第２酸化膜２４は１００Å程度の厚さに形成する。その後、全体構造上に、高電圧（素子）領域Ａを露出させ且つ低電圧（素子）領域Ｂを閉鎖させる感光膜（図示せず）を形成した後、これをマスクとして高電圧素子領域Ａの第２酸化膜２４及び窒化膜２３の所定の領域をウェットエッチング工程で除去し、第１酸化膜２２を露出させる。
【００１８】
図２（ｂ）を参照すると、イオン注入工程を行って高電圧素子領域Ａの第１酸化膜２２の表面の結合構造を切る。ここで、イオン注入工程はＢＦ２、リンＰ又は砒素Ａｓを用いて行う。
【００１９】
図２（ｃ）を参照すると、プレクリーニング工程を行った後、熱酸化工程を行い、高電圧（素子）領域Ａの露出した第１酸化膜２２を所定の厚さに成長させる。この際、高電圧素子領域Ａの第１酸化膜２２は、イオン注入工程によって表面の結合構造が切れた状態なので、熱による成長率よりさらに速く成長させることができる。こうすることにより、高電圧（素子）領域Ａと低電圧（素子）領域Ｂの第１酸化膜２２が接する部分２０においてバーズビークを減らすことができる。
【００２０】
図２（ｄ）を参照すると、低電圧（素子）領域Ｂに残留する第２酸化膜２４及び窒化膜２３を除去した後、高電圧（素子）領域Ａの成長した第１酸化膜２２をリセスする。これにより、高電圧（素子）領域Ａには厚いゲート酸化膜２２Ａが形成され、低電圧（素子）領域Ｂには薄いゲート酸化膜２２Ｂが形成される。即ち、厚さの異なるゲート酸化膜２２Ａ，２２Ｂが形成される。
【００２１】
図３は従来の方法（１００）と本発明に係る方法（２００）でそれぞれゲート酸化膜を形成する場合のＣＣＳＴ（Constant Current Stress Test）を比較したグラフであり、図４は従来の方法（３００）と本発明に係る方法（４００）でそれぞれゲート酸化膜を形成する場合のＣ−Ｖストレスを比較したグラフである。
【図面の簡単な説明】
【００２２】
【図１】従来の高電圧（素子）領域及び低電圧（素子）領域にそれぞれ異なる厚さのゲート酸化膜を形成する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図２】本発明に係る高電圧（素子）領域及び低電圧（素子）領域にそれぞれ異なる厚さのゲート酸化膜を形成する 半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図３】従来の方法と本発明に係る方法でそれぞれゲート酸化膜を形成する場合のＣＣＳＴを比較したグラフである。
【図４】従来の方法と本発明に係る方法でそれぞれゲート酸化膜を形成する場合のＣ−Ｖストレスを比較したグラフである。
【符号の説明】
【００２３】
Ａ    高電圧（素子）領域
Ｂ    低電圧（素子）領域
１１、２１    半導体基板
１２、２２    第１酸化膜
１３、２３    窒化膜
１４、２４    第２酸化膜
１２Ａ、２２Ａ    高電圧（素子）領域のゲート酸化膜
１２Ｂ、２２Ｂ    低電圧（素子）領域のゲート酸化膜
【図１】
2005197635.tif 000003
【図２】
2005197635.tif 000004
【図３】
2005197635.tif 000005
【図４】
2005197635.tif 000006