(57)【要約】【課題】  カーボン・ナノチューブを応用して、良好に制御されたチャネル長をもつ電界効果トランジスタを形成する方法を提供すること。【解決手段】  電界効果トランジスタは、垂直に配向されたカーボン・ナノチューブをトランジスタ本体として使用し、このカーボン・ナノチューブは、垂直の開口内部に析出させることにより形成され、量子化された電流駆動を生成するために平行な数個のナノチューブが任意的に組み合わされ、短チャネル効果を抑制するために頂部又は底部においてカーボン材料の化学組成が任意的に変更される。【選択図】      図１
2005197736.tif 000002
【特許請求の範囲】
【請求項１】
カーボン・ナノチューブ内にチャネルを有する垂直電界効果トランジスタを形成する方法であって、
基板上に第１の導電層を形成し、
前記第１の導電層上に第１の絶縁層を形成し、
前記第１の絶縁層上にゲート層を形成し、
前記ゲート層及び前記第１の絶縁層を通る実質的に垂直の内壁を有し、底部が前記第１の導電層を露出させる開口を形成し、
前記開口の前記壁上に絶縁ライナを形成し、
底部が前記第１の導電層に電気的に接触する半導体カーボン・ナノチューブを前記開口内に形成し、
前記カーボン・ナノチューブの頂部に電気的コンタクトを形成する、
ステップを含む方法。
【請求項２】
前記ゲート層を通る少なくとも２つの開口の組を形成し、前記開口の組の中にあるカーボン・ナノチューブの組の底部を前記第１の導電層に並列に接続することにより、該第１の導電層における共通電極と、共通ゲート電極とを有するＦＥＴの組を形成するステップをさらに含む、請求項１に記載の方法。
【請求項３】
前記開口の前記底部に触媒の層を形成し、前記触媒が半導体カーボン・ナノチューブの成長を開始させるようにするステップをさらに含む、請求項１に記載の方法。
【請求項４】
前記ゲート層を熱酸化させることによって前記絶縁ライナを形成するステップをさらに含む、請求項１に記載の方法。
【請求項５】
化学気相成長法によって前記絶縁ライナを形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
作動時の電気的効果を生じさせるために、前記ナノチューブの頂部及び底部の一方を形成する際に化学成分をナノチューブ材料に導入するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記化学成分が、トランジスタ作動時の短チャネル効果を抑制するために導入される、請求項６に記載の方法。
【請求項８】
前記開口の前記底部に触媒の層を形成し、前記触媒が半導体カーボン・ナノチューブの成長を開始させるようにするステップをさらに含む、請求項２に記載の方法。
【請求項９】
前記ゲート層を熱酸化させることによって前記絶縁ライナを形成するステップをさらに含む、請求項２に記載の方法。
【請求項１０】
化学気相成長法によって前記絶縁ライナを形成するステップをさらに含む、請求項２に記載の方法。
【請求項１１】
作動時の電気的効果を生じさせるために、前記ナノチューブの頂部及び底部の一方を形成する際に化学成分をナノチューブ材料に導入するステップをさらに含む、請求項２に記載の方法。
【請求項１２】
前記化学成分が、トランジスタ作動時の短チャネル効果を抑制するために導入される、請求項１１に記載の方法。
【請求項１３】
前記ゲート層を熱酸化させることによって前記絶縁ライナを形成するステップをさらに含む、請求項３に記載の方法。
【請求項１４】
化学気相成長法によって前記絶縁ライナを形成するステップをさらに含む、請求項３に記載の方法。
【請求項１５】
作動時の電気的効果を生じさせるために、前記ナノチューブの頂部及び底部の一方を形成する際に化学成分をナノチューブ材料に導入するステップをさらに含む、請求項３に記載の方法。
【請求項１６】
前記化学成分が、トランジスタ作動時の短チャネル効果を抑制するために導入される、請求項１５に記載の方法。
【請求項１７】
カーボン・ナノチューブ内にチャネルを有する垂直電界効果トランジスタであって、
基板上に配置した第１の導電層と、
前記第１の導電層上に配置された第１の絶縁層と、
前記第１の絶縁層上に配置されたゲート層と、
前記ゲート層及び前記第１の絶縁層を通って延びる実質的に垂直の内壁を有し、底部が前記第１の導電層を露出させる開口と、
前記開口の前記壁上の絶縁ライナと、
前記開口内にあり、底部が前記第１の導電層に電気的に接触している半導体カーボン・ナノチューブと、
前記カーボン・ナノチューブの頂部に形成された電気的コンタクトと、
を備えるトランジスタ。
【請求項１８】
前記ゲート層を通る少なくとも２つの開口の組をさらに備え、前記開口の組の中にあるカーボン・ナノチューブの組の底部を前記第１の導電層に並列に接続することにより、該第１の導電層における共通電極と、共通ゲート電極とを有するＦＥＴの組を形成する、請求項１７に記載のトランジスタ。
【請求項１９】
前記開口の前記底部に触媒の層をさらに備え、前記触媒が半導体カーボン・ナノチューブの成長を開始させるようにした、請求項１７に記載のトランジスタ。
【請求項２０】
作動時の電気的効果を生じさせるために、前記ナノチューブの頂部及び底部の一方を形成する際にナノチューブ材料に導入された化学成分をさらに含む、請求項１７に記載のトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野は、集積回路製造の分野であり、特に、カーボン・ナノチューブを用いるＦＥＴを形成して電界効果トランジスタ（ＦＥＴ）の本体を構成することである。
【背景技術】
【０００２】
適切な分子構造を持つカーボン・ナノチューブが、半導体として働く場合があることが分かってきた。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トランジスタの本体としてカーボン・ナノチューブを用いるＦＥＴを製造するための幾つかの試みが行われてきた。
【０００４】
こうした試みには、良好に制御されたチャネル長を持つＦＥＴを生産することに伴う問題があった。当業者であれば知っているように、チャネル長のばらつきは、トランジスタのキャパシタンスに影響を及ぼし、従ってトランジスタ動作のタイミングに影響を及ぼす。
【０００５】
また、カーボン・ナノチューブを取り扱うことの難しさ、及び、ウェーハ／基板の表面に平行なカーボン・ナノチューブの成長を制御することの難しさのため、ゲートは、通常、シリコンのウェーハ／基板とされ、絶縁体はシリコン・ウェーハの表面に成長させた酸化物とされる。
【０００６】
こうした試みの結果は、カーボン・ナノチューブをトランジスタ本体として使用できることを示してはいるものの、主に実験用の素子を生産するものであって、大量生産には適さない。
【０００７】
ナノチューブを応用したＦＥＴの潜在的な利点は、該ＦＥＴが、およそ５〜５０ｎｍという極めて小さい直径を有し、従って理論上は極めて密に集積させることが可能なことである。
【０００８】
密に集積させることは、素子の密度を高めるという極めて大きな潜在的利点、すなわち、極めて望ましい結果を有する。
【課題を解決するための手段】
【０００９】
本発明は、トランジスタ本体として垂直カーボン・ナノチューブを有するＦＥＴに関する。
【００１０】
本発明の特徴は、堆積させた導電材料の層をトランジスタのゲートとして使用することにより、リソグラフィに依存しないチャネル長全体の精密な制御を確立することである。
【００１１】
本発明の別の特徴は、ゲート層内部に開口を形成し、続いて、該開口の壁にゲート絶縁体を堆積させ、該開口内部にナノチューブを析出させることである。
本発明の別の特徴は、横方向の導電層をトランジスタのソース及びドレインとして使用することである。
【発明を実施するための最良の形態】
【００１２】
図１は、本発明による完成した垂直カーボン・ナノチューブＦＥＴ１００を示す。構造体全体は、例示的には集積回路の製造に普通に用いられるシリコン・ウェーハである基板１０上に載っている。回路の他の部分が、シリコン・トランジスタ、又は、シリコンの周知の特性を利用する他の構造体を用いるのでなければ、シリコンは一般に不要である。
【００１３】
有利なことに、シリコン・ウェーハは容易に入手可能であり、極めて高度の平坦性を備える。その方がよければ、ガラスなどの他の基板材料を用いることもできる。
【００１４】
例示的にはシリコン酸化物（ＳｉＯ２）である任意の絶縁層２０が、形成過程にあるトランジスタとウェーハの他の領域との間を絶縁する働きをする。基板が絶縁性である場合には、層２０は不要であろう。
【００１５】
例示的には不純物を添加した多結晶シリコンである導体３０が、トランジスタのコンタクト及び一方の電極を構成するために用いられる。図示された構造体のこの層及び他の層は、図を作成する都合上、図を横切って延びるものとして示される。商業的な実施形態は、回路の空間を節約し、回路における素子の密度を高めるようにパターン形成された様々な水平層を有することになるであろう。
【００１６】
例示的には酸化物又は窒化物（Ｓｉ３Ｎ４）などの絶縁体である層５０が、図の中央でソース３０とゲート６０との間を絶縁する。以下に説明されるように、ゲート６０及びその下層には高度の平坦性が与えられているので、層６０の厚さは回路全体にわたって極めて均一である。厚さの均一性は、それに対応する素子におけるチャネル長の均一性につながる。
【００１７】
図の左では、ゲート絶縁体６５によってゲート層６０から隔離されたカーボン・ナノチューブ１１０が垂直に延びる。
【００１８】
層６０の上方では、絶縁層７０が層５０の対極を形成して、ゲート電極をドレイン電極から隔離する。
【００１９】
ＦＥＴのドレインであるドレイン電極８２が、ゲート６０上方でチューブ１１０の上端部分に電気的に接触している。
【００２０】
図示の都合上、ソース、ドレイン、及びゲートへの３つのコンタクトは、同一平面を通るように示されている。実際の素子では、これらは、様々な設計上の選択の結果として、例えば実装密度を最大にし、ソース又はドレインとゲートとの間のキャパシタンスを最小にするように配置されることになる。従って、素子の設計者は、種々の電極が、図の左に延びるか、又は、紙面内もしくは紙面外に延びるように選択することができる。
【００２１】
図２は、本発明の実施のための出発構造体を示すものであり、この構造体では、シリコン基板１０に、例示的にはシリコン酸化物（ＳｉＯ２）である絶縁体の層２０と、例示的には不純物を添加した多結晶シリコン（ポリ）である、トランジスタのソースとなる導電層３０と、例示的には酸化物又は窒化物（Ｓｉ３Ｎ４）のもう一つの層である相対的に薄い第１の絶縁体の層５０と、例示的にはポリであるゲート導体層６０と、第２の絶縁体の層７０とが設けられている。
【００２２】
構造体の各々の層は、例えば化学的機械的研磨によって、少なくとも層６０の上面までは平坦化されていることが好ましい。以下に説明されるように、トランジスタのチャネル長はゲート導体層６０の厚さによって決まることになるので、該層の厚さのばらつきは、それに対応するチャネル長のばらつきを生じさせることになる。
【００２３】
下方の層の厚さが変わることもまた、チャネル長の変化を生じさせることになる。
【００２４】
図は、性質上、部分的には実体的で、また部分的には概略的である。図に示された厚さは、図示の都合上選択されたものであり、必ずしも種々の層の実際の相対的な寸法を反映しているとは限らない。
【００２５】
層５０及び７０は、それらがトランジスタのチャネルをソース電極及びドレイン電極から隔離し、該トランジスタによってもたらされる電流を制限する働きをするのに十分な程度に絶縁を与えることができる範囲で比較的薄いことが好ましい。
【００２６】
図３は工程の次のステップを示すものであり、このステップでは、標準的なリソグラフィ技術及びエッチング技術を用いて、電極へのコンタクトとして用いられることになる２つの段部が形成される。右には、ソース・コンタクトのための位置が数字３１を用いて示される。その左上方には、ゲート・コンタクトのための対応する位置６１が形成されている。
【００２７】
図４は、カーボン・ナノチューブの配置の準備段階を示す。ビア６４が、絶縁体７０と、ゲート電極６０と、絶縁体５０とを通り、良好なコンタクトを確立するのに十分な程度に、また、次に堆積される後続の触媒材料が絶縁層５０の底面より下に上面を有することになるように、層３０に貫入して形成される。
【００２８】
図５は、正確な分子構造のカーボン・ナノチューブの成長を開始させることが分っている触媒３４の任意の堆積を示すものである。ソース層３０の材料がカーボン・ナノチューブの成長に適している場合には、触媒を省略することができる。半導体材料を構築する場合、適切な触媒材料は、Ｎｉ、Ｃｏ、Ｆｅ、又はこれらの金属のシリサイドである。例示的には、材料は、ＣＶＤ処理又はＰＶＤ処理によって堆積させられる。次いで、触媒の残留分がソース電極をゲートに短絡させないことを保証するために、ウェット・エッチング又は等方性ドライ・エッチングを用いて、触媒材料を層５０の内面から除去する。触媒が良好な絶縁体である場合には、この最後のステップを省略することができる。
【００２９】
図６は、ゲート絶縁層６５を開口６４の内面に形成した結果を示す。ゲート層６０がポリである時には、開口６４の内面を熱酸化させてゲート絶縁体６５を形成するのが好都合である。触媒が酸化温度に耐えられない場合には、酸化処理を行い、開口６４の底部に清浄な表面を形成するための指向性の反応性イオン・エッチング（ＲＩＥ）を行った後で、該触媒を堆積させればよい。当業者であれば、ゲート導体材料が適切な酸化物を形成しない場合、又は、酸化温度が触媒にとって高すぎる場合には、より低温で開口内部に堆積させることができる窒化物ゲート絶縁体又は別の絶縁材料などの他の代替手段に気づくであろう。
【００３０】
堆積したゲート絶縁体の利点は、それがゲートの上面を越えて、絶縁層７０の内部にまで連続的に延びることで、該ゲートとカーボンとの間のあらゆる短絡を防止することである。
【００３１】
図７は、絶縁体７０上面のわずかに上方まで延びるように示されるカーボン・ナノチューブ１１０の形成後の構造体を示す。例示的には、カーボン・ナノチューブは、Ｃ２Ｈ２＋Ｎ２の反応によって形成される。
【００３２】
図８は、窒化物障壁層７５及びＢＰＳＧ層間誘電体１２０の堆積後の構造体を示す。
【００３３】
再び図１を参照すると、ソース、ゲート、及びカーボンにビアを形成し、該ビアを、回路に用いられる、例えば銅などの導電性相互接続体で充填した結果が示されている。
【００３４】
図１の括弧１３２及び１３４は、同一のソースとドレインとの間で並列に接続され、同一のゲートによって制御される付加的なナノチューブの位置を示す。当業者であれば、駆動される負荷に応じて２つ又はそれ以上のナノチューブを並列に接続することによって、別個の電流容量を持つトランジスタを形成できることに気づくであろう。
【００３５】
従来のバックエンド法により、必要に応じて他の相互接続層を形成し、回路を完成させる。
【００３６】
当業者であれば、現行の技術により、厚さ５〜２００ｎｍの範囲で、許容誤差約２％〜５％（３シグマ）のゲート層を形成することが可能であることを理解するであろう。このことにより、回路全体にわたって、リソグラフィ技術を用いて実施可能なものと比べて均一なトランジスタ・チャネル長がもたらされる。
【００３７】
高抵抗の材料がトランジスタ電極に直列に存在することの影響を低減するために、絶縁層５０及び７０の厚みは５〜５０ｎｍより薄いことが好ましい。
【００３８】
開口６４の直径は約５〜７０ｎｍであることが好ましく、カーボン・ナノチューブの壁の厚さは約２〜５０ｎｍであることが好ましい。
【００３９】
望ましい場合には、ソース及び／又はドレインのコンタクトに接触するカーボン・ナノチューブ端部の化学組成を変えることにより、プレーナ型ＦＥＴで用いられるＬＤＤ及びハロ・インプラントによって現在実現されているものと同じ（例えば短チャネル効果を抑制することなどの）利益を生じさせることができる。トランジスタ本体は逐次的な工程で形成されるので、素子の必要条件に合うように、ソースのインターフェース領域のみか、又はドレインのインターフェース領域のみの組成を変更するのに便利である。これは、チャネルの両端にインプラントすることが必要なプレーナ技術とは対照的である。
【００４０】
本発明を、単一の好ましい実施形態に関して説明してきたが、当業者であれば、添付の特許請求の範囲の精神及び範囲内で、様々に変形させて本発明を実施できることが分かるであろう。
【図面の簡単な説明】
【００４１】
【図１】本発明による完成したカーボン・ナノチューブＦＥＴを含む集積回路の断面図を示す。
【図２】堆積層をパターン処理する前の準備段階にある同じ領域を示す。
【図３】ソース・コンタクトを形成するための段部を露出させるように処理した後の同じ領域を示す。
【図４】ゲート導体層を通ってビアをエッチングした後の該領域を示す。
【図５】ナノチューブ内部の所望の分子構造の形成を促進する触媒層を堆積した後の該領域を示す。
【図６】ゲート絶縁体を形成した後の該領域を示す。
【図７】開口内部にカーボン・ナノチューブを形成した後の該領域を示す。
【図８】ＦＥＴ構造を囲む絶縁層を堆積した後の該領域を示す。
【図９】トランジスタのソース、ドレイン、及びゲートへのコンタクトを形成した後の該領域を示す。
【符号の説明】
【００４２】
１０：基板
２０：絶縁層
３０：ソース導体層
３４：触媒
５０：絶縁層
６０：ゲート導体層
６４：開口
６５：ゲート絶縁体
７０：絶縁層
７５：窒化物障壁層
８２：ドレイン電極
１００：垂直カーボン・ナノチューブＦＥＴ
１１０：カーボン・ナノチューブ
１２０：ＢＰＳＧ層間誘電体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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