(57)【要約】【課題】  あらゆるサージ電圧レベルに対応して保護動作をすることが可能であって、長い時間継続する過電圧に対しても確実に対応でき、かつ平常時には電力消費の少ない端子保護回路、および同期整流型のスイッチング電源を提供する。【解決手段】  端子保護回路１０は、電源入力端子１７を接地電位まで短絡するように、過電圧発生時にオンするＮチャネル型の高耐圧ＭＯＳトランジスタＱと、ＭＯＳトランジスタＱと並列接続された直列接続された８段のツェナーダイオード１〜８と、ＭＯＳトランジスタＱのゲート電位を接地電位にプルダウンする所定の大きさのゲートプルダウン抵抗Ｒとから構成されている。【選択図】  図１
2005295753.tif 000002
【特許請求の範囲】
【請求項１】
高電圧の電源入力が供給されている電源端子を過電圧から保護するための端子保護回路において、
前記電源端子を過電圧発生時に接地電位まで短絡するようにオンするスイッチング手段と、
前記スイッチング手段と並列接続され、前記電源端子の入力電圧をクランプするとともに前記スイッチング手段のオンレベルを決定するクランプ手段と、
を備えたことを特徴とする端子保護回路。
【請求項２】
前記クランプ手段は、ｎ段（ｎは自然数）に直列接続されたツェナーダイオードによって構成されていることを特徴とする請求項１記載の端子保護回路。
【請求項３】
前記スイッチング手段は、Ｎチャネル型のＭＯＳトランジスタであって、第ｎ段のツェナーダイオードのカソードと前記Ｎチャネル型のＭＯＳトランジスタのドレインとが接続され、第１段のツェナーダイオードのカソードと前記Ｎチャネル型のＭＯＳトランジスタのゲートとが接続されていることを特徴とする請求項２記載の端子保護回路。
【請求項４】
前記Ｎチャネル型のＭＯＳトランジスタのゲートは、所定の大きさの抵抗により接地電位にプルダウンされていることを特徴とする請求項３記載の端子保護回路。
【請求項５】
前記スイッチング手段は、ＮＰＮバイポーラトランジスタであって、第ｎ段のツェナーダイオードのカソードと前記ＮＰＮバイポーラトランジスタのコレクタとが接続され、第１段のツェナーダイオードのカソードと前記ＮＰＮバイポーラトランジスタのベースとが接続されていることを特徴とする請求項２記載の端子保護回路。
【請求項６】
メイン側スイッチング素子用のＭＯＳトランジスタと、同期整流側スイッチング素子用のＭＯＳトランジスタとを交互にスイッチングする同期整流型のスイッチング電源において、
請求項１ないし請求項５のいずれかに記載の端子保護回路と、前記ＭＯＳトランジスタのいずれか一方をスイッチングするドライバ回路とが同一半導体基板上の集積回路として構成され、
前記ドライバ回路には、前記端子保護回路によって保護される電源端子への電源入力とは異なる電源が供給されていることを特徴とする同期整流型のスイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、５Ｖ以上の高電圧の電源入力が供給されている電源入力端子を過電圧などのサージから保護するための端子保護回路、および同期整流型のスイッチング電源に関し、特に、電源入力端子とは異なるドライバ回路用の電源端子を備え、端子保護回路とドライバ回路とを同一半導体基板上に構成した同期整流型のスイッチング電源に関する。
【背景技術】
【０００２】
図３は、従来の同期整流型のスイッチング電源回路の構成を示す回路図である。ここに示すような同期整流型のスイッチング電源は、電源出力端子Ｔｏｕｔを制御するメインＭＯＳトランジスタＱ１がＰチャネル型のＭＯＳＦＥＴで構成され、同期整流用ＭＯＳトランジスタＱ２がＮチャネル型のＭＯＳＦＥＴで構成される。２つのＭＯＳトランジスタＱ１とＱ２は、互いのドレインが接続されており、その接続点はフィルタ回路を構成するコイルＬを介して電源出力端子Ｔｏｕｔに接続され、電源出力端子Ｔｏｕｔには一端が接地された出力コンデンサＣｏｕｔが設けられている。
【０００３】
こうしたスイッチング電源回路では、メインＭＯＳトランジスタＱ１と同期整流用ＭＯＳトランジスタＱ２がそれぞれ集積回路２０の制御端子１３，１４と接続されることにより、交互にオンオフ動作をする。この場合、２つのトランジスタＱ１，Ｑ２を駆動するためのドライバ回路１５，１６は、ともに電源入力端子１７と接続され、共通の電源入力が供給される。また、この電源入力端子１７には２つのドライバ回路１５，１６の他に、バイアス回路１８、および内部電源回路１９などが接続されている。なお、この図３では一点鎖線により示すスイッチング電源回路用の集積回路２０には、制御信号生成回路２１，２２なども含んでいる。
【０００４】
従来から、電源入力端子１７をサージ（過電圧、または過電流）から保護する保護回路では、５Ｖ程度の耐圧のあるツェナーダイオードを用いる方法が知られている。しかし、電源入力端子１７における電源電圧がツェナーダイオードの耐圧を超える場合は、ツェナーダイオードを用いることができない。そこで、電源入力端子１７に接続される集積回路２０内の各素子と半導体基板との間に寄生ダイオードを形成し、これらの寄生ダイオードを経由して、外部から電源入力端子１７へ印加されるサージ電圧を吸収することによって、ツェナーダイオードを有する他の端子と同程度（約１５０Ｖ）の静電破壊（ＥＳＤ：Electrostatic  discharge）耐量を確保していた。すなわち、集積回路２０の内部で、５Ｖ以下にレギュレートした電圧を作って端子部に供給することで、ツェナーダイオードの適用を可能にしている。
【０００５】
また、特許文献１には、電源入力端子における過電圧を検出するとプッシュプル接続された２つの出力トランジスタを同時にオフさせることにより、２つのトランジスタで過電圧に対する静電破壊耐量を稼ぐようにした過電圧保護回路の発明が記載されている。この発明は、１つだけのトランジスタにより静電破壊耐圧を大きくするには素子の構成を変更しなければならないが、それと比較したとき、同じ耐圧の素子で構成できるという利点がある。また、特許文献２には、ツェナーダイオードと抵抗とで２つのトランジスタへの電圧を分配するようにして、半導体集積回路の小型化を図るようにした、サージ保護回路および半導体集積回路の発明が記載されている。
【０００６】
図４は、別の同期整流型のスイッチング電源回路の構成を示す回路図である。このスイッチング電源は、トランジスタＱ３を同期整流用ＭＯＳトランジスタＱ２と同様にＮチャネル型のＭＯＳＦＥＴにより構成して、メインＭＯＳトランジスタＱ３のオン抵抗を小さくできるようにしたものである。
【０００７】
図４のスイッチング電源回路では、スイッチング電源を駆動するためのドライバ回路１５は、メインＭＯＳトランジスタＱ３の電源電圧よりも高い電圧でゲートを駆動する必要がある。そのため、集積回路３０では制御電圧端子２３にダイオードＤ１とコンデンサＣ１とからなるブースト回路を設けて、内部電源回路１９の電位Ｖｒｅｇ（＝５Ｖ）を５Ｖまたは２５Ｖ（＝Ｖｃｃ＋Ｖｒｅｇ）まで昇圧し、昇圧された電圧を制御電圧端子２４からドライバ回路１５に供給するようにしている点で、図３の集積回路２０とは異なっている。メインＭＯＳトランジスタＱ３を駆動するためのドライバ回路１５は、ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とから構成され、制御電圧端子２４から集積回路３０の外部回路としてダイオードＤ１とコンデンサＣ１とからなるブースト回路でブーストされた電位（Ｖｃｃ＋Ｖｒｅｇ）、もしくは電位Ｖｒｅｇが入力電源として供給される。
【０００８】
他方、同期整流用ＭＯＳトランジスタＱ２はローサイド側でＮチャネル型のＭＯＳＦＥＴとして構成したので、このトランジスタＱ２を駆動するためのゲート信号は５Ｖ以下の電圧で十分動作する。したがって、同期整流用ＭＯＳトランジスタＱ２には低耐圧のドライバ回路１６を用いることができるから、ここには内部電源回路１９から５Ｖ以下の電源を供給すれば足りるのである。
【０００９】
このように、図４に示すスイッチング電源用の集積回路３０では、電源入力端子１７はバイアス回路１８、および内部電源回路１９に接続されるだけであって、チップ内で多くの面積を占めるドライバ回路１５，１６とは接続されていない。したがって、各素子と半導体基板との間の寄生ダイオードを大きく形成することができないため、外部から電源入力端子１７に加わるサージ電圧を逃がす経路が著しく少なくなり、静電破壊耐量を５０Ｖ程度しか確保できなくなって、外部からのサージ電圧に対して破壊しやすくなる。なお、ＥＩＡＪ規格では、静電破壊耐量は、２００ｐＦ、０Ωを端子に接続した状態で、電圧印加したときの破壊する電圧値と規定されている。
【００１０】
また、特許文献３の発明は、キャパシタと抵抗とから構成されるＣＲ回路（ハイパスフィルタ）で電源電圧ラインＶｃｃに印加される高周波ノイズを検出し、電源電圧ラインＶｃｃと基準電圧ライン（接地ライン）Ｖｓｓとをつなぐ一対のＭＯＳトランジスタを短時間だけオンさせるようにしたものであって、この発明によれば静電破壊耐量が改善できる利点がある。
【特許文献１】特開平０６−２６０８４８号公報（段落番号〔００１７〕〜〔００２０〕，図１）
【特許文献２】特開２００１−１０２８７４号公報（段落番号〔００２２〕〜〔００４３〕，図２）
【特許文献３】特開平０８−９７３６２号公報（段落番号〔００１７〕〜〔００２０〕，図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
これらの特許文献１，２に記載された保護回路の発明は、いずれもプッシュプル接続された２つの出力トランジスタだけを保護するものでしかなく、図３、あるいは図４に示すスイッチング電源用の集積回路２０，３０のように、電源入力端子１７にバイアス回路１８や内部電源回路１９など、他の回路要素が接続されている場合、これらの回路を保護することができない。また、２つの出力トランジスタを同時にオフさせた場合には、他の回路素子における負担が増えるために、かえって過電圧に対して弱くなってしまうという問題があった。
【００１２】
また、特許文献３に記載された電源保護回路の発明では、電源電圧の微分をとって高調波電圧を検出しているので、通常動作時の電源の立ち上がりには応答しないようにＣＲ回路の時定数を１μｓ以下にせざるを得ない。そのため、これ以上の長い時間継続する過電圧に対しては、有効な保護動作ができないという問題があった。
【００１３】
本発明は、このような課題に鑑みてなされたものであり、あらゆるサージ電圧レベルに対応して保護動作をすることが可能であって、長い時間継続する過電圧に対しても確実に対応でき、かつ平常時には電力消費の少ない端子保護回路、および同期整流型のスイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の端子保護回路は、高電圧の電源入力が供給されている電源端子を過電圧から保護するための端子保護回路であって、前記電源端子を過電圧発生時に接地電位まで短絡するようにオンするスイッチング手段と、前記スイッチング手段と並列接続され、前記電源端子の入力電圧をクランプするとともに前記スイッチング手段のオンレベルを決定するクランプ手段と、を備えたことを特徴とする。
【００１５】
また、本発明の同期整流型のスイッチング電源は、メイン側スイッチング素子用のＭＯＳトランジスタと、同期側スイッチング素子用のＭＯＳトランジスタとを交互にスイッチングする同期整流型のスイッチング電源であって、端子保護回路と、前記ＭＯＳトランジスタのいずれか一方をスイッチングするドライバ回路とが同一半導体基板上の集積回路として構成され、前記ドライバ回路には、前記端子保護回路によって保護される電源端子への電源入力とは異なる電源が供給されていることを特徴とする。
【発明の効果】
【００１６】
本発明の端子保護回路では、電源入力端子に外部からサージが入力された場合に、Ｎチャネル型のＭＯＳＦＥＴをオンすることによって大地（ＧＮＤ）に逃がすことでＥＳＤ耐量が向上し、外部からのサージに対して破壊しにくいという効果がある。
【００１７】
また、本発明の同期整流型のスイッチング電源では、従来よりもＥＳＤ耐量を大幅に向上することが可能となり、外部からの電源入力端子へのサージに対して破壊しにくいという効果がある。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態について、図面に基づいて説明する。
図１は、本発明の端子保護回路を示す回路図である。端子保護回路１０は、集積回路４０の電源入力端子１７に接続するように、集積回路４０と同一半導体基板に形成されていて、電源入力端子１７に印加されるサージ電圧を吸収するものである。
【００１９】
図１において、端子保護回路１０は、電源入力端子１７を接地電位まで短絡するように、過電圧発生時にオンするＮチャネル型の高耐圧ＭＯＳトランジスタＱと、ＭＯＳトランジスタＱと並列接続された直列段のツェナーダイオード１〜８と、ＭＯＳトランジスタＱのゲート電位を接地電位にプルダウンするゲートプルダウン抵抗Ｒとから構成されている。ツェナーダイオード１〜８は、電源入力端子１７の入力電圧をクランプすることにより、ＭＯＳトランジスタＱのオンレベルを決定するクランプ手段であって、第１段のツェナーダイオード１のカソードには、ＭＯＳトランジスタＱのゲート、およびゲートプルダウン抵抗Ｒの一端と接続されている。
【００２０】
ここで、ツェナーダイオード１〜８の段数は、電源入力端子１７に印加される入力電圧に応じて決定すればよい。いま、例えば１段当りの耐圧が５Ｖであるとすれば、８段構成の図１のものでは、消費電流を増加することなしに、定格電圧４０Ｖ以下の入力電圧に対応するサージ電圧まで、ＥＳＤ耐圧の向上を図ることができる。
【００２１】
すなわち、クランプ手段であるツェナーダイオード１〜８は、一般にｎ段（ｎは自然数）直列接続されていてもよい。例えば、入力電圧が２０Ｖの場合には、ツェナーダイオードの１段あたりのクランプ電圧を５Ｖとするとき、少なくとも５段以上直列に接続して、２５Ｖ（＝５Ｖ×５段）まではツェナーダイオードには電流が流れないように構成すればよい。
【００２２】
図２は、端子保護回路を有する同期整流型のスイッチング電源回路の構成を示す回路図である。ここでは、図４の従来回路と対応する部分に同じ参照符号をつけて、それらの詳細な説明を省略する。
【００２３】
この同期整流型のスイッチング電源回路では、電源入力端子１７にはバイアス回路１８および内部電源回路１９が接続されている。図４の従来回路と異なるのは、図１に示す端子保護回路１０が接続されていることである。メインＭＯＳトランジスタＱ３を駆動するためのドライバ回路１５は、ＰＭＯＳトランジスタＱ４とＮＭＯＳトランジスタＱ５とから構成され、制御電圧端子２４から集積回路４０の外部回路としてダイオードＤ１とコンデンサＣ１とからなるブースト回路でブーストされた（Ｖｃｃ＋Ｖｒｅｇ）、もしくはＶｒｅｇ（同期整流用ＭＯＳトランジスタＱ２がオンのとき）が入力電源として供給される。また、同期整流用ＭＯＳトランジスタＱ２のドライバ回路１６の電源には、集積回路４０の内部電源回路１９のＶｒｅｇが供給される。
【００２４】
次に、この発明の端子保護回路１０の動作について説明する。
高耐圧ＭＯＳトランジスタＱは、電源入力端子１７へのサージ電圧を大地（ＧＮＤ）に逃がすためのスイッチング手段として動作するが、入力電圧が上述の４０Ｖまでは所定の大きさの抵抗値、例えば９０ｋΩのゲートプルダウン抵抗Ｒによって、スイッチオフ状態が保持され、電源入力端子１７から電流は流れない。このため、入力電圧が４０Ｖよりも小さい範囲では、この端子保護回路１０での消費電流はゼロであり、通常の使用範囲では集積回路の消費電流増加などの問題は生じない。
【００２５】
一方、電源入力端子１７に４０Ｖ以上のサージが入力された場合、多段構成のツェナーダイオード１〜８に電流が流れて、第１段のツェナーダイオード１のカソード側に所定の電位が生じることにより、高耐圧ＭＯＳトランジスタＱのゲートに電位がかかる。このとき、高耐圧ＭＯＳトランジスタＱがオンすることによって、サージを大地（ＧＮＤ）に逃がす。このようにして電源入力端子１７に多段のツェナーダイオード１〜８により設定されたクランプ電圧以上のサージ電圧が印加された場合に、高耐圧ＭＯＳトランジスタＱがスイッチング手段として動作し、ＥＳＤ耐量を向上することができる。
【００２６】
以上では、スイッチング手段をＮチャネル型のＭＯＳトランジスタＱによって構成したが、ＮＰＮバイポーラトランジスタによって構成することもでき、同様の効果が得られる。その場合、図１では第８段のツェナーダイオード８のカソードとＮＰＮバイポーラトランジスタのコレクタとが接続され、第１段のツェナーダイオード１のカソードとＮＰＮバイポーラトランジスタのベースとが接続される。
【００２７】
以上、この発明のスイッチング電源は、ＥＩＡＪ規格のマシンモデルで、従来は５０Ｖ程度のＥＳＤ耐量であった電源入力端子が、この発明の端子保護回路を追加するだけで、２００ＶまでＥＳＤ耐量を向上することができる利点がある。
【図面の簡単な説明】
【００２８】
【図１】本発明の端子保護回路を示す回路図である。
【図２】本発明の端子保護回路を有する同期整流型のスイッチング電源回路の構成を示す回路図である。
【図３】従来の同期整流型のスイッチング電源回路の構成を示す回路図である。
【図４】別の同期整流型のスイッチング電源回路の構成を示す回路図である。
【符号の説明】
【００２９】
１〜８  ツェナーダイオード
１０  端子保護回路
１３，１４  制御端子
１５，１６  ドライバ回路
１７  電源入力端子
１８  バイアス回路
１９  内部電源回路
２０  集積回路
２１，２２  制御信号生成回路
２３，２４  制御電圧端子
Ｑ  Ｎチャネル型の高耐圧ＭＯＳトランジスタ
Ｑ２  同期整流用ＭＯＳトランジスタ
Ｑ３  メインＭＯＳトランジスタ
Ｒ  ゲートプルダウン抵抗
【図１】
2005295753.tif 000003
【図２】
2005295753.tif 000004
【図３】
2005295753.tif 000005
【図４】
2005295753.tif 000006