(57)【要約】【課題】電源電圧の変動に対する動作信頼性が高く、高速応答特性を有し、低消費電力で単相入力信号により動作する信号レベル変換回路および該回路を用いた液晶表示装置を提供する。【解決手段】高レベルの入力信号９がＮチャネルトランジスタ１７と第２の入力トランジスタ２のソースに印加されると、第１の入力トランジスタ１はオンとなり、負荷トランジスタ３にドレイン電流が流れ、負荷トランジスタ４がおオンとなるとともに、第２の入力トランジスタ２はオフとなり、第２の入力トランジスタ２のドレインから高信号振幅に変換された出力信号１４が出力される。入力信号９が低レベルになると、Ｎチャネルトランジスタ１７を介して第１の入力トランジスタ１がオフとなり、Ｎチャネルトランジスタ１８を介して第２の入力トランジスタ２がオンとなり、低レベルの出力信号１４が出力される。【選択図】図１
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【特許請求の範囲】
【請求項１】
低信号振幅の入力信号を高信号振幅の出力信号に変換するための第１および第２の入力トランジスタを有する信号レベル変換手段と、
第１の電流源に直列に接続され、前記入力信号に所定のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセット手段と、
第２の電流源に直列に接続され、所定のバイアス電圧に所定のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセット手段と
を有し、
前記第１および第２の入力トランジスタと前記第１および第２のオフセット手段は同じ製造プロセスで形成される同極性チャネルのトランジスタで構成される
ことを特徴とする信号レベル変換回路。
【請求項２】
前記第１の入力トランジスタは、ソースに前記所定のバイアス電圧を印加され、前記第２の入力トランジスタは、ソースに前記入力信号を印加されることを特徴とする信号レベル変換回路。
【請求項３】
前記信号レベル変換手段は、カレントミラー回路で構成されることを特徴とする請求項１または２記載の信号レベル変換回路。
【請求項４】
前記信号レベル変換手段は、フリップフロップ回路で構成されることを特徴とする請求項１または２記載の信号レベル変換回路。
【請求項５】
前記入力信号の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に前記所定のバイアス電圧を設定するバイアス電圧設定手段を有することを特徴とする請求項１乃至４のいずれか１項に記載の信号レベル変換回路。
【請求項６】
前記第１のトランジスタは、Ｎチャネルトランジスタであって、ソースに前記所定のバイアス電圧を印加され、ドレインが第１の負荷トランジスタを介して電源に接続され、
前記第２のトランジスタは、Ｎチャネルトランジスタであって、ソースに前記入力信号が印加され、ドレインが第２の負荷トランジスタを介して電源に接続され、該第２の負荷トランジスタのゲートに前記第１のトランジスタのドレインが接続され、
前記第１のオフセット手段は、ゲートがドレインに接続されたＮチャネルトランジスタを有し、該Ｎチャネルトランジスタのソースに前記入力信号が印加され、ドレインが前記第１の電流源を介して電源に接続され、
前記第２のオフセット手段は、ゲートがドレインに接続されたＮチャネルトランジスタを有し、該Ｎチャネルトランジスタのソースに前記所定のバイアス電圧が印加され、ドレインが前記第１の電流源を介して電源に接続される
ことを特徴とする請求項１乃至５のいずれか１項に記載の信号レベル変換回路。
【請求項７】
前記第１および第２の電流源は、ゲートがグランドに接続され、ソースが電源に接続されたＰチャネルの電流源トランジスタで構成されることを特徴とする請求項１乃至６のいずれか１項に記載の信号レベル変換回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の信号レベル変換回路を用いたことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低レベル入力信号を高レベル出力信号に変換する信号レベル変換回路に関し、例えば高レベル信号で駆動されるアクティブマトリックス型の液晶表示装置とこの液晶表示装置に低レベル制御信号を供給するコントローラとの間に設けられ、コントローラからの低レベル制御信号を高レベル信号に変換して液晶表示装置に供給するというように両者間のインタフェース回路として使用される信号レベル変換回路および該回路を用いた液晶表示装置に関する。
【背景技術】
【０００２】
この種の従来の信号レベル変換回路について図５を参照して説明する。図５に示す従来の信号レベル変換回路において、Ｎチャネル薄膜トランジスタからなる入力トランジスタ１および２は、それぞれドレインがＰチャネル薄膜トランジスタからなる負荷トランジスタ３および４を介して電源Ｖｄｄに接続され、負荷トランジスタ３および４のゲートは互いに接続されるとともに入力トランジスタ１のドレインに接続されている。また、入力トランジスタ２のドレインから出力信号２１４が外部に出力されるようになっている。なお、入力トランジスタ１，２および負荷トランジスタ３，４はカレントミラー回路を構成している。
【０００３】
Ｐチャネル薄膜トランジスタ５のゲートには、低信号振幅（以下、低レベルと称する）の入力信号（ＩＮ）９が印加され、該Ｐチャネルトランジスタ５のソースは電流源７ａを介して電源Ｖｄｄに接続されるとともに、入力トランジスタ１のゲートに接続され、またドレインはグランドに接続されている。
【０００４】
Ｐチャネル薄膜トランジスタ６のゲートには、前記入力信号を反転した入力反転信号（ＩＮＢ）１０が印加され、該Ｐチャネルトランジスタ６のソースは電流源８ａを介して電源Ｖｄｄに接続されるとともに、入力トランジスタ２のゲートに接続され、またドレインはグランドに接続されている。
【０００５】
前記入力トランジスタ１のソースには前記入力反転信号１０が印加され、入力トランジスタ２のドレインには前記入力信号９が印加されている。
【０００６】
上記電流源７ａおよび電流源８ａは、電流源トランジスタやカレントミラー回路などで構成することができる。
【０００７】
図６は、図５の電流源７ａおよび電流源８ａをそれぞれＰチャネルトランジスタからなる電流源トランジスタ７および８で構成した回路図である。図６に示すように、Ｐチャネルトランジスタ７および８は、ゲートがそれぞれグランドに接続され、ソースが電源Ｖｄｄに接続され、これにより常時オンとなって、電流源トランジスタ７および８を構成している。すなわち、電流源トランジスタ７および８は、それぞれＰチャネルトランジスタ５および６のソースに接続され、ソースフォロワ回路を構成している。
【０００８】
図５および図６に示す信号レベル変換回路を構成する薄膜トランジスタは、約３Ｖのしきい値電圧を有し、この薄膜トランジスタを用いた集積回路である信号レベル変換回路の電源Ｖｄｄの電圧は、約９Ｖであり、またこの信号レベル変換回路に低レベルの制御信号である前記入力信号９を供給するコントローラの電源電圧は、約３〜５Ｖである。また、入力信号９と入力反転信号１０の電圧振幅は、コントローラの電源電圧と同程度の約３〜５Ｖであって、信号レベル変換回路を構成する薄膜トランジスタを用いた集積回路の電源Ｖｄｄの電圧に比較して小さい。
【０００９】
次に、上述した図５，６に示した従来の信号レベル変換回路の動作について説明する。
【００１０】
入力信号９（入力反転信号１０）が、ソースフォロワのトランジスタ５（トランジスタ６）のゲートに与えられると、トランジスタ５（トランジスタ６）のゲート−ソース間には、トランジスタのしきい値電圧に相当する電圧が発生する。そして、入力信号にしきい値電圧をオフセット電圧として加算した信号が、トランジスタ５（トランジスタ６）のソースに発生し、入力トランジスタ１（入力トランジスタ２）のゲートに印加される。すなわち、ソースフォロワトランジスタ５（トランジスタ６）のソースに発生する信号電圧は、オフセット電圧Ｖａで入力信号９（入力反転信号１０）をバイアスした信号になる。なお、入力信号９、入力反転信号１０の信号電圧の、ローレベルの電圧をグランド電圧と等しい０Ｖとし、ハイレベルの電圧を入力振幅電圧ＶＩＨ（＞０）とする。
【００１１】
すなわち、入力信号９（入力反転信号１０）がローレベルの場合には、入力トランジスタ１（入力トランジスタ２）のゲートにはオフセット電圧Ｖａが発生し、入力信号９（入力反転信号１０）がハイレベルの場合には、入力トランジスタ１（入力トランジスタ２）のゲートには入力ハイレベル電圧にオフセット電圧を加えたＶＩＨ＋Ｖａの電圧が発生する。
【００１２】
したがって、入力信号９がハイレベルで入力反転信号１０がローレベルの場合には、Ｎチャネル入力トランジスタ１のゲート−ソース間には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加される。そして、ゲート−ソース間に印加された電圧ＶｏｎがＮチャネル入力トランジスタ１のしきい値電圧よりも大きくなるようにオフセット電圧Ｖａを設定することにより、入力トランジスタ１をオンし、負荷トランジスタ３にドレイン電流を流して、負荷トランジスタ４をオンさせる。
【００１３】
このとき、他方のＮチャネル入力トランジスタ２のゲート−ソース間には、Ｖｏｆｆ＝Ｖａ−ＶＩＨの電圧が印加される。そこで、ゲート−ソース間に印加された電圧ＶｏｆｆがＮチャネル入力トランジスタ２のしきい値電圧かそれより小さくなるようにオフセット電圧Ｖａを設定することにより、入力トランジスタ２をオフする。
【００１４】
出力信号２１４の電圧レベルは、このとき信号レベル変換回路の電源電圧にほぼ等しい最大電圧となる。なお、出力信号２１４の応答性は、負荷トランジスタ４のオン電流と入力トランジスタ２のオフ電流との比が大きいほど高速に動作する。
【００１５】
また、入力信号９がローレベルで入力反転信号１０がハイレベルの場合には、入力トランジスタ１のゲート−ソース間には、Ｖｏｆｆ＝Ｖａ−ＶＩＨの電圧が印加されるため、入力トランジスタ１は、オフされる。そして、負荷トランジスタ３にはドレイン電流が流れず、負荷トランジスタ４はオフされる。
【００１６】
このとき、他方の入力トランジスタ２のゲート−ソース間には、Ｖｏｎ＝Ｖａ＋ＶＩＨの電圧が印加され、入力トランジスタ２はオンされる。
【００１７】
出力信号２１４の電圧レベルは、このとき信号レベル変換回路のグランド電圧（０Ｖ）にほぼ等しい。なお、出力信号２１４の応答性は、負荷トランジスタ４のオフ電流と入力トランジスタ２のオン電流との比が大きいほど高速に動作する。
【００１８】
以上のようにして、従来の信号レベル変換回路は、低信号振幅の入力信号９とその反転信号１０とを利用して、薄膜トランジスタ集積回路の電源電圧ほどの高振幅を有する出力信号２１４を生成することができる。
【００１９】
つまり、従来の信号レベル変換回路の信号波形の説明図である図７に示されているように、出力信号２１４は、信号波形３３５のような信号波形を有し、薄膜トランジスタ集積回路の電源電圧ＶＤＤを信号振幅としている。なお、３１は入力信号９の信号波形を示し、３２は入力反転信号１０の信号波形を示す。また、３３３は入力信号９をバイアスした信号波形を示し、３３４は入力反転信号１０をバイアス下信号波形を示す。
【特許文献１】特開２００２−２８０８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
図６，７に示した従来例では互いに反対極性の二相入力信号９と１０を用いてレベル変換回路を動作させている。従って、信号インターフェイスとして一対の接続端子が必要になる。必要な内部信号の数が増加するにつれて、信号インターフェイスの接続端子数が増大し、結線作業が煩雑になるとともにデバイスのコンパクトな実装が阻害されるという問題があった。
【００２１】
このような問題を解決するため、単相入力信号のみにより動作するレベル変換回路が提案されている。その例を図８に示す。基本的には図６に示した二相入力レベル変換回路と同様の構成を有しており、対応する構成要素には対応する同じ参照符号を付して理解を容易にしている。異なる点は、ソースフォロワのトランジスタ６のゲートと入力トランジスタ１のソースに対して反転入力信号に替え、固定の直流バイアス電圧ＶＧを印加している事である。
【００２２】
図８に示した単相入力レベル変換回路の動作を簡潔に説明する。入力信号９がハイレベルになると、入力トランジスタ１及び負荷トランジスタ４がオン状態となり、パルス増幅された出力信号２１４が立ち上がる。次に、入力信号９がローレベルになると、負荷トランジスタ４がオフ状態になるとともに、入力トランジスタ２のゲートはソースフォロワトランジスタ６の作用により固定バイアス電圧ＶＧにオフセットが印加された電位となるためオン状態となり、出力信号２１４が立ち下がる。
【００２３】
つまり、上記従来の単相信号レベル変換回路の信号波形を図１０に示すように、出力信号２１４は、信号波形３４５のような信号波形を有し、薄膜トランジスタ集積回路の電源電圧ＶＤＤを信号振幅としている。なお、４１は単相入力信号９の信号波形を示している。また、３４３は入力信号９をバイアスした信号波形を示している。
【００２４】
しかしながら、以上のような動作を安定して行なう為には、入力信号９のハイレベル電位や入力トランジスタ２のしきい値電圧等に基き固定バイアス電圧ＶＧを適切に設定する必要がある。
【００２５】
固定バイアス電圧ＶＧの設定が不適切な場合、例えば固定バイアス電圧ＶＧが入力信号９のハイレベル電位に近い場合には、入力信号９がハイレベルである時において、また固定バイアス電圧ＶＧが入力信号９のローレベル電位に近い場合には、入力信号９がローレベルである時において、入力トランジスタ１と入力トランジスタ２のゲート電位はともに同電位となり、出力２１４の電位が不定になるか、あるいは電源電位ＶＤＤとＧＮＤ電位の中間レベルとなるといった誤動作が懸念されるという課題があった。
【００２６】
特に、回路動作中の電源電圧変動などにより入力信号９のハイレベル電位が変動する場合などにおいては、動作上の信頼性低下が懸念された。
【００２７】
また、半導体製造工程上のばらつきなどにより、レベル変換回路を構成するＰチャネルトランジスタのしきい値特性とＮチャネルトランジスタのしきい値特性に偏りが生じた場合、例えばＰチャネルトランジスタが深いしきい値特性をもち、同時にＮチャネルトランジスタが浅いしきい値特性をもつ場合においては、ソースフォロワトランジスタ５，６のオフセットバイアス電圧が大きくなると同時に入力トランジスタ１，２はわずかな電位差でオン状態になるため上記のような誤動作が発生しやすいという問題があった。
【００２８】
以上のようなレベル変換動作の誤動作の懸念を鑑みて、図９に示されるような補助トランジスタを追加したレベル変換回路の構成が提案されている。
【００２９】
図９において、１５と１６が新たに追加した補助トランジスタであり、その他の構成は図８と同じであり、同じ構成要素には同じ符号を付している。入力信号の論理レベル状態に応じて、補助トランジスタ１５，１６は入力トランジスタ１および２のゲート電位を適切に確定し、入力トランジスタ１がオン状態の時は入力トランジスタ２をオフ状態に、入力トランジスタ２がオン状態の時は入力トランジスタ１をオフ状態にすることで出力２１４の誤動作を防止している。
【００３０】
しかしながら、図９の構成は、動作信頼性が確保される一方で、出力２１４のディレイが大きく、充電能力が低下するという問題がある。
【００３１】
例えば、入力信号９がハイレベルの場合について考える。この場合、補助トランジスタ１５の漏れ電流の存在によってソースフォロワトランジスタ５のオフセットバイアス印加作用を十分に得ることができない。したがって、入力トランジスタ１のゲート電位をＶＩＨ＋Ｖａに上昇させることができず、入力トランジスタ１のオン電流を大きくすることができないために、負荷トランジスタ４を十分にオン状態にできず、出力２１４をレベル変換後のハイレベル電位（ＶＤＤ）に高速に充電することができない。
【００３２】
特に、液晶表示装置を大画面化すると信号配線の負荷容量が大きくなるが、図９のレベル変換回路では出力波形の鈍りが大きくなり、回路の応答が遅くなる。また、液晶表示装置の表示容量が増えると走査線の本数が多くなり、また走査時間も短くなることから、ディレイの大きい信号波形では、十分な駆動を行うことができない。このように、充電能力が低く、ディレイが大きいレベル変換回路では、液晶表示装置の大画面化および表示容量の増大に対応できないという問題があった。
【００３３】
以上のような理由から、高速応答が求められる信号については、単相レベル変換回路を適用することができず、反転信号と非反転信号の二相信号を用いたレベル変換回路が必要とされ、信号線数の増加および部材費用や実装に関わるコストの増大を招くこととなっていた。
【００３４】
また、図９の構成は、図８の構成に比べて回路規模が増大するという問題がある。特に、画素を駆動するスイッチング素子を形成する同一のプロセスを用いて、液晶表示装置の駆動回路を同一ガラス基板上に形成する場合においては、十分な集積面積を確保するために表示部周辺の額縁を大きくしなければならないという問題があった。
【００３５】
本発明は、上記に鑑みてなされたもので、その目的とするところは、電源電圧の変動に対する動作信頼性が高く、高速応答特性を有し、低消費電力で単相入力信号により動作する信号レベル変換回路および該回路を用いた液晶表示装置を提供することにある。
【課題を解決するための手段】
【００３６】
請求項１記載の本発明の信号レベル変換回路は、低信号振幅の入力信号を高信号振幅の出力信号に変換するための第１および第２の入力トランジスタを有する信号レベル変換手段と、第１の電流源に直列に接続され、前記入力信号に所定のオフセット電圧を加えて前記第１の入力トランジスタのゲートに印加する第１のオフセット手段と、第２の電流源に直列に接続され、所定のバイアス電圧に所定のオフセット電圧を加えて前記第２の入力トランジスタのゲートに印加する第２のオフセット手段とを有し、前記第１および第２の入力トランジスタと前記第１および第２のオフセット手段は同じ製造プロセスで形成される同極性チャネルのトランジスタで構成されることを要旨とする。
【００３７】
請求項２記載の本発明の信号レベル変換回路は、前記第１の入力トランジスタが、ソースに前記所定のバイアス電圧を印加され、前記第２の入力トランジスタが、ソースに前記入力信号を印加されることを要旨とする。
【００３８】
請求項３記載の本発明の信号レベル変換回路は、前記信号レベル変換手段が、カレントミラー回路で構成されることを要旨とする。。
【００３９】
請求項４記載の本発明の信号レベル変換回路は、前記信号レベル変換手段が、フリップフロップ回路で構成されることを要旨とする。
【００４０】
請求項５記載の本発明の信号レベル変換回路は、前記入力信号の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に前記所定のバイアス電圧を設定するバイアス電圧設定手段を有することを要旨とする。
【００４１】
請求項６記載の本発明の信号レベル変換回路では、前記第１のトランジスタは、Ｎチャネルトランジスタであって、ソースに前記所定のバイアス電圧を印加され、ドレインが第１の負荷トランジスタを介して電源に接続され、前記第２のトランジスタは、Ｎチャネルトランジスタであって、ソースに前記入力信号が印加され、ドレインが第２の負荷トランジスタを介して電源に接続され、該第２の負荷トランジスタのゲートに前記第１のトランジスタのドレインが接続され、前記第１のオフセット手段は、ゲートがドレインに接続されたＮチャネルトランジスタを有し、該Ｎチャネルトランジスタのソースに前記入力信号が印加され、ドレインが前記第１の電流源を介して電源に接続され、前記第２のオフセット手段は、ゲートがドレインに接続されたＮチャネルトランジスタを有し、該Ｎチャネルトランジスタのソースに前記所定のバイアス電圧が印加され、ドレインが前記第１の電流源を介して電源に接続されることを要旨とする。
【００４２】
請求項７記載の本発明の信号レベル変換回路では、前記第１および第２の電流源は、ゲートがグランドに接続され、ソースが電源に接続されたＰチャネルの電流源トランジスタで構成されることを要旨とする。
【００４３】
請求項８記載の本発明の液晶表示装置は、請求項１乃至７のいずれか１項に記載の信号レベル変換回路を用いたことを要旨とする。
【発明の効果】
【００４４】
本発明によれば、信号レベル変換手段を構成する第１および第２の入力トランジスタと第１および第２のオフセット手段を同じ製造プロセスで形成される同極性チャネルのトランジスタで構成しているので、トランジスタの特性変動および電源電圧の変動に対しても動作信頼性が高く、高速応答特性を有する信号レベル変換回路を提供することができる。
【００４５】
本発明によれば、入力信号の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に所定のバイアス電圧を設定するので、例えば従来のようにバイアス電圧が入力信号の高レベル電位に近い場合には入力信号が高レベルである時において、またバイアス電圧が入力信号の低レベル電位に近い場合には入力信号が低レベルである時において、両入力トランジスタのゲート電位がともに同電位となり、出力信号の電位が不安定になったり、または電源電圧とグランド電位の中間レベルになるといった誤動作を防止でき、高い動作信頼性を確保することができる。
【００４６】
本発明によれば、請求項１乃至７のいずれか１項に記載の信号レベル変換回路を用いて液晶表示装置を構成するので、入力反転信号線が不要で信号線の数を低減することができ、補助トランジスタも不要で部品数が少なく、部品および実装に関わる価格を低減でき、更に表示部周辺の額縁を低減でき、高信頼性および高速応答特性を有する液晶表示装置を提供できる。
【００４７】
本発明によれば、液晶表示装置とコントローラとの間の制御信号インタフェースの配線数を減少することができ、かつ液晶表示装置への供給は低信号振幅でよいことから、従来の構成に比べて不要輻射ノイズの低減した液晶表示装置を実現することができる。
【発明を実施するための最良の形態】
【００４８】
以下、図面を用いて、本発明を実施するための最良の形態（以下、実施形態と称する）を説明する。
【００４９】
図１は、本発明の一実施形態に係わる信号レベル変換回路の構成を示す回路図である。図１に示す本実施形態の信号レベル変換回路は、例えばコントローラなどから供給される例えば３〜５Ｖ程度の低レベル制御信号である入力信号９を例えば９Ｖ程度の高レベルの出力信号１４として出力するものであり、低レベルの入力信号９を高レベルの出力信号１４に変換するための信号レベル変換手段を構成するＮチャネル薄膜トランジスタからなる第１および第２の入力トランジスタ１および２を有することは図５，６に示した従来の回路と同じであるが、第１の入力トランジスタ１のソースに所定のバイアス電圧（ＶＲＥＦ）１９が印加されていることが異なる。なお、第２の入力トランジスタ２のソースには入力信号９が印加されている。
【００５０】
また、第１および第２の入力トランジスタ１および２は、各々ドレインがＰチャネル薄膜トランジスタからなる負荷トランジスタ３および４を介して電源Ｖｄｄに接続され、また両負荷トランジスタ３および４のゲートは、互いに接続されるとともに、第１の入力トランジスタ１のドレインに接続されていることも図５，６に示した従来の回路と同じである。
【００５１】
第１の入力トランジスタ１のゲートには、第１のオフセット手段を構成するＮチャネルトランジスタ１７のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第１の電流源７ａを介して電源Ｖｄｄに接続され、更にソースには入力信号９が印加され、これにより該Ｎチャネルトランジスタ１７のソースに入力信号９が印加されると、Ｎチャネルトランジスタ１７のソースとゲート間には該トランジスタのしきい値電圧に相当する電圧が発生し、入力信号９に該しきい値電圧をオフセット電圧として加算した電圧信号がＮチャネルトランジスタ１７のドレインに発生し、第１の入力トランジスタ１のゲートに印加される。
【００５２】
同様に、第２の入力トランジスタ２のゲートには、第２のオフセット手段を構成するＮチャネルトランジスタ１８のドレインが接続され、該ドレインは同トランジスタのゲートに接続されるとともに第１の電流源７ａを介して電源Ｖｄｄに接続され、更にソースにはバイアス電圧１９が印加され、これによりＮチャネルトランジスタ１８のソースとゲート間には該トランジスタのしきい値電圧に相当する電圧が発生し、バイアス電圧１９に該しきい値電圧をオフセット電圧として加算した電圧信号がＮチャネルトランジスタ１８のドレインに発生し、第２の入力トランジスタ２のゲートに印加される。
【００５３】
上述したように、本実施形態では、第１、第２のオフセット手段を構成するトランジスタとして、Ｎチャネルトランジスタ１７，１８を使用している点が従来のソースフォロワを構成しているＰチャネルトランジスタ５，６と異なるものである。
【００５４】
このように本実施形態の信号レベル変換回路においては、オフセット手段を構成するトランジスタ１７，１８をＮチャネルとして、第１、第２の入力トランジスタ１，２と同じＮチャネルとするとともに、第１、第２の入力トランジスタ１，２およびオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成し、これによりプロセスのばらつきによるトランジスタの特性の変動の影響を信号レベル変換回路が受けないようにしている。
【００５５】
なお、電流源７ａおよび８ａは、例えば図６に示すようにゲートをグランドに接続し、ソースを電源Ｖｄｄに接続したＰチャネルトランジスタからなる電流源トランジスタで構成してもよいし、またはカレントミラー回路で構成してもよい。
【００５６】
次に、以上のように構成される本実施形態の中の動作について説明する。なお、この説明において、入力信号９の低レベル電圧をグランド電圧とほぼ等しい０Ｖとし、高レベル電圧を入力振幅電圧ＶＩＨとし、また定常的に出力されているバイアス電圧１９をＶＲＥＦとし、前記オフセット電圧をＶａとする。
【００５７】
図１の信号レベル変換回路において、まず高レベルの入力信号９がＮチャネルトランジスタ１７のソースおよび第２の入力トランジスタ２のソースに印加されると、Ｎチャネルトランジスタ１７のソースとゲート間には該ドレインのしきい値電圧に相当する電圧が発生し、入力信号９の高レベル電圧ＶＩＨにしきい値電圧をオフセット電圧Ｖａとして加算した電圧（ＶＩＨ＋Ｖａ）がＮチャネルトランジスタ１７のドレインに発生し、第１の入力トランジスタ１のゲートに印加される。
【００５８】
この時、第１の入力トランジスタ１のソースにはバイアス電圧１９の電圧ＶＲＥＦが印加されているので、第１の入力トランジスタ１のソースとゲート間に印加される電圧Ｖｏｎは、
Ｖｏｎ＝ＶＩＨ＋Ｖａ−ＶＲＥＦ
となる。従って、ここで、電圧Ｖｏｎが第１の入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、第１の入力トランジスタ１は、オンとなり、負荷トランジスタ３にドレイン電流が流れ、負荷トランジスタ４がオンとなる。
【００５９】
一方、バイアス電圧１９をソースに印加されているＮチャネルトランジスタ１８のドレインには、上述したように、バイアス電圧１９の電圧ＶＲＥＦに該しきい値電圧をオフセット電圧Ｖａとして加算した電圧信号（ＶＲＥＦ＋Ｖａ）が発生し、第２の入力トランジスタ２のゲートに印加されているが、第２の入力トランジスタ２のソースには高レベルの入力信号９の電圧ＶＩＨが印加されているので、第２の入力トランジスタ２のゲートとソース間に印加される電圧Ｖｏｆｆは、
Ｖｏｆｆ＝ＶＲＥＦ＋Ｖａ−ＶＩＨ
となる。
【００６０】
従って、ここで、電圧Ｖｏｆｆが第２の入力トランジスタ２のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、第２の入力トランジスタ２は、オフとなる。
【００６１】
すなわち、前記電圧Ｖｏｎが第１の入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定するとともに、電圧Ｖｏｆｆが第２の入力トランジスタ２のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、図１に示す信号レベル変換回路に高レベルの入力信号９が印加されると、第１の入力トランジスタ１がオンとなって、負荷トランジスタ３に電流が流れ、負荷トランジスタ４がオンとなると同時に、第２の入力トランジスタ２がオフとなり、これにより第２の入力トランジスタ２のドレインの電圧は、オンとなった負荷トランジスタ４を介した電源Ｖｄｄの電圧にほぼ等しい最大電圧となり、この最大電圧が出力信号１４として出力される。
【００６２】
すなわち、図１０に示す信号波形図を参照すると、本実施形態において、出力信号１４は、符号３４５で示すように薄膜トランジスタ集積回路の電源Ｖｄｄの電圧ＶＤＤを振幅とする出力信号となる。なお、入力信号９の高レベル電圧ＶＩＨは、符号４１で示すような信号波形となり、この入力信号９の高レベル電圧ＶＩＨに対してオフセット電圧Ｖａを印加した電圧の信号波形は、符号３４３で示すようになる。
【００６３】
なお、出力信号１４の応答性は、負荷トランジスタ４のオン電流と第２の入力トランジスタ２のオフ電流との比によって決まる。ところで、従来の例えば図６に示すような回路構成では、プロセスばらつきによるトランジスタ特性の変動によっては、第２の入力トランジスタ２のオフ電流を十分に小さくすることができず、オン電流とオフ電流の比を大きくできない場合があったが、図１に示す本発明では、上述したように、第１、第２の入力トランジスタ１，２とオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１，２のしきい値が小さい場合には、オフセット手段を構成するＮチャネルトランジスタ１７，１８のしきい値も同様に小さくなるため、オフセットバイアスが自動的に抑制され、これにより第２の入力トランジスタ２を適切にオフ状態にすることができる。この結果、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。
【００６４】
次に、低レベルの入力信号９が入力された場合には、第１の入力トランジスタ１のゲートとソース間に印加される電圧Ｖｏｆｆは、
Ｖｏｆｆ＝Ｖａ−ＶＲＥＦ
となり、これにより第１の入力トランジスタ１はオフとなり、負荷トランジスタ３にはドレイン電流が流れず、負荷トランジスタ４はオフとなる。この時、第２の入力トランジスタ２のゲートとソース間に印加される電圧Ｖｏｎは、
Ｖｏｎ＝ＶＲＥＦ＋Ｖａ−０
となるため、第２の入力トランジスタ２は、オンとなる。第２の入力トランジスタ２のドレインからの出力信号１４は、信号レベル変換回路のグランド電圧にほぼ等しい０Ｖの電圧となる。
【００６５】
すなわち、電圧Ｖｏｎ（＝ＶＲＥＦ＋Ｖａ−０）が第２の入力トランジスタ２のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定するとともに、電圧Ｖｏｆｆ（＝Ｖａ−ＶＲＥＦ）が第１の入力トランジスタ１のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定することにより、低レベルの入力信号９が印加されると、第１の入力トランジスタ１がオフとなって、負荷トランジスタ３に電流が流れず、負荷トランジスタ４がオフとなると同時に、第２の入力トランジスタ２がオンとなり、これにより第２の入力トランジスタ２のドレインの電位は、グランド電圧にほぼ等しい０Ｖとなり、この０Ｖの電圧が出力信号１４として出力される。
【００６６】
なお、この場合の出力信号１４の応答性は、負荷トランジスタ４のオフ電流と第２の入力トランジスタ２のオン電流の比によって決まる。この場合においても、上述したと同様に、従来の回路構成では、プロセスばらつきによるトランジスタ特性の変動によっては、第２の入力トランジスタ２のオン電流を十分に大きくすることができず、オン電流とオフ電流の比を大きくできない場合があったが、本発明では、上述したように、第１，第２の入力トランジスタ１，２とオフセット手段を構成するＮチャネルトランジスタ１７，１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１，２のしきい値が大きい場合においても、オフセット手段を構成するＮチャネルトランジスタ１７，１８のしきい値も同様に大きくなるため、オフセットバイアスを自動的に大きくすることができ、これにより第２の入力トランジスタ２を十分にオン状態にすることができる。この結果、出力信号１４が低レベル出力になる場合においても、高レベル出力の場合と同様に、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。
【００６７】
次に、バイアス電圧１９の電圧ＶＲＥＦの設定方法について説明する。
【００６８】
このバイアス電圧１９の設定は、上述したように、入力信号９が高レベルの場合には、電圧Ｖｏｎ（＝ＶＩＨ＋Ｖａ−ＶＲＥＦ）が第１の入力トランジスタ１のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、電圧Ｖｏｆｆ（＝ＶＲＥＦ＋Ｖａ−ＶＩＨ）が第２の入力トランジスタ２のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、また入力信号９が低レベルの場合には、電圧Ｖｏｎ（＝ＶＲＥＦ＋Ｖａ−０）が第２の入力トランジスタ２のしきい値電圧よりも大きくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定し、電圧Ｖｏｆｆ（＝Ｖａ−ＶＲＥＦ）が第１の入力トランジスタ１のしきい値電圧よりも小さくなるようにバイアス電圧１９の電圧ＶＲＥＦを設定すればよいものである。
【００６９】
従って、上記を整理すると、次式のようになる。
【００７０】
Ｖｏｎ＝ＶＩＨ＋Ｖａ−ＶＲＥＦ＞Ｖｔ
Ｖｏｆｆ＝ＶＲＥＦ＋Ｖａ−ＶＩＨ＜Ｖｔ
Ｖｏｎ＝ＶＲＥＦ＋Ｖａ−０＞Ｖｔ
Ｖｏｆｆ＝Ｖａ−ＶＲＥＦ＜Ｖｔ
ここで、第１、第２の入力トランジスタ１，２のしきい値電圧をＶｔとすると、本発明では第１，第２の入力トランジスタ１，２および第１，第２のオフセット手段のＮチャネルトランジスタ１７，１８が同極性のＮチャネルトランジスタで形成されているため、Ｎチャネルトランジスタ１７，１８によって印加されるオフセット電圧Ｖａは、しきい値電圧Ｖｔに等しい、すなわちＶａ＝Ｖｔである。従って、このＶａ＝Ｖｔを上記式に代入して整理すると、次式のようになる。
【００７１】
０＜ＶＲＥＦ＜ＶＩＨ
従って、この式を満たすようにバイアス電圧１９の電位ＶＲＥＦを設定すればよく、これは、概ね
ＶＲＥＦ＝ＶＩＨ×１／２
となるようにＶＲＥＦを設定することにより安定した動作を得ることができる。
【００７２】
上述したように、本実施形態では、バイアス電圧１９の電位ＶＲＥＦを適切に設定することにより、具体的には、概ね入力信号９の高レベル電圧ＶＩＨの半分の値に設定することにより、低信号振幅の単相入力信号９を高信号振幅の出力信号１４を生成することができるとともに、信号レベル変換手段を構成する第１、第２の入力トランジスタ１，２の特性が製造プロセスによるばらつきにより変動した場合などにおいても、応答が高速な出力信号１４を生成することができる。
【００７３】
また、本実施形態では、第１、第２のオフセット手段を構成するＮチャネルトランジスタ１７，１８が従来のように接地を必要とするソースフォロワ構成ではなく、従って電源Ｖｄｄからグランドに向けて定常的な電流経路がないため、従来の比較して消費電力を低減することができる。
【００７４】
図２は、本発明の他の実施形態に係わる信号レベル変換回路の回路構成を示す回路図である。
【００７５】
同図に示す実施形態の信号レベル変換回路は、図１に示した実施形態の信号レベル変換回路において信号レベル変換手段を構成する第１、第２の入力トランジスタ１，２と負荷トランジスタ３，４からなるカレントミラー回路の代わりにフリップフロップ回路を使用した点が異なるのみであり、その他の構成および作用は同じであり、同じ構成要素には同じ符号を付している。
【００７６】
なお、上記フリップフロップ回路においては、図１の負荷トランジスタ３，４の代わりに符号を変えた負荷トランジスタ２０，２１を用い、負荷トランジスタ２０のゲートを第２の入力トランジスタ２のドレインに接続し、負荷トランジスタ２１のゲートを第１の入力トランジスタ１のドレインに接続してフリップフロップ回路を構成している。そして、上述したように、第１の入力トランジスタ１が高レベルの入力信号９によりオンとなると、負荷トランジスタ２１がオンとなり、これにより負荷トランジスタ２０がオフとなるとともに、また高レベルの入力信号９により第２の入力トランジスタ２がオフとなり、第２の入力トランジスタ２のドレインから高レベルの出力信号１４が出力される。
【００７７】
また、第２の入力トランジスタ２が低レベルの入力信号９によりオンとなると、負荷トランジスタ２０がオンとなり、これにより負荷トランジスタ２１がオフとなるとともに、また低レベルの入力信号９により第１の入力トランジスタ１がオフとなり、第２の入力トランジスタ２のドレインから出力される出力信号１４は低レベルになる。
【００７８】
本実施形態における出力信号１４の応答性は、負荷トランジスタ２１のオフ電流と第２の入力トランジスタ２のオン電流の比によって決まる。この場合においても、上述したと同様に、従来の回路構成では、プロセスばらつきによるトランジスタ特性の変動によっては、第２の入力トランジスタ２のオフ電流を十分に大きくすることができず、オン電流とオフ電流の比を大きくできない場合があったが、本発明では、上述したように、第１、第２の入力トランジスタ１、２とオフセット手段を構成するＮチャネルトランジスタ１７、１８を同じ製造プロセスで形成できる同極性のＮチャネルのトランジスタで構成することにより、入力トランジスタ１、２のしきい値が大きい場合においても、オフセット手段を構成するＮチャネルトランジスタ１７，１８のしきい値も同様に大きくなるため、オフセットバイアスを自動的に大きくすることができ、これにより第２の入力トランジスタ２を十分にオン状態にすることができる。この結果、出力信号１４が低レベル出力になる場合においても、高レベル出力の場合と同様に、プロセス変動に対する出力信号１４の応答性は、従来の信号レベル変換回路に比較して良くなり、高速な動作を実現することができる。
【００７９】
次に、図３を参照して、前記バイアス電圧１９を入力信号９の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に設定するバイアス電圧設定手段を構成するバイアス電圧設定回路について説明する。
【００８０】
図３において、３３は、単相の入力信号９を出力するバッファアンプ３３であり、このバッファアンプ３３は、低レベルの制御信号を入力信号として供給する例えばコントローラに内蔵されているものであり、このバッファアンプ３３の電源電圧Ｖｏはコントローラの電源電圧と同程度の３〜５Ｖ程度である。このバッファアンプ３３から出力される入力信号９の振幅は、バッファアンプ３３の電源電圧Ｖｏと同程度の電位を高レベルとし、バッファアンプ３３の電源電圧の変動に伴い入力信号９の振幅も変動する。
【００８１】
バッファアンプ３３の電源電圧Ｖｏとグランドとの間に直列に接続された抵抗３５と３６は、同じ抵抗値を有し、バッファアンプ３３の電源電圧Ｖｏを抵抗３５，３６の抵抗比により１／２に分圧した電圧を両抵抗３５，３６の接続点から出力し、この１／２に分圧した電圧は、ボルテージフォロワ回路３４により電流増幅され、バイアス電圧１９として出力されている。なお、バイアス電圧１９ａは、図１、２に示す上記実施形態のバイアス電圧１９として第１の入力トランジスタ１およびＮチャネルトランジスタ１８のソースに印加される。
【００８２】
上記バイアス電圧設定回路の構成では、入力信号９の振幅がバッファアンプ３３の電源電圧Ｖｏの変動に伴って変動したとしても、このバッファアンプ３３の電源電圧Ｖｏの変動により抵抗３５，３６の分圧電圧も同様に変動し、この変動した分圧電圧がボルテージフォロワ回路３４で電流増幅され、ボルテージフォロワ回路３４からバイアス電圧１９ａとして出力されるものであるため、このバイアス電圧１９ａもバッファアンプ３３の電源電圧Ｖｏに伴って変動する。すなわち、入力信号９の高レベル電位がバッファアンプ３３の電源電圧Ｖｏの変動により変動したとしても、バイアス電圧１９ａは、バッファアンプ３３の電源電圧Ｖｏの変動に追従して変動し、信号レベル変換動作の最適値である入力信号９の高齢ベル電位とその低レベル電位との中間電位に設定される。
【００８３】
これに対して、従来の信号レベル変換回路では、入力信号９の高レベル電位が変動する場合、例えば入力信号９の高レベル電位が低下して、バイアス電圧の電位が入力信号９の高レベル電位に近くなった場合には、入力信号９が高レベルである時において、入力トランジスタ１と２のゲート電位は共に同電位となり、出力信号１４の電位が不安定になるか、または電源Ｖｄｄの電圧ＶＤＤとグランド電位の中間レベルになるといった誤動作が懸念されたが、本発明の図３に示す回路構成では、入力信号９の高レベル電位が変動した場合においても、入力信号９の高レベル電位の変動に追従してバイアス電圧１９ａの電位は、信号レベル変換動作の最適値である入力信号９の高レベル電位と低レベル電位の中間電位に設定されるため、上記のような誤動作を防止でき、正常なレベル変換動作を行なうことができる。
【００８４】
また、上記図３の構成では、バイアス電圧１９ａから流れる電流は、ボルテージフォロワ回路３４により供給されるため、抵抗３５，３６は高抵抗に設定することができ、消費電流を大きく損なうことなく、バイアス電圧１９ａを出力することができる。
【００８５】
図４は、図３に示したバイアス電圧設定回路において分圧抵抗３５，３６の代わりにアナログサンプルアンドホールド回路を用い、これによりバイアス電圧１９を入力信号９の高レベル電圧の変動に追従して入力信号の高レベル電位と低レベル電位の中間電位に設定し、バイアス電圧１９ｂとして出力する別のバイアス電圧設定回路の構成を示す回路図である。
【００８６】
図４に示す回路において、アナログサンプルアンドホールド回路のスイッチ４３を所定のタイミングでオン−オフ動作させることにより、バッファアンプ３３の出力である入力信号９の電圧をコンデンサ４２に導いて、入力信号９の電圧の１／２に相当する電圧をコンデンサ４２に蓄積し、このコンデンサ４２に蓄積された入力信号９の１／２の電圧をボルテージフォロワ回路３４で電流増幅し、バイアス電圧１９ｂとして出力している。この場合も、図３と同様に、入力信号９の高レベル電位の変動に追従して、バイアス電圧１９ｂを信号レベル変換動作の最適値である入力信号９の高レベル電位と低レベル電位との中間電位に設定することができ、電源電圧の変動などにより入力信号９の高レベル電位が変動しても、信号レベル変換回路は適格に動作し、信号レベル変換動作の信頼性を高めることができる。
【００８７】
次に、図１１を参照して、上述した各実施形態の信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置について説明する。
【００８８】
図１１に示すアクティブマトリックス型の液晶表示装置９０１は、例えばフラットパネル式の液晶表示装置であって、薄膜トランジスタを用いた集積回路により構成されており、上述した各実施形態の信号レベル変換回路を符号９１１で示すように内蔵している。
【００８９】
図１１において、９０２は、例えばＣＭＯＳゲートアレイなどからなる液晶表示装置９０１のコントローラである。このコントローラ９０２からの例えば３〜５Ｖの低信号振幅の制御信号９１２は、液晶表示装置９０１に内蔵されている信号レベル変換回路９１１に前記入力信号９として入力され、該信号レベル変換回路９１１で上記出力信号１４に対応する例えば約９Ｖの高信号振幅の制御信号９１３に変換される。この高信号振幅の制御信号９１３は、ソース駆動回路９０９およびゲート駆動回路９１０に供給される。
【００９０】
ゲート駆動回路９１０から出力される複数の並行に設けられたゲート線ｇ１，ｇ２，ｇ３，…ｇｎとソース駆動回路９０９から出力され、前記ゲート線に交差する複数の並行に設けられたソース線ｓ１，ｓ２，ｓ３，…ｓｍとの各交差部には、ゲート線にゲートが接続され、ソース線にソースが接続された薄膜トランジスタ９０３、この薄膜トランジスタ９０３のドレインに一方の電極が接続された蓄積容量９０４、およびこの蓄積容量９０４に並列に接続された液晶容量９０５からなる画素部が設けられている。なお、蓄積容量９０４および液晶容量９０５の各対向電極は共通電極線９０８に接続されている。
【００９１】
そして、上述したように信号レベル変換回路９１１からの例えば約９Ｖの高信号振幅に変換された制御信号を供給されたゲート駆動回路９１０およびソース駆動回路９０９においては、ゲート駆動回路９１０が制御信号に応じて各ゲート線を順次走査することにより、このゲート駆動回路９１０で選択されたゲート線で特定される各画素部に対してソース駆動回路９０９がソース線を介して映像信号を入力するということにより各画素により映像を表示するようになっている。
【００９２】
上述したように、薄膜トランジスタを用いたアクティブマトリックス型の液晶表示装置９０１に前記信号レベル変換回路を内蔵することにより、例えばＣＭＯＳＩＣゲートアレイなどから直接制御が可能となり、高速なインタフェース信号に対応する液晶表示装置を実現することができる。
【００９３】
また、上記構成では、薄膜トランジスタを用いた液晶表示装置と信号レベル変換回路とを同一の製造プロセスで形成することができるとともに、特別なインタフェース素子を用いずに、一般的な低電源電圧のＣＭＯＳ回路との高速で直接的なインタフェースを可能にする。更に、液晶表示装置の大画面化や高精細化に伴い配線負荷が増大した場合にも十分に液晶表示装置を駆動することができる。
【００９４】
上記構成では、画素を駆動する薄膜トランジスタからなるスイッチング素子を形成する同一の製造プロセスを用いて、液晶表示装置の駆動回路を同一ガラス基板に形成する場合において、少ない数のトランジスタで信号レベル変換回路を構成でき、液晶表示装置の表示部周辺の額縁を小さくすることができる。また、液晶表示装置を駆動する制御信号線の数を低減でき、デバイスのコンパクトな実装が可能となり、部材費用や実装に関わる価格を抑えることができる。
【００９５】
また上記構成では、液晶表示装置とコントローラとの間の制御信号インタフェースのバス配線数を減少することができ、かつ液晶表示装置への供給は低信号振幅でよいことから、従来の構成に比べて不要輻射ノイズの低減した液晶表示装置を実現することができる。
【図面の簡単な説明】
【００９６】
【図１】本発明の一実施形態に係わる信号レベル変換回路の構成を示す回路図である。
【図２】本発明の他の実施形態に係わる信号レベル変換回路の回路構成を示す回路図である。
【図３】図１，２に示す実施形態の信号レベル変換回路に使用されるバイアス電圧を設定する回路構成を示す回路図である。
【図４】図３に示すバイアス電圧設定回路において分圧抵抗の代わりにサインプルアンドホールド回路を用いた別のバイアス電圧設定回路の構成を示す回路図である。
【図５】従来の信号レベル変換回路の構成を示す回路図である。
【図６】図５に示した従来の信号レベル変換回路において電流源の代わりに電流源トランジスタを用いた従来の信号レベル変換回路の構成を示す回路図である。
【図７】信号レベル変換回路の各部の信号波形を示す波形図である。
【図８】従来の更に別の信号レベル変換回路の構成を示す回路図である。
【図９】図８に示した従来の信号レベル変換回路に補助トランジスタを追加した従来の信号レベル変換回路の構成を示す回路図である。
【図１０】信号レベル変換回路の各部の信号波形を示す波形図である。
【図１１】信号レベル変換回路を用いたアクティブマトリックス型の液晶表示装置の回路構成を示すブロック図である。
【符号の説明】
【００９７】
１  第１の入力トランジスタ
２  第２の入力トランジスタ
３，４  負荷トランジスタ
７，８  電流源トランジスタ
７ａ，８ａ  電流源
９  入力信号
１４  出力信号
１７，１８  Ｎチャネルトランジスタ
１９，１９ａ，１９ｂ  バイアス電圧
２０，２１  負荷トランジスタ
３３  バッファアンプ
３４  ボルテージフォロワ回路
３５，３６  分圧抵抗
４２  コンデンサ
４３  スイッチ
９０１  液晶表示装置
９０３  薄膜トランジスタ
９０４  蓄積容量
９０５  液晶容量
９０９  ソース駆動回路
９１０  ゲート駆動回路
９１１  信号レベル変換回路
【図１】
2005311790.tif 000003
【図２】
2005311790.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005311790.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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