(57)【要約】【課題】  動作信号の電圧と電源電圧／接地電圧との乖離やその後段への伝播を防ぎ、回路動作安定性の確保とトランジスタの漏れ電流の増大を防ぐ。【解決手段】  半導体集積回路の設計方法は、半導体集積回路を流れる信号電圧の電源電圧および接地電圧からの乖離を防止するように前記半導体集積回路に配置された回路素子を高閾値のトランジスタまたは並列数の少ない回路素子に置き換え、前記信号電圧の前記電源電圧および接地電圧からの乖離の後段への伝播を防止するように前記置き換えられた回路素子の後段に配置された回路素子を高閾値のトランジスタまたは並列数の少ない回路素子に置き換え、前記半導体集積回路が安定して動作するように該半導体集積回路を構成する全ての回路素子を順次配置する。【選択図】  図１
2005229051.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路を流れる信号電圧の電源電圧および接地電圧からの乖離を防止するように前記半導体集積回路に配置された回路素子を高閾値のトランジスタまたは並列数の少ない回路素子に置き換え、
前記信号電圧の前記電源電圧および接地電圧からの乖離の後段への伝播を防止するように前記置き換えられた回路素子の後段に配置された回路素子を高閾値のトランジスタまたは並列数の少ない回路素子に置き換え、
前記半導体集積回路が安定して動作するように該半導体集積回路を構成する全ての回路素子を順次配置することを特徴とする半導体集積回路の設計方法。
【請求項２】
所定の論理動作を行なう半導体集積回路を設計する設計方法において、
前記所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続する所定の回路配置により前記半導体集積回路を合成し、
前記所定の回路配置における高速化が要求される部分に低閾値の高速トランジスタが適用されると共に高速化が要求されない部分に高閾値の低速トランジスタが適用されるように前記所定の回路配置を置き換え、
前記低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出し、
前記接続関係の不備が検出された部分に配置された低閾値の高速トランジスタをリーク電流の少ない構成に置き換える、
ことを特徴とする半導体集積回路の設計方法。
【請求項３】
低閾値のＮＭＯＳが並列に接続された回路の後段に低閾値のＰＭＯＳが並列に並ぶ回路が接続されている場合、または、低閾値のＰＭＯＳが並列に接続された回路の後段に低閾値のＮＭＯＳが並列に並ぶ回路が接続されている場合に、前記半導体集積回路における接続関係の不備を検出したときに、何れかの低閾値のトランジスタを高閾値のトランジスタに置き換えることを特徴とする請求項１または２に記載の半導体集積回路の設計方法。
【請求項４】
所定の論理動作を行なう半導体集積回路を設計する設計装置において、
前記所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続する所定の回路配置により前記半導体集積回路を合成する合成手段と、
前記所定の回路配置における高速化が要求される部分に低閾値の高速トランジスタが適用されると共に高速化が要求されない部分に高閾値の低速トランジスタが適用されるように前記所定の回路配置を置き換える第１の置換手段と、
前記低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出する不備検出手段と、
前記接続関係の不備が検出された部分に配置された低閾値の高速トランジスタをリーク電流の少ない構成に置き換える第２の置換手段と、
を備えることを特徴とする半導体集積回路の設計装置。
【請求項５】
所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続して所定の回路配置とした半導体集積回路を検査する検査装置において、
前記所定の回路配置で完成された前記半導体集積回路の動作タイミングを解析するタイミング解析手段と、
前記回路配置における前記半導体装置のリーク電流を解析するリーク解析手段と、
解析された前記動作タイミングと前記リーク電流とに基づいて、高速で動作するトランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出する不備検出手段と、
検出された前記接続関係の不備に基づいて、前記接続関係の不備が検出された部分を特定して出力すると共に、この部分に配置された前記トランジスタをリーク電流の少ない構成に置き換える最適な回路配置を再設計して出力する出力手段と、
を備えることを特徴とする半導体集積回路の検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法、設計装置および検査装置に係り、特に、半導体集積回路全体の安定性を確保すると共に漏れ電流の増大を抑えるようにした高速動作回路を設計する、半導体集積回路の設計方法および設計装置、並びに、漏れ電流を低減させて安定的に動作する半導体集積回路を検査する、半導体集積回路の検査装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高速化・低閾値化にともない、回路の消費電力がますます増大してきている。消費電力のうちには漏れ電流も含まれているが、この漏れ電流を低減させる方法として、閾値の高いトランジスタと閾値の低いトランジスタを混在させて回路を設計する設計方法が良く知られている。この設計方法は、高速化の要求される部分には低閾値の（すなわち漏れ電流が大きい）高速なトランジスタを用い、それ以外の部分には高閾値の（すなわち漏れ電流が小さい）低速なトランジスタを使用することにより、回路全体の漏れ電流を低く抑えたまま高速化を行なうものである。
【０００３】
しかしながら、このような置き換えを行なった場合には、以下のような問題が発生している。図１２（ａ）および図１３（ａ）に示すように、ＰＭＯＳが並列に配置された回路（この図はＮＡＮＤ回路）で両方の入力に１が入力された場合、ＰＭＯＳ側のリーク電流のために、出力が０の値よりも少し浮いた値（所定値に完全に一致せず、所定値との間に差を有する値）となり、例えば電源電圧１Ｖに対して出力が０．０５Ｖとなってしまう。さらに、図１４に示すように、並列数が増えて３入力が並列になった回路（この例では３入力ＮＡＮＤ回路）では、さらに接地電圧よりも離れた電圧を出力する。このような現象は、図１３（ａ）（ｂ）のような低閾値トランジスタで顕著に現れ、図１２（ａ）（ｂ）のように高閾値トランジスタを用いる場合にはトランジスタ自身の漏れ電流が小さいために問題は小さい。
【０００４】
また、図１５（ａ）（ｂ）に示すように、浮いた出力（例えば０．９５Ｖ）をＰＭＯＳ並列の回路（例えばＮＡＮＤ回路）で受けた場合、さらに出力が浮いてしまうため、例えば図１５（ｂ）に示す例においては、０．１０Ｖが出力されてしまうことになり、この出力電圧を受けるトランジスタのリーク電流は大きな値となる。図１５（ｂ）および図１６（ｂ）のように、入力電圧が電源電圧あるいは接地電圧から浮いた場合には、その入力を受けるトランジスタのゲート−ソース間に電位差が発生することとなり、トランジスタの性質上、指数関数的にリーク電流が増大する（図１７参照）。そのため、回路全体のリーク電流が増大したり、あるいは回路動作が不安定になったりするといった問題を発生させることになる。また、この現象は、図１５（ａ）および図１６（ａ）のようにＰＭＯＳ回路における並列部分の１側の出力や、ＮＭＯＳ回路における並列部分の０側の出力については、電圧の浮きが小さいためにあまり大きな問題とはならない。
【０００５】
なお、図１８（ａ）（ｂ）に示す回路は、ＡＮＤ−ＮＯＲ回路が連続して設けられている構成例であり、図１８（ａ）はトランジスタ接続図であり、図１８（ｂ）は論理回路図である。論理回路構成は、図１８（ｂ）に示すような入力ＢとＣとの論理積を演算するＡＮＤ回路と、このＡＮＤ回路の出力を入力Ａとの２入力の排他的論理和を演算するＮＯＲ回路とが連続して設けられている。図１８（ａ）に示すトランジスタ回路において、入力Ａ、Ｂ，Ｃをそれぞれ０Ｖと１Ｖで変化させた場合の論理動作は、図１９（ａ）（ｂ）に示すようになっている。図１９（ａ）は、入力Ａが１Ｖで、入力Ｂ，Ｃが１Ｖの場合を示しているが、上段に設けられている並列接続のＰＭＯＳトランジスタにリーク電流が発生している。また、図１９（ｂ）は、入力Ａ，Ｂが０Ｖで、入力Ｃが１Ｖの場合を示しているが、下段に設けられている並列接続のＮＭＯＳトランジスタにリーク電流が発生している。このような論理回路およびトランジスタ接続においても、リークが発生する部分の動作電圧と電源電圧との乖離が生じ、この部分に低閾値の高速トランジスタを適用すると問題が生じることになる。
【特許文献１】米国特許第６，３８０，７６１Ｂ１公報
【特許文献２】特開２００２−９２４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、従来の半導体集積回路の設計においては、回路動作の高速化を図るために論理回路を構成するトランジスタが低閾値の高速トランジスタに一律に置き換えられると、並列の入力を有する論理回路が連続して配置されたような場合にリーク電流が大きくなって、動作電圧と電源電圧または接地電圧との間の乖離が大きくなってしまうという問題があった。また、動作電圧と電源電圧との間の乖離の発生により論理回路の動作が不安定になってしまうという問題があった。
【０００７】
本発明は上記課題に鑑みてなされたものであり、信号が電源電圧および接地電圧から離れることを防ぐために、高閾値のトランジスタへの置き換え、あるいは並列数の少ない回路への置き換え・挿入により、信号が電源電圧および接地電圧から離れることあるいはそれが後段に伝わっていくことを防ぎ、回路動作安定性の確保およびトランジスタの漏れ電流の増大を防ぐことのできる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明の第１基本構成に係る半導体集積回路の設計方法は、半導体集積回路を流れる信号電圧の電源電圧および接地電圧からの乖離を防止するように前記半導体集積回路に配置された回路素子を高閾値のトランジスタまたは並列数の少ない回路素子に置き換え、前記信号電圧の前記電源電圧および接地電圧からの乖離の後段への伝播を防止するように前記置き換えられた回路素子の後段に配置された回路素子を高閾値のトランジスタまたは並列数の少ない回路素子に置き換え、前記半導体集積回路が安定して動作するように該半導体集積回路を構成する全ての回路素子を順次配置することを特徴とする。
【０００９】
また、本発明の第２基本構成に係る半導体集積回路を設計する設計方法は、所定の論理動作を行なう半導体集積回路の設計方法において、前記所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続する所定の回路配置により前記半導体集積回路を合成し、前記所定の回路配置における高速化が要求される部分に低閾値の高速トランジスタが適用されると共に高速化が要求されない部分に高閾値の低速トランジスタが適用されるように前記所定の回路配置を置き換え、前記低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出し、前記接続関係の不備が検出された部分に配置された低閾値の高速トランジスタをリーク電流の少ない構成に置き換えることを特徴とする。
【００１０】
また、本発明の第３基本構成に係る半導体集積回路の設計装置は、所定の論理動作を行なう半導体集積回路を設計する設計装置において、前記所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続する所定の回路配置により前記半導体集積回路を合成する合成手段と、前記所定の回路配置における高速化が要求される部分に低閾値の高速トランジスタが適用されると共に高速化が要求されない部分に高閾値の低速トランジスタが適用されるように前記所定の回路配置を置き換える第１の置換手段と、前記低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出する不備検出手段と、前記接続関係の不備が検出された部分に配置された低閾値の高速トランジスタをリーク電流の少ない構成に置き換える第２の置換手段と、を備えることを特徴とする。
【００１１】
さらに、本発明の第４基本構成に係る半導体集積回路の検査装置は、所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続して所定の回路配置とした半導体集積回路を検査する検査装置において、前記所定の回路配置で完成された前記半導体集積回路の動作タイミングを解析するタイミング解析手段と、前記回路配置における前記半導体装置のリーク電流を解析するリーク解析手段と、解析された前記動作タイミングと前記リーク電流とに基づいて、高速で動作するトランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出する不備検出手段と、検出された前記接続関係の不備に基づいて、前記接続関係の不備が検出された部分を特定して出力すると共に、この部分に配置された前記トランジスタをリーク電流の少ない構成に置き換える最適な回路配置を再設計して出力する出力手段とを備えることを特徴とする。
【発明の効果】
【００１２】
本発明においては、高速化の要求により低閾値の高速トランジスタを半導体集積回路に適用することに起因する回路内部の動作信号の電位と電源電圧および接地電圧との乖離が発生する部分を敢えて低閾値の高速トランジスタをリーク電流の少ない構成に再置き換えすることにより、全体としては半導体集積回路の消費電力を低く抑えたままでも、高速で安定した回路を設計することができる。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照しながら本発明に係る半導体集積回路の設計方法、設計装置および検査装置の実施形態について詳細に説明する。
【第１実施形態】
【００１４】
第１実施形態に係る半導体集積回路の設計方法は基本的には、図１に示すように、半導体集積回路のタイミング解析を行なって低閾値トランジスタ回路への置き換えを行なった後、リーク電流の解析を行なうものである。
【００１５】
第１実施形態に係る半導体集積回路の設計方法は、閾値の高いトランジスタと閾値の低いトランジスタを混在させて所定の論理動作を行なう半導体集積回路を設計する設計方法であり、具体的には以下のステップを備えている。まず第１のステップＳＴ１では、所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続する所定の回路配置により前記半導体集積回路を合成し、配置および配線（Placement and Routing―Ｐ＆Ｒ―）が行なわれる。
【００１６】
次に、ステップＳＴ１で半導体集積回路を合成してＰ＆Ｒを行なった後で、ステップＳＴ２において、合成されＰ＆Ｒをされた半導体集積回路の動作タイミングを解析する。この動作タイミングを解析した後、ステップＳＴ３において、高閾値の低速トランジスタを低閾値の高速トランジスタとするように所定の回路配置を置き換える。低閾値の高速トランジスタへの置き換えを行なった後に、ステップＳＴ４において、置き換えられた回路配置におけるリーク電流を解析する。このステップＳＴ４でのリーク電流を検出することにより、低閾値の高速トランジスタの配置や接続関係に不備があることを検出している。次に、ステップＳＴ５において、低閾値の高速トランジスタをリーク電流の少ない構成に置き換える。リーク電流の少ない構成の具体例としては、不備が検出された回路部分や配置を高閾値の低速トランジスタに再度置き換えたり、接続関係に不備がある論理回路の後段にバッファ回路を挿入したりして、低閾値の高速とトランジスタを配置したことに起因する半導体集積回路の設計に対する見直しを行なう。この再度の置き換えもしくは挿入による構成の置き換えをした後に、新たな回路について再び動作タイミングを解析し、タイミング解析から再置き換えする動作までを必要な回数だけ繰り返すことにより最適な回路配置を決定することができる。
【００１７】
以上の構成において、本願の最も基本的な構成は、所定の回路配置における高速化が要求される部分に低閾値の高速トランジスタが適用されると共に高速化が要求されない部分に高閾値の低速トランジスタが適用されるように前記所定の回路配置を置き換えること、および、低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出して、接続関係の不備が検出された部分に配置された低閾値の高速トランジスタを高閾値の低速トランジスタに再度置き換えることである。その接続関係の不備を検出するために、タイミングの解析とリーク電流の解析とが用いられている。
【００１８】
第１実施形態に係る半導体集積回路の設計方法の具体例について、図２および図３に示された論理回路を用いて説明する。図２に示すように、各ノードの入力電圧から出力電圧を計算してそれぞれのノードでの電圧値を計算する。本来、各ノードの動作電圧は、電源電圧または接地電圧になるはずであるが、リーク電流が無視できない程度に大きい場合には少しだけ電源電圧または接地電圧から離れることになり、動作電圧と電源電圧または接地電圧との電圧値が乖離する。なお、リーク電流の解析は最もリーク電流の大きくなる条件（高電圧、高温、低閾値側へのプロセスばらつきの条件）によって行なっている。
【００１９】
図２に示すように、浮いた電位が存在するとその浮いた電圧が次のノードに伝播することを防ぐために、図３に示すように、高閾値トランジスタに置き換えたり、図４に示すように、バッファを挿入したりすることによって、動作電圧が電源電圧または接地電圧近くになるようにしてリーク電流の発生を防止している。
【００２０】
図２に示す回路では、ＮＡＮＤ回路、ＮＯＲ回路、インバータ回路等が連続的に接続されて所定の論理演算を実行しており、多入力でトランジスタを並列接続したＮＡＮＤ回路やＮＯＲ回路が連続して接続されると、図中に英語でフローティング（Floating）と表記した回路部分の動作電圧が電源電圧または接地電圧との間で電圧値の乖離を発生させる。図２における第２段の論理回路によって動作電圧に浮きが発生しているため、第２段と第３段の論理回路の出力にフローティング表記がされているが、接続関係の不備は第２段のＮＯＲ回路にあるので、この回路部分を低閾値の高速トランジスタから高閾値の低速トランジスタに置き換えると、図３に示すような回路となる。図３に示す回路では、第２段目のＮＯＲ回路を置き換え（Replace）たため、第２段目の出力にはフローティングが発生していない（No floating）。
【第２実施形態】
【００２１】
図３の構成では、出力にフローティングが生じている論理回路の構成を低閾値の高速トランジスタから高閾値の低速トランジスタに変更して、動作電圧の改善を図っていたが、図４に示す第２実施形態では、図２における最初にフローティングが発生している第２段目のＮＯＲ回路の出力と第３段目のＮＯＲ回路の入力との間に、低閾値のインバータ回路を２つ接続して挿入する構成を有している。このような図４の構成によっても、後段のインバータ回路の動作電位は、０．０１，０．９となり、リーク電流を防止して所定の論理動作を安定的に行なわせることができる。
【００２２】
この第２実施形態に係る半導体集積回路においては、多入力回路の後段、低閾値回路の後段等、出力電圧が電源電圧および接地電圧から離れることが予想されるパスについて、並列に接続されない回路（Inverter等）を挿入することにより、第１実施形態のように出力側および入力側のトランジスタを高閾値回路に置き換える構成と同様の効果を得ることができ、このような構成によりリーク電流の増大を防ぐ回路を設計することができる。
【第３実施形態】
【００２３】
次に、第３実施形態に係る半導体集積回路においては、高速・低消費電力のために閾値の異なる複数のトランジスタをつかう構成について考える。まず、閾値の高いトランジスタで設計を行ない、図５に示すように、設計された論理回路の接続関係におけるクリティカルパスを探し出す。このクリティカルパスは、上記のアルゴリズムにより、図６に示すように、第２段目のＮＯＲ回路と第３段目のＮＯＲ回路との間で発生していることが検出されるので、図７に示すように、前段である第２段目のＮＯＲ回路を閾値の低いトランジスタに置き換えた後、回路の組み合わせによりリーク電流の増大する可能性のあるパスをさらに探索する。
【００２４】
このように、クリティカルパス内に一定数以上のトランジスタを並列に接続するスタンダードセル（多入力ＮＡＮＤ回路やＮＯＲ回路等）がある場合には、一旦置き換えられた低閾値トランジスタを再度高閾値トランジスタに置き換えることにより、リーク電流の増大を防ぐようにしている。
【第４実施形態】
【００２５】
第２実施形態において、クリティカルパスを低閾値トランジスタに置き換えた後、ＮＭＯＳを並列に並べるタイプのスタンダードセル（ＮＯＲ論理）の後段にＰＭＯＳを並列に並べるタイプのスタンダードセル（ＮＡＮＤ論理）が接続されている場合、あるいはＰＭＯＳを並列に並べるタイプのスタンダードセル（ＮＡＮＤ論理）の後段に、ＮＭＯＳを並列に並べるタイプのスタンダードセル（ＮＯＲ論理）が接続されている場合は、図７に示すように、低閾値で連続的接続された２つのトランジスタのうちの何れかのトランジスタを高閾値のトランジスタに置き換えることによりリーク電流の増大を防ぐことができる。
【第５実施形態】
【００２６】
第２実施形態において、クリティカルパスを低閾値トランジスタに置き換えた後、ＮＭＯＳが並列になっている部分とＰＭＯＳが並列になっている部分とが共存するスタンダードセルがあった場合（図８）は、それを高閾値のトランジスタに戻す、あるいは後段のスタンダードセルを必ず高閾値のトランジスタに戻すことによりリーク電流の増加を防いでいる（図９）。スタンダードセルの具体的な構成は、図１８および図１９を用いて説明した従来例の構成に相当している。
【その他の実施形態】
【００２７】
なお、本発明は上記実施形態に限定されず種々に変形可能である。上述した実施形態共重複するが基本的な構成としては、例えば、低閾値のＮＭＯＳが並列に接続される回路の後段に低閾値のＰＭＯＳが並列に並ぶ回路が接続されている場合、あるいは低閾値のＰＭＯＳが並列に接続される回路の後段に低閾値のＮＭＯＳが並列に並ぶ回路が接続されている場合において、いずれかの回路を高閾値のトランジスタに置き換えることによりトランジスタの漏れ電流の増大を防ぐことを目的とした設計手法であっても良い。
【００２８】
また、閾値電圧の異なる複数の種類のトランジスタを用いる半導体集積回路設計において、低閾値のＮＭＯＳが並列に接続される部分と低閾値のＰＭＯＳが並列に接続される部分が共存する回路があった場合、その回路そのものあるいはその後段の回路を高閾値に置き換えることによりトランジスタの漏れ電流の増大を防ぐことを目的とした設計手法であっても良い。
【００２９】
さらに、回路の各ノードでのトランジスタのリーク電流に起因する電源電圧および接地電圧からの電位差およびそれに伴う漏れ電流の解析を行った後、その後に高閾値トランジスタへの置き換えまたはバッファの挿入を行うことによってトランジスタの漏れ電流を防ぐことを目的とした設計手法であっても良い。
【００３０】
また、回路のタイミング解析を行った後、高速化のための低閾値トランジスタへの置き換えを行った後に、上述した設計手法を用いてトランジスタの漏れ電流を防ぐことを目的とした設計手法であっても良い。
【００３１】
いずれの実施形態でも、第１ないし第５実施形態に係る半導体集積回路の設計方法と同様の構成作用を有し、同様の効果を得ることができる。
【第６実施形態】
【００３２】
なお、上述した実施形態は何れも半導体集積回路の設計方法に関するものであったが、本発明はこのような方法に限定されず、第１ないし第５実施形態に係る設計方法によるアルゴリズムを実行するための第６実施形態に係る半導体集積回路の設計装置によっても本発明を実現できる。図１０は、本発明の第６実施形態に係る設計装置の基本的な構成を示すブロック構成図であり、この設計装置は閾値の高いトランジスタと閾値の低いトランジスタを混在させて所定の論理動作を行なう半導体集積回路を設計する設計装置である。
【００３３】
図１０において、半導体集積回路の設計装置１０は、所定の論理動作をそれぞれ行なう複数の論理回路を連続的に接続する所定の回路配置により前記半導体集積回路を合成する合成手段１１と、所定の回路配置における高速化が要求される部分に低閾値の高速トランジスタが適用されると共に高速化が要求されない部分に高閾値の低速トランジスタが適用されるように前記所定の回路配置を置き換える第１の置換手段１２と、低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出する不備検出手段１３と、接続関係の不備が検出された部分に配置された低閾値の高速トランジスタを高閾値の低速トランジスタに置き換える第２の置換手段１６と、を少なくとも備えている。
【００３４】
不備検出手段１３は、具体的な構成としては、合成手段１１により合成されＰ＆Ｒを行なわれた回路配置の動作タイミングを解析して第１の置換手段１２に解析結果を出力するタイミング解析部１４と、タイミング解析部１４の出力に基づいて高閾値の低速トランジスタを低閾値の高速トランジスタへと置き換える第１の置換手段１２により置き換えられた回路配置におけるリーク電流を解析して第２の置換手段１６へその解析結果を出力するリーク解析部１５とを備えている。第２の置換手段１６が出力したリーク電流が発生しないように再配置された回路構成は、再度、タイミング解析部１４に供給されて、再配置された回路構成のタイミングが解析される。タイミング解析部１４の行なった再配置された回路構成のタイミングが所望の値に達していない場合には、再度第１の置換手段１２およびリーク解析部１５を介して何回かシミュレーションが行なわれて、最終的には最善の回路配置が完成された回路配置として出力される。
【００３５】
以上の基本的な構成としての不備検出手段１３およびその詳細な構成としてのタイミング解析部１４、リーク解析部１５を用いることにより第６実施形態に係る半導体集積回路の設計装置１０によっても第１ないし第５実施形態の設計方法と同様に、本発明を実現することができる。
【第７実施形態】
【００３６】
さらに、本発明は半導体集積回路の設計方法および設計装置に限定されることなく、既に完成されている半導体集積回路の回路動作を検査する検査装置にも適用することが可能である。図１１に示す第７実施形態に係る半導体集積回路の検査装置は、所定の論理動作をそれぞれ行なう複数の論理回路を閾値の高いトランジスタと閾値の低いトランジスタを混在しながら連続的に接続して所定の回路配置とした半導体集積回路を検査する検査装置に適用されるものである。図１１において、半導体集積回路の検査装置２０は、所定の回路配置で完成された半導体集積回路をセットして電源電圧と動作電流とを供給する駆動部２１と、駆動部２１により駆動されている半導体集積回路の動作タイミングを解析するタイミング解析手段２２と、駆動部２１による駆動により回路配置における半導体装置のリーク電流を解析するリーク解析手段２３と、タイミング解析手段２２により解析された動作タイミングとリーク解析手段２３により解析されたリーク電流とに基づいて低閾値の高速トランジスタを連続的に接続することにより回路内を流れる信号の電位が電源電圧および接地電圧から次第に乖離するような接続関係の不備を検出する不備検出手段２４と、検出された前記接続関係の不備に基づいて前記接続関係の不備が検出された部分を特定して出力すると共にこの部分に配置された低閾値の高速トランジスタを高閾値の低速トランジスタに置き換える最適な回路配置を再設計して出力する出力手段２５とを備えている。
【００３７】
この検査装置２０は、試作品の半導体パッケージや既に製品化されているパッケージを装着して駆動部２１より電源電圧を与えて動作電流を供給することにより実際に駆動してみてから、タイミング解析手段２２によりその動作タイミングを解析し、リーク解析手段２３によりそのリーク電流を解析することにより、不備検出手段２４により半導体集積回路の不備を検出するものである。
【００３８】
したがって、第７実施形態は、図１０に示した第６実施形態に係る半導体集積回路の設計装置とは異なり、第２の置換手段１６の出力を再び不備検出手段１３のタイミング解析部１４に戻してリーク解析部１５によりリーク電流を解析するような繰り返し検出動作を行なうことはなく、既に所定の回路配置で集積化回路として半完成もしくは完成した集積回路に対して検査を行なうものである。以上のように、本発明は半導体集積回路の設計方法としても、設計装置としても、さらに、検査装置としても実現することが可能であり、何れのカテゴリーにあっても、本発明の適用対象である回路動作の不備について、動作タイミングおよび／またはリーク電流を解析することにより確実に検出することができ、安定した動作の半導体集積回路を提供するのに大いに資するものである。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１実施形態に係る半導体集積回路の設計方法の基本構成を示す流れ図である。
【図２】第１実施形態におけるリーク電流の解析を示す論理回路ブロック図である。
【図３】第１実施形態におけるリーク電流の解析後の低閾値トランジスタから高閾値トランジスタへの置き換え戻しの状態を示す論理回路ブロック図である。
【図４】第２実施形態に係る設計方法におけるインバータ回路の挿入によるリーク電流解析後の置き換えを示す論理回路ブロック図である。
【図５】第３実施形態に係る設計方法における低閾値トランジスタへの置き換え前の論理回路の配置を示す回路ブロック図である。
【図６】第３実施形態に掛かる設計方法における低閾値トランジスタへの置き換え後で再置き換え前の論理回路の接続を示す回路ブロック図である。
【図７】第３および第４実施形態における設計方法における低閾値トランジスタから高閾値トランジスタへの再置き換え後の論理回路の接続を示す回路ブロック図である。
【図８】第５実施形態に係る設計方法におけるＮＭＯＳ並列部分とＰＭＯＳ並列部分との共存状態における後段論理回路のフローティング状態を示す回路ブロック図である。
【図９】第５実施形態における低閾値から高閾値トランジスタへの置き換え戻しの状態を示す回路ブロック図である。
【図１０】第６実施形態に係る半導体集積回路の設計装置の構成を示すブロック構成図である。
【図１１】第７実施形態に係る半導体集積回路の検査装置の構成を示すブロック構成図である。
【図１２】高閾値トランジスタを用いた場合の（ａ）１Ｖの入力電圧と出力電圧の例と（ｂ）０Ｖの入力電圧と出力電圧の例とをそれぞれ示す回路図である。
【図１３】低閾値トランジスタを用いた場合の（ａ）１Ｖの入力電圧と出力電圧の例と（ｂ）０Ｖの入力電圧と出力電圧の例とをそれぞれ示す回路図である。
【図１４】３入力ＮＡＮＤ回路での入力電圧と出力電圧の関係を示す回路図である。
【図１５】ＮＡＮＤ回路での（ａ）入力電圧が０．０５Ｖと０．９５Ｖの場合と（ｂ）入力電圧が両方とも０．９５Ｖの場合の出力電圧をそれぞれ示す回路図である。
【図１６】ＮＯＲ回路での（ａ）入力電圧が０．９５Ｖと０．０５Ｖの場合と（ｂ）入力電圧が両方とも０．０５Ｖの場合の出力電圧をそれぞれ示す回路図である。
【図１７】入力電圧とリーク電流との関係を示す特性図である。
【図１８】３つの入力を有するＡＮＤ−ＮＯＲ回路における（ａ）トランジスタ接続図と（ｂ）スタンダードセルの回路図である。
【図１９】入力電圧を変えた場合の（ａ）ＰＭＯＳ並列のリークと（ｂ）ＮＭＯＳ並列のリークとの状態を示すトランジスタ接続図である。
【符号の説明】
【００４０】
ＳＴ１  合成・Ｐ＆Ｒステップ
ＳＴ２  タイミング解析ステップ
ＳＴ３  低閾値トランジスタへの置き換えステップ
ＳＴ４  リーク解析ステップ
ＳＴ５  高閾値トランジスタへの置き換え（バッファ挿入）ステップ
１０  半導体集積回路の設計装置
１１  合成手段
１２  第１の置換手段
１３  不備検出手段
１４  タイミング解析部
１５  リーク解析部
１６  第２の置換手段
２０  半導体集積回路の検査装置
２２  タイミング解析手段
２３  リーク解析手段
２４  不備検出手段
２５  出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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