(57)【要約】      （修正有）【課題】捕獲誘電体層にトラップされた電荷を従来より増大させ、サイズが小型化された２−ビットセル構造の不揮発性メモリデバイスが求められている。【解決手段】メモリセル１０と、メモリセルに連結されるメモリ制御回路とを備えた不揮発性メモリであって、メモリセル１０は半導体基板１０６上に形成され、ソース１００、ドレイン１０１、及びチャネル領域と、チャネル領域の上に設けられた第１のアイソレーション層１０３と、第１のアイソレーション層１０３を覆う非導電性電荷トラップ層１０４と、非導電性電荷トラップ層１０４を覆う第２のアイソレーション層１０５と、第２のアイソレーション層１０５を覆うゲート１０２とを含み、メモリ制御回路は、非導電性電荷トラップ層１０４に電子を注入することによってメモリセルを消去するように構成される。【選択図】図７
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【特許請求の範囲】
【請求項１】
ソース及びソースから間隔をおいて設けられたドレインを含む半導体基板、
前記ソースと前記ドレインとの間において前記基板上の少なくとも一部に設けられた第１のアイソレーション層、
前記第１のアイソレーション層を覆う非導電性電荷トラップ層、
前記非導電性電荷トラップ層を覆う第２のアイソレーション層、及び、
前記第２のアイソレーション層を覆うゲート、を含む少なくとも一つのメモリセルと、
前記メモリセルに連結され、前記メモリセルの動作を制御するよう構成されるメモリ制御回路と、を含み、
前記メモリセルの前記非導電性電荷トラップ層は、前記メモリセルの消去状態において正味の負電荷を有すること、
を特徴とする不揮発性メモリ。
【請求項２】
前記非導電性電荷トラップ層は、窒化物、Ａｌ２Ｏ３又はＨＦＯ２からなる、請求項１記載の不揮発性メモリ。
【請求項３】
前記メモリセルは、前記基板と前記第１のアイソレーション層との間に設けられたトンネル層をさらに含み、前記トンネル層は、その電子又はホールのエネルギー障壁が、前記第１のアイソレーション層の電子又はホールのエネルギー障壁よりも低く構成されている、請求項１記載の不揮発性メモリ。
【請求項４】
前記トンネル層は、酸化チタン又はバリウム−ストロンチウム−タンタル化合物からなる、請求項３記載の不揮発性メモリ。
【請求項５】
前記メモリ制御回路は、前記メモリセルに書き込みを行うために第１のセットの電圧を印加するように構成され、前記第１のセットの電圧は、前記メモリセルの前記非導電性電荷トラップ層へのホールの移動を引き起こす、請求項３記載の不揮発性メモリ。
【請求項６】
前記メモリ制御回路は、前記メモリセルを消去するために第２のセットの電圧を印加するように構成され、前記第２のセットの電圧は、前記メモリセルの前記非導電性電荷トラップ層への電子の移動を引き起こす、請求項１記載の不揮発性メモリ。
【請求項７】
前記メモリセルは、前記半導体基板に設けられたＮ＋インジェクタをさらに備える、請求項１記載の不揮発性メモリ。
【請求項８】
前記メモリ制御回路は、
前記ドレイン及び前記ソースを接地すること、及び、
前記ゲートと前記半導体基板と前記Ｎ＋インジェクタにそれぞれ電圧を印加すること、
を含むプロセスを実行することによって、前記メモリセルを消去するように構成される、請求項７記載の不揮発性メモリ。
【請求項９】
前記メモリ制御回路は、
前記ゲートに電圧を印加すること、
前記ドレイン又は前記ソースのいずれか一方に電圧を印加すること、
前記ドレイン又は前記ソースのもう一方をフロート状態のままにすること、及び、
前記半導体基板を接地すること、
を含むプロセスを実行することによって、前記メモリセルを消去するように構成される、請求項６記載の不揮発性メモリ。
【請求項１０】
前記メモリ制御回路は、
前記ゲートに電圧を印加すること、
前記ソース及び前記ドレインに対して同期して電圧を印加すること、及び、
前記半導体基板を接地すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項６記載の不揮発性メモリ。
【請求項１１】
前記メモリ制御回路は、
前記ゲートに電圧を印加すること、
前記ソース及び前記ドレインを接地すること、及び、
前記半導体基板に電圧を印加すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項６記載の不揮発性メモリ。
【請求項１２】
前記メモリ制御回路は、
正の電圧を前記ゲートに印加すること、及び、
負の電圧を前記半導体基板に印加すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項６記載の不揮発性メモリ。
【請求項１３】
前記メモリ制御回路は、
負の電圧を前記ゲートに印加すること、及び、
前記トラップ層に電子を移動するために正の電圧を前記半導体基板に印加すること、
を含むプロセスを実行することにより、前記メモリセルを消去するように構成される、請求項６記載の不揮発性メモリ。
【請求項１４】
ソース、及び、ソースから間隔をおいて設けられたドレインを含む半導体基板、
前記ソースと前記ドレインとの間において前記基板上の少なくとも一部に設けられた第１のアイソレーション層、
前記第１のアイソレーション層を覆い、少なくとも一つの格納領域において電子を受け取って保持する非導電性電荷トラップ層、
前記非導電性電荷トラップ層を覆う第２のアイソレーション層、及び、
前記第２のアイソレーション層を覆うゲート、とを含み、
消去状態において、前記メモリセルに第１の閾値電圧を有せしめるために電子が前記格納領域に移動され、
前記メモリセルは、書き込み状態において、前記第１の閾値電圧よりも低い第２の閾値電圧を有する、
不揮発性メモリセル。
【請求項１５】
半導体基板を提供するステップと、
前記基板に、ソース及びソースから間隔を置いて設けられたドレインを形成するステップと、
前記ソースと前記ドレインとの間において、前記基板上の少なくとも一部に設けられるように第１のアイソレーション層を形成するステップと、
少なくとも一つの格納領域において電子を保持する非導電性電荷トラップ層を前記第１のアイソレーション層を覆うように形成するステップと、
前記非導電性電荷トラップ層を覆うように第２のアイソレーション層を形成するステップと、
前記第２のアイソレーション層を覆うようにゲートを形成するステップと、を含み、
消去状態において、前記メモリセルに第１の閾値電圧を有せしめるために電子が前記格納領域に移動され、前記メモリセルは、書き込み状態において、前記第１の閾値電圧よりも低い第２の閾値電圧を有する、
不揮発性メモリセルの製造方法。
【請求項１６】
前記非導電性電荷トラップ層は、窒化物、ＡｌＯ３又はＨＦＯ２からなる、請求項１５記載の方法。
【請求項１７】
前記メモリセルに、前記基板上に設けられかつ前記基板を覆うようにトンネル層を形成するステップをさらに含み、前記トンネル層は、その電子及びホールに対するエネルギー障壁が、前記第１のアイソレーション層の電子及びホールに対するエネルギー障壁よりも低い、請求項１５記載の方法。
【請求項１８】
前記トンネル層は、酸化チタン又はＢＳＴ（バリウム、ストロンチウム及びタンタルの化合物）からなる、請求項１７記載の方法。
【請求項１９】
前記ソース又は前記ドレインのいずれか一方から前記ゲートへの電流を遮断するために、前記ゲート−ソース間又は前記ゲート−ドレイン間のいずれか一方に第１の電圧を印加するステップ、及び、
前記ソース又は前記ドレインのもう一方から前記トラップ層へのパスに沿って流れる電流を引き起こすための電界を生じさせるため、前記ゲート−ソース間又は前記ゲート−ドレイン間の他方に第２の電圧を印加するステップ、
によって、前記メモリセルが書き込み状態に移行する、請求項１５記載の方法。
【請求項２０】
前記ソース又は前記ドレインのいずれか一方から前記非導電性トラップ層の第１の格納領域へのパスに沿って流れる第１の電流を引き起こす第１の電界を生じさせるため、前記ゲート−ソース間又は前記ゲート−ドレイン間のいずれか一方に第１の電圧を印加するステップ、及び、
前記ソース又は前記ドレインの他方から前記非導電性トラップ層の第２の格納領域への第２のパスに沿って流れる第２の電流を引き起こす第２の電界を生じさせるため、前記ゲート−ソース間又は前記ゲート−ドレイン間の他方に第２の電圧を印加するステップ、
によって前記メモリセルが書き込まれ、書き込み状態に移行する、請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して半導体メモリ装置に関し、より詳しくは、消去状態において電子を格納する不揮発性半導体メモリセル及びその動作方法に関する。
【背景技術】
【０００２】
不揮発性情報記憶のためのメモリデバイスは、当該技術分野において広く普及している。代表的な不揮発性半導体メモリデバイスには、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）及びフラッシュＥＥＰＲＯＭが含まれる。
【０００３】
フラッシュＥＥＰＲＯＭは、メモリセルがプログラム（書き込み）可能であり、電気的に消去可能であるという点で、ＥＥＰＲＯＭと類似しているが、全てのメモリセルを一度に消去できるという、更なる特性を有する。ＥＥＰＲＯＭ半導体メモリが広範囲に利用されたことで、書き込み時間の短縮、書き込み及び読み出し動作電圧の低減、データ保持時間の延長、消去時間の短縮、及び、物理的な寸法の小型化等の最適な性能特性を有するＥＥＰＲＯＭメモリセルの開発に焦点を合わせた研究が促進された。
【０００４】
図１は、従来技術における不揮発性メモリセルの構造を示すブロック図であり、同図において、不揮発性メモリセル７０はＮチャネルＭＯＳＦＥＴ構造を含んでいる。不揮発性メモリセル７０は、２つの埋込みＮ＋接合を有するＰ型基板７０６を含み、一方のＮ＋接合はソース７００となっており、もう一方はドレイン７０１となっている。チャネル７０７は、ソース７００とドレイン７０１との間に形成される。このチャネルの上には第１のアイソレーション層７０３があり、この第１のアイソレーション層７０３は一般にシリコン酸化物層である。第１のアイソレーション層７０３の上にはトラップ層７０４があり、このトラップ層７０４は一般に窒化物層である。トラップ層７０４は、窒化物層に注入されるホットエレクトロンをトラップするメモリ保持層を形成する。第２のアイソレーション層７０５は、シリコン窒化物層を覆うように形成され、この第２のアイソレーション層７０５は一般に酸化物層である。シリコン酸化物層７０５は、第２のアイソレーション層７０５の上に形成される導電性のゲート７０２を電気的に分離する。２つのシリコン酸化物層７０３及び７０５は、分離誘電体層として機能する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この従来技術の構造によれば、２−ビットセル、すなわち２ビットのデータを記憶できる不揮発性メモリセルを提供できる。このメモリは、チャネルホットエレクトロン注入によって書き込まれる。ソース７００を接地した状態で、ゲート７０２及びドレイン７０１に書き込み電圧を印加することにより、電子を十分に加速し、１ビットのデータが格納される場所であるトラップ層７０４のドレイン側７０１に近い側へ注入することが可能であり、これによってチャネル７０７のドレイン側７０１に近い側におけるエネルギー障壁が増大する。さらに、もう１ビットのデータが格納される場所であるトラップ層７０４のソース側７０２に近い側にも、電子を注入することが可能であり、これによってチャネル７０７のソース側７０１に近い側におけるエネルギー障壁が増大する。トラップ層７０４が適切な幅を有していれば、トラップ層７０４において電子を格納する２つの領域は特定可能であり、２ビットのデータを格納するために利用できる。
【０００６】
従来技術の不揮発性メモリセルにおけるエネルギー障壁に関していえば、トラップ層は中性状態にある。電荷がトラップ層に蓄積されていないとき、チャネル７０７のエネルギー障壁は低い状態にある。不揮発性メモリセルの書き込み時には、トラップ層の、例えばドレイン７０１に近い側に電子が注入され、その結果、チャネル７０７のドレイン７０１に近い側におけるエネルギー障壁は増大する。さらに、トラップ層７０４のソース７００に近い側に電子が注入されたとき、チャネル７０７のソース７００に近い側におけるエネルギー障壁は増大する。このようにして、チャネル７０７におけるエネルギー障壁は、エネルギー障壁の２つの側に分布する２つの高レベルな区域を有する。セルの閾値電圧は、チャネルを反転させてソースとドレインの間に電流を引き起こすのに十分なゲート電圧として定義される。一般的に言って、チャネルのエネルギー障壁が高ければ閾値電圧が高く、チャネルのエネルギー障壁が低ければ閾値電圧が低い。
【０００７】
ホットエレクトロン注入を利用した旧来の書き込み動作は、高い動作電圧を必要とし、多くの電力を消費する。不揮発性のセルのサイズが小型化され、相対的にチャネルが小さくなるにつれて、高い動作電圧によってパンチスルー効果が誘発され、結果として高いリーク電流及び低い書き込み効率をもたらす。これは、従来の不揮発性メモリデバイスを２ビットメモリセルに供する際に、設計及び実装上の重大な欠点になる。更に、従来技術の構造では特に限定されたサイズにすることが要求されるので、このことがサイズ及びコストを低減させるための技術的な努力の妨げとなる。
【０００８】
このように、当該技術分野において、最適な２−ビットセル構造を有する不揮発性メモリデバイスが一般的に求められており、特に、少なくとも当該技術分野の不揮発性メモリデバイスにおける上記の不都合な点を克服する不揮発性メモリデバイス及びその関連手法が求められている。とりわけ、当該技術分野において、捕獲誘電体層にトラップされた電荷を増大させる効果があり、かつ、サイズが最適に小型化された不揮発性メモリデバイスが求められている。
【課題を解決するための手段】
【０００９】
本出願では、不揮発性メモリを記述する。一つの実施形態において、不揮発性メモリは、メモリセルと、メモリセルと組み合わされる（連結される）メモリ制御回路を含む。このメモリセルは、ソース、ソースから間隔をおいて設けられたドレイン、及びソースとドレインの間にチャネルが形成された半導体基板、チャネルの上に設けられた第１のアイソレーション層、第１のアイソレーション層を覆う非導電性電荷トラップ層、非導電性電荷トラップ層を覆う第２のアイソレーション層、及び、第２のアイソレーション層を覆うゲートを含む。
【００１０】
一つの実施形態において、メモリ制御回路は、消去状態において、非導電性電荷トラップ層へ電子を注入するために電圧バイアスをメモリセルに印加するように構成される。メモリ制御回路は、更に、非導電性電荷トラップ層にホールを注入するために電圧バイアスを印加することによって、メモリセルの書き込みを行うように構成される。また、別の実施形態においては、チャネルから非導電性トラップ層へ注入を行う際のエネルギー障壁を低減させるため、チャネルと第１のアイソレーション層との間にトンネル層が追加され、これによって、動作モードにおいて電子及びホールが容易にトラップ層へ注入される。
【００１１】
上記の内容は概要であって、請求項の範囲を限定するために解釈されるものではない。本願明細書において開示される動作及び構造は、多くのやり方で実施することが可能であり、そのような変更及び変形は、本発明及び本発明のより広い側面から逸脱することなく行うことが可能である。請求項のみによって定義される本発明の他の側面、発明的特徴及び利点は、以下に述べる非限定的な詳細な説明に記載されている。
【発明を実施するための最良の形態】
【００１２】
図１４を参照すると、同図は、本発明の一実施形態に係る不揮発性メモリの概略を示すブロック図である。この不揮発性メモリは、一つ以上のメモリセル１０とメモリ制御回路２０とを備える。メモリ制御回路２０はメモリセル１０に連結され、消去動作、書き込み動作及び読み出し動作を含むメモリセル１０の動作を制御するように構成される。
【００１３】
図２は、本発明の一実施形態において実施される不揮発性メモリセル１０の概略図である。不揮発性メモリセル１０は、ＮチャネルＭＯＳＦＥＴ構造を有する。不揮発性メモリセル１０において、Ｐ型基板１０６は２つの埋込みＮ＋接合を含み、このうち一つはソース１００となっており、もう一つはドレイン１０１となっている。チャネル１０７は、ソース１００とドレイン１０１との間に形成される。チャネル上には、シリコン酸化物層である第１のアイソレーション層１０３が形成される。第１のアイソレーション層１０３の上にはトラップ層１０４が設けられている。トラップ層１０４は非導電性材料でできており、この非導電性材料には、窒化物、Ａｌ２Ｏ３又はＨＦＯ２を用いることができる。トラップ層１０４は、そこに注入される電子をトラップする保持層として作用する。シリコン酸化物でできている第２のアイソレーション層１０５は、シリコン窒化物層を覆うように形成されている。シリコン酸化物層１０５は、第２のアイソレーション層１０５の上に形成された導電性のゲート１０２を、電気的に分離する作用を有する。２つのシリコン酸化物層１０３、１０５は、分離誘電体層として作用する。
【００１４】
不揮発性メモリセル１０の書き込み、読み出し、及び消去を行う態様において、本発明の多数の利点がある。消去状態において、電子はトラップ層１０４に格納され、通常、チャネルのエネルギー準位は高い状態になる。メモリセル１０に書き込みを行うため、ホットホールがソース１００又はドレイン１０１からトラップ層１０４に注入されると、これによりエネルギー障壁が変化する。
【００１５】
本発明に係る不揮発性メモリセルの動作においては、トラップ層１０４にホール又は電子を高速で注入することが望ましい。また、不揮発性メモリセルが動作中でないときには、トラップ層に電子又はホールが保持されることが望ましい。本発明の特定の態様によれば、（例えば第１のアイソレーション層１０３のような）アイソレーション層のエネルギー障壁は、電子に対しては３．２ｅＶでありホールに対しては４．９ｅＶである。当該エネルギー障壁は、トラップ層１０４から引き抜かれる電子及びホール、並びに、第１のアイソレーション層１０３を通過してトラップ層１０４へ注入される電子及びホールに対して、概ね同等の影響をもたらす。さらに、不揮発性メモリセルが動作中でないときには、トラップ層１０４に電子又はホールが確実に保持されることが望ましい。逆にいえば、不揮発性メモリセルの動作中には、電子及びホールは容易にトラップ層１０４に注入される。つまり、不揮発性メモリセルの動作速度を上げるため、電子及びホールは、低いエネルギー障壁を有するアイソレーション層を通り抜けて移動する。
【００１６】
図３は、本発明の他の実施形態において実施される不揮発性メモリセルを示す概略図である。この異なる実施形態においては、チャネル１０７と第１のアイソレーション層１０３との間にトンネル層２００が配置される。トンネル層２００の材料には、電子及びホールに対するエネルギー障壁が第１のアイソレーション層よりも低くなるものが特に選ばれるので、電子及びホールが容易にトラップ層へ注入され、従ってトラップ層１０４に電荷を蓄積する速度が向上する。依然として第１のアイソレーション層１０３がトラップ層１０４の隣に存在するので、トラップ層１０４において層内の電子又はホールが良好に保持される。本発明の特定の態様によれば、トンネル層２００の材料は、タンタルオキサイド又はＢＳＴ（すなわち、バリウム、ストロンチウム及びタンタルの化合物）から選択できる。
【００１７】
一実施形態によれば、メモリセルの消去状態においてトラップ層１０４に電子が格納され、その一方で、メモリセルの書き込みが行われる際には、トラップ層１０４にホットホールが注入される。これにより、メモリセルの消去状態における閾値電圧は、書き込み状態における閾値電圧よりも高い電圧となる。
【００１８】
図４Ａは、本発明の一実施形態に係るメモリセルの典型的な書き込み動作を示す概略図である。この書き込み動作は、ドレインビットに関して実行される。メモリ制御回路２０は、メモリセルに書き込みを行う（プログラムする）ためにドレイン１０１及びゲート１０２間に電位差を与え、その一方で、ソース１００は接地される。例えば、−５ボルト（Ｖ）の電圧がゲート１０２に印加され、ドレイン１０１には５Ｖが印加される。これらの電圧は、ドレイン１０１からゲート１０２までのチャネル長さに沿って垂直及び水平方向の電界を生成する。この電界は、ドレイン１０１からホールを引き抜いて、ソース１００に向かって加速させる。ホールはチャネル長さに沿って移動するにつれてエネルギーを得る。ホールが十分なエネルギーを得たとき、ホールはシリコン酸化物層１０３の電位障壁をとび越えて、ホールをトラップするトラップ層１０４へ移動することが可能である。この現象の発生確率は、ゲートのドレイン１０１に隣接する領域において最大となる。なぜなら、ホールが最も多くのエネルギーを得る場所はドレイン１０１に近い場所だからである。これらの加速されたホールは、また、ホットホールと呼ばれている。一旦ホットホールが窒化物層に注入されると、それらはトラップされ、その中に保持されたままとなる。トラップされたホールは、窒化物層の低い導電特性及び水平方向の電界の作用により、窒化物層中に広がることができない。このように、トラップされた電荷は、概してドレインに近接して位置する局在化捕獲領域に留まる。
【００１９】
図４Ｂは、本発明の一実施形態に係るソースビットの典型的な書き込み動作を示す概略図である。ソースビット書き込みは、ソース１００からホールを引き抜くためにソース１００とドレイン１０１に印加される電圧が入れ替わる点を除いて、ドレインビット書き込みと同様である。
【００２０】
上記した書き込み動作は、１ビット、すなわちドレインビット又はソースビットを個別に書き込むために実行可能である。その代わりに、２以上のビットをトラップ層１０４に同時に書き込むことができる。異なる実施形態において、メモリ制御回路２０の制御の下で適切な電圧を印加することによって、複数のビットをパラレルに書き込むことができる。
【００２１】
図５Ａは、本発明の一実施形態に係るメモリセルのソースビットの典型的な読み出し動作を示す概略図である。ソース１００に近い側においてトラップ層に格納されたビットを読み込みたい場合、メモリ制御回路２０は正の電圧をゲート１０２及びドレイン１０１に印加して、ソース１００が接地される。ゲート１０２に印加される正の電圧の下限は、チャネル１０７において十分な反転を生じさせる電圧とし、それにより、書き込まれた状態の検出を可能とする。ドレイン１０１に印加される正の電圧はドレイン１０１に近い側に格納されたビット全体のエネルギー障壁及びポテンシャルを低減させ、結果としてチャネル電流となる。図６Ａは、ドレインに近い側のビットが低い状態及び高い状態にある場合に、ソースに近い側のビットを低い状態で読み出す際のエネルギー障壁分布及び電圧分布を示す。図６Ｂは、ドレインに近い側のビットが低い状態及び高い状態にある場合に、ソースに近い側のビットを高い状態で読み出す際のエネルギー障壁分布及び電圧分布を示す。書き込み動作と同様に、メモリ制御回路２０によって複数のビットをパラレルに読み出すことができる。
【００２２】
デバイスがトラップ層１０４のドレインに近い側のビットを読み出す場合、図５Ｂに図示したように、ドレイン１０１が接地されると共に、正の電圧がゲート１０２及びソース１００に印加される。ゲート１０２に印加される正の電圧の下限は、チャネル１０７において十分な反転を生じさせる電圧とし、それにより、書き込まれた状態の検出を可能とする。ソース１００に印加される正の電圧はソース１００に近い側に格納されたビット全体のエネルギー障壁及びポテンシャルを低減させ、結果としてチャネル電流になる。図６Ｃは、ドレインに近い側のビットが低い状態及び高い状態にある場合の両方において、ドレインに近い側のビットを低い状態で読み出す際のエネルギー障壁分布及び電圧分布を示す。図６Ｄは、ドレインに近い側のビットが低い状態又は高い状態にある場合の両方において、ドレインに近い側のビットを高い状態で読み出す際のエネルギー障壁分布及び電圧分布を示す。
【００２３】
ここで、本発明の一実施形態におけるＦＮ（ファウラー・ノルドハイム）注入方法による典型的な消去動作を示す図７を参照すると、電子は、半導体基板からトラップ層に注入される。本発明に係る不揮発性メモリセルは、基板注入のための正のゲート−ドレイン／ソース／基板間バイアスによるファウラー・ノルドハイムトンネリングによって、一様な電子注入を利用して消去される。一実施形態において、不揮発性メモリは、製造完了後又は最終製品として引き渡される前に、最初に消去状態にセットされる場合がある。この設定は、紫外線照射による物理的な方法、又は、以下に述べる電気的な方法により達成可能である。
【００２４】
電気的に不揮発性メモリセルを消去するためには、基板注入方法が利用される。メモリ制御回路２０は、ソース１００、ドレイン１０１、基板１０６及びゲート１０２にそれぞれ電圧を印加する。例えば、ゲートに１０Ｖの電圧が印加され、ドレイン１０１、基板１０６及びソース１００に−５Ｖの電圧が印加される。これらの電圧は、チャネル領域１０６からゲート１０２にかけて垂直方向の電界を生成する。この電界により、チャネル領域から電子が引き抜かれ、トンネル効果によりゲートへ向かって移動する。電子は、シリコン酸化物層１０３のポテンシャル障壁をトンネル効果により通り抜けることが可能であり、それらがトラップされるトラップ層１０４へ注入されることになる。トンネル電子は、それらがトラップされて格納される場所である窒化物層に注入される。
【００２５】
さらに、本発明に係る不揮発性メモリセルの、基板注入のための負のゲート−ドレイン／ソース／基板バイアスを利用した消去動作において、電圧を用いることができる。図８は、本発明に係る他の典型的な消去動作として、ＦＮ（ファウラー・ノルドハイム）注入法を利用してゲートからトラップ層に電子を注入する例を示す。ソース１００、ドレイン１０１、基板１０６及びゲート１０２に電圧が適宜印加される。例えば、−１０Ｖの電圧がゲートに印加され、５Ｖの電圧がドレイン１０１、基板１０６及びソース１００に印加される。これらの電圧は、ゲート１０２から窒化物層１０４の長さに沿って垂直方向の電界を生成する。この電界によって、電子がゲート１０２から引き抜かれ、トンネル効果により窒化物層１０４へ向かって移動する。電子は、第２のアイソレーション層１０５のポテンシャル障壁をトンネル効果によって通り抜けることが可能であり、それらがトラップされる場所であるトラップ層１０４へ注入されることになる。これらのトンネル電子は、それらがトラップされて格納される場所であるトラップ層に注入される。
【００２６】
図９は、本発明に係るフラッシュメモリセルの典型的な消去動作として、直列電圧パルスを基板に印加することによって、ドレインからのホットエレクトロン注入を利用する例を示す。このメモリセルは、メモリセルにおけるホットエレクトロン注入を引き起こす直列電圧パルスを基板に印加することにより消去される。この目的のために、メモリ制御回路２０は正のバイアスをゲート１０２に印加し、ソース１００はフロートの状態となり、基板は接地され、直列電圧パルスがドレイン１０１に入力される。一つの実施形態において、ゲート電圧は５Ｖであり、パルスのハイレベルは４Ｖであり、そのローレベルは−２Ｖである。負のパルスがドレイン１０１に対して入力されると、その結果として、ドレイン中の電子がドレイン１０１からソース１００に流れ出す。正のパルスがドレイン１０１に印加されると、ドレイン１０１とソース１００との間のチャネルが遮断される。電荷空乏領域が基板１０６に形成され、電界がドレイン１０１からゲート１０２に至るパスに沿って生成されるにつれて、ドレイン１０１から流れ出る電子はゲート１０２に向かって移動し、トラップ層１０４にトラップされ、消去動作が完了する。
【００２７】
本発明のもう一つの実施形態において、ドレインがフロートしている状態で直列パルスをソース１００に対して入力することにより、概ね同じ結果が得られる。
【００２８】
図１０は、本発明に係るフラッシュメモリセルに対する別の典型的な消去動作として、直列電圧パルスを基板に印加することによって、ソース及びドレインからのホットエレクトロン注入を利用する例を示す。この異なる実施形態によれば、ゲート１０２には正のバイアスが印加され、基板１０６は接地される。メモリ制御回路２０は、ドレイン１０１及びソース１００に対して、直列電圧パルスを同期させて印加する。負のパルスがソース１００及びドレイン１０１に印加されると、電子がソース１００及びドレイン１０１から引き抜かれて、それからチャネル１０７へ向かって加速される。正のパルスがソース１００及びドレイン１０１に印加されると、電荷空乏領域が基板１０６において形成され、チャネル１０７からゲート１０２に至るパスに沿って垂直の電界が生成される。この垂直の電界は、電子をソース１００及びドレイン１０１から汲み出して、第１のシリコン酸化物層１０３からトラップ層１０４へ電子を通過させる。ある期間、トラップ層に電子が充填されると、トラップ層１０４は電子で満たされ、窒化物層のもとの状態を消去する。
【００２９】
トラップ層に電子を汲み上げるため、消去パルスを直接基板１０６に印加することも可能である。図１１は、本発明に係るフラッシュメモリセルに対するさらに別の典型的な消去動作であり、直列電圧パルスを半導体基板に印加することによって、ホットエレクトロン注入を利用する例を示す。電子は、基板層１０６から汲み出され、第１のアイソレーション層１０３を通り抜けてトラップ層１０４へと流れる。メモリ制御回路２０はゲート１０２に正の電圧（例えば３Ｖ）を印加し、その一方で、ソース１００及びドレイン１０１は接地される。加えて、ハイレベルが２Ｖ（例えば）でローレベルが−４Ｖ（例えば）の直列電圧パルスが基板１０６に印加される。正の電圧が印加されると、ソース１００及びドレイン１０１から電子が引き抜かれる。負の電圧が印加されると、ソース１００及びドレイン１０１から出た電子がトラップ層１０４に汲み上げられる。ある期間、トラップ層に電子が充填されると、トラップ層１０４は電子で満たされ、窒化物層のもとの状態を消去する。
【００３０】
図１２は、本発明に係る不揮発性メモリセルに対するさらに異なる典型的な消去動作であり、Ｎウェルから放出されるホットエレクトロンを用いた電子注入を利用する例を示す。本発明に係る不揮発性メモリセルは、不揮発性メモリセルの基板の周囲にＮウェルが配置されたものであり、ホットエレクトロン注入により消去される。正のゲート−ドレイン／ソース間バイアス及び正のＰウェル−Ｎウェル間バイアスにより、Ｎウェルから電子が放出されて、Ｐウェルに注入され、セルにトラップされる。本実施形態において、基板１０６はＰウェルとして作用する。Ｎウェル１０９は、基板１０６を囲むように形成される。本実施形態では、Ｐ＋領域１０８はＰウェルに形成され、Ｎ＋ドレイン領域１０１の右側に位置するものとするが、この位置に限定されるものではない。Ｐ＋領域１０８は、外部コンポーネントへの接続接点として機能させるために電極形成される。Ｐウェルを囲んでいるＮウェル１０９は、Ｎ＋領域１１０を含む。ここでＮ＋領域１１０はＰ＋領域１０８の一方側に位置するが、この位置に限定されるものではない。Ｎ＋領域１１０は、外部コンポーネントへの接続接点として機能させるために電極形成される。ゲート１０２とＮウェル１０９との間に電圧バイアスが印加された状態で、電子はＮウェルから半導体基板１０６へ汲み出され、トラップ層１０４へと流れる。図１２に図示したように、比較的大きなサイズのＮウェルは、比較的小さい電圧によって、トラップ層に注入される電子を著しく多量に提供できる。
【００３１】
本明細書において、また、図１２に関連して記載した特定の電圧値は、単に、本発明に係る不揮発性メモリの消去動作を実行する際の１セットの可能な条件を包含するに過ぎないものと理解されるべきである。
【００３２】
図１３は、本発明に係る不揮発性メモリセルに対する消去動作のさらにまた別の例であり、Ｎインジェクタから放出されるホットエレクトロンを用いた電子注入を利用する例を示す。本発明に係る不揮発性メモリセルは、不揮発性メモリセルの基板にＮ＋インジェクタが設けられたものであり、ホットエレクトロン注入により消去される。本実施の形態では基板１０６はＰウェルとして作用し、正のゲート−ドレイン／ソース間バイアス及び正のＰウェル−Ｎ＋インジェクタ間バイアスが印加された状態で、Ｎ＋インジェクタから電子が放出され、そして、メモリセルにおいて電子がトラップされるところのＰウェルに注入される。Ｎ＋インジェクタ１１１は、Ｐウェルに形成される。Ｎ＋インジェクタ１１１は電子リザーバとして機能し、トラップ層１０４に注入される電子を提供する。Ｐ＋領域１０８は、Ｐウェルに形成される。Ｐ＋領域１０８は、外側のコンポーネントへの接続接点として機能させるために電極形成される。この実施形態において、Ｎ＋インジェクタ１１１及びＰ＋領域１０８はＮ＋ドレイン領域１０１の右側に位置するものとするが、その位置に限定されるものではない。ゲート１０２及びＮ＋インジェクタ１１０間に電圧バイアスが印加された状態で、電子は、Ｎ＋インジェクタからＰウェルに汲み出され、トラップ層１０４に流れる。図１２に図示したように、比較的大きなサイズのＮウェルは、比較的小さい電圧によって、トラップ層に注入される電子を著しく多量に提供できる。
【００３３】
本発明に係る不揮発性メモリの書き込みを行う際には、チャネルはオフにされる。その結果、ドレイン１０１からソース１００への電流は流れず、その逆方向の電流も流れない。このように、本発明は、大きなリーク電流、高い消費電力及び低書き込み効率の原因となるパンチスルー現象を有効に阻止するものであり、メモリセル中の２つのビットは良好に識別可能である。消去動作においては、電子は、チャネルのエネルギー障壁が増大する場所であるトラップ層に格納される。チャネルにおけるエネルギー障壁のレベルは、不揮発性メモリセルの２つのビット、すなわちビット１及びビット２をカバーする領域において、一様に分布する。ビット１が書き込まれると、ビット１側のエネルギー障壁は、トラップされた電子を枯渇させ又はホットホールを注入することにより、トラップ層内のキャリヤ量を補償し又は再結合させることによって低下する。ビット２が書き込まれると、ビット２側のエネルギー障壁は、トラップされた電子を枯渇させ又はホットホールを注入することにより、トラップ層のキャリヤ量を補償し又は再結合させることによって低下する。ビット１及び２が書き込まれると、ビット１及びビット２のエネルギー障壁は共に低下する。ゲートからの電圧がチャネルを遮断するので、チャネルのパンチスルー電流は発生しない。電流のパスは、ドレインとトラップ層の間、又は、ソースとトラップ層の間に形成されるだけである。トラップ層のビット１及び２があまりに近接している（例えば、互いに隣接している）場合も、有利なことに、これら２つのビットを識別するための分解能の低下は無い。
【００３４】
上記の実施態様において、トラップ層に書き込みを行う方法は、層へのホールの注入によるものである。ホールがトラップ層に注入されると、このホール注入は、メモリセルのトラップ層における正味の電荷を減らす効果を有する。トラップ層から電子を引き抜くことによっても、実質的に同じ結果を得られる。このように、不揮発性メモリセルに書き込みを行う目的を達成するためにトラップ層から電子を引き抜く方法も、また、本発明の範囲内である。
【００３５】
本発明に従った具現化は、特定の実施形態の文脈において記述したものである。これらの実施形態は、実例とすることを意図したものであり、これらに限定されるものではない。多様な変形、修正、付加及び改良が可能である。従って、本明細書において単一の例として記述した構成要素が、複数の例において提供されてもよい。さらに、典型的な構成における個々の要素として示した機構及び機能性を、結合された一つの機構又は構成要素として実施してもよい。これらの、そして他の、変形、修正、付加及び改良は、請求項に記載したところにより本発明の範囲に含めることができる。
【図面の簡単な説明】
【００３６】
【図１】従来技術の不揮発性メモリセルを示す概略図である。
【図２】本発明の不揮発性メモリセルの好ましい実施形態を示す概略図である。
【図３】本発明の別の実施形態である、トンネル層を有する不揮発性メモリセルを示す概略図である。
【図４Ａ】本発明の一実施形態に係る不揮発性メモリセルにおいて、ドレインビットを書き込む典型的な動作を示す概略図である。
【図４Ｂ】本発明の一実施形態に係る不揮発性メモリセルにおいて、ソースビットを書き込む典型的な動作を示す概略図である。
【図５Ａ】本発明の別の実施形態に係る不揮発性メモリセルにおいて、ソースビットを読み出す典型的な動作を示す概略図である。
【図５Ｂ】本発明の別の実施形態に係る不揮発性メモリセルにおいて、ドレインビットを読み出す典型的な動作を示す概略図である。
【００３７】
【図６Ａ】ドレインに近い側のビットが低い状態又は高い状態にある場合に、ソースに近い側の１ビットを低い状態で読み出す際の典型的なエネルギー障壁分布及び電圧分布を示す図である。
【図６Ｂ】ドレインに近い側のビットが低い状態又は高い状態にある場合に、ソースに近い側の１ビットを高い状態で読み出す際の典型的なエネルギー障壁分布及び電圧分布を示す図である。
【図６Ｃ】ドレインに近い側のビットが低い状態又は高い状態にある場合に、ドレインに近い側の１ビットを低い状態で読み出す際の典型的なエネルギー障壁分布及び電圧分布を示す図である。
【図６Ｄ】ドレインに近い側のビットが低い状態又は高い状態にある場合に、ドレインに近い側の１ビットを高い状態で読み出す際の典型的なエネルギー障壁分布及び電圧分布を示す図である。
【図７】本発明に係る典型的な消去動作であり、電子が半導体基板からトラップ層に注入される例を示す図である。
【図８】本発明に係る別の典型的な消去動作であり、電子がゲートからトラップ層に注入される例を示す図である。
【図９】本発明に係るフラッシュメモリセルに対する典型的な消去動作であり、直列電圧パルスを基板に印加することによって、ドレインからのホットエレクトロン注入を利用する例を示す。
【図１０】本発明に係るフラッシュメモリセルに対する別の典型的な消去動作であり、直列電圧パルスを基板に印加することによって、ソース及びドレインからのホットエレクトロン注入を利用する例を示す。
【００３８】
【図１１】本発明に係るフラッシュメモリセルに対するさらに別の典型的な消去動作であり、直列電圧パルスを半導体基板に印加することによって、ホットエレクトロン注入を利用する例を示す。
【図１２】本発明に係る不揮発性メモリセルに対するさらに異なる典型的な消去動作であり、Ｎウェルから放出されるホットエレクトロンを用いた電子注入を利用する例を示す。
【図１３】本発明に係る不揮発性メモリセルに対するまたさらに別の典型的な消去動作であり、Ｎインジェクタから放出されるホットエレクトロンを用いた電子注入を利用する例を示す。
【図１４】本発明の一実施形態に係る不揮発性メモリのブロック図である。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【外国語明細書】
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