(57)【要約】【課題】  複数ブロックを送信する際に、信号点の対応付けに起因して発生するブロック間の誤りに対する耐久力の均一化を図ることである。【解決手段】  第１データブロックに含まれるビットと第２データブロックに含まれるビットとを用いて、複数のビット列を生成し、該複数のビット列をそれぞれ位相平面上の各信号点に対応させ、各信号点に応じた振幅位相変調を行って得られた信号を送信する送信装置において、前記ビット列内における所定のビット位置について、該第１データブロックに含まれる所定のビットが占める占有率と、該第２データブロックに含まれる所定のビットが占める占有率が近くなるように前記生成を制御するビット列生成手段、を備えたことを特徴とする送信装置を用いる。【選択図】        図７
2005229319.tif 000002
【特許請求の範囲】
【請求項１】
第１データブロックに含まれるビットと第２データブロックに含まれるビットとを用いて、複数のビット列を生成し、該複数のビット列をそれぞれ位相平面上の各信号点に対応させ、各信号点に応じた多値変調を行って得られた信号を送信する送信装置において、
前記対応に起因して生ずる前記ビット列内における誤り易さの程度により区分される、所定のビット位置について、該第１データブロックに含まれる所定のビットが占める占有率と、該第２データブロックに含まれる所定のビットが占める占有率が近くなるように前記生成を制御するビット列生成手段、
を備えたことを特徴とする送信装置。
【請求項２】
前記送信は同じ無線フレーム内で送信することを特徴とする請求項１記載の送信装置。
【請求項３】
前記ビット系列は、前記対応に起因して、第１ビット位置と、該第１のビット位置よりも誤り易い第２ビット位置とを備え、
前記所定のビット位置は、該第１ビット位置又は該第２ビット位置である、
ことを特徴とする請求項１記載の送信装置。
【請求項４】
前記第１データブロック、前記第２データブロックは、それぞれ組織ビットと冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであり、
前記ビット列生成手段は、前記制御にあわせて、前記第１ビット位置に該組織ビットを優先して配置するように制御を行う、
ことを特徴とする請求項３記載の送信装置。
【請求項５】
前記多値変調は、１６値ＱＡＭ変調であり、前記第１ビット位置は、上位ビット（１ビット目と２ビット目）であり、前記第２ビット位置は、下位ビット（３ビット目と４ビット目）であることを特徴とする請求項３記載の送信装置。
【請求項６】
前記第１データブロック、前記第２データブロックは、それぞれ組織ビットと冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであるか、または、共に冗長ビットである、ことを特徴とする請求項１記載の送信装置。
【請求項７】
前記第１データブロック、前記第２データブロックは、ターボ符号化により得られた組織ビットと、第１冗長ビットと、第２冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであるか、または、共に冗長ビットであるか、または、共に第１冗長ビットであるか、または、共に第２冗長ビットである、
ことを特徴とする請求項１記載の送信装置。
【請求項８】
データと該データに対する１つの誤り検出符号とをＮ個のブロックに分割する分割部と、
該Ｎ個のブロックのそれぞれについて誤り訂正符号化処理を施す誤り訂正符号化部と、
該誤り訂正処理後に得られるＮ種類の組織ビットと冗長ビットを複数のビット列に配置する配置手段と、
該配置された各ビット列が示す位相平面上の各信号点に対応する振幅位相変調を行ってから送信を行う送信部とを備え、
前記配置手段は、前記配置に際して、前記ビット列と前記信号点との対応関係に起因して、１つのビット列内に誤り易さの異なる第１のビットと第２のビットとが存在する場合に、Ｎ種類の組織ビットのそれぞれが誤り易い側のビットに配置される数を均一化する、
ことを特徴とする送信装置。
【請求項９】
前記配置手段は、前記複数のビット列を前記第１ブロックに含まれるビットから、前記第Ｎブロックに含まれるビットまで略順に用いて配置し、
前記均一化は、前記誤り易い側のビットに組織ビットを配置することを許容する列を分散させることで実現する、
ことを特徴とする請求項８記載の送信装置。
【請求項１０】
伝送データをＸ個ビットを含む第１ビット群と、Ｙ個のビットを含む第２ビット群とを含む２以上のビット群に分割し、第1ビット群のビットと第２ビット群のビットとを、第１ビット位置と、該第１ビット位置より誤り易い第２ビット位置とを有する所定長のビット列の各ビット位置に配置してＬ個のビット列を生成するビット列生成装置におけるビット配置方法において、
前記第１ビット群に含まれるビットと、前記第２ビット群に含まれるビットを該第１ビット位置に優先して配置するとともに、＜Ｎ＞をＮ以下の最大の整数と定義するとき、
（＜（Ｘ＋Ｙ）÷Ｌ＞＋１）×（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）≦Ｘ、
２≦（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）
の場合、第２ビット位置に配置する第１ビット群に含まれるビットの数を
Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ
より小さくし、
第２ビット位置に配置する第２ビット群に含まれるビットの数を
１以上とする、
ことを特徴とするビット配置装置におけるビット配置方法。
【請求項１１】
ＨＳＤＰＡに対応した無線基地局において、
レートマッチング処理が施されたデータを並び替えて、１６値ＱＡＭ用の４×Ｎｃのビット列を生成するビットコレクション部を備え、
前記データは、符号ブロック分割部における分割により、少なくとも第１データブロックと、第２データブロックとを含み、Ｎsysを前記データに含まれる該第１データブロックと該第２データブロックの組織ビットの総数と定義し、＜Ｎ＞をＮ以下の最大の整数と定義し、
Ａ＝＜Ｎsys÷Ｎc＞、Ｂ＝Ｎsys−Ａ×Ｎcと定義すると、
前記ビットコレクション部は、第１行目から第Ａ行目については、第１列目から第Ｎc列目まで連続して組織ビットを配置し、第Ａ＋１行目については、第１列目から第Ｎc列目まで連続しないでＢ個の組織ビットを配置可能とした、
ことを特徴とする無線基地局。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、送信装置に関し、例えば、Ｗ―ＣＤＭＡ通信方式に採用した移動無線通信システムにおける無線基地局、送信方法に関する。
【背景技術】
【０００２】
現在、３ＧＰＰ（３rd  Generation Partnership Project）で、第３世代移動通信システムの１方式であるＷ−ＣＤＭＡ方式の標準化が進められている。そして、標準化のテーマの１つとして下りリンクで最大約１４Ｍｂｐｓの伝送速度を提供するＨＳＤＰＡ（High Speed Downlink Packet Access）が規定されている。ＨＳＤＰＡは、適応符号化変調方式を採用しており、例えば、ＱＰＳＫ変調方式と１６値ＱＡＭ方式を基地局、移動局間の無線環境に応じて適応的に切りかえることを特徴としている。また、ＨＳＤＰＡは、Ｈ−ＡＲＱ（Hybrid Automatic Repeat reQuest）方式を採用しており、基地局から送信されたデータについて誤りが検出された場合に、移動局からの要求により再送が行われる。
【０００３】
ＨＳＤＰＡに用いられる主な無線チャネルは、ＨＳ−ＳＣＣＨ（High Speed-Shared Control Channel）、ＨＳ−ＰＤＳＣＨ（High Speed-Physical Downlink Shared Channel）、ＨＳ−ＤＰＣＣＨ（High Speed-Dedicated Physical Control Channel）がある。
【０００４】
ＨＳ−ＳＣＣＨ、ＨＳ−ＰＤＳＣＨは、双方とも下り方向（即ち、基地局から移動局への方向）の共通チャネルであり、ＨＳ−ＳＣＣＨは、ＨＳ−ＰＤＳＣＨにて送信するデータに関する各種パラメータを送信する制御チャネルである。各種パラメータとしては、例えば、どの変調方式を用いてＨＳ―ＰＤＳＣＨによりデータを送信するかを示す変調タイプ情報や、拡散符号の割当て数（コード数）等の情報が挙げられる。
【０００５】
一方、ＨＳ−ＤＰＣＣＨは、上り方向（即ち、移動局から基地局への方向）の個別の制御チャネルであり、ＨＳ−ＰＤＳＣＨを介して受信したデータの受信可、否に応じてそれぞれＡＣＫ、ＮＡＣＫを移動局が基地局に対して送信する場合に用いられる。
【０００６】
その他、基地局からの受信信号の受信品質（例えばＳＩＲ）を測定し、その結果をＣＱＩ（Channel Quality Indicator）として基地局に送信するためにも用いられる。尚、基地局は、受信したＣＱＩにより、下り方向の無線環境の良否を判断し、良好であれば、より高速にデータを送信可能な変調方式に切りかえ、逆に良好でなければ、より低速にデータを送信する変調方式に切りかえる（即ち、適応変調を行う）。
・「チャネル構造」
次に、ＨＳＤＰＡにおけるチャネル構成について説明する。
【０００７】
図１は、ＨＳＤＰＡにおけるチャネル構成を示すための図である。尚、Ｗ−ＣＤＭＡは、符号分割多重方式を採用するため、各チャネルは符号により分離されている。
【０００８】
まず、説明していないチャネルについて簡単に説明しておく。
【０００９】
ＣＰＩＣＨ（Common Pilot Channel）、Ｐ−ＣＣＰＣＨ（Primary Common Control Channel）は、それぞれ下り方向の共通チャネルである。
【００１０】
ＣＰＩＣＨは、移動局においてチャネル推定、セルサーチ、同一セル内における他の下り物理チャネルのタイミング基準として利用されるチャネルであり、いわゆるパイロット信号を送信するためのチャネルである。Ｐ−ＣＣＰＣＨは、報知情報を送信するためのチャネルである。
【００１１】
次に、図１を用いて、チャネルのタイミング関係について説明する。
【００１２】
図のように、各チャネルは、１５個のスロットにより１フレーム（１０ｍｓ）を構成している。先に説明したように、ＣＰＩＣＨは他のチャネルの基準として用いられるため、Ｐ−ＣＣＰＣＨ及びＨＳ−ＳＣＣＨのフレームの先頭はＣＰＩＣＨのフレームの先頭と一致している。ここで、ＨＳ−ＰＤＳＣＨのフレームの先頭は、ＨＳ−ＳＣＣＨ等に対して２スロット遅延しているが、移動局がＨＳ−ＳＣＣＨを介して変調タイプ情報を受信してから、受信した変調タイプに対応する復調方式でＨＳ−ＰＤＳＣＨの復調を行うことを可能にするためである。また、ＨＳ−ＳＣＣＨ、ＨＳ−ＰＤＳＣＨは、３スロットで１サブフレームを構成している。
【００１３】
ＨＳ−ＤＰＣＣＨは、ＣＰＩＣＨに同期していないが、上り方向のチャネルであるためであり、移動局において生成されたタイミングに基づくためである。
【００１４】
以上が、ＨＳＤＰＡのチャネル構成の簡単な説明である。次に、送信データがＨＳ−ＰＤＳＣＨを介して送信されるまでの過程についてブロック図を用いながら説明する。
・「基地局の構成」
図２は、ＨＳＤＰＡをサポートする基地局の構成を示す。
【００１５】
図において、１はＣＲＣ付加部、２は符号ブロック分割部、３はチャネル符号化部、４はビット分離部、５はレートマッチング部、６はビット収集部、７は変調部を示す。
【００１６】
次に各ブロックの動作について説明する。
【００１７】
ＨＳ―ＰＤＳＣＨを介して送信される送信データ（図１におけるＨＳ−ＰＤＳＣＨの１サブフレーム内に収められるデータ）は、まず、１のＣＲＣ付加部においてＣＲＣ演算処理がなされ、演算結果が送信データの最後尾に付加される。そして、ＣＲＣ演算結果の付加された送信データは、符号ブロック分割部２に入力されて、複数のブロックに分割される。これは、受信側における復号処理負荷を考慮して、誤り訂正符号化を行う単位のデータ長を短くするためであり、所定長を超える場合には、複数のブロックに等分するのである。分割数は２以上の整数を取り得るが、以下、説明を簡単にするため分割数が２であった場合について説明する。
【００１８】
分割された送信データのそれぞれは、チャネル符号化部３において、それぞれ別個の誤り訂正符号化の対象のデータとして扱われる。即ち、分割された第１ブロック、第２ブロックのそれぞれについて誤り訂正符号化処理が施される。チャネル符号化の例とては、ターボ符号化が挙げられる。
【００１９】
ここで、ターボ符号化について簡単に説明する。ターボ符号化は、符号化の対象となるデータをＵとすると、Ｕに基づいて、Ｕそのものと、Ｕを畳み込み符号化して得られたＵ'と、Ｕをインタリーブ（並び替え処理）してから同様に畳み込み符号化して得られたＵ''とを出力することとなる。ここで、Ｕは、組織ビットと称され、ターボ復号において、２つの要素復号器の双方で用いられるデータであり、利用頻度が高いため重要度が高いデータであると解することができる。他方、Ｕ'、Ｕ''は冗長ビットであり、それぞれ２つの要素復号器の１方で用いられるデータであり、利用頻度が低いため重要度はＵより低いものと解することができる。
【００２０】
即ち、組織ビットの方が冗長ビットよりも重要度が高く、組織ビットがより正しく受信されることで、ターボ復号器により正しい復号結果を得ることができるともいえる。
【００２１】
さて、このようにして生成された、組織ビットと、冗長ビットは、シリアルデータとしてビットビット分離部４に入力され、ビット分離部４は、入力されたシリアルデータをＵ、Ｕ'、Ｕ''の３つの系統のデータに分離し、パラレルデータとして出力する。
【００２２】
レートマッチング部５は、ＨＳ−ＳＣＣＨの３スロットで構成されるサブフレーム内に収まるように、所定のアルゴリズムによりビットを削除するパンクチャ―処理等を行ったり、ビットを繰り返すことによるレピテッション処理を行う。
【００２３】
このように、レートマッチング部５において、サブフレームへのビット適合化の処理が施されたビットは、ビット収集部６にパラレルに入力される。
【００２４】
ビット収集部６は、入力データに基づいて、例えば１６値ＱＡＭ変調の各信号点を示す４ビットのビット列を生成して出力する。
【００２５】
変調部７は、入力されたビット列により示される信号点に対応する振幅、位相となるように１６値ＱＡＭ変調された信号を出力して、周波数変換により無線周波数に変換してから不図示のアンテナ側へ送出する。
・「配置方法」
ここで、ビット収集部の処理について更に詳述する。
【００２６】
図３は、ビット収集部６における配置方法を示す図である。
【００２７】
レートマッチング処理を経て出力された組織ビット、冗長ビット等を含むビットは、１６値ＱＡＭ変調における各信号点を示すビット列に対応付ける必要があるため、４ビットのデータ列に配置される必要がある。
【００２８】
尚、組織ビット及び冗長ビットは、符号ブロック分割部により第１ブロック、第２ブロックの２系統に分割されているが、これらは、同じサブフレーム内に収められるため、ビット収集部６においては、再び、１つのまとまりとして結合して扱うこととなる。
【００２９】
図３において、Ｎr（４）×Ｎc（１０）で示したビット列全体が結合された組織ビット、冗長ビットに相当し、第１列目のＳ１、Ｓ２、Ｓ３、Ｐ２−１で示した領域が、１６値ＱＡＭ変調を行う際の１つの信号点に対応するビット列であり、図３によれば、ビット列は１０列あるため、１０個の信号点用の１０個のビット列が表されている。
【００３０】
次に、ビットの整列手順について説明する。
【００３１】
まず、符号ブロック分割部２において、２分割された各ブロックの組織ビットの総数Ｎsys（レートマッチング処理後における、第１ブロックの組織ビット数と第２ブロックの組織ビット数との和）を求める。
【００３２】
次に、Ｎsysを列の総数Ｎc（総ビット数４０÷ビット列数４＝１０）で割り、その商Ａと余りＢを求める。
【００３３】
そして、求めた商Ａと同じ行数だけ上から順に組織ビット用の領域と定義し、更に、余りＢと同じ数だけ、組織ビットの領域の占める領域の次の行の左側から順に組織ビット用の領域として定義する。
【００３４】
これによれば、図３の斜線で示した領域が組織ビット用の領域と定義されることとなる。尚、残りの領域は、冗長ビット用の領域として定義される。
【００３５】
次に、この組織ビット用の定義領域に、第１ブロックの組織ビットを第１行、第１列から列方向に上から順に割当て、第１列目の組織ビットの領域が満たされると、次に第２列目の組織ビットを同じようにして満たしていく。
【００３６】
一方、冗長ビットについては、図３に示す冗長ビット用の領域に、第１列目から順に割当てていくこととなる。具体的には、Ｕ'に対応する冗長ビットを第１冗長ビット、Ｕ''に対応する冗長ビットを第２冗長ビットとすると、まず、第１ブロックの第２冗長ビットの１番目が、冗長ビット領域の第１列目に割当てられ、次に第１ブロックの第１冗長ビットの１番目が冗長ビット領域の第２列目に割当てられ、次に第１ブロックの第２冗長ビットの２番目が第３列目に割当てられる。このように、第２冗長ビット、第１冗長ビットを交互に割当てていくことにより、冗長ビット領域の割当てを行う。図３中、矢印により配置順を明示し、ＰＭ−Ｎにより、第Ｍ冗長ビットのＮ番目のビットを配置すべきことを明示している。
【００３７】
以上のようにして配置したビット列は、図４に示す、それぞれ位相平面上の各信号点を示しており、例えば、（Ｓ１、Ｓ２、Ｓ３、Ｐ２−１）＝（１、０、１、１）であれば、信号点Ａを示すこととなる。
【００３８】
このような、配置方法については、例えば次の非特許文献１に開示されている。
【非特許文献１】３Ｇ ＴＳ ２５．２１３（3rd Generation Partnership Project: Technical Specificati  on Group Radio Access Network ; Spreading and modulation(FDD)）
【発明の開示】
【発明が解決しようとする課題】
【００３９】
本発明者は、先に説明したような従来技術によると問題が生ずることを発見した。
【００４０】
即ち、多値変調を採用する場合に、先に示したような位相平面上におけるマッピングを行うと、整列された各ビット列の上位ビット（Ｓ１、Ｓ４、Ｓ７、…、Ｓ２１、Ｓ２３、Ｓ２、Ｓ５、Ｓ８、…、Ｓ２２、Ｓ２４）に対して、下位ビット（Ｓ３、Ｓ６、Ｓ９、…、Ｐ２−７、Ｐ２−８、Ｐ２−１、Ｐ１−１、…、Ｐ１−７、Ｐ１−８）は、無線伝送中における位相、振幅の変動により、受信側における信号点判定時に、誤り易いという傾向があるが、図３のように、分割された第１ブロック、第２ブロックを比較すると、第１ブロックの組織ビットは、下位ビットに４つ配置されているのに対し、第２ブロックの組織ビットは、下位ビットに１つも割当てられていない。
【００４１】
先に説明したように、組織ビットは重要な情報と位置付けることができるが、先に説明した配置方法によれば、組織ビットの配置に起因して各ブロック間で無線伝送中における位相、振幅変動に対する耐久力が異なることとなる。
【００４２】
また、組織ビットが少ない場合には、図８のように、分割された第１ブロック、第２ブロックを比較すると、第１ブロックの冗長ビットは、上位ビットに割当てられていないのに対し、第２ブロックの冗長ビットは、上位ビットに４つ割当てられ、やはり先に説明した配置方法によれば、冗長ビットの配置に起因して各ブロック間で無線伝送中における位相、振幅変動に対する耐久力が異なることとなる。
【００４３】
従って、組織ビット、冗長ビットのいずれにせよ、ブロック間で同じ種類のビットであるにもかかわらず、信号点の配置に起因したブロック間の耐久力の差が発生しており、属するブロックによって、受信品質がそもそも異なるものとなってしまい、ブロック間での品質の公平性が失われてしまうという問題がある。
【００４４】
本発明の目的の１つは、ブロック間の誤りに対する耐久力の均一化を図ることである。
【００４５】
また、ターボ符号等の誤り訂正処理を行う場合、誤り訂正により、耐久力の強い方は更なる誤りも許容できる余裕があるが、耐久力の弱い方は誤り訂正能力を超えてしまうほど誤りが発生してしまうといった状況が発生しやすく、効率的でないという問題もある。
【００４６】
本発明の目的の１つは、ターボ符号等の誤り訂正処理を行う場合に、ブロック間の誤りに対する耐久力の均一化を図ることで、誤り訂正の効率を高めることでもある。
【００４７】
また、複数のブロックのうちいずれが誤っているかを特定できない方式を採用している場合に、双方のブロックが同時に誤るか、同時に誤らないこととなる確率を高めることで、実際には誤りの無い側のブロックについても再送をすることにより、不要な信号を伝送する機会を減らすことを他の目的とする。
【００４８】
尚、上記目的に限らず、後述する発明を実施するための最良の形態に示す各構成により導かれる効果であって、従来の技術によっては得られない効果を奏することも本発明の目的の１つとして位置付けることができる。
【課題を解決するための手段】
【００４９】
（１）本発明においては、第１データブロックに含まれるビットと第２データブロックに含まれるビットとを用いて、複数のビット列を生成し、該複数のビット列をそれぞれ位相平面上の各信号点に対応させ、各信号点に応じた多値変調を行って得られた信号を送信する送信装置において、前記ビット列内における所定のビット位置について、該第１データブロックに含まれる所定のビットが占める占有率と、該第２データブロックに含まれる所定のビットが占める占有率が近くなるように前記生成を制御するビット列生成手段、を備えたことを特徴とする送信装置を用いる。
【００５０】
（２）本発明においては、更に、前記送信は同じ無線フレーム内で送信することを特徴とする（１）記載の送信装置を用いる。
【００５１】
（３）本発明においては、更に、前記ビット系列は、前記対応に起因して、第１ビット位置と、該第１のビット位置よりも誤り易い第２ビット位置とを備え、前記所定のビット位置は、該第１ビット位置又は該第２ビット位置である、ことを特徴とする（１）記載の送信装置を用いる。
【００５２】
（４）本発明においては、前記第１データブロック、前記第２データブロックは、それぞれ組織ビットと冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであり、前記ビット列生成手段は、前記制御にあわせて、前記第１ビット位置に該組織ビットを優先して配置するように制御を行う、ことを特徴とする（３）記載の送信装置。
【００５３】
（５）本発明においては、前記振幅位相変調は、１６値ＱＡＭ変調であり、前記第１ビット位置は、上位ビット（１ビット目と２ビット目）であり、前記第２ビット位置は、下位ビット（３ビット目と４ビット目）であることを特徴とする（３）記載の送信装置を用いる。
【００５４】
（６）本発明においては、前記第１データブロック、前記第２データブロックは、それぞれ組織ビットと冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであるか、または、共に冗長ビットである、ことを特徴とする（１）記載の送信装置を用いる。
【００５５】
（７）本発明においては、前記第１データブロック、前記第２データブロックは、ターボ符号化により得られた組織ビットと、第１冗長ビットと、第２冗長ビットとを含み、前記第１データブロックに含まれる所定のビットと、前記第２データブロックに含まれる所定のビットとは、共に組織ビットであるか、または、共に冗長ビットであるか、または、共に第１冗長ビットであるか、または、共に第２冗長ビットである、ことを特徴とする（１）記載の送信装置を用いる。
【００５６】
（８）本発明においては、データと該データに対する１つの誤り検出符号とをＮ個のブロックに分割する分割部と、  該Ｎ個のブロックのそれぞれについて誤り訂正符号化処理を施す誤り訂正符号化部と、  該誤り訂正処理後に得られるＮ種類の組織ビットと冗長ビットを複数のビット列に配置する配置手段と、  該配置された各ビット列が示す位相平面上の各信号点に対応する振幅位相変調を行ってから送信を行う送信部とを備え、前記配置手段は、前記配置に際して、前記ビット列と前記信号点との対応関係に起因して、１つのビット列内に誤り易さの異なる第１のビットと第２のビットとが存在する場合に、Ｎ種類の組織ビットのそれぞれが誤り易い側のビットに配置される数を均一化する、ことを特徴とする送信装置を用いる。
【００５７】
（９）本発明においては、前記配置手段は、前記複数のビット列を前記第１ブロックに含まれるビットから、前記第Ｎブロックに含まれるビットまで略順に用いて配置し、  前記均一化は、前記誤り易い側のビットに組織ビットを配置することを許容する列を分散させることで実現する、ことを特徴とする（８）記載の送信装置を用いる。
【００５８】
（１０）本発明においては、伝送データをＸ個ビットを含む第１ビット群と、Ｙ個のビットを含む第２ビット群とを含む２以上のビット群に分割し、第1ビット群のビットと第２ビット群のビットとを、第１ビット位置と、該第１ビット位置より誤り易い第２ビット位置とを有する所定長のビット列の各ビット位置に配置してＬ個のビット列を生成するビット列生成装置におけるビット配置方法において、前記第１ビット群に含まれるビットと、前記第２ビット群に含まれるビットを該第１ビット位置に優先して配置するとともに、＜Ｎ＞をＮ以下の最大の整数と定義するとき、
（＜（Ｘ＋Ｙ）÷Ｌ＞＋１）×（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）≦Ｘ、
２≦（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）
の場合、第２ビット位置に配置する第１ビット群に含まれるビットの数を
Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ
より小さくし、
第２ビット位置に配置する第２ビット群に含まれるビットの数を
１以上とする、ことを特徴とするビット配置装置におけるビット配置方法を用いる。
【００５９】
（１１）また、本発明においては、ＨＳＤＰＡに対応した無線基地局において、レートマッチング処理が施されたデータを並び替えて、１６値ＱＡＭ用の４×Ｎｃのビット列を生成するビットコレクション部を備え、前記データは、符号ブロック分割部における分割により、少なくとも第１データブロックと、第２データブロックとを含み、＜Ｎ＞をＮ以下の最大の整数と定義し、Ａ＝＜Ｎsys÷Ｎc＞、Ｂ＝Ｎsys−Ａ×Ｎcと定義すると、前記ビットコレクション部は、第１行目から第Ａ行目については、第１列目から第Ｎc列目まで連続して組織ビットを配置し、第Ａ＋１行目については、第１列目から第Ｎc列目まで連続しないでＢ個の組織ビットを配置可能とした、ことを特徴とする無線基地局を用いる。
【発明の効果】
【００６０】
少なくとも第１ブロックのビットと、第２ブロックのビットについての耐久力（例えば、同一種類のビットの耐久力）が均一化されるため、一方は耐久力が高く、他方は低いといった偏りが少なくなり、全体的な誤りの発生確率を下げることができる。
【００６１】
また、双方のブロックが同時に誤るか、同時に誤らないこととなる確率を高めることで、実際には誤りの無い側のブロックについても再送をすることにより、不要な信号を伝送する機会を減らすことができる。
【発明を実施するための最良の形態】
【００６２】
以下、図面を参照することにより、本発明の実施の形態について説明する。
【００６３】
〔ａ〕第１実施形態の説明
図５は、本発明に係る送信装置を示す図である。
【００６４】
尚、送信装置の１例として、先に説明したＨＳＤＰＡに対応したＷ−ＣＤＭＡ通信システムの送信装置（無線基地局）について説明することとする。他の通信システムにおける送信装置に適用することも可能である。
【００６５】
図において、１０はＨＳ―ＤＳＣＨを介して送信する伝送データ（１サブフレーム内で送信するデータ）を順次出力するとともに各部（１１〜２５等）の制御を行う制御部を示す。ＨＳ−ＤＳＣＨは、共通チャネルであるから、順次出力される伝送データは、それぞれ異なる移動局宛てであることが許容される。
【００６６】
１１は、順次入力される伝送データ（同じ無線フレーム内で送信するデータ）に対してＣＲＣ演算を行い、この伝送データの最後尾にＣＲＣ演算結果を付加するＣＲＣ付加（CRC attachment）部、１２は、ＣＲＣ演算結果が付加された伝送データに対して、ビット単位でスクランブルをかけることで、送信データにランダム性を与えるビットスクランブル（Bit scrambling）部を示す。
【００６７】
１３は、次に行うチャネル符号化において、符号化の対象とするデータ長が長くなりすぎることで、受信側の復号器の演算量が増大することを防止する等の目的から、入力されたビットスクランブル後の伝送データが、所定のデータ長を超える場合に、分割（例えば、略等分）する符号ブロック分割（Code block segmentation）部を示す。図では、入力データ長が所定のデータ長を超えており、２等分（第１データブロック、第２データブロックに分割）した場合の出力を示している。もちろん分割数として２以外の分割数とする例も考えられるし、また、等分ではなく、異なるデータ長に分割する例も考えられる。
【００６８】
１４は、分割された各データについてそれぞれ、別個に誤り訂正符号化処理を施すチャネル符号化（Channel coding）部を示す。尚、チャネル符号化部１４としては、前述のターボ符号器を用いることが望ましく、ここでもターボ符号器を用いることとする。
【００６９】
従って、その第１の出力は、先に説明したように、第１ブロックについて、符号化対象のデータと同じデータである重要な組織ビット（Ｕ）と、組織ビット（Ｕ）を畳み込み符号化して得られる第１冗長ビット（Ｕ'）と、組織ビットをインタリーブ処理してから同様に畳み込み符号化して得られる第２冗長ビット（Ｕ''）とが含まれる。同様に、第２の出力には、第２ブロックについての組織ビット（Ｕ）、第１冗長ビット（Ｕ'）、第２冗長ビット（Ｕ''）が含まれる。
【００７０】
１５は、チャネル符号化部１４（ターボ符号器）からシリアル入力された第１ブロック及び第２ブロックの各組織ビット（Ｕ）、第１冗長ビット（Ｕ'）、第２冗長ビット（Ｕ''）をそれぞれ分離して出力するビット分離（Bit separation）部を示す。尚、第２ブロックについても同様のため、第１ブロックに対応する出力だけ図示している。
【００７１】
１６は、後段のバッファ部１７の所定の領域に収まるように、パンクチャ処理（間引き）等のレートマッチング処理を行う第１レートマッチング（1st rate matching）部を示す。
【００７２】
１７は、制御部１０により、送信対象の移動局の受信処理能力に応じた領域を設定され、設定された領域内に、第１レートマッチング部１６により、レートマッチング処理されたデータを格納するバッファ（Buffer）部を示す。
【００７３】
１８は、制御部１０により、指定された１サブフレーム内に収納可能なデータ長に調整するための第２レートマッチング（2nd rate matching）部を示し、パンクチャ処理（間引き）、レピテション処理（繰り返し）を施すことで、指定されたデータ長となるように、入力されたデータのデータ長を調整する。
【００７４】
尚、ＨＳ−ＰＤＳＣＨにおいては、変調方式、拡散率、コード数（チャネル数）等のパラメータが可変なため、同じ長さのサブフレームであっても、収納できるビット数は一定ではなく、制御部１０は、パラメータに応じたビット数を１サブフレームに収納可能なデータ長として第２レートマッチング部１８に通知する。
【００７５】
１９は、第２レートマッチング部１９からデータを複数のビット列に配置するビット収集(Bit collection)部を示す。即ち、第１ブロックのデータと、第２ブロックのデータとを後述するビット配置方法により配置することで、それぞれ位相平面上における信号点を示すための複数のビット列を出力する。尚、この実施例では、１６値ＱＡＭ変調方式を用いるため、ビット列は４ビットで構成される。もちろん他の多値変調方式（例えば８相ＰＳＫ等）を用いる例も考えられる。
【００７６】
２０は、制御部１０により通知された拡散符号の数（コード数）と同じ数の系統に、ビット列を分割して出力する。即ち、送信パラメータにおけるコード数がＮの場合、入力されたビット列を順に１〜Ｎの系統に振り分けて出力する物理チャネル分割（Physical channel segmentation）部を示す。
【００７７】
２１は、Ｎ系統のビット列のそれぞれに対して、インタリーブ処理を施して出力するインタリーブ（Interleaving）部を示す。
【００７８】
２２は、入力された各ビット列に対してビット列内でのビットの再配置が可能なコンスタレーション再配置（Constellation re-arrangement for 16 QAM）部を示す。例えば、最初の送信時においては、入力された各ビット列をそのまま素通しで出力し、先に説明したＨ−ＡＲＱにおける再送時に、ビットの再配置を行うようにすることもできる。ビットの再配置としては、例えば、上位ビットと下位ビットを入れ替えるなどの処理であり、複数のビット列について同じ法則でビット入れ替えを行うことが好ましい。尚、再送時のもそのまま素通しすることもできる。
【００７９】
２３は、後段のＮ系統のビット列を、後段の拡散処理部２４の対応する拡散部に振り分ける物理チャネルマッピング（Physical channel mapping）部を示す。
【００８０】
２４は、複数の拡散部を備え、それぞれ、Ｎ系統の各ビット列に基づき対応するＩ、Ｑの電圧値を出力し、それぞれ異なる拡散コードにより拡散処理を施して出力する拡散処理(Spreading)部を示す。
【００８１】
尚、４ビットのビット列は次の表１に従ったＩ、Ｑ成分のそれぞれの電圧値に変換される。但し、上位ビットから順に、Ｉ１、Ｑ１、Ｉ２、Ｑ２に対応する。
【００８２】
【表１】
2005229319.tif 000003
表について例を挙げて説明すると、４ビットのビット列が（０１００）であれば、Ｉ１、Ｉ２＝０、０であり、Ｑ１、Ｑ２＝１．０であるから、Ｉ＝＋１、Ｑ＝−１の電圧に変換されることとなる。
【００８３】
拡散方法としては、例えば、図６に示すように、電圧変換部２６により先の表による変換後、拡散符号のＩ成分ＣＩ、Ｑ成分のＣＱにより乗算器、加算器、減算器により演算し、拡散処理を実現する。
【００８４】
２５は、拡散処理部２４により拡散された各信号を合成し、これに基づいて、例えば１６値ＱＡＭ変調方式等の振幅位相変調を施し、無線信号に周波数変換してからアンテナ側に出力して無線信号として送信可能とする変調（Modulating）部を示す。
【００８５】
以上が、各部の名称とその動作の説明であり、第１データブロックと第２データブロックに含まれるビットとを用いて複数のビット列が生成され、各ビット列がそれぞれ位相平面上の各信号点に対応付けられ、各信号点に応じた位相振幅変調が施されて送信されることがわかる。
・「ビット配置方法」
次に、ビット列生成手段、配置手段の１例としてのビット収集部１９におけるビット配置方法について詳細に説明する。
【００８６】
図７は，ビット収集部におけるビット配置方法について説明するための図である。
【００８７】
第１レートマッチング部１６、第２レートマッチング部１８によるレートマッチング処理を経て出力された組織ビット、冗長ビットは１６値ＱＡＭ変調における各信号点に割当てる必要があるため、４ビットのビット列に整列されることとなる。尚、他の振幅位相変調を行う場合は、４ビットとは異なるビット数となることもある。
【００８８】
符号ブロック分割部１３において、分割された各ブロックは、同じサブフレームに収められるため、１つのまとまりとして結合する必要がある。その１つのまとまりが、図７に示すＮr（４）×Ｎc（１０）で示したビット列であり、総ビット数は、制御部１０により通知された伝送パラメータに応じた値となっている。尚、第１列目のＳ１、Ｓ２、Ｓ３、Ｐ２−１で示した領域が、１６値ＱＡＭ変調を行う際の１つの信号点に対応するデータであり、図によれば、１０列あるため、１０個の信号点用のデータが表されている。
【００８９】
次に、Ｎr×Ｎc個のビットの配置方法について説明する。
【００９０】
まず、第１ブロックの組織ビット数Ｎsys1と第２ブロックの組織ビット数Ｎsys2の総和Ｎsys（＝Ｎsys1＋Ｎsys2）を列の総数Ｎc（１６値ＱＡＭ変調を行う場合は、Ｎc＝Ｎsys÷４）で割り、その商Ａと余りＢを求める。
【００９１】
そして、求めた商Ａと同じ行数だけ上から順に組織ビット用の領域と定義する。
【００９２】
次に、余りＢを第１ブロック、第２ブロックに均等に割当てるべく、Ｂを分割ブロック数２で割り、商Ｂ１を求める。
【００９３】
これにより、第１ブロックについては、図７のように、Ａ＋１行目の第１列から行方向に順にＢ１個の領域を組織ビット用の領域と定義する。
【００９４】
そして、第２ブロックについては、図７のように、Ａ＋１行目の第６列（第２ブロックの領域となる列番号が最小の列）から行方向に順にＢ２（Ｂ−Ｂ１）個の領域を組織ビット用の領域と定義する。
【００９５】
これによれば、図７の斜線で示した領域が組織ビット用の領域とされ、残りが冗長ビット用の領域とされることとなる。
【００９６】
次に、この組織ビットとして定義した領域に、第１ブロックの組織ビットを第１行、第１列から列方向に上から順に割当て、第１列の組織ビットの領域が満たされると、次に第２列目の組織ビットを順に満たしていく。これにより、上位ビット位置に組織ビットを優先して配置するように制御されることとなる。
【００９７】
一方、冗長ビットについては、図３に示す組織ビット領域以外の領域（冗長ビット領域）について第１列目から順に割当てていくこととなる。具体的には、Ｕ'に対応する冗長ビットを第１冗長ビット、Ｕ''に対応する冗長ビットを第２冗長ビットとすると、まず、第１ブロックの第２冗長ビットの１番目が、冗長ビット領域の第１列目に割当てられ、次に第１ブロックの第１冗長ビットの１番目が冗長ビット領域の第２列目に割当てられ、次に第１ブロックの第２冗長ビットの２番目が第３列目に割当てられる。このように、第２冗長ビット、第１冗長ビットを交互に割当てていくことにより、冗長ビット領域の割当てを行う。尚、図７中、矢印により配置順を明示し、ＰＭ−Ｎにより、第Ｍ冗長ビットのＮ番目のビットを配置すべきことを明示している。尚、配置は、例えば、入力された第１ブロックのデータ、第２ブロックデータをメモリに格納し、読み出しアドレス制御等により、容易に所望の配置とすることができる。
【００９８】
以上のようにして配置したビット列は、図４に示す、位相平面上の各信号点を示すものであり、例えば、（Ｓ１、Ｓ２、Ｓ３、Ｐ２−１）＝（１、０、１、１）であれば、先に説明したように、信号点Ａを示すこととなる。
【００９９】
図４のようなビット列の信号点への割当てを行う場合には、４ビットのビット系列のうち上位ビットに対して下位ビットは、無線伝送中における位相、振幅の変動により、受信側における信号点判定により、誤り易いという傾向があるが、図７を参照すると、誤り易いビットである下位ビット（ここでは、第３ビット、第４ビット）に割当てられている重要なビットである組織ビットの数は第１ブロック、第２ブロックともにその２つづつであり、ブロック間で均等化されている。尚、第１ブロック、第２ブロックの組織ビットの数が数ビット相異するなど、厳密には同一でない場合も考えられるが、そのようなビットの相異はないものとして、全体として均等化を図ることもできるし、場合によっては、そのビット差を考慮して組織ビットが多い側になるべく上位ビットが割当てられるように、重み付けをすることもできる。
【０１００】
いいかえれば、ビット列内における所定のビット位置（例えば、第３、第４ビット等の誤り易い下位ビット位置）について第１データブロックに含まれる所定のビット（例えば、組織ビット）の占有率と、第２データブロックに含まれる所定のビット（例えば、組織ビット）の占有率は、近づくように制御されている。
【０１０１】
以上が組織ビットの数が多く、誤り易いビット位置である下位ビットにも配置される場合の例であるが、組織ビットの数が少ない場合もあり得る。この場合は、本実施例で示した配置方法によれば、図９に示したようになる。尚、図９における記号等の意味は先の図７等において説明したものと同様である。
【０１０２】
図９を参照しても明らかなように、本実施例における配置方法によれば、ビット列内における所定のビット位置（例えば、第１、第２ビット等の誤りにくい上位ビット位置）について第１データブロックに含まれる所定のビット（例えば、冗長ビット）の占有率と、第２データブロックに含まれる所定のビット（例えば、冗長ビット）の占有率は、近づくように制御されている。
【０１０３】
従って、少なくとも第１ブロックのビットと、第２ブロックのビットについての耐久力（例えば、同一種類のビットの耐久力）が均一化されるため、一方は耐久力が高く、他方は低いといった偏りが少なくなり、全体的な誤りの発生確率を下げることができる。
【０１０４】
また、重要な情報である組織ビットについて、各ブロック間で無線伝送中における位相、振幅変動に対する耐久力が近づき、ターボ符号等の誤り訂正処理により、耐久力の強い方は更なる誤りも許容できるにもかかわらず、耐久力の弱い方は誤り訂正能力を超えるほどの誤りが発生するといった事情が緩和されることとなる。
【０１０５】
また、この実施例では、余り検出のための符号である、ＣＲＣ演算結果は、冗長ビット削減のため、第１ブロックと第２ブロックで共通して１つ付加されており、受信側では、第１ブロック、第２ブロックのデータを受信し、ＣＲＣ演算チェックを行うことで、エラーを検出した場合に、再送要求を行って再送を行う。
【０１０６】
この時、従来のごとく第１ブロック、第２ブロックで誤りに対する耐久力の相異について配慮がないと、耐久力の弱い方のブロックだけ誤る確率が高く、再送が頻発することとなる。誤り検出符号を各ブロック毎に付加していれば、ブロック毎に誤りを検出できるため、再送も誤ったブロックだけとすることもできるが、複数ブロックで共通して誤り検出符号を付加する場合には、誤ったブロックを特定できず、誤っていない符号ブロックを含む複数のブロック全体を再送しなければならない。
【０１０７】
しかし、この実施例では、第１ブロック、第２ブロックで誤りに対する耐久力を近づけるようにしているので、第１ブロック、第２ブロックについての誤りの有無が異なるといったことが少なくなり、複数のブロックについて共通に誤り検出符号を付加することと調和がとれることとなる。
【０１０８】
即ち、第１ブロック、第２ブロックのいずれかのみが誤るといった確率が低くなり、双方が同時に誤るか、同時に誤らないといった結果になる確率が高まるため、再送時には、誤っていない符号までも再送してしまうといった無駄な無線リソースの消費が低減されるのである。
・「まとめ」
第１実施例のまとめとして、ブロックの分割数がＭの場合の一般化したビットの整列で用いる各値の算出方法について説明する。尚、＜Ｎ＞は、Ｎ以下の最大の整数を意味するものとする。
Ａ＝＜Ｎsys÷Ｎc＞
Ｂ１＝＜（Ｎsys−Ａ×Ｎc）÷Ｍ＞
Ｂ２＝＜（Ｎsys−Ａ×Ｎc−Ｂ１）÷（Ｍ−１）＞
…
ＢＬ＝＜｛（Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｌ−１）））
÷（Ｍ−（Ｌ−１））＞
…
ＢＭ＝Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｍ−１））
尚、［Ｎ］をＮ以上の最小の整数を表すものとして、
Ａ＝＜Ｎsys÷Ｎc＞
Ｂ１＝［（Ｎsys−Ａ×Ｎc）÷Ｍ］
Ｂ２＝［（Ｎsys−Ａ×Ｎc−Ｂ１）÷（Ｍ−１）］
…
ＢＬ＝［｛（Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｌ−１）））
÷Ｍ−（Ｌ−１）｝］
…
ＢＭ＝Ｎsys−Ａ×Ｎc−（Ｂ１＋Ｂ２＋…＋Ｂ（Ｍ−１））
とすることも考えられる。
【０１０９】
以上のように、本実施例によれば、伝送データをＸ個ビットを含む第１ビット群と、Ｙ個のビットを含む第２ビット群とを含む２以上のビット群に分割し、第1ビット群のビットと第２ビット群のビットとを、第１ビット位置と、該第１ビット位置より誤り易い第２ビット位置とを有する所定長のビット列の各ビット位置に配置してＬ個のビット列を生成するビット列生成装置におけるビット配置方法において、前記第１ビット群に含まれるビットと、前記第２ビット群に含まれるビットを該第１ビット位置に優先して配置するとともに、＜Ｎ＞をＮ以下の最大の整数と定義するとき、
（＜（Ｘ＋Ｙ）÷Ｌ＞＋１）×（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）≦Ｘ…（１）
２≦（Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ）…（２）
の場合、第２ビット位置に配置する第１ビット群に含まれるビットの数を
Ｘ＋Ｙ−＜（Ｘ＋Ｙ）÷Ｌ＞×Ｌ…（３）
より小さくし、
第２ビット位置に配置する第２ビット群に含まれるビットの数を
１以上とする、
方法の１実施例が示される。
【０１１０】
従来の配置方法によれば、（１）、（２）の条件を満たすとき、第２ビット位置に配置する第１ビット群に含まれるビットの数は（３）の値と一致し、第２ビット位置に配置する第２ビット群に含まれるビットの数は０となり、双方のビット群間（組織ビット間）で耐久力が大きく異なるが、（１）、（２）の場合に第２ビット位置に配置する第１ビット群に含まれるビットの数を（３）の値より小さくし、第２ビット位置に配置する第２ビット群に含まれるビットの数を１以上とする方法の１例である実施例１によれば、第１ビット群と第２ビット群との間の耐久力の差が緩和されることとなる。
【０１１１】
また、別の表現を用いると、この実施例のように、ＨＳＤＰＡに対応した無線基地局において、レートマッチング処理が施されたデータを並び替えて、１６値ＱＡＭ用の４×Ｎｃのビット列を生成するビットコレクション部を備え、前記データは、符号ブロック分割部における分割により、少なくとも第１データブロックと、第２データブロックとを含み、＜Ｎ＞をＮ以下の最大の整数と定義し、Ａ＝＜Ｎsys÷Ｎc＞、Ｂ＝Ｎsys−Ａ×Ｎcと定義すると、前記ビットコレクション部は、第１行目から第Ａ行目については、第１列目から第Ｎc列目まで連続して組織ビットを配置し、第Ａ＋１行目については、第１列目から第Ｎc列目まで連続しないでＢ個の組織ビットを配置可能としたので、従来のように、第Ａ＋１行目について第１列目から第Ｂ列目まで連続して組織ビットを配置しなければならないのに対して、第１列目から第Ｎc列目まで連続しないで組織ビットを配置できるので、ブロック間の耐久力を調整することができるのである。
【０１１２】
〔ｂ〕第２実施形態の説明
次にビット収集部におけるビット配置方法について別の方法を詳細に説明する。
【０１１３】
この方法では、先に説明した組織ビットの余りのビットＢの配置方法に特徴がある。
【０１１４】
具体的には、余りのビットＢをＡ＋１行目に配置するものの、組織ビットを配置する列は、
１＋＜Ｎc×（ｋ−１）÷（Ｎsys−Ａ×Ｎc）＞
とするのである。ここで、ｋ＝１、２、…、Ｎsys−Ａ×Ｎcである。
【０１１５】
例えば、Ｎsys＝２４とし、冗長ビット数＝１６、Ｎr＝４、Ｎc＝１０とすると、
Ｎr＝＜２４÷１０＞＝２、
組織ビットを配置する列１＝１＋＜１０×（１−１）÷（２４−２×１０）＞＝１、
組織ビットを配置する列２＝１＋＜１０×（２−１）÷（２４−２×１０）＞＝３、
組織ビットを配置する列３＝１＋＜１０×（３−１）÷（２４−２×１０）＞＝６、
組織ビットを配置する列４＝１＋＜１０×（４−１）÷（２４−２×１０）＞＝８、
となる。
【０１１６】
従って、図８の斜線部分で示す領域が、組織ビットが配置される領域として定義され、その他の領域が冗長ビットが配置される領域となる。尚、各領域における配置順については実施例１と同様であるので、ここでは説明を省略する。
【０１１７】
この実施例では、余りの組織ビットＢが所定のビット位置（例えば、１６値ＱＡＭにおいてナチュラル配置を行う場合に、上位ビットよりも誤りに対する耐久性の低い下位ビット位置）において分散して配置（例えば、隣接する列に集中しないで配置）することができるため、ブロック数を意識せずとも左から順に第１、第２ブロックのビットを配置していくことにより、容易に誤りに対する耐久力をブロック間で均等化することができる。
【０１１８】
尚、ビット列と信号点の対応関係を、上位ビットが、下位ビットよりも誤りに対する耐久力が弱くなるように定義している場合には、重要なビット（例えば組織ビット）を耐久力の強い下位ビットになるべく配置するようにするとともに、ブロック間で耐久力の弱いビットに割当てられる重要なビット（例えば組織ビット）の数を均等化することが好ましい。
【０１１９】
尚、第１実施例、第２実施例においては、多値変調の１例として、１６値ＱＡＭをとりあげて説明したが、例えば８相ＰＳＫ等の他の多値変調を用いることもできる。
【０１２０】
例えば、図１１のように３ビットのビット列を各信号点に割当てる場合には、ビット列内におけるビット位置で誤りに対する耐久力の相異が生ずるため、本発明を適用すると同様に好適である。尚、図１１の例では、３ビットのビット列のうち、第１ビット目と第２ビット目については、隣接する２つの信号点の符号が、両方とも自己の信号点の符号と同じであるような信号点が存在するが、第３ビット目については、そのような信号点は存在せず、全ての信号点は、隣接する２つの信号点のうち少なくともどちらかは自己の信号点の符号と異なる符号となっている。このため、第１、第２ビット目に対して、第３ビット目についての符号間距離が総じて短く、結果的に、第１、第２ビット目に対して第３ビット目が誤り易いビット位置となっている。
【０１２１】
更に、６４値ＱＡＭを採用する場合には、ビット列と信号点の対応付けに起因して、誤り易さに対する耐久力がビット位置に応じて３段階（第１ビット位置、第２ビット位置、第３ビット位置）となることがある。
【０１２２】
この場合には、ビット列内における所定のビット位置について、第１データブロックに含まれる所定のビットが占める占有率と、第２データブロックに含まれる所定のビットが占める占有率が近くなるようにビット列の生成を制御するビット列生成手段は、所定のビット位置として、第１ビット位置、第２ビット位置、第３ビット位置のいずれかとすることが好ましいことは言うまでもない。
【図面の簡単な説明】
【０１２３】
【図１】ＨＳＤＰＡにおけるチャネル構成を示すための図である。
【図２】ＨＳＤＰＡをサポートする基地局の構成を示す図である。
【図３】ビット収集部６における従来の配置方法を示す図である。
【図４】１６値ＱＡＭ変調における位相平面上の各信号点の１例を示す図である。
【図５】本発明に係る送信装置を示す図である。
【図６】拡散処理部２４の構成を示す図である。
【図７】本発明に係るビット配置方法について説明するための図である。
【図８】従来のビット収集部６における配置方法を示す図である。
【図９】本発明に係るビット配置方法について説明するための図である。
【図１０】第２実施例に対応するビット列の配置を説明するための図である。
【図１１】８相ＰＳＫを用いる場合の説明図である。
【符号の説明】
【０１２４】
１    ＣＲＣ付加部
２    符号ブロック分割部
３    チャネル符号化部
４    ビット分離部
５    レートマッチング部
６    ビット収集部
７    変調部
１０  制御部
１１  ＣＲＣ付加部
１２  ビットスクランブル部
１３  符号分割部
１４  チャネル符号化部
１５  ビット分離部
１６  第１レートマッチング部
１７  バッファ部
１８  第２レートマッチング部
１９  ビット収集部
２０  物理チャネル分割部
２１  インタリーブ処理部
２２  コンスタレーション再配置部
２３  物理チャネルマッピング部
２４  拡散処理部
２５  変調部
２６  電圧変換部
【図１】
2005229319.tif 000004
【図２】
2005229319.tif 000005
【図３】
2005229319.tif 000006
【図４】
2005229319.tif 000007
【図５】
2005229319.tif 000008
【図６】
2005229319.tif 000009
【図７】
2005229319.tif 000010
【図８】
2005229319.tif 000011
【図９】
2005229319.tif 000012
【図１０】
2005229319.tif 000013
【図１１】
2005229319.tif 000014