(57)【要約】【課題】  パッケージ組立て後の接合リーク電流の増加を抑えることが出来る半導体装置の製造方法を提供し、これによって半導体記憶装置のリフレッシュ特性の劣化を抑制する製造方法を提供する。【解決手段】  半導体基板上にソース・ドレイン拡散層を形成する工程と、ソース・ドレイン拡散層を含む基板表面を水素化処理する工程と、前記水素化処理された基板表面を脱水素処理する工程とを有する。脱水素処理工程において、水素化処理工程でダングリングボンドと結合した水素の内、結合が弱い水素のみを離脱させる。【選択図】  なし【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板上にソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層を含む基板表面を水素化処理する工程と、
前記水素化処理された基板表面を脱水素処理する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記水素化処理工程は、前記半導体基板を350℃以上の温度に維持して水素ガス雰囲気中で行われる、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記水素ガス雰囲気中の重水素の含有率が自然界に存在する水素ガス中の重水素の含有率よりも低い、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記水素ガス雰囲気中の重水素の含有率が70ppm以下である、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記脱水素処理工程は、前記半導体基板を350℃未満の温度に維持して不活性ガス雰囲気中で行われる、請求項１〜４の何れか一に記載の半導体装置の製造方法。
【請求項６】
前記脱水素処理工程は、前記半導体基板を250℃以上で350℃未満の温度に維持して行われる、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記不活性ガス雰囲気が、窒素又はアルゴンを含む、請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板上にソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層を含む基板表面を、重水素の含有率が自然界に存在する水素ガス中の重水素の含有率よりも低い水素ガス雰囲気中で水素化処理する工程とを有することを特徴とする半導体装置の製造方法。
【請求項９】
前記水素化処理工程は、前記半導体基板を350℃以上の温度に維持して行われる、請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記水素ガス雰囲気中の重水素の含有率が70ppm以下である、請求項８又は９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳細には、携帯電話等の携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルに、特に好適に適用される半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯情報端末に使用されるＤＲＡＭやＳＲＡＭ等のメモリセルには、特に接合リーク電流が小さなＭＯＳトランジスタが要求される。従来の半導体装置の製造方法の一例について説明する。図１（ａ）〜（ｄ）、図２（ｅ）、（ｆ）、及び図３は、従来の半導体装置の各製造段階をそれぞれ示す断面図である。
【０００３】
先ず、図１（ａ）に示すように、シリコン基板１に深さ250nmの溝を形成した後、この溝にシリコン酸化膜２を埋め込んで溝型の素子分離領域を形成する。引き続き、基板表面に膜厚が10nmのシリコン酸化膜３を形成し、このシリコン酸化膜３を通して、加速エネルギーが250KeVでドーズ量が1×1013/cm2、加速エネルギーが150KeVでドーズ量が5×1012/cm2、及び加速エネルギーが80KeVでドーズ量が3×1012/cm2の３回のホウ素注入を行う。次いで、基板温度が1000℃で30分間の熱処理を行い、ホウ素注入による損傷を回復させることにより、ｐ型ウエル層４を形成する。
【０００４】
次に、図１（ｂ）に示すように、薄いシリコン酸化膜３を通して、加速エネルギーが15KeVでドーズ量が1×1013/cm2のホウ素注入を行い、ｐ型チャネルドープ層６を形成する。シリコン酸化膜３を除去した後に、通常の熱酸化法により、膜厚が6nmのシリコン酸化膜から成るゲート絶縁膜７を形成する。セルトランジスタのしきい値電圧は、ｐ型チャネルドープ層６の濃度分布とゲート絶縁膜７の膜厚により設定できる。
【０００５】
次に、ゲート絶縁膜７上に、4×1020/cm3の濃度でリンがドープされた膜厚が100nmの多結晶シリコン層９ａと、膜厚が70nmのタングステンシリサイド膜９ｂと、シリコン窒化膜及びシリコン酸化膜から構成され、合計膜厚が130nmの絶縁膜８を順次に成膜する。引き続き、絶縁膜８、多結晶シリコン層９ａ、及びタングステンシリサイド膜９ｂに対するパターニングを行うことによって、多結晶シリコン層９ａ及びタングステンシリサイド膜９ｂから成るゲート電極９と、ゲート電極９上に形成された絶縁膜８とを得る。更に、熱酸化によって、ゲート電極９の側壁に薄いシリコン酸化膜から成る側壁絶縁膜１０を形成する。この熱酸化により、上記パターニング時に露出したシリコン基板１の表面も熱酸化される。
【０００６】
次に、図１（ｄ）に示すように、ゲート電極構造をマスクとし、ゲート絶縁膜７を通して、加速エネルギーが20KeVでドーズ量が7×1012/cm2、及び、加速エネルギーが15KeVでドーズ量が7×1012/cm2の２回のリン注入を行う。引き続き、図示しない周辺回路のトランジスタのソース・ドレイン拡散層形成のために注入されたドーパントを活性化させる熱処理を、基板温度が1000℃で10秒間行うことにより、注入されたリンを活性化させ、ソース・ドレイン拡散層１１を形成する。
【０００７】
次に、シリコン窒化膜を堆積し、異方性エッチングによるエッチバックを行うことにより、膜厚が40nmのシリコン窒化膜から成るサイドスペーサ１２を形成する。引き続き、図２（ｅ）に示すように、絶縁膜８及びサイドスペーサ１２をマスクとし、ゲート絶縁膜７及びソース・ドレイン拡散層１１を通して、加速エネルギーが70KeVでドーズ量が1×1012/cm2のリン注入を行い、ソース・ドレイン拡散層１１の下部に隣接する電界緩和層１３を形成する。
【０００８】
次に、図２（ｆ）に示すように、表面にシリコン酸化膜及びシリコン窒化膜を堆積し、膜厚が350nmの層間絶縁膜１４を形成する。次いで、異方性エッチングによるエッチバックを行うことにより層間絶縁膜１４を平坦化する。その後、層間絶縁膜１４、絶縁膜８の上部、サイドスペーサ１２の一部、及びサイドスペーサ１２の下部のシリコン酸化膜の一部をパターニングして、コンタクト穴１５ａを形成する。引き続き、層間絶縁膜１４、絶縁膜８、及びサイドスペーサ１２をマスクとして、ソース・ドレイン拡散層１１を通じ、電界緩和層１３の下部に対して再びリン注入を行う。引き続き、コンタクト穴１５ａ及び層間絶縁膜１４上に2×1020/cm3の濃度でリンがドープされた多結晶シリコンを堆積し、表面を平坦化することによって、350nm長さのプラグ１５を形成する。
【０００９】
次に、シリコン酸化膜から成る膜厚が50nmの層間絶縁膜１９を堆積し、層間絶縁膜１９にコンタクト穴１７ａを開孔する。コンタクト穴１７ａ内及び層間絶縁膜１９上に、膜厚が100nmのタングステン膜を堆積し、パターニングを行うことによりビット線１７を形成する。引き続き、層間絶縁膜２０を堆積し、層間絶縁膜２０及び層間絶縁膜１９を貫通するコンタクト穴２１ａを開孔し、プラグ２１を埋め込む。引き続き、図３に示すように、プラグ２１に接続される下部電極２２、容量膜２３、及び、上部電極２４から成るキャパシタ１８を形成する。
【００１０】
次に、水素化処理として、水素ガス雰囲気中において基板温度を400℃に保持して1時間程度放置する。引き続き、水素ガス雰囲気中で徐々に冷却し、基板温度が250℃以下になった時点で窒素ガス雰囲気に置換する。
【００１１】
近年、ＤＲＡＭの高集積化によりメモリセルは微細化されている。微細化のためには、トランジスタのしきい値電圧を維持しつつゲート長を短くする必要があるので、チャネルドープ層６のドープ濃度をこの分高くしている。しかし、これに伴ってチャネルドープ層６とソース・ドレイン拡散層１１との間の接合電界が大きくなり、接合リーク電流が大きくなり、メモリセルにおける情報保持特性が低下している。接合リーク電流を低減するには、接合部の電界強度を緩和する方法と、接合リーク電流の発生源である空孔欠陥を低減する等の方法とがある。
【００１２】
メモリセルの情報保持特性の低下を防ぐため、これまで、ソース・ドレイン拡散層の接合部の電界強度の緩和によって接合リーク電流を低減する種々の方法が検討されてきた。例えば、特許文献１では、接合部の電界が、局所ツェナー効果が顕著になる1MV/cmを超えないように、ｐ型層及びｎ型層のドープ濃度（キャリヤ濃度）分布を設定することを提案している。しかし、半導体装置の更なる微細化に伴い、電界強度の緩和によって接合リーク電流を低減する方法は既に限界に近づきつつある。そこで、空孔欠陥を低減する等の対策が注目されている。
【００１３】
空孔欠陥は以下に示す二段階で発生する。まず、半導体装置のソース・ドレイン拡散層を形成する工程中において、ドーパントを注入することによって、ソース・ドレイン拡散層中に注入損傷が発生する。注入損傷の大部分は、注入後の熱処理によって回復するが、一部はこの熱処理によって空孔欠陥を形成する。空孔欠陥は、例えば非特許文献１に記載されているように、熱処理により生じた圧縮応力の影響を受け、図６中に示すように、ソース・ドレイン拡散層１１とチャネルドープ層６との間で形成される冶金的接合位置２５の近傍に残留する。これは、EDMR（Electrically Detected Magnetic Resonance：電流検出型電子スピン共鳴）を用いた実験で判明している。
【００１４】
空孔欠陥周辺にはシリコンの未結合手であるダングリングボンドが存在している。ここで、冶金的接合位置２５の近傍に残留した空孔欠陥は、ダングリングボンドによってエネルギーバンドギャップ中にエネルギー準位を作り、このエネルギー準位によって接合リーク電流を発生させる。その結果、半導体記憶装置のメモリセルでは情報保持特性が低下する。
【００１５】
従来の半導体装置の製造方法における水素化処理は、上記問題の解決を目的として行われ、高温に保持した半導体基板を水素ガス雰囲気中に一定時間放置することによって、基板内に水素を導入し、空孔欠陥周辺に存在するダングリングボンドを水素で終端し、接合リーク電流を低減させる。
【特許文献１】特許第３２１２１５０号公報
【非特許文献１】T.Umeda, Y.Mochizuki, K.Okonogi, K.Hamada, "Defects related to DRAM leakage current studied by electrically detected magnetic resonance", Physica B, vol.308-310, pp.1169-1172(2001)
【発明の開示】
【発明が解決しようとする課題】
【００１６】
ところで、半導体記憶装置の製造において、パッケージ組立ての直前にメモリセルのリフレッシュ特性が良好でない不良ビットを予め選別し、不良ビットに対する救済を行っている。しかし、従来の半導体装置の製造方法では、水素化処理を行うことによって、リフレッシュ特性が向上して選別時の不良ビット数は減少するものの、パッケージ組立て後に接合リーク電流が増加してリフレッシュ時間が短くなる、いわゆるリフレッシュ特性の劣化が生じる問題があった。パッケージ組立て後にリフレッシュ特性の劣化等により不良ビットが生じると、もはやその不良ビットの救済はできない。
【００１７】
本発明は、上記に鑑み、パッケージ組立て後の接合リーク電流の増加を抑えることが出来る半導体装置の製造方法を提供し、これによって半導体記憶装置のリフレッシュ特性の劣化を抑制する製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明の第１発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板上にソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層を含む基板表面を水素化処理する工程と、
前記水素化処理された基板表面を脱水素処理する工程とを有することを特徴としている。
【００１９】
また、本発明の第２発明に係る半導体装置の製造方法は、ＭＯＳトランジスタを有する半導体装置の製造方法において、
半導体基板上にソース・ドレイン拡散層を形成する工程と、
前記ソース・ドレイン拡散層を含む基板表面を、重水素の含有率が自然界に存在する水素ガス中の重水素の含有率よりも低い水素ガス雰囲気中で水素化処理する工程とを有することを特徴としている。
【発明の効果】
【００２０】
本発明の第１発明に係る半導体装置の製造方法によれば、脱水素処理工程によって、先の水素化処理工程でダングリングボンドと結合した水素の内、結合が弱い水素のみを離脱させることが出来る。これによって、パッケージ組立て時の熱によるダングリングボンドの活性化を抑制できるので、パッケージ組立て後の接合リーク電流の増加を抑えて、半導体装置の信頼性を向上させることが出来る。特に、本発明の第１発明を半導体記憶装置の製造に適用することによって、半導体記憶装置のメモリセルのリフレッシュ特性の劣化を抑制できる。本発明の第１発明の好適な実施態様では、前記水素化処理工程は、前記半導体基板を350℃以上の温度に維持して水素ガス雰囲気中で行われる。
【００２１】
本発明の第１発明の好適な実施態様では、前記水素ガス雰囲気中の重水素の含有率が自然界に存在する水素ガス中の重水素の含有率よりも低い。重水素のダングリングボンドとの結合エネルギーは通常の水素よりも小さく、重水素はダングリングボンドとの結合が弱い。従って、水素ガス雰囲気中の重水素の含有率を減らすことによって、ダングリングボンドとの結合が弱い水素を更に低減し、より効果的にパッケージ組立て後のダングリングボンドの活性化を抑制できる。前記水素ガス雰囲気中の重水素の含有率は70ppm以下とすることが特に好ましい。
【００２２】
本発明の第１発明の好適な実施態様では、前記脱水素処理工程は、前記半導体基板を250℃以上で350℃未満の温度に維持して不活性ガス雰囲気中で行われる。半導体基板の温度を350℃以上とすると、ダングリングボンドと安定な結合を有する水素も離脱するため、好ましくない。半導体基板の温度を250℃未満とすると、結合が弱い水素を十分に離脱させることが出来ず、パッケージ組立て後に不良となる確率が高くなるため、好ましくない。
【００２３】
本発明の第１発明の好適な実施態様では、前記不活性ガス雰囲気が、窒素又はアルゴンを含む。
【００２４】
本発明の第２発明に係る半導体装置の製造方法によれば、水素化処理を、重水素の含有率が自然界の重水素の含有率よりも低い水素ガス雰囲気中で行うことによって、ダングリングボンドとの結合が弱い、重水素によるダングリングボンドの終端を減らすことが出来る。従って、本発明の第１発明と同様の効果を得ることが出来る。本発明の第２発明の好適な実施態様では、前記水素化処理工程は、前記半導体基板を350℃以上の温度に維持して行われる。また、前記水素ガス雰囲気中の重水素の含有率は70ppm以下とすることが特に好ましい。
【発明を実施するための最良の形態】
【００２５】
本発明者は、本発明に先立ち下記第１及び第２の実験を行った。第１の実験では、従来の半導体装置の製造プロセスに加えて、水素化処理後であってパッケージ組立て前に、窒素ガス雰囲気中で基板温度が300℃程度の熱処理を一定時間実施した。この場合、パッケージ組立て前のリフレッシュ特性は若干低下するものの、パッケージ組立て後のリフレッシュ特性の劣化を抑制できた。第２の実験では、水素化処理を通常より高い温度で時間を長くして同様に行った。この場合、パッケージ組立て前にリフレッシュ特性そのものが劣化してしまい、組立て前の試験で不良になってしまう。
【００２６】
上記実験結果から以下のように推論した。ダングリングボンドを水素で終端すると、安定結合状態の水素はダングリングボンド、即ちシリコン原子との間で3.5eV程度の結合エネルギーを有する。しかし、結合状態によっては3.5eV程度より小さな結合エネルギーを有する、いわゆる結合が弱い水素が存在する。ここで、結合が弱い水素は、熱的に不安定なため、パッケージ組立て時の200℃前後の熱の影響を受け、ダングリングボンドとの結合が切れて離脱し、ダングリングボンドが再び活性化する。これによって、接合リーク電流が増加し、リフレッシュ特性が劣化する。
【００２７】
第１の実験では、パッケージ組立て時の熱の影響を受け、ダングリングボンドとの結合が切れて離脱する可能性が高い水素を、窒素ガス雰囲気中での熱処理によって、パッケージ組立て前に予め離脱させることが出来たので、パッケージ組立て後のリフレッシュ特性の劣化を抑制できたものと考えられる。第２の実験では、水素化処理を通常より高い温度や時間を長くして行うことによって、結合の強い水素もダングリングボンドから離脱する。これによって、パッケージ組立て前の熱の影響を受けて、ダングリングボンドが増加してしまい、組立て前の試験で不良が多くなったものと考えられる。
【００２８】
そこで、本発明者は、水素化処理の後であってパッケージ組立て前に、基板温度を水素化処理の温度よりも低い温度、例えば300℃に保持しつつ、不活性ガス雰囲気中に放置する脱水素処理を行うことにより、ダングリングボンドとの結合が弱い水素を離脱させ、熱的に安定な水素の終端のみを残し、パッケージ組立て時の熱の影響を受けて新たなダングリングボンドが発生することを抑制することに想到した。ここで、脱水素処理では、結合が弱い水素を離脱させることによってダングリングボンドが活性化し、接合リーク電流が発生するが、このような不良ビットはパッケージ組立て前に救済できるので、製品への影響は無い。
【００２９】
ところで、ダングリングボンドとの結合が弱い水素として、結合状態の他に、自然界の水素ガス中に150ppm程度含まれる重水素が考えられる。重水素の安定結合状態でのダングリングボンドとの結合エネルギーは2.5eV程度であり、通常の水素の結合エネルギーよりも小さい。従って、重水素がダングリングボンドを終端している場合にも、上記同様の問題が発生することを想定し、下記の第３の実験を行った。
【００３０】
第３の実験では、図４に示すタイムテーブルに従い基板温度を変化させて水素化処理を行った。即ち、最初の30分で基板温度を300℃から400℃に均一の上昇率で上昇させ、基板温度が400℃の状態で2時間保持した。引き続き、1時間で基板温度を400℃から300℃に均一の降下率で降下させた。また、水素化処理の水素ガス雰囲気における重水素含有率を15ppm〜150ppm程度の範囲で様々な値に設定し、半導体装置を製造した。
【００３１】
得られた半導体装置について、パッケージ組立て前後のリフレッシュ特性を測定し、リフレッシュ特性劣化率を計算したところ、図５に示すように重水素含有率に対する依存性を示した。ここで、リフレッシュ特性劣化率として、パッケージ組立て前にリフレッシュ時間が300ｍ秒以上であった全てのビットの内、パッケージ組立て後にリフレッシュ時間が200ｍ秒以下になったビットの割合を計算した。同図より、水素ガス雰囲気における重水素含有率が150ppm程度より小さくなるに従ってリフレッシュ特性劣化率が低くなることが判明した。また、重水素含有率が70ppm程度を境にリフレッシュ特性劣化率の傾きが変化し、重水素含有率を70ppm程度以下にすることによって、リフレッシュ特性の劣化を効果的に抑制できることが理解できる。
【００３２】
以下、図面を参照し、本発明に係る実施形態例に基づいて本発明を更に詳細に説明する。第１実施形態例の半導体装置の製造方法は、従来の半導体装置の製造方法に加えて、水素化処理及び脱水素処理の工程を順次に有する。以下、従来の半導体装置の製造方法の説明で参照した図１（ａ）〜（ｄ）、図２（ｅ）、（ｆ）、及び図３を用いて本実施形態例に係る半導体装置の製造方法について説明する。
【００３３】
先ず、図１（ａ）に示すように、シリコン基板１に深さ250nmの溝を形成した後、この溝にシリコン酸化膜２を埋め込んで溝型の素子分離領域を形成する。引き続き、基板表面に膜厚が10nmのシリコン酸化膜３を形成し、このシリコン酸化膜３を通して、加速エネルギーが250KeVでドーズ量が1×1013/cm2、加速エネルギーが150KeVでドーズ量が5×1012/cm2、及び加速エネルギーが80KeVでドーズ量が3×1012/cm2の３回のホウ素注入を行う。次いで、基板温度が1000℃で30分間の熱処理を行い、ホウ素注入による損傷を回復させることにより、ｐ型ウエル層４を形成する。
【００３４】
次に、図１（ｂ）に示すように、薄いシリコン酸化膜３を通して、加速エネルギーが15KeVでドーズ量が1×1013/cm2のホウ素注入を行い、ｐ型チャネルドープ層６を形成する。シリコン酸化膜３を除去した後に、通常の熱酸化法により、膜厚が6nmのシリコン酸化膜から成るゲート絶縁膜７を形成する。セルトランジスタのしきい値電圧は、ｐ型チャネルドープ層６の濃度分布とゲート絶縁膜７の膜厚により設定できる。
【００３５】
次に、ゲート絶縁膜７上に、4×1020/cm3の濃度でリンがドープされた膜厚が100nmの多結晶シリコン層９ａと、膜厚が70nmのタングステンシリサイド膜９ｂと、シリコン窒化膜及びシリコン酸化膜から構成され、合計膜厚が130nmの絶縁膜８を順次に成膜する。引き続き、絶縁膜８、多結晶シリコン層９ａ、及びタングステンシリサイド膜９ｂに対するパターニングを行うことによって、多結晶シリコン層９ａ及びタングステンシリサイド膜９ｂから成るゲート電極９と、ゲート電極９上に形成された絶縁膜８とを得る。更に、熱酸化によって、ゲート電極９の側壁に薄いシリコン酸化膜から成る側壁絶縁膜１０を形成する。この熱酸化により、上記パターニング時に露出したシリコン基板１の表面も熱酸化される。
【００３６】
次に、図１（ｄ）に示すように、ゲート電極構造をマスクとし、ゲート絶縁膜７を通して、加速エネルギーが20KeVでドーズ量が7×1012/cm2、及び、加速エネルギーが15KeVでドーズ量が7×1012/cm2の２回のリン注入を行う。引き続き、図示しない周辺回路のトランジスタのソース・ドレイン拡散層形成のために注入されたドーパントを活性化させる熱処理を、基板温度が1000℃で10秒間行うことにより、注入されたリンを活性化させ、ソース・ドレイン拡散層１１を形成する。
【００３７】
次に、シリコン窒化膜を堆積し、異方性エッチングによるエッチバックを行うことにより、膜厚が40nmのシリコン窒化膜から成るサイドスペーサ１２を形成する。引き続き、図２（ｅ）に示すように、絶縁膜８及びサイドスペーサ１２をマスクとし、ゲート絶縁膜７及びソース・ドレイン拡散層１１を通して、加速エネルギーが70KeVでドーズ量が1×1012/cm2のリン注入を行い、ソース・ドレイン拡散層１１の下部に隣接する電界緩和層１３を形成する。
【００３８】
次に、図２（ｆ）に示すように、表面にシリコン酸化膜及びシリコン窒化膜を堆積し、膜厚が350nmの層間絶縁膜１４を形成する。次いで、異方性エッチングによるエッチバックを行うことにより層間絶縁膜１４を平坦化する。その後、層間絶縁膜１４、絶縁膜８の上部、サイドスペーサ１２の一部、及びサイドスペーサ１２の下部のシリコン酸化膜の一部をパターニングして、コンタクト穴１５ａを形成する。引き続き、層間絶縁膜１４、絶縁膜８、及びサイドスペーサ１２をマスクとして、ソース・ドレイン拡散層１１を通じ、電界緩和層１３の下部に対して再びリン注入を行う。引き続き、コンタクト穴１５ａ及び層間絶縁膜１４上に2×1020/cm3の濃度でリンがドープされた多結晶シリコンを堆積し、表面を平坦化することによって、350nm長さのプラグ１５を形成する。なお、電界緩和層１３の下部に対するリン注入と前後して、電界緩和層１３の表面部分にヒ素注入を行うことによって、プラグ１５との接触抵抗を下げることが出来る。
【００３９】
次に、シリコン酸化膜から成る膜厚が50nmの層間絶縁膜１９を堆積し、層間絶縁膜１９にコンタクト穴１７ａを開孔する。コンタクト穴１７ａ内及び層間絶縁膜１９上に、膜厚が100nmのタングステン膜を堆積し、パターニングを行うことによりビット線１７を形成する。引き続き、層間絶縁膜２０を堆積し、層間絶縁膜２０及び層間絶縁膜１９を貫通するコンタクト穴２１ａを開孔し、プラグ２１を埋め込む。引き続き、図３に示すように、プラグ２１に接続される下部電極２２、容量膜２３、及び、上部電極２４から成るキャパシタ１８を形成する。
【００４０】
次に、水素化処理として、図４に示したタイムテーブルに従い、水素ガス雰囲気中で、最初の30分で基板温度を300℃から400℃に均一の上昇率で上昇させ、基板温度が400℃の状態で2時間保持する。引き続き、1時間で基板温度を400℃から300℃に均一の降下率で降下させる。ここで、30分が経過し、基板温度が350℃になった時点で水素ガス雰囲気に代えて窒素ガス雰囲気にして、30分間の脱水素処理に移行する。この脱水素処理は、基板温度が325℃の窒素ガス雰囲気中で、平均的に30分程度の熱処理を加えたことと同等の効果を有し、この脱水素処理によって、ダングリングボンドと結合した水素の内、結合が弱い水素のみを離脱させることが出来る。
【００４１】
本実施形態例の半導体装置の製造方法によれば、水素化処理でダングリングボンドと結合した水素の内、結合が弱い水素のみを脱水素処理で予め離脱させることにより、パッケージ組立て時の熱によるダングリングボンドの活性化を抑制できる。これによって、パッケージ組立て後に接合リーク電流が増加し、例えば半導体記憶装置のメモリセルにおけるリフレッシュ特性が劣化することを抑制し、半導体記憶装置の信頼性を向上させることが出来る。なお、本実施形態例では、脱水素処理を水素化処理の降温工程に引き続いて行ったが、水素化処理の後であれば、何れの段階で行っても構わない。
【００４２】
下記に、水素化処理を一旦終了させた後に脱水素処理を行う２変形例を示す。第１変形例の半導体装置の製造方法では、第１実施形態例の半導体装置の製造方法において、水素化処理として、水素ガス雰囲気中で図４に示すタイムテーブルに従い基板温度を変化させた後に、脱水素処理として、窒素ガス雰囲気中で基板温度が340℃で30分間の熱処理を行う。第２変形例の半導体装置の製造方法では、第１実施形態例の半導体装置の製造方法において、水素化処理として、水素ガス雰囲気中で図４に示すタイムテーブルに従い基板温度を変化させた後に、脱水素処理として、窒素ガス雰囲気中で基板温度が300℃で60分間の熱処理を行う。
【００４３】
第１実施形態例、及び第１、第２変形例の半導体装置の製造方法に従って半導体装置を製造し、それぞれ実施例１〜３の半導体装置とした。また、従来の半導体装置の製造方法に従い、且つ水素ガス雰囲気中で図４に示すタイムテーブルに従い基板温度を変化させる水素化処理を行い、半導体装置を製造して比較例の半導体装置とした。実施例１〜３及び比較例の半導体装置について、パッケージ組立て前後のリフレッシュ特性を測定し、リフレッシュ特性劣化率を計算したところ、それぞれ約３％、約１％、約２％、及び約５％であった。実施例１〜３の半導体装置と、比較例の半導体装置との比較から、第１実施形態例、及び第１、第２変形例に係る半導体装置の製造方法では、従来の半導体装置の製造方法よりもリフレッシュ特性劣化率を大きく低減できることが判る。
【００４４】
第２実施形態例の半導体装置の製造方法は、水素化処理において、重水素含有率が20ppmの水素ガス雰囲気中で、図４に示すタイムテーブルに従い基板温度を変化させる。また、脱水素処理を行わないことを除いては、第１実施形態例に係る半導体装置の製造方法と同様である。本実施形態例によれば、自然界に存在する水素ガス中の重水素含有率よりも低い重水素含有率を有する水素ガス雰囲気中で水素化処理を行うことによって、ダングリングボンドとの結合が弱い重水素によるダングリングボンドの終端を減らすことが出来る。従って、上記第１実施形態例と同様の効果を得ることが出来る。
【００４５】
本実施形態例に係る製造方法を用いて製造された半導体装置のリフレッシュ特性劣化率は、図５に示したように約１％であった。従って、上記比較例の半導体装置との比較から、本実施形態例に係る半導体装置の製造方法では、従来の半導体装置の製造方法よりもリフレッシュ特性劣化率を大きく低減できることが判る。なお、本実施形態例に係る半導体装置の製造方法においても、第１実施形態例に係る半導体装置の製造方法と同様に、水素化処理後の脱水素処理を行うことによって、リフレッシュ特性劣化率を更に低減させることが出来る。
【００４６】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明に係る半導体装置の製造方法は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施した半導体装置の製造方法も、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４７】
【図１】図１（ａ）〜（ｄ）はそれぞれ、第１実施形態例の半導体装置の製造方法の製造段階を示す断面図である。
【図２】図２（ｅ）、（ｆ）はそれぞれ、第１実施形態例の半導体装置の製造方法の、図１に後続する製造段階を示す断面図である。
【図３】第１実施形態例の半導体装置の製造方法の、図２に後続する製造段階を示す断面図である。
【図４】基板温度の経時変化を示すタイムテーブルである。
【図５】半導体装置のリフレッシュ特性劣化率と重水素含有率との関係を示すグラフである。
【図６】半導体装置における空孔欠陥の残留箇所を示す断面図である。
【符号の説明】
【００４８】
１：シリコン基板
２：シリコン酸化膜
３：シリコン酸化膜
４：ｐ型ウエル層
６：ｐ型チャネルドープ層
７：ゲート絶縁膜
８：絶縁膜
９：ゲート電極
９ａ：多結晶シリコン膜
９ｂ：タングステンシリサイド膜
１０：絶縁膜
１１：ソース・ドレイン拡散層
１２：サイドスペーサ
１３：電界緩和層
１４：層間絶縁膜
１５：プラグ
１５ａ：コンタクト穴
１７：ビット線
１７ａ：コンタクト穴
１８：キャパシタ
１９：層間絶縁膜
２０：層間絶縁膜
２１：プラグ
２１ａ：コンタクト穴
２２：下部電極
２３：容量膜
２４：上部電極
２５：冶金的接合位置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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