(57)【要約】【課題】  クロック停止制御を容易に確認検証する半導体集積回路および電子装置を提供する。【解決手段】  クロック制御回路２０1 …２０n は、機能ブロック３０1 …３０n からの制御信号入力に基づいて、クロック生成回路４０により生成されたクロックの機能ブロック３０1 …３０n への供給を制御する。クロック停止確認回路１０1 …１０n は、クロック制御回路２０1 …２０n からの制御クロックの状態を監視し、クロック供給の停止状態を確認した場合、一致認識信号を内部レジスタ回路５０へ出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロックを生成するクロック生成手段と、
クロック制御信号入力に基づいて、前記生成クロックの供給を制御するクロック制御手段と、
前記クロック制御手段からの制御クロック供給により動作し、自身の動作停止時にはクロック供給停止を要求する前記クロック制御信号を前記クロック制御手段に出力する機能動作手段と、
前記制御クロックを監視し、クロック供給の停止状態を確認した場合、停止確認信号を出力するクロック停止確認手段と、
クロック供給状態を示す情報を保持し、前記停止確認信号が入力されると、クロック供給の停止状態を示す情報を保持する停止情報保持手段と、
を有することを特徴とする半導体集積回路。
【請求項２】
前記クロック停止確認手段は、
前記制御クロックを分周し、該分周した制御クロックを１／２波長遅延させ、前記分周クロックと前記遅延分周クロックとを比較し、該比較結果に基づいて停止確認信号を出力することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記クロック停止確認手段は、
前記分周クロックと前記遅延分周クロックとの値が一致した場合、停止確認信号を出力することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記クロック制御信号を前記クロック１波長分遅延させる制御信号遅延手段と、
前記遅延クロック制御信号と前記停止確認信号とを比較し、該両信号の値が不一致であった場合、前記クロック制御手段によるクロック制御の異常を通知するためのエラー信号を出力する異常信号出力手段と、
を有することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記停止情報保持手段により保持される情報を読み込み、前記供給停止状態の制御クロックを監視する前記クロック停止確認手段への信号供給を停止させる確認停止制御手段を有することを特徴とする請求項１から４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記半導体集積回路は、
前記機能動作手段、前記クロック制御手段、および前記クロック停止確認手段をそれぞれ複数組有することを特徴とする請求項１から５のいずれか１項に記載の半導体集積回路。
【請求項７】
請求項１から６のいずれか１項に記載の前記半導体集積回路を有する電子装置であって、
前記電子装置は、
前記停止情報保持手段により保持される、前記クロック供給の停止状態を示す情報に基づいて、半導体集積回路における消費電力値を算出する消費電力算出手段と、
前記算出された消費電力値を画面表示する表示手段と、
を有することを特徴とする電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路および電子装置に関し、特に、クロック供給状態を検出する半導体集積回路および電子装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩ（大規模集積回路）の動作速度は高速化し、微細加工技術の向上により多くの機能が１つのＬＳＩに集積される方向にある。
一方、省資源、省エネルギーの意識は高まる方向にあり、回路装置における消費電力制御が重要は要素になっており、一般にＬＳＩの消費電力を低減するには、動作周波数の低下や、動作を停止することが効果的である。
また、機能を使用していない場合に、その機能に供給しているクロックを停止させることで省エネルギーを実現する提案もされている。
【０００３】
上記のような、省エネルギーを目的とした従来技術の１つに、特許文献１が開示するところの省エネ機能付き電子装置があった。
特許文献１では、省エネモード時であっても、直流電源の電圧をＳＤＲＡＭに供給してバックアップし、ＳＤＲＡＭをリフレッシュすることにより、通常動作状態から省エネ動作状態に移行する際に、有意の記憶内容が存在するか否かなどＤＲＡＭの記憶内容によらず、省エネモードに移行することができ、消費電力の低減を実現していた。
【特許文献１】特開２００１−２５０３７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のクロック停止制御の機能動作を確認または検証する方法は、クロック停止制御機能が動作しても、ＬＳＩの外見にはなんら変化が現れないため、ＬＩＳの動作確認用ツールの波形エディタをもちいて、内部信号の波形ダンプをシミュレーションで抽出し、波形を波形エディタで確認していた。
この確認方法は、シミュレーションをしながら、波形データ抽出し、データをファイルに落とすため、シミュレーション時間が倍増する。そのためＬＳＩの機能増大によりクロック停止が機能ごとに制御できる回路では、組み合わせが非常に多くなり開発効率の低下につながっていた。
【０００５】
また、特許文献１の従来技術においても、電子機器の各部位へのクロック供給の停止を効率よく確認することは困難であった。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、クロック停止制御を容易に確認検証する半導体集積回路および電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
かかる目的を達成するため、本発明の第１の態様における半導体集積回路は、クロックを生成するクロック生成手段と、クロック制御信号入力に基づいて、生成クロックの供給を制御するクロック制御手段と、クロック制御手段からの制御クロック供給により動作し、自身の動作停止時にはクロック供給停止を要求するクロック制御信号をクロック制御手段に出力する機能動作手段と、制御クロックを監視し、クロック供給の停止状態を確認した場合、停止確認信号を出力するクロック停止確認手段と、クロック供給状態を示す情報を保持し、停止確認信号が入力されると、クロック供給の停止状態を示す情報を保持する停止情報保持手段と、を有することを特徴とする。
【０００８】
また、本発明の第１の態様によれば、クロック停止確認手段は、制御クロックを分周し、分周した制御クロックを１／２波長遅延させ、分周クロックと遅延分周クロックとを比較し、比較結果に基づいて停止確認信号を出力することを特徴とする。
【０００９】
また、本発明の第１の態様によれば、クロック停止確認手段は、分周クロックと遅延分周クロックとの値が一致した場合、停止確認信号を出力することを特徴とする。
【００１０】
また、本発明の第１の態様によれば、半導体集積回路は、クロック制御信号をクロック１波長分遅延させる制御信号遅延手段と、遅延クロック制御信号と停止確認信号とを比較し、両信号の値が不一致であった場合、クロック制御手段によるクロック制御の異常を通知するためのエラー信号を出力する異常信号出力手段と、を有することを特徴とする。
【００１１】
また、本発明の第１の態様によれば、半導体集積回路は、停止情報保持手段により保持される情報を読み込み、供給停止状態の制御クロックを監視するクロック停止確認手段への信号供給を停止させる確認停止制御手段を有することを特徴とする。
【００１２】
また、本発明の第１の態様によれば、半導体集積回路は、機能動作手段、クロック制御手段、およびクロック停止確認手段をそれぞれ複数組有することを特徴とする。
【００１３】
また、本発明の第２の態様における電子装置は、第１の態様における半導体集積回路を有し、電子装置は、停止情報保持手段により保持される、クロック供給の停止状態を示す情報に基づいて、半導体集積回路における消費電力値を算出する消費電力算出手段と、算出された消費電力値を画面表示する表示手段と、を有する。
【発明の効果】
【００１４】
本発明によれば、クロック停止制御を容易に確認検証することが可能となる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態における半導体集積回路の構成を示す図である。以下、図１を用いて、本実施形態を説明する。
なお、クロック停止確認回路１０1 …１０n （ｎ≧１の整数、以下同様）、クロック制御回路２０1 …２０n 、機能ブロック３０1 …３０n は、１〜ｎの添字が付されているが、以下特記しない限り、同添字が付されているもの同士で各信号の入出力が行われるものとする。
また、図１では、半導体集積回路は、クロック生成回路４０を１個有する構成をとっているが、その数は図により限定されないものとする。
また、図１には図示されていないが、内部レジスタ回路５０にはＣＰＵが接続されており、内部レジスタ回路５０内のデータの状態を読み込み、機能ブロック３０1…３０nへのクロック供給状態を監視する。
【００１６】
図１に示されているように、半導体集積回路は、ｎ個のクロック停止確認回路１０1 …１０n と、ｎ個のクロック制御回路２０1 …２０n と、機能ブロック３０1 …３０n と、クロック生成回路４０と、内部レジスタ回路５０とを有して構成される。
【００１７】
クロック生成回路４０は、クロックＣＬＫを生成して、クロック停止確認回路１０1 …１０n およびクロック制御回路２０1 …２０n に出力する。
【００１８】
クロック制御回路２０1 …２０n は、それぞれ機能ブロック３０1 …３０n からの制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn の入力に応じて、それぞれクロック停止確認回路１０1 …１０n および機能ブロック３０1 …３０n へ出力する制御クロックＣＬＫ’を制御する。
【００１９】
機能ブロック３０1 …３０n は、入力される制御クロックＣＬＫ’に同期して動作するデバイスである。
また、機能ブロック３０1 …３０n は、自身に対するクロック制御回路２０1 …２０n による制御クロックＣＬＫ’を制御する制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn をそれぞれクロック制御回路２０1 …２０n へ出力する。
制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn は、それぞれ機能ブロック３０1 …３０n が動作中の場合、クロック制御回路２０1 …２０n に対して機能ブロック３０1 …３０n へ制御クロックＣＬＫ’を出力するように制御し、動作していない場合、クロック制御回路２０1 …２０n に対して機能ブロック３０1 …３０n へ制御クロックＣＬＫ’を出力しないように制御する。
なお、制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn は、それぞれ制御クロックＣＬＫ’の出力を停止に制御する場合、「Ｈ」状態をとる。
【００２０】
クロック停止確認回路１０1 …１０n は、クロック生成回路４０からのクロックＣＬＫと、クロック制御回路２０1 …２０n からの制御クロックＣＬＫ’とが入力される。
【００２１】
以下、図１を用いて、クロック停止回路１０1 の構成および動作について説明する。なお、クロック停止確認回路１０2 …１０n の構成および動作は、クロック停止確認回路１０1 と同様であるとして、説明を省略する。
【００２２】
図１に示されているように、クロック停止回路１０1 は、一致回路１１と、インバータ１２と、フリップフロップＦＦ１…ＦＦ３とを有して構成される。
【００２３】
フリップフロップＦＦ１は、クロック入力をクロック制御回路２０1 からの制御クロックＣＬＫ’とし、Ｄ入力をインバータ１２の出力とする。また、フリップフロップＦＦ１の出力は、フリップフロップＦＦ２のＤ入力およびインバータ１２の入力に接続される。
インバータ１２は、入力されたフリップフロップＦＦ１の出力を反転させ、フリップフロップＦＦ１のＤ入力へ出力する。
上記のような構成をとることにより、フリップフロップＦＦ１は、制御クロックＣＬＫ’入力ごとに、その出力値を反転させる。
【００２４】
フリップフロップＦＦ２は、クロック入力にはクロック生成回路４０からのクロックＣＬＫを入力し、Ｄ入力にはフリップフロップＦＦ１出力（ＦＦ出力１）を入力する。また、フリップフロップＦＦ２の出力（ＦＦ出力２）は、フリップフロップＦＦ３のＤ入力および一致回路の一方の入力端子に接続される。
【００２５】
フリップフロップＦＦ３は、クロック入力にはクロック生成回路４０からのクロックＣＬＫを入力し、Ｄ入力にはフリップフロップＦＦ２出力を入力する。また、フリップフロップＦＦ３の出力（ＦＦ出力３）は、一致回路の他方の入力端子に接続される。
【００２６】
一致回路１１は、入力されるフリップフロップＦＦ２の出力信号とフリップフロップＦＦ３の出力信号とが一致すると、一致認識信号をＨにして内部レジスタ５０へ出力し、内部レジスタ回路５０の設定をクロックＣＬＫ停止状態に変更する。また、不一致になった場合は、一致認識信号をＬにして内部レジスタ５０へ出力し、内部レジスタ回路５０の設定をクロックＣＬＫ動作状態に変更する。
【００２７】
図２は、本発明の第１の実施形態における半導体集積回路におけるタイミングチャートである。以下、図２を用いて、本実施形態の半導体集積回路による各信号の制御動作について説明する。
【００２８】
図２に示されているように、ＦＦ出力１信号は、制御クロックＣＬＫ’を２分周させたものとなっている。
また、ＦＦ出力２信号は、クロックＣＬＫの１波長分（ＦＦ出力２の１／２波長分）、ＦＦ出力１信号を遅延させたものである。
さらに、ＦＦ出力３信号は、クロックＣＬＫの１波長分（ＦＦ出力３の１／２波長分）、ＦＦ出力２信号を遅延させたものである。
【００２９】
まず、クロックＣＬＫ（１）の時、クロックＣＬＫの停止を制御する制御信号ＣＬＫＣＴＬが立ち上がってクロックＣＬＫ停止制御状態になり、制御クロックＣＬＫ’が停止し始める。
このとき、フリップフロップＦＦ１の出力信号であるＦＦ出力１が反転せずに状態を保持する。
【００３０】
次に、クロックＣＬＫ（２）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３との間で一致／不一致を判定する。
【００３１】
クロックＣＬＫ（３）の状態で、制御信号ＣＬＫＣＴＬは、クロックＣＬＫ停止を解除し、制御クロックＣＬＫ’の出力が再開する。このとき、ＦＦ出力１は出力反転する。
【００３２】
クロックＣＬＫ（４）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３とで不一致を示す。一致回路１１は、一致認識であれば、内部レジスタ５０にクロックＣＬＫ停止状態である旨を書き込む。一方、不一致であれば、内部レジスタ５０にクロックＣＬＫ動作状態である旨を書き込む。
以上から、内部レジスタ５０に接続されるＣＰＵ（図示せず）は、内部レジスタ５０内のデータを読み込むことにより、各機能ブロック３０1 …３０n へ入力するクロック（制御クロックＣＬＫ’）が停止状態であるか否かを容易に確認することが可能となる。
【００３３】
以上説明したように、本実施形態によれば、消費電力削減のためにクロック停止を行う半導体集積回路において、クロック供給が停止したか否かを容易に確認、検証することが可能となる。この結果、電子回路の開発効率の低下を防ぐことができるようになる。
【００３４】
（第２の実施形態）
以下、特記しない限り、本実施形態における構成および動作は、本発明の第１の実施形態と同様であるとして説明を進める。
【００３５】
図３は、本発明の第２の実施形態における半導体集積回路の構成を示す図である。なお、クロック停止確認回路１０2 …１０n の構成および動作は、クロック停止確認回路１０1と同様であるとして、説明を省略する。
【００３６】
図３に示されているように、本実施形態におけるクロック停止確認回路は、第１の実施形態におけるクロック停止確認回路の構成にさらに期待値比較回路１３が追加されている。
期待値比較回路１３は、一致回路１１から出力された一致認識信号を入力する。また、期待値比較回路１３は、機能ブロック３０1 から出力される、クロックＣＬＫ停止を制御するための制御信号ＣＬＫＣＴＬを入力する。
期待値比較回路１３は、制御信号ＣＬＫＣＴＬを１クロックＣＬＫ分遅延させたシフト制御信号ＣＫＣＴＬＳＦＴを生成し、そのシフト制御信号ＣＫＣＴＬＳＦＴと一致認識信号と比較する。
期待値比較回路１３は、比較の結果、一致認識信号とシフト制御信号ＣＫＣＴＬＳＦＴとの値が異なった場合、エラー信号ＥＲＲをＣＰＵへアサートし、半導体集積回路の回路動作が期待通りでないこと、すなわち制御信号ＣＬＫＣＴＬの停止制御によりクロックＣＬＫが停止していないことをＣＰＵへ通知する。
【００３７】
以下、図２を用いて、本実施形態の半導体集積回路による各信号の制御動作について説明する。
【００３８】
クロックＣＬＫ（５）状態で、制御信号ＣＬＫＣＴＬがクロックＣＬＫ停止制御状態になり、制御クロックＣＬＫ’の信号出力が停止し始める。
このとき、ＦＦ出力１信号が反転せずに状態を保持する。
【００３９】
次に、クロックＣＬＫ（６）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３との間で一致認識する。
また、制御信号ＣＬＫＣＴＬから生成されたシフト制御信号ＣＫＣＴＬＳＦＴ信号と一致認識信号とは同じ値を示す。
【００４０】
ここで、クロックＣＬＫ（７）の状態で、制御信号ＣＬＫＣＴＬは、まだクロックＣＬＫ停止制御状態にあるが、制御クロックＣＬＫ’が信号出力を再開する。そのため、ＦＦ出力１は出力を反転し始める。
【００４１】
クロックＣＬＫ（８）の状態で、一致回路１１は、ＦＦ出力２とＦＦ出力３とが不一致であることを認識し、Ｈの一致認識信号を期待値比較回路１３へ出力する。
一方、期待値比較回路１３に入力されるシフト制御信号ＣＫＣＴＬＳＦＴは、まだクロックＣＬＫ出力を停止制御している旨を示している。
従って、期待値比較回路１３は、一致認識信号とシフト制御信号ＣＬＫＣＴＬとが異なる値をとるため、エラー信号ＥＲＲをアサートする。
これにより、ＣＰＵは、エラー信号ＥＲＲを監視することにより、より正確に半導体集積回路の動作検証ができるようになる。
【００４２】
以上説明したように、本実施形態によれば、クロック停止制御信号により命令されたクロック供給状態とクロック停止確認回路により確認されたクロック供給状態とを比較し、一致しているか否かを判断し、不一致であると判断された場合にエラー信号を出力し、より正確にクロック停止動作の検証を行うことが可能となる。
【００４３】
（第３の実施形態）
図４は、本発明の第３の実施形態における半導体集積回路の構成を示す図である。以下、図４を用いて、本実施形態における半導体集積回路の構成および動作について説明する。
なお、以下、特記しない限り、本実施形態における構成および動作は、第２の実施形態と同様であるものとする。
【００４４】
図４に示されているように、本実施形態では、第２の実施形態の構成にさらにクロック停止制御回路６０1 …６０n が追加されて設けられている。
クロック停止制御回路６０1 …６０n には、それぞれクロック生成回路４０からクロックＣＬＫが入力される。
また、クロック停止制御回路６０1 …６０n には、それぞれクロック制御回路２０1 …２０n から制御クロックＣＬＫが入力される。
また、クロック停止制御回路６０1 …６０n には、それぞれ機能ブロック３０1 …３０n から制御信号ＣＬＫＣＴＬ1 …ＣＬＫＣＴＬn が入力される。
また、クロック停止制御回路６０1 …６０n には、内部レジスタ回路５０の設定からそれぞれ機能ブロック３０1 …３０n が停止状態にあることが示される停止信号が入力される。
【００４５】
以下、クロック停止制御回路６０1 の動作について説明するが、クロック停止制御回路６０2 …６０n の構成および動作は、クロック停止制御回路６０1 と同様であるとして、その説明は省略する。
【００４６】
クロック停止制御回路６０1 は、機能ブロック３０1 が停止状態であることを示す停止信号がＣＰＵから入力されると、クロックＣＬＫ、制御クロックＣＬＫ’、および制御信号ＣＬＫＣＴＬ1 のクロック停止確認回路１０1 への出力を停止する。
このようにして、クロック停止制御回路６０1 は、クロック停止確認回路１０1 の動作そのものを停止させる。
従って、クロック停止確認回路１０1 による電力消費分を削減することが可能となる。
【００４７】
以上説明したように、本実施形態によれば、クロック停止確認回路は、半導体集積回路が組み込まれた電子機器の動作機能自体には影響を与えない電子回路である。従って、内部レジスタ回路にそのクロック停止確認回路の動作が停止したことが書き込まれ、かつエラー信号が出力されていない場合、クロック停止確認回路への信号供給を停止させることにより、クロック停止確認回路の機能を停止させ、消費電力を削減することが可能となる。
【００４８】
（第４の実施形態）
図５は、本発明の第４の実施形態における、半導体集積回路が組み込まれた電子機器の構成を示す図である。
図５に示されているように、電子機器は、半導体集積回路１と、ＣＰＵ２と、表示部３と、情報格納部４とを有して構成される。
半導体集積回路１は、第１乃至第３の実施形態における半導体集積回路のいずれかの構成をとるものとする。
ＣＰＵ２は、電子機器全体の制御を行う。
表示部３は、ディスプレイなどの表示部位であって、ＣＰＵ２と接続されており、ＣＰＵ２による制御により、電子機器における消費電力を示す画面表示を行う。
情報格納部４は、各機能ブロック３０1 …３０n 自体の動作に要する電力量および機能ブロック３０1 …３０n へのクロックＣＬＫなどの各信号供給に要する電力量を示す情報を格納する。
【００４９】
ＣＰＵ２は、内部レジスタ回路５０内のデータを読み出して、各機能ブロック３０1 …３０n の動作状態（クロックなどの信号供給も含む）を判断する。
次に、ＣＰＵ２は、情報格納部４内の各機能ブロックにおける消費電力量を示す情報を読み出して、現在の電子機器全体の消費電力量を算出する。
ＣＰＵ２は、全機能ブロックが動作中である場合の消費電力量と、現在の消費電力量とを示す情報を表示部３に表示させる。
これを、所定間隔ごとに実行することにより、電子機器の消費電力状態をリアルタイムに表示することができる。
【００５０】
図６は、本発明の第４の実施形態における表示部３による画面表示を示す図である。図６の（ａ）では、全機能ブロックが動作中である場合の消費電力量に対する、現在の消費電力量が、ブロックダイアグラムで表示されている。
また、図６の（ｂ）では、全機能ブロックが動作中である場合の消費電力量に対する、現在の消費電力量の割合を％表示している。
【００５１】
以上説明したように、本実施形態によれば、表示部は、消費電力状態をリアルタイムで表示し、ユーザは、電子機器における電力消費を容易に確認することが可能となる。また、ユーザに電子機器が省エネルギーを考慮して開発されたことを示すことができ、ユーザに省エネルギーについて考える機会を与えることで、環境保全の面の向上が期待できる。
【００５２】
なお、上記の実施例は本発明の好適な実施の一例であり、本発明の実施例は、これに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々変形して実施することが可能となる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１の実施形態における半導体集積回路の構成を示す図である。
【図２】本発明の第１の実施形態における半導体集積回路におけるタイミングチャートである。
【図３】本発明の第２の実施形態における半導体集積回路の構成を示す図である。
【図４】本発明の第３の実施形態における半導体集積回路の構成を示す図である。
【図５】本発明の第４の実施形態における、半導体集積回路が組み込まれた電子機器の構成を示す図である。
【図６】（ａ）および（ｂ）は、本発明の第４の実施形態における表示部による画面表示を示す図である。
【符号の説明】
【００５４】
１    半導体集積回路
２    ＣＰＵ
３    表示部
４    情報格納部
１０1 …１０n     クロック停止確認回路
１１    一致回路
１２    インバータ
１３    期待値比較回路
２０1 …２０n     クロック制御回路
３０1 …３０n     機能ブロック
４０    クロック生成回路
５０    内部レジスタ回路
６０1 …６０n     クロック停止制御回路
【図１】
2005190342.tif 000003
【図２】
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【図３】
2005190342.tif 000005
【図４】
2005190342.tif 000006
【図５】
2005190342.tif 000007
【図６】
2005190342.tif 000008