(57)【要約】【課題】    同一のＳＤＲＡＭ及びＳＤＲＡＭ制御装置において、動作周波数（クロック信号の周波数）をより高速にするといった、動作周波数の変更にも対応可能なＳＤＲＡＭ制御装置を提供すること。【解決手段】    アクティブコマンドを生成後に、異なるタイミングでリードコマンド又はライトコマンドを生成する第１コマンド生成回路１２ａと、第２コマンド生成回路１２ｂとを備え、クロック信号の周波数に応じて、セレクタ１４が第１コマンド生成回路１２ａ又は第２コマンド生成回路１２ｂを選択する。選択されたコマンド生成回路により生成されるコマンドでＳＤＲＡＭ３を制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
シンクロナスＤＲＡＭと同一のクロック信号で動作するシンクロナスＤＲＡＭ制御装置において、
アクティブコマンドを生成後に、異なるタイミングでリードコマンド又はライトコマンドを生成する複数のコマンド生成回路と、
前記クロック信号の周波数に応じて、前記複数のコマンド生成回路の中から択一的にコマンド生成回路を選択する選択回路と、
を備え、前記選択回路により選択されたコマンド生成回路により生成されるコマンドでシンクロナスＤＲＡＭを制御することを特徴とするシンクロナスＤＲＡＭ制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シンクロナスＤＲＡＭのアクセス制御に関する。
【背景技術】
【０００２】
シンクロナスＤＲＡＭ（Synchronous DRAM[Dynamic Random Access Memory］。以下、適宜「ＳＤＲＡＭ」という。）は、クロック入力端子に入力されるクロック信号に同期して動作コマンドを取り込み、データの入出力を行う同期型ＤＲＡＭである。近年高速化するＣＰＵの動作に対応可能であるため、システムのメインメモリとして幅広く用いられている。
【０００３】
また、ＳＤＲＡＭにデータを書き込んだり、読み込んだりする場合には、クロック信号に同期したコマンドをＳＤＲＡＭ制御装置がＳＤＲＡＭに出力することにより制御を行う。例えば、ＳＤＲＡＭにデータを書き込む場合、ＳＤＲＡＭ制御装置は最初にコマンド信号（例えば、ＲＡＳ信号、ＣＡＳ信号、ＣＳ信号、ＷＥ信号）の組み合わせからなるアクティブコマンドをＳＤＲＡＭのコマンド端子に出力する。また、ＳＤＲＡＭ制御装置は、行アドレス（ローアドレス）信号をＳＤＲＡＭのアドレス端子に出力する。
【０００４】
そして、ＳＤＲＡＭ制御装置は、ＲＡＳ−ＣＡＳ遅延時間（RAS-to-CAS Delay。以下、適宜「ｔＲＣＤ」という）を経過した後に、ライトコマンドをＳＤＲＡＭのコマンド端子に出力するとともに、列アドレス（コラムアドレス）信号をＳＤＲＡＭのアドレス端子に出力する。さらに、ＳＤＲＡＭ制御装置は書き込むデータを、ＳＤＲＡＭのデータ端子に出力する。
【０００５】
ここで、ｔＲＣＤは、アクティブコマンドを出力後、リードコマンド／オートプリチャージ付リードコマンド又はライトコマンド／オートプリチャージ付ライトコマンドの出力をするまでの遅延時間のことをいい、ＳＤＲＡＭの仕様として予め定められている。したがって、ＳＤＲＡＭ制御装置は、アクティブコマンドを出力した後に、ｔＲＣＤの仕様を満たす遅延時間を確保してから、リードコマンド又はライトコマンド等を出力する必要がある。具体的には、ＳＤＲＡＭ制御装置は、アクティブコマンドをＳＤＲＡＭに出力した後、所定数のクロック後にリードコマンド又はライトコマンド等を出力することにより、ｔＲＣＤを確保する（例えば、特許文献１）。
【特許文献１】特開２０００−３３９９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
近年、ＣＰＵ等の性能向上によって動作周波数が高速化されてきた。この場合、システム全体の動作クロックを高速に動作させると、１クロックにかかる時間が短くなる。例えば、動作周波数が「３３ＭＨｚ」の場合においては、１クロックにかかる時間は「３０ｎｓ」となるが、動作周波数が「１００ＭＨｚ」の場合においては、１クロックにかかる時間は「１０ｎｓ」となる。
【０００７】
ここで、ＳＤＲＡＭ及びＳＤＲＡＭ制御装置は、上述のようにクロック信号に同期して動作している。例えば、ＳＤＲＡＭの仕様としてｔＲＣＤが「２０ｎｓ」必要なＳＤＲＡＭについて、動作周波数が「３３ＭＨｚ」で動作する場合を考える。動作周波数が「３３ＭＨｚ」の場合には、１クロックにかかる時間は「３０ｎｓ」となる。従って、ｔＲＣＤを確保するためにＳＤＲＡＭ制御装置は、ＳＤＲＡＭにアクティブコマンドを出力してから、１クロック後にリードコマンド又はライトコマンド等を出力することにより、ＳＤＲＡＭの仕様であるｔＲＣＤを確保している。
【０００８】
しかし、同じＳＤＲＡＭ及びＳＤＲＡＭ制御装置について、動作周波数（クロック信号の周波数）を「１００ＭＨｚ」で動作させる場合、１クロックにかかる時間は「１０ｎｓ」となる。この場合、ＳＤＲＡＭ制御装置は、アクティブコマンドを出力してから、１クロック後にリードコマンド又はライトコマンド等を出力すると、ＳＤＲＡＭが確保できるｔＲＣＤは「１０ｎｓ」となる。従って、ＳＤＲＡＭの仕様であるｔＲＣＤの「２０ｎｓ」を確保することができない。このため、ＳＤＲＡＭが動作できなくなるという問題があった。
【０００９】
また、ＳＤＲＡＭを高速動作させるためには、現在使用しているＳＤＲＡＭ制御装置を、修理作業員等により高速動作に対応したＳＤＲＡＭ制御装置に交換する必要があるという問題があった。
【００１０】
本発明の目的は、同一のＳＤＲＡＭ及びＳＤＲＡＭ制御装置において、動作周波数（クロック信号の周波数）をより高速にするといった、動作周波数の変更にも対応可能なＳＤＲＡＭ制御装置を提供することである。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、請求項１記載の発明は、
シンクロナスＤＲＡＭと同一のクロック信号で動作するシンクロナスＤＲＡＭ制御装置において、
アクティブコマンドを生成後に、異なるタイミングでリードコマンド又はライトコマンドを生成する複数のコマンド生成回路と、
前記クロック信号の周波数に応じて、前記複数のコマンド生成回路の中から択一的にコマンド生成回路を選択する選択回路と、
を備え、前記選択回路により選択されたコマンド生成回路により生成されるコマンドでシンクロナスＤＲＡＭを制御することを特徴としている。
【００１２】
請求項１に記載の発明によれば、複数のコマンド生成回路を択一的に選択することにより、シンクロナスＤＲＡＭを制御することができる。従って、動作周波数を変更した場合であっても、同一のシンクロナスＤＲＡＭ制御装置でシンクロナスＤＲＡＭの動作を制御することが可能となり、動作周波数の変更にも対応が可能となる。
【発明の効果】
【００１３】
本発明によれば、複数のコマンド生成回路を択一的に選択することにより、シンクロナスＤＲＡＭを制御することができる。従って、動作周波数を変更した場合であっても、同一のシンクロナスＤＲＡＭ制御装置でシンクロナスＤＲＡＭの動作を制御することが可能となり、動作周波数の変更にも対応が可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図を用いて詳細に説明する。図１は、本発明の実施の形態にかかるＳＤＲＡＭ制御装置１を含むシステムの構成図である。ホストバス５と、ＳＤＲＡＭ３との間に、ＳＤＲＡＭ制御装置１が接続されている。また、ＳＤＲＡＭ制御装置１と、ＳＤＲＡＭ３とには、クロック信号７が入力され、同一のクロック信号で動作している。
【００１５】
ＳＤＲＡＭ制御装置１は、コマンド生成部１０と、バスインタフェース２０と、モード設定レジスタ３０と、アドレス生成器４０と、データバッファ５０とを備えて構成されている。
【００１６】
コマンド生成部１０は、ＳＤＲＡＭ３を制御するためのコマンドを生成する回路である。コマンド生成部１０は、第１コマンド生成回路１２ａと、第２コマンド生成回路１２ｂと、セレクタ１４とを有して構成されている。
【００１７】
第１コマンド生成回路１２ａは、ＳＤＲＡＭ３を制御するための種々のコマンドを生成する回路である。第１コマンド生成回路１２ａの出力端子には、セレクタ１４と、アドレス生成器４０と、データバッファ５０とが接続されている。また、第１コマンド生成回路１２ａには、バスインタフェース２０を介してホストバス５から制御信号やデータの信号が入力される。詳細は後述するが、第１コマンド生成回路１２ａは、アクティブコマンドを生成後、１クロック経過してからリードコマンド又はライトコマンド等を生成する点が特徴となる回路である。
【００１８】
第２コマンド生成回路１２ｂにおいても、第１コマンド生成回路１２ａと同様にＳＤＲＡＭ３を制御するための種々のコマンドを生成する回路である。第２コマンド生成回路１２ａの出力端子には、セレクタ１４と、アドレス生成器４０と、データバッファ５０とが接続されている。また、第２コマンド生成回路１２ａには、バスインタフェース２０を介してホストバス５から制御信号やデータの信号が入力される。詳細は後述するが、第２コマンド生成回路１２ｂは、アクティブコマンドを生成後、２クロック経過してからリードコマンド又はライトコマンド等を生成する点が特徴となる回路である。
【００１９】
セレクタ１４は、入力端子が第１コマンド生成回路１２ａ及び第２コマンド生成回路１２ｂに接続され、出力端子がＳＤＲＡＭ３のコマンド端子Ｃに接続される。セレクタ１４は、第１コマンド生成回路１２ａと、第２生成コマンド回路１２ｂを選択する選択回路を構成する。セレクタ１４は、モード設定レジスタ３０に記憶されているレジスタ値に基づいて、第１コマンド生成回路１２ａ又は第２コマンド生成回路１２ｂを選択して、ＳＤＲＡＭ３にコマンドを出力する。
【００２０】
バスインタフェース２０は、ホストバス５と、ＳＤＲＡＭ制御装置１とを接続するためのインタフェースである。
【００２１】
モード設定レジスタ３０は、入力端子にバスインタフェース２０が、出力端子にコマンド生成部１０が接続されている記憶領域である。モード設定レジスタには、システムの動作周波数と、選択するコマンド生成回路とに対応づけて値を記憶するレジスタを備えている。例えば、動作周波数が「３３ＭＨｚ」で動作する場合には、第１コマンド生成回路１２ａに対応づけたレジスタ値「１」を記憶する。また、動作周波数が「１００ＭＨｚ」で動作する場合には、第２コマンド生成回路１２ｂに対応づけたレジスタ値「２」を記憶する。なお、レジスタ値は、ＳＤＲＡＭ制御装置１が動作する前に設定されるレジスタであり、例えば、工場出荷時に記憶されたり、修理作業員やユーザが記憶・更新させたりするものである。このレジスタ値の記憶・更新作業を、ホストバス５を介してソフト的に実行することが可能であることは勿論である。
【００２２】
アドレス生成器４０は、バスインタフェース２０及びコマンド生成部１０から入力した信号に基づき、行アドレス又は列アドレスに関するアドレス信号をＳＤＲＡＭ３に出力する。
【００２３】
データバッファ５０は、ＳＤＲＡＭ３からデータを読み込むときのデータを記憶したり、ＳＤＲＡＭ３にデータを書き込むときのデータを記憶する一時記憶領域である。
【００２４】
ＳＤＲＡＭ３は、アドレス端子Ａにアドレス生成器４０の出力端子が、コマンド端子Ｃにコマンド生成部１０の出力端子が、データ端子Ｄにデータバッファ５０の入出力端子がそれぞれ接続されている。また、クロック端子ＣＫからは、クロック信号７が入力され、ＳＤＲＡＭ３の同期がとられている。なお、本実施の形態において、ＳＤＲＡＭ３のｔＲＣＤを「２０ｎｓ」として説明するが、ｔＲＣＤはこの値に限定されるものではない。
【００２５】
図２を用いて、ＳＤＲＡＭ制御装置１の基本動作原理について説明する。第１コマンド生成回路１２ａは、アクティブコマンドを出力し、１クロック後にリードコマンド又はライトコマンド等を出力する回路である。また、第２コマンド生成回路１２ｂは、アクティブコマンドを出力してから、ＮＯＰコマンドを出力し、２クロック後にリードコマンド又はライトコマンド等を出力する回路である。また、セレクタ１４は、モード設定レジスタの値が「１」のときは、第１コマンド生成回路１２ａを選択し、モード設定レジスタの値が「２」のときは、第２コマンド生成回路１２ｂを選択する。
【００２６】
ここで、動作周波数が「３３ＭＨｚ」（１クロックにつきかかる時間は「３０ｎｓ」）の場合には、モード設定レジスタにはレジスタ値が「１」と設定されている。そこで、セレクタ１４は、第１コマンド生成回路１２ａを選択する。第１コマンド生成回路１２ａは、アクティブコマンドを出力した後に、１クロック後に、リードコマンド又はライトコマンド等を出力する。従って、アクティブコマンドと、リードコマンド又はライトコマンド等との間は「３０ｎｓ」の間隔があることになり、ＳＤＲＡＭ３のｔＲＣＤ「２０ｎｓ」を確保することができる（図２（ａ））。
【００２７】
また、動作周波数が「１００ＭＨｚ」（１クロックにつきかかる時間は「１０ｎｓ」）の場合には、モード設定レジスタには「２」と設定されている。そこで、セレクタ１４は、第２コマンド生成回路１２ｂを選択する。第２コマンド生成回路１２ｂは、アクティブコマンドを出力した後に、２クロック後に、リードコマンド又はライトコマンド等を出力する。従って、アクティブコマンドと、リードコマンド又はライトコマンド等との間は「２０ｎｓ」の間隔があることになり、ＳＤＲＡＭ３のｔＲＣＤ「２０ｎｓ」を確保することができる（図２（ｂ））。
【００２８】
次に、タイミングチャートを用いて、本実施の形態におけるＳＤＲＡＭ制御装置１の具体例について詳細に説明する。
【００２９】
（１）動作周波数（クロック信号の周波数）が３３ＭＨｚの場合
まず、動作周波数が「３３ＭＨｚ」（１クロックにつきかかる時間は「３０ｎｓ」）の場合におけるＳＤＲＡＭ制御装置１の動作について、図３及び４を参照して説明する。また、モード設定レジスタ３０には、レジスタ値として現在の動作周波数が「３３ＭＨｚ」であることを示す「１」が記憶されている。
【００３０】
（ａ）書き込み動作
まず、ＳＤＲＡＭ制御装置１が、書き込み動作を実行する場合について、図３のタイミングチャートを用いて説明する。
【００３１】
まず、セレクタ１４は、モード設定レジスタ３０のレジスタ値を読み出す。現在レジスタ値が「１」であることから、セレクタ１４は第１コマンド生成回路１２ａを選択する。この結果、第１コマンド生成回路１２ａにより生成されたコマンドが、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。
【００３２】
このため、時間Ａ１０のときに、第１コマンド生成回路１２ａによって生成されたアクティブコマンド（／ＲＡＳ信号＝「Ｌｏｗ」、／ＣＡＳ信号＝「Ｈｉ」、／ＣＳ信号＝「Ｌｏｗ」、／ＷＥ信号＝「Ｈｉ」）がＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって、行アドレス信号がＳＤＲＡＭ３のアドレス端子Ａに出力される。
【００３３】
次に、１クロック後の時間Ａ１２において、第１コマンド生成回路１２ａによって生成されたライトコマンド（／ＲＡＳ信号＝「Ｈｉ」、／ＣＡＳ信号＝「Ｌｏｗ」、／ＣＳ信号＝「Ｌｏｗ」、／ＷＥ信号＝「Ｌｏｗ」）が、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって生成された列アドレス信号がＳＤＲＡＭ３のアドレス端子Ａに出力される。そして、データＤ０がＳＤＲＡＭ３に取り込まれる。
【００３４】
（ｂ）読み込み動作
次に、ＳＤＲＡＭ制御装置１が、読み込み動作を実行する場合について、図４のタイミングチャートを用いて説明する。
【００３５】
まず、時間Ｂ１０のときに、第１コマンド生成回路１２ａによって生成されたアクティブコマンドがＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって、行アドレス信号がＳＤＲＡＭ３に出力される。
【００３６】
次に、１クロック後の時間Ｂ１２において、第１コマンド生成回路１２ａによって生成されたライトコマンド（／ＲＡＳ信号＝「Ｈｉ」、／ＣＡＳ信号＝「Ｌｏｗ」、／ＣＳ信号＝「Ｌｏｗ」、／ＷＥ信号＝「Ｈｉ」）が、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって生成された列アドレス信号がＳＤＲＡＭ３に出力される。
【００３７】
次に、ＣＡＳレイテンシ（ｔＣＬ）である２クロック後の時間Ｂ１４で、ＳＤＲＡＭ３から出力されているデータＤ０が読み出される。ここで、ＣＡＳレイテンシとは、リードコマンドからデータの読み出しが可能な時間までに要するクロック数をいい、ＳＤＲＡＭ３の仕様として予め定められている。なお、本実施の形態においては、ＣＡＳレイテンシを「２」としているが、これに限定されるものではない。
【００３８】
このように、図３及び図４によれば、ＳＤＲＡＭ制御装置１は、動作周波数が「３３ＭＨｚ」のときには、アクティブコマンドを出力後、１クロック（３０ｎｓ）の後にリードコマンドまたはライトコマンドを出力する。従って、ＳＤＲＡＭ３のｔＲＣＤとして「２０ｎｓ」を確保してＳＤＲＡＭ３にコマンドを出力することができる。
【００３９】
（２）動作周波数（クロック信号の周波数）が１００ＭＨｚの場合
次に、動作周波数が「１００ＭＨｚ（１クロックにつきかかる時間は「１０ｎｓ」）の場合におけるＳＤＲＡＭ制御装置１の動作について、図５及び６を参照して説明する。また、モード設定レジスタ３０には、レジスタ値として現在の動作周波数が「１００ＭＨｚ」であることを示す「２」が記憶されている。
【００４０】
（ａ）書き込み動作
まず、ＳＤＲＡＭ制御装置１が、書き込み動作を実行する場合について、図５のタイミングチャートを用いて説明する。
【００４１】
まず、セレクタ１４は、モード設定レジスタ３０のレジスタ値を読み出す。現在、レジスタ値が「２」であることから、セレクタ１４は、第２コマンド生成回路１２ｂを選択する。この結果、第２コマンド生成回路１２ｂにより生成されたコマンドがＳＤＲＡＭ３のコマンド端子Ｃに出力される。
【００４２】
このため、時間Ｃ１０のときに、第２コマンド生成回路１２ｂによって生成されたアクティブコマンドがＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって生成された行アドレスがＳＤＲＡＭ３のアドレス端子Ａに出力される。
【００４３】
次に、第２コマンド生成回路１２ｂによって生成されたＮＯＰ信号（／ＲＡＳ信号＝「Ｈｉ」、／ＣＡＳ信号＝「Ｈｉ」、／ＣＳ信号＝「Ｌｏｗ」、／ＷＥ信号＝「Ｈｉ」）が、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。
【００４４】
次に、２クロック経過後の時間Ｃ１２になると、第２コマンド生成回路１２ｂによって生成されたライトコマンドが、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって、列アドレス信号がＳＤＲＡＭ３のアドレス端子Ａに出力される。さらに、データＤ０がＳＤＲＡＭ３に取り込まれる。
【００４５】
（ｂ）読み込み動作
次に、ＳＤＲＡＭ制御装置１が、リードコマンドを出力する場合について、図６のタイミングチャートを用いて説明する。
【００４６】
まず、時間Ｄ１０のときに、第２コマンド生成回路１２ｂによって生成されたアクティブコマンドがＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって生成された行アドレス信号がＳＤＲＡＭ３のアドレス端子Ａに出力される。
【００４７】
次に、第２コマンド生成回路１２ｂによって生成されたＮＯＰ信号が、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。
【００４８】
次に、２クロック後の時間Ｄ１２になると、第２コマンド生成回路１２ｂによって生成されたライトコマンドが、ＳＤＲＡＭ３のコマンド端子Ｃに出力される。また、アドレス生成器４０によって、列アドレス信号がＳＤＲＡＭ３のアドレス端子Ａに出力される。
【００４９】
次に、ＣＡＳレイテンシ（ｔＣＬ）である２クロック後の時間Ｄ１４で、ＳＤＲＡＭ３から出力されているデータＤ０が読み出される。
【００５０】
このように、図５及び図６によれば、ＳＤＲＡＭ制御装置１は、動作周波数が「１００ＭＨｚ」のときには、アクティブコマンドを出力後、２クロック（２０ｎｓ）の後にリードコマンドまたはライトコマンドを出力する。従って、ＳＤＲＡＭ３におけるｔＲＣＤとして「２０ｎｓ」を確保してＳＤＲＡＭ３に信号を出力する。
【００５１】
上記のように、ＳＤＲＡＭ制御装置１は、動作周波数が低い場合であっても、高い場合であっても、ＳＤＲＡＭ３のｔＲＣＤを確保することができる。従って、同一のＳＤＲＡＭ及びＳＤＲＡＭ制御装置において、動作周波数（クロック信号の周波数）をより高速にするといった、動作周波数の変更にも対応可能なＳＤＲＡＭ制御装置を提供することが可能となる。
【００５２】
なお、本実施の形態において動作周波数、ｔＲＣＤ、ｔＣＬ等において用いた値は一例であり、これらの値に限定されないことは勿論である。また、コマンド生成回路においても、本実施の形態においては２つの回路を備えているとして説明したが、２つに限定される訳ではなく、２以上の生成回路を備えていることとしても良いことは勿論である。
【００５３】
例えば、動作周波数が「３３ＭＨｚ」（１クロックにつきかかる時間は「３０ｎｓ」）、「１００ＭＨｚ」（１クロックにつきかかる時間は「１０ｎｓ」）、「１３３ＭＨｚ」（１クロックにつきかかる時間は「７．５ｎｓ」）に対応する、第１のコマンド生成回路と、第２のコマンド生成回路と、第３のコマンド生成回路とを備える。
【００５４】
第１のコマンド生成回路は、アクティブコマンドを出力し、１クロック（３０ｎｓ）後にリードコマンド又はライトコマンド等を出力する回路である。第２のコマンド生成回路は、アクティブコマンドを出力し、２クロック（２０ｎｓ）後にリードコマンド又はライトコマンド等を出力する回路である。第３のコマンド生成回路は、アクティブコマンドを出力し、３クロック（２２．５ｎｓ）後にリードコマンド又はライトコマンド等を出力する回路である。そして、セレクタによって、動作周波数が「３３ＭＨｚ」のときには第１のコマンド生成回路が選択され、動作周波数が「１００ＭＨｚ」のときには第２のコマンド生成回路が選択され、動作周波数が「１３３ＭＨｚ」のときには第３のコマンド生成回路が選択される。従って、動作周波数を変更した場合であっても、ＳＤＲＡＭのｔＲＣＤ（２０ｎｓ）を確保することができ、複数の動作周波数に対応可能なＳＤＲＡＭ制御装置を提供することが可能となる。
【図面の簡単な説明】
【００５５】
【図１】ＳＤＲＡＭ制御装置を含むシステムの構成を示した図である。
【図２】第１コマンド生成回路及び第２コマンド生成回路の基本的な動作を示す図である。
【図３】低速動作時において、ＳＤＲＡＭにライトコマンドを出力する場合の動作を示すタイムチャートである。
【図４】低速動作時において、ＳＤＲＡＭにリードコマンドを出力する場合の動作を示すタイムチャートである。
【図５】高速動作時において、ＳＤＲＡＭにライトコマンドを出力する場合の動作を示すタイムチャートである。
【図６】高速動作時において、ＳＤＲＡＭにリードコマンドを出力する場合の動作を示すタイムチャートである。
【符号の説明】
【００５６】
１        ＳＤＲＡＭ制御装置
１０      コマンド生成部
１２ａ  第１コマンド生成回路
１２ｂ  第２コマンド生成回路
１４    セレクタ
２０      バスインタフェース
３０  モード設定レジスタ
４０  アドレス生成器
５０  データバッファ
【図１】
2005063181.tif 000003
【図２】
2005063181.tif 000004
【図３】
2005063181.tif 000005
【図４】
2005063181.tif 000006
【図５】
2005063181.tif 000007
【図６】
2005063181.tif 000008