(57)【要約】【課題】  メモリに対するアクセス機能を有する回路用のテストベンチ作成の生産性を向上させる。【解決手段】  複数のアクセス要求元からのメモリに対するアクセス要求に応じてメモリに対するアクセス動作を実行する回路１００の検証処理で用いられるテストベンチ１において、複数のアクセス要求元に対応した複数のメモリモデル５０３を備える。そして、検証処理でメモリへのアクセス動作が有った場合、アクセス要求元に応じてメモリモデル５０３を呼び出す。このようなテストベンチ１では、テストベンチ１における各メモリモデル５０３の作成を各アクセス要求元設計者によって並行して行うことができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムにおいて、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有った場合、アクセス要求元に応じて前記メモリモデルを呼び出す機能を前記検証処理で実行させる手段と、
を備えることを特徴とするテストベンチシステム。
【請求項２】
前記手段は、前記回路が有するメモリアービタが有するアクセス要求元情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項１記載のテストベンチシステム。
【請求項３】
前記手段は、アクセス要求元のアドレス情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項１記載のテストベンチシステム。
【請求項４】
複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムにおいて、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有ったときに前記メモリモデルを呼び出す機能を前記検証処理で実行させるＩ／Ｆバスモデルと、
前記Ｉ／Ｆバスモデルを他の前記回路に対応したものと交換する手段と、
を備えることを特徴とするテストベンチシステム。
【請求項５】
複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムにおいて、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有った場合、アクセス要求元に応じて前記メモリモデルを呼び出す機能を前記検証処理で実行させる手段と、
をコンピュータに実行させることを特徴とするプログラム。
【請求項６】
前記手段は、前記回路が有するメモリアービタが有するアクセス要求元情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項５記載のプログラム。
【請求項７】
前記手段は、アクセス要求元のアドレス情報に基づいて前記メモリモデルを呼び出す機能を前記検証処理で実行させることを特徴とする請求項５記載のプログラム。
【請求項８】
複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムにおいて、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有ったときに前記メモリモデルを呼び出す機能を前記検証処理で実行させるＩ／Ｆバスモデルと、
前記Ｉ／Ｆバスモデルを他の前記回路に対応したものと交換する手段と、
を備えることを特徴とするプログラム。
【請求項９】
複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムのラッパー（wrapper）となるプログラムにおいて、
前記テストベンチシステムをコンピュータに実行させるプログラムが、
複数の前記アクセス要求元に対応した複数のメモリモデルと、
前記メモリへのアクセス動作が有ったときに前記メモリモデルを呼び出す機能を前記検証処理で実行させるＩ／Ｆバスモデルと、
を備えているときに、
前記Ｉ／Ｆバスモデルを他の前記回路に対応したものと交換する手段を備えたことを特徴とするプログラム。
【請求項１０】
プログラムを記憶した記憶媒体において、
前記プログラムは請求項５〜９のいずれかの一に記載のプログラムであることを特徴とする記憶媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＳＩＣなどの回路を検証するためのテストベンチシステム、このテストベンチシステムをコンピュータに実行させるプログラム、及びこのプログラムを記憶している記憶媒体に関する。
【背景技術】
【０００２】
従来、回路であるＡＳＩＣ（Application Specified Integrated Circuit）の検証手法として、ハードウェア記述言語で作成されたテストベンチを用いてコンピュータ構成の検証装置によって、ＡＳＩＣをシミュレートすることが行われている。
【０００３】
外部のメモリに対するアクセス機能を有しているＡＳＩＣでは、外部のＣＰＵやＡＳＩＣ内部の各アクセス要求元からのメモリに対するアクセス要求に応じて、メモリに対するアクセス動作を実行している。
【０００４】
このようなＡＳＩＣにおけるメモリに対する動作を検証するために、テストベンチシステムは、メモリをモデル化した単一のメモリモデルを備えている。
【０００５】
【特許文献１】特開２００２−７１７６３公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような単一のメモリモデルの作成は、一人の設計者が最初から最後まで行うので、時間がかかり、また、その一人の設計者が全ての各アクセス要求元の知識を身に付けなければならず負担が大きく、非効率であり、生産性が悪いという問題がある。
【０００７】
特許文献１には、メモリに関するテスト手法が記載されているが、上記の課題に関する解決方法は記載されていない。
【０００８】
本発明の目的は、メモリに対するアクセス機能を有する回路用のテストベンチシステム作成の生産性を向上させることである。
【課題を解決するための手段】
【０００９】
（１）本発明は、複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムにおいて、複数の前記アクセス要求元に対応した複数のメモリモデルと、前記メモリへのアクセス動作が有った場合、アクセス要求元に応じて前記メモリモデルを呼び出す機能を前記検証処理で実行させる手段と、を備えることを特徴とするテストベンチシステムである。
【００１０】
別の面から見た本発明は、複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムにおいて、複数の前記アクセス要求元に対応した複数のメモリモデルと、前記メモリへのアクセス動作が有った場合、アクセス要求元に応じて前記メモリモデルを呼び出す機能を前記検証処理で実行させる手段と、
をコンピュータに実行させることを特徴とするプログラムである。
【００１１】
（２）別の面から見た本発明は、複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムにおいて、複数の前記アクセス要求元に対応した複数のメモリモデルと、前記メモリへのアクセス動作が有ったときに前記メモリモデルを呼び出す機能を前記検証処理で実行させるＩ／Ｆバスモデルと、前記Ｉ／Ｆバスモデルを他の前記回路に対応したものと交換する手段と、を備えることを特徴とするテストベンチシステムである。
【００１２】
別の面から見た本発明は、複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムにおいて、複数の前記アクセス要求元に対応した複数のメモリモデルと、前記メモリへのアクセス動作が有ったときに前記メモリモデルを呼び出す機能を前記検証処理で実行させるＩ／Ｆバスモデルと、前記Ｉ／Ｆバスモデルを他の前記回路に対応したものと交換する手段と、を備えることを特徴とするプログラムである。
【００１３】
別の面から見た本発明は、複数のアクセス要求元からのメモリに対するアクセス要求に応じて前記メモリに対するアクセス動作を実行する回路の検証処理で用いられるテストベンチシステムをコンピュータに実行させるプログラムのラッパー（wrapper）となるプログラムにおいて、前記テストベンチシステムをコンピュータに実行させるプログラムが、複数の前記アクセス要求元に対応した複数のメモリモデルと、前記メモリへのアクセス動作が有ったときに前記メモリモデルを呼び出す機能を前記検証処理で実行させるＩ／Ｆバスモデルと、を備えているときに、前記Ｉ／Ｆバスモデルを他の前記回路に対応したものと交換する手段を備えたことを特徴とするプログラムである。
【発明の効果】
【００１４】
（１）の本発明によれば、メモリに対するアクセス機能を有する回路用のテストベンチ作成の生産性を向上させることができる。
【００１５】
（２）の本発明によれば、さまざまなメモリ形態に対応して同じテストベンチシステムを使用することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の一実施の形態を図面に基づいて説明する。
【００１７】
図１は本実施の形態のテストベンチ１を模式的に示すブロック図である。テストベンチ１は、検証対象ＡＳＩＣ１００を検証するためにハードウェア記述言語を用いて作成されている。ハードウェア記述言語は、例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｃ／Ｃ＋＋、Ｅ言語、Ｖｅｒａなどである。
【００１８】
まず、検証対象であるＡＳＩＣ１００を説明する。図２はＡＳＩＣの構成を示すブロック図である。ＡＳＩＣ１００は、プリンタなどの画像形成装置用のＡＳＩＣである。ＡＳＩＣ１００には、ＣＰＵ（Central Processing Unit）２００、ＨＤＤ（Hard Disk Drive）３００、外部のメモリであるメモリシステム４００がバスを通して接続される。ＡＳＩＣ１００には、ＣＰＵ２００が接続されるＣＰＵＩ／Ｆコントローラ１０１、ＨＤＤ３００が接続されるＨＤＤコントローラ１０２、メモリシステム４００が接続されるメモリ制御部１０３が設けられている。また、ＡＳＩＣ１００には、圧縮伸長器１０４、回転器１０５が設けられている。ＣＰＵＩ／Ｆコントローラ１０１、ＨＤＤコントローラ１０２、メモリ制御部１０３、圧縮伸長器１０４及び回転器１０５は、メモリアービタ１０６を介してメモリ制御部１０３に接続されている。詳しくは、圧縮伸長器１０４、回転器１０５及びＨＤＤコントローラ１０２は、ＤＭＡ（Direct Memory Access）コントローラ１０７（１０７ａ〜１０７ｅ）を介してメモリアービタ１０６に接続されている。なお、ＤＭＡコントローラ１０７を、以後、ＤＭＡＣ１０７という。このようにＡＳＩＣ１００には、メモリシステム４００に対して複数のデータパスが存在している。
【００１９】
ＣＰＵＩ／Ｆコントローラ１０１は、ＣＰＵ２００との間のデータの送受信を司る。ＨＤＤコントローラ１０２は、ＨＤＤ３００との間のデータの送受信機能を司る。メモリ制御部１０３はメモリシステム４００との間のデータの送受信を司る。
【００２０】
回転器１０５は、メモリシステム４００に一旦記憶された画像を９０度、１８０度又は２７０度回転させる機能を有する。圧縮伸長器１０４は、圧縮伸長器１０４はメモリシステム４００の画像を取り出して信号圧縮又は伸長の機能を有する。メモリアービタ１０６は、メモリシステム４００への各アクセス要求元からのアクセスをアービトレーション（調停）するもの機能を有する。ここで、アクセス要求元は、ＣＰＵ２００、圧縮伸長器１０４のＤＭＡＣ１０７ａ、回転器のＤＭＡＣ１０７ｃ、ＨＤＤコントローラ１０２のＤＭＡＣ１０７ｅである。
【００２１】
また、ＡＳＩＣ１００には図示しないレジスタ（ＡＳＩＣ１００の種々の動作を司る機能）が内蔵されていて、このレジスタへの後述するＣＰＵモデル５０１からの指示によってＡＳＩＣ１００が所望の動作を実行する。
【００２２】
なお、検証処理にあたっては、検証対象ＡＳＩＣ１００は、モデル化されたものが使用される。
【００２３】
次に、テストベンチ１を説明する。図１に示すように、テンスベンチ２は、ＣＰＵモデル５０１、ＨＤＤモデル５０２、複数のメモリモデル５０３（５０３ａ，５０３ｂ，５０３ｃ，５０３ｄ）、メモリモデル呼出モデル５０４、テストシナリオ５０５等を備えている。
【００２４】
ＣＰＵモデル５０１は、ＣＰＵ２００をモデル化したものである。ＨＤＤモデル５０２は、ＨＤＤ３００をモデル化したものである。
【００２５】
メモリモデル５０３としては、ＣＰＵモデル５０１専用のメモリモデル５０３ａ、圧縮伸長器ＤＭＡＣ１０７ａ専用のメモリモデル５０３ｂ、回転器ＤＭＡＣ１０７ｃ専用のメモリモデル５０３ｃ、ＨＤＤＤＭＡＣ１０７ｅ専用のメモリモデル５０３ｄが設けられている。これらのメモリモデル５０３は、それぞれメモリシステム４００の対応する部分をモデル化したものである。メモリモデル５０３ａは、ＣＰＵモデル５０１からのアクセス専用のメモリモデルである。メモリモデル５０３ｂは、圧縮伸長器ＤＭＡＣ１０７ａからのアクセス専用のメモリモデルである。メモリモデル５０３ｃは、回転器ＤＭＡＣ１０７ｃからのアクセス専用のメモリモデルである。メモリモデル５０３ｄは、ＨＤＤＤＭＡＣ１０７ｅからのアクセス専用のメモリモデルである。
【００２６】
メモリモデル呼出モデル５０４は、ＡＳＩＣ１００のメモリ制御部１０３に対する窓口となるものであり、メモリ制御部１０３からＡＳＩＣ１００によって指定されるメモリモデル５０３を呼び出す機能を奏する。このメモリモデル呼出モデル５０４は、ＡＳＩＣ１００とメモリシステム４００との間のインターフェース（Ｉ／Ｆ）をモデル化したＩ／Ｆバスモデルとなるものである。
【００２７】
ここで、テストベンチ１には、検証対象のＡＳＩＣ１００に種々の動作をさせるためのコンピュータプログラムであるテストシナリオ５０５が含まれている。このテストシナリオ５０５に基づいてＣＰＵモデル５０１によりＡＳＩＣ１００へのレジスタ設定などの機能設定なども行われる。なお、図３でしめす
次に、ＡＳＩＣ１００の検証処理である検証シミュレーションを図３及び図４に基づいて説明する。図３に示すように、検証シミュレーションでは、テストシナリオ５０５に基づいてＣＰＵモデル５０１によってＡＳＩＣ１００に制御命令が入力される（ａ）。ＡＳＩＣ１００は、制御命令に応じてメモリモデル５０３へのアクセス動作を実行し、アクセス要求元からのアクセス要求をメモリモデル呼出モデル５０４に入力する（ｂ）。
【００２８】
メモリモデル５０３に対するアクセス要求が入力されたメモリモデル呼出モデル５０４は、そのアクセス要求に応じたメモリモデル５０３ａ，５０３ｂ，５０３ｃ又は５０３ｄを呼び出す（ｃ）。このときのメモリモデル５０３の呼び出し方法としては、メモリモデル呼出モデル５０４は、ＡＳＩＣ１００のメモリアービタ１０６に記憶されているアクセス要求元情報１０６ａを読み取り（ｄ１）、このアクセス要求元情報１０６ａから当該アクセスのアクセス要求元を特定する。アクセス要求元は、ＣＰＵモデル５０１、ＤＭＡＣ１０７ａ，１０７ｃ，１０７ｅのうちのどれか一つである。
【００２９】
アクセス要求元を特定する別の形態としては、例えば、図４に示すように、テストベンチ１にメモリマップ５０６を作成しておく。このメモリマップ５０６には、各アクセス要求元のアドレス毎のアクセス領域が指定されている。これらのアクセス領域には各アドレス（各要求元）に対応するメモリモデルが関連付けされている。よって、メモリモデル呼出モデル５０４は、アクセス要求が入力されたならば、アクセス要求元のアドレスとメモリマップ５０６とを照合して（ｄ２）、アクセス要求に対応するメモリモデル５０３を特定する。
【００３０】
そして、メモリモデル呼出モデル５０４は、特定したアクセス要求元に応じたメモリモデル５０３ａ，５０３ｂ，５０３ｃ又は５０３ｄを呼び出す。ここに、メモリへのアクセス動作が有った場合、アクセス要求元に応じてメモリモデル５０３を呼び出す機能を検証処理で実行させる手段が実現される。そして、メモリモデル呼出モデル５０４は、アクセス要求元のアドレス、ライト要求なのかリード要求なのかの要求区分をメモリモデル５０３に渡す。このとき、ライト要求であれば、マスク信号やデータもメモリモデル５０３に渡す。
【００３１】
メモリモデル５０３では、所定の方法でアクセス要求元のアドレスをチェックする。そして、リード要求であれば、所定のデータをメモリモデル呼出モデル５０４に返し（ｅ）、ライト要求であれば、受け取ったデータに関する期待値比較を行う。このようにしてＡＳＩＣ１００の検証が行われる。
【００３２】
以上説明したように、本実施の形態では、テストベンチ１は、複数のアクセス要求元に対応して複数のメモリモデル５０３を有し、検証シミュレーションにおいて、ＡＳＩＣ１００によるメモリシステム４００へのアクセス動作が有った場合、アクセス要求元に応じたメモリモデル５０３ａ，５０３ｂ，５０３ｃ又は５０３ｄを呼び出す機能を実行させるようにしたので、テストベンチ１の作成にあたっては、アクセス要求元毎に、各担当者が一つのメモリモデル５０３ａ，５０３ｂ，５０３ｃ又は５０３ｄを作成することができる。これにより、複数のメモリモデル５０３の作成を複数の設計者によって並行して作成することができ、同じ内容の単一のメモリモデルの作成を一人の設計者が作成する場合に比べて、テストベンチ１の作成の生産性が向上する。また、各アクセス要求元専門の設計者が各メモリモデル５０３を設計することができるので、設計効率が向上し、テストベンチ１の作成の生産性が向上する。
【００３３】
また、ＡＳＩＣ１００の検証において、従来では、メモリモデルが単一であるので、アクセス要求元からメモリモデルに対するリード要求がされる前に、所定のデータをメモリモデルに書き込んでおく必要があるが、本実施の形態では、メモリモデル５０３がアクセス要求元毎に分割されているので、各メモリモデル５０３が所定の値を返すようにすればよく、これにより検証効率が向上する。
【００３４】
また、アクセス毎に規定値比較ができ、エラー発生時にシミュレーションを停止することができるので、検証効率が向上する。
【００３５】
前述のテストベンチシステム１のハードウェア構成例について説明する。
【００３６】
図５は、テストベンチシステム１の電気的な接続のブロック図である。図５に示すように、テストベンチシステム１は、ワークステーションなどのコンピュータにより実現され、このコンピュータは、各種演算を行ない、画像処理装置の各部を集中的に制御するＣＰＵ２１１と、各種のＲＯＭ、ＲＡＭからなるメモリ２１２とが、バス２１３で接続されている。
【００３７】
バス２１３には、所定のインターフェースを介して、ハードディスクなどの磁気記憶装置２１４と、キーボード、マウスなどの入力装置２１５と、表示装置２１６とが接続され、また、ネットワーク２０１と通信を行なう所定の通信インターフェース２１９が接続されている。なお、記憶媒体２１７としては、ＣＤ，ＤＶＤなどの光ディスク、光磁気ディスク、フレキシブルディスクなどの各種メディアを用いることができる。また、記憶媒体読取装置２１８は、具体的には記憶媒体２１７の種類に応じて光ディスク装置、光磁気ディスク装置、フレキシブルディスク装置などが用いられる。
【００３８】
テストベンチシステム１は、この発明の記憶媒体を実施する記憶媒体２１７から、この発明のプログラムを実施するプログラム２２０を読み取って、磁気記憶装置２１４にインストールすることにより、動作可能な状態となる。これらのプログラム２０はインターネットなどのネットワーク２０１等を介してダウンロードしてインストールするようにしてもよい。なお、プログラム２２０は、所定のＯＳ上で動作するものであってもよい。
【００３９】
そして、バス２１３には、所定のインターフェース２２１を介して、ＡＳＩＣ１００と接続される。そして、プログラム２２０に基づいてＣＰＵ２１１が実行する処理により、テストベンチシステム１上でシミュレータが動作し、この際にＣＰＵモデル５０１、ＨＤＤモデル５０２、メモリモデル５０３、メモリモデル呼出モデル５０４などで構築されるテストベンチとＡＳＩＣ１００のデータが読み込まれ、前述の処理を実行する。
【００４０】
次に、別の実施の形態について説明する。
【００４１】
この実施の形態においても、図１の構成のように、テストベンチシステム１は、ＣＰＵモデル５０１、ＨＤＤモデル５０２、メモリモデル５０３、Ｉ／Ｆバスモデル５０４、テストシナリオ５０５により構成される。本実施の形態においては、前述の実施の形態のように、メモリモデル呼出モデル（Ｉ／Ｆバスモデル）５０４は、特定したアクセス要求元に応じたメモリモデル５０３ａ，５０３ｂ，５０３ｃ又は５０３ｄを呼び出すという処理は行なわない。メモリモデル５０３は単体でＩ／Ｆバスモデル５０４に接続されている。
【００４２】
本実施の形態のテストベンチシステム１のハードウエア構成も図５を参照して前述したものと同様であるが、この実施の形態のプログラム２２０には、後述する処理を行なうラッパー（wrapper）となるプログラムを含んでいるか、あるいは、プログラム２２０とは別にラッパーとなるプログラムをインストールされている。以下に、このラッパーとなるプログラムによりテストベンチシステム１が実行する処理について説明する。
【００４３】
このプログラムに基づいて、テストベンチシステム１は、前処理を行なって、プログラム２２０により実現されるＩ／Ｆバスモデル（前述の例ではメモリ読み出しモデル）５０４を、別のＡＳＩＣ１００に対応したものと交換する。これにより、テストベンチシステム１の基本的な構成はそのまま残して、Ｉ／Ｆバスモデル５０４を交換してテストベンチを行なうことができる。
【００４４】
具体的な例を用いて説明する。ＡＳＩＣ１００に接続されるメモリの形態もさまざま考えられる。図６の例は、メモリ制御部１０３としてＳＲＡＭ  Ｉ／Ｆ制御部を備え、メモリとなるＳＲＡＭ６０１に対してデータのリード、ライトを行うＡＳＩＣ１００である。図７の例は、メモリ制御部１０３としてＤＤＲ  ＳＤＲＡＭ  Ｉ／Ｆ制御部を備え、メモリとなるＤＤＲ  ＳＤＲＡＭ６０２に対してデータのリード、ライトを行うＡＳＩＣ１００である。図８の例は、メモリ制御部１０３としてＰＣＩ  Ｉ／Ｆ制御部を備え、ＰＣＩ  Ｉ／Ｆに接続された別のチップ６０３に接続されたメモリ６０４に対してデータのリード、ライトを行うＡＳＩＣ１００である。
【００４５】
図９は、図６に示す検証対象となるＡＳＩＣ１００に対して、Ｉ／Ｆバスモデル５０４を、当該ＡＳＩＣ１００に対応したものと交換したテストベンチシステム１の説明図である（ＣＰＵモデル５０１、ＨＤＤモデル５０２などの構成は前述と同じであり、図９において、これらの図示を省略している。後述の図１０、図１１においても同様である）。図９の例では、ＡＳＩＣ１００とメモリモデル５０３との間にＳＲＡＭに対応したＩ／Ｆバスモデル５０４が配置され、ＡＳＩＣ１００とメモリモデル５０３とはＳＲＡＭ  Ｉ／Ｆ制御部に対応したＩ／Ｆバスモデル５０４を介してやり取りを行う。
【００４６】
すなわち、Ｉ／Ｆバスモデル５０４はＳＲＡＭ  Ｉ／Ｆ部のトランザクションより、アドレス情報、Ｒ（リード）／Ｗ（ライト）区分情報、ライトであるならバイトイネーブル情報、さらにはデータを抽出し、メモリモデル５０３へ渡す。メモリモデル５０３は、Ｉ／Ｆバスモデル５０４から上記各情報を入手し、Ｒ／Ｗ区分情報がライトであるならばデータの検証を行う。Ｒ／Ｗ区分情報がリードであるならば、対応するデータを返し、受け取ったバスモデルはＳＲＡＭ  Ｉ／ＦのトランザクションでデータをＡＳＩＣ１００に返す。
【００４７】
図１０は、図７に示す検証対象となるＡＳＩＣ１００に対して、Ｉ／Ｆバスモデル５０４を、当該ＡＳＩＣ１００に対応したものと交換したテストベンチシステム１の説明図である。図１０の例では、ＡＳＩＣ１００とメモリモデル５０３との間にＤＤＲ  ＳＤＲＡＭに対応したＩ／Ｆバスモデル５０４が配置され、ＡＳＩＣ１００とメモリモデル５０３とはＤＤＲ  ＳＤＲＡＭ  Ｉ／Ｆ制御部に対応したＩ／Ｆバスモデル５０４を介してやり取りを行う。
【００４８】
すなわち、Ｉ／Ｆバスモデル５０４はＤＤＲ  ＳＤＲＡＭ  Ｉ／Ｆ部のトランザクションより、アドレス情報、Ｒ／Ｗ区分情報、ライトであるならバイトイネーブル情報、さらにはデータを抽出し、メモリモデル５０３へ渡す。メモリモデル５０３は、Ｉ／Ｆバスモデル５０４から上記各情報を入手し、Ｒ／Ｗ区分情報がライトであるならばデータの検証を行う。Ｒ／Ｗ区分情報がリードであるならば、対応するデータを返し、受け取ったバスモデルはＤＤＲ  ＳＤＲＡＭ  Ｉ／ＦのトランザクションでデータをＡＳＩＣ１００に返す。
【００４９】
図１１は、図８に示す検証対象となるＡＳＩＣ１００に対して、Ｉ／Ｆバスモデル５０４を、当該ＡＳＩＣ１００に対応したものと交換したテストベンチシステム１の説明図である。図１０の例では、ＡＳＩＣ１００とメモリモデル５０３との間にＰＣＩに対応したＩ／Ｆバスモデル５０４が配置され、ＡＳＩＣ１００とメモリモデル５０３とはＰＣＩ  Ｉ／Ｆ制御部に対応したＩ／Ｆバスモデル５０４を介してやり取りを行う。
【００５０】
すなわち、Ｉ／Ｆバスモデル５０４はＰＣＩ  Ｉ／Ｆ部のトランザクションより、アドレス情報、Ｒ／Ｗ区分情報、ライトであるならバイトイネーブル情報、さらにはデータを抽出し、メモリモデル５０３へ渡す。メモリモデル５０３は、Ｉ／Ｆバスモデル５０４から上記各情報を入手し、Ｒ／Ｗ区分情報がライトであるならばデータの検証を行う。Ｒ／Ｗ区分情報がリードであるならば、対応するデータを返し、受け取ったバスモデルはＰＣＩ  Ｉ／ＦのトランザクションでデータをＡＳＩＣ１００に返す。
【００５１】
なお、図９、図１０、図１１にそれぞれ示すメモリモデル５０３は共通である。
【００５２】
このように、検証対象となるＡＳＩＣ１００がどんなメモリ形態を備えていても、ラッパーとなるプログラムによりＩ／Ｆバスモデル５０４を交換すれば、メモリモデル５０３は常に再利用することができるので、さまざまなメモリ形態に対応して同じテストベンチシステム１を使用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施の形態のテストベンチシステムを模式的に示すブロック図である。
【図２】ＡＳＩＣの構成を示すブロック図である。
【図３】ＡＳＩＣの検証シミュレーションを説明するための説明図である。
【図４】ＡＳＩＣの別例の検証シミュレーションを説明するための説明図である。
【図５】テストベンチシステムのハードウエア構成を示す説明図である。
【図６】ＡＳＩＣに接続されるメモリの一形態を説明する説明図である。
【図７】ＡＳＩＣに接続されるメモリの一形態を説明する説明図である。
【図８】ＡＳＩＣに接続されるメモリの一形態を説明する説明図である。
【図９】図６に示すＡＳＩＣに対して、Ｉ／Ｆバスモデルを、当該ＡＳＩＣに対応したものと交換したテストベンチシステムの説明図である。
【図１０】図７に示すＡＳＩＣに対して、Ｉ／Ｆバスモデルを、当該ＡＳＩＣに対応したものと交換したテストベンチシステムの説明図である。
【図１１】図８に示すＡＳＩＣに対して、Ｉ／Ｆバスモデルを、当該ＡＳＩＣに対応したものと交換したテストベンチシステムの説明図である。
【符号の説明】
【００５４】
１        テストベンチシステム
１００    ＡＳＩＣ（回路）
１０６    メモリアービタ
１０７ａ  ＤＭＡＣ（アクセス要求元）
１０７ｃ  ＤＭＡＣ（アクセス要求元）
１０７ｅ  ＤＭＡＣ（アクセス要求元）
５０１    ＣＰＵモデル（アクセス要求元）
４００    メモリシステム（メモリ）
５０３        メモリモデル
５０４  Ｉ／Ｆバスモデル
【図１】
2005293543.tif 000003
【図２】
2005293543.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005293543.tif 000008
【図７】
2005293543.tif 000009
【図８】
2005293543.tif 000010
【図９】
2005293543.tif 000011
【図１０】
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【図１１】
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