(57)【要約】【課題】  高耐圧プロセスを使用することなくスイッチの高耐圧化が図れるＭＯＳスイッチを用いた可変容量回路を提供する。【解決手段】  本可変容量単位回路は、オフの際には、Ｑ１のゲートをＶＨＨに制御するとともに、Ｑ２のゲートをＶＤＤまたはその近傍に制御するｐＭＯＳスイッチ制御回路１を設けたことで、ＭＯＳＦＥＴに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。【選択図】図１
2005311751.tif 000002
【特許請求の範囲】
【請求項１】
第１のｐチャネルＭＯＳＦＥＴと、
該第１のｐチャネルＭＯＳＦＥＴにカスコード接続される第２のｐチャネルＭＯＳＦＥＴと、
該第２のｐチャネルＭＯＳＦＥＴに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、
前記第１および第２のｐチャネルＭＯＳＦＥＴをオン／オフさせるＭＯＳスイッチ制御回路であって、オフの際には、前記第１のｐチャネルＭＯＳＦＥＴのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第２のｐチャネルＭＯＳＦＥＴのゲートを、前記電源の電圧またはその近傍に制御するＭＯＳスイッチ制御回路と
で構成される単位回路を１回路以上備えたことを特徴とする可変容量回路。
【請求項２】
第１のｐチャネルＭＯＳＦＥＴおよび第１のｎチャネルＭＯＳＦＥＴと、
該第１のｐチャネルＭＯＳＦＥＴおよび第１のｎチャネルＭＯＳＦＥＴのそれぞれにカスコード接続される第２のｐチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴと、
該第２のｐチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、
前記第１および第２のｐチャネルＭＯＳＦＥＴをオン／オフさせるＭＯＳスイッチ制御回路であって、オフの際には、前記第１のｐチャネルＭＯＳＦＥＴのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第２のｐチャネルＭＯＳＦＥＴのゲートを、前記電源の電圧またはその近傍に制御する第１のＭＯＳスイッチ制御回路と、
前記第１および第２のｎチャネルＭＯＳＦＥＴをオン／オフさせるＭＯＳスイッチ制御回路であって、オフの際には、前記第１のｎチャネルＭＯＳＦＥＴのゲートを、ＧＮＤレベルに制御するとともに、前記第２のｎチャネルＭＯＳＦＥＴのゲートを、前記電源の電圧またはその近傍に制御する第２のＭＯＳスイッチ制御回路と  
で構成される単位回路を１回路以上備えたことを特徴とする可変容量回路。
【請求項３】
ＭＯＳＦＥＴのゲート・ソース間またはドレイン・ソース間の１箇所以上にブートストラップ容量を備えたことを特徴とする請求項１または２記載の可変容量回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチとキャパシタで構成され、スイッチのオン／オフによって容量値を可変できる可変容量回路に関し、特にスイッチをＭＯＳＦＥＴで実現する際に耐圧を向上させる回路構成に関する。
【背景技術】
【０００２】
図６（ａ）は、負荷にインダクタンスを用いたオープンドレイン形出力バッファの基本回路の回路図である。ＯＵＴは出力端子、ＣＬは外部負荷容量である。このように、インダクタンスを負荷に用いる利点は、ＯＵＴ端子のＨレベル（ＶＯＬ）を電源電圧ＶＤＤ以上に昇圧できることにある。すなわち、大出力振幅が得られる。なお、ＯＵＴ端子のＬレベル（ＶＯＬ）はＧＮＤレベルである。
【０００３】
この利点を享受するには、いくつかの制約がある。まず、第１に、端子ＩＮに印加される信号は、ＨレベルとＬレベルが一定の時間内に入れ替わるトグル信号である必要がある。第２に、ＬとＣＬで決まる共振周波数を入力信号（ＩＮ）の基本周波数より低く設定する必要がある。負荷容量ＣＬが変動する場合は、Ｌの値を調整する機構が必要になる。
【０００４】
なお、図６（ａ）に示すインダクタンス負荷の回路が下記の非特許文献１に記載されている。
【０００５】
図６（ｂ）は、図６（ａ）のＬを、Ｌ’と可変容量ＣＶにより誘導性リアクタンス（波線部）として実現した場合の回路図である。
【０００６】
図６（ｃ）は、図６（ｂ）の破線で囲んだ回路内の２端子回路のリアクタンスの周波数依存性を示す図である。ω０は、ＣＶとＬ’とで決まる共振周波数である。当該回路はω０以下の周波数で誘導性を示すので、図６（ａ）の代わりに用いることができる。誘導係数の小さな小型のインダクタでも、ω０に近い周波数で使用することにより大きなリアクタンスを実現できる。リアクタンスの大きさは、キャパシタの値を変えることで調整可能である。集積回路にはインダクタよりもキャパシタの方が搭載しやすいので可変容量キャパシタの需要が大きい。
【０００７】
図７は、ディジタル制御によって、キャパシタの値を変える回路例を示す図である。このように、スイッチＳＷをオン／オフ制御することでキャパシタＣＸを有効／無効にすることができる。
【０００８】
なお、図７に示すスイッチが下記の非特許文献２に記載されている。
【０００９】
図８（ａ）は、図７中の１点破線で囲んだ単位回路をＣＭＯＳ回路で実現する際の回路例を示す図である。ＱＸは、ｐチャネルＭＯＳ電界効果トランジスタ（以下、ＭＯＳ電界効果トランジスタをＭＯＳという。また、チャネルの違いに言及するときはｐＭＯＳ、ｎＭＯＳのように略記する。）で構成されたスイッチであり、ＩＮＶ５，６はインバータ（バッファ回路）である。バッファ回路の電源電圧ＶＨＨは、出力端子ＯＵＴのＶＯＨ相当もしくはＶＯＨ以上の電圧であり、制御信号／ＳＥＬがＬレベルになるとスイッチオン、Ｈレベルになるとスイッチオフとなる。
【００１０】
なお、本明細書の図面では、ＭＯＳを図８（ｂ）のように表記する。
【非特許文献１】黒田訳、”ＲＦマイクロエレクトロニクス”、ＰＰ．３２５−３２６、丸善、平成１４年発行
【非特許文献２】原央、”超ＬＳＩ入門シリーズ５ ＭＯＳ集積回路の基礎”、ｐ．３３、近代科学社、１９９２年発行
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところが、図８（ａ）の回路では、ＱＸをオフに制御すると、ＣＸにＣｇｓもしくはＣｄｓが直列に接続された状態になる。ここで、Ｃｇｓはゲート・ソース間の寄生容量、Ｃｄｓはドレイン・ソース間の寄生容量である。これらの容量はＣＸに比べて十分小さい。そのため、容量比に応じて分圧されるとは言うものの、出力端子ＯＵＴに現れる電圧の殆どは、ＱＸのゲート・ソース間、もしくはドレイン・ソース間に印加される。
【００１２】
図６（ｂ）の構成では、出力端子ＯＵＴに電源電圧ＶＤＤ以上の電圧が現れるので、このような用途に使用するスイッチ素子Ｑｘには高い耐圧が要求される。すなわち、ＱＸを高耐圧の半導体製造プロセスで製造する必要があるので、製造コストの上昇につながるという問題があった。
【００１３】
そこで本発明は、上記の課題に鑑みてなされたものであり、その目的とするところは、高耐圧プロセスを使用することなく高耐圧化が図れるＭＯＳスイッチを用いた可変容量回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、請求項１の本発明は、第１のｐチャネルＭＯＳＦＥＴと、該第１のｐチャネルＭＯＳＦＥＴにカスコード接続される第２のｐチャネルＭＯＳＦＥＴと、該第２のｐチャネルＭＯＳＦＥＴに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、前記第１および第２のｐチャネルＭＯＳＦＥＴをオン／オフさせるＭＯＳスイッチ制御回路であって、オフの際には、前記第１のｐチャネルＭＯＳＦＥＴのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第２のｐチャネルＭＯＳＦＥＴのゲートを、前記電源の電圧またはその近傍に制御するＭＯＳスイッチ制御回路とで構成される単位回路を１回路以上備えたことを特徴とする可変容量回路をもって解決手段とする。
【００１５】
請求項２の本発明は、第１のｐチャネルＭＯＳＦＥＴおよび第１のｎチャネルＭＯＳＦＥＴと、該第１のｐチャネルＭＯＳＦＥＴおよび第１のｎチャネルＭＯＳＦＥＴのそれぞれにカスコード接続される第２のｐチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴと、該第２のｐチャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦＥＴに一方の電極を接続されるとともに他方の電極が出力端子に接続されるキャパシタと、前記第１および第２のｐチャネルＭＯＳＦＥＴをオン／オフさせるＭＯＳスイッチ制御回路であって、オフの際には、前記第１のｐチャネルＭＯＳＦＥＴのゲートを、前記出力端子の最大電圧以上に制御するとともに、前記第２のｐチャネルＭＯＳＦＥＴのゲートを、前記電源の電圧またはその近傍に制御する第１のＭＯＳスイッチ制御回路と、前記第１および第２のｎチャネルＭＯＳＦＥＴをオン／オフさせるＭＯＳスイッチ制御回路であって、オフの際には、前記第１のｎチャネルＭＯＳＦＥＴのゲートを、ＧＮＤレベルに制御するとともに、前記第２のｎチャネルＭＯＳＦＥＴのゲートを、前記電源の電圧またはその近傍に制御する第２のＭＯＳスイッチ制御回路とで構成される単位回路を１回路以上備えたことを特徴とする可変容量回路をもって解決手段とする。
【００１６】
請求項３の本発明は、ＭＯＳＦＥＴのゲート・ソース間またはドレイン・ソース間の１箇所以上にブートストラップ容量を備えたことを特徴とする請求項１または２記載の可変容量回路をもって解決手段とする。
【発明の効果】
【００１７】
本発明によれば、オフの際には、第１のｐチャネルＭＯＳＦＥＴのゲートを出力端子の最大電圧またはそれ以上に制御するとともに、第２のｐＭＯＳＦＥＴのゲートを電源の電圧またはその近傍に制御するＭＯＳスイッチ制御回路を設けたことで、ＭＯＳＦＥＴに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【００１８】
また、オフの際には、第１のｎチャネルＭＯＳＦＥＴのゲートをＧＮＤレベルに制御するとともに、第２のｎＭＯＳＦＥＴのゲートを電源の電圧またはその近傍に制御するＭＯＳスイッチ制御回路を設けたことで、ＭＯＳＦＥＴに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【００１９】
また、ＭＯＳＦＥＴのゲート・ソース間またはドレイン・ソース間の内の１箇所以上にブートストラップ容量を備えたことで、かかる端子間に過渡状態を含めて印加される電圧を低く抑えることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態を図面を参照して説明する。
【００２１】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る可変容量回路を構成する単位回路の回路図である。以下、この単位回路を可変容量単位回路という。
【００２２】
本可変容量単位回路は、スイッチをｐＭＯＳで構成した回路であり、正の電圧ＶＤＤを出力する電源（電源ＶＤＤという）にｐチャネルＭＯＳＱ１のドレインが接続され、Ｑ１のソースはｐチャネルＭＯＳＱ２のドレインに接続される。つまり、Ｑ１にＱ２がカスコード接続される。Ｑ２のソースは、キャパシタＣＸの一方の電極に接続され、ＣＸの他方の電極が出力端子ＯＵＴに接続される。
【００２３】
本可変容量単位回路は、図７の１点破線で囲んだ単位回路に相当するものであり、かかる回路を１以上用いることにより、図６（ｂ）のＣｖが実現できる。したがって、出力端子ＯＵＴには、図６（ｂ）のＬ’、ＱＢＦ、ＣＬなどが接続される。
【００２４】
また、本可変容量単位回路では、出力端子ＯＵＴのＨレベル以上の正電圧ＶＨＨを出力する電源（電源ＶＨＨという）が用いられる。通常はＶＨＨは、２・ＶＤＤ程度である。電源ＶＨＨは、独立電源としてもよいし、電源ＶＤＤと倍電圧発生回路により電源ＶＨＨを生成してもよい。
【００２５】
Ｑ１およびＱ２のボディ端子は電源ＶＨＨに接続される。また、電源ＶＤＤと電源ＶＨＨがｐＭＯＳスイッチ制御回路１に接続される。ｐＭＯＳスイッチ制御回路１には、／ＳＥＬ（Ｌレベルでスイッチオン、Ｈレベルでスイッチオフとなる制御信号）が入力される。ｐＭＯＳスイッチ制御回路１の出力端子ＯＵＴ１はＱ１のゲートに接続され、ｐＭＯＳスイッチ制御回路１の出力端子ＯＵＴ２はＱ２のゲートに接続される。
【００２６】
また、本可変容量単位回路では、Ｑ１とＱ２のゲート・ソース間にブートストラップ容量Ｃ１とＣ２がそれぞれ設けられている。Ｃ１とＣ２の一方を設ける構成としてもよい。
【００２７】
本可変容量単位回路では、／ＳＥＬがＨレベルのときには、ＯＵＴ１をＶＨＨレベルに、ＯＵＴ２をＶＤＤ−Ｖｔｈｎレベルに制御する。ここで、ＶｔｈｎはｎチャネルＭＯＳのしきい値電圧である（以下同じ）。Ｎ１がＶＨＨレベルの時、Ｎ２はＶＨＨレベルになる。Ｎ１がＧＮＤレベルの時、Ｎ２は（ＶＤＤ−Ｖｔｈｎ  ＋｜Ｖｔｈｐ｜）である。
【００２８】
一方、／ＳＥＬがＬレベルのときには、ＯＵＴ１をＧＮＤレベルに、ＯＵＴ２をＧＮＤレベルに制御する。
【００２９】
以上説明したように、第１の実施の形態に係る可変容量単位回路によれば、オフの際には、Ｑ１のゲートを出力端子ＯＵＴの最大電圧またはそれ以上（ＶＨＨ）に制御するとともに、Ｑ２のゲートをＶＤＤまたはその近傍に制御するＭＯＳスイッチ制御回路を設けたことで、出力端子ＯＵＴに現れる電圧をＱ１とＱ２で分圧でき、それぞれに高電圧が印加されないようにオフさせることができるので、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【００３０】
また、２つのＭＯＳＦＥＴのゲート・ソース間にブートストラップ容量Ｃ１、Ｃ２を備えたことで、ソース電位が過渡的に大きく変化しても、ゲート・ソース間に高電圧が印加されることを抑制できる。それ故、高耐圧プロセスを使用する必要がなくなり、よって製造コストの低減が可能となる。
【００３１】
（第２の実施の形態）
図２は、本発明の第２の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
【００３２】
本可変容量単位回路は、第１の実施の形態の回路に対してｎＭＯＳのスイッチを追加し、その制御回路を簡略化した構成となっている。
【００３３】
第１の実施の形態の回路との差異としては、先ず、電源ＶＤＤにｎチャネルＭＯＳＱ３のドレインが接続され、Ｑ３のソースはｎチャネルＭＯＳＱ４のドレインに接続される。つまり、Ｑ３にＱ４がカスコード接続される。Ｑ４のソースはＱ２のソース等（Ｎ１）に接続されている。
【００３４】
／ＳＥＬがインバータＩＮＶ１に入力され、ＩＮＶ１の出力がＱ３のゲートに入力され、Ｑ４のゲートには電源ＶＤＤが接続される。
【００３５】
本可変容量単位回路では、／ＳＥＬがＨレベルのときには、ＯＵＴ１をＶＨＨレベルに、ＯＵＴ２をＶＤＤ−Ｖｔｈｎレベルに制御する。また、／ＳＥＬがＨレベルのときにはＱ３のゲートはＧＮＤレベルとなる。Ｎ１がＶＨＨレベルの時、Ｎ２はＶＨＨレベル、Ｎ３は（ＶＤＤ−Ｖｔｈｎ）レベルとなる。Ｎ１がＧＮＤレベルの時、Ｎ２は（ＶＤＤ−Ｖｔｈｎ＋｜Ｖｔｈｐ｜）レベル、Ｎ３はＧＮＤレベルである。
【００３６】
一方、／ＳＥＬがＬレベルのときには、ＯＵＴ１をＧＮＤレベルに、ＯＵＴ２をＧＮＤレベルに制御する。
【００３７】
この第２の実施の形態の可変容量回路でも、第１の実施の形態の可変容量回路と同様の作用効果が得られる。
【００３８】
（第３の実施の形態）
図３は、本発明の第３の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
【００３９】
本可変容量単位回路は、第１の実施の形態の回路をＣＭＯＳ化した回路である。
【００４０】
第１の実施の形態の回路との差異としては、先ず、電源ＶＤＤにｎチャネルＭＯＳＱ３のドレインが接続され、Ｑ３のソースはｎチャネルＭＯＳＱ４のドレインに接続される。Ｑ４のソースはＱ２のソース等（Ｎ１）に接続されている。
【００４１】
また、電源ＶＤＤと電源ＶＨＨがｎＭＯＳスイッチ制御回路２に接続される。／ＳＥＬがインバータＩＮＶ１に入力され、ＩＮＶ１の出力がｎＭＯＳスイッチ制御回路２に入力される。ｎＭＯＳスイッチ制御回路２の出力端子ＯＵＴ３は、Ｑ３のゲートに接続され、ｎＭＯＳスイッチ制御回路２の出力端子ＯＵＴ４は、Ｑ４のゲートに接続される。
【００４２】
また、本可変容量単位回路では、Ｑ３とＱ４のゲート・ソース間にブートストラップ容量Ｃ３とＣ４がそれぞれ接続される。Ｃ３とＣ４の一方を設ける構成としてもよい。
【００４３】
本可変容量単位回路では、／ＳＥＬがＨレベルのときには、ＯＵＴ１をＶＨＨレベルに、ＯＵＴ２をＶＤＤ−Ｖｔｈｎレベルに、ＯＵＴ３をＧＮＤレベルに、ＯＵＴ４をＶＤＤ＋｜Ｖｔｈｐ｜のレベルに制御する。Ｎ１がＶＨＨレベルの時、Ｎ２はＶＨＨレベル、Ｎ３は（ＶＤＤ＋｜Ｖｔｈｐ｜−Ｖｔｈｎ）レベルとなる。Ｎ１がＧＮＤレベルの時、Ｎ２は（ＶＤＤ−Ｖｔｈｎ＋｜Ｖｔｈｐ｜）、Ｎ３はＧＮＤレベルである。
【００４４】
一方、／ＳＥＬがＬレベルのときには、ＯＵＴ１をＧＮＤレベルに、ＯＵＴ２をＧＮＤレベル、ＯＵＴ３をＶＨＨレベルに、ＯＵＴ４をＶＨＨレベルに制御する。
【００４５】
この第３の実施の形態の可変容量回路においても第１の実施の形態の可変容量回路と同様の作用効果が得られる。
【００４６】
図４（ａ）は、第１乃至第３の実施の形態のｐＭＯＳスイッチ制御回路１の回路例を示す図である。
【００４７】
電源ＶＨＨにｐＭＯＳＱ５、Ｑ６およびＱ７のソースが接続される。Ｑ５のゲートは、Ｑ６のドレインに、Ｑ６のゲートは、Ｑ５のドレインにそれぞれ接続される。Ｑ６のドレインはＱ７のゲートに接続される。
【００４８】
Ｑ５のドレインは、ｐＭＯＳＱ８のソースに接続され、Ｑ６のドレインは、ｐＭＯＳＱ９のソースに接続され、Ｑ７のドレインは、ｐＭＯＳＱ１０のソースに接続される。
【００４９】
Ｑ８のドレインは、ｎＭＯＳＱ１１のドレインに接続され、Ｑ９のドレインは、ｎＭＯＳＱ１２のドレインに接続され、Ｑ１０のドレインは、ｎＭＯＳＱ１３のドレインに接続される。
【００５０】
Ｑ１１のソースは、ソース接地したｎＭＯＳＱ１４のドレインに接続され、Ｑ１２のソースは、ソース接地したｎＭＯＳＱ１５のドレインに接続され、Ｑ１３のソースは、ソース接地したｎＭＯＳＱ１６のドレインに接続される。
【００５１】
電源ＶＤＤは、Ｑ８、９、１０、１１、１２、１３のゲートに接続される。ｐＭＯＳスイッチ制御回路１の入力信号（ＩＮ）は、インバータＩＮＶ２に入力され、ＩＮＶ２の出力は、インバータＩＮＶ３とＱ１４のゲートに入力される。ＩＮＶ３の出力は、インバータＩＮＶ４と、Ｑ１５のゲートに入力される。
【００５２】
Ｑ１０のドレインとＱ１３のドレインは、出力端子ＯＵＴ１に接続され、Ｑ１３のソースとＱ１６のドレインは、出力端子ＯＵＴ２に接続される。
【００５３】
このｐＭＯＳスイッチ制御回路１では、入力信号（ＩＮ）がＨレベルのときに、ＯＵＴ１とＯＵＴ２がともにＨレベル（ＶＯＨ）となり、入力信号（ＩＮ）がＬレベルのときに、ＯＵＴ１とＯＵＴ２がともにＬレベル（ＶＯＬ）となる。
【００５４】
ＯＵＴ１のＶＯＨはＶＨＨレベルとなり、ＯＵＴ２のＶＯＨはＶＤＤ−Ｖｔｈｎレベルとなる。また、ＯＵＴ１とＯＵＴ２のＶＯＬはともにＧＮＤレベルとなる。
【００５５】
図４（ｂ）は、図４（ａ）の回路に、ダイオード接続されたｐＭＯＳＱ１７を追加した構成例を示す図である。Ｑ１６のソースは、ゲートとドレインをダイオード接続して接地したｐＭＯＳＱ１７のソースに接続される。
【００５６】
このｐＭＯＳスイッチ制御回路では、入力に対する出力の論理は、図４（ａ）の回路と同じであり、ＯＵＴ１とＯＵＴ２のＶＯＬだけが異なる。
【００５７】
つまり、ＯＵＴ１のＶＯＨはＶＨＨレベルとなり、ＯＵＴ２のＶＯＨはＶＤＤ−Ｖｔｈｎレベルとなる。そして、ＯＵＴ１とＯＵＴ２のＶＯＬは、ＧＮＤレベルではなく、｜Ｖｔｈｐ｜レベルとなる。
【００５８】
このｐＭＯＳスイッチ制御回路によれば、Ｃ１もしくはＣ２によって、ＯＵＴ１およびＯＵＴ２がブートストラップされた際に、かかる容量が設けられた端子間の電圧をより低く（Ｑ１７のしきい値電圧分）抑えることができる。
【００５９】
図５（ａ）は、第３の実施の形態のｎＭＯＳスイッチ制御回路２の回路例を示す図である。本制御回路は、図４（ａ）のｐＭＯＳスイッチ制御回路１とは、Ｑ７のドレインとＱ１０のソースをＯＵＴ４に接続し、Ｑ１０のドレインとＱ１３のドレインをＯＵＴ３に接続したことが異なる。
【００６０】
このｎＭＯＳスイッチ制御回路２では、入力信号（ＩＮ）がＨレベルのときに、ＯＵＴ３とＯＵＴ４がともにＨレベル（ＶＯＨ）となり、入力信号（ＩＮ）がＬレベルのときに、ＯＵＴ３とＯＵＴ４がともにＬレベル（ＶＯＬ）となる。
【００６１】
ＯＵＴ３とＯＵＴ４のＶＯＨはともにＶＨＨレベルとなる。また、ＯＵＴ３のＶＯＬはＧＮＤレベルとなり、ＯＵＴ４のＶＯＬはＶＤＤ＋｜Ｖｔｈｐ｜レベルになる。
【００６２】
図５（ｂ）は、図５（ａ）の回路に、ダイオード接続されたｎＭＯＳＱ１８を追加した構成例を示す図である。Ｑ７のソースは、ゲートとドレインをダイオード接続してＶＤＤに接続したｎＭＯＳＱ１８のソースに接続される。
【００６３】
このｎＭＯＳスイッチ制御回路では、入力に対する出力の論理は、図５（ａ）の回路と同じであり、ＯＵＴ３とＵＴ４のＶＯＨだけが異なる。
【００６４】
つまり、ＯＵＴ３とＯＵＴ４のＶＯＨはＶＨＨレベルではなく、ＶＨＨ−Ｖｔｈｎレベルとなる。また、ＯＵＴ３のＶＯＬはＧＮＤレベルであり、ＯＵＴ４のＶＯＬはＶＤＤ＋｜Ｖｔｈｐ｜レベルになる。
【００６５】
このｎＭＯＳスイッチ制御回路によれば、Ｃ３もしくはＣ４によって、ＯＵＴ３およびＯＵＴ４がブートストラップされた際に、かかる容量が設けられた端子間の電圧をより低く（Ｑ１８のしきい値電圧分）抑えることができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
【図２】本発明の第２の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
【図３】本発明の第３の実施の形態に係る可変容量回路を構成する可変容量単位回路の回路図である。
【図４】第１乃至第３の実施の形態のｐＭＯＳスイッチ制御回路１の回路例を示す図である。
【図５】第３の実施の形態のｎＭＯＳスイッチ制御回路２の回路例を示す図である。
【図６】図６（ａ）は、負荷にインダクタンスを用いたオープンドレイン形出力バッファの基本回路の回路図であり、図６（ｂ）は、図６（ａ）のＬを、Ｌ’と可変容量Ｃｖにより誘導性リアクタンス（波線部）としてで実現した場合の回路図であり、図６（ｃ）は、図６（ｂ）の破線で囲んだ回路内の２端子回路のリアクタンスの周波数依存性を示す図である。
【図７】ディジタル制御によってキャパシタの値を変える回路例を示す図である。
【図８】図７中の１点破線で囲んだ単位回路をＣＭＯＳ回路で実現する際の回路例とＭＯＳの表記方法を示す図である。
【符号の説明】
【００６７】
１  ｐＭＯＳスイッチ制御回路
２  ｎＭＯＳスイッチ制御回路
ＩＮＶ１〜ＩＮＶ６  インバータ
Ｃ１〜Ｃ４、ＣＸ、ＣＬ  キャパシタ
Ｑ１、Ｑ２、Ｃ５〜Ｃ１０、Ｑ１７  ｐＭＯＳ
Ｑ３、Ｑ４、Ｃ１１〜Ｑ１６、Ｑ１８  ｎＭＯＳ
ＶＤＤ  電源
ＶＨＨ  電源（ＶＨＨ＞ＶＤＤ）
ＩＮ  入力信号
ＳＷ  スイッチ
Ｃｇｓ、Ｃｄｓ  ＭＯＳの寄生容量
【図１】
2005311751.tif 000003
【図２】
2005311751.tif 000004
【図３】
2005311751.tif 000005
【図４】
2005311751.tif 000006
【図５】
2005311751.tif 000007
【図６】
2005311751.tif 000008
【図７】
2005311751.tif 000009
【図８】
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