(57)【要約】【課題】横クロストークの補正を比較的簡易な回路構成で行う。【解決手段】補正量算出回路７は、階調データＤによって規定される階調値と、表示階調数よりも少ないｉ個（ｉ≧２）の重み付けコードに割り当てる値との対応関係を規定した変換規則にしたがって、階調データＤをｉ個の重み付けコードに変換する重み付け回路７１と、走査線に対応する画素行毎に、ｉ個の重み付けコードの値を計数することにより、補正量Ｋ1〜Ｋ5を算出するｉ個の計数回路７３とを含む。【選択図】図５
2005070339.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素に供給する電圧パルス幅を可変に設定することにより、前記画素の階調を設定する電気光学装置において、
前記画素の階調を規定する階調データに基づいて、補正量を算出する補正量算出回路と、
前記補正量に基づいて、前記画素に供給する前記電圧パルス幅を補正する補正量付加回路とを有し、
前記補正量算出回路は、
前記階調データによって規定される階調値と、表示階調数よりも少ないｉ個（ｉ≧２）の重み付けコードに割り当てる値との対応関係を規定した変換規則にしたがって、前記階調データを前記ｉ個の重み付けコードに変換する重み付け回路と、
前記走査線に対応する画素行毎に、前記ｉ個の重み付けコードの値を計数することにより、前記補正量を算出するｉ個の計数回路と
を含むことを特徴とする電気光学装置。
【請求項２】
前記変換規則は、前記階調値を重み付けした上で、前記ｉ個の重み付けコードの１つに割り当てるケースと、前記ｉ個の重み付けコードのうちの２つ以上に割り当てるケースとを含むことを特徴とする請求項１に記載された電気光学装置。
【請求項３】
前記補正量算出回路は、前記ｉ個の重み付けコードの値に応じた積和演算を行うことにより、ｉ個の演算結果を出力する積係数設定回路をさらに有し、
前記ｉ個の計数回路は、前記ｉ個の演算結果のそれぞれを計数することにより、前記補正量をｉ個算出することを特徴とする請求項１または２に記載された電気光学装置。
【請求項４】
前記重み付け回路は、前記ｉ個の重み付けコードのそれぞれに関して、１画素分の前記重み付けコードを加算することにより生じる桁上がり信号を、前記積係数設定回路に出力し、
前記積係数設定回路は、ｉ個の前記桁上がり信号を入力とした積和演算を行うことを特徴とする請求項３に記載された電気光学装置。
【請求項５】
前記補正量付加回路は、前記ｉ個の補正量の補間によって、前記表示階調数に応じた個数の前記補正量を算出し、当該算出された補正量に基づいて、前記電圧パルス幅を補正することを特徴とする請求項３または４に記載された電気光学装置。
【請求項６】
前記補正量付加回路は、前記ｉ個の補正量のうち、互いに隣接した前記補正量の内挿によって、前記補正量の補間を行うことを特徴とする請求項５に記載された電気光学装置。
【請求項７】
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素に供給する電圧パルス幅を可変に設定することにより、前記画素の階調を設定する電気光学装置において、
積和演算を行う論理回路を含み、前記走査線に対応する画素行毎に、前記画素の階調を規定する階調データに基づいた積和演算を行うことにより、補正量を算出する補正量算出回路と、
前記補正量に基づいて、前記画素に供給する前記電圧パルス幅を補正する補正量付加回路と
を有することを特徴とする電気光学装置。
【請求項８】
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素に供給する電圧パルス幅を可変に設定することにより、前記画素の階調を設定する電気光学装置において、
前記走査線に対応する画素行毎に、前記画素の階調を規定する階調データに基づいて、表示階調数よりも少ないｉ個（ｉ≧２）の補正量を算出する補正量算出回路と、
前記ｉ個の補正量の補間によって、前記表示階調数に応じた個数の補正量を算出し、当該算出された補正量に基づいて、前記画素に供給する前記電圧パルス幅を補正する補正量付加回路と
を有することを特徴とする電気光学装置。
【請求項９】
前記補正量付加回路は、前記ｉ個の補正量のうち、互いに隣接した前記補正量の内挿によって、前記補正量の補間を行うことを特徴とする請求項８に記載された電気光学装置。
【請求項１０】
請求項１から９のいずれかに記載された電気光学装置を実装したことを特徴とする電子機器。
【請求項１１】
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素に供給する電圧パルス幅を可変に設定することにより、前記画素の階調を設定する電気光学装置の駆動方法において、
前記画素の階調を規定する階調データに基づいて、補正量を算出する第１のステップと、
前記補正量に基づいて、前記画素に供給する前記電圧パルス幅を補正する第２のステップとを有し、
前記第１のステップは、
前記階調データによって規定される階調値と、表示階調数よりも少ないｉ個（ｉ≧２）の重み付けコードに割り当てる値との対応関係を規定した変換規則にしたがって、前記階調データを前記ｉ個の重み付けコードに変換する第３のステップと、
前記走査線に対応する画素行毎に、前記ｉ個の重み付けコードの値を計数することにより、前記補正量を算出する第４のステップと
を含むことを特徴とする電気光学装置の駆動方法。
【請求項１２】
前記変換規則は、前記階調値を重み付けした上で、前記ｉ個の重み付けコードの１つに割り当てるケースと、前記ｉ個の重み付けコードのうちの２つ以上に割り当てるケースとを含むことを特徴とする請求項１１に記載された電気光学装置の駆動方法。
【請求項１３】
前記第１のステップは、前記ｉ個の重み付けコードの値に基づいた積和演算を行うことにより、ｉ個の演算結果を出力する第５のステップをさらに有し、
前記第４のステップは、前記ｉ個の演算結果のそれぞれを計数することにより、前記補正量をｉ個算出するステップであることを特徴とする請求項１１または１２に記載された電気光学装置の駆動方法。
【請求項１４】
前記第３のステップは、前記ｉ個の重み付けコードのそれぞれに関して、１画素行分の前記重み付けコードを加算することにより生じる桁上がり信号を出力する第６のステップをさらに有し、
前記第５のステップは、ｉ個の前記桁上がり信号を入力とした積和演算を行うステップであることを特徴とする請求項１３に記載された電気光学装置の駆動方法。
【請求項１５】
前記第２のステップは、
前記ｉ個の補正量の補間によって、前記表示階調数に応じた個数の補正量を算出する第７のステップと、
当該算出された補正量に基づいて、前記電圧パルス幅を補正する第８のステップと
を含むことを特徴とする請求項１３または１４に記載された電気光学装置の駆動方法。
【請求項１６】
前記第８のステップは、前記ｉ個の補正量のうち、互いに隣接した前記補正量の内挿によって、前記補正量の補間を行うステップであることを特徴とする請求項１５に記載された電気光学装置の駆動方法。
【請求項１７】
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素に供給する電圧パルス幅を可変に設定することにより、前記画素の階調を設定する電気光学装置の駆動方法において、
前記走査線に対応する画素行毎に、前記画素の階調を規定する階調データに基づいた積和演算を行うことにより、補正量を算出する第１のステップと、
前記補正量に基づいて、前記画素に供給する前記電圧パルス幅を補正する第２のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項１８】
複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、前記画素に供給する電圧パルス幅を可変に設定することにより、前記画素の階調を設定する電気光学装置の駆動方法において、
前記走査線に対応する画素行毎に、前記画素の階調を規定する階調データに基づいて、表示階調数よりも少ないｉ個（ｉ≧２）の補正量を算出する第１のステップと、
前記ｉ個の補正量の補間によって、前記表示階調数に応じた個数の補正量を算出し、当該算出された補正量に基づいて、前記画素に供給する前記電圧パルス幅を補正する第２のステップと
を有することを特徴とする電気光学装置の駆動方法。
【請求項１９】
前記第２のステップは、前記ｉ個の補正量のうち、互いに隣接した前記補正量の内挿によって、前記補正量の補間を行うステップであることを特徴とする請求項１８に記載された電気光学装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学装置、電気光学装置の駆動方法および電子機器に係り、特に、電圧パルス幅の補正による横クロストーク対策に関する。
【背景技術】
【０００２】
従来より、画素の駆動方式の一つであるパルス幅変調を用いた液晶パネルに関して、走査線の延在方向（行方向）に生じる表示ムラ（横クロストーク）の低減を図る技術が提案されている。例えば、特許文献１には、１画素行分の階調データに含まれる階調値の個数を階調値毎に別個に計数し、これらの計数結果に基づいて、この画素行の各画素に供給する電圧のパルス幅を補正する技術が開示されている。液晶素子に印加される実効電圧は、データ線と走査線との間の容量結合に起因して変動する。そこで、１画素行分の表示パターンに依存した実効電圧の変動を見越した上で電圧のパルス幅を補正すれば、この変動分を相殺でき、結果的に、横クロストークの低減を図ることができる。
【０００３】
【特許文献１】特開平８−１６０３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述した従来技術では、階調値の個数を階調値毎に計数する必要があるので、デコーダ、重み付け回路、論理回路およびカウンタで構成される回路ブロックを表示階調数分設ける必要がある。例えば、６ビットの階調データで６４階調表示を行う場合には、６４個の回路ブロックが必要になり、８ビットの階調データで２５６階調表示を行う場合には、２５６個の回路ブロックが必要になる。その結果、多階調化にともない、補正演算処理が複雑になるほか、回路規模も増大するため、低価格化や低消費電力化を阻害するといった不都合が生じる。
【０００５】
また、従来技術では、１画素行分の階調値の個数を階調値毎に計数し、各階調値の計数結果を入力とした補正量テーブルを参照して、出力としての補正量を特定している。この場合、多階調化にともない、補正量テーブルの記述内容が膨大になって、液晶の特性等を考慮したパラメータの設定作業も繁雑になる。その結果、様々な機種への対応性が低下し、設計コストの増大を招くといった不都合が生じる。
【０００６】
そこで、本発明の目的は、横クロストークの補正を比較的簡易な回路構成で行うことである。
【０００７】
また、本発明の別の目的は、補正量の算出に関して、多機種への対応性を確保にすることにより、設計のフレキシビリティの向上を図ることである。
【課題を解決するための手段】
【０００８】
かかる課題を解決するために、第１から第３の発明は、複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、画素に供給する電圧パルス幅を可変に設定することにより、画素の階調を設定する電気光学装置を提供する。
【０００９】
第１の発明にかかる電気光学装置は、画素の階調を規定する階調データに基づいて、補正量を算出する補正量算出回路と、補正量に基づいて、画素に供給する電圧パルス幅を補正する補正量付加回路とを有する。この補正量算出回路は、階調データによって規定される階調値と、表示階調数よりも少ないｉ個（ｉ≧２）の重み付けコードに割り当てる値との対応関係を規定した変換規則にしたがって、階調データをｉ個の重み付けコードに変換する重み付け回路と、走査線に対応する画素行毎に、ｉ個の重み付けコードの値を計数することにより、補正量を算出するｉ個の計数回路とを含む。
【００１０】
ここで、第１の発明において、変換規則は、階調値を重み付けした上で、ｉ個の重み付けコードの１つに割り当てるケースと、ｉ個の重み付けコードのうちの２つ以上に割り当てるケースとを含むことが好ましい。
【００１１】
第１の発明において、補正量算出回路は、ｉ個の重み付けコードの値に応じた積和演算を行うことにより、ｉ個の演算結果を出力する積係数設定回路をさらに有していてもよい。この場合、ｉ個の計数回路は、ｉ個の演算結果のそれぞれを計数することにより、補正量をｉ個算出することが好ましい。
【００１２】
第１の発明において、重み付け回路は、ｉ個の重み付けコードのそれぞれに関して、１画素分の重み付けコードを加算することにより生じる桁上がり信号を、積係数設定回路に出力してもよい。この場合、積係数設定回路は、ｉ個の桁上がり信号を入力とした積和演算を行うことが好ましい。
【００１３】
第１の発明において、補正量付加回路は、ｉ個の補正量の補間によって、表示階調数に応じた個数の補正量を算出し、当該算出された補正量に基づいて、電圧パルス幅を補正してもよい。
【００１４】
第１の発明において、補正量付加回路は、ｉ個の補正量のうち、互いに隣接した補正量の内挿によって、補正量の補間を行うことが好ましい。
【００１５】
また、第２の発明にかかる電気光学装置は、積和演算を行う論理回路を含み、走査線に対応する画素行毎に、画素の階調を規定する階調データに基づいた積和演算を行うことにより、補正量を算出する補正量算出回路と、補正量に基づいて、画素に供給する電圧パルス幅を補正する補正量付加回路とを有する。
【００１６】
さらに、第３の発明にかかる電気光学装置は、走査線に対応する画素行毎に、画素の階調を規定する階調データに基づいて、表示階調数よりも少ないｉ個（ｉ≧２）の補正量を算出する補正量算出回路と、ｉ個の補正量の補間によって、表示階調数に応じた個数の補正量を算出し、これらの算出された補正量に基づいて、画素に供給する電圧パルス幅を補正する補正量付加回路とを有する。この補正量付加回路は、ｉ個の補正量のうち、互いに隣接した補正量の内挿によって、補正量の補間を行うことが好ましい。
【００１７】
第４の発明は、上述した第１から第３の発明のいずれかの電気光学装置を実装した電子機器を提供する。
【００１８】
一方、第５から第７の発明として、複数の走査線と複数のデータ線との各交差に対応して設けられた複数の画素を有し、画素に供給する電圧パルス幅を可変に設定することにより、画素の階調を設定する電気光学装置の駆動方法を提供する。
【００１９】
第５の発明にかかる駆動方法は、画素の階調を規定する階調データに基づいて、補正量を算出する第１のステップと、補正量に基づいて、画素に供給する電圧パルス幅を補正する第２のステップとをする。第１のステップは、階調データによって規定される階調値と、表示階調数よりも少ないｉ個（ｉ≧２）の重み付けコードに割り当てる値との対応関係を規定した変換規則にしたがって、階調データをｉ個の重み付けコードに変換する第３のステップと、走査線に対応する画素行毎に、ｉ個の重み付けコードの値を計数することにより、補正量を算出する第４のステップとを含む。
【００２０】
第５の発明において、変換規則は、階調値を重み付けした上で、ｉ個の重み付けコードの１つに割り当てるケースと、ｉ個の重み付けコードのうちの２つ以上に割り当てるケースとを含むことが好ましい。
【００２１】
第５の発明において、第１のステップは、ｉ個の重み付けコードの値に基づいた積和演算を行うことにより、ｉ個の演算結果を出力する第５のステップをさらに有していてもよい。この場合、第４のステップは、ｉ個の演算結果のそれぞれを計数することにより、補正量をｉ個算出するステップであることが好ましい。
【００２２】
第５の発明において、第３のステップは、ｉ個の重み付けコードのそれぞれに関して、１画素行分の重み付けコードを加算することにより生じる桁上がり信号を出力する第６のステップをさらに有していてもよい。この場合、第５のステップは、ｉ個の桁上がり信号を入力とした積和演算を行うステップであることが好ましい。
【００２３】
第５の発明において、第２のステップは、ｉ個の補正量の補間によって、表示階調数に応じた個数の補正量を算出する第７のステップと、これらの算出された補正量に基づいて、電圧パルス幅を補正する第８のステップとを含むことが好ましい。ここで、第８のステップは、ｉ個の補正量のうち、互いに隣接した補正量の内挿によって、補正量の補間を行うステップであってもよい。
【００２４】
第６の発明にかかる駆動方法は、走査線に対応する画素行毎に、画素の階調を規定する階調データに基づいた積和演算を行うことにより、補正量を算出する第１のステップと、補正量に基づいて、画素に供給する電圧パルス幅を補正する第２のステップとを有する。
【００２５】
第７の発明にかかる駆動方法は、走査線に対応する画素行毎に、画素の階調を規定する階調データに基づいて、表示階調数よりも少ないｉ個（ｉ≧２）の補正量を算出する第１のステップと、ｉ個の補正量の補間によって、表示階調数に応じた個数の補正量を算出し、当該算出された補正量に基づいて、画素に供給する電圧パルス幅を補正する第２のステップとを有する。
【００２６】
ここで、第７の発明において、第２のステップは、ｉ個の補正量のうち、互いに隣接した補正量の内挿によって、補正量の補間を行うステップであることが好ましい。
【発明の効果】
【００２７】
本発明によれば、横クロストークの補正を比較的簡易な回路構成で行うことができる。また、補正量の算出に関して、多機種への対応性を確保にすることにより、設計のフレキシビリティの向上を図ることができる。
【発明を実施するための最良の形態】
【００２８】
図１は、本実施形態にかかる電気光学装置のブロック構成図である。表示部１は、スイッチング素子によって液晶素子の駆動を行うアクティブマトリクス型のパネルである。この表示部１には、ｍドット×ｎライン分の画素２がマトリクス状（二次元平面的）に並んでいる。また、表示部１には、それぞれが行方向（Ｘ方向）に延在するｎ本の走査線Ｙ1〜Ｙnと、それぞれが列方向（Ｙ方向）に延在するｍ本のデータ線Ｘ1〜Ｘmとが設けられている。走査線Ｙ1〜Ｙnおよびデータ線Ｘ1〜Ｘmは、互いに交差しており、これらの交差に対応して画素２が配置されている。
【００２９】
図２は、画素２の等価回路図である。１つの画素２は、直列に接続されたＴＦＤ２０と液晶容量２１とを有する。ＴＦＤ２０は、二端子型スイッチング素子の一種であって、非線形な電流−電圧特性を有する。すなわち、電圧（絶対値｜Ｖ｜）が零付近では電流が殆ど流れないが、これが閾値電圧｜Ｖth｜を超えると、その増加とともに電流が急激に流れる。ＴＦＤ２０の一端は、走査線Ｙ（ＹはＹ1〜Ｙnのいずれかを指す）に相当する走査電極２２に接続されている。液晶容量２１は、データ線Ｘ（ＸはＸ1〜Ｘmのいずれかを指す）に相当する信号電極２３とＴＦＤ２０の他端との間に設けられており、一対の電極と、これらの電極間に挟持された液晶層とによって構成される。走査信号とデータ信号とが電圧レベルで画素２に供給されると、ＴＦＤ２０がオンすることを前提として、液晶容量２１が充放電される。そして、液晶容量２１の電極間に生じた電位差によって、液晶層の透過率（または反射率）が設定され、これに応じた階調表示が行われる。なお、同図では、ＴＦＤ２０が走査電極２２側に設けられ、液晶容量２１が信号電極２３側に設けられているが、両者を逆の接続関係にしてもよい。また、ＴＦＤに代えて、例えば、ＭＩＭ素子といった他の二端子型スイッチング素子を用いてもよい。
【００３０】
タイミング信号生成回路５は、図示しない上位装置より入力される垂直同期信号Ｖs、水平同期信号Ｈsおよびドットクロック信号ＤＣＬＫといった外部信号に基づいて、各種の内部信号を生成する。生成される内部信号としては、極性指示信号ＰＯＬ、走査線駆動系信号ＤＹ，ＣＬＹ、データ線駆動系信号ＬＰ，ＣＬＸ，ＤＸおよび補正系信号ＲＥＳ，ＢＣＬＫが挙げられる。極性指示信号ＰＯＬは、液晶の交流駆動を行う際の電圧極性を指示する信号であり、走査線駆動回路３およびデータ線駆動回路４の双方に出力される。走査線駆動系の信号のうち、スタートパルスＤＹは、１垂直走査期間（１Ｆ）を規定する信号であり、１Ｆの開始時にパルス状に立ち上がる。クロック信号ＣＬＹは、１本の走査線Ｙの選択期間、すなわち、１水平走査期間（１Ｈ）を規定する信号であり、１Ｈの周期を有する。また、データ線駆動系の信号のうち、ラッチパルスＬＰは、１Ｈの最初に出力されるパルス信号であって、クロック信号ＣＬＹのレベル遷移時、すなわち、立ち上がり時および立ち下がり時にパルス状に立ち上がる。このラッチパルスＬＰは、データ線駆動回路４のみならず、補正量算出回路７にも出力される。クロック信号ＣＬＸは、画素２へのデータ書込用のドットクロック信号である。スタート信号ＤＸは、１画素行分のデータの取り込みを開始するタイミングを規定している。さらに、補正系信号のうち、ベースクロックＢＣＬＫは、階調規定信号ＧＣＰの最小の刻み幅を規定しており、この刻み幅を狭く設定するほど、後述するパルス幅補正の分解能が向上する。リセット信号ＲＥＳは１Ｈを規定する信号であり、１Ｈの最初にパルス状に立ち上がる。ベースクロックＢＣＬＫおよびリセット信号ＲＥＳは、補正量付加回路８に出力される。
【００３１】
電圧生成回路６は、６値の固定電圧±Ｖsig，±Ｖhld，±Ｖselを生成する。正負の信号電圧±Ｖsigは、データ線駆動回路４に供給され、正負の選択電圧±Ｖselおよび正負の保持電圧±Ｖhld（｜Ｖhld｜＜｜Ｖsel｜）は、走査線駆動回路３に供給される。なお、電圧極性は、基準電圧Ｖssを基準として定められ、これよりも高電圧側を正極とし、これよりも低電圧側を負極とする。
【００３２】
走査線駆動回路３は、シフトレジスタ、出力回路等を主体に構成されており、走査線Ｙ1〜Ｙnに走査信号を出力することによって、１Ｈ毎に、走査線Ｙ1〜Ｙnを順番に選択していく。このような線順次走査により、１Ｆにおいて、所定の走査方向に（一般的には最上から最下に向かって）、データの書込対象となる画素行が順番に選択されていく。ここで、走査信号の電圧レベルとしては、正負の選択電圧±Ｖselおよび正負の保持電圧±Ｖhldがあり、これらの極性は極性指示信号ＰＯＬに基づいて決定される。極性指示信号ＰＯＬがＬレベルの場合（正極指示時）、正極の選択電圧＋Ｖselが設定され、これがＨレベルの場合（負極指示時）、負極の選択電圧−Ｖselが設定される。また、選択すべき走査線Ｙに対して、一方の極性の選択電圧（例えば＋Ｖsel）が印加された場合、その選択直後には、先の選択電圧と同極性の保持電圧（例えば＋Ｖhld）が印加される。走査線Ｙ1〜Ｙnに印加する電圧極性は１フレーム毎に反転する。また、フリッカの低減等を図るべく、同一フレームにおいて、奇数番目の走査線Ｙと偶数番目の走査線Ｙとでは逆極性の電圧が印加される。
【００３３】
データ線駆動回路４は、走査線駆動回路３によって選択された画素行に対するデータの書き込みを行う。具体的には、今回の１Ｈでデータを書き込むべき画素行に対するデータの一斉出力と、次の１Ｈでデータを書き込むべき画素行に関するデータの点順次的なラッチとが並行して行われる。
【００３４】
図３は、データ線駆動回路４のブロック構成図である。このデータ線駆動回路４は、シフトレジスタ４１、第１のラッチ回路４２、第２のラッチ回路４３およびパルス生成回路４４で構成されている。シフトレジスタ４１は、１Ｈの最初に出力されるスタート信号ＤＸのワンショットパルスをクロック信号ＣＬＸにしたがって転送し、ラッチ信号Ｓ1,Ｓ2,Ｓ3,…,Ｓmのレベルを順次排他的にＨレベルに設定する。第１のラッチ回路４２は、ラッチ信号Ｓ1,Ｓ2,Ｓ3,…,Ｓmの立ち上がり時において、上位装置からシリアルに供給された階調データＤを順次ラッチする。第２のラッチ回路４３は、第１のラッチ回路４２に記憶されたｍドット分（１画素行分）の階調データＤをラッチパルスＬＰの立ち上がり時（次の１Ｈ）においてラッチし、これらを後段のパルス生成回路４４に一斉に出力する。
【００３５】
パルス生成回路４４は、パルス幅変調によって、画素２の階調を規定する階調データＤに応じた電圧パルス幅を有するデータ信号を生成し、これを対応するデータ線Ｘに出力する。データ信号の電圧レベルとしては、正負の信号電圧±Ｖsigがあるが、どちらが「オン電圧Ｖon」（液晶を駆動させる電圧）になるかは、選択電圧±Ｖselの極性に依存しており、選択電圧と逆極性の方がオン電圧Ｖonとなる。すなわち、正の選択電圧＋Ｖselの印加時には、負の信号電圧−Ｖsigがオン電圧Ｖonとなり、正の信号電圧＋Ｖsigが「オフ電圧Ｖoff」（液晶を駆動させない電圧）となる。これに対して、負の選択電圧−Ｖselの印加時には、正の信号電圧＋Ｖsigがオン電圧Ｖonとなり、負の信号電圧−Ｖsigがオフ電圧Ｖoffとなる。なお、本実施形態では、１値のオン電圧Ｖonを用いているが、２値以上のオン電圧を設定することも可能である。
【００３６】
図４は、パルス生成回路４４におけるパルス幅変調の説明図である。本実施形態では、一例として、「右寄せ駆動」、すなわち、所定の期間（１Ｈ）の後半にオン電圧Ｖon（前半にオフ電圧Ｖoff）を設定するパルス幅変調方式を用いて、ノーマリホワイトモードで駆動する液晶を６４階調表示させるケースについて説明する。しかしながら、本発明は、「左寄せ駆動」、すなわち、所定期間の前半にオン電圧Ｖon（後半にオフ電圧Ｖoff）を設定するパルス幅変調方式、或いは、ノーマリブラックモードで駆動する液晶に対しても当然に適用可能であり、また、表示階調数もこれに限定されるものではない。
【００３７】
階調規定信号ＧＣＰは、ラッチパルスＬＰによって規定される１Ｈにおいて、１Ｈの最初と最後とを除いて６２回パルス状に立ち上がる。この立ち上がり回数は、表示階調数に応じて設定され、それぞれの立ち上がりタイミングは、中間調に関するオン電圧Ｖonのパルス幅を規定している。なお、詳細については後述するが、横クロストークは１画素行分の表示パターンに依存して発生するため、階調規定信号ＧＣＰの立ち上がりタイミングは、１画素行分の階調データＤに基づいて、画素行毎に補正される。
【００３８】
パルス生成回路４４は、自己が備えるダウンカウンタによって、階調規定信号ＧＣＰが立ち上がる毎に、その回数をダウンカウントする。具体的には、ダウンカウンタのカウント値は、１Ｈの最初を規定するラッチパルスＬＰの立ち上がりによって、初期値６３にリセットされ、以後、階調規定信号ＧＣＰの立ち上がる毎に、現在のカウント値から１がデクリメントされていく。カウント値は、第２のラッチ回路４３にラッチされている１画素分の階調データＤ（ラッチ値）と随時比較される。カウント値がラッチ値よりも大きい場合には＋Ｖsigが、カウント値がラッチ値以下の場合には−Ｖsigがそれぞれデータ線Ｘに印加される（ＰＯＬ＝Ｌの場合）。したがって、ラッチ値をｋ（ｋ＝０〜６３）とすると、データ信号は、階調規定信号ＧＣＰの立ち上がり回数を示すカウント値がｋと一致したタイミングｔkで、＋Ｖsig（オフ電圧Ｖoff）から−Ｖsig（オン電圧Ｖon）に立ち下がる。この立ち下がりタイミングｔkは、第２のラッチ回路４３にラッチされている階調データＤによって一義的に特定され、１Ｈの範囲内で可変に設定される。
【００３９】
画素２の表示階調は、１Ｈに占めるオン電圧Ｖonの時間密度（すなわちオン・デューティ比）に依存している。まず、１Ｈの全期間に亘って、オフ電圧Ｖoffを印加した場合（オン・デューティ比＝０）、液晶電圧Ｖlcdが電圧Ｖw（＝｜Ｖsel−Ｖsig｜−｜Ｖth｜）相当になるまで、図２に示したＴＦＤ２０がオンして、液晶容量２１に電荷が蓄積される。しかしながら、Ｖlcd＝Ｖwの場合には、液晶層が駆動する閾電圧を超えないので、白表示となる。一方、１Ｈの一部でオン電圧Ｖonを印加する場合（オン・デューティ比≠０）、白表示時よりも多くの電荷が液晶容量２１に蓄積され、液晶電圧Ｖlcdが液晶層の閾電圧を超える。これにより、液晶層が駆動して中間調（グレー）が表示される。そして、オン・デューティ比の増加に伴い、表示が黒に近づいていく。
【００４０】
つぎに、補正量算出回路７における処理内容について説明する。補正量算出回路７は、１本の走査線Ｙに対応する１画素行分の階調データＤに基づいて、補正量Ｋ1〜Ｋ5を画素行毎に算出し、これらを後段の補正量付加回路８に出力する。補正量Ｋ1〜Ｋ5を画素行毎に算出する理由は、横クロストークは同一の画素行の表示パターンに依存して発生し、それ以外の表示領域における表示パターンは殆ど影響を及ぼさないからである。
【００４１】
図５は、補正量算出回路７のブロック構成図である。この補正量算出回路７は、補正量Ｋ1〜Ｋ5の個数分だけ設けられた５つの回路ブロック７ａ〜７ｅを有する。これらの回路ブロック７ａ〜７ｅは同様の構成を有しており、それぞれが重み付け回路７１、積係数設定回路７２、計数回路７３および補正量レジスタ７４で構成されている。それぞれの回路ブロック７ａ〜７ｅに関して、重み付け回路７１には階調データＤがシリアルに入力され、重み付け回路７１、計数回路７３および補正量レジスタ７４にはラッチパルスＬＰが入力される。
【００４２】
この補正量算出回路７の特徴は、第１に、補正量Ｋ1〜Ｋ5の算出を表示階調数よりも少ないｉ個（ｉ≧２）の回路ブロック７ａ〜７ｅで行う点である。本実施形態では、表示階調数が６４であるのに対して、回路ブロック７ａ〜７ｅの個数は５であるから、この条件を満たしている。第２に、予め設定された変換規則にしたがって、階調データＤを重み付けコードへ変換している点である。基本的に、重み付けコードの個数は、回路ブロック７ａ〜７ｅの個数に相当するので、本実施形態では、重み付けコードが５つ必要になる。第３に、回路規模の縮小および設計のフレキシビリティの確保の観点から、重み付けコードを入力とした論理演算、具体的には、積和演算によって補正量Ｋ1〜Ｋ5を算出している点である。なお、以下の説明では、回路ブロック７ａ〜７ｅのそれぞれの系を、上から下に向かう順序で、ｉ＝１，２，３，４，５として特定することがある。
【００４３】
図６は、重み付け回路７１のブロック構成図である。重み付け回路７１は、コード変換回路７１ａと、加算回路７１ｂと、外部のシステムクロックで動作し、１Ｈを規定するラッチパルスＬＰによってラッチ内容がクリアされる３ビットのラッチ回路７１ｃとで構成されている。コード変換回路７１ａは、階調データＤによって規定される階調値と、重み付けコードＷ1〜Ｗ5に割り当てる値との対応関係を規定した変換規則にしたがって、階調データＤを重み付けコードＷ1〜Ｗ5に変換する。なお、この変換規則は、論理回路の構成で実現してもよいし、変換規則が記述された変換テーブルを用いたＬＵＴ（Look Up Table）処理で実現してもよい。回路ブロック７ａ〜７ｅにおける５つのコード変換回路７１ａは、５つの重み付けコードＷ1〜Ｗ5を同時並行的に出力する。
【００４４】
図７は、コード変換回路７１ａにおける変換規則の一例を示す図である。この変換規則は、階調データＤと重み付けコードＷiとの対応関係を示しているが、その前提として、重み付けコードＷiの個数（＝５）は表示階調数（＝６４）よりも少なく設定されている点に留意されたい。回路ブロック７ａ〜７ｅと重み付けコードＷ1〜Ｗ5とは一対一に対応付けられているので、重み付けコードＷiの個数を少なくすれば、回路ブロック数も少なくなって、回路規模を縮小できる。しかしながら、その反面、横クロストークの補正精度の低下を招くことになるので、両者の兼ね合いを考慮した上で、重み付けコードＷiの個数を適切に設定することが重要である。
【００４５】
６ビットの階調データＤによって規定される階調値０〜６３のそれぞれには、０〜７の重み付けがなされて、３ビットの重み付けコードＷiに変換される。Ｗ1は最も低階調側のコードであり、以下、Ｗ2，Ｗ3，・・・，Ｗ5の順で高階調側のコードになる。したがって、入力となる階調値が低階調側になるほど、出力としては低階調側に重み付けされ、入力となる階調値が高階調側になるほど、出力としては高階調側に重み付けされることになる。ここで、重み付けコードＷiへの変換には、１つの階調値を重み付けした上で１つの重み付けコードＷiに割り当てるケース（例えば階調値１２の場合、Ｗ1＝７）、および、１つ階調値を重み付けした上で隣接した２つ以上の重み付けコードＷi，Ｗi+1，・・・に割り当てるケース（例えば階調値１３の場合、Ｗ1＝６，Ｗ2＝１）が存在する。後者のケースを設けた理由は、階調値の推移に伴う重み付けコードＷ1〜Ｗ5の連続性を確保して、補正精度の向上を図るためである。
【００４６】
コード変換回路７１ａの後段の加算回路７１ｂは、ラッチ回路７１ｃから出力された３ビットのラッチ値αに、コード変換回路７１ａから出力された重み付けコードＷiを加算し、その加算値（α＋Ｗi）をラッチ回路７１ｃに出力する。ただし、加算値（α＋Ｗi）が７（２進数表記で１１１）よりも大きい場合には、桁上がり信号Ｃａi（キャリー信号）として１を出力した上で、（α＋Ｗi）から８を減算した値がラッチ回路７１ｃに出力される。ラッチ回路７１ｃは、加算回路７１ｂからの値を新たなラッチ値としてラッチする（α←α＋Ｗi）。例えば、ｉ＝１の回路ブロック７ａに関して、ラッチ回路７１ｃの現在のラッチ値が４で、入力される階調値が１５（Ｗ1＝５）の場合、桁上がり信号Ｃａ1として１が出力されるとともに、ラッチ回路７１ｃのラッチ値は４から１に更新される。
【００４７】
このように、重み付け回路７１は、１画素行分の階調データＤを重み付けコードＷiに順次変換した上で、重み付けコードＷiを経時的に加算していき、桁上がりが生じる毎に桁上がり信号Ｃａiとして１を出力する。１つの画素行に含まれる画素数がｍ個の場合、上述したコード変換処理と加算処理とが、１Ｈにおいてｍ回繰り返されることになる。このようにして、回路ブロック７ａ〜７ｅにおける５つの重み付け回路７１から５つの重み付けコードＷ1〜Ｗ5が出力される。
【００４８】
重み付け回路７１の後段の積係数設定回路７２は、論理回路で構成されており、５つの桁上がり信号Ｃａ1〜Ｃａ5を入力として、下式に示した演算処理を行い、５つの演算結果ｋ1〜ｋ5を出力する。ここで、積係数ａ11〜ａ55の具体的な値は、実験やシミュレーション等を通じて得られる表示部１の全体的な特性を考慮した上で、予め設定されている。
【数１】
2005070339.tif 000003
【００４９】
なお、２５個の係数ａl1〜ａ55の値は、電気光学装置に外付けされる外部装置によって任意に設定・変更できるようにすることが好ましい。これにより、積係数設定回路７２の回路構成自体を変更することなく、係数ａ11〜ａ55の変更のみで、表示部１の特性に応じて最適化できる。その結果、多機種への対応が可能になるので、設計のフレキシビリティの向上を図ることができる。
【００５０】
図８は、ある画素行に含まれる１画素分の処理における桁上がり信号Ｃａ1〜Ｃａ5と演算結果ｋ1〜ｋ5との対応関係を説明するための図である。１画素分の処理結果として、５つの重み付け回路７１より出力される桁上がり信号Ｃａ1〜Ｃａ5の組み合わせは１０通りあるが、これらは３つのパターンのいずれかに分類することができる。すなわち、第１に、桁上がり信号Ｃａ1〜Ｃａ5がすべて「０」になるパターン（ケース１０）、第２に、１つの桁上がり信号Ｃａiのみが「１」になるパターン（ケース１，３，５，７，９）、そして、第３に、２つの隣接した桁上がり信号Ｃａi，Ｃａi+1が共に「１」になるパターン（ケース２，４，６，８）である。したがって、１画素分の処理では、桁上がり信号Ｃａ1〜Ｃａ5を入力とした積和演算の出力ｋ1〜ｋ5の組み合わせも、結果的に、１０通りに集約されることになる。
【００５１】
図９は、積係数設定回路７２の後段に位置する計数回路７３のブロック構成図である。計数回路７３は、１２ビットの加算回路７３ａと、外部のシステムクロックで動作し、１Ｈを規定するラッチパルスＬＰによってラッチ内容がクリアされる１２ビットのラッチ回路７３ｂとで構成されている。加算回路７３ａは、ラッチ回路７３ｂにラッチされた１２ビットのラッチ値Ｋiに、積係数設定回路７２から出力された演算結果ｋiを随時加算し、その計数結果（Ｋi＋ｋi）をラッチ回路７３ｂに出力する。ラッチ回路７３ｂには、加算回路７３ａからの値が新たにラッチされる（Ｋi←Ｋi＋ｋi）。これにより、５つの回路ブロック７ａ〜７ｅのラッチ回路７３ｂから、５つの計数結果Ｋ1〜Ｋ5が随時更新されながら出力される。以上のようにして、積係数設定回路７２と計数回路７３とによって、積和演算処理が行われる。
【００５２】
計数回路７３の後段の補正量レジスタ７４は、単純なラッチ回路で構成されており、ラッチパルスＬＰで動作して、前段のラッチ回路７３ｂから出力された計数結果Ｋiを取り込み・ラッチする。補正量レジスタ７４にラッチされる値は、１画素行分の計数が完了した最終的な計数結果であり、この値が補正量Ｋiに相当する。これにより、回路ブロック７ａ〜７ｅにおける５つの補正量レジスタ７４に補正量Ｋ1〜Ｋ5がラッチされる。
【００５３】
なお、補正量レジスタ７４のビット数は、ラッチ回路７３ｂのビット数と同一である必要は必ずしもなく、補正精度を考慮した上で、それよりも少ないビット数であってもよい。この場合、補正量レジスタ７４には、ラッチ回路７３ｂの上位ビットがラッチされることになるが、本実施形態では、最終的な計数結果の上位５ビットが補正量Ｋiとして補正量レジスタ７４にラッチされる。
【００５４】
以上の説明から分かるように、補正量算出回路７は、今回の１Ｈで選択される画素行に関する補正量Ｋ1〜Ｋ5を自己が備える補正量レジスタ７４に取り込んだ上で、次の１Ｈで選択される画素行に関する補正量Ｋ1〜Ｋ5の算出処理を開始する。なお、補正量レジスタ７４にラッチされた補正量Ｋiの出力は、次に述べる補正量付加回路８の一部を構成する選択カウンタ８１からのカウント値ＣＴ1に基づいて行われる。
【００５５】
つぎに、補正量付加回路８における処理内容について説明する。補正量付加回路８は、補正量レジスタ７４に取り込まれた補正量Ｋ1〜Ｋ5と、ベースクロックＢＣＬＫとに基づいて、階調規定信号ＧＣＰを生成し、これをデータ線駆動回路４の一部であるパルス生成回路４４に出力する。本実施形態において、画素２に供給する電圧パルス幅の補正は、このパルス幅を規定する階調規定信号ＧＣＰを補正量Ｋ1〜Ｋ5によって調整することで実現される。
【００５６】
図１０は、補正量付加回路８のブロック構成図である。この補正量付加回路８は、選択カウンタ８１、基本パルス幅設定回路８２、パルス幅補正回路８３、ベースクロックカウンタ８４および一致検出回路８５で構成されている。選択カウンタ８１は、階調規定信号ＧＣＰの立ち上がり回数をアップカウントし、現在の立ち上がり回数をカウント値ＣＴ1として出力する。カウント値ＣＴ1は、リセット信号ＲＥＳの指示に基づいて、１Ｈ毎にリセットされる。基本パルス幅設定回路８２は、選択カウンタ８１のカウント値ＣＴ1を入力として、予め用意されている基本パルス幅Ｔ（電圧パルス幅）のセットの中から、現在のカウント値ＣＴ1に対応するものを一つ選択する。階調規定信号ＧＣＰにおける一のパルスの立ち上がりタイミングは、直前のパルスから当該一のパルスまでの間隔（パルス幅）によって設定されるが、この間隔の基本となるのが基本パルス幅Ｔである。基本パルス幅設定回路８２は、選択された一の基本パルス幅Ｔ（実際には、これに相当するベースクロックＢＣＬＫのクロック数）を出力する。
【００５７】
パルス幅補正回路８３は、基本パルス幅Ｔ毎（階調値毎）に補正量を個別に設定するとともに、その補正量に基づき基本パルス幅Ｔを補正して、補正パルス幅Ｔamd（実際には、これに相当するベースクロックＢＣＬＫのクロック数）を出力する。この補正パルス幅Ｔamdは、階調規定信号ＧＣＰにおける実際のパルス間隔を規定している。ベースクロックカウンタ８４は、ベースクロックＢＣＬＫの立ち上がり回数をアップカウントし、現在の立ち上がり回数をカウント値ＣＴ2として出力する。カウント値ＣＴ2は、リセット信号ＲＥＳの指示に基づいて、１Ｈ毎にリセットされるとともに、階調規定信号ＧＣＰの立ち上がり毎にリセットされる。一致検出回路８５は、補正パルス幅Ｔamdとカウント値ＣＴ2とを随時比較し、両者が一致したタイミングでワンショットパルスを発生する。階調規定信号ＧＣＰは、このようにして発生するワンショットパルスの時系列的な並びによって構成される。なお、上記補正によって階調の反転が生じる場合には、該当する階調値間の間隔については、補正を行うことなく、所定の間隔（例えば最小間隔）に強制的に設定する。
【００５８】
ここで、基本パルス幅Ｔに付加される補正量は、カウント値ＣＴ1によって選択される基本パルス幅Ｔの個数、換言すれば、表示階調数に応じた個数（中間調数分）だけ必要になる。しかしながら、実際には、補正量レジスタ７４にラッチされている補正量Ｋiは５個しかなく、疎らにしか存在しない。そこで、パルス幅補正回路８３は、図１１に一例を示すように、補正量の具体値４ａ〜４ｅの間を補間することによって、必要な個数分の補正量を設定する。なお、補正量は正であり、オン電圧Ｖonのパルス幅を長くすることを意味する。したがって、右寄せ駆動の場合には、基本パルス幅Ｔから補正量を減ずる演算が行われる。
【００５９】
同図において、階調値１〜１４については単一の補正量４ｅがそのまま用いられる。同様に、階調値２２〜２６については補正量４ｄ、階調値３４〜３８については補正量４ｃ、階調値４６〜５０については補正量４ｂ、階調値５８〜６２については補正量４ａがそれぞれ用いられる。これに対して、階調値１５〜２１については、補正量４ｄを適宜の按分率で按分した按分値と、補正量４ｅを適宜の按分率で按分した按分値との合計値が用いられる。この按分率は、階調値に応じて変えており、階調値１５，１６については補正量４ｅの按分率を３／４、補正量４ｄの按分率を１／４としている。また、階調値１７〜１９については両者を共に２／４とし、階調値２０，２１については前者を１／４、後者を３／４としている。つまり、低階調になるほど、補正量４ｅの按分率を大きく、補正量４ｄの按分率を小さく設定し、逆に、高階調になるほど、補正量４ｄの按分率を大きく、補正量４ｅの按分率を小さく設定する。同様に、階調値２７〜３３については、補正量４ｃ，４ｄを按分した値の合計値、階調値３９〜４５については、補正量４ｂ，４ｃを按分した値の合計値、階調値５１〜５７については、補正量４ａ，４ｂを按分した値の合計値がそれぞれ用いられる。このように、互いに隣接した２つの補正量Ｋi，Ｋi+1を用いた内挿にて、補正量Ｋ1〜Ｋ5の補間によって、必要な個数分の補正量を設定する。なお、補正量Ｋ1〜Ｋ5の補間は、互いに隣接した３つ以上の補正量を用いて行ってもよい。
【００６０】
なお、上記按分値は、補正量レジスタ７４にラッチされている補正量のビットをシフトさせることにより比較的簡単な回路構成で生成できる。例えば、ラッチされている補正量が４ａ（５ビット）の場合、これを１ビット下位側にシフトさせて上位４ビットを抽出し、その上位側に０（１ビット）を付加すれば、按分値２ａ（５ビット）を生成できる。また、４ａを２ビット下位側にシフトさせて上位３ビットを抽出し、その上位側に００（２ビット）を付加すれば、按分値ａ（５ビット）を生成できる。さらに、按分値３ａは、上記手法によって得られた２つの按分値ａ，２ａを加算することによって生成できる。
【００６１】
つぎに、下記のケースを一例として、図１２に示したタイミングチャートを参照しつつ、補正量付加回路８の具体的な動作について説明する。なお、説明の便宜上、本ケースにおける階調値と補正量との関係は、図１１に示したものとは異なっている点に留意されたい。
（ケース）
ＣＴ1     ０      １        ２        ３        ４        ５  ・・・
補正量    ４ａ    ４ａ   ３ａ＋ｂ  ２ａ＋２ｂ  ａ＋３ｂ   ４ｂ ・・・
【００６２】
まず、リセット信号ＲＥＳによって指示される１Ｈの最初において、選択カウンタ８１のカウント値ＣＴ1とベースクロックカウンタ８４のカウント値ＣＴ2とが共に０にリセットされる。カウント値ＣＴ1が０の場合、１番目の基本パルス幅Ｔ1が選択される。また、ＣＴ1＝０における補正量は４ａなので、（Ｔ1−４ａ）が補正パルス幅Ｔamdとなる。この補正パルス幅（Ｔ1−４ａ）は、階調規定信号ＧＣＰにおける１Ｈの最初から次のパルス（階調値６２）までの間隔を規定している。カウント値ＣＴ2は、ベースクロックＢＣＬＫの立ち上がり毎に１ずつインクリメントされていく。そして、カウント値ＣＴ2が補正パルス幅（Ｔ1−４ａ）に到達した時点で、階調規定信号ＧＣＰとして１番目のパルスが立ち上がる。１番目のパルスは、基本パルス幅Ｔ1よりも補正量４ａだけ前倒しで発生するので、階調値６２を表示すべき画素２の実際の表示階調も、この補正量分だけ補正される。１番目のパルスの立ち上がりに伴い、カウント値ＣＴ1は０から１にカウントアップされるとともに、カウント値ＣＴ2は０にリセットされる。
【００６３】
カウント値ＣＴ1が１の場合、２番目の基本パルス幅Ｔ2が選択される。また、ＣＴ1＝１における補正量は４ａなので、基本パルス幅Ｔ2がそのまま補正パルス幅Ｔamdとなる。この補正パルス幅Ｔ2は、階調規定信号ＧＣＰにおける１番目のパルスから次のパルス（階調値６１）までの間隔を規定している。なお、演算量を０にする理由は、階調規定信号ＧＣＰにおける１番目のパルスを基準として次のパルス補正パルス幅Ｔamdを設定しているため、ＣＴ1＝０における演算量４ａがそのまま引き継がれるからである。そして、カウント値ＣＴ2が補正パルス幅Ｔ2に到達した時点で、階調規定信号ＧＣＰとして２番目のパルスが立ち上がる。２番目のパルスは、時間（Ｔ1＋Ｔ2）よりも補正量４ａだけ前倒しで発生するので、階調値６１を表示すべき画素２の実際の表示階調も、この補正量分だけ補正される。２番目のパルスの立ち上がりに伴い、カウント値ＣＴ1は１から２にカウントアップされるとともに、カウント値ＣＴ2は再び０にリセットされる。
【００６４】
カウント値ＣＴ1が２の場合、３番目の基本パルス幅Ｔ3が選択される。また、ＣＴ1＝２における補正量は（３ａ＋ｂ）なので、既に補正されている４ａ分を考慮して、（Ｔ3−（ｂ−ａ））が補正パルス幅Ｔamdとなる。そして、カウント値ＣＴ2が補正パルス幅（Ｔ3−（ｂ−ａ））に到達した時点で、階調規定信号ＧＣＰとして３番目のパルスが立ち上がる。３番目のパルスは、時間（Ｔ1＋Ｔ2＋Ｔ3）よりも補正量（３ａ＋ｂ）だけ前倒しで発生するので、階調値６０を表示すべき画素２の実際の表示階調も、この補正量分だけ補正される。３番目のパルスの立ち上がりに伴い、カウント値ＣＴ1は２から３にカウントアップされるとともに、カウント値ＣＴ2は再び０にリセットされる。
【００６５】
これ以降についても同様であり、ＣＴ1＝３（階調値５９）では、基本パルス幅Ｔ4に演算量（ｂ−ａ）を施すことで（２ａ＋２ｂ）分の補正、ＣＴ1＝４（階調値５８）では、基本パルス幅Ｔ5に演算量（ｂ−ａ）を施すことで（ａ＋３ｂ）分の補正、ＣＴ＝６（階調値５７）では、基本パルス幅Ｔ6に演算量（ｂ−ａ）を施すことで４ｂ分の補正がそれぞれ行われる。これにより、４ａから４ｂまでの間を補間しながら各階調値の補正が行われる。
【００６６】
以上のような補正処理は、ＣＴ1＝６１（階調値１）に到達するまで繰り返され、すべての中間調に対する補正が行われる。
【００６７】
このように、本実施形態では、階調データＤを表示階調数よりも少ないｉ個（ｉ≧２）の重み付けコードＷiに変換するとともに、ｉ個の回路ブロック７ａ〜７ｅを用いて、ｉ個の重み付けコードＷiに応じた補正量Ｋiを算出している。したがって、表示階調数に相当する個数の回路ブロックが必要になる従来技術と比較して、回路規模を縮小でき、比較的簡易な構成で横クロストークの補正を行うことが可能になる。
【００６８】
また、本実施形態では、積和演算を行う論理回路で構成された積係数設定回路７２によって、階調データＤに基づいた積和演算を行うことにより、補正量Ｋiを算出している。そのため、変換テーブルが不要となり、回路規模の縮小を図ることができるほか、設計のフレキシビリティの向上を図ることができる。なお、本実施形態では、階調データＤを変換した重み付けコードＷiの積和演算を行っているが、このような観点でいえば、本発明は、重み付けコードＷiの変換を伴わない階調データＤ自体を入力とした積和演算に対しても適用可能である。
【００６９】
さらに、本実施形態では、ｉ個の補正量Ｗiの補間によって、表示階調数に応じた個数の補正量を算出し、算出された補正量に基づいて、電圧パルス幅を補正している。したがって、補正量Ｋiを算出する回路の大規模化を抑制しつつ、補正度精度を確保することが可能になる。
【００７０】
なお、本実施形態にかかる電気光学装置は、例えば、テレビ、プロジェクタ、携帯電話機、携帯端末、モバイル型コンピュータ、パーソナルコンピュータ等を含む様々な電子機器に実装可能である。これらの電子機器に上述した電気光学装置を実装すれば、電子機器の商品価値を一層高めることができ、市場における電子機器の商品訴求力の向上を図ることができる。
【図面の簡単な説明】
【００７１】
【図１】本実施形態にかかる電気光学装置のブロック構成図
【図２】画素の等価回路図
【図３】データ線駆動回路のブロック構成図
【図４】パルス生成回路におけるパルス幅変調の説明図
【図５】補正量算出回路のブロック構成図
【図６】重み付け回路のブロック構成図
【図７】コード変換回路における変換規則の一例を示す図
【図８】１画素の処理における桁上がり信号と演算結果との対応関係の説明図
【図９】計数回路のブロック構成図
【図１０】補正量付加回路のブロック構成図
【図１１】階調値、補正量および演算量の対応関係を示す図
【図１２】補正量付加回路のタイミングチャート
【符号の説明】
【００７２】
１  表示部
２  画素
３  走査線駆動回路
４  データ線駆動回路
５  タイミング信号生成回路
６  電圧生成回路
７  補正量算出回路
８  補正量付加回路
４１  シフトレジスタ
４２  第１のラッチ回路
４３  第２のラッチ回路
４４  パルス生成回路
７１  重み付け回路
７２  積係数設定回路
７３  計数回路
７４  補正量レジスタ
８１  選択カウンタ
８２  基本パルス幅設定回路
８３  パルス幅補正回路
８４  ベースクロックカウンタ
８５  一致検出回路
【図１】
2005070339.tif 000004
【図２】
2005070339.tif 000005
【図３】
2005070339.tif 000006
【図４】
2005070339.tif 000007
【図５】
2005070339.tif 000008
【図６】
2005070339.tif 000009
【図７】
2005070339.tif 000010
【図８】
2005070339.tif 000011
【図９】
2005070339.tif 000012
【図１０】
2005070339.tif 000013
【図１１】
2005070339.tif 000014
【図１２】
2005070339.tif 000015