(57)【要約】【課題】数百ＭＨｚ以上の伝送帯域の信号を処理可能なイコライザ回路を提供すること。【解決手段】イコライザ回路装置は２つの信号処理回路１、２からなり、それぞれは、一方の差動信号を遅延させる遅延線路１２、１３、他方の差動信号と遅延線路の出力信号とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号Ａ、Ｂを出力する加算回路１４、１５、複数の加算信号を増幅する可変利得アンプ１６〜１９、可変利得アンプの出力信号を加算する加算器２０、２１を備える。加算回路２０、２１は直列に接続された複数の抵抗から成る。この構成によって、可変利得アンプに利得の精密な制御や大きなダイナミックレンジが必要なくなり、数百ＭＨｚ以上の信号を処理可能なイコライザ回路が現在入手可能な素子あるいは製造技術によって実現できる。【選択図】図１
2005311419.tif 000002
【特許請求の範囲】
【請求項１】
差動信号の一方の信号を遅延させる遅延手段と、
差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号を出力する加算手段と、
前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、
前記複数の可変利得増幅手段の出力信号を加算する出力合成手段と
を備えたことを特徴とするイコライザ回路装置。
【請求項２】
前記加算手段は直列に接続された複数の抵抗手段から成ることを特徴とする請求項１に記載のイコライザ回路装置。
【請求項３】
更に、伝送路の周波数特性を補償するために前記複数の可変利得増幅手段の利得を調整する調整手段を備えたことを特徴とする請求項１に記載のイコライザ回路装置。
【請求項４】
請求項１に記載したイコライザ回路装置を複数個縦続接続したことを特徴とするイコライザ回路装置。
【請求項５】
入力信号を極性反転して遅延させた信号を出力する反転遅延手段と、
前記入力信号と前記反転遅延手段の出力信号とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号を出力する加算手段と、
前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、
前記複数の可変利得増幅手段の出力信号を加算する出力合成手段と
を備えたことを特徴とするイコライザ回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、イコライザ回路装置に関するものであり、特に、高い周波数まで使用可能なイコライザ回路装置に関するものである。
【背景技術】
【０００２】
従来、デジタル伝送回線を経て受信された受信信号の波形の歪みを補償する等化回路として各種のイコライザ回路が提案されている。下記特許文献１には、デジタル処理およびアナログ処理が可能なトランスバーサルフィルタ型のイコライザ回路が開示されている。
【特許文献１】特開平８−４６５５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記した従来のイコライザ回路をデジタル信号処理する場合には高精度でＡ／Ｄ変換し、乗算、加算等の処理をする処理装置が必要があり、またアナログ信号処理にて実現する場合には、係数を乗算する乗算器として利得の精密な制御が可能でダイナミックレンジが広い可変利得アンプが必要となる。伝送路の伝送速度が低速の場合においては上記したＡ／Ｄ変換器、処理装置あるいは可変利得アンプは容易に入手あるいは製造可能であり、デジタル処理およびアナログ処理のいずれも実現可能である。
【０００４】
ところが、伝送速度が数ギガｂｐｓ以上という高速の全二重デジタルデータ伝送路（ＬＡＮ）に必要な数百ＭＨｚ以上の伝送帯域の信号はデジタル信号処理は非常に困難である。また、アナログ処理するとしても、非常に高い周波数において利得の精密な制御が可能でありかつダイナミックレンジが広い可変利得アンプは入手あるいは製造が不可能であるかあるいは非常に困難であるという問題点があった。
【課題を解決するための手段】
【０００５】
本発明は上記した課題を解決することを目的とし、このために、本発明のイコライザ回路装置は、差動信号の一方の信号を遅延させる遅延手段と、差動信号の他方の信号と前記遅延手段の出力信号とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号を出力する加算手段と、前記複数の加算信号のそれぞれを増幅する複数の可変利得増幅手段と、前記複数の可変利得増幅手段の出力信号を加算する出力合成手段とを備えたことを主要な特徴とする。また、前記加算手段は直列に接続された複数の抵抗手段から成る点にも特徴がある。
【発明の効果】
【０００６】
本発明のイコライザ回路装置は上記のような構成によって、可変利得アンプに利得の精密な制御や大きなダイナミックレンジが必要なくなり、数百ＭＨｚ以上という伝送帯域の信号を処理可能なイコライザ回路が現在入手可能な素子あるいは製造技術によって容易に実現できるという効果がある。
【発明を実施するための最良の形態】
【０００７】
本発明のイコライザ回路装置は、ツイストペアケーブルや同軸ケーブルを使用した数Ｇｂｐｓ以上の超高速デジタルデータ伝送装置（ＬＡＮ）に使用することを前提として開発されたものである。以下実施例１について説明する。
【実施例１】
【０００８】
図３は、本発明のイコライザ回路を使用した伝送装置全体の構成を示すブロック図である。本発明を適用した伝送装置は、同じ構成の相手側伝送装置とツイストペアケーブルあるいは同軸ケーブル３１で接続する。
伝送装置は４つの全２重送受信回路３０、データ分配回路３３およびデータ合成回路３４からなる。データ分配回路３３は、例えば送信データを８ビット毎に区切り、４つの全２重送受信回路３０にそれぞれ２ビットずつ分配する。また、データ合成回路３４は、４チャネルの各２ビットデータを元の８ビットデータに復元する。なお、必要に応じて全２重送受信回路３０に分配されるデータを２ビットより多くして誤り検出／訂正が可能なデータ構成としてもよい。
【０００９】
図４は、全２重送受信回路３０の構成を示すブロック図である。送信データは送信回路４０によって例えばＯＦＤＭ方式で伝送に適したアナログ信号に変換され、増幅器４１により伝送に適した大きさに増幅され、ハイブリッド回路４２を経てケーブル３１に出力される。送信信号の一部は、ケーブル３１に存在する接続点等での反射により「エコー」と呼ばれる不要信号を生ずる。正確なデータ伝送のためにはこの不要信号を適切に除去する必要がある。キャンセル信号生成回路４７は、送信データに基づいて不要信号を消去するためのキャンセル信号を生成する。
【００１０】
ケーブル３１からの受信信号はハイブリッド回路４２によって送信信号と分離され、本発明のイコライザ回路（補償回路）４３に接続する。イコライザ回路４３ではケーブル３１の周波数特性による波形の劣化を後述の方法で補償する。受信回路４５においては、イコライザ回路４３の出力信号がＯＦＤＭ復調され、干渉ひずみ補正回路によってひずみやエコーが補正され、アナログデジタル変換器によりデジタル信号に変換される。デジタル信号は一括して並列直列変換および評価信号生成処理が行われ、受信データおよび評価信号が得られる。
【００１１】
上記の一連の受信動作のタイミングについては、クロック再生回路４６によりクロック信号が抽出され、各種タイミング信号が生成される。調整制御回路４８はＣＰＵを内蔵し、評価信号に基づいてデータを正しく送受信できるようにイコライザ回路４３を含む各回路を調整する。
【００１２】
ここで、イコライザ回路について説明する。従来例にも記載されているように、イコライザ回路はトランスバーサルフィルタによって実現できる。本発明者は実験の結果、イコライザ回路としてのトランスバーサルフィルタの遅延段数は１段を基本形とし、必要な特性に応じてこの１段の基本形を複数個縦続接続すればよいことを発見し、またトランスバーサルフィルタの基本形として伝達関数Ｆが下記の数式１で表されるようなフィルタを実現すればよいことを発見した。
【００１３】
Ｆ＝Ｇ（１-ｋＺ-1）・・・数式１
【００１４】
但し、Ｇ＝１／（１-ｋ）あるいはこの値に比例する値である。実施例においてはイコライザー回路の出力信号を公知の方法で評価して、可変利得アンプによる利得調整によってイコライザ回路が調整され、この調整によってＧが最適な値に設定される。
ｋはケーブルの長さ等によって変化する係数であり、ケーブルの長さによっては、おおよそ０．９〜０．９５の範囲で調整する必要がある。従来の方法では、この伝達特性を実現する場合に、遅延した信号を−ｋ倍するために可変利得アンプを使用していた。しかし、ケーブル長が長いほど信号が減衰すると共にｋの値が１に近づくために、可変利得アンプには利得の精密な制御が可能であり、かつダイナミックレンジが広い低雑音のアンプが必要であった。ところが、数百ＭＨｚ以上という周波数においてこのような可変利得アンプは入手あるいは製造が非常に困難であるという問題点があった。そこで、本発明者は、上記特性を実現する回路として、以下に示すような回路を発明した。
【００１５】
図１は、本発明のイコライザ回路の実施例１の構成を示すブロック図である。図１の回路において、＋側信号処理回路１と−側信号処理回路２とは同一の構成を有している。従って、上側の回路１についてのみ説明する。上側（下側）の回路１にはハイブリッド回路４２の差動出力信号の＋出力信号（−出力信号）が入力される。入力信号はアンプ１０に入力され、所定の利得で増幅される。
【００１６】
アンプ１０の出力信号（Ｉ）は加算回路１４および遅延線路１２に入力される。遅延線路１２は差動信号を遅延させる遅延手段であり、所定の長さの同軸ケーブルを使用可能である。遅延線路１２の出力（Ｄ）は他方の信号処理回路２の加算回路１５に出力される。加算回路１４は、差動信号の正側信号であるアンプ１０の出力信号（Ｉ）と負側の遅延手段である遅延線路１３の出力信号（Ｄ）とを入力し、それぞれ異なる割合で２つの信号を加算した複数の加算信号を出力する加算手段である。
【００１７】
図２は、加算回路の構成を示す機能ブロック図および回路図である。図２（ａ）は加算回路１４の機能を示す機能ブロック図である。アンプ１０（１１）の出力信号である入力信号Ｉは２つの加算器５２、５３にそれぞれそのまま（×１．０）入力される。一方、遅延線路１３（１２）の出力信号（Ｄ）は２つの乗算器（減衰器）５０、５１に入力され、それぞれから０．９倍および０．９５倍の信号が出力される。２つの加算器５２、５３はそれぞれの乗算器５０、５１の出力と信号Ｉとを加算して出力する。この結果、加算回路１４の出力としては、Ａ＝（１−０．９Ｚ-1）およびＢ＝（１−０．９５Ｚ-1）の出力信号が得られる。
【００１８】
図２（ｂ）は加算回路１４の構成例を示す回路図である。本発明の加算回路１４は図示するように複数個（３個）の抵抗の直列回路によって実現できる。そして、出力端子Ａと出力端子Ｂに接続する可変利得アンプ１６、１７の入力インピーダンスが十分大きいときには、３個の抵抗、抵抗５４、抵抗５５、抵抗５６の抵抗値の比を例えば９５：２．５：１０２．５とすることにより、抵抗５５の両端である２つの出力端子にはＡ＝［（１−０．９Ｚ-1）×ｇ1 ］およびＢ＝［（１−０．９５Ｚ-1）×ｇ2 ]に相当する出力信号が得られる。
なお、抵抗値の比は上記に限定されるものではなく、イコライザ回路の調整範囲をカバーできる範囲で任意に設定可能である。
また、ｇ1、ｇ2は固定係数であり、ｇ1≠ｇ2であるので、この回路の２つの出力信号のレベルは厳密には一致していないが、後段の可変利得アンプ１６、１７によってそれぞれの信号レベルが調整されるので問題はない。
出力端子Ａと出力端子Ｂに接続する可変利得アンプ１６、１７の入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗５４：抵抗５５：抵抗５６の抵抗値を設計可能であり、出力端子Ａと出力端子Ｂに、Ａ＝［（１−０．９Ｚ-1）×ｇ1 ］およびＢ＝［（１−０．９５Ｚ-1）×ｇ2 ]に相当する出力信号が得られる。
【００１９】
可変利得増幅手段である可変利得アンプ１６、１７は図４の調整制御回路４８によって、公知の方法で例えば受信信号の誤り率が最小になるようにイコライザ特性（各可変利得アンプの相対的な利得）が調整される。例えば可変利得アンプ１６、１９の利得を最大とし、可変利得アンプ１７、１８の利得を最小（０）とすれば、フィルターの特性は（１−０．９Ｚ-1）となるが、可変利得アンプ１６〜１９の利得を全て同じ（最大）にすれば、フィルターの特性はほぼ（１−０．９２５Ｚ-1）となる。なお、可変利得アンプ１６、１７の内の一方は固定利得にして、他方のみを調整するようにしてもよい。出力合成手段である加算器２０は２つの可変利得アンプ１６、１７の出力信号を加算、合成して出力する。
【００２０】
なお、シングルエンドの信号を処理する場合には、図１の＋信号処理回路１（遅延線路１２を除く）、アンプ１１と遅延線路１３のみを使用し、差動増幅器やコモンモードチョークトランス等を用いてシングルエンドの入力信号を差動信号に変換して＋入力とー入力に入力すればよい。
【００２１】
図５は、実施例１の回路例を示す回路図である。上下同一の回路であるので、上側の回路１についてのみ説明する。＋入力信号は直流カット用コンデンサ６０を介してアンプ６１に入力される。アンプ６１としては、例えばMini-Circuits（登録商標）社のモノリシックアンプＩＣ、ERA-4を使用可能である。このＩＣは出力インピーダンスが５０Ωであり、出力端から電源を供給するものであるので、この実施例においては負荷抵抗６２（例えば３３０Ω）だけでなく、加算回路１４の抵抗６７〜７３、抵抗６４、６５、遅延線路６６、−信号処理回路２における加算回路１４の抵抗６７〜７３に相当する抵抗を介して電源が供給される。
【００２２】
アンプ６１の出力は信号分配とインピーダンスマッチング用の抵抗６４、６５（例えば４３Ω）を介して遅延線路６６および加算回路１４を構成する抵抗ネットワークに入力される。遅延線路６６としては例えば所定長の特性インピーダンス７５Ωの同軸ケーブルを使用可能である。抵抗ネットワーク内の抵抗の内、図２（ｂ）の抵抗５４、５５、５６と対応する抵抗は順に抵抗６７、６８、６９である。残りの抵抗７０〜７３はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。
抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗６７…１３８Ω、抵抗６８…２．２Ω、抵抗６９…１５０Ω、抵抗７０…１５０Ω、抵抗７１…３００Ω、抵抗７２…３００Ω、抵抗７３…１５０Ω。この場合には、前記したｋの値が０．９〜０．９５の範囲で調整が可能である。コンデンサ６３、７４、７５、７６、７９、８０は直流カット用のコンデンサであり、交流的にはコンデンサの両端を短絡したものと等価である。
【００２３】
２つの可変利得アンプ７７、７８は外部（調整制御回路４８）から設定された利得で信号を増幅する。可変利得アンプ７７としては、例えばANALOG DEVICES（登録商標）社のAD8370を使用可能である。このＩＣは利得を外部からデジタル制御可能である。また、NEC（登録商標）のμPC2712TBも使用可能である。このＩＣは電源電圧を変化させることによって利得を調整可能であるので、調整を行うためには電圧の制御が可能な電源回路が必要である。
【００２４】
加算器２０を構成する３個の抵抗８１〜８３は２つの可変利得アンプ７７、７８の出力信号を加算、合成して出力する。
以上のような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能なイコライザ回路が実現できる。また、遅延線路以外はＩＣ化が可能である。
【実施例２】
【００２５】
実施例２は、加算回路からの出力信号数を４個とした場合の本発明のイコライザ回路の例である。図７は、本発明のイコライザ回路の実施例２の回路構成を示す回路図である。実施例１の回路構成では、ケーブル長と関連する広い調整範囲をカバーするようにすると、特に前述した係数ｋが１に近い領域において等化の精度が低下してしまう。そこで、実施例２においては、ｋが１に近い領域を細かく分けてそれぞれに対応する複数の出力を設け、可変利得アンプの利得を制御することによってそれらを所望の特性に合成するようにした。
【００２６】
図７に示す回路図において、図５に示す実施例１の回路と異なる点は加算回路１４を構成する抵抗ネットワーク以降の構成であり、抵抗ネットワークからは４個の異なる出力信号が出力され、可変利得アンプ（105〜108）も４個設けられている。
【００２７】
図６は、実施例２における加算回路の構成例を示す回路図である。実施例２のの回路は図示するように５個の抵抗の直列回路によって実現される。これらの抵抗は図７の抵抗９０〜９４に相当し、残りの抵抗９５〜１００はインピーダンスマッチングあるいは電源供給のための抵抗であり、加算処理を目的とするものではない。
【００２８】
出力端子Ｅ〜Ｈに接続する可変利得アンプの入力インピーダンスが十分大きいときには、上記した５個の抵抗の抵抗値の比、抵抗９０：抵抗９１：抵抗９２：抵抗９３：抵抗９４を例えば９０：５：２．５：１．５：１０１とすることにより、４つの出力端子にはＥ＝［（１-０．８Ｚ-1）×ｇ3 ］、Ｆ＝［（１-０．９Ｚ-1）×ｇ4 ］、Ｇ＝［（１-０．９５Ｚ-1）×ｇ5 ]、Ｈ＝［（１-０．９８Ｚ-1）×ｇ6 ］に相当する出力信号が得られる。なお、ｇ3〜ｇ6は固定係数である。
可変利得アンプの入力インピーダンスが十分大きくない場合でも、公知の設計手法により抵抗９０：抵抗９１：抵抗９２：抵抗９３：抵抗９４の抵抗値を設計可能であり、４つの出力端子にはＥ＝［（１-０．８Ｚ-1）×ｇ3 ］、Ｆ＝［（１-０．９Ｚ-1）×ｇ4 ］、Ｇ＝［（１-０．９５Ｚ-1）×ｇ5 ]、Ｈ＝［（１-０．９８Ｚ-1）×ｇ6 ］に相当する出力信号が得られる。
図７の抵抗ネットワークを構成する各抵抗の抵抗値の一例を以下に示す。抵抗９０…１３４Ω、抵抗９１…２．４Ω、抵抗９２…１Ω、抵抗９３…０．６８Ω、抵抗９４…１５０Ω、抵抗９５…１５０Ω、抵抗９６…３００Ω、抵抗９７…３００Ω、抵抗９８…３００Ω、抵抗９９…３００Ω、抵抗１００…１５０Ω。
【００２９】
４個の可変利得アンプ105〜108は、同時には多くとも２個のアンプのみが動作するように制御される。即ち、フィルターの特性を（１−０．９７Ｚ-1）程度となるようにしたい場合には、可変利得アンプ107の利得を中程度とし、可変利得アンプ108の利得を最大とし、可変利得アンプ105、106の利得を最小（０）とすればよい。以上のような構成によって、広い調整範囲に渡ってより高精度の等化が可能となる。
【実施例３】
【００３０】
図８は、実施例３の回路構成を示すブロック図である。実施例１、２においては、遅延段数が１段の調整可能なトランスバーサルフィルタを構成する例を開示したが、実施例３は遅延段数が２段以上（３段）の場合の構成例である。入力信号Ｉは遅延線路１５０、１５１、１５２でそれぞれ遅延され信号Ｄ1、Ｄ2、Ｄ3が出力される。なお、実現したいフィルターの特性に従って負の信号が必要な場合には、差動信号の＋信号と−信号の入れ替えを行う。
【００３１】
加算回路１５３、１５４、１５５は３つの同じ構成のブロックからなる。各ブロックの機能としては乗算器（減衰器）１６０〜１６３によって各入力信号にそれぞれ係数ａ1〜ｄ1を乗算し、加算器１６４によって加算するものである。実際の回路としては抵抗ネットワークによって特定のケーブル長と対応する所望のフィルター特性となる信号を合成して出力する。
【００３２】
３つの可変利得アンプ１５６〜１５８は、実施例１の可変利得アンプ１６、１７に相当するものであり、所望の出力特性となるようにそれぞれの利得が相対的に制御される。加算器１５９は全ての可変利得アンプの出力信号を加算、合成して出力する。なお、この実施例３はシングルエンド信号用であるが、差動信号用の回路は、図８の回路を差動の構成とすることによって実現できる。このとき、可変利得アンプ１５６〜１５８は差動の構成のものを用いる。
【００３３】
このような構成によって、現在入手あるいは製造可能な素子のみによって、非常に高い周波数まで動作可能な多段のイコライザ回路（トランスバーサルフィルタ）が実現できる。
【００３４】
以上、実施例を開示したが、本発明には以下のような変形例も考えられる。上述の実施例において、図１、図５、図７の回路では、＋入力と−入力からの信号を用いているが、アンプ１０と１１の出力端にコモンモードチョークトランスを挿入することによって、＋入力側と−入力側で発生する雑音の同相成分を除去することが可能である。これにより、コライザー回路の雑音を低減することが可能である。
実施例においてはトランスバーサルフィルタの遅延段数が１段の基本形について開示したが、イコライザー回路に必要な特性に応じてこの１段の基本形を複数回路縦続接続してもよい。
本発明のイコライザー回路は、ＯＦＤＭ方式の信号だけでなくＰＡＭ方式の信号など任意の信号について、ケーブル等の伝送における歪みを補償することが出来る。
【図面の簡単な説明】
【００３５】
【図１】本発明のイコライザ回路の実施例１の構成を示すブロック図である。
【図２】加算回路の構成を示す機能ブロック図および回路図である。
【図３】本発明のイコライザ回路を使用した伝送装置全体の構成を示すブロック図である。
【図４】全２重送受信回路３０の構成を示すブロック図である。
【図５】実施例１の回路例を示す回路図である。
【図６】実施例２における加算回路の構成例を示す回路図である。
【図７】本発明のイコライザ回路の実施例２の回路構成を示回路図である。
【図８】実施例３の回路構成を示すブロック図である。
【符号の説明】
【００３６】
１０、１１      アンプ
１２、１３      遅延線路
１４、１５      加算回路
１６〜１９      可変利得アンプ
２０、２１      加算器
【図１】
2005311419.tif 000003
【図２】
2005311419.tif 000004
【図３】
2005311419.tif 000005
【図４】
2005311419.tif 000006
【図５】
2005311419.tif 000007
【図６】
2005311419.tif 000008
【図７】
2005311419.tif 000009
【図８】
2005311419.tif 000010