(57)【要約】【課題】  安定して良好にＥＳＤ破壊から保護すること。【解決手段】  バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に力端子ＯＵＴを介して出力する。第２のトランジスタＱ１２は、出力端子ＯＵＴと第１のトランジスタＱ１１のゲートに各々ドレインとソースが接続されている。電圧検知回路１４は、出力端子ＯＵＴの電圧を検知し、第２の電源ＶＤＤの電圧に対応づけられるあらかじめ設定された条件において第２のトランジスタＱ１２をオンする信号を第２のトランジスタＱ１２のゲートに与える。【選択図】  図１
2005197980.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源と出力端子に各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子に接続された第１のトランジスタを含む半導体集積回路内の信号を半導体集積回路外に前記出力端子を介して出力するバッファ回路と、
前記出力端子と前記第１のトランジスタのゲートに各々ドレインとソースが接続された第２のトランジスタと、
前記出力端子の電圧を検知し、第２の電源の電圧に対応づけられるあらかじめ設定された条件において前記第２のトランジスタをオンする信号を該第２のトランジスタのゲートに与える電圧検知回路と
を有することを特徴とするＥＳＤ保護機能付き信号出力回路。
【請求項２】
前記電圧検知回路が、前記第２の電源にゲートが接続され、前記第２のトランジスタのゲート及び抵抗素子を介して前記第１の電源にソースが接続された第３のトランジスタを有することを特徴とする請求項１に記載のＥＳＤ保護機能付き信号出力回路。
【請求項３】
前記電圧検知回路が、前記第２のトランジスタのゲート及び抵抗素子を介して前記第２の電源にソースが接続され、前記第１の電源にゲートが接続された第３のトランジスタを有することを特徴とする請求項１に記載のＥＳＤ保護機能付き信号出力回路。
【請求項４】
第１の電源と出力端子に各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子に接続された第１のトランジスタを含む半導体集積回路内の信号を半導体集積回路外に前記出力端子を介して出力するバッファ回路と、
前記出力端子と前記第１のトランジスタのゲートに各々ドレインとソースが接続された第２のトランジスタと、
前記出力端子と第２の電源の間に電気的に逆方向に接続されたダイオードと、
前記第２の電源の電圧を検知し、あらかじめ設定された条件において前記第２のトランジスタをオンする信号を該第２のトランジスタのゲートに与える電圧検知回路と
を有することを特徴とするＥＳＤ保護機能付き信号出力回路。
【請求項５】
前記電圧検知回路が、抵抗素子と容量素子を介して各々前記第２の電源と前記第１の電源にゲートが接続され、前記第２のトランジスタのゲート及び抵抗素子を介して前記第１の電源にソースが接続された第３のトランジスタを有することを特徴とする請求項４に記載のＥＳＤ保護機能付き信号出力回路。
【請求項６】
前記電圧検知回路が、前記第２のトランジスタのゲート及び抵抗素子を介して前記第２の電源にソースが接続され、抵抗素子と容量素子を介して各々前記第１の電源と前記第２の電源にゲートが接続された第３のトランジスタを有することを特徴とする請求項４に記載のＥＳＤ保護機能付き信号出力回路。
【請求項７】
前記電圧検知回路が、前記第２の電源と前記第２のトランジスタのゲートに接続された容量素子と、前記第１の電源と前記第２のトランジスタのゲートに接続された抵抗素子を有することを特徴とする請求項４に記載のＥＳＤ保護機能付き信号出力回路。
【請求項８】
前記電圧検知回路が、前記第２の電源と前記第２のトランジスタのゲートに接続された抵抗素子と、前記第１の電源と前記第２のトランジスタのゲートに接続された容量素子を有することを特徴とする請求項４に記載のＥＳＤ保護機能付き信号出力回路。
【請求項９】
前記電圧検知回路が、前記第２の電源と前記第２のトランジスタのゲートに接続された抵抗素子と、前記第１の電源と前記第２のトランジスタのゲートに接続された容量素子を有し、かつ前記第２のトランジスタのゲートがインバータを介して前記抵抗素子と前記容量素子の接続点に接続されていることを特徴とする請求項４に記載のＥＳＤ保護機能付き信号出力回路。
【請求項１０】
前記電圧検知回路が、前記第２の電源と前記第２のトランジスタのゲートに接続された容量素子と、前記第１の電源と前記第２のトランジスタのゲートに接続された抵抗素子を有し、かつ前記第２のトランジスタのゲートがインバータを介して前記抵抗素子と前記容量素子の接続点に接続されていることを特徴とする請求項４に記載のＥＳＤ保護機能付き信号出力回路。
【請求項１１】
第１の電源と出力端子に各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子に接続された第１のトランジスタを含む半導体集積回路内の信号を半導体集積回路外に前記出力端子を介して出力するバッファ回路と、
前記出力端子と前記第１のトランジスタのゲートに各々ソースとドレインが接続された第２のトランジスタと、
第２の電源の電圧に対応づけられる電圧を前記第２のトランジスタのゲートに与える電圧出力回路と
を有することを特徴とするＥＳＤ保護機能付き信号出力回路。
【請求項１２】
前記電圧検知回路が、前記第２の電源と前記第２のトランジスタのゲートに接続された抵抗素子と、前記第１の電源と前記第２のトランジスタのゲートに接続された容量素子を有することを特徴とする請求項１１に記載のＥＳＤ保護機能付き信号出力回路。
【請求項１３】
前記電圧検知回路が、前記第２の電源と前記第２のトランジスタのゲートに接続された容量素子と、前記第１の電源と前記第２のトランジスタのゲートに接続された抵抗素子を有することを特徴とする請求項１１に記載のＥＳＤ保護機能付き信号出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＳＤ保護機能付き信号出力回路に関し、より詳細には、半導体集積回路製造技術によって製造され、半導体集積回路内の信号を半導体集積回路外部へ出力するための出力回路（例えば、デジタル信号の出力回路、一般的なアナログ信号出力用オペアンプ、オーディオアナログ信号用オペアンプ、ビデオ信号出力アンプ、スピーカーアンプ、ヘッドホンアンプ、アナログレファレンス信号出力回路等）に関し、特に、信号出力を行う出力端子に集積回路外部から静電気パルスが印加された場合に出力回路を良好に静電破壊（すなわち、ＥＳＤ；electrostatic discharge）から保護することが可能であるＥＳＤ保護機能付き信号出力回路に関する。
【背景技術】
【０００２】
半導体集積回路内の信号を集積回路外へ出力する出力端子は、半導体外部へ直接つながっているため、半導体集積回路をプリント基板に実装する際、あるいは半導集積回路を実際に使用する際など、外部から静電気による時として数千ボルトにもなる高電圧の電荷が印加される機会が多い。このような静電気パルスによって半導体回路を永久的に破壊してしまわぬよう、半導体の出力端子は静電破壊に対して強い耐力を有することが望まれている。静電破壊に対して強い耐力を有する出力端子を実現するために、従来から様々な試みがなされている。
【０００３】
図１７は、従来のＥＳＤ保護機能付き信号出力回路の一例を示す回路図で、特許文献１に記載されている信号出力回路を示している。  
Ｑ１７１、Ｑ１７３はＮ型ＭＯＳトランジスタ、Ｑ１７２はＰ型ＭＯＳトランジスタであり、半導体回路内の信号の入力端子ＩＮをＱ１７１、Ｑ１７２で構成するバッファ回路としてのインバータで出力端子ＯＵＴにデジタル信号を出力する出力回路である。
【０００４】
この半導体回路は、グランド電源ＶＳＳと正電源ＶＤＤとで駆動される。Ｑ１７３は静電破壊から半導体回路を守るための素子であり、ドレインとソースは、出力端子ＯＵＴとグランド電源ＶＳＳにつながれ、ゲートはグランド電源ＶＳＳにつながれ、通常の信号出力状態においてはオフしている。いま、グランド電源ＶＳＳを基準として正の電圧の静電気パルスが印加されると、Ｑ１７３はブレークダウンを起こし、ドレイン／ソース間に出力端子ＯＵＴに印加された静電気による電荷を通過させ、出力端子ＯＵＴの電圧を下げることを行い、出力端子ＯＵＴにつながる回路が高電位状態にさらされ、静電破壊してしまうことのないようにしている。
【０００５】
図１８は、従来のＥＳＤ保護機能付き信号出力回路の他の例を示す回路図で、特許文献２に記載されている信号出力回路を示している。Ｑ１８１、Ｑ１８２はＮ型トランジスタであり、半導体回路内の信号の入力端子ＩＮをＱ１８１によるオープンドレイン回路で出力端子ＯＵＴにデジタル信号を出力する出力回路である。
【０００６】
この半導体回路は、グランド電源ＶＳＳと正電源ＶＤＤとで駆動される。Ｑ１８２は静電破壊から半導体回路を守るための機能をおこなう素子であり、ドレインとソースは、出力端子ＯＵＴとＱ１８１のゲートにつながれ、ゲートはグランド電源ＶＳＳにつながれ、通常の信号出力状態においてはオフしている。いま、グランド電源ＶＳＳを基準として正の電圧の静電気パルスが印加されると、Ｑ１８２はブレークダウンを起こし、ドレイン／ソース間が導通状態になり、Ｑ１８１のゲート電圧を持ち上げ、Ｑ１８１は強くオンし、Ｑ１８１のドレイン／ソース間に出力端子ＯＵＴに印加された静電気による電荷を通過させ、出力端子ＯＵＴの電圧を下げることを行い、出力端子ＯＵＴにつながる回路が高電位状態にさらされ静電破壊してしまうことのないようにしている。
【０００７】
【特許文献１】特開２０００−２１６６７３号公報
【特許文献２】特開平１１−５４７１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかし、図１７に示した回路及び図１８に示した回路では、印加された静電気による高い電圧でトランジスタのブレークダウンを起こしてから、静電気による電荷を逃がすことを行う。そのため、ブレークダウンが起こる電圧は低い場合は８Ｖ〜１０Ｖ、または高い場合は３０Ｖ〜１００Ｖと、デバイスごとの製造条件による個体差や温度の影響を強く受ける。したがって、容易にブレークダウンが起こらない場合には、半導体回路を破壊してしまうことがあり、安定したＥＳＤ破壊保護回路を実現することは難しいという問題がある。
【０００９】
また、ブレークダウンが起こることで、ＥＳＤ保護を目的として付け加えられたトランジスタ等の素子自身を破壊することがあり、出力端子のリーク電流が増加したり、通常の信号出力ができなくなったりする場合があるという問題がある。
【００１０】
本発明は、このような課題に鑑みてなされたもので、安定して良好にＥＳＤ破壊から半導体回路を保護することのできるＥＳＤ保護機能付き信号出力回路を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、このような目的を達成するためになされたもので、実施形態１の発明は、第１の電源（ＶＳＳ）と出力端子（ＯＵＴ）に各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子（ＩＮ）に接続された第１のトランジスタ（Ｑ１１）を含む半導体集積回路内の信号を半導体集積回路外に前記出力端子（ＯＵＴ）を介して出力するバッファ回路（Ｑ１１，Ｑ１３）と、前記出力端子（ＯＵＴ）と前記第１のトランジスタ（Ｑ１１）のゲートに各々ドレインとソースが接続された第２のトランジスタ（Ｑ１２）と、前記出力端子（ＯＵＴ）の電圧を検知し、第２の電源（ＶＤＤ）の電圧に対応づけられるあらかじめ設定された条件において前記第２のトランジスタ（Ｑ１２）をオンする信号を該第２のトランジスタ（Ｑ１２）のゲートに与える電圧検知回路（１４）とを有することを特徴とする。（図１に対応）
【００１２】
このような構成によれば、通常の信号出力状態では第２のトランジスタはオフしており、第１のトランジスタを含むバッファ回路による信号出力を行う。静電気パルスが印加され出力端子の電圧が高くなると、それを電圧検知回路が検知し、第２のトランジスタをオンし、出力端子と第１のトランジスタのゲートを導通させ、第１のトランジスタのゲート電圧を上げ、第１のトランジスタはオンとなり、即座に印加された静電気パルスをグランドラインあるいは電源ラインに流し去る。これにより、出力端子につながる回路が高電位状態にさらされ静電破壊してしまわぬことのないようになっており、安定して良好なＥＳＤ保護回路を実現することができる。
【００１３】
また、実施形態２の発明は、第１の電源（ＶＳＳ）と出力端子（ＯＵＴ）に各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子（ＩＮ）に接続された第１のトランジスタ（Ｑ２１）を含む半導体集積回路内の信号を半導体集積回路外に前記出力端子（ＯＵＴ）を介して出力するバッファ回路（Ｑ２１，Ｑ２３）と、前記出力端子（ＯＵＴ）と前記第１のトランジスタ（Ｑ２１）のゲートに各々ドレインとソースが接続された第２のトランジスタ（Ｑ２２）と、前記出力端子（ＯＵＴ）と第２の電源（ＶＤＤ）の間に電気的に逆方向に接続されたダイオード（Ｄ２５）と、前記第２の電源（ＶＤＤ）の電圧を検知し、あらかじめ設定された条件において前記第２のトランジスタ（Ｑ２２）をオンする信号を該第２のトランジスタ（Ｑ２２）のゲートに与える電圧検知回路（２４）とを有することを特徴とする。（図２に対応）
【００１４】
このような構成によれば、通常の信号出力状態では前記第２のトランジスタはオフしており、第１のトランジスタを含むバッファ回路による信号出力を行う。静電気パルスが印加され、出力端子の電圧が高くなると、ダイオードを介して電源ラインが引き上げられ、それを電圧検知回路が検知し、第２のトランジスタをオンし、出力端子と第１のトランジスタのゲートを導通させ、第１のトランジスタのゲート電圧を上げ、第１のトランジスタはオンとなり、即座に印加された静電気パルスをグランドラインあるいは電源ラインに流し去る。これにより、出力端子につながる回路が高電位状態にさらされ静電破壊してしまわぬことのないようになっており、安定して良好なＥＳＤ保護回路を実現することができる。
【００１５】
また、「電気的に逆方向に接続されたダイオード」について説明すると、通常状態での出力端子の電位と第２の電源の電位とを比較して高い側にＰＮダイオードのＮ端子、低い側にＰ端子が接続されているダイオードのことを意図しており、通常状態では非導通状態である。
【００１６】
また、実施形態３の発明は、第１の電源（ＶＳＳ）と出力端子（ＯＵＴ）に各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子（ＩＮ）に接続された第１のトランジスタ（Ｑ３１）を含む半導体集積回路内の信号を半導体集積回路外に前記出力端子（ＯＵＴ）を介して出力するバッファ回路（Ｑ３１，Ｑ３３）と、前記出力端子（ＯＵＴ）と前記第１のトランジスタ（Ｑ３１）のゲートに各々ソースとドレインが接続された第２のトランジスタ（Ｑ３２）と、第２の電源（ＶＤＤ）の電圧に対応づけられる電圧を前記第２のトランジスタ（Ｑ３２）のゲートに与える電圧出力回路（３４）とを有することを特徴とする。（図３に対応）
【００１７】
このような構成によれば、通常の信号出力状態では第２のトランジスタはオフしており、第１のトランジスタを含むバッファ回路による信号出力を行う。静電気パルスが印加され、出力端子の電圧が高くなると、第２のトランジスタは、電圧発生回路の出力につながれたゲートの電圧と、出力端子につながれたドレインの電圧の関係でオンとなり、出力端子と第１のトランジスタのゲートを導通させ、第１のトランジスタのゲート電圧を上げ、第１のトランジスタはオンとなり、即座に印加された静電気パルスをグランドラインあるいは電源ラインに流し去る。これにより、出力端子につながる回路が高電位状態にさらされ静電破壊してしまわぬことのないようになっており、安定して良好なＥＳＤ保護回路を実現することができる。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、出力端子に静電気パルスが印加された場合に、出力端子あるいは電源の電圧を検知し、出力端子と出力バッファ回路のゲートをトランジスタで短絡することで、出力バッファ回路のトランジスタをオンさせ、印加された静電気パルスを電源あるいはグランドに逃がすようにしたので、安定して良好にＥＳＤ破壊から保護することのできるＥＳＤ保護機能付き信号出力回路を提供することができる。
【発明を実施するための最良の形態】
【００１９】
以下、図面を参照して本発明の実施形態について説明する。  
（実施形態１）
図１は、本発明に係るＥＳＤ保護機能付き信号出力回路の実施形態１を説明するための回路図である。この実施形態１に示す信号出力回路は、バッファ回路Ｑ１１，Ｑ１３と第２のトランジスタＱ１２と電圧検知回路１４とを備え、バッファ回路Ｑ１１，Ｑ１３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ１１を含む半導体集積回路内の信号を半導体集積回路外に出力端子ＯＵＴを介して出力するように構成されている。
【００２０】
また、第２のトランジスタＱ１２は、出力端子ＯＵＴと第１のトランジスタＱ１１のゲートに各々ドレインとソースが接続されている。さらに、電圧検知回路１４は、出力端子ＯＵＴの電圧を検知し、第２の電源ＶＤＤの電圧に対応づけられるあらかじめ設定された条件において第２のトランジスタＱ１２をオンする信号を第２のトランジスタＱ１２のゲートに与えるように構成されている。
【００２１】
つまり、この実施形態１に示す信号出力回路は、ＭＯＳトランジスタを用いた例を示しており、Ｑ１１、Ｑ１２はＮ型トランジスタである。第１のトランジスタＱ１１は、第１の電源としてのグランド電源ＶＳＳと出力端子ＯＵＴとにソースとドレインが接続され、ゲートは半導体回路内部の信号の入力端子ＩＮに接続されている。Ｑ１３はＰ形トランジスタであり、ソースとドレインが正電源ＶＤＤと出力端子ＯＵＴに接続され、ゲートがＱ１１のゲートと同じく半導体集積回路内の信号の入力端子ＩＮに接続されている。
【００２２】
Ｑ１１とＱ１３がバッファ回路を構成しており、半導体の内部信号の入力端子ＩＮを半導体集積回路外に出力端子ＯＵＴを介して出力する。第２のトランジスタとしてのＱ１２は、出力端子ＯＵＴとＱ１１のゲートにドレインとソースが接続され、ゲートは電圧検知回路１４からの出力に接続される。電圧検知回路１４は出力端子ＯＵＴの電圧を入力とし、第２の電源としての本半導体回路を駆動する正電源ＶＤＤ電圧に対応づけられるあらかじめ設定された条件においてＱ１２をオン／オフする信号を出力する。
【００２３】
ここで通常の信号出力状態では、Ｑ１２はオフしており信号出力を阻害することはない。また、電圧検知回路１４は、出力端子ＯＵＴの電圧が正電源ＶＤＤより例えば１Ｖ高い電圧を超えた場合にＱ１２をオンするようにする。
【００２４】
図１４は、図１に示される本発明の信号出力回路の動作を説明するためのタイミングチャートを示す図である。  
まず、半導体回路の内部信号ＩＮはＶＳＳ電位（０Ｖ）であるＬであり、出力端子ＯＵＴはＶＤＤ電位であるＨであり、電圧検知回路１４の出力でありＱ１２のゲートであるＡ点はＬとなっている。
【００２５】
時刻ｔ０において、出力端子ＯＵＴに静電気パルスが印加されると、出力端子ＯＵＴの電圧が上昇する。時刻ｔ１において、出力端子ＯＵＴがＶＤＤ＋１Ｖより高くなると、電圧検知回路１４がその出力であるＡ点の電圧を上げ始める。時刻ｔ２において、Ａ点の電位がＮ型トランジスタの閾値電圧ＶＴｎを越すとＱ１２はオンし、入力端子ＩＮの内部信号も引き上げられ始める。
【００２６】
時刻ｔ３において、内部信号がＮ型トランジスタの閾値電圧ＶＴｎを越すとＱ１１がオンし、出力端子ＯＵＴに印加された静電気の電荷がグランド電源ＶＳＳに逃がされ、出力端子ＯＵＴの電圧は下がる。時刻ｔ４において、出力端子ＯＵＴの電圧がふたたびＶＤＤ＋１Ｖより低くなると、Ａ点の電圧が下がり、やがてＱ１２はオフし、内部信号の電圧も下がり、Ｑ１１が再びオフし、通常の信号出力状態にもどる。
【００２７】
以上のような過程により、出力端子ＯＵＴにつながる回路が高電位状態にさらされ静電破壊してしまうことがないようにできる。
【００２８】
（実施形態２）
図２は、本発明に係るＥＳＤ保護機能付き信号出力回路の実施形態２を説明するための回路図である。この実施形態２に示す信号出力回路は、バッファ回路Ｑ２１，Ｑ２３と第２のトランジスタＱ２２とダイオードＤ２５と電圧検知回路２４を備え、バッファ回路Ｑ２１，Ｑ２３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ２１を含む半導体集積回路内の信号を半導体集積回路外に出力端子ＯＵＴを介して出力するように構成されている。
【００２９】
また、第２のトランジスタＱ２２は、出力端子ＯＵＴと第１のトランジスタＱ２１のゲートに各々ソースとドレインが接続されている。また、ダイオードＤ２５は、出力端子ＯＵＴと第２の電源ＶＤＤの間に電気的に逆方向に接続されている。さらに、電圧検知回路２４は、第２の電源ＶＤＤの電圧を検知し、あらかじめ設定された条件において第２のトランジスタＱ２２をオンする信号を第２のトランジスタＱ２２のゲートに与えるように構成されている。
【００３０】
つまり、この実施形態２に示す信号出力回路は、ＭＯＳトランジスタを用いた例であり、Ｑ２１、Ｑ２２はＮ型トランジスタである。第１のトランジスタとしてのＱ２１は、第１の電源としてのグランド電源ＶＳＳと出力端子ＯＵＴとにソースとドレインが接続され、ゲートは半導体回路内部の信号の入力端子ＩＮに接続されている。Ｑ２３はＰ形トランジスタのであり、ソースとドレインが正電源ＶＤＤと出力端子ＯＵＴに接続され、ゲートがＱ２１のゲートと同じく半導体集積回路内の信号の入力端子ＩＮに接続されている。
【００３１】
Ｑ２１とＱ２３がバッファ回路を構成しており、半導体の内部信号の入力端子ＩＮを半導体集積回路外に出力端子ＯＵＴを介して出力する。第２のトランジスタとしてのＱ２２は、出力端子ＯＵＴとＱ２１のゲートにドレインとソースが接続され、ゲートは電圧検知回路２４からの出力に接続される。Ｄ２５は出力端子ＯＵＴから第２の電源ＶＤＤ方向に接続されたダイオードである。電圧検知回路２４は、第２の電源ＶＤＤの電圧を入力とし、あらかじめ設定された条件においてＱ２２をオン／オフする信号を出力する。
【００３２】
ここで通常の信号出力状態では、Ｑ２２はオフしており、Ｑ２１による信号出力を阻害することはない。また、電圧検知回路は電源ＶＤＤの電圧が通常動作状態の電源電圧より例えば１Ｖ高い電圧を超えた場合にＱ２２をオンするようにする。
【００３３】
図１５は、図２に示される本発明の信号出力回路の動作を説明するためのタイミングチャートを示す図である。  
まず、はじめ半導体の内部信号の入力端子ＩＮはＶＳＳ電位（０Ｖ）であるＬであり、出力端子ＯＵＴはＶＤＤ電位であるＨであり、電圧検知回路２４の出力でありＱ２２のゲートであるＡ点はＬとなっている。
【００３４】
時刻ｔ０において、出力端子ＯＵＴに静電気パルスが印加されると出力端子ＯＵＴの電圧が上昇する。通常状態の正電源ＶＤＤの電圧をＶＤＤＡとし、ダイオードの順方向閾値電圧をＶＴｄとすると、時刻ｔ１において、出力端子ＯＵＴがＶＤＤＡ＋ＶＴｄより高くなり、出力端子ＯＵＴがＶＴｄの電圧差を隔てて電源ラインＶＤＤを引き上げる。時刻ｔ２において、ＶＤＤの電圧がＶＤＤＡ＋１Ｖより高くなると、信号検知回路がその出力であるＡ点の電圧を上げ始める。
【００３５】
時刻ｔ３において、Ａ点の電位がＮ型トランジスタの閾値電圧ＶＴｎを越すとＱ２２はオンし、入力端子ＩＮの内部信号も上昇しはじめる。時刻ｔ４において、入力端子ＩＮの内部信号がＮ型トランジスタの閾値電圧ＶＴｎを越すとＱ２１がオンし、出力端子ＯＵＴに印加された静電気の電荷がＶＳＳに逃がされ、出力端子ＯＵＴの電圧は下がる。また、それに伴って正電源ＶＤＤも下がる。
【００３６】
時刻ｔ５において、正電源ＶＤＤの電圧がふたたびＶＤＤＡ＋１Ｖより低くなると、電圧検知回路２４がその出力であるＡ点の電圧を下げ、Ｑ２２はオフし、入力端子ＩＮの内部信号の電圧も下がり、Ｑ２１が再びオフし、通常の信号出力状態にもどる。
【００３７】
以上のような過程により、出力端子につながる回路が高電位状態にさらされ静電破壊してしまうことがないようにできる。
【００３８】
（実施形態３）
図３は、本発明に係るＥＳＤ保護機能付き信号出力回路の実施形態３を説明するための回路図である。この実施形態３に示す信号出力回路は、バッファ回路Ｑ３１，Ｑ３３と第２のトランジスタＱ３２と電圧出力回路（３４）とを備え、バッファ回路Ｑ３１，Ｑ３３は、第１の電源ＶＳＳと出力端子ＯＵＴに各々ソースとドレインが接続され、ゲートが半導体の内部信号の入力端子ＩＮに接続された第１のトランジスタＱ３２を含む半導体集積回路内の信号を半導体集積回路外に出力端子ＯＵＴを介して出力するように構成されている。
【００３９】
また、第２のトランジスタＱ３２は、出力端子（ＯＵＴ）と第１のトランジスタＱ３１のゲートに各々ソースとドレインが接続されている。さらに、電圧出力回路３４は、第２の電源ＶＤＤの電圧に対応づけられる電圧を第２のトランジスタＱ３２のゲートに与えるように構成されている。
【００４０】
つまり、この実施形態３に示す信号出力回路は、ＭＯＳトランジスタを用いた例であり、Ｑ３１はＮ型トランジスタである。第１のトランジスタとしてのＱ３１は、第１の電源としてのグランド電源ＶＳＳと出力端子ＯＵＴとにソースとドレインが接続され、ゲートは半導体回路内部の信号の入力端子ＩＮに接続されている。Ｑ３２、Ｑ３３はＰ形トランジスタであり、ソースとドレインが正電源ＶＤＤと出力端子ＯＵＴに接続され、ゲートがＱ３１のゲートと同じく半導体集積回路内の信号の入力端子ＩＮに接続されている。
【００４１】
Ｑ３１とＱ３３がバッファ回路を構成しており、半導体の内部信号の入力端子ＩＮを半導体集積回路外に出力端子ＯＵＴを介して出力する。第２のトランジスタとしてのＱ３２は、出力端子ＯＵＴとＱ３１のゲートにドレインとソースが接続され、ゲートは電圧発生回路３４からの出力に接続される。電圧発生回路３４の第２の電源としての本半導体回路を駆動する正電源ＶＤＤ電圧に対応づけられる電圧の信号を出力する。
【００４２】
ここで通常の信号出力状態では、Ｑ３２はオフしており、信号出力を阻害することはない。また、電圧出力回路３４は通常の信号出力状態における正電源ＶＤＤの電圧を保持し出力するようにする。
【００４３】
図１６は、図３に示される本発明の信号出力回路の動作を説明するためのタイミングチャートを示す図である。  
まず、半導体の入力端子ＩＮの内部信号はＶＳＳ電位（０Ｖ）であるＬであり、出力端子ＯＵＴはＶＤＤ電位であるＨであり、電圧出力回路３４の出力であり、Ｑ３２のゲートであるＡ点はＬとなっている。
【００４４】
時刻ｔ０において、出力端子ＯＵＴに静電気パルスが印加されると出力端子ＯＵＴの電圧が上昇する。Ｐ型トランジスタの閾値電圧をＶＴｐとすると、時刻ｔ１において、出力端子ＯＵＴがＶＤＤ＋ＶＴｐより高くなると、電圧出力回路３４がその出力であるＡ点の電圧を上げ始める。時刻ｔ２において、Ａ点の電位がＮ型トランジスタの閾値電圧ＶＴｎを越すとＱ３２はオンし、入力端子ＩＮの内部信号も引き上げられ始める。
【００４５】
時刻ｔ３において、入力端子ＩＮの内部信号がＮ型トランジスタの閾値電圧ＶＴｎを越すとＱ３１がオンし、出力端子ＯＵＴに印加された静電気の電荷がグランド電源ＶＳＳに逃がされ、出力端子ＯＵＴの電圧は下がる。時刻ｔ４において、出力端子ＯＵＴの電圧がふたたびＶＤＤ＋ＶＴｐより低くなると、Ａ点の電圧が下がり、やがてＱ３２はオフし、入力端子ＩＮの内部信号の電圧も下がり、Ｑ３１が再びオフし、通常の信号出力状態にもどる。
【００４６】
以上のような過程により、出力端子につながる回路が高電位状態にさらされ静電破壊してしまうことがないようにできる。
【００４７】
以下、上述した各実施形態に対応した具体的な実施例について説明する。  
【実施例１】
【００４８】
図４は、上述した実施形態１に係る本発明の実施例１を説明するための回路図である。電圧検知回路４４が、第２の電源ＶＤＤにゲートが接続され、第２のトランジスタＱ４２のゲート及び抵抗素子Ｒ４６を介して第１の電源ＶＳＳにソースが接続された第３のトランジスタＱ４５を有している。
【００４９】
つまり、本実施例１では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ４１、Ｑ４２はＮ型トランジスタで、Ｑ４３、Ｑ４５はＰ型トランジスタで、Ｒ４６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子である。
【００５０】
Ｑ４１とＱ４３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態１において説明した電圧検知回路１４に対応する部分が、破線で囲まれた、トランジスタＱ４５と抵抗素子Ｒ４６とからなる回路である。
【００５１】
この破線に囲まれた電圧検知回路４４の動作は、Ｑ４５のゲートはＶＤＤに接続され、通常の状態ではオフしており、Ｑ４２のゲートにつながるノードはＲ４６によってＶＳＳの電圧になっており、Ｑ４２をオフしている。Ｑ４５の閾値電圧をＶＴｐ（ただしＶＴｐは絶対値）とすると、ＶＳＳ基準の正電圧の静電気パルスが出力端子ＯＵＴに印加され、出力端子ＯＵＴの電圧がＶＤＤ＋ＶＴｐより高い電圧になるとＱ３５はオンする。すると出力端子ＯＵＴにある高い電位は、Ｑ４５を介してＱ４２のゲートに与えられＱ４２がオンする。するとＱ４１がオンし、出力端子ＯＵＴの高い電位の電荷をグランド電源ＶＳＳに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【実施例２】
【００５２】
図５は、上述した実施形態１に係る本発明の実施例２を説明するための回路図である。電圧検知回路５４が、第２のトランジスタ５２のゲート及び抵抗素子Ｒ５６を介して第２の電源ＶＤＤにソースが接続され、第１の電源ＶＳＳにゲートが接続された第３のトランジスタＱ５５を有している。
【００５３】
つまり、本実施例２では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ５１、Ｑ５５はＮ型トランジスタで、Ｑ５２、Ｑ５３はＰ型トランジスターで、Ｒ５６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子である。
【００５４】
Ｑ５１とＱ５３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態１において説明した電圧検知回路５４に対応する部分が、破線で囲まれた、トランジスタＱ５５と抵抗素子Ｒ５６とからなる回路である。
【００５５】
この破線に囲まれた電圧検知回路５４の動作は、Ｑ５５のゲートはＶＳＳに接続され、通常の状態ではオフしており、Ｑ５２のゲートにつながるノードはＲ５６によってＶＤＤの電圧になっており、Ｑ５２をオフしている。Ｑ５５の閾値電圧をＶＴｎとすると、ＶＤＤ基準の負電圧の静電気パルスが出力端子に印加され、出力端子ＯＵＴの電圧がＶＳＳ−ＶＴｎより低い電圧になるとＱ５５はオンする。すると出力端子ＯＵＴにある低い電位はＱ５５を介してＱ５２のゲートに与えられＱ５２がオンする。するとＱ５３がオンし、出力端子ＯＵＴの低い電位の電荷を正電源ＶＤＤに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【実施例３】
【００５６】
図６は、上述した実施形態２に係る本発明の実施例３を説明するための回路図である。電圧検知回路６４が、抵抗素子Ｒ６８と容量素子Ｃ６７を介して各々第２の電源ＶＤＤと第１の電源ＶＳＳにゲートが接続され、第２のトランジスタＱ６２のゲート及び抵抗素子Ｒ６６を介して第１の電源ＶＳＳにソースが接続された第３のトランジスタＱ６５を有している。
【００５７】
つまり、本実施例３では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ６１、Ｑ６２はＮ型トランジスタで、Ｑ６３、Ｑ６５はＰ型トランジスタで、Ｒ６６とＲ６８は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ６７は２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子である。また、Ｄ６９は出力端子とＶＤＤに対して電気的に逆方向に接続されたダイオードであり、意図的に設けられたダイオード、あるいはＰ型トランジスタＱ６３のドレインと基板間あるいはウエル間の寄生ダイオードである。
【００５８】
Ｑ６１とＱ６３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態２において説明した電圧検知回路２４に対応する部分が、破線で囲まれた、トランジスタＱ６５と抵抗素子Ｒ６６、Ｒ６８と容量素子Ｃ６７からなる回路である。
【００５９】
この破線に囲まれた電圧検知回路６４の動作は、Ｑ６５のゲートは通常状態ではＲ６８によってＶＤＤに接続されオフしており、Ｑ６２のゲートにつながるノードはＲ６６によってＶＳＳの電圧になっており、Ｑ６２をオフしている。いまＶＳＳ基準の正電圧の静電気パルスが出力端子に印加されると、印加された静電気パルスはダイオードＤ６９を介してＶＤＤを持ち上げようとする。ＶＤＤが持ち上げられては正しい電圧検知動作が出できなくなるので、Ｒ６８とＣ６７を用いて通常状態のＶＤＤの電位を保持しておき、これをＱ６５のゲートに接続している。
【００６０】
Ｑ６５の閾値電圧をＶＴｐ（ただし絶対値）とし、通常状態のＶＤＤ電位をＶＤＤＡとすると、出力端子ＯＵＴの電圧がＶＤＤＡ＋ＶＴｐより高い電圧になるとＱ６５はオンする。すると出力端子ＯＵＴにある高い電位は、Ｑ６５を介してＱ６２のゲートに与えられＱ６２がオンする。するとＱ６１がオンし、出力端子の高い電位の電荷をグランド電源ＶＳＳに流し去り、出力端子につながる回路をＥＳＤ破壊から保護する。
【実施例４】
【００６１】
図７は、上述した実施形態２に係る本発明の実施例４を説明するための回路図である。電圧検知回路７４が、第２のトランジスタ７２のゲート及び抵抗素子Ｒ７６を介して第２の電源ＶＤＤにソースが接続され、抵抗素子Ｒ７８と容量素子Ｃ７７を介して各々第１の電源ＶＳＳと第２の電源ＶＤＤにゲートが接続された第３のトランジスタＱ７５を有している。
【００６２】
つまり、本実施例４では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ７１、Ｑ７５はＮ型トランジスタで、Ｑ７２、Ｑ７３はＰ型トランジスタで、Ｒ７６とＲ７８は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ７７は２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子である。また、Ｄ７９は出力端子とＶＳＳに対して電気的に逆方向に接続されたダイオードであり、意図的に設けられたダイオード、あるいはＮ型トランジスタＱ７１のドレインと基板間あるいはウエル間の寄生ダイオードである。
【００６３】
Ｑ７１とＱ７３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態２において説明した電圧検知回路２４に対応する部分が、破線で囲まれた、トランジスタＱ７５と抵抗素子Ｒ７６、Ｒ７８と容量素子Ｃ７７からなる回路である。
【００６４】
この破線に囲まれた電圧検知回路７４の動作は、Ｑ７５のゲートは通常状態ではＲ７８によってＶＳＳに接続されオフしており、Ｑ７２のゲートにつながるノードはＲ７６によってＶＤＤの電圧になっており、Ｑ７２をオフしている。いまＶＤＤ基準の負電圧の静電気パルスが出力端子に印加されると、印加された静電気パルスはダイオードＤ７８を介してＶＳＳを引き下げようとする。ＶＳＳが引き下げられては正しい電圧検知動作が出できなくなるので、Ｒ７８とＣ７７を用いて通常状態のＶＳＳの電位を保持しておき、これをＱ７５のゲートに接続している。
【００６５】
Ｑ７５の閾値電圧をＶＴｎとし、通常状態のＶＳＳ電位をＶＳＳＡとするとＶＳＳＡ−ＶＴｎより低い電圧になるとＱ６５はオンする。すると出力端子ＯＵＴにある低い電位は、Ｑ７５を介してＱ７２のゲートに与えられＱ７２がオンする。するとＱ７３がオンし、出力端子ＯＵＴの低い電位の電荷を電源ＶＤＤに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【実施例５】
【００６６】
図８は、上述した実施形態２に係る本発明の実施例５を説明するための回路図である。電圧検知回路８４が、第２の電源ＶＤＤと第２のトランジスタＱ８２のゲートに接続された容量素子Ｃ８７と、第１の電源ＶＳＳと第２のトランジスタＱ８２のゲートに接続された抵抗素子Ｒ８６を有している。
【００６７】
つまり、本実施例５では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ８１、Ｑ８２はＮ型トランジスタで、Ｑ８３はＰ型トランジスタで、Ｄ８９は意図的に設けられたダイオード、あるいはトランジスタＱ８３のドレインと基板間あるいはウエル間の寄生ダイオードで、Ｒ８６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ８７は、２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子である。
【００６８】
Ｑ８１とＱ８３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態２において説明した電圧検知回路２４に対応する部分が、破線で囲まれた、抵抗素子Ｒ８６と容量素子Ｃ８７からなる回路である。
【００６９】
この破線に囲まれた電圧検知回路８４の動作は、Ｒ８６とＣ８７の接合点でＱ８２のゲートにつながるノードはＲ８６によってＶＳＳの電圧になっており、Ｑ８２をオフしている。ダイオードＤ８９の順方向閾値電圧をＶＴｄとすると、ＶＳＳ基準の正電圧の静電気パルスが出力端子に印加され、出力端子の電圧がＶＤＤ＋ＶＴｄより高い電圧になるとダイオードＤ８９はオンし、同時に電源ＶＤＤを引き上げる。
【００７０】
Ｒ８６とＣ８７の作る時定数を十分長くしておくと、ＶＤＤの上昇に追随してＱ８２のゲート電圧は上昇し、Ｑ８２をオンさせる。すると出力端子OUTにある高い電位によってＱ８１のゲート電圧が上がる。するとＱ８１がオンし、出力端子OUTの高い電位の電荷をグランド電源ＶＳＳに流し去り、出力端子につながる回路をＥＳＤ破壊から保護する。
【実施例６】
【００７１】
図９は、上述した実施形態２に係る本発明の実施例６を説明するための回路図である。電圧検知回路９４が、第２の電源ＶＤＤと第２のトランジスタＱ９２のゲートに接続された抵抗素子Ｒ９６と、第１の電源ＶＳＳと第２のトランジスタＱ９２のゲートに接続された容量素子Ｃ９７を有している。
【００７２】
つまり、本実施例６では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ９１はＮ型トランジスタで、Ｑ９２、Ｑ９３はＰ型トランジスタで、Ｄ９９は意図的に設けられたダイオード、あるいはトランジスタＱ９１のドレインと基板間あるいはウエル間の寄生ダイオードで、Ｒ９６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ９７は、２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子である。
【００７３】
Ｑ９１とＱ９３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態２において説明した電圧検知回路２４に対応する部分が、破線で囲まれた、抵抗素子Ｒ９６と容量素子Ｃ９７からなる回路である。
【００７４】
この破線に囲まれた電圧検知回路９４の動作は、Ｒ９６とＣ９７の接合点でＱ９２のゲートにつながるノードはＲ９６によってＶＤＤの電圧になっており、Ｑ９２をオフしている。ダイオードＤ９９の順方向閾値電圧をＶＴｄとすると、ＶＤＤ基準の負電圧の静電気パルスが出力端子に印加され、出力端子の電圧がＶＳＳ−ＶＴｄより低い電圧になるとダイオードＤ９９はオンし、同時に電源ＶＳＳを引き下げる。
【００７５】
Ｒ９６とＣ９７の作る時定数を十分長くしておくと、ＶＳＳの下降に追随してＱ９２のゲート電圧は下降し、Ｑ９２をオンさせる。すると出力端子ＯＵＴにある低い電位によってＱ９３のゲート電圧が下がる。するとＱ９３がオンし、出力端子ＯＵＴの低い電位の電荷を電源ＶＤＤに流し去り、出力端子につながる回路をＥＳＤ破壊から保護する。
【実施例７】
【００７６】
図１０は、上述した実施形態２に係る本発明の実施例７を説明するための回路図である。電圧検知回路１０４が、第２の電源ＶＤＤとインバータＩＮＶ１０８の入力に接続された抵抗素子Ｒ１０６と、第１の電源ＶＳＳとインバータＩＮＶ１０８の入力に接続された容量素子Ｃ１０７を有し、かつ第２のトランジスタＱ１０２のゲートがインバータＩＮＶ１０８を介して抵抗素子Ｒ１０６と容量素子Ｃ１０７の接続点に接続されている。
【００７７】
つまり、本実施例７では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ１０１、Ｑ１０２はＮ型トランジスタで、Ｑ１０３はＰ型トランジスタで、Ｄ１０９は意図的に設けられたダイオード、あるいはトランジスタＱ１０３のドレインと基板間あるいはウエル間の寄生ダイオードで、Ｒ１０６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ１０７は、２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子で、ＩＮＶ１０８はインバータである。
【００７８】
Ｑ１０１とＱ１０３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態２において説明した電圧検知回路２４に対応する部分が、破線で囲まれた、抵抗素子Ｒ１０６と容量素子Ｃ１０７とインバータＩＮＶ１０８からなる回路である。
【００７９】
この破線に囲まれた電圧検知回路１０４の動作は、Ｒ１０６とＣ１０７の接合点でインバータＩＮＶ１０８の入力につながるノードはＲ１０６によってＶＤＤの電圧になっており、したがって、インバータＩＮＶ１０８の出力でありＱ１０２のゲートにつながるノードはＶＳＳとなっており、Ｑ１０２をオフしている。ダイオードＤ１０９の順方向閾値電圧をＶＴｄとすると、ＶＳＳ基準の正の電圧の静電気パルスが出力端子に印加され、出力端子の電圧がＶＤＤ＋ＶＴｄより高い電圧になるとダイオードＤ１０９はオンし、同時に電源ＶＤＤを引き上げる。
【００８０】
Ｒ１０６とＣ１０７の作る時定数を十分長くしておくと、ＶＤＤの上昇に追随してインバータＩＮＶ１０８の入力端子は上昇し、このインバータＩＮＶ１０８の論理閾値電圧を低く設定しておくことで、わずかな入力電圧の変化で大きな出力変化を行え、したがって、Ｑ１０２のゲート電圧は大きく上昇しＱ１０２を強くオンさせる。すると出力端子ＯＵＴにある高い電位によってＱ１０１のゲート電圧が上がる。するとＱ１０１がオンし、出力端子ＯＵＴの高い電位の電荷をグランド電源ＶＳＳに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【実施例８】
【００８１】
図１１は、上述した実施形態２に係る本発明の実施例８を説明するための回路図である。電圧検知回路１１４が、第２の電源ＶＤＤとインバータＩＮＶ１１８の入力に接続された容量素子Ｃ１１７と、第１の電源ＶＳＳとインバータＩＮＶ１１８の入力に接続された抵抗素子Ｒ１１６を有し、かつ第２のトランジスタＱ１１２のゲートがインバータＩＮＶ１１８を介して抵抗素子Ｒ１１６と容量素子Ｃ１１７の接続点に接続されている。
【００８２】
つまり、本実施例８では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ１１１はＮ型トランジスタで、Ｑ１１２、Ｑ１１３はＰ型トランジスタで、Ｄ１１９は意図的に設けられたダイオード、あるいはトランジスタＱ１１１のドレインと基板間あるいはウエル間の寄生ダイオードで、Ｒ１１６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ１１７は、２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子で、ＩＮＶ１１８はインバータである。
【００８３】
Ｑ１１１とＱ１１３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態２において説明した電圧検知回路２４に対応する部分が、破線で囲まれた、抵抗素子Ｒ１１６と容量素子Ｃ１１７とインバータＩＮＶ１１８からなる回路である。
【００８４】
この破線に囲まれた電圧検知回路１１４の動作は、Ｒ１１６とＣ１１７の接合点でインバータＩＮＶ１１８の入力につながるノードはＲ１１６によってＶＳＳの電圧になっており、したがって、インバータＩＮＶ１１８の出力でありＱ１１２のゲートにつながるノードはＶＤＤとなっており、Ｑ１１２をオフしている。ダイオードＤ１１９の順方向閾値電圧をＶＴｄとすると、ＶＤＤ基準の負の電圧の静電気パルスが出力端子ＯＵＴに印加され、出力端子ＯＵＴの電圧がＶＳＳ−ＶＴｄより低い電圧になるとダイオードＤ１１９はオンし、同時に電源ＶＳＳを引き下げる。
【００８５】
Ｒ１１６とＣ１１７の作る時定数を十分長くしておくと、ＶＳＳの降下に追随してインバータＩＮＶ１１８の入力端子は降下し、このインバータＩＮＶ１１８の論理閾値電圧を高く設定しておくことで、わずかな入力電圧の変化で大きな出力変化を行え、したがって、Ｑ１１２のゲート電圧は大きく降下し、Ｑ１１２を強くオンさせる。すると出力端子ＯＵＴにある低い電位によってＱ１１３のゲート電圧が下がる。するとＱ１１３がオンし、出力端子ＯＵＴの低い電位の電荷をグランド電源ＶＤＤに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【実施例９】
【００８６】
図１２は、上述した実施形態３に係る本発明の実施例９を説明するための回路図である。電圧検知回路１２４が、第２の電源ＶＤＤと第２のトランジスタＱ１２２のゲートに接続された抵抗素子Ｒ１２６と、第１の電源ＶＳＳと第２のトランジスタＱ１２２のゲートに接続された容量素子Ｃ１２７を有している。
【００８７】
つまり、本実施例９では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ１２１はＮ型トランジスタで、Ｑ１２２、Ｑ１２３はＰ型トランジスタで、Ｒ１２６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ１２７は、２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子である。
【００８８】
Ｑ１２１とＱ１２３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態３において説明した電圧出力回路３４に対応する部分が、破線で囲まれた、抵抗素子Ｒ１２６と容量素子Ｃ１２７からなる回路である。
【００８９】
この破線に囲まれた電圧出力回路１２４の動作は、通常の信号出力状態のＶＤＤの電圧を保持し出力しており、Ｑ１２２のゲートにつながるノードはＶＤＤの電圧になっており、Ｑ１２２をオフしている。Ｑ１２２の閾値電圧をＶＴｐ（ただしＶＴｐは絶対値）とすると、ＶＳＳ基準の正電圧の静電気パルスが出力端子ＯＵＴに印加され、出力端子ＯＵＴの電圧がＶＤＤ＋ＶＴｐより高い電圧になるとＱ１２２のソース電位が高くなり、Ｑ１２２はオンする。するとＱ１２１がオンし、出力端子ＯＵＴの高い電位の電荷をグランド電源ＶＳＳに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【実施例１０】
【００９０】
図１３は、上述した実施形態３に係る本発明の実施例１０を説明するための回路図である。電圧検知回路１３４が、第２の電源ＶＤＤと第２のトランジスタＱ１３２のゲートに接続された容量素子Ｃ１３７と、第１の電源ＶＳＳと第２のトランジスタＱ１３２のゲートに接続された抵抗素子Ｒ１３６を有している。
【００９１】
つまり、本実施例１０では、ＥＳＤ保護機能付き信号出力回路が半導体基板上にＭＯＳトランジスタを用いて集積されたケースを示してある。Ｑ１３１、Ｑ１３２はＮ型トランジスタで、Ｑ１３３はＰ型トランジスタで、Ｒ１３６は、例えばポリシリコン抵抗や拡散抵抗あるいは常時オンにされたトランジスタで形成される抵抗素子で、Ｃ１３７は、２層のポリシリコンあるいは２層のメタル配線層あるいはトランジスタのゲート容量等からなる容量素子である。
【００９２】
Ｑ１３１とＱ１３３がバッファ回路となっており、通常状態では半導体の内部信号の入力端子ＩＮを半導体外部に出力端子ＯＵＴを介して出力する。本発明の実施形態３において説明した電圧出力回路３４に対応する部分が、破線で囲まれた、抵抗素子Ｒ１３６と容量素子Ｃ１３７からなる回路である。
【００９３】
この破線に囲まれた電圧出力回路１３４の動作は、通常の信号出力状態のＶＤＤを基準とするＶＳＳの電圧を保持し出力しており、Ｑ１３２のゲートにつながるノードはＶＳＳの電圧になっており、Ｑ１３２をオフしている。Ｑ１３２の閾値電圧をＶＴｎとすると、ＶＤＤ基準の負電圧の静電気パルスが出力端子に印加され、出力端子ＯＵＴの電圧がＶＳＳ−ＶＴｎより高い電圧になるとＱ１３２のソース電位が低くなり、Ｑ１３２はオンする。するとＱ１３３がオンし、出力端子ＯＵＴの高い電位の電荷を正電源ＶＤＤに流し去り、出力端子ＯＵＴにつながる回路をＥＳＤ破壊から保護する。
【００９４】
以上のように、ＶＳＳ基準の正電圧の静電パルスに対して有効なものとして実施例１，３，５，７，９について説明し、また、ＶＤＤ基準の負電圧の静電パルスに対して有効なものとして実施例２，４，６，８，１０について説明したが、これらの回路のうち１つを具備することのみが本発明の実施形態ではなく、例えば、任意に両種のものを併せて備えることで両方向の静電パルスに対して耐力を有する出力回路を得ることもできる。
【００９５】
また、これまでＭＯＳトランジスタを用いた回路例で説明してきたが、回路の一部分あるいは全部がＭＯＳ以外の回路要素でバイポーラートランジスタ等の信号経路をオン／オフできる素子で実現しても良い。  
また、第１の電源及び第２の電源は、正の電圧を有するもの、負の電圧を有するもの、あるいはグランドである。
【００９６】
また、バッファ回路は、デジタル信号を出力するものであっても良いし、アナログ信号を出力するものであってもよい。またアナログ信号出力を行う場合等、バッファ回路をなす相補型のトランジスタのゲートは共通端子であっても分離された個別の端子であってもよい。
【００９７】
また、第２のトランジスタをオンさせる「第２の電源の電圧に対応づけられるあらかじめ設定された条件」として、例えば、出力端子の電圧が、電源電圧より一定電圧高い（あるいは低い）電圧、あるいは電源電圧の何倍の電圧を越す（あるいは下回る）場合とすることができる。この「一定電圧」はトランジスタの閾値電圧やダイオードの閾値電圧やバンドギャップレファレンス回路によって発生された電圧、あるいは抵抗素子に一定電流を流した時に発生する電圧等によって設定することができる。また「何倍かの電圧」というのは電源を抵抗分割して発生された電圧であったり、それをアンプで増幅（あるいは減衰）させたもので設定することができる。
【００９８】
また、第２のトランジスタをオンさせる「あらかじめ設定された条件」として、例えば、電源電圧が、通常状態の電源電圧より一定電圧高い（あるいは低い）電圧、あるいは電源電圧の何倍の電圧を越す（あるいは下回る）場合とすることができる。この「一定電圧」はトランジスタの閾値電圧やダイオードの閾値電圧やバンドギャップレファレンス回路によって発生された電圧、あるいは抵抗素子に一定電流を流した時に発生する電圧等によって設定することができる。また「何倍かの電圧」というのは電源を抵抗分割して発生された電圧や、アンプで増幅（あるいは減衰）させたもので設定することができる。
【００９９】
また、「第２の電源の電圧に対応づけられる電圧」として、例えば、第２の電源電圧そのものでも良いし、第２の電源電圧より一定電圧高い（あるいは低い）電圧、あるいは一定倍高い（あるいは低い）電圧であっても良い。この「一定電圧」はトランジスタの閾値電圧やダイオードの閾値電圧やバンドギャップレファレンス回路によって発生された電圧、あるいは抵抗素子に一定電流を流した時に発生する電圧等によって設定することができる。また「一定倍」というのは電源を抵抗分割して発生された電圧や、アンプで増幅（あるいは減衰）させたもので設定することができる。
【図面の簡単な説明】
【０１００】
【図１】本発明に係るＥＳＤ保護機能付き信号出力回路の実施形態１を説明するための回路図である。
【図２】本発明に係るＥＳＤ保護機能付き信号出力回路の実施形態２を説明するための回路図である。
【図３】本発明に係るＥＳＤ保護機能付き信号出力回路の実施形態３を説明するための回路図である。
【図４】実施形態１に係る本発明の実施例１を説明するための回路図である。
【図５】実施形態１に係る本発明の実施例２を説明するための回路図である。
【図６】実施形態２に係る本発明の実施例３を説明するための回路図である。
【図７】実施形態２に係る本発明の実施例４を説明するための回路図である。
【図８】実施形態２に係る本発明の実施例５を説明するための回路図である。
【図９】実施形態２に係る本発明の実施例６を説明するための回路図である。
【図１０】実施形態２に係る本発明の実施例７を説明するための回路図である。
【図１１】実施形態２に係る本発明の実施例８を説明するための回路図である。
【図１２】実施形態３に係る本発明の実施例９を説明するための回路図である。
【図１３】実施形態３に係る本発明の実施例１０を説明するための回路図である。
【図１４】図１に示される本発明の信号出力回路の動作を説明するためのタイミングチャートを示す図である。
【図１５】図２に示される本発明の信号出力回路の動作を説明するためのタイミングチャートを示す図である。
【図１６】図３に示される本発明の信号出力回路の動作を説明するためのタイミングチャートを示す図である。
【図１７】従来のＥＳＤ保護機能付き信号出力回路の一例を示す回路図である。
【図１８】従来のＥＳＤ保護機能付き信号出力回路の他の例を示す回路図である。
【符号の説明】
【０１０１】
１４，２４，４４，５４，６４，７４，８４，９４，１０４，１１４，１２４，１３４  電圧検知回路
３４  電圧出力回路
Ｑ１１，Ｑ１３  バッファ回路
Ｑ２１，Ｑ２３  バッファ回路
Ｑ３１，Ｑ３３  バッファ回路
Ｑ１１，Ｑ２１，Ｑ３１  第１のトランジスタ
Ｑ１２，Ｑ２２，Ｑ３２，Ｑ４２，Ｑ５２，Ｑ６２，Ｑ７２，Ｑ８２，Ｑ９２，Ｑ１０２，Ｑ１１２，Ｑ１２２，Ｑ１３２  第２のトランジスタ
Ｑ４５，Ｑ５５，Ｑ６５，Ｑ７５  第３のトランジスタ
Ｒ４６，Ｒ５６，Ｒ６６，Ｒ６８，Ｒ７６，Ｒ７８，Ｒ８６，Ｒ９６，Ｒ１０６，Ｒ１１６，Ｒ１２６，Ｒ１３６  抵抗素子
Ｃ６７，Ｃ７７，Ｃ８７，Ｃ９７，Ｃ１０７，Ｃ１１７，Ｃ１２７，Ｃ１３７  容量素子
Ｄ２５  ダイオード
ＩＮＶ１０８，ＩＮＶ１１８  インバータ
ＶＳＳ  第１の電源
ＶＤＤ  第２の電源
ＩＮ  入力端子
ＯＵＴ  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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