(57)【要約】【課題】より集積度の高い不揮発性メモリを実現可能な半導体装置を提供する。【解決手段】半導体基板の表面に第１トレンチを形成し、第１トレンチの底面に第２トレンチを形成する。そして、半導体基板の表面に第１活性領域を、第１トレンチの底面に第２活性領域を、第２トレンチの底面に第３活性領域を、それぞれ形成する。また、第１および第２トレンチの側面および底面を覆う絶縁膜と、その絶縁膜を覆う導電性材料とを形成する。絶縁膜のうち第２トレンチの側面を覆う部分を第１ＭＩＳトランジスタのゲート絶縁膜（例えばＯＮＯ膜）とし、絶縁膜のうち第１トレンチの側面を覆う部分を第２ＭＩＳトランジスタのゲート絶縁膜とする。第１および第２ＭＩＳトランジスタのゲート絶縁膜をそれぞれ、電荷を保持することが可能な電荷保持部として機能させる。【選択図】  図３
2005197425.tif 000002
【特許請求の範囲】
【請求項１】
表面を有する半導体基板と、
前記半導体基板の前記表面に形成され、底面および少なくとも一つの側面を有する第１トレンチと、
前記第１トレンチの前記底面に形成され、底面および少なくとも一つの側面を有する第２トレンチと、
前記第１トレンチの前記底面および少なくとも一つの側面、並びに、前記第２トレンチの前記底面および少なくとも一つの側面を覆う絶縁膜と、
前記絶縁膜を覆う導電性材料と、
前記半導体基板の前記表面において前記第１トレンチに隣接して形成された第１活性領域と、
前記第１トレンチの前記底面において前記第２トレンチに隣接して形成された第２活性領域と、
前記第２トレンチの前記底面に形成された第３活性領域と
を備え、
前記絶縁膜のうち前記第２トレンチの前記少なくとも一つの側面を覆う部分、前記導電性材料、前記第２活性領域、並びに、前記第３活性領域がそれぞれ、第１ＭＩＳ（Metal Insulator Semiconductor）トランジスタの、ゲート絶縁膜、ゲート電極、ソースおよびドレイン領域の一方、並びに、ソースおよびドレイン領域の他方を構成し、
前記絶縁膜のうち前記第１トレンチの前記少なくとも一つの側面を覆う部分、前記導電性材料、前記第１活性領域、並びに、前記第２活性領域がそれぞれ、第２ＭＩＳトランジスタの、ゲート絶縁膜、ゲート電極、ソースおよびドレイン領域の一方、並びに、ソースおよびドレイン領域の他方を構成し、
前記第１および第２ＭＩＳトランジスタの前記ゲート絶縁膜はそれぞれ、電荷を保持することが可能な電荷保持部として機能する
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記絶縁膜のうち前記第１および第２トレンチの前記少なくとも一つの側面を覆う部分はいずれも、第１のシリコン酸化膜、シリコン窒化膜、および、第２のシリコン酸化膜の順に積層された第１の積層膜であって、
前記シリコン窒化膜が前記電荷保持部として機能する
半導体装置。
【請求項３】
請求項２に記載の半導体装置であって、
前記絶縁膜は、前記半導体基板の前記表面にまで延在して前記半導体基板の前記表面をも覆い、
前記半導体基板の前記表面においては、前記絶縁膜は、前記第１および第２のシリコン酸化膜の順に積層された第２の積層膜である
半導体装置。
【請求項４】
請求項１に記載の半導体装置であって、
前記ゲート絶縁膜内には島状領域が複数形成され、
前記島状領域が前記電荷保持部として機能する
半導体装置。
【請求項５】
請求項４に記載の半導体装置であって、
前記島状領域は、シリコンまたは窒化シリコンで構成される
半導体装置。
【請求項６】
請求項１に記載の半導体装置であって、
前記第１および第２ＭＩＳトランジスタの前記ゲート絶縁膜内においてはそれぞれ、前記電荷保持部として機能する部分は二つ存在し、前記二つは前記ソース領域の側および前記ドレイン領域の側のそれぞれに配置されている
半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性メモリに利用される半導体装置に関する。
【背景技術】
【０００２】
不揮発性メモリに利用される半導体装置の一つに、下記特許文献１および非特許文献１に示される構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）トランジスタがある。このＭＯＮＯＳトランジスタは、ＭＩＳ（Metal Insulator Semiconductor）トランジスタの一種であり、半導体基板内に形成されたソース領域およびドレイン領域と、半導体基板上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成されたゲート電極とを備える。
【０００３】
このうちゲート絶縁膜は、シリコン酸化膜、シリコン窒化膜およびシリコン酸化膜の順に積層された積層膜（ＯＮＯ：Oxide Nitride Oxide 膜）である。メモリセルとしてこのＭＯＮＯＳトランジスタにプログラム（書き込み）動作を行う場合、半導体基板、ゲート電極、ソース領域およびドレイン領域の各部に適当な電圧を印加することにより、シリコン窒化膜中の例えばドレイン領域側に電子等の電荷をトラップさせる。一方、イレース（消去）動作を行う場合も、上記各部に適当な電圧を印加することにより、トラップされている電荷を引き抜く。なお、ＭＯＮＯＳトランジスタで構成された不揮発性メモリにおいては、ソース領域およびドレイン領域がビット線として機能し、ゲート電極がワード線として機能する。
【０００４】
電荷がトラップされている場合には、トラップされていない場合に比べてＭＯＮＯＳトランジスタのしきい値電圧に変化が生じる。よって、このしきい値電圧の変化を検出することにより、メモリセルに１ビットの情報が記憶されているか否かを判断できる。
【０００５】
なお、この出願の発明に関連する他の先行技術文献情報としては、先述の特許文献１および非特許文献１のほかに次のものがある。
【０００６】
【特許文献１】米国特許第５７６８１９２号明細書
【特許文献２】特開２００１−７７２１９号公報
【特許文献３】特開平５−７５１３３号公報
【非特許文献１】I.Bloom et al.,「NROM a new non-volatile memory technology: from device to products」 Microelectronic Engineering 59(2001),pp.213-223
【非特許文献２】B.Goebel et al.,「Vertical N-Channel MOSFETs for Extremely High Density Memories:The Impact of Interface Orientation on Device Performance」 IEEE Transactions On Electron Devices,VOL.48,NO.5,MAY 2001
【非特許文献３】J.De Blauwe et al.,「Si-Dot Non-Volatile Memory Device」 Extended Abstracts of the 2001 International Conference on Solid State Devices and Materials,Tokyo,2001,pp.518-519
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記ＭＯＮＯＳトランジスタにおいては、上記非特許文献１のFIG.1.(a)にも示されているように、シリコン窒化膜のうちドレイン領域側およびソース領域側の双方にそれぞれ電荷をトラップさせることが可能である。これにより、一つのメモリセルで２ビットの情報を記憶させることができ、記憶素子の高集積化が実現できる。
【０００８】
しかし、不揮発性メモリに対しては、更に多くの情報を記憶可能とすることが求められている。すなわち、より集積度の高い不揮発性メモリの実現が要求されている。
【０００９】
この発明は上記の事情に鑑みてなされたもので、より集積度の高い不揮発性メモリを実現可能な半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
本発明は、表面を有する半導体基板と、前記半導体基板の前記表面に形成され、底面および少なくとも一つの側面を有する第１トレンチと、前記第１トレンチの前記底面に形成され、底面および少なくとも一つの側面を有する第２トレンチと、前記第１トレンチの前記底面および少なくとも一つの側面、並びに、前記第２トレンチの前記底面および少なくとも一つの側面を覆う絶縁膜と、前記絶縁膜を覆う導電性材料と、前記半導体基板の前記表面において前記第１トレンチに隣接して形成された第１活性領域と、前記第１トレンチの前記底面において前記第２トレンチに隣接して形成された第２活性領域と、前記第２トレンチの前記底面に形成された第３活性領域とを備え、前記絶縁膜のうち前記第２トレンチの前記少なくとも一つの側面を覆う部分、前記導電性材料、前記第２活性領域、並びに、前記第３活性領域がそれぞれ、第１ＭＩＳ（Metal Insulator Semiconductor）トランジスタの、ゲート絶縁膜、ゲート電極、ソースおよびドレイン領域の一方、並びに、ソースおよびドレイン領域の他方を構成し、前記絶縁膜のうち前記第１トレンチの前記少なくとも一つの側面を覆う部分、前記導電性材料、前記第１活性領域、並びに、前記第２活性領域がそれぞれ、第２ＭＩＳトランジスタの、ゲート絶縁膜、ゲート電極、ソースおよびドレイン領域の一方、並びに、ソースおよびドレイン領域の他方を構成し、前記第１および第２ＭＩＳトランジスタの前記ゲート絶縁膜はそれぞれ、電荷を保持することが可能な電荷保持部として機能する半導体装置である。
【発明の効果】
【００１１】
本発明によれば、ゲート絶縁膜が電荷保持部として機能する第１および第２ＭＩＳトランジスタを、第２および第１トレンチの少なくとも一つの側面内にそれぞれ含む。よって、第１および第２トレンチ内に、記憶素子として機能する少なくとも２つ（両側面の場合は４つ）のＭＩＳトランジスタが含まれており、より集積度の高い不揮発性メモリを実現可能な半導体装置が得られる。また、この半導体装置によれば、第１トレンチの深さと第２トレンチの深さとを異ならしめることができる。これにより例えば、第２トレンチを浅く形成して第１ＭＩＳトランジスタのチャネル長を短めにする一方で、第１トレンチを深く形成して第２ＭＩＳトランジスタのチャネル長を長めにすることができる。また、その逆も可能である。よって、自由度の高いトランジスタのサイズ設計が可能となる。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態１＞
本実施の形態は、二段に形成されたトレンチ（溝）内に複数のＭＯＮＯＳトランジスタを含ませた半導体装置である。
【００１３】
図１は、本実施の形態に係る半導体装置を有する不揮発性メモリ１０１Ａの具体的な構造の一例を示す斜視図である。また、図２は、不揮発性メモリ１０１Ａの回路図である。
【００１４】
この不揮発性メモリ１０１Ａにおいては、半導体基板１１０の表面にて二段に形成されたトレンチの内部に、複数のＭＯＮＯＳトランジスタが形成されている。そして、その複数のＭＯＮＯＳトランジスタの、ドレイン領域１１３，１１４がビット線として、ソース領域１１１，１１２，１１５がソース線として、ゲート電極１３０がワード線として、それぞれ機能する。また、隣接するトレンチ間のソース領域１１１，１１２の上部にはそれぞれ、シリコン酸化膜等で構成される素子分離領域１４０が形成されている。二段形成トレンチの表面にはゲート絶縁膜１２０が形成され、ゲート絶縁膜１２０はゲート電極１３０に覆われる。なお、図１においては、トレンチ上に形成された層間絶縁膜１５０を、その下部構造の表示を遮らないよう透明化して図示している。
【００１５】
不揮発性メモリ１０１Ａにおいては、二段形成トレンチ、ドレイン領域１１３，１１４、ソース領域１１１，１１２，１１５、ゲート絶縁膜１２０、並びに、素子分離領域１４０は、ソース線およびビット線の伸びる方向（図１では紙面からの奥行き方向であって、チャネル幅方向に相当）に連続している。また、ゲート電極１３０は、ワード線の伸びる方向（図１では紙面と平行な方向であって、チャネル長方向に相当）に連続している。
【００１６】
図３は、本実施の形態の半導体装置たる、図１の二段形成トレンチ内の複数のＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４を示す断面図である。図３に示すように、この半導体装置においては、シリコン基板等の半導体基板１１０の表面に、底面および両側面を有する第１段目のトレンチＴＲ１ａが形成される。そして、トレンチＴＲ１ａの底面に、底面および両側面を有する第２段目のトレンチＴＲ１ｂが形成される。
【００１７】
なお、トレンチＴＲ１ａの開口幅は例えば０．３μｍに設定され、半導体基板１１０表面からの深さは例えば０．２μｍに設定される。また、トレンチＴＲ１ｂの開口幅は例えば０．１μｍに設定され、トレンチＴＲ１ａ底面からの深さは例えば０．２μｍに設定される。なお、ゲート電極１３０の幅により規定されるチャネル幅は例えば０．２μｍに設定される。
【００１８】
半導体基板１１０の表面においては、トレンチＴＲ１ａに隣接してトレンチＴＲ１ａを挟むように、活性領域たるソース領域１１１，１１２が形成される。また、トレンチＴＲ１ａの底面においては、トレンチＴＲ１ｂに隣接してトレンチＴＲ１ｂを挟むように、活性領域たるドレイン領域１１３，１１４が形成される。そして、トレンチＴＲ１ｂの底面には、活性領域たるソース領域１１５が形成される。
【００１９】
トレンチＴＲ１ａの底面および両側面、並びに、トレンチＴＲ１ｂの底面および両側面上には、これらを覆うようにゲート絶縁膜１２０が形成される。なお、ゲート絶縁膜１２０は、半導体基板１１０の表面にまで延在して半導体基板１１０の表面をも覆う。
【００２０】
そして、トレンチＴＲ１ａ，ＴＲ１ｂを埋め込み、ゲート絶縁膜１２０を覆うようにゲート電極１３０が形成される。なお、ゲート絶縁膜１２０は、シリコン酸化膜１２１、シリコン窒化膜１２２、および、シリコン酸化膜１２３の順に積層された積層膜であり、また、ゲート電極１３０は、ポリシリコン等の導電性材料で構成される。
【００２１】
ここで、ゲート絶縁膜１２０のうちトレンチＴＲ１ｂの一方側面を覆う部分、ゲート電極１３０のうちトレンチＴＲ１ｂ内の部分１３０ｆ、ドレイン領域１１３、並びに、ソース領域１１５がそれぞれ、ＭＯＮＯＳトランジスタＴｒ１の、ゲート絶縁膜、ゲート電極、ドレイン領域、並びに、ソース領域を構成する。
【００２２】
また、ゲート絶縁膜１２０のうちトレンチＴＲ１ｂの他方側面を覆う部分、ゲート電極１３０のうちトレンチＴＲ１ｂ内の部分１３０ｆ、ドレイン領域１１４、並びに、ソース領域１１５がそれぞれ、ＭＯＮＯＳトランジスタＴｒ２の、ゲート絶縁膜、ゲート電極、ドレイン領域、並びに、ソース領域を構成する。
【００２３】
また、ゲート絶縁膜１２０のうちトレンチＴＲ１ａの一方側面を覆う部分、ゲート電極１３０のうちトレンチＴＲ１ａ内の部分１３０ｅ、ドレイン領域１１３、並びに、ソース領域１１１がそれぞれ、ＭＯＮＯＳトランジスタＴｒ３の、ゲート絶縁膜、ゲート電極、ドレイン領域、並びに、ソース領域を構成する。
【００２４】
また、ゲート絶縁膜１２０のうちトレンチＴＲ１ａの他方側面を覆う部分、ゲート電極１３０のうちトレンチＴＲ１ａ内の部分１３０ｅ、ドレイン領域１１４、並びに、ソース領域１１２がそれぞれ、ＭＯＮＯＳトランジスタＴｒ４の、ゲート絶縁膜、ゲート電極、ドレイン領域、並びに、ソース領域を構成する。
【００２５】
ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４の各ゲート絶縁膜内においてはそれぞれ、シリコン窒化膜１２２のうちソース領域の側およびドレイン領域の側のそれぞれの部分が、電荷を保持することが可能な電荷保持部として機能する。図３では、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４において、電子等の電荷ＣＨ１〜ＣＨ８がそれぞれ、各トランジスタのソース領域側の電荷保持部およびドレイン領域側の電荷保持部にトラップされている場合が示されている。
【００２６】
図２に示すように、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４はそれぞれ、不揮発性メモリ１０１Ａのメモリセルとして機能する。これらのＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４にプログラム動作、読み出し動作およびイレース動作を行う場合は、半導体基板１１０、ゲート電極１３０、ソース領域１１１，１１２，１１５およびドレイン領域１１３，１１４の各部に適当な電圧を印加することにより行えばよい。
【００２７】
例えばＭＯＮＯＳトランジスタＴｒ１に電荷ＣＨ５のプログラム動作を行う場合は、半導体基板１１０、ドレイン領域１１３，１１４およびソース領域１１１，１１２に接地電位０［Ｖ］を与え、ソース領域１１５およびゲート電極１３０に接地電位よりも高い電位（例えばソース領域１１５に５[Ｖ]、ゲート電極１３０に９[Ｖ]）を与えてトレンチＴＲ１ｂの一方側面内にチャネルを形成すればよい。これら各部への電圧印加により、電荷（例えば電子）ＣＨ５は、ドレイン領域１１３からソース領域１１５に向かって、チャネルホットエレクトロンとして移動する。そして、チャネルのピンチオフ点付近でシリコン窒化膜１２２内の電荷保持部にトラップされる。
【００２８】
また、同様に、ＭＯＮＯＳトランジスタＴｒ１に電荷ＣＨ７のプログラム動作を行う場合は、半導体基板１１０、ドレイン領域１１４およびソース領域１１１，１１２，１１５に接地電位０［Ｖ］を与え、ドレイン領域１１３およびゲート電極１３０に接地電位よりも高い電位（例えばドレイン領域１１３に５[Ｖ]、ゲート電極１３０に９[Ｖ]）を与えてトレンチＴＲ１ｂの一方側面内にチャネルを形成し、情報の書き込みを行えばよい。
【００２９】
一方、ＭＯＮＯＳトランジスタＴｒ１にトラップされた電荷ＣＨ５の読み出し動作を行うには、以下のようにすればよい。すなわち、半導体基板１１０、ドレイン領域１１４およびソース領域１１１，１１２，１１５に接地電位０[Ｖ]を与え、ドレイン領域１１３およびゲート電極１３０に接地電位よりも高い電位（例えばドレイン領域１１３に１．６[Ｖ]、ゲート電極１３０に３．５[Ｖ]）を与えてトレンチＴＲ１ｂの一方側面内にチャネルの形成を行えばよい。こうすれば、センスアンプ（図示せず）が、ＭＯＮＯＳトランジスタＴｒ１に流れる電流をセンスすることが可能となる。
【００３０】
ＭＯＮＯＳトランジスタＴｒ１にトラップされた電荷ＣＨ７の読み出し動作についても同様であり、半導体基板１１０、ドレイン領域１１３，１１４およびソース領域１１１，１１２に接地電位０［Ｖ］を与え、ソース領域１１５およびゲート電極１３０に接地電位よりも高い電位（例えばソース領域１１５に１．６[Ｖ]、ゲート電極１３０に３．５[Ｖ]）を与えてトレンチＴＲ１ｂの一方側面内にチャネルを形成すればよい。
【００３１】
また、ＭＯＮＯＳトランジスタＴｒ１にトラップされた電荷ＣＨ５のイレース動作を行う場合は、例えば、ソース領域１１５に与える電位を８［Ｖ］、半導体基板１１０、ドレイン領域１１３，１１４、ソース領域１１１，１１２およびゲート電極１３０に与える電位を０［Ｖ］とすればよい。あるいは、ソース領域１１５に与える電位を５［Ｖ］、半導体基板１１０、ドレイン領域１１３，１１４およびソース領域１１１，１１２に与える電位を０［Ｖ］、ゲート電極１３０に与える電位を−６［Ｖ］とすればよい。
【００３２】
また、ＭＯＮＯＳトランジスタＴｒ１にトラップされた電荷ＣＨ７のイレース動作を行う場合は、例えば、ドレイン領域１１３に与える電位を８［Ｖ］、半導体基板１１０、ドレイン領域１１４およびソース領域１１１，１１２，１１５およびゲート電極１３０に与える電位を０［Ｖ］とすればよい。あるいは、ドレイン領域１１３に与える電位を５［Ｖ］、半導体基板１１０、ドレイン領域１１４およびソース領域１１１，１１２，１１５に与える電位を０［Ｖ］、ゲート電極１３０に与える電位を−６［Ｖ］とすればよい。
【００３３】
なお、ソース領域１１１，１１２，１１５およびドレイン領域１１３，１１４の電位を浮遊状態とし、ゲート電極１３０と半導体基板１１０との間に所定の電位差を与えれば、ＭＯＮＯＳトランジスタＴｒ１にトラップされた電荷ＣＨ５，ＣＨ７を一括してゲート電極１３０もしくはチャネル側の半導体基板１１０に引き抜くことも可能であり、一括消去時に便利となる。
【００３４】
他のＭＯＮＯＳトランジスタＴｒ２〜Ｔｒ４にプログラム動作、読み出し動作およびイレース動作を行う場合も、上記の電荷ＣＨ５，ＣＨ７の場合と同様にすればよい。なお、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４にトラップさせる電荷ＣＨ１〜ＣＨ８は電子に限られるわけではなく、例えば正孔であってもよい。
【００３５】
図４〜図７は、本実施の形態に係る半導体装置の各製造工程を示す断面図である。
【００３６】
まず、図４に示すように、半導体基板１１０上に、フォトレジストやシリコン酸化膜、シリコン窒化膜等でマスク２０１を形成し、これに開口部ＯＰ１を設けて半導体基板１１０の表面にトレンチＴＲ１ａを異方性エッチングにより形成する。
【００３７】
続いて、図５に示すように、半導体基板１１０上およびトレンチＴＲ１ａの底面の一部上にフォトレジストやシリコン酸化膜、シリコン窒化膜等でマスク２０２を形成し、これに開口部ＯＰ２を設けてトレンチＴＲ１ａの底面にトレンチＴＲ１ｂを異方性エッチングにより形成する。
【００３８】
次に、図６に示すように、不純物注入ＩＰ１を行って、ソース領域１１１，１１２，１１５およびドレイン領域１１３，１１４を形成する。
【００３９】
そして、図７に示すように、半導体基板１１０の表面、トレンチＴＲ１ａの底面および両側面、並びに、トレンチＴＲ１ｂの底面および両側面上に、これらを覆うように、シリコン酸化膜１２１、シリコン窒化膜１２２、シリコン酸化膜１２３を順次形成する。
【００４０】
その後、シリコン酸化膜１２３上に、シリコン酸化膜１２３を覆うようにポリシリコン等の導電性材料をトレンチＴＲ１ａ，ＴＲ１ｂ内に埋め込んで形成すれば、ゲート電極１３０が形成され、図１の構造が得られる。
【００４１】
本実施の形態に係る半導体装置によれば、ゲート絶縁膜が電荷保持部として機能するＭＯＮＯＳトランジスタＴｒ１，Ｔｒ３を、トレンチＴＲ１ａ，ＴＲ１ｂの一方側面内にそれぞれ含み、ゲート絶縁膜内に電荷保持部が形成されたＭＯＮＯＳトランジスタＴｒ２，Ｔｒ４を、トレンチＴＲ１ａ，ＴＲ１ｂの他方側面内にそれぞれ含む。よって、トレンチ内に、記憶素子として機能する少なくとも２つ（本実施の形態の場合はトレンチＴＲ１ａ，ＴＲ１ｂの両側面にＭＯＮＯＳトランジスタを２つずつ形成するので計４つ）のＭＯＮＯＳトランジスタが含まれており、より集積度の高い不揮発性メモリを実現可能な半導体装置が得られる。
【００４２】
また、本実施の形態に係る半導体装置によれば、ゲート絶縁膜１２０のうちトレンチＴＲ１ａ，ＴＲ１ｂの両側面を覆う部分はいずれも、シリコン酸化膜１２１、シリコン窒化膜１２２、および、シリコン酸化膜１２３の順に積層された積層膜であって、シリコン窒化膜１２２が電荷保持部として機能する。よって、トレンチＴＲ１ａ，ＴＲ１ｂの両側面に形成されるＭＩＳトランジスタをＭＯＮＯＳトランジスタで実現できる。
【００４３】
また、本実施の形態に係る半導体装置によれば、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４のゲート絶縁膜内においてはそれぞれ、電荷保持部として機能する部分は二つ存在し、その二つはソース領域の側およびドレイン領域の側のそれぞれに配置されている。よって、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４のそれぞれにおいて、各２ビット分の情報（計８ビット分）を記憶することができ、更なる高集積化が図れる。
【００４４】
また、トレンチＴＲ１ａ，ＴＲ１ｂの各深さを自由に設計することで、例えばＭＯＮＯＳトランジスタＴｒ１，Ｔｒ２のチャネル長を長く設計し、ＭＯＮＯＳトランジスタＴｒ３，Ｔｒ４のチャネル長を短く設計することが可能となる。また、その逆も可能である。さらに、トレンチＴＲ１ａ，ＴＲ１ｂの両方を深めに設定することも、浅めに設定することも可能である。よって、自由度の高いトランジスタのサイズ設計が可能となる。
【００４５】
例えばトレンチＴＲ１ｂの深さを大きく設定してＭＯＮＯＳトランジスタＴｒ１のチャネル長を大きく設計すれば、シリコン窒化膜１２２のドレイン領域側に電荷ＣＨ７をトラップさせる際に、ソース領域側に既に書き込み済みの電荷ＣＨ５の電界による電荷ＣＨ７への反発の影響（すなわち電荷ＣＨ７の書き込み不良の問題）を回避することが可能となる（電荷ＣＨ５をトラップさせる際に、ドレイン領域側に既に書き込み済みの電荷ＣＨ７の電界による電荷ＣＨ５への反発の影響についても同様）。
【００４６】
また、電荷保持部にトラップされた電荷ＣＨ５，ＣＨ７のシリコン窒化膜１２２内での電荷分布は、トラップ後の時間経過によりチャネル長方向に拡がる傾向がある。これにより、電荷ＣＨ５，ＣＨ７の区別が難しくなり、２ビット分の情報記憶が困難となる可能性もある（１ビット分の情報しか記憶できない可能性がある）。しかし、ＭＯＮＯＳトランジスタＴｒ１のチャネル長を長く設計することで、このような２ビット分の情報記憶の困難性も回避可能である。
【００４７】
本実施の形態に係る半導体装置の構造によれば、トレンチＴＲ１ｂを深くしてＭＯＮＯＳトランジスタＴｒ１のチャネル長を長くすることができる。よって、チャネル長を大きくしつつ、半導体基板表面におけるトレンチ幅の広がりを抑制でき、集積度向上と書き込み不良回避および２ビット分の情報記憶の困難性の回避とを両立させることができる。このことは、他のＭＯＮＯＳトランジスタＴｒ２〜Ｔｒ４についても同様である。
【００４８】
一方、例えばトレンチＴＲ１ａ，ＴＲ１ｂの深さを小さく設定すれば、半導体基板１１０がＳＯＩ（Silicon On Insulator）基板等であるために基板表面の素子形成可能な領域が浅い場合であっても、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４が形成可能である。
【００４９】
＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の変形例であって、半導体基板１１０の表面およびトレンチＴＲ１ａ，ＴＲ１ｂの底面においては、シリコン窒化膜１２２を形成せずにゲート絶縁膜１２０をシリコン酸化膜１２１，１２３の積層膜に変更したものである。
【００５０】
図８は、本実施の形態に係る半導体装置を示す図である。なお、図８においては、ゲート絶縁膜１２０に代わってゲート絶縁膜１２０ｂが採用されている点以外、装置構成は図３と同じである。
【００５１】
ゲート絶縁膜１２０ｂについて説明する。図８に示すように、このゲート絶縁膜１２０ｂは、半導体基板１１０の表面およびトレンチＴＲ１ａ，ＴＲ１ｂの底面上では、シリコン窒化膜１２２を含まない、シリコン酸化膜１２１，１２３の積層膜となっている。一方、トレンチＴＲ１ａ，ＴＲ１ｂの両側面上ではそれぞれ、このゲート絶縁膜１２０ｂは、シリコン酸化膜１２１，シリコン窒化膜１２２ａ，シリコン酸化膜１２３の積層膜、シリコン酸化膜１２１，シリコン窒化膜１２２ｂ，シリコン酸化膜１２３の積層膜、シリコン酸化膜１２１，シリコン窒化膜１２２ｃ，シリコン酸化膜１２３の積層膜、シリコン酸化膜１２１，シリコン窒化膜１２２ｄ，シリコン酸化膜１２３の積層膜となっている。
【００５２】
その他の点については、実施の形態１に係る半導体装置と同様のため、説明を省略する。
【００５３】
図９および図１０は、本実施の形態に係る半導体装置の各製造工程を示す断面図である。
【００５４】
まず、図４〜図６と同様にして、半導体基板１１０内に、トレンチＴＲ１ａ，ＴＲ１ｂ、ソース領域１１１，１１２，１１５およびドレイン領域１１３，１１４を形成する。
【００５５】
次に、図９に示すように、半導体基板１１０の表面、トレンチＴＲ１ａの底面および両側面、並びに、トレンチＴＲ１ｂの底面および両側面上に、これらを覆うように、シリコン酸化膜１２１、シリコン窒化膜１２２を順次形成する。
【００５６】
そして、図１０に示すように、シリコン窒化膜１２２に異方性エッチングＥＴ１を施して、半導体基板１１０の表面上、および、トレンチＴＲ１ａ，ＴＲ１ｂの底面上のシリコン窒化膜１２２を除去し、トレンチＴＲ１ａ，ＴＲ１ｂの側面上にのみシリコン窒化膜１２２ａ〜１２２ｄを残置させる。
【００５７】
その後、シリコン酸化膜１２１およびシリコン窒化膜１２２ａ〜１２２ｄを覆うようにシリコン酸化膜１２３を形成し、シリコン酸化膜１２３上にシリコン酸化膜１２３を覆うようにポリシリコン等の導電性材料をトレンチＴＲ１ａ，ＴＲ１ｂ内に埋め込んで形成すれば、ゲート電極１３０が形成され、図８の構造が得られる。
【００５８】
本実施の形態に係る半導体装置によれば、半導体基板１１０の表面においては、ゲート絶縁膜１２０ｂは、シリコン酸化膜１２１，１２３の積層膜である。よって、ゲート絶縁膜１２０ｂのうち半導体基板１１０表面上の延在部分においてはシリコン窒化膜が存在せず、その延在部分を半導体基板１１０表面に形成すべき他のＭＩＳトランジスタのゲート酸化膜に利用することができる。
【００５９】
＜実施の形態３＞
本実施の形態も、実施の形態１に係る半導体装置の変形例であって、実施の形態１におけるゲート絶縁膜１２０に代わって、シリコンで形成された複数の島状領域たるドットを有するゲート絶縁膜を採用するものである。
【００６０】
シリコン酸化膜内にシリコンのドットを形成する技術が、例えば上記非特許文献３に記載されている。本実施の形態においては、ゲート絶縁膜にこのようなシリコンドットを含むシリコン酸化膜を採用する。
【００６１】
図１１は、本実施の形態に係る半導体装置を示す断面図である。図１１では、シリコンドットＤＴを含むゲート絶縁膜（例えばシリコン酸化膜）２２０が、半導体基板１１０の表面上、トレンチＴＲ１ａの底面および両側面上、並びに、トレンチＴＲ１ｂの底面および両側面上に形成されている。すなわち、本実施の形態においては、ＭＯＮＯＳトランジスタではなく、シリコンドットＤＴを含むゲート絶縁膜２２０を有するＭＩＳトランジスタＴｒ１〜Ｔｒ４が採用されている。
【００６２】
本実施の形態に係る半導体装置は、ＯＮＯ構造のゲート絶縁膜１２０がシリコンドットＤＴを含むゲート絶縁膜２２０に置換されていること以外は、実施の形態１に係る半導体装置と同様の構造である。
【００６３】
実施の形態１の場合、電荷ＣＨ１〜ＣＨ８が保持されるのはシリコン窒化膜１２２中のトラップ準位であるが、このトラップ準位はシリコン窒化膜１２２内の欠陥部分に存在しているため、トラップ準位の値が場所により不均一である。そのため、保持した電荷ＣＨ１〜ＣＨ８を長期間保存した場合に、エネルギーの揺らぎなどがあれば電荷ＣＨ１〜ＣＨ８が抜け出てしまう可能性がある。特に、浅い準位にトラップされた電荷は、深い準位にトラップされた電荷に比べて飛び出してしまいやすい。
【００６４】
シリコンドットＤＴの場合は、導電性があることからトラップ準位がシリコン窒化膜のものと比べて深く、かつ、場所に関わらず安定しているため、保持した電荷が抜ける確率が低くなる。これはすなわち、実施の形態１におけるシリコン窒化膜１２２のように電荷保持部がゲート絶縁膜１２０内で連続する膜である場合に比べて、保持した電荷の移動がより起こりにくく、より不揮発性に優れた半導体装置を実現できることを意味する。
【００６５】
なお、シリコンドットの代わりに、シリコン窒化膜をシリコン酸化膜内にドット状に形成する技術が、例えば上記特許文献３に記載されている（当該公報の図１を参照）。シリコン窒化膜であっても、ドット状であればゲート絶縁膜１２０内で連続する膜である場合に比べて、保持した電荷の移動がより起こりにくく、シリコンドットＤＴの場合と同様の効果があると考えられる。よって、シリコンドットの代わりに、ドット状シリコン窒化膜を採用してもよい。
【００６６】
このように、ゲート絶縁膜２２０内に複数形成された島状領域たるドットＤＴを、電荷ＣＨ１〜ＣＨ８の電荷保持部として機能させれば、シリコン窒化膜１２２のようにゲート絶縁膜１２０内で連続する膜を電荷保持部として機能させる場合に比べて、保持した電荷の移動がより起こりにくく、より不揮発性に優れた半導体装置を実現できる。
【００６７】
また、ゲート絶縁膜２２０に例えばシリコン酸化膜を用いる場合、シリコンまたはシリコン窒化膜のドットにおけるエネルギー準位はシリコン酸化膜のエネルギー準位よりも安定している。よって、ドットをシリコンまたはシリコン窒化膜で構成すれば、保持した電荷の移動が起こりにくく、不揮発性に優れた半導体装置を実現できる。
【００６８】
＜変形例＞
実施の形態１ないし３においては、トレンチを二段形成する場合を示したが、本発明はこれに限られるものではない。
【００６９】
例えば図１２に示すように、実施の形態１の半導体装置を変形して、トレンチＴＲ１ｂの底部にさらに三段目のトレンチＴＲ１ｃを設けてもよい。そして、トレンチＴＲ１ｃの両側面に、ＭＯＮＯＳトランジスタＴｒ１〜Ｔｒ４と同様の構造のＭＯＮＯＳトランジスタＴｒ５，Ｔｒ６を形成してもよい。このようにすれば、より高集積化が図れる。
【００７０】
この場合、トレンチＴＲ１ｂの底面においてトレンチＴＲ１ｃに隣接して形成されたソース領域１１５ｂ，１１５ａ（いずれも図３のソース領域１１５に相当する）がそれぞれ、ＭＯＮＯＳトランジスタＴｒ１，Ｔｒ２のソース領域として機能するとともに、ＭＯＮＯＳトランジスタＴｒ５，Ｔｒ６のソース領域としても機能する。また、トレンチＴＲ１ｃの底面に形成されたドレイン領域１１６が、ＭＯＮＯＳトランジスタＴｒ５，Ｔｒ６のドレイン領域として機能する。
【００７１】
そして、ゲート絶縁膜１２０のうちトレンチＴＲ１ｃの一方側面を覆う部分が、ＭＯＮＯＳトランジスタＴｒ５のゲート絶縁膜であって、電荷ＣＨ９，ＣＨ１１の電荷保持部として機能する。また、ゲート絶縁膜１２０のうちトレンチＴＲ１ｃの他方側面を覆う部分が、ＭＯＮＯＳトランジスタＴｒ６のゲート絶縁膜であって、電荷ＣＨ１０，ＣＨ１２の電荷保持部として機能する。
【００７２】
このような構造は、図５の製造工程の後にさらに、マスク形成およびエッチングを行ってトレンチＴＲ１ｃを形成し、図６以降の工程を行うことで容易に得られる。
【００７３】
なお、トレンチを四段に形成する等、さらに多段のトレンチ構成としてもよい。その場合、さらなる高集積化が図れる。
【図面の簡単な説明】
【００７４】
【図１】不揮発性メモリの具体的な構造の一例を示す斜視図である。
【図２】不揮発性メモリの回路図である。
【図３】実施の形態１に係る半導体装置を示す断面図である。
【図４】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図５】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図７】実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図８】実施の形態２に係る半導体装置を示す断面図である。
【図９】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図１１】実施の形態３に係る半導体装置を示す断面図である。
【図１２】実施の形態１に係る半導体装置の変形例を示す断面図である。
【符号の説明】
【００７５】
１１０  半導体基板、１１１，１１２，１１５  ソース領域、１１３，１１４  ドレイン領域、１２０，１２０ｂ，２２０  ゲート絶縁膜、１２１，１２３  シリコン酸化膜、１２２，１２２ａ〜１２２ｄ  シリコン窒化膜、１３０  ゲート電極、１４０  素子分離領域、１５０  層間絶縁膜、２０１，２０２  フォトレジスト、ＤＴ  ドット、ＣＨ１〜ＣＨ８  電荷。
【図１】
2005197425.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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