(57)【要約】【課題】  アナログデジタル変換器のサンプルホールド時間をアナログ入力端子毎に異なる値に設定可能なアナログデジタル変換器及びアナログデジタル変換器の制御方法を提供する。【解決手段】  複数のアナログ入力端子１２1〜１２ｎの中から１つのアナログ入力端子を選択するセレクタ回路１３と、第１及び第２のサンプルホールド時間に導通するスイッチ素子９ａと、レジスタ入力信号Ｉで設定したサンプルホールド動作条件に基づき、アナログ入力端子の各々に対応させて第１又は第２のサンプルホールド時間の何れか１つを選択する制御回路１７と、スイッチ素子の導通時間でサンプリングしたサンプル成分と、デジタル値に応じて変化する基準電圧波形の電圧成分とを比較し、一致したときに出力信号を反転させ、ラッチ回路１５を通してデジタル値を出力させるアナログデジタル変換回路１９と、を備える。【選択図】      図１
2005311791.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ入力端子の中から１つのアナログ入力端子を選択するセレクタ回路と、
前記セレクタ回路の出力段に接続され、第１及び第２のサンプルホールド時間に導通するスイッチ素子と、
前記セレクタ回路と前記スイッチ素子に接続し、レジスタ入力信号で設定したサンプルホールド動作条件に基づき、前記アナログ入力端子の各々に対応させて前記第１又は第２のサンプルホールド時間の何れか１つを選択する制御回路と、
前記スイッチ素子の導通時間でサンプリングしたサンプル成分と、デジタル値に応じて変化する基準電圧波形の電圧成分とを比較し、一致したときに出力信号を反転させ、ラッチ回路を通して前記デジタル値を出力させるアナログデジタル変換回路と、
を備えることを特徴とするアナログデジタル変換器。
【請求項２】
前記制御回路は、
前記第１のサンプルホールド時間を設定する第１のレジスタと、
前記アナログ入力端子の各々に対応して設けられ、前記第１のサンプルホールド時間で前記スイッチ素子を導通させるか、前記第１のサンプルホールド時間と異なる前記第２のサンプルホールド時間で前記スイッチ素子を導通させるか、を設定する時間制御レジスタと、
を備えることを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
前記制御回路は、さらに前記第２のサンプルホールド時間を設定する第２のレジスタを備えることを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
前記制御回路は、さらに前記第１及び第２のサンプルホールド時間と異なる第３のサンプルホールド時間を設定する第３のレジスタを備え、第１の時間制御レジスタと第２の時間制御レジスタの値に基づいて、前記第１、第２、第３のサンプルホールド時間の何れか１つのサンプルホールド時間を選択して前記スイッチ素子を導通させることを特徴とする請求項３に記載のアナログデジタル変換器。
【請求項５】
アナログデジタル変換回路のサンプルホールド時間を設定する第１のレジスタにデータを入力するステップと、
アナログデジタル変換回路のリピートモードを選択する動作選択レジスタにデータを入力するステップと、
複数のアナログ入力端子の各々に対応して設けられた各時間制御レジスタにデータを入力し、前記第１のレジスタの値に基づく第１のサンプルホールド時間で動作させるか、前記第１のサンプルホールド時間と異なる第２のサンプルホールド時間で動作させるか、を設定し、前記複数のアナログ入力端子の中から１つのアナログ入力端子を選択させるステップと、
制御回路が前記リピートモードを動作させた後に、前記アナログ入力端子の変更判定をした場合、前記複数のアナログ入力端子の中から１つのアナログ入力端子を選択させるステップに戻り他のアナログ入力端子を選択させるステップと、
を含むことを特徴とするアナログデジタル変換器の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器及びアナログデジタル変換器の制御方法に関する。
【背景技術】
【０００２】
従来のアナログデジタル変換器は、画素部から読み出した２時点のサンプル成分の差成分に対して、基準電圧発生回路から出力され、可変する基準電圧を加算し、その変化の途中でインバータの閾値がオーバーするとインバータの出力が変化し、カウンタのカウント値をラッチ回路がラッチして、差成分に見合うデジタル出力を得ていた（特許文献１参照。）。
【特許文献１】特開２０００−２８６７０６号公報（段落番号００１１、図１参照）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明は、アナログデジタル変換器のサンプルホールド時間をアナログ入力端子毎に異なる値に設定可能なアナログデジタル変換器及びアナログデジタル変換器の制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
本発明の一態様は、複数のアナログ入力端子の中から１つのアナログ入力端子を選択するセレクタ回路と、セレクタ回路の出力段に接続され、第１及び第２のサンプルホールド時間に導通するスイッチ素子と、セレクタ回路とスイッチ素子に接続し、レジスタ入力信号で設定したサンプルホールド動作条件に基づき、アナログ入力端子の各々に対応させて第１又は第２のサンプルホールド時間の何れか１つを選択する制御回路と、スイッチ素子の導通時間でサンプリングしたサンプル成分と、デジタル値に応じて変化する基準電圧波形の電圧成分とを比較し、一致したときに出力信号を反転させ、ラッチ回路を通してデジタル値を出力させるアナログデジタル変換回路と、を備えるアナログデジタル変換器であることを要旨とするものである。
【０００５】
本発明の一態様は、アナログデジタル変換回路のサンプルホールド時間を設定する第１のレジスタにデータを入力するステップと、アナログデジタル変換回路のリピートモードを選択する動作選択レジスタにデータを入力するステップと、複数のアナログ入力端子の各々に対応して設けられた各時間制御レジスタにデータを入力し、第１のレジスタの値に基づく第１のサンプルホールド時間で動作させるか、第１のサンプルホールド時間と異なる第２のサンプルホールド時間で動作させるか、を設定し、複数のアナログ入力端子の中から１つのアナログ入力端子を選択させるステップと、制御回路がリピートモードを動作させた後に、アナログ入力端子の変更判定をした場合、複数のアナログ入力端子の中から１つのアナログ入力端子を選択させるステップに戻り他のアナログ入力端子を選択させるステップと、を含むアナログデジタル変換器の制御方法であることを要旨とするものである。
【発明の効果】
【０００６】
本発明によれば、アナログデジタル変換器のサンプルホールド時間をアナログ入力端子毎に異なる値に設定可能なアナログデジタル変換器及びアナログデジタル変換器の制御方法を提供することができる。
【発明を実施するための最良の形態】
【０００７】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００８】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【０００９】
（アナログデジタル変換器）
本発明の実施の形態に係るアナログデジタル変換器は、例えば、図１に示すように、複数のアナログ入力端子１２1〜１２ｎの中から１つのアナログ入力端子を選択するセレクタ回路１３と、セレクタ回路１３の出力段に接続され、第１及び第２のサンプルホールド時間に導通するスイッチ素子９ａと、セレクタ回路１３とスイッチ素子９ａに接続し、レジスタ入力信号Ｉで設定したサンプルホールド動作条件に基づき、アナログ入力端子１２1〜１２ｎの各々に対応させて第１又は第２のサンプルホールド時間の何れか１つを選択するＡＤＣ制御回路１７と、スイッチ素子９ａの導通時間でサンプリングしたサンプル成分ＶＭと、デジタル値に応じて変化する基準電圧波形Ｖｓａｗの電圧成分とを比較し、一致したときに出力信号Ｖｏｕｔを反転させ、ラッチ回路１５を通してデジタル値を出力させるとアナログデジタル変換回路１９（以下、「ＡＤ変換回路」と称する）と、を備える。
【００１０】
スイッチ素子９ａは、その出力ノードにコンデンサＣ１とＣ２の各一方の電極に接続されている。コンデンサＣ１の他方の電極は、インバータを用いたＡＤ変換回路１９とスイッチ素子９ｃに接続されている。ラッチ回路１５は、そのゲート信号入力端がＡＤ変換回路１９とスイッチ素子９ｃに接続されている。コンデンサＣ２の他方の電極には、スイッチ素子９ｂを介して基準電圧発生回路１４が接続され、基準電圧発生回路１４からコンデンサＣ２の他方の電極へ基準電圧Ｖｓａｗが供給される。
【００１１】
ラッチ回路１５には、カウンタ１６が接続され、カウンタ１６からｎビットのカウントデータが供給されている。また、ラッチ回路１５及びカウンタ１６には、基準電圧発生回路１４が接続され、カウンタ１６からｎビットのカウントデータを基準電圧発生回路１４にも供給されている。基準電圧発生回路１４は、カウントデータの値に対応した振幅の電圧を出力する。
【００１２】
制御回路としてのＡＤＣ制御回路１７は、セレクタ回路１３を動作させ、レジスタ入力信号Ｉに基づきアナログ入力端子１２1〜１２ｎの中の何れか１つを選択するためのタイミングパルスを出力する。また各スイッチ素子９ａ、Ｓ２、Ｓ３を導通及び絶縁させるためのタイミングパルスやカウンタ１６のリセットパルス及びクロックを出力する回路である。
【００１３】
図１を参照してＡＤ変換器の動作を説明する。
【００１４】
ＡＤＣ制御回路１７は、スイッチ素子９ａをオフの状態でリセットパルスをセレクタ回路１３へ出力し、セレクタ回路１３の出力段に現れる出力電圧Ｖｓｉｇを高電位にする。次にスイッチ素子９ａをオンに遷移させ、スイッチ素子９ｃをオンにする。すると、出力電圧Ｖｓｉｇの電位ＶａとＡＤ変換回路１９の閾値電圧Ｖｔｈとの差電圧（Ｖａ−Ｖｔｈ）がコンデンサＣ１に蓄えられる。
【００１５】
次に、ＡＤＣ制御回路１７は、レジスタ入力信号Ｉに基づいて、セレクタ回路１３へタイミングパルスを供給し、アナログ入力端子１２1〜１２ｎの何れか１つを選択する。例えば、アナログ入力端子１２1を選択してアナログ入力端子１２1を出力段へ接続し、アナログ入力端子１２1の電位をセレクタ回路１３の出力電圧Ｖｓｉｇとして出力させる。ここでスイッチ素子９ｂをオンにする。すると、このときの出力電圧Ｖｂと基準電圧Ｖｓａｗとの差電圧、つまり（Ｖｂ−Ｖ０）がコンデンサＣ２に蓄えられる。
【００１６】
引き続き、ＡＤＣ制御回路１７は、スイッチ素子９ａをオフにして、スイッチ素子９ｂのオン状態を維持し、基準電圧Ｖｓａｗがカウンタ１６のカウント値に基づいて可変される。これにより基準電圧Ｖｓａｗは、順次増加又は減少する。スイッチ素子９ａがオフした後は、スイッチ素子９ｂのみのオン状態が維持される。
【００１７】
ここで、ＡＤ変換回路１９の入力電圧Ｖｉｎを見るとＶｉｎ＝Ｖｓａｗ＋（Ｖｂ−Ｖ０）−（Ｖａ−Ｖｔｈ）となる。この式を変形するとＶｉｎ＝Ｖｔｈ＋（Ｖｂ−Ｖａ）＋（Ｖｓａｗ−Ｖ０）となる。つまりＡＤ変換回路１９の入力電圧Ｖｉｎは、閾値電圧Ｖｔｈと、入力電圧を２時点でサンプリングした電圧の電位差（Ｖａ−Ｖｂ）と、基準電圧の変化幅（Ｖｓａｗ−Ｖ０）との和となる。ここで基準電圧の変化幅（Ｖｓａｗ−Ｖ０）と，電位差（Ｖａ−Ｖｂ）との和がゼロとなったときに、Ｖｉｎ＝Ｖｔｈ（閾値電圧）となり、ＡＤ変換回路１９の出力信号は反転することができる。
【００１８】
基準電圧の変化幅（Ｖｓａｗ−Ｖ０）と、電位差（Ｖａ−Ｖｂ）との和がゼロとなることは、（Ｖｓａｗ−Ｖ０）＋（Ｖａ−Ｖｂ）＝０であり、（Ｖａ−Ｖｂ）＝−（Ｖｓａｗ−Ｖ０）と表わせる。基準電圧Ｖｓａｗの変化に伴い、Ｖｓａｗ−Ｖ０＝Ｖ１が閾値電圧Ｖｔｈと等しくなった段階で、ＡＤ変換回路１９の出力電圧Ｖｏｕｔは、高論理値から低論理値に変化する。
【００１９】
このとき、ラッチ回路１５では、カウンタ１６のカウント値をラッチする。このラッチ回路１５のｎビットのデジタル出力がアナログデジタル変換出力値である。
【００２０】
（ＡＤＣ制御回路）
本発明の実施の形態に用いるＡＤＣ制御回路１７は、第１のサンプルホールド時間と第１のサンプルホールド時間を所定倍数で乗じた第２のサンプルホールド時間をアナログ入力端子１２1〜１２ｎ（図１参照）毎に選択する第１の動作モードと、独立に設定された第１及び第２のサンプルホールド時間をアナログ入力端子１２1〜１２ｎ毎に選択する第２の動作モードと、独立に設定された第１、第２、第３のサンプルホールド時間をアナログ入力端子１２1〜１２ｎ毎に選択する第３の動作モードの中から１つの動作モードをレジスタ入力信号Ｉで任意に設定することができる。
【００２１】
図２（ａ）に示すように、ＡＤＣ制御回路１７は、レジスタ入力信号Ｉを受信する第１のレジスタ２１ａ、チャネル制御レジスタ２２、動作選択レジスタ２３、時間制御レジスタ２４を備える。
【００２２】
第１のレジスタ２１ａは、第１のサンプルホールド時間制御回路２５ａに接続され、４ビットの信号を出力してスイッチ素子９ａへタイミングパルスを供給する。
【００２３】
チャネル制御レジスタ２２は、チャネル制御回路２６に接続され、４ビットの信号を出力してセレクタ回路１３へタイミングパルスを供給し、図１に示したアナログ入力端子１２1〜１２ｎの選択をセレクタ回路１３を通して４ビットで制御する。
【００２４】
動作選択レジスタ２３は、動作選択回路２７に接続され、ＡＤ変換回路１９をリピートモード又はソフトウエアスタートモードの何れか１つの動作モードを１ビットで選択するように制御する。
【００２５】
時間制御レジスタ２４は、チャンネル毎時間制御回路２８に接続され、図１に示したアナログ入力端子１２1〜１２ｎをチャネル毎にサンプルホールド時間を設定し１チャネルを１ビットで制御する。
【００２６】
ここで、時間制御レジスタ２４は、アナログ入力端子１２1〜１２ｎの本数に対応する本数のビット（例えば、１６ビット）を有し、時間制御レジスタ２４のビット値に基づいて、第１のレジスタ２１ａにより設定した第１のサンプルホールド時間（例えば、１９５μＳ）でサンプルホールド動作を行なう高インピーダンスのアナログ入力端子１２1と、第１のレジスタ２１ａで設定された第１のサンプルホールド時間を基準にして一定の率（例えば、１６倍）で変化させた第２のサンプルホールド時間でサンプルホールド動作を行なう低インピーダンスのアナログ入力端子１２2に設定することができる。
【００２７】
時間制御レジスタ２４の０ｂｉｔに「０」を入力して記憶させ、アナログ入力端子１２1のＡＤ変換を第１のレジスタ２１ａで設定したサンプルホールド時間でサンプルホールド動作を実行する。
【００２８】
時間制御レジスタ２４の１ｂｉｔに、「１」を入力して記憶させ、アナログ入力端子１２2のＡＤ変換を第１のレジスタ２１ａで設定したサンプルホールド時間に一定の率（最大で１６倍）で変化させた第２のサンプルホールド時間でサンプルホールド動作を実行する。
【００２９】
ここで、「一定の率で変化させたサンプルホールド時間」は、例えば、第１のレジスタ２１ａで設定した時間をｔとした場合、ｔを「２」から最大「１６」まで整数倍する遅延回路を用いて出力するパルス信号を用いることができる。
【００３０】
ＡＤＣ制御回路１７は、この設定状態に基づいて、リピートモードのＡＤ変換スタート処理を遂行し、各アナログ入力端子のインピーダンス状態に合致するサンプルホールド時間でサンプルホールド動作を行なうことができる。
【００３１】
図２（ｂ）に示すように、ＡＤＣ制御回路１７は、第２のレジスタ２１ｂと第２のサンプルホールド時間制御回路２５ｂを設けて、第２のサンプルホールド時間を第２のレジスタ２１ｂの４ビット出力で独立に設定する点が図２（ａ）に示したＡＤＣ制御回路１７と相違する。
【００３２】
例えば、第２のレジスタ２１ｂは、第２のサンプルホールド時間制御回路２５ｂに接続され、第２のレジスタ２１ｂの４ビット出力を第２のサンプルホールド時間制御回路２５ｂに出力し、第２のサンプルホールド時間を独立して設定し、図１に示したスイッチ素子９ａの導通時間を制御することができる。
【００３３】
時間制御レジスタ２４の０ｂｉｔに「０」を入力して記憶させ、アナログ入力端子１２1のＡＤ変換を第１のレジスタ２１ａで設定したサンプルホールド時間でサンプルホールド動作を実行する。
【００３４】
時間制御レジスタ２４の１ｂｉｔに、「１」を入力して記憶させ、アナログ入力端子１２2のＡＤ変換を第２のレジスタ２１ｂで設定したサンプルホールド時間でサンプルホールド動作を実行するように制御する。
【００３５】
ＡＤＣ制御回路１７は、この設定状態に基づいて、リピートモードのＡＤ変換スタート処理を遂行し、各アナログ入力端子のインピーダンス状態に合致するサンプルホールド時間でサンプルホールド動作を行なうことができる。
【００３６】
図２（ｃ）に示すように、ＡＤＣ制御回路１７は、第３のレジスタ２１ｃ、第３のサンプルホールド時間制御回路２５ｃ、第１の時間制御レジスタ２４ａ、第２の時間制御レジスタ２４ｂを設けて、第３のサンプルホールド時間を第３のレジスタ２１ｃの４ビット出力で独立に設定する点が図２（ｂ）に示したＡＤＣ制御回路１７と相違する。
【００３７】
第３のレジスタ２１ｃは、第３のサンプルホールド時間制御回路２５ｃに接続され、第３のレジスタ２１ｃの４ビット出力を第３のサンプルホールド時間制御回路２５ｃに出力し、第３のサンプルホールド時間を独立して設定し、図１に示したスイッチ素子９ａの導通時間を制御することができる。
【００３８】
図２（ｃ）に示したＡＤＣ制御回路１７は、第１の時間制御レジスタ２４ａ及び第２の時間制御レジスタ２４ｂの０ｂｉｔに「０」を入力して記憶させ、アナログ入力端子１２1（図１参照）のＡＤ変換を第１のレジスタ２１ａで設定したサンプルホールド時間でサンプルホールド動作させる。
【００３９】
また、ＡＤＣ制御回路１７は、第１の時間制御レジスタ２４ａの１ｂｉｔに「０」を入力して記憶させ、第２の時間制御レジスタ２４ｂの１ｂｉｔに「１」を入力して記憶させ、アナログ入力端子１２2（図１参照）のＡＤ変換を第２のレジスタ２１ｂで設定したサンプルホールド時間でサンプルホールド動作させる。
【００４０】
さらに、ＡＤＣ制御回路１７は、第１の時間制御レジスタ２４ａのｎビットに「１」を入力して記憶させ、第２の時間制御レジスタ２４ｂのｎビットに、「０」を入力して記憶させ、アナログ入力端子１２ｎ（図１参照）のＡＤ変換を第３のレジスタ２１ｃで設定したサンプルホールド時間でサンプルホールド動作させることができる。
【００４１】
ＡＤＣ制御回路１７は、これら複数のレジスタの設定状態に基づいて、リピートモードのＡＤ変換スタート処理を遂行し、各アナログ入力端子１２1〜１２ｎのインピーダンス状態に合致するサンプルホールド時間でサンプルホールド動作を行なうことができる。
【００４２】
（第１のレジスタ）
図２（ａ）〜（ｃ）に示したＡＤＣ制御回路１７に用いた第１のレジスタ２１ａと第１のサンプルホールド時間制御回路２５ａの回路図を図３に例示する。
【００４３】
図３に示した回路図は、カウンタ１７ａ、レジスタ１７ｂ〜１７ｅ、ＡＮＤゲート１１ａ〜１１ｄを備える。
【００４４】
例えば、４ビット出力の論理値を循環させるリングカウンタのカウンタ１７ａ、このカウンタ１７ａの４ビット出力に各々独立して接続されたＡＮＤゲート１１ａ、ＡＮＤゲート１１ｂ、ＡＮＤゲート１１ｃ、ＡＮＤゲート１１ｄを設ける。
【００４５】
またＡＮＤゲート１１ａの入力にレジスタ１７ｂを接続し、ＡＮＤゲート１１ｂの入力にレジスタ１７ｃを接続し、ＡＮＤゲート１１ｃの入力にレジスタ１７ｄを接続し、ＡＮＤゲート１１ｄの入力にレジスタ１７ｅを接続する論理回路により、各ＡＮＤゲートの出力をスイッチ素子９ａ（図１参照）に接続し、スイッチ素子９ａの導通時間を制御してサンプルホールド時間を決定することができる。
【００４６】
ＡＮＤゲート１１ａは、レジスタ入力信号Ｉ１をレジスタ入力端子１０ａから入力し記憶するレジスタ１７ｂの出力信号とカウンタ１７ａの第１ビットの出力信号との論理積の信号を図１に示したスイッチ素子９ａに出力する。
【００４７】
ＡＮＤゲート１１ｂは、レジスタ入力信号Ｉ２をレジスタ入力端子１０ｂから入力し記憶するレジスタ１７ｃの出力信号とカウンタ１７ａの第２ビットの出力信号との論理積の信号を図１に示したスイッチ素子９ａに出力する。
【００４８】
ＡＮＤゲート１１ｃは、レジスタ入力信号Ｉ３をレジスタ入力端子１０ｃから入力し記憶するレジスタ１７ｄの出力信号とカウンタ１７ａの第３ビットの出力信号との論理積の信号を図１に示したスイッチ素子９ａに出力する。
【００４９】
ＡＮＤゲート１１ｄは、レジスタ入力信号Ｉ４をレジスタ入力端子１０ｄから入力し記憶するレジスタ１７ｅの出力信号とカウンタ１７ａの第４ビットの出力信号との論理積の信号を図１に示したスイッチ素子９ａに出力する。
【００５０】
カウンタ１７ａは、所定周期のクロックを入力し、４ビット出力の中の１ビットを高論理値で循環させ、レジスタ１７ｂ〜１７ｅに記憶している論理値との論理積をスイッチ素子９ａへ供給する。このレジスタ１７ｂ〜１７ｅに記憶した値によりスイッチ素子９ａの導通時間を制御することができる。
【００５１】
また、このようなカウンタ１７ａ、レジスタ１７ｂ〜１７ｅ、ＡＮＤゲート１１ａ〜１１ｄを備える論理回路は、図２（ｂ）に示した第２のレジスタ２１ｂや、図２（ｃ）に示した第３のレジスタ２１ｃにも適用できることは勿論である。
【００５２】
（リピートモード）
図４は、本発明の実施の形態に係るアナログデジタル変換器の動作フローを示すフローチャートである。図１、図２（ａ）及び図４を参照して、ＡＤ変換器の動作を説明する。ＡＤ変換器は、繰返しアナログ入力端子の電位をＡＤ変換するリピートモードと１回だけアナログ入力端子の電位をＡＤ変換するソフトウエアスタートモードを備えている。
【００５３】
ＡＤＣ制御回路１７は、ＡＤ変換回路１９のサンプルホールド時間を設定する第１のレジスタ２１ａにデータを入力するステップ３１（以下、ステップを「ＳＴ」と略記する）と、アナログデジタル変換回路のリピートモードを選択する動作選択レジスタ２３にデータを入力するＳＴ３２と、複数のアナログ入力端子１２1〜１２ｎの各々に対応して設けられた各時間制御レジスタ２４にデータを入力し、第１のレジスタ２１ａの値に基づく第１のサンプルホールド時間で動作させるか、第１のサンプルホールド時間と異なる第２のサンプルホールド時間で動作させるか、を設定し、複数のアナログ入力端子１２1〜１２ｎの中から１つのアナログ入力端子１２1を選択させるＳＴ３３と、ＡＤＣ制御回路１７がリピートモードＳＴ３４を動作させた後に、アナログ入力端子の変更判定ＳＴ３５の「ＹＥＳ」をした場合、複数のアナログ入力端子１２1〜１２ｎの中から１つのアナログ入力端子を選択させるステップに戻り他のアナログ入力端子１２2を選択させるＳＴ３３と、を含む。
【００５４】
ＡＤＣ制御回路１７は、アナログ入力端子の変更判定ＳＴ３５の「ＮＯ」をした場合は、リピートモードを継続するか否かを判定するＳＴ３６で、リピートモード継続と判定したときは処理をリピートモード動作ＳＴ３４へ復帰させリピートモードを継続する。一方、リピートモードを継続しないと判定したときは処理を終了する。
【００５５】
このようにＡＤ変換器は、第１のサンプルホールド時間ｔ１を設定する第１のレジスタ２１ａと、この時間ｔ１を基準にした一定の率のサンプルホールド時間ｔ２を設定するＡＤＣ制御回路１７と、サンプルホールド時間ｔ１及びｔ２とアナログ入力端子１２1〜１２ｎを１対１で切り換えて対応させる時間制御レジスタ２４と、これらのレジスタの設定値を用いて、アナログ入力端子１２1〜１２ｎ毎にサンプルホールド時間を切り換えるシステムを提供することができる。
【００５６】
また、ＡＤ変換器は、２種類のサンプルホールド時間ｔ１、ｔ２を設定する第１のレジスタ２１ａ及び第２のレジスタ２１ｂと、２種類のサンプルホールド時間ｔ１、ｔ２とアナログ入力端子１２1〜１２ｎを１対１で切り換えて対応させる時間制御レジスタ２４と、これらのレジスタの設定値を用いて、アナログ入力端子１２1〜１２ｎ毎にサンプルホールド時間を切り換えるシステムを提供することができる。
【００５７】
さらに、ＡＤ変換器は、３種類以上のサンプルホールド時間ｔ１、ｔ２、ｔｎを設定する第１及び第２の時間制御レジスタ２４ａ、２４ｂと、複数のサンプルホールド時間ｔ１、ｔ２とアナログ入力端子１２1〜１２ｎを１対１で切り換えて対応させる第１及び第２の時間制御レジスタ２４ａ、２４ｂと、これらのレジスタの設定値を用いて、アナログ入力端子１２1〜１２ｎ毎にサンプルホールド時間を切り換えるシステムを提供することができる。
【００５８】
本発明は、各レジスタが物理的に分離されて構成する必要はなく、複数ビットのレジスタ内の各ビットに対してアナログ入力端子１２1〜１２ｎ毎にサンプルホールド時間を切り換えるように設定をしてもよい。
【００５９】
このように、ＡＤ変換器によれば、ＡＤ変換器を制御するソフトウェアの負担を増やさずに、各アナログ入力端子に接続されている特定されたインピーダンスにあったサンプルホールド時間を選んでサンプルホールド動作を実行することができる。
【００６０】
これにより、システムのアナログ入力端子に接続されている高インピーダンスに合わせたサンプルホールド時間を用いて全チャネルのＡＤ変換を行なうことにより発生する無駄な処理時間を削減することが可能となる。
【００６１】
また、ＡＤ変換器を制御するソフトウェアの負担を増やさずに、各アナログ入力端子に接続されている２種類のインピーダンスにあったサンプルホールド時間を選んでサンプルホールド動作を実行することができる。
【００６２】
これにより、システムのアナログ入力端子に接続されている２種類のインピーダンスに合致する任意のサンプルホールド時間を用いる事が可能となる。これによって、ＡＤ変換時に必要な処理時間とインピーダンスとの整合が取りやすくなる。
【００６３】
さらに、ＡＤ変換器を制御するソフトウェアの負担を増やさずに、各アナログ入力端子に接続されている多様なインピーダンスにあったサンプルホールド時間を選んでサンプルホールド動作を実行することができる。
【００６４】
これにより、システムのアナログ入力端子に接続されている多様なインピーダンスに合致する任意のサンプルホールド時間を用いる事が可能となる。よって、ＡＤ変換時に必要な処理時間とインピーダンスを各々のアナログ入力端子毎に整合を取る事が可能となる。
【００６５】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施形態及び運用技術が明らかとなろう。
【００６６】
既に述べた実施の形態の説明においては、１６ビットの時間制御レジスタについて、例示したが、本発明は、１６ビットに限定するものではなく、４ビット、８ビット、３２ビットのようにアナログ入力端子の本数に対応するビット数で時間制御レジスタに適用できることは、上記説明から容易に理解できるであろう。
【００６７】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００６８】
【図１】実施の形態に係るアナログデジタル変換器のブロック図。
【図２】実施の形態に係るアナログデジタル変換器に用いる制御回路のブロック図。
【図３】実施の形態に用いる第１のサンプルホールド時間を制御する回路のブロック図。
【図４】実施形態に係るアナログデジタル変換器の動作を示すフローチャート。
【符号の説明】
【００６９】
１２1〜１２ｎ…アナログ入力端子
１３…セレクタ回路
１４…基準電圧発生回路
１５…ラッチ回路
１６…カウンタ回路
１７…ＡＤＣ制御回路
１８…アナログデジタル変換回路
２１ａ…第１のレジスタ
２１ｂ…第２のレジスタ
２１ｃ…第３のレジスタ
２２…チャネル制御レジスタ
２３…動作選択レジスタ
２４…時間制御レジスタ
２４ａ…第１の時間制御レジスタ
２４ｂ…第２の時間制御レジスタ
２５ａ…第１のサンプルホールド時間制御回路
２５ｂ…第２のサンプルホールド時間制御回路
２５ｃ…第３のサンプルホールド時間制御回路
２６…チャネル制御回路
【図１】
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【図２】
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【図３】
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【図４】
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