(57)【要約】【課題】  半導体記憶装置におけるチップ面積の増加を抑制すると共に、ソフトエラーの訂正を可能にし、半導体記憶装置の信頼性を高めることを目的とする。【解決手段】  ソフトエラーによりビット反転したエラーセル１８に対応する行のローカルパリティセル１８ａのパリティ値、及び対応するリード／ライト回路およびエラー訂正回路１８ｂにおけるグローバルセルのパリティ値を検出する。反転したローカルパリティの行及びグローバルパリティの列を逆にたどることによりエラーセル１８を知る。そのエラーセルを、更に反転処理することにより、エラー訂正を行うことができる。即ち、エラーが検出されたリード／ライト回路及びエラー訂正回路１８ｂ、並びにエラーが検出されたローカルパリティセル１８ａのパリティ値を変更することによって、データ反転したエラーセルを訂正することが可能である。【選択図】  図１
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【特許請求の範囲】
【請求項１】
行方向及び列方向にメモリセルが配置されたメモリセルアレイ、行デコーダ回路、列デコーダ回路、前記列方向のメモリセルに対応したセンスアンプ、及び前記列方向のメモリセルに対応したリード／ライト回路を具備し、
前記メモリセルアレイにおける各行のパリティ値及び各列のパリティ値を演算する演算手段と、
前記パリティ値を記憶する記憶手段と、
前記パリティ値に関し、パリティエラーの発生をチェックするチェック手段と、
前記パリティエラーが発生した行及び列の情報をもとに、エラーが発生したメモリセルを同定する同定手段と、
エラーが発生した前記メモリセルを訂正する訂正手段とを
有することを特徴とする半導体記憶装置。
【請求項２】
前記各行のパリティ値を記憶するローカルメモリセルを前記メモリセルアレイの一部として有し、かつ、前記各列のパリティ値を記憶するグロ−バルメモリセルをエラー―訂正回路の一部として有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
ｍ行並びにｎ列のメモリセルを有するメモリセルブロックがＭ行並びにＮ列に渡って配置されたブロック構成のメモリセルアレイ（ｍ、ｎ、Ｍ、Ｎは正の整数）、行デコーダ回路、列デコーダ回路、前記メモリセルブロックの列方向の前記メモリセルに対応したセンスアンプ、及び前記ブロック構成のブロック列ごとに配置されたリード／ライト回路とを具備し、
前記各メモリセルブロック内に共通するｍ行並びにｎ列のメモリセルのパリティ値、及び前記ブロック列の前記メモリセルブロックに配置された前記メモリセルのパリティ値を演算する演算手段と、
前記パリティ値を記憶する記憶手段と、
前記パリティ値に関し、パリティエラーの発生をチェックするチェック手段と、
前記パリティエラーが発生したメモリセルブロックの行及び列の情報、並びにメモリセルブロック内の行及び列の情報をもとに、エラーが発生したメモリセルを同定する同定手段と、
エラーが発生した前記メモリセルを訂正する訂正手段とを
有することを特徴とする半導体記憶装置。
【請求項４】
前記各メモリセルブロック内に共通するｍ行並びにｎ列のメモリセルのパリティ値を記憶するｍ行及びｎ列のローカルメモリセル群を（N＋１）行目のメモリセルブロックとして更に有し、かつ、前記ブロック列の前記メモリセルブロックに配置された前記メモリセルのパリティ値を記憶するグロ−バルメモリセルをエラ―訂正回路の一部として有することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記パリティ値の演算、前記パリティエラーの発生のチェック、前記エラーが発生したメモリセルの同定、及びエラーが発生した前記メモリセルの訂正を、前記メモリセルのリフレッシュ時に行うことを特徴とする請求項１乃至請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソフトエラー訂正機能を有する半導体記憶装置に関する。
【背景技術】
【０００２】
ダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと称す。）は主に電子計算機等において低価格、大容量の主記憶メモリとして広く使われている。現在、使用されているＤＲＡＭのメモリセルの基本的な構造は、一つのトランジスタ及び一つのキャパシタから構成されている。
【０００３】
このキャパシタに、例えばα線等の電荷をもつ宇宙線が地上に到達し、キャパシタに衝突すると、キャパシタ内に蓄えられた電荷量が変化する。一方、中性子線等の電荷を持たない宇宙線がＤＲＡＭを有する半導体基板に衝突すると、その際に生成されたイオンの影響によって、キャパシタ内に蓄えられた電荷量が変化し、記憶したデータが消失する場合がある。
【０００４】
このような現象によって発生するメモリ回路の誤動作は、一時的、偶発的なものであり、ソフトエラーと呼ばれ、メモリ回路に致命的なダメージを与えるハードエラーと区別されている。通常の頻度で発生するソフトエラーは、ＤＲＡＭ単体又はシステム内にエラー訂正機能を備えることにより、十分に対応できるようになっている。
【０００５】
従来からのエラー訂正方式としては、エラーコレクションコード（以下、ＥＣＣと称す。）回路が主として用いられる。例えば、記憶すべき６４ビットのデータを１単位とし、このデータから論理演算で求めた８ビットの冗長データとともに記憶させ、合せて７２ビットとしたデータの内、最大２ビットまでのデータエラーを論理演算により訂正を可能にする方式である。
【０００６】
また、ＥＣＣ等のエラー訂正回路を用いた場合においてもエラーを認識するための試験回路及び試験方法等の工夫が提案されている。（例えば、特許文献１参照。）。
【０００７】
図１０は従来のＥＣＣによるエラー訂正方式を行う場合のイメージ図であり、例えば、パリティ用追加セルブロック７０が、８列ブロック分追加されている。従来のＥＣＣ方式では制約上７２（６４＋８）ブロック構成を単位にせざるを得ない。このため、面積増加率は７２／６４≒＋５．８８２％ となる。即ち９／８倍になりチップ面積が増加する。従って、製品のコストが上がる。
【０００８】
価格競争の激しいＤＲＡＭ市場においては、チップ面積を少しでも小さくし、１枚の半導体基板当たりのチップ数を増やし、コストダウンする必要がある。従って、ＤＲＡＭにおけるチップ面積の増加を抑制すると共に、ソフトエラーの訂正を可能にし、ＤＲＡＭの信頼性を高めることが求められている。
【特許文献１】特開２００３−１５７６９６号公報  （第１０ページ、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は半導体記憶装置におけるチップ面積の増加を抑制すると共に、ソフトエラーの訂正を可能にし、半導体記憶装置の動作における信頼性を高める。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明の第１の態様は、半導体記憶装置として、行方向及び列方向にメモリセルが配置されたメモリセルアレイ、行デコーダ回路、列デコーダ回路、前記列方向のメモリセルに対応したセンスアンプ、及び前記列方向のメモリセルに対応したリード／ライト回路を具備し、前記メモリセルアレイにおける各行のパリティ値及び各列のパリティ値を演算する演算手段と、前記パリティ値を記憶する記憶手段と、前記パリティ値に関し、パリティエラーの発生をチェックするチェック手段と、前記パリティエラーが発生した行及び列の情報をもとに、エラーが発生したメモリセルを同定する同定手段と、エラーが発生した前記メモリセルを訂正する訂正手段とを有することを特徴とする。
【００１１】
また、本発明の第２の態様は、半導体記憶装置として、ｍ行並びにｎ列のメモリセルを有するメモリセルブロックがＭ行並びにＮ列に渡って配置されたブロック構成のメモリセルアレイ（ｍ、ｎ、Ｍ、Ｎは正の整数）、行デコーダ回路、列デコーダ回路、前記メモリセルブロックの列方向の前記メモリセルに対応したセンスアンプ、及び前記ブロック構成のブロック列ごとに配置されたリード／ライト回路とを具備し、前記各メモリセルブロック内に共通するｍ行並びにｎ列のメモリセルのパリティ値、及び前記ブロック列の前記メモリセルブロックに配置された前記メモリセルのパリティ値を演算する演算手段と、前記パリティ値を記憶する記憶手段と、前記パリティ値に関し、パリティエラーの発生をチェックするチェック手段と、前記パリティエラーが発生したメモリセルブロックの行及び列の情報、並びにメモリセルブロック内の行及び列の情報をもとに、エラーが発生したメモリセルを同定する同定手段と、エラーが発生した前記メモリセルを訂正する訂正手段とを有することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、ローカルパリティセル及びグローバルパリティセルを用いることにより、従来のＥＣＣ方式と比較し、チップ全体の面積増加を抑制し、かつ、エラー訂正が可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１４】
図１は、本発明による半導体記憶装置の第１の実施例における基本原理を示すブロック図である。
【００１５】
本実施例の半導体記憶装置はＤＲＡＭであり、メモリセルアレイ１０の中に１キロビット、即ち、３２行×３２列のデータメモリセル１１を有する。また、各行に１個ずつのローカルパリティセル１２を有する。ローカルパリティセル１２にはそれぞれの行におけるパリティ値が格納される。また、ローカルパリティ値は、その行のすべてのセルに関するデータを排他的論理和によって計算し、偶数パリティとして記憶される。
【００１６】
また、ワード線に対してロウデコーダ１３、ビット線に対して第１のセンスアンプ及びプリチャージ回路１４、リード／ライト回路及びエラー訂正回路１５、パリティ演算回路１６及びカラムデコーダ１７がそれぞれ配置されている。
【００１７】
リード／ライト回路及びエラー訂正回路１５の中には、それぞれグローバルパリティとして１ビットを記憶するグローバルパリティセルであるレジスタ（図示せず）が用意されている。また、グローバルパリティ値はその各列のすべてのセルデータを排他的論理和によって計算し、偶数パリティとして記憶される。
【００１８】
次に、エラー検出の原理を説明する。データメモリセルの一つ、例えばエラーセル１８がソフトエラーによりビット反転すると、そのエラーセル１８に対応する行のローカルパリティセル１８ａのパリティ値、及び対応するリード／ライト回路およびエラー訂正回路１８ｂにおけるグローバルパリティセルのパリティ値が前回の計算値から反転する。すなわち、前回の計算値と、今回の計算値が反転したローカルパリティの行及びグローバルパリティの列をたどることによりエラーセル１８を知ることができる。
【００１９】
そのエラーセルを、更に反転処理することにより、エラー訂正を行うことができる。
【実施例２】
【００２０】
図2は本発明における第２の実施例におけるメモリセルアレイ及び主要な周辺回路を示すブロック図である。
【００２１】
本実施例における半導体記憶装置はＤＲＡＭであり、メモリセルアレイ２０として５１２行×６４列のデータメモリセルブロック２１が３２行及び３２列に渡って配置され、かつ、ローカルパリティセルブロック２２が列の中央部分に配置されている。従って、列方向には合計３３個のメモリセルブロックが配置されている。
【００２２】
また、ワード線に対してロウデコーダ２３、ビット線に対して第１のセンスアンプ及びプリチャージ回路２４、リード／ライト回路及びエラー訂正回路２５、パリティ演算回路２６及びカラムデコーダ２７がそれぞれ配置されている。
【００２３】
エラー検出の原理を以下に説明する。データメモリセルの一つが、例えばソフトエラーによりビット反転する場合、先ずエラーセルを含むデータメモリセルブロック２８に対応する列のローカルパリティセルブロック２８ａのローカルパリティセルにおけるパリティ値、及び対応するリード／ライト回路およびエラー訂正回路２８ｂにおけるグローバルパリティセルにおけるパリティ値が前回の計算値から反転する。すなわち、その前回の計算値と、今回の計算値が反転したローカルパリティブロックの行及びグローバルパリティブロックの列をたどることによりエラーセルを含むメモリセルブロック２８を知ることができる。更に、エラーセルを含むメモリセルブロック２８の中で、実際にエラーを起こしたセルはエラーが検出されたローカルパリティセルブロックのエラー部と同一である。
【００２４】
また、実施例１と同様に、そのエラーセルを反転処理することにより、エラー訂正を行うことができる。
【００２５】
図３はデータメモリセルブロック３０におけるデータメモリセル３１の配置を示す回路図である。データメモリセル３１が５１２行×６４列分、また、右端には第１のセンスアンプ及びプリチャージ回路３５が６４列分配置されている。
【００２６】
次に、データメモリセルブロック３０における動作を説明する。先ず、メモリ動作の待機時には、第１のセンスアンプ及びプリチャージ回路３５におけるプリチャージ回路により、全てのビット線３４であるＢＬ０から／ＢＬ６３は、同電位、即ちハイレベルとロウレベルの中間電位にリセットされる。
【００２７】
次に、図示しない外部から与えられた行番地に対応する行選択線３３として、ＷＬ０からＷＬ５１１の中でいずれかの行選択線３３が１本だけ選択され、ハイレベルになる。
【００２８】
これにより、その選択線に接続されたトランジスタ３２を介して、そのトランジスタ３２に接続したキャパシタ３２ａに蓄えられたデータの電荷をビット線に移し、ＢＬｎ又は／ＢＬｎ（ｎ：０〜６３の整数）のどちらかの電位を数100mV程度、増減させる。
【００２９】
続いて、第１のセンスアンプ及びプリチャージ回路３５における第１のセンスアンプを動作させ、電位が増減した側のＢＬｎまたは／ＢＬｎと電位が増減していない他方との電位差を論理的ハイレベル電位もしくはロウレベル電位にまで増幅する。この増幅により、ＷＬ選択時に電荷を放出したキャパシタは、再度、充電される。これがリフレッシュ動作である。
【００３０】
次に、図示しない外部から与えられた列番地に対し、６４本の列選択線３７から一つの線を選択し、ブロック内データバス３６に接続する。更に、ブロック選択線３８の制御により、データバス３９に接続する。データバス３９は図示しないリード／ライト回路に接続する。また、データバス３９からのデータはＤｎ及び／Ｄｎ（ｎ：０〜３１の整数）としてリード／ライト回路へ出力される。
【００３１】
図２に示した全体のブロック図に上述のデータメモリセルブロックを当てはめると、列方向に配置された３２個のデータメモリセルブロック列からそれぞれ１個のデータメモリセルを同時に読み出し及び書き込みできる。
【００３２】
図４はローカルパリティブロック３０ａを詳細に示したものであり、前述の図３と構造は同じである。但し、データバス３９からのデータはＤｐ及び／Ｄｐとしてリード／ライト回路へ出力される。
【００３３】
図２に示した本実施例のブロック図におけるリード／ライト回路及びエラー訂正回路２５の詳細な回路図を図５に示す。リード／ライト回路５０は通常のＤＲＡＭに利用される回路と基本的に同じである。
【００３４】
先ず、読み出し動作（リード）について説明する。図５に示すように、データバス５１を通して出力されるデータＤｎ及び／Ｄｎを第２のセンスアンプ５２を用いて増幅し、読み出しデータＤａｔａＮ及び／ＤａｔａＮ（Ｎ：０〜３１の整数）として出力する。第２のセンスアンプ５２を用いて増幅する際、タイミング信号ＲＤＥが与えられる。ここでＤｎとＤａｔａＮの間及び／Ｄｎと／ＤａｔａＮの間はノードとして独立している。増幅された信号ＤａｔａＮは通常動作の場合は出力回路へ送られ、読み出し動作（リード）は終了する。
【００３５】
次に、図５における書き込み動作（ライト）について説明する。通常の書き込みは、図示しない入力バッファ回路からのデータ書き込みデータであるＷｎが入力し、一方、書き込みタイミング信号としてＷＴＥが与えられる。インバータ、ＮＡＮＤ回路及びＮＯＲ回路の組合せにより、書き込みゲート５３を活性化するＷＲＴ０ｎ或いはＷＲＴ１ｎが与えられ、Ｄｎと／Ｄｎのどちらかの信号がロウレベルに落とされ、前述のメモリセルの第１のセンスアンプ３５を介してメモリセルに書き込まれる。
【００３６】
本実施例においては、通常のリード及びライトの動作以外に、メモリセルのエラーチェック及びエラー訂正に伴うリード及びライトの動作が必要になる。以下にエラーチェック及びエラー訂正について説明する。
【００３７】
先ず、エラー訂正動作を行う場合は、エラーセルの発生をチェックするため、後述するローカルパリティ演算回路６０及びエラー訂正回路５０ａへデータを出力する。
【００３８】
図６にローカルパリティを検出するローカルパリティ演算回路を示す。ローカルパリティ演算回路６０の演算回路ユニット６１は排他的論理和回路によって構成されている。それぞれのデータメモリセルブロックから生成されたデータＤ０〜Ｄ３１を増幅したＤａｔａ０〜Ｄａｔａ３１の信号を読み出し、最終演算結果をローカルパリティ演算データ６２としてローカルパリティ値ＤａｔａＰを出力する。排他的論理和回路を使用しているため，一つのデータがエラーにより反転すると、最終データであるＤａｔａＰも反転する。
【００３９】
次にエラー訂正機能及びその動作について説明する。図７はローカルパリティセルブロックに対応したリード／ライト回路５０ｂ及びエラー訂正回路５０ａである。
【００４０】
先ず、ローカルパリティの書き込みは、図６に示したＤａｔａＰを、図７に示す書き込みタイミング信号ＷＴＥと同期させ、データ書き込み信号ＤａｔａＰとして入力する。インバータ、ＮＡＮＤ回路及びＮＯＲ回路の組合せにより、書き込みゲート５３を活性化する信号ＰＷＲＴ０或いはＰＷＲＴ１が与えられ、ＤＰ或いは／ＤＰのどちらかの信号が、ロウレベルに落とされ、メモリセルの第１のセンスアンプ３５を介してメモリセルに書き込まれる。
【００４１】
一方、ローカルパリティ値の読み出しは図５と同じであり、詳しい説明は省略する。結果として、セルに記憶した値を増幅してローカルパリティ信号であるＬＰ及び／ＬＰとして出力する。
【００４２】
ローカルパリティのエラーチェックはエラーチェク回路５７で行う。これは前回ローカルパリティセルに書き込んだパリティ値を読み出し、その値と今回のパリティ計算の結果であるＤａｔａＰを比較し、一致しない場合は、ローカルパリティ発生信号ＬＰＥＲＲを生成する。
【００４３】
次に、エラー訂正について説明する。図５のリード／ライト回路５０から送られたデータＤａｔａＮはエラー訂正回路５０ａに入力される。更に、排他的論理和回路によってグローバルパリティ演算レジスタ５４に格納されているデータとの演算を行い、第１のシフトレジスタ５６ａを通してグローバルパリティ演算レジスタ５４へ送られる。ここでは、順次送られるデータを演算処理し、データメモリセルブロック内の一列の処理を終了すると、第２のシフトレジスタ５６ｂを介してグローバルパリティセルであるグローバルパリティ記憶レジスタ５４ａにその演算結果であるデータを格納する。このデータがグローバルパリティ値である。
【００４４】
また、一連の処理終了後、グローバルパリティ演算レジスタ５４へリセット信号ＧＰＲＳＴを送り、次の列の演算処理を行う。
【００４５】
グローバルパリティエラーの検出は、グローバルパリティ記憶レジスタ５４ａに格納されたグローバルパリティ値とグローバル演算レジスタ５４に送られたデータを、排他的論理和回路を用いて演算する。即ち、両者が不一致の場合はエラーとなる。
【００４６】
その結果はグローバルパリティエラーステータス回路５５へ格納される。グローバルパリティエラーが発生した場合、ローカルパリティエラーＬＰＥＲＲを示す信号と共に、タイミング信号ＣＷＴＥと同期させて、ＤａｔａＮと／ＤａｔａＮからＤｎ又はＤｎを反転させたデータを書き込み、エラー訂正を行う。なお、グローバルパリティエラーの発生はタイミング信号ＧＰＣＨＥＣＫにより制御される。
【００４７】
本実施例はリフレッシュのサイクルを利用して、ローカルパリティ及びグローバルパリティの演算及び記憶、演算結果と記憶している結果が不一致の場合、内部でエラー訂正を行う。
【００４８】
図８は本実施例におけるエラー訂正の動作を説明する概念図である。横軸は時間（時刻）、縦軸はリフレッシュアドレス或いはエラー発生アドレスとする。説明を判り易くするため、アドレスは0〜3だけにし、横軸である時間軸はリフレッシュの間隔を１とする。図中の白丸印○及び黒丸印●はリフレッシュ動作の時刻及びそのアドレスを示す。
【００４９】
リフレッシュ動作ステップＳ１として、時刻０ではアドレス０がリフレッシュ、時刻１ではアドレス１がリフレッシュ、以後、アドレスの順にリフレッシュを繰り返す。時刻３の△印はソフトエラーが発生した時刻と、そのアドレスを示す。
【００５０】
ソフトエラーが発生すると、時刻４から始まるリフレッシュ動作ステップＳ２の時刻５のリフレッシュ時にローカルパリティエラーの発生を検出する。続いて、時刻７のリフレッシュ動作ステップＳ２の終了時点でグローバルパリティエラーの発生を検出する。
【００５１】
更に、このグローバルパリティエラーを保持し、リフレッシュ動作ステップＳ３の時刻９のリフレッシュ時にローカルパリティエラーの再発生を検出し、この時点でローカルパリティエラーとグローバルパリティエラーを組み合わせることでエラー訂正を行う。その後、リフレッシュ動作ステップＳ３の終了時点で、グローバルパリティエラーがリセットされる。この段階において、エラーのない通常の状態に戻る。
【００５２】
その後、時刻１２の△印において、再びソフトエラーが発生した場合、時刻３のソフトエラーと同様に、リフレッシュ動作ステップＳ４以降の手順によって、エラー訂正が可能である。
【００５３】
これを図２の実施例上で実際の時間軸に例えてみると、リフレッシュコマンドを受けるごとに、３２ビットのセルデータを読み出し、ローカルパリティセルの演算及びグローバルパリティの演算を行い、そのリフレッシュ規定を、８，１９２回／６４ミリ秒とする場合、３２Ｍビットのセルアレイを１回リフレッシュするためには、８．１９２秒を必要とする。従って、その２倍の１６．３８４秒に１ビットの頻度のエラーを訂正できる。
【００５４】
例えば、数時間／ビット以下の低発生頻度のソフトエラーに弱いセルをスクリーニングする場合、テスト装置を数時間〜数日以上に渡って使用する必要があり、テストコストの増大をもたらす。本発明はそれらのエラーセルをＤＲＡＭの内部で自動救済することで、不良品数の低減、テストコストの低減、信頼性の向上を実現することができる。
【００５５】
図９は図２の列方向のメモリセルブロック数を３３(３２＋１)から６５(６４＋１）にしたものである。この場合においてもエラー訂正をするために追加したブロックはローカルパリティセルブロック２２だけであり、面積増加率少ない。例えばソフトエラー訂正機能のないメモリセル面積を１００％とするならば、図２のソフトエラー訂正方式での面積増加率は３３／３２＝＋３．１２５０％、図９のソフトエラー訂正方式での面積増加率は６５／６４＝＋１．５６２５％となる。
【００５６】
このように本発明の場合、列方向のメモリセルブロック数が多くなるに従い、エラー訂正機能を盛り込むために要する面積増加分は低下する。
【図面の簡単な説明】
【００５７】
【図１】本発明による半導体記憶装置の第１の実施例における基本原理を示すブロック図。
【図２】本発明による半導体記憶装置の第２の実施例におけるメモリセルアレイ及び主要な周辺回路を全体的に示すブロック図。
【図３】本発明による半導体記憶装置の第２の実施例におけるデータセルアレイ部分の回路図。
【図４】本発明による半導体記憶装置の第２の実施例におけるパリティセルアレイ部分の回路図。
【図５】本発明による半導体記憶装置の第２の実施例におけるデータセルアレイ部分に接続するリード／ライト回路及びエラー訂正回路示す回路図。
【図６】本発明による半導体記憶装置の第２の実施例におけるパリティ演算回路を示す回路図。
【図７】本発明による半導体記憶装置の第２の実施例におけるパリティセルアレイ部分に接続するリード／ライト回路及びエラー訂正回路示す回路図。
【図８】本発明による半導体記憶装置の第２の実施例におけるリフレッシュ動作とエラー修正のタイミングを示す概念図。
【図９】本発明による図２による発明に対し、列方向のブロック数を増加させた場合のメモリセルアレイ及び主要な周辺回路を示すブロック図。
【図１０】従来の訂正方式を用いるメモリセルアレイ及び主要な周辺回路を示すブロック図。
【符号の説明】
【００５８】
１０、２０  メモリセルアレイ
１１、３１  データメモリセル
１２  ローカルパリティセル
１３、２３  ロウデコーダ
１４、２４  第１のセンスアンプ
１５、２５  リード／ライト回路及びエラー訂正回路
１６、２６  パリティ演算回路
１７、２７  カラムデコーダ
１８  エラーセル
１８ａ  エラーが検出されたローカルパリティセル
１８ｂ、２８ｂ  エラーが検出されたリード／ライト回路及びエラー訂正回路
２１、３０  データメモリセルブロック
２２  ローカルパリティセルブロック
２８  エラーセルを含むデータメモリセルブロック
２８ａ  エラーが検出されたローカルパリティセルブロック
３２  トランジスタ
３２ａ  キャパシタ
３３  行選択線
３４  ビット線
３５  第１のセンスアンプ及びプリチャージ回路
３６  ブロック内データバス
３７  列選択線
３８  ブロック選択線
３９  データバス
３０ａ  ローカルパリティメモリセルブロック
３１ａ  ローカルパリティセル
５０、５０ｂ  リード／ライト回路
５０ａ  エラー訂正回路
５１  データバス
５２  第２のセンスアンプ回路
５３  書き込みゲート
５４  グローバルパリティ演算レジスタ
５４ａ  グローバルパリティ記憶レジスタ
５５  グローバルパリティエラーステータス回路
５６ａ  第１のシフトレジスタ
５６ｂ  第２のシフトレジスタ
６０  パリティ演算回路
６１  演算回路ユニット
６２  ローカルパリティ演算データ
７０  パリティ用追加セルブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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