(57)【要約】      （修正有）【課題】微修正された装置が、４ビット、８ビット及び１６ビットのＩ／Ｏ半導体装置試験のために適用でき、それにより、メモリ製造業者またはテストハウスのために、装置及び機器への投資コストを削減できる。半導体装置を試験するための装置及び方法を提供する。【解決手段】一対の入力ピン６７Ａ、６７Ｂと、第１導線６２と、第２導線６６と、ドライバ６０と、ターミネータ６４とを含む。被試験装置（ＤＵＴ）２６Ａ、２６Ｂは一対の入力ピンの一方に接続される。第１導線及び該第２導線は一対の入力ピンの間に並列に接続される。ドライバは第３導線６１を介して第１導線６２に連結され、ターミネータ６４は第４導線６５を介して第２導線６６に連結される。【選択図】図６
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【特許請求の範囲】
【請求項１】
被試験装置（ＤＵＴ）を試験する試験装置において、
一対の入力ピンであって、ＤＵＴが前記入力ピンの一方に連結される一対の入力ピンと、
前記入力ピンの間に連結される第１導線と、
前記入力ピンの間に連結される第２導線と、
第３導線を介して前記第１導線に連結されるドライバと、
第４導線を介して前記第２導線に連結されるターミネータと
を具備する試験装置。
【請求項２】
前記第３導線及び前記第４導線は略同等のインピーダンスを有する請求項１に記載の試験装置。
【請求項３】
前記第１導線及び前記第３導線の接続点は、前記第１導線を、それぞれ前記入力ピンに連結される第１副導線と、第２副導線とに区別する第１ノードを形成する請求項１に記載の試験装置。
【請求項４】
前記第１副導線及び前記第２副導線は略同等のインピーダンスを有する請求項３に記載の試験装置。
【請求項５】
前記第２導線及び前記第４導線の接続点は、前記第２導線を、それぞれ前記入力ピンに連結される第３副導線と、第４副導線とに区別する第２ノードを形成する請求項１に記載の試験装置。
【請求項６】
前記第３副導線及び前記第４副導線は略同等のインピーダンスを有する請求項５に記載の試験装置。
【請求項７】
前記ターミネータは、直列に接続される抵抗器及び電圧源を有する請求項１に記載の試験装置。
【請求項８】
被試験装置（ＤＵＴ）を試験する試験方法において、
一対の入力ピンであって、ＤＵＴが前記入力ピンの一方に連結される一対の入力ピンを提供する工程と、
前記入力ピンの間に連結される第１導線を提供する工程と、
前記入力ピンの間に連結される第２導線を提供する工程と、
第３導線を介して前記第１導線に連結されるドライバを提供する工程と、
第４導線を介して前記第２導線に連結されるターミネータを提供する工程と
を含む試験方法。
【請求項９】
前記第３導線及び前記第４導線は略同等のインピーダンスを有する請求項８に記載の試験方法。
【請求項１０】
前記第１導線及び前記第３導線の接続点は、前記第１導線を、それぞれ前記入力ピンに連結される第１副導線と、第２副導線とに区別する第１ノードを形成する請求項８に記載の試験方法。
【請求項１１】
前記第１副導線及び前記第２副導線は略同等のインピーダンスを有する請求項１０に記載の試験方法。
【請求項１２】
前記第２導線及び前記第４導線の接続点は、前記第２導線を、それぞれ前記入力ピンに連結される第３副導線と、第４副導線とに区別する第２ノードを形成する請求項８に記載の試験方法。
【請求項１３】
前記第３副導線及び前記第４副導線は略同等のインピーダンスを有する請求項１２に記載の試験方法。
【請求項１４】
被試験装置（ＤＵＴ）を試験する試験装置において、
第１Ｉ／Ｏピン及び第２Ｉ／Ｏピンであって、ＤＵＴが前記第１Ｉ／Ｏピンに連結される第１Ｉ／Ｏピン及び第２Ｉ／Ｏピンと、
複数の導線を有するバスであって、その１つが前記第１Ｉ／Ｏピンと前記第２Ｉ／Ｏピンの間に連結されるバスと、
入力モードでは前記第１Ｉ／Ｏピンに連結されるドライバと、
出力モードでは前記第１Ｉ／Ｏピンに連結される第１ターミネータと、
前記第２Ｉ／Ｏピンに連結されるコンパレータと、
前記出力モードでは前記第２Ｉ／Ｏピンに連結される第２ターミネータと
を具備する試験装置。
【請求項１５】
前記第１ターミネータと前記第１Ｉ／Ｏピンの間に連結される第１スイッチをさらに具備する請求項１４に記載の試験装置。
【請求項１６】
前記第１ターミネータは、直列に接続される抵抗器と電圧源を有する請求項１５に記載の試験装置。
【請求項１７】
前記第２ターミネータと前記第２Ｉ／Ｏピンの間に連結される第２スイッチをさらに具備する請求項１４に記載の試験装置。
【請求項１８】
前記第２ターミネータは、直列に接続される抵抗器と電圧源を有する請求項１７に記載の試験装置。
【請求項１９】
第１ＤＵＴ及び第２ＤＵＴを試験する試験方法において、前記第１ＤＵＴは第１有効ピン及び第１無効ピンを有し、前記第２ＤＵＴは第２有効ピン及び第２無効ピンを有し、該試験方法は、
前記第１有効ピンと前記第２無効ピンの間に連結される第１バスを提供する工程と、
前記第１無効ピンと前記第２有効ピンの間に連結される第２バスを提供する工程と
を含み、
前記第１ＤＵＴの試験中は、前記第２無効ピンは浮遊状態に置かれ、前記第２ＤＵＴの試験中は、前記第１無効ピンは浮遊状態に置かれる試験方法。
【請求項２０】
試験対象となるピンを有するＤＵＴを試験する試験方法において、
ソケットピンを提供する工程と、
前記試験対象となるピンと前記ソケットピンの間に連結されるバスを提供する工程と、
前記ＤＵＴの試験中に前記ソケットピンを浮遊状態に置く工程と
を含む試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（ａ）発明の分野
本発明は高速半導体装置を試験するための装置及び方法に関する。
【背景技術】
【０００２】
（ｂ）先行技術の説明
ダブルデータレート（ＤＤＲ）シンクロナスダイナミック型ランダムアクセスメモリ（ＳＤＲＡＭ）は、ＳＤＲＡＭに基づき開発されたメモリ技術である。各クロック周期に、１つのデータ操作のサポートのみ可能なＳＤＲＡＭと異なり、ＤＤＲ  ＳＤＲＡＭは各クロック周期において、２つのデータ操作の実行能力を有する。従って、メモリの帯域幅が２倍になるだけではなく、データ伝達能力も倍増される。上記の利点のため、ＤＤＲ  ＳＤＲＡＭは、パーソナルコンピュータ、ワークステーション、サーバ、ラップトップコンピュータ、ポータブルデバイス、コンピュータネットワーク、及び通信製品を含むコンピュータシステムプラットフォームにおいて広範囲に適用され、このためメモリ技術の主流製品となっている。技術の進歩に伴って、ＤＤＲ  ＳＤＲＡＭのデータレートは２００／２６６ＭＨｚから５３３／６６７ＭＨｚまで増加し、さらに８００ＭＨｚ／１．０６６ＧＨｚまで増加すると期待されている。試験技術にとって、周波数のアップグレードはまた、非常に困難な課題であるということに留意されたい。
【０００３】
ＤＤＲ  ＳＤＲＡＭに適用された試験システム１を示す図１を参照すると、試験システム１は、テスタ１０を備え、該テスタ１０は、株式会社アドバンテスト（Ａｄｖａｎｔｅｓｔ  Ｃｏｒｐｏｒａｔｉｏｎ）により製造されたアドバンテスト（Ａｄｖａｎｔｅｓｔ）５５９２／５５９３テスタであってよく、主に試験パターンを生成する。テスタ１０は、いくつかのステーションに分割され、アドバンテスト（Ａｄｖａｎｔｅｓｔ）５５９２／５５９３テスタが採用された場合、２つのステーション１２及び１４を有する。ステーション１２及び１４は、図１に示されるようにそれぞれの試験備品１６及び１８に接続される。
【０００４】
試験備品１６の概略図を示す図２を参照すると、試験備品１６は試験ヘッド２０と、共通マザーボード２２と、ソケットボード２４とを有する。試験ヘッド２０は信号の駆動及び比較のためのドライバとコンパレータを内部に含む要素で構成されている。共通マザーボード２２は共通マザーボード２２をソケットボード２４に接続する同軸ケーブルを有する。ソケットボード２４は、ソケットボードプリント回路基板（ＰＣＢ）と集積回路（ＩＣ）を固定するソケットコネクタとを有する。被試験装置（ＤＵＴ）は、ソケットボード２４に挿入される。図を解り易くする為、図２では２つのＤＵＴ２６Ａと２６Ｂのみが示されている。実際には、アドバンテスト（Ａｄｖａｎｔｅｓｔ）５５９２／５５９３テスタが使用された場合、ＤＵＴの数は、６４あるいは１２８でも有り得る。図２は、図説のみがその目的であり、試験ヘッド２０は共通マザーボード２２に電気的に連結され、また共通マザーボード２２はソケットボード２４に電気的に連結されている。
【０００５】
ＤＵＴ２６Ａと２６Ｂのそれぞれのピンは、一般的に入力ピンと、入力／出力（Ｉ／Ｏ）ピンに分割される。入力ピンに適用された従来試験装置３の回路概略図を示す図３を参照されたい。入力ピンに適用された従来試験装置３は、図２に示される試験備品１６に配置される。試験装置３は、ピン３２Ａを通して、ＤＵＴ２６Ａの１つの入力端に接続されるドライバ３０を備え、一方、別のピン３２Ｂは、ＤＵＴ２６Ｂの１つの入力端に接続される。言い換えれば、ＤＵＴ２６Ａと２６Ｂは共に、ドライバ３０により駆動され制御される。
【０００６】
ＤＤＲ  ＳＤＲＡＭのＩ／Ｏ端は、４ビット、８ビット及び１６ビットに区別されることに留意されたい。図３の接続構成は、４ビットのＩ／Ｏ及び８ビットのＩ／ＯのＤＤＲ  ＳＤＲＡＭの試験にはふさわしいが、１６ビットのＩ／ＯのＤＤＲ  ＳＤＲＡＭにはふさわしくない。１６ビットを適用するには、ピン３２Ｂを図４に示すように、浮遊状態に置く必要がある。より正確に述べれば、ドライバ３０は、１つのＤＵＴ２６Ａに対応することが可能であるに過ぎない。この時点で、浮遊ピン３２Ｂのインピーダンスはかなり大きいので、ドライバ３０によって送信された信号の見かけの反射が生成され、試験結果の精度に影響を及ぼす。信号の周波数がより大きくなるとともに、反射はさらに激しくなる。
【０００７】
Ｉ／Ｏ端に適用された従来試験装置５の回路概略図を示す図５を参照されたい。Ｉ／Ｏ端に適用された従来試験装置５は、図２の試験備品１６に配置される。試験装置５は、ドライバ５０と、スイッチ５１と、抵抗器５２と、電圧端子５３と、コンパレータ５４と、スイッチ５５と、抵抗器５６と、電圧端子５７とを具備する。ドライバ５０の入力は試験パターンＰＡＴを受け取るためのものであり、その出力端はＩ／Ｏピン５９Ａを介してＤＵＴ２６Ａに接続される。言い換えれば、ドライバ５０は１つのＤＵＴ２６Ａに対応するに過ぎない。スイッチ５１、抵抗器５２及び電圧端子５３は、ドライバイネーブル信号（／ＤＲＥ）とアースの間に直列に接続される。コンパレータ５４はＩ／Ｏピン５９Ａに接続される。データがＩ／Ｏピン５９Ａから読み込まれる場合、コンパレータ５４はデータが論理ＨＩＧＨレベルか論理ＬＯＷレベルであるかを決定する。スイッチ５５、抵抗器５６及び電圧端子５７は、コンパレータ５４とアースの間に直列に接続される。書き込みモードでは、スイッチ５１及び５５は、ＯＵＴＬ信号の制御によりターンオフされ、イネーブル信号／ＤＲＥはドライバ５０を動作可能にするために論理ＬＯＷレベルになり、ドライバの出力端が試験パターン信号ＰＡＴを出力するようにし、同時に、イネーブル信号／ＤＲＥはスイッチ５８を動作不能にする。読み込みモードでは、スイッチ５１及び５５はＯＵＴＬ信号の制御によりターンオンされ、イネーブル信号／ＤＲＥは、ドライバ５０を動作不能にし、スイッチ５８を動作可能にするために論理ＨＩＧＨレベルになり、抵抗器５２及び電圧端子５３がＩ／Ｏピン５９Ａに連結されるようにする。読み込まれたデータは、論理ＨＩＧＨレベルか論理ＬＯＷレベルかをコンパレータ５４により決定される。同様に、ＤＵＴ２６Ｂに適用された試験装置は、図５に示された方法と同一または類似の方法で作動する。より正確に述べれば、ＤＵＴ２６Ａと２６Ｂは同じドライバを共有することはできない。
【０００８】
１６ビットのＤＤＲ  ＳＤＲＡＭ用に特別に誂えられた試験備品もいくつかあり、これらの試験備品は、通常メモリ製造業者またはテストハウスであるユーザにより購入されることが多い。しかしながら、試験備品の完全なセットは、それぞれが少なくとも数百万ドルもするので、経済的な資源ではないと考えられている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
発明の概要
従って、本発明の目的は、半導体装置を試験するための装置及び方法を提供し、微修正が従来試験装置になされ、修正された装置が、４ビット、８ビット及び１６ビットのＩ／Ｏ半導体装置試験のために適用でき、それにより、メモリ製造業者またはテストハウスのために、装置及び機器への投資コストを削減できるようにすることである。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明はＤＵＴ試験用半導体装置試験装置を提供する。本発明による試験装置は、一対の入力ピンであって、ＤＵＴが入力ピンの一方に連結される一対の入力ピンと、一対の入力ピンの間に連結された第１導線と、一対の入力ピンの間に連結された第２導線と、第３導線を介して第１導線に連結されたドライバと、第４導線を介して第２導線に連結されたターミネータとを具備する。
【００１１】
本発明は、さらにＤＵＴ試験用半導体装置試験装置を提供する。本発明による試験装置は、第１Ｉ／Ｏピン及び第２Ｉ／Ｏピンであって、ＤＵＴが第１Ｉ／Ｏピンに連結される第１Ｉ／Ｏピン及び第２Ｉ／Ｏピンと、複数の導線を有するバスであって、その１つが第１Ｉ／Ｏピンと第２Ｉ／Ｏピンの間に連結されるバスと、入力モードの場合は第１Ｉ／Ｏピンに連結されるドライバと、出力モードの場合は第１Ｉ／Ｏピンに連結される第１ターミネータと、第２Ｉ／Ｏピンに連結されるコンパレータと、出力モードの場合は第２Ｉ／Ｏピンに連結される第２ターミネータとを具備する。
【発明を実施するための最良の形態】
【００１２】
好ましい実施形態の詳細な説明
本発明の技術的内容をより深く理解するために、添付された図面を参照して好ましい実施形態の詳細を下記に説明する。
【００１３】
入力端に適用された本発明の試験装置６の回路概略図を示す図６を参照すると、入力端に適用された試験装置６は、図２の試験備品１６に配置される。試験装置６は、ドライバ６０と、抵抗器６３と、電圧端子６４とを具備する。ドライバ６０の入力端は、試験パターン信号ＰＡＴを受け取るためのものであり、その出力端は導線６１を介して導線６２に接続され、導線６１と６２の接続点は、ノード６２０を形成する。電圧端子６４は、抵抗器６３とアースの間に直列に接続される。抵抗器６３は、導線６５を介して導線６６に接続され、導線６５と６６の接続点は、ノード６６０を形成する。導線６２と６６は、入力ピン６７Ａと６７Ｂの間の並列に接続される。導線６２は、入力ピン６７Ａと６７Ｂにそれぞれ接続される副導線６２１と６２２に区別される。導線６６もまた、入力ピン６７Ａと６７Ｂにそれぞれ接続される副導線６６１と６６２に区別される。ピン６７Ａは、ＤＵＴ２６Ａのある入力端に接続され、ピン６７Ｂは、ＤＵＴ２６Ｂのある入力端に接続される。言い換えれば、ＤＵＴ２６Ａと２６Ｂの両者は、ドライバ６０によって駆動されかつ制御される。
【００１４】
このように、ＤＤＲ  ＳＤＲＡＭの出力端は、４ビット、８ビット及び１６ビットに区別されるが、４ビットあるいは８ビットの適用のために利用される場合は、入力ピン６７Ａと６７Ｂはそれぞれ、ＤＵＴ２６Ａと２６Ｂに挿入され、１６ビットの適用のために利用される場合は、図６と同様に入力ピン６７Ａまたは６７Ｂは浮遊状態に置かれ、ＤＵＴ２６Ｂは除去される。図６において、導線６２及び６６は並列に接続され、電圧端子６４が設けられる。従って、導線６１と６５のインピーダンスを適切に調節して、抵抗器６３の抵抗をドライバ６０の内部抵抗Ｒに整合させることにより、入力ピン６７Ｂを浮遊状態に置いて、反射を著しく減少することができる。副導線６２１と６２２は、略同等の長さを有し、一方、副導線６６１と６６２もまた略同等の長さを有する場合は、伝播遅延時間は反射を減少するために同一であってもよい。それゆえ、副導線６２１、６２２、６６１、及び６６２は略同等の長さを有することが好ましい。
【００１５】
Ｉ／Ｏ端に適用された本発明の試験装置７の回路概略図を示す図７を参照すると、Ｉ／Ｏ端に適用された試験装置７は、図２に示す試験備品１６に配置される。試験装置７は、ドライバ７０と、スイッチ７１と、抵抗器７２と、電圧端子７３と、コンパレータ７４と、スイッチ７５と、抵抗器７６と、電圧端子７７とを具備する。ドライバ７０の入力端は、試験パターンＰＡＴを受け取るためのものであり、その出力端はＩ／Ｏピン７９Ａを介してＤＵＴ２６Ａに接続される。スイッチ７１、抵抗器７２、及び電圧端子７３はドライバイネーブル信号（／ＤＲＥ）とアースの間に直列に接続される。コンパレータ７４はＩ／Ｏピン７９Ｂに接続される。スイッチ７５、抵抗器７６、及び電圧端子７７はコンパレータ７４とアースの間に直列に接続される。導線９１１は、Ｉ／Ｏピン７９Ａと７９Ｂの間に接続される。書き込みモードでは、スイッチ７１及び７５は、ＯＵＴＬ信号の制御によりターンオフされ、イネーブル信号／ＤＲＥはドライバ７０を動作可能にするために論理ＬＯＷレベルになり、ドライバ７０の出力端が試験パターン信号ＰＡＴを出力するようにし、同時に、イネーブル信号／ＤＲＥはスイッチ７８を動作不能にする。読み込みモードでは、スイッチ７１及び７５はＯＵＴＬ信号の制御によりターンオンされ、イネーブル信号／ＤＲＥは、ドライバ７０を動作不能にし、スイッチ７８を動作可能にするために論理ＨＩＧＨレベルになり、抵抗器７２及び電圧端子７３がＩ／Ｏピン７９Ａに連結され、抵抗器７６と電圧端子７７がＩ／Ｏピン７９Ｂに連結されるようにする。読み込まれたデータは、論理ＨＩＧＨレベルか論理ＬＯＷレベルかをコンパレータ７４により決定される。本発明によれば、ドライバ７０、スイッチ７１、抵抗器７２、及び電圧端子７３はすべてＩ／Ｏピン７９Ａ側の近くに構成され、コンパレータ７４、スイッチ７５、抵抗器７６、及び電圧端子７７は、ピン７９Ｂ側の近くに構成される。図７において、ＤＵＴ２６Ａは点線で示され、Ｉ／Ｏピン７９Ｂは接続がないことを示す。
【００１６】
Ｉ／Ｏ端に適用された本発明の試験装置８の回路概略図を示す図８を参照すると、Ｉ／Ｏ端に適用された試験装置８は、図２に示す試験備品１６に配置される。試験装置８は、ドライバ８０と、スイッチ８１と、抵抗器８２と、電圧端子８３と、コンパレータ８４と、スイッチ８５と、抵抗器８６と、電圧端子８７とを具備する。ドライバ８０の入力端は、試験パターンＰＡＴを受け取るためのものであり、その出力端はＩ／Ｏピン８９Ｂを介してＤＵＴ２６Ｂに接続される。スイッチ８１、抵抗器８２、及び電圧端子８３はドライバイネーブル信号／ＤＲＥとアースの間に直列に接続される。コンパレータ８４はＩ／Ｏピン８９Ａに接続される。スイッチ８５、抵抗器８６、及び電圧端子８７はコンパレータ８４の入力端とアースの間に直列に接続される。導線９２１は、Ｉ／Ｏピン８９Ａと８９Ｂの間に接続される。書き込みモードでは、スイッチ８１及び８５は、ＯＵＴＬ信号の制御によりターンオフされ、イネーブル信号／ＤＲＥはドライバ８０を動作可能にするために論理ＬＯＷレベルになり、ドライバ８０の出力端が試験パターン信号ＰＡＴを出力するようにし、同時に、イネーブル信号ＤＲＥはスイッチ８８を動作不能にする。読み込みモードでは、スイッチ８１及び８５はＯＵＴＬ信号の制御によりターンオンされ、イネーブル信号／ＤＲＥは、ドライバ８０を動作不能にし、スイッチ８８を動作可能にするために論理ＨＩＧＨレベルになり、抵抗器８２及び電圧端子８３がＩ／Ｏピン８９Ａに連結され、抵抗器８６と電圧端子８７がＩ／Ｏピン８９Ｂに連結されるようにする。読み込まれたデータは、論理ＨＩＧＨレベルか論理ＬＯＷレベルかをコンパレータ８４により決定される。本発明によれば、ドライバ８０、スイッチ８１、抵抗器８２、及び電圧端子８３はＩ／Ｏピン８９Ａ側の近くに構成され、コンパレータ８４、スイッチ８５、抵抗器８６、及び電圧端子８７は、Ｉ／Ｏピン８９Ｂ側の近くに構成される。図８において、ＤＵＴ２６Ｂは点線で示され、Ｉ／Ｏピン８９Ａは接続がないことを示す。
【００１７】
図７と図８のＤＵＴ２６Ａと２６Ｂの接続構成を示す図９を参照すると、バス９１はＤＵＴ２６ＡのＩ／ＯピンＤ［０：７］とＤＵＴ２６ＢのＩ／ＯピンＤ［８：１５］の間に接続され、バス９２はＤＵＴ２６ＡのＩ／ＯピンＤ［８：１５］とＤＵＴ２６ＢのＩ／ＯピンＤ［０：７］の間に接続される。より詳細に説明すると、ＤＵＴ２６ＡのＩ／ＯピンＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、及びＤ７はそれぞれ、ＤＵＴ２６ＢのＩ／ＯピンＤ８、Ｄ９、Ｄ１０、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、及びＤ１５に接続され、ＤＵＴ２６ＡのＩ／ＯピンＤ８、Ｄ９、Ｄ１０、Ｄ１１、Ｄ１２、Ｄ１３、Ｄ１４、及びＤ１５はそれぞれ、ＤＵＴ２６ＢのＤ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、及びＤ７に接続される。例えば、図７の導線９１１はバス９１の中にあり、ＤＵＴ２６ＡのピンＤ０は、ＤＵＴ２６ＢのピンＤ８に接続される。ＤＵＴ２６Ａと２６Ｂが４ビットまたは８ビットの場合、Ｄ［８：１５］は接続されず、それゆえＤＵＴ２６Ｂは図７では点線で示される。図８を参照すると、図８の導線９２１はバス９２の中にあり、ＤＵＴ２６ＡのピンＤ８は、ＤＵＴ２６ＢのピンＤ０に接続される。ＤＵＴ２６Ａと２６Ｂが４ビットまたは８ビットの場合、Ｄ［８：１５］は接続されず、それゆえＤＵＴ２６Ａは図８では点線で示される。
【００１８】
図１０を参照すると、ＤＵＴ２６Ａと２６Ｂが１６ビットの場合、Ｄ［８：１５］は接続なしのピンではなく、ＤＵＴ２６Ａと２６Ｂのいずれかを取り除く必要がある。図１０は図説のために、ＤＵＴ２６Ｂを取り除いた場合を示す。
【００１９】
本発明についての上記の説明により、ＤＤＲ  ＳＤＲＡＭの出力端が４ビット、８ビット、及び１６ビットに区別されていても、Ｉ／Ｏピン７９Ａ／８９Ａと７９Ｂ／８９Ｂは、図９に示すように４ビットまたは８ビットアプリケーションとして利用される場合、それぞれＤＵＴ２６Ａと２６Ｂに挿入することができ、１６ビットアプリケーションとして利用される場合は、Ｉ／Ｏピン７９Ａ／８９Ａまたは７９Ｂ／８９Ｂのいずれかを浮遊状態に置き、ＤＵＴ２６Ｂを取り除く。
【００２０】
本明細書に記載した実施形態は、本発明の原理を説明するためだけのものであり、添付の特許請求の範囲に記載される本発明の精神と範囲から逸脱することなく、当業者であれば、種々の修正をこの実施形態に加え得るということは当然理解されよう。
【図面の簡単な説明】
【００２１】
【図１】ＤＤＲ  ＳＤＲＡＭ用に適用された試験システム１の概略図を示す。
【図２】図１の試験備品の概略図を示す。
【図３】入力端に適用された従来試験装置の回路概略図を示す。
【図４】浮遊状態に置かれた図３のピンを示す。
【図５】Ｉ／Ｏ端に適用された従来試験装置の回路概略図を示す。
【図６】入力端に適用された本発明の試験装置の回路概略図を示す。
【図７】Ｉ／Ｏ端に適用された本発明の試験装置の回路概略図を示す。
【図８】入力端に適用された本発明の試験装置の回路概略図を示す。
【図９】図７と図８におけるＤＵＴの接続構成を示す概略図を示す。
【図１０】図９のＤＵＴの１つが除去された状態を示す概略図を示す。
【符号の説明】
【００２２】
１  試験システム
３、５  従来試験装置
６、７、８  試験装置
１０  テスタ
１２、１４  ステーション
１６、１８  試験備品
２０  試験ヘッド
２２  共通マザーボード
２４  ソケットボード
２６Ａ、２６Ｂ  被試験装置（ＤＵＴ）
３０  ドライバ
３２Ａ、３２Ｂ  ピン
５０  ドライバ
５１  スイッチ
５２  抵抗器
５３  電圧端子
５４  コンパレータ
５５  スイッチ
５６  抵抗器
５７  電圧端子
５８  スイッチ
５９Ａ  Ｉ／Ｏ（入力／出力）ピン
６０  ドライバ
６１、６２  導線
６３  抵抗器
６４  電圧端子
６５、６６  導線
６７Ａ、６７Ｂ  入力ピン
７０  ドライバ
７１  スイッチ
７２  抵抗器
７３  電圧端子
７４  コンパレータ
７５  スイッチ
７６  抵抗器
７７  電圧端子
７８  スイッチ
７９Ａ、７９Ｂ  Ｉ／Ｏ（入力／出力）ピン
８０  ドライバ
８１  スイッチ
８２  抵抗器
８３  電圧端子
８４  コンパレータ
８５  スイッチ
８６  抵抗器
８７  電圧端子
８８  スイッチ
８９Ａ、８９Ｂ  Ｉ／Ｏ（入力／出力）ピン
９１、９２  バス
６２０  ノード
６２１、６２２  副導線
６６０  ノード
６６１、６６２  副導線
９１１、９２１  導線
【図１】
2005292116.tif 000003
【図２】
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【図３】
2005292116.tif 000005
【図４】
2005292116.tif 000006
【図５】
2005292116.tif 000007
【図６】
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【図７】
2005292116.tif 000009
【図８】
2005292116.tif 000010
【図９】
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【図１０】
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