(57)【要約】【課題】  生産コストや回路の体格の増大を抑えることが可能な保護回路を提供することを目的とする。【解決手段】  保護回路１０は、ＦＥＴ４１に過電流が流れていると判断すると、コンデンサ１９を充電し、ＦＥＴ４１に過電流が流れていないと判断すると、コンデンサ１９を放電する。過電流状態が続きコンデンサ１９の電圧が図２に示す動作停止電圧よりも高くなると、ＦＥＴ４１の駆動を停止させるための過熱制御信号を制御回路４６に出力する。コンデンサ１９の電圧が図２に示す動作開始電圧よりも低くなると、ＦＥＴ４１の駆動を開始させるための過熱制御信号を制御回路４６に出力する。電源のＯＮ／ＯＦＦによってコンデンサ１９の電圧は影響をうけないため、ユーザによって出力回路４０の電源がＯＦＦされ再投入されると、コンデンサ１９の電圧が動作開始電圧よりも高い状態でも、制御回路４６にＦＥＴ４１駆動の過熱制御信号を出力するが、動作開始後の過電流許可時間は短くなる。【選択図】      図１
2005316725.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子のオン、オフにより電力を出力する出力回路において、前記出力回路に流れる過電流の検出結果に応じて前記スイッチング素子の駆動を制御し前記出力回路を過熱から保護する保護回路であって、
コンデンサと、
前記過電流を検出すると、前記コンデンサを充電させ、前記過電流を検出しないと、前記コンデンサを放電させる電荷調整回路と、
前記コンデンサの電圧が第１の閾値よりも高くなると、前記スイッチング素子の駆動を停止させ、前記コンデンサの電圧が前記第１の閾値より低い第２の閾値よりも低くなると、前記スイッチング素子の駆動を開始させる駆動制御回路と、
を備え、
前記駆動制御回路は、前記出力回路の電源が再投入されると、前記コンデンサの電圧が前記第２の閾値よりも高い状態であっても、前記スイッチング素子の駆動を開始させることを特徴とする保護回路。
【請求項２】
請求項１に記載の保護回路であって、
前記電荷調整回路は、
前記過電流を検出するとオンし、前記過電流を検出しないとオフする調整用スイッチング素子と、
前記コンデンサと並列に接続される抵抗と、
を備え、
前記調整用スイッチング素子は、オンすると前記コンデンサに電流を流して前記コンデンサを充電させ、オフすると前記抵抗を介して前記コンデンサを放電させることを特徴とする保護回路。
【請求項３】
請求項１に記載の保護回路であって、
前記電荷調整回路は、
前記過電流を検出するとオンし、前記過電流を検出しないとオフする調整用スイッチング素子と、
前記コンデンサに並列に接続されると共に、前記調整用スイッチング素子と直列に接続される調整用素子と、
を備え、
前記調整用スイッチング素子は、オンすると前記コンデンサに電流を流して前記コンデンサを充電させ、オフすると前記調整用素子を介して前記コンデンサを放電させることを特徴とする保護回路。
【請求項４】
請求項１〜３の何れか１項に記載の保護回路であって、
前記電荷調整回路は、前記過電流を検出しないとき、前記電源のオン、オフにかかわらず、前記コンデンサを徐々に放電させることを特徴とする保護回路。
【請求項５】
請求項１〜３の何れか１項に記載の保護回路であって、
前記電荷調整回路は、前記電源がオフ期間のとき、前記電源のオン期間において前記過電流を検出しないときに前記コンデンサが放電される経路と同じ経路で前記コンデンサを放電させることを特徴とする保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング素子のオン、オフにより電力を出力する出力回路を過熱から保護するための保護回路に関する。
【背景技術】
【０００２】
従来より、出力回路を過熱から保護するための保護回路として様々な構成が考えられている。
例えば、サーミスタなどの感熱素子により周囲温度を検出し、その周囲温度が低いときには出力回路の出力電流を制御するための閾値を高くし、周囲温度が高いときには閾値を低くするものがある（例えば、特許文献１参照）。
【０００３】
これにより、出力回路は過熱から保護されつつ、周囲温度に応じた出力電流を出力することができる。
また、例えば、コンデンサの充放電を利用して、出力回路を過熱から保護するものもある（例えば、特許文献２参照）。
【０００４】
図４（ａ）は、コンデンサの充放電を利用して過熱から保護される場合の出力回路の一例を示す図である。
図４（ａ）に示すように、出力回路４０は、ＮチャンネルのＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）４１（スイッチング素子）と、トランス４２と、ダイオード４３と、抵抗４４と、コンデンサ４５と、制御回路４６と、保護回路４７とを備えて構成されている。
【０００５】
出力回路４０において、ＦＥＴ４１のドレインはトランス４２の１次側コイルの一方端に接続されている。また、トランス４２の１次側コイルの他方端は定電位Ｖｉｎに接続され、２次側コイルの一方端はダイオード４３のアノードに接続されている。また、ダイオード４３のカソードはコンデンサ４８の一方端に接続され、コンデンサ４８の他方端はトランス４２の２次側コイルの他方端に接続されている。また、ＦＥＴ４１のソースは抵抗４４の一方端に接続され、抵抗４４の他方端はグランドに接続されている。また、コンデンサ４５は抵抗４４に並列に接続されている。
【０００６】
上記制御回路４６は、ＦＥＴ４１のゲートに駆動信号を出力しコンデンサ４８に印加される電圧が一定になるようにＦＥＴ４１をオン、オフ制御している。
上記保護回路４７は、ＦＥＴ４１のソースと抵抗４４との接続点の電位（以下、抵抗４４の電圧という）に基づいて、ＦＥＴ４１（出力回路４０）に過電流が流れているか否かを判断し、その旨の過電流制御信号を制御回路４６に出力し、制御回路４６においてその過電流制御信号に基づいてＦＥＴ４１の駆動を制御させる。また、保護回路４７は、抵抗４４の電圧に基づいて、ＦＥＴ４１が過熱になっているか否かを判断し、その旨の過熱制御信号を制御回路４６に出力し、制御回路４６においてその過熱制御信号に基づいてＦＥＴ４１の駆動を制御させる。
【０００７】
図４（ｂ）は、保護回路４７を示す図である。
図４（ｂ）に示すように、保護回路４７は、コンパレータ４９と、定電圧源５０と、インバータ５１と、ＰチャンネルのＦＥＴ５２と、定電流源５３と、ＮチャンネルのＦＥＴ５４と、抵抗５５、５６と、コンデンサ５７と、コンパレータ５８と、ＰチャンネルのＦＥＴ５９と、抵抗６０〜６２とを備えて構成されている。
【０００８】
保護回路４７において、コンパレータ４９のマイナスの入力端子はＦＥＴ４１のソースと抵抗４４との接続点に接続され、プラスの入力端子は定電圧源５０のプラス側と接続されている。また、コンパレータ４９の出力端子はインバータ５１の入力端子に接続されていると共に、コンパレータ４９の出力端子から出力される信号は過電流制御信号として制御回路４６に入力される。また、インバータ５１の出力端子はＦＥＴ５４のゲートに接続され、ＦＥＴ５４のドレインは定電流源５３を介してＦＥＴ５２のドレインに接続されている。ＦＥＴ５２のソースはＶＲＥＦに接続され、ＦＥＴ５２のゲートには制御回路４６から出力されるＶＲＥＦ−ＯＫ信号が入力される。また、抵抗５５の一方端はＦＥＴ５２のソースに接続され、抵抗５５の他方端はＦＥＴ５２のドレインに接続されている。また、抵抗５６の一方端は抵抗５５の他方端に接続されていると共に、ＦＥＴ５２のドレインと定電流源５３との間に接続され、抵抗５６の他方端はＦＥＴ５４のソースに接続されている。また、コンデンサ５７の一方端は抵抗５５と抵抗５６との間に接続されると共に、コンパレータ５８のプラスの入力端子に接続され、コンデンサ５７の他方端は抵抗５６とグランドとの間に接続されている。また、抵抗６１及び６２はＶＲＥＦとグランドとの間に互いに直列に接続されている。コンパレータ５８のマイナスの入力端子は抵抗６１と抵抗６２との間に接続され、コンパレータ５８の出力端子はＦＥＴ５９のゲートに接続されている。また、ＦＥＴ５９のソースはＶＲＥＦに接続され、ＦＥＴ５９のドレインは抵抗６０を介して抵抗６１と抵抗６２との間に接続されている。また、コンパレータ５８の出力端子から出力される信号が過熱制御信号として制御回路４６に入力される。
【０００９】
次に、ユーザにより出力回路４０の電源が投入され出力回路４０が起動する際の保護回路４７の動作を説明する。
図４（ｃ）は、出力回路４０の起動時のＶＲＥＦ−ＯＫ信号、図４（ｂ）に示すＶＲＥＦ、及びコンデンサ５７の電圧のタイミングチャートを示す図である。
【００１０】
図４（ｃ）に示すように、ユーザにより出力回路４０の電源が投入される前、ＶＲＥＦ−ＯＫ信号はローレベルである。
次に、ユーザにより出力回路４０の電源がＴ１の時点で投入されると、ＶＲＥＦが上昇していき、ＶＲＥＦが閾値を超えると、ＶＲＥＦ−ＯＫ信号がローレベルからハイレベルに反転する。
【００１１】
そして、保護回路４７は、ＶＲＥＦ−ＯＫ信号がローレベルのときＦＥＴ５２はオンしているので、ＶＲＥＦが上昇していくに従って、抵抗５５やＦＥＴ５２を介してコンデンサ５７が充電されていく。
次に、保護回路４７において過電流または過熱を検出した際の保護回路４７の動作を説明する。
【００１２】
図５は、過電流または過熱検出時のＦＥＴ４１の駆動信号、抵抗４４の電圧、及びコンデンサ５７の電圧のタイミングチャートを示す図である。
図５に示すように、ＦＥＴ４１が駆動している間、抵抗４４の電圧が上昇し保護回路４７においてＦＥＴ４１に過電流が流れていると判断されると、すなわち、ＦＥＴ４１がオンし抵抗４４の電圧がコンパレータ４９のプラスの入力端子に入力される電圧よりも高くなると、コンパレータ４９の出力端子から出力される信号がハイレベルからローレベルに反転する。このローレベルの信号が過電流制御信号として制御回路４６に入力されると、制御回路４６は、ＦＥＴ４１への駆動信号をオフする。
【００１３】
また、コンパレータ４９の出力端子から出力される信号がハイレベルからローレベルに反転すると、インバータ５１の出力端子から出力される信号がローレベルからハイレベルに反転し、ＦＥＴ５４をオンさせる。そして、ＦＥＴ５４がオンすると、コンデンサ５７に充電された電荷が抵抗５６、定電流源５３、またはＦＥＴ５４などを介して放電される。なお、ＦＥＴ５４のオン期間は、抵抗４４やコンデンサ４５からなる時定数で決まる。
【００１４】
また、出力回路４０の電源が投入されＦＥＴ４１が駆動している間、コンパレータ５８の出力端子からは、ハイレベルの過熱制御信号が出力され、ＦＥＴ５９はオフしている。そのため、コンパレータ５８のマイナスの入力端子には、ＶＲＥＦが抵抗６１と抵抗６２とにより分圧された電圧が入力されている。すなわち、保護回路４７は、出力回路４０の電源が投入されＦＥＴ４１が駆動している間、コンデンサ５７の電圧が図５に示す動作停止電圧よりも低くなるか否かを判断する。なお、コンパレータ５８の出力端子からハイレベルの過熱制御信号が出力されている間、制御回路４６は、ＦＥＴ４１を駆動させる。
【００１５】
そして、コンパレータ５８のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも低くなると、コンパレータ５８の出力端子からローレベルの過熱制御信号が出力され、ＦＥＴ５９がオンするので、コンパレータ５８のマイナスの入力端子にはＶＲＥＦが抵抗６０及び６１と抵抗６２とにより分圧された電圧が入力される。すなわち、保護回路４７は、コンパレータ５８のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも低くなると、コンデンサ５７の電圧が図５に示す動作開始電圧よりも高くなるか否かを判断する。なお。コンパレータ５８の出力端子からローレベルの過熱制御信号が出力されている間、制御回路４６は、ＦＥＴ４１を停止させる。
【００１６】
また、コンパレータ５８のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも低くなると、コンパレータ５８の出力端子からローレベルの過熱制御信号が出力され、ＦＥＴ４１が停止されるのでＦＥＴ５４がオフする。
そして、ＦＥＴ５４が共にオフしている間、コンデンサ５７は充電され、コンデンサ５７の電圧は、抵抗５５、抵抗５６、及びコンデンサ５７からなる時定数により決まる時間で上昇していく。
【００１７】
そして、コンパレータ５８のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも高くなると、コンパレータ５８の出力端子からハイレベルの過熱制御信号が出力され、制御回路４６は、ＦＥＴ４１の駆動を開始させる。
このように、保護回路４７は、ＦＥＴ４１に過電流が流れていると判断すると、コンデンサ５７を放電し、コンデンサ５７の電圧が図５に示す動作停止電圧よりも低くなると、ＦＥＴ４１の駆動を停止させるための過熱制御信号を制御回路４６に出力する。また、保護回路４７は、ＦＥＴ４１に過電流が流れていないと判断すると、コンデンサ５７を充電し、コンデンサ５７の電圧が図５に示す動作開始電圧よりも高くなると、ＦＥＴ４１の駆動を開始させるための過熱制御信号を制御回路４６に出力する。
【００１８】
これにより、ＦＥＴ４１が停止している期間、ＦＥＴ４１などの温度が低下するので、過熱から出力回路４０を保護することができる。
【特許文献１】特開２００１−２０９４４０号  （第４〜６頁、第１〜２図）
【特許文献２】特開平１１−１７８１９４号    （第２〜４頁、第１〜５図）
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、上記保護回路４７では、ユーザによって出力回路４０の電源が一旦落とされ、すぐに電源が再投入された場合、以下に示す問題が発生してしまう。
図６は、ユーザによって出力回路４０の電源が一旦落とされ、すぐに電源が再投入された場合の過電流または過熱の検出時のＦＥＴ４１の駆動信号、抵抗４４の電圧、及びコンデンサ５７の電圧のそれぞれのタイミングチャートを示す図である。
【００２０】
図６に示すように、ユーザによって出力回路４０の電源が一旦落とされ、すぐに電源が再投入されると、コンデンサ５７の電圧がＶＲＥＦに充電されてしまう。そのため、ＦＥＴ４１は、コンデンサ５７の電圧が図５に示す動作停止電圧よりも低くなるまで駆動し続けてしまう。
【００２１】
そのため、コンデンサ５７の電圧が図５に示す動作停止電圧よりも低くなった後の強制ＯＦＦ期間（ＦＥＴ４１の冷却期間）において、電源が落とされた後すぐに再投入されるとＦＥＴ４１が十分に冷める前にＦＥＴ４１の駆動が再開してしまう。そして、駆動が再開されたＦＥＴ４１は、コンデンサ５７にたまった電荷がなくなるまで通常と同じように駆動するので、ＦＥＴ４１の温度は予想される温度（ユーザにより電源が強制的にオン、オフされず、保護回路４７により制御されるＦＥＴ４１の温度）よりも高くなってしまう。そして、このようなＦＥＴ４１の予想以上の温度上昇に対応するため、ＦＥＴ４１の近くに大きな放熱板が必要となり回路が大型化するという問題がある。
【００２２】
そこで、本発明では、回路の大型化を抑えることが可能な保護回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記の課題を解決するために本発明では、以下のような構成を採用した。
すなわち、本発明の保護回路は、スイッチング素子のオン、オフにより電力を出力する出力回路において、前記出力回路に流れる過電流の検出結果に応じて前記スイッチング素子の駆動を制御し前記出力回路を過熱から保護する保護回路であって、コンデンサと、前記過電流を検出すると、前記コンデンサを充電させ、前記過電流を検出しないと、前記コンデンサを放電させる電荷調整回路と、前記コンデンサの電圧が第１の閾値よりも高くなると、前記スイッチング素子の駆動を停止させ、前記コンデンサの電圧が前記第１の閾値より低い第２の閾値よりも低くなると、前記スイッチング素子の駆動を開始させる駆動制御回路とを備え、前記駆動制御回路は、前記出力回路の電源が再投入されると、前記コンデンサの電圧が前記第２の閾値よりも高い状態であっても、前記スイッチング素子の駆動を開始させることを特徴とする。
【００２４】
このように、出力回路の電源が再投入されると、コンデンサに充電された電荷が第２の閾値よりも高い状態でもスイッチング素子の駆動が開始されるので、スイッチング素子の駆動が開始されてからスイッチング素子の過電流が検出されると、すぐにコンデンサの電圧が第１の閾値よりも高くなりスイッチング素子の駆動を停止させる。
【００２５】
また、上記保護回路の電荷調整回路は、前記過電流を検出するとオンし、前記過電流を検出しないとオフする調整用スイッチング素子と、前記コンデンサと並列に接続される抵抗とを備え、前記調整用スイッチング素子は、オンすると前記コンデンサに電流を流して前記コンデンサを充電させ、オフすると前記抵抗を介して前記コンデンサを放電させるように構成してもよい。
【００２６】
また、上記保護回路の電荷調整回路は、前記過電流を検出するとオンし、前記過電流を検出しないとオフする調整用スイッチング素子と、前記コンデンサに並列に接続されると共に、前記調整用スイッチング素子と直列に接続される調整用素子とを備え、前記調整用スイッチング素子は、オンすると前記コンデンサに電流を流して前記コンデンサを充電させ、オフすると前記調整用素子を介して前記コンデンサを放電させるように構成してもよい。
【００２７】
また、上記保護回路の電荷調整回路は、前記過電流を検出しないとき、前記電源のオン、オフにかかわらず、前記コンデンサを徐々に放電するように構成してもよい。
また、上記保護回路の電荷調整回路は、前記電源がオフ期間のとき、前記電源のオン期間において前記過電流を検出しないときに前記コンデンサが放電される経路と同じ経路で前記コンデンサを放電させるように構成してもよい。
【発明の効果】
【００２８】
本発明によれば、出力回路の電源が再投入されてもすぐにスイッチング素子を停止させることができるので、出力回路が過熱することを抑えることができ、スイッチング素子の近傍に設けられる放熱板をなくすことができ、回路の大型化を抑えることができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態を図面を用いて説明する。
図１（ａ）は、本発明の実施形態の保護回路を示す図である。なお、本実施形態の保護回路は、例えば、図４（ａ）に示す出力回路４０に使用されるものとする。
図１（ａ）に示すように、保護回路１０は、コンパレータ１１と、定電圧源１２と、遅延回路１３と、ＰチャンネルのＦＥＴ１４と、定電流源１５と、ダイオード１６と、抵抗１７、１８と、コンデンサ１９と、コンパレータ２０と、インバータ２１〜２３と、ＡＮＤゲート２４と、ＮチャンネルのＦＥＴ２５と、抵抗２６〜２８とを備えて構成されている。
【００３０】
なお、ＦＥＴ１４（調整用スイッチング素子）、定電流源１５、ダイオード１６、及び抵抗１８により特許請求の範囲の電荷調整回路を構成する。
また、コンパレータ２０、インバータ２１〜２３、ＡＮＤゲート２４、ＦＥＴ２５、及び抵抗２６〜２８により特許請求の範囲の駆動制御回路を構成する。
【００３１】
保護回路１０において、コンパレータ１１のマイナスの入力端子は図４（ａ）に示すＦＥＴ４１のソースと抵抗４４との接続点に接続され、プラスの入力端子は定電圧源１２のプラス側と接続されている。また、コンパレータ１１の出力端子は、Ｌｏになる時は遅れなしＨｉになる時は一定時間遅れる回路である遅延回路１３の入力端子に接続されていると共に、コンパレータ１１の出力端子から出力される信号は過電流制御信号として図４（ａ）に示す制御回路４６に入力される。また、遅延回路１３の出力端子はＦＥＴ１４のゲートに接続され、ＦＥＴ１４のソースは定電流源１５を介してＶＲＥＦに接続されている。また、ＦＥＴ１４のドレインはダイオード１６のアノードに接続され、ダイオード１６のカソードは抵抗１８の一方端に接続されている。また、抵抗１８の他方端は抵抗１７の一方端に接続されていると共に、グランドに接続され、抵抗１７の他方端はＦＥＴ１４のゲートに接続されている。また、コンデンサ１９は抵抗１８に並列に接続され、ダイオード１６のカソードと接続される抵抗１８とコンデンサ１９との接続点がコンパレータ２０のプラスの入力端子に接続されている。また、抵抗２６〜２８はそれぞれＶＲＥＦとグランドとの間に互いに直列に接続されている。また、コンパレータ２０のマイナスの入力端子は抵抗２６と抵抗２７との間に接続され、コンパレータ２０の出力端子はインバータ２１の入力端子に接続されている。また、インバータ２１の出力端子はインバータ２２の入力端子に接続され、インバータ２２の出力端子はインバータ２３の入力端子に接続されている。また、ＡＮＤゲート２４の一方の入力端子はインバータ２２の出力端子に接続され、ＡＮＤゲート２４の他方の入力端子には図４（ａ）に示す制御回路４６から出力されるＶＲＥＦ−ＯＫ信号が入力される。また、ＡＮＤゲート２４の出力端子はＦＥＴ２５のゲートに接続され、ＦＥＴ２５のドレインは抵抗２７と抵抗２８との間に接続されている。また、ＦＥＴ２５のソースは抵抗２８とグランドとの間に接続されている。また、インバータ２３の出力端子から出力される信号が過熱制御信号として制御回路４６に入力される。
【００３２】
また、図１（ｂ）は、図１（ａ）に示す保護回路１０の波線枠の回路の他の構成を示す図である。なお、図１（ｂ）は、保護回路１０の波線枠内の回路構成及び波線枠外の周辺の回路構成のみを示しており、他の回路構成については図１（ａ）に示す回路構成と同様であるので図示を省略している。
【００３３】
図１（ｂ）に示すように、図１（ａ）に示す遅延回路１３、ＦＥＴ１４、ダイオード１６、及び抵抗１７、１８の代わりに、遅延回路２９、ＣＭＯＳプロセス（Ｐ−Ｓｕｂ）で構成されるＮチャンネルのＦＥＴ３０、デプレション型のＮチャンネルのＦＥＴ３１、及び抵抗３２が使用されて保護回路１０が構成されている。なお、ＦＥＴ３０（調整用スイッチング素子）、ＦＥＴ３１（調整用素子）、及び定電流源１５により特許請求の範囲の電荷調整回路を構成する。
【００３４】
図１（ｂ）に示す保護回路１０において、Ｈｉになる時は遅れなしＬｏになる時は一定時間遅れる回路である遅延回路２９の入力端子はコンパレータ１１の出力端子に接続され、遅延回路２９の出力端子はＦＥＴ３０のゲートに接続されている。また、ＦＥＴ３０のドレインは定電流源１５を介してＶＲＥＦに接続され、ＦＥＴ３０のソースはＦＥＴ３１のドレインに接続されていると共に、コンデンサ１９の一方端に接続されている。また、ＦＥＴ３１のソースはコンデンサ１９とグランドとの間に接続されていると共に、ＦＥＴ３１のゲートに接続されている。また、抵抗３２の一方端は遅延回路２９の出力端子に接続され、抵抗３２の他方端はＦＥＴ３１のゲートに接続されている。
【００３５】
このように保護回路１０を構成しても、図１（ａ）に示す保護回路１０と同様な機能を備えることができる。
次に、本実施形態の保護回路１０（図１（ａ）に示す保護回路１０または図１（ｂ）に示す保護回路１０）において過電流または過熱が検出された際の保護回路１０の動作を説明する。
【００３６】
図２は、本実施形態の保護回路１０において過電流または過熱が検出された際の図４（ａ）に示すＦＥＴ４１の駆動信号、抵抗４４の電圧、及びコンデンサ１９の電圧のタイミングチャートを示す図である。
まず、ユーザにより図４（ａ）に示す出力回路４０の電源が投入され出力回路４０が起動する際の保護回路１０の動作を説明する。
【００３７】
ユーザにより出力回路４０の電源が投入される前、ＶＲＥＦ−ＯＫ信号はローレベルである。そのため、コンパレータ２０のマイナスの入力端子には、ＶＲＥＦが抵抗２６と、抵抗２７及び２８とにより分圧された電圧が入力される。すなわち、保護回路１０は、コンデンサ１９の電圧が図２に示す動作停止電圧（第１の閾値）よりも高いか否かを判断している。
【００３８】
次に、ユーザにより出力回路４０の電源が投入されると、ＶＲＥＦが上昇していき、ＶＲＥＦが所定の閾値を超えると、ＶＲＥＦ−ＯＫ信号がローレベルからハイレベルとなる。
また、ユーザにより出力回路４０の電源が投入されても、コンデンサ１９は充電されない。
【００３９】
また、ユーザにより出力回路４０の電源が投入され、ＶＲＥＦ−ＯＫ信号がローレベルからハイレベルに反転しても、インバータ２２がローレベルの信号を出力している間（コンデンサ１９の電圧が動作停止電圧を超えない間）は、コンパレータ２０のマイナスの入力端子には、ＶＲＥＦが抵抗２６と、抵抗２７及び２８とにより分圧された電位が入力される。なお、インバータ２３の出力端子からハイレベルの過熱制御信号が出力されている間、制御回路４６は、ＦＥＴ４１を駆動させる。
【００４０】
次に、ＦＥＴ４１が駆動している間に、保護回路１０においてＦＥＴ４１に過電流が流れていると判断されると、すなわち、抵抗４４の電圧がコンパレータ１１のプラスの入力端子に入力される電圧よりも高くなると、コンパレータ１１の出力端子から出力される信号がハイレベルからローレベルに反転する。このローレベルの信号が過電流制御信号として制御回路４６に入力されると、制御回路４６は、ＦＥＴ４１への駆動信号のデューティを小さくするなどの制御を行う。また、コンパレータ１１の出力端子から出力される信号がハイレベルからローレベルに反転すると、図１（ａ）に示すＦＥＴ１４（または図１（ｂ）に示すＦＥＴ３０）がオンする。そして、ＦＥＴ１４（またはＦＥＴ３０）がオンしている間、コンデンサ１９に定電流源１５からの電流がダイオード１６などを介して流れ、コンデンサ１９が充電される。なお、ＦＥＴ１４（またはＦＥＴ３０）のオン期間は、図４（ａ）に示す抵抗４４やコンデンサ４５などからなる時定数や遅延回路１３の出力信号がローレベルからハイレベルになるときの遅れ時間（または遅延回路２９の出力信号がハイレベルからローレベルになるときの遅れ時間）により決まる。なお遅延回路１３および遅延回路２９の遅れ時間は調整可能である。
【００４１】
次に、コンパレータ２０のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも高くなると、コンパレータ２０の出力端子からハイレベルの信号が出力されインバータ２２の出力端子からハイレベルの信号が出力されＡＮＤゲート２４の出力端子からハイレベルの信号が出力され、ＦＥＴ２５がオンする。すると、コンパレータ２０のマイナスの入力端子にはＶＲＥＦが抵抗２６と抵抗２７とにより分圧された電圧が入力される。すなわち、保護回路１０は、ＦＥＴ４１に過電流が流れていると判断し続け、コンパレータ２０のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも高くなると、コンデンサ１９の電圧が図２に示す動作開始電圧（第２の閾値）よりも低くなるか否かを判断する。なお。コンパレータ２０の出力端子からハイレベルの信号が出力されインバータ２３の出力端子からローレベルの過熱制御信号が出力されている間、図４（ａ）に示す制御回路４６は、ＦＥＴ４１の駆動を停止させる。また、動作開始電圧は、コンデンサ１９の放電時間を決めるものであって、その放電時間はＦＥＴ４１などの冷却時間と等しくなるように設定されることが望ましい。
【００４２】
また、コンパレータ２０のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも高くなると、ＦＥＴ４１の駆動が停止するので、ＦＥＴ１４（またはＦＥＴ３０）がオフする。そして、ＦＥＴ１４（またはＦＥＴ３０）がオフしている間、コンデンサ１９にたまった電荷は図１（ａ）に示す抵抗１８（または図１（ｂ）に示すＦＥＴ３１）を介して放電される。なお、図１（ａ）に示す保護回路１０の場合、ダイオード１６が設けられているためコンデンサ１９は抵抗１７を介して放電される。また、図１（ｂ）に示す保護回路１０の場合、ＦＥＴ３０にボディダイオードが存在しないためコンデンサ１９はＦＥＴ３１を介して放電される。また、コンデンサ１９にたまった電荷は、抵抗１８及びコンデンサ１９（またはＦＥＴ３１）の時定数により決まる時間で放電される。また、コンデンサ１９の電圧が図２に示す動作停止電圧を超えてから動作開始電圧よりも低くなるまでの期間は、ＦＥＴ４１が破壊するおそれがある温度まで上昇してから破壊されない程度に冷却されるまでにかかる期間に設定されることが望ましい。
【００４３】
そして、コンパレータ２０のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも低くなると、コンパレータ２０の出力端子からローレベルの信号が出力されインバータ２３の出力端子からハイレベルの過熱制御信号が出力され、制御回路４６は、ＦＥＴ４１の駆動を開始させる。
【００４４】
このように、保護回路１０は、ＦＥＴ４１に過電流が流れていると判断すると、コンデンサ１９を充電し、コンデンサ１９の電圧が図２に示す動作停止電圧よりも高くなると、ＦＥＴ４１の駆動を停止させるための過熱制御信号を制御回路４６に出力する。また、保護回路１０は、ＦＥＴ４１に過電流が流れていないと判断すると、コンデンサ１９を放電し、コンデンサ１９の電圧が図２に示す動作開始電圧よりも低くなると、ＦＥＴ４１の駆動を開始させるための過熱制御信号を制御回路４６に出力する。
【００４５】
これにより、ＦＥＴ４１の温度が破壊に至る手前の温度まで上昇すると、ＦＥＴ４１が十分冷却されるまでＦＥＴ４１の駆動を停止させるので、ＦＥＴ４１を過熱から保護することができる。
次に、ユーザによって出力回路４０の電源が一旦落とされ、すぐに電源が再投入された場合の保護回路１０の動作について説明する。
【００４６】
図３は、ユーザによって出力回路４０の電源が一旦落とされ、すぐに電源が再投入された場合の過電流または過熱の検出時のＦＥＴ４１の駆動信号、抵抗４４の電圧、及びコンデンサ１９の電圧のそれぞれのタイミングチャートを示す図である。
このように、ユーザによって出力回路４０の電源が落とされると、ＶＲＥＦが閾値よりも低くなり、ＶＲＥＦ−ＯＫ信号がハイレベルからローレベルに反転する。
【００４７】
また、ユーザによって出力回路４０の電源が落とされると、コンデンサ１９にたまった電荷は、即時にリセット（全放電または全充電）されず、抵抗１８により徐々に放電する。
次に、ユーザによって出力回路４０の電源が再投入された場合を説明する。再投入されコンパレータ１１のマイナスの入力端子に入力される電圧がプラスの入力端子に入力される電圧よりも高くなると、コンパレータ１１の出力端子からローレベルの信号が出力される。また再投入によって、コンデンサ１９は、即時にリセット（全放電または全充電）されない。
【００４８】
そして、コンパレータ１１の出力端子からローレベルの信号が出力されている期間、ＦＥＴ１４（またはＦＥＴ３０）はオンしコンデンサ１９が充電される。
そして、コンデンサ１９の電圧、すなわち、コンパレータ２０のプラスの入力端子に入力される電圧がマイナスの入力端子に入力される電圧よりも高くなると、コンパレータ２０の出力端子から出力される信号がローレベルからハイレベルに反転され、インバータ２３の出力端子からローレベルの過熱制御信号が出力される。
【００４９】
そして、インバータ２３の出力端子からローレベルの過熱制御信号が出力されると、制御回路４６は、ＦＥＴ４１の駆動を停止させる。
このように、出力回路４０の電源が投入されている期間においてＦＥＴ４１から過電流が検出されないときはコンデンサ１９にたまった電荷が抵抗１８（またはＦＥＴ３１）を介して徐々に放電される。また、出力回路４０の電源が落とされ保護回路１０のＶＲＥＦが落ちているときもコンデンサ１９にたまった電荷が抵抗１８（またはＦＥＴ３１）を介して放電される。そのため、コンデンサ１９の充電電圧は、出力回路４０の電源のオン、オフの影響をうけずＦＥＴ４１の駆動が停止していた間だけ抵抗１９により低下するので、出力回路４０の電源が一旦落とされて再投入された場合のＦＥＴ４１は、出力回路４０の電源が落とされ駆動が停止している期間（冷却期間）と同じ時間だけ過電流状態となることが許可される。そして、出力回路４０の電源が落とされた後すぐに再投入された場合、抵抗１９によって放電されるコンデンサ１９の電荷量は少ないので、ＦＥＴ４１に過電流が流れるとすぐにコンデンサ１９の充電電圧が動作停止電圧に達してＦＥＴ４１を停止させる。
【００５０】
これにより、出力回路４０の電源が再投入されてもすぐにＦＥＴ４１を停止させることができるので、出力回路４０が過熱することを抑えることができ、ＦＥＴ４１の近傍に設けられる放熱板をなくすことができ、回路の大型化を抑えることができる。
なお、動作停止電圧に達すると、ＦＥＴの駆動を停止させる代わりにデューティを小さくする制御にしても良い。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態の保護回路を示す図である。
【図２】本発明の実施形態の保護回路におけるコンデンサの電圧を示す図である。
【図３】電源再投入時、本発明の実施形態の保護回路におけるコンデンサの電圧を示す図である。
【図４】従来の保護回路を示す図である。
【図５】従来の保護回路におけるコンデンサの電圧を示す図である。
【図６】電源再投入時、従来の保護回路におけるコンデンサの電圧を示す図である。
【符号の説明】
【００５２】
１０        保護回路
１１        コンパレータ
１２        定電圧源
１３        遅延回路
１４        ＦＥＴ
１５        定電流源
１６        ダイオード
１７、１８  抵抗
１９        コンデンサ
２０        コンパレータ
２１〜２３  インバータ
２４        ＡＮＤゲート
２５        ＦＥＴ
２６〜２８  抵抗
２９        遅延回路
３０、３１  ＦＥＴ
３２        抵抗
【図１】
2005316725.tif 000003
【図２】
2005316725.tif 000004
【図３】
2005316725.tif 000005
【図４】
2005316725.tif 000006
【図５】
2005316725.tif 000007
【図６】
2005316725.tif 000008