(57)【要約】【課題】【解決手段】集積回路チップの機能回路の少なくとも１つの安定化電圧ノードに電気的に接続された電圧レギュレータと、安定化電圧源に機能回路をエミュレートする電流負荷をかけるようになされた少なくとも１つの負荷回路を、少なくとも１つの安定化電圧ノードの１つとグランドの間に選択的に接続する手段とを含む、電圧安定化電源の試験回路を提供する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電圧安定化電源の試験回路であって、
集積回路チップの機能回路の少なくとも１つの安定化電圧ノードに電気的に接続された電圧レギュレータと、
前記安定化電源に前記機能回路をエミュレートする電流負荷をかけるようになされた少なくとも１つの負荷回路を、前記少なくとも１つの安定化電圧ノードの１つとグランドの間に選択的に接続する手段とを含む回路。
【請求項２】
前記電圧レギュレータと電源の間に電気的に接続された基準電圧発生器をさらに含む、請求項１に記載の回路。
【請求項３】
前記電源が前記集積回路チップの外部にある、請求項２に記載の回路。
【請求項４】
前記負荷回路がゲート抵抗負荷（gated resistive load）を含む、請求項１に記載の回路。
【請求項５】
前記負荷回路がカレント・ミラーを含む、請求項１に記載の回路。
【請求項６】
前記負荷回路を流れる電流の量を変化させる手段をさらに含む、請求項５に記載の回路。
【請求項７】
前記カレント・ミラーが、異なるオン／オフ・パターンを有する異なる電圧源にそれぞれ電気的に接続可能である、複数の選択可能なミラー要素を含む、請求項６に記載の回路。
【請求項８】
前記少なくとも１つの安定化電圧ノードの１つにそれぞれ電気的に接続された少なくとも１つのテスト・ポイントをさらに含む、請求項１に記載の回路。
【請求項９】
前記１つまたは複数のテスト・ポイントが前記集積回路チップの入出力モニタ・パッドである、請求項８に記載の回路。
【請求項１０】
前記機能回路の異なる安定化電圧ノードにそれぞれ接続された複数のテスト・ポイントと、
各テスト・ポイント上の電圧を１つまたは複数の入出力モニタ・パッド上の信号に出力する組合せ手段とを含み、前記モニタ・パッドの数が前記テスト・ポイントの数より少ない、請求項１に記載の回路。
【請求項１１】
前記組合せ手段が、
複数の電圧コンパレータを含み、各電圧コンパレータの第１の入力がそれぞれ異なるテスト・ポイントに接続され、前記電圧コンパレータの第２の入力が電圧源に接続され、前記各コンパレータの出力が圧縮論理回路に接続され、前記１つまたは複数の入出力モニタ・パッドが前記圧縮論理回路の出力に接続されている、請求項１０に記載の回路。
【請求項１２】
前記組合せ手段が、
マルチプレクサのそれぞれの入力に接続された異なるテスト・ポイントと、ＡＤ変換器に接続された前記マルチプレクサの１つの出力とを含み、前記マルチプレクサおよび前記ＡＤ変換器が制御状態マシンからの制御信号に応答し、前記ＡＤ変換器の出力が１つまたは複数の前記入出力モニタ・パッドに接続されている、請求項１０に記載の回路。
【請求項１３】
前記組合せ手段が、
マルチプレクサのそれぞれの入力に接続された異なるテスト・ポイントと、ＡＤ変換器に接続された前記マルチプレクサの１つの出力とを含み、前記マルチプレクサおよび前記ＡＤ変換器が制御状態マシンからの制御信号に応答し、前記ＡＤ変換器の出力が圧縮記憶装置に接続され、前記圧縮記憶装置が前記制御信号に応答し、前記圧縮記憶装置が前記１つまたは複数の前記入出力モニタ・パッドに接続されている、請求項１０に記載の回路。
【請求項１４】
前記安定化電圧ノードが安定化電圧グリッド上にあり、
前記機能回路が、前記少なくとも１つの安定化電圧ノードの１つと複数のグランド・ノードを有するグランド・グリッド上の１つのグランド・ノードとの間にそれぞれ接続されたコンポーネント回路を含み、さらに
前記少なくとも１つの負荷回路もそれぞれ、１つのグランド・ノードに接続されている、請求項１に記載の回路。
【請求項１５】
追加の電圧レギュレータであって、前記電圧レギュレータがすべて前記集積回路チップの周縁部にあり、それぞれの電圧レギュレータが異なる前記１つまたは複数の安定化電圧ノードに接続された電圧レギュレータをさらに含む、請求項１４に記載の回路。
【請求項１６】
電圧安定化電源を試験する方法であって、
集積回路チップの機能回路の少なくとも１つの安定化電圧ノードに電気的に接続された電圧レギュレータを提供するステップと、
前記安定化電圧源に前記機能回路をエミュレートする負荷をかけるようになされた少なくとも１つの負荷回路を、前記少なくとも１つの安定化電圧ノードの１つとグランドの間に選択的に接続するステップと
を含む方法。
【請求項１７】
前記電圧レギュレータと電源の間に電気的に接続された基準電圧発生器を提供するステップをさらに含む請求項１６に記載の方法。
【請求項１８】
前記電源が前記集積回路チップの外部にある、請求項１７に記載の方法。
【請求項１９】
前記負荷回路がゲート抵抗負荷を含む、請求項１６に記載の方法。
【請求項２０】
前記負荷回路がカレント・ミラーを含む、請求項１６に記載の方法。
【請求項２１】
前記負荷回路を流れる電流の量を変化させるステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記カレント・ミラーが、異なるオン／オフ・パターンの電圧源をそれぞれ有する複数の選択可能なミラー要素を含み、前記ミラー要素の１つまたは複数を前記負荷回路に選択的に接続するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
前記少なくとも１つの安定化電圧ノードの１つにそれぞれ電気的に接続された少なくとも１つのテスト・ポイントを提供するステップをさらに含む、請求項１６に記載の方法。
【請求項２４】
前記少なくとも１つのテスト・ポイントが前記集積回路チップの入出力モニタ・パッドである、請求項２３に記載の方法。
【請求項２５】
複数のテスト・ポイントを提供するステップであって、各テスト・ポイントが前記機能回路の異なる安定化電圧ノードに接続されているステップと、
各テスト・ポイント上の電圧を１つまたは複数の入出力モニタ・パッド上の信号に出力する組合せステップであって、前記モニタ・パッドの数が前記テスト・ポイントの数よりも少ないステップとをさらに含む、請求項１６に記載の方法。
【請求項２６】
前記組合せステップが、
複数の電圧コンパレータを提供するステップを含み、各電圧コンパレータの第１の入力が異なるテスト・ポイントに接続され、前記電圧コンパレータの第２の入力が電圧源に接続され、前記各コンパレータの出力が圧縮論理回路の入力に接続され、前記１つまたは複数の入出力モニタ・パッドが前記圧縮論理回路の出力に接続されている、請求項２５に記載の方法。
【請求項２７】
前記組合せステップが、
マルチプレクサと、前記マルチプレクサの各入力に接続された異なるテスト・ポイントと、ＡＤ変換器に接続された前記マルチプレクサの出力とを提供するステップを含み、前記マルチプレクサおよび前記ＡＤ変換器が制御状態マシンからの制御信号に応答し、前記ＡＤ変換器が１つまたは複数の前記入出力モニタ・パッドに接続されている、請求項２５に記載の方法。
【請求項２８】
前記組合せステップが、
マルチプレクサと、前記マルチプレクサの各入力に接続された異なるテスト・ポイントと、ＡＤ変換器に接続された前記マルチプレクサの出力とを提供するステップを含み、前記マルチプレクサおよび前記ＡＤ変換器が制御状態マシンからの制御信号に応答し、前記ＡＤ変換器からの出力が圧縮記憶装置に接続され、前記圧縮記憶装置が前記制御信号に応答し、前記圧縮記憶装置が前記１つまたは複数の前記入出力モニタ・パッドに接続されている、請求項２５に記載の方法。
【請求項２９】
前記安定化電圧ノードが安定化電圧グリッド上にあり、
前記機能回路が、前記少なくとも１つの安定化電圧ノードの１つと複数のグランド・ノードを有するグランド・グリッド上の１つのグランド・ノードとの間にそれぞれが接続されたコンポーネント回路を含み、さらに
前記少なくとも１つの負荷回路もそれぞれ、１つのグランド・ノードに接続されている、請求項１６に記載の方法。
【請求項３０】
追加の電圧レギュレータを提供するステップをさらに含み、前記電圧レギュレータがすべて前記集積回路チップの周縁部にあり、各電圧レギュレータがそれぞれ異なる前記１つまたは複数の安定化電圧ノードに接続されている、請求項２９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路の試験の分野に関し、より詳細には集積回路中の安定化電源を試験する方法および回路に関する。
【背景技術】
【０００２】
現代の集積回路は、アナログ用途およびデジタル用途のどちらにおいても電圧範囲を安定化する機能を含むことができる。これまで、これらの用途における安定化電圧発生回路の試験は限られたものであった。アナログ用途では、安定化電圧発生回路はしばしば直接試験されず、給電している回路が機能すれば「正常」であると見なされている。デジタル用途では、しばしば電力分配網（power distribution network）中の単一の点での電圧が測定されるが、論理回路が機能停止した状態で測定される。このような試験方法では、安定化電圧発生回路が動作条件下で十分な電流余裕を有することが保証されず、また複数電圧発生回路の場合には、すべての電圧で正常に動作していることが保証されない。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
それゆえに、本発明の目的には、そのような従来技術の問題を解決する、電圧安定化電源の試験回路および試験方法を提供することが、含まれる。
【課題を解決するための手段】
【０００４】
本発明の第１の態様は、集積回路チップの機能回路の少なくとも１つの安定化電圧ノードに電気的に接続された電圧レギュレータと、安定化電源に機能回路をエミュレートする電流負荷をかけるようになされた少なくとも１つの負荷回路を、少なくとも１つの安定化電圧のノードの１つとグランドの間に選択的に接続する手段とを含む電圧安定化電源の試験回路である。
【０００５】
本発明の第２の態様は、集積回路チップの機能回路の少なくとも１つの安定化電圧ノードに電気的に接続された電圧レギュレータを提供するステップと、安定化電源に機能回路をエミュレートする電流負荷をかけるようになされた少なくとも１つの負荷回路を、少なくとも１つの安定化電圧ノードの１つとグランドの間に選択的に接続するステップとを含む、電圧安定化電源の試験方法である。
【０００６】
本発明の特徴は添付の特許請求の範囲に記載されている。しかし、本発明自体は、以下の例示的実施形態についての詳細な説明を添付の図面と併せ読めば最もよく理解できるであろう。
【発明を実施するための最良の形態】
【０００７】
図１は本発明の第１の実施形態の回路図である。図１において、集積回路チップ１００は安定化電源１０５、複数の入出力を有する「コア」回路１１０、および電流シンク１１５を含む。電流シンク１１５の目的は、電圧レギュレータ１３０の電流負荷をコア１１０によってエミュレートすることである。安定化電源１０５は、電圧レギュレータ１３０への基準電圧ライン１２５上に基準電圧（ＶＲＥＦ）を供給する基準発生器１２０を含む。電圧レギュレータ１３０は、コア１１０への安定化電圧ライン１３５上に安定化電圧（ＶＲＥＧ）を供給する。電流シンク１１５は、コア１１０のＶＲＥＧ入力とグランドの間に電気的に接続される。基準発生器１２０および電圧レギュレータ１３０は、どちらもＶＣＣソース１４０とクリーン・グランド・ソース１４５の間に接続される。これらのソースは、一例ではチップ外から供給される。基準発生器１２０のモード（後述）は第１の制御信号１５０によって制御され、電圧レギュレータ１３０のモードは第２の制御信号１５５によって制御される。電流シンク１１５は、コア１１０のＶＲＥＧ入力とグランドの間で、第３の制御信号１６０によって電気的に接続または切断される。電流シンクの量を変化させるために第３の制御信号１６０を、使用することもできる。電流シンク１１５は可変電流シンク、すなわち第３の制御信号１６０に応答して異なる量の電流をシンクすることができるものとして図示されているが、一定量の電流をシンクする電流シンクを使用することもできる。第１の例では、第１の制御信号１５０、第２の制御信号１５５、および第３の制御信号１６０は、チップ外のテスタから供給され、第１の制御信号と第２の制御信号は同一の信号である。第２の例では、第１の制御信号１５０、第２の制御信号１５５、および第３の制御信号１６０は、組み込み自己試験（ＢＩＳＴ）回路から供給され、第１および第２の制御信号は同一の信号である。安定化電源１０５試験中の安定化電圧の大きさをモニタするために、安定化電圧ライン１３５に沿ってＶＲＥＧをモニタ・パッド１６５に電気的に引き出すことができる。引出しタップは、位置的には電圧レギュレータ１３０の出力またはコア１１０の入力にあってもよい。
【０００８】
基準発生器１２０によって供給されるＶＲＥＦは、基準発生器が温度や入力電圧の変動、およびドーピング・レベル、線幅などトランジスタのパラメータに影響を与える半導体プロセスのばらつきによる影響を受けないという意味で非常に正確な電圧である。電圧レギュレータ１３０は単位利得バッファであり、ＶＲＥＦの電圧値をそのままＶＲＥＧに出力する。一般に、基準発生器１２０は大量の電流を供給することができないが、電圧レギュレータ１３０は大量の電流を供給することができる。電圧レベルの正確な制御を必要としない応用例では、基準発生器１２０を省略することができる。ＶＣＣ電圧は、例えば約２．３〜２．６Ｖの範囲の値をとる。ＶＲＥＧ電圧は、例えば約１．０〜１．５Ｖの範囲の値をとる。
【０００９】
通常の動作モードでは、安定化電源１０５はオンであり、コア１１０は機能モードである。また、電流シンク１１５はコア１１０のＶＲＥＧ入力とグランドの間から電気的に切り離されるが、コア自体は常に電気的にグランドに結合される。試験モードでは、クロックおよび入力のセットアップ／刺激（stimulus）を単純化しコアの動作に固有の電流を最小化するために、コア１１０は静止状態に置かれる。また、基準発生器１２０および電圧レギュレータ１３０はオンであり、電流シンク１１５はコア１１０のＶＲＥＧ入力とグランドの間に電気的に接続され、モニタ・パッド１６５の電圧が測定される。可変電流シンクの場合は、安定化電源１０５の電流ガードバンド（currentguardband）をチェックするため、またはイールド・ソーティング（yield sorting）のために負荷を変化させることができる。制御信号１６０は、多くの周知のテスタ駆動による基準電流供給技術によって、またはテスタ制御による基準電流ＤＡ変換器（ＤＡＣ）システムによって供給することができる。
【００１０】
図１は単一のコアの場合について示しているが、実際には、同一の安定化電源から複数のコアに給電することができる。また、安定化電源とコアの組合せはいくつかの場合があり得る。「コア」という用語の代わりに「ボルテージ・アイランド（voltage-island）」という用語を使用してもよい。コアとボルテージ・アイランドは厳密には同一ではない。一般にボルテージ・アイランドは、オン／オフされるときに入出力信号を保護する（fence）（シャットダウンに先立ってボルテージ・アイランドの状態を保存する。したがって、復元できる）からである。ただし本発明は、ボルテージ・アイランドを含む集積回路チップの試験にも、ボルテージ・アイランドに電力を供給する安定化電源の試験にも同様に適用可能である。
【００１１】
図２は本発明の第２の実施形態を示す回路図である。図２で、集積回路チップ２００は安定化電源２０５、電力分配網回路２１０、および電流シンク１１５を含む。電流シンク１１５の目的は、電力分配網２１０に電気的に結合された機能回路による電圧レギュレータ２３０の電流負荷をエミュレートすることである。安定化電源２０５は、複数の電圧レギュレータ２３０への基準電圧ライン２２５上にＶＲＥＦを供給する基準発生器２２０を含む。電圧レギュレータ２３０は、安定化電圧ライン２３５を介して電力分配網２１０の様々なノード（図３および以下の説明参照）に安定化されたＶＲＥＧを供給する。電流シンク１１５は、電力分配網２１０（図３および以下の説明参照）のＶＲＥＧノードとグランドの間に電気的に接続される。基準発生器２２０および電圧レギュレータ２３０はすべてＶＣＣソース２４０とグランド・ソース２４５（例えば、クリーン・グランドまたは集積回路チップ２００の共通グランドなど）の間に電気的に接続される。ＶＣＣソース２４０およびグランド・ソース２４５は、一例では、チップ外から供給される。基準発生器２２０のモード（前述）は、第１の制御信号２５０によって制御され、電圧レギュレータ２３０のモードは第２の制御信号２５５によって制御される。電流シンク１１５は、第３の制御信号２６０によって、電力分配網２１０のＶＲＥＧノードとグランド（図３および以下の説明参照）の間で電気的に接続または切断される。第３の制御信号２６０は、電流シンクの量を変化させるために使用することもできる。電流シンク１１５は可変電流シンク、すなわち第３の制御信号２６０に応答して異なる量の電流をシンクする能力を持つものとして図示されているが、一定量の電流をシンクする電流シンクを使用することもできる。第１の例では、第１の制御信号２５０、第２の制御信号２５５、および第３の制御信号２６０は、チップ外のテスタから供給され、第１の制御信号と第２の制御信号は同じ信号である。第２の例では、第１の制御信号２５０、第２の制御信号２５５、および第３の制御信号２６０は、ＢＩＳＴ（組み込み自己試験）回路から供給され、第１および第２の制御信号は同じ信号である。安定化電源２０５の試験中に安定化電圧の大きさをモニタするために、複数のモニタ・パッド２６５が、電力分配網２１０のＶＲＥＧノード（図３および後の説明参照）から電気的に引き出される。別法として、図８および１０に図示し後で説明するように、単一のモニタ・パッド２６５を試験出力要素に結合させることもできる。位置的には、引出しタップは電圧レギュレータ２３０の出力にあっても、電力分配網２１０のＶＲＥＧノード（図３および後の説明参照）にあっても、それらを組み合わせてもよい。
【００１２】
基準発生器２２０によって供給されるＶＲＥＦは、基準発生器が温度や入力電圧の変動、およびドーピング・レベル、線幅などトランジスタのパラメータに影響を与える半導体プロセスのばらつきの影響を受けないという意味で非常に正確な電圧である。電圧レギュレータ２３０は単位利得バッファであり、ＶＲＥＦの電圧値をそのままＶＲＥＧに出力する。一般に、基準発生器２２０は大量の電流を供給することができないが、電圧レギュレータ２３０は大量の電流を供給することができる。電圧レギュレータ２３０はすべて同一の電圧を発生しなければならないので、すべての電圧レギュレータが他の何らかの共通基準電圧源を共用するのであれば基準発生器２２０を省略することができる。
【００１３】
通常の動作モードでは、安定化電源２０５はオンであり、電力分配網２１０に結合された回路は機能モードになっており、電流シンク１１５は電力分配網２１０のＶＲＥＧノード（図３および後の説明参照）とグランドの間から電気的に切り離される。試験モードでは、クロックおよび入力のセットアップ／刺激を単純化し分配網の動作に固有な電流を最小化するために、分配網２１０は静止状態に置かれる。また、基準発生器２２０および電圧レギュレータ２３０はオンであり、電流シンク１１５は分配網２１０のＶＲＥＧノード（図３および後の説明参照）とグランドの間に電気的に接続され、モニタ・パッド２６５上の電圧が測定される。制御信号２６０は、多くの周知のテスタ駆動による基準電流供給技術によって、またはテスタ制御による基準電流ＤＡ変換器（ＤＡＣ）システムによって供給することができる。
【００１４】
図３は本発明の第２の実施形態による電力分配網２１０を示す回路図である。図３で、ＶＲＥＧノード網２７０は、ワイヤ２８０によって格子状に結合された多数のＶＲＥＧノード２７５を含む。ワイヤ２８０は抵抗として示されているが、ワイヤ２８０が抵抗成分だけではなく容量成分や誘導成分も有することに留意されたい。グランド・ノード網２８５は、ワイヤ２９５によって格子状に結合された複数のグランド・ノード２９０を含む。ワイヤ２９５は抵抗として示されているが、ワイヤ２９５が抵抗成分だけではなく容量成分や誘導成分も有することにも留意されたい。選択されたＶＲＥＧノード２７５と選択されたグランド・ノード２９０の間には、複数の回路３００が電気的に接続される。回路３００は、機能スイッチング（functional switching）中のそれらの平均的な電流消費をモデル化した抵抗として図示されているが、回路が抵抗成分だけではなく、容量成分や誘導成分も有することを理解されたい。どのような回路内部の電荷移動も、その大部分は内部および外部の容量の連続的な充放電に起因するものであるが、ある時間にわたる回路の電荷移動の平均については直流抵抗負荷として表すことができる。複数のモニタ・パッド２６５（チップ内の内部ポイントであってもよい）が、選択されたＶＲＥＧノード２７５に結合される。ＶＲＥＧノード２７５をすべてモニタ・パッド２６５に結合する必要があるわけではない。制御信号２６０Ａによって制御される第１の電流シンク１１５Ａは、ＶＲＥＧノード２７５の１つとグランド・ノード２９０の１つの間に結合される。制御信号２６０Ｂによって制御される第２の電流シンク１１５Ｂは、ＶＲＥＧノード２７５の他の１つとグランド・ノード２９０の他の１つの間に結合される。より多数のまたはより少数の電流シンク１１５を使用することもできる。また、制御信号２６０Ａおよび２６０Ｂは同一の信号でも異なるものでもよい。
【００１５】
図４は、本発明の第２の実施形態による集積回路チップ２００の例示的な配置図である。図４において、集積回路チップ２００は、チップの周囲３０５に沿って配置された多数の電圧レギュレータ２３０、および１つの基準発生器２２０を含む。電圧レギュレータ２３０にはすべて、共通基準電圧ライン２２５からＶＲＥＦが供給される。電圧レギュレータ２３０はそれぞれ、ＶＲＥＧノード網２７０上の異なるＶＲＥＧノード２７５に結合される。これと相補のグランド・ノード網（図３の２８５）は図４には示されていない。
【００１６】
図５は本発明による第１のタイプの電流シンク要素１１５の回路図である。図５で、制御信号１６０／２６０はＮＦＥＴ  Ｔ１のゲートに印加され、ＶＲＥＧはＮＦＥＴ  Ｔ１のドレインに印加される。目標電圧値ＶＲＥＦにおいて指定の電流量を流すための固定抵抗３１０が、ＮＦＥＴ  Ｔ１のソースとグランドの間に接続される。制御信号１６０／２６０がＨＩＧＨ（試験モード）のとき、ＮＦＥＴ  Ｔ１はオンになり、ＶＲＥＧはグランドに接続され、抵抗３１０に電流が流れる。制御信号１６０／２６０がＬＯＷ（機能モード）のとき、ＮＦＥＴ  Ｔ１はオフになり、抵抗３１０に電流は流れない。
【００１７】
図６は、本発明による第２のタイプの電流シンク要素１１５の回路図である。図６の回路はカレント・ミラーである。図６で、制御信号１６０／２６０（この場合はデジタル）はＤＡＣ３１５に印加される。ＤＡＣ３１５の出力はＮＦＥＴ  Ｔ２およびＴ３のゲートならびにＮＦＥＴ  Ｔ２のドレインに結合される。ＶＲＥＧはＮＦＥＴ  Ｔ３のドレインに印加される。ＮＦＥＴ  Ｔ２およびＴ３のソースはグランドに結合される。図６の回路のＮＦＥＴ  Ｔ３はミラーリング要素（mirroring element）であり、ＮＦＥＴ  Ｔ２はミラード要素（mirrored element）である。ＮＦＥＴ  Ｔ３はＮＦＥＴ  Ｔ２のチャネル幅（Ｗ１）と異なるチャネル幅（Ｗ２）を有する。したがって、ＮＦＥＴ  Ｔ３には、チャネル幅の比（Ｗ２／Ｗ１）に応じて、ＮＦＥＴ  Ｔ２に流れる電流よりも多いまたは少ない電流が流れることになる。また、Ｗ２は、所望の負荷電流や実装される負荷ミラー数に応じて増減される。制御信号１６０／２６０が試験モードに設定されると、ＮＦＥＴ  Ｔ２およびＴ３はオンになり、ＶＲＥＧはグランドに接続され、ＶＲＥＧ電源からの電流がＮＦＥＴ  Ｔ３の抵抗を流れる。制御信号１６０／２６０が機能モードに設定されると、ＮＦＥＴ  Ｔ２およびＴ３はオフになり、ＮＦＥＴ  Ｔ２およびＴ３に電流は流れない。ＤＡＣ３１５を用いると、試験モードにおいて、制御信号１６０／２６０中のビットに基づいて様々な電流値を選択することができる。ＤＡＣ３１５は、オンチップの単一値制御可能電流源（asingle-value on-chip controllable current source）を使用することによって、あるいはテスタから基準電流を供給することによって省略することができる。
【００１８】
図７は、本発明による第３のタイプの電流シンク要素１１５の回路図である。図７の回路はカレント・ミラーであるが、様々な電圧オン／オフ・パターンまたは様々なデューティ・サイクルで電流をシンクする機能が追加されている。図７において、制御信号１６０／２６０は、ＮＦＥＴ  Ｔ４のドレイン、およびＮＦＥＴ  Ｔ４、Ｔ６、Ｔ８、およびＴ１０のゲートに結合される。ＮＦＥＴ  Ｔ４、Ｔ６、Ｔ８、およびＴ１０のソースはグランドに結合される。ＮＦＥＴ  Ｔ６のドレインはＮＦＥＴ  Ｔ５のソースに結合され、ＮＦＥＴ  Ｔ８のドレインはＮＦＥＴ  Ｔ７のソースに結合され、ＮＦＥＴ  Ｔ１０のドレインはＮＦＥＴ  Ｔ９のソースに結合される。ＮＦＥＴ  Ｔ５、Ｔ７、Ｔ９のドレインは、ＶＲＥＧに結合される。ＮＦＥＴ  Ｔ５のゲートは電圧源ＶＸに結合される。ＶＸは、試験モードではオンまたはオフにできるが、機能モードではオフである。カレント・ミラーにおけるＮＦＥＴ  Ｔ４、Ｔ６、Ｔ８、およびＴ１０の動作は、先に説明した図６の回路の動作と同様である。一方、ＮＦＥＴ  Ｔ５、Ｔ７、およびＴ９はパス・ゲートとして働く。パルス制御信号３２０ＡがＮＦＥＴ  Ｔ７のゲートに印加されると、ＶＲＥＧとグランドの間を流れる電流は、制御信号３２０Ａに同期して変化する。ＶＸがＨＩＧＨの場合は、ＮＦＥＴ  Ｔ７／Ｔ８の電流変化はＮＦＥＴ  Ｔ５／Ｔ６の電流フローに重畳されることになる。パルス制御信号３２０ＢがＮＦＥＴ  Ｔ９のゲートに印加されると、ＶＲＥＧとグランドの間を流れる電流は、制御信号３２０Ｂに同期して変化する。ＶＸがＨＩＧＨの場合は、ＮＦＥＴ  Ｔ９／Ｔ１０の電流の変化は、ＮＦＥＴ  Ｔ５／Ｔ６の電流フローに重畳されることになる。３つの電流フロー、例えばＮＦＥＴ  Ｔ５／Ｔ６、ＮＦＥＴ  Ｔ７／Ｔ８、およびＮＦＥＴ  Ｔ９／Ｔ１０をすべて重畳させることも可能である。任意の数の追加のカレント・フローＮＦＥＴトランジスタ・ペアを、図７の回路に付加することができる。さらに、試験モードにおいてＮＦＥＴ  Ｔ５が常にオン状態であり、機能モードにおいてミラーがソースとして働かない応用例では、ＮＦＥＴ  Ｔ５は短絡回路で置き換えることができる。
【００１９】
ここまで、試験モードにおいて、モニタ・ポイントまたはモニタ・パッドに結合された、生成済みの安定化電圧を対象としてきた。次に、これらのモニタ・ポイント／パッドからの電圧読取り値の収集について検討する。図８、９、および１０に示した回路図は、本発明の第２の実施形態に適用されるものとして描かれているが、本発明の第１の実施形態にも同様に適用可能である。ただし、ＶＲＥＧノードの代わりにコアのＶＲＥＧ入力を使用する。
【００２０】
図８は本発明による第１のテスト・データ出力要素の回路図である。図８で、各ＶＲＥＧノード２７５は電圧コンパレータ３２５の第１の入力に結合される。各電圧コンパレータ３２５の第２の入力は、安定な基準電圧ＶＳＴＡＢに結合される。ＶＳＴＡＢは通常、対象とするＶＲＥＧと同一の電圧値を有する。電圧コンパレータ３２５は、測定されたＶＲＥＧ電圧が、ＶＳＴＡＢの選択された限界値の上限より大もしくは下限より小か、または範囲内にあるかに基づいて論理信号を生成する。コンパレータ３２５の出力はすべて圧縮論理回路３３０に結合され、圧縮論理回路の出力は１つのモニタ・パッド２６５に結合される。これによって試験要件である入出力パッドの数が削減される。
【００２１】
図９は、図８の圧縮論理回路の一例を示す回路図である。図９の圧縮論理回路３３０は、本質的にはＮＯＲゲートである。図９において、ＰＦＥＴ  Ｔ１４は、モニタ出力パッド２６５をＨＩＧＨにプリチャージするために使用される。モニタ・パッド２６５は、ＰＦＥＴ  Ｔ１４のゲートをＬＯＷにし、次いでそのゲートをＨＩＧＨにすることによってプリチャージされる。応用例によっては、ＰＦＥＴ  Ｔ１４は、ＮＦＥＴ  Ｔ１１、Ｔ１２、およびＴ１３のどれかがオンになったときに、モニタ・パッド２６５の電圧がＬＯＷレベルとして読み取れるような、弱い（weak）（小容量の）ＰＦＥＴとすることができる。ＮＦＥＴ  Ｔ１１、Ｔ１２、およびＴ１３のゲートは、それぞれの電圧コンパレータ出力に結合される。電圧コンパレータ出力のどれかがＨＩＧＨの場合、モニタ・パッド２６５はＬＯＷに引かれる。コンパレータ出力のＨＩＧＨが故障を示す場合、モニタ・パッド２６５におけるＬＯＷが故障を示すことになる。
【００２２】
図１０は、本発明による第２のテスト・データ出力要素の回路図である。図１０で、テスト・データ削減回路３３５は、制御状態マシン３５０からの制御信号３４５に応答して動作するマルチプレクサ３４０を含む。マルチプレクサ３４０の入力は、選択されたＶＲＥＧノード２７５であり、マルチプレクサの出力はＡＤ変換器（ＡＤＣ）３５５のアナログ入力に結合される。ＡＤＣ３５５は、制御状態マシン３５０からのデジタル制御信号３６０に応答する。ＡＤＣ３５５のデジタル出力は、多数のモニタ・パッド２６５に印加されるマルチビット・ワード（multi-bit word）である。あるいは、ＡＤＣ３５５のデジタル出力は、制御状態マシン３５０からの制御信号３７０に応答して圧縮記憶回路３６５に印加することもできる。圧縮記憶回路３６５の出力は、ＨＩＧＨ／ＬＯＷ信号３７５であり単一のモニタ・パッド２６５に印加される。
【００２３】
以上、本発明を理解できるように、本発明の実施形態について説明した。本発明が、本明細書に記載した特定の実施形態に限定されるものではなく、本発明の範囲から離れることなく、現時点で当業者にとって明らかになるような様々な修正、再構成、および代用が可能であることを理解されたい。したがって、添付の特許請求の範囲は、本発明の真の趣旨および範囲に含まれるあらゆる修正形態および変形形態を包含するものである。
【図面の簡単な説明】
【００２４】
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第２の実施形態を示す回路図である。
【図３】本発明の第２の実施形態による電力分配網を示す回路図である。
【図４】本発明の第２の実施形態による集積回路チップの例示的な配置図である。
【図５】本発明による第１のタイプの電流シンク要素を示す回路図である。
【図６】本発明による第２のタイプの電流シンク要素を示す回路図である。
【図７】本発明による第３のタイプの電流シンク要素を示す回路図である。
【図８】本発明による第１のテスト・データ出力要素を示す回路図である。
【図９】図８の圧縮論理回路の一例を示す回路図である。
【図１０】本発明による第２のテスト・データ出力要素を示す回路図である。
【符号の説明】
【００２５】
１００  集積回路チップ
１０５  安定化電源
１１０  コア回路
１１５  電流シンク
１１５Ａ  第１の電流シンク
１１５Ｂ  第２の電流シンク
１２０  基準発生器
１２５  基準電圧ライン
１３０  電圧レギュレータ
１３５  安定化電圧ライン
１４０  ＶＣＣソース
１４５  クリーン・グランド
１５０  第１の制御信号
１５５  第２の制御信号
１６０  第３の制御信号
１６５  モニタ・パッド
２００  集積回路チップ
２０５  安定化電源
２１０  電力分配網
２２０  基準発生器
２２５  基準電圧ライン
２３０  電圧レギュレータ
２３５  安定化電圧ライン
２４０  ＶＣＣソース
２４５  グランド・ソース
２５０  第１の制御信号
２５５  第２の制御信号
２６０  第３の制御信号
２６０Ａ  制御信号
２６０Ｂ  制御信号
２６５  モニタ・パッド
２７０  ＶＲＥＧノード網
２７５  ＶＲＥＧノード
２８０  グリッド・ワイヤ
２８５  グランド・ノード網
２９０  グランド・ノード
２９５  グリッド・ワイヤ
３００  回路
３１０  固定抵抗
３１５  ＤＡ変換器
３２０Ａ  制御信号
３２０Ｂ  制御信号
３２５  電圧コンパレータ
３３０  圧縮論理回路
３３５  テスト・データ削減回路
３４０  マルチプレクサ
３４５  制御信号
３５０  制御状態マシン
３５５  ＡＤ変換器
３６０  デジタル制御信号
３６５  圧縮記憶回路
３７０  制御信号
３７５  ＨＩＧＨ／ＬＯＷ信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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