(57)【要約】【課題】  回路構成が簡単で、かつ広い周波数帯域に亘って優れた電源電圧除去比を示すボルテージレギュレータ回路を提供する。【解決手段】  ソース端が電源端子に接続され、ドレイン端が出力端子に接続されたドライバトランジスタＭOUTと、一方の入力端がリファレンス電圧源２０に接続され、他方の入力端がドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTを分圧抵抗を介して生成した帰還電圧ＶBACKの伝送路である帰還電圧線に接続された作動アンプ１０と、ドライバトランジスタＭOUTのゲート端とドレイン端との間に設けられた発振防止コンデンサＣＣと、ドライバトランジスタＭOUTのソース端に電源電圧ＶCCを供給する電源電圧配線と帰還電圧線との間に設けられた容量性素子ＣＶとを備える。【選択図】  図１
2005316799.tif 000002
【特許請求の範囲】
【請求項１】
ソース端が電源端子に接続され、ドレイン端が出力端子に接続されたドライバトランジスタと、
一方の入力端がリファレンス電圧源に接続され、他方の入力端が前記ドライバトランジスタのドレイン端からの出力電圧を分圧抵抗で分圧して生成した帰還電圧の伝送路である帰還電圧線に接続された差動アンプと、
前記ドライバトランジスタのゲート端とドレイン端との間に設けられた発振防止コンデンサと、
前記ドライバトランジスタのソース端と前記電源端子とを接続する電源電圧線と前記帰還電圧線との間に設けられた容量性素子とを備えることを特徴とするボルテージレギュレータ回路。
【請求項２】
前記電源電圧線と前記帰還電圧線との間に設けられた容量性素子の容量値は、前記電源端子に重畳された交流ノイズのうち、前記差動アンプと前記ドライバトランジスタと前記帰還電圧線とで形成される負帰還ループの応答帯域外の周波数成分のみを、前記帰還電圧線に伝達する定数であることを特徴とする請求項１記載のボルテージレギュレータ回路。
【請求項３】
前記容量性素子の容量値が可変であることを特徴とする請求項１記載のボルテージレギュレータ回路。
【請求項４】
前記ドライバトランジスタの出力端子に接続された負荷の抵抗値を検出するセンサをさらに有し、該センサの検出結果に基づいて前記容量性素子の容量値を変化させることを特徴とする請求項３記載のボルテージレギュレータ回路。
【請求項５】
ソース端が電源端子に接続され、ドレイン端が出力端子に接続されたドライバトランジスタと、
一方の入力端がリファレンス電圧源に接続され、他方の入力端が前記ドライバトランジスタのドレイン端からの出力電圧を分圧抵抗で分圧して生成した帰還電圧の伝送路である帰還電圧線に接続された差動アンプと、
前記ドライバトランジスタのゲート端とドレイン端との間に設けられた発振防止コンデンサと、
複数の容量性素子と、
前記ドライバトランジスタのソース端と前記電源端子とを接続する電源電圧線と前記帰還電圧線との間に前記複数の容量性素子のいずれを接続するかを切り換えるスイッチ手段とを備えることを特徴とするボルテージレギュレータ回路。
【請求項６】
前記スイッチ手段は、前記複数の容量性素子のそれぞれとこれにシリーズ接続されたスイッチとの対を、前記帰還電圧線と前記電源電圧線との間にパラレルに接続して構成されたことを特徴とする請求項５記載のボルテージレギュレータ回路。
【請求項７】
前記スイッチ手段は、前記複数の容量性素子のいずれか一つのみを前記帰還電圧線と前記電源電圧線との間に接続することを特徴とする請求項６記載のボルテージレギュレータ回路。
【請求項８】
前記スイッチ手段は、前記複数の容量性素子の少なくともいずれか一つを前記帰還電圧線と前記電源電圧線との間に接続することを特徴とする請求項６記載のボルテージレギュレータ回路。
【請求項９】
前記各容量性素子の容量値が、それぞれ異なることを特徴とする請求項８記載のボルテージレギュレータ回路。
【請求項１０】
前記ドライバトランジスタの出力端子に接続された負荷の抵抗値を検出するセンサをさらに有し、該センサの検出結果に基づいて前記複数の容量性素子のいずれを前記電源電圧線と前記帰還電圧線との間に接続するかを切り換えることを特徴とする請求項５から９のいずれか１項記載のボルテージレギュレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、リファレンス電圧に応じた所定の電圧を出力するボルテージレギュレータ回路に関し、特に広い周波数帯域に亘って、優れた電源電圧除去比を示すボルテージレギュレータ回路に関する。
【背景技術】
【０００２】
リファレンス電圧に応じて所定電圧を出力するボルテージレギュレータ回路は、電子機器一般に広く用いられている。
【０００３】
図７に、従来技術によるボルテージレギュレータ回路の構成を示す。このボルテージレギュレータ回路は、ソース端に電源電圧ＶCCが供給されるドライバトランジスタを作動アンプ１０の出力電圧を駆動電圧として動作させてドレイン端から電圧ＶOUTを出力し、出力電圧ＶOUTを分圧して生成した帰還電圧ＶBACKを差動アンプ１０へと帰還させ、帰還電圧ＶBACKとリファレンス電圧源から出力される基準電圧とを比較し、比較結果に基づいてドライバトランジスタＭOUTの駆動電圧ＶGATE（ドライバトランジスタＭOUTのゲート端に入力される電圧）を調整することにより、ドライバトランジスタＭOUTのドレイン端から所定電圧ＶOUTを出力する回路である。なお、ドライバトランジスタＭOUTのソース端には、電源電圧ＶCCが供給される。
【０００４】
図示するようなボルテージレギュレータ回路においては、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTの変動を打ち消すように差動アンプ１０がドライバトランジスタＭOUTの駆動電圧ＶGATEを制御することで、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTは一定に保たれている。
【０００５】
ドライバトランジスタＭOUTのドレイン端からの出力電圧を分圧した上で差動アンプ１０へと帰還させ帰還電圧と基準電圧とを比較し、比較結果に基づいてドライバトランジスタＭOUTの駆動電圧ＶGATEを調整するよう負帰還の系を構成したボルテージレギュレータ回路は、ドライバトランジスタＭOUTのゲート端とドレイン端と間に発振防止コンデンサＣＣを設けることで、応答帯域に制限をかけ、回路が発振しないようにしている。
【０００６】
電源端子に交流的なノイズが重畳された場合、差動アンプ１０は、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTが変動をしないように、重畳された電源ノイズに合わせドライバトランジスタＭOUTの駆動電圧ＶGATEの値を制御するため、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTは一定に保たれ、電源ノイズの影響が現れない。
【０００７】
しかし、発振防止コンデンサＣＣで制限される応答帯域よりも高い周波数領域（高周波ノイズ）の電源ノイズについては、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTの変動を打ち消すよう負帰還の系が応答しないため、出力電圧ＶOUTに電源ノイズ現れてしまう問題がある。
【０００８】
高周波ノイズの影響を小さくする手法としては、発振防止コンデンサＣＣの容量値を小さくして負帰還の系の応答帯域を広くすることが考えられるが、ボルテージレギュレータ回路の動作安定度を犠牲にしてしまう。
【０００９】
また、差動アンプ１０の回路電流を増やして周波数特性を改善した場合も同様で、負帰還の系の応答帯域を広くすることができるが、ボルテージレギュレータ回路の動作安定度がおよび消費電力が犠牲になってしまう。
【００１０】
このように、従来のボルテージレギュレータ回路は、高周波帯域において電源電圧除去比（ＰＳＲＲ特性：Power Supply Rejection Ratio）が低下してしまうという問題があった。
【００１１】
高周波帯域における電源電圧除去比の向上を目的とする従来技術としては、特許文献１に開示される「電圧レギュレータ回路」がある。
特許文献１に開示される発明は、第１のＭＯＳ型半導体素子への帰還回路を第１の演算増幅器及び第２の演算増幅器の２段構成として、増幅率を大きくすることで電源電圧除去比を改善した電圧レギュレータ回路（ボルテージレギュレータ回路）である。
【特許文献１】特開２００１−１５９９２２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、上記特許文献１に開示される発明は、演算増幅器を複数必要とする回路構成であるため、ボルテージレギュレータ回路の回路規模が大きくなると同時に回路電流が増大してしまう。特に携帯電話機や電子手帳などに代表される携帯型の電子機器は小型化・軽量化かつバッテリーを電力源としているため低消費電力化が要求されており、回路規模と回路電流の増大はこれを妨げる原因となってしまう。
【００１３】
このように、従来は、回路構成が簡単で、かつ広い周波数帯域に亘って優れた電源電圧除去比を示すボルテージレギュレータ回路は提供されていなかった。
【００１４】
本発明はかかる問題に鑑みてなされたものであり、回路構成が簡単で、かつ広い周波数帯域に亘って優れた電源電圧除去比を示すボルテージレギュレータ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明は、第１の態様として、ソース端が電源端子に接続され、ドレイン端が出力端子に接続されたドライバトランジスタと、一方の入力端がリファレンス電圧源に接続され、他方の入力端がドライバトランジスタのドレイン端からの出力電圧を分圧抵抗で分圧して生成した帰還電圧の伝送路である帰還電圧線に接続された差動アンプと、ドライバトランジスタのゲート端とドレイン端との間に設けられた発振防止コンデンサと、ドライバトランジスタのソース端と電源端子とを接続する電源電圧線と帰還電圧線との間に設けられた容量性素子とを備えることを特徴とするボルテージレギュレータ回路を提供するものである。このようにすれば、回路規模、消費電力、安定度を犠牲にせずに広い周波数帯域に亘って優れた電源電圧除去比を示すボルテージレギュレータ回路を実現できる。
【００１６】
上記本発明の第１の態様において、電源電圧線と帰還電圧線との間に設けられた容量性素子の容量値は、電源端子に重畳された交流ノイズのうち、差動アンプとドライバトランジスタと帰還電圧線とで形成される負帰還ループの応答帯域外の周波数成分のみを、帰還電圧線に伝達する定数であることが好ましい。
又は、容量性素子の容量値が可変であることが好ましく、これに加えて、ドライバトランジスタの出力端子に接続された負荷の抵抗値を検出するセンサをさらに有し、該センサの検出結果に基づいて容量性素子の容量値を変化させることがより好ましい。
【００１７】
また、上記目的を達成するため、本発明は、第２の態様として、ソース端が電源端子に接続され、ドレイン端が出力端子に接続されたドライバトランジスタと、一方の入力端がリファレンス電圧源に接続され、他方の入力端がドライバトランジスタのドレイン端からの出力電圧を分圧抵抗で分圧して生成した帰還電圧の伝送路である帰還電圧線に接続された差動アンプと、ドライバトランジスタのゲート端とドレイン端との間に設けられた発振防止コンデンサと、複数の容量性素子と、ドライバトランジスタのソース端と電源端子とを接続する電源電圧線と帰還電圧線との間に複数の容量性素子のいずれを接続するかを切り換えるスイッチ手段とを備えることを特徴とするボルテージレギュレータ回路を提供するものである。
【００１８】
上記本発明の第２の態様においては、スイッチ手段は、複数の容量性素子のそれぞれとこれにシリーズ接続されたスイッチとの対を、帰還電圧線と電源電圧線との間にパラレルに接続して構成されることが好ましい。この場合には、スイッチ手段は、複数の容量性素子のいずれか一つのみを帰還電圧線と電源電圧線との間に接続することが好ましい。又は、スイッチ手段は、複数の容量性素子の少なくともいずれか一つを帰還電圧線と電源電圧線との間に接続することが好ましい。ここで、容量性素子の一方の電極が帰還電圧線に接続され、もう一方の電極がスイッチ手段を介して電源電圧線に接続されることが好ましい。又は、容量性素子の一方の電極が電源電圧線に接続され、もう一方の電極がスイッチ手段を介して帰還電圧線に接続されることが好ましい。なお、複数の容量性素子は容量値が、それぞれ異なることがより好ましい。
【００１９】
上記本発明の第２の態様のいずれの構成においても、ドライバトランジスタの出力端子に接続された負荷の抵抗値を検出するセンサをさらに有し、該センサの検出結果に基づいて複数の容量性素子のいずれを電源電圧線と帰還電圧線との間に接続するかを切り換えることが好ましい。
【発明の効果】
【００２０】
本発明によれば、回路構成が簡単で、かつ広い周波数帯域に亘って優れた電源電圧除去比を示すボルテージレギュレータ回路を提供できる。
【発明を実施するための最良の形態】
【００２１】
〔発明の原理〕
本発明では、差動アンプに帰還電圧ＶBACKを帰還させるための帰還電圧線と電源電圧ＶCCをドライバトランジスタのソース端へ供給するための電源電圧線とを容量性素子ＣＶを介して容量結合し、従来のボルテージレギュレータ回路とは別経路で電源の変動情報を帰還電圧ＶBACKへ伝達する仕組みを有する。
【００２２】
容量性素子ＣＶは、従来構造のボルテージレギュレータ回路のＰＳＲＲ特性が劣化し始める周波数つまりは、「差動アンプ−ドライバトランジスタ−該ドライバトランジスタのドレイン端からの出力電圧を分圧して帰還電圧を生成する分圧抵抗部−帰還電圧線」で形成される負帰還ループの応答帯域よりも高い周波数成分の電源ノイズのみを透過させるよう、容量値を設定する。
【００２３】
これにより、負帰還ループの応答帯域外においても電源電圧ＶCCの変動が、容量性素子ＣＶを介して帰還電圧ＶBACKに重畳され、差動アンプへフィードバックされる。
【００２４】
よって、差動アンプが自身の周波数特性によって追従できなくなるまでは、ドライバトランジスタの駆動電圧ＶGATEはその変動を打ち消すように制御されることとなり、高周波帯域においてもボルテージレギュレータ回路のＰＳＲＲ特性が向上する。
【００２５】
以下、上記原理に基づく本発明の好適な実施の形態について説明する。
【００２６】
〔第１の実施形態〕
図１に、本発明を好適に実施した第１の実施形態にかかるボルテージレギュレータ回路の構成を示す。このボルテージレギュレータ回路は、ドライバトランジスタＭOUT、差動アンプ１０、リファレンス電圧源２０、分圧抵抗Ｒ１及びＲ２、発振防止コンデンサＣＣ並びに容量性素子ＣＶを有する。
【００２７】
ドライバトランジスタＭOUTは、ＰＭＯＳ構造のトランジスタであり、ソース端には電源端子から電源電圧ＶCCが供給され、差動アンプ１０の出力電圧を駆動電圧ＶGATEとして動作をし、ドレイン端から出力電圧ＶOUTを出力する。差動アンプ１０は、ドライバトランジスタＭOUTの出力電圧が分圧抵抗Ｒ１又は容量性素子ＣＶを介してフィードバックされており、電源電圧ＶCCで駆動される。リファレンス電圧源２０は、差動アンプ１０に動作の基準となる電圧を供給する。分圧抵抗Ｒ１及びＲ２は、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTを分圧して帰還電圧ＶBACKを生成し差動アンプ１０へ帰還させる。発振防止コンデンサＣＣはドライバトランジスタＭOUTのゲート電極とドレイン電極との間に設け、ドライバトランジスタＭOUTに帯域制限を施して動作を安定させる。容量性素子ＣＶは帰還電圧ＶBACKを差動アンプ１０へ帰還させるための帰還電圧線（以下、単に帰還電圧線という）と電源電圧ＶCCをドライバトランジスタＭOUTソース端へ供給するための電源電圧線（以下、単に電源電圧線という）との間に設け、高周波帯域において電源電圧ＶCCの変動を差動アンプ１０へフィードバックさせるための素子である。
【００２８】
本実施形態にかかるボルテージレギュレータ回路の動作について説明する。
先に説明したように、差動アンプ１０は、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTが一定値となるようＶGATEを変化させる。ここで電源電圧ＶCCに交流的なノイズが重畳された場合、差動アンプ１０は、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTが変動をしないように、ＶGATEの値を制御するため、ドレイン端からの出力電圧ＶOUTは一定に保たれ、電源ノイズの影響が現れない。しかしながら発振防止コンデンサＣＣで制限される応答帯域よりも高い周波数領域（高周波ノイズ）の電源ノイズについては、ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTの変動を打ち消すよう負帰還の系が応答しないため、ＶGATEの値が制御されず、出力電圧ＶOUTに電源ノイズが現れてしまう。
【００２９】
しかし、電源電圧線から容量性素子ＣＶを介して差動アンプ１０の帰還電圧ＶBACKに故意に電源ノイズを注入することにより、負帰還系の応答帯域外においても差動アンプ１０を動作させ、電源電圧ＶCCの変動に応じてＶGATEを制御するようにする。これにより、簡単な回路構成でかつ低消費電力で、広い周波数帯域に亘って優れた電源電圧除去比を示すボルテージレギュレータ回路を提供できる。
【００３０】
図２に、ボルテージレギュレータ回路のＰＳＲＲ特性を示す。縦軸は減衰率（ｄＢ）、横軸はドライバトランジスタＭOUTの駆動電圧ＶGATEの変動の周波数（Ｈｚ）を表す。
従来の回路構成のボルテージレギュレータ回路では、およそ応答帯域が８０Ｈｚと狭いためこれ以上の周波数成分ノイズが電源電圧ＶCCに重畳されると、このノイズを補正できず、ＰＳＲＲ特性が劣化（すなわち、減衰率が上昇）している。
【００３１】
これに対し、本実施形態にかかるボルテージレギュレータ回路では、電源電圧線と帰還電圧線とを容量性素子ＣＶで結合しており、かつ容量性素子ＣＶの容量値は、「差動アンプ１０−ドライバトランジスタＭOUT−ドライバトランジスタＭOUTのドレイン端からの出力電圧ＶOUTを分圧して帰還電圧生成する抵抗Ｒ１−帰還電圧線」で形成される負帰還ループの応答帯域よりも高い周波数成分の電源ノイズのみを透過させるよう、容量値を設定している。このため、応答帯域の８０Ｈｚ内のＰＳＲＲ特性は従来回路と同等で、かつ応答帯域外のである５００Ｈｚ付近まで、差動アンプ１０に容量性素子ＣＶを介して電源ノイズを注入でき、良好なＰＳＲＲ特性を得ることができる。
【００３２】
このように、本実施形態にかかるボルテージレギュレータ回路は、従来構成ではＰＳＲＲ特性が劣化してしまう周波数帯域においても良好なＰＳＲＲ特性を示す。
また、従来の回路構成と比較して、増加する回路素子は容量性素子ＣＶのみであるから、回路規模および消費電力をほとんど増大させることなくＰＳＲＲ特性を向上させることができる。
【００３３】
〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。
図３に、本実施形態にかかるボルテージレギュレータ回路の構成を示す。このボルテージレギュレータ回路は、第１の実施形態と同様に、ドライバトランジスタＭOUT、差動アンプ１０、リファレンス電圧源２０、分圧抵抗Ｒ１及びＲ２、発振防止コンデンサＣＣ並びに容量性素子ＣＶを有する。ただし、本実施形態においては、容量性素子ＣＶは複数（ＣＶ1〜ＣＶ3）あり、それぞれの容量性素子を切り換えるスイッチＳＷと、負荷ＺＬの抵抗値を検出する負荷検出器３０とを有している。
【００３４】
「差動アンプ１０−ドライバトランジスタＭOUT−ドライバトランジスタＭOUTの出力電圧ＶOUTを分圧して帰還電圧ＶBACKを生成する抵抗Ｒ１−帰還電圧線」で形成される負帰還系の応答帯域外で、容量性素子ＣＶが電源ノイズを帰還電圧線に伝達するよう設定する必要があるが、負帰還系の応答帯は出力端子の負荷ＺＬの抵抗値によって変化するため（ドライバトランジスタ段のゲインが変化するため）、様々な負荷ＺＬ条件で、良好なＰＳＲＲ特性を得るには、容量性素子ＣＶの容量値を、負荷ＺＬに応じて適切に設定する必要がある。
【００３５】
本実施形態にかかるボルテージレギュレータ回路は、それぞれ異なる容量値を持つ容量性素子ＣＶ1〜ＣＶ3と、電源電圧線と帰還電圧線との間にこれらのいずれかを接続するスイッチＳＷとを備えている。
よって、電源電圧線と帰還電圧線との間に容量性素子ＣＶ1〜ＣＶ3のいずれを接続するかを、負荷検出器３０が検出した負荷ＺＬの抵抗値に応じて切り換えることによって、負荷ＺＬの抵抗値が変化する場合でも、高周波帯域におけるボルテージレギュレータ回路のＰＳＲＲ特性を向上させることができる。
【００３６】
図４に、負荷検出器３０の構成例を示す。負荷検出器３０は、ＭＯＳトランジスタＭi及び比較器５０を有している。ＭＯＳトランジスタＭiのソース端子には、電源電圧ＶCCが供給される。また、ＭＯＳトランジスタＭiのゲート端には、ＶGATEと同電位の電圧が入力される。ＭＯＳトランジスタＭiのドレイン端からの出力電圧Ｖiは、比較器５０へと入力され、比較器５０において所定の閾値と比較され、比較結果に応じた制御信号がスイッチＳＷへ出力される。例えば、比較器５０は、Ｖi＜ａならばＣＶ1を、ａ≦Ｖi＜ｂならばＣＶ2を、ｂ＜Ｖ1ならばＣＶ3をＶCCとＶBACKとの間（すなわち、電源電圧線と帰還電圧線との間）に接続するようにスイッチＳＷに対して制御信号を出力する。なお、この構成はあくまでも負荷検出器の一構成例であり、負荷ＺＬの抵抗値を検出できれば他の回路構成であっても構わない。
【００３７】
このように、本実施形態にかかるボルテージレギュレータ回路は、従来構成ではＰＳＲＲ特性が劣化してしまう周波数帯域においても良好なＰＳＲＲ特性を示す。
また、従来の回路構成と比較して、増加する回路素子は容量性素子ＣＶ及びＳＷのみであるから、回路規模及び消費電力をほとんど増大させることなくＰＳＲＲ特性を向上させることができる。
【００３８】
〔第３の実施形態〕
本発明を好適に実施した第３の実施形態について説明する。図５に、本実施形態にかかるボルテージレギュレータ回路の構成を示す。このボルテージレギュレータ回路は、第１の実施形態と同様に、ドライバトランジスタＭOUT、差動アンプ１０、リファレンス電圧源２０、分圧抵抗Ｒ１及びＲ２、発振防止コンデンサＣＣ並びに容量性素子ＣＶを有する。ただし、本実施形態においては、容量性素子ＣＶは複数（ＣＶ1〜ＣＶ3）あり、それぞれの容量性素子には、電源電圧線と帰還電圧線との間に接続するか否かを切り換えるスイッチＳＷ（ＳＷ1〜ＳＷ3）が設置されている。また、負荷ＺＬの抵抗値を検出する抵抗検出器３０を備えている。
【００３９】
本実施形態にかかるボルテージレギュレータ回路は、容量性素子ＣＶ1〜ＣＶ3と、これらのそれぞれを電源電圧線と帰還電圧線との間に接続するか否かを切り換えるスイッチＳＷとを備えている。
よって、電源電圧線と帰還電圧線との間に接続する容量性素子ＣＶ1〜ＣＶ3の組合せを、負荷検出器３０が検出した負荷ＺＬの抵抗値に応じて変えることによって、負荷ＺＬの抵抗値が変化する場合でも、高周波帯域におけるボルテージレギュレータ回路のＰＳＲＲ特性を向上させることができる。
【００４０】
本実施形態においては、それぞれの容量性素子ＣＶ1〜ＣＶ3の容量値は、同一であっても良いし異なっていてもよい。例えば、各容量性素子ＣＶ1、ＣＶ2及びＣＶ3の容量値の比を１：２：４とすれば、電源電圧ＶCCと帰還電圧ＶBACKとの間の容量値を、ＣＶ1の容量値を“１”とし３ビットの２進数で表現される値とすることができる。
【００４１】
このように、本実施形態にかかるボルテージレギュレータ回路は、従来構成ではＰＳＲＲ特性が劣化してしまう周波数帯域においても良好なＰＳＲＲ特性を示す。
また、従来の回路構成と比較して、増加する回路素子は容量性素子ＣＶ及びＳＷのみであるから、回路規模および消費電力をほとんど増大させることなくＰＳＲＲ特性を向上させることができる。
【００４２】
〔第４の実施形態〕
本発明を好適に実施した第４の実施形態について説明する。図６に、本実施形態にかかるボルテージレギュレータ回路の構成を示す。このボルテージレギュレータ回路は、ドライバトランジスタＭOUT、差動アンプ１０、リファレンス電圧源２０、分圧抵抗Ｒ１及びＲ２、発振防止コンデンサＣＣ、容量性素子ＣＶ及び負荷検出器３０を有する。
本実施形態において容量性素子ＣＶは容量値を変えることができる可変コンデンサである。なお、負荷検出器３０は、上記第２の実施形態と同様であるが、スイッチの切り替え信号ではなく可変コンデンサである容量性素子ＣＶの容量制御信号を出力する。
【００４３】
本実施形態にかかるボルテージレギュレータ回路は、電源電圧線と帰還電圧線との間に接続された容量性素子ＣＶの容量値を、負荷検出器３０が検出した負荷ＺＬの抵抗値に応じて変えることによって、負荷ＺＬの抵抗値が所定値でなくとも、高周波帯域におけるボルテージレギュレータ回路のＰＳＲＲ特性を向上させることができる。
【００４４】
このように、本実施形態にかかるボルテージレギュレータ回路は、従来構成ではＰＳＲＲ特性が劣化してしまう周波数帯域においても良好なＰＳＲＲ特性を示す。
また、従来の回路構成と比較して、増加する回路素子は容量性素子ＣＶのみであるから、回路規模をほとんど増大させることなくＰＳＲＲ特性を向上させることができる。
【００４５】
なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれに限定されることはない。
例えば、上記第１の実施形態においては、電源電圧線と帰還電圧線との間に容量性素子ＣＶが一つ接続された構成を例に説明したが、容量性素子ＣＶは複数配置されていてもよく、この場合には、各容量性素子の容量値の合計を、「差動アンプ−ドライバトランジスタ−ドライバトランジスタのドレイン端からの出力電圧を分圧して帰還電圧生成する分圧抵抗部−帰還電圧線」で形成される負帰還ループの応答帯域外の周波数成分のみを、帰還電圧ＶBACKに伝達する定数すればよい。
また、上記第２の実施形態及び第３の実施形態においては、容量性素子ＣＶの数が三つの場合を例に説明を行ったが、容量性素子ＣＶは任意の自然数でよい。
さらに、上記各実施形態では、ＶGATEを監視することで、負荷ＺＬの抵抗値を検出したが、ＶOUTを監視することで負荷ＺＬの抵抗値を検出するようにしても良い。
このように、本発明は様々な変形が可能である。
【図面の簡単な説明】
【００４６】
【図１】本発明を好適に実施した第１の実施形態にかかるボルテージレギュレータ回路の構成を示す図である。
【図２】ボルテージレギュレータ回路のＰＳＲＲ特性を示す図である。
【図３】本発明を好適に実施した第２の実施形態にかかるボルテージレギュレータ回路の構成を示す図である。
【図４】負荷検出器の回路構成の一例を示す図である。
【図５】本発明を好適に実施した第３の実施形態にかかるボルテージレギュレータ回路の構成を示す図である。
【図６】本発明を好適に実施した第４の実施形態にかかるボルテージレギュレータ回路の構成を示す図である。
【図７】従来のボルテージレギュレータ回路の構成を示す図である。
【符号の説明】
【００４７】
１０    差動アンプ
２０    リファレンス電圧源
３０    負荷検出器
ＣＣ、ＣＶ    容量性素子
ＭOUT    ドライバトランジスタ
Ｒ１、Ｒ２    分圧抵抗
ＳＷ    スイッチ
ＺＬ    負荷
【図１】
2005316799.tif 000003
【図２】
2005316799.tif 000004
【図３】
2005316799.tif 000005
【図４】
2005316799.tif 000006
【図５】
2005316799.tif 000007
【図６】
2005316799.tif 000008
【図７】
2005316799.tif 000009