(57)【要約】【課題】  本発明は高速動作が可能なシングルエンド読み出し方式のスタティック型半導体記憶装置を提供することを目的とする。【解決手段】  行方向に延びる複数のワード線と、列方向に延びる複数の第１のビット線及び複数の対をなす第２のビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなす第２のビット線に接続された複数のトランジスタを交差接続させたメモリセル群とを有するスタティック型半導体記憶装置であって、複数のメモリセル列で第１のビット線を共有化し、その第２のビット線との導通を異なるタイミングで制御する。【選択図】  図１
2005063624.tif 000002
【特許請求の範囲】
【請求項１】
行方向に延びる複数のワード線と、
列方向に延びる複数の第１のビット線及び複数の対をなす第２のビット線と、
それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなす第２のビット線に接続された複数のトランジスタを交差接続させたメモリセル群とを有するスタティック型半導体記憶装置であって、
列方向に延びるｉ番目、ｊ番目及びｋ番目（ｉ，ｊ及びｋは任意の互いに異なる正の整数）の第１のビット線と、
前記列方向に延びて、前記各第１の線にそれぞれ対応したｉ番目、ｊ番目及びｋ番目の対をなす第２のビット線と、
入力端がそれぞれ前記対をなす第２のビット線の一方に接続され、出力端が前記第１のビット線にそれぞれ接続されたシングルエンド読み出しに用いられる複数のセンスアンプと、
前記ｉ番目の第１のビット線とこのｉ番目の第１のビット線に対応したｉ番目の対をなす第２のビット線の一方との間、及び、前記ｊ番目の第１のビット線と前記ｉ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたｉ番目の対をなすライト用カラムスイッチと、
前記ｊ番目の第１のビット線とこのｊ番目の第１のビット線に対応したｊ番目の対をなす第２のビット線の一方との間、及び、前記ｋ番目の第１のビット線と前記ｊ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたｊ番目の対をなすライト用カラムスイッチと、
前記ｉ番目の対をなすライト用カラムスイッチを前記ｊ番目の対をなすライト用カラムスイッチと異なるタイミングで導通させるように制御する書き込み制御部と
を備えることを特徴とするスタティック型半導体記憶装置。
【請求項２】
行方向に延びる複数のワード線と、
列方向に延びる複数の第１のビット線及び複数の対をなす第２のビット線と、
それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなす第２のビット線に接続された複数のトランジスタを交差接続させたメモリセル群とを有するスタティック型半導体記憶装置であって、
列方向に延びるｉ番目、ｊ番目及びｋ番目（ｉ，ｊ及びｋは任意の互いに異なる正の整数）の第１のビット線と、
前記列方向に延びて、前記ｉ番目及びｊ番目の第１のビット線の組に対応したＰ番目及びＱ番目（Ｐ及びＱは任意の互いに異なる正の整数）の対をなす第２のビット線と、
前記列方向に延びて、前記ｊ番目及びｋ番目の第１のビット線の組に対応したＲ番目及びＳ番目（Ｒ及びＳは任意の互いに異なる正の整数）の対をなす第２のビット線と、
入力端がそれぞれ前記対をなす第２のビット線の一方に接続されたシングルエンド読み出しに用いられるＰ番目からＳ番目のセンスアンプと、
前記Ｐ番目及びＱ番目のセンスアンプの出力端と前記ｉ番目の第１のビット線との間にそれぞれ接続されたＰ番目及びＱ番目のカラム選択スイッチと、
前記Ｒ番目及びＳ番目のセンスアンプの出力端と前記ｊ番目の第１のビット線との間にそれぞれ接続されたＲ番目及びＳ番目のカラム選択スイッチと、
前記ｉ番目の第１のビット線と前記Ｐ番目の対をなす第２のビット線の一方との間、及び、前記ｊ番目の第１のビット線と前記Ｐ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＰ番目の対をなすライト用カラムスイッチと、
前記ｉ番目の第１のビット線と前記Ｑ番目の対をなす第２のビット線の一方との間、及び、前記ｊ番目の第１のビット線と前記Ｑ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＱ番目の対をなすライト用カラムスイッチと、
前記ｊ番目の第１のビット線と前記Ｒ番目の対をなす第２のビット線の一方との間、及
び、前記ｋ番目の第１のビット線と前記Ｒ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＲ番目の対をなすライト用カラムスイッチと、
前記ｊ番目の第１のビット線と前記Ｓ番目の対をなす第２のビット線の一方との間、及び、前記ｋ番目の第１のビット線と前記Ｓ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＳ番目の対をなすライト用カラムスイッチと、
前記Ｐ番目及び前記Ｑ番目のライト用カラムスイッチの各対を前記Ｒ番目と前記Ｓ番目のライト用カラムスイッチの各対と異なるタイミングで導通させるように制御する書き込み制御部と、
前記Ｐ番目と前記Ｑ番目のカラム選択スイッチの各対を異なるタイミングで導通させ、前記Ｒ番目と前記Ｓ番目のカラム選択スイッチの各対を異なるタイミングで導通させるように制御するカラム選択制御部と
を備えることを特徴とするスタティック型半導体記憶装置。
【請求項３】
前記ｉ番目の対をなす第２のビット線に接続されたメモリセル群の相補データ線は、前記ｉ番目及びｊ番目の第１のビット線であり、前記ｊ番目の対をなす第２のビット線に接続されたメモリセル群の相補データ線は、前記ｊ番目及びｋ番目の第１のビット線であることを特徴とする請求項１に記載のスタティック型半導体記憶装置。
【請求項４】
前記Ｐ番目及びＱ番目の対をなす第２のビット線に接続されたメモリセル群の相補データ線は、前記ｉ番目及びｊ番目の第１のビット線であり、前記Ｒ番目及びＳ番目の対をなす第２のビット線に接続されたメモリセル群の相補データ線は、前記ｊ番目及びｋ番目の第１のビット線であることを特徴とする請求項２に記載のスタティック型半導体記憶装置。
【請求項５】
前記センスアンプはロジックゲートで構成されていることを特徴とする請求項１又は請求項２に記載されたスタティック型半導体記憶装置。
【請求項６】
前記ｉ番目乃至ｋ番目の第１のビット線の少なくとも２つは互いに隣接していることを特徴とする請求項１又は請求項２に記載されたスタティック型半導体記憶装置。
【請求項７】
前記ｊ番目の第１のビット線は、前記ｉ番目の第1のビット線及び前記ｋ番目の第1のビット線の双方に隣接していることを特徴とする請求項１又は請求項２に記載されたスタティック型半導体記憶装置。
【請求項８】
前記第１のビット線の配線層は、前記第２のビット線の配線層と異なることを特徴とする請求項１又は請求項２に記載のスタティック型半導体記憶装置。
【請求項９】
前記第１のビット線の単位長さあたりの抵抗値は、前記第２のビット線の単位長さあたりの抵抗値よりも小さいことを特徴とする請求項１乃至請求項８のいずれか１項に記載されたスタティック型半導体記憶装置。
【請求項１０】
前記第１のビット線の単位長さあたりの容量は、前記第２のビット線の単位長さあたりの容量よりも小さいことを特徴とする請求項１乃至請求項７のいずれか１項に記載されたスタティック型半導体記憶装置。
【請求項１１】
前記書き込み制御部は、カラムアドレスの所定ビットの信号と、この信号の反転信号を生成することを特徴とする請求項１乃至請求項８のいずれか１項に記載のスタティック型半導体記憶装置。
【請求項１２】
前記カラム選択制御部は、カラムアドレスの所定のビット信号と、この信号の反転信号
を生成することを特徴とする請求項２、請求項４乃至請求項８のいずれか１項に記載のスタティック型半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スタティック型半導体記憶装置に関し、特にシングルエンド読み出し方式のスタティック型半導体装置に関するものである。
【背景技術】
【０００２】
スタティック型半導体記憶装置としてスタティックランダムアクセスメモリ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（以下、「ＳＲＡＭ」という。）が知られている。
【０００３】
ＳＲＡＭは、例えば６個のトランジスタにより構成されたメモリセルを行列配列して、それぞれを行方向に延びている複数のワード線と列方向に延びている複数対のビット線に接続している。各メモリセルを構成する対をなすトランジスタは交差接続され、かつ、ビット線に接続され、またこれらのトランジスタのノードにはワード線に接続される１対のスイッチングトランジスタが接続されている。
【０００４】
ここで、１対のビット線毎に列方向に接続されているメモリセルの個数が多い場合、ビット線には大きな容量が負荷されることになる。従って、選択されたメモリセルに記憶されたデータを読み出す場合、選択された１対のビット線の出力信号の微小振幅をセンスアンプによって増幅して読み出している。
【０００５】
高速読み出し動作をさせるために、微小振幅を感知するためには、入力オフセットの十分小さなセンスアンプが必要であり、そのためにはセンスアンプの占有面積を大きくしなければならない。
【０００６】
しかし、デバイスの微細化が進展するにつれて素子毎の特性ばらつきの影響が大きくなっており、入力オフセットの十分小さいセンスアンプを作成することが次第に困難になってきている。
【０００７】
このため、微小振幅を感知する代わりに、１対のビット線毎に列方向に接続されるメモリセルの個数を少なくしてビット線へ加わる容量負荷を軽くする方式が考えられる。このようにビット線を列方向に多分割してデータ読み出しの際に各々分割された対をなすビット線から読み出す方式は、シングルエンド読み出し方式と呼ばれている。
【０００８】
この方式のＳＲＡＭにおいて、各メモリセルには１対のローカルビット線が接続され、更にこの１対のローカルビット線には１対のグローバルビット線がそれぞれスイッチングトランジスタを介して接続されている。１対のローカルビット線の一方にはシングルエンド読み出しに用いられるセンスアンプが接続されている。
【０００９】
ここでシングルエンド読み出しに用いられるセンスアンプは、例えばローカルビット線に接続されたインバータ回路とこのインバータ回路にゲートが接続されたｎチャネルトランジスタから構成される。
【００１０】
データを読み出す際、ワード線を１レベルにするとメモリセルのスイッチングトランジスタがオン状態となってメモリセルと１対のローカルビット線が導通される。シングルエンド読み出し方式のＳＲＡＭにおいては、１対のローカルビット線毎の容量は十分小さいので、メモリセルに記憶されたデータが１対のローカルビット線の一方の線で接地電位（０Ｖ）から電源電位（ＶＤＤ）までフルスイングさせて出力することができる。
【００１１】
従って、メモリセルに記憶されたデータを読み出す際はインバータ回路などのロジックゲートにより十分に信号の増幅を行うことができ、データを感知することができる。
【００１２】
メモリセルのデータ読み出しは、選択された１対のローカルビット線の一方の出力が０レベルの場合はセンスアンプのｎチャネルトランジスタがオンとなりグローバルビット線は０レベルに引っ張られる。
【００１３】
また、選択された１対のローカルビット線の一方の出力が１レベルの場合はセンスアンプのｎチャネルトランジスタはオフとなる。グローバルビット線の初期設定はプルアップされているのでグローバルビット線からは１レベルが出力される。
【００１４】
このようにシングルエンド読み出し方式のＳＲＡＭでは、通常のＳＲＡＭのように必然的に占有面積を大きくして入力オフセットを小さくしたセンスアンプの必要性がなく、面積の小さいインバータ回路等のロジックゲートでセンスアンプを代用することができる（例えば、非特許文献１参照。）。
【非特許文献１】Kevin Zhang, Ken Hose, Vivek De, and Borys Senyk,「The Scaling of Data Sensing Schemes for High Speed Cache Design in Sub-0.18μm Technologies」, 2000 Symposium on VLSI Circuits Digest of Technical Papers, p.226-227
【発明の開示】
【発明が解決しようとする課題】
【００１５】
シングルエンド読み出し方式のＳＲＡＭへのデータの書き込みにはメモリセルに接続されているプルアップされた１対のローカルビット線のいずれか一方のレベルを下げることによって行っているので、１対のローカルビット線毎に前述した１対のグローバルビット線が必要である。
【００１６】
これらの複数対のグローバルビット線は通常、上層のメタルを用いて配線されるが、配線本数が多いと配線一本あたりの配線間のピッチが小さくなるため、配線間の容量が大きくなる。また、配線間のピッチが小さくなるのを防止するため、配線幅を細くすればよいが、配線自体の抵抗値が大きくなる。
【００１７】
このような要因からグローバルビット線での配線遅延の増大を招き、動作速度を低下させるという問題がある。
【００１８】
そこで、本発明は高速動作が可能なシングルエンド読み出し方式のスタティック型半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上記課題を解決するために本発明の一態様によれば、行方向に延びる複数のワード線と、列方向に延びる複数の第１のビット線及び複数の対をなす第２のビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなす第２のビット線に接続された複数のトランジスタを交差接続させたメモリセル群とを有するスタティック型半導体記憶装置であって、列方向に延びるｉ番目、ｊ番目及びｋ番目（ｉ，ｊ及びｋは任意の互いに異なる正の整数）の第１のビット線と、前記列方向に延びて、前記各第１の線にそれぞれ対応したｉ番目、ｊ番目及びｋ番目の対をなす第２のビット線と、入力端がそれぞれ前記対をなす第２のビット線の一方に接続され、出力端が前記第１のビット線にそれぞれ接続されたシングルエンド読み出しに用いられる複数のセンスアンプと、前記ｉ番目の第１のビット線とこのｉ番目の第１のビット線に対応し
たｉ番目の対をなす第２のビット線の一方との間、及び、前記ｊ番目の第１のビット線と前記ｉ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたｉ番目の対をなすライト用カラムスイッチと、前記ｊ番目の第１のビット線とこのｊ番目の第１のビット線に対応したｊ番目の対をなす第２のビット線の一方との間、及び、前記ｋ番目の第１のビット線と前記ｊ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたｊ番目の対をなすライト用カラムスイッチと、前記ｉ番目の対をなすライト用カラムスイッチを前記ｊ番目の対をなすライト用カラムスイッチと異なるタイミングで導通させるように制御する書き込み制御部とを備えることを特徴とするスタティック型半導体記憶装置が提供される。
【００２０】
また本発明の他の態様によれば、行方向に延びる複数のワード線と、列方向に延びる複数の第１のビット線及び複数の対をなす第２のビット線と、それぞれ行及び列方向に配列されると共に、行毎に前記各ワード線に接続され、かつ、列毎に前記各対をなす第２のビット線に接続された複数のトランジスタを交差接続させたメモリセル群とを有するスタティック型半導体記憶装置であって、列方向に延びるｉ番目、ｊ番目及びｋ番目（ｉ，ｊ及びｋは任意の互いに異なる正の整数）の第１のビット線と、前記列方向に延びて、前記ｉ番目及びｊ番目の第１のビット線の組に対応したＰ番目及びＱ番目（Ｐ及びＱは任意の互いに異なる正の整数）の対をなす第２のビット線と、前記列方向に延びて、前記ｊ番目及びｋ番目の第１のビット線の組に対応したＲ番目及びＳ番目（Ｒ及びＳは任意の互いに異なる正の整数）の対をなす第２のビット線と、入力端がそれぞれ前記対をなす第２のビット線の一方に接続されたシングルエンド読み出しに用いられるＰ番目からＳ番目のセンスアンプと、前記Ｐ番目及びＱ番目のセンスアンプの出力端と前記ｉ番目の第１のビット線との間にそれぞれ接続されたＰ番目及びＱ番目のカラム選択スイッチと、前記Ｒ番目及びＳ番目のセンスアンプの出力端と前記ｊ番目の第１のビット線との間にそれぞれ接続されたＲ番目及びＳ番目のカラム選択スイッチと、前記ｉ番目の第１のビット線と前記Ｐ番目の対をなす第２のビット線の一方との間、及び、前記ｊ番目の第１のビット線と前記Ｐ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＰ番目の対をなすライト用カラムスイッチと、前記ｉ番目の第１のビット線と前記Ｑ番目の対をなす第２のビット線の一方との間、及び、前記ｊ番目の第１のビット線と前記Ｑ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＱ番目の対をなすライト用カラムスイッチと、前記ｊ番目の第１のビット線と前記Ｒ番目の対をなす第２のビット線の一方との間、及び、前記ｋ番目の第１のビット線と前記Ｒ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＲ番目の対をなすライト用カラムスイッチと、前記ｊ番目の第１のビット線と前記Ｓ番目の対をなす第２のビット線の一方との間、及び、前記ｋ番目の第１のビット線と前記Ｓ番目の対をなす第２のビット線の他方との間にそれぞれ接続されたＳ番目の対をなすライト用カラムスイッチと、前記Ｐ番目及び前記Ｑ番目のライト用カラムスイッチの各対を前記Ｒ番目と前記Ｓ番目のライト用カラムスイッチの各対と異なるタイミングで導通させるように制御する書き込み制御部と、前記Ｐ番目と前記Ｑ番目のカラム選択スイッチの各対を異なるタイミングで導通させ、前記Ｒ番目と前記Ｓ番目のカラム選択スイッチの各対を異なるタイミングで導通させるように制御するカラム選択制御部とを有するスタティック型半導体記憶装置が提供される。
【発明の効果】
【００２１】
本発明によると、高速動作が可能なシングルエンド読み出し方式のスタティック型半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
（第１の実施の形態）
本発明の第１の実施の形態にかかるシングルエンド読み出し方式のＳＲＡＭの回路構成を図１に示す。
【００２４】
複数のメモリセルＭ00〜Ｍmnは、半導体基板（図示せず）上に行列配列されている。これらのメモリセルＭ00〜Ｍmnは、行ＬＡ0〜ＬＡnと列ＣＡ0〜ＣＡmの交差する位置にそれぞれ配置されている。但し、ｍ及びｎは１以上の任意の正の整数である。
【００２５】
この半導体基板上には、絶縁層を介して行方向に複数のワード線ＷＬ0〜ＷＬnが設けられており、また列方向に複数の対をなすローカルビット線ＢＬ0、ＢＲ0、・・・、ＢＬm、ＢＲmが設けられている。更に、列方向には複数のグローバルビット線ＧＬ0〜ＧＬm+1が設けられている。
【００２６】
図中上方から１対のローカルビット線ＢＬ0、ＢＲ0、・・・、ＢＬm、ＢＲmの間にそれぞれメモリセル群Ｍ00〜Ｍ0nからメモリセル群Ｍm0〜Ｍmnが配置され、接続されている。なお、読み出し前においてこれら１対のローカルビット線ＢＬ0、ＢＲ0、・・・、ＢＬm、ＢＲmはプルアップされている。
【００２７】
各メモリセルＭ00〜Ｍmnは、２個のｎチャネルトランジスタＴｒＡ及び２個のｐチャネルトランジスタＴｒＢからなるフリップフロップ回路ＦＦと２個のｎチャネルのスイッチング用トランジスタＳＴｒとから構成されている。
【００２８】
各メモリセルＭ00〜Ｍmnのスイッチング用トランジスタＳＴｒのゲート電極はそれぞれワード線ＷＬ0〜ＷＬnが接続されており、ワード線が１レベルになるとスイッチングトランジスタＳＴｒは導通し、ワード線が０レベルでは非導通となる。
【００２９】
各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬmには、シングルエンド用センスアンプＡ0〜Ａmの入力端がそれぞれ接続されており、このシングルエンド用センスアンプＡ0〜Ａmの出力端はそれぞれグローバルビット線ＧＬ0〜ＧＬmに接続されている。なお、読み出し前において、グローバルビット線はプルアップされている。
【００３０】
各シングルエンド用センスアンプＡ0〜Ａmは、１個のインバータ回路ＩＶと第１及び第２のｎ型トランジスタＴｒ１，Ｔｒ２から構成されている。
【００３１】
各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬmからの信号が各センスアンプＡ0〜Ａmのインバータ回路ＩＶに入力し、インバータ回路ＩＶの出力は第１のｎチャネルトランジスタＴｒ１のゲート電極に入力する。第１のｎチャネルトランジスタＴｒ１のドレイン電極はそれぞれグローバルビット線ＧＬ0〜ＧＬmと接続され、ソース電極は第２のｎチャネルトランジスタＴｒ２のドレイン電極に接続されている。第２のｎチャネルトランジスタＴｒ２のソース電極は接地され、ゲート電極にはＳＡＥ信号が入力される。
【００３２】
ＳＡＥ信号からそれぞれ１レベルが入力されると第２のｎチャネルトランジスタＴｒ２は導通し、シングルエンド用センスアンプＡ0〜Ａmがイネーブル状態となる。
【００３３】
ここで、各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬmが０レベルの場合、各センスアンプＡ0〜Ａmのインバータ回路ＩＶの出力は１レベルとなって第１のｎチャネルトランジスタＴｒ１は導通するので、それぞれグローバルビット線ＧＬ0〜ＧＬmから０レベルを読み出すことができる。
【００３４】
また、各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬmが１レベルの場合、各センスアンプＡ0〜Ａmのインバータ回路ＩＶの出力は０レベルとなるので、第１のｎチャネル
トランジスタＴｒ１は非導通となり、それぞれプルアップされたグローバルビット線ＧＬ0〜ＧＬmから１レベルを読み出すことができる。
【００３５】
各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬmとグローバルビット線ＧＬ0〜ＧＬmとの間にそれぞれライト用カラムスイッチＷ00〜Ｗm0が接続されている。
【００３６】
また、各対をなすローカルビット線の他方の線ＢＲ0〜ＢＲmは、それぞれライト用カラムスイッチＷ01〜Ｗm1を介して、図中右手の隣接する列のグローバルビット線ＧＬ1〜ＧＬm+1と接続される。
【００３７】
隣接する対をなすライト用カラムスイッチは互いに異なるタイミングで導通するように書き込み制御部１により制御される。例えば、列ＣＡ0の１対のライト用カラムスイッチＷ00、Ｗ01と、列ＣＡ1の１対のライト用カラムスイッチＷ10、Ｗ11は異なるタイミングで導通するように制御される。
【００３８】
更に具体的には、書き込み制御部１の外部から与えられるカラムアドレスの最下位ビットの信号をＷＥ1として列ＣＡ1のライト用カラムスイッチＷ10、Ｗ11のゲート電極に入力する。また、ＷＥ1を反転させた信号ＷＥ0を列ＣＡ0のライト用カラムスイッチＷ00、Ｗ01のゲート電極に入力する。
【００３９】
選択する列が偶数の場合はＷＥ1が０レベル、ＷＥ0が１レベルとなる。一方、選択する列が奇数の場合はＷＥ1が１レベル、ＷＥ0が０レベルとなる。このようにして、必ず交互に導通状態になるように制御することができる。
【００４０】
次に、列ＣＡ0、行ＬＡ0のメモリセルＭ00にデータを書き込む場合、ワード線ＷＬ0を１レベルとしてメモリセルＭ00のスイッチングトランジスタＳＴｒを導通する。書き込み制御部１の外部から与えられるカラムアドレスの最下位ビットが０なので、信号ＷＥ0が１レベルとなって１対のライト用カラムスイッチＷ00、Ｗ01が導通される。
【００４１】
その結果、グローバルビット線ＧＬ0とメモリセルＭ00は、１対のローカルビット線の一方の線ＢＬ0を介して接続される。
【００４２】
また、グローバルビット線ＧＬ1とメモリセルＭ00は、１対のローカルビット線の他方の線ＢＲ0を介して接続される。
【００４３】
ここで、グローバルビット線ＧＬ1は、信号ＷＥ1は０レベルなので１対のライト用カラムスイッチＷ10、Ｗ11は非導通となって列ＣＡ1のメモリセル群Ｍ10〜Ｍ1nと接続されることはない。
【００４４】
従って、メモリセルＭ00にデータを書き込むには、プルアップされているグローバルビット線ＧＬ0若しくはグローバルビット線ＧＬ1の何れか一方のレベルを下げることにより、１対のローカルビット線ＢＬ0、ＢＲ0のレベルを制御することができ、データを書き込むことができる。
【００４５】
グローバルビット線ＧＬ0のレベルを下げると１対のローカルビット線の一方の線ＢＬ0のレベルが下がってメモリセルＭ00には０レベルが記憶される。また、グローバルビット線ＧＬ1のレベルを下げると１対のローカルビット線の他方の線ＢＲ0のレベルが下がってメモリセルＭ00には１レベルが記憶される。
【００４６】
ライト用カラムスイッチＷ00〜Ｗm1のゲート電極に入力する信号は、本実施の形態のよ
うに外部から与えられるカラムアドレスの最下位ビットの信号に限らない。隣接する列の１対のライト用カラムスイッチが互いに異なるタイミングで導通するように信号を書き込み制御部１によって作成し、制御すればよい。
【００４７】
このように、各列ＣＡ0〜ＣＡmのメモリセル群には、それぞれ対をなすローカルビット線ＢＬ0、ＢＲ0、・・・、ＢＬm、ＢＲmとグローバルビット線ＧＬ0〜ＧＬm+1の隣接する２本の組が用いられる。そして、メモリセルＭ00〜Ｍmnに記憶されたデータは、各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬmからセンスアンプＡ0〜Ａmを介してグローバルビット線ＧＬ0〜ＧＬmで有効に読み出すことができる。
【００４８】
また、メモリセルＭ00〜Ｍmnにデータを書き込む際は、選択するメモリセルのグローバルビット線と隣接する列のメモリセルのグローバルビット線を用いることによって所望のデータを書き込むことができる。
【００４９】
従って、グローバルビット線を共有的に用いられる分、グローバルビット線の本数を少なくすることができる。すなわち、グローバルビット線の配線本数が従来の半分程度になり、ローカルビット線よりもグローバルビット線の配線間のピッチを大きくすることができる。延いては、グローバルビット線の容量又は抵抗値が下がり、半導体記憶装置の高速動作が可能となる。
【００５０】
（第２の実施の形態）
次に本発明の第２の実施の形態にかかるシングルエンド読み出し方式のＳＲＡＭの回路構成を図２に示す。第１の実施の形態にかかるシングルエンド読み出しのＳＲＡＭの変形例であり、１対のローカルビット線の他方の線を隣接しないグローバルビット線に接続したものである。
【００５１】
第１の実施の形態と同様に、メモリセルＭ00〜Ｍmn、複数対のローカルビット線ＢＬ0、ＢＲ0、・・・、ＢＬm、ＢＲm、複数のグローバルビット線ＧＬ0〜ＧＬm+1、シングルエンド用センスアンプＡ0〜Ａm、ライト用カラムスイッチＷ00〜Ｗm1及びワード線ＷＬ0〜ＷＬnが設けられている。
【００５２】
本実施の形態では、例えば図２に示すように１対のローカルビット線の他方の線ＢＲ0とライト用カラムスイッチＷ01を介して接続されるグローバルビット線は、図中直ぐ右側に隣接する列ＣＡ1に存在するグローバルビット線ＧＬ1ではなく、より離れた列ＣＡmのグローバルビット線ＧＬmであることである（ｍは２以上の正の整数。）。
【００５３】
そして列ＣＡ0の１対のライト用カラムスイッチＷ00、Ｗ01と、列ＣＡmの１対のライト用カラムスイッチＷm0、Ｗm1は、互いに異なるタイミングで導通するように書き込み制御部１において生成した信号により制御されている。
【００５４】
例えば、メモリセルＭ00にデータを書き込む際は、列ＣＡ0の１対のライト用カラムスイッチＷ00、Ｗ01を導通状態、列ＣＡmの１対のライト用カラムスイッチＷm0、Ｗm1を非導通状態にする。
【００５５】
その結果、グローバルビット線ＧＬ0とメモリセルＭ00は、１対のローカルビット線の一方の線ＢＬ0を介して接続される。また、グローバルビット線ＧＬmとメモリセルＭ00は、１対のローカルビット線の他方の線ＢＲ0を介して接続される。
【００５６】
従って、グローバルビット線ＧＬ0のレベルを下げ、グローバルビット線ＧＬmのレベルをプルアップレベルに維持することにより１対のローカルビット線の一方の線ＢＬ0のレ
ベルが下がってメモリセルＭ00には０レベルが記憶される。また、グローバルビット線ＧＬ0のレベルをプルアップレベルに維持し、グローバルビット線ＧＬmのレベルを下げることにより１対のローカルビット線の他方の線ＢＲ0のレベルが下がってメモリセルＭ00には１レベルが記憶される。
【００５７】
このように１対のローカルビット線の他方の線ＢＲ0と接続するグローバルビット線ＧＬmが隣接するグローバルビット線ＧＬ1でなくても、メモリセルＭ00にデータを書き込むことができる。
【００５８】
従って、第１の実施の形態と同様に、グローバルビット線の配線本数が従来の半分程度近くになり、ローカルビット線よりもグローバルビット線の配線間のピッチを大きくすることができる。延いては、グローバルビット線の容量又は抵抗値が下がり、半導体記憶装置の高速動作が可能となる。
【００５９】
なお、前述した列ＣＡ0以外のローカルビット線についても隣接しない離れたグローバルビット線にライト用カラムスイッチを介して接続してもよい。
【００６０】
（第３の実施の形態）
次に本発明の第３の実施の形態にかかるシングルエンド読み出し方式のＳＲＡＭの回路構成の代表的部分を図３に示す。
【００６１】
第１の実施の形態と同様に、各列ＣＡ0〜ＣＡ3のメモリセルＭ00〜Ｍ3nは、それぞれ対をなすローカルビット線ＢＬ0、ＢＲ0、・・・、ＢＬ3、ＢＲ3に接続されている。各メモリセルを構成するスイッチング用トランジスタＳＴｒのゲート電極はワード線ＷＬ0〜ＷＬnが接続されている。
【００６２】
また、各対をなすローカルビット線の一方の線ＢＬ0〜ＢＬ3にはそれぞれシングルエンド用センスアンプＡ0〜Ａ3の入力端が接続されている。
【００６３】
このシングルエンド用センスアンプＡ0及びＡ1の出力端はそれぞれカラム選択スイッチＣ00及びＣ10を介して共にグローバルビット線ＧＬ0に接続されている。また、シングルエンド用センスアンプＡ2及びＡ3の出力端はそれぞれカラム選択スイッチＣ20及びＣ30を介して共にグローバルビット線ＧＬ2に接続されている。
【００６４】
図中左端の１対のローカルビット線の一方の線ＢＬ0とグローバルビット線ＧＬ0との間にライト用カラムスイッチＷ00及びカラム選択スイッチＣ00が接続されている。また、これに隣接する１対のローカルビット線の一方の線ＢＬ1とグローバルビット線ＧＬ0との間にもライト用カラムスイッチＷ10及びカラム選択スイッチＣ10が接続されている。
【００６５】
図中左端の１対のローカルビット線の他方の線ＢＲ0は、ライト用カラムスイッチＷ01及びカラム選択スイッチＣ01を介してグローバルビット線ＧＬ2と接続されている。また、これに隣接する１対のローカルビット線の他方の線ＢＲ1は、ライト用カラムスイッチＷ11及びカラム選択スイッチＣ11を介してグローバルビット線ＧＬ2と接続されている。
【００６６】
図中右端の１対のローカルビット線の一方の線ＢＬ2とグローバルビット線ＧＬ2との間にライト用カラムスイッチＷ20及びカラム選択スイッチＣ20が接続されている。また、これに隣接する１対のローカルビット線の一方の線ＢＬ3とグローバルビット線ＧＬ2との間にもライト用カラムスイッチＷ30及びカラム選択スイッチＣ30が接続されている。
【００６７】
また、図中右端の１対のローカルビット線の他方の線ＢＲ2は、ライト用カラムスイッ
チＷ21及びカラム選択スイッチＣ21を介してグローバルビット線ＧＬ4と接続されている。また、これに隣接する１対のローカルビット線の他方の線ＢＲ3は、ライト用カラムスイッチＷ31及びカラム選択スイッチＣ31を介してグローバルビット線ＧＬ4と接続されている。
【００６８】
このように、１本のグローバルビット線ＧＬ0を２つの列ＣＡ0、ＣＡ1のメモリセルＭ00〜Ｍ0n、Ｍ10〜Ｍ1nで共有している。従って、グローバルビット線ＧＬ0と各対のローカルビット線の一方の線ＢＬ0及びＢＬ1との間にそれぞれライト用カラムスイッチ及びカラム選択スイッチを挿入し、データの読み出し又は書き込みするメモリセルの列を選択する。また、列ＣＡ0、ＣＡ1の各対のローカルビット線の他方の線ＢＲ0及びＢＲ1は、ライト用カラムスイッチ及びカラム選択スイッチを介してグローバルビット線ＧＬ2と接続されている。このグローバルビット線ＧＬ2は、他の２つの列ＣＡ2、ＣＡ3のメモリセルＭ20〜Ｍ2n、Ｍ30〜Ｍ3nとも共有している。グローバルビット線ＧＬ2と列ＣＡ2、ＣＡ3の各対のローカルビット線の一方の線ＢＬ2及びＢＬ3との間にそれぞれライト用カラムスイッチ及びカラム選択スイッチを挿入し、データの読み出し又は書き込みするメモリセル列を選択する。
【００６９】
すなわち、グローバルビット線ＧＬ2は、４つの列ＣＡ0、ＣＡ1、ＣＡ2、ＣＡ3のメモリセルＭ00〜Ｍ0n、Ｍ10〜Ｍ1n、Ｍ20〜Ｍ2n、Ｍ30〜Ｍ3nで共有していることになる。
【００７０】
列ＣＡ0の１対のカラム選択スイッチＣ00、Ｃ01のゲート電極にはカラム選択信号ＣＳ0が与えられ、また、列ＣＡ1の１対のカラム選択スイッチＣ10、Ｃ11のゲート電極にはカラム選択信号ＣＳ1が供給される。
【００７１】
図３ではカラム選択スイッチＣ00〜Ｃ31はｎチャネルトランジスタから構成されているので、カラム選択信号ＣＳ0とＣＳ1は同時に１レベルにならないようにカラム選択制御部２で生成する信号により制御している。列ＣＡ0のメモリセルを選択する際にＣＳ0が１レベル、ＣＳ1が０レベルとし、列ＣＡ1のメモリセルを選択する際にＣＳ0が０レベル、ＣＳ1が１レベルとなるように制御する。例えば、カラム選択制御部２の外部から与えられるカラムアドレスの最下位ビットの信号をＣＳ1、その反転信号をＣＳ0とすることによってカラム選択スイッチＣ00〜Ｃ31を制御することができる。
【００７２】
更に、隣接する列ＣＡ2、ＣＡ3のメモリセルＭ20〜Ｍ2n及びＭ30〜Ｍ3nも同様に、それぞれシングルエンド用センスアンプＡ2、Ａ3が接続され、また、２対のローカルビット線ＢＬ2、ＢＲ2及びＢＬ3、ＢＲ3にそれぞれ接続されている。
【００７３】
列ＣＡ2のシングルエンド用センスアンプＡ2とその１対のローカルビット線の一方の線ＢＬ2との間にはライト用カラムスイッチＷ20が接続されている。
【００７４】
また、これと隣接する列ＣＡ3のシングルエンド用センスアンプＡ3とその１対のローカルビット線の一方の線ＢＬ3との間にはライト用カラムスイッチＷ30が接続されている。
【００７５】
また、列ＣＡ2の１対のローカルビット線の他方の線ＢＲ2はライト用カラムスイッチＷ21とカラム選択スイッチＣ21を介してグローバルビット線ＧＬ2と接続されている。
【００７６】
また、列ＣＡ3の１対のローカルビット線の他方の線ＢＲ3はライト用カラムスイッチＷ31とカラム選択スイッチＣ31を介してグローバルビット線ＧＬ4と接続されている。
【００７７】
１対のカラム選択スイッチＣ20、Ｃ21には、カラム選択制御部２からカラム選択信号ＣＳ0が与えられる。また、１対のカラム選択スイッチＣ30、Ｃ31には、カラム選択制御部
２からカラム選択信号ＣＳ1が与えられる。
【００７８】
列ＣＡ0及び列ＣＡ1の１対のライト用カラムスイッチＷ00、Ｗ01及びＷ10、Ｗ11のゲート電極には、書き込み制御部１の外部から与えられるカラムアドレスの下位２ビット信号の反転信号ＷＥ0を入力する。また、列ＣＡ2及び列ＣＡ3の１対のライト用カラムスイッチＷ20、Ｗ21及びＷ30、Ｗ31のゲート電極には、書き込み制御部１の外部から与えられるカラムアドレスの下位２ビット信号ＷＥ1を書き込み制御部１から入力する。従って、列ＣＡ0及び列ＣＡ1のライト用カラムスイッチと列ＣＡ2及び列ＣＡ3のライト用カラムスイッチは交互に導通状態となる。
【００７９】
次に、列ＣＡ0、行ＬＡ0のメモリセルＭ00にデータを書き込む場合、ワード線ＷＬ0を１レベルとしてメモリセルＭ00のスイッチング用トランジスタＳＴｒを導通する。
【００８０】
外部から与えられるカラムアドレスの下位２ビット目は０なので、信号ＷＥ0が１レベルとなって、１対のライト用カラムスイッチＷ00、Ｗ01が導通される。
【００８１】
その結果、グローバルビット線ＧＬ0とメモリセルＭ00が列ＣＡ0の１対のローカルビット線の一方の線ＢＬ0を介して接続される。
【００８２】
また、グローバルビット線ＧＬ2とメモリセルＭ00は列ＣＡ0の１対のローカルビット線の他方の線ＢＲ0を介して接続される。
【００８３】
ここで、グローバルビット線ＧＬ2は、信号ＷＥ1は０レベルなのでライト用カラムスイッチＷ20、Ｗ21、Ｗ30、Ｗ31は非導通となって列ＣＡ2、ＣＡ3のメモリセルＭ20〜Ｍ2n、Ｍ30〜Ｍ3nと接続されることはない。
【００８４】
従って、メモリセルＭ00にデータを書き込むには、グローバルビット線ＧＬ0若しくはグローバルビット線ＧＬ2の何れか一方のレベルを下げることにより、列ＣＡ0の１対のローカルビット線ＢＬ0、ＢＲ0のレベルを制御できる。
【００８５】
グローバルビット線ＧＬ0のレベルを下げると列ＣＡ0の１対のローカルビット線の一方の線ＢＬ0のレベルが下がってメモリセルＭ00には０レベルが記憶される。一方、グローバルビット線ＧＬ2のレベルを下げると列ＣＡ0の１対のローカルビット線の他方の線ＢＲ0のレベルが下がってメモリセルＭ00には１レベルが記憶される。
【００８６】
このように、他の列のメモリセルにデータを書き込む場合も同様に行われる。
【００８７】
なお、本実施の形態では１本のグローバルビット線ＧＬ2を隣接する４対のローカルビット線で共有したが、これに限らず５対以上の対をなすローカルビット線を共有してもよい。この場合、各対をなすローカルビット線によるグローバルビット線の使用時間の分割を増加しておく必要がある。
【００８８】
本実施の形態では、４列以上のメモリセルに対して３本のグローバルビット線で足りるので、前述した第１又は第２の実施の形態よりも更にグローバルビット線の配線本数を減らすことが可能となる。
【００８９】
従って、グローバルビット線の配線間のピッチを更に大きくすることができる。延いては、グローバルビット線の容量又は抵抗値が下がり、半導体記憶装置の高速動作が可能となる。
【００９０】
図３では４列ＣＡ0〜ＣＡ3の場合を示したが、同様な回路構成を繰り返し形成しておくことにより、列を増加することができる。
【００９１】
前述した第１乃至第３の実施の形態で説明したようにライト用カラムスイッチ又はカラム選択スイッチの制御信号は外部から与えられるカラムアドレスからの生成に限らず、カラムアドレス以外の信号でも制御することができる。
【００９２】
また、メモリセルは６個のトランジスタに限らず、例えばフリップフロップ回路を２個の抵抗と２個のトランジスタから構成し、対をなすトランジスタを交差接続したメモリセルであってもよい。
【００９３】
また、各対のローカルビット線と各グローバルビット線のそれぞれの配線の位置関係は、半導体基板上の同じ配線層に形成してもよく、異なる配線層に形成してもよい。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施の形態にかかるシングルエンド読み出し方式のＳＲＡＭの回路構成を示す図である。
【図２】本発明の第２の実施の形態にかかるシングルエンド読み出し方式のＳＲＡＭの回路構成を示す図である。
【図３】本発明の第３の実施の形態にかかるシングルエンド読み出し方式のＳＲＡＭの回路構成の代表的部分を示す図である。
【符号の説明】
【００９５】
Ｍ00〜Ｍmn・・・メモリセル
ＦＦ・・・フリップフロップ回路
ＳＴｒ・・・スイッチング用トランジスタ
ＢＬ0、ＢＲ0、・・・、ＢＬm、ＢＲm・・・１対のローカルビット線
ＧＬ0〜ＧＬm+1・・・グローバルビット線
ＷＬ0〜ＷＬn・・・ワード線
Ａ0〜Ａm・・・シングルエンド用センスアンプ
Ｗ00〜Ｗm1・・・ライト用カラムスイッチ
Ｃ00〜Ｃ31・・・カラム選択スイッチ
ＣＡ0〜ＣＡm・・・列
ＬＡ0〜ＬＡn・・・行
１・・・書き込み制御部
２・・・カラム選択制御部
【図１】
2005063624.tif 000003
【図２】
2005063624.tif 000004
【図３】
2005063624.tif 000005