(57)【要約】【課題】  本発明の課題は、高速でスイッチが可能な、汎用ロジックセルを備えた半導体装置を提供することにある。  また、本発明の他の課題は、上記半導体装置において、静電破壊に強い半導体装置を提供することにある。【解決手段】  初段がインバータで、その次にトランスファーゲートを接続した２入力出力反転タイプであり、更に、中間ノードを取り出し可能にしたタイプの汎用ロジックモジュールにおいて、その一部を論理に合わせてクランプ処理をすることにより、回路の高速化が可能となる。  また、トランスファゲート部のＮｃｈ，Ｐｃｈのソース電極とドレイン電極とを分離することにより、一部の中間ノードをクランプ処理しても、トランスファゲートのＮｃｈ側に直接電源電位が負荷されることがなくなり、静電破壊などによるトランジスタ破壊や、リーク電流増大などの信頼性が格段に高くなる。【選択図】  図６Ａ
2005295180.tif 000002
【特許請求の範囲】
【請求項１】
電源線と、
接地線と、
汎用ロジックモジュールとを具備し、
前記汎用ロジックモジュールが、
第１ノードに入力が接続された、第１インバータと、
前記第１インバータの出力に接続された第２ノードと、
第３ノードに入力が接続された第２インバータと、
第４ノードに入力が接続された第３インバータと、
前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと、
前記第２インバータの出力に接続された第６ノードと
を備え、
前記第３ノードおよび第４ノードには、それぞれ第１の信号および第２の信号が入力され、前記第５ノードから出力信号が出力される半導体装置であって、
前記第１ノードを前記接地線に接続し、前記第２ノードを前記電源線に接続したことを特徴とする半導体装置。
【請求項２】
電源線と、
接地線と、
汎用ロジックモジュールとを具備し、
前記汎用ロジックモジュールが、
第１ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータと、
前記第１インバータのＰｃｈ出力に接続された第２Ａノードと、
第３ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータと、
第４ノードに入力が接続された第３インバータと、
Ｐｃｈトランジスタのソースに前記第１インバータのＰｃｈ出力が接続され、
Ｎｃｈトランジスタのソースに前記第１インバータのＮｃｈ出力が接続され、
前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
Ｐｃｈトランジスタのソースに前記第２インバータのＰｃｈ出力が接続され、
Ｎｃｈトランジスタのソースに前記第２インバータのＮｃｈ出力が接続され、
前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと
を備え、
前記第３ノードおよび第４ノードには、それぞれ第１の信号および第２の信号が入力され、前記第５ノードから出力信号が出力される半導体装置であって、
前記第１ノードを前記接地線に接続し、前記第２Ａノードを前記電源線に接続したことを特徴とする半導体装置。
【請求項３】
電源線と、
接地線と、
汎用ロジックモジュールとを具備し、
前記汎用ロジックモジュールが、
第１ノードに入力が接続された、第１インバータと、
前記第１インバータの出力に接続された第２ノードと、
第３ノードに入力が接続された第２インバータと、
前記第２インバータの出力に接続された第６ノードと、
第４ノードに入力が接続された第３インバータと、
Ｐｃｈトランジスタのソースに第２Ａノードが接続され、
Ｎｃｈトランジスタのソースに第２Ｂノードが接続され、
前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
Ｐｃｈトランジスタのソースに第６Ａノードが接続され、
Ｎｃｈトランジスタのソースに第６Ｂノードが接続され、
前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと
を備え、
前記第６ノードが前記第６Ａノードと６Ｂノードに接続され、前記第３ノードおよび第４ノードには、それぞれ第１の信号および第２の信号が入力され、前記第５ノードから出力信号が出力される半導体装置であって、
前記第１ノードを前記接地線に接続し、前記第２Ａノードを前記電源線に接続したことを特徴とする半導体装置。
【請求項４】
電源線と、
接地線と、
汎用ロジックモジュールとを具備し、
前記汎用ロジックモジュールが、
第１ノードに入力が接続された、第１インバータと、
第３ノードに入力が接続された第２インバータと、
第４ノードに入力が接続された第３インバータと、
前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと、
前記第２インバータの出力に接続された第６ノードと
を備え、
前記第１ノードおよび第４ノードには、それぞれ第１の信号および第２の信号が入力され、前記第５ノードから出力信号が出力される半導体装置であって、
前記第６ノードを前記接地線に接続し、前記第３ノードを前記電源線に接続したことを特徴とする半導体装置。
【請求項５】
電源線と、
接地線と、
汎用ロジックモジュールとを具備し、
前記汎用ロジックモジュールが、
第１ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータと、
第３ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータと、
第４ノードに入力が接続された第３インバータと、
Ｐｃｈトランジスタのソースに前記第１インバータのＰｃｈ出力が接続され、
Ｎｃｈトランジスタのソースに前記第１インバータのＮｃｈ出力が接続され、
前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
Ｐｃｈトランジスタのソースに前記第２インバータのＰｃｈ出力が接続され、
Ｎｃｈトランジスタのソースに前記第２インバータのＮｃｈ出力が接続され、
前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと、
前記第２インバータの前記Ｎｃｈ出力に接続された第６Ｂノードと
を備え、
前記第１ノードおよび第４ノードには、それぞれ第１の信号および第２の信号が入力され、前記第５ノードから出力信号が出力される半導体装置であって、
前記第６Ｂノードを前記接地線に接続し、前記第３ノードを前記電源線に接続したことを特徴とする半導体装置。
【請求項６】
電源線と、
接地線と、
汎用ロジックモジュールとを具備し、
前記汎用ロジックモジュールが、
第１ノードに入力が接続された、第１インバータと、
前記第１インバータの出力に接続された第２ノードと、
第３ノードに入力が接続された第２インバータと、
前記第２インバータの出力に接続された第６ノードと、
第４ノードに入力が接続された第３インバータと、
Ｐｃｈトランジスタのソースに第２Ａノードが接続され、
Ｎｃｈトランジスタのソースに第２Ｂノードが接続され、
前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
Ｐｃｈトランジスタのソースに第６Ａノードが接続され、
Ｎｃｈトランジスタのソースに第６Ｂノードが接続され、
前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと
を備え、
前記第２ノードが前記第２Ａノードと第２Ｂノードに接続され、前記第１ノードおよび第４ノードには、それぞれ第１の信号および第２の信号が入力され、前記第５ノードから出力信号が出力される半導体装置であって、
前記第６Ｂノードを前記接地線に接続し、前記第３ノードを前記電源線に接続したことを特徴とする半導体装置。
【請求項７】
請求項１から６までの何れか一項に記載の半導体装置において、
前記第１のインバータ、前記第２のインバータ、前記第３のインバータ、前記第１のトランスファゲート、および前記第２のトランスファゲートの各々に接続される前記ノードはマスタースライス方式の下地に形成され、
前記ノードは下地の上層であるカスタマイズ層に形成される配線によって電気的に接続されるものである半導体装置。
【請求項８】
マスタースライス方式の下地を形成するステップと、
下地の上層であるカスタマイズ層を形成するステップと
を具備し、
前記カスタマイズ層は、
電源線と、
接地線と
を備え、
前記下地は、
汎用ロジックモジュールを備え、
前記汎用ロジックモジュールは、
第１ノードに入力が接続された、第１インバータと、
前記第１インバータの出力に接続された第２ノードと、
第３ノードに入力が接続された第２インバータと、
第４ノードに入力が接続された第３インバータと、
前記第１インバータの出力に入力が接続され、前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
前記第２インバータの出力に入力が接続され、前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと、
前記第２インバータの出力に接続された第６ノードと
を有し、
前記カスタマイズ層を形成するステップは、
前記第２ノードを前記電源線に接続するステップ、又は、前記第６ノードを前記接地線に接続するステップのいずれか一方のステップを有する
半導体装置の製造方法。
【請求項９】
マスタースライス方式の下地を形成するステップと、
下地の上層であるカスタマイズ層を形成するステップと
を具備し、
前記カスタマイズ層は、
電源線と、
接地線と
を備え、
前記下地は、
汎用ロジックモジュールを備え、
前記汎用ロジックモジュールは、
第１ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータと、
前記第１インバータの前記Ｐｃｈ出力に接続された第２Ａノードと、
第３ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータと、
第４ノードに入力が接続された第３インバータと、
Ｐｃｈトランジスタのソースに前記第１インバータのＰｃｈ出力が接続され、
Ｎｃｈトランジスタのソースに前記第１インバータのＮｃｈ出力が接続され、
前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
Ｐｃｈトランジスタのソースに前記第２インバータのＰｃｈ出力が接続され、
Ｎｃｈトランジスタのソースに前記第２インバータのＮｃｈ出力が接続され、
前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと、
前記第２インバータのＮｃｈ出力に接続された第６Ｂノードと
を有し、
前記カスタマイズ層を形成するステップは、
前記第２Ａノードを前記電源線に接続するステップ、又は、前記第６Ｂノードを前記接地線に接続するステップのいずれか一方のステップを有する
半導体装置の製造方法。
【請求項１０】
マスタースライス方式の下地を形成するステップと、
下地の上層であるカスタマイズ層を形成するステップと
を具備し、
前記カスタマイズ層は、
電源線と、
接地線と
を備え、
前記下地は、
汎用ロジックモジュールを備え、
前記汎用ロジックモジュールは、
第１ノードに入力が接続された、第１インバータと、
前記第１インバータの出力に接続された第２ノードと、
第３ノードに入力が接続された第２インバータと、
前記第２インバータの出力に接続された第６ノードと、
第４ノードに入力が接続された第３インバータと、
Ｐｃｈトランジスタのソースに第２Ａノードが接続され、
Ｎｃｈトランジスタのソースに第２Ｂノードが接続され、
前記第４ノードに第１制御入力が接続され、前記第３インバータの出力に第２制御入力が接続された第１トランスファゲートと、
Ｐｃｈトランジスタのソースに第６Ａノードが接続され、
Ｎｃｈトランジスタのソースに第６Ｂノードが接続され、
前記第３インバータの出力に第１制御入力が接続され、前記第４ノードに第２制御入力が接続された第２トランスファゲートと、
前記第１トランスファゲートの出力および前記第２トランスファゲートの出力に接続された第５ノードと
を有し、
前記カスタマイズ層を形成するステップは、
前記第２Ａノードを前記電源線に接続するステップ、又は、前記第６Ｂノードを前記接地線に接続するステップのいずれか一方のステップを有する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に汎用ロジックセルを備えた半導体装置に関する。
【背景技術】
【０００２】
汎用ロジックセルを用いた、高速スイッチが可能な半導体装置の開発が行われてきている。
【０００３】
汎用ロジックセルの実現技術としては、セミカスタム手法とフルカスタム手法とがある。
【０００４】
ここでは、以降に説明する従来技術に係わる、セミカスタム手法について説明する。セミカスタム手法とは、マスタースライスデバイスの製造プロセスで、例えば汎用ロジックモジュールとなるＣＭＯＳトランジスタをある特定の数と配列とで作りこむプロセスまでを、製造メーカで下地として準備しておき、顧客から具体的な要求が出された時点で、要求された回路を構成するように汎用ロジックモジュール及びモジュール間の配線工程を開始していく手法である。設計の制限はあるものの、下地となるＣＭＯＳ等のトランジスタを予め作り込んでおくため、設計時間および製造時間を大幅に減らすことが出来るメリットがある。この方式は少量ながら多品種を製造するのに向いている。
【０００５】
セミカスタム手法には、マスタースライス方式がある。マスタースライス方式において汎用ロジックモジュールを下地に形成しておくものは、ストラクチャードＡＳＩＣとして知られている。
【０００６】
汎用ロジックモジュールは、ＮＡＮＤあるいはＮＯＲなどの論理ゲートになり得るように構成されており、チップ上にマトリックス状に配列されるものである。
【０００７】
マスタースライス方式は、汎用ロジックモジュールを前もってチップ上に形成しておき、配線工程については、顧客から要求された回路に応じて追加され、所望の回路を得る方式である。汎用ロジックモジュールに含まれるトランジスタに接続される電源配線やグランド配線については、前もって下地の配線層に作り込まれる。下地の上層となる配線のマスクパターンのみをカスタマイズ化することにより、多品種の回路を安価で短納期内に製造することが出来る。
【０００８】
また、複数の汎用ロジックモジュールを組み合わせることによって、更に多種類の論理回路を製造することができる。
【０００９】
上記してきたような、高速スイッチが可能な汎用ロジックモジュールとしては、例えば特開２００２−１９８８０１号公報で提案されている「汎用ロジックモジュール及びこれを用いたセル」がある。
【００１０】
図１は上記公報で提案された、実施の形態に係わるセルの構成を示す図である。このセルは、第１汎用ロジックモジュールＸ、第２汎用ロジックモジュールＹ及び第３汎用ロジックモジュールＺから構成されている。なお、図１に示したセルには、第１汎用ロジックモジュールＸが２個、第２汎用ロジックモジュールＹが２個、第３汎用ロジックモジュールＺが１個含まれる場合を示しているが、各汎用ロジックモジュールの数は任意である。
【００１１】
また、セルは、第１汎用ロジックモジュールＸ、第２汎用ロジックモジュール
Ｙ及び第３汎用ロジックモジュールＺを２：２：１の比率で含むことが好ましい
が、この比率に限定されない。
【００１２】
図２は、上記従来発明に係るセルの構成要素である第１汎用ロジックモジュールＸの構成を示す回路図である。この汎用ロジックモジュールは、第１段目がインバータで、第２段目がトランスファゲートから成る反転出力タイプの２入力マルチプレクサから構成されている。この汎用ロジックモジュールは、第１ノードＴ１、第２ノードＴ２、第３ノードＴ３、第４ノードＴ４、第５ノードＴ５及び第６ノードＴ６といった６個のノードと、第１インバータ１０、第２インバータ１１、第３インバータ１２、第１トランスファゲート２０及び第２トランスファゲート２１といった５個の論理素子から構成されている。
【００１３】
第１〜第３インバータ１０〜１２の各々は、例えばＮチャンネルＭＯＳトラン
ジスタとＰチャンネルＭＯＳトランジスタとが電源とグランドとの間にシリアル
に接続される周知の構造を有し、入力された信号を反転して出力する。
【００１４】
また、第１及び第２トランスファゲート２０及び２１の各々は、Ｎチャンネル
ＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとがパラレルに接続され
た構造を有し、ＮチャンネルＭＯＳトランジスタのゲート及びＰチャンネルＭＯＳトランジスタのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその入力端子に供給される信号の通過を阻止する。以下では、ＰチャンネルＭＯＳトランジスタのゲートを第１制御入力端子と呼び、ＮチャンネルＭＯＳトランジスタのゲートを第２制御入力端子と呼ぶ。
【００１５】
第１ノードＴ１は、第１インバータ１０の入力端子に接続されている。第１イ
ンバータ１０の出力端子は、第１トランスファゲート２０の入力端子及び第２ノ
ードＴ２に接続されている。
【００１６】
第３ノードＴ３は、第２インバータ１１の入力端子に接続されている。第２イ
ンバータ１１の出力端子は、第２トランスファゲート２１の入力端子及び第６ノ
ードＴ６に接続されている。
【００１７】
第４ノードＴ４は、第３インバータ１２の入力端子、第１トランスファゲート
２０の第１制御入力端子及び第２トランスファゲート２１の第２制御入力端子に
接続されている。第３インバータ１２の出力端子は、第１トランスファゲート２
０の第２制御入力端子及び第２トランスファゲート２１の第１制御入力端子に接
続されている。
【００１８】
第１トランスファゲート２０の出力端子及び第２トランスファゲート２１の出
力端子は第５ノードＴ５に接続されている。
【００１９】
以上のように構成される汎用ロジックモジュールの基本動作を説明する。第４ノードＴ４に低レベル（以下、「Ｌレベル」という）の信号が入力されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第２トランスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第１ノードＴ１から入力された信号が、第１インバータ１０で反転され、第１トランスファゲート２０を介して第５ノードＴ５から出力される。
【００２０】
一方、第４ノードＴ４に高レベル（以下、「Ｈレベル」という）の信号が入力
されると、第１トランスファゲート２０を構成するＰチャンネルＭＯＳトランジ
スタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第２トラ
ンスファゲート２１を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネ
ルＭＯＳトランジスタは双方ともオンにされる。その結果、第３ノードＴ３から
入力された信号が、第２インバータ１１で反転され、第２トランスファゲート２
１を介して第５ノードから出力される。
【００２１】
以上の動作により、第４ノードＴ４に供給される信号のレベルに応じて、第１
ノードＴ１に入力された信号及び第３ノードＴ３に入力された信号の何れか一方
が反転されて第５ノードＴ５から出力されるという反転出力タイプのマルチプレ
クサの機能が実現されている。
【００２２】
次に、上記した汎用ロジックモジュールにおける、「ＮＡＮＤ」回路および「ＮＯＲ」回路の基本構成を説明する。
【００２３】
（従来技術に係わる「ＮＡＮＤ」回路の構成と動作原理）
図３Ａは、図２に示した汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した例である。
【００２４】
このＮＡＮＤ回路は、図２に示した汎用ロジックモジュールの第１ノードＴ１をＬレベル（論理「０」）に接続し、第２ノードＴ２及び第３ノードＴ３を無接続（Ｎ．Ｃ）にすることによって構成され、これにより、第３ノードＴ３（Ａ）及び第４ノードＴ４（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。図３Ｂは、図３Ａに示したＮＡＮＤ回路を実際に動作させる際の接続図であり、第１ノードＴ１をＬレベル（論理「０」）とするために、第１ノードＴ１は、構成回路のグランドに接続される。従って、第１トランスファゲート２０が開いて、第５ノードＴ５からＨレベルを駆動出力する時に、第１インバータ１０を構成するＰｃｈトランジスタのオン抵抗によってＨレベルの出力駆動能力が制限される。
【００２５】
ここで、基本的な汎用モジュール（Ｘ）は下地に形成される。また、第１ノードへ接続される接地線、ノードＴ３およびＴ４へ接続される信号入力線は、各々カスタマイズ層に形成されて、対応するノードに電気的に接続される。
【００２６】
なお、図３Ａおよび図３Ｂに示される回路は、図３Ｃに示される「ＮＡＮＤ」型（ＣＭＯＳ）の記号で表記される。
【００２７】
（従来技術に係わる「ＮＯＲ」回路の構成と動作原理）
図４Ａは、図２に示した汎用ロジックモジュールを用いてＮＯＲ回路を構成した例である。
【００２８】
このＮＯＲ回路は、汎用ロジックモジュールの第３ノードＴ３をＨレベ
ル（論理「１」）に接続し、第２ノードＴ２及び第６ノードＴ６を無接続にする
ことによって構成され、これにより、第１ノードＴ１（Ａ）及び第４ノードＴ４
（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ
回路が実現されている。図４Ｂは、図４Ａに示したＮＯＲ回路を実際に動作させる際の接続図であり、第３ノードＴ３をＨレベル（論理「１」）とするために、第３ノードＴ３は、電源にクランプされる。従って、第２トランスファゲート２１が開いて、第５ノードＴ５からＬレベルを駆動出力する時に、第２インバータ１１を構成するＮｃｈトランジスタのオン抵抗によってＬレベルの出力駆動能力が制限される。
【００２９】
ここで、基本的な汎用モジュール（Ｘ）は下地に形成される。また、第３ノードへ接続される電源線、ノードＴ１およびＴ４へ接続される信号入力線は、各々カスタマイズ層に形成されて、対応するノードに電気的に接続される。
【００３０】
なお、図４Ａおよび図４Ｂに示される回路は、図４Ｃに示される「ＮＯＲ」型（ＣＭＯＳ）の記号で表記される。
【００３１】
【特許文献１】特開２００２−１９８８０１号公報
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明の課題は、インバータの入力を電源又はグランドに接続しているので、インバータを構成するＰｃｈトランジスタ、又はＮｃｈトランジスタのオン抵抗により、回路の出力駆動能力が制限されてしまうことである。
【００３３】
また、本発明の他の課題は、上記半導体装置において、静電破壊に強い半導体装置を提供することにある。
【課題を解決するための手段】
【００３４】
以下に、［発明を実施するための最良の形態］で使用する番号・符号を括弧付きで用いて、課題を解決するための手段を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００３５】
本発明の半導体装置は、電源線（８）と、接地線（７）と、汎用ロジックモジュールとを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続された、第１インバータ（１００）と、第１インバータ（１００）の出力に接続された第２ノード（Ｔ２０）と、第３ノード（Ｔ３０）に入力が接続された第２インバータ（１１０）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（１２０）と、第１インバータ（１００）の出力に入力が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０）の出力に第２制御入力が接続された第１トランスファゲート（２００）と、第２インバータ（１１０）の出力に入力が接続され、第３インバータ（１２０）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０）と、第１トランスファゲート（２００）の出力および第２トランスファゲート（２１０）の出力に接続された第５ノード（Ｔ５０）と、第２インバータ（１１０）の出力に接続された第６ノード（Ｔ６０）とを備え、第３ノード（Ｔ３０）および第４ノード（Ｔ４０）には、それぞれ第１の信号および第２の信号が入力され、第５ノード（Ｔ５０）から出力信号が出力される半導体装置であって、第１ノード（Ｔ１０）を接地線（７）に接続し、第２ノード（Ｔ２０）を電源線（８）に接続したことを特徴とする。
【００３６】
また、本発明の半導体装置は、電源線（８）と、接地線（７）と、汎用ロジックモジュールとを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータ（１００Ａ）と、第１インバータ（１００Ａ）の前記Ｐｃｈ出力に接続された第２Ａノード（Ｔ２０Ａ）と、第３ノード（Ｔ３０）に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータ（１１０Ａ）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（１２０Ａ）と、Ｐｃｈトランジスタのソースに第１インバータのＰｃｈ出力が接続され、Ｎｃｈトランジスタのソースに第１インバータ（１００Ａ）のＮｃｈ出力が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０Ａ）の出力に第２制御入力が接続された第１トランスファゲート（２００Ａ）と、Ｐｃｈトランジスタのソースに第２インバータ（２１０Ａ）のＰｃｈ出力が接続され、Ｎｃｈトランジスタのソースに第２インバータ（１１０Ａ）のＮｃｈ出力が接続され、第３インバータ（１２０Ａ）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０Ａ）と、第１トランスファゲート（２００Ａ）の出力および第２トランスファゲート（２１０Ａ）の出力に接続された第５ノード（Ｔ５０）とを備え、第３ノード（Ｔ３０）および第４ノード（Ｔ４０）には、それぞれ第１の信号および第２の信号が入力され、第５ノード（Ｔ５０）から出力信号が出力される半導体装置であって、第１ノード（Ｔ１０）を接地線（７）に接続し、第２Ａノード（Ｔ２０Ａ）を電源線（８）に接続したことを特徴とする。
【００３７】
また、本発明の半導体装置は、電源線（８）と、接地線（７）と、汎用ロジックモジュールとを具備し、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続された、第１インバータ（１００Ｂ）と、第１インバータ（１００Ｂ）の出力に接続された第２ノード（Ｔ２０）と、第３ノード（Ｔ３０）に入力が接続された第２インバータ（１１０Ｂ）と、第２インバータ（１１０Ｂ）の出力に接続された第６ノード（Ｔ６０）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（Ｔ３０）と、Ｐｃｈトランジスタのソースに第２Ａノード（Ｔ２０Ａ）が接続され、Ｎｃｈトランジスタのソースに第２Ｂノード（Ｔ２０Ｂ）が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０Ａ）の出力に第２制御入力が接続された第１トランスファゲート（２００Ｂ）と、Ｐｃｈトランジスタのソースに第６Ａノード（Ｔ６０Ａ）が接続され、Ｎｃｈトランジスタのソースに第６Ｂノード（Ｔ６０Ｂ）が接続され、第３インバータ（１２０Ａ）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０Ｂ）と、第１トランスファゲート（２００Ｂ）の出力および第２トランスファゲート（２１０Ｂ）の出力に接続された第５ノード（Ｔ５０）とを備え、第６ノード（Ｔ６０）が第６Ａノード（Ｔ６０Ａ）と第６Ｂノード（Ｔ６０Ｂ）に接続され、第３ノード（Ｔ３０）および第４ノード（Ｔ４０）には、それぞれ第１の信号および第２の信号が入力され、第５ノード（Ｔ５０）から出力信号が出力される半導体装置であって、第１ノード（Ｔ１０）を接地線（７）に接続し、第２Ａノード（Ｔ２０Ａ）を電源線（８）に接続したことを特徴とする。
【００３８】
また、本発明の半導体装置は、電源線（８）と、接地線（７）と、汎用ロジックモジュールとを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続された、第１インバータ（１００）と、第３ノード（Ｔ３０）に入力が接続された第２インバータ（１１０）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（１２０）と、第１インバータ（１００）の出力に入力が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０）の出力に第２制御入力が接続された第１トランスファゲート（２００）と、第２インバータ（１１０）の出力に入力が接続され、第３インバータ（１２０）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０）と、第１トランスファゲート（２００）の出力および第２トランスファゲート（２１０）の出力に接続された第５ノード（Ｔ５０）と、第２インバータ（１１０）の出力に接続された第６ノード（Ｔ６０）とを備え、第１ノード（Ｔ１０）および第４ノード（Ｔ４０）には、それぞれ第１の信号および第２の信号が入力され、第５ノード（Ｔ５０）から出力信号が出力される半導体装置であって、第６ノード（Ｔ６０）を接地線（７）に接続し、第３ノード（Ｔ３０）を電源線（８）に接続したことを特徴とする。
【００３９】
また、本発明の半導体装置は、電源線（８）と、接地線（７）と、汎用ロジックモジュールとを備え、汎用ロジックモジュールは、第１ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータ（１００Ａ）と、第３ノード（Ｔ３０）に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータと、第４ノード（Ｔ４０）に入力が接続された第３インバータ（１２０Ａ）と、Ｐｃｈトランジスタのソースに第１インバータ（１００Ａ）のＰｃｈ出力が接続され、Ｎｃｈトランジスタのソースに第１インバータ（１００Ａ）のＮｃｈ出力が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０Ａ）の出力に第２制御入力が接続された第１トランスファゲート（２００Ａ）と、Ｐｃｈトランジスタのソースに第２インバータ（１１０Ａ）のＰｃｈ出力が接続され、Ｎｃｈトランジスタのソースに第２インバータ（１１０Ａ）のＮｃｈ出力が接続され、第３インバータ（１２０Ａ）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０Ａ）と、第１トランスファゲート（２００Ａ）の出力および第２トランスファゲート（２１０Ａ）の出力に接続された第５ノード（Ｔ５０）と、第２インバータ（１１０Ａ）のＮｃｈ出力に接続された第６Ｂノード（Ｔ６０Ｂ）とを備え、第１ノード（Ｔ１０）および第４ノード（Ｔ４０）には、それぞれ第１の信号および第２の信号が入力され、第５ノード（Ｔ５０）から出力信号が出力される半導体装置であって、第６Ｂノード（Ｔ６０Ｂ）を接地線（７）に接続し、第３ノード（Ｔ３０）を電源線（８）に接続したことを特徴とする。
【００４０】
また、本発明の半導体装置は、電源線（８）と、接地線（７）と、汎用ロジックモジュールとを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続された、第１インバータ（１００Ｂ）と、第１インバータ（１００Ｂ）の出力に接続された第２ノード（Ｔ２０）と、第３ノード（Ｔ３０）に入力が接続された第２インバータ（１１０Ｂ）と、第２インバータ（１１０Ｂ）の出力に接続された第６ノード（Ｔ６０）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（１２０Ａ）と、Ｐｃｈトランジスタのソースに第２Ａノード（Ｔ２０Ａ）が接続され、Ｎｃｈトランジスタのソースに第２Ｂノード（Ｔ２０Ｂ）が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（Ｔ３０）の出力に第２制御入力が接続された第１トランスファゲート（２００Ｂ）と、Ｐｃｈトランジスタのソースに第６Ａノード（Ｔ６０Ａ）が接続され、Ｎｃｈトランジスタのソースに第６Ｂノード（Ｔ６０Ｂ）が接続され、第３インバータ（１２０Ａ）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０Ｂ）と、第１トランスファゲート（２００Ｂ）の出力および第２トランスファゲート（２１０Ｂ）の出力に接続された第５ノード（Ｔ５０）とを備え、第２ノード（Ｔ２０）が第２Ａノード（Ｔ２０Ａ）と第２Ｂノード（Ｔ２０Ｂ）に接続され、第１ノード（Ｔ１０）および第４ノード（Ｔ４０）には、それぞれ第１の信号および第２の信号が入力され、第５ノード（Ｔ５０）から出力信号が出力される半導体装置であって、第６Ｂノード（Ｔ６０Ｂ）を接地線（７）に接続し、第３ノード（Ｔ３０）を電源線（８）に接続したことを特徴とする。
【００４１】
また、本発明の半導体装置は、第１のインバータ（１００，１００Ａ，１００Ｂ）、第２のインバータ（１１０，１１０Ａ，１１０Ｂ）、第３のインバータ（１２０，１２０Ａ）、第１のトランスファゲート（２００，２００Ａ，２００Ｂ）、および第２のトランスファゲート（２１０，２１０Ａ，２１０Ｂ）の各々に接続されるノードはマスタースライス方式の下地に形成され、ノードは下地の上層であるカスタマイズ層に形成される配線によって電気的に接続されるものである。
【００４２】
また、本発明の半導体装置の製造方法は、マスタースライス方式の下地を形成するステップと、下地の上層であるカスタマイズ層を形成するステップとを備え、カスタマイズ層は、電源線（８）と、接地線（７）とを備え、下地は汎用ロジックモジュールを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続された、第１インバータ（１００）と、第１インバータ（１００）の出力に接続された第２ノード（Ｔ２０）と、第３ノード（Ｔ３０）に入力が接続された第２インバータ（１１０）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（１２０）と、第１インバータ（１００）の出力に入力が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０）の出力に第２制御入力が接続された第１トランスファゲート（２００）と、第２インバータ（１１０）の出力に入力が接続され、第３インバータ（１２０）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０）と、第１トランスファゲート（２００）の出力および第２トランスファゲート（２１０）の出力に接続された第５ノード（Ｔ５０）と、第２インバータ（１１０）の出力に接続された第６ノード（Ｔ６０）とを有し、カスタマイズ層を形成するステップは、第２ノード（Ｔ２０）を電源線（８）に接続するステップ、又は、第６ノード（Ｔ６０）を接地線に接続するステップのいずれか一方のステップを有する。
【００４３】
また、本発明の半導体装置の製造方法は、マスタースライス方式の下地を形成するステップと、下地の上層であるカスタマイズ層を形成するステップとを備え、カスタマイズ層は、電源線（８）と、接地線（７）とを備え、下地は、ＮＡＮＤ回路が形成される汎用ロジックモジュールを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータ（１００Ａ）と、第１インバータ（１００Ａ）のＰｃｈ出力に接続された第２Ａノード（Ｔ２０Ａ）と、第３ノード（Ｔ３０）に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータ（１１０Ａ）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（Ｔ３０）と、Ｐｃｈトランジスタのソースに第１インバータ（Ｔ１０）のＰｃｈ出力が接続され、Ｎｃｈトランジスタのソースに第１インバータ（１００Ａ）のＮｃｈ出力が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０Ａ）の出力に第２制御入力が接続された第１トランスファゲート（２００Ａ）と、Ｐｃｈトランジスタのソースに第２インバータ（１１０Ａ）のＰｃｈ出力が接続され、Ｎｃｈトランジスタのソースに第２インバータ（１１０Ａ）のＮｃｈ出力が接続され、第３インバータ（１２０Ａ）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０Ａ）と、第１トランスファゲート（２００Ａ）の出力および第２トランスファゲート（２１０Ａ）の出力に接続された第５ノード（Ｔ５０）と、第２インバータ（１１０Ａ）のＮｃｈ出力に接続された第６Ｂノード（Ｔ６０Ｂ）とを有し、カスタマイズ層を形成するステップは、第２Ａノード（Ｔ２０Ａ）を電源線（８）に接続するステップ、又は、第６Ｂノード（Ｔ６０Ｂ）を接地線（７）に接続するステップのいずれか一方のステップを有する。
【００４４】
また、本発明の半導体装置の製造方法は、マスタースライス方式の下地を形成するステップと、下地の上層であるカスタマイズ層を形成するステップとを備え、カスタマイズ層は、電源線（８）と、接地線（７）とを備え、下地は、ＮＡＮＤ回路が形成される汎用ロジックモジュールを備え、汎用ロジックモジュールは、第１ノード（Ｔ１０）に入力が接続された、第１インバータ（１００Ｂ）と、第１インバータ（１００Ｂ）の出力に接続された第２ノード（Ｔ２０）と、第３ノード（Ｔ３０）に入力が接続された第２インバータ（１１０Ｂ）と、第２インバータ（１１０Ｂ）の出力に接続された第６ノード（Ｔ６０）と、第４ノード（Ｔ４０）に入力が接続された第３インバータ（Ｔ３０）と、Ｐｃｈトランジスタのソースに第２Ａノード（Ｔ２０Ａ）が接続され、Ｎｃｈトランジスタのソースに第２Ｂノード（Ｔ２０Ｂ）が接続され、第４ノード（Ｔ４０）に第１制御入力が接続され、第３インバータ（１２０Ａ）の出力に第２制御入力が接続された第１トランスファゲート（２００Ｂ）と、Ｐｃｈトランジスタのソースに第６Ａノード（Ｔ６０Ａ）が接続され、Ｎｃｈトランジスタのソースに第６Ｂノード（Ｔ６０Ｂ）が接続され、第３インバータ（１２０Ａ）の出力に第１制御入力が接続され、第４ノード（Ｔ４０）に第２制御入力が接続された第２トランスファゲート（２１０Ｂ）と、第１トランスファゲート（２００Ｂ）の出力および第２トランスファゲート（２１０Ｂ）の出力に接続された第５ノード（Ｔ５０）とを有し、カスタマイズ層を形成するステップは、第２Ａノード（Ｔ２０Ａ）を電源線（８）に接続するステップ、又は、第６Ｂノード（Ｔ６０Ｂ）を接地線（７）に接続するステップのいずれか一方のステップを有する。
【発明の効果】
【００４５】
本発明に係わる実施形態、つまり、初段がインバータで、その次にトランスファーゲートを接続した２入力出力反転タイプで、更に、中間ノードを取り出し可能にしたタイプの汎用ロジックモジュールにおいて、その所定のノードを、形成する論理ゲートに合わせてクランプ処理をすることにより、出力駆動能力を増強して、回路の高速化が可能となる。
【００４６】
また、本発明に係わる実施の形態において、トランスファゲート部のＮｃｈ，Ｐｃｈトランジスタのソース電極とドレイン電極とを分離することにより、出力駆動能力を増強するために一部の中間ノードをクランプ処理しても、トランスファゲートのＮｃｈトランジスタ側に直接電源電位が印加されることがなくなり、静電破壊などによるトランジスタ破壊や、リーク電流増大を防いで信頼性を向上することが出来る。
【発明を実施するための最良の形態】
【００４７】
添付図面を参照して、本発明による汎用ロジックモジュールを備えた半導体装置を実施するための最良の形態を以下に説明する。
【００４８】
本発明の実施形態に係わる汎用ロジックモジュールは、後述するように、１段目にインバータを、そして２段目にトランスファーゲートを接続した２入力出力反転タイプである。この汎用ロジックモジュールを、シリーズに接続されたインバータとトランスファゲートとによってマルチプレクサ機能を有するように構成し、且つインバータの出力をノードとして使用できるようにしたものである。
【００４９】
図５は、本発明に係る汎用ロジックモジュールの構成を示す回路図である。この汎用ロジックモジュールは、第１段目がインバータで、第２段目がトランスファゲートから成る反転出力タイプの２入力マルチプレクサから構成されている。この汎用ロジックモジュールは、第１ノードＴ１０、第２ノードＴ２０、第３ノードＴ３０、第４ノードＴ４０、第５ノードＴ５０及び第６ノードＴ６０といった６個のノードと、第１インバータ１００、第２インバータ１１０、第３インバータ１２０、第１トランスファゲート２００及び第２トランスファゲート２１０といった５個の論理素子から構成されている。
【００５０】
第１〜第３インバータ１００，１１０、１２０の各々は、例えばＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが電源とグランドとの間にシリアルに接続される周知の構造を有し、入力された信号を反転して出力する。この第１〜第３インバータ１００、１１０、１２０は、入力容量を小さくするために、小さいサイズで構成されている。
【００５１】
また、第１及び第２トランスファゲート２００及び２１０の各々は、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとがパラレルに接続された構造、即ちソース同士及びドレイン同士が接続された構造を有し、ＮチャンネルＭＯＳトランジスタのゲート及びＰチャンネルＭＯＳトランジスタのゲートに供給される信号に応じて、その入力端子に供給される信号を通過させ又はその入力端子に供給される信号の通過を阻止する。以下では、ＰチャンネルＭＯＳトランジスタのゲートを第１制御入力端子と呼び、ＮチャンネルＭＯＳトランジスタのゲートを第２制御入力端子と呼ぶ。
【００５２】
第１ノードＴ１０は、第１インバータ１００の入力端子に接続されている。第１インバータ１００の出力端子は、第１トランスファゲート２００の入力端子及び第２ノードＴ２０に接続されている。
【００５３】
第３ノードＴ３０は、第２インバータ１１０の入力端子に接続されている。第２インバータ１１０の出力端子は、第２トランスファゲート２１０の入力端子及び第６ノードＴ６０に接続されている。
【００５４】
第４ノードＴ４０は、第３インバータ１２０の入力端子、第１トランスファゲート２００の第１制御入力端子及び第２トランスファゲート２１０の第２制御入力端子に接続されている。第３インバータ１２０の出力端子は、第１トランスファゲート２００の第２制御入力端子及び第２トランスファゲート２１０の第１制御入力端子に接続されている。
【００５５】
第１トランスファゲート２００の出力端子及び第２トランスファゲート２１０の出力端子は第５ノードＴ５０に接続されている。
【００５６】
以上のように構成される汎用ロジックモジュールの動作を説明する。この汎用
ロジックモジュールは基本的にマルチプレクサとして機能する。即ち、第４ノー
ドＴ４０に低レベル（以下、「Ｌレベル」という）の信号が入力されると、第１トランスファゲート２００を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオンにされ、且つ第２トランスファゲート２１０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオフにされる。その結果、第１ノードＴ１０から入力された信号が、第１インバータ１００で反転され、第１トランスファゲート２００を介して第５ノードＴ５０から出力される。
【００５７】
一方、第４ノードＴ４０に高レベル（以下、「Ｈレベル」という）の信号が入力されると、第１トランスファゲート２００を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタが双方ともオフにされ、且つ第２トランスファゲート２１０を構成するＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタは双方ともオンにされる。その結果、第３ノードＴ３０から入力された信号が、第２インバータ１１０で反転され、第２トランスファゲート２１０を介して第５ノードから出力される。
【００５８】
以上の動作により、第４ノードＴ４０に供給される信号のレベルに応じて、第１ノードＴ１０に入力された信号及び第３ノードＴ３０に入力された信号の何れか一方が反転されて第５ノードＴ５０から出力されるという反転出力タイプのマルチプレクサの機能が実現されている。
【００５９】
ここで、本発明の実施形態に係わる汎用ロジックモジュールはマスタースライス方式で製造される。つまり、インバータおよびトランスファゲートなどの基本的なトランジスタやそれらを電気的に接続する基本的な配線は、下地（マスタースライス）に形成され、顧客からの要求に応じて下地に形成されたノード間の電気的接続が下地の上層に形成される配線によって行われる。この電気的接続をする配線は、下地上に形成されるカスタマイズ層にパターンとして形成され、下地上に形成されているノード間を接続して、所望の機能を持つモジュールを構成する。
【００６０】
（第１の実施形態）
ここでは、本発明の実施の形態に係わる、「ＮＡＮＤ」回路の基本構成を説明する。
【００６１】
図６Ａは、図５に示した汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した例である。
【００６２】
このＮＡＮＤ回路は、図５に示した汎用ロジックモジュールの第１ノードＴ１０をＬレベル（論理「０」）に接続し、第２ノードＴ２０をＨレベル（論理「１」）に接続する。また、第６ノードＴ６０を無接続（Ｎ．Ｃ）にすることによって構成され、これにより、第３ノードＴ３０（Ａ）及び第４ノードＴ４０（Ｂ）を入力端子とし、第５ノードＴ５０を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。
【００６３】
このＮＡＮＤ回路によれば、論理「１」を入力するノードに接続される従来の実施形態におけるインバータからの出力駆動電流に加えて、論理「１」を直接電源から供給することで、電源から直接出力駆動電流を流す構成とすることにより、本実施の形態に係わる汎用ロジックモジュールに駆動される回路の充放電時間を短縮することが出来る。そして、本汎用モジュールにおけるスイッチング速度をさらに高速化することが出来る。
【００６４】
また、図６Ｂは、図６Ａに示したＮＡＮＤ回路を実際に動作させる際の接続図であり、第２ノードＴ２０をＨレベル（論理「１」）とするために、第２ノードＴ２０は、構成回路の電源に接続される。
【００６５】
なお、図６Ａおよび図６Ｂに示される回路は、図６Ｃに示される「ＮＡＮＤ」型（ＣＭＯＳ）の記号として表記される。
【００６６】
（第２の実施形態）
第２の実施の形態に係わる、「ＮＡＮＤ」回路の基本構成を図７に示す。
【００６７】
本実施の形態においては、その基本的回路構成および動作原理については、第１の実施の形態と同様であるが、後述するように、第１、第２インバータの出力形態、および第１、第２トランスファゲートの入力形態に違いがある。
【００６８】
図７に示すように、本実施形態においては、第１インバータ１００Ａおよび第２インバータ１１０Ａの出力が、各々Ｐｃｈトランジスタのドレイン電極からの出力と、Ｎｃｈトランジスタのドレイン電極からの出力とに別けて形成されている。また、第１トランスファゲート２００Ａおよび第２トランスファゲート２１０Ａの入力が、各々Ｐｃｈトランジスタのソース電極からの入力と、Ｎｃｈトランジスタのソース電極からの入力とに別けて形成されている。
【００６９】
具体的構成としては、第１ノードＴ１０に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータ１００Ａと、第１インバータ１００Ａの前記Ｐｃｈ出力に接続された第２ＡノードＴ２０Ａと、第１インバータ１００ＡのＮｃｈ出力に接続された第２ＢノードＴ２０Ｂと、第３ノードＴ３０に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータ１１０Ａと、第４ノードＴ４０に入力が接続された第３インバータ１２０Ａと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第１インバータ１００ＡのＰｃｈ出力にＰｃｈ入力が接続され、第１インバータ１００ＡのＮｃｈ出力にＮｃｈ入力が接続され、第４ノードＴ４０に第１制御入力が接続され、第３インバータ１２０Ａの出力に第２制御入力が接続された第１トランスファゲート２００Ａと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第２インバータ２１０Ａの前記Ｐｃｈ出力にＰｃｈ入力が接続され、第２インバータ１１０ＡのＮｃｈ出力に前記Ｎｃｈ入力が接続され、第３インバータ１２０Ａの出力に第１制御入力が接続され、第４ノードＴ４０に第２制御入力が接続された第２トランスファゲート２１０Ａと、第１トランスファゲート２００Ａの出力および第２トランスファゲート２１０Ａの出力に接続された第５ノードＴ５０と、第２インバータ１１０ＡのＰｃｈ出力に接続された第６ＡノードＴ６０Ａと、第２インバータ１１０ＡのＮｃｈ出力に接続された第６ＢノードＴ６０Ｂとを備え、第１ノードＴ１０が接地線７に接続され、第２ＡノードＴ２０が電源線８に接続され、第２ＢノードＴ２０Ｂには他の素子が接続されず、第３ノードＴ３０および第４ノードＴ４０には、それぞれ第１の信号および第２の信号が入力され、第５ノードＴ５０は出力信号を出力し、第６ＡノードＴ６０Ａが第６ＢノードＴ６０Ｂに短絡されることによりＮＡＮＤ回路が形成される。
【００７０】
このＮＡＮＤ回路は、図８に示すように、図７に示した汎用ロジックモジュールの第１ノードＴ１０をＬレベル（論理「０」）に接続し、第２ＡノードＴ２０ＡをＨレベル（論理「１」）に接続する。第６ＡノードＴ６０Ａと第６ＢノードＴ６０Ｂを短絡する。また、第２ＢノードＴ２０Ｂを無接続（Ｎ．Ｃ）にすることによって構成され、これにより、第３ノードＴ３０（Ａ）及び第４ノードＴ４０（Ｂ）を入力端子とし、第５ノードＴ５０を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。但し、第６ＡノードＴ６０Ａと第６ＢノードＴ６０Ｂとは必ずしも接続される必要はない。
【００７１】
このＮＡＮＤ回路によれば、第２ＡノードＴ２０Ａが直接電源にクランプされることにより、インバータを介さずに、電源からの駆動電流が直接トランスファゲートに入力される。これにより、本実施の形態に係わる汎用モジュールにおける内部ゲート遅延時間を短くでき、従来の汎用ロジックモジュールと比較してみても、第５ノードＴ５０の出力端子（Ｏ）の負荷となる回路の充放電時間を格段に短縮できる。言い換えると、論理「１」を入力するノードに接続される従来の実施形態におけるインバータからの出力駆動電流に加えて、電源から直接出力駆動電流を流す機構とすることにより、本実施の形態に係わる汎用ロジックモジュールに駆動される回路の充放電時間を短縮することが出来る。そして、本汎用ロジックモジュールにおけるスイッチング速度をさらに高速化することが出来る。
【００７２】
さらに、本実施の形態においては、ノード２Ａ（Ｔ２０Ａ）を電源にクランプした際、トランスファゲート１のＰｃｈおよびＮｃｈトランジスタのソース電極部を分離しているため、Ｎｃｈトランジスタに電源からの電位が直接印加されることはない。これにより、静電破壊が原因で起こる、第１のトランスファーゲート２００ＡのＮｃｈトランジスタの拡散層破壊や、リーク電流の増大を防ぐことが出来、モジュール全体の信頼性が向上する。
【００７３】
このとき回路の部品配置構成として、第１インバータ１００Ａのソース拡散層と、第１トランスファゲート２００Ａのソース拡散層とは、同じく静電破壊防止の観点から距離を離した配置とされている。
【００７４】
（第３の実施形態）
第３の実施の形態に係わる、「ＮＡＮＤ」回路の基本構成を図９に示す。
【００７５】
本実施の形態においては、その基本的回路構成および動作原理については、第１の実施の形態と同様であるが、後述するように、第１および第２トランスファゲートの入力形態に違いがある。
【００７６】
図９に示すように、本実施形態においては、第１トランスファゲート２００Ｂおよび第２トランスファゲート２１０Ｂの入力が、各々Ｐｃｈトランジスタのソース電極からの入力と、Ｎｃｈトランジスタのソース電極からの入力とに別けて形成されている。
【００７７】
具体的構成としては、第１ノードＴ１０に入力が接続された、第１インバータ１００Ｂと、第１インバータ１００Ｂの出力に接続された第２ノードＴ２０と、第３ノードＴ３０に入力が接続された第２インバータ１１０Ｂと、第２インバータ１１０Ｂの出力に接続された第６ノードＴ６０と、第４ノードＴ４０に入力が接続された第３インバータＴ３０と、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第２ＡノードＴ２０ＡにＰｃｈ入力が接続され、第２ＢノードＴ２０ＢにＮｃｈ入力が接続され、第４ノードＴ４０に第１制御入力が接続され、第３インバータ１２０Ａの出力に第２制御入力が接続された第１トランスファゲート２００Ｂと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第６ＡノードＴ６０ＡにＰｃｈ入力が接続され、第６ＢノードＴ６０ＢにＮｃｈ入力が接続され、第３インバータ１２０Ａの出力に第１制御入力が接続され、第４ノードＴ４０に第２制御入力が接続された第２トランスファゲート２１０Ｂと、第１トランスファゲート２００Ｂの出力および第２トランスファゲート２１０Ｂの出力に接続された第５ノードＴ５０とを備え、第１ノードＴ１０が接地線７に接続され、第２ＡノードＴ２０Ａが電源線８に接続され、第２ノードＴ２０が第２ＢノードＴ２０Ｂに接続され、第３ノードＴ３０および第４ノードＴ４０のそれぞれに、入力信号１および入力信号２が入力され、第５ノードＴ５０は出力信号を出力し、第６ノードＴ６０が第６ＡノードＴ６０Ａに接続され、第６ノードＴ６０が第６ＢノードＴ６０Ｂに接続されることによりＮＡＮＤ回路が形成される。
【００７８】
このＮＡＮＤ回路は、図１０に示すように、図８に示した汎用ロジックモジュールの第１ノードＴ１０をＬレベル（論理「０」）に接続し、第２ＡノードＴ２０ＡをＨレベル（論理「１」）に接続する。第６ノードＴ６０と第６ＡノードＴ６０Ａを接続する。第６ノードＴ６０と第６ＢノードＴ６０Ｂを接続する。また、第２ノードＴ２０と第２ＢノードＴ２０Ｂを接続することによって構成される。これにより、第３ノードＴ３０（Ａ）及び第４ノードＴ４０（Ｂ）を入力端子とし、第５ノードＴ５０を出力端子（Ｏ）とする２入力のＮＡＮＤ回路が実現されている。但し、第２ノードＴ２０と第２ＢノードＴ２０Ｂとは必ずしも接続される必要はない。
【００７９】
このＮＡＮＤ回路によれば、第２の実施の形態と同様に、本実施の形態に係わる汎用ロジックモジュールにより駆動される回路の充放電時間を短縮することが出来る。そして、本汎用ロジックモジュールにおけるスイッチング速度をさらに高速化することが出来る。
【００８０】
また、本実施の形態においては、ノード２Ａ（Ｔ２０Ａ）を電源にクランプした際、トランスファゲート１のＰｃｈおよびＮｃｈトランジスタのソース電極部を分離しているため、Ｎｃｈトランジスタに電源からの電位が直接負荷されることはない。これにより、静電破壊が原因で起こる、第１のトランスファーゲート２００ＡのＮｃｈトランジスタの拡散層破壊や、リーク電流の増大を防ぐことが出来、モジュール全体の信頼性が向上する。このとき回路の部品配置構成として、第１インバータ１００Ａのソース拡散層と、第１トランスファゲート２００Ａのソース拡散層とは、同じく静電破壊防止の観点から距離を離した配置とされている。
【００８１】
また、本実施の形態においては、第１のインバータ１００Ｂと第１のトランスファーゲート２００Ｂとを、ノード２と、ノード２Ａおよびノード２Ｂで分離することにより、接続の切換が自由である。また、第２のインバータ１１０Ｂと第２のトランスファーゲート２１０Ｂとについても同様に、ノード６と、ノード６Ａおよびノード６Ｂとにより分離することにより、接続の切換が自由である。
【００８２】
（第４の実施形態）
ここでは、本発明の実施の形態に係わる、「ＮＯＲ」回路の基本構成を説明する。
【００８３】
図１１Ａは、図５に示した汎用ロジックモジュールを用いてＮＯＲ回路を構成した例である。
【００８４】
このＮＯＲ回路は、図５に示した汎用ロジックモジュールの第３ノードＴ３０をＨレベル（論理「１」）に接続し、第６ノードＴ６０をＬレベル（論理「０」）に接続する。また、第２ノードＴ２０を無接続にすることによって構成され、これにより、第１ノードＴ１０（Ａ）及び第４ノードＴ４０（Ｂ）を入力端子とし、第５ノードＴ５を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現されている。
【００８５】
このＮＯＲ回路によれば、論理「０」を入力するノードに接続される従来の実施形態におけるインバータを介したグランド接続に加えて、論理「０」を入力するノードをグランドに直接接続することにより供給する構成とすることにより、本実施の形態に係わる汎用ロジックモジュールに駆動される回路の充放電時間を短縮することが出来る。そして、本汎用モジュールにおけるスイッチング速度をさらに高速化することが出来る。
【００８６】
また、図１１Ｂは、図１１Ａに示したＮＯＲ回路を実際に動作させる際の接続図であり、第６ノードＴ６０をＬレベル（論理「０」）とするために、第６ノードＴ６０は、グランドに接続される。
【００８７】
なお、図１１Ａおよび図１１Ｂに示される回路は、図１１Ｃに示される「ＮＯＲ」型（ＣＭＯＳ）の記号として表記される。
【００８８】
（第５の実施形態）
第５の実施の形態に係わる、「ＮＯＲ」回路の基本構成を図１２に示す。
【００８９】
本実施の形態においては、その基本的回路構成および動作原理については、第４の実施の形態と同様であるが、後述するように、第１、第２インバータの出力形態、および第１、第２トランスファゲートの入力形態に違いがある。
【００９０】
図１２に示すように、本実施形態においては、第１インバータ１００Ａおよび第２インバータ１１０Ａの出力が、各々Ｐｃｈトランジスタのドレイン電極からの出力と、Ｎｃｈトランジスタのドレイン電極からの出力とに別けて形成されている。また、第１トランスファゲート２００Ａおよび第２トランスファゲート２１０Ａの入力が、各々Ｐｃｈトランジスタのソース電極からの入力と、Ｎｃｈトランジスタのソース電極からの入力とに別けて形成されている。
【００９１】
具体的構成としては、第１ノードに入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第１インバータ１００Ａと、第１インバータ１００ＡのＰｃｈ出力に接続された第２ＡノードＴ２０Ａと、第１インバータ１００ＡのＮｃｈ出力に接続された第２ＢノードＴ２０Ｂと、第３ノードＴ３０に入力が接続され、ＰｃｈトランジスタのドレインにＰｃｈ出力が接続され、ＮｃｈトランジスタのドレインにＮｃｈ出力が接続された第２インバータと、第４ノードＴ４０に入力が接続された第３インバータ１２０Ａと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第１インバータ１００ＡのＰｃｈ出力にＰｃｈ入力が接続され、第１インバータ１００ＡのＮｃｈ出力にＮｃｈ入力が接続され、第４ノードＴ４０に第１制御入力が接続され、第３インバータ１２０Ａの出力に第２制御入力が接続された第１トランスファゲート２００Ａと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第２インバータ１１０ＡのＰｃｈ出力にＰｃｈ入力が接続され、第２インバータ１１０ＡのＮｃｈ出力にＮｃｈ入力が接続され、第３インバータ１２０Ａの出力に第１制御入力が接続され、第４ノードＴ４０に第２制御入力が接続された第２トランスファゲート２１０Ａと、第１トランスファゲート２００Ａの出力および第２トランスファゲート２１０Ａの出力に接続された第５ノードＴ５０と、第２インバータ１１０ＡのＰｃｈ出力に接続された第６ＡノードＴ６０Ａと、第２インバータ１１０ＡのＮｃｈ出力に接続された第６ＢノードＴ６０Ｂとを備え、第６ＢノードＴ６０Ｂが接地線７に接続され、第３ノードＴ３０が電源線８に接続され、第６ＡノードＴ６０Ａには他の素子が接続されず、第１ノードＴ１０）および第４ノードＴ４０には、それぞれ第１の信号および第２の信号が入力され、第５ノードＴ５０は出力信号を出力し、第２ＡノードＴ２０Ａが第２ＢノードＴ２０Ｂに短絡されることによりＮＯＲ回路が形成される。
【００９２】
このＮＯＲ回路は、図１３に示すように、図１２に示した汎用ロジックモジュールの第３ノードＴ３０をＨレベル（論理「１」）に接続し、第６ＢノードＴ６０ＢをＬレベル（論理「０」）に接続する。第２ＡノードＴ２０Ａと第２ＢノードＴ２０Ｂを短絡する。また、第６ＡノードＴ６０Ａを無接続（Ｎ．Ｃ）にすることによって構成され、これにより、第１ノードＴ１０（Ａ）及び第４ノードＴ４０（Ｂ）を入力端子とし、第５ノードＴ５０を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現されている。第２ＡノードＴ２０Ａと第２ＢノードＴ２０Ｂとは必ずしも接続される必要はない。
【００９３】
このＮＯＲ回路によれば、第６ＢノードＴ６０Ｂが直接グランドに接続されることにより、インバータを介さずに、トランスファゲートの入力ノードがグランドに直接接続される。これにより、本実施の形態に係わる汎用モジュールにおける内部ゲート遅延時間を短くでき、従来の汎用ロジックモジュールと比較してみても、第５ノードＴ５０の出力端子（Ｏ）の負荷となる回路の充放電時間を格段に短縮できる。言い換えると、論理「０」を入力するノードに接続される従来の実施形態におけるインバータを介したグランド接続に加えて、直接グランドに接続される経路を設置する構成とすることにより、本実施の形態に係わる汎用ロジックモジュールに駆動される回路の充放電時間を短縮することが出来る。そして、本汎用モジュールにおけるスイッチング速度をさらに高速化することが出来る。
【００９４】
（第６の実施形態）
第６の実施の形態に係わる、「ＮＯＲ」回路の基本構成を図１４に示す。
【００９５】
本実施の形態においては、その基本的回路構成および動作原理については、第４の実施の形態と同様であるが、後述するように、第１および第２トランスファゲートの入力形態に違いがある。
【００９６】
図１４に示すように、本実施形態においては、第１トランスファゲート２００Ｂおよび第２トランスファゲート２１０Ｂの入力が、各々Ｐｃｈトランジスタのソース電極からの入力と、Ｎｃｈトランジスタのソース電極からの入力とに別けて形成されている。
【００９７】
具体的構成としては、第１ノードＴ１０に入力が接続された、第１インバータ（１００Ｂ）と、第１インバータ１００Ｂの出力に接続された第２ノードＴ２０と、第３ノードＴ３０に入力が接続された第２インバータ１１０Ｂと、第２インバータ１１０Ｂの出力に接続された第６ノードＴ６０と、第４ノードＴ４０に入力が接続された第３インバータ１２０Ａと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第２ＡノードＴ２０ＡにＰｃｈ入力が接続され、第２ＢノードＴ２０ＢにＮｃｈ入力が接続され、第４ノードＴ４０に第１制御入力が接続され、第３インバータＴ３０の出力に第２制御入力が接続された第１トランスファゲート２００Ｂと、ＰｃｈトランジスタのソースにＰｃｈ入力が接続され、ＮｃｈトランジスタのソースにＮｃｈ入力が接続され、第６ＡノードＴ６０ＡにＰｃｈ入力が接続され、第６ＢノードＴ６０ＢにＮｃｈ入力が接続され、第３インバータ１２０Ａの出力に第１制御入力が接続され、第４ノードＴ４０に第２制御入力が接続された第２トランスファゲート２１０Ｂと、第１トランスファゲート２００Ｂの出力および第２トランスファゲート２１０Ｂの出力に接続された第５ノードＴ５０とを備え、第６ＢノードＴ６０Ｂが接地線７に接続され、第３ノードＴ３０が電源線に接続され、第６ノードＴ６０が第６ＡノードＴ６０Ａに接続され、第１ノードＴ１０および第４ノードＴ４０のそれぞれに、入力信号１および入力信号２が入力され、第５ノードＴ５０は出力信号を出力し、第２ノードＴ２０が第２ＡノードＴ２０Ａに接続され、第２ノードＴ２０が第２ＢノードＴ２０Ｂに接続されることによりＮＯＲ回路が形成される。
【００９８】
このＮＯＲ回路は、図１５に示すように、図１４に示した汎用ロジックモジュールの第３ノードＴ３０をＨレベル（論理「１」）に接続し、第６ＢノードＴ６０ＢをＬレベル（論理「０」）に接続する。第６ノードＴ６０と第６ＡノードＴ６０Ａを接続する。第２ノードＴ２０と第２ＡノードＴ２０Ａを接続する。また、第２ノードＴ２０と第２ＢノードＴ２０Ｂを接続することによって構成される。これにより、第１ノードＴ１０（Ａ）及び第４ノードＴ４０（Ｂ）を入力端子とし、第５ノードＴ５０を出力端子（Ｏ）とする２入力のＮＯＲ回路が実現されている。但し、第２ノードＴ２０と第２ＢノードＴ２０Ｂとは必ずしも接続される必要はない。
【００９９】
このＮＯＲ回路によれば、第５の実施の形態と同様に、本実施の形態に係わる汎用モジュールにより駆動される回路の充放電時間を短縮することができる。そして、本汎用ロジックモジュールにおけるスイッチング速度をさらに高速化することが出来る。
【０１００】
また、本実施の形態においては、第１のインバータ１００Ｂと第１のトランスファーゲート２００Ｂとを、ノード２と、ノード２Ａおよびノード２Ｂで分離することにより、接続の切換が自由である。また、第２のインバータ１１０Ｂと第２のトランスファーゲート２１０Ｂとについても同様に、ノード６と、ノード６Ａおよびノード６Ｂとにより分離することにより、接続の切換が自由である。
【図面の簡単な説明】
【０１０１】
【図１】従来の実施の形態に係わるセルの構成を示す図である。
【図２】従来の実施の形態に係わる、汎用ロジックセルの構成要素である第１汎用ロジックモジュールＸの構成を示す回路図である。
【図３Ａ】図２に示した汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した回路図である。
【図３Ｂ】図３Ａに示したＮＡＮＤ回路を実際に動作させる際の接続図である。
【図３Ｃ】ＮＡＮＤ回路を表記する記号を示す。
【図４Ａ】図２に示した汎用ロジックモジュールを用いてＮＯＲ回路を構成した回路図である。
【図４Ｂ】図４Ａに示したＮＯＲ回路を実際に動作させる際の接続図である。
【図４Ｃ】ＮＯＲ回路を表記する記号を示す。
【図５】本発明の実施の形態に係わる、汎用ロジックモジュールの構成を示す回路図である。
【図６Ａ】実施の形態１に係わる、汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した回路図である。
【図６Ｂ】図６Ａに示したＮＡＮＤ回路を実際に動作させる際の接続図である。
【図６Ｃ】ＮＡＮＤ回路を表記する記号を示す。
【図７】実施の形態２に係わる、汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した回路図である。
【図８】図７に示したＮＡＮＤ回路を実際に動作させる際の接続図である。
【図９】実施の形態３に係わる、汎用ロジックモジュールを用いてＮＡＮＤ回路を構成した回路図である。
【図１０】図９に示したＮＡＮＤ回路を実際に動作させる際の接続図である。
【図１１Ａ】実施の形態４に係わる、汎用ロジックモジュールを用いてＮＯＲ回路を構成した回路図である。
【図１１Ｂ】図１１Ａに示したＮＯＲ回路を実際に動作させる際の接続図である。
【図１１Ｃ】ＮＯＲ回路を表記する記号を示す。
【図１２】実施の形態５に係わる、汎用ロジックモジュールを用いてＮＯＲ回路を構成した回路図である。
【図１３】図１２に示したＮＯＲ回路を実際に動作させる際の接続図である。
【図１４】実施の形態６に係わる、汎用ロジックモジュールを用いてＮＯＲ回路を構成した回路図である。
【図１５】図１４に示したＮＯＲ回路を実際に動作させる際の接続図である。
【符号の説明】
【０１０２】
７…接地線
８…電源線
１０…第１インバータ
１１…第２インバータ
１２…第３インバータ
２０…第１トランスファーゲート
２１…第２トランスファーゲート
１００、１００Ａ、１００Ｂ…第１インバータ
１１０、１１０Ａ，１１０Ｂ…第２インバータ
１２０、１２０Ａ…第３インバータ
２００、２００Ａ，２００Ｂ…第１トランスファーゲート
２１０、２１０Ａ，２２０Ｂ…第２トランスファーゲート
【図１】
2005295180.tif 000003
【図２】
2005295180.tif 000004
【図３Ａ】
2005295180.tif 000005
【図３Ｂ】
2005295180.tif 000006
【図３Ｃ】
2005295180.tif 000007
【図４Ａ】
2005295180.tif 000008
【図４Ｂ】
2005295180.tif 000009
【図４Ｃ】
2005295180.tif 000010
【図５】
2005295180.tif 000011
【図６Ａ】
2005295180.tif 000012
【図６Ｂ】
2005295180.tif 000013
【図６Ｃ】
2005295180.tif 000014
【図７】
2005295180.tif 000015
【図８】
2005295180.tif 000016
【図９】
2005295180.tif 000017
【図１０】
2005295180.tif 000018
【図１１Ａ】
2005295180.tif 000019
【図１１Ｂ】
2005295180.tif 000020
【図１１Ｃ】
2005295180.tif 000021
【図１２】
2005295180.tif 000022
【図１３】
2005295180.tif 000023
【図１４】
2005295180.tif 000024
【図１５】
2005295180.tif 000025