(57)【要約】【課題】  異なる結晶方位を有する基板上に形成された集積半導体デバイスを提供する。  【解決手段】  歪みＳｉ含有ハイブリッド基板を形成する方法、および、この方法によって形成する歪みＳｉ含有ハイブリッド基板を提供する。本発明の方法では、半導体材料、第２の半導体層、またはその双方の上に、歪みＳｉ層を形成する。本発明によれば、歪みＳｉ層は、再成長半導体層または第２の半導体層のいずれかと同じ結晶方位を有する。この方法は、デバイス層の少なくとも１つが歪みＳｉを含むハイブリッド基板を提供する。【選択図】  図４
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【特許請求の範囲】
【請求項１】
歪みＳｉ含有ハイブリッド基板を製造する方法であって、
第１の結晶方位の第１の半導体層、前記第１の半導体層の表面上に配置した埋め込み絶縁層、前記埋め込み絶縁層上に配置し前記第１の結晶方位とは異なる第２の結晶方位の第２の半導体層を含むハイブリッド基板を設けるステップと、
前記第１の半導体層の表面まで延在する開口を設けるステップと、
半導体材料が前記第１の結晶方位を有し、前記第２の半導体層または前記再成長半導体材料の少なくとも１つの上にあるように歪みＳｉ層が形成されることを条件として、前記開口内で前記第１の半導体層上に半導体材料を再成長させるステップであって、前記Ｓｉ層が、前記下にある第２の半導体層または前記再成長半導体材料のものと一致する結晶方位を有する、ステップと、
を有する、方法。
【請求項２】
前記ハイブリッド基板を設ける前記ステップが層移送技法およびボンディングを含む、請求項１に記載の方法。
【請求項３】
前記ボンディングを、２つの半導体ウエハを互いに密接に接触させること、および、任意選択的に、前記接触させたウエハに外部からの力を加えることおよび加熱によって行う、請求項２に記載の方法。
【請求項４】
前記第１または第２の半導体層の少なくとも１つを、犠牲半導体層および上にあるＳｉＧｅ合金層を熱混合緩和ＳｉＧｅ合金層に変換する熱混合プロセスによって形成する、請求項１に記載の方法。  
【請求項５】
前記第１および第２の半導体層の双方を前記熱混合によって形成する、請求項４に記載の方法。
【請求項６】
前記熱混合を、酸素含有雰囲気において、約９００℃から約１３５０℃の温度で行う、請求項５に記載の方法。
【請求項７】
前記開口を設けるステップの前に、前記第２の半導体層の上に緩和ＳｉＧｅ合金層および歪みＳｉ層を形成する、請求項１に記載の方法。
【請求項８】
前記開口を設ける前記ステップが、前記ハイブリッド基板上でのパターニングしたハード・マスクの形成およびエッチングを含む、請求項１に記載の方法。
【請求項９】
前記再成長半導体が再成長後にくぼんでいない、請求項１に記載の方法。
【請求項１０】
前記再成長半導体材料が再成長後にくぼんでおり、その上に歪みＳｉ層を形成する、請求項１に記載の方法。
【請求項１１】
前記歪みＳｉ層を前記第２の半導体層の上に設ける、請求項１に記載の方法。
【請求項１２】
前記歪みＳｉ層を前記再成長半導体材料の上に設ける、請求項１に記載の方法。
【請求項１３】
前記歪みＳｉ層を第２の半導体層の上および前記再成長半導体材料の上に設ける、請求項１に記載の方法。
【請求項１４】
再成長の前に前記開口内に任意選択的なスペーサを形成する、請求項１に記載の方法。
【請求項１５】
前記歪みＳｉ含有ハイブリッド基板においてデバイス分離領域を形成するステップを更に有する、請求項１に記載の方法。
【請求項１６】
前記歪みＳｉ含有ハイブリッド基板上にＣＭＯＳデバイスを形成するステップを更に有する、請求項１に記載の方法。
【請求項１７】
前記ＣＭＯＳデバイスがｎＦＥＴであり、前記ｎＦＥＴが、（１００）表面方位を有する歪みＳｉ層の上に形成される、請求項１６に記載の方法。
【請求項１８】
Ｓｉ含有ハイブリッド基板であって、
第１の結晶方位の第１の半導体層、前記第１の半導体層の表面上に配置した埋め込み絶縁層、前記埋め込み絶縁層上に配置し前記第１の結晶方位とは異なる第２の結晶方位の第２の半導体層を含むハイブリッド基板と、
前記第１の半導体層の表面部分上に配置した再成長半導体材料と、
前記再成長半導体層または前記第２の半導体層の少なくとも１つの上にある歪みＳｉ層であって、前記歪みＳｉ層が、前記下にある再成長半導体材料または前記第２の半導体層の結晶方位と一致する結晶方位を有する、歪みＳｉ層と、
を有する、Ｓｉ含有ハイブリッド基板。
【請求項１９】
前記歪みＳｉ層が前記第２の半導体層の上に配置されている、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２０】
前記歪みＳｉ層が前記再成長半導体材料の上に配置されている、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２１】
前記歪みＳｉ層が第２の半導体層の上および前記再成長半導体材料の上に配置されている、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２２】
前記第１または前記第２の半導体層の少なくとも１つが熱混合緩和ＳｉＧｅ合金から成る、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２３】
前記第１および第２の半導体層の双方が熱混合緩和ＳｉＧｅ合金から成る、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２４】
前記歪みＳｉが緩和ＳｉＧｅ合金層の上に配置されている、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２５】
前記ハイブリッド基板内に配置した分離領域を更に有する、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２６】
前記歪みＳｉ含有ハイブリッド基板上にＣＭＯＳデバイスを更に有する、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２７】
前記ＣＭＯＳデバイスがｎＦＥＴであり、前記ｎＦＥＴが、（１００）表面方位を有する歪みＳｉ層の上に形成される、請求項２６に記載のＳｉ含有ハイブリッド基板。
【請求項２８】
前記歪みＳｉ層が、前記第２の半導体層の上にあるＳｉＧｅ合金層の上に配置されている、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項２９】
前記歪みＳｉ層が、くぼんだＳｉＧｅを含む前記半導体材料上に配置されている、請求項１８に記載のＳｉ含有ハイブリッド基板。
【請求項３０】
前記第１の半導体層の下に追加の埋め込み絶縁層およびウエハがある、請求項１８に記載のＳｉ含有ハイブリッド基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００３年６月１７日に出願された同時係属中の本出願と共に本出願人に譲渡された米国特許出願連続番号第１０／２５０，２４１号、および、２００３年１０月２９日に出願された同時係属中の本出願と共に本出願人に譲渡された米国特許出願連続番号第１０／６９６，６３４号に関連し、前述の米国出願の各々の全内容が引用により本願に含まれるものとする。
【０００２】
本発明は、デジタルまたはアナログ用途のための高性能金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：metal oxide semiconductor field effect transistor）に関し、更に具体的には、表面方位によってキャリア移動度の向上を利用するＭＯＳＦＥＴに関する。
【背景技術】
【０００３】
現在の半導体技術において、ｎＦＥＴまたはｐＦＥＴ等のＣＭＯＳデバイスは、通常、単結晶方位を有するＳｉ等の半導体ウエハ上に製造される。具体的には、今日の半導体デバイスのほとんどは、（１００）結晶方位を有するＳｉ上に構築される。
【０００４】
電子は、（１００）Ｓｉ表面方位について高い移動度を有することが知られているが、ホールは、（１１０）表面方位について高い移動度を有する事が知られている。すなわち、（１００）Ｓｉ上のホール移動度の値は、この結晶方位についての対応する電子移動度よりもほぼ２ｘ〜４ｘ低い。この不一致を補償するため、ｐＦＥＴは、ｎＦＥＴプルダウン電流に対してプルアップ電流のバランスを取るため、および、均一な回路スイッチングを達成するため、広い幅を有するように設計される。幅の広いｐＦＥＴは、大きなチップ領域を占めるので、望ましくない。
【０００５】
一方、（１１０）Ｓｉ上のホール移動度は、（１００）Ｓｉ上よりも２ｘ大きい。従って（１１０）表面上に形成されたｐＦＥＴは、（１００）表面上に形成されたｐＦＥＴよりも著しく高い駆動電流を示す。しかしながら、（１１０）Ｓｉ表面上の電子移動度は、（１００）Ｓｉ表面に比べて大きく劣化する。
【０００６】
上述の考察から推定できるように、（１１０）Ｓｉ表面は、良好なホール移動度のためにｐＦＥＴデバイスに最適であるが、かかる結晶方位は、ｎＦＥＴデバイスには全く不適切である。その代わり、（１００）Ｓｉ表面は、その結晶方位が電子移動度に好都合であるので、ｎＦＥＴデバイスに最適である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
２００３年６月１７日に出願された同時係属中の本出願と共に本出願人に譲渡された米国特許出願連続番号第１０／２５０，２４１号は、（１１０）表面方位上にｐＦＥＴを形成し、（１００）表面方位上にｎＦＥＴデバイスを形成するというように、ハイブリッド方位上にＣＭＯＳデバイスを製造するための手法を提供する。ホール移動度は、（１００）方位上よりも（１１０）方位上の方が１５０％高いので、ｐＦＥＴの性能は従来のＣＭＯＳ技術から大きく向上する。この向上にもかかわらず、ｎＦＥＴは従来のＣＭＯＳと同じままである。
【課題を解決するための手段】
【０００８】
上述のことに鑑み、特定のタイプのデバイスについてデバイス性能を向上させる、異なる結晶方位を有する基板上に形成された集積半導体デバイスを提供することが求められている。デバイス性能の向上は、ｎＦＥＴおよびｐＦＥＴの双方にとって必要であり、これによって、同時係属中の本出願と共に本出願人に譲渡された米国特許出願連続番号第１０／２５０，２４１号に述べられた技術を改善する。
【０００９】
本発明の１つの目的は、ハイブリッド基板の特定の結晶方位上に、異なるタイプのデバイスを形成し、各タイプのデバイスの性能を向上させるように、半導体デバイスを集積する方法を提供することである。
【００１０】
本発明の別の目的は、ハイブリッド基板の（１１０）結晶面上にｐＦＥＴを配置し、（１００）結晶面上にｎＦＥＴを配置するように、半導体デバイスを集積する方法を提供することである。
【００１１】
本発明の更に別の目的は、ｎＦＥＴあるいはｐＦＥＴまたはその両方を製造することができる上部デバイス層として歪み（strained）Ｓｉを含むハイブリッド結晶方位基板を用いて、ｎＦＥＴのデバイス性能を向上させ、ｐＦＥＴのデバイス性能を更に向上させることである。
【００１２】
本発明の更に別の目的は、あるデバイスがバルクと同様の特性を有し、他のデバイスがＳＯＩと同様の特性を有する、異なる結晶方位を有する歪みＳｉ含有ハイブリッド基板を製造する方法を提供することである。
【００１３】
本発明の更に別の目的は、形成されるデバイスが各々ＳＯＩと同様の特性を有する、異なる結晶方位を有する歪みＳｉ含有ハイブリッド基板を製造する方法を提供することである。
【００１４】
これらおよび他の目的および利点を本発明において達成するために用いる方法では、異なる結晶方位を有する第１および第２の半導体層を含むハイブリッド基板を最初に設ける。異なる結晶方位を有するハイブリッド基板を設けた後、この基板に、パターニング、エッチング、および半導体層の再成長を行う。パターニング・ステップの前に歪みＳｉ層を形成して、歪みＳｉ層が第２の半導体層と同じ結晶方位を有するようにすること、あるいはこれを再成長の後に形成して、歪みＳｉ層が第１の半導体層と同じ結晶方位を有するようにすること、またはその両方とすることができる。これらのステップの後、分離領域を形成し、歪みＳｉ含有ハイブリッド基板の上に半導体デバイスを形成することができる。
【００１５】
広義には、本発明は、歪みＳｉ含有ハイブリッド基板を形成する方法を提供する。この方法は、
第１の結晶方位の第１の半導体層、この第１の半導体層の表面上に配置した埋め込み絶縁層、この埋め込み絶縁層上に配置し第１の結晶方位とは異なる第２の結晶方位の第２の半導体層を含むハイブリッド基板を設けるステップと、
第１の半導体層の表面まで延在する開口を設けるステップと、
半導体材料が第１の結晶方位を有し、第２の半導体層または再成長半導体材料の少なくとも１つの上にあるように歪みＳｉ層が形成されることを条件として、開口内で第１の半導体層上に半導体材料を再成長させるステップであって、前記Ｓｉ層が、下にある第２の半導体層または再成長半導体材料のものと一致する結晶方位を有する、ステップと、
を有する。
【００１６】
本発明のいくつかの実施形態では、開口内で、くぼんだ再成長半導体材料の上に、歪みＳｉ層を形成する。
【００１７】
本発明の他の実施形態では、歪みＳｉ層が第２の半導体層の上にあり、ハイブリッド基板内に開口を形成する前に、第２の半導体層の上に形成される。
【００１８】
本発明の更に別の実施形態では、歪みＳｉ層が、再成長半導体材料および第２の半導体層の双方の上にある。これらの実施形態では、ハイブリッド基板内に開口を形成する前に、第２の半導体層の上に第１の歪みＳｉ層を形成し、開口内で、くぼんだ再成長半導体材料の上に、第２の歪みＳｉ層を形成する。
【００１９】
本発明の更に別の実施形態では、歪みＳｉ層は、熱混合プロセスによって形成した緩和ＳｉＧｅ合金層の上に形成する。
【００２０】
また、本発明は、Ｓｉ含有ハイブリッド基板を提供する。この基板は、
第１の結晶方位の第１の半導体層、この第１の半導体層の表面上に配置した埋め込み絶縁層、埋め込み絶縁層上に配置し第１の結晶方位とは異なる第２の結晶方位の第２の半導体層を含むハイブリッド基板と、
第１の半導体層の表面部分上に配置した再成長半導体材料と、
再成長半導体層または第２の半導体層の少なくとも１つの上にある歪みＳｉ層であって、この歪みＳｉ層が、下にある再成長半導体材料または第２の半導体層の結晶方位と一致する結晶方位を有する、歪みＳｉ層と、
を有する。
【００２１】
いくつかの実施形態では、歪みＳｉ層は、再成長半導体材料のみの上にある。他の実施形態では、歪みＳｉ層は、第２の半導体層のみの上にある。更に別の実施形態では、歪みＳｉ層は、再成長半導体材料および第２の半導体層の双方の上にある。
【発明を実施するための最良の形態】
【００２２】
本発明は、異なる結晶方位の第１および第２の半導体層を有する歪みＳｉ含有ハイブリッド基板上にＣＭＯＳデバイスを製造する方法を提供する。これより、本発明について、本出願に添付する図面を参照することによって、更に詳細に説明する。本出願に添付する図面は、歪みＳｉ含有ハイブリッド基板のみを示す。各図面内で、半導体デバイスおよびトレンチ分離領域の図示は、明確さのため省略している。この省略にもかかわらず、図面に示す歪みＳｉ含有ハイブリッド基板は、基板の最上層の上に半導体デバイスすなわちＣＭＯＳトランジスタを含むことができ、トレンチ分離領域もそこに形成することができる。
【００２３】
図面において、最終的なハイブリッド基板は、異なる結晶方位の上部同一平面領域を有する。同一平面領域は、例えば、第２の半導体層および歪みＳｉ層、歪みＳｉ層および再成長半導体材料、または第１の歪みＳｉ層および第２の歪みＳｉ層とすることができる。上述のように、各上部領域は、他のものとは異なる結晶方位を有する。
【００２４】
まず、本発明の第１の実施形態を示す図１〜４を参照する。この第１の実施形態（図４を参照のこと）では、ハイブリッド基板１０の第２の半導体層１６の表面上に形成された緩和ＳｉＧｅ層１８上に、歪みＳｉ層２０が配置されている。この実施形態では、歪みＳｉ層２０の上に形成されるデバイスは、ＳＯＩと同様である。なぜなら、下部に埋め込み絶縁層１４が配置されているからである。パターニング、エッチング、および再成長により、緩和ＳｉＧｅ層１８および歪みＳｉ層２０の形成後に、再成長半導体層２８を形成する。再成長は、ハイブリッド基板１０の第１の半導体層１２上で行われるので、再成長半導体層２８は、ハイブリッド基板１０の第１の半導体層１２と同じ結晶方位を有するが、歪みＳｉ層２０および緩和ＳｉＧｅ層１８は、ハイブリッド基板１０の第２の半導体層１６と同じ結晶方位を有する。図４に示すように、任意選択的なスペーサ２７の形態で、構造内に分離が存在する。
【００２５】
図１を参照すると、本発明の第１の実施形態において用いられるハイブリッド基板１０が示されている。ハイブリッド基板１０は、第１の半導体層１２、この第１の半導体層１２の表面上に配置された埋め込み絶縁層１４、および埋め込み絶縁層１４の表面上に配置された第２の半導体層１６を含む。本発明に従って、ハイブリッド基板１０の第１の半導体層１２は、第１の結晶方位を有する第１の半導体材料を含み、ハイブリッド基板１０の第２の半導体層１６は、第１の結晶方位とは異なる第２の結晶方位を有する第２の半導体材料を含む。
【００２６】
ハイブリッド基板１０の第１の半導体層１２は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含む、いずれかの半導体材料から成る。また、本明細書中では、前述の半導体材料の組み合わせも考えられる。第１の半導体層１２は、無歪み（unstrained）層、歪み層、または無歪み層および歪み層の組み合わせとすることができる。また、第１の半導体層１２は、（１１０）、（１１１）、または（１００）とすることができる第１の結晶方位を有すると特徴付けられる。第１の半導体層１２は、任意選択的に、ウエハの上部に形成することも可能である。
【００２７】
いくつかの例では、第１の半導体層１２はバルクウエハであり、その厚さはウエハの厚さである。
【００２８】
第２の半導体層１６は、第１の半導体層１２のものと同じまたは異なるものとすることができる、いずれかの半導体材料から成る。このため、第２の半導体層１６は、例えば、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＳｉＧｅＣ、Ｇｅ、ＧａＡｓ、ＩｎＡｓ、ＩｎＰ、ならびに他のＩＩＩ／ＶまたはＩＩ／ＶＩ化合物半導体を含むことができる。第２の半導体層１６は、無歪み層、歪み層、または歪み層および無歪み層の組み合わせとすることができる。また、第２の半導体層１６は、前述の半導体材料の組み合わせを含むことも可能である。
【００２９】
また、第２の半導体層１６は、第１の結晶方位とは異なる第２の結晶方位を有すると特徴付けられる。このため、第２の半導体層１６の結晶方位は、第２の半導体層１６の結晶方位が第１の半導体層１２の結晶方位と同じでないという条件で、（１００）、（１１１）、または（１１０）である。
【００３０】
第２の半導体層１６の厚さは、ハイブリッド基板１０を形成するために用いる初期開始ウエハによって様々であり得る。しかしながら、通常、第２の半導体層１６は、約１０ｎｍから約２００μｍまでの厚さを有し、より典型的には、約５０ｎｍから約２μｍまでの厚さを有する。
【００３１】
ハイブリッド基板１０の第１および第２の半導体層（１２および１６）間に配置される埋め込み絶縁層１４は、酸化物、窒化物、酸窒化物、またはこれらの絶縁材料のいずれかの組み合わせとすることができる。いくつかの実施形態では、埋め込み絶縁層１４は酸化物である。
【００３２】
図１に示すハイブリッド基板１０は、ボンディングを用いる層移送（layer transfer）プロセスを利用して形成される。
【００３３】
本発明のいくつかの実施形態では、ハイブリッド基板１０は、厚いＢＯＸ領域すなわち埋め込み酸化物を有するＳＯＩ基板である。かかる実施形態では、ＳＯＩの厚さは約５から１００ｎｍまでである。本発明の更に別の実施形態では、ハイブリッド基板１０は、半導体−半導体、特にＳｉ−Ｓｉの直接ウエハ・ボンディングによって形成された薄いＢＯＸを含む。この実施形態では、上部ＳＯＩ層は、約２００ｎｍから約２μｍまでの厚さを有し、ＢＯＸの厚さは約１０ｎｍ未満である。本発明の更に別の実施形態では、ハイブリッド基板１０は、厚いＳＯＩ層の下に形成された厚いＢＯＸを含む。その実施形態では、ＳＯＩ層は約２００ｎｍから約２μｍまでの厚さを有し、ＢＯＸの厚さは約１０ｎｍ以上である。この実施形態では、ハイブリッド基板は、絶縁体を有する少なくとも１つの半導体ウエハを、絶縁層を有する場合もあるし有さない場合もある別の半導体ウエハにボンディングすることによって形成される。
【００３４】
ハイブリッド基板１０を製造するために用いられる半導体層（１２および１６）は、２つのＳＯＩウエハを含むことがあり、この場合、そのウエハの１つが第１の半導体層１２を含み、他のウエハが第２の半導体層１６を含む。また、半導体層（１２および１６）は、ＳＯＩウエハおよびバルク半導体ウエハ、双方とも絶縁層を上に含む２つのバルク半導体ウエハ、または、ＳＯＩウエハおよびＨ2注入領域等のイオン注入領域を含むバルク・ウエハを含む場合もあり、このイオン注入領域は、ボンディングの間にウエハの少なくとも１つの一部を分割するために用いることができる。
【００３５】
ボンディングを達成するには、まず、２つの半導体ウエハを互いに密接に接触させ、接触したウエハに任意選択的に外部からの力をかけ、次いで２つの接触したウエハを共にボンディングすることができる条件下で、２つのウエハを加熱する。加熱ステップは、外部からの力を加えてまたは加えずに行うことができる。加熱ステップは、通常、約２００℃〜約１０５０℃の温度で約２〜約２０時間の時間期間、不活性雰囲気で行う。更に好ましくは、ボンディングは、約２００℃〜約４００℃の温度で、約２〜約２０時間の時間期間行う。「不活性雰囲気」という言葉は、本発明において、Ｈｅ、Ａｒ、Ｎ2、Ｘｅ、Ｋｒまたはその混合物等の不活性ガスを用いる雰囲気を示すために用いる。ボンディング・プロセス中に用いる好適な雰囲気はＮ2である。
【００３６】
直接半導体−半導体ウエハ・ボンディングを用いる実施形態では、ボンディングは、通常の室温（１５℃〜４０℃）で達成される。この直接ボンディング技法において用いる２つのウエハの表面に、表面処理ステップを施して、直接ボンディング用の表面の少なくとも１つ、好ましくは双方を、親水性または疎水性の表面に変更することができる。
【００３７】
疎水性表面は、例えば、S. Bengtsson等の「Interface charge control of directly bondedsilicon structures」、J. Appl. Phys.V66, p1231（１９８９年）に開示されたように、ＨＦディップ・プロセスを利用して達成可能である。親水性表面は、例えば、酸素プラズマ等の乾燥クリーン・プロセス（S. Farrens、「Chemical freeroom temperature wafer to wafer bonding」、J. Electrochem. Soc. Vol 142, p3949（１９９５年）を参照のこと）、アルゴン高エネルギ・ビーム表面エッチング、あるいはＨ2ＳＯ4またはＨＮＯ3溶液等のウエット化学酸化剤、またはその両方によって達成することができる。ウエット・エッチング・プロセスは、例えば、M. Shimbo等、「Silicon-to-silicondirect bonding method」J. Appl. Phys.V60, p2987（１９８６年）に開示されている。
【００３８】
いくつかの実施形態では、ボンディングの後に追加のアニーリング・ステップを行って、ボンディングしたウエハの結合強度を更に増大させる。追加のアニーリング・ステップを用いる場合、アニーリングは、不活性雰囲気で、１００℃〜約４００℃の温度で、約２〜約３０時間の時間期間行う。更に好適には、ボンディング・エネルギの増大が必要である場合、ボンディング後に行うアニーリング・ステップは、約２００℃〜約３００℃の温度で、約２〜約２０時間の時間期間行う。Ｈ2注入を行う場合は、ボンディングの後に、３５０℃〜５００℃のアニーリングの間、注入領域において層の分割が生じる。
【００３９】
２つのＳＯＩウエハを用いる実施形態では、ボンディングの後に、化学機械研磨（ＣＭＰ）またはグラインディングおよびエッチング等の平坦化プロセスを用いて、ＳＯＩウエハの少なくとも１つの一部の材料層を除去することも可能である。
【００４０】
ウエハの１つがイオン注入領域を含む実施形態では、イオン注入領域が、ボンディングの間に多孔性領域を形成し、これによってイオン注入領域上のウエハ部分が割れて、結合したウエハを離れる。注入領域は、通常、当業者に周知のイオン注入条件を用いてウエハの表面内に注入されるＨ2イオンから成る。
【００４１】
図１に示すハイブリッド基板１０を設けた後、従来のエピタキシャル成長プロセスを用いて、ハイブリッド基板１０の第２の半導体層１６の表面上に、緩和ＳｉＧｅ合金層１８を形成する。緩和ＳｉＧｅ合金層１８を含む構造を、例えば図２に示す。緩和ＳｉＧｅ合金層１８の厚さは、成長させるＳｉＧｅ合金層１８が緩和状態にあるならば、変動し得る。通常、緩和ＳｉＧｅ合金層１８は、約１０〜約２０００ｎｍの厚さを有し、更に典型的には約５０〜約１０００ｎｍの厚さを有する。
【００４２】
緩和ＳｉＧｅ合金層１８は、第２の半導体層１６の表面上にエピタキシャル成長させるので、緩和ＳｉＧｅ合金層１８は、第２の半導体層１６と同じ結晶方位を有する。
【００４３】
ハイブリッド基板１０の最上部に緩和ＳｉＧｅ合金層１８を形成した後、緩和ＳｉＧｅ合金層１８の上に歪みＳｉ層２０を形成する。歪みＳｉ層２０を含む構造も、図２に示す。歪みＳｉ層２０は、エピタキシャル成長方法を用いて、緩和ＳｉＧｅ合金層１８の上に形成する。
【００４４】
歪みＳｉ層２０は、下にある緩和ＳｉＧｅ合金層１８の厚さよりも概ね小さい厚さを有する。通常、歪みＳｉ層２０の厚さは、約５〜約５０ｎｍであり、より典型的には約１０〜約２０ｎｍの厚さである。歪みＳｉ層２０における歪みのレベルは、ＳｉＧｅ合金層１８のＧｅモル比の関数である。典型的には、Ｇｅの２０％を用いる。
【００４５】
歪みＳｉ層２０は緩和ＳｉＧｅ合金層１８の表面上に形成されるので、歪みＳｉ層２０は、緩和ＳｉＧｅ合金層１８と同じ結晶方位を有する（この結晶方位は、第２の半導体層１６によって決定する）。従って、本発明のこの実施形態では、歪みＳｉ層２０は、第２の半導体層１６と同じ結晶方位を有する。
【００４６】
例えば、化学気相付着（ＣＶＤ）、プラズマ・エンハンス化学気相付着（ＰＥＣＶＤ）、化学溶液付着、原子層付着、または物理気相付着等の付着プロセスを用いて、歪みＳｉ層２０の露出した上面上に、ハード・マスク層すなわちパッド・スタック２２を形成する。あるいは、ハード・マスク層２２は、熱酸化、窒化、または酸窒化プロセスを用いて形成することができる。
【００４７】
ハード・マスク層２２は、例えば、酸化物、窒化物、酸窒化物、またはそのスタック等の誘電材料から成る。図３に示す実施形態では、ハード・マスク層２２は、酸化物層２４および窒化物層２６を含む。ハード・マスク層２２の厚さは、マスク材料の組成およびこれを形成する際に用いた技法に応じて、様々に変わり得る。通常、ハード・マスク層２２は、約５〜約５００ｎｍの付着厚さを有する。
【００４８】
次いで、リソグラフィおよびエッチングにより、ハード・マスク層２２をパターニングして、パターニング・マスクを設ける。本発明では、これをエッチ・マスクとして用いて、ハイブリッド基板１０の歪みＳｉ層２０の露出部分、下にある緩和ＳｉＧｅ合金層１８の部分、下にある第２の半導体層１６の部分、および下にある埋め込み絶縁層１４の部分を除去し、第１の半導体層１２の上面または第１の半導体層１２内で停止させる。パターン転写および開口２５の形成後の構造を、例えば図３に示す。
【００４９】
ハード・マスク層２２のエッチングおよびパターン転写は、単一のエッチング・プロセスまたは多数のエッチング・ステップを用いて行うことができる。エッチングは、反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ・エッチング等のドライ・エッチング・プロセス、化学エッチング液を用いるウエット・エッチング・プロセス、またはそのいずれかの組み合わせを含むことができる。本発明の１つの好適な実施形態では、本発明のこのステップにおいて反応性イオン・エッチング（ＲＩＥ）を用いて、様々な層を選択的に除去し、下にある第１の半導体層１２を露出させる。
【００５０】
次に、上述の処理ステップによって設けられた露出側壁上で、開口２５内に、任意選択的なスペーサ２７を形成することができる。任意選択的なスペーサ２７は、付着およびエッチングによって形成する。任意選択的なスペーサ２７は、例えば、酸化物、窒化物、酸窒化物、またはそのいずれかの組み合わせ等の絶縁材料から成るものとすることができる。任意選択的なスペーサ２７は、図示のように単一のスペーサとすることができ、または、多数のスペーサを含むことも可能である。図３は、構造に任意選択的なスペーサ２７があることを示す。
【００５１】
次いで、第１の半導体層１２の露出表面上に、再成長半導体材料２８を形成する。本発明によると、半導体材料２８は、第１の半導体層１２の結晶方位と同じである結晶方位を有する。この再成長半導体材料２８は第１の半導体層１２と同じ表面方位を有するが、これは、第１の半導体層１２とは異なる半導体材料とすることも可能である。
【００５２】
再成長半導体材料２８は、選択的エピタキシャル成長方法を用いて形成することができる、Ｓｉ、歪みＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、またはその組み合わせ等のいずれかの半導体材料を含むことができる。再成長材料２８は、歪みありまたは無歪みとすることができる。この実施形態では、再成長半導体材料は、無歪み半導体材料である。
【００５３】
高品質の再成長半導体材料２８を達成するため、開口２５の外側のパターニング・マスクの上部にポリシリコンまたはアモルファス・シリコンを形成しない選択的エピタキシが推薦される。エピタキシの間のファセット形成を排除するため、再成長半導体材料２８は、いくつかの実施形態では、パターニング・マスクより高く成長させることができ、その後にパターニング・マスクの高さまで研磨する。
【００５４】
再成長半導体材料２８を形成した後、この構造にＣＭＰ等の従来の平坦化プロセスを施して、図４に示す歪みＳｉ含有ハイブリッド基板を設ける。図示のように、平坦化ステップによって、構造からパターニング・ハード・マスクを除去し、歪みＳｉ層２０が再成長半導体材料２８とほぼ同一平面である実質的に平坦な歪みＳｉ含有ハイブリッド基板１０を提供する。図４に示すハイブリッド基板は、異なる結晶方位の領域すなわち歪みＳｉ層２０および再成長半導体材料２８を有し、ここに半導体デバイスを形成することができる。
【００５５】
例えば、デバイス分離形成、ウエル領域形成、およびゲート領域形成を含む、標準的なＣＭＯＳ処理を行うことができる。具体的には、図４に示す構造を設けた後、デバイス領域を相互に分離するように、通常、浅いトレンチ分離領域等の分離領域を形成する。
【００５６】
分離領域は、例えば、トレンチ画定およびエッチング、拡散バリアによるトレンチの任意選択的なライニング、および酸化物等のトレンチ誘電体によるトレンチの充填を含む、当業者に周知の処理ステップを用いて形成する。トレンチ充填の後、この構造を平坦化し、任意選択的な高密度化プロセス・ステップを実行して、トレンチ誘電体を高密度化することができる。
【００５７】
露出した半導体層すなわち歪みＳｉ層２０および再成長半導体材料２８の上に、半導体デバイスすなわちｐＦＥＴおよびｎＦＥＴを形成する。本発明によれば、形成するデバイスのタイプは、下にある半導体層の結晶方位、すなわち、歪みＳｉ層２０の結晶方位および再成長半導体層２８の結晶方位に依存する。当業者に周知の標準的なＣＭＯＳ処理ステップを用いて、ｐＦＥＴおよびｎＦＥＴを形成する。各ＦＥＴは、ゲート誘電体、ゲート導体、ゲート導体上に配置した任意選択的なハード・マスク、少なくともゲート導体の側壁上に配置したスペーサ、およびソース／ドレイン拡散領域を含む。ｐＦＥＴは、（１１０）または（１１１）方位を有する半導体材料上に形成されるが、ｎＦＥＴは、（１００）または（１１１）方位を有する半導体材料上に形成されることに留意すべきである。
【００５８】
図５〜８は、本発明の第２の実施形態を示す。この実施形態では、図８に示すように、再成長半導体材料２８は、くぼんだ緩和ＳｉＧｅ合金層を含む。くぼんだ緩和ＳｉＧｅ材料２８の上に、歪みＳｉ層２０が形成されている。第２の実施形態では、歪みＳｉ層２０は、再結晶半導体材料２８と同じ結晶方位を有する。従って、再成長半導体材料２８は、第１の結晶方位の第１の半導体層１２の一部の上に形成され、くぼんだ再成長半導体材料２８および歪みＳｉ層２０は、第１の結晶方位を有する。
【００５９】
図５は、第１の半導体層１２、この第１の半導体層１２上に配置された埋め込み絶縁層１４、および埋め込み絶縁層１４に配置した第２の半導体層１６を含むハイブリッド基板１０を示す。図５に示すハイブリッド構造１０は、図１に示すものと同じである。従って、上記で用いた様々な要素およびプロセスに関する上述の記載は、この実施形態にも等しく当てはまる。
【００６０】
次に、図６に示す構造を設けるため、第２の半導体層１６の表面上に、酸化物層２４および窒化物層２６を含むハード・マスク層２２をまず形成する。下にある第１の半導体層１２の表面を露出させる開口２５を設ける。開口２５は、リソグラフィおよびエッチングによりハード・マスク層２２をまずパターニングすることによって形成する。次いで、上述のように、任意選択的なスペーサ２７を形成する。
【００６１】
次いで、第１の半導体層１２の露出表面上に選択的なエピタキシを行って、緩和ＳｉＧｅ合金層を含む再成長半導体材料２８を形成する。緩和ＳｉＧｅ合金層（すなわち再成長半導体材料２８）は、必要ならば、パターニング・ハード・マスク層２２の上面まで平坦化することができ、次いで、時間を指定したＲＩＥステップを用いてこれをくぼませて、例えば図７に示す構造を設ける。くぼみの深さは、続けて形成する歪みＳｉ層２０の所望の厚さに応じて、様々に異なるものとすることができる。
【００６２】
本発明のこの実施形態では、エピタキシによって形成される緩和ＳｉＧｅ合金層すなわち再成長半導体材料２８は、第１の半導体層１２のものと同じ結晶方位を有する。
【００６３】
次に、再成長緩和ＳｉＧｅ合金層２８のくぼんだ表面上に、ＣＶＤまたはエピタキシ等の従来の付着プロセスによって、歪みＳｉ層２０を形成する。次いで、平坦化プロセスによって、この構造からパターニング・ハード・マスク層２２を除去し、図８に示す歪みＳｉ含有ハイブリッド基板を設ける。この実施形態では、ＣＭＯＳデバイスを形成するためのデバイス領域の１つは第２の半導体層１６の露出表面であり、他のデバイス領域は歪みＳｉ層２０である。この実施形態では、歪みＳｉ層２０は、エピタキシャル再成長半導体材料２８の上に配置されているので、第１の半導体層１２と同じ結晶方位を有する。図８に示す構造上に、上述のような分離領域およびＣＭＯＳデバイスを形成することができる。
【００６４】
本発明の第３の実施形態は、プロセス・フローが、まず、図９に示す構造を設けることから開始する点で、上述の最初の２つの実施形態とわずかに異なる。この構造は、ウエハの表面上に直接形成した緩和ＳｉＧｅ合金層の形態で第１の半導体層１２を含む。ウエハは、いずれかの半導体または非半導体基板を含み、第１の半導体層１２は付着プロセスによって形成される。
【００６５】
次に、図９に示す構造を、埋め込み絶縁層１４および第２の半導体層１６を含む構造にボンディングして、図１０に示す構造を設ける。
【００６６】
次いで、上述のように、酸化物層２４および窒化物層２６を含むパターニング・ハード・マスク層２２を形成して、その後、パターニング・ハード・マスク層２２を貫通するように、緩和ＳｉＧｅ合金層すなわち第１の半導体層１２まで延在する開口を形成する。次いで、緩和ＳｉＧｅ合金層を含む露出した第１の半導体層１２上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を再成長させて、図１１に示す構造を設ける。
【００６７】
次いで、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を、上述のようにくぼませて、その上に歪みＳｉ層２０を形成する。次いで、この構造を平坦化して、図１２に示す歪みＳｉ含有ハイブリッド基板を設ける。
【００６８】
図１３〜１７は、歪みＳｉ含有ハイブリッド基板を形成するための本発明の第４の実施形態を示す。本発明の第４の実施形態は、図１３に示す初期構造を設けることから開始する。初期構造は、第１の半導体層１２、埋め込み絶縁層１４、犠牲第２半導体層１６’を含む。
【００６９】
次いで、犠牲第２半導体層１６’の上に、薄い（約１００ｎｍ以下の厚さを有する）ＳｉＧｅ合金層５０を形成し、図１４に示す構造を設ける。ＳｉＧｅ合金層５０は、ＣＶＤまたはエピタキシャル成長等のいずれかの従来の付着プロセスを用いて形成することができる。
【００７０】
次いで、図１４に示す構造に、熱混合ステップを施す。具体的には、熱混合ステップは、アニーリング・ステップであり、犠牲第２半導体層１６’およびＳｉＧｅ合金層５０の全体にＧｅを相互拡散させることができる温度で行われ、第２の半導体層１６として緩和ＳｉＧｅ合金層が形成される（図１５を参照のこと）。アニーリング・ステップの間に、層１６の上に酸化物層（図示せず）を形成することに留意すべきである。この酸化物層は、通常、アニーリング・ステップの後に、ＳｉＧｅに比べて酸化物の除去に高い選択性を有するＨＦ等の化学エッチング液を用いる従来のウエット・エッチ・プロセスによって、構造から除去する。
【００７１】
具体的には、本発明のアニーリング・ステップは、約９００℃〜約１３５０℃の温度で、より好ましくは約１２００℃〜約１３３５℃の温度で行われる。更に、本発明のアニーリング・ステップは、Ｏ2、ＮＯ、Ｎ2Ｏ、オゾン、空気等の少なくとも１つの酸素含有ガス、または他の同様の酸素含有ガス等を含む酸化雰囲気で行われる。酸素含有ガスは、相互に混合することができ（Ｏ2およびＮＯの混合物等）、またはガスを、Ｈｅ、Ａｒ、Ｎ2、Ｘｅ、Ｋｒ、またはＮｅ等の不活性ガスで希釈することができる。
【００７２】
アニーリング・ステップは、通常約１０〜約１８００分の範囲である様々な時間期間、より好ましくは約６０〜約６００分の時間期間、行うことができる。アニーリング・ステップは、単一の目標温度で行うことができ、または、様々なランプ・レート（ramp rate）および浸漬時間（soaktime）を用いた様々なランプおよび浸漬サイクルを用いることができる。
【００７３】
アニーリング・ステップは、酸化雰囲気のもとで行って、Ｇｅ原子に対する拡散バリアとして作用する表面酸化物層の存在を実現する。従って、いったん構造の表面上に酸化物層が形成されると、埋め込み絶縁層１４と表面酸化物層との間で、Ｇｅはトラップされる。表面酸化物の厚さが増すにつれて、Ｇｅは層１６’および５０の全体を通して更に均一に分布するが、侵入してくる酸化物層から連続的かつ効率的に退けられる。加熱ステップが、希釈酸素含有ガス内で、約１２００℃〜約１３２０℃の温度で行われると、本発明では効率的な熱混合が達成される。
【００７４】
また、本明細書中において、ＳｉＧｅ層の融点に基づいて、目的に合わせた熱サイクルを用いることも考えられる。かかる例では、ＳｉＧｅ層の融点より低い範囲まで温度を調節する。
【００７５】
ＳｉＧｅ合金層５０および犠牲第２半導体層１６’の熱混合によって、緩和ＳｉＧｅ合金から成る第２の半導体層１６を形成するアニーリング・ステップの後、第２の半導体層１６の上に歪みＳｉ層２０を形成する（すなわち熱混合ＳｉＧｅ合金層）。この構造を、例えば図１５に示す。歪みＳｉ層２０は、約２０ｎｍ以下の厚さを有する薄い層であり、当技術分野において周知の従来の付着プロセスによって形成される。歪みＳｉ層は、熱混合によって形成される半導体層１６と同じ結晶方位を有する。
【００７６】
次に、上述の図３に示す構造を形成する際に用いた手順を、図１５に示す構造上に用いて、図１６に示す構造を設ける。具体的には、まず、付着およびリソグラフィによって、酸化物層２４および窒化物層２６を含むパターニング・ハード・マスク層２２を形成し、次いで、第１の半導体層１２までエッチングすることによって開口２５を形成し、その後、付着およびエッチングによって任意選択的なスペーサ２７を形成し、第１の半導体層１２と同じ結晶方位を有する再成長半導体材料２８を開口内に形成する。
【００７７】
ハード・マスク層２２の除去および平坦化を含む、図４に示す構造を得る際の上述の処理ステップを用いて、図１７に示す歪みＳｉ含有ハイブリッド基板を得る。
【００７８】
図１８〜図２２に、本発明の第５の実施形態を示す。上述の実施形態とは異なり、図２２に示す最終的な歪みＳｉ含有ハイブリッド基板は、双方ともＳＯＩ同様のデバイス領域を有する。なぜなら、再成長半導体材料２８および第２の半導体層１６の下に埋め込み絶縁層が存在するからである。図１８は、本発明のこの実施形態の初期構造を示す。具体的には、図１８に示す初期構造は、ウエハ１００、底部絶縁層１０２、第１の犠牲半導体層１２’、およびＳｉＧｅ合金層５０を含む。ウエハ１００は、当技術分野において周知のいずれかの半導体または非半導体基板を含むことができる。底部絶縁層１０２は、埋め込み絶縁層１４に関して上述した絶縁体の１つから成る。ＳｉＧｅ合金層５０は、上述のように形成され、この層は、典型的に約１００ｎｍ以下の厚さを有する。
【００７９】
図１８に示す構造を設けた後、この構造に上述の熱混合ステップを施して、図１９に示す構造を設ける。この実施形態では、熱混合ステップによって、犠牲第１半導体層１２’およびＳｉＧｅ合金層５０を、熱混合および緩和したＳｉＧｅ合金を含む第１の半導体層１２に変換する。図示のように、この構造は、ウエハ１００、底部絶縁層１０２、および熱混合第１半導体層１２を含む。
【００８０】
次いで、図１９に示す構造を、上述のボンディング・プロセスを用いて、埋め込み絶縁層１４および第２の半導体層１６を含む別の構造にボンディングする。結果として得られるボンディングした構造を、例えば図２０に示す。
【００８１】
次いで、図２０に示す第２の半導体層１６の表面に、酸化物層２４および窒化物層２６を含むハード・マスク層２２を加えて、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２のパターニング後、エッチングにより、第１の半導体層１２の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、第１の半導体層１２の露出表面上に、ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成された構造を、例えば図２１に示す。本発明のこの実施形態では、再成長半導体材料２８は、第１の半導体層１２と同じである結晶方位を有する。
【００８２】
図２２が示す構造は、再成長半導体材料２８をくぼませ、くぼんだ再成長半導体材料２８上に歪みＳｉ層２０を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。
【００８３】
ここで、本発明の第６の実施形態を示す図２３〜２６を参照する。本発明の第６の実施形態では、ハイブリッド基板の全てのデバイス領域は、異なる結晶方位を有する歪みＳｉを含む。
【００８４】
図２３は、本発明において用いられる初期ハイブリッド基板１０を示す。図示のように、ハイブリッド基板１０は、第１の半導体層１２、第１の半導体層１２上に配置された埋め込み絶縁層１４、埋め込み絶縁層１４上に配置された第２の半導体層１６を含む。図２３に示すハイブリッド基板１０の要素、およびこれを形成する際に用いられるプロセスは、先に説明したものである。
【００８５】
次いで、エピタキシャル成長方法によって、第２の半導体層１６の表面上に、緩和ＳｉＧｅ合金層１８を形成し、その後、緩和ＳｉＧｅ層１８の上に、第１のひずみＳｉ層２０を形成する。緩和ＳｉＧｅ合金層１８および第１の歪みＳｉ層２０を含む構造を、例えば図２４に示す。
【００８６】
図２４に示す構造を設けた後、酸化物層２４および窒化物層２６を含むハード・マスク層２２を、図２４に示す第１の歪みＳｉ層２０の表面に加え、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２をパターニングした後、エッチングにより、第１の半導体層１２の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、第１の半導体層１２の露出表面上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成される構造を、例えば図２５に示す。本発明のこの実施形態では、再成長半導体材料２８は、第１の半導体層１２と同じである結晶方位を有する。
【００８７】
図２６が示す構造は、再成長半導体材料２８をくぼませ、くぼんだ再成長半導体材料２８上に歪みＳｉ層２１を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。図２６に示す歪みＳｉ含有ハイブリッド基板において、ＣＭＯＳデバイスは、異なる結晶方位を有する歪みＳｉ層２０および２１上に形成する。
【００８８】
ここで、本発明の第７の実施形態について、図２７〜３０を参照して詳細に説明する。本発明の第７の実施形態は、図２７に示す構造を設けることから開始する。図２７に示す構造は、ウエハ１００、ウエハ１００の上に形成した第１の半導体材料１２としての緩和ＳｉＧｅ層を含む。緩和ＳｉＧｅ層は、当業者には周知のエピタキシャル成長プロセスを用いて形成される。
【００８９】
次いで、図２８に示す構造を、埋め込み絶縁層１４および第２の半導体層１６を含む別の構造にボンディングする。ボンディングは、上述のボンディングを用いて行う。ボンディング・ステップ後に形成される構造を、例えば図２８に示す。
【００９０】
次に、第２の半導体層１６の露出表面上に、エピタキシにより、緩和ＳｉＧｅ合金層１８を形成し、次いで、緩和ＳｉＧｅ合金層１８の上に、第１の歪みＳｉ層２０を形成する。酸化物層２４および窒化物層２６を含むハード・マスク層２２を、第１の歪みＳｉ層２０の表面に加え、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２をパターニングした後、エッチングにより、第１の半導体層１２すなわち緩和ＳｉＧｅ層の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、第１の半導体層１２の露出表面上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成される構造を、例えば図２９に示す。本発明のこの実施形態では、再成長半導体材料２８は、第１の半導体層１２と同じである結晶方位を有する。
【００９１】
図３０が示す構造は、再成長緩和ＳｉＧｅ合金層２８をくぼませ、くぼんだ再成長半導体材料２８上に第２の歪みＳｉ層２１を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。図３０に示す歪みＳｉ含有ハイブリッド基板において、ＣＭＯＳデバイスは、異なる結晶方位を有する歪みＳｉ層上に形成する。
【００９２】
図３１〜３５は、本発明の第８の実施形態を示す。本発明の第８の実施形態では、図３１に示す構造を最初に設ける。図３１に示す構造は、ウエハ１００、底部絶縁層１０２、第１の犠牲半導体層１２’、およびＳｉＧｅ合金層５０を含む。ＳｉＧｅ合金層５０は、第１の犠牲半導体層１２’の表面上にエピタキシャル成長させる。
【００９３】
次いで、図３１に示す構造に上述の熱混合ステップを施して、底部絶縁層１０２上に熱混合緩和ＳｉＧｅ層を含む第１の半導体層１２を形成する。熱混合ステップの後に形成される構造を、例えば図３２に示す。
【００９４】
図３２に示す構造を、埋め込み絶縁層１４および第２の半導体層１６を含む第２の構造にボンディングする。ボンディングは、上述のように行う。ボンディングした構造を図３３に示す。
【００９５】
次に、第２の半導体層１６の表面上に、緩和ＳｉＧｅ合金層１８および第１の歪みＳｉ層２０を形成する。第１の歪みＳｉ層２０の表面に、酸化物層２４および窒化物層２６を含むハード・マスク層２２を加え、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２をパターニングした後、エッチングにより、熱混合緩和第１半導体層１２の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、熱混合および緩和ＳｉＧｅを含む第１の半導体層１２の露出表面上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成される構造を、例えば図３４に示す。本発明のこの実施形態では、再成長ＳｉＧｅ合金２８は、熱混合緩和ＳｉＧｅ層１２と同じである結晶方位を有する。
【００９６】
図３５が示す構造は、再成長緩和ＳｉＧｅ合金層２８をくぼませ、くぼんだ再成長半導体材料２８上に第２の歪みＳｉ層２１を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。図３５に示す歪みＳｉ含有ハイブリッド基板において、ＣＭＯＳデバイスは、異なる結晶方位を有する歪みＳｉ層上に形成する。
【００９７】
図３６〜４０は、本発明の第９の実施形態において用いる処理ステップを示す。図３６は、第１の半導体層１２、埋め込み絶縁層１４、および第２の犠牲半導体層１６’を含む初期構造を示す。
【００９８】
次いで、エピタキシによって、第２の犠牲半導体層１６’の表面上に、ＳｉＧｅ層５０を形成する。形成されるＳｉＧｅ層５０は、第２の犠牲半導体層１６’と同じ結晶方位を有する。ＳｉＧｅ合金層５０は、約１００ｎｍ以下の厚さを有する。結果として得られるＳｉＧｅ合金層５０を含む構造を、例えば図３７に示す。
【００９９】
次に、図３７に示す構造に上述の熱混合ステップを施して、埋め込み絶縁１４上に熱混合緩和ＳｉＧｅ合金を含む第２の半導体層１６を形成する。次いで、第２の半導体層１６の上に、第１の歪みＳｉ層２０を形成する。熱混合緩和ＳｉＧｅ層１６および歪みＳｉ層２０を含む、結果として得られる構造を、図３８に示す。
【０１００】
図３８に示す歪みＳｉ層２０の表面に、酸化物層２４および窒化物層２６を含むハード・マスク層２２を加え、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２をパターニングした後、エッチングにより、第１の半導体層１２の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、第１の半導体層１２の露出表面上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成される構造を、例えば図３９に示す。本発明のこの実施形態では、再成長ＳｉＧｅ合金２８は、第１の半導体層１２と同じである結晶方位を有する。
【０１０１】
図４０が示す構造は、再成長半導体材料２８をくぼませ、くぼんだ再成長半導体材料２８上に第２の歪みＳｉ層２１を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。図４０に示す歪みＳｉ含有ハイブリッド基板において、ＣＭＯＳデバイスは、異なる結晶方位を有する歪みＳｉ層上に形成する。
【０１０２】
図４１〜４６に、本発明の第１０の実施形態を示す。本発明のこの実施形態は、図４１に見られるように、ウエハ１００の表面上に第１の半導体層１２としてＳｉＧｅ層を成長させることから開始する。この構造を、埋め込み絶縁層１４および第２の犠牲半導体層１６’を含む構造にボンディングする。ボンディングは、上述のように行う。結果として得られる構造を、図４２に示す。
【０１０３】
次いで、第２の犠牲半導体層１６’の上に、第２の犠牲半導体層１６’と同じ結晶方位を有するＳｉＧｅ層５０を形成し、例えば図４３に示す構造を設ける。次いで、図４３に示す構造に上述の熱混合プロセスを施して、埋め込み絶縁層１４上に、第２の半導体層１６としての熱混合緩和ＳｉＧｅ合金層を形成する。
【０１０４】
次いで、熱混合第２半導体層１６の上に、第１の歪みＳｉ層２０を形成して、図４４に示す構造を設ける。歪みＳｉ層２０は、第２の半導体層１６と同じ結晶方位を有する。
【０１０５】
図４４に示す歪みＳｉ層２０の表面に、酸化物層２４および窒化物層２６を含むハード・マスク層２２を加え、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２をパターニングした後、エッチングにより、第１の半導体層１２の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、第１の半導体層１２の露出表面上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成される構造を、例えば図４５に示す。本発明のこの実施形態では、再成長半導体材料２８は、第１の半導体層１２と同じである結晶方位を有する。
【０１０６】
図４６が示す構造は、再成長半導体材料２８をくぼませ、くぼんだ再成長半導体材料２８上に第２の歪みＳｉ層２１を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。図４６に示す歪みＳｉ含有ハイブリッド基板において、ＣＭＯＳデバイスは、異なる結晶方位を有する歪みＳｉ層上に形成する。
【０１０７】
ここで、図４７〜５３を参照して、本発明の第１１の実施形態について詳しく説明する。図４７は、ウエハ１００、底部絶縁層１０２、第１の犠牲半導体層１２’、およびＳｉＧｅ合金層５０を含む初期構造を示す。ＳｉＧｅ合金層５０は、エピタキシャル成長方法によって形成される。
【０１０８】
次いで、図４７に示す構造に上述の熱混合プロセスを施し、これによって第１の半導体層１２を形成する。熱混合の後の構造を図４８に示す。
【０１０９】
次いで、図４８に示す構造を、埋め込み絶縁層１４および第２の犠牲半導体層１６’を含む別の構造にボンディングして、図４９に示す構造を設ける。図４９に示すボンディングした構造は、上述のボンディング・プロセスを用いて形成する。
【０１１０】
次いで、第２の犠牲半導体層１６’上に、約１００ｎｍ以下の厚さを有する薄いＳｉＧｅ合金層５０を形成し、図５０に示す構造を設ける。次いで、ＳｉＧｅ合金層５０を含むこの構造に、別の熱混合ステップを施し、これによって、ＳｉＧｅ合金層５０および第２の犠牲半導体層１６’を熱的に混合して、第２の半導体材料１６に変換する。次いで、熱混合第２半導体層１６上に、第１の歪みＳｉ層２０を形成する。これらの２つのステップ後に形成される構造を、図５１に示す。
【０１１１】
図５１に示す第１の歪みＳｉ層２０の表面に、酸化物層２４および窒化物層２６を含むハード・マスク層２２を加え、その後、リソグラフィおよびエッチングによってハード・マスク層２２をパターニングする。ハード・マスク層２２をパターニングした後、エッチングにより、第１の半導体層１２の表面まで延在する開口を形成する。次いで、開口内に任意選択的なスペーサ２７を形成し、第１の半導体層１２の露出表面上に、緩和ＳｉＧｅ合金を含む再成長半導体材料２８を成長させる。次いで、この構造に平坦化プロセスを施して、窒化物層２６の表面の上で停止する。上述の処理ステップを行った後に形成される構造を、例えば図５２に示す。本発明のこの実施形態では、再成長半導体２８は、第１の半導体層１２と同じである結晶方位を有する。
【０１１２】
図５３が示す構造は、再成長半導体材料２８をくぼませ、くぼんだ再成長半導体材料２８上に第２の歪みＳｉ層２１を付着させ、窒化物層２６および酸化物層２４を含むパターニング・ハード・マスク層２２を除去した後に形成される。図５３に示す歪みＳｉ含有ハイブリッド基板において、ＣＭＯＳデバイスは、異なる結晶方位を有する歪みＳｉ層上に形成する。
【０１１３】
本発明についで、その好適な実施形態に関連付けて具体的に図示し説明してきたが、本発明の精神および範囲から逸脱することなく、形態および詳細において前述およびその他の変更を行い得ることは、当業者には理解されよう。従って、本発明は、説明し図示した形態および詳細に限定されるものではなく、特許請求の範囲内に該当することを意図するものである。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施形態の処理ステップを示す図（断面図）である。
【図２】本発明の第１の実施形態の処理ステップを示す図（断面図）である。
【図３】本発明の第１の実施形態の処理ステップを示す図（断面図）である。
【図４】本発明の第１の実施形態の処理ステップを示す図（断面図）である。
【図５】本発明の第２の実施形態の処理ステップを示す図（断面図）である。
【図６】本発明の第２の実施形態の処理ステップを示す図（断面図）である。
【図７】本発明の第２の実施形態の処理ステップを示す図（断面図）である。
【図８】本発明の第２の実施形態の処理ステップを示す図（断面図）である。
【図９】本発明の第３の実施形態の処理ステップを示す図（断面図）である。
【図１０】本発明の第３の実施形態の処理ステップを示す図（断面図）である。
【図１１】本発明の第３の実施形態の処理ステップを示す図（断面図）である。
【図１２】本発明の第３の実施形態の処理ステップを示す図（断面図）である。
【図１３】本発明の第４の実施形態の処理ステップを示す図（断面図）である。
【図１４】本発明の第４の実施形態の処理ステップを示す図（断面図）である。
【図１５】本発明の第４の実施形態の処理ステップを示す図（断面図）である。
【図１６】本発明の第４の実施形態の処理ステップを示す図（断面図）である。
【図１７】本発明の第４の実施形態の処理ステップを示す図（断面図）である。
【図１８】本発明の第５の実施形態の処理ステップを示す図（断面図）である。
【図１９】本発明の第５の実施形態の処理ステップを示す図（断面図）である。
【図２０】本発明の第５の実施形態の処理ステップを示す図（断面図）である。
【図２１】本発明の第５の実施形態の処理ステップを示す図（断面図）である。
【図２２】本発明の第５の実施形態の処理ステップを示す図（断面図）である。
【図２３】本発明の第６の実施形態の処理ステップを示す図（断面図）である。
【図２４】本発明の第６の実施形態の処理ステップを示す図（断面図）である。
【図２５】本発明の第６の実施形態の処理ステップを示す図（断面図）である。
【図２６】本発明の第６の実施形態の処理ステップを示す図（断面図）である。
【図２７】本発明の第７の実施形態の処理ステップを示す図（断面図）である。
【図２８】本発明の第７の実施形態の処理ステップを示す図（断面図）である。
【図２９】本発明の第７の実施形態の処理ステップを示す図（断面図）である。
【図３０】本発明の第７の実施形態の処理ステップを示す図（断面図）である。
【図３１】本発明の第８の実施形態の処理ステップを示す図（断面図）である。
【図３２】本発明の第８の実施形態の処理ステップを示す図（断面図）である。
【図３３】本発明の第８の実施形態の処理ステップを示す図（断面図）である。
【図３４】本発明の第８の実施形態の処理ステップを示す図（断面図）である。
【図３５】本発明の第８の実施形態の処理ステップを示す図（断面図）である。
【図３６】本発明の第９の実施形態の処理ステップを示す図（断面図）である。
【図３７】本発明の第９の実施形態の処理ステップを示す図（断面図）である。
【図３８】本発明の第９の実施形態の処理ステップを示す図（断面図）である。
【図３９】本発明の第９の実施形態の処理ステップを示す図（断面図）である。
【図４０】本発明の第９の実施形態の処理ステップを示す図（断面図）である。
【図４１】本発明の第１０の実施形態の処理ステップを示す図（断面図）である。
【図４２】本発明の第１０の実施形態の処理ステップを示す図（断面図）である。
【図４３】本発明の第１０の実施形態の処理ステップを示す図（断面図）である。
【図４４】本発明の第１０の実施形態の処理ステップを示す図（断面図）である。
【図４５】本発明の第１０の実施形態の処理ステップを示す図（断面図）である。
【図４６】本発明の第１０の実施形態の処理ステップを示す図（断面図）である。
【図４７】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【図４８】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【図４９】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【図５０】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【図５１】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【図５２】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【図５３】本発明の第１１の実施形態の処理ステップを示す図（断面図）である。
【符号の説明】
【０１１５】
１０  ハイブリッド基板
１２  第１の半導体層
１２’  第１の犠牲半導体層
１４  埋め込み絶縁層
１６  第２の半導体層
１６’  犠牲第2半導体層
１８  緩和ＳｉＧｅ層
２０  歪みＳｉ層
２１  第２の歪みＳｉ層
２２  ハード・マスク層
２４  酸化物層
２５  開口
２６  窒化物層
２７  スペーサ
２８  再成長半導体層
５０  ＳｉＧｅ合金層
１００  ウエハ
１０２  底部絶縁層
【図１】
2005311367.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005311367.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
2005311367.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2005311367.tif 000017
【図１６】
2005311367.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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