(57)【要約】【課題】ＳＴＩ工程を適用するにあたり、アクティブモート発生によって深化される漏洩電流が抑制されるようにした半導体素子を提供する。【解決手段】微細な素子分離ピッチを得るためにＳＴＩ（Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜３０が形成され、前記素子分離膜によって限定されたアクティブ領域３２を通るように複数個のゲート３４が形成され、前記ゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の側面に、前記境界部分がそれ以外の部分より相対的に長い長さを有するサブゲート３６が形成される。【選択図】図３
2005311276.tif 000002
【特許請求の範囲】
【請求項１】
微細な素子分離ピッチを得るためにＳＴＩ（Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜が形成され、
前記素子分離膜によって限定されたアクティブ領域を通るように複数個のゲートが形成され、
前記ゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の側面に、ゲート長さがそれ以外の部分より相対的に長い長さを有するサブゲートが形成されることを特徴とする半導体素子。
【請求項２】
前記サブゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の両側面すべてに形成されることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記サブゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の一側面のみに選択的に形成されることを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記サブゲートは、隣り合うゲート間でお互いに対面したゲートの一側面にそれぞれ選択的に形成されることを特徴とする請求項３に記載の半導体素子。
【請求項５】
前記サブゲートは、隣り合うゲート間でお互いに対面しないゲートの一側面にそれぞれ選択的に形成されることを特徴とする請求項３に記載の半導体素子。
【請求項６】
前記サブゲートは、隣り合うゲート間でアクティブ領域を通る２つの部分のうちから、お互いに反対になるいずれか一部分の一側面のみにそれぞれ選択的に形成されることを特徴とする請求項３に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、特に、ＳＴＩ工程適用時のアクティブモート発生によって深刻化する漏洩電流を抑制するようにした半導体素子に関する。
【背景技術】
【０００２】
近年、半導体素子の高集積化が進み、現在の微細な素子分離ピッチ（ｓｍａｌｌ  ｉｓｏｌａｔｉｏｎ  ｐｉｔｃｈ）を有する高密度半導体素子製造時には既存のＬＯＣＯＳ工程の代わりにＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程が利用されている（例えば、特許文献１参照）。
【０００３】
これはＬＯＣＯＳ工程の場合は、素子分離膜の上端の縁に鳥のくちばし形状のバーズビーク（ｂｉｒｄ’ｓ−ｂｅａｋ）現象が発生することによってアクティブ領域の大きさを減少させてしまうことになるが、ＳＴＩ工程の場合は、小さな幅での素子分離膜の形成が可能でアクティブ領域の大きさを十分に確保することができるために、高集積素子を具現することができるからである。
したがって、ＳＴＩ工程は、最小素子分離ピッチ（ｍｉｎｉｍｕｍ  ｉｓｏｌａｔｉｏｎ  ｐｉｔｃｈ）、より平坦な表面（ｂｅｔｔｅｒ  ｐｌａｎｎｅｒ  ｓｕｒｆａｃｅ）、また、向上したラッチ−アップ耐性（ｅｎｈａｎｃｅｄ  ｌａｔｃｈ−ｕｐ  ｉｍｍｕｎｉｔｙ）を提供するための必須の要素になった。
【０００４】
一方、ＳＴＩ工程の適用時には、図１及び図２に示すように、素子分離膜１０と隣接したアクティブ領域１２の縁でモート（ｍｏａｔ：以下、ここではアクティブモートと記す）２０が発生し、このようなアクティブモート２０によって素子特性が低下してしまう問題点があった。
例えば、アクティブモート２０が発生した状態でゲート１４に電圧が加えられる場合、アクティブモート２０部分に強いフリンジフィールドが作用して容易にターン−オンパス（Ｔｕｒｎ−Ｏｎ  ｐａｔｈ）が形成され、これによって、トランジスタの動作特性が変動してしまう。
【０００５】
特に、低価格で競争力があるＤＲＡＭを生産するのためにセルトランジスタの大きさを減少させていっている傾向とは対称的に、ＳＴＩ工程が適用されたＤＲＡＭのセルトランジスタではアクティブモート２０に起因して発生するＩＮＷＥ（Ｉｎｖｅｒｓｅ  Ｎａｒｒｏｗ  Ｗｉｄｔｈ  Ｅｆｆｅｃｔ）がさらに深化してトランジスタのサブ降伏領域（Ｓｕｂ  ｔｈｒｅｓｈｏｌｄ  Ｒｅｇｉｏｎ）及びオフ領域（Ｏｆｆ  Ｒｅｇｉｏｎ）での漏洩電流の増加が起こり、ＤＲＡＭのリフレッシュ（ｒｅｆｒｅｓｈ）特性の低下が引き起こされる。図２で、未説明の図面符号１は半導体基板、１３はゲート酸化膜を示す。
【０００６】
一方、ＩＮＷＥを抑制するための方法として基板のドーピング濃度を増加させる方法が挙げられるが、これは再び接合漏洩電流の増加を引き起こすので、上述したのと同様にＤＲＡＭのリフレッシュ特性の低下が生じる。
結果として、従来のＳＴＩ工程を適用した半導体素子の製造工程ではアクティブモートによる漏洩電流の増加を避けることができないという問題点があった。
【０００７】
【特許文献１】特開平１０−０５０８２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、本発明は上記従来の半導体素子における問題点に鑑みてなされたものであって、本発明の目的は、ＳＴＩ工程を適用するにあたり、アクティブモート発生によって深刻化する漏洩電流を抑制するようにした半導体素子を提供することにある。
また、本発明の他の目的は、アクティブモート発生によって深化される漏洩電流を抑制することで、リフレッシュ特性が確保されるようにした半導体素子を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するためになされた本発明による半導体素子は、微細な素子分離ピッチを得るためにＳＴＩ（Ｓａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程によって素子分離膜が形成され、前記素子分離膜によって限定されたアクティブ領域を通るように複数個のゲートが形成され、前記ゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の側面に、ゲート長さがそれ以外の部分より相対的に長い長さを有するサブゲートが形成されることを特徴とする。
【００１０】
前記サブゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の両側面すべてに形成されることを特徴とする。
【００１１】
また、前記サブゲートは、アクティブ領域と素子分離膜との境界に隣接した部分の一側面のみに選択的に形成されることを特徴とする。
この場合、前記サブゲートは、隣り合うゲート間でお互いに対面したゲートの一側面にそれぞれ選択的に形成されるか、隣り合うゲート間でお互いに対面しないゲートの一側面にそれぞれ選択的に形成されるか、または隣り合うゲート間でアクティブ領域を通る２つの部分のうちから、お互いに反対になるいずれか一部分の一側面のみにそれぞれ選択的に形成されることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体素子によれば、ゲートの設計変更を通じてアクティブ領域と素子分離膜との境界でのチャネル長さを局所的に増加させることで、ＳＴＩ工程適用時のアクティブモートの発生によって深化される漏洩電流の増加を最大限抑制または補償させることができる効果がある。
【００１３】
したがって、本発明の半導体素子によるＤＲＡＭでセルトランジスタでのセル電流の損失を抑制させることができ、これによって、リフレッシュ特性の向上をなすことで、高性能ＤＲＡＭ素子の製造が可能となるという効果がある。
【発明を実施するための最良の形態】
【００１４】
次に、本発明に係る半導体素子を実施するための最良の形態の具体例を図面を参照しながら説明する。
本発明の技術的原理を説明すれば、本発明はゲートを二重長さ（ｄｏｕｂｌｅ  ｌｅｎｇｔｈ）を有するように設計し、これによって、ＳＴＩ工程適用時のアクティブ領域の縁での漏洩電流の増加が引き起こされることを抑制する。
【実施例１】
【００１５】
図３に示すように、本発明でのゲート３４は、任意の均一な長さを有するように設計された従来のトランジスタでのそれとは異なり、アクティブ領域Ａ／Ｒと素子分離膜３０の境界を通る部分のゲート長さＬ２がそれ以外の部分のゲート長さＬ１より相対的に長い長さを有するように設計される。
言い換えれば、本発明はゲート３４長Ｌ１をデザインルールによって最適化した長さで形成しながら、アクティブ領域Ａ／Ｒと素子分離膜３０の境界を通る部分の両側面にサブゲート３６を形成して境界地域でのゲート長さＬ２を局所的に増加させて最終的に二重長さを有するように形成する。
【００１６】
ここで、図３は、本発明の第１の実施例による半導体素子を説明するための平面図であり、図面符号３０はＳＴＩ工程によって形成されたトレンチ型の素子分離膜を、３２は素子分離膜によって限定されたアクティブ領域を、３４はアクティブ領域を通るゲートを、３６はアクティブ領域と素子分離膜の境界地域に局所的に形成されたサブゲートを、そして、Ｌ１及びＬ２はゲート長さ及びサブゲートの長さをそれぞれ示す。
このような二重長さのゲートが適用された本発明による半導体素子は次のような理由を根拠としてＳＴＩ工程適用時のアクティブ領域の縁での漏洩電流の増加を抑制することができる。
【００１７】
一般に、トランジスタでの短チャネル効果（ｓｈｏｒｔ  ｃｈａｎｎｅｌ  ｅｆｆｅｃｔ）は、ドレインの電圧によってソースから基板側にキャリア（ｃａｒｒｉｅｒ）注入される時、バリア（Ｂａｒｒｉｅｒ）が低くなるＤＩＢＬ（Ｄｒａｉｎ  Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ）に起因して、チャネルの長さが減少することとして起こり、このようなＤＩＢＬ現象は、強いフリンジフィールドが作用するＳＴＩ構造のアクティブ領域の縁で頻繁に起こり、よって、ＳＴＩ構造のサブ降伏領域では漏洩電流の増加はさらに深刻になる。しかし、本発明でのように二重長さゲート部分を有するように設計することによりアクティブ領域の縁でのチャネル長さを局所的に増加させれば、この領域でのＤＩＢＬ現象を抑制することができ、これによって、トランジスタのサブ降伏領域での漏洩電流を効果的に減少させることができる。
【００１８】
結果として、本発明は二重長さゲート部分を有してゲートを設計することにより非常に容易に漏洩電流の増加を抑制することができ、これによって、リフレッシュ特性を確保することができるようになる。
【００１９】
一方、図示して説明しなかった、ゲートを除いたトランジスタを構成する残りの構成要素とその以外の半導体素子、例えば、ＤＲＡＭを構成する残りの構成要素は通常のＤＲＡＭと同一に形成される。
また、このように二重長さのゲートが適用されたトランジスタにおいて、アクティブ領域の縁を除いた領域でのチャンネル長さ、すなわち、ゲート長さＬ１はデザインルールによって最適化された長さで設計するために、実際のトランジスタ駆動特性には影響を及ぼさない。
【実施例２】
【００２０】
図４乃至図６は、本発明の第２乃至第４の実施例による半導体素子を説明するための平面図である。
本発明の第２乃至第４の実施例によれば、局所的にゲート長さを増加させるためのサブゲート３６はコンタクト抵抗などの特性を考慮して、すなわち、ストレージノードコンタクト（ｓｔｏｒａｇｅ  Ｎｏｄｅ  Ｃｏｎｔａｃｔ：ＳＮＣ）及びビットラインコンタクト（Ｂｉｔ  Ｌｉｎｅ  Ｃｏｎｔａｃｔ：ＢＬＣ）を考慮してそれぞれのオープン領域（ｏｐｅｎ  ａｒｅａ）の大きさを最適化する側面部分で上述した本発明の第１の実施例でのそれとは異なり多様に形成することができる。
【００２１】
例えば、図４に示すように、サブゲート３６はストレージノードコンタクトＳＮＣの大きさが最大化されるようにビットラインコンタクトＢＬＣ地域に隣接したゲート３４の側面のみに選択的に形成されることができる。この場合、隣り合うゲート３４間でのサブゲート３６はお互いに対面するようにする。
【実施例３】
【００２２】
また、図５に示すように、サブゲート３６はビットラインコンタクトＢＬＣの大きさが最大化されるようにストレージノードコンタクトＳＮＣの地域に隣接したゲート３４の側面のみに選択的に形成されることができる。この場合、隣り合うゲート３４間でのサブゲート３６はお互いに対面しなくなる。
【実施例４】
【００２３】
さらに、図６に示すように、サブゲート３６はストレージノードコンタクトＳＮＣ及びビットラインコンタクトＢＬＣの大きさが同一であるようにアクティブ領域３２と素子分離膜３０の境界を通る各々のゲートの２個の部分の中からお互いに反対となるゲート３４側面のみに一つずつ形成することができる。この場合、隣り合うゲート３４間でのサブゲート３６はオープン領域の大きさが減少するのを最小化させるようになる。
【００２４】
尚、本発明は、上述の実施例に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【図面の簡単な説明】
【００２５】
【図１】従来のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程を適用する場合における問題を説明するための平面図である。
【図２】図１のＡ−Ａ’線での断面図である。
【図３】本発明の第１の実施例による半導体素子を説明するための平面図である。
【図４】本発明の第２の実施例による半導体素子を説明するための平面図である。
【図５】本発明の第３の実施例による半導体素子を説明するための平面図である。
【図６】本発明の第４の実施例による半導体素子を説明するための平面図である。
【符号の説明】
【００２６】
３０        素子分離膜
３２        アクティブ領域
３４        ゲート
３６        サブゲート
【図１】
2005311276.tif 000003
【図２】
2005311276.tif 000004
【図３】
2005311276.tif 000005
【図４】
2005311276.tif 000006
【図５】
2005311276.tif 000007
【図６】
2005311276.tif 000008