(57)【要約】【課題】直接描画方式を用いてパターニングする半導体デバイスの製造方法において、ウエハ面内の分布および粗密差などのデバイス構造起因のばらつきを低減して、仕上り加工精度を向上する。【解決手段】レジスト塗布（Ｓ２１）→直接描画方式によるパターニング（Ｓ２２）→レジストパターン面内分布計測（Ｓ２３）→ゲート材料エッチング（Ｓ２４）→ゲートパターン面内分布計測（Ｓ２５）→レジストパターン除去（Ｓ２６）の工程をそなえた半導体デバイス製造方法において、Ｓ２３の計測結果とＳ２５の計測結果をもとにエッチング加工後のデバイス起因のばらつき特性と面内分布特性の情報を取得し（Ｓ２８）、パターニング情報のデバイス起因のばらつきと面内分布をを補正して（Ｓ２７）、以降のパターニングの直接描画（Ｓ２２）に反映させ、加工を均一化する。【選択図】        図７
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【特許請求の範囲】
【請求項１】
直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、
パターニング後のレジストパターンの面内分布を計測してレジストパターン面内分布特性を取得する工程と、
エッチング加工後のゲートパターン面内分布を計測してゲートパターン面内分布特性を取得する工程とを有し、
レジストパターン面内分布特性とゲートパターン面内分布特性とデバイス起因のばらつき特性の情報に基づき、ゲートパターンの加工結果が均一化するようパターニング情報を補正することを特徴とする半導体デバイスの製造方法。
【請求項２】
レジストパターン面内分布がレジスト膜ＣＤ値（ＣＤｐｒ）であり、ゲートパターン面内分布がゲート加工の仕上がりＣＤ値（ＣＤｇ）であり、パターニング情報の補正がゲートパターンの粗密に対応したＣＤバイアス値（ＣＤｂ）を用いたレジスト膜ＣＤ値（ＣＤｐｒ）の補正である請求項１に記載の半導体デバイスの製造方法。
【請求項３】
直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、
あらかじめ取得したデバイス構造に起因するばらつき・パターニング装置とエッチング装置の面内分布特性および機差を考慮したパターニング補正データを用いて一括露光によりパターニングする工程を有することを特徴とする半導体デバイスの製造方法。
【請求項４】
レジスト塗布手段と、直接描画方式のパターニング手段と、レジストパターン計測手段と、エッチング手段と、エッチングパターン計測手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、
前記レジストパターン計測手段および前記エッチングパターン計測手段から各々取得された面内分布をデータベース化する手段と、
前記データベース化されたデータをもとにデバイス起因のばらつきと前記面内分布の両方を補正するパターニング補正データを生成する手段とを有し、
前記パターニング補正データでパターニング条件を補正するように構成されていることを特徴とする半導体デバイスの製造システム。
【請求項５】
レジスト塗布手段と、一括露光方式のパターニング手段と、エッチング手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、
前記パターニング手段は、あらかじめ所有するデータベースに基づきパターニング条件を補正するように構成されていることを特徴とする半導体デバイスの製造システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスの製造方法および製造システムに関し、特に半導体デバイスに回路パターンを形成するパターニング工程とエッチング工程に関する。
【０００２】
【従来の技術】
半導体デバイスでは、微細化の進展により、加工寸法のｎｍレベルでの高精度化が要求されている。特に、デバイスの仕上り寸法の不均一やばらつきは、歩留りやデバイスの動作速度に影響するので、均一化とばらつき低減が強く求められている。
【０００３】
一方、今後はメモリに代わってシステムＬＳＩのような多品種少量生産の半導体デバイスのニーズがふえてくる。これに対応して、電子線などの荷電粒子やレーザを用いて、マスクを用いずにパターンを直接描画する方式が開発されている。このような多品種少量生産では、投入するロット数も限られているため、少ないロット数で確実に良品をとる必要があり、デバイスのばらつきを極限まで低減する必要がある。
【０００４】
ここで、エッチング工程におけるデバイス加工のばらつきや不均一の要因としては、（ア）エッチング特性（レート、選択比など）の面内分布、（イ）粗密差やＰＮ差などデバイス構造に起因するばらつきが、あげられる。ここで、粗密差とは、パターンが粗な部分と密な部分でのエッチング速度や形状などの特性の違い、ＰＮ差とは、半導体のＰ型構造とＮ型構造の差によるエッチング特性の違いである。
【０００５】
こうしたばらつき要因に対応して、エッチング装置およびエッチングプロセスには、ウエハ面内の均一性の向上とエッチング特性の粗密差やＰＮ差の低減が要求されている。エッチング特性の面内分布に対しては、プラズマやラジカルの分布制御、デバイスの粗密差やＰＮ差の低減については、プロセス条件（ガス種・流量、圧力、パワーなどのパラメータの組合せ）の探索といった手段がとられている。
【０００６】
また、デバイスの粗密差やＰＮ差などに起因するエッチング特性の差に対しては、形状差をマスクで補正する光学的近接補正効果（ＯＰＣ：Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ、またはＰＰＣ：Ｐｒｏｃｅｓｓ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）が適用されている。たとえばパターンが粗な部分が密な部分に比べてゲート幅が大きくなりやすい場合には、あらかじめマスク寸法を小さめに作っておくといった具合である。
【０００７】
さらに、エッチングの不均一をリソグラフィ工程で補正する装置間の連携の方法も検討されている。この方法は、リソグラフィ工程において、露光条件を半導体ウエハ面内で同心円上に補正してレジストパターンをウエハ上に形成し、補正されたレジストパターンをマスクにしてエッチング処理を行うことでウエハ面内における仕上り寸法の均一性を向上させる方法である（例えば、特許文献１参照）。
【０００８】
また、被加工膜の仕上がり寸法を均一性良くするために、ウエハ面内のレジストパターンの寸法分布の検査の際に、太い領域と細い領域があった場合に、その寸法分布情報に応じて、イオン注入機のウエハ面内スキャン波形を制御して、ウエハ面内における被加工ゲート膜の寸法の均一性向上を図ることが提案されている（例えば、特許文献２参照）。
【０００９】
【特許文献１】
特開２０００−４９０７６号公報
【特許文献２】
特開２００３−６８６３３号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、特許文献１の方法は、粗密差やＰＮ差などのデバイス構造に起因するばらつきにウエハ面内で不均一が生じた場合の補正に関しては必ずしも十分とは言えない。また、特許文献２の方法では、レジストパターンの寸法検査が必要であり、粗密差やＰＮ差に応じた補正は考慮されていない。
【００１１】
たとえば、エッチング工程では、エッチング特性の面内分布と粗密差やＰＮ差などデバイス構造に起因するばらつきを独立して補正することは、ｎｍレベルの加工精度が要求される状況では困難さが増大してくる。
【００１２】
ＯＰＣ，ＰＰＣでは、マスク自体に、チップ内のデバイス構造に起因するばらつきを補正する情報が書き込まれており、同一チップを繰り返して投影露光するので、補正情報をさらに面内で制御する手段は持っていない。前述の公知例にあるようにウエハ面内で露光条件を補正したとしても、たとえば粗部／密部の寸法補正比をウエハの外周部と内周部で異なる値にするといったことはできない。
【００１３】
このため、今後のｎｍレベルでの高精度化の要求に対応するには限界が生じてくる。特に、多品種少量生産では、できるだけ少ないロット数で所定の特性を備えたデバイスを製造する必要があるので、デバイス構造起因のばらつきにウエハ面内分布の不均一があったときに、これらの両方を同時に補正する必要がある。
【００１４】
本発明は、直接描画方式のパターニング工程とエッチング工程を備えた半導体デバイスの製造方法において、ウエハ面内の分布および粗密差などのデバイス構造起因のばらつきを低減して、仕上り加工精度を向上することを目的とする。
【００１５】
【課題を解決するための手段】
上記の目的を達成するために、本発明は、直接描画方式を用いて、エッチング加工後の面内分布とデバイス構造起因のばらつきの両方の特性データベースに基づき、パターニング情報を補正するものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施例を、従来の技術と比較しながら図面を参照して説明する。まず、半導体デバイスの加工におけるレジストパターン形成およびゲート加工方法を図１（ａ）〜（ｄ）を用いて説明する。半導体デバイス加工では、まず図１（ａ）に示すように、半導体基板１上の全面に、パターンを形成したいゲート膜２を成膜し、さらにレジスト膜３ａを塗布する。次に、図１（ｂ）に示すように、ステッパやスキャナを用いた投影型の露光によりレジスト膜３ａをパターニングし、レジストパターン３ｂを形成する。ここで、パターンが孤立した部分を粗部（ｉｓｏ）、パターンが密集した領域を密部（ｄｅｎｓｅ）と呼ぶ。さらに、レジストパターン３ｂをマスクとして、ゲート膜２をエッチング加工することで、図１（ｃ）に示すように、ゲートパターン２ｃが得られる。その後、レジストパターン３ｃを除去する。これにより、図１（ｄ）に示すように、半導体基板１上に、粗部・密部それぞれのゲートパターン２ｃが得られる。
【００１７】
ここで、図１（ｂ）と図１（ｃ）を比較すると、加工前のレジストパターン３ｂに比べて、加工後のレジストパターン３ｃはやや寸法が細くなっている。これはエッチング中にレジストの寸法が縮小することによる。あるいは、特に微細な加工では、エッチングに先立ち、トリミングと呼ばれるレジストパターンの細線化の処理も行われている。
【００１８】
この様子を詳細に示したのが、図２である。加工前のレジストパターンの寸法（ＣＤｐｒ）に対して、エッチング加工仕上り寸法（ＣＤｇ）は、小さくなっており、これらの差としてＣＤバイアス（ＣＤ−ｂｉａｓ）
ＣＤ−ｂｉａｓ＝ＣＤｐｒ−ＣＤｇ
が定義される。ここでＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｓｉｏｎ）はゲート幅などの最重要寸法を意味する。
【００１９】
次に、図３により、デバイス起因のばらつきの一例として、パターンの粗部と密部のエッチング特性の違いが生じる原理を説明する。これは、図１（ｃ）でエッチング加工が進行途中（終了直前）の状態を示している。エッチング加工はラジカルのゲート側壁への付着によるエッチング反応と堆積のバランスで進行する。たとえばＨＢｒ／Ｃｌ２／Ｏ２系のガスによるＰｏｌｙ−Ｓｉゲートのエッチングでは、ＣｌによりＳｉがエッチングされてＳｉＣｌｘといった形で排気されるとともにＳｉ−Ｂｒ−Ｏの反応生成物が側壁に堆積するというモデルが提案されている。ラジカルの付着性は種類によりさまざまであるが、ここでは比較的付着率の高いラジカルをＡ、比較的付着率の低いラジカルをＢとして示すことにする、
【００２０】
このとき、密部・粗部での付着特性はエッチング条件により様々であるが、１つのモデル的なケースでは次のようになる。すなわち。密部では、付着率の高いラジカルＡはパターンの上部に付着してパターンの底部には到着しにくいため、パターンの底部に到達してエッチングを進行させるのは付着率が低いラジカルＢが主体となる。一方、粗部では、付着率の高いラジカルＡも比較的付着率の低いラジカルＢも、同様に到達するために、付着率の高いラジカルＡのほうがエッチング反応への寄与が大きい。また、ゲート膜２ｃがエッチングされて生じる反応生成物も密部のほうが多い。
【００２１】
上記のような機構により、パターンが粗な部分と密な部分ではエッチング特性が異なる。この様子を示したのが図４（ａ）であり、同じ幅（ＣＤｐｒ）のレジストパターンに対して、粗部（ｉｓｏ）と密部（ｄｅｎｓｅ）でエッチング特性が異なるために、パターンが粗な部分が密な部分に比べてゲート幅が大きくなりやすいといったように、加工後のゲート幅が異なり（ＣＤｇ．ｉ、ＣＤｇ．ｄ）、したがってＣＤバイアスも、パターンの粗部と密部で異なる値をもつ（ＣＤ−ｂ．ｉ、ＣＤ−ｂ．ｄ）。このようにして、デバイス構造に起因したばらつきが発生することになる。
【００２２】
エッチング装置およびプロセスとしては、ウエハ面内で加工特性が均一であるだけでなく、粗部と密部の差あるいはＰＮ差がでないような特性をもつことが望ましい。これを実現するために、エッチング加工のガス流量・比率・圧力・パワーなどのプロセス条件を最適化して、追い込んでいく。しかし、ゲートエッチングに要求される形状制御や面内均一性のすべてを成立させるのは困難であり、特にｎｍレベルの高い加工精度が求められる場合には限界が生じる。そのため、たとえば粗部と密部であらかじめパターニングの寸法を変えておくといったように、形状差をマスクで光学的に補正するＯＰＣ／ＰＰＣが適用されている。
【００２３】
たとえば、図４（ａ）の場合については、図４（ｂ）に示すように、あらかじめ密部のマスク寸法を大きめに作っておく（ＣＤ−ｐｒ．ｄ’）ことにより、粗部と密部で同じゲート幅（ＣＤｇ．ｄ’、ＣＤｇ．ｉ）が得られる。
【００２４】
この場合の、ゲート加工のフローチャートは図５のようになる。レジスト塗布（Ｓ１１）→パターニング（Ｓ１２）→ゲート材料エッチング（Ｓ１４）→レジストパターン除去（Ｓ１６）の流れの中で、レジストパターンの計測（Ｓ１３）・ゲートパターンの計測（Ｓ１５）の結果に基づき、エッチングの際の粗密差などのデバイス起因のばらつきのデータベースを取得し（Ｓ１８）、これをもとに、パターニングの補正データを生成して（Ｓ１７）、パターニングを補正する。これが、従来技術によるＯＰＣ／ＰＰＣを用いた半導体デバイスの製造工程である。パターニングの補正は、計測結果に基づきフィードバックされるだけでなく、あらかじめデータベース化しておいた情報に基づき補正することも行われる。
【００２５】
ところで、エッチング中のリアクタ内のイオンやラジカルの量は、ガス供給・反応生成物の生成量・排気速度のバランスで決まる。エッチングリアクタでは、一般にガスを中心付近から導入し、ウエハ外周から下方に向けて排気する構成をとる。また、ラジカルはウエハ表面で消費されて、ウエハ表面から反応生成物が生じる。この反応生成物は、ウエハ中心から外周に向けて輸送されていく。したがって、リアクタ内のイオンやラジカルの分布を完全に一様にすることは困難で、イオンやラジカルの量が面内で分布をもつことになるばかりでなく、イオンやラジカルの組成もウエハ面内で異なることになる。このため、ＣＤバイアスの特性は、先に述べたようにパターンの粗部と密部で異なるが、さらにこれが面内でも分布をもつことになる。
【００２６】
この様子を示したのが図６（ａ）である。エッチング加工前のレジストパターンのＣＤ値（ＣＤｐｒ）は面内で均一としている。エッチング加工の結果、ゲート幅は、密部では外高分布（ＣＤｇ．ｄ）、粗部ではやや中心高の分布（ＣＤｇ．ｉ）になっており、異なる面内分布をもつ。このため、ＣＤバイアスの値は、粗部・密部の中心部・外周部でそれぞれ、粗部の中心：ＣＤｂ−ｉ．ｃ、外周：ＣＤｂ−ｉ．ｅ、密部の中心：ＣＤｂ−ｄ．ｃ  外周：ＣＤｂ−ｄ．ｅとしたときに、外周では、ＣＤｂ−ｉ．ｅ≒ＣＤｂ−ｄ．ｅであるのに対して、中心では、ＣＤｂ−ｉ．ｃ＜ＣＤｂ−ｄ．ｃとなっている。なお、こうした面内分布は、プロセス条件によりさまざまであり、あくまでも説明のための一例を示すものである。
【００２７】
このＣＤ分布の粗密差を、ステッパやスキャナなどの投影型の露光方式で補正した場合の結果を示したのが、図６（ｂ）である。投影型の露光方式では、粗密差の補正の情報はマスクに書き込まれており、このマスクをチップごとに縮小投影露光する。特許文献１にあるように同心円状に露光条件を変えたとしてもチップごとに露光条件が変わるだけであるので、密部と粗部について、シフトした分布をもたせることはできるが、別々の面内分布をもたせることはできない。
【００２８】
すなわち、レジストパターンの密部の分布（ＣＤｐｒ．ｄ１）を粗部の分布（ＣＤｐｒ．ｉ）に対してシフトさせた場合、ＣＤバイアスの値は変わらないので、密部のＣＤ面内分布が、ＣＤｇ．ｄからＣＤｇ．ｄ１にシフトすることになる。しかし、この場合でも、ＣＤｇ．ｉとの差は図６（ａ）に比べて小さくなるが、依然としてＣＤｇ．ｄ１とＣＤｇ．ｉの分布に差があることは変わりはない。すなわち、投影型の露光方式では露光条件を補正しても粗部と密部といったデバイス起因のばらつきに対して異なる補正を与えることはできない。
【００２９】
この課題は、電子線描画やレーザ露光描画など、マスクを用いずにパターンを直接描画する方式を適用して、面内分布に応じた補正と、デバイス起因のばらつきの両方を同時に補正することで解決できる。
【００３０】
この様子を示したのが図６（ｃ）である。レジストパターンの分布は、粗部については図６（ｂ）の分布がわずかに中心高の分布を持っていたので、わずかに外高の分布（ＣＤｐｒ．ｉ２）とした。密部については全体にシフトさせるとともに面内で中心高の分布（ＣＤｐｒ．ｄ２））をもたせている。この場合、ＣＤバイアスの値は変わらないので、密部のＣＤ面内分布がＣＤｇ．ｄからＣＤｇ．ｄ２に変化することになる。このとき、ＣＤｇ．ｄ２とＣＤｇ．ｉはほとんど一致して分布に差がなくなることがわかる。これにより、加工寸法の仕上りを、ウエハ面内だけでなく粗密差も含めて均一にすることができる。ここではデバイス起因のばらつきとして粗密差を例にとったが、ＰＮ差についても同様に補正することができる。
【００３１】
この場合の、ゲート加工のフローチャートは図７のようになる。図５とは、レジスト塗布（Ｓ２１）→パターニング（Ｓ２２）→ゲート材料エッチング（Ｓ２４）→レジストパターン除去（Ｓ２６）の流れは同様だが、パターニング（Ｓ２２）が直接描画であることが異なる。そして、レジストパターンの計測（Ｓ２３）・ゲートパターンの計測（Ｓ２５）において、粗密差などのデバイス起因のばらつきだけでなくエッチング特性の面内分布もデータベース化（Ｓ２８）しておき、これをもとにデバイス起因のばらつきと面内分布の両方を同時に補正するようにデータを生成（Ｓ２７）して、パターニングを補正する。この場合にも、パターニングの補正は、計測結果に基づきフィードバックされるだけでなく、あらかじめデータベース化しておいた情報に基づき補正することも行われる。
【００３２】
なお、面内分布の補正については、軸対称分布に限らず、分布に偏心などの非対称な分布がある場合でも適用できる。特に、エッチング装置ではエッチングリアクタのプロセスガス排気流路の構造などの影響でエッチング特性も偏心をもつことになる。また、ラジカルの種類による排気速度の差などによっても偏心の特性が異なることがある。こうした問題は、基本的にはハード的に解決されるのが望ましいが、それに限界がある場合でも、本発明により補正できる。
【００３３】
ここまでは面内分布およびばらつきを模式的に示してきたが、図８に実際のＣＤバイアスのばらつきと補正による効果を示す。
【００３４】
図８（ａ）は、従来の投影露光でＯＰＣ／ＰＰＣにより補正した結果を、図８（ｂ）は、本発明による補正後の結果を、それぞれ粗部（ｉｓｏ）、密部（ｄｅｎｓｅ）について示したものである。ここではＣＤバイアスの値の周方向の分布を示しているが、１つの半径位置について、ウエハ面内の周方向に４点計測した値を示している。
【００３５】
投影露光でＯＰＣ／ＰＰＣを用いた（ａ）では、ＣＤバイアスの値は、粗部ではわずかに中心で値が大きいもののほぼ均一であるのに対して、密部では外周のＣＤバイアス値がやや大きい傾向があり、粗部と密部でＣＤバイアスの分布が異なる。また、密部では、特に最外周でＣＤバイアスのばらつきが大きい。これは排気構造による偏心などの影響を受けているものと思われる。これらの結果として、ゲート加工の仕上り寸法は最大で３〜４ｎｍ程度のばらつきを持っている。
【００３６】
これに対して、本発明による補正を用いた（ｂ）では、粗部・密部のＣＤバイアスの値がほぼ一致し、分布もほぼ均一となって、そろった分布をもつようになっている。さらに、密部の最外周部でのばらつきも補正されて、全体にばらつきが低減されて１〜２ｎｍ以下を実現することができた。
【００３７】
ところで、図７の実施例の説明で述べたように、パターニングの補正は、計測結果に基づきフィードバックされるだけでなく、あらかじめデータベース化しておいた情報に基づき補正することも行われる。特に、多品種少量生産では、このように毎回パターンや面内分布を測定して補正を加える方法よりも、あらかじめ蓄積しておいたデータベースに基づいてパターニング条件を補正する方がはるかに現実的である。また、実際の量産ラインでは、パターニング装置もエッチング装置も複数台を使うことになるが、それぞれの装置が分布に機差をもっているために、これも考慮して補正データを作成する必要がある。
【００３８】
このような要求に対応するゲート加工のフローチャートが図９の実施例である。パターニングの補正データは、装置特性の測定結果とＯＰＣ／ＰＰＣのデータからデバイスのＰ型領域・Ｎ型領域、密部・粗部といった区分けに応じて、あらかじめ作成されている。さらに、パターニング装置Ｐｔ−ｉ、エッチング装置Ｅｔｃｈ−ｊ（Ｉ，ｊは装置番号）の分布特性のデータも反映されている。たとえば、パターニング装置Ｐｔ−１，エッチング装置Ｅｔｃｈ−２を用いた場合の粗部のＰ型領域についての補正データ（ｐ−ｉｓｏ）１，２は、
ｆ（ＯＰＣ（ｐ−ｉｓｏ），Ｐｔ−１，Ｅｔｃｈ−２）
で表わされる。ＯＰＣ（ｐ−ｉｓｏ）は、粗部のＰ型領域についてのデバイス回路パターン（例えば直線部・Ｌ字部・端部）ごとのＯＰＣ／ＰＰＣ補正データを示す。
【００３９】
この場合、ウエハの加工は、レジスト塗布（Ｓ３１）→パターニング（Ｓ３２）→ゲート材料エッチング（Ｓ３４）→レジストパターン除去（Ｓ３５）とシンプルに流れていく。このときに、あらかじめ、処理を行うパターニング装置、エッチング装置を指定して、それに対応した補正データがパターニング装置に受け渡される。これにより、デバイス構造起因のばらつき（ＰＮ差、粗密差）、パターニング装置およびエッチング装置の面内分布および機差も含めて補正されたパターニング加工が行われるので、これに引き続いてあらかじめ指定されたエッチング装置により加工を行うことで、装置間の機差も吸収することができ、１ｎｍ程度の極めて高い精度で均一な加工を行うことが可能となる。
【００４０】
以上のように、本発明は、直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、パターニング後のレジストパターンの面内分布を計測してレジストパターン面内分布特性を取得する工程と、エッチング加工後のゲートパターン面内分布を計測してゲートパターン面内分布特性を取得する工程とを有し、レジストパターン面内分布特性とゲートパターン面内分布特性とデバイス起因のばらつき特性の情報に基づき、ゲートパターンの加工結果が均一化するようパターニング情報を補正するようにした。
【００４１】
また、本発明は、記上記半導体デバイスの製造方法において、レジストパターン面内分布がレジスト膜ＣＤ値（ＣＤｐｒ）であり、ゲートパターン面内分布がゲート加工の仕上がりＣＤ値（ＣＤｇ）であり、パターニング情報の補正がゲートパターンの粗密に対応したＣＤバイアス値（ＣＤｂ）を用いたレジスト膜ＣＤ値（ＣＤｐｒ）の補正とした。
【００４２】
さらに、本発明は、直接描画方式のパターニング工程とエッチング工程をそなえた半導体デバイスの製造方法において、あらかじめ取得したデバイス構造に起因するばらつき・パターニング装置とエッチング装置の面内分布特性および機差を考慮したパターニング補正データを用いて一括露光によりパターニングする工程を有する。
【００４３】
また、本発明は、レジスト塗布手段と、直接描画方式のパターニング手段と、レジストパターン計測手段と、エッチング手段と、エッチングパターン計測手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、前記レジストパターン計測手段および前記エッチングパターン計測手段から各々取得された面内分布をデータベース化する手段と、前記データベース化されたデータをもとにデバイス起因のばらつきと前記面内分布の両方を補正するパターニング補正データを生成する手段とを有し、前記パターニング補正データでパターニング条件を補正するように構成した。
【００４４】
また、本発明は、レジスト塗布手段と、一括露光方式のパターニング手段と、エッチング手段と、レジスト除去手段とを有する半導体デバイスの製造システムにおいて、前記パターニング手段は、あらかじめ所有するデータベースパターンに基づきパターニング条件を補正するように構成した。
【００４５】
本発明により、粗密差やＰＮ差などのデバイス構造起因のばらつきおよびウエハ面内分布による加工仕上り寸法のばらつきを低減することができ、均一で精度の高い加工が可能となる。
【図面の簡単な説明】
【図１】半導体デバイスの加工方法を示す図。
【図２】エッチング加工によるＣＤバイアスを示す図。
【図３】パターンの粗部と密部のエッチング特性に違いが生じるメカニズムを説明する原理図。
【図４】従来の方法によりエッチング特性の粗密差を補正する原理図。
【図５】従来の方法によるデバイス加工のフローチャート。
【図６】本発明によりエッチング特性の粗密差と面内分布のばらつきを補正する方法を説明する原理図。
【図７】本発明によるデバイス加工のフローチャート。
【図８】本発明を適用してデバイス加工ばらつきを低減した実施例。
【図９】本発明の別の実施例によるデバイス加工のフローチャート。
【符号の説明】
１…半導体基板、２…ゲート膜、３…レジスト膜
ＣＤｐｒ…レジスト膜のＣＤ値
ＣＤｇ…ゲート加工の仕上りＣＤ値
ＣＤ−ｂ…ＣＤバイアス
添字
ｉ：粗部（ｉｓｏ）、ｄ：密部（ｄｅｎｓｅ）
ｃ：中心部、ｅ：外周部
【図１】
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【図２】
2005063993.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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