(57)【要約】  【課題】  発振周波数が低い場合でも、簡単な回路で発振開始検出回路を構成できるようにする。  【解決手段】  この発振開始検出回路は、第１の電源電位と第２の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して２値信号を出力する第１の論理回路１１と、第１の論理回路の出力信号を反転するインバータ１２と、第１の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータの出力信号に同期してさらに移送する電荷移送回路Ｑ１等と、電荷移送回路から出力される電荷を充電するコンデンサＣ２と、コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第２の論理回路１３とを具備する。【選択図】  図１
2005311639.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電位と第２の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して２値信号を出力する第１の論理回路と、
前記第１の論理回路の出力信号を反転するインバータと、
前記第１の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷を前記インバータの出力信号に同期してさらに移送する電荷移送回路と、
前記電荷移送回路から出力される電荷を充電するコンデンサと、
前記コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第２の論理回路と、
を具備する発振開始検出回路。
【請求項２】
前記第１の論理回路が、第１の電源電位と第２の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のロジックレベルを反転して２値信号を出力するインバータである、請求項１記載の発振開始検出回路。
【請求項３】
前記第１の論理回路が、ヒステリシス特性を有するシュミットトリガ回路である、請求項１記載の発振開始検出回路。
【請求項４】
前記電荷移送回路が、
前記第１の論理回路の出力信号に基づいて、電源電位から間欠的に電荷を流出させる第１のトランジスタと、
前記第１のトランジスタから供給される電荷を充電する第２のコンデンサと、
前記インバータの出力信号に基づいて、前記第２のコンデンサから間欠的に電荷を流出させて出力する第２のトランジスタと、
を含む、請求項１〜３のいずれか１項記載の発振開始検出回路。
【請求項５】
前記第１のトランジスタが、前記第１の論理回路の出力信号が印加されるゲートと、電源電位に接続されたソースと、前記第２のコンデンサに接続されたドレインとを有するＰチャネルＭＯＳトランジスタであり、
前記第２のトランジスタが、前記インバータの出力信号が印加されるゲートと、前記第２のコンデンサに接続されたソースと、前記コンデンサに接続されたドレインとを有するＰチャネルＭＯＳトランジスタである、
請求項４記載の発振開始検出回路。
【請求項６】
前記コンデンサと並列に接続された抵抗をさらに具備する請求項１〜５のいずれか１項記載の発振開始検出回路。
【請求項７】
前記第２の論理回路が、前記コンデンサに電気的に接続された入力端子を有するインバータである、請求項１〜６のいずれか１項記載の発振開始検出回路。
【請求項８】
請求項１〜７のいずれか１項記載の発振開始検出回路を具備する半導体集積回路。
【請求項９】
前記発振回路によって生成される発振信号を入力し、前記論理回路から出力される検出信号が活性化されたときに発振信号を出力する出力回路をさらに具備する請求項８記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源投入後等において発振回路における発振動作が安定したことを表す検出信号を出力する発振開始検出回路に関し、さらに、そのような発振開始検出回路を内蔵した半導体集積回路に関する。
【背景技術】
【０００２】
一般に、ディジタル信号を扱う装置においては、クロック信号を生成するために、水晶振動子、セラミック振動子、又は、ＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いた発振回路が用いられている。また、発振回路において生成されたクロック信号は、クロック信号に同期して動作する多数の回路に供給される。
【０００３】
装置の電源投入後のような発振開始の初期状態において、発振回路は完全な発振状態に達しておらず、発振信号の小さな振幅が徐々に大きくなり、やがて完全な発振状態における振幅に成長して発振が安定する。このように、発振開始の初期状態においては、発振信号の振幅が小さいので、電源ラインのノイズによる異常発振や、電源ラインを信号経路とした帰還発振が発生し易い。そこで、発振開始の初期状態における発振信号を他の回路に供給せずに、発振が安定してから発振信号を他の回路に供給するために、発振開始検出回路が用いられている。
【０００４】
従来の発振開始検出回路は、コンデンサと抵抗の時定数を利用したり、カウンタを利用することにより、発振が安定するまでのタイミングを生成していた。しかしながら、コンデンサと抵抗の時定数を利用してタイミングを生成する場合には、発振周波数が低いと時定数を大きくする必要があるので、コンデンサの容量や抵抗の値を大きくしなければならず、半導体集積回路においてチップ面積が増加してしまうという問題があった。また、カウンタを利用する場合には、電源投入時にカウンタをリセットすることが難しく、カウンタの初期状態が定まらないという問題があった。
【０００５】
図６に、従来の発振開始検出回路の例を示す。この発振開始検出回路は、発振回路によって生成された発振信号を反転するインバータ１及び２と、インバータ１の出力信号がゲートに印加されるＰチャネルＭＯＳトランジスタＱ１と、インバータ２の出力信号がゲートに印加されるＰチャネルＭＯＳトランジスタＱ２と、トランジスタＱ１のドレインと接地電位との間に接続されたコンデンサＣ１と、トランジスタＱ２のドレインと接地電位との間に接続されたコンデンサＣ２及び抵抗Ｒ１と、コンデンサＣ２に充電された電荷によって発生する電位ＶＣ０に基づいて検出信号を出力するインバータ３とを有している。
【０００６】
図６に示す発振開始検出回路は、発振信号に同期してトランジスタＱ１及びＱ２が交互にオン・オフを繰り返すことにより、コンデンサＣ１及びＣ２に徐々に電荷を充電し、コンデンサＣ２に所定の電荷量が蓄積されて、一端の電位ＶＣ０がインバータ３のロジックレベルを超えたときに、発振回路が発振動作を開始してから所定の時間が経過したことを表す検出信号をハイレベルからローレベルに活性化させる。ここで、コンデンサＣ１及びＣ２の容量値と抵抗Ｒ１の抵抗値を適切な値に設定するにより、例えば、トランジスタＱ２が１０回オンすることによって、検出信号のレベルを変化させることができる。
【０００７】
このような発振開始検出回路において、時定数を大きくするには、コンデンサＣ２の容量値をコンデンサＣ１の容量値より十分に大きくしなければならず、半導体集積回路においてチップ面積が増加してしまうという問題があった。また、半導体集積回路においては、容量値の大きなコンデンサを形成することが困難なので、数十μ秒〜数百μ秒の単位の発振開始検出時間を実現することは困難であった。
【０００８】
関連する技術として、下記の特許文献１には、ＭＨｚオーダーの高い周波数領域でクロック信号の停止の有無を判別することが可能なクロック信号停止検出回路が開示されている。このクロック信号停止検出回路においては、ダイオード、あるいはＭＩＳトランジスタの寄生ダイオードと、コンデンサとを利用した電圧変換回路が、クロック信号に基づいて昇圧動作を行う。昇圧電圧と基準電圧とを比較することにより、クロック信号が入力されているか否かが判別される。しかしながら、クロック信号の周波数が低い場合には、図６に示す発振開始検出回路と同様に、コンデンサの容量や抵抗の値を大きくしなければならず、同様の問題が生じる。
【０００９】
また、下記の特許文献２には、電源投入時の発振の初期に、発振開始検出回路を用いて、発振が安定したか否かを判定する半導体集積回路が開示されている。この発振開始検出回路においては、入力部にロジックレベルを変えた２つのインバータを用いることにより、非常に正確に発振が安定状態であるか非安定状態であるかを判定することができる。しかしながら、特許文献２の図２に示されているように、この発振開始検出回路においては、上記２つのインバータを始め、２つの分周器やその他の論理回路が必要となるので、回路が複雑になってしまう。
【特許文献１】特開平１１−２８４１３１号公報  （第１頁、図１）
【特許文献２】特開平５−４８４４１号公報  （第１頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、上記の点に鑑み、本発明は、発振周波数が低い場合でも、簡単な回路で発振開始検出回路を構成できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
以上の課題を解決するため、本発明に係る発振開始検出回路は、第１の電源電位と第２の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定し、発振回路によって生成される発振信号を入力して２値信号を出力する第１の論理回路と、第１の論理回路の出力信号を反転するインバータと、第１の論理回路の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータの出力信号に同期してさらに移送する電荷移送回路と、電荷移送回路から出力される電荷を充電するコンデンサと、コンデンサに充電された電荷によって発生する電位に基づいて、検出信号を活性化する第２の論理回路とを具備する。
【００１２】
ここで、第１の論理回路としては、第１の電源電位と第２の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のロジックレベルを反転して２値信号を出力するインバータを用いても良いし、ヒステリシス特性を有するシュミットトリガ回路を用いても良い。
【００１３】
また、電荷移送回路が、第１の論理回路の出力信号に基づいて、電源電位から間欠的に電荷を流出させる第１のトランジスタと、第１のトランジスタから供給される電荷を充電する第２のコンデンサと、インバータの出力信号に基づいて、第２のコンデンサから間欠的に電荷を流出させて出力する第２のトランジスタとを含むようにしても良い。
【００１４】
その場合に、第１のトランジスタが、第１の論理回路の出力信号が印加されるゲートと、電源電位に接続されたソースと、第２のコンデンサに接続されたドレインとを有するＰチャネルＭＯＳトランジスタであり、第２のトランジスタが、インバータの出力信号が印加されるゲートと、第２のコンデンサに接続されたソースと、コンデンサに接続されたドレインとを有するＰチャネルＭＯＳトランジスタであるようにしても良い。
【００１５】
以上において、発振開始検出回路が、コンデンサと並列に接続された抵抗をさらに具備するようにしても良い。また、第２の論理回路として、コンデンサに電気的に接続された入力端子を有するインバータを用いるようにしても良い。
【００１６】
また、本発明に係る半導体集積回路は、以上に述べたいずれかの発振開始検出回路を具備している。この半導体集積回路は、発振回路によって生成される発振信号を入力し、論理回路から出力される検出信号が活性化されたときに発振信号を出力する出力回路をさらに具備するようにしても良い。
【発明の効果】
【００１７】
本発明によれば、第１の電源電位と第２の電源電位との中点電位から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定する第１の論理回路の出力信号に従って充電されたコンデンサの電位に基づいて検出信号を活性化するようにしたので、簡単な回路で時定数の大きな発振開始検出回路を構成できるようになった。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。
図１は、本発明の第１の実施形態に係る発振開始検出回路を含む構成を示す図である。発振開始検出回路１０は、水晶振動子、セラミック振動子、又は、ＳＡＷ振動子等の振動子２１を用いて発振動作を行う発振回路２０と、発振信号の出力を制御する出力回路３０と共に、半導体集積回路に内蔵されている。
【００１９】
図１に示すように、発振開始検出回路１０は、発振回路２０によって生成された発振信号を入力して２値信号を出力する第１の論理回路としてインバータ１１と、インバータ１１の出力信号を反転するインバータ１２と、インバータ１１の出力信号がゲートに印加されるＰチャネルＭＯＳトランジスタＱ１と、インバータ１２の出力信号がゲートに印加されるＰチャネルＭＯＳトランジスタＱ２と、トランジスタＱ１のドレイン及びトランジスタＱ２のソースの接続点と電源電位ＶＳＳ（本実施形態においては、接地電位とする）との間に接続されたコンデンサＣ１と、トランジスタＱ２のドレインと電源電位ＶＳＳとの間に接続されたコンデンサＣ２及び抵抗Ｒ１と、コンデンサＣ２に充電された電荷によって発生する電位ＶＣ１を入力して動作する第２の論理回路としてインバータ１３とを有している。
【００２０】
ここで、トランジスタＱ１は、インバータ１１の出力信号が印加されるゲートと、電源電位ＶＤＤに接続されたソースと、コンデンサＣ１に接続されたドレインとを有する。また、トランジスタＱ２は、インバータ１２の出力信号が印加されるゲートと、コンデンサＣ１に接続されたソースと、コンデンサＣ２に接続されたドレインとを有する。
【００２１】
トランジスタＱ１は、インバータ１１の出力信号に基づいて、電源電位ＶＤＤから間欠的に電荷を流出させ、コンデンサＣ１は、トランジスタＱ１から供給される電荷を充電する。また、トランジスタＱ２は、インバータ１２の出力信号に基づいて、コンデンサＣ１から間欠的に電荷を流出させる。このようにして、トランジスタＱ１及びＱ２とコンデンサＣ１は、インバータ１１の出力信号に同期して電荷を移送すると共に、移送された電荷をインバータ１２の出力信号に同期してさらに移送する電荷移送回路を構成している。なお、トランジスタＱ１及びＱ２として、ＰチャネルＭＯＳトランジスタの替わりにＮチャネルＭＯＳトランジスタを用いることもできる。
【００２２】
本実施形態においては、インバータ１１として、ロジックレベルをずらしたインバータを用いている。インバータ１１は、電源電位ＶＤＤと電源電位ＶＳＳとの中点電位（ＶＤＤ＋ＶＳＳ）／２から所定の電圧だけ離れた電位を基準として、入力信号のロジックレベルを反転して２値信号を出力する。なお、インバータ１１の替わりとして、中点電位（ＶＤＤ＋ＶＳＳ）／２から所定の電圧だけ離れた電位を基準として入力信号のレベルを判定する論理回路であれば、いかなるものを用いても良い。
【００２３】
図２に、図１に示すインバータ１１の構成を示す。図２に示すように、インバータ１１は、ＰチャネルＭＯＳトランジスタＱ３と、ＮチャネルＭＯＳトランジスタＱ４とによって構成される。
【００２４】
図２に示すようなインバータにおいて、ＰチャネルＭＯＳトランジスタＱ３のドレイン電流ＩＰとＮチャネルＭＯＳトランジスタＱ４のドレイン電流ＩＮとの間には、次のような関係がある。
ＩＰ  ＝  ＩＮ    …  (１)
また、ＰチャネルＭＯＳトランジスタのドレイン電流ＩＰは次式で表される。
【数１】
2005311639.tif 000003
一方、ＮチャネルＭＯＳトランジスタのドレイン電流ＩＮは次式で表される。
【数２】
2005311639.tif 000004
ここで、βＰはＰチャネルＭＯＳトランジスタの利得係数、βＮはＮチャネルＭＯＳトランジスタの利得係数、ＶＬはインバータの入力しきい電位（ロジックレベル）、ＶＴＰはＰチャネルＭＯＳトランジスタのしきい電圧、ＶＴＮはＮチャネルＭＯＳトランジスタのしきい電圧を表す。
【００２５】
ＰチャネルＭＯＳトランジスタの利得係数βＰは次式で表される。
【数３】
2005311639.tif 000005
一方、ＮチャネルＭＯＳトランジスタの利得係数βＮは次式で表される。
【数４】
2005311639.tif 000006
ここで、ＷＰはＰチャネルＭＯＳトランジスタのチャネル幅、ＬＰはＰチャネルＭＯＳトランジスタのチャネル長、ＷＮはＮチャネルＭＯＳトランジスタのチャネル幅、ＬＮはＮチャネルＭＯＳトランジスタのチャネル長を表す。また、μＰは正孔易動度、μＮは電子易動度、ＣＰはＰチャネルＭＯＳトランジスタの単位面積当たりのゲート絶縁膜の容量、ＣＮはＮチャネルＭＯＳトランジスタの単位面積当たりのゲート絶縁膜の容量を表す。
【００２６】
一般的に、電子易動度μＮは、正孔易動度μＰの３〜４倍の値である。従って、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとにおいて、単位面積当たりのゲート絶縁膜の容量、チャネル幅、チャネル長が等しい場合には、（４）式と（５）式から、ＮチャネルＭＯＳトランジスタの利得係数βＮが、ＰチャネルＭＯＳトランジスタの利得係数βＰよりも大きくなる。従って、（２）式と（３）式から、ＮチャネルＭＯＳトランジスタのドレイン電流ＩＮが、ＰチャネルＭＯＳトランジスタのドレイン電流ＩＰよりも大きい値となることが分る。
【００２７】
しかし、（１）式が成り立つので、ＰチャネルＭＯＳトランジスタのドレイン電流ＩＰとＮチャネルＭＯＳトランジスタのドレイン電流ＩＮとは、等しくなる必要がある。そのときのインバータのロジックレベルＶＬは、次式で表される。
【数５】
2005311639.tif 000007
（６）式によれば、インバータのロジックレベルＶＬは、２つの電源電位の中点電位（ＶＤＤ＋ＶＳＳ）／２よりもＶＳＳ側に寄ってしまう。
【００２８】
そのため、従来のインバータにおいては、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間で、チャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌを異ならせることにより、インバータのロジックレベルＶＬを２つの電源電位の中点電位に近付けていた。これとは逆に、本実施形態において用いるインバータ１１においては、ロジックレベルＶＬを、２つの電源電位の中点電位から所定の電圧だけ離すようにしている。
【００２９】
再び図１を参照すると、図１に示す発振開始検出回路は、インバータ１１の出力信号に同期してトランジスタＱ１及びＱ２が交互にオン・オフを繰り返すことにより、コンデンサＣ１及びＣ２に徐々に電荷を充電する。コンデンサＣ２に所定の電荷量が蓄積されて、一端の電位ＶＣ１がインバータ１３のロジックレベルを超えたときに、インバータ１３から出力される検出信号がハイレベルからローレベルに活性化される。
【００３０】
図３に、発振回路の出力波形とコンデンサＣ２の一端における電位変化を示す。図３においては、従来の発振開始検出回路におけるコンデンサＣ２の一端の電位ＶＣ０と、本実施形態に係る発振開始検出回路におけるコンデンサＣ２の一端の電位ＶＣ１とを、比較のために示している。
【００３１】
図３に示すように、発振回路２０から出力される発振信号の振幅は、時間と共に次第に増加する。従来の発振開始検出回路におけるコンデンサＣ２の一端の電位ＶＣ０は、発振回路２０が発振動作を開始すると発振信号の振幅が小さくても増加するが、本実施形態に係る発振開始検出回路におけるコンデンサＣ２の一端の電位ＶＣ１は、発振回路２０から出力される発振信号の振幅が小さいときは増加せず、発振信号の振幅が所定の値を超えてから増加を開始する。
【００３２】
ここで、所定の値とは、電源電位ＶＤＤと電源電位ＶＳＳとの中点電位ＶＭ＝（ＶＤＤ＋ＶＳＳ）／２と、インバータのロジックレベルＶＬＬ又はＶＬＨとの電位差（ＶＭ−ＶＬＬ）又は（ＶＬＨ−ＶＭ）である。なお、ロジックレベルＶＬＬは、中点電位ＶＭよりもＶＳＳ側に寄ったロジックレベルであり、ロジックレベルＶＬＨは、中点電位ＶＭよりもＶＤＤ側に寄ったロジックレベルである。
【００３３】
このようにロジックレベルがずらされたインバータを用いることにより、発振開始検出時間を長くすることができるので、発振周波数が低い場合にも対応できるようになり、従来の発振開始検出回路の構成では実現困難であった数百μ秒の発振開始検出時間を実現することができるようになった。
【００３４】
なお、電源が投入されている間に発振回路２０を停止させる場合には、トランジスタスイッチ等を用いて、コンデンサＣ１及びＣ２に充電された電荷を放電させることにより、検出信号を非活性化することが望ましい。
【００３５】
出力回路３０は、発振開始検出回路１０によって生成される検出信号と発振回路２０によって生成される発振信号との論理和を求めるＮＯＲ回路３１と、ＮＯＲ回路３１の出力信号を反転させるインバータ３２とを含んでいる。出力回路３０は、発振開始検出回路１０から出力される検出信号がローレベルとなったときに、発振回路３０から入力される発振信号を半導体集積回路内外の他の回路に出力する。このようにして、発振開始検出回路１０が、電源投入後等において発振回路２０が発振動作を開始してから所定の時間が経過したことを表す検出信号を出力回路３０に供給することにより、出力回路３０は、発振回路２０によって生成される発振信号を他の回路に供給することができる。
【００３６】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る発振開始検出回路を含む構成を示す図である。本発明の第２の実施形態においては、第１の実施形態におけるインバータ１１を、ヒステリシス特性を有するシュミットトリガ回路４１に変更している。
【００３７】
図５に、シュミットトリガ回路の構成例を示す。シュミットトリガ回路４１は、２段に接続されたインバータ４２及び４３と、インバータ４２の入力側に設けられた入力抵抗Ｒ２と、インバータ４３の出力側からインバータ４２の入力側に出力信号を正帰還させるための帰還抵抗Ｒ３とを含んでいる。シュミットトリガ回路４１は、抵抗Ｒ２及びＲ３の抵抗値によって決定される所定の値よりも小さい振幅を有する入力信号には反応せず、入力信号の振幅が所定の値を超えた場合に、出力信号を変化させる。
【００３８】
以上においては、発振回路２０が発振動作を開始してから所定の時間が経過した時に、発振開始検出回路１０が検出信号をハイレベルからローレベルに活性化する例について説明したが、発振回路２０が発振動作を開始してから所定の時間が経過した時に、発振開始検出回路１０が検出信号をローレベルからハイレベルに活性化するようにしても良い。その場合には、出力回路３０において、ＮＯＲ回路の替わりにＮＡＮＤ回路を用いるようにする。
【産業上の利用可能性】
【００３９】
本発明は、電源投入後等において発振回路における発振動作が安定したことを表す検出信号を出力する発振開始検出回路、又は、そのような発振開始検出回路を内蔵した半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係る発振開始検出回路を含む構成を示す図。
【図２】図１に示すインバータ１１の構成を示す図。
【図３】発振回路の出力波形とコンデンサＣ２の一端における電位変化を示す図。
【図４】本発明の第２の実施形態に係る発振開始検出回路を含む構成を示す図。
【図５】シュミットトリガ回路の構成例を示す図。
【図６】従来の発振開始検出回路の例を示す図。
【符号の説明】
【００４１】
１０、４０  発振開始検出回路、  １１〜１３  インバータ、  ２０  発振回路、  ２１  振動子、  ３０  出力回路、  ３１  ＮＯＲ回路、  ３２  インバータ、  Ｑ１〜Ｑ４  トランジスタ、  Ｃ１〜Ｃ２  コンデンサ、  Ｒ１〜Ｒ３  抵抗
【図１】
2005311639.tif 000008
【図２】
2005311639.tif 000009
【図３】
2005311639.tif 000010
【図４】
2005311639.tif 000011
【図５】
2005311639.tif 000012
【図６】
2005311639.tif 000013