(57)【要約】【課題】  非同期の多チャンネルのステッピングモータ制御に対して複雑な制御を行うことなく、低速回転時にも騒音の低減効果が薄れることなく、ステッピングモータの振動や騒音を低減することができ、自動焦点調整に掛かる時間を短縮する。【解決手段】  シリアルデータ通信制御回路１と、ＤＡＣ回路２，３と、ステッピングモータ駆動回路４，５と、ステッピングモータ７とで構成されるステッピングモータ駆動装置において、ＣＰＵ等から出力される２値化３線信号（CLK，DATA，ENAB）をシリアルデータ通信制御回路１に入力して、シリアルデータ通信回路１で３線信号（CLK，DATA，ENAB）をシリアルパラレル変換して、ＤＡＣ回路２，３をコントロールすると共に、ＤＡＣ回路２，３の出力でステッピングモータ駆動回路の出力電流をコントロールする。【選択図】    図１
2005192321.tif 000002
【特許請求の範囲】
【請求項１】
シリアルデータ通信制御回路と、ＤＡＣ回路と、ステッピングモータ駆動回路と、ステッピングモータとから構成されるステッピングモータ駆動装置において、
前記シリアルデータ通信回路は、ＣＰＵ等から出力される２値化３線信号（CLK，DATA，ENAB）をシリアルパラレル変換して、前記ＤＡＣ回路をコントロールすると共に、前記ＤＡＣ回路の出力で前記ステッピングモータ駆動回路の出力電流をコントロールすることを特徴とするステッピングモータ駆動装置。
【請求項２】
請求項１に記載されるステッピングモータ駆動装置において、
ＣＰＵ等から出力される前記２値化３線信号（CLK，DATA，ENAB）をシリアルデータ通信制御する前記シリアルデータ通信回路は、アドレスカウンタ回路と、データカウンタ回路と、タイミング信号発生回路と、シリアルパラレル変換回路と、アドレス選択デコーダ回路とからなり、前記２値化信号（CLK，ENAB）から前記２値化信号DATAをアドレスとデータとに分離するタイミングをカウントしてシリアルデータ通信制御し、シリアルデータ通信制御されたデータをアドレス設定されたレジスタ回路に蓄積して、シリアルデータ通信制御でコントロールされた前記レジスタ回路の出力で前記ＤＡＣ回路をコントロールすることを特徴とするステッピングモータ駆動装置。
【請求項３】
請求項１又は請求項２に記載されるステッピングモータ駆動装置において、
前記ステッピングモータ駆動回路は、２つのパワーアンプの前段にエラーアンプを備えており、前記パワーアンプを前記エラーアンプの出力に対称に配置した前記２つのパワーアンプの出力電流を電流検出アンプで検出して、前記エラーアンプにフィードバック制御をかける電流制御型ステッピングモータ駆動回路からなることを特徴とするステッピングモータ駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＳＣ（デジタルスチルカメラ）の高級機種や携帯用ビデオカメラにおいてズーム，フォーカス，絞り等の自動焦点調節制御に用いるステッピングモータ駆動装置に関するものである。
【背景技術】
【０００２】
ステッピングモータは、入力パルスの位相に応じた角度だけ回転するもので、その入力パルスの周期に応じて回転速度が制御される。
【０００３】
図１４はコンデンサの充放電を利用した従来のステッピングモータ駆動装置の入力パルスの例を１相について示した図で、図１４（Ａ）は高速回転時の入力パルス、図１４（Ｂ）は高速回転時の出力パルス、図１４（Ｃ）は低速回転時の入力パルス、図１４（Ｄ）は低速回転時の出力パルスの例をそれぞれ示す。
【０００４】
即ち、コンデンサの充放電を利用して、図１４（Ａ）又は図１４（Ｃ）に示すような方形波に基づいて図１４（Ｂ）又は図１４（Ｄ）のような台形波の励磁パルスを生成する。
【０００５】
従って、励磁パルスがローレベルからハイレベル、又はハイレベルからローレベルに至るときの台形波の傾斜は、コンデンサの値に応じた一定の値とされており、これによってステッピングモータの振動や騒音を低減している。
【０００６】
そして、この励磁パルスをＢＴＬ構成のステッピングモータ駆動回路を介してステッピングモータの２つの励磁コイルに供給することで、ステッピングモータを駆動制御していた。
【０００７】
しかしながら、このステッピングモータ駆動回路では、台形波の傾斜は回転速度にかかわらず一定であるため、回転速度が低くなるに従って、台形波の平坦期間に対する傾斜期間の割合が高速回転時に比べて次第に短くなる。
【０００８】
この結果、台形波が方形波に近づくため、低速回転時は騒音の低減効果が薄れるという課題があった。
【０００９】
図１５及び図１６はこの課題を改善した特許文献１の発明に関するもので、外部から２チャンネルの制御信号DA，DBと共に、基準クロックパルスCLKPを入力しており、２チャンネル制御信号DA，DBが反転した後、所定のタイミングで反転する内部クロックを基準クロックパルスCLKPに基づいて生成し、２チャンネルの制御信号DA，DBが反転してから内部クロックが反転するまでの間に、２チャンネルの制御信号DA，DBの値に応じてデジタルデータDA1〜DA4，DB1〜DB4を最大値から最小値、又は最小値から最大値へと一定のタイミングで変化させて生成出力するアップ／ダウン・カウンタ論理回路３７，３８と、デジタルデータDA1〜DA4，DB1〜DB4を最大値から最小値に応じた値の駆動信号VCA，VCBに変換してステッピングモータ駆動回路３９，４０の入力信号を生成するＤ／Ａコンバータ３５，３６を具備したステッピングモータ駆動装置で制御されていた。
【００１０】
このように構成された従来のステッピングモータ駆動装置は、外部から２チャンネルの制御信号DA，DBと共に、基準クロックパルスCLKPが入力すると、デジタルデータDA1，DA2，DA3，DA4，DB1，DB2，DB3，DB4は、２チャンネルの制御信号DA，DBが反転してからタイミングパルスが反転するまでの間に、２チャンネルの制御信号DA，DBの値に応じて、例えば２チャンネルの制御信号DA，DBの値がハイレベルのときはデジタルデータを最小値から最大値へと、又はローレベルのときはデジタルデータを最大値から最小値へと、それぞれ一定のタイミングで変化させて生成出力されるが、このタイミングは基準クロックパルスCLKPに基づいて生成される。
【００１１】
そして、ステッピングモータ駆動回路３９への入力信号を生成するＤ／Ａコンバータ３５とステッピングモータ駆動回路４０への入力信号を生成するＤ／Ａコンバータ３６とは、デジタルデータDA1〜DA4，DB1〜DB4を最大値から最小値に応じた値のアナログ電圧に変換する。
【００１２】
従って、基準クロックパルスCLKPの周期を変えれば、デジタルデータDA1〜DA4，DB1〜DB4を最大値から最小値、又は最小値から最大値へと変化させるのに要する時間を変えることができて、アナログ電圧が変化するときの傾斜を任意に設定できるようになる。
【００１３】
又、ステッピングモータ駆動回路３９及び４０は図１５に示されるように同一構成で、いわゆるＢＴＬ構成である。
【００１４】
ステッピングモータ駆動回路３９は、Ａチャンネルの駆動信号VCAを非反転パワーアンプ４１で増幅すると共に、これをインピーダンス変換用バッファアンプ４２を介して、反転パワーアンプ４３で増幅し、非反転パワーアンプ４１及び反転パワーアンプ４３の各出力端の間に接続されたＡチャンネルの励磁コイル１６を電流駆動して、励磁パルスを生成する。
【００１５】
同様に、ステッピングモータ駆動回路４０も動作し、Ｂチャンネルの励磁コイル２６を電流駆動して、励磁パルスを生成する。
【００１６】
このように、基準クロックパルスCLKPと２値化２相信号であるＡチャンネルの制御信号DA及びＢチャンネルの制御信号DBをステッピングモータ駆動回路３９，４０に入力して、Ａチャンネルの制御信号DAとＢチャンネルの制御信号DBとによって２相励磁パルスを生成する。
【００１７】
そして、ステッピングモータ６の固定子（図示しない）に設置された２相励磁コイル１６及び２６を２相励磁パルスによって励磁することで、２チャンネルの制御信号DA及びDBの位相に基づいて、ステッピングモータ６の回転子７の回転を制御していた。
【００１８】
ところで、ＤＳＣや携帯用ビデオカメラにおいて、ズームとフォーカスの自動調節機能を同時に動かして調節する場合に、ズームとフォーカスは、求められるステッピングモータ６の動作タイミングと基本動作の振る舞いが違うため、異なる２チャンネルのステッピングモータ駆動制御が発生した。
【００１９】
図１７は、２チャンネルのステッピングモータ駆動制御において、図１５で示す従来の技術で回路構成を実施した例を示す。
【００２０】
図１７から容易に分かるように、２チャンネルのステッピングモータを制御するために、基準クロックパルスCLKP1及びCLKP2を配置する。
【００２１】
基準クロックパルスCLKP1に対しては２値化２相信号である制御信号DAP1，DBP1を配置し、基準クロックパルスCLKP2に対しては２値化２相信号である制御信号DAP2，DBP2を配置する。
【００２２】
又、基準クロックパルスCLKP1と制御信号DAP1，DBP1とに対して、アップ／ダウン・カウンタ論理回路をそれぞれに有し、アップ／ダウン・カウンタ論理回路の出力に対してそれぞれのＤ／Ａコンバータを有する。
【００２３】
２値化２相信号である制御信号DAP1側のＤ／Ａコンバータの出力信号VCAP1を電圧制御型駆動回路に入力すると、ステッピングモータの励磁コイルを駆動する電圧制御型駆動回路の出力端子A1，NA1から出力を得る。
【００２４】
同様に、２値化２相信号である制御信号DBP1側のＤ／Ａコンバータの出力信号VCBP1を電圧制御型駆動回路に入力すると、ステッピングモータの励磁コイルを駆動する電圧制御型駆動回路の出力端子B1，NB1から出力を得る。
【００２５】
２値化２相信号である制御信号DAP2側のＤ／Ａコンバータの出力信号VCAP2を電圧制御型駆動回路に入力すると、ステッピングモータの励磁コイルを駆動する電圧制御型駆動回路の出力端子A2，NA2から出力を得る。
【００２６】
同様に、２値化２相信号である制御信号DBP2側のＤ／Ａコンバータの出力信号VCBP2を電圧制御型駆動回路に入力すると、ステッピングモータの励磁コイルを駆動する電圧制御型駆動回路の出力端子B2，NB2から出力を得る。
【００２７】
図１８は、図１５に示された従来の技術を活用した場合において、図１７の２チャンネルのステッピングモータ駆動制御における２値化２相信号である制御信号DAP1，DAP2と、基準クロックパルスCLKP1，CLKP2と、Ｄ／Ａコンバータの出力信号VCAP1，VCAP2のタイミングチャートの実施例である。
【００２８】
図１８は、異なる２チャンネルのステッピングモータ駆動制御に必要なＤ／Ａコンバータの出力信号VCAP1を得るために、基準クロックパルスCLKP1と制御信号DAP1とでコントロールし、Ｄ／Ａコンバータの出力信号VCAP2を得るために、基準クロックパルスCLKP2と制御信号DAP2とでコントロールしているタイミングチャートである。
【００２９】
図１８に示すように、基準クロックパルスCLKP1及びCLKP2に対して、非同期の基準クロックパルスが入力制御信号として必要となり、又、基準クロックパルスCLKP1に対する制御信号DAP1も、基準クロックパルスCLKP2に対する制御信号DAP2も非同期の基準クロックパルスに対しての入力制御信号が必要となる。
【特許文献１】特開平６−３４３２９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００３０】
近年のＤＳＣや携帯用ビデオカメラの機能や処理が複雑となり、ズーム，フォーカス，絞り等の制御に適用されるステッピングモータ駆動装置を制御する場合、前述のように多チャンネルの基準クロックパルスの周期を高速にしたり、低速にしたりして変動させる制御では、システムとして複雑な基準クロックパルスが複数必要となり、ＣＰＵ等のシステムコントロールにおいて問題が発生するので、ＣＰＵ等による通信制御を活用して多チャンネルのステッピングモータ駆動装置を制御することが必須となっている。
【００３１】
即ち、図１５及び図１６の従来のステッピングモータ駆動回路を活用して、図１７及び図１８のような複雑な通信制御に対応するには、多チャンネルの基準クロックパルスをＣＰＵ等に準備させて、基準クロックパルスの周期を任意に可変させ、その可変させた周期と同期がとれた多チャンネル制御信号を制御するような非同期回路のシステム構成となって、多チャンネルのステッピングモータ駆動装置の位置決め制御を高速、高精度、低騒音、低振動ですることが複雑になるという課題があった。
【００３２】
次に、従来のステッピングモータ駆動回路の出力の過渡応答性について図１５を用いて説明する。
【００３３】
非反転パワーアンプ４１及び反転パワーアンプ４３は、ステッピングモータ６の出力電流を決定する電圧制御を形成しており、この電圧制御によって決まる非反転パワーアンプ４１の非反転出力をＡとし、反転パワーアンプ４３の反転出力をそれぞれＮＡとする。
【００３４】
入力に対する過渡応答時間を考察すると、非反転出力Ａは非反転パワーアンプ４１の過渡応答時間であるαで設定され、反転出力ＮＡの過渡応答時間は、バッファアンプ４２があるため、バッファアンプ４２の過渡応答時間をβとし、反転パワーアンプ４３の過渡応答時間を非反転パワーアンプ４１と等しくαとしたときに、β＋αで決定される。
【００３５】
ステッピングモータ駆動回路の非反転出力A及び反転出力NAの過渡応答性について出力電流の応答時間はそれぞれα，β＋αとなり、α≠β＋αとなるので、この構成では、応答性は非対称となり、ステッピングモータ制御による自動焦点調整を行う場合の調節完了時間に達するまでに、過渡応答時間の差を調節する時間が余分にかかるという課題も存在する。
【００３６】
そこで、本発明は、前述の２つの課題を解決し、非同期の多チャンネルのステッピングモータ制御に対して複雑な制御を行うことなく、低速回転時にも騒音の低減効果が薄れることなく、ステッピングモータの振動や騒音を低減することができ、自動焦点調整に掛かる時間を短縮するステッピングモータ駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００３７】
本発明の請求項１に記載したステッピングモータ駆動装置は、図１，図２の回路図に示すように、シリアルデータ通信制御回路と、ＤＡＣ回路と、ステッピングモータ駆動回路と、ステッピングモータとから構成されるステッピングモータ駆動装置において、前記シリアルデータ通信回路はＣＰＵ等から出力される２値化３線信号（CLK，DATA，ENAB）をシリアルパラレル変換して、前記ＤＡＣ回路をコントロールすると共に、前記ＤＡＣ回路の出力で前記ステッピングモータ駆動回路の出力電流をコントロールするものである。
【００３８】
本発明の請求項２に記載したステッピングモータ駆動装置は、図２，図７の回路図に示すように、請求項１に記載されるステッピングモータ駆動装置において、ＣＰＵ等から出力される前記２値化３線信号（CLK，DATA，ENAB）をシリアルデータ通信制御する前記シリアルデータ通信回路は、アドレスカウンタ回路と、データカウンタ回路と、タイミング信号発生回路と、シリアルパラレル変換回路と、アドレス選択デコーダ回路とからなり、前記２値化信号（CLK，ENAB）から前記２値化信号DATAをアドレスとデータとに分離するタイミングをカウントしてシリアルデータ通信制御し、シリアルデータ通信制御されたデータをアドレス設定されたレジスタ回路に蓄積して、シリアルデータ通信制御でコントロールされた前記レジスタ回路の出力で前記ＤＡＣ回路をコントロールするものである。
【００３９】
本発明の請求項３に記載したステッピングモータ駆動装置は、図２，図７の回路図に示すように、請求項１又は請求項２に記載されるステッピングモータ駆動装置において、前記ステッピングモータ駆動回路は、２つのパワーアンプの前段にエラーアンプを備えており、前記パワーアンプを前記エラーアンプの出力に対称に配置した前記２つのパワーアンプの出力電流を電流検出アンプで検出して、前記エラーアンプにフィードバック制御をかける電流制御型ステッピングモータ駆動回路からなるものである。
【発明の効果】
【００４０】
本発明の請求項１記載によれば、前記シリアルデータ通信回路はＣＰＵ等から出力される２値化３線信号（CLK，DATA，ENAB）をシリアルパラレル変換して、前記ＤＡＣ回路をコントロールするので、前記ＤＡＣ回路の出力で前記ステッピングモータ駆動回路の出力電流をコントロールすることにより、前記ＤＡＣ回路の出力は、最小値から最大値までアナログ電圧が変化するときの傾斜を、シリアルデータ通信制御で多チャンネルのＤＡＣ回路に対して任意に設定コントロールできるようになり、非同期の多チャンネルのステッピングモータ制御に対して、低速回転時にも騒音の低減効果がうすれることなくステッピングモータの不要な振動や騒音を低減することができる。
【００４１】
上記構成の請求項２の本発明によれば、ＣＰＵ等から出力される前記２値化３線信号（CLK，DATA，ENAB）をシリアルデータ通信制御する前記シリアルデータ通信回路は、アドレスカウンタ回路と、データカウンタ回路と、タイミング信号発生回路と、シリアルパラレル変換回路と、アドレス選択デコーダ回路とからなり、前記２値化信号（CLK，ENAB）から前記２値化信号DATAをアドレスとデータとに分離するタイミングをカウントしてシリアルデータ通信制御し、シリアルデータ通信制御されたデータをアドレス設定されたレジスタ回路に蓄積して、シリアルデータ通信制御でコントロールされた前記レジスタ回路の出力で前記ＤＡＣ回路をコントロールすることにより、コントロールされた前記ＤＡＣ回路の出力は、最小値から最大値までアナログ電圧が変化するときの傾斜を、シルアルデータ通信制御で多チャンネルのＤＡＣ回路に対して、任意に設定コントロールできる。
【００４２】
又、アドレス選択デコーダとレジスタとＤＡＣ回路と駆動回路の適切な増設で、非同期の多チャンネルのステッピングモータ制御に対して、低速回転時にも騒音の低減効果が薄れることなくステッピングモータの振動や騒音を低減することができる。
【００４３】
上記構成の請求項３の本発明によれば、請求項１又は請求項２の何れかに記載されるステッピングモータ駆動装置において、前記ステッピングモータ駆動回路は、２つのパワーアンプの前段にエラーアンプを備えており、前記パワーアンプを前記エラーアンプの出力に対称に配置した前記２つのパワーアンプの出力電流を電流検出アンプで検出して、前記エラーアンプにフィードバック制御をかける電流制御型ステッピングモータ駆動回路からなるので、前記シリアルデータ通信制御回路で、ステッピングモータに流れる実際の電流値を検出してフィードバック制御することにより、コントロールする前記ＤＡＣ回路の高次bit化（高精度化）、高速化に対応できるようになり、ステッピングモータ駆動回路を高速、高精度出力化できる。
【００４４】
又、ステッピングモータ駆動回路の安定性と周波数特性はシステム毎に要望される特性に差があるが、ステッピングモータ駆動装置のシステム毎に要望される特性に合わせるエラーアンプ回路のコンデンサと抵抗とからなる位相補償回路を備えている上、前記エラーアンプの出力に対称に配置した前記２つのパワーアンプの出力電流を電流検出アンプで検出して、前記エラーアンプにフィードバック制御をかける電流制御型ステッピングモータ駆動回路とすることで、駆動部の切換時の過渡応答時間のずれ時間をなくしているので、自動焦点調節に要する時間を短縮できる。
【００４５】
更に、ステッピングモータ駆動回路に入力される前記ＤＡＣ回路の出力のダイナミックレンジに対しては、前記ＤＡＣ回路の出力の最小値から最大値の全領域を制御領域として活用できるようにステッピングモータの駆動利得を設計できる。
【００４６】
このように、ＣＰＵ等からシリアルデータ通信制御することで、コントロールされた前記ＤＡＣ回路の出力は、最小値から最大値までアナログ電圧が変化するときの傾斜を、多チャンネルのＤＡＣ回路に対して、任意に設定コントロール可能となり、非同期の多チャンネルのステッピングモータ制御に対して、低速回転時にも騒音の低減効果がうすれることなく、ステッピングモータの振動や騒音を低減できる上、自動焦点調整にかかる時間を短縮できる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明のステッピングモータ駆動装置の実施例１については図１を用いて説明し、本発明のステッピングモータ駆動装置の実施例２については図２，図３，図４，図５及び図６を用いて説明し、本発明のステッピングモータ駆動装置の実施例３については図７，図８，図９，図１０，図１１，図１２及び図１３を用いて説明する。
【００４８】
図１は本発明のステッピングモータ駆動装置の実施例１の構成を示す図、図２は本発明のステッピングモータ駆動装置の実施例２の構成を示す図であり、１はシリアルデータ通信制御回路、２及び３はＤＡＣ回路、４及び５はステッピングモータ駆動回路、６はステッピングモータ、７はステッピングモータ６の回転子、８及び１８はエラーアンプ、９，１０，１９及び２０はパワーアンプ、１１及び２１は電流検出帰還用の電流検出アンプ、１２及び１３はステッピングモータ駆動回路４の駆動利得比設定用の帰還抵抗、２２及び２３はステッピングモータ駆動回路５の駆動利得比設定用の帰還抵抗、１４はステッピングモータ駆動回路４の位相補償設定用のコンデンサ、１５はステッピングモータ駆動回路４の位相補償設定用の抵抗、２４はステッピングモータ駆動回路５の位相補償設定用のコンデンサ、２５はステッピングモータ駆動回路５の位相補償設定用の抵抗、１６及び２６はステッピングモータ６の励磁コイル、１７及び２７は励磁コイル１６及び２６に流れる電流を検出する抵抗である。
【００４９】
図１の本発明のステッピングモータ駆動装置の実施例１及び図２の本発明のステッピングモータ駆動装置の実施例２に示すように、ＣＰＵ等から入力される２値化３線信号（CLK，DATA，ENAB）をシリアルデータ通信制御回路１に入力して処理した上、ＤＡＣ回路２にコントロールされた信号DA0A〜DA3Aを入力すると共に、ＤＡＣ回路３にも同様にコントロールされた信号DA0B〜DA3Bを入力する。
【００５０】
図３は図２の本発明のステッピングモータ駆動装置の実施例２におけるＤＡＣ回路の構成を示す図で、シリアルデータ通信制御回路１からコントロールされた信号DA0A〜DA3Aは、バッファA1〜A4に入力して、スイッチS1〜S4をそれぞれコントロールし、電圧加算方式のＤＡＣ回路３に入力すると、出力電圧Ｖ(DACOA)は（数１）に示すようになる。
（数１）
V(DACOA)=VR*1/3*(A1(1/0)*1/20＋A2(1/0)*1/21＋A2(1/0)*1/22＋A2(1/0)*1/23)
（数１）において、A1(1/0)はスイッチS1の設定を１側に入力するのか、０側に入力するのかの選択、詰まり、次式のA1(1)=1か、A1(0)=0かの選択の意味であり、＊は掛算の意味である。
【００５１】
図４は図２の本発明のステッピングモータ駆動装置の実施例２におけるＤＡＣ回路のタイミングチャートで、シリアルデータ通信制御回路１から入力する信号DA0A〜DA3AをバッファA1〜A4で制御すると、電圧Ｖ(DACOA)が出力されるが、図４には信号DACOAのLSB側の動作を開始する部分と、信号DACOAのMSB側の動作を終了する部分とを示している。
【００５２】
図５は図２の本発明のステッピングモータ駆動装置の実施例２における電流制御型のステッピングモータ駆動回路の構成を示す図、図６は図５の電流制御型のステッピングモータ駆動回路の動作説明図で、信号DACOAの入力は、一般的な高次のＤＡＣ回路から出力されるものをLSB側からMSB側までフルレンジでコントロールされたものとし、三角波の波形信号で近似します。そこで、三角波の波形信号を信号DACOAとして入力し、電流制御型のステッピングモータ駆動回路４を動作させた場合の電流制御型のステッピングモータ駆動回路４の出力端子PAから出力端子NAに流れる電流（励磁コイル電流）を示したものである。
【００５３】
図７は本発明のステッピングモータ駆動装置の実施例３の構成を示す図で、シリアルデータ通信制御回路１は、アドレスカウンタ回路２８と、データカウンタ回路２９と、タイミング信号発生回路３０と、シリアルパラレル変換回路３１と、アドレス選択デコーダ回路３２と、レジスタ回路３３とからなる。
【００５４】
図７に示すステッピングモータ駆動装置の実施例３の構成によれば、ＣＰＵ等から出力される２値化３線信号（CLK，DATA，ENAB）でシリアルデータ通信制御回路１をシリアルデータ通信制御する。
【００５５】
２値化信号（CLK，ENAB）から２値化信号DATAをアドレスとデータとに分離するタイミングをカウントするために、アドレスカウンタ回路２８で２値化信号CLKからアドレスのカウントを読み出し、アドレスのカウントを終了すると、タイミング信号発生回路３０とシリアルパラレル変換回路３１とに信号ADTのトリガー信号を出力する。
【００５６】
又、アドレスカウンタ回路２８のカウント終了信号である信号ADOをデータカウンタ回路２９に入力し、データカウンタ回路２９で２値化信号CLKからデータのカウントを開始し、信号DATCをシリアルパラレル変換回路３１に入力すると、シリアルパラレル変換回路３１で、２値化信号DATAをパラレル信号のデータ信号SD0〜SD3と、アドレス信号SAD0〜SAD2とに分離する。
【００５７】
シリアルパラレル変換回路３１から出力されるアドレス信号SAD0〜SAD2と、２値化信号ENABを処理してタイミング信号発生回路３０から出力される信号RECのトリガー信号とを、アドレス選択デコーダ回路３２に入力した上、アドレス選択デコーダ回路３２でレジスタ書込みタイミング信号RCK0及びRCK1に処理して、レジスタ回路３３のアドレスを確定し、シリアルパラレル変換回路３１で２値化信号DATAを処理してなるデータ信号SD0〜SD3とレジスタ書込み信号RCK0及びRCK1信号のトリガー信号とを使って、レジスタ回路３３の所定のアドレスに書き込む。
【００５８】
そして、レジスタ回路３３の出力端子からアドレス信号DA0A〜DA3Aとデータ信号DA0B〜DA3Bとが、シリアルデータ通信制御回路１で前述のようにコントロールされた信号として、ＤＡＣ回路２とＤＡＣ回路３とにそれぞれ与えられる。
【００５９】
図８は図７のステッピングモータ駆動装置の実施例３におけるアドレスカウンタ回路，データカウンタ回路，タイミング信号発生回路及びシリアルパラレル変換回路の具体例を示す構成図である。
【００６０】
アドレスカウンタ回路２８は、Ｄ−フリップフロップと、ＡＮＤゲートと、ＯＲゲートとで構成され、２値化信号（CLK、ENAB）が入力すると、出力信号は、信号ADTをシリアルパラレル変換回路３１に出力すると共に、信号ADOをデータカウンタ回路２９に出力する。
【００６１】
データカウンタ回路２９はＤ−フリップフロップと、ＡＮＤゲートと、ＯＲゲートと、インバータゲートとで構成され、タイミング信号発生回路３０はＤ−フリップフロップと、ＯＲゲートとで構成され、シリアルパラレル変換回路３１はＤ−フリップフロップで構成される。
【００６２】
シリアルパラレル変換回路３１は、信号DATAをアドレスとデータに分離し、分離されたアドレス信号SAD0〜SAD2の出力と、データ信号SD0〜SD3の出力とが得られる。２値化信号ENABとデータカウンタ回路２９から出力された信号DATCとをタイミング信号発生回路３０で処理して信号RECを出力する。
【００６３】
図９は図７のステッピングモータ駆動装置の実施例３におけるアドレス選択デコーダ回路の具体例で、アドレス選択デコーダ回路３２では、図８のシリアルパラレル変換回路３１からのアドレス情報であるアドレス信号SAD0〜SAD2と、図８のタイミング発生回路３０からの信号RECとをＡＮＤゲートとインバータゲートとで合成し、レジスタ書込みタイミング信号RCK0，RCK1を出力する。
【００６４】
図１０は図７のステッピングモータ駆動装置の実施例３におけるレジスタ回路の具体例で、レジスタ回路３３は、Ｄ−フリップフロップで構成されており、図８のシリアルパラレル変換回路３１の出力であるデータ信号SD0〜SD3と、図９のアドレス選択デコーダ回路３２から出力されるレジスタ書込みタイミング信号RCK0，RCK1とを処理して、ＤＡＣ回路２，３をコントロールする信号DA0A〜DA3Aと信号DA0B〜DA3Bを得る。
【００６５】
図１１は、本発明のステッピングモータ駆動装置においてシリアルデータ通信制御を使用する場合の２値化３線信号（CLK，DATA，ENAB）のタイミングチャートを示す。ENAB信号が「１」から「０」の状態に遷移することで、信号CLKと信号DATAの状態を検出し始めて、信号CLKの立上りエッジにおける信号DATAの状態が「１」か「０」かを判断する。
【００６６】
アドレスをはじめに判断するために、信号CLKの立上りエッジの３カウント分の信号DATAが「１」か「０」かの状態を判断してアドレスを確定し、４カウント目の信号CLKの立上りエッジでの信号DATAの「１」か「０」か状態を判断して「書込み」か「読出し」かの判断を選択し、選択されたアドレスのレジスタ３３にデータ信号SD0〜SD3を書き込む。
【００６７】
なお、読出しのモードは使用しないため、実施例の説明は割愛する。
【００６８】
図１２の表は、ＤＡＣ回路２をコントロールするためのアドレス信号SAD2〜SAD0（０００）と書込み時の書込み／読出し信号DIR（０）〔但し、書込み／読出し信号DIR（１）の説明は割愛）とレジスタ３３のデータ信号SD3〜SD0（アドレス信号DA3A〜DA0A）との関係について示し、ＤＡＣ回路３をコントロールするためのアドレス信号SAD2〜SAD0（００１）と書込み時の書込み／読出し信号DIR（０）（読出し時の書込み／読出し信号DIR（１）の説明は割愛）とレジスタ３３のデータ信号SD3〜SD0（アドレス信号DA3A〜DA0A）との関係について示したものである。
【００６９】
図１３は、図８に示した構成のアドレスカウンタ回路２８，データカウンタ回路２９，タイミング信号発生回路３０及びシリアルパラレル変換回路３１と、図９に示した構成のアドレス選択デコーダ回路３２と、図１０に示した構成のレジスタ回路３３とを接続してなるシリアルデータ通信制御回路１に、２値化３線信号（CLK，DATA，ENAB）を入力した場合のタイミングチャートである。
【００７０】
図１３のタイミングチャートに示されているように、本発明の要部であるシリアルデータ通信制御回路１を活用することで、ＣＰＵ等からのシリアルデータ通信制御により、ＤＡＣ回路の出力は、最小値から最大値までアナログ電圧が変化するときの傾斜を、多チャンネルのＤＡＣ回路に対して、任意に設定コントロールでき、非同期の多チャンネルのステッピングモータ制御に対して、低速回転時にも騒音の低減効果が薄れることなく、ステッピングモータの不要な振動や騒音を低減することができる。
【００７１】
図５は電流制御型のステッピングモータ駆動回路で、図５に示されるように、パワーアンプ９及び１０の前段にエラーアンプ８を、エラーアンプ８の出力に対してパワーアンプ９及び１０を対称に配置し、又、パワーアンプ９のパワーアンプ出力PA及びパワーアンプ１０のパワーアンプ反転出力NAの間に励磁コイル１6と、励磁コイル１６に流れる電流を検出する抵抗値がRsAの抵抗１７とを挿入する。励磁コイル１６に流れる電流を検出する抵抗１７を検出する電流検出帰還用の電流検出アンプ１１の出力をステッピングモータ駆動回路４の抵抗値がR2の駆動利得比設定用の帰還抵抗１２と抵抗値がR1の駆動利得比設定用の帰還抵抗１３とに接続する構成になっている。
【００７２】
このような構成のステッピングモータ駆動回路４の駆動利得GMは、（数２）となる。
（数２）
GM=ΔIo/ΔV(DACOA)＝(1/RsA)*(R2/R1)*{1/(Sense Amp Gain)}（A/V）
但し、Sense Amp Gainは電流検出帰還用の電流検出アンプ１１のGainである。
【００７３】
図５の電流制御型のステッピングモータ回路４のパワーアンプ出力PA，パワーアンプ反転出力NAの入力信号DACOAに対する過渡応答時間は、次のように示される。
【００７４】
エラーアンプ８の過渡応答時間をγとし、パワーアンプ９及び１０の過渡応答時間をδとすると、入力信号DACOAに対する出力電流の出力応答時間はγ＋δでどちらの入力信号に対しても対称となる。
【００７５】
以上のように、図５の電流制御型のステッピングモータ回路４によれば、パワーアンプ９及び１０は対称の構成で、パワーアンプ９及び１０の入力信号も共通であるため、図１５の従来のステッピングモータ駆動装置のような構成では非対称応答であったものが、入力信号に対して同じ応答性を示し、ステッピングモータの励磁コイルの電流方向によってステッピングモータの過渡応答性が異なることはないので、周波数特性が改善される。
【００７６】
従って、多チャンネルのステッピングモータ制御に対して、低速で駆動するときも、高速で駆動するときも、シリアルデータ通信制御回路を通じてＤＡＣ回路を要望通りに制御できるようになって、ステッピングモータの振動や騒音を低減し、自動焦点調整の時間短縮を可能とする。
【産業上の利用可能性】
【００７７】
本発明のステッピングモータ駆動装置は、複雑な複数の信号入力を必要とせず、２値化３線信号（CLK,DATA,ENAB）でできる上、コントロールされた前記ＤＡＣ回路の出力は、最小値から最大値までアナログ電圧が変化するときの傾斜をシルアルデータ通信制御で多チャンネルの前記ＤＡＣ回路に対して任意に設定コントロールできるので、非同期の多チャンネルのステッピングモータ制御に対して、低速回転時にも騒音の低減効果が薄れることなくステッピングモータの不要な振動や騒音を低減でき、又、ステッピングモータ駆動回路において、２つのパワーアンプは対称に配置され、その入力信号も共通であるため、ステッピングモータ駆動電流の過渡応答性は、ステッピングモータコイルの電流方向によらず、対称となり、ステッピングモータ駆動電流の対称駆動特性と高速化の双方が実現できて、自動焦点調整の時間を短縮できるもので、ＤＳＣ（デジタルスチルカメラ）の高級機種や携帯用ビデオカメラにおいてズーム，フォーカス，絞り等の自動焦点調節制御に用いるのに適している。
【図面の簡単な説明】
【００７８】
【図１】本発明のステッピングモータ駆動装置の実施例１の構成図
【図２】本発明のステッピングモータ駆動装置の実施例２の構成図
【図３】本発明のステッピングモータ駆動装置の実施例２におけるＤＡＣ回路の構成図
【図４】本発明のステッピングモータ駆動装置の実施例２におけるＤＡＣ回路のタイミングチャート
【図５】本発明のステッピングモータ駆動装置の実施例２における電流制御型のステッピングモータ駆動回路の構成図
【図６】本発明のステッピングモータ駆動装置の実施例２における電流制御型のステッピングモータ駆動回路の動作説明図
【図７】本発明のステッピングモータ駆動装置の実施例３の構成図
【図８】ステッピングモータ駆動装置の実施例３におけるアドレスカウンタ回路，データカウンタ回路，タイミング信号発生回路及びシリアルパラレル変換回路の具体例を示す構成図
【図９】ステッピングモータ駆動装置の実施例３におけるアドレス選択デコーダ回路の具体例を示す図
【図１０】ステッピングモータ駆動装置の実施例３におけるレジスタ回路の具体例を示す図
【図１１】本発明のステッピングモータ駆動装置においてシリアルデータ通信制御を使用する場合の２値化３線信号（CLK，DATA，ENAB）のタイミングチャート
【図１２】本発明の一実施形態におけるシリアルデータ通信制御におけるアドレスとレジスタとの関係を示す表
【図１３】本発明のステッピングモータ駆動装置のシリアルデータ通信制御回路に２値化３線信号（CLK、DATA、ENAB）を入力した場合のタイミングチャート
【図１４】従来のステッピングモータ駆動装置の入力パルス及び出力パルスの例を示す図
【図１５】従来のステッピングモータ駆動装置の構成図
【図１６】従来のステッピングモータ駆動装置のアップ／ダウン・カウンタ論理回路とＤ／Ａコンバータとを動作させた時のタイミングチャート
【図１７】従来の２チャンネルのステッピングモータ駆動装置の構成図
【図１８】従来の２チャンネルのステッピングモータ駆動装置のアップ／ダウン・カウンタ論理回路とＤ／Ａコンバータとを２チャンネルの制御で動作させた時のタイミングチャート
【符号の説明】
【００７９】
１  シリアルデータ通信制御回路
２，３  ＤＡＣ回路
４，５  ステッピングモータ駆動回路
６  ステッピングモータ
７  回転子
８，１８  エラーアンプ
９，１０，１９，２０  パワーアンプ
１１，２１  電流検出帰還用の電流検出アンプ
１２，１３，２２，２３  駆動利得比設定用の帰還抵抗
１４，２４  位相補償設定用のコンデンサ
１５，２５  位相補償設定用の抵抗
１６，２６  励磁コイル
１７，２７  励磁コイルに流れる電流を検出する抵抗
２８  アドレスカウンタ回路
２９  データカウンタ回路
３０  タイミング信号発生回路
３１  シリアルパラレル変換回路
３２  アドレス選択デコーダ回路
３３  レジスタ回路
３５，３６  Ｄ／Ａコンバータ
３７，３８  アップ／ダウン・カウンタ論理回路
３９，４０  ステッピングモータ駆動回路
４１，４４  非反転パワーアンプ
４３，４６  反転パワーアンプ
４２，４５  インピーダンス変換用のバッファアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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