(57)【要約】【課題】  レジスト膜の表面に形成されたダメージ層を除去することによって、配線間での短絡不良を防ぐことのできる半導体装置の製造方法を提供する。【解決手段】  銅配線層１が形成された半導体基板２の上に、第２の拡散防止層７、第２の層間絶縁膜８およびキャップ層９を形成する。次に、これらをレジスト膜１１をマスクとして順にドライエッチングし、銅配線層１に至る開口部１２を形成する。その後、半導体基板２の表面に第１の洗浄処理を施してから、水素を含む還元性雰囲気下でレジスト膜をアッシングした後に、半導体基板２の表面に第２の洗浄処理を施す。【選択図】      図３
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【特許請求の範囲】
【請求項１】
多層配線構造を有する半導体装置の製造方法において、
第１の銅配線層が形成された半導体基板の上に拡散防止層を形成する工程と、
前記拡散防止層の上に、比誘電率が３．０以下である層間絶縁膜を形成する工程と、
前記層間絶縁膜および前記拡散防止層を所定のパターンに加工されたレジスト膜をマスクとしてドライエッチングし、前記第１の銅配線層に至る開口部を形成する工程と、
前記開口部形成後の前記半導体基板の表面に第１の洗浄処理を施す工程と、
前記第１の洗浄処理後に、水素を含む還元性雰囲気下で前記レジスト膜をアッシングする工程と、
前記アッシング後の前記半導体基板の表面に第２の洗浄処理を施す工程と、
前記第２の洗浄処理後の前記開口部の内部に、ＣＭＰ法を用いて第２の銅配線層を埋め込む工程とを有し、
前記第１の洗浄処理は、前記ドライエッチング後に前記レジスト膜の表面に形成されたダメージ層を膨潤または分解するとともに、前記層間絶縁膜に対して実質的なダメージを与えない第１の洗浄液を用いて行われ、
前記第２の洗浄処理は、前記第１の銅配線層の表面に形成された銅を含む汚染物を除去するとともに、前記第１の銅配線層および前記層間絶縁膜に対して実質的なダメージを与えない第２の洗浄液を用いて行われることを特徴とする半導体装置の製造方法。
【請求項２】
前記層間絶縁膜の上にキャップ層を形成する工程をさらに有し、
前記開口部を形成する工程は、前記キャップ層、前記層間絶縁膜および前記拡散防止層をドライエッチングする工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の洗浄処理を室温から７０℃の範囲内の温度で行う請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記第２の洗浄処理を室温から７０℃の範囲内の温度で行う請求項１〜３のいずれか１に記載の半導体装置の製造方法。
【請求項５】
前記アッシングを室温から３５０℃の範囲内の温度で行う請求項１〜４のいずれか１に記載の半導体装置の製造方法。
【請求項６】
前記第１の洗浄液は前記第２の洗浄液の特性も併せ持ち、前記第２の洗浄処理を該第１の洗浄液を用いて行う請求項１〜５のいずれか１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳しくは、層間絶縁膜として低誘電率の絶縁膜を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高速化は著しく、多層配線部における配線抵抗と配線層間の寄生容量に起因する信号伝搬速度の低下による伝送遅延が問題となってきている。こうした問題は、半導体デバイスの高集積化に伴う配線幅および配線間隔の微細化につれて配線抵抗が上昇し且つ寄生容量が増大するので、益々顕著となる傾向にある。
【０００３】
配線抵抗および寄生容量の増大に基づく信号遅延を防止するために、従来より、アルミニウム配線に代わる銅配線の導入が行われるとともに、層間絶縁膜として低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を用いることが試みられてきた。
【０００４】
Ｌｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
【０００５】
ダマシン法は、具体的には、レジスト膜をマスクとしたＬｏｗ−ｋ膜のドライエッチングによって開口部を形成した後、レジスト膜をアッシングにより除去してから開口部に銅層を埋込むことによって銅配線層を形成する方法である。銅層の埋込みは、めっき法により開口部を埋設するように銅膜を形成した後、開口部内にのみ銅膜を残すようにＣＭＰ（化学的機械研磨）法を用いて表面を平坦化することによって実現することができる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の方法において、レジスト膜のアッシングに酸素を用いた場合には、Ｌｏｗ−ｋ膜へのダメージが大きくなる。そこで、近年、水素を含んだ還元性雰囲気下でレジスト膜をアッシングすることが提案されている。
【０００７】
一方、ドライエッチングの際にはレジスト膜もプラズマ雰囲気に曝されるために、レジスト膜を構成する材料の変質や硬化が起こって、レジスト膜の表面にダメージ層が形成される。従来の酸素雰囲気下でのアッシングによれば、ダメージ層を酸素プラズマによって分解することができるので、アッシング後に残留する残渣は薬液処理により除去することが容易であった。
【０００８】
しかしながら、水素を含んだ還元性雰囲気下でのアッシングでは、ダメージ層を分解する能力が酸素雰囲気下でのアッシングに比較して劣ることから、薬液処理によってもアッシング後の残渣を完全には除去できないという問題があった。このため、ＣＭＰ法によって研磨する際にアッシング残渣のある部分で研磨が阻害される結果、研磨不十分な箇所が発生して配線間で短絡が生じるという問題があった。
【０００９】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、レジスト膜の表面に形成されたダメージ層を除去することによって、配線間での短絡不良を防ぐことのできる半導体装置の製造方法を提供することにある。
【００１０】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１１】
本発明は、多層配線構造を有する半導体装置の製造方法において、第１の銅配線層が形成された半導体基板の上に拡散防止層を形成する工程と、この拡散防止層の上に、比誘電率が３．０以下である層間絶縁膜を形成する工程と、この層間絶縁膜および拡散防止層を所定のパターンに加工されたレジスト膜をマスクとしてドライエッチングし、第１の銅配線層に至る開口部を形成する工程と、開口部形成後の半導体基板の表面に第１の洗浄処理を施す工程と、第１の洗浄処理後に、水素を含む還元性雰囲気下でレジスト膜をアッシングする工程と、アッシング後の半導体基板の表面に第２の洗浄処理を施す工程と、第２の洗浄処理後の開口部の内部に、ＣＭＰ法を用いて第２の銅配線層を埋め込む工程とを有し、第１の洗浄処理は、ドライエッチング後にレジスト膜の表面に形成されたダメージ層を膨潤または分解するとともに、層間絶縁膜に対して実質的なダメージを与えない第１の洗浄液を用いて行われ、第２の洗浄処理は、第１の銅配線層の表面に形成された銅を含む汚染物を除去するとともに、第１の銅配線層および層間絶縁膜に対して実質的なダメージを与えない第２の洗浄液を用いて行われることを特徴とするものである。
【００１２】
本発明は、層間絶縁膜の上にキャップ層を形成する工程をさらに有し、開口部を形成する工程は、キャップ層、層間絶縁膜および拡散防止層をドライエッチングする工程とすることができる。
【００１３】
また、本発明において、第１の洗浄処理は室温から７０℃の範囲内の温度で行うことができる。
【００１４】
また、本発明において、第２の洗浄処理は室温から７０℃の範囲内の温度で行うことができる。
【００１５】
また、本発明において、アッシングは室温から３５０℃の範囲内の温度で行うことができる。
【００１６】
さらに、本発明において、第１の洗浄液は第２の洗浄液の特性も併せ持つことができる。この場合、第２の洗浄処理はこの第１の洗浄液を用いて行うことができる。
【発明の効果】
【００１７】
本発明によれば、開口部形成後の半導体基板の表面に第１の洗浄処理を施してから、水素を含む還元性雰囲気下でレジスト膜をアッシングした後に、半導体基板の表面に第２の洗浄処理を施すので、レジスト膜、アッシング後の残渣物および銅配線上に形成された汚染物を除去することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００１９】
図１〜図５は、本実施の形態における半導体装置の製造方法を示す断面図である。尚、これらの図において、同じ符号を付した部分は同じものであることを示している。
【００２０】
まず、図１に示すように、下層配線としての銅配線層１（第１の銅配線層）が形成された半導体基板２を準備する。
【００２１】
具体的には、半導体基板２としてシリコン基板を用い、シリコン基板の上に第１の拡散防止層３および第１の層間絶縁膜４を形成する。次に、ハードマスクまたはレジストパターンをマスクとして第１の層間絶縁膜４をドライエッチングし、第１の拡散防止層３に至る開口部を形成する。その後、この開口部の内面に窒化タンタル（ＴａＮ）膜などのバリアメタル膜５を形成してから、銅層６を埋め込むことによって銅配線層１を形成することができる。銅層６の埋込みは、例えば、スパッタ法によってシード銅としての銅膜（図示せず）を形成した後にめっき法を用いて行うことができる。また、バリアメタル膜５の上にスパッタ法などを用いて直接銅層６を堆積してもよい。
【００２２】
銅配線層１を形成した後は、第１の層間絶縁膜４および銅配線層１の上に、第２の拡散防止層７、第２の層間絶縁膜８およびキャップ層９をこの順に形成する（図２）。
【００２３】
本実施の形態では、第１の層間絶縁膜４および第２の層間絶縁膜８として、比誘電率が３．０以下である低誘電率の絶縁膜（Ｌｏｗ−ｋ膜）を用いる。このような膜であれば、如何なる方法によって形成された膜であってもよい。例えば、膜中に空孔（ポア）を有するポーラスな絶縁膜であってもよいし、空孔のない絶縁膜であってもよい。さらに、空孔を有する場合の空孔のサイズや空孔の密度などにも特に制限があるものではない。具体的には、ＳｉＯ２系、ＳｉＯＣ系、ＨＳＱ（水素化シルセスキオキサン）系、ＭＳＱ（メチルシルセスキオキサン）系、ポーラスＨＳＱ系およびポーラスＭＳＱ系などの無機絶縁膜の他に、フッ素を含む有機ポリマー系の絶縁膜なども用いることができる。尚、第１の層間絶縁膜４と第２の層間絶縁膜８とは、同じ材料からなる膜であってもよいし、異なる材料からなる膜であってもよい。
【００２４】
また、第１の拡散防止層３、第２の拡散防止層７およびキャップ層９もできるだけ低い誘電率の絶縁膜であることが好ましい。但し、低誘電率の絶縁膜であれば、膜質、膜厚および形成方法などに特に制限があるものではない。尚、比較的誘電率の高い材料を用いる場合には、膜の特性を損ねない程度にできるだけ薄く形成することが好ましい。第１の拡散防止層３、第２の拡散防止層７およびキャップ層９としては、例えば、ＳｉＯ２系、ＳｉＮ系、ＳｉＣ系またはＡｌＯ系などの無機絶縁膜などを用いることができる。
【００２５】
キャップ層９を形成した後は、所定のパターンを有するレジスト膜１１を形成する（図２）。具体的には、キャップ層９の全面にレジスト膜（図示せず）を形成した後、所定のパターンを有するマスクを介してレジスト膜に露光光を照射する。次に、適当な現像液を用いてこのレジスト膜を現像することによって、所定のパターンを有するレジスト膜１１を形成することができる。
【００２６】
露光光の種類は、半導体装置のデザイン・ルールに応じて適宜選択することができる。例えば、０．２５μｍ〜０．１３μｍのデザイン・ルールではＫｒＦ（フッ化クリプトン）エキシマレーザ（波長：２４８ｎｍ）が、９０ｎｍのデザイン・ルールではＡｒＦ（フッ化アルゴン）エキシマレーザ（波長：１９３ｎｍ）が、６５ｎｍ以下のデザイン・ルールではＦ２レーザ（波長：１５７ｎｍ）が、それぞれ露光装置の光源として用いられる。
【００２７】
次に、レジスト膜１１をマスクとして、キャップ層９、第２の層間絶縁膜８および第２の拡散防止層７を順にドライエッチングする。これにより、図３に示すように、銅配線層１に至る開口部１２を形成することができる。この際、開口部１２の形成とともに、レジスト膜１１の表面には、プラズマ雰囲気下に曝されることによってダメージ層１３が形成される。ダメージ層１３は、レジスト膜１１がプラズマダメージを受けて変質・硬化することによって形成された層である。
【００２８】
本実施の形態においては、上記のドライエッチング後に、半導体基板２の表面に対して第１の洗浄処理を行うことを特徴としている。第１の洗浄処理は、ダメージ層１３を膨潤または分解させることができ、且つ、第２の層間絶縁膜８に対して実質的なダメージを与えない洗浄液（以下、第１の洗浄液という。）を用いて行う。具体的には、レジスト膜１１を剥離除去可能な薬液であれば、ダメージ層１３を膨潤または分解させることが可能である。逆に言えば、このような薬液を用いることによって、ダメージ層１３の膨潤または分解とともに、レジスト膜１１の剥離除去も行うことができる。但し、本実施の形態においては、第１の洗浄処理によってレジスト膜１１が完全に除去される必要はない。後工程での処理を通じて完全に除去可能な程度までレジスト膜１１が除去されていれば十分である。
【００２９】
第１の洗浄液の組成は、レジスト膜１１および第２の層間絶縁膜８の種類によって適宜選択されるが、一般的には、フッ素（Ｆ）を含む薬液が好ましく用いられる。また、第１の洗浄処理時の温度を高くするほど、レジスト膜１１およびダメージ層１３を速く除去することができる。但し、温度をあまり高くすると第２の層間絶縁膜８に与えるダメージが大きくなるので、半導体基板２の表面温度が室温（２５℃程度）〜７０℃の範囲内にあるように設定することが好ましい。また、洗浄処理は、具体的には、回転状態にある半導体基板２に第１の洗浄液を吹き付けて半導体基板２を１枚づつ洗浄する枚様方式により行うことができる。また、複数枚の半導体基板２を第１の洗浄液に浸漬するバッチ方式により行うこともできる。尚、いずれの場合であっても、薬液処理に続いて純水を用いた水洗処理を行うことが好ましい。
【００３０】
第１の洗浄処理を終えた後は、残留しているレジスト膜１１およびダメージ層１３を除去するために、水素を含む還元性雰囲気下でアッシングを行う。アッシングの際の温度も高い方がレジスト膜１１およびダメージ層１３を速く除去することができる。しかし、温度が高すぎると周辺材料へのダメージが大きくなり、半導体装置の信頼性低下の原因となる。したがって、半導体基板２の表面温度が室温（２５℃程度）〜３５０℃の範囲内で行うことが好ましい。
【００３１】
上記のアッシングは酸素を用いないアッシングであるので、第２の層間絶縁膜８にダメージを与えずに、ほとんどのレジスト膜１１およびダメージ層１３を除去することができる。
【００３２】
アッシングを終えた後は、半導体基板２の表面に対してさらに第２の洗浄処理を行う。第２の洗浄処理は、銅配線層１上に形成された汚染物１４を除去することを目的の１つとしている（図４）。ここで、汚染物１４は、主として、プラズマ活性種と銅が反応することによって生成した物質からなっている。また、第２の洗浄処理は、アッシング後にキャップ層９上に残った、レジスト膜１１およびダメージ層１３の残渣１５を除去することも目的としている。
【００３３】
本実施の形態では、汚染物１４を剥離除去することができ、且つ、銅配線層１および第２の層間絶縁膜８に対して実質的なダメージを与えない洗浄液（以下、第２の洗浄液という。）を用いて第２の洗浄処理を行う。したがって、このような特性を有しているものであれば、第２の洗浄液の組成は、第１の洗浄液の組成と同じであってもよいし、異なっていてもよい。換言すると、第１の洗浄液が第２の洗浄液の特性を併せ持つ場合には、第１の洗浄液を用いて第２の洗浄処理を行うことができる。
【００３４】
具体的には、第２の洗浄液の組成は第２の層間絶縁膜８の種類に応じて適宜選択されるが、一般的にはフッ素（Ｆ）を含む薬液が好ましく用いられる。また、第２の洗浄処理時の温度を高くするほど、汚染物１４および残渣１５を速く除去することができる。しかし、温度をあまり高くすると銅配線層１や第２の層間絶縁膜８に与えるダメージが大きくなるので、半導体基板２の表面温度が室温（２５℃程度）〜７０℃の範囲内にあるように設定することが好ましい。また、洗浄処理は、具体的には、回転状態にある半導体基板２に第２の洗浄液を吹き付けて半導体基板２を１枚づつ洗浄する枚様方式により行うことができる。また、複数枚の半導体基板２を第２の洗浄液に浸漬するバッチ方式により行うこともできる。尚、いずれの場合であっても、薬液処理に続いて純水を用いた水洗処理を行うことが好ましい。
【００３５】
尚、キャップ層９上に残った残渣１５は、第２の洗浄処理を行うことによってリフトオフ的に除去可能である。したがって、第２の洗浄液は、必ずしも残渣１５を溶解させる特性を有していなくてもよい。
【００３６】
第２の洗浄処理を終えた後は、めっき法およびＣＭＰ（化学的機械研磨）法を用いて、開口部１２の内面にバリアメタル膜１６および銅層１７を埋め込む。以上の工程によって、上層の銅配線層１８（第２の銅配線層）を形成することができる（図５）。
【００３７】
本実施の形態においては、第１の洗浄処理工程、アッシング工程および第２の洗浄処理工程によって、レジスト膜１１、ダメージ層１３、銅配線１上の汚染物１４およびキャップ層９上の残渣１５を全て除去することができる。したがって、ＣＭＰ法による研磨の際に研磨を阻害する要因をなくすことができるので、配線間で短絡が発生するのを防ぐことができる。
【００３８】
また、本実施の形態によれば、第１の洗浄処理工程から第２の洗浄処理工程までの間に、第２の層間絶縁膜８および銅配線層１が実質的なダメージを受けることはない。したがって、電気的特性とともに信頼性にも優れた半導体装置を製造することが可能となる。
【図面の簡単な説明】
【００３９】
【図１】本実施の形態における半導体装置の製造工程を示す断面図である。
【図２】本実施の形態における半導体装置の製造工程を示す断面図である。
【図３】本実施の形態における半導体装置の製造工程を示す断面図である。
【図４】本実施の形態における半導体装置の製造工程を示す断面図である。
【図５】本実施の形態における半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４０】
１，１８  銅配線層
２  半導体基板
３  第１の拡散防止層
４  第１の層間絶縁膜
５，１６  バリアメタル膜
６，１７  銅層
７  第２の拡散防止層
８  第２の層間絶縁膜
９  キャップ層
１１  レジスト膜
１２  開口部
１３  ダメージ層
１４  汚染物
１５  残渣
【図１】
2005197367.tif 000003
【図２】
2005197367.tif 000004
【図３】
2005197367.tif 000005
【図４】
2005197367.tif 000006
【図５】
2005197367.tif 000007