(57)【要約】【課題】  高速なタンデム型プリントエンジンの制御において、スプール用のメモリを必要とせず、且つ時分割でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げリアルタイム処理が実現できるような、ローコストの印字制御装置を提供する。【解決手段】  内部の任意アドレスにアドレスポインタを指定できる特徴的な干渉バッファ手段と、指定されたアドレスポインタの前後でＤＭＡ優先順位及びＤＭＡバースト長を可変にできる、メモリ制御手段及びビデオ制御手段により構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
書き込みがシステムクロック同期で、読み出しがビデオクロック同期で動作し、ビデオ出力のためのＤＭＡアクセスがプリントエンジンの印字出力と非同期関係になり、内部の任意アドレスにアドレスポインタを指定可能な、１ライン分のＶｉｄｅｏデータを格納できるプレーンな独立な干渉バッファ手段と、指定されたアドレスポインタの前後で、ビデオ出力のためのＤＭＡ優先順位を可変にでき、内部にＤＭＡリクエストを複数個保持できるキューを持つメモリ制御手段と、指定されたアドレスポインタの前後で、ビデオ出力のためのＤＭＡバースト長を可変にできるビデオ制御手段により構成される事を特徴とする印字制御装置。
【請求項２】
ビデオ出力のためのＤＭＡアクセスによる、干渉バッファ手段へのデータ格納の際に、指定されたアドレスポインタに到達するまではＤＭＡ優先順位を上げ、アドレスポインタ到達後はＤＭＡ優先順位を下げ、優先順位を上げると、内部に保持されたＤＭＡリクエストを連続で処理する事が可能なメモリ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【請求項３】
ビデオ出力のためのＤＭＡアクセスによる、干渉バッファ手段へのデータ格納の際に、指定されたアドレスポインタに到達するまではＤＭＡバースト長を大きくし、アドレスポインタ到達後はＤＭＡバースト長を小さくする事が可能なビデオ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【請求項４】
ＹＭＣＫ各プレーン毎に干渉バッファ手段の指定アドレスポインタを管理し、それぞれのプレーンでＤＭＡ優先順位及びＤＭＡバースト長を切替可能にできるアドレスポインタ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【請求項５】
複数プレーンの印字出力処理が並行に行なわれている時のみ、該当するプレーンの干渉バッファ手段の指定アドレスポインタを管理し、それぞれのプレーンでＤＭＡ優先順位およびＤＭＡバースト長を切替可能にできるアドレスポインタ制御手段を含む事を特徴とする請求項１記載の印字制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、記録紙の搬送ベルトに沿ってＹＭＣＫの静電記録ユニットを配置したタンデム型のプリントエンジンに対して、ビデオ信号を送出する印字制御装置に関するものである。
【背景技術】
【０００２】
タンデム型のプリントエンジンを用いるものとして特開２００１−４７６７７，特開２００２−９１７１７が知られている。
【０００３】
又、従来、タンデム型のプリントエンジンに対してビデオ信号を送出する際の印字制御としては、Ｈｏｓｔ  Ｃｏｍｐｕｔｅｒから転送された入力情報から、ＣＰＵがプレーン毎の描画コマンドリストを作成し、それをハードウェアでＢｉｔ  Ｍａｐデータに変換し、圧縮した上でＲＡＭ上に再格納し、それをプレーン毎に独立で伸張しながらＰ／Ｓ変換していくよう構成されている（図６における（１）の場合）。
【０００４】
また、印字出力が高速なタンデム型のプリントエンジンでは、上記のようにプレーン毎に独立でＰ／Ｓ変換するようなリアルタイム処理が不可能な場合、圧縮したＢｉｔ  ＭａｐデータをＰａｇｅレベルで別途用意したＧｒａｆｉｃ用メモリにスプールするよう構成されている（図６における（２）の場合）。
【０００５】
また、ビデオ制御部の動作が、印字領域中にビデオ出力のためのＰ／Ｓ変換をある画素数だけ行ない、内部のＦＩＦＯがＨａｌｆを切ると、メモリ制御部に対し、そのＨａｌｆ分の画素数に相当するデータをＤＭＡリクエストとして要求し、その間に残りのＨａｌｆをＰ／Ｓ変換してビデオ出力しそれを繰り返す事により印字出力するよう構成されている。
【特許文献１】特開２００１−４７６７７号公報
【特許文献２】特開２００２−９１７１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記従来例では、図６における（１）のような場合、先述したようにスプール用のメモリ無しでは、Ｍａｉｎ＿ＲＡＭに接続されるバスの動作率が高すぎて、高速なタンデム型プリントエンジンのリアルタイム処理が不可能であるという欠点があった。これを改善するためには、Ｍａｉｎ＿ＲＡＭのリード／ライトに係る時間を短縮する。すなわちＭａｉｎ＿ＲＡＭの転送レートを上げる必要があるのだが、これを実現するためにはＡＳＩＣの動作周波数を向上させなければならず、システムのコストアップ及び基板レベルでの評価が複雑になるという欠点があった。
【０００７】
また、図６における（２）のような場合、確かに高速なタンデム型プリントエンジンの制御にも対応可能ではあるが、別途スプール用としてかなりの容量のＲＡＭ（多階調（４ｂｉｔ）データとすれば、４プレーン分必要なので、最低でも６４ＭＢｙｔｅ、圧縮率２５％としても１６ＭＢｙｔｅ）が必要となり、やはりシステムのコストアップになるという欠点があった。
【０００８】
また、いずれの場合でも、ビデオ制御部は印字領域中にプリントエンジンのビデオ出力速度に同期して、ＤＭＡリクエストを発生するので、印字領域中はビデオ制御部のＤＭＡアクセスに係るバス専有率が極端に上がり、逆に帰線期間中はビデオ制御部のＤＭＡアクセスが発生しない事になり、リアルタイム処理を実現するにあたり、メモリアクセスの効率が悪いという欠点があった。
【０００９】
したがって本発明の目的は、高速なタンデム型プリントエンジンの制御においても、スプール用のメモリを必要とせず、且つ時分割でビデオ制御部のＤＭＡアクセスを分散可能にして、メモリアクセスの効率を上げ、リアルタイム処理が実現できるようなローコストの印字制御装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、本発明は、書き込みがシステムクロック同期で、読み出しがビデオクロック同期で動作し、ビデオ出力のためのＤＭＡアクセスがプリントエンジンの印字出力と非同期関係になり、内部の任意アドレスにアドレスポインタを指定可能な、１ライン分のＶｉｄｅｏデータを格納できるプレーン独立な干渉バッファ手段と、指定されたアドレスポインタの前後で、ビデオ出力のためのＤＭＡ優先順位を可変にでき、内部にＤＭＡリクエストを複数個保持できるキューを持つ制御手段と、指定されたアドレスポインタの前後で、ビデオ出力のためのＤＭＡバースト長を可変にできるビデオ制御手段を含むことを特徴とする。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、特徴的な干渉バッファ手段、メモリ制御手段およびビデオ制御手段により構成される事で、スプール用のメモリを必要とせず、且つ時分割でビデオ制御部のＤＭＡアクセスを分散させ、メモリアクセスの効率を上げリアルタイム処理が実現できるので、高速なタンデム型プリントエンジンの制御もローコストなシステムで達成できるという効果がある。
【発明を実施するための最良の形態】
【００１２】
（第１の実施例）
図１は本印字制御装置の特徴を最もよく表す図面であり、同図に於いて１０１は外部機器及び素子に対するアクセス制御全般を行ない、且つ画像処理機能も含む高集積回路であるＡＳＩＣ、１０２はＲＯＭ１０３上の制御プログラムに基づき、内部メインバス１１６に接続される各種デバイスとのアクセスを総括的に制御するＣＰＵ、１０３はＣＰＵ１０２の制御プログラムや、印字出力情報の生成の際に使用するフォントデータを格納している読み出し可能な記憶装置であるＲＯＭ、１０４はＣＰＵ１０２の主メモリ、ワークエリアとして機能し、且つ印字出力情報の展開領域にも使用する読み書き可能な記憶装置であるＭａｉｎ＿ＲＡＭ、１０５はＨｏｓｔ  Ｃｏｍｐｕｔｅｒ１０６から供給される入力情報（これはＭａｉｎ＿ＲＡＭ１０４に格納）を、描画制御部１１３で解析／処理し、その結果作成されるバンド単位の画像情報の展開領域として使用する読み書き可能な記憶装置であるＢａｎｄ＿ＲＡＭである。ここで、Ｍａｉｎ＿ＲＡＭ１０４とＢａｎｄ＿ＲＡＭ１０５をあえて別々に記載したのは、本発明がタンデム型のプリントエンジン制御に関するものであり、各々のＲＡＭに接続されるバスを分ける事で並列処理が可能となり、高速な印字出力に対応できる事を意識したためである。もちろん、これらをＭａｉｎ＿ＲＡＭ１０４にまとめて構成しても本発明の実現に支障がないのは言うまでもない。
【００１３】
１０６はＩＥＥＥ１２８４，ＵＳＢ等、所定の外部インターフェースを介して本印字制御装置と接続され、各種アプリケーションの記録情報を送出するＨｏｓｔ  Ｃｏｍｐｕｔｅｒ（もちろん外部インターフェースとしては、ＬＡＮ等のネットワークを介する処理でも有効）、１０７は本印字制御装置が出力するビデオ信号を基に、記録媒体である記録紙にＹＭＣＫ各色独立に画像形成するプリントエンジン、１０８はＣＰＵ１０２と各種デバイス間のアクセスを制御するＣＰＵ制御部、１０９はＨｏｓｔ  Ｃｏｍｐｕｔｅｒ１０６との通信制御及び入力情報の処理を行なうＩ／Ｆ制御部、１１０はＲＯＭ１０３へのアクセス全般を制御するＲＯＭ制御部、１１１はＭａｉｎ＿ＲＡＭ１０４へのアクセス全般を制御し、且つ各種デバイスからのＤＭＡアクセスの調停機能をもつＭＲＡＭ制御部、１１２はＢａｎｄ＿ＲＡＭ１０５へのアクセス全般を制御し、且つ各種デバイスからのＤＭＡアクセスの調停機能をもつＢＲＡＭ制御部、１１３はＭａｉｎ＿ＲＡＭ１０４上に構成された描画コマンドリストから各種Ｂｉｔ  Ｍａｐデータを作成し、それを指定位置及び指定論理でＢａｎｄ＿ＲＡＭ１０５に描画する制御全般を行なう描画制御部、１１４はＹＭＣＫ各色独立にＭａｉｎ＿ＲＡＭ１０４上に格納されている圧縮された印字データから、プリントエンジン１０７に出力するシリアルなビデオ信号の生成を行ない、且つプリントエンジンとの通信制御も行なうＶｉｄｅｏ制御部である。
【００１４】
ここで、Ｖｉｄｅｏ制御部１１４が読み込む印字データは、圧縮器１１５を通してＭａｉｎ＿ＲＡＭ１０４上に格納しても、描画制御部１１３が描画したＢａｎｄ＿ＲＡＭ１０５のデータそのままでも、どちらでも対応可能である１１５はタンデム型プリントエンジン制御のために、ＹＭＣＫ各色の印字データを多階調（４ｂｉｔ）で格納するとＭａｉｎ＿ＲＡＭ１０４及びＢａｎｄ＿ＲＡＭ１０５の容量が増加するのでローコストなシステムを提供できないので、これを回避するため、ＪＢＩＧ等のアルゴリズムを用いて印字データを一旦圧縮してＭａｉｎ＿ＲＡＭ１０４上に格納するための圧縮器、１１６はＣＰＵ制御部１０８及び各種デバイスが接続されＣＰＵアクセスに基づくデータ及びＭａｉｎ＿ＲＡＭ１０４に対するＤＭＡアクセスに基づくデータを流すための内部メインバス、１１７はＢＲＡＭ制御部１１２及び各種デバイスが接続され、Ｂａｎｄ＿ＲＡＭ１０５に対するＤＭＡアクセスに基づくデータを流すためのＢａｎｄ＿ＤＭＡバスである。
【００１５】
また、図２は本発明の特徴となるＶｉｄｅｏ制御部１１４の内部構成図であり、同図に於いて、２０１はＤＭＡアクセスのターゲットとなるＭａｉｎ＿ＲＡＭ１０４もしくはＢａｎｄ＿ＲＡＭ１０５との間のデータ受け渡しに関する制御を行ない、且つＣＰＵ１０２との間で内部レジスタの制御も行なうＤＭＡ制御部、２０２，２０３，２０４，２０５はＤＭＡ制御部２０１に取り込まれた圧縮後の印字データをＹＭＣＫ各色独立に取り込み、ＪＢＩＧ等のアルゴリズムを用いて伸張し、各々に接続される干渉バッファ部に書き込むための伸張器１，２，３，４、２０６，２０７，２０８，２０９は伸張器からの書き込みとビデオ発生器からの読み出しを別々に管理し、且つ多階調（４ｂｉｔ）の印字データでも主走査方向１ライン分は格納可能な干渉バッファ部１，２，３，４、２１０，２１１，２１２，２１３は干渉バッファ部に格納された印字データから、プリントエンジン１０７に出力するシリアルなビデオ信号をＹＭＣＫ各色独立に生成し、且つ記録紙上の画像形成装置を合わせるためにプリントエンジン１０７との間でタイミング制御を行なうビデオ発生器１，２，３，４である。もちろん、伸張器が伸張アルゴリズムをパスしてＢａｎｄ＿ＲＡＭ１０５からのデータをそのまま干渉バッファ部に書き込んでも、システム側の負荷は増加するが、各々のビデオ発生器が本発明に基づきビデオ信号を生成する事が可能なのは言うまでもない。
【００１６】
２１４は、システムクロックで動作するＭａｉｎ＿ＲＡＭ１０４及びＢａｎｄ＿ＲＡＭ１０５に対してのメモリデータ転送レートと、ビデオクロックで動作するプリントエンジン１０７に対してのビデオデータ転送レートおよび印字データの圧縮率、ビデオ制御部のＤＭＡアクセスのバス専有率を考慮して、ＣＰＵ１０２が設定した情報に基づき、各々の干渉バッファ部の任意アドレスにアドレスポインタを指定するアドレスポインタ制御部である。
【００１７】
次に上記構成に基づいて、本発明の実施例の動作を説明する。（図５フローチャート参照）
まず、本印字制御装置が印字データを出力するにあたり、ＣＰＵ１０２はＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２に対して、Ｖｉｄｅｏ制御部１１４のＤＭＡリクエストが他のデバイスからのリクエストと競合した場合にどれだけ連続で処理できるが、すなわちＶｉｄｅｏ制御部１１４のＤＭＡリクエスト処理の優先順位をどれだけ上げられるかを、後に設定する干渉バッファ部の指定アドレスポインタの前後でそれぞれ設定する。この際、ＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２内に、Ｖｉｄｅｏ制御部１１４がＹＭＣＫ各プレーン毎に管理したＤＭＡリクエストを、複数個格納できるようなキューを持ち、他のデバイスからのリクエストと競合しても、キューにリクエストが複数個格納されている場合にはそれを優先的に処理できる構造とする。そして、設定方法については、指定アドレスポインタに到達するまではＶｉｄｅｏ制御部１１４のＤＭＡ優先順位を上げて、先述のキューを効果的に使用することにより、できるだけＶｉｄｅｏ制御部１１４の発生するＤＭＡリクエストを処理し、干渉バッファ部にデータを格納しておく。一方、指定アドレスポインタ以降は、それまで優先順位を下げられたＣＰＵ１０２のアクセスや描画制御部１１３、あるいはその他のデバイスのＤＭＡアクセスのバス専有率を平均化し、描画パフォーマンスが悪くなるのを防ぐため、Ｖｉｄｅｏ制御部１１４のＤＭＡ優先順位は下げる。
【００１８】
更にＣＰＵ１０２はＶｉｄｅｏ制御部１１４に対しても、１回のＤＭＡリクエストで取り込めるワード数（以下ＤＭＡバースト長とする。）の設定を、干渉バッファ部の指定アドレスポインタの前後でそれぞれ設定する。先述のＤＭＡ優先順位の設定と同様に、指定アドレスポインタに到達するまではできるだけ干渉バッファ部にデータを格納したいので、ＤＭＡバースト長を大きくし、逆に、指定アドレスポインタ以降はＤＭＡバースト長を小さくする。
【００１９】
以上のように、ＤＭＡ優先順位／ＤＭＡバースト長を干渉バッファ部の指定アドレスポインタの前後でそれぞれ設定する訳だが、この際に各々のデバイス処理のリアルタイム性を合わせて考慮する必要があり、Ｖｉｄｅｏ制御部１１４のＤＭＡ優先順位を上げた場合、もしくはＤＭＡバースト長を大きくした場合に、ＣＰＵ１０２のアクセスや描画制御部１１３、あるいはその他のデバイスのＤＭＡアクセスの救済手段も含む必要があるのは言うまでもない。ただし本発明を説明する際に、この項目の重要性は小さいので詳細説明は省く。
【００２０】
次に、ＣＰＵ１０２は印字制御装置におけるシステムクロック及びＶｉｄｅｏクロック周波数を認識し、あらかじめＲＯＭ１０３内に格納されている各々のデバイスのバス専有率情報を参照することで、システムクロックに同期して動作するＭａｉｎ＿ＲＡＭ１０４及びＢａｎｄ＿ＲＡＭ１０５のメモリデータ転送レートとビデオクロックに同期して動作するプリントエンジン１０７へのビデオデータ転送レートを算出する。
【００２１】
ここでＲＯＭ１０３内に格納されているバス専有率情報とは、標準的なアプリケーションの記録情報からＡ４、多階調（４ｂｉｔ）データを印字する際に、単位時間あたりのＣＰＵ１０２、描画制御部１１３、Ｖｉｄｅｏ制御部１１４、圧縮器１１５、その他のデバイスのＲＡＭに対してのアクセス比率をパーセントで表したものであり、これに、ＲＡＭのＲｅａｄ／Ｗｒｉｔｅサイクル数から導き出した最大のデータ転送レートを掛け合わせれば、各デバイスのＤＭＡアクセスのデータ転送レートの概算値が算出される。
【００２２】
上記により算出した、Ｖｉｄｅｏ制御部１１４のＤＭＡアクセスにおけるメモリデータ転送レートと、先述のビデオデータ転送レートより、ＣＰＵ１０２はアドレスポインタ制御部２１４に対し、本印字制御装置がプリントオーバーランしない様な、デフォルトのアドレスポインタの位置情報を送出する。（詳細は図４参照のこと）
尚、Ｖｉｄｅｏ制御部１１４のメモリデータ転送レート算出の際には、先述したＤＭＡ優先順位／ＤＭＡバースト長の設定値も考慮されているのは言うまでもない。
【００２３】
そして、アドレスポインタ制御部２１４は各々の干渉バッファ部に対してアドレスポインタを指定し、各々の干渉バッファ部は指定されたアドレスポインタまでデータが格納された時点でＤＭＡ制御部に対し切替信号を送出し、この切替信号をもとにＭＲＡＭ制御部１１１及びＢＲＡＭ制御部１１２のＤＭＡ優先順位とＶｉｄｅｏ制御部１１４のＤＭＡバースト長を切り替える事となる。（これ以降の動作については各プレーン同等の動作をするので、ここでは先頭プレーンのみに関して代表で説明する。）
次にＨｏｓｔ  Ｃｏｍｐｗｔｅｒ１０６からＪＯＢが投入されると、従来の処理と同様に描画を行ない、圧縮器１１５がＢａｎｄ＿ＲＡＭ１０５からのデータを圧縮し、Ｍａｉｎ＿ＲＡＭ１０４に再格納を行なうが、本印字制御装置はこの時にＢａｎｄ＿ＲＡＭ１０５上のＢｉｔ  Ｍａｐデータの圧縮率を認識する。
【００２４】
そして、先に指定したアドレスポインタに対し、圧縮率の良し悪しを判断する事で、アドレスポインタの移動が必要かどうかを決める。つまり、ＲＯＭ１０３内に圧縮率のしきい値を設けて、それより圧縮率が良ければ、１ラインあたりのデータ量が減少するので、ＤＭＡ優先順位を下げるもしくはＤＭＡバースト長を小さくしてもオーバーランを防止できるので、アドレスポインタを減少（図４の（１）方向）させることが可能で、逆に圧縮率が悪ければ、１ラインあたりのデータ量が増加するので、アドレスポインタを増加（図４の（２）方向）させなければならない。
【００２５】
以上のように、投入されたＪＯＢに対して各々の干渉バッファ部にアドレスポインタを指定した後タンデム型のプリントエンジンの印字制御に合わせて、ＹＭＣＫ各プレーン毎にＶｉｄｅｏ制御部１１４のシーケンサに起動をかける。
【００２６】
そして、プリントエンジン１０７から副走査同期信号である／ＴＯＰ信号が入力されると、Ｖｉｄｅｏ制御部１１４内のビデオ発生器１  ２１０の副走査カウントが動作し、ＴＯＰマージンのカウントを開始するが、この時にＤＭＡ制御部２０１は干渉バッファ部１  ２０６を埋めるためにＭＲＡＭ制御部１１１にＤＭＡリクエストを発生する。このＴＯＰマージン期間のＤＭＡ優先順位／ＤＭＡバースト長の設定は指定アドレスポインタの前後どちらの設定でも問題ないが、本実施例ではその他のデバイスのパフォーマンスを上げるためにアドレスポインタ到達後の設定とする。（切替信号はＯＦＦ）ＴＯＰマージン期間は一般的に数十ライン以上は必要とするので、この間に干渉バッファ部１  ２０６をＦｕｌｌにするのは全く問題ない。
【００２７】
そして、副走査カウントが有効印字領域に入ると、ビデオ発生器１  ２１０は干渉バッファ部１  ２０６に格納されたデータを先頭アドレスからＲｅａｄして、ビデオ出力のためのＰ／Ｓ変換を開始する。
【００２８】
プリントエンジン１０７に対して、１ライン分のＶｉｄｅｏデータの出力が終了した時点で、当然干渉バッファ部２０６はＥｍｐｔｙになるので、この時に干渉バッファ部１  ２０６はアドレスポインタ到達後の設定から、到達前の設定に切替えるため、切替信号をＯＮにする。この切替信号ＯＦＦ→ＯＮの変化をみてＭＲＡＭ制御部／ＢＲＡＭ制御部はＤＭＡ優先順位を上げて動作し、Ｖｉｄｅｏ制御部１１４はＤＭＡバースト長を大きくして動作する。
【００２９】
上記設定に切替えた事で、Ｖｉｄｅｏ制御部１１４はそれまでの設定よりもバス専有率を一時的に上げる事ができるので、複数プレーンが同時動作していてもＤＭＡアクセスの転送レートが向上し、干渉バッファ部１  ２０６へのデータ格納スピードも早くなる。
【００３０】
このように、指定したアドレスポインタまでは、できるだけ早く干渉バッファ部１  ２０６に先頭アドレスからデータを格納し、指定アドレスポインタまでデータ格納が終了した時点で先述の切替信号をＯＦＦに戻す。すると、ＭＲＡＭ制御部／ＢＲＡＭ制御部はＤＭＡ優先順位を下げて動作し、Ｖｉｄｅｏ制御部１１４はＤＭＡバースト長を小さくして動作する。
【００３１】
上記設定で、Ｖｉｄｅｏ制御部１１４は干渉バッファ部１  ２０６の残エリアへの格納を行なう訳だが、この時、印字領域の先頭で、干渉バッファの残エリアへの格納時間（図４のＷ区間）が、１ライン分のビデオＰ／Ｓ変換時間（図４のＲ区間）よりも短かくなるよう考慮するのは言うまでもない。（そうでないと、プリントオーバーランが発生する。）そして、１ライン分のＶｉｄｅｏデータ出力が終了する前に、干渉バッファ部１  ２０６の全てのエリアへのデータ格納は終了する。
【００３２】
一方、干渉バッファ部１  ２０６からデータをＲｅａｄしてビデオ出力のためのＰ／Ｓ変換を行なう側の動作は、上記のＤＭＡ制御部２０１を経由しての干渉バッファ部１  ２０６へのＷｒｉｔｅ動作とは非同期に、且つ並行して行なわれる。Ｒｅａｄ側の動作としては、プリントエンジン１０７からの水平同期信号である／ＢＤ信号に基づき、印字領域に入ったら、Ｖｉｄｅｏクロックに同期してデータを読み込み、ビデオ発生器１  ２１０がＰ／Ｓ変換を行なう。
【００３３】
以上が印字領域中の１ラインあたりの本印字制御装置の動作になり、これを１ページ及びＪＯＢ全体に関して繰り返していく事になる。
【００３４】
以上説明したように、本実施例によれば、ビデオ制御部内にプレーン独立な干渉バッファ部を設け、その書き込みと読み出しを非同期関係にし、且つ干渉バッファ部の指定したアドレスポインタの前後でＤＭＡ優先順位及びＤＭＡバースト長を切替える事で、従来印字領域中に極端に上がっていたＭａｉｎ＿ＲＡＭに対するビデオ制御部のＤＭＡアクセスによるバス専有率を分散させ、また新たにページスプール用のＲＡＭを追加する必要がなくなり、結果的に高速なタンデム型プリントエンジンの制御をローコストで提供できるという効果がある。
【００３５】
（第２の実施例）
本実施例は、第１の実施例がプレーン毎に指定アドレスポインタを管理して、各々のプレーンでその指定アドレスポインタの前後でＤＭＡ優先順位及びＤＭＡバースト長を切替えていたのに対し、図７に示すように複数プレーンの処理が並列に行なわれている期間のみＤＭＡ優先順位及びＤＭＡバースト長を切替えるものである。
【００３６】
本実施例によれば、ビデオ制御部の発生するＤＭＡリクエストが複数プレーンにまたがっている時のみ、該当するプレーンに対しアドレスポインタを指定し、その前後でＤＭＡ優先順位及びＤＭＡバースト長を切替えるので、単一プレーンのみビデオ制御部が動作している期間は、ＤＭＡ優先順位を下げ、ＤＭＡバースト長を小さくして動作するので、第１の実施例に比較して、ＣＰＵのアクセスや描画制御部あるいはその他のデバイスのＤＭＡアクセスがペンディングされる事なく処理でき、描画処理のパフォーマンスがアップするという効果がある。
【図面の簡単な説明】
【００３７】
【図１】本印字制御装置の構成図。
【図２】Ｖｉｄｅｏ制御部１１４の内部構成図。
【図３】干渉バッファ部１，２，３，４の内部構成図。
【図４】干渉バッファ部１，２，３，４への格納仕様。
【図５】本印字制御装置のフローチャート。
【図６】従来の印字制御装置の構成図。
【図７】実施例２におけるタイミングチャート。
【符号の説明】
【００３８】
１０１  ＡＳＩＣ
１０２  ＣＰＵ
１０３  ＲＯＭ
１０４  Ｍａｉｎ＿ＲＡＭ
１０５  Ｂａｎｄ＿ＲＡＭ
１０６  Ｈｏｓｔ  Ｃｏｍｐｕｔｅｒ
１０７  プリントエンジン
１０８  ＣＰＵ制御部
１０９  Ｉ／Ｆ制御部
１１０  ＲＯＭ制御部
１１１  ＭＲＡＭ制御部
１１２  ＢＲＡＭ制御部
１１３  描画制御部
１１４  Ｖｉｄｅｏ制御部
１１５  圧縮器
１１６  内部メインバス
１１７  ＢａｎｄＤＭＡバス
２０１  ＤＭＡ制御部
２０２，２０３，２０４，２０５  伸張器１，２，３，４
２０６，２０７，２０８，２０９  干渉バッファ部１，２，３，４
２１０，２１１，２１２，２１３  ビデオ発生器１，２，３，４
２１４  アドレスポインタ制御部
【図１】
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【図２】
2005119059.tif 000004
【図３】
2005119059.tif 000005
【図４】
2005119059.tif 000006
【図５】
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【図６】
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【図７】
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