(57)【要約】【課題】  メモリ素子のチップセレクト入力端子とデコーダの出力端子との間の配線が互いに異なるＩＣメモリ回路を予め用意することなく、モールドパッケージ封止後に配線を変更する必要が生じた場合であってもデコーダの出力端子とメモリ素子のチップセレクト入力端子との間の配線を容易に変更したのと同等の効果を得ることができて、メモリ容量をより容易に拡大する。【解決手段】  デコーダ２によって、アドレス入力信号の一部およびフラッシュメモリ１内のＣＡＭ回路１５からの出力信号をデコードして、フラッシュメモリ１にチップセレクト信号を出力する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チップセレクト信号入力部および通常情報記憶部の他に、特定情報を記憶可能な記憶手段が設けられたメモリ素子と、
該記憶手段からの特定情報および、外部から入力されるアドレス信号の一部をに基づいて、該チップセレクト信号入力部にチップセレクト信号を出力するデコード手段とを有するＩＣメモリ回路。
【請求項２】
前記メモリ素子がフラッシュメモリであり、前記記憶手段が該フラッシュメモリ内のＣＡＭ回路である請求項１記載のＩＣメモリ回路。
【請求項３】
請求項１または２に記載のＩＣメモリ回路が複数組み合わされ、該ＩＣメモリ回路のメモリ素子内の記憶手段毎に異なる特定情報がそれぞれ記憶され、
前記デコード手段は、該記憶手段からの特定情報信号、外部からの共通のチップイネーブル信号および共通のアドレス信号の一部がそれぞれ入力されて、該メモリ素子毎に異なるチップセレクト信号をそれぞれ該メモリ素子毎の各チップセレクト信号入力部にそれぞれ出力するＩＣメモリ装置。
【請求項４】
前記複数のＩＣメモリ回路はそれぞれ、前記メモリ素子のチップセレクト信号入力部と前記デコード手段の出力部間の配線が同じである請求項３記載のＩＣメモリ装置。
【請求項５】
前記ＩＣメモリ回路が二つ組み合わされ、該一方のＩＣメモリ回路の記憶手段に特定情報信号として一方レベルが設定されている場合、前記チップイネーブル信号線が一方レベルで、かつ、前記アドレス信号の一部が一方レベルのときに、該一方のＩＣメモリ回路において、そのデコード手段の出力部から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該一方のＩＣメモリ回路のメモリ素子がイネーブル状態になり、
該他方のＩＣメモリ回路の記憶手段に特定情報信号として他方レベルが設定されている場合、該チップイネーブル信号線が一方レベルで、かつ、該アドレス信号の一部が他方レベルのときに、該他方のＩＣメモリ回路において、そのデコード手段の出力端子から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該他方のＩＣメモリ回路のメモリ素子がイネーブル状態になるように構成されている請求項３記載のＩＣメモリ装置。
【請求項６】
チップセレクト信号入力部を有するメモリ素子とデコード手段とを備えた第１ＩＣメモリ回路と、
特定情報を記憶可能な記憶手段を有するメモリ素子を備えた第２ＩＣメモリ回路とが設けられ、
該第１ＩＣメモリ回路のデコード手段は、該記憶手段からの特定情報信号および、外部から入力されるアドレス信号の一部に基づいて、該チップセレクト信号入力部にチップセレクト信号を出力するＩＣメモリ装置。
【請求項７】
前記第２ＩＣメモリ回路のメモリ素子がフラッシュメモリであり、前記記憶手段が該フラッシュメモリ内のＣＡＭ回路である請求項６に記載のＩＣメモリ装置。
【請求項８】
前記第１ＩＣメモリ回路が複数設けられ、前記第２ＩＣメモリ回路のメモリ素子内に前記記憶手段が複数設けられて互いに異なる特定情報がそれぞれ記憶され、
該第１ＩＣメモリ回路毎の各デコード手段はそれぞれ、対応した特定の記憶手段からの特定情報信号、外部からの共通のチップイネーブル信号および共通のアドレス信号の一部がそれぞれ入力されて、該第１ＩＣメモリ回路のメモリ素子毎のチップセレクト信号を該第１ＩＣメモリ回路のメモリ素子毎の各チップセレクト信号入力部にそれぞれ出力する請求項６または７に記載のＩＣメモリ装置。
【請求項９】
前記複数の第１ＩＣメモリ回路はそれぞれ、前記メモリ素子のチップセレクト信号入力部と前記デコード手段の出力部間の配線が同じである請求項８記載のＩＣメモリ装置。
【請求項１０】
前記第１ＩＣメモリ回路が二つ設けられ、前記第２ＩＣメモリ回路のメモリ素子内に前記記憶手段が二つ設けられており、
該第２ＩＣメモリ回路の記憶手段の一方に特定情報信号として一方レベルが設定されている場合、前記チップイネーブル信号線が一方レベルで、かつ、前記アドレス信号の一部が一方レベルのときに、一方の第１ＩＣメモリ回路において、そのデコード手段の出力端子から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該一方の第１ＩＣメモリ回路のメモリ素子がイネーブル状態になり、
該第２ＩＣメモリ回路の記憶手段の他方に特定情報信号として他方レベルが設定されている場合、該チップイネーブル信号線が一方レベルで、かつ、該アドレス信号の一部が他方レベルのときに、他方の第１ＩＣメモリ回路において、そのデコード手段の出力端子から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該他方のＩＣメモリ回路のメモリ素子がイネーブル状態になるように構成されている請求項８に記載のＩＣメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばフラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭやＯＵＭなどの不揮発性メモリ素子や、スタティックＲＡＭおよびダイナミックＲＡＭなどのメモリ素子とデコーダとを有するＩＣメモリ回路および、このＩＣメモリ回路を複数用いてメモリ容量を拡張したＩＣメモリ装置に関する。
【背景技術】
【０００２】
この種のＩＣメモリ回路として、例えば特許文献１には以下の図６のようなＩＣメモリ回路が開示されている。
【０００３】
図６は、従来のＩＣメモリ回路の概略構成を示すブロック図である。
【０００４】
図６に示すように、ＩＣメモリ回路５０は、メモリ素子５１とデコーダ５２とを有している。
【０００５】
メモリ素子５１には、アドレス入力線Ａ０〜Ａｎからなるアドレスバスライン５１１と、データ入出力線Ｉ／Ｏ０〜Ｉ／Ｏｍからなるデータバスライン５１２とが接続されている。また、メモリ素子５１の書き込み制御入力端子ＷＥ＃には書き込み制御線５１３が接続され、読み出し制御入力端子ＯＥ＃には読み出し制御線５１４が接続されている。さらに、メモリ素子５１のチップセレクト入力端子Ｓ０にはＩＣメモリ回路５０に内蔵されているデコーダ５２の出力端が接続されている。
【０００６】
デコーダ５２のアドレス入力端子Ａｄｄ１およびＡｄｄ２にはそれぞれ、アドレス入力線Ａｎ＋１およびＡｎ＋２が接続され、チップイネーブル入力端子ＣＥ＃にはチップイネーブル信号線５２１が接続されている。また、デコーダ５２の出力端子Ｓ１〜Ｓ４のうち、Ｓ２がメモリ素子５１のチップセレクト信号入力端子Ｓ０に接続されている。
【０００７】
上記構成により、このＩＣメモリ回路５０の動作について、下記表１を用いて説明する。この表１は、ＩＣメモリ回路５０におけるデコーダ５２の入出力特性を示している。
【０００８】
【表１】
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上記表１では、チップイネーブル信号線５２１上のチップイネーブル信号がＬレベルで、かつ、アドレス入力線Ａｎ＋１およびＡｎ＋２の各アドレス信号がそれぞれＨレベルおよびＬレベルのときに、デコーダ５２の出力端子Ｓ２からＬレベルのチップセレクト信号がメモリ素子５１のチップセレクト入力端子Ｓ０に出力され、メモリ素子５１がイネーブル状態となる。
【０００９】
この状態で、アドレスバスライン５１１によってメモリ素子５１上のある番地が指定されると共に、書き込み制御線５１３を介してＬレベルの書き込み制御信号がメモリ素子５１の書き込み制御入力端子ＷＥ＃に入力されると、データバスライン５１２上のデータがアドレスバスライン５１１によって指定されたメモリ素子５１上の番地に書き込まれる。また、アドレスバスライン５１１によって番地が指定されると共に読み出し制御線５１４を介してＬレベルの読み出し制御信号がメモリ素子５１の読み出し制御入力端子ＯＥ＃に入力されると、アドレスバスライン５１１によって指定されたメモリ素子５１上の番地に格納されたデータがデータバスライン５１２上に読み出される。
【００１０】
一方、デコーダ５２の出力端子Ｓ２以外の出力端子Ｓ１、Ｓ３およびＳ４は、この場合はメモリ素子５１のチップセレクト入力端子Ｓ０と接続されていない。このため、これらの出力端子Ｓ１、Ｓ３およびＳ４からチップセレクト信号がメモリ素子５１のチップセレクト入力端子Ｓ０に出力されることはない。なお、上記表１において、「×」はＨレベルおよびＬレベルのいずれであってもよいことを示している。
【００１１】
図７は、特許文献１に開示されている他のＩＣメモリ回路の概略構成を示すブロック図である。
【００１２】
図７に示すように、ＩＣメモリ回路５０Ａは、図６のＩＣメモリ回路５０と同様のメモリ素子５１およびデコーダ５２を有しており、これらに加えて、メモリ素子５１とデコーダ５２間にヒューズＲＯＭ５３を有している。
【００１３】
メモリ素子５１には、アドレスバスライン５１１、書き込み制御線５１３、読み出し制御線５１４およびデータバスライン５１２がそれぞれ接続されている。
【００１４】
デコーダ５２にはアドレス入力線Ａｎ＋１およびＡｎ＋２とチップイネーブル信号線５２１とが接続されている。
【００１５】
ヒューズＲＯＭ５３は、デコーダ５２の出力端子Ｓ１〜Ｓ４とメモリ素子５１のチップセレクト入力端子Ｓ０との間に、どの出力端子（Ｓ１〜Ｓ４のいずれか）をメモリ素子５１のチップセレクト入力端子Ｓ０に接続するかを選択可能とする選択手段として接続されている。このヒューズＲＯＭ５３には制御線群５３１が接続されており、モールドパッケージ前のウェハ状態でのテスト時に、制御線群５３１のうちの制御線に選択的に所定の電圧または電流を印加することにより、デコーダ５２の出力端子Ｓ１〜Ｓ４のうち任意の出力端子をメモリ素子５１のチップセレクト入力端子Ｓ０に接続することができる。
【００１６】
したがって、デコーダ５２のどの出力端子（Ｓ１〜Ｓ４のいずれか）をメモリ素子５１のチップセレクト入力端子Ｓ０に接続するかどうかを問わずにＩＣメモリ回路５０Ａをウェハ状態まで製造し、モールドパッケージ前のウェハ状態でのテスト時に、制御線群５３１を用いてデコーダ５２の出力端子Ｓ１〜Ｓ４から任意の出力端子を選択し、それ以外の選択されなかった出力端子のヒューズをヒューズＲＯＭ５３に設けられたヒューズ切断用窓からレーザ光を使用して切断する。
【００１７】
なお、特許文献１では、図６および図７に示すＩＣメモリ回路５０，５０Ａ内のメモリ素子５１としてスタティックＲＡＭを用いているが、フラッシュメモリをメモリ素子として用いた場合についてもその作用効果が同様である。
【００１８】
図８は、上記図６および図７に示す従来のＩＣメモリ回路をそれぞれ複数用いてメモリ容量を拡張したＩＣメモリ装置の概略構成を示すブロック図である。
【００１９】
図８に示すように、ＩＣメモリ装置６０は、図６のＩＣメモリ回路５０と同様の四つのＩＣメモリ回路Ｃ１〜Ｃ４を用いた場合であり、この場合には、各々のＩＣメモリ回路Ｃ１〜Ｃ４にデコーダ５２がそれぞれ内蔵されている。このため、新たに各ＩＣメモリ回路５０を選択するためのデコーダを設ける必要がなく、簡単な回路配線によってメモリ容量を拡張することが可能である。
【００２０】
また、ＩＣメモリ装置６０Ａは、図７のＩＣメモリ回路５０Ａと同様の四つのＩＣメモリＣ１〜Ｃ４を用いた場合であり、この場合には、モールドパッケージ前のウェハ状態でのテスト時に、制御線群５３１を用いてデコーダ５２の出力端子から任意の出力端子を選択し、それ以外の選択されなかった出力端子のヒューズはヒューズＲＯＭ５３に設けられたヒューズ切断用窓からレーザ光を使用して切断する。したがって、モールドパッケージ前のウェハー状態でのテスト時まで、デコーダ５２の出力端子とメモリ素子５１のチップセレクト入力端子Ｓ０との間の配線を適宜変更することができる。
【特許文献１】特開平５−８１８５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、上記図８のＩＣメモリ装置６０では、図６のＩＣメモリ回路５０と同様の四つのＩＣメモリ回路Ｃ１〜Ｃ４を用いた場合、各ＩＣメモリ回路５０内のメモリ素子５１のチップセレクト入力端子Ｓ０に接続されているデコーダ５２からの出力端子が互いに異なっていることが必要がある。
【００２２】
例えばＩＣメモリ装置６０において、例えば、ＩＣメモリ回路Ｃ１ではデコーダ５２の出力端子Ｓ１がメモリ素子５１のチップセレクト入力端子Ｓ０に接続され、ＩＣメモリ装置Ｃ２ではデコーダ５２の出力端子Ｓ２がメモリ素子５１のチップセレクト入力端子Ｓ０に接続されるようにする必要がある。また、ＩＣメモリ回路Ｃ３ではデコーダ５２の出力端子Ｓ３がメモリ素子５１のチップセレクト入力端子Ｓ０に接続され、ＩＣメモリ装置Ｃ４ではデコーダ５２の出力端子Ｓ４がメモリ素子５１のチップセレクト入力端子Ｓ０に接続されるようにする必要がある。したがって、図６に示す従来のＩＣメモリ回路５０を複数用いてメモリ容量を拡張する場合には、メモリ素子５１のチップセレクト入力端子Ｓ０とデコーダ５２の出力端子Ｓ１〜Ｓ４との間の配線が互いに異なるＩＣメモリ回路５０を予め製造する必要があり、生産性およびコスト面で問題がある。
【００２３】
一方、上記図８のＩＣメモリ装置７０では、図７のＩＣメモリ回路５０Ａと同様の四つのＩＣメモリ回路Ｃ１〜Ｃ４を用いた場合、一度ヒューズが切断されると、選択されなかったデコーダ５２の出力端子をチップセレクト信号のために選択し直すことはできない。また、モールドパッケージ封止後では、ヒューズを切断することができないため、モールドパッケージ封止後に配線を変更する必要が生じても、デコーダ５２の出力端子Ｓ１〜Ｓ４のいずれかとメモリ素子５１のチップセレクト入力端子Ｓ０との間の配線を変更することはできない。
【００２４】
本発明は、上記従来の問題を解決するもので、メモリ素子のチップセレクト入力端子とデコーダの出力端子との間の配線が互いに異なるＩＣメモリ回路を予め用意することなく、モールドパッケージ封止後に配線を変更する必要が生じた場合であってもデコーダの出力端子とメモリ素子のチップセレクト入力端子との間の配線を容易に変更したのと同等の効果を得ることができて、メモリ容量をより容易に拡大できるＩＣメモリ回路およびこれを複数用いたＩＣメモリ装置を提供することを目的とする。
【課題を解決するための手段】
【００２５】
本発明のＩＣメモリ回路は、チップセレクト信号入力部および通常情報記憶部の他に、特定情報を記憶可能な記憶手段が設けられたメモリ素子と、該記憶手段からの特定情報および、外部から入力されるアドレス信号の一部をに基づいて、該チップセレクト信号入力部にチップセレクト信号を出力するデコード手段とを有し、そのことにより上記目的が達成される。
【００２６】
また、好ましくは、本発明のＩＣメモリ回路におけるメモリ素子がフラッシュメモリであり、前記記憶手段が該フラッシュメモリ内のＣＡＭ回路である。
【００２７】
本発明のＩＣメモリ装置は、請求項１または２に記載のＩＣメモリ回路が複数組み合わされ、該ＩＣメモリ回路のメモリ素子内の記憶手段毎に異なる特定情報がそれぞれ記憶され、前記デコード手段は、該記憶手段からの特定情報信号、外部からの共通のチップイネーブル信号および共通のアドレス信号の一部がそれぞれ入力されて、該メモリ素子毎に異なるチップセレクト信号をそれぞれ該メモリ素子毎の各チップセレクト信号入力部にそれぞれ出力し、そのことにより上記目的が達成される。
【００２８】
また、好ましくは、本発明のＩＣメモリ装置における複数のＩＣメモリ回路はそれぞれ、前記メモリ素子のチップセレクト信号入力部と前記デコード手段の出力部間の配線が同じである。
【００２９】
さらに、好ましくは、本発明のＩＣメモリ装置におけるＩＣメモリ回路が二つ組み合わされ、該一方のＩＣメモリ回路の記憶手段に特定情報信号として一方レベルが設定されている場合、前記チップイネーブル信号線が一方レベルで、かつ、前記アドレス信号の一部が一方レベルのときに、該一方のＩＣメモリ回路において、そのデコード手段の出力部から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該一方のＩＣメモリ回路のメモリ素子がイネーブル状態になり、該他方のＩＣメモリ回路の記憶手段に特定情報信号として他方レベルが設定されている場合、該チップイネーブル信号線が一方レベルで、かつ、該アドレス信号の一部が他方レベルのときに、該他方のＩＣメモリ回路において、そのデコード手段の出力端子から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該他方のＩＣメモリ回路のメモリ素子がイネーブル状態になるように構成されている。
【００３０】
本発明のＩＣメモリ装置は、チップセレクト信号入力部を有するメモリ素子とデコード手段とを備えた第１ＩＣメモリ回路と、特定情報を記憶可能な記憶手段を有するメモリ素子を備えた第２ＩＣメモリ回路とが設けられ、該第１ＩＣメモリ回路のデコード手段は、該記憶手段からの特定情報信号および、外部から入力されるアドレス信号の一部に基づいて、該チップセレクト信号入力部にチップセレクト信号を出力し、そのことにより上記目的が達成される。
【００３１】
また、好ましくは、本発明のＩＣメモリ装置における第２ＩＣメモリ回路のメモリ素子がフラッシュメモリであり、前記記憶手段が該フラッシュメモリ内のＣＡＭ回路である。
【００３２】
さらに、好ましくは、本発明のＩＣメモリ装置において、第１ＩＣメモリ回路が複数設けられ、前記第２ＩＣメモリ回路のメモリ素子内に前記記憶手段が複数設けられて互いに異なる特定情報がそれぞれ記憶され、該第１ＩＣメモリ回路毎の各デコード手段はそれぞれ、対応した特定の記憶手段からの特定情報信号、外部からの共通のチップイネーブル信号および共通のアドレス信号の一部がそれぞれ入力されて、該第１ＩＣメモリ回路のメモリ素子毎のチップセレクト信号を該第１ＩＣメモリ回路のメモリ素子毎の各チップセレクト信号入力部にそれぞれ出力する。
【００３３】
さらに、好ましくは、本発明のＩＣメモリ装置における複数の第１ＩＣメモリ回路はそれぞれ、前記メモリ素子のチップセレクト信号入力部と前記デコード手段の出力部間の配線が同じである。
【００３４】
さらに、好ましくは、本発明のＩＣメモリ装置において、第１ＩＣメモリ回路が二つ設けられ、前記第２ＩＣメモリ回路のメモリ素子内に前記記憶手段が二つ設けられており、該第２ＩＣメモリ回路の記憶手段の一方に特定情報信号として一方レベルが設定されている場合、前記チップイネーブル信号線が一方レベルで、かつ、前記アドレス信号の一部が一方レベルのときに、一方の第１ＩＣメモリ回路において、そのデコード手段の出力端子から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該一方の第１ＩＣメモリ回路のメモリ素子がイネーブル状態になり、また、該第２ＩＣメモリ回路の記憶手段の他方に特定情報信号として他方レベルが設定されている場合、該チップイネーブル信号線が一方レベルで、かつ、該アドレス信号の一部が他方レベルのときに、他方の第１ＩＣメモリ回路において、そのデコード手段の出力端子から一方レベルのチップセレクト信号がチップセレクト入力部に出力されて該他方のＩＣメモリ回路のメモリ素子がイネーブル状態になるように構成されている。
【００３５】
上記構成により、以下に、本発明の作用について説明する。
【００３６】
本発明のＩＣメモリ回路にあっては、デコード手段（デコーダ）によって、メモリ素子内の記憶手段から出力される特定情報信号および外部から入力されるアドレス信号の一部をデコードして、メモリ素子にチップセレクト信号を出力する。例えば、メモリ素子がフラッシュメモリである場合には、メモリ素子内の記憶手段としてＣＡＭ回路を用いることができる。
【００３７】
これにより、複数のＩＣメモリ回路を組み合せてメモリ容量を拡張する際に、図６に示す従来のＩＣメモリ回路のように、デコーダの出力部（出力端子）とメモリ素子のチップセレクト信号入力部（チップセレクト信号入力端子）との間の配線が互いに異なるＩＣメモリ回路を予め製造して用意する必要がなく、生産性およびコスト面の問題を解消することができる。また、チップイネーブル信号を共通の信号線によって複数のデコーダに供給することができるため、パッケージに設けられる外部信号線端子を少なくすることができる。
【００３８】
また、モールドパッケージ封止後でも、メモリ素子内の記憶手段への特定情報を変更して、記憶手段からの出力信号を変化させることによって、メモリ素子のチップセレクト信号入力端子に入力されるチップセレクト信号を何度でも変更することが可能である。図７に示す従来のＩＣメモリ回路のように、ヒューズＲＯＭを用いてチップセレクト信号を選択する方法と比較して、ＩＣメモリ回路およびＩＣメモリ装置の製造工程における設計変更の自由度が大きくなる。
【００３９】
種類が異なる複数のＩＣメモリ素子を組み合せる場合には、チップセレクト信号入力端子を有するメモリ素子とデコーダとを備えている第１ＩＣメモリ回路と、所定の特定情報を記憶可能な記憶手段を有するメモリ素子を備えている第２ＩＣメモリ回路とを用いることができる。この場合、第１ＩＣメモリ回路では、デコーダによって、第２ＩＣメモリ回路のメモリ素子内の記憶手段から出力される信号および外部から入力されるアドレス信号の一部をデコードして、メモリ素子のチップセレクト信号を出力させることができる。
【発明の効果】
【００４０】
本発明によれば、デコード手段（デコーダ）によって、メモリ素子内に設けられた記憶手段からの特定情報信号およびアドレス信号の一部をデコードして、メモリ素子にチップセレクト信号を出力するため、デコーダの出力端子とメモリ素子のチップセレクト入力端子間の配線が互いに異なるＩＣメモリ装置を予め製造して用意する必要がなく、生産性およびコスト面の問題を発生させることなく、容易にメモリ容量を拡張することができる。また、モールドパッケージ封止後でもメモリ素子内の記憶手段からの特定情報信号を変更することによって、メモリ素子のチップセレクト入力部（チップセレクト入力端子）に入力されるチップセレクト信号を何度でも変更することが可能であり、ＩＣメモリ回路およびこれを用いたＩＣメモリ装置の製造工程における設計変更の自由度を大きくすることができる。
【発明を実施するための最良の形態】
【００４１】
以下に、本発明のＩＣメモリ回路およびこれを用いたＩＣメモリ装置の実施形態１，２について、図面を参照しながら説明する。
（実施形態１）
図１は、本実施形態のＩＣメモリ回路の概略構成を示すブロック図である。
【００４２】
図１に示すように、ＩＣメモリ回路１０は、メモリ素子としてのフラッシュメモリ１と、デコード手段としてのデコーダ２とを有している。
【００４３】
フラッシュメモリ１には、アドレス入力線Ａ０〜Ａｎからなるアドレスバスライン１１と、データ入出力線Ｉ／Ｏ０〜Ｉ／Ｏｍからなるデータバスライン１２とが接続されている。また、フラッシュメモリ１の書き込み制御入力端子ＷＥ＃には書き込み制御線１３が接続され、読み出し制御入力端子ＯＥ＃には読み出し制御線１４が接続されている。さらに、フラッシュメモリ１のチップセレクト入力端子Ｓ０にはＩＣメモリ回路１０に内蔵されているデコーダ２の出力端子Ｓ１，Ｓ２がそれぞれ接続されている。
【００４４】
また、フラッシュメモリ１には、所定の特定情報を記憶可能な記憶手段として内容照合メモリ（Ｃｏｎｔｅｎｔ  Ａｄｄｒｅｓｓａｂｌｅ  Ｍｅｍｏｒｙ  以下ＣＡＭという）回路１５が設けられており、このＣＡＭ回路１５からデコーダ２にＣＡＭ信号線１５１が接続されている。
【００４５】
デコーダ２のアドレス入力端子Ａｄｄにはアドレス入力線Ａｎ＋１が接続され、チップイネーブル入力端子ＣＥ＃にはチップイネーブル信号線２１が接続されている。また、デコーダ２の出力端子Ｓ１，Ｓ２はフラッシュメモリ１のチップセレクト信号入力端子Ｓ０（チップセレクト信号入力部）に接続されている。
【００４６】
ＩＣメモリ回路１０において、ＣＡＭ回路１５は、フラッシュメモリセルを用いた回路であり、ＬレベルおよびＨレベルのいずれかを電気的に選択して記憶可能な回路である。また、ＣＡＭ信号線１５１は、ＣＡＭ回路１５に記憶されている情報を信号としてデコーダ２に出力させる信号線である。
【００４７】
図２は、図１のデコーダ２の内部の論理回路の一例を示す回路図である。
【００４８】
図２に示すように、このデコーダ２は、ＮＯＲゲート２２ａおよび２２ｂと、インバータ２３ａ〜２３ｇと、選択回路２４と、ＮＡＮＤゲート２５とを有する論理回路で構成されている。
【００４９】
ＮＯＲゲート２２ａの一方の入力部（チップイネーブル入力端子ＣＥ＃）にはチップイネーブル信号線２１が接続され、他方の入力部は接地されている。ＮＯＲゲート２２ａの出力端はインバータ２３ａおよび２３ｂの直列回路を介して、ＮＡＮＤゲート２５の一方の入力端に接続されると共に、インバータ２３ｃを介してＮＯＲゲート２２ｂの一方の入力端に接続されている。このＮＯＲゲート２２ｂの他方の入力端（アドレス入力端子Ａｄｄ）にはアドレス入力線Ａｎ＋１（アドレス入力信号の一部が入力）が接続されている。このＮＯＲゲート２２ｂの出力端は、インバータ２３ｄおよび２３ｅの直列回路を介して選択回路２４の一方の入力端に接続されている。この選択回路２４の他方の入力端には、フラッシュメモリ１のＣＡＭ回路１５からＣＡＭ信号線１５１を介してＣＡＭ信号が入力されている。選択回路２４の出力端は、ＮＡＮＤゲート２５の他方の入力端に接続されている。ＮＡＮＤゲート２５の出力端は、インバータ２３ｆおよび２３ｇの直列回路を介してチップセレクト信号（デコーダ２の出力信号）としてフラッシュメモリ１に出力される。
【００５０】
上記構成により、本実施形態のＩＣメモリ回路１０の動作について、下記表２を用いて説明する。
【００５１】
この表２は、ＩＣメモリ回路１０におけるデコーダ２の入出力特性を示している。
【００５２】
【表２】
2005174477.tif 000004
このデコーダ２では、上記表２に示すように、入力されるアドレス入力信号Ａｎ＋１、ＣＡＭ信号およびチップイネーブル信号ＣＥ＃の組み合わせによって、フラッシュメモリ１に出力されるチップセレクト信号（出力端子Ｓ１，Ｓ２）が決定される。
【００５３】
ＣＡＭ信号は、チップセレクト入力端子Ｓ０に対するデコーダ２からの出力信号（チップセレクト信号；出力端子Ｓ１，Ｓ２）を選択するための論理に対応させて、Ｌレベルであるか、Ｈレベルであるかが予め設定されている。
【００５４】
この表２では、ＣＡＭ信号がＬレベルに設定されている場合に、チップイネーブル信号線２１がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＬレベルのときに、デコーダ２の出力端子Ｓ１からＬレベルのチップセレクト信号がフラッシュメモリ１のチップセレクト入力端子Ｓ０に出力され、フラッシュメモリ１がイネーブル状態となる。
【００５５】
しかし、ＣＡＭ信号がＨレベルに設定されている場合には、チップイネーブル信号線２１がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＬレベルであっても、デコーダ２の出力端子Ｓ１，Ｓ２からはＬレベルのチップセレクト信号はフラッシュメモリ１のチップセレクト入力端子Ｓ０に出力されず、フラッシュメモリ１はイネーブル状態とはならない。また、ＣＡＭ信号がＬレベルに設定されている場合に、チップイネーブル信号線２１がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＨレベルである場合にも、デコーダ２の出力端子Ｓ１，Ｓ２からはＬレベルのチップセレクト信号はフラッシュメモリ１のチップセレクト入力端子Ｓ０に出力されず、フラッシュメモリ１はイネーブル状態とはならない。
【００５６】
また、ＣＡＭ信号がＨレベルに設定されている場合、チップイネーブル信号線２１がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＨレベルのときに、デコーダ２の出力端子Ｓ２からＬレベルのチップセレクト信号がフラッシュメモリ１のチップセレクト入力端子Ｓ０に出力され、フラッシュメモリ１がイネーブル状態になる。
【００５７】
なお、上記表２において、「×」はＨレベルおよびＬレベルのいずれであってもよいことを示している。また、チップセレクト信号（出力端子Ｓ１およびＳ２）は、常時Ｌレベルの信号として出力されているものとする。
【００５８】
フラッシュメモリ１がイネーブル状態であるときに、アドレスバスライン１１によってフラッシュメモリ１上のある番地が指定されると共に書き込み制御線１３を介してＬレベルの書き込み制御信号がフラッシュメモリ１の書き込み制御入力端子ＷＥ＃に入力されると、データバスライン１２上のデータがアドレスバスライン１１によって指定されたフラッシュメモリ１上の番地に書き込まれる。また、アドレスバスライン１１によって番地が指定されると共に読み出し制御線１４を介してＬレベルの読み出し制御信号がフラッシュメモリ１の読み出し制御入力端子ＯＥ＃に入力されると、アドレスバスライン１１によって指定されたフラッシュメモリ１上の番地に格納されたデータがデータバスライン１２上に読み出される。
【００５９】
次に、ＩＣメモリ回路１０が複数（ここでは二つ）組み合わされる場合について説明する。この場合、二つＩＣメモリ回路１０のフラッシュメモリ１内のＣＡＭ回路１５毎に異なる特定情報（ＨレベルかＬレベル）がそれぞれ記憶されている。例えば、ＣＡＭ信号がＬレベルに設定されている場合（ＩＣメモリ回路１０Ａ）、チップイネーブル信号線２１がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＬレベルのときに、デコーダ２の出力端子Ｓ１からＬレベルのチップセレクト信号がフラッシュメモリ１のチップセレクト入力端子Ｓ０に出力され、ＩＣメモリ回路１０Ａのフラッシュメモリ１がイネーブル状態になる。また、ＣＡＭ信号がＨレベルに設定されている場合（ＩＣメモリ回路１０Ｂ）、チップイネーブル信号線２１がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＨレベルのときに、デコーダ２の出力端子Ｓ１からＬレベルのチップセレクト信号がフラッシュメモリ１のチップセレクト入力端子Ｓ０に出力され、ＩＣメモリ回路１０Ｂのフラッシュメモリ１がイネーブル状態になる。これを、図３に基づいて詳細に説明する。
【００６０】
図３は、図１に示す本実施形態のＩＣメモリ回路１０を、それぞれ複数（ここでは二つ）用いてメモリ容量を拡張したＩＣメモリ装置の概略構成を示すブロック図である。
【００６１】
図３に示すように、ＩＣメモリ装置２０は、図１に示すＩＣメモリ回路１０と同様のＩＣメモリ回路１０Ａ、１０Ｂを用いている。
【００６２】
ＩＣメモリ回路１０Ａ、１０Ｂはそれぞれ、メモリ素子としてのフラッシュメモリ１Ａおよび１Ｂと、デコーダ２Ａおよび２Ｂとを有している。
【００６３】
フラッシュメモリ１Ａおよび１Ｂはそれぞれ、アドレス入力端子Ａｄｄにアドレス入力線Ａ０〜Ａｎからなる共通のアドレスバスライン１１が接続され、データ入力端子にデータ入出力線Ｉ／Ｏ０〜Ｉ／Ｏｍからなる共通のデータバスライン１２が接続されている。また、フラッシュメモリ１Ａおよび１Ｂはそれぞれ、書き込み制御入力端子ＷＥ＃に共通の書き込み制御線１３が接続され、読み出し制御入力端子ＯＥ＃には共通の読み出し制御線１４が接続されている。さらに、フラッシュメモリ１Ａおよび１Ｂの各チップセレクト入力端子Ｓ０にはそれぞれ、ＩＣメモリ回路１０Ａおよび１０Ｂにそれぞれ内蔵されているデコーダ２Ａおよび２Ｂの各出力端がそれぞれ接続されている。
【００６４】
また、フラッシュメモリ１Ａおよび１Ｂにはそれぞれ、所定の情報を記憶可能な記憶手段としてＣＡＭ回路１５Ａおよび１５Ｂがそれぞれ設けられており、このＣＡＭ回路１５Ａおよび１５Ｂのぞれぞれからデコーダ２Ａおよび２ＢにＣＡＭ信号線１５１Ａおよび１５１Ｂがそれぞれ接続されている。
【００６５】
デコーダ２Ａおよび２Ｂはそれぞれ、アドレス入力端子Ａｄｄに共通のアドレス入力線Ａｎ＋１が接続され、チップイネーブル入力端子ＣＥ＃に共通のチップイネーブル信号線２１が接続されている。また、デコーダ２Ａおよび２Ｂの各出力端子はそれぞれ、フラッシュメモリ１Ａおよび１Ｂの各チップセレクト信号入力端子Ｓ０にそれぞれ接続されている。
【００６６】
上記構成により、本実施形態１のＩＣメモリ装置２０の動作について説明する。なお、各デコーダ２Ａおよび２Ｂの入出力特性は、上記表２と同様とする。
【００６７】
ＩＣメモリ１０Ａは、上記表２の論理に基づいて、そのチップセレクト入力端子Ｓ０にデコーダ２Ａの出力端子Ｓ１からＬレベルのチップセレクト信号が出力されるようにフラッシュメモリ１Ａ内のＣＡＭ信号がＬレベルに設定されている。また、ＩＣメモリ１０Ｂは、上記表２の論理に基づいて、そのチップセレクト入力端子Ｓ０にデコーダ２Ａの出力端子Ｓ１からＬレベルのチップセレクト信号が出力されるようにフラッシュメモリ１Ｂ内のＣＡＭ信号がＨレベルに設定されている。
【００６８】
チップイネーブル信号線２１がＬレベルで、かつアドレス入力線Ａｎ＋１がＬレベルのときに、デコーダ２Ａの出力端子Ｓ１からＬレベルのチップセレクト信号がフラッシュメモリ１Ａのチップセレクト入力端子Ｓ０に出力され、フラッシュメモリ１Ａがイネーブル状態となる。このとき、フラッシュメモリ１Ｂはスタンバイ状態（待機）である。
【００６９】
チップイネーブル信号線２１（チップイネーブル入力端子ＣＥ＃）がＬレベルで、かつ、アドレス入力線Ａｎ＋１がＨレベルのときに、デコーダ２Ｂの出力端子Ｓ１からチップセレクト信号がフラッシュメモリ１Ｂのチップセレクト入力端子Ｓ０に出力され、フラッシュメモリ１Ｂがイネーブル状態となる。このとき、フラッシュメモリ１Ａはスタンバイ状態である。
【００７０】
フラッシュメモリ１Ａおよび１Ｂのいずれかがイネーブル状態であるときに、アドレスバスライン１１によってフラッシュメモリ上の通常情報記憶部のある番地が指定されると共に書き込み制御線１３を介してＬレベルの書き込み制御信号がフラッシュメモリの書き込み制御入力端子ＷＥ＃に入力されると、データバスライン１２上のデータがアドレスバスライン１１によって指定されたフラッシュメモリ上の通常情報記憶部の番地に書き込まれる。また、アドレスバスライン１１によって番地が指定されると共に読み出し制御線１４を介してＬレベルの読み出し制御信号がフラッシュメモリの読み出し制御入力端子ＯＥ＃に入力されると、アドレスバスライン１１によって指定されたフラッシュメモリ上の番地に格納されたデータがデータバスライン１２上に読み出される。
【００７１】
以上により、本実施形態１によれば、ＩＣメモリ回路１０Ａ，１０Ｂを複数組み合わせてメモリ容量を拡張する場合に、従来のようにデコーダの出力端子と不揮発性メモリ素子（フラッシュメモリ）の各チップセレクト入力端子Ｓ０との間の配線が互いに異なるＩＣメモリ回路を予め製造して用意する必要がなく、モールドパッケージ封止後でも、不揮発性メモリ素子（フラッシュメモリ１Ａ，１Ｂ）からデコーダ２Ａ，２Ｂへの信号（ＣＡＭ信号）を変更することによって、メモリ素子（フラッシュメモリ１Ａ，１Ｂ）の各チップセレクト入力端子Ｓ０に出力されるデコーダ２Ａまたは２Ｂのチップセレクト信号を何度でも変更することが可能であるので、従来のＩＣメモリ回路に比べてメモリ拡張が容易である。
【００７２】
なお、図３に示すＩＣメモリ装置２０は、２個のＩＣメモリ回路１０Ａ，１０Ｂを用いてメモリ容量を拡張しているが、さらに多くのＩＣメモリ回路を用いてメモリ容量を拡張したい場合には、アドレス入力線と、上記フラッシュメモリ１Ａ，１Ｂ内のＣＡＭ回路１５と同等のＣＡＭ回路１５を追加すればよい。例えば、４個のＩＣメモリ回路１０Ａ〜１０Ｄを用いてメモリ容量を拡張したい場合には、アドレス入力線Ａｎ＋２を追加すると共に、各フラッシュメモリ内にＣＡＭ回路を一つずつ追加して各フラッシュメモリ内にＣＡＭ回路を二つ設ければよい。また、本実施形態１では不揮発性メモリ素子としてフラッシュメモリを用いているが、例えばＭＲＡＭ、ＦｅＲＡＭ、ＯＵＭなどの他の不揮発性メモリ素子を用いても構わない。
（実施形態２）
図４は、本実施形態２のＩＣメモリ装置の概略構成を示すブロック図である。
【００７３】
図４に示すように、ＩＣメモリ装置３０は、種類が異なるメモリ素子が複数マルチチップパッケージ化されており、スタティックＲＡＭ３１Ａ，３１Ｂをそれぞれ有する第１ＩＣメモリ回路としてのＩＣメモリ回路３Ａ，３Ｂと、第２ＩＣメモリ回路としてのフラッシュメモリ４とを有している。
【００７４】
ＩＣメモリ回路３Ａ，３Ｂはそれぞれ、図１に示すＩＣメモリ回路１に内蔵されているデコーダ２と同様のデコーダ３２Ａ，３２Ｂをそれぞれ有している。また、フラッシュメモリ４は、所定の特定情報を記憶可能な記憶手段として、図１に示すＣＡＭ回路１５と同様なＣＡＭ回路４６，４７が設けられている。
【００７５】
フラッシュメモリ４は、アドレス入力端子Ａｄｄにアドレス入力線Ａ０〜Ａｎからなる共通のアドレスバスライン４１が接続され、データ入力端子にデータ入出力線Ｉ／Ｏ０〜Ｉ／Ｏｍからなる共通のデータバスライン４２が接続されている。また、フラッシュメモリ４は、書き込み制御入力端子ＷＥ＃に書き込み制御線４３が接続され、読み出し制御入力端子ＯＥ＃には読み出し制御線４４が接続され、チップイネーブル入力端子ＣＥ＃にはチップイネーブル信号線４５が接続されている。
【００７６】
ＩＣメモリ回路３Ａ，３ＢのスタティックＲＡＭ３１Ａ，３１Ｂはそれぞれ、アドレス入力端子Ａｄｄにアドレス入力線Ａ０〜Ａｎからなる共通のアドレスバスライン４１が接続され、データ入力端子にデータ入出力線Ｉ／Ｏ０〜Ｉ／Ｏｍからなる共通のデータバスライン４２が接続されている。また、スタティックＲＡＭ３１Ａ，３１Ｂはそれぞれ、書き込み制御入力端子ＷＥ＃に共通の書き込み制御線４３が接続され、読み出し制御入力端子ＯＥ＃には共通の読み出し制御線４４が接続されている。
【００７７】
ＩＣメモリ回路３Ａ，３Ｂのデコーダ３２Ａ，３２Ｂにはそれぞれ、フラッシュメモリ４のＣＡＭ回路４６，４７のぞれぞれから、ＣＡＭ信号線４６１，４７１がそれぞれ接続されている。また、デコーダ３２Ａ，３２Ｂはそれぞれ、アドレス入力端子Ａｄｄに共通のアドレス入力線Ａｎ＋１が接続され、チップイネーブル入力端子ＣＥ＃に共通のチップイネーブル信号線３５が接続されている。また、デコーダ３２Ａ，３２Ｂのそれぞれの各出力端子Ｓ１，Ｓ２は、スタティックＲＡＭ３１Ａ，３１Ｂの各チップセレクト信号入力端子Ｓ０にそれぞれ接続されている。
【００７８】
これらの各デコーダ３２Ａ，３２Ｂの入出力特性は、上記表２と同様である。
【００７９】
フラッシュメモリ４内のＣＡＭ回路４６は、上記表２の論理に基づいて、スタティックＲＡＭ３１Ａのチップセレクト入力端子Ｓ０にデコーダ３２Ａの出力端子Ｓ１からＬレベルのチップセレクト信号が出力されるようにＣＡＭ１信号がＬレベルに設定されている。また、フラッシュメモリ４内のＣＡＭ回路４７は、上記表２の論理に基づいて、スタティックＲＡＭ３１Ｂのチップセレクト入力端子Ｓ０にデコーダ３２Ｂの出力端子Ｓ１からＬレベルのチップセレクト信号が出力されるようにＣＡＭ２信号がＨレベルに設定されている。
【００８０】
従来のＩＣメモリ装置では、通常、図５に示すように、各スタティックＲＡＭのチップ動作を制御するために、チップイネーブル信号線をそれぞれパッケージの外部に設ける必要がある。これに対して、本実施形態２のＩＣメモリ装置３０では、フラッシュメモリ４からのＣＡＭ１信号およびＣＡＭ２信号によって、デコーダ３２Ａ，３２ＢからスタティックＲＡＭ３１Ａ，３１Ｂにそれぞれ出力されるチップセレクト信号が選択されるため、デコーダ３２Ａ，３２Ｂに接続されたチップイネーブル信号線３５をパッケージの外部に一本だけ設けるのみで、スタティックＲＡＭ３１Ａ，３１Ｂをそれぞれ制御することが可能となる。
【００８１】
これにより、マルチチップパッケージが搭載された演算処理システムなどにおいて、チップイネーブル信号線の本数に制限がある場合などに、信号線本数が少なくて済むという利点があり、種類が異なるメモリ素子をマルチチップパッケージ化したＩＣメモリ装置においてもＣＡＭ信号を用いることにより容易にメモリ容量を拡張することができる。
【００８２】
なお、図４に示すＩＣメモリ装置３０は、２個のＩＣメモリ回路３Ａ，３Ｂを用いてメモリ容量を拡張しているが、さらに多くのＩＣメモリ回路を用いてメモリ容量を拡張したい場合には、アドレス入力線と、上記フラッシュメモリ４内のＣＡＭ回路４６，４７と同等のＣＡＭ回路を追加すればよい。例えば、４個のＩＣメモリ回路３Ａ〜３Ｄを用いてメモリ容量を拡張したい場合には、アドレス入力線Ａｎ＋２を追加すると共に、フラッシュメモリ４内にＣＡＭ回路を更に二つ追加すればよい。また、本実施形態２では不揮発性メモリ素子としてフラッシュメモリを用いているが、例えばＭＲＡＭ、ＦｅＲＡＭ、ＯＵＭなどの他の不揮発性メモリ素子を用いても構わない。
【００８３】
以上により、上記実施形態１，２によれば、デコーダによって、アドレス入力信号の一部およびフラッシュメモリ内のＣＡＭ回路からの出力信号をデコードして、フラッシュメモリにチップセレクト信号を出力するように構成したため、容易にメモリ容量を拡大し得るＩＣメモリ回路およびこれを複数用いたＩＣメモリ装置を得ることができる。
【００８４】
以上のように、本発明の好ましい実施形態１，２を用いて本発明を例示してきたが、本発明は、この実施形態１，２に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１，２の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【００８５】
例えばフラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭやＯＵＭなどの不揮発性メモリ素子、スタティックＲＡＭおよびダイナミックＲＡＭなどのメモリ素子とデコーダとを持つＩＣメモリ回路および、このＩＣメモリ回路を複数用いてメモリ容量を拡張したＩＣメモリ装置の分野において、メモリ素子内に設けられた記憶手段からの信号およびアドレス信号の一部をデコードしてメモリ素子にチップセレクト信号を出力するため、デコーダの出力端子とメモリ素子のチップセレクト入力端子間の配線が互いに異なるＩＣメモリ装置を予め製造する必要がなく、生産性およびコスト面の問題を発生させることなく、容易にメモリ容量を拡張することができる。また、モールドパッケージ封止後でもメモリ素子内の記憶手段からの信号を変更することによって、メモリ素子のチップセレクト入力端子に入力されるチップセレクト信号を何度でも変更することが可能であり、ＩＣメモリ回路およびＩＣメモリ装置の製造工程における設計変更の自由度を大きくすることができる。
【００８６】
本発明は、フラッシュメモリ、ＭＲＡＭ、ＦｅＲＡＭやＯＵＭなどの不揮発性メモリ素子、スタティックＲＡＭおよびダイナミックＲＡＭなどのメモリ素子を用いたＩＣメモリ回路およびこのようなＩＣメモリ回路を複数用いてメモリ容量を拡張したＩＣメモリ装置に広く適用可能であり、さらに、種類が異なるＩＣメモリ回路をマルチパッケージ化したＩＣメモリ装置についても、メモリ容量を容易に拡張することができる。
【図面の簡単な説明】
【００８７】
【図１】本実施形態１のＩＣメモリ回路の概略構成を示すブロック図である。
【図２】図１のデコーダ内部の論理回路構成例を示す回路図である。
【図３】図１のＩＣメモリ回路を２個組み合わせたＩＣメモリ装置の概略構成を示すブロック図である。
【図４】本実施形態２のＩＣメモリ装置の概略構成を示すブロック図である。
【図５】従来のＩＣメモリ装置の概略構成を示すブロック図である。
【図６】従来のＩＣメモリ回路の他の概略構成を示すブロック図である。
【図７】従来のＩＣメモリ回路の更に他の概略構成を示すブロック図である。
【図８】従来のＩＣメモリ回路を４個組み合せたＩＣメモリ装置の概略構成を示すブロック図である。
【符号の説明】
【００８８】
１，１Ａ，１Ｂ，４  フラッシュメモリ（メモリ素子）
１１  アドレスバスライン
１２  データバスライン
１３  書き込み制御線
１４  読み出し制御線
１５，１５Ａ，１５Ｂ，４６，４７  ＣＡＭ回路
１５１，１５１Ａ，１５１Ｂ，４６１，４７１  ＣＡＭ信号線
２，２Ａ，２Ｂ，３２Ａ，３２Ｂ  デコーダ
２１  チップイネーブル信号線
２２ａ，２２ｂ  ＮＯＲゲート
２３ａ〜２３ｇ  インバータ
２４  選択回路
２５  ＮＡＮＤゲート
３１Ａ，３１Ｂ  スタティックＲＡＭ
３Ａ，３Ｂ，１０，１０Ａ，１０Ｂ  ＩＣメモリ回路
２０，３０  ＩＣメモリ装置
【図１】
2005174477.tif 000005
【図２】
2005174477.tif 000006
【図３】
2005174477.tif 000007
【図４】
2005174477.tif 000008
【図５】
2005174477.tif 000009
【図６】
2005174477.tif 000010
【図７】
2005174477.tif 000011
【図８】
2005174477.tif 000012