(57)【要約】【課題】  アドレスマップ上のＲＡＭ領域を有効に活用することが可能なメモリ装置を提供する。【解決手段】  アドレスセレクタ６０は、アドレス選択信号ＳＥＬに応じて、アドレス信号ＡＤＤ＿１，ＡＤＤ＿ｎ、およびその他複数のアドレス信号ＡＤＤｓの中から一つのアドレス信号を選択する。メモリセル１０＿ｎは、このアドレス信号によって選択される。アドレスセレクタ６０において、通常選択されるアドレス信号ＡＤＤ＿ｎの代わりにアドレス信号ＡＤＤ＿１を選択することによって、アドレスマップ上のＲＡＭ領域を有効に活用できるとともに、読出し速度を高速化することができる。【選択図】        図１
2005063520.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリ領域に分割されたメモリセルアレイを備え、前記メモリセルアレイは、対応のアドレス信号によって選択される複数のメモリセルを含み、
前記複数のメモリ領域のうちの第１のメモリセル領域に対応するアドレス信号とは異なるアドレス信号により、前記第１のメモリ領域のメモリセルを選択するアドレス信号選択回路をさらに備える、メモリ装置。
【請求項２】
前記アドレス信号選択回路は、前記異なるアドレス信号によって選択されるメモリセル領域のメモリセルと、前記異なるアドレス信号によって本来選択されるメモリセル領域のメモリセルとが同時に選択されるようにアドレス信号の選択を行なう、請求項１に記載のメモリ装置。
【請求項３】
前記アドレス信号選択回路は、メモリセルからのデータ読出し時にメモリセルの同時選択を行なうようにアドレス信号の選択を行なう、請求項２に記載のメモリ装置。
【請求項４】
前記アドレス信号選択回路は、メモリセルへのデータ書込み時にメモリセルの同時選択を行なうようにアドレス信号の選択を行なう、請求項２または３に記載のメモリ装置。
【請求項５】
書込みデータ信号をバッファ処理する書込みバッファ部をさらに備え、
前記書込みバッファ部は、
第１の書込み制御信号に応じて、前記書込みデータ信号をバッファ処理する第１のバッファ回路と、
前記第１の書込み制御信号および書込み選択信号を受けて、第２の書込み制御信号を出力する論理素子と、
前記第２の書込み制御信号に応じて、前記書込みデータ信号をバッファ処理する第２のバッファ回路とを含み、
前記書込み選択信号は、読出し動作時にメモリセルの同時選択を行なうように前記アドレス信号選択回路がアドレス信号を選択したとき、書込み動作時において有効となる、請求項４に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、メモリ装置に関し、より特定的には、マイクロコンピュータに内蔵されるメモリ装置に関する。
【背景技術】
【０００２】
従来のメモリ装置は、読出し速度を高速化するために、センスアンプのサイズ調整などが必要であった。
【０００３】
特許文献１に記載された従来のメモリ装置は、１つ以上の記憶素子が、別個に制御されるスイッチによって単一伝送回路に切り替え可能に接続されるので、その関連スイッチを介して、１回の読出しにつき１つの記憶素子を伝送回線に電気的に接続することができ、読出し速度が高速化される。
【特許文献１】特開平１１−８６５６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された従来のメモリ装置は、プログラムの構成上、アドレスマップ上に必要以上のＲＡＭ（Random Access Memory）領域が存在することがある。この場合、これらのＲＡＭ領域は未使用となり、ＲＡＭ領域全体を有効に活用することができないという問題点があった。
【０００５】
それゆえに、この発明の目的は、アドレスマップ上のＲＡＭ領域を有効に活用することが可能なメモリ装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明によるメモリ装置は、複数のメモリ領域に分割されたメモリセルアレイを備える。メモリセルアレイは、対応のアドレス信号によって選択される複数のメモリセルを含む。また、複数のメモリ領域のうちの第１のメモリセル領域に対応するアドレス信号とは異なるアドレス信号により、第１のメモリ領域のメモリセルを選択するアドレス信号選択回路をさらに備える。
【発明の効果】
【０００７】
以上のように、この発明によれば、アドレスマップ上のＲＡＭ領域を有効に活用することが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０００９】
［実施の形態１］
図１は、この発明の実施の形態１によるメモリ装置１Ａの回路構成を示した回路図である。
【００１０】
図１に示す実施の形態１のメモリ装置１Ａは、メモリセル１０＿ｋ（ｋは２以上の自然数）と、センスアンプ２０と、読出バッファ３０と、書込バッファ４０Ａと、データバス５０と、アドレスセレクタ６０とを備える。
【００１１】
メモリセル１０＿ｋは、ＮチャネルＭＯＳトランジスタ１１＿ｋ，１２＿ｋと、インバータ１３＿ｋ，１４＿ｋとを含むＳＲＡＭ（Static Random Access Memory）のメモリセル構成を有する。図１では、メモリセル１０＿ｋの代表例として、メモリセル１０＿１，１０＿ｎを図示している。
【００１２】
メモリセル１０＿１は、行方向に配置されるワード線ＷＬ＿１と、列方向に配置されるビット線対ＢＬ，／ＢＬとに接続される。メモリセル１０＿ｎは、行方向に配置されるワード線ＷＬ＿ｎと、列方向に配置されるビット線対ＢＬ，／ＢＬとに接続される。なお、ビット線対ＢＬ，／ＢＬは、複数あるビット線対の中の１対を代表して図示したものである。
【００１３】
すなわち、ワード線ＷＬ＿１は、メモリセル１０＿１以外にも、図示しない複数のビット線対に対応した複数のメモリセルに接続される。同様に、ワード線ＷＬ＿ｎは、メモリセル１０＿ｎ以外にも、図示しない複数のビット線対に対応した複数のメモリセルに接続される。
【００１４】
ワード線ＷＬ＿１に接続される、メモリセル１０＿１および図示しない複数のメモリセルは、ワード線ＷＬ＿１を介して、アドレス信号ＡＤＤ＿１によって選択される。ワード線ＷＬ＿ｎに接続される、メモリセル１０＿ｎおよび図示しない複数のメモリセルは、ワード線ＷＬ＿ｎを介して、アドレスセレクタ６０から出力されるアドレス信号によって選択される。アドレスセレクタ６０によるアドレス信号の選択については、後に説明する。
【００１５】
センスアンプ２０は、ビット線対ＢＬ，／ＢＬに接続され、ビット線対ＢＬ，／ＢＬに読み出される選択メモリセルからのデータ信号を検知増幅する。読出バッファ３０は、読出し制御信号ＲＤに応じて、センスアンプ２０から出力される読出しデータ信号をバッファ処理し、それをデータバス５０に出力する。
【００１６】
書込バッファ４０Ａは、バッファ４２Ａ，４５Ａと、インバータ４４Ａとを含む。バッファ４２Ａは、図示しない制御回路からの書込み制御信号ＷＴに応じて、データバス５０から出力される書込みデータ信号をバッファ処理し、出力データ信号ＤＴ１をビット線ＢＬに出力する。インバータ４４Ａは、データバス５０から出力される書込みデータ信号を反転する。バッファ４５Ａは、書込み制御信号ＷＴに応じて、インバータ４４Ａから出力される信号をバッファ処理し、出力データ信号ＤＴ２をビット線／ＢＬに出力する。
【００１７】
図２は、この発明の実施の形態１による書込バッファ４０Ａの動作を説明するためのタイミング図である。
【００１８】
図２に示すように、時刻ｔ１において、書込み制御信号ＷＴがＬレベル（論理ロー）からＨレベル（論理ハイ）に立上がる。これを受けて、図１のバッファ４２Ａ，４５Ａが動作する。
【００１９】
バッファ４２Ａが動作することにより、フローティング状態であった出力データ信号ＤＴ１が、時刻ｔ１において、図１のデータバス５０から出力される書込みデータ信号と同じ電位レベルに変化する。図２では、フローティング状態からＨレベルに変化するものと仮定する。また、バッファ４５Ａが動作することにより、フローティング状態であった出力データ信号ＤＴ２が、時刻ｔ１において、図１のデータバス５０から出力される書込みデータ信号と逆のＬレベルに変化する。
【００２０】
図１に示すメモリ装置１Ａの構成要素に関する説明に戻る。アドレスセレクタ６０は、図示しない制御回路からの選択信号ＳＥＬに応じて、アドレス信号ＡＤＤ＿１，ＡＤＤ＿ｎ、およびその他複数のアドレス信号ＡＤＤｓの中から一つのアドレス信号を選択する。メモリセル１０＿ｎは、このアドレス信号によって選択される。このように、アドレス信号を複数の中から選択できる場合のアドレスマップの一例を次の図３に示す。
【００２１】
図３は、この発明の実施の形態１によるメモリ装置１Ａのアドレスマップの一例を示した図である。
【００２２】
図３に示すように、領域１０１はファンクションレジスタなどに対応した領域である。また、領域１０２〜１０４はＲＡＭ領域であり、領域１０５はＲＯＭ領域などである。
【００２３】
領域１０１には、０００００ｈ〜００ＢＦＦｈ番地が割り当てられる。領域１０２には、００Ｃ００ｈ〜００ＦＦＦｈ番地が割り当てられる。いま、領域１０２が、図１のワード線ＷＬ＿１に接続される複数のメモリセルに対応すると仮定すると、それぞれのメモリセルには００Ｃ００ｈ〜００ＦＦＦｈ番地のいずれかのアドレスが割り当てられる。
【００２４】
領域１０３には、０１０００ｈ〜０１３ＦＦｈ番地が割り当てられる。領域１０４には、通常、０１４００ｈ〜０１７ＦＦｈ番地が割り当てられる。いま、領域１０４が、図１のワード線ＷＬ＿ｎに接続される複数のメモリセルに対応すると仮定すると、それぞれのメモリセルには、通常、０１４００ｈ〜０１７ＦＦｈ番地のいずれかのアドレスが割り当てられる。また、領域１０５には、０１８００ｈ番地以降が割り当てられる。
【００２５】
領域１０４に割り当てられるアドレスは、上記のように、通常、０１４００ｈ〜０１７ＦＦｈ番地であるが、図１の選択信号ＳＥＬに応じて、００Ｃ００ｈ〜００ＦＦＦｈ番地または０１０００ｈ〜０１３ＦＦｈ番地に切り替えることができる。
【００２６】
０１４００ｈ〜０１７ＦＦｈ番地によって通常割り当てられる領域１０４が、プログラムの構成上等の理由から未使用となる場合について考える。この場合、実施の形態１のメモリ装置１Ａは、領域１０４に割り当てられるアドレスを、図１の選択信号ＳＥＬに応じて、たとえば、００Ｃ００ｈ〜００ＦＦＦｈ番地に切り替えることが可能である。これは、図１のアドレスセレクタ６０において、通常選択されるアドレス信号ＡＤＤ＿ｎの代わりに、アドレス信号ＡＤＤ＿１を選択することに相当する。
【００２７】
領域１０４のアドレスを０１４００ｈ〜０１７ＦＦｈ番地から００４００ｈ〜００７ＦＦｈ番地に切り替えることによって、領域１０４の未使用を防ぐことができる。このように、実施の形態１のメモリ装置１Ａは、未使用のＲＡＭ領域が存在する場合には、アドレスセレクタ６０によってアドレスを切り替えることにより、アドレスマップ上のＲＡＭ領域を有効に活用することができる。
【００２８】
また、上記のように、領域１０４のアドレスを０１４００ｈ〜０１７ＦＦｈ番地から００Ｃ００ｈ〜００ＦＦＦｈ番地に切り替えることによって、図１のメモリセル１０＿１，１０＿ｎは、ともにアドレス信号ＡＤＤ＿１によって選択される。これにより、メモリセル１０＿１，１０＿ｎに同じデータが記憶されていると仮定すると、ビット線対ＢＬ，／ＢＬには、同一のデータがメモリセル１０＿１，１０＿ｎの２つのメモリセルから読み出される。
【００２９】
同一のデータが２つのメモリセルから読み出されるのは、当該データが読み出されるメモリセルの読出しドライブ能力が増強されたのと等価である。そのため、領域１０４のアドレスを０１４００ｈ〜０１７ＦＦｈ番地から００Ｃ００ｈ〜００ＦＦＦｈ番地に切り替えることで、読出し速度が高速化される。このように、実施の形態１のメモリ装置１Ａは、異なるＲＡＭ領域に同じアドレスを割り当てることによって、読出し速度を高速化することができる。
【００３０】
以上のように、実施の形態１によれば、アドレスセレクタ６０によってメモリセル１０＿ｎに出力されるアドレス信号を切り替えることによって、アドレスマップ上のＲＡＭ領域を有効に活用することができる。また、メモリセル１０＿ｎにメモリセル１０＿１と同じアドレス信号ＡＤＤ＿１を割り当てることによって、読出し速度を高速化することができる。
【００３１】
［実施の形態２］
実施の形態１のメモリ装置１Ａでは、メモリセル１０＿ｎにメモリセル１０＿１と同じアドレス信号ＡＤＤ＿１を割り当てることによって、２つのメモリセルが選択される。このとき、読出し速度だけでなく書込み速度の高速化も可能なメモリ装置の実施の形態について、次に説明する。
【００３２】
図４は、この発明の実施の形態２によるメモリ装置１Ｂの回路構成を示した回路図である。
【００３３】
図４に示す実施の形態２のメモリ装置１Ｂは、実施の形態１の書込バッファ４０Ａが書込バッファ４０Ｂに置き換えられた点においてのみ実施の形態１のメモリ装置１Ａと異なる。したがって、実施の形態１と重複する部分に関しては説明を繰り返さない。
【００３４】
書込バッファ４０Ｂは、ＡＮＤゲート４１Ｂと、バッファ４２Ｂ，４３Ｂ，４５Ｂ，４６Ｂと、インバータ４４Ｂとを含む。ＡＮＤゲート４１Ｂは、図示しない制御回路からの第１の書込み制御信号ＷＴ１および書込み選択信号ＳＥＬｂを受けて、第２の書込み制御信号ＷＴ２を出力する。書込み選択信号ＳＥＬｂは、実施の形態１，２のアドレスセレクタ６０における選択信号ＳＥＬと関連付けられている。すなわち、選択信号ＳＥＬが読出し動作においてアドレス信号ＡＤＤ＿１を選択したとき、書込み選択信号ＳＥＬｂは書込み動作においてＨレベルとなる。それ以外のとき、書込み選択信号ＳＥＬｂはＬレベルである。
【００３５】
バッファ４２Ｂは、第１の書込み制御信号ＷＴ１に応じて、データバス５０から出力される書込みデータ信号をバッファ処理し、出力データ信号ＤＴ１１をビット線ＢＬに出力する。バッファ４３Ｂは、第２の書込み制御信号ＷＴ２に応じて、データバス５０から出力される書込みデータ信号をバッファ処理し、出力データ信号ＤＴ１２をビット線ＢＬに出力する。
【００３６】
インバータ４４Ｂは、データバス５０から出力される書込みデータ信号を反転する。バッファ４５Ｂは、第１の書込み制御信号ＷＴ１に応じて、インバータ４４Ｂから出力される信号をバッファ処理し、出力データ信号ＤＴ２１をビット線／ＢＬに出力する。バッファ４６Ｂは、第２の書込み制御信号ＷＴ２に応じて、インバータ４４Ｂから出力される信号をバッファ処理し、出力データ信号ＤＴ２２をビット線／ＢＬに出力する。
【００３７】
図５は、この発明の実施の形態２による書込バッファ４０Ｂの動作を説明するためのタイミング図である。
【００３８】
図５に示すように、時刻ｔ１において、第１の書込み制御信号ＷＴ１がＬレベルからＨレベルに立上がる。これを受けて、図４のバッファ４２Ｂ，４５Ｂが動作する。バッファ４２Ｂが動作することにより、フローティング状態であった出力データ信号ＤＴ１１が、時刻ｔ１において、図４のデータバス５０から出力される書込みデータ信号と同じ電位レベルに変化する。図４では、フローティング状態からＨレベルに変化するものと仮定している。
【００３９】
また、バッファ４５Ｂが動作することにより、フローティング状態であった出力データ信号ＤＴ２１が、時刻ｔ１において、図１のデータバス５０から出力される書込みデータ信号と逆のＬレベルに変化する。
【００４０】
時刻ｔ２において、書込み選択信号ＳＥＬｂがＬレベルからＨレベルに立上がる。これを受けて、第２の書込み制御信号ＷＴ２がＬレベルからＨレベルに立上がり、その結果、図４のバッファ４３Ｂ，４６Ｂが動作する。バッファ４３Ｂが動作することにより、フローティング状態であった出力データ信号ＤＴ１２が、時刻ｔ２において、図４のデータバス５０から出力される書込みデータ信号と同じＨレベルに変化する。
【００４１】
また、バッファ４６Ｂが動作することにより、フローティング状態であった出力データ信号ＤＴ２２が、時刻ｔ２において、図１のデータバス５０から出力される書込みデータ信号と逆のＬレベルに変化する。
【００４２】
上記のように、実施の形態２の書込みバッファ４０Ｂは、書込み選択信号ＳＥＬｂがＬレベルのとき、出力データ信号ＤＴ１１，ＤＴ２１をビット線対ＢＬ，／ＢＬに出力する。一方、書込み選択信号ＳＥＬｂがＨレベルのときには、出力データ信号ＤＴ１１，ＤＴ２１に加えて、出力データ信号ＤＴ１２，ＤＴ２２を、ビット線対ＢＬ，／ＢＬに出力する。
【００４３】
図５における説明からわかるように、出力データ信号ＤＴ１１，ＤＴ２１と出力データ信号ＤＴ１２，ＤＴ２２とは同じである。同一のデータが２つのメモリセルに書込まれるのは、当該データが書込まれるメモリセルの書込みドライブ能力が増強されたのと等価である。
【００４４】
そのため、読出し動作時において選択信号ＳＥＬがアドレス信号ＡＤＤ＿１を選択したとき、書込み動作時において書込み選択信号ＳＥＬｂをＨレベルとすることにより、読出し速度のみならず、書込み速度も高速化される。このように、実施の形態２のメモリ装置１Ｂは、読出し動作時において２つのメモリセルを選択したとき、書込み動作においても２つのメモリセルを選択することによって、読出し速度のみならず、書込み速度も高速化することができる。
【００４５】
以上のように、実施の形態２によれば、実施の形態１の書込みバッファ回路４０Ａを書込みバッファ回路４０Ｂに置き換えることによって、実施の形態１による効果に加えて、書込み速度も高速化することができる。
【００４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施の形態１によるメモリ装置１Ａの回路構成を示した回路図である。
【図２】この発明の実施の形態１による書込バッファ４０Ａの動作を説明するためのタイミング図である。
【図３】この発明の実施の形態１によるメモリ装置１Ａのアドレスマップの一例を示した図である。
【図４】この発明の実施の形態２によるメモリ装置１Ｂの回路構成を示した回路図である。
【図５】この発明の実施の形態２による書込バッファ４０Ｂの動作を説明するためのタイミング図である。
【符号の説明】
【００４８】
１Ａ，１Ｂ  メモリ装置、１０＿１，１０＿ｎ  メモリセル、１１＿１，１１＿ｎ，１２＿１，１２＿ｎ  ＮチャネルＭＯＳトランジスタ、１３＿１，１３＿ｎ，１４＿１，１４＿ｎ，４４Ａ，４４Ｂ  インバータ、２０  センスアンプ、３０  読出しバッファ、４０  書込みバッファ、４１Ｂ  ＡＮＤゲート、４２Ａ，４２Ｂ，４３Ｂ，４５Ａ，４５Ｂ，４６Ｂ  バッファ、５０  データバス、６０  アドレスセレクタ。
【図１】
2005063520.tif 000003
【図２】
2005063520.tif 000004
【図３】
2005063520.tif 000005
【図４】
2005063520.tif 000006
【図５】
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