(57)【要約】  【課題】  本発明は、揮発性メモリ素子及び論理インターフェイス回路を備えた集積回路において、揮発性メモリ素子に記憶されたデータを確実に保持しつつ、集積回路の非活動モードにおける電力消費を低減できる集積回路を提供する。  【解決手段】  揮発性メモリ素子及び該揮発性メモリ素子に接続された論理インターフェイス回路を備えた集積回路において、第１及び第２の電源を別個に備えており、第１の電源が前記揮発性メモリ素子に接続され、第２の電源が論理インターフェイス回路に接続されている。【選択図】      図２
2005190651.tif 000002
【特許請求の範囲】
【請求項１】
揮発性メモリ素子及び該揮発性メモリ素子に接続された論理インターフェイス回路を備えた集積回路において、
第１及び第２の電源を別個に備えており、
該第１の電源が前記揮発性メモリ素子に接続され、該第２の電源が前記論理インターフェイス回路に接続され、
前記揮発性メモリ素子が第１の種類のＭＯＳトランジスタを有し、前記論理インターフェイス回路が前記第１の種類と異なる第２の種類のＭＯＳトランジスタを有することを特徴とする集積回路。
【請求項２】
所定の動作モードにおいて、前記第２の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定する手段を備える請求項１に記載の集積回路。
【請求項３】
前記第１の種類のＭＯＳトランジスタが、前記第２の種類のＭＯＳトランジスタのゲート酸化膜厚よりも大きなゲート酸化膜層を有するか、又は、前記第１の種類のＭＯＳトランジスタが、各々前記第２の種類のＭＯＳトランジスタよりも小さな漏れ電流をもたらす活性ドープチャネル領域を有することを特徴とする請求項１に記載の集積回路。
【請求項４】
所定の動作モードにおいて、前記第１及び第２の電源をゼロでないレベルに設定する手段を備えており、前記第１の電源が、前記第２の電源のレベルと異なるレベルにあることを特徴とする請求項３に記載の集積回路。
【請求項５】
揮発性メモリ素子、該揮発性メモリ素子に接続されたインターフェイス回路及び該揮発性メモリ素子に接続されていない論理回路を備えた集積回路において、
第１、第２及び第３の電源を別個に備えており、
該第１の電源が前記揮発性メモリ素子に接続され、該第２の電源が前記インターフェイス回路に接続され、該第３の電源が前記論理回路に接続され、
前記揮発性メモリ素子が第１の種類のＭＯＳトランジスタを有し、前記インターフェイス回路が前記第１の種類と異なる第２の種類のＭＯＳトランジスタを有し、前記論理回路が前記第１及び第２の種類と異なる第３の種類のＭＯＳトランジスタを有することを特徴とする集積回路。
【請求項６】
所定の動作モードにおいて、前記第３の電源をオフにするとともに、前記第１及び第２の電源をゼロでないレベルに保つ手段を備える請求項５に記載の集積回路。
【請求項７】
所定の動作モードにおいて、前記第２及び第３の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定する手段を備える請求項５に記載の集積回路。
【請求項８】
前記第１の種類のＭＯＳトランジスタが、前記第３の種類のＭＯＳトランジスタのゲート酸化膜厚よりも大きなゲート酸化膜厚を有するか、又は、前記第１の種類のＭＯＳトランジスタが、各々前記第３の種類のＭＯＳトランジスタよりも小さな漏れ電流をもたらす活性ドープチャネル領域を有しており、前記第３の種類のＭＯＳトランジスタが、前記第２の種類のＭＯＳトランジスタのスイッチング速度よりも高速なスイッチング速度を有することを特徴とする請求項５に記載の集積回路。
【請求項９】
前記第１、第２、及び第３の電源を異なるレベルに設定する手段を備える請求項８に記載の集積回路。
【請求項１０】
揮発性メモリ素子及び該揮発性メモリ素子に接続された論理インターフェイス回路を備えた集積回路を、待機モードにおいて制御する方法において、
前記揮発性メモリ素子に第１の電源を接続するステップと、
前記第１の電源と別個である第２の電源を、前記論理インターフェイス回路に接続するステップと、
前記揮発性メモリ素子には第１の種類のＭＯＳトランジスタを設け、前記論理インターフェイス回路には前記第１の種類と異なる第２の種類のＭＯＳトランジスタを設けるステップと、
前記第２の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定するステップと
を備える集積回路の制御方法。
【請求項１１】
揮発性メモリ素子、該揮発性メモリ素子に接続されたインターフェイス回路及び該揮発性メモリ素子に接続されていない論理回路を備えた集積回路を、待機モードにおいて制御する方法において、
前記揮発性メモリ素子に第１の電源を接続するステップと、
前記第１の電源と別個である第２の電源を、前記インターフェイス回路に接続するステップと、
前記第１及び第２の電源と別個である第３の電源を、前記論理回路に接続するステップと、
前記揮発性メモリ素子には第１の種類のＭＯＳトランジスタを設け、前記インターフェイス回路には前記第１の種類と異なる第２の種類のＭＯＳトランジスタを設け、前記論理回路には前記第１及び第２の種類と異なる第３の種類のＭＯＳトランジスタを設けるステップと、
前記第３の電源をオフにするとともに、前記第１及び第２の電源を、ゼロでないレベルに保つステップと
を備える集積回路の制御方法。
【請求項１２】
揮発性メモリ素子、該揮発性メモリ素子に接続されたインターフェイス回路及び該揮発性メモリ素子に接続されていない論理回路を備えた集積回路を、待機モードにおいて制御する方法において、
前記揮発性メモリ素子に第１の電源を接続するステップと、
前記第１の電源と別個である第２の電源を、前記インターフェイス回路に接続するステップと、
前記第１及び第２の電源と別個である第３の電源を、前記論理回路に接続するステップと、
前記揮発性メモリ素子には第１の種類のＭＯＳトランジスタを設け、前記インターフェイス回路には前記第１の種類と異なる第２の種類のＭＯＳトランジスタを設け、前記論理回路には前記第１及び第２の種類と異なる第３の種類のＭＯＳトランジスタを設けるステップと、
前記第２及び第３の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定するステップと  を備える集積回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、揮発性メモリ素子及び該揮発性メモリ素子に組み合わせた論理回路を備えた集積回路に関し、特に論理素子などを含む揮発性メモリ素子を有する集積回路及び待機モードにおける集積回路の制御方法に関する。
【背景技術】
【０００２】
集積回路メモリは、メモリ素子又はメモリセルの組合せによって形成され、行列に配置されてもよい。メモリ素子へのデータの書き込み、及びメモリ素子からのデータの読み出しは、専用の論理回路によって行なわれる。通常、電源が、メモリ素子及び論理回路の各構成部品の適切な動作に必要な電力を供給する。メモリへの電力は、通常、すべてのメモリセル及び論理回路に接続された、供給電圧を伝送する一又は複数のレールによって供給される。メモリは、メモリへの電力供給が最小閾値を下回る時揮発性メモリ素子に記憶されたデータが失われる恐れがある場合、揮発性であると称される。反対に、メモリへの電力が供給されなくてもメモリに記憶されたデータが保持される場合、そのようなメモリは不揮発性であると称される。
【０００３】
揮発性メモリの場合、集積回路が使用されていないときにもデータを保持しようと望むとき、メモリへの電力供給を、常にデータ保存のための最小閾値を上回る水準に保持する必要があり、これが、いわゆる非活動動作モード、又は待機モードに相当する。従って、非活動モードにおける集積回路の電力消費につながり、静的な電力消費と呼ばれる。
【０００４】
或る種の用途においては、集積回路の電力消費は重要な要因である。例えば、携帯電話に組み込まれた集積回路は、電話機の電池から電力が供給される。実際、携帯電話機の電池の容量は限られているため、特に電話機が完全にオフであるモード、又は集積回路への要求が行なわれないモード、又は揮発性メモリへの要求が行なわれないモードに相当する非活動モードにおいて、集積回路の電力消費を最小限に低減することが望まれている。
【特許文献１】米国特許出願公開第２００３／００６３５０１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、揮発性メモリ素子及び論理インターフェイス回路を備えた集積回路において、揮発性メモリ素子に記憶されたデータを確実に保持しつつ、集積回路の非活動モードにおける電力消費を低減できる集積回路及び待機モードにおける集積回路の制御方法を提供する。
【課題を解決するための手段】
【０００６】
本発明に係る集積回路は、揮発性メモリ素子及び該揮発性メモリ素子に接続された論理インターフェイス回路を備えた集積回路において、第１及び第２の電源を別個に備えており、該第１の電源が前記揮発性メモリ素子に接続され、該第２の電源が前記論理インターフェイス回路に接続され、前記揮発性メモリ素子が第１の種類のＭＯＳトランジスタを有し、前記論理インターフェイス回路が前記第１の種類と異なる第２の種類のＭＯＳトランジスタを有することを特徴とする。
【０００７】
本発明に係る集積回路は、所定の動作モードにおいて、前記第２の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定する手段を備えることを特徴とする。
【０００８】
本発明に係る集積回路は、前記第１の種類のＭＯＳトランジスタが、前記第２の種類のＭＯＳトランジスタのゲート酸化膜厚よりも大きなゲート酸化膜層を有するか、又は、前記第１の種類のＭＯＳトランジスタが、各々前記第２の種類のＭＯＳトランジスタよりも小さな漏れ電流をもたらす活性ドープチャネル領域を有することを特徴とする。
【０００９】
本発明に係る集積回路は、所定の動作モードにおいて、前記第１及び第２の電源をゼロでないレベルに設定する手段を備えており、前記第１の電源が、前記第２の電源のレベルと異なるレベルにあることを特徴とする。
【００１０】
本発明に係る集積回路は、揮発性メモリ素子、該揮発性メモリ素子に接続されたインターフェイス回路及び該揮発性メモリ素子に接続されていない論理回路を備えた集積回路において、第１、第２及び第３の電源を別個に備えており、該第１の電源が前記揮発性メモリ素子に接続され、該第２の電源が前記インターフェイス回路に接続され、該第３の電源が前記論理回路に接続され、前記揮発性メモリ素子が第１の種類のＭＯＳトランジスタを有し、前記インターフェイス回路が前記第１の種類と異なる第２の種類のＭＯＳトランジスタを有し、前記論理回路が前記第１及び第２の種類と異なる第３の種類のＭＯＳトランジスタを有することを特徴とする。
【００１１】
本発明に係る集積回路は、所定の動作モードにおいて、前記第３の電源をオフにするとともに、前記第１及び第２の電源をゼロでないレベルに保つ手段を備えることを特徴とする。
【００１２】
本発明に係る集積回路は、所定の動作モードにおいて、前記第２及び第３の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定する手段を備えることを特徴とする。
【００１３】
本発明に係る集積回路は、前記第１の種類のＭＯＳトランジスタが、前記第３の種類のＭＯＳトランジスタのゲート酸化膜厚よりも大きなゲート酸化膜厚を有するか、又は、前記第１の種類のＭＯＳトランジスタが、各々前記第３の種類のＭＯＳトランジスタよりも小さな漏れ電流をもたらす活性ドープチャネル領域を有しており、前記第３の種類のＭＯＳトランジスタが、前記第２の種類のＭＯＳトランジスタのスイッチング速度よりも高速なスイッチング速度を有することを特徴とする。
【００１４】
本発明に係る集積回路は、前記第１、第２、及び第３の電源を異なるレベルに設定する手段を備えることを特徴とする。
【００１５】
本発明に係る集積回路の制御方法は、揮発性メモリ素子及び該揮発性メモリ素子に接続された論理インターフェイス回路を備えた集積回路を、待機モードにおいて制御する方法において、前記揮発性メモリ素子に第１の電源を接続するステップ、前記第１の電源と別個である第２の電源を、前記論理インターフェイス回路に接続するステップ、前記揮発性メモリ素子には第１の種類のＭＯＳトランジスタを設け、前記論理インターフェイス回路には前記第１の種類と異なる第２の種類のＭＯＳトランジスタを設けるステップ、及び前記第２の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定するステップを備えることを特徴とする。
【００１６】
本発明に係る集積回路の制御方法は、揮発性メモリ素子、該揮発性メモリ素子に接続されたインターフェイス回路及び該揮発性メモリ素子に接続されていない論理回路を備えた集積回路を、待機モードにおいて制御する方法において、前記揮発性メモリ素子に第１の電源を接続するステップ、前記第１の電源と別個である第２の電源を、前記インターフェイス回路に接続するステップ、前記第１及び第２の電源と別個である第３の電源を、前記論理回路に接続するステップ、前記揮発性メモリ素子には第１の種類のＭＯＳトランジスタを設け、前記インターフェイス回路には前記第１の種類と異なる第２の種類のＭＯＳトランジスタを設け、前記論理回路には前記第１及び第２の種類と異なる第３の種類のＭＯＳトランジスタを設けるステップ、及び前記第３の電源をオフにするとともに、前記第１及び第２の電源を、ゼロでないレベルに保つステップを備えることを特徴とする。
【００１７】
本発明に係る集積回路の制御方法は、揮発性メモリ素子、該揮発性メモリ素子に接続されたインターフェイス回路及び該揮発性メモリ素子に接続されていない論理回路を備えた集積回路を、待機モードにおいて制御する方法において、前記揮発性メモリ素子に第１の電源を接続するステップ、前記第１の電源と別個である第２の電源を、前記インターフェイス回路に接続するステップ、前記第１及び第２の電源と別個である第３の電源を、前記論理回路に接続するステップ、前記揮発性メモリ素子には第１の種類のＭＯＳトランジスタを設け、前記インターフェイス回路には前記第１の種類と異なる第２の種類のＭＯＳトランジスタを設け、前記論理回路には前記第１及び第２の種類と異なる第３の種類のＭＯＳトランジスタを設けるステップ、及び前記第２及び第３の電源をオフにするとともに、前記第１の電源を、前記揮発性メモリ素子内に記憶された情報の保持が確保できるゼロでない最小レベルに設定するステップを備えることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、第１に、少なくとも非活動モードにおける電力消費に関し、１０００倍以上の低減効果によって性能を向上させることができる。
第２に、適切なトランジスタ及び供給レベルを選択することによって、活動モード及び非活動モードにおける電力消費に関して、集積回路の性能を改善することが可能である。
第３に、適切なトランジスタ及び供給電圧を選択することによって、必要に応じて論理回路の速度性能を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施の形態についての以下の記載において、本発明の前記目的、特徴、及び利点、並びに他の目的、特徴、及び利点を、添付の図面を参照しつつ詳細に説明するが、本発明が以下の記載に限定されるわけではない。
【００２０】
本発明にあっては、揮発性メモリ素子への電力供給を、他の集積回路素子への電力供給から分離する。以下でより詳細に説明するとおり、非活動モードにおいて各電力供給のレベルが異なることによって、集積回路の静的な電力消費を減少することができる。更に、電力供給の分離によって、揮発性メモリ素子について所与の種類のトランジスタを使用し、他の集積回路素子について別種のトランジスタを使用できる。このような電力供給の分離は、以下で説明するとおり、揮発性メモリ素子以外の素子のレベルで行ってもよい。電力供給を、例えば、揮発性メモリ素子と連動する論理回路、及び集積回路の他の論理回路に別個に供給してもよい。
【００２１】
実施の形態  １．
本発明の実施の形態１に係る集積回路１０は、図１に示すように、説明のためメモリプレーン１４として示される揮発性メモリ１２、及び論理インターフェイス回路１６を備える。メモリプレーン１４は、例えば揮発性メモリ素子の行列によって構成される。論理インターフェイス回路１６は、揮発性メモリ素子へのデータを書き込み、又は揮発性メモリ素子からデータを読み出すため、揮発性メモリ素子をアドレス指定することができる構成部品をすべて備える。本発明によれば、メモリ１２は２つの電源に別個に接続され、電源は供給電圧、又は供給電圧と接地ＧＮＤである基準電圧とによって構成される組み合わせに相当する。第１の供給電圧Ｖｄｄ＿Ｍがメモリプレーン１４へと供給され、第２の供給電圧Ｖｄｄ＿Ｉが論理インターフェイス回路１６へと供給される。供給電圧Ｖｄｄ＿Ｍ及びＶｄｄ＿Ｉは、別個に制御することができ、特に異なる値に設定することができる。
【００２２】
図２は、図１のメモリプレーン１４の揮発性メモリ素子２０、及び揮発性メモリ素子２０へのデータを書き込み、及び／又は揮発性メモリ素子２０からデータを読み出すための論理インターフェイス回路１６の構成部品２２を、より詳細に示す。図示された揮発性メモリ素子２０は、ランダムアクセス型のスタティックメモリ（ＳＲＡＭ）素子であり、逆平行に接続された変換器２４、２６を備える。変換器２４、２６の入力は、夫々ワード線ＷＬにて伝送される行選択信号によって制御されるスイッチ２８を介し、対応するビット線ＢＬ、バーＢＬに接続される。変換器２４、２６には各々、供給電圧Ｖｄｄ＿Ｍ及び基準電圧ＧＮＤが供給される。揮発性メモリ素子２０は、６個のＭＯＳトランジスタ、各々２個の相補形ＭＯＳトランジスタを備える変換器２４、２６によって構成してもよい。
【００２３】
論理インターフェイス回路１６の構成部品２２は、変換器３４に接続された線デコーダ３２を備えており、変換器３４が、ワード線ＷＬによって伝送される行選択信号を供給する。ビット線ＢＬ、バーＢＬが、センス増幅器４０の入力３６、３８を構成する。センス増幅器４０の入力３６、３８は、予備充電線ＰＬにて伝送される予備充電信号によって制御される予備充電トランジスタ４２を介して、電源Ｖｄｄ＿Ｉに接続される。
【００２４】
情報をメモリ素子２０に書き込むため、例えば、ビット線ＢＬ又はバーＢＬの一方に供給電圧Ｖｄｄ＿Ｍが印加され、他方に電圧ＧＮＤが印加される。次いで、スイッチ２８がオンにされ、変換器２４、２６の入力及び出力の状態が設定される。次いで、スイッチ２８がオフにされ、信号が変換器２４、２６を通る状態が維持される。
【００２５】
メモリ素子から情報を読み出すため、ビット線ＢＬ及びバーＢＬが各々、例えば供給電圧Ｖｄｄ＿ＭとＧＮＤとの間の電圧に予備充電され、その後にスイッチ２８がオンにされ、ビット線の電圧が変換器２４、２６を通る信号の状態に応じて変化する。センス増幅器４０が、揮発性メモリ素子２０に保持されている情報に対応する２進情報を提供する。
【００２６】
本発明は、供給電圧Ｖｄｄ＿Ｍ及びＶｄｄ＿Ｉから独立した制御を提供する。通常の動作すなわち活動モードにおいて、供給電圧Ｖｄｄ＿Ｍ及びＶｄｄ＿Ｉは、それぞれ公称レベルを有している。メモリ１２が要求を受けていないときの集積回路の動作に相当する非活動モードにおいては、論理インターフェイス回路１６の電源を遮断してもよい。すなわち供給電圧Ｖｄｄ＿Ｉをゼロに設定することに相当する。メモリプレーン１４の電源は、メモリプレーン１４に記憶された情報が失われないよう、遮断されることはない。しかしながら、供給電圧Ｖｄｄ＿Ｍを活動レベルに対し、データが失われない最小レベルまで低下させることができる。
【００２７】
従って、非活動モードにある論理インターフェイス回路１６のレベルでの損失がもはやないため、メモリ１２の静的な電力消費の低減が達成される。
【００２８】
本発明の実施の形態１によれば、メモリプレーン１４及び論理インターフェイス回路１６の供給電圧Ｖｄｄ＿Ｍ及びＶｄｄ＿Ｉを異なるレベルにすることができるため、メモリプレーン１４の揮発性メモリ素子２０及び論理インターフェイス回路１６に、異なる種類のＭＯＳトランジスタを使用できる。実際、考えられるＭＯＳトランジスタ製造技術によれば、集積回路の設計者に、トランジスタに関し高速なスイッチング速度又は少ない漏れ電流のいずれに重きをおくかに応じて、異なる種類のトランジスタが広く提供される。一例として、すべてのＭＯＳトランジスタ製造技術において、インターフェイストランジスタ又は高電圧トランジスタと呼ばれるトランジスタでは、以下で薄ゲートトランジスタと称する、同じ製造技術によって製造された他のトランジスタと比べゲート酸化膜厚が大きいトランジスタが一般に存在する。更に、高電圧トランジスタは、通常、薄ゲートＭＯＳトランジスタで用いられる電圧よりも大きいゲート電圧によって制御される。高電圧トランジスタにおいて見られる漏れ電流は、薄ゲートトランジスタにおける漏れ電流よりも小さい。しかしながら、高電圧トランジスタのスイッチング速度は一般に、薄ゲートトランジスタのスイッチング速度よりも低速である。一般に、薄ゲートトランジスタは、集積回路の論理回路及びメモリを形成するために使用される。高電圧トランジスタは、通常、集積回路のデジタル部とアナログ部の間のインターフェイスを構成するために使用される。
【００２９】
一例として、０．１３マイクロメートルのＭＯＳプロセス技術の場合においては、ゲート酸化膜厚が同じであるがスイッチング速度の向上又は漏れ電流の低減のいずれに重きをおくかによって活性チャネル領域に対するドーピングが異なる３種類を含み、タイプの異なる４つのトランジスタが一般に利用可能である。第４のタイプは、ゲート厚がより大きい高電圧トランジスタに相当する。
【００３０】
本発明の実施の形態１によれば、高電圧トランジスタは、メモリプレーン１４の揮発性メモリ素子２０を構成するために使用される。すなわち、メモリプレーン１４のレベルにおける漏れ電流の低減に重きがおかれる。更に、より高速な薄ゲートトランジスタを、論理インターフェイス回路１６に使用される。高電圧トランジスタの使用に起因するスイッチング速度の低下は、メモリ１２の全体的な動作には悪影響を及ぼさないと考えられる。しかしながら、高電圧トランジスタの動的性能を最適化するため、活動モードにおいて供給電圧Ｖｄｄ＿Ｍが供給電圧Ｖｄｄ＿Ｉよりも大きくなるよう選択される。このように、論理インターフェイス回路１６は、非活動モードにおいて遮断される供給電圧Ｖｄｄ＿Ｉの供給を受ける高速なトランジスタにより構成される。
【００３１】
このように、高電圧トランジスタの使用によって、活動モード及び非活動モードの両方においてメモリ１２の消費電力が更に低減可能になる。実際、活動モードと非活動モードとの間で供給電圧Ｖｄｄ＿Ｍは変化させず、供給電圧Ｖｄｄ＿Ｉを活動モードにおける公称値と非活動モードにおけるゼロの値との間で変化させただけでも、薄ゲートトランジスタのみを用いる類似の構造に対し、メモリ１２の消費電力の低減が達成されることが、本出願人によって示されている。
【００３２】
好ましくは、既に述べたように、非活動モードにおける供給電圧Ｖｄｄ＿Ｍを、メモリ１２の静的な電力消費を最大限まで減らすべく低下させると好都合である。一例として、０．１８マイクロメートルの技術においては、活動モードにおいてほぼ３．３ボルトに等しく非活動モードにおいて０．９ボルトにほぼ等しい供給電圧Ｖｄｄ＿Ｍ、及び、活動モードにおいてほぼ１．８ボルトに等しく非活動モードにおいてほぼゼロである供給電圧Ｖｄｄ＿Ｉを使用することができる。
【００３３】
しかしながら、或る用途においては、非活動モードにおいても供給電圧Ｖｄｄ＿Ｍを高いレベルに保つことが好ましい場合がある。実際、とくに携帯電話通信の用途においては、活動モードの供給電圧Ｖｄｄ＿Ｍを直接供給し、供給電圧Ｖｄｄ＿Ｉに供給すべく電圧降下調整器に接続される電池が、単独に設けられることが一般的である。非活動モードにおいて低い供給電圧Ｖｄｄ＿Ｍを供給するため、電圧降下調整器を使用する必要が生じ、その動作が、供給電圧Ｖｄｄ＿Ｍの低減によって得られる電力消費の低減効果よりも大きな過剰消費を引き起こす。
【００３４】
実施の形態  ２．
図３は、本発明の実施の形態２を示しており、集積回路１０が、揮発性メモリ素子５０、揮発性メモリ素子５０に接続されたインターフェイス回路５２、及び揮発性メモリ素子５０の動作と直接関係しない論理動作を行なう論理回路５４を備える。一例として、揮発性メモリ５０は、クロック信号ＣＬＫによって制御されるフリップフロップ５６により構成される。インターフェイス回路５２は、４つの入力ＤＩ０、ＤＩ１、ＤＩ２、及びＤＩ３を有し、選択信号ＭＩを受け取り、入力信号ＤＩ０〜ＤＩ３の１つをフリップフロップ５６に供給するマルチプレクサ５８を有する。インターフェイス回路５２は、フリップフロップ５６によって供給される相補出力信号を２つ受け取る変換器６０、６２を２つ有する。変換器６０、６２は、出力データＤＯ１及びＤＯ２を供給する。論理回路５４は、信号ＤＩ０及びＤＩ４を受け取る論理ＮＡＮＤゲート６４、並びに信号ＤＩ３及び入力信号ＤＩ５を受け取る論理ＮＯＲゲート６６を有する。論理ＮＡＮＤゲート６８が、論理ゲート６４、６６の出力を受け取る。論理ゲート６８の出力が変換器７０へと供給され、変換器７０が出力信号ＤＯ３を供給する。
【００３５】
本発明の実施の形態２では、揮発性メモリ素子５０、インターフェイス回路５２、及び論理回路５４に、３つの電源Ｖｄｄ＿Ｍ、Ｖｄｄ＿Ｉ、及びＶｄｄ＿Ｌが夫々別個に供給される。集積回路１０の静的な電力消費は、非活動モードにおいて、インターフェイス回路５２及び論理回路５４の供給電圧Ｖｄｄ＿Ｉ及びＶｄｄ＿Ｌをゼロに設定し、揮発性メモリ素子５０の供給電圧Ｖｄｄ＿Ｍをデータが失われないための最小電圧に等しく維持することによって低減される。
【００３６】
更に、本発明の実施の形態２によれば、種類の異なる３つのトランジスタを使用してもよい。小さな漏れ電流をもたらす高電圧トランジスタが、揮発性メモリ素子５０に使用される。薄ゲートトランジスタが、インターフェイス回路５２及び論理回路５４に使用される。例えば、所望の目的に応じ、論理回路５４についてはスイッチング速度の高速な薄ゲートトランジスタの使用を優先し、インターフェイス回路５２については漏れ電流の小さな薄ゲートトランジスタの使用を優先する。このように、３つの電源Ｖｄｄ＿Ｍ、Ｖｄｄ＿Ｉ、及びＶｄｄ＿Ｌが、各々特定のトランジスタ群に別個に組み合わされる。
【００３７】
各電源のレベルは、各々独立に変更可能である。手順の例は、次のとおりである。
ａ．活動モードにおいて、３つの供給電圧は公称値に設定される。供給電圧Ｖｄｄ＿Ｍは供給電圧Ｖｄｄ＿Ｉよりも大きく、供給電圧Ｖｄｄ＿Ｉは供給電圧Ｖｄｄ＿Ｌよりも大きく、供給電圧Ｖｄｄ＿Ｌはゼロよりも大きい。従って、基本的に論理回路５４の速度性能によって決まる集積回路１０の速度性能は、最適化される。
ｂ．低減モードにおいては、供給電圧Ｖｄｄ＿Ｍ及びＶｄｄ＿Ｉのみが公称値にある。供給電圧Ｖｄｄ＿Ｌは、ゼロに設定される。このようなモードは、例えば、揮発性メモリ素子５０を使用する集積回路１０の或る機能のみを維持しなければならない場合に相当する。携帯電話通信への適用においては、携帯電話機のメモリに記憶された電話番号を参照する場合など、電話機の演算リソースはすべて必要としない動作の場合である。インターフェイス回路５２に使用されるトランジスタは、漏れ電流を抑えるように定められており、従って集積回路１０の全体的な電力消費が低減される。
ｃ．非活動モードにおいては、供給電圧Ｖｄｄ＿Ｍのみがゼロではない。供給電圧Ｖｄｄ＿Ｉ及びＶｄｄ＿Ｌは、ゼロに設定される。このようにして、静的な電力消費は確実に最小になる。
【００３８】
本発明の一変形例によれば、集積回路が、不揮発性メモリ素子、及び不揮発性メモリ素子に接続された電源を備えており、揮発性メモリ素子の電源とは別個に備えてもよい。不揮発性メモリ素子に接続された電源は、例えば、揮発性メモリと連動する論理回路に接続された電源と同じ電源である。従って、不揮発性メモリ素子に接続された電源は、非活動モードにおいてオフにされる。
【００３９】
以上述べた実施の形態の例では、揮発性メモリ素子が論理揮発性メモリ素子である。揮発性メモリ素子がアナログ揮発性メモリ素子であってもよく、これとは無関係に、関連する回路が論理又はアナログ形式でよいことは明らかである。
【００４０】
以上述べた実施の形態の例では、揮発性メモリ素子へと接続されたインターフェイス回路が、論理インターフェイス回路である。インターフェイス回路が、アナログインターフェイス回路でもよく、又はアナログデジタル複合インターフェイス回路でもよいことは、明らかである。
【００４１】
図３に示した実施の形態の例では、揮発性メモリ素子５０、インターフェイス回路５２、及び論理回路５４に夫々３つの別個の電源Ｖｄｄ＿Ｍ、Ｖｄｄ＿Ｉ、及びＶｄｄ＿Ｌを説明した。更に別個の電源を設けてもよいことは明らかである。例えば、インターフェイス回路以外に別の論理回路が存在する場合には、そのような論理回路へ供給するため、独立して制御可能ないくつかの別個の電源を（揮発性メモリ素子及びインターフェイス回路のために設けられた電源に加えて）使用してもよい。
【００４２】
当然ながら、当業者であれば本発明にさまざまな変形、改善、及び変更を加えることが容易に可能であろう。特に、電源を設定可能な電源で構成してもよい。更に、すでに述べた例では揮発性メモリ、論理インターフェイス回路、及び論理回路について、基準電圧が同一である。これは必要条件ではなく、揮発性メモリ、論理インターフェイス回路、及び論理回路が、異なる基準電圧へと接続されてもよい。
【００４３】
このような変形、変更、及び改善は、本明細書の一部となるべきものであり、本発明の技術的思想及び技術的範囲の中に含まれるべきものである。従って、以上の説明はあくまで例示であって、本発明を限定しようと意図するものではない。本発明は、特許請求の範囲の規定及びその均等物によってのみ制限される。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態１に係る集積回路の揮発性メモリの概略図である。
【図２】図１の揮発性メモリ及び論理インターフェイス回路の詳細図である。
【図３】本発明の実施の形態２に係る集積回路の詳細図である。
【符号の説明】
【００４５】
１０  集積回路
１６，２２  論理インターフェイス回路
２０，５０  揮発性メモリ素子
２８  第１の種類のＭＯＳトランジスタ
４２  第２の種類のＭＯＳトランジスタ
５２  インターフェイス回路
５４  論理回路
Ｖｄｄ＿Ｍ  第１の電源（供給電圧）
Ｖｄｄ＿Ｉ  第２の電源（供給電圧）
Ｖｄｄ＿Ｌ  第３の電源（供給電圧）
【図１】
2005190651.tif 000003
【図２】
2005190651.tif 000004
【図３】
2005190651.tif 000005