(57)【要約】【課題】複数の半導体メモリデバイスのそれぞれに別々の個別情報に基づくアドレスの入力が必要な場合の試験及び／又は救済動作に要する時間を短縮する。【解決手段】複数の半導体メモリデバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第１の波形生成手段と、複数の半導体メモリデバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段と、複数の半導体メモリデバイスのそれぞれに、第１の波形生成手段によって生成された共通パターン波形を共通に入力する動作と、複数の第２の波形生成手段のそれぞれによって生成された個別パターン波形を、データを書き込むべき書込アドレスとして個別に入力する動作とを選択的に行う波形切替手段とを備える半導体試験装置を提供する。【選択図】  図１
2005063471.tif 000002
【特許請求の範囲】
【請求項１】
複数の半導体メモリデバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第１の波形生成手段と、
前記複数の半導体メモリデバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段と、
前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段によって生成された前記共通パターン波形を共通に入力する動作と、前記複数の第２の波形生成手段のそれぞれによって生成された前記個別パターン波形を、データを書き込むべき書込アドレスとして個別に入力する動作とを選択的に行う波形切替手段と
を備えることを特徴とする半導体試験装置。
【請求項２】
前記共通パターン波形あるいは前記個別パターン波形に対応して前記半導体メモリデバイスから出力される出力波形に基づいて、前記半導体メモリデバイス内の試験対象箇所のパス／フェイル判定を行うパス／フェイル判定手段と、
前記パス／フェイル判定手段による判定結果を格納するフェイルメモリとをさらに備えることを特徴とする請求項１記載の半導体試験装置。
【請求項３】
前記個別情報を格納するメモリをさらに備え、
前記第２の波形生成手段は、前記メモリに格納されている前記個別情報を読み出して前記個別パターン波形を生成することを特徴とする請求項１記載の半導体試験装置。
【請求項４】
前記複数の半導体メモリデバイスのそれぞれは、書込アドレス及び書込データを時分割で入力するインターフェイスを備え、
前記波形切替手段は、
前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、
前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力する
ことを特徴とする請求項１記載の半導体試験装置。
【請求項５】
前記複数の半導体メモリデバイスのそれぞれの前記インターフェイスは、コマンド、前記書込アドレス及び前記書込データを時分割で入力し、
前記波形切替手段は、
前記複数の半導体メモリデバイスのそれぞれにコマンドを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力し、
前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、
前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力する
ことを特徴とする請求項４記載の半導体試験装置。
【請求項６】
前記第１の波形生成手段により生成された第１の前記共通パターン波形あるいは前記複数の第２の波形生成手段により生成された前記複数の個別パターン波形に対応して前記複数の半導体メモリデバイスのそれぞれから出力される出力波形に基づいて、当該半導体メモリデバイス内の試験対象の記憶領域のパス／フェイル判定を行う複数のパス／フェイル判定手段と、
前記複数のパス／フェイル判定手段による複数の判定結果を格納するフェイルメモリと、
前記フェイルメモリに格納された複数の前記判定結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力する不良記憶領域選択手段を更に備え、
前記複数の第２の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、
前記第１の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第２の前記共通パターン波形を生成し、
前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの前記不良記憶領域を示す前記書込アドレスとして前記個別パターン波形を個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示す前記書込データとして前記第２の共通パターン波形を共通に入力して、前記書込アドレスに前記書込データを書き込ませる
ことを特徴とする請求項１記載の半導体試験装置。
【請求項７】
前記不良記憶領域選択手段は、前記複数の半導体メモリデバイスのそれぞれについて１又は複数の不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力し、
前記複数の第２の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける１又は複数の前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、
前記第１の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第２の前記共通パターン波形を生成し、
前記波形切替手段は、
前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの１又は複数の前記不良記憶領域を示す１又は複数の前記書込アドレスとして、前記個別パターン波形を個別に入力し、
１又は複数の前記書込アドレスに対応する１又は複数の記憶領域が不良であることを示す前記書込データとして前記第２の共通パターン波形を共通に入力し、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えた前記半導体メモリデバイスへの書き込みを禁止した状態で、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えていない前記半導体メモリデバイスへ書き込みを終えていない前記書込データを書き込ませる
ことを特徴とする請求項６記載の半導体試験装置。
【請求項８】
複数の半導体メモリデバイスを試験する半導体試験装置であって、
複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択手段と、
前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力手段と
を備える半導体試験装置。
【請求項９】
複数の半導体メモリデバイスを試験する半導体試験装置の制御方法であって、
前記複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択段階と、
前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力段階と
を備える制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体試験装置及びその制御方法に関する。特に本発明は、複数の半導体メモリデバイスに対して同時に試験を行う半導体試験装置及びその制御方法に関する。
【０００２】
【従来の技術】
従来から、出荷前のロジックＩＣや半導体メモリデバイス等の半導体デバイスに対して各種の試験を行うものとして、半導体試験装置が知られている。例えば、半導体メモリに対して試験を行う一般的な半導体試験装置は、多数個同時測定機能を有しており、複数個の半導体デバイスの同一ピンに対して、同一の試験データパターン波形を入力して試験を行うことができるようになっている。この多数個同時測定機能を備えることにより、小規模のリソースで多数個の半導体メモリに対する測定が可能になるため、装置規模が極端に大きくならず、しかも、コストの低減が可能になる。
【０００３】
【発明が解決しようとする課題】
半導体メモリデバイスの一部（例えば一部のフラッシュメモリ）には、試験によって検出された不良セルを含む記憶領域（例えばブロック）の少なくとも一部に、製造業者によって当該記憶領域が不良であることを識別する不良領域情報を書き込むことにより、この不良記憶領域をマスクするものがある。当該半導体メモリデバイスを使用する機器は、ある記憶領域から不良領域情報が読み出された場合に、当該記憶領域を使用しない。
【０００４】
複数の半導体メモリデバイスを試験した後それぞれの半導体メモリデバイスの不良記憶領域に対して不良領域情報を書き込む場合、不良記憶領域を特定するアドレス等を個別情報としてそれぞれの半導体メモリデバイスに個別に入力する必要があるため、上述したフラッシュメモリ等の試験を行う場合と同様に、複数個の半導体メモリデバイスに対して不良領域情報の書き込みを同時に行うことはできず、不良領域情報を書き込む救済動作に時間がかかるという問題があった。また、従来、このような救済動作は専用のリペア装置を用いて行われている場合もあるが、不良セルが検出された半導体メモリデバイスを半導体試験装置からリペア装置に移し替える作業が必要になるため、救済動作に要する時間はさらに長くなる。
【０００５】
そこで本発明は、上記の課題を解決することのできる半導体試験装置及びその制御方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【０００６】
【課題を解決するための手段】
即ち、本発明の第１の形態によると、複数の半導体メモリデバイスのそれぞれに共通する共通情報に対応する共通パターン波形を生成する第１の波形生成手段と、前記複数の半導体メモリデバイスのそれぞれに対応して個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段と、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段によって生成された前記共通パターン波形を共通に入力する動作と、前記複数の第２の波形生成手段のそれぞれによって生成された前記個別パターン波形を、データを書き込むべき書込アドレスとして個別に入力する動作とを選択的に行う波形切替手段とを備えることを特徴とする半導体試験装置を提供する。
【０００７】
前記共通パターン波形あるいは前記個別パターン波形に対応して前記半導体メモリデバイスから出力される出力波形に基づいて、前記半導体メモリデバイス内の試験対象箇所のパス／フェイル判定を行うパス／フェイル判定手段と、前記パス／フェイル判定手段による判定結果を格納するフェイルメモリとをさらに備えてもよい。
【０００８】
前記第２の波形生成手段と同一パッケージ内に設けられて、前記個別情報を格納するメモリをさらに備え、前記第２の波形生成手段は、前記メモリに格納されている前記個別情報を読み出して前記個別パターン波形を生成してもよい。
【０００９】
前記複数の半導体メモリデバイスのそれぞれは、書込アドレス及び書込データを時分割で入力するインターフェイスを備え、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力してもよい。
【００１０】
前記複数の半導体メモリデバイスのそれぞれの前記インターフェイスは、コマンド、前記書込アドレス及び前記書込データを時分割で入力し、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれにコマンドを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力し、前記複数の半導体メモリデバイスのそれぞれに書込アドレスを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、複数の前記個別パターン波形のそれぞれを個別に前記インターフェイスを介して入力し、前記複数の半導体メモリデバイスのそれぞれに書込データを入力すべきタイミングにおいて、前記複数の半導体メモリデバイスのそれぞれに、前記第１の波形生成手段により生成された前記共通パターン波形を共通に前記インターフェイスを介して入力してもよい。
【００１１】
前記第１の波形生成手段により生成された第１の前記共通パターン波形あるいは前記複数の第２の波形生成手段により生成された前記複数の個別パターン波形に対応して前記複数の半導体メモリデバイスのそれぞれから出力される出力波形に基づいて、当該半導体メモリデバイス内の試験対象の記憶領域のパス／フェイル判定を行う複数のパス／フェイル判定手段と、前記複数のパス／フェイル判定手段による複数の判定結果を格納するフェイルメモリと、前記フェイルメモリに格納された複数の前記判定結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力する不良記憶領域選択手段を更に備え、前記複数の第２の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、前記第１の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第２の前記共通パターン波形を生成し、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの前記不良記憶領域を示す前記書込アドレスとして前記個別パターン波形を個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示す前記書込データとして前記第２の共通パターン波形を共通に入力して、前記書込アドレスに前記書込データを書き込ませてもよい。
【００１２】
前記不良記憶領域選択手段は、前記複数の半導体メモリデバイスのそれぞれについて１又は複数の不良記憶領域を識別する情報を前記複数の個別情報のそれぞれとして出力し、前記複数の第２の波形生成手段のそれぞれは、前記複数の個別情報のそれぞれにより識別される、前記複数の半導体メモリデバイスのそれぞれにおける１又は複数の前記不良記憶領域のアドレスを示す前記個別パターン波形を生成し、前記第１の波形生成手段は、記憶領域が不良であることを識別する書込データを示す第２の前記共通パターン波形を生成し、前記波形切替手段は、前記複数の半導体メモリデバイスのそれぞれに、当該半導体メモリデバイスの１又は複数の前記不良記憶領域を示す１又は複数の前記書込アドレスとして、前記個別パターン波形を個別に入力し、１又は複数の前記書込アドレスに対応する１又は複数の記憶領域が不良であることを示す前記書込データとして前記第２の共通パターン波形を共通に入力し、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えた前記半導体メモリデバイスへの書き込みを禁止した状態で、前記複数の半導体メモリデバイスのうち全ての前記不良記憶領域に対する前記書込データの書き込みを終えていない前記半導体メモリデバイスへ書き込みを終えていない前記書込データを書き込ませてもよい。
【００１３】
また、本発明の第２の形態によると、複数の半導体メモリデバイスを試験する半導体試験装置であって、複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択手段と、前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力手段とを備える半導体試験装置を提供する。
【００１４】
また、本発明の第３の形態によると、複数の半導体メモリデバイスを試験する半導体試験装置の制御方法であって、前記複数の半導体メモリデバイスのそれぞれの試験結果に基づいて、前記複数の半導体メモリデバイスのそれぞれについて不良記憶領域を識別する個別情報を出力する不良記憶領域選択段階と、前記複数の半導体メモリデバイスに対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、前記複数の半導体メモリデバイスのそれぞれの前記個別情報により識別される前記不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、前記書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力する波形出力段階とを備える制御方法を提供する。
【００１５】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００１６】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１７】
図１は、本実施形態の半導体試験装置の構成を示す図である。図１に示す半導体試験装置は、複数のＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）９に対する試験を並行して行うとともに、これら複数のＤＵＴ９に対する救済動作を並行して行う。このために、本実施形態の半導体試験装置は、ＡＬＰＧ（アルゴリズミック・パターン・ジェネレータ）１、ＡＦＭ（アドレス・フェイル・メモリ）３、ＩＯピン処理部５、ＩＯチャネル７、テスト制御部１０を含んで構成されている。なお、ＤＵＴ９としては、半導体メモリデバイスやロジックＩＣ等の半導体デバイスを広く含んでいるが、以下の説明では、主に半導体メモリデバイスを試験対象としている。
【００１８】
ＡＬＰＧ１は、試験や救済動作を行うためにＤＵＴ９のＩＯピンに入力するパターンデータ（ＰＡＴ）を生成する。ＡＦＭ３は、ＤＵＴ９に対する試験によって得られた判定結果であるフェイル情報をＤＵＴ９のセル単位で記憶する。具体的には、ＤＵＴ９のいずれかの論理アドレスＸ，Ｙに対応する記憶セルのパス、フェイルを試験した結果が、ＡＦＭ３のアドレスＸ，Ｙで特定される領域に格納される。
【００１９】
ＩＯピン処理部５は、ＤＵＴ９のＩＯピンに入力するデータを生成するとともにこれらのＩＯピンから出力されるデータのパス、フェイル判定を行うために、ＴＧ／メインＦＣ部５０、メモリ５４、サブＦＣ部５８、論理比較器５９を含んで構成されている。ここで、「ＩＯピン」とは、半導体メモリデバイスにコマンド及び／又はアドレスを入力する半導体メモリデバイスのピンや、半導体メモリデバイスとの間でメモリのデータを入出力するピン等のようにパターン波形の入力と出力を行うピンである。
【００２０】
ＴＧ／メインＦＣ部５０は、試験動作の基本周期内に含まれる各種のタイミングエッジを生成するタイミングジェネレータとしての機能と、このタイミングエッジとＡＬＰＧ１から出力されるパターンデータとに基づいて、ＤＵＴ９に入力する実際のデータ（共通パターン波形）を生成する。このデータは、後段に設けられたアンド回路５１の一方の入力端子に入力される。アンド回路５１の他方の入力端子には個別書き込みモード信号（ＭＯＤＥ）が反転入力されている。「個別書き込みモード」とは、同時測定の対象となる複数のＤＵＴ９のそれぞれに対して、並行して個別情報を書き込む動作モードである。個別書き込みモードの指定は、例えば上述したＡＬＰＧ１によってこの個別書き込みモード信号をハイレベルに設定することにより行われる。アンド回路５１の他方の入力端子にはこのハイレベルの個別書き込みモード信号が反転入力されるため、結局、個別書き込みモードが指定されたときにはＴＧ／メインＦＣ部５０の出力データがアンド回路５１で遮断される。なお、このモード信号は、ＡＬＰＧ１によって制御可能な信号であって、このモード信号を用いることにより、共通パターン波形と個別書き込みパターン波形とをリアルタイムで切り替えることが可能になる。
【００２１】
メモリ５４は、任意のパターンデータを格納する。例えば、ＩＯピン処理部５は、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）によって構成されている。このメモリ５４からのパターンデータの読み出しは、アドレス・ポインタ・コントローラ（ＣＯＮＴ）５５の制御によって行われる。
【００２２】
サブＦＣ部５８は、メモリ５４から入力されるデータに基づいて、個別書き込みモードにおいて各ＤＵＴ９に入力する実際のデータ（個別パターン波形）を生成する。このサブＦＣ部５８の出力データは、個別書き込みモード信号（ＭＯＤＥ）が一方端に入力されたアンド回路１５１の他方端に入力されており、個別書き込みモード信号がハイレベルのときに、後段のオア回路５２に入力される。
【００２３】
なお、上述したＴＧ／メインＦＣ部５０において保持された波形情報の数に比べて、サブＦＣ部５８において保持されている波形情報（多数個同時測定機能に必要な波形情報のみが含まれる）の数は少なく設定されている。このため、サブＦＣ部５８は、個別書き込みモードにおいて必要となる最小限の波形情報のみが保持されている波形整形器を用いて構成することもできる。また、各サブＦＣ部５８には、ＴＧ／メインＦＣ部５０が有するタイミングジェネレータの機能が個別に備わっているものとする。
【００２４】
オア回路５２は、ＴＧ／メインＦＣ部５０によって生成されてアンド回路５１を介して入力されたデータ、あるいはサブＦＣ部５８によって生成されてアンド回路１５１を介して入力されたデータを出力する。このオア回路５２の出力データは、ＩＯチャネル７に印加するデータパターンを生成するフリップフロップ５３を通して、ＩＯチャネル７に向けて出力される。
【００２５】
論理比較器５９は、ＤＵＴ９のＩＯピンから出力されるデータと所定の期待値データとを比較し、一致の場合にはパス判定を、不一致の場合にはフェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。なお、ＩＯピン処理部５の内部構成は、ＴＧ／メインＦＣ部５０およびアンド回路５１が複数のＤＵＴ９に対して共通に設けられており、それ以外のサブＦＣ部５８、メモリ５４、論理比較器５９等が複数のＤＵＴ９のそれぞれに対応して個別に設けられている。また、各ＤＵＴ９の複数本のＩＯピンのそれぞれに対応して、ＩＯピン処理部５が個別に設けられている。
【００２６】
ＩＯチャネル７は、ＤＵＴ９のＩＯピンに印加する実際のパターン波形を生成するとともに、ＩＯピンから実際に出力される波形を論理データに変換する。このために、ＩＯチャネル７は、ドライバ（ＤＲ）７０とコンパレータ（ＣＰ）７１を有する。ドライバ７０は、対応するＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。コンパレータ７１は、ＤＵＴ９のＩＯピン（Ｉ／Ｏ）に現れる波形の電圧と所定の基準電圧とを比較することにより、論理データの値を決定する。
【００２７】
テスト制御部１０は、不良記憶領域選択手段の一例であり、半導体試験装置による試験を制御するために設けられる。ここで、テスト制御部１０は、ＡＦＭ３に格納された判定結果に基づいて、複数のＤＵＴ９の試験動作又は救済動作にそれぞれ用いる複数の個別情報を生成し、メモリ５４へ出力する。テスト制御部１０は、判定結果から個別情報を生成する処理を高速化するために、１又は複数のＥＷＳ（エンジニアリング・ワークステーション）により並列処理を行ってもよい。
【００２８】
このように、ＡＬＰＧ１、ＡＦＭ３、及びＩＯピン処理部５は、複数のＤＵＴ９に対して並行にパターン波形を入力する波形出力手段として動作する。また、ＴＧ／メインＦＣ部５０は、ＡＬＰＧ１から供給された、複数のＤＵＴ９のそれぞれに共通する共通情報に対応する共通パターン波形を生成する第１の波形生成手段として動作する。複数のサブＦＣ部５８は、複数のＤＵＴ９のそれぞれに対応してメモリ５４に個別に用意された複数の個別情報に対応する個別パターン波形を生成する複数の第２の波形生成手段として動作する。
【００２９】
また、アンド回路５１、１５１、オア回路５２は、複数のＤＵＴ９のそれぞれに、第１の波形生成手段によって生成された共通パターン波形を共通に入力する動作と、複数の第２の波形生成手段のそれぞれによって生成された個別パターン波形を個別に入力する動作とを選択的に行なう波形切替手段として動作する。ここで、例えば複数のＤＵＴ９のそれぞれの不良領域に不良領域情報を書き込む場合等においては、波形切替手段は、個別パターン波形を、不良領域情報等のデータを書き込むべき書込アドレスとして個別に入力する動作を選択して行なってもよい。
【００３０】
また、論理比較器５９は、共通パターン波形あるいは個別パターン波形に対応してＤＵＴ９から出力される出力波形に基づいて、ＤＵＴ９内の試験対象箇所のパス／フェイル判定を行うパス／フェイル判定手段として動作する。そして、ＡＦＭ３は、前記パス／フェイル判定手段による判定結果を格納するフェイルメモリとして動作する。
【００３１】
本実施形態の半導体試験装置はこのような構成を有しており、ＤＵＴ９に対する試験動作と救済動作について説明する。
【００３２】
（１）試験動作
（１−１）複数のＤＵＴ９に対して同じデータを書き込む場合
ＡＬＰＧ１から出力されたパターンデータは、このパターンデータの入力対象となるＩＯピンに対応するＩＯピン処理部５に供給される。
ＩＯピン処理部５では、ＴＧ／メインＦＣ部５０は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた試験データを作成する。このとき、個別書き込みモード信号はローレベルを維持しているので、アンド回路５１からは、一方の入力端子に入力されたＴＧ／メインＦＣ部５０の出力データがそのまま出力される。このアンド回路５１の出力端子は、複数のＤＵＴ９のそれぞれに対応して設けられたオア回路５２の一方の入力端子に分岐して接続されている。したがって、ＴＧ／メインＦＣ部５０から出力された共通のデータが複数のオア回路５２に同時に入力され、フリップフロップ５３に入力される。
【００３３】
ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するＩＯピン（Ｉ／Ｏ）に入力される。
【００３４】
このようにして、ＩＯピン処理部５およびＩＯチャネル７によって生成された通常波形がＩＯピンに入力される。このＩＯピンに対応するＩＯチャネル７では、コンパレータ７１は、このＩＯピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このＩＯピンに対応するＩＯピン処理部５では、論理比較器５９において、ＩＯチャネル７内のコンパレータ７１から入力されたデータを用いたパス／フェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。
【００３５】
（１−２）複数のＤＵＴ９のそれぞれに個別情報を書き込む場合
個別書き込みモードが指定され、個別書き込みモード信号（ＭＯＤＥ）が出力されると、アンド回路５１において、ＴＧ／メインＦＣ部５０の出力データがマスクされ、代わりにメモリ５４に格納された個別パターンを用いた個別書き込み動作が開始される。
【００３６】
メモリ５４を用いた個別書き込み動作では、メモリ５４に格納されている各ＤＵＴ９の各ＩＯピンに対応したパターンデータが読み出され、サブＦＣ部５８に入力される。サブＦＣ部５８は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。そして、オア回路５２を介してフリップフロップ５３に入力されたデータに基づいて通常波形が生成される。ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のＩＯピン（ＩＯ）に入力される。
【００３７】
図２は、必要に応じて個別書き込み動作が行われる試験動作の具体例を示すタイミング図であり、複数のＤＵＴ９として複数のフラッシュメモリを試験する場合のタイミングの一例が示されている。本例において、複数のＤＵＴ９のそれぞれは、書き込み動作時にコマンド、書込アドレス、及び書込データを時分割で入力するインターフェイスをＩＯピン（ＩＯ）に備える。
【００３８】
図２に示すように、フラッシュメモリを試験する場合には、まず、ＩＯピン（ＩＯ）に「コマンド」に対応する共通データ（プログラム）が入力される。この入力動作は、ＡＬＰＧ１に格納されたパターンデータに基づいて、ＩＯピン処理部５内のＴＧ／メインＦＣ部５０によって共通のデータを生成することにより行われる。
【００３９】
次に、（ＡＬ、ＡＭ、ＡＨ）で指定される特定のアドレスに個別情報としてのデータを入力する必要がある。このデータは、それぞれのフラッシュメモリ毎に異なる内容が設定されている。例えば、ＤＵＴ＃ａに対応してデータＤ０、Ｄ１、…が、ＤＵＴ＃ｂに対応してデータＤ０’、Ｄ１’、…が、…、ＤＵＴ＃ｎに対応してデータＤ０”、Ｄ１”、…がそれぞれ設定される。具体的には、特定のアドレス（ＡＬ、ＡＭ、ＡＨ）についての入力動作は、ＡＬＰＧ１に格納されたパターンデータに基づいて、ＩＯピン処理部５内のＴＧ／メインＦＣ部５０によって共通のデータを生成することにより行われる。また、データＤ０、Ｄ０’、Ｄ０”等の個別情報の入力動作は、ＡＦＭ３あるいはメモリ５４に格納された個別情報に基づいて、ＩＯピン処理部５内のサブＦＣ部５８によって個別のデータを生成することにより行われる。
【００４０】
すなわち、複数のＤＵＴ９のそれぞれの同一の書込アドレスに異なる書込データを書き込む試験を行う場合、波形切替手段は、複数のＤＵＴ９のそれぞれにコマンド及び共通の書込アドレスを入力すべきタイミングにおいて、複数のＤＵＴ９のそれぞれに、第１の波形生成手段により生成された共通パターン波形を共通にそれぞれのＤＵＴ９のインターフェイスを介して入力する。また、波形切替手段は、複数のＤＵＴ９のそれぞれに異なる書込データを入力すべきタイミングにおいて、複数のＤＵＴ９のそれぞれに、第２の波形生成手段により生成された複数の個別パターン波形のそれぞれを個別にそれぞれのＤＵＴ９のインターフェイスを介して入力する。
【００４１】
このようにして、共通のコマンド及びアドレスと個別のデータが入力されると、ＤＵＴ９（ＤＵＴ＃ａ〜＃ｎ）のそれぞれにおいてプログラミングが実行される。そして、ＡＬＰＧ１に格納されたパターンデータに基づいて複数のＤＵＴ９のそれぞれにプログラミング結果の出力を指示するコマンドをＩＯピンから入力し、プログラミング結果をポーリングの形式で出力させる。このプログラミング結果は、ＩＯチャネル７内のコンパレータ７１に入力され、さらにＩＯピン処理部５内の論理比較器５９においてパス／フェイル判定が行われる。
【００４２】
以上の処理において、半導体試験装置は、試験途中で個別書き込みモード信号をローレベルからハイレベルに切り替えることにより、ＡＬＰＧ１を用いた試験動作からメモリ５４を用いた個別書き込みモードの試験動作に任意のタイミングで変更することができる。また、その後必要に応じて個別書き込みモード信号をハイレベルからローレベルに戻すことにより、ＡＬＰＧ１を用いた試験動作に戻すことができる。特に、個別書き込みモード信号の内容と切り替えタイミングをＡＬＰＧ１によって生成されるパターンデータによって指定する場合には、一連の試験動作において必要なタイミングで個別書き込みモードに切り替えたり、反対に元の通常モードに戻したりすることができ、切り替えタイミングの複雑な制御が不要となる。このような制御により、半導体試験装置は、複数のＤＵＴ９に供給するコマンド、アドレス、及びデータの少なくとも一部に対して共通のコマンド、アドレス、及び／又はデータを供給し、他の部分に対して個別のコマンド、アドレス、及び／又はデータを供給することができる。
【００４３】
（２）救済動作
救済動作においては、複数のＤＵＴ９のそれぞれの不良記憶領域を特定するアドレスを個別情報としてそれぞれのＤＵＴ９に入力するとともに、書込データとして不良領域情報を共通に入力する必要がある。すなわち、特定のＩＯピンに対して個別情報を入力する動作は、上述した試験動作における個別書き込みモードの動作と同じである。またそれぞれのＤＵＴ９のＩＯピンに共通情報を入力する動作も、上述した試験動作における個別書き込みモード以外の場合の動作と同じである。
【００４４】
したがって、救済動作時のＩＯピン処理部５の各部の設定等は、基本的に上述した試験動作における個別書き込みモード時のこれらの設定と同じであり、各ＤＵＴ９の救済箇所を示す個別の書込アドレスがＩＯピン処理部５内のサブＦＣ部５８によって生成され、ＩＯチャネル７から各ＤＵＴ９のＩＯピンに入力される。
【００４５】
図３は、救済動作の具体例を示すタイミング図である。不良セルを含むＤＵＴ９を救済する場合には、半導体試験装置は、まず試験動作を行い、試験の結果ＡＦＭ３に格納された試験の判定結果に基づいて、不良記憶領域を識別する個別情報をメモリ５４に書き込んでおく。
【００４６】
より具体的には、複数の論理比較器５９は、第１の波形生成手段により生成された第１の共通パターン波形あるいは複数の第２の波形生成手段により生成された複数の個別パターン波形に対応して複数のＤＵＴ９のそれぞれから出力される出力波形に基づいて、当該ＤＵＴ９内の試験対象の記憶領域のパス／フェイル判定を行う。次に、ＡＦＭ３は、複数の論理比較器５９による判定結果のそれぞれを、複数のＤＵＴ９のそれぞれの試験結果として格納する。そして、テスト制御部１０は、ＡＦＭ３に格納された複数の判定結果に基づいて、複数のＤＵＴ９のそれぞれについて不良記憶領域を識別する情報を、複数の個別情報のそれぞれとして複数のメモリ５４のそれぞれに出力し、格納させる。
【００４７】
第１の波形生成手段は、「コマンド」に対応する共通データ（プログラム）の共通パターン波形を生成する。波形切替手段は、複数のＤＵＴ９のそれぞれにコマンドを入力すべきタイミングにおいて、複数のＤＵＴ９のそれぞれにコマンドに対応する共通パターン波形を共通にＩＯピンのインターフェイスを介して入力する。
【００４８】
次に、複数の第２の波形生成手段のそれぞれは、メモリ５４に格納された、複数のＤＵＴ９にそれぞれ対応する複数の個別情報のそれぞれにより識別される、複数のＤＵＴ９のそれぞれにおける不良記憶領域のアドレスを示す個別パターン波形を生成する。波形切替手段は、複数のＤＵＴ９のそれぞれに書込アドレスを入力すべきタイミングにおいて、複数のＤＵＴ９のそれぞれに、複数の個別パターン波形のそれぞれを個別にＩＯピンのインターフェイスを介して入力する。
【００４９】
次に、第１の波形生成手段は、記憶領域が不良であることを識別する書込データを示す共通パターン波形を生成する。波形切替手段は、複数のＤＵＴ９のそれぞれに書込データを入力すべきタイミングにおいて、複数のＤＵＴ９のそれぞれに、第１の波形生成手段により生成された共通パターン波形を共通にＩＯピンのインターフェイスを介して入力する。
【００５０】
以上の処理により、波形出力手段は、複数のＤＵＴ９に対して並行に、データを書き込むコマンドに対応するパターン波形を共通に入力し、複数のＤＵＴ９のそれぞれについての個別情報により識別される不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして個別に入力し、書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして共通に入力することができる。より具体的には、波形切替手段は、複数のＤＵＴ９のそれぞれに、当該ＤＵＴ９の前記不良記憶領域を示す書込アドレスとして個別パターン波形を個別に入力し、書込アドレスに対応する記憶領域が不良であることを示す書込データとして共通パターン波形を共通に入力して、書込アドレスに書込データを書き込ませることができる。この結果、半導体試験装置は、複数のＤＵＴ９の異なるアドレスの不良記憶領域に対して並行して不良領域情報を書き込むことができ、救済動作に要する時間を短縮することができる。
【００５１】
ここで、複数のＤＵＴ９のそれぞれが、１又は複数の不良記憶領域を有する場合、半導体試験装置は、次に示す救済動作を行う。
テスト制御部１０は、ＡＦＭ３に格納された複数の判定結果に基づいて、複数のＤＵＴ９のそれぞれについて１又は複数の不良記憶領域を識別する情報を複数の個別情報のそれぞれとして出力し、複数のメモリ５４のそれぞれに格納させる。
【００５２】
第１の波形生成手段は、複数のＤＵＴ９のそれぞれにおける１又は複数の不良記憶領域に対応して、「コマンド」に対応する共通データ（プログラム）の共通パターン波形を生成する。複数の第２の波形生成手段のそれぞれは、メモリ５４に格納された複数の個別情報のそれぞれにより識別される、複数のＤＵＴ９のそれぞれにおける１又は複数の不良記憶領域のアドレスを示す個別パターン波形を順次生成する。また、第１の波形生成手段は、記憶領域が不良であることを識別する書込データを示す共通パターン波形を、１又は複数の不良記憶領域のそれぞれに対応して生成する。
【００５３】
波形切替手段は、複数のＤＵＴ９のそれぞれに、当該ＤＵＴ９の不良記憶領域のそれぞれに対応してコマンドの共通パターン波形を共通に入力する。また、複数のＤＵＴ９のそれぞれに、当該ＤＵＴ９の１又は複数の不良記憶領域を示す１又は複数の書込アドレスとして、個別パターン波形を個別に入力する。また、１又は複数の書込アドレスに対応する１又は複数の記憶領域が不良であることを示す書込データとして、生成した書込データの共通パターン波形を共通に入力する。
【００５４】
上記の処理において、複数のＤＵＴ９は、それぞれ異なる数の不良記憶領域を有する場合がある。この場合、例えば図３におけるＤＵＴ＃ｎの２回目の書き込みに示した様に、波形切替手段は、複数のＤＵＴ９のうち全ての不良記憶領域に対する書込データの書き込みを終えたＤＵＴ９への書き込みを禁止した状態で、複数のＤＵＴ９のうち全ての不良記憶領域に対する書込データの書き込みを終えていないＤＵＴ９へ書き込みを終えていない書込データを書き込ませる。
【００５５】
より具体的には、波形切替手段は、メモリ５４に格納された個別情報に基づき、全ての不良記憶領域に対する書込データの書き込みを終えていないＤＵＴ９に対しては、当該ＤＵＴ９のライトイネーブル信号ピン（／ＷＥ）をイネーブルとすることによって書込データを書き込む。一方、全ての不良記憶領域に対する書込データの書き込みを終えたＤＵＴ９に対しては、当該ＤＵＴ９のライトイネーブル信号ピン（／ＷＥ）をディセーブルとすることによって書込データの書き込みを禁止する。
【００５６】
ここで、波形切替手段は、ライトイネーブル信号ピンに代えて、チップイネーブル信号ピン（／ＣＥ）をイネーブル又はディセーブルすることによって、当該ＤＵＴ９自体を選択又は非選択とし、書込データの書き込みを許可又は禁止してもよい。
【００５７】
このように、本実施形態の半導体試験装置では、複数のＤＵＴ９のそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができるため、別々の個別情報の入力が必要な場合の試験に要する時間を短縮することができる。
【００５８】
また、ＴＧ／メインＦＣ部５０において選択可能な波形の種類よりも、サブＦＣ部５８において選択可能な波形の種類を少なく設定することにより、装置規模が拡大することを最小限に抑えることができる。
【００５９】
また、ＩＯピン処理部５内に個別情報を格納するメモリ５４を備えているため、ＡＳＩＣのパッケージの外部で引き回す配線が不要になり、配線の簡略化が可能になる。また、不要な配線がなくなるため、タイミングのズレ等が発生しにくくなり、個別情報の読み出しを高速に行うことができるようになる。
【００６０】
また、上述した実施形態では、ＴＧ／メインＦＣ部５０とは別にこれらの機能の一部を省略したサブＦＣ部５８を備えるようにしたが、装置規模の拡大が許容される場合には、サブＦＣ部５８の代わりに同数のＴＧ／メインＦＣ部を備えるようにしてもよい。
【００６１】
図４は、本実施形態の変形例に係る半導体試験装置の構成を示す図である。図４に示す半導体試験装置は、複数のＤＵＴ９に対する試験を並行して行うと共に、これら複数のＤＵＴ９に対する救済動作を並行して行う。ここで、図４中における、図１と同一符号を付した部材は、図１中の同一符号の部材と同様の機能及び構成をとるため、以下相違点を除き説明を省略する。
【００６２】
本変形例に係る半導体試験装置は、複数のＤＵＴ９のそれぞれに対応して設けられた複数の試験モジュール２０２と、ＩＯチャネル７と、テスト制御部２１０とを備える。
【００６３】
複数の試験モジュール２０２は波形出力手段の一例であり、複数のＤＵＴ９に対して並行に、ＡＬＰＧ１又はＰＧ（パターン・ジェネレータ）２０１が生成するパターンデータをＩＯチャネル７を介してＤＵＴ９に入力する。試験モジュール２０２は、ＡＬＰＧ１と、ＰＧ２０１と、１又は複数のＩＯピン処理部２０５と、ＡＦＭ３とを有する。ＰＧ２０１は、ＤＵＴ９に出力すべき試験パターンを格納するパターンメモリを含み、パターンメモリに格納された試験パターンをＩＯピン処理部２０５に順次供給する。
【００６４】
ＩＯピン処理部２０５は、当該試験モジュール２０２が接続されるＤＵＴ９の複数のＩＯピンのそれぞれに対応して複数設けられ、ＡＬＰＧ１又はＰＧ２０１から供給されたパターンデータに基づいてＤＵＴ９に入力するデータを生成すると共に、対応するＩＯピンから出力されるデータのパス、フェイル判定を行う。ＩＯピン処理部２０５は、ＴＧ／メインＦＣ部２５０、フリップフロップ５３、及び論理比較器５９を含む。
ＴＧ／メインＦＣ部２５０は、当該ＴＧ／メインＦＣ部２５０を含む試験モジュール２０２が接続されるＤＵＴ９に入力するパターン波形を生成し、フリップフロップ５３に供給する。ＴＧ／メインＦＣ部２５０は、図１に示したＴＧ／メインＦＣ部５０と同様の機能及び構成をとるため、以下相違点を除き説明を省略する。
【００６５】
テスト制御部２１０は、不良記憶領域選択手段の一例であり、半導体試験装置による試験を制御するために設けられている。ここで、テスト制御部２１０は、複数のＤＵＴ９のそれぞれの試験結果としてＡＦＭ３に格納された判定結果に基づいて、複数のＤＵＴ９の試験動作又は救済動作にそれぞれ用いる複数の個別情報を生成し、テスト制御部２１０へ出力する。
【００６６】
以下に、本変形例に係る半導体試験装置によるＤＵＴ９の試験動作及び救済動作について説明する。
【００６７】
（１）試験動作
（１−１）複数のＤＵＴ９に対して同じデータを書き込む場合
複数のＤＵＴ９にそれぞれ対応して設けられた複数のＡＬＰＧ１は、同一アルゴリズムに基づいて同一のパターンデータを出力する。ＡＬＰＧ１から出力されたパターンデータは、このパターンデータの入力対象となるＩＯピンに対応するＩＯピン処理部２０５に供給される。
ＩＯピン処理部２０５では、ＴＧ／メインＦＣ部５０は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた試験データを作成する。
ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部２０５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。この通常波形は、対応するＩＯピン（Ｉ／Ｏ）に入力される。
【００６８】
このようにして、ＩＯピン処理部２０５およびＩＯチャネル７によって生成された通常波形がＩＯピンに入力される。このＩＯピンに対応するＩＯチャネル７では、コンパレータ７１は、このＩＯピンから出力される波形の電圧と所定の基準電圧を比較して論理データを生成する。さらに、このＩＯピンに対応するＩＯピン処理部５では、論理比較器５９において、ＩＯチャネル７内のコンパレータ７１から入力されたデータを用いたパス／フェイル判定を行う。この判定結果は、ＡＦＭ３に格納される。
【００６９】
（１−２）複数のＤＵＴ９のそれぞれに個別情報を書き込む場合
複数のＤＵＴ９のそれぞれに並行して個別情報を書き込む場合、テスト制御部２１０は、複数の試験モジュール２０２内のＰＧ２０１に設けられたパターンメモリに対して、個別情報に対応してそれぞれ異なる試験パターンを格納する。ＰＧ２０１は、個別の試験パターンを読み出して、ＴＧ／メインＦＣ部２５０に個別のパターンデータを供給する。ＴＧ／メインＦＣ部２５０は、入力されたパターンデータに基づいて、実際の入力タイミングに合わせた各ＤＵＴ９毎の個別情報に対応した試験データを作成する。フリップフロップ５３は、入力されたデータに基づいて通常波形を生成する。ＩＯチャネル７では、ドライバ７０は、ＩＯピン処理部２０５内のフリップフロップ５３に入力されたデータに基づいて通常波形を生成する。個別書き込みモードにおいては、ＤＵＴ９毎に異なる通常波形が生成されて、対応するＤＵＴ９のＩＯピン（ＩＯ）に入力される。
【００７０】
本変形例に係る半導体試験装置において、個別書き込み動作が行われる試験動作のタイミングは、例えば図２における個別書込モード信号を除いたものと同様である。本変形例においては、複数のＤＵＴ９にそれぞれ対応する複数のＰＧ２０１に、「コマンド」に対応する共通パターンデータ、「アドレス」に対応する共通パターンデータ、及び「データ」に対応する個別パターンデータを順次出力する試験パターンが格納される。
【００７１】
複数の試験モジュール２０２は、当該試験モジュール２０２内のＰＧ２０１に格納された試験パターンに基づいて、複数のＤＵＴ９に対して並行に異なるデータを書き込む。より具体的には、ＩＯピン処理部２０５は、全てのＰＧ２０１に共通に格納された書込コマンド及び書込アドレスに対応するパターン波形をＤＵＴ９に共通に入力し、各ＰＧ２０１に個別に格納された書込データに対応するパターン波形をＤＵＴ９に共通に入力することにより、複数のＤＵＴ９のそれぞれの同一書込アドレスに異なる書込データを並行して書き込む。このようにして、本変形例に係る半導体試験装置は、複数のＤＵＴ９に供給するコマンド、アドレス、及び／又はデータを供給し、他の部分に対して個別のコマンド、アドレス、及び／又はデータを供給することができる。
【００７２】
（２）救済動作
救済動作においては、複数のＤＵＴ９のそれぞれの不良記憶領域を特定するアドレスを個別情報としてそれぞれのＤＵＴ９に入力すると共に、書込データとして不良領域情報を共通に入力する必要がある。すなわち、特定のＩＯピンに対して個別情報を入力する動作は、上述した試験動作における個別書き込み動作と同じである。またそれぞれのＤＵＴ９のＩＯピンに共通情報を入力する動作も、上述した試験動作における個別書き込み動作以外の動作と同じである。
【００７３】
したがって、救済動作時のＩＯピン処理部２０５の各部の設定等は、基本的に上述した試験動作における個別書き込み動作における設定と同じである。すなわち、各ＤＵＴ９の救済箇所を示す個別の書込アドレスが当該ＤＵＴ９に対応するＰＧ２０１内の試験パターンとして格納され、ＩＯピン処理部２０５内のＴＧ／メインＦＣ部２５０によってパターン波形が生成されて、ＩＯチャネル７から各ＤＵＴ９のＩＯピンに入力される。
【００７４】
本変形例に係る半導体試験装置において、個別救済動作が行われる試験動作のタイミングは、例えば図３における個別書込モード信号を除いたものと同様である。
【００７５】
より具体的には、テスト制御部２１０は、複数のＤＵＴ９のそれぞれの試験結果である、ＡＦＭ３に格納された複数の判定結果に基づいて、複数のＤＵＴ９のそれぞれについて不良領域を識別する個別情報を含む試験パターンを生成する。この試験パターンは、「コマンド」に対応する共通パターンデータ、「アドレス」に対応する個別パターンデータ、及び「データ」に対応する共通パターンデータを順次出力するためのパターンである。テスト制御部２１０は、複数の試験モジュール２０２のそれぞれに、各ＤＵＴ９に対応して生成した試験パターンを個別に送信し、ＰＧ２０１に格納させる。
【００７６】
複数の試験モジュール２０２は、当該試験モジュール２０２内のＰＧ２０１に格納された試験パターンに基づいて、複数のＤＵＴ９に対して並行に異なる不良記憶領域に不良領域情報を書き込む。より具体的には、ＰＧ２０１に格納された試験パターンに基づいて、ＩＯピン処理部２０５は、書込コマンドに対応するパターン波形を複数のＤＵＴ９に共通に入力し、複数のＤＵＴ９のそれぞれの個別情報により識別される不良記憶領域のアドレスに対応するパターン波形を書込アドレスとして複数のＤＵＴ９に個別に入力し、書込アドレスに対応する記憶領域が不良であることを示すデータに対応するパターン波形を書込データとして複数のＤＵＴ９に共通に入力する。これにより、本変形例に係る半導体試験装置は、複数のＤＵＴ９のそれぞれの同一書込アドレスに異なる書込データを並行して書き込むことができる。この結果、本変形例に係る半導体試験装置は、複数のＤＵＴ９の異なるアドレスの不良記憶領域に対して並行して不良領域情報を書き込むことができ、救済動作に要する時間を短縮することができる。
【００７７】
なお、本発明は上述した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、上述した実施形態では、ＤＵＴ９として主に半導体メモリを考えて説明を行ったが、ロジックＩＣであっても複数個同時に試験を行う場合には本発明を適用することができる。
【００７８】
以上、本発明を実施形態を用いて説明したが、本発明の技術的範囲は上記実施形態に記載の範囲には限定されない。上記実施形態に、多様な変更または改良を加えることができる。そのような変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００７９】
【発明の効果】
上記説明から明らかなように、本発明によれば複数の半導体メモリデバイスのそれぞれに対して、互いに異なる複数の個別情報を生成して入力する動作を並行して行うことができ、複数の半導体メモリデバイスのそれぞれに別々の個別情報に基づくアドレスの入力が必要な場合の試験及び／又は救済動作に要する時間を短縮することができる。
【図面の簡単な説明】
【図１】一実施形態の半導体試験装置の構成を示す。
【図２】必要に応じて個別書き込み動作が行われる試験動作の具体例を示す。
【図３】必要に応じて個別書き込み動作が行われる救済動作の具体例を示す。
【図４】本実施形態の変形例に係る半導体試験装置の構成を示す。
【符号の説明】
１  ＡＬＰＧ
３  ＡＦＭ
５  ＩＯピン処理部
７  ＩＯチャネル
９  ＤＵＴ
１０  テスト制御部
５０  ＴＧ／メインＦＣ部
５１  アンド回路
５２  オア回路
５３  フリップフロップ
５４  メモリ
５５  アドレス・ポインタ・コントローラ
５８  サブＦＣ部
５９  論理比較器
１５１  アンド回路
２０１  ＰＧ
２０２  試験モジュール
２０５  ＩＯピン処理部
２１０  テスト制御部
２５０  ＴＧ／メインＦＣ部
【図１】
2005063471.tif 000003
【図２】
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【図３】
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【図４】
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