(57)【要約】【課題】  膜はがれ、基板荒れ等のない信頼性の高い次世代不揮発性半導体記憶装置及びその製造方法を提供する。【解決手段】  半導体記憶装置は、半導体基板１１と、前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、前記各素子形成領域に第１のゲート絶縁膜１２を介して設けられた浮遊ゲート１３、１９と、前記浮遊ゲート上に第２のゲート絶縁膜２０を介して設けられた制御ゲート２２と、前記半導体基板に設けられたソース・ドレイン領域２５とを具備し、前記第２のゲート絶縁膜２０と前記制御ゲート２２の界面に相互拡散層２３１が介在している。【選択図】    図７
2005311300.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、
前記各素子形成領域に第１の絶縁膜を介して設けられた浮遊ゲートと、
前記浮遊ゲート上に第２の絶縁膜を介して設けられた制御ゲートと、
前記半導体基板に設けられたソース・ドレイン領域とを具備し、
少なくとも前記第２の絶縁膜と前記制御ゲートとの界面に相互拡散層が介在することを特徴とする半導体記憶装置。
【請求項２】
前記相互拡散層は、前記制御ゲートに含まれるシリコン元素と前記第２の絶縁膜に含まれる金属元素との混合酸化物であるシリケート層からなることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記シリケート層は０．１−２０ｎｍの厚さを有することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、
前記各素子形成領域に第１の絶縁膜を介して設けられた浮遊ゲートと、
前記浮遊ゲート上に第２の絶縁膜を介して設けられた制御ゲートと、
前記半導体基板に設けられたソース・ドレイン領域とを具備し、
前記第２の絶縁膜は、高誘電率を有すると共にシリコンを含む絶縁膜からなることを特徴とする半導体記憶装置。
【請求項５】
少なくとも前記第１の絶縁膜と前記浮遊ゲートとの間に拡散バリア膜が介在することを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、
前記各素子形成領域に第１の絶縁膜を介して設けられ、ポリシリコンからなる浮遊ゲートと、
前記浮遊ゲート上に設けられ、金属元素を含む第２の絶縁膜と、
前記第２の絶縁膜上に設けられ、ポリシリコンからなる制御ゲートと、
前記半導体基板に設けられたソース・ドレイン領域とを具備し、
前記浮遊ゲート及び制御ゲートの表面には、それぞれ金属元素を含むポリシリコン導電層と、前記制御ゲートに含まれるシリコン元素と前記第２の絶縁膜に含まれる金属元素との混合酸化物であるシリケート層からなる相互拡散層とを有する
ことを特徴とする半導体記憶装置。
【請求項７】
半導体基板と、
前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、
前記各素子形成領域に第１の絶縁膜を介して設けられた浮遊ゲートと、
前記浮遊ゲート上に設けられ、高誘電率を有すると共に炭素を含む第２の絶縁膜と、
前記第２の絶縁膜上に設けられた制御ゲートと、
前記半導体基板に設けられたソース・ドレイン領域とを具備する
ことを特徴とする半導体記憶装置。
【請求項８】
半導体基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電層を形成する工程と、
前記第１の導電層上に金属元素を含む第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上にシリコン元素を含む第２の導電層を形成する工程と、
前記半導体基板をアニールし、前記第２の絶縁膜及び前記第２の導電層の界面に相互拡散層を形成する工程と、
前記半導体基板の表面まで順次エッチングしてパターン形成し、複数個のメモリセルを形成する工程とを
具備することを特徴とする半導体記憶装置の製造方法。
【請求項９】
前記第２の導電層上にさらに第３の絶縁膜を形成した後、前記半導体基板をアニールすることを特徴とする請求項８記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電極間絶縁膜として高誘電率絶縁膜が形成された半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
次世代の不揮発性半導体記憶装置においては、セル間の距離が縮小しているので、電荷蓄積層と制御電極との間に形成する電極間絶縁膜に関して、従来よりもセル間の距離が縮小する結果として、例えば、ＯＮＯ膜（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜の三層積層膜）で採用してきた３次元的な構造においては、隣接するセル間の干渉が著しく増大してデバイス特性を劣化させるため、３次元構造を用いた面積増大が困難となる。
【０００３】
そのため、次世代不揮発性半導体記憶装置の実現するためには、電極間絶縁膜として、従来よりも高誘電率を有する絶縁膜を適用することが必要となる。高誘電率膜を適用した結果、面積を増大させずに容量を大きくできるので、３次元的な構造にする必要がなくなり、製造工程を簡略化できる。結果として、素子を高性能化し、かつ製造方法を容易にして高歩留まりな製造工程を実現することが可能となる。
【０００４】
高誘電率絶縁膜として、（ＴａＯ）１−ｘ（ＴｉＯ）ｘＮ（０．０１≦ｘ≦０．０９）を用いた不揮発性メモリ素子が特許文献１に記載されているが、これはリーク電流の問題を改善すると共に、機械的、電気的強度の向上に向けられおり、また、ＴａＯＮ膜を電極間絶縁膜として用い、高い静電容量を得ることも特許文献２に開示されている。
【特許文献１】特開２００１−２２３２８２
【特許文献２】特開２００１−２１０７３４
【発明の開示】
【発明が解決しようとする課題】
【０００５】
それ故、本発明の目的は、高誘電率絶縁膜を改質して膜はがれ、基板荒れ等のない信頼性の高い次世代半導体記憶装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の第１の態様によると、半導体記憶装置は、半導体基板と、前記半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、前記各素子形成領域に第１のゲート絶縁膜を介して設けられた浮遊ゲートと、前記浮遊ゲート上に第２のゲート絶縁膜を介して設けられた制御ゲートと、前記半導体基板に設けられたソース・ドレイン領域とを具備し、少なくとも前記第２のゲート絶縁膜と前記制御ゲートとの界面に相互拡散層が介在することを特徴としている。
【０００７】
本発明の第２の態様によると、半導体記憶装置の製造方法は、半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の導電層を形成する工程と、前記第１の導電層上に金属元素を含む第２の絶縁膜を形成する工程と、前記第２の絶縁膜上にシリコン元素を含む第２の導電層を形成する工程と、前記半導体基板をアニールし、前記第２の絶縁膜及び前記第２の導電層の界面に相互拡散層を形成する工程と、前記半導体基板の表面まで順次エッチングしてパターン形成し、複数個のメモリセルを形成する工程とを具備している。
【発明の効果】
【０００８】
高誘電率絶縁膜がエッチング加工時の異形状を起こすことなく改質されて、不所望な膜はがれ、基板荒れ等のない信頼性の高い次世代不揮発性半導体記憶装置及びその製造方法が得られる。
【発明を実施するための最良の形態】
【０００９】
高誘電率絶縁膜は成膜直後の膜質が悪いため、成膜後に膜質を改善するための膜改質アニール（ポストデポジションアニール：ＰＤＡ）が必要である。膜改質アニールでは充分な高密度化を行う必要があり、結晶化温度以上の高温で実施することが望ましいことが発明者の検討で明らかになった。
【００１０】
しかしながら、成膜直後のＰＤＡでは、結晶化に伴う問題が起こること、結晶化した高誘電率膜を用いると、ポリシリコン等の上部電極との密着性が悪くなり、特に膜はがれが顕著になる。また、結晶化させることにより粒界が形成されて、粒界と結晶部分でドライエッチング又は薬液によるケミカルエッチング時のエッチングレートが異なるため、基板荒れ或いは基板掘れなどの異形状が発生してしまう。膜改質のために必須な高温のＰＤＡであるが、成膜直後に実施することでこれらの問題が生じてしまう。
【００１１】
いずれにしても、高誘電率絶縁膜の成膜直後のＰＤＡでは、結晶化に伴う問題が起こる。即ち、結晶化した高誘電率膜を用いると、ポリシリコン等の上部電極との密着性が悪くなり、特に膜はがれが顕著になり、さらに、基板荒れ或いは基板掘れなどの異形状が発生する。
【００１２】
［実施例１］
以下、図１−図７を参照して第１の実施例による不揮発性半導体記憶装置１０の構造をその製造方法と共に説明する。図１に示すように、ｐ型シリコン基板１１（もしくはｎ型シリコン基板中にｐ型ウエルを形成したもの）上に第１の絶縁膜１２（トンネル絶縁膜）を１−１５ｎｍ程度の厚さに形成し、その上にＣＶＤ法により浮遊ゲートであって電荷蓄積層となるポリシリコンのような第１の導電層１３を１０−２００ｎｍ程度の厚さに形成する。
【００１３】
しかる後、ＣＶＤ法によってシリコン窒化膜１４を５０−２００ｎｍ程度の厚さに被着し、シリコン酸化膜１５を５０−４００ｎｍ程度の厚さに形成する。前記シリコン酸化膜１５上にフォトレジストを塗布しパターニングしてレジストマスク１６を形成する。
【００１４】
図２に示すように、前記レジストマスク１６を用いて、前記シリコン酸化膜１５を選択的にエッチングする。このエッチング後に前記レジストマスク１６を除去する。次いで、前記シリコン酸化膜１５をマスクとして前記シリコン窒化膜１４をエッチングし、続いて、前記第１の導電層１３、前記第１の絶縁膜１２及び前記シリコン基板１１をエッチングして素子分離溝１７を形成する。エッチング後に、エッチングにより形成された断面のダメージを除去するための高温後酸化工程を行う。
【００１５】
しかる後、前記素子分離溝１７にシリコン酸化膜等の絶縁膜１８を２００−１５００ｎｍの厚さに埋め込み、窒素雰囲気又は酸素雰囲気で高温の熱処理を行い高密度化する。ＣＭＰ法（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により前記シリコン窒化膜１４をストッパーとして平坦化を行う。シリコン酸化膜と選択比をもってエッチングすることが可能なホット燐酸を用いて前記シリコン窒化膜１４を除去する。これにより、図２に示すような断面構造が得られる。
【００１６】
この実施例では、素子分離の溝１７を形成するに際して、前記シリコン窒化膜１４及びシリコン酸化膜１５の積層膜をマスクとして用いているが、膜厚及び反応性イオンエッチング条件を適切にすれば、単層のシリコン窒化膜、単層のシリコン酸化膜、或いは他の単層・多層膜のいずれでもシリコンとの選択比が取れる材料であれば実施可能である。
【００１７】
図３に示すように、前記シリコン窒化膜１４の除去後に得られた溝上に段差被覆性に優れた方法を用いて、前記第１の導電層１３の一部となるポリシリコンの２層目の導電層１９を堆積する。次いで、ＣＭＰ法により前記埋め込み絶縁膜１８をストッパーにして前記導電層１９の平坦化を行う。
【００１８】
図４に示すように、平坦化した導電層１９上にシリコン酸化膜よりも高誘電率を有する第２の絶縁膜２０を１−４０ｎｍ程度の厚さに形成する。
【００１９】
ここで、前記第２の絶縁膜２０として用いる高誘電率を有する膜として、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きく、特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい膜が望ましい。
【００２０】
例えば、比誘電率が６程度であるストロンチウム酸化物（ＳｒＯ）膜、比誘電率が７程度であるシリコン窒化物（Ｓｉ３Ｎ４）膜、比誘電率が８程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１４程度であるスカンジウム酸化物（Ｓｃ２Ｏ３）膜もしくはガドリニウム酸化物（Ｇｄ２Ｏ３）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜もしくはサマリウム酸化物（Ｓｍ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜もしくはジルコニウム酸化物（ＺｒＯ２）膜、比誘電率が２５程度であるタンタル酸化物（Ｔａ２Ｏ５）膜、比誘電率が３５程度であるバリウム酸化物（ＢａＯ）膜、比誘電率が４０程度であるビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれら複数を積層した複合膜が使用可能である。
【００２１】
さらに、これらとシリコン酸化膜との複合膜でもよい。複合膜として３層以上の積層構造でもよい。ただし、膜全体としての比誘電率は５−５．５程度よりも大きい膜が望ましい。
【００２２】
また、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でもよい。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物もしくは窒化物であっても使用可能である。
【００２３】
図５に示すように、前記第２の絶縁膜２０上に制御ゲートとなる第２の導電層２２、例えば、ポリシリコンを１０−２００ｎｍの厚さに形成する。前記第２の導電層２２は不揮発性半導体記憶装置における制御電極となる。
【００２４】
前記第２の導電層２２を形成した後、５００−１２００℃の温度で、例えば、炉でのアニールにおいて１０分以上２時間以内、ランプアニールにおいて１秒−３０分以内、アニール（ポストデポジションアニール：ＰＤＡ）を窒素、Ａｒ、Ｈｅ等の不活性ガス雰囲気、水素等の還元性雰囲気、又は酸素ラジカル、酸素、オゾン、水のような酸化性雰囲気で行う。このＰＤＡにより、前記第２の絶縁膜２０の高密度化を行い、膜質を改善する。さらに、電気的な特性、例えば、リーク電流量、ヒステリシス、Ｖｆｂ（フラットバンド電圧）シフト等を改善することが可能となる。
【００２５】
また、前記したＰＤＡ工程により前記第２の絶縁膜２０と前記第２の導電層２２との界面及び前記第２の絶縁膜２０と前記２層目の導電層１９との界面で反応が起き、前記２層目の導電層１９と前記第２の導電層２２のシリコンと前記第２の絶縁膜２０に含まれる例えば、Ａｌ、Ｈｆ、Ｚｒ等のような金属イオンとの相互拡散が生じる。
【００２６】
図６に示すように、前記した相互拡散はＰＤＡ条件にもよるが、厚さ１原子層（０．１ｎｍ）−２０ｎｍに形成され、濃度勾配を有する相互拡散層２３１、即ち、シリコンと前記第２の絶縁膜２０に含まれる前記金属イオンとの混合酸化物であるシリケート層２３１が形成される。この相互拡散の結果として、前記第２の絶縁膜２０及び前記第２の導電層２２との密着性が向上し、前記第２の絶縁膜２０の成膜直後での同様のＰＤＡ条件で起きていた膜はがれを防止できる。
【００２７】
同様に、２層目の導電層１９と前記第２の絶縁膜２０との界面で反応が生じて、相互拡散層２３２が形成される。これにより、前記第２の絶縁膜２０と２層目の導電層１９との密着性が向上する。
【００２８】
即ち、例えば、前記第２の絶縁膜２０を形成した際に、前記２層目の導電層１９と前記第２の絶縁膜２０との間にシリコン酸化膜などの酸化膜が形成される場合も、金属元素とシリコン元素が拡散し、相互拡散層２３２が形成される。
【００２９】
しかる後、前記第２の導電層２２上にレジスト２４を塗布しパターニングしてレジストパターンを形成し、通常の方法により前記第１の絶縁膜１２までエッチングして図７に示すような断面構造を形成する。この断面構造は図６の紙面に垂直なＶII−ＶII断面である。ゲート構造と自己整合的に露出した基板面にｎ型不純物を導入した後、熱処理してソース・ドレイン領域２５を形成し、各メモリセルを構成する。
【００３０】
［実施例２］
次に、第２の実施例について説明する。この実施例においては、図５までは前記第１の実施例と同様であるので、同一部分には同一符号を付している。即ち、図８に示すように、前記第２の導電層２２上に絶縁膜３１を１０−５００ｎｍの厚さに形成する。
【００３１】
前記絶縁膜３１上にレジスト３２を塗布しパターニングしてレジストパターンを形成し、通常の方法により前記第１の絶縁膜１２までエッチングして図９に示すような断面構造を形成する。この断面構造は図８の紙面に垂直なＩＸ−ＩＸ断面である。
【００３２】
しかる後、５００−１２００℃の温度で、例えば、炉でのアニールにおいて３０分−２時間、ランプでのアニールにおいて１秒−３０分、アニール（ポストデポジションアニール：ＰＤＡ）をＮ２、Ａｒ、Ｈｅ等の不活性ガスを含む雰囲気、もしくは酸素ラジカル、酸素、オゾン、水のような酸化性雰囲気で行う。このＰＤＡ工程により前記第２の絶縁膜２０と前記第２の導電層２２との界面及び前記第２の絶縁膜２０と前記２層目の導電層１９との界面で反応が生じ、前記第２の導電層２２及び前記２層目の導電層１９におけるシリコンと前記第２の絶縁膜２０に含まれる、例えば、Ａｌ、Ｈｆ、Ｚｒ等のような金属イオンとの相互拡散が生じる。
【００３３】
図１０に示すように、前記した相互拡散はＰＤＡ条件にもよるが、厚さ１原子層（０．１ｎｍ）−２０ｎｍに形成され、濃度勾配を有する相互拡散層、即ち、シリコンと前記第２の絶縁膜２０に含まれる前記金属イオンとの混合酸化物であるシリケート層３３１及び３３２が形成される。次いで、ゲート構造と自己整合的に露出した基板面にｎ型不純物を導入した後、熱処理してソース・ドレイン領域２５を形成し、各メモリセルを構成する。
【００３４】
前記した相互拡散の結果として、前記第２の絶縁膜２０と前記第２の導電層２２及び前記２層目の導電層１９との密着性が向上し、前記第２の絶縁膜２０の成膜直後での同様のＰＤＡ条件で起きていた膜はがれを防止できる。即ち、例えば、前記第２の絶縁膜２０を形成した際に、前記２層目の導電層１９と前記第２の絶縁膜２０との間にシリコン酸化膜などの酸化膜が形成される場合もあるが、金属元素とシリコン元素が拡散し、相互拡散層２３２が形成される。
【００３５】
また、この実施例では、エッチング加工後にＰＤＡを行うため、エッチング時にはＰＤＡ時の膜の結晶化もしくは緻密化によって形成される粒界が形成されず、下地の２層目の導電層１９との選択比を容易に上げることが可能となり、均一なエッチング加工が可能となる。さらに、加工後のＰＤＡアニール雰囲気中に酸化剤を添加することにより、前記第２の絶縁膜２０中に酸素が供給され酸素欠陥を補償することが可能となる。
【００３６】
また、エッチング加工後にＰＤＡを行っているので、図１０に示すように、前記第１の導電層１３とその２層目の導電層１９、及び前記第２の導電層の側壁は酸化されてそれぞれの端面部分で厚く、中央部分で薄いシリコン酸化膜３４が形成されて、より信頼性の高いデバイスが得られる。
【００３７】
［実施例３］
次に、第３の実施例について説明する。この実施例においては、図３までは前記第１の実施例と同様であるので、同一部分には同一符号を付している。即ち、前記第１の導電層１３の一部となるポリシリコンの２層目の導電層１９を堆積した後、ＣＭＰ法により埋め込み絶縁膜１８をストッパにして平坦化を行う。
【００３８】
しかる後、図１１に示すように、平坦化した表面上にシリコン酸化膜よりも高誘電率を有する第２の絶縁膜４１を１−６０ｎｍの厚さに形成する。この第２の絶縁膜４１上にＳｉ層４２を０．１−３ｎｍの厚さに形成する。この際、Ｓｉ層４２の形成温度は２００−１０００℃の範囲で実施する。結晶状態はアモルファス、多結晶のどちらでもかまわない。次いで、前記Ｓｉ層４２上に、シリコン酸化膜よりも高誘電率を有する第３の絶縁膜４３を１−６０ｎｍの厚さに形成する。
【００３９】
ここで、前記第２及び第３の絶縁膜として用いる高誘電率の膜としては、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きく、特に、従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい膜が望ましい。
【００４０】
例えば、比誘電率が６程度であるストロンチウム酸化物（ＳｒＯ）膜、比誘電率が７程度であるシリコン窒化物（Ｓｉ３Ｎ４）膜、比誘電率が８程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１４程度であるスカンジウム酸化物（Ｓｃ２Ｏ３）膜もしくはガドリニウム酸化物（Ｇｄ２Ｏ３）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜もしくはサマリウム酸化物（Ｓｍ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜もしくはジルコニウム酸化物（ＺｒＯ２）膜、比誘電率が２５程度であるタンタル酸化物（Ｔａ２Ｏ５）膜、比誘電率が３５程度であるバリウム酸化物（ＢａＯ）膜、比誘電率が４０程度であるビスマス酸化物（Ｂｉ２Ｏ３）膜のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。
【００４１】
更には、これらとシリコン酸化膜との複合膜でもよい。複合膜は３層以上の積層構造でもよい。但し、膜全体としての比誘電率は５−５．５程度より大きい膜が望ましい。また、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜
でもよい。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物もしくは窒化物であっても使用可能である。また、前記第２の絶縁膜及び第３の絶縁膜として前記ＳｉＯ２よりも高誘電率な絶縁膜のいずれの組み合わせを用いることでも同様の効果を得ることができる。
【００４２】
図１２に示すように、前記第３の絶縁膜４３上に第２の導電層４４を１０−２００ｎｍの厚さに形成する。前記第２の導電層４４はＳｉを含む材料で形成する。また、前記第２の導電層４４は不揮発性半導体記憶装置における制御電極となる。
【００４３】
前記第２の導電層４４を形成した後、５００℃以上１２００℃以下の温度でアニール（ポストデポジションアニール：ＰＤＡ）を行う。このＰＤＡ工程により、前記第２の絶縁膜４１及び第３の絶縁膜４３の高密度化を行う。また、同時に前記ＰＤＡ工程で前記第２の絶縁膜４１と前記Ｓｉ層４２の界面、及び前記第３の絶縁膜４３と前記第２の導電層４４の界面での反応が起きる。
【００４４】
前記した界面での反応により前記Ｓｉ層４２及び前記第２の導電層４４から、それぞれ前記第２の絶縁膜４１中及び前記第３の絶縁膜４３中にＳｉが拡散する。また、前記第２の絶縁膜４１中に含まれる金属元素が前記Ｓｉ層４２側に拡散し、前記第３の絶縁膜４３中に含まれる金属元素が前記Ｓｉ層４２側及び前記第２の導電層４４側に拡散する。
【００４５】
図１３は後述する絶縁膜における深さ（ｎｍ）とＳｉ濃度（ｃｍ−３）との関係を示し、Ｓｉ濃度は表面及び底面で高く、膜中央部において表面濃度より低いＳｉ濃度のピークを有している。
【００４６】
Ｓｉが拡散した結果として、前記Ｓｉ層４２は消失し、前記第２の絶縁膜４１及び第３の絶縁膜４３はそれぞれＳｉを含む第２の絶縁膜４５及びＳｉを含む第３の絶縁膜４６となり、図１４に示すような構造ができる。このときの絶縁膜中のＳｉ濃度分布の一例を図１９に示す。絶縁膜中のＳｉ濃度は、消失したＳｉ層４２近傍、及び上下電極との境界部分でピークを有している。図１３に示したＳｉ濃度分布では、ピーク部分のＳｉ濃度は１０原子％程度、絶縁膜中で数原子％程度に相当する。
【００４７】
このように前記第２及び第３の絶縁膜にＳｉを含ませることでリーク電流を減少させることができた。この理由は、絶縁膜中の欠陥密度（絶縁膜ネットワーク結合が不完全な部分の密度）が低減できたためであると考えられる。
【００４８】
なお、絶縁膜中のＳｉ濃度は前記の値に限るものではない。０．１原子％以上で効果がある。Ｓｉ濃度が高すぎても前記絶縁膜ネットワーク結合が不完全になる場合があるため、望ましくは１−１０原子％である。また、この実施例においてはＰＤＡでＳｉ層が完全に消失する場合を示したが、これに限るものではない。Ｓｉ層が残存している場合でも、リーク低減効果はある。但し、Ｓｉ層が完全に消失する場合のほうがリーク低減の効果が大きい。
【００４９】
前記第２の絶縁膜４１中に含まれる金属元素が、前記２層目の導電層１９及び前記第１の導電層１３に拡散して前記第１の絶縁膜１２に到達し、デバイスの信頼性劣化を引き起こす場合がある。その場合には、図１５に示すように、前記第２の絶縁膜４１及び前記２層目の導電層１９との間、又は前記２層目の導電層１９及び前記第１の導電層１３との間、又は前記第１の導電層１３及び前記第１の絶縁膜１２との間に拡散を抑制する絶縁膜（拡散バリア膜）４７を形成することが有効となる。
【００５０】
前記拡散バリア膜としては、ＳｉＯ２よりも高誘電率なシリコン窒化膜等の絶縁膜や金属窒化膜等の絶縁膜や金属窒化物等の導電膜が望ましい。前記拡散バリア膜として適切な拡散バリア膜を形成することで本発明の有効性を実現できる。ちなみに、前記第３の絶縁膜４３中の金属元素が、前記第２の導電層４４側に拡散して問題を引き起こす場合にも、同様の拡散バリア膜を前記第３の絶縁膜４３と前記第２の導電層４４との間に形成することが有効である。
【００５１】
前記したＰＤＡ工程による高密度化の結果として、誘電率の増加及びリーク電流の低減が可能となる。また、この実施例で示したように、前記第２及び第３の絶縁膜間に前記Ｓｉ層４２を挿入することにより、これら絶縁膜中へのＳｉの拡散量を増加させることが可能となる。この実施例では、Ｓｉ層４２を１層、前記第２の絶縁膜４１と前記第３の絶縁膜４３との間に形成する例を述べたが、絶縁膜間に挿入するＳｉ層は、デバイス上許容できる範囲であれば１層以上を挿入することでも同様の効果を得ることができる。例えば、電極間絶縁膜の上下界面付近にそれぞれＳｉ層を挿入しておき、前記したＰＤＡを行うことで、電極間絶縁膜の上下界面近傍にＳｉ高濃度層を形成することができる。
【００５２】
このようなＳｉ濃度分布を形成しておけば、デバイスの書き込み動作時のリーク低減と消去動作時のリーク低減を有効に行うことができる。同時に、絶縁膜中央領域のＳｉ濃度は低いため、Ｓｉ添加による電極間絶縁膜の誘電率低下を最小限に抑えることができるので望ましい。絶縁膜中にＳｉを添加することにより膜中の欠陥を減らすことができ、リーク電流を減少させることが可能となる。また、絶縁膜中の欠陥を減少させることにより、デバイス動作時の電気的ストレスや使用環境の変化に対する耐性を向上させることが可能となり、素子の信頼性を大幅に改善することが可能となる。
【００５３】
［実施例４］
更に、第４の実施例について説明する。この実施例においては、図２までは前記第１の実施例と同様であるので、同一部分には同一符号を付している。即ち、シリコン基板１１上に、第１の絶縁膜（トンネル絶縁膜）１２及びリンドープポリシリコンからなる第１の導電層１３、即ち、浮遊ゲート電極を形成すると共に、素子分離溝１７にシリコン酸化膜等の絶縁膜１８を埋め込み平坦化する。
【００５４】
しかる後、図１６に示すように、平坦化された基板上に厚さ２０ｎｍ程度のアルミナ膜からなる電極間絶縁膜５１及びリンドープポリシリコンからなる制御ゲート電極５２を積層する。このアルミナ膜５１を形成するときに、リンドープポリシリコン膜の表面が酸化されて、厚さ２ｎｍ程度の界面酸化層５３が形成される。
【００５５】
次いで、窒素ガス等の非酸化雰囲気、１０００℃程度の温度で１分程度のアニール（ＰＤＡ）を行う。その結果、図１７に示すように、前記界面酸化層５３が消失し、アルミナ膜５１中のアルミニウム元素が前記浮遊ゲート電極１３及び前記制御ゲート電極５２に拡散して、厚さ３ｎｍ程度のアルミニウム添加のリンドープポリシリコン導電層５４及び５５が前記浮遊ゲート電極上層部と前記制御ゲート電極下部層にそれぞれ形成される。この場合にも、絶縁膜５１側にシリコンが拡散して相互拡散層であるシリケート層５６、５７がそれぞれ形成される。
【００５６】
この実施例のように、ポリシリコン層等のキャップ層付きでＰＤＡを行うことにより、ＰＤＡ雰囲気中の残留酸素の拡散による界面酸化層の膜厚増加が抑えられるばかりでなく、さらに、既存の界面酸化層が消失（又は膜厚減少）する効果があり、電極間絶縁膜の電気的容量の増加及びリーク電流の減少を実現することができる。
【００５７】
更に、前記したように、電極間絶縁膜５１と上下電極１３、５２の界面にアルミニウム添加のリンドープポリシリコン導電層５４及び５５が形成されるが、このような導電層は空乏層が形成され易くなるため、図１８のバンド図に示すように、電界が印加された場合に、電極間絶縁膜の電界が緩和される。したがって、書き込みセルの自己電界による電荷抜けの抑制、消去セルの自己電界による電荷注入の抑制、読み込み時や書き込み時のリーク低減等の効果があるため、不揮発性メモリデバイスの電荷保持特性が向上する。アルミニウム元素の添加量は、多いほうが前記電界緩和効果は顕著になる。但し、電極中のドーパント元素濃度よりも低いことが望ましい。
【００５８】
前記した実施例においては、電極間絶縁膜としてアルミナ膜を、上下電極としてリンドープポリシリコン層を用いているが、他の材料でもよい。電極間絶縁膜としては、アルミニウムを含む絶縁膜に限定されず、また、ボロン、ガリウム、インジウム等の３族元素を含む絶縁膜でもよい。上下電極としては、リンドープポリシリコン層に限らず、ｎ型半導体電極ならば何でもよい。さらに、５族元素を含む絶縁膜とｐ型半導体電極との組み合わせでもよい。
【００５９】
また、前記実施例では、厚さ３ｎｍ程度のアルミニウム添加のリンドープポリシリコン導電層を生成したが、厚さはこれに限るものではない。但し、電極間絶縁膜の電気容量よりも充分大きいほうが望ましい。そのため、ＰＤＡの温度と時間は必要最小限にするほうがよい。また、電極間絶縁膜への添加元素も拡散係数の小さいアルミニウム、ガリウム、インジウムのような重い元素が望ましい。さらに、リンドープポリシリコンからなる制御ゲート電極５２を成膜する際に、Ａｌを導入してＡｌ添加のポリシリコンからなる制御ゲート電極５２を形成してもよい。
【００６０】
なお、この実施例においても、ＰＤＡ時の電極間絶縁膜中の元素がトンネル絶縁膜まで拡散してデバイスの信頼性劣化を引き起こす場合がある。その際には、電極間絶縁膜と浮遊ゲート電極の間、又は浮遊ゲート電極の中間領域、又は浮遊ゲート電極とトンネル絶縁膜の間に拡散を抑制する絶縁膜（拡散バリア膜）を形成することが有効となる。前記拡散バリア膜としては、シリコン酸化膜よりも高誘電率なシリコン窒化膜等の絶縁膜や金属窒化物等の導電膜が望ましい。拡散バリア膜として適切な拡散バリア膜を形成することにより、トンネル絶縁膜の特性劣化を回避しながら本発明の有効性を実現できる。ちなみに、電極間絶縁膜中の元素が、制御ゲート電極側に拡散して問題を引き起こす場合にも、同様の拡散バリア膜を電極間絶縁膜と制御ゲート電極との間に形成することが有効である。
【００６１】
［実施例５］
更に、第５の実施例について説明する。この実施例においては、図３までは前記第１の実施例と同様であるので、同一部分には同一符号を付している。即ち、前記第１の導電層１３の一部となるポリシリコンの２層目の導電層１９を堆積した後、ＣＭＰ法により埋め込み絶縁膜１８をストッパにして平坦化を行う。
【００６２】
しかる後、図１９に示すように、平坦化した表面上にシリコン酸化膜よりも高誘電率を有する第２の絶縁膜であるアルミナ膜６１を１−１２０ｎｍの厚さに形成する。前記アルミナ膜６１は成膜温度６００℃以下で成膜を行い、炭素濃度を５×１０１９ｃｍ−３以上含む密度の低い膜である。６００℃以下の低温で成膜することにより、膜中に炭素を含む結合基が多く存在し、それらの結合基がＡｌソースの表面への吸着を阻害し、結果として密度の小さい絶縁膜が形成される。
【００６３】
図２０は前記アルミナ膜６１における成膜温度（℃）と炭素濃度（ｃｍ−３）との関係を示し、成膜の際に炭素を含むＡｌソースを用いて、成膜温度を６００℃以下で行うことにより、絶縁膜内の炭素濃度を上げることができ、絶縁膜６１の加工を容易にできる。
【００６４】
前記アルミナ膜６１の成膜のための原料として、トリメチルアルミニウム（ＴＭＡ）、トリエチルアルミニウム（ＴＥＡ）、Ａｌ（Ｒ）３（Ｒは炭素と水素からなる基）、Ａｌ（ＯＲ）３、ＡｌＨ３：ＮＲ、Ａｌ（Ｒ）ｘ（ＯＲ）ｙ（ＮＲ）ｚ（ｘ＋ｙ＋ｚ＝３）等の炭素を含むＡｌソースガスならばどれを用いてもよい。また、酸化剤としては、Ｏ３、Ｏ２、Ｈ２Ｏ、ＮＯ等の酸素を含むガスならばどれを用いてもよい。
【００６５】
この実施例では、特にアルミナ膜について述べたが、前記第２の絶縁膜６１として用いる高誘電率の膜としては、シリコン酸化膜（ＳｉＯ２膜）の比誘電率３．８−４よりも大きく、特に従来のＯＮＯ膜で得られていた比誘電率５−５．５程度よりも大きい膜が望ましい。例えば、比誘電率が６程度であるストロンチウム酸化物（ＳｒＯ）膜、比誘電率が７程度であるシリコン窒化物（Ｓｉ３Ｎ４）膜、比誘電率が８程度であるアルミニウム酸化物（Ａｌ２Ｏ３）膜、比誘電率が１０程度であるマグネシウム酸化物（ＭｇＯ）膜、比誘電率が１４程度であるスカンジウム酸化物（Ｓｃ２Ｏ３）膜もしくはガドリニウム酸化物（Ｇｄ２Ｏ３）膜、比誘電率が１６程度であるイットリウム酸化物（Ｙ２Ｏ３）膜もしくはサマリウム酸化物（Ｓｍ２Ｏ３）膜、比誘電率が２２程度であるハフニウム酸化物（ＨｆＯ２）膜もしくはジルコニウム酸化物（ＺｒＯ２）膜、比誘電率が２５程度であるタンタル酸化物（Ｔａ２Ｏ５）膜もしくはランタン酸化物（Ｌａ２Ｏ３）膜、比誘電率が３５程度であるバリウム酸化物（ＢａＯ）膜、比誘電率が４０程度であるビスマス酸化物（Ｂｉ２Ｏ３）膜、のいずれか１つの単層膜或いはこれらの複数を積層した複合膜が使用可能である。更には、これらとシリコン酸化膜との複合膜でもよい。複合膜は３層以上の積層構造でもよい。但し、膜全体としての比誘電率は５−５．５程度よりも大きい膜が望ましい。また、ハフニウム・アルミネート（ＨｆＡｌＯ）膜のような３元系の化合物からなる絶縁膜でもよい。即ち、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、スカンジウム（Ｓｃ）、ガドリニウム（Ｇｄ）、イットリウム（Ｙ）、サマリウム（Ｓｍ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ランタン（Ｌａ）、バリウム（Ｂａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物もしくは窒化物であっても使用可能である。また、前記第２の絶縁膜として前記のＳｉＯ２よりも高誘電率な絶縁膜のいずれの組み合わせを用いることでも同様の効果を得ることができる。
【００６６】
図２１に示すように、前記第２の絶縁膜６１上に第２の導電層６２を１０−２００ｎｍの厚さに形成する。前記第２の導電層６２はＳｉを含む材料を用いて形成する。前記第２の導電層６２は不揮発性半導体記憶装置における制御電極となる。
【００６７】
図２１のXXII-XXII断面である図２２に示すように、前記第２の導電層６２上に第３の絶縁膜６３を１０−５００ｎｍの厚さに形成する。前記第３の絶縁膜６３上にレジストを塗布しパターニングしてレジストパターン６４を形成し、通常の方法により前記第１の絶縁膜１２までエッチングする。この際、前記第２の絶縁膜６１内に炭素を含む結合基が多く存在すると、膜自体の結合が弱くなり、前記エッチングを容易に行うことができる。
【００６８】
しかる後、１００℃以上１２００℃以下の温度でアニール（ポストデポジションアニール：ＰＤＡ）を行う。このＰＤＡ工程により前記第２の絶縁膜６１の高密度化を行う。また、同時にこのＰＤＡ工程で前記第２の絶縁膜６１と前記２層目の導電層１９との界面６５及び前記第２の絶縁膜６１と前記第２の導電層６２との界面６６で反応が起きる。これら界面での反応により前記２層目の導電層１９及び前記第２の導電層６２から前記第２の絶縁膜６１中にＳｉが拡散する。結果として、低密度の前記第２の絶縁膜６１に多くのＳｉを含ませることができる。
【００６９】
この実施例によれば、成膜の際に炭素を含むＡｌソースを用いて、成膜温度を６００℃以下で行っているので、絶縁膜内の炭素濃度を上げることができ、絶縁膜６１の加工を容易にできる。Ｓｉの拡散量は絶縁膜の密度と相関があり、密度が小さい程より多くのＳｉが絶縁膜中に取り込まれる。炭素を多く含み絶縁膜の密度を下げ、ＰＤＡ工程後、絶縁膜６１中に多量のＳｉを含ませることでリーク電流を減少させることができる。
【００７０】
次に、前記した不揮発性半導体記憶装置、即ち、不揮発性メモリセルを用いたＮＡＮＤ型フラッシュメモリについて説明する。
【００７１】
図２３はＮＡＮＤ型フラッシュメモリの構成を示す平面図（ビット線は図示していない）であり、図２４はその等価回路を示す。図２５は図２３のXXV-XXV断面を示し、図２６は図２３のXXVI-XXVI断面を示す。
【００７２】
図２３及び２４に示すように、各ＮＡＮＤセルユニットは、直列接続されたメモリセルＭ１−Ｍ８と、これらメモリセルの両端部にそれぞれ配置された選択トランジスタＳ１及びＳ２とを含んでいる。
【００７３】
前記選択トランジスタＳ１及びＳ２には選択ゲート線ＳＧ１及びＳＧ２が接続されており、前記メモリセルＭ１−Ｍ８には制御ゲート線（ワード線）ＣＧ１−ＣＧ８が接続されている。また、各選択トランジスタＳ１にはビット線（ＢＬ１、ＢＬ２等）が接続されている。ここでは、メモリセルが８個の場合について示しているが、メモリセルの数は８個に限定されるものではなく、例えば、１６個でも３２個でもよい。
【００７４】
図２５及び２６に示すように、ｐ型シリコン基板１１にメモリセルＭ１−Ｍ８及び選択トランジスタＳ１及びＳ２が形成される。なお、図において前記各メモリセルＭ１−Ｍ８は前記第１の実施例と同一の構造を有しているので、同一部分には同一符号を付している。
【００７５】
即ち、各メモリセルＭ１−Ｍ８は、シリコン基板１１上に形成された第１の絶縁膜（トンネル絶縁膜）１２と、前記第１の絶縁膜１２上に設けられ、各々がポリシリコンからなる１層目の導電層１３と２層目の導電層１９とにより形成された浮遊ゲートと、前記浮遊ゲート上に形成された第１の相互拡散層２３２と、前記第１の相互拡散層２３２上に設けられ、シリコン酸化膜よりも高誘電率を有する第２の絶縁膜（電極間絶縁膜）２０と、前記第２の絶縁膜２０上に形成された第２の相互拡散層２３１と、前記第２の相互拡散層２３１上に設けられ、ポリシリコンにより形成され、第２の導電層２２からなる制御ゲートとを備えたゲート構造を有している。
【００７６】
隣接するＮＡＮＤセルユニット間は素子分離用絶縁膜１８により分離されている。前記制御ゲート２２上には、当業者に知られているように、ワード線（図示しない）が形成される。
【００７７】
また、メモリセル及び選択トランジスタ等は層間絶縁膜４１で覆われ、層間絶縁膜４１上にはビット線４２が形成される。シリコン基板１１には高濃度ソース・ドレイン領域４３及び４４が形成され、高濃度領域４４には、コンタクトプラグ４５を介して前記ビット線４２が接続されている。
【００７８】
さらに、前記した実施例において、第１の導電層が２層である例を記載したが、これに限定されるものではなく、また、不揮発性半導体記憶装置は、ＮＡＮＤ型に限定されず、ＮＯＲ型にも適用できることは当業者には明らかである。
【００７９】
次に、実施の態様を示すと、下記のようになる。                                  
（１）前記第２の絶縁膜は高誘電率絶縁膜からなる。
【００８０】
（２）前記相互拡散層は濃度勾配を有している。
【００８１】
（３）前記濃度勾配は上層の前記第２導電層のシリコンと、下層の前記第２の絶縁膜における金属成分とによる拡散により生じる。
【００８２】
（４）前記第２の絶縁膜はシリコン酸化物、シリコン窒化物、アルミニウム酸化物、ハフニウム酸化物、ジルコニウム酸化物のいずれか１つの単層膜或いは複数の積層膜からなる。
【００８３】
（５）前記アニール工程は５００−１２００℃で行われる。
【００８４】
（６）前記アニール工程により前記第２の絶縁膜と前記第２の導電層との界面に相互拡散層が形成される。
【００８５】
（７）前記アニール工程は酸化剤を含む雰囲気中で行われる。
【００８６】
（８）前記相互拡散層は前記第２の絶縁膜中に存在する金属を含むシリケート膜である。
【００８７】
（９）エッチング加工後にアニールを行うことにより、前記第１の導電層と２層目の導電層、及び前記第２の導電層の側壁は酸化されてそれぞれの端面部分で厚く、中央部分で薄いシリコン酸化膜が形成される。
【００８８】
（１０）前記第２の導電層上に絶縁膜を形成した後、エッチング加工を行い、ＰＤＡを行う。
【００８９】
（１１）ＰＤＡを行った後に、ソース・ドレイン領域を形成する。
【００９０】
（１２）ＮＡＮＤ型フラッシュメモリは、直列接続された複数のメモリセルと、前記メモリセルの両端部に各々配置された選択トランジスタとを有する複数のＮＡＮＤセルユニットを含み、
前記各メモリセルは、
半導体基板に形成された素子分離溝に埋め込まれ、複数の素子形成領域を画成する素子分離絶縁膜と、
前記各素子形成領域に第１のゲート絶縁膜を介して設けられた浮遊ゲートと、
前記浮遊ゲート上に第２のゲート絶縁膜を介して設けられた制御ゲートと、
前記第２のゲート絶縁膜と前記制御ゲートとの界面に介在する相互拡散層と、
前記半導体基板に設けられたソース・ドレイン領域とを具備する。
【００９１】
（１３）前記第２のゲート絶縁膜は高誘電率絶縁膜からなる。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図２】本発明の第１の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図３】本発明の第１の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図４】本発明の第１の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図５】本発明の第１の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す平面図である。
【図６】本発明の第１の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図７】本発明の第１の実施例による不揮発性半導体記憶装置を模式的に示す断面図である。
【図８】本発明の第２の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図９】本発明の第２の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１０】本発明の第２の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１１】本発明の第３実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１２】本発明の第３実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１３】アルミナ膜における深さ（ｎｍ）とＳｉ濃度（ｃｍ−３）との関係を示す図である。
【図１４】本発明の第３の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１５】本発明の第３の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１６】本発明の第４の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１７】本発明の第４の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図１８】本発明及び従来技術における制御ゲート電極−電極間絶縁膜−浮遊ゲート電極構造のバンド図である。
【図１９】本発明の第５の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図２０】本発明の第５の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図２１】本発明の第５の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図２２】本発明の第５の実施例による不揮発性半導体記憶装置の製造工程の一部を模式的に示す断面図である。
【図２３】ＮＡＮＤ型フラッシュメモリの構成を示す平面図である。
【図２４】ＮＡＮＤ型フラッシュメモリの等価回路を示す図である。
【図２５】図２３のXXV-XXV断面を示す図である。
【図２６】図２３のXXVI-XXVI断面を示す図である。
【符号の説明】
【００９３】
１０…不揮発性半導体記憶装置、１１…ｐ型シリコン基板、１２…第１の絶縁膜、１３…第１の導電層、１４…シリコン窒化膜、１５…シリコン酸化膜、１６…レジストマスク、１７…素子分離溝、１８…絶縁膜、１９…２層目の導電層、２０…第２の絶縁膜、２１…絶縁膜、２２…第２の導電層、２３…シリケート層、２４…レジスト、２５…ソース・ドレイン領域、３１…絶縁膜、３２…レジスト、３３１，３３２…シリケート層、３４…シリコン酸化膜、４１…第２の絶縁膜、４２…Ｓｉ層、４３…第３の絶縁膜、４４…第２の導電層、４５…Ｓｉを含む第２の絶縁膜、４６…Ｓｉを含む第３の絶縁膜、４７…拡散バリア膜、５１…電極間絶縁膜、５２…制御ゲート電極、５３…界面酸化層、５４，５５…アルミニウム添加のリンドープポリシリコン導電層、６１…第２の絶縁膜、６２…第２の導電層、６３…第３の絶縁膜
【図１】
2005311300.tif 000003
【図２】
2005311300.tif 000004
【図３】
2005311300.tif 000005
【図４】
2005311300.tif 000006
【図５】
2005311300.tif 000007
【図６】
2005311300.tif 000008
【図７】
2005311300.tif 000009
【図８】
2005311300.tif 000010
【図９】
2005311300.tif 000011
【図１０】
2005311300.tif 000012
【図１１】
2005311300.tif 000013
【図１２】
2005311300.tif 000014
【図１３】
2005311300.tif 000015
【図１４】
2005311300.tif 000016
【図１５】
2005311300.tif 000017
【図１６】
2005311300.tif 000018
【図１７】
2005311300.tif 000019
【図１８】
2005311300.tif 000020
【図１９】
2005311300.tif 000021
【図２０】
2005311300.tif 000022
【図２１】
2005311300.tif 000023
【図２２】
2005311300.tif 000024
【図２３】
2005311300.tif 000025
【図２４】
2005311300.tif 000026
【図２５】
2005311300.tif 000027
【図２６】
2005311300.tif 000028