(57)【要約】【課題】  複数の周辺回路の夫々について、初期化を図る必要があるものだけ初期化することができるマイクロコンピュータを提供する。【解決手段】  マイクロコンピュータ２１において、複数の機能ブロック２３にリセットレジスタ２５を設け、ＣＰＵ２２がリセットレジスタ２５にデータの書込みを行なうことで、各機能ブロック２３のリセットを個別に制御可能となるように構成する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、
このＣＰＵにバスを介して接続される複数の周辺回路とを備え、
前記複数の周辺回路のリセットを、前記ＣＰＵによって個別に制御可能となるように構成したことを特徴とするマイクロコンピュータ。
【請求項２】
前記ＣＰＵによってデータの書込みが行なわれることで、前記複数の周辺回路のリセット制御を個別に実行するためのリセットレジスタを設けたことを特徴とする請求項１記載のマイクロコンピュータ。
【請求項３】
前記リセットレジスタを、前記複数の周辺回路に対応して夫々設けたことを特徴とする請求項２記載のマイクロコンピュータ。
【請求項４】
前記リセットレジスタを、前記複数の周辺回路について共通化すると共に、各周辺回路のリセット制御を、当該リセットレジスタの各ビットで制御するように構成したことを特徴とする請求項２記載のマイクロコンピュータ。
【請求項５】
請求項１乃至４の何れかに記載のマイクロコンピュータを複数備え、
前記複数のマイクロコンピュータの少なくとも１つは、
内部的にリセット要因が発生した場合に、リセット信号を他のマイクロコンピュータに出力するように構成されていると共に、
外部要因に基づいてアクティブとなるリセット信号が入力される端子と、前記内部要因に基づいてアクティブとなるリセット信号を出力する端子とが、共通の入出力端子となるように構成されていることを特徴とするマイクロコンピュータシステム。
【請求項６】
複数のＩＣチップが搭載されて構成される半導体装置において、
前記複数のＩＣチップの少なくとも１つは、
内部的にリセット要因が発生した場合に、リセット信号を他のＩＣチップに出力するように構成されていると共に、
外部要因に基づいてアクティブとなるリセット信号が入力される端子と、前記内部要因に基づいてアクティブとなるリセット信号を出力する端子とが、共通の入出力端子となるように構成されていることを特徴とする半導体装置。
【請求項７】
前記ＩＣチップの１つは、ＣＰＵと、このＣＰＵによって制御されることで負荷を駆動制御するための駆動制御部とを備え、前記ＣＰＵの制御プログラムを記憶するためのマスクＲＯＭが搭載可能に構成される第１マイクロコンピュータであり、
前記ＩＣチップの他の１つは、ＣＰＵと、そのＣＰＵの制御プログラムを記憶するための書換え可能な不揮発性メモリとを備えて構成される第２マイクロコンピュータであり、
前記第１，第２マイクロコンピュータは、通信可能に構成され、
前記第１マイクロコンピュータは、製品として出荷される場合は前記マスクＲＯＭが搭載されて単体で動作するものであり、
前記第２マイクロコンピュータは、前記製品としての制御プログラムを開発する際に使用され、前記不揮発性メモリに記憶された開発段階の制御プログラムに基づいて、前記第１マイクロコンピュータと通信を行うことで前記駆動制御部を制御すると共に、内部的にリセット要因が発生した場合は、リセット信号を前記第１マイクロコンピュータ側に出力するように構成されることを特徴とする請求項６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵと複数の周辺回路とを備え構成されるマイクロコンピュータ，このマイクロコンピュータを複数備えてなるマイクロコンピュータシステム，及び複数のＩＣチップが搭載されて構成される半導体装置に関する。
【背景技術】
【０００２】
（１）マイクロコンピュータにおいては、例えば特許文献１に開示されているように、ウォッチドッグタイマがオーバーフローすることでＣＰＵをリセットする場合には、同時に、入出力端子に接続されている周辺機器についても安全な状態で停止させるようにした技術が開示されている。この技術をマイクロコンピュータ単体について適用すれば、ＣＰＵをリセットする場合には、周辺回路も同時にリセットする構成に対応する。
【０００３】
即ち、図８に示すように、共通のリセット発生回路１によってアクティブにされるリセット信号が、機能ブロック２，３に共通に与えられ、各機能ブロック２，３が備えるロジック回路４，５を同時にリセットするような構成である。しかしながら、斯様な構成では、機能ブロック２，３毎にリセットを行って状態を初期化したい場合には、対応することができない。
【０００４】
（２）また、例えば複数のマイクロコンピュータ（マイコン）間で通信を行うような構成においては、外部的な要因によってそれらを同時にリセットする場合と、何れかのマイコンの内部において、例えばウォッチドッグタイマがオーバーフローしたなどのリセット要因が発生すると、当該マイコンと共に他のマイコンもリセットすることが要求される場合がある。
【０００５】
上記のように内部的にリセットを発生するマイコンについては、外部より入力されるリセット信号と、自身が他のマイコンに対して出力するリセット信号とがある。この場合、図９に示すように、マイコン１１は、リセット入力端子１２を介してリセット信号（ロウアクティブとする）を入力し、内部リセット発生回路１３によって出力されたリセット信号とのＯＲを負論理ＯＲゲート１４でとってマイコン１１内部のロジック回路１５などに出力する。
【０００６】
内部リセット発生回路１３は、ウォッチドッグタイマ１６がオーバーフローした場合や、ＣＰＵ１７が処理状況を監視している結果、初期化が必要であると判断した場合に書込みを行うことでリセット信号をアクティブにする。また、内部リセット発生回路１３は、リセット信号を一旦アクティブにすると、内部のタイマによって所定時間が経過した時点でインアクティブに復帰させるように構成されており、リセットは自動的に解除される。そして、ＯＲゲート１４より出力されるリセット信号は、マイコン１１のリセット出力端子１８を介して他のマイコン１９に出力され、マイコン１９内部のロジック回路２０などをリセットする。
尚、（２）については、特に提示すべき先行技術文献を発見することはできなかった。
【特許文献１】特開平５−１６５６５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
（１）また、各機能ブロックが夫々独立に設定されたソフトウエアに基づいて動作するように構成し、そのソフトウエアによる処理で機能を停止させる必要が生じたと判断した場合に、機能ブロック毎に動作を停止させて初期化を図るような方式も想定される。しかし、この構成では、機能を停止させるための手順が複雑になり初期化処理に時間を要すると共に、プログラム容量がより多く必要となってしまう。加えて、ソフトウエア処理で機能を停止させた状態が、必ずしもハードウエア的なレベルでの初期化状態に一致しているとの保証はなく、確実性にかける可能性がある。
【０００８】
（２）しかしながら、図９に示す構成では、マイコン１１の端子のうち２本がリセットに割り付けられることから、チップサイズの小型化を妨げる要因となっていた。
【０００９】
本発明は上記事情に鑑みてなされたものであり、その第１の目的は、複数の周辺回路の夫々について、初期化を図る必要があるものだけ初期化することができるマイクロコンピュータ、及びそのマイクロコンピュータを複数備えてなるマイクロコンピュータシステムを提供することにある。
【００１０】
また、本発明の第２の目的は、複数のＩＣチップの何れかが内部的にリセット信号を出力するように構成される場合でも、当該ＩＣチップの外部端子数を増加させることがない半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
請求項１記載のマイクロコンピュータによれば、複数の周辺回路のリセットを、ＣＰＵによって個別に制御可能となるように構成するので、ＣＰＵは、初期化を図りたい周辺回路だけをリセットして初期化させることができる。
【００１２】
請求項２記載のマイクロコンピュータによれば、ＣＰＵがリセットレジスタにデータの書込みを行なうことで、複数の周辺回路のリセット制御を個別に実行することができる。
【００１３】
請求項３記載のマイクロコンピュータによれば、リセットレジスタを、複数の周辺回路に対応して夫々設けるので、ＣＰＵは、初期化を図りたい周辺回路に対応するリセットレジスタについてのみ書込みを行うことでリセット制御を個別に行うことができる。
【００１４】
請求項４記載のマイクロコンピュータによれば、リセットレジスタを複数の周辺回路について共通化して、各周辺回路のリセット制御を当該レジスタの各ビットで制御するので、各周辺回路を個別にリセットする構成でも、レジスタのアドレス空間を大きく占有することがなく、アドレス空間を効率的に使用することができる。
【００１５】
請求項５記載のマイクロコンピュータによれば、複数のマイクロコンピュータの少なくとも１つは、内部的にリセット要因が発生した場合に、リセット信号を他のマイクロコンピュータにも出力するように構成される。そして、外部要因に基づいてアクティブとなるリセット信号が入力される端子と、内部要因に基づいてアクティブとなるリセット信号を出力する端子とが、共通の入出力端子となるように構成される。従って、マイクロコンピュータのリセット端子を、入力用と出力用とで夫々設ける必要がなく、チップサイズを小型化することができる。
【００１６】
請求項６記載の半導体装置によれば、複数のＩＣチップの少なくとも１つは、内部的にリセット要因が発生した場合に、リセット信号を他のＩＣチップに出力するように構成される。そして、外部要因に基づいてアクティブとなるリセット信号が入力される端子と、前記内部要因に基づいてアクティブとなるリセット信号を出力する端子とが、共通の入出力端子となるように構成される。従って、ＩＣチップのリセット端子を、入力用と出力用とで夫々設ける必要がなく、チップサイズを小型化することができる。
【００１７】
請求項７記載の半導体装置は、以下のような事情を前提としている。即ち、例えば微細化が困難な工程でデバッグに使用されるフラッシュＲＯＭなどの不揮発性メモリを形成しようとすると、チップサイズが大きくなり過ぎる場合があり、ワンチップで構成することが困難となる。
そこで、製品用のマスクＲＯＭが搭載される第１マイクロコンピュータとデバッグ用の不揮発性メモリが搭載される第２マイクロコンピュータとをマルチチップ構成で配置して、デバッグ時には、第２マイクロコンピュータを動作させて、第１マイコン側と通信を行うことで第１マイコン側に設けられている駆動制御部を制御する。そして、デバッグが完了して制御プログラムがフィックスした場合には、その制御プログラムをマスクＲＯＭに書き込んで第１マイコンに搭載し、製品としては第１マイコンだけが単体で動作するようなシステム構成が考案されている。
【００１８】
上記の構成を前提とすると、デバッグ時において第２マイクロコンピュータの内部でリセット要因が発生した場合には、両者の制御状態を整合させるため、第１マイクロコンピュータ側で動作させている構成についても同時にリセットして初期化を図る必要がある。従って、斯様な構成本発明の半導体装置を適用すれば、第２マイコン側の外部端子数が増加することを抑止できる。
【発明を実施するための最良の形態】
【００１９】
（第１実施例）
以下、本発明の第１実施例について図１及び図２を参照して説明する。図１は、マイクロコンピュータ２１の構成を示すものである。マイコン２１は、ＣＰＵ２２を中心として、アドレス及びデータバスを介して接続される複数の機能ブロック２３（１〜Ｎ）を周辺回路として備えるものである。
【００２０】
複数の機能ブロック２３（１〜Ｎ）は、夫々ロジック回路２４（１〜Ｎ）と、そのロジック回路２４（１〜Ｎ）を個別にリセットするためのブロックリセット信号を出力するリセットレジスタ２５（１〜Ｎ）を備えている。また、各ロジック回路２４（１〜Ｎ）には、リセット発生回路２６がリセット要因を検出した場合（例えば、電源電圧の低下など）に出力するチップリセット信号が共通に与えられており、ＯＲゲート２７（１〜Ｎ）を介してブロックリセット信号との論理和信号が出力される。
【００２１】
図２は、リセットレジスタ２５の構成を示すものである。リセットレジスタ２５は、アドレスバスに接続されるアドレスデコーダ２８とフリップフロップ２９とで構成されている。フリップフロップ２９のデータ入力端子には、データバスの１ビット線とフリップフロップ２９の出力とがマルチプレクサにより選択されて与えられている。マルチプレクサの制御入力端子は、アドレスデコーダ２８のデコード信号とＣＰＵ２２によって出力されるライト信号（書き込み制御信号）とがＡＮＤゲート３０を介して与えられている。
【００２２】
そして、ＣＰＵ２２が、各機能ブロック２３毎に異なるリセットレジスタ２５のアドレスにデータ「１」，「０」を書き込むことで、フリップフロップ２９には、その書込みデータ「１」，「０」がセットされる。尚、アドレスデコーダ２８のデコード信号は、フリップフロップ２９に対するデータセットを確実に行えるように出力タイミングが調整されている。例えば、リセット信号がハイアクティブの場合、データ「１」でリセット、データ「０」でリセット解除となる。
【００２３】
以上のように構成された本実施例によれば、マイコン２１において、複数の機能ブロック２３にリセットレジスタ２５を設け、ＣＰＵ２２がリセットレジスタ２５にデータの書込みを行なうことで、各機能ブロック２３のリセットを個別に制御可能となるように構成したので、ＣＰＵ２２は、初期化を図りたい機能ブロック２３だけをリセットして初期化させることができる。
【００２４】
（第２実施例）
図３及び図４は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、第１実施例において各機能ブロック２３（１〜Ｎ）毎に配置されていたリセットレジスタ２５（１〜Ｎ）を、１つにまとめて構成したものである。
【００２５】
即ち、図３に示すように、各機能ブロック３１（１〜Ｎ）にはリセットレジスタ２５（１〜Ｎ）が設けられておらず、機能ブロック３１の外部に共通のリセットレジスタ３２が配置されている。そして、各ロジック回路２４（１〜Ｎ）のリセット制御は、リセットレジスタ３２の各データビット（０〜Ｎ−１）によって制御される。尚、ＣＰＵ２２については図示を省略している。
【００２６】
図４は、リセットレジスタ３２の具体的な構成を示すものである。リセットレジスタ３２は、Ｎ個の機能ブロック３１に対応するＮ個のフリップフロップ３３（１〜Ｎ）と、１つのアドレスデコーダ３５とで構成されている。フリップフロップ３３（１〜Ｎ）のデータ入力端子には、対応するマルチプレクサの出力端子が接続されている。マルチプレクサのデータ入力端子の一方には各フリップフロップの出力が接続され、データ入力端子の他方には、データバスの各ビット線Ｄ０〜ＤN-1が夫々接続され、制御入力端子にはアドレスデコーダ３５のデコード信号とＣＰＵ２２によって出力されるライト信号とがＡＮＤゲート３４を介して共通に接続されている。そして、各フリップフロップ３３（１〜Ｎ）の出力端子より、ブロックリセット信号ＢＲ１〜ＢＲＮが夫々出力される。以上がマイクロコンピュータ３６を構成している。
【００２７】
以上のように構成された第２実施例によれば、ＣＰＵ２２は、１つのリセットレジスタ３２に割り付けられたアドレスにＮビットのデータを書き込むだけで、Ｎ個の機能ブロック３１（１〜Ｎ）のリセット制御を一括して個別に行うことが可能となる。即ち、第１実施例の構成では、各リセットレジスタ２５（１〜Ｎ）毎にアドレスデコーダ２８が必要になり、レジスタアドレスもＮ個割り付ける必要がありことから、ハードウエア資源及びアドレス空間を効率的に使用することができないという問題がある。これに対して、第２実施例の構成によれば、その問題を解決することが可能となる。
【００２８】
また、第２実施例の構成において、各フリップフロップ３３（１〜Ｎ）の出力端子レベルを、Ｎビットの読み出し用レジスタを介してデータバスに接続すれば、ＣＰＵ２２は、そのレジスタのデータ値を読み出すことでＮ個の機能ブロック３１（１〜Ｎ）のリセット制御状態を一括して把握することもできる。
【００２９】
（第３実施例）
図５は本発明の第３実施例であり、第２実施例と異なる部分についてのみ説明する。第３実施例では、第２実施例におけるリセットレジスタ３２と同様の構成を、リセット制御レジスタ３７として使用する。そして、リセットレジスタ３８が別途設けられているが、このリセットレジスタ３８は、第１実施例のリセットレジスタ２５と同様の構成であり、ＣＰＵ２２が、データ「１」，「０」を書き込むことで共通の単一リセット信号を発生させるものである。
【００３０】
Ｎ個の機能ブロック３１（１〜Ｎ）の個別リセット制御は、ＣＰＵ２２がリセット制御レジスタ３７の各ビットに「１」，「０」を書き込むことで行う。そして、リセットレジスタ３８によって出力されるリセット信号と、リセット制御レジスタ３７の各ビットの制御データとは、ＡＮＤゲート３９（１〜Ｎ）を介してＯＲゲート２７（１〜Ｎ）に出力されるようになっている。以上がマイクロコンピュータ４０を構成している。
【００３１】
以上のように構成した第３実施例による場合も、第１，第２実施例と同様に、Ｎ個の機能ブロック３１（１〜Ｎ）の個別リセット制御を行うことができる。
【００３２】
（第４実施例）
図６及び図７は本発明の第４実施例を示すものであり、図９と同一の構成部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第４実施例のマイコン４１は、リセット入力端子１２に代わるリセット入出力端子４２に接続されているリセット信号線に抵抗素子４３が挿入されている。そして、図９に示す構成よりＯＲゲート１４を削除し、内部リセット発生回路１３の出力端子には、ＮチャネルＭＯＳＦＥＴ４４のゲートが接続されている。ＭＯＳＦＥＴ４４のドレインはリセット入出力端子４２に接続されており、ソースはグランドに接続されている。そして、マイコン４１には、リセット出力端子１８がなく、マイコン１９のリセット入力端子１９Ｒは、マイコン４１のリセット入出力端子４２に接続されている。以上が、マイコンシステム（半導体装置）４５を構成している。
【００３３】
即ち、図６の構成においては、外部リセット信号がアクティブになると、図９と同様に、マイコン４１とマイコン１９とは共にリセットされる。また、マイコン４１の内部リセット発生回路１３によってリセット信号がアクティブにされると、ＭＯＳＦＥＴ４４がオンすることでリセット信号線はロウレベルにドライブされる。そして、マイコン４１のロジック回路１５がリセットされると共に、リセット入出力端子４２を介してマイコン１９もリセットされる。
従って、マイコン４１の内部リセット発生回路１３によってリセット信号をアクティブにする場合であっても、従来構成のように、マイコン４１の内部より他のマイコン１９にリセット信号を出力するための端子１８が不要となる。
【００３４】
ここで、図７は、図６に示す構成をより具体的な構成に適用した場合を示すものであり、例えば車両においてパワーウインドウの駆動用モータや、カーエアコンのブロワモータなどを駆動制御するためのマイクロコンピュータユニット（半導体装置，マイクロコンピュータシステム）５１の構成である。マイコンユニット５１は、製品としての量産用マイコンチップ（第１マイクロコンピュータ，ＩＣチップ）５２Ｐと、開発時に使用するための開発用マイコンチップ（第２マイクロコンピュータ，ＩＣチップ）５２Ｄとで構成されている。
【００３５】
マイコンチップ５２Ｐは、ＣＰＵ５３，ＲＡＭ５４，周辺機能部（周辺回路）５５，リセット回路５６や、ＪＴＡＧインターフェイス（Ｉ／Ｆ）５７及びＴＡＰコントローラ５８などを備えている。ＴＡＰコントローラ５８の入力側には、マルチプレクサ５９が配置されており、ＣＰＵ５３は、ＪＴＡＧインターフェイス５７及びＴＡＰコントローラ５８を介してモータ制御部（駆動制御部）６０及び周辺機能部（周辺回路）６１を制御する。また、マイコンチップ５２Ｐには、製品として出荷される場合は制御プログラムが記憶されたマスクＲＯＭ６２（破線で示す）が搭載されるようになっている。
【００３６】
尚、周辺機能部５５は、応答性が比較的高い周辺回路群をまとめて示すものであり、例えば、割込み処理回路、クロック監視回路、ウォッチドッグタイマなどである。また、周辺機能部６１は、応答性が比較的低い周辺回路群をまとめて示すものであり、例えば、ＰＷＭ回路、Ａ／Ｄ変換器などである。
【００３７】
一方、マイコンチップ５２Ｄは、マイコンチップ５２Ｐよりモータ制御部６０及び周辺機能部６１を削除し、マスクＲＯＭ６２に代えてフラッシュＲＯＭ（不揮発性メモリ）６３を搭載している。また、ＴＡＰコントローラ５８の入力側におけるマルチプレクサ５９は削除され、リセット回路５６に代わるリセット回路６４が搭載されている。このリセット回路６４は、図６に示す内部リセット発生回路１３とＭＯＳＦＥＴ４４とを用いて構成され、リセット信号の入出力を共通の端子で可能としたものである。
【００３８】
そして、マイコンユニット５１の外部リセット信号入力端子６５には、外部リセット信号線６６が抵抗素子６７を介して接続されており、外部リセット信号は、マイコンチップ５２Ｐ，５２Ｄに共通に与えられている。また、マイコンチップ５２ＤのＪＴＡＧインターフェイス５７は、マイコンチップ５２Ｐのマルチプレクサ５９の入力側に接続されており、制御プログラムの開発時において両者は通信を行うようになっている。
【００３９】
即ち、マイコンチップ５２Ｐは、開発時にはマルチプレクサ５９によりマイコンチップ５２ＤのＪＴＡＧインターフェイス５７を選択させ、製品として動作する場合は、自身のＪＴＡＧインターフェイス５７を選択させるように外部端子の設定により切換えを行うように構成されている。
また、マイコンユニット５１の外部には、開発時に使用されるＬＳＩテスタ（又はＩＣＥ：In Circuit Emulator）６８が接続されており、ＬＳＩテスタ６８は、マイコンチップ５２ＤのＴＡＰコントローラ５８を介してマイコンチップ５２Ｄと通信を行うようになっている。
【００４０】
ここで、マイコンユニット５１が上記のように構成される理由について説明する。一般に、マイコンの制御プログラムを開発する場合には、開発中の制御プログラムをフラッシュＲＯＭのように書換え可能なメモリに記憶させ、そのプログラムをＣＰＵに実行させてデバッグを行う。従って、その開発時のデバッグ作業も考慮すれば、マイコンチップ５２ＰにフラッシュＲＯＭ６２も搭載することが好ましい。
しかしながら、マイコンチップ５２Ｐには、モータ制御部６０を搭載している。モータ制御部６０は、例えばパワーＭＯＳＦＥＴなどを備えており、微細化の遅れたトレンチ絶縁分離技術を用いて形成する。加えて、フラッシュＲＯＭ６３については特にサイズが大きいため、搭載しようとすると、製造が困難なチップサイズとなる。
【００４１】
そこで、マイコンユニット５１は、フラッシュＲＯＭ６３をマイコンチップ５２Ｐには搭載せずに、微細化技術を用いて形成するマイコンチップ５２Ｄ側に搭載し、開発時にはＬＳＩテスタ６８を用いることで、マイコンチップ５２Ｄ側のＣＰＵ５３にフラッシュＲＯＭ６２に対するデータの書込み及び読み出しを実行させる。また、ＬＳＩテスタ６８は、必要に応じてマイコンチップ５２Ｄ側のＣＰＵ５３が制御プログラムを実行している途中にブレイクポイントを設定したり、内部のレジスタデータを読み出したりすることも可能である。
【００４２】
そして、マイコンチップ５２Ｄ側のＣＰＵ５３は、開発中の制御プログラムに従って制御処理を実行し、マイコンチップ５２Ｐ側とはＪＴＡＧインターフェイス５７を介して通信を行うことで、マイコンチップ５２Ｐ側のモータ制御部６０及び周辺機能部６１を制御する。
【００４３】
また、開発時においても、マイコンチップ５２Ｐ側の周辺機能部６１を使用するため、マイコンチップ５２Ｄ側において内部的なリセット要因が発生した場合には、マイコンチップ５２Ｐ側の周辺機能部６１もリセットする必要がある。そのため、マイコンチップ５２Ｄ側のリセット端子を入出力共通に構成し、リセット回路６４がリセット信号をアクティブにした場合には、マイコンチップ５２Ｐ側のリセット信号入力端子もドライブすることで周辺機能部６１もリセットするようにしたのである。
【００４４】
即ち、上述したように、周辺機能部５５は、応答性が比較的高く、サイクル遅延が生じると動作効率に影響が出てくるため、マイコンチップ５２Ｄ側にも搭載している。そして、周辺機能部６１は、応答性が比較的低いため、サイクル遅延が生じても動作効率には殆ど影響しない。従って、周辺機能部６１はマイコンチップ５２Ｐ側のみに搭載して、開発時には、マイコンチップ５２Ｄが通信を介して周辺機能部６１を制御するように構成し、マイコンチップ５２Ｄのチップサイズが極力小さくなるようにしている。
【００４５】
そして、デバッグが完了して制御プログラムがフィックスすると、その制御プログラムはマスクＲＯＭ６２に書き込まれてマイコンチップ５２Ｐ側に搭載され、製品としては、マイコンチップ５２Ｐが単体で動作する。
尚、マイコンチップ５２Ｐ側において、モータ制御部６０及び周辺機能部６１を制御するのにＪＴＡＧインターフェイス５７及びＴＡＰコントローラ５８を介して行うように構成しているのは、開発時にマイコンチップ５２Ｄ側のＣＰＵ５３が周辺機能部６１を制御するタイミングと、製品としてマイコンチップ５２Ｐ側のＣＰＵ５３が周辺機能部６１を制御するタイミングとを同一にするためである。
【００４６】
また、開発時の構成において、マイコンチップ５２Ｄ側のＣＰＵ５３がリセット回路６４に書込みを行って周辺機能部６１をリセットするタイミングと、製品としてマイコンチップ５２Ｐが動作する場合に、ＣＰＵ５３がリセット回路５６に書込みを行って周辺機能部６１をリセットするタイミングも、同一となるように調整されている。
【００４７】
以上のように第４実施例によれば、製品用のマスクＲＯＭ６２が搭載されるマイコンチップ５２Ｐとデバッグ用のフラッシュＲＯＭ６３が搭載されるマイコンチップ５２Ｄとをマルチチップで配置してマイコンユニット５１を構成し、デバッグ時には、マイコンチップ５２Ｄを動作させて、マイコンチップ５２Ｐ側と通信を行うことでマイコンチップ５２Ｐ側に設けられているモータ制御部６０及び周辺機能部６１を制御するようにした。
【００４８】
そして、マイコンチップ５２Ｄを、内部的にリセット要因が発生した場合は、リセット信号を他のマイコンチップ５２Ｐに出力するように構成すると共に、外部要因に基づいてアクティブとなるリセット信号が入力される端子と、内部要因に基づいてアクティブとなるリセット信号を出力する端子とが、共通の入出力端子となるように構成した。従って、マイコンチップ５２Ｄリセット端子を、入力用と出力用とで夫々設ける必要がなく、チップサイズを小型化することができる。
【００４９】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第４実施例の構成において、２つのマイコンチップ間におけるものに限らず、３つ以上のマイコンチップで構成されるシステムに適用しても良い。その場合、マイコンチップ５２Ｐのように、内部的にリセット信号をドライブし、リセット信号入出力端子を介して他のマイコンチップもリセットするように構成されるものが２つ以上存在しても良い。
【００５０】
また、ＩＣチップはマイコンチップに限ることなく、ハードウエアロジック回路のみで構成されるものであっても良い。
また、第４実施例の構成において、１つのマイクコンピュータの内部について、第１乃至第３実施例の構成を組み合わせて実施しても良い。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１実施例であり、マイクロコンピュータの構成を示す図
【図２】リセットレジスタの構成を示す図
【図３】本発明の第２実施例を示す図１相当図
【図４】図２相当図
【図５】本発明の第３実施例を示す図３相当図
【図６】本発明の第４実施例を示すもので、マイコンシステムの構成を示す図
【図７】図６に示す構成を、マイクロコンピュータユニットに適用した場合を示す図
【図８】従来技術（その１）を示す図１相当図
【図９】従来技術（その２）を示す図６相当図
【符号の説明】
【００５２】
図面中、２１はマイクロコンピュータ、２２はＣＰＵ、２３は機能ブロック（周辺回路）、２５はリセットレジスタ、３１は機能ブロック（周辺回路）、３２はリセットレジスタ、３６はマイクロコンピュータ、３７はリセット制御レジスタ、４０はマイクロコンピュータ、４５はマイコンシステム（半導体装置）、５１はマイクロコンピュータユニット（半導体装置，マイクロコンピュータシステム）、５２Ｐは量産用マイコンチップ（第１マイクロコンピュータ，ＩＣチップ）、５２Ｄは開発用マイコンチップ（第２マイクロコンピュータ，ＩＣチップ）、５５は周辺機能部（周辺回路）、６０はモータ制御部（駆動制御部）、６１は周辺機能部（周辺回路）、６２はマスクＲＯＭ、６３はフラッシュＲＯＭ（不揮発性メモリ）、６４はリセット回路を示す。
【図１】
2005316594.tif 000003
【図２】
2005316594.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005316594.tif 000009
【図８】
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【図９】
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