(57)【要約】  【課題】  半導体記憶装置の不良解析時間を短縮させる半導体記憶装置を提供する。  【解決手段】  複数のワード線および複数のビット線対、ワード線とビット線との交点に配置されたメモリセルアレイと、前記メモリセルアレイのうち、特定のメモリセルを擬似的もしくは実際に故障させる手段と、を有し、特定のメモリセルに繋がるビット線のどちらかをＬｏｗ、もう片方をＨｉｇｈに固定することにより、メモリセルの状態を予めＨｉｇｈまたはＬｏｗの故障状態に固定させることのできるようなマスクを用意することを特徴とする。または、特定のメモリセルに繋がる２本のビット線に対して論理ゲートを含むヒューズ回路を備え、ヒューズを切断することによりビット線の制御を行い、前記メモリセルに繋がるワード線をアサートするとメモリセルをＨｉｇｈまたはＬｏｗの故障状態に固定することを特徴とする。  【選択図】  図２
2005063529.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線、及び複数のビット線対と、
前記ワード線と前記ビット線との交差点に配置されたメモリセルアレイと、
前記メモリセルアレイのうち、特定のメモリセルの記憶状態を擬似的もしくは実際に故障状態に固定させる固定手段と、を備えた、
ことを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
前記固定手段は、
前記特定のメモリセルの故障状態を予めマスクにより作製する、
ことを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
前記固定手段は、
前記特定のメモリセルと接続されているワード線方向について、該特定のメモリセルの記憶状態を制御しているビット線対にそれぞれのヒューズ回路を備え、
前記ワード線方向に配置されているヒューズ回路を切断することにより、前記特定のメモリセルの記憶状態をＨｉｇｈまたはＬｏｗの故障状態に固定する、
ことを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
前記固定手段は、
前記特定のメモリセルと接続されているワード線方向について、該メモリセルの記憶状態を制御しているビット線対にそれぞれの論理ゲートを備え、
特定の検査状態に設定するときには、前記半導体記憶装置の外部から入力されてくる制御信号により、前記ビット線対をＨｉｇｈまたはＬｏｗに制御して、前記特定のメモリセルの記憶状態を、ＨｉｇｈまたはＬｏｗの故障状態に固定する、
ことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特にその検査技術に関するものである。
【背景技術】
【０００２】
半導体集積装置の高集積化、微細化が進むことにより、単機能な大規模集積回路(ＬＳＩ)を複合化した多機能な１チップシステムＬＳＩ開発が活発化している。それにともない、ＬＳＩ検査とその検査による不良判定品の解析は複雑化、高工数化してきており、高効率化が望まれている。
【０００３】
ＬＳＩ検査項目の中で不良率の高い検査項目の１つとして、半導体記憶装置（ＳＲＡＭ）の検査が挙げられる。ＬＳＩ検査の歩留まり向上のため、通常、次に述べるプロセスをとる。検査不良ＬＳＩに対して不良箇所を特定し、不良原因を究明し、その結果を製造プロセス、回路設計にフィードバックを行っている。
【０００４】
半導体記憶装置に対する不良箇所の特定方法としてしばしば用いられる手法に、ＦＢＭ（フェイルビットマップ）手法がある。ＦＢＭには、半導体記憶装置の不良箇所が半導体記憶装置上のどこのカラム、どこのロウに存在しているのかが物理配置として表現されており、通常、半導体記憶装置の検査の結果と、半導体記憶装置のアドレスと、その物理配置との対応表によって作成される。この作成されたＦＢＭから不良箇所が特定され、不良原因の究明、その結果のフィードバックが実施される。
【特許文献１】特開平７−１２９００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記ＦＢＭ手法により不良箇所が特定される訳であるが、作成されたＦＢＭ自体が誤っていることがあり、誤っている場合には膨大な工数を必要とするのが課題であった。誤ったＦＭＢが作成されてしまうのは、次に述べる原因による。一つは、半導体記憶装置の検査結果に問題がある場合である。これは、誤った検査パターン、誤った検査仕様、検査装置の不具合などに起因する。もう一つは半導体記憶装置のアドレスと、その物理配置との対応表の間違いである。これは、半導体記憶装置の仕様書の不備などに起因する。以上のように、作成されたＦＢＭ自体に誤りが混入する可能性は高い。にもかかわらず、従来の半導体記憶装置には、アドレスと、その物理配置とを明確に関連付けるしくみがなかったため、ＦＢＭの正誤の判断は、ＦＢＭが指し示している箇所を物理解析し、実際にＬＳＩを開封して観察して見なければできないのが現状である。ＦＢＭが誤っていると判明した際には、検査パターン、半導体記憶装置のアドレスと、その物理配置との対応表などの再確認を行って不具合を取り除き、ＦＢＭを再作成し、そしてまた物理解析する、というプロセスをとる。それでもまだＦＢＭが誤っている場合には、上記のプロセスが延々繰り返され、膨大な工数が必要となる。
【０００６】
本発明は、上記のような課題を鑑みてなされたもので、アドレスと特定の故障箇所の物理配置とを関連付けることにより、ＦＢＭの確認を効果的に行い、検査工数を削減することのできる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の請求項１に記載の半導体記憶装置は、複数のワード線、及び複数のビット線対と、前記ワード線と前記ビット線との交差点に配置されたメモリセルアレイと、前記メモリセルアレイのうち、特定のメモリセルの記憶状態を擬似的もしくは実際に故障状態に固定させる固定手段とを備えたことを特徴とするものである。
【０００８】
また、本発明の請求項２に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記固定手段は、前記特定のメモリセルの故障状態にを予めマスクにより作製することを特徴とするものである。
【０００９】
本発明の請求項３に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記固定手段は、前記特定のメモリセルと接続されているワード線方向について、該特定のメモリセルの記憶状態を制御しているビット線対にそれぞれのヒューズ回路を備え、前記ワード線方向に配置されているヒューズ回路を切断することにより、前記特定のメモリセルの記憶状態をＨｉｇｈまたはＬｏｗの故障状態に固定することを特徴とするものである。
【００１０】
本発明の請求項４に記載の半導体記憶装置は、請求項１に記載の半導体記憶装置において、前記固定手段は、前記特定のメモリセルと接続されているワード線方向について、該メモリセルの記憶状態を制御しているビット線対にそれぞれの論理ゲートを備え、特定の検査状態に設定するときには、前記半導体記憶装置の外部から入力されてくる制御信号により、前記ビット線対をＨｉｇｈまたはＬｏｗに制御して、前記特定のメモリセルの記憶状態を、ＨｉｇｈまたはＬｏｗの故障状態に固定することを特徴とするものである。
【発明の効果】
【００１１】
本発明の請求項１にかかる半導体記憶装置によれば、複数のワード線、及び複数のビット線対と、前記ワード線と前記ビット線との交差点に配置されたメモリセルアレイと、前記メモリセルアレイのうち、特定のメモリセルの記憶状態を擬似的もしくは実際に故障状態に固定させる固定手段とを備えるようにしたので、前記半導体記憶装置の不良箇所特定の際、アドレスと、固定手段により故障状態に設定された特定のメモリセルの物理配置とを関連付けることが可能となり、ＦＢＭの確認を効果的に行うことができ、従来手法と比較して検査工数の短縮に貢献することができる。
【００１２】
本発明の請求項２にかかる半導体記憶装置によれば、請求項１に記載の半導体記憶装置において、前記固定手段は、前記特定のメモリセルの故障状態を予めマスクにより作製するようにしたので、半導体記憶素子内の任意の特定されたメモリセルの状態をＬｏｗまたはＨｉｇｈの故障状態に固定することができ、作成されたＦＢＭの確認に有効であり、従来手法と比較して工数の短縮に貢献することができる。
【００１３】
本発明の請求項３にかかる半導体記憶装置によれば、請求項１に記載の半導体記憶装置において、前記固定手段は、前記特定のメモリセルと接続されているワード線方向について、該特定のメモリセルの記憶状態を制御しているビット線対にそれぞれのヒューズ回路を備え、前記ワード線方向に配置されているヒューズ回路を切断することにより、前記特定のメモリセルの記憶状態をＨｉｇｈまたはＬｏｗの故障状態に固定するようにしたので、マスクを別途設けなくとも、ヒューズの切断により、特定メモリセルをＬｏｗまたはＨｉｇｈの故障状態に固定することができ、作成されたＦＢＭの確認に有効であり、経費削減に貢献できる。
【００１４】
更に、本発明の請求項４にかかる半導体記憶装置によれば、請求項１に記載の半導体記憶装置において、前記固定手段は、前記特定のメモリセルと接続されているワード線方向について、該メモリセルの記憶状態を制御しているビット線対にそれぞれの論理ゲートを備え、特定の検査状態に設定するときには、前記半導体記憶装置の外部から入力されてくる制御信号により、前記ビット線対をＨｉｇｈまたはＬｏｗに制御して、前記特定のメモリセルの記憶状態を、ＨｉｇｈまたはＬｏｗの故障状態に固定するようにしたので、半導体記憶装置外部からの信号制御により、半導体記憶装置を破壊することなく特定のメモリセルをＨｉｇｈまたはＬｏｗの故障状態に固定することができ、半導体記憶装置は検査のためのみならず、通常の装置としての使用にも耐えうるため、経費削減に貢献することができる。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
本発明の実施の形態１による半導体記憶装置は、特定のメモリセル故障を予めマスクにより作製するものに関する。
【００１６】
まず、図４に、従来の半導体記憶装置の基本構成例を示す。図４において、ロウ方向のワード線１００、１０１を選択するロウ・デコーダ１０２と、ビット線１０９〜１１２と、メモリセル部１０３〜１０６、半導体記憶装置への書き込みデータ入力ポートの一部である１０７、１０８とを示している。メモリセル部は、２つのインバータを直列に繋げたラッチ回路を有しており、左右一対の２本ビット線の制御により、２つの安定状態を確保することができ、これによりＨｉｇｈまたはＬｏｗを判別している。また、特定メモリセルの選択は、ロウ・デコーダにより、特定のビット線およびワード線が選択されることにより行われる。
【００１７】
図１は、本発明の実施の形態１による半導体記憶装置の構成を示す回路図である。
図１において、特定のメモリセルであるメモリセル部１０３は、独自の２本のビット線を有しており、トランジスタＡに繋がるビット線を定電圧に、トランジスタＢに繋がるビット線をグランドに接続することで、トランジスタＡの一端、及びトランジスタＢの一端をそれぞれＨｉｇｈまたはＬｏｗに固定することができる。ローデコーダ１０２の選択によりメモリセル部１０３につながるワード線がアサートされるときは、ラッチ回路がビット線からデータをラッチする。
【００１８】
このように、本発明の実施の形態１による半導体記憶装置では、半導体記憶装置に通常動作をさせるためのマスクとは別に、特定のメモリセルに繋がるビット線のどちらかをＬｏｗに、もう片方をＨｉｇｈに固定することにより、該特定のメモリセルの状態を予めＨｉｇｈまたはＬｏｗに固定させるためのマスクを用意して作製するようにしたので、半導体記憶素子内の任意の特定されたメモリセルの状態をＬｏｗまたはＨｉｇｈの故障状態に固定できるため、アドレスと、特定の故障状態のメモリセルの物理配置を容易に関連付けることにより、作成されたＦＢＭの確認を効果的に行うことが可能となり、従来手法と比較して検査工数の短縮に貢献することができる。
【００１９】
（実施の形態２）
図２は、本実施の形態２による半導体記憶装置の構成を示す回路図である。
図２において、メモリセル１０３の記憶状態を制御している一対のビット線１０９、１１０に対して、論理ゲート２０１、２１１、セレクタＳ１〜Ｓ４、及びヒューズを含むヒューズ回路１１３、１１４を備えている。また、半導体記憶装置のその他の構成は、前述実施の形態１と同様であるため、その説明を省略する。
【００２０】
２つのヒューズを接続しているときは、セレクタＳ１〜Ｓ４は、Ｈｉｇｈの制御信号により、常に入力１０７を選択するため、メモリセル１０３の動作は、ヒューズ回路が備えられていないときと同様に、動作する。即ち、ヒューズを接続しているときは、図２の回路は、図４の回路と等価になる。
【００２１】
次に、本実施の形態２による半導体記憶装置の、ヒューズの切断による故障状態の設定について、説明する。
【００２２】
特定の検査状態では、１１３または１１４に接続されているヒューズを切断すれば、メモリセルをＨｉｇｈまたはＬｏｗに固定することができる。
【００２３】
例えば、１１３に接続されているヒューズのみを切断すると、セレクタＳ１〜Ｓ４への制御信号が接地されるため、Ｌｏｗとなる。ビット線１０９側では、セレクタＳ１は、Ｌｏｗの制御信号により、ＯＲ論理ゲート２０１の出力を選択してトランジスタＡに接続されているビット線１０９に出力する。また、１１４に接続されているヒューズを切断していないため、ＯＲ論理ゲート２０１の出力はＨｉｇｈを保ち、よって、トランジスタＡの一端は、入力１０７の状態変化に関わらず、常にＨｉｇｈに固定される。
【００２４】
また、ビット線１１０側では、セレクタＳ３は、Ｌｏｗの制御信号により、ＮＯＲ論理ゲート２１１の出力を選択してトランジスタＢに接続されているビット線１１０に出力する。また、１１４に接続されているヒューズを切断していないため、ＮＯＲ論理ゲート２１１の出力はＬｏｗを保ち、よって、トランジスタＢの一端は、入力１０７の状態変化に関わらずに、常にＬｏｗに固定される。
【００２５】
従って、メモリセル１０３に繋がるワード線をアサートすると、メモリセルの記憶状態をＨｉｇｈまたはＬｏｗに固定することができる。
【００２６】
なお、セレクタＳ２、Ｓ４は、Ｌｏｗの制御信号により、再度入力１０７を選択してそれぞれビット線１０９、１１０に出力する。従って、トランジスタＡ、Ｂの一端はそれぞれＨｉｇｈ、Ｌｏｗに固定されながら、他のメモリセルに影響を及ぼすことはない。
【００２７】
また、１１３、１１４に接続されているヒューズを共に切断する場合、セレクタＳ１〜Ｓ４への制御信号が接地されるため、Ｌｏｗとなる。ビット線１０９側では、セレクタＳ１は、Ｌｏｗの制御信号により、ＯＲ論理ゲート２０１の出力を選択してトランジスタＡに接続されているビット線１０９に出力する。また、両方のヒューズを切断したため、ＯＲ論理ゲート２０１の出力はＬｏｗを保ち、よって、トランジスタＡの一端は、入力１０７の状態変化に関わらず、常にＬｏｗに固定される。
【００２８】
ビット線１１０側では、セレクタＳ３は、Ｌｏｗの制御信号により、ＮＯＲ論理ゲート２１１の出力を選択してトランジスタＢに接続されているビット線１１０に出力する。両方のヒューズを切断したため、ＮＯＲ論理ゲート２１１の出力はＨｉｇｈを保ち、よって、トランジスタＢの一端は、入力１０７の状態変化に関わらず、常にＨｉｇｈに固定される。
【００２９】
従って、１１３、１１４に接続されているヒューズを全部切断する場合でも、前記メモリセルに繋がるワード線をアサートすると、メモリセルをＨｉｇｈまたはＬｏｗに固定することができる。
【００３０】
なお、セレクタＳ２、Ｓ４は、Ｌｏｗの制御信号により、再度入力１０７を選択してそれぞれビット線１０９、１１０に出力する。従って、トランジスタＡ、Ｂの一端はそれぞれＬｏｗ、Ｈｉｇｈに固定されながらも、他のメモリセルに影響を及ぼすことはない。
【００３１】
このように、本実施の形態２による半導体記憶装置では、特定のメモリセル１０３の記憶状態を制御する一対のビット線１０９、１１０に対して、セレクタ、論理ゲート、及びヒューズを含むヒューズ回路１１３、１１４をそれぞれ備えるようにしたので、１１３または１１４に接続されているヒューズを切断することにより、メモリセルをＨｉｇｈまたはＬｏｗ状態にするためのビット線の制御を行い、前記メモリセルに繋がるワード線をアサートすると、メモリセルをＨｉｇｈまたはＬｏｗの故障状態に固定することができる。従って、本実施の形態２による半導体記憶装置では、マスクを別途設けなくても、ヒューズの切断により、特定のメモリセルをＨｉｇｈ又はＬｏｗの故障状態に固定できるため、作成されたＦＢＭの確認に有効であり、経費削減に貢献することができる。
【００３２】
また、上記のビット線の制御は、固定されたメモリセル以外のメモリセルには何の影響も与えない。
【００３３】
（実施の形態３）
図３は、本実施の形態３による半導体記憶装置の構成を示す回路図である。
図３において、メモリセル１０３の記憶状態を制御している一対のビット線１０９、１１０に対して、論理ゲート３０１、３１１、セレクタＳ１〜Ｓ４を備えている。論理ゲート３０１、３１１は、半導体記憶装置の外部からの制御信号、ＦＭＢモード及びＨｉｇｈ／Ｌｏｗ制御信号を入力とする。また、半導体記憶装置のその他の構成は、前述実施の形態１と同様であるため、その説明を省略する。
【００３４】
ＦＭＢモードがＬｏｗのとき、即ち、通常動作のとき、セレクタＳ１〜Ｓ４は、Ｌｏｗの制御信号により、常に入力１０７を選択するため、メモリセル１０３の動作は、論理ゲート３０１、３１１、セレクタＳ１〜Ｓ４が備えられていない時と同様に、動作する。即ち、このときの図２の回路は、図４の回路と等価になる。
【００３５】
次に、本実施の形態３による半導体記憶装置における故障状態の設定について、説明する。
【００３６】
特定の検査状態では、ＦＭＢモードをＨｉｇｈにし、Ｈｉｇｈ／Ｌｏｗ制御信号をいずれかの１つの状態に設定すれば、メモリセルの記憶状態をＨｉｇｈまたはＬｏｗに固定することができる。
【００３７】
例えば、ＦＭＢモードがＨｉｇｈ、Ｈｉｇｈ／Ｌｏｗ制御信号がＨｉｇｈの場合、ビット線１０９側では、セレクタＳ１は、Ｈｉｇｈの制御信号により、ＡＮＤ論理ゲート３０１の出力を選択してトランジスタＡに接続されているビット線１０９に出力する。また、ＡＮＤ論理ゲート３０１は、ＨｉｇｈのＦＭＢモード信号と、ＨｉｇｈのＨｉｇｈ／Ｌｏｗ制御信号の反転信号が入力されている、Ｌｏｗの信号を出力し、よって、トランジスタＡの一端は、入力１０７の状態変化に関わらずに、Ｌｏｗに固定される。
【００３８】
また、ビット線１１０側では、セレクタＳ３は、Ｈｉｇｈの制御信号により、ＡＮＤ論理ゲート３１１の出力を選択してトランジスタＢに接続されているビット線１１０に出力する。また、ＡＮＤ論理ゲート３１１は、ＨｉｇｈのＦＭＢモード信号と、ＨｉｇｈのＨ／ｉｇｈ／Ｌｏｗ制御信号が入力されている、Ｈｉｇｈの信号を出力し、よって、トランジスタＢの一端は、入力１０７の状態変化に関わらず、Ｈｉｇｈに固定される。
【００３９】
従って、メモリセル１０３に繋がるワード線をアサートすると、メモリセルの記憶状態をＨｉｇｈまたはＬｏｗに固定することができる。
【００４０】
なお、セレクタＳ２、Ｓ４は、Ｈｉｇｈの制御信号により、再度入力１０７を選択してそれぞれビット線１０９、１１０に出力する。従って、トランジスタＡ、Ｂの一端はそれぞれＬｏｗ、Ｈｉｇｈに固定されながらも、他のメモリセルに影響を及ぼすことはない。
【００４１】
また、ＦＭＢモードがＨｉｇｈ、Ｈｉｇｈ／Ｌｏｗ制御信号がＬｏｗの場合、ビット線１０９側では、セレクタＳ１は、Ｈｉｇｈの制御信号により、ＡＮＤ論理ゲート３０１の出力を選択してトランジスタＡに接続されているビット線１０９に出力する。また、ＡＮＤ論理ゲート３０１は、ＨｉｇｈのＦＭＢモード信号と、ＬｏｗのＨｉｇｈ／Ｌｏｗ制御信号の反転信号が入力されている、Ｈｉｇｈの信号を出力し、よって、トランジスタＡの一端は、入力１０７の状態変化に関わらず、Ｈｉｇｈに固定される。
【００４２】
ビット線１１０側では、セレクタＳ３は、Ｈｉｇｈの制御信号により、ＡＮＤ論理ゲート３１１の出力を選択してトランジスタＢに接続されているビット線１１０に出力する。また、ＡＮＤ論理ゲート３１１は、ＨｉｇｈのＦＭＢモード信号と、ＬｏｗのＨ／ｉｇｈ／Ｌｏｗ制御信号が入力されている、Ｌｏｗの信号を出力し、よって、トランジスタＢの一端は、入力１０７の状態変化に関わらず、Ｌｏｗに固定される。
【００４３】
従って、メモリセル１０３に繋がるワード線をアサートすると、メモリセルの記憶状態をＨｉｇｈまたはＬｏｗに固定することができる。
【００４４】
なお、セレクタＳ２、Ｓ４は、Ｈｉｇｈの制御信号により、再度入力１０７を選択してそれぞれビット線１０９、１１０に出力する。従って、トランジスタＡ、Ｂの一端はそれぞれＨｉｇｈ、Ｌｏｗに固定されながらも、他のメモリセルに影響を及ぼすことはない。
【００４５】
このように、本実施の形態３による半導体記憶装置では、特定のメモリセル１０３の記憶状態を制御するビット線対１０９、１１０に対して、セレクタ、論理ゲート等を備えて、特定の検査状態に設定するときには半導体記憶装置の外部の２つの制御信号により、前記ビット線の制御を行うことにより、上記特定メモリセル１０３の状態をＨｉｇｈまたはＬｏｗに固定することができる。従って、本実施の形態３による半導体記憶装置では、半導体記憶装置外部からの信号制御により、半導体記憶装置を破壊することなく特定のメモリセルをＨｉｇｈまたはＬｏｗの故障状態に固定できるため、作成されたＦＢＭの確認に有効であり、例えば、新規半導体プロセス立ち上げ後など、本発明による機能を使用しなくなった場合には、通常の装置としての使用にも耐えうるため、経費削減に貢献することができる。
【００４６】
また、上記ビット線の制御は、固定されたメモリセル以外のメモリセルには何の影響も与えない。
【産業上の利用可能性】
【００４７】
本発明に係る半導体記憶装置は、アドレスと特定の故障箇所の物理配置とを関連づけることにより不良箇所特定ためのＦＢＭの確認を効果的に行い、検査工数を削減することができる効果を有しており、半導体記憶装置の不良解析時間を短縮させる半導体記憶装置として有用である。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１による半導体記憶装置の構成を示す回路図である。
【図２】本発明の実施の形態２による半導体記憶装置の構成を示す回路図である。
【図３】本発明の実施の形態３による半導体記憶装置の構成を示す回路図である。
【図４】従来の半導体記憶装置の構成を示す回路図である。
【符号の説明】
【００４９】
１００、１０１  ワード線
１０２  ロウ・デコーダ
１０３〜１０６  メモリセル部
１０７、１０８  データ入力ポート
１０９〜１１２  ビット線対
１１３、１１４  ヒューズ回路
２０１  ＯＲ論理ゲート
２１１  ＮＯＲ論理ゲート
３０１、３１１  ＡＮＤ論理ゲート
Ｓ１〜Ｓ４  セレクタ
【図１】
2005063529.tif 000003
【図２】
2005063529.tif 000004
【図３】
2005063529.tif 000005
【図４】
2005063529.tif 000006