(57)【要約】 【課題】フローティングゲートの構造を変えてプログラミングと消去特性を安定させることのできるフラッシュメモリ素子、これを用いたプログラミングと消去方法を提供する。【解決手段】フィールド領域とアクティブ領域を有する第１導電型半導体基板と、アクティブ領域上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成されるフローティングゲート（少なくとも第１、第２フローティングゲートを具備し、前記第１、第２フローティングゲートはエネルギーバンドギャップが互いに異なる）と、フローティングゲート上に形成された誘電体膜と、誘電体膜に形成されたコントロールゲートと、フローティングゲートの両側にある前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含む。【選択図】図２
2005197683.tif 000002
【特許請求の範囲】
【請求項１】
フィールド領域とアクティブ領域が定義された第１導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成される、少なくとも第１、第２フローティングゲートからなり、前記第１、第２フローティングゲートはエネルギーバンドギャップが互いに異なるフローティングゲート)と、
前記フローティングゲート上に形成された誘電体膜と、
前記誘電体膜に形成されたコントロールゲートと、
前記フローティングゲートの両側にある前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とするフラッシュメモリ素子。
【請求項２】
フィールド領域とアクティブ領域を有する第１導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、
前記第１フローティングゲート上に形成された誘電体膜と、
前記誘電体膜に形成されたコントロールゲートと、
前記第１フローティングゲート両側の前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とするフラッシュメモリ素子。
【請求項３】
前記誘電体膜は酸化膜-窒化膜-酸化膜の構造で形成されることを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項４】
前記第１フローティングゲート及びコントロールゲートは第２導電型不純物イオンが注入されたポリシリコンで形成されることを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項５】
前記第１フローティングゲート及びコントロールゲートは互いに等しい幅で形成されることを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項６】
前記第２フローティングゲートは前記ソース／ドレイン領域の上側に形成されることを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項７】
前記第２フローティングゲートはエネルギーバンドギャップが前記半導体基板より大きく、前記誘電体膜より小さな物質で形成されることを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項８】
前記第２フローティングゲートは、Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、ZnS、 ZnSe、ZnTe、CdS、CdSe、CdTeなどの化合物半導体のうち何れか一つの物質、又はAl2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、Ｐr2O3、Ｎd2O3、Ｐm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、 Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3などの酸化物のうち、何れか一つの物質で形成され、第２導電型不純物イオンがドーピングされることを特徴とする請求項２に記載のフラッシュメモリ素子。
【請求項９】
第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域とを具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、第２導電型不純物が注入されたフラッシュメモリ素子のプログラム方法において、
前記コントロールゲートに正(＋)の電圧を、前記第２フローティングゲートに接地又は陰(−)の電圧をそれぞれ印加すると同時に、前記ソース／ドレイン領域及び半導体基板をフローティングさせ、前記第２フローティングゲートで電子が発生して前記電子が前記第１フローティングゲートに移動して貯蔵されるようにすることを特徴とするフラッシュメモリ素子のプログラミング方法。
【請求項１０】
第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され第２導電型不純物が注入され、前記第１フローティングゲートに電子が貯蔵されたフラッシュメモリ素子の消去方法において、
前記第１フローティングゲートにホールを注入させ、第１フローティングゲートに格納されている電子と、前記注入されたホールとの結合を誘導するか、Ｆ−Ｎトンネリング方法を用いて第１フローティングゲートに格納された電子を前記半導体基板に放電させて消去することを特徴とするフラッシュメモリ素子の消去方法。
【請求項１１】
フィールド領域とアクティブ領域が形成された第１導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、
前記第１フローティングゲート及び第２フローティングゲート上にかけて形成された誘電体膜と、
前記誘電体膜に形成されたコントロールゲートと、
前記第１、第２フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とするフラッシュメモリ素子。
【請求項１２】
前記第１フローティングゲートの幅は前記ソース／ドレイン領域の空乏層の幅より小さいか同一であるように形成されたことを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１３】
前記第１フローティングゲートの幅は４００〜６００Åであることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１４】
前記第１フローティングゲートはポリシリコンで形成されることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１５】
前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高く、前記誘電体膜より低い物質で形成されることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１６】
前記第２フローティングゲートは、 Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、ZnS、 ZnSe、ZnTe、CdS、CdSe、CdTeなどの化合物半導体のうち何れか一つの物質、又はAl2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、Ｐr2O3、Ｎd2O3、Ｐm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、 Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3などの酸化物のうち、何れか一つの物質で形成されることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１７】
前記誘電体膜は酸化膜-窒化膜-酸化膜の構造で形成されることを特徴とする請求項１１に記載のフラッシュメモリ素子。
【請求項１８】
半導体基板上にトンネル酸化膜を媒介して互いに並列に接して形成された第１フローティングゲート及び第２フローティングゲートと、前記第１、第２フローティングゲート上に形成されたコントロールゲートと、前記第１、第２フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成されたフラッシュメモリ素子のプログラミング方法において、
前記コントロールゲート及び前記ドレイン領域に正(＋)の電圧を印加し、前記半導体基板とソース領域を接地させ、前記ドレイン領域の空乏領域でホット電子を発生させ、前記ホット電子が前記トンネル酸化膜を経て第２フローティングゲートに注入され、前記第２フローティングゲートに注入された電子が第１フローティングゲートに移動させることを特徴とするフラッシュメモリ素子のプログラミング方法。
【請求項１９】
半導体基板上にトンネル酸化膜を媒介して互いに並列に接して形成された第１フローティングゲート及び第２フローティングゲートと、前記第１、第２フローティングゲート上に形成されたコントロールゲートと、前記第１、第２フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、前記第１フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、
前記コントロールゲート及び前記ドレイン領域にそれぞれ負(−)の電圧と正(＋)の電圧を印加し、前記半導体基板とソース領域を接地又はフローティングさせて、前記ドレイン領域の空乏領域でホールを発生させ、前記ホールを前記トンネル酸化膜を経て前記第２フローティングゲートに注入させ、前記第２フローティングゲートに注入されたホールを前記第１フローティングゲートに移動させて、前記第１フローティングゲートに格納された電子に結合させて消去することを特徴とするフラッシュメモリ素子の消去方法。
【請求項２０】
フィールド領域とアクティブ領域が形成された第１導電型半導体基板と、
前記アクティブ領域上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に互いに接して形成された第１フローティングゲート及び前記第１フローティングゲートの両側の第２、第３フローティングゲートと、
前記第１フローティングゲート上に形成された誘電体膜と、
前記誘電体膜に形成されたコントロールゲートと、
前記第１フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された  第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とするフラッシュメモリ素子。
【請求項２１】
前記誘電体膜は酸化膜-窒化膜-酸化膜の構造で形成されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２２】
前記第１フローティングゲート及びコントロールゲートはポリシリコンで形成されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２３】
前記第１フローティングゲート及びコントロールゲートは互いに等しい幅で形成されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２４】
前記第２、第３フローティングゲートは前記ソース／ドレイン領域の上側に形成されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２５】
前記第２、第３フローティングゲートは、エネルギーバンドギャップが前記第１フローティングゲートより大きく、前記誘電体膜より小さな物質で形成されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２６】
前記第２、第３フローティングゲートは、 Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、ZnS、 ZnSe、ZnTe、CdS、CdSe、CdTeなどの化合物半導体のうち何れか一つの物質、又はAl2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、Ｐr2O3、Ｎd2O3、Ｐm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3などの酸化物のうち、何れか一つの物質で形成されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２７】
前記第２フローティングゲートには第２導電型不純物イオンが注入され、前記第３フローティングゲートには第１導電型不純物イオンが注入されることを特徴とする請求項２０に記載のフラッシュメモリ素子。
【請求項２８】
第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び前記第１フローティングゲートの両側に形成された第２、第３フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２、第３フローティングゲートのエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、前記第２フローティングゲートは第２導電型不純物イオンが注入され、前記第３フローティングゲートは第１導電型不純物イオンが注入されたフラッシュメモリ素子のプログラミング方法において、
前記コントロールゲートに正(＋)の電圧を、前記第２フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース／ドレイン領域及び半導体基板をフローティングさせ、前記第２フローティングゲートで電子が発生して前記電子が前記第１フローティングゲートに移動して格納されるようにすることを特徴とするフラッシュメモリ素子のプログラミング方法。
【請求項２９】
第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び前記第１フローティングゲートの両側に形成された第２、第３フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２、第３フローティングゲートのエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、前記第２フローティングゲートに第２導電型不純物イオンが注入され、前記第３フローティングゲートに第１導電型不純物イオンが注入された状態で、前記第１フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、
前記コントロールゲートに接地又は負(−)の電圧を、前記第３フローティングゲートに陽(＋)の電圧をそれぞれ印加すると同時に、前記ソース／ドレイン領域と前記半導体基板及び第２フローティングゲートをフローティングさせ、前記第３フローティングゲートにホールを発生させ、前記発生したホールを前記第１フローティングゲートに移動させて前記電子と結合させるようにして消去することを特徴とするフラッシュメモリ素子の消去方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ素子と、これを用いたプログラミング及びその消去方法に関し、特にフローティングゲートの構造を変えてプログラミング特性と消去特性を安定させることのできるフラッシュメモリ素子と、これを用いたプログラミング及びその消去方法に関するものである。
【背景技術】
【０００２】
半導体メモリ素子のうち、機能的に最も理想的な素子とは、ユーザーが任意に電気的な方法によって記憶状態を切り換えて容易にプログラミングすることができ、電源が除去されてもメモリ状態をそのまま維持することができる不揮発性メモリ素子である。 
【０００３】
現在、工程技術の側面で見た時、不揮発性メモリ素子は大きくフローティングゲート系列と、二種類以上の誘電膜が２重、３重に積層されたＭＩＳ(Metal-Insulator-Semiconductor)系列とに区分される。
【０００４】
フローティングゲート系列の不揮発性メモリ素子は、ポテンシャル井戸を用いてメモリ特性を実現し、ＥＥＰＲＯＭとして最も広く応用されているＥＴＯＸ(EPROM Tunnel Oxide)構造が代表的である。 
【０００５】
一方、ＭＩＳ系列の不揮発性メモリ素子は、誘電膜、バルク、誘電膜−誘電膜界面及び誘電膜−半導体界面に存在するトラップを用いてメモリ機能を行っている。
前記フローティングゲート系列の不揮発性メモリ素子の代表的な構造と、これを用いたプログラミング方法及び消去方法を図面に基づいて説明する。
【０００６】
図１は従来技術に係るフローティングゲート系列の不揮発性メモリ素子のうちＥＴＯＸ構造を有するメモリ素子の構造断面図である。
従来のフラッシュメモリ素子は、図１に示したように、ｐ型半導体基板１０１上にトンネル酸化膜１０２、フローティングゲート１０３、誘電体膜１０４、コントロールゲート１０５が順次積層されており、積層された構造体の両側の半導体基板の表面内にはソース(Ｓ)領域とドレイン(Ｄ)領域が形成されている。
【０００７】
このような構造を有するフローティングゲート系列の不揮発性メモリ素子のプログラミング及び消去方法は次のような過程からなる。 
プログラミング方法はフローティングゲートに形成されたポテンシャル井戸に電子を注入させてしきい値電圧を増加させる方法を用い、一方、消去方法はホールをポテンシャル井戸に注入して電子とホールとを再結合させる方法でしきい値電圧を下げる方法を用いている。
【０００８】
ここで、電子及びホールの注入は通常ホット電子注入とホットホール注入を用いる。消去時、ホットホール注入方法の代りにＦ-Ｎ(Fowler-Nordheim)トンネリングを使用する場合もあるが、消去速度がかなり遅いという短所があり上記のようなホットホール注入方法が主に採用されている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記のような従来のプログラミング及び消去方法においては次のような問題点があった。
【００１０】
即ち、プログラミング及び消去時にホット電子注入及びホットホール注入方法を用いると、ホット電子及びホットホールによってトンネル酸化膜と基板の間の界面又はトンネル酸化膜の内部又はトンネル酸化膜とフローティングゲートの間の界面にトラップサイトが発生することである。このようなトラップサイトによってしきい値電圧が一定に維持されない。又、前記フローティングゲートに格納されている電子又はホールがトラップサイトを通して抜け出るという問題点が発生する。
【００１１】
本発明は上記の問題点を解決するために案出したもので、フローティングゲートの構造を変えてプログラミング特性と消去特性を安定させることのできるフラッシュメモリ素子、そしてこれを用いたプログラミング及び消去方法を提供することにその目的がある。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第１導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されるフローティングゲート(ここで、前記フローティングゲートは少なくとも第１、第２フローティングゲートを具備し、前記第１、第２フローティングゲートはエネルギーバンドギャップ（Ｅg）が互いに異なる）と、前記フローティングゲート上に形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とする。
【００１３】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第１導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、前記第１フローティングゲート上に形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記第１フローティングゲート両側の前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とする。
【００１４】
前記第１フローティングゲート及びコントロールゲートは第２導電型不純物イオンが注入されたポリシリコンで形成されることを特徴とする。
【００１５】
前記第２フローティングゲートはエネルギーバンドギャップが前記半導体基板より大きく、前記誘電体膜より小さな物質で形成されることを特徴とする。
【００１６】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域とを具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、第２導電型不純物が注入されたフラッシュメモリ素子のプログラム方法において、前記コントロールゲートに正(＋)の電圧を、前記第２フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース／ドレイン領域及び半導体基板をフローティングさせ、前記第２フローティングゲートで電子が発生して前記電子が前記第１フローティングゲートに移動して格納されるようにすることを特徴とする。
【００１７】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子の消去方法は、第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２フローティングゲートはエネルギーバンドギャップ が前記第１フローティングゲートより高い物質で形成され第２導電型不純物が注入され、前記第１フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、前記第１フローティングゲートにホールを注入させ、第１フローティングゲートに格納されていた電子と前記注入されたホールとの結合を誘導するか、Ｆ−Ｎトンネリング方法を用いて第１フローティングゲートに格納された電子を前記半導体基板に放電させて消去することを特徴とする。
【００１８】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第１導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に互いに接して並列に形成された第１フローティングゲート及び第２フローティングゲートと、前記第１フローティングゲート及び第２フローティングゲート上にかけて形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記第１、第２フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とする。
【００１９】
前記第１フローティングゲートの幅は前記ソース／ドレイン領域の空乏層の幅より小さいか同一であるように形成されることを特徴とする。
【００２０】
前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高く、前記誘電体膜より低い物質で形成されることを特徴とする。
【００２１】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、半導体基板上にトンネル酸化膜を介して互いに並列に接して形成された第１フローティングゲート及び第２フローティングゲートと、前記第１、第２フローティングゲート上に形成されたコントロールゲートと、前記第１、第２フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成されたフラッシュメモリ素子のプログラミング方法において、前記コントロールゲート及び前記ドレイン領域に正(＋)の電圧を印加し、前記半導体基板とソース領域を接地させ、前記ドレイン領域の空乏領域でホット電子を発生させ、前記ホット電子が前記トンネル酸化膜を経て第２フローティングゲートに注入され、前記第２フローティングゲートに注入された電子が第１フローティングゲートに移動できるようにすることを特徴とする。
【００２２】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子の消去方法は、半導体基板上にトンネル酸化膜を介して互いに並列に接して形成された第１フローティングゲート及び第２フローティングゲートと、前記第１、第２フローティングゲート上に形成されたコントロールゲートと、前記第１、第２フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２フローティングゲートはエネルギーバンドギャップが前記第１フローティングゲートよりは高い物質で形成され、前記第１フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、前記コントロールゲート及び前記ドレイン領域にそれぞれ負(−)の電圧と正(＋)の電圧を印加し、前記半導体基板とソース領域を接地又はフローティングさせ、前記ドレイン領域の空乏領域でホールを発生させ、前記ホールが前記トンネル酸化膜を経て前記第２フローティングゲートに注入され、前記第２フローティングゲートに注入されたホールが前記第１フローティングゲートに移動するようにして前記第１フローティングゲートに格納された電子と結合させて消去することを特徴とする。
【００２３】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子は、フィールド領域とアクティブ領域が形成された第１導電型半導体基板と、前記アクティブ領域上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に互いに接して形成された第１フローティングゲート及び前記第１フローティングゲートの両側の第２、第３フローティングゲートと、前記第１フローティングゲート上に形成された誘電体膜と、前記誘電体膜に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板のアクティブ領域に形成された第２導電型ソース／ドレイン領域とを含んで構成されることを特徴とする。
【００２４】
前記第２、第３フローティングゲートは前記ソース／ドレイン領域の上側に形成されることを特徴とする。
【００２５】
前記第２、第３フローティングゲートは、エネルギーバンドギャップが前記第１フローティングゲートより大きく、前記誘電体膜より小さな物質で形成されることを特徴とする。
【００２６】
前記第２フローティングゲートには第２導電型不純物イオンが注入され、前記第３フローティングゲートには第１導電型不純物イオンが注入されることを特徴とする。
【００２７】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び前記第１フローティングゲートの両側に形成された第２、第３フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２、第３フローティングゲートのエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、前記第２フローティングゲートは第２導電型不純物イオンが注入され、前記第３フローティングゲートは第１導電型不純物イオンが注入されたフラッシュメモリ素子のプログラミング方法において、前記コントロールゲートに正(＋)の電圧を、前記第２フローティングゲートに接地又は負(−)の電圧をそれぞれ印加すると同時に、前記ソース／ドレイン領域及び半導体基板をフローティングさせ、前記第２フローティングゲートで電子が発生して前記電子が前記第１フローティングゲートに移動して格納されるようにすることに他の特徴がある。
【００２８】
又、上記目的を達成するための本発明に係るフラッシュメモリ素子のプログラミング方法は、第１導電型半導体基板上に互いに接して並列に形成された第１フローティングゲート及び前記第１フローティングゲートの両側に形成された第２、第３フローティングゲートと、前記第１フローティングゲート上に形成されたコントロールゲートと、前記第１フローティングゲートの両側の前記半導体基板に形成された第２導電型ソース／ドレイン領域を具備し、前記第２、第３フローティングゲートのエネルギーバンドギャップが前記第１フローティングゲートより高い物質で形成され、前記第２フローティングゲートには第２導電型不純物イオンが注入され、前記第３フローティングゲートには第１導電型不純物イオンが注入された状態で、前記第１フローティングゲートに電子が格納されたフラッシュメモリ素子の消去方法において、前記コントロールゲートに接地又は負(−)の電圧を、前記第３フローティングゲートに正(＋)の電圧をそれぞれ印加すると同時に、前記ソース／ドレイン領域と前記半導体基板及び第２フローティングゲートをフローティングさせ、前記第３フローティングゲートでホールを発生させ、前記発生したホールが前記第１フローティングゲートに移動して前記電子と結合するようにして消去することを特徴とする。
【発明の効果】
【００２９】
本発明に係るフラッシュメモリ素子、これを用いたプログラミング及び消去方法においては次のような効果がある。
【００３０】
フラッシュメモリ素子を構成するフローティングゲートを第１及び第２フローティングゲート又は第１、第２及び第３フローティングゲートで構成し、前記第２及び第３フローティングゲートの構成物質が前記第１フローティングゲートの構成物質よりエネルギーバンドギャップが高くなるように設定すると同時に、前記第２及び第３フローティングゲートに不純物イオンを予め注入させておいて、前記第２及び第３フローティングゲートに電圧を印加すれば電子又はホールが発生し、その発生した電子又はホールを、より安定したエネルギー準位を持つ前記第１フローティングゲートに移動させるようにすることで、従来のホット電子注入又はホットホール注入方法によるトンネル酸化膜の損傷を予め防止することができるようになる。
【００３１】
これによってトラップサイトによる電流漏洩などの問題を解決でき、プログラミング又は消去時に安定したしきい値電圧を維持することができる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係るフラッシュメモリ素子そしてこれを用いたプログラミング及び消去方法を添付の図面に基づいてより詳細に説明する。
【実施例１】
【００３３】
図２は本発明の実施例１によるフラッシュメモリ素子の構造断面図である。
本発明の実施例１によるフラッシュメモリ素子は、図２に示したように、半導体基板２０１上にフィールド領域とアクティブ領域が形成され、フィールド領域に素子分離膜(図示せず)が形成される。
【００３４】
そして、半導体基板２０１のアクティブ領域上にトンネル酸化膜２０２、フローティングゲート２０３、誘電体膜２０４、コントロールゲート２０５が順次形成される。半導体基板２０１は、ｎ型又はｐ型半導体基板が共に可能であるが、説明の便宜上、ｐ型半導体基板を中心に説明する。又、図面に示してはいないが、前記コントロールゲート２０５を含む基板２０１の全面には保護膜が積層されている。
【００３５】
誘電体膜２０４は酸化膜−窒化膜−酸化膜の構造として形成することができ、フローティングゲート２０３及びコントロールゲート２０５は、ｎ型の不純物イオンが注入されたポリシリコン材質で構成される。そして、フローティングゲート２０３は第１フローティングゲート２０３ａと第２フローティングゲート２０３ｂとの組合せで構成されるが、第１フローティングゲート２０３ａはコントロールゲート２０５に対応する幅で形成される。
【００３６】
半導体基板２０１の第１フローティングゲート２０３ａとコントロールゲート２０５の両側にはｎ型不純物イオン注入によってソース領域(Ｓ)とドレイン領域(Ｄ)が形成される。また、第２フローティングゲート２０３ｂは第１フローティングゲート２０３ａと接しており、ソース領域(Ｓ)又はドレイン領域(Ｄ)にオーバーラップするようにトンネル酸化膜２０２上に形成される。即ち、トンネル酸化膜２０２はソース(Ｓ)又はドレイン(Ｄ)領域に所定の長さだけ拡張された形状となっている。 
【００３７】
第２フローティングゲート２０３ｂの幅は特に限定しない。第２フローティングゲート２０３ｂにバイアス電圧を印加する程度の最小限の幅と、ソース又はドレイン領域に後続の工程を通して形成されるスペーサやシリサイドに影響を及ぼさない範囲内で自由に設定することができる。
【００３８】
第１フローティングゲート２０３ａはポリシリコン材質からなり、第２フローティングゲート２０３ｂは、エネルギーバンドギャップが半導体基板２０１のシリコン(Ｅg-1.1eＶ)又は第１フローティングゲート２０３ａより大きく、第１フローティングゲート２０３ａと接する誘電体膜２０４の酸化膜(Ｅg-9.0eV)より小さな物質からなる。
【００３９】
具体的には、第２フローティングゲート２０３ｂは、Sic、 Alp、 AlAs、 AlSb、 GaP、 GaAs、 InP、 ZnS、 ZnSe、 ZnTe、 CdS、 CdSe、 CdTeなどの化合物半導体のうち何れか一つの物質、又は  Al2O3、 Y2O3、 HfO2、 ZrO2、 BaZrO2、 BaTiO3、 Ta2O5、 CaO、 SrO、 BaO、 La2O3、 Ce2O3、 Ｐr2O3、 Ｎd2O3、 Ｐm2O3、 Sm2O3、 Eu2O3、 Gd2O3、 Tb2O3、 Db2O3、Dy2O3、 Ho2O3、 Er2O3、 Tm2O3、 Yb2O3、 Lu2O3などの酸化物のうち、何れか一つの物質で構成することができる。
【００４０】
第２フローティングゲート２０３ｂには基板２０１と反対導電型の不純物イオンがドーピングされている。すなわち、基板がｐ型である場合は第２フローティングゲートにはｎ型の不純物イオンが注入されており、基板がｎ型である場合には第２フローティングゲートにはｐ型の不純物イオンが注入されている。
【００４１】
このように構成される本発明の第１実施例によるフラッシュメモリ素子を用いたプログラミング方法について説明する。 
【００４２】
図３は図２のＩ-Ｉ’線に沿った保護膜／第２フローティングゲート／第１フローティングゲート／保護膜の間に形成されたエネルギーバンドと電子の移動を説明するための参考図である。
まず、データをプログラミングするために、コントロールゲート２０５(Ｖｇ)に正(＋)の電圧を、第２フローティングゲート２０３ｂ(Ｖｆ２)に接地又は負(−)の電圧をそれぞれ印加し、ソース領域(Ｓ)(Ｖｓ)及びドレイン領域(Ｄ)(Ｖｄ)と半導体基板２０１(Ｖsub)は全てフローティングさせる。コントロールゲート２０５と第２フローティングゲート２０３ｂに印加する電圧は、電子の直接注入(direct iｎjectioｎ)が最も多く起きる条件とすることが好ましい。
【００４３】
このような条件で電圧を印加すると、第２フローティングゲート２０３ｂはｎ型の不純物イオンがドーピングされた状態であるため、第２フローティングゲート２０３ｂに印加されたバイアス電圧によって電子が発生し、その発生した電子はより安定したエネルギー準位を持つ第１フローティングゲート２０３ａの伝導帯域(Ｅｃ)に移動する。
【００４４】
この時、コントロールゲート２０５に印加された電界が第１フローティングゲート２０３ａを経由して第２フローティングゲート２０３ｂに広がることにより、第２フローティングゲート２０３ｂから注入された電子は第１フローティングゲート２０３ａのポテンシャル井戸に格納される。
第２フローティングゲート２３０ｂで生成された電子が第１フローティングゲート２０３ａに移動する過程を図３に基づいて説明すると次の通りである。 
【００４５】
まず、エネルギーバンドギャップとは、電荷が価電子帯(Ｅv)から伝導帯(Ｅｃ)に移動するのに要求されるエネルギーを表したもので、図３に示したように、第１フローティングゲート２０３ａ、第２フローティングゲート２０３ｂ、保護膜の順序でエネルギーバンドギャップが高い。
【００４６】
第２フローティングゲート２０３ｂは、エネルギーバンドギャップがシリコン(Ｅｇ-1.1eV)より大きく、シリコン酸化膜より低い物質で構成され、ポリシリコン材質で形成される第１フローティングゲート２０３ａと接して形成されているため、第２フローティングゲート２０３ｂの伝導帯に存在する電子はより安定した伝導帯の第１フローティングゲート２０３ａの伝導帯に移動するようになる。
【００４７】
一方、このような状態でコントロールゲート２０５から第１フローティングゲート２０３ａを経て第２フローティングゲート２０３ｂに向かうように印加された電界によって第１フローティングゲート２０３ａの伝導帯に移動された電子は安定的に第１フローティングゲート２０３ａのポテンシャル井戸に格納され、しきい値電圧が増加する。
これによって本実施例１に係るフラッシュメモリ素子のプログラミング方法は完了する。
【００４８】
上述したように、本発明の実施例１では、フローティングゲートを、エネルギーバンドギャップが互いに異なる二つの物質(第１フローティングゲート２０３ａと第２フローティングゲート２０３ｂ)の組合せで構成し、第２フローティングゲート２０３ｂをｎ型の不純物イオンが注入された半導体で構成し、第２フローティングゲート２０３ｂのエネルギーバンドギャップを前記第１フローティングゲート２０３ａのエネルギーバンドギャップより高く設定したので、第２フローティングゲート２０３ｂに印加されたバイアス電圧によって第２フローティングゲート２０３ｂから電子が発生し、その発生した電子が自然に第１フローティングゲート２０３ａへ移動する。このようにして第１フローティングゲート２０３ａへ移動した電子は第１フローティングゲート２０３ａに外部から電圧が印加されない限りそのまま保存され、印加されたしきい値電圧を安定的に維持することができる。
【００４９】
又、トンネル酸化膜を経てフローティングゲートに電子を注入させる従来技術の問題点である、トンネル酸化膜の界面及び内部に生成されるトラップサイトが本発明では全く発生しなくなる。
【００５０】
一方、消去方法は従来の消去方法と同様に、ホットホール注入方法を用いる。即ち、電子が格納された第１フローティングゲート２０３ａのポテンシャル井戸にホールを注入させ、第１フローティングゲート２０３ａに格納されている電子との結合を誘導して、しきい値電圧を減少させる。ホットホール注入方法以外にＦ-Ｎトンネリング方法を用いて、第１フローティングゲート２０３ａに格納貯蔵されている電子を基板に放電させてしきい電圧を減少させることもできる。
【実施例２】
【００５１】
本発明の実施例２によるフラッシュメモリ素子について説明する。
【００５２】
図４は本発明の実施例２によるフラッシュメモリ素子の構造断面図である。
本発明の実施例２によるフラッシュメモリ素子は、図４に示したように、半導体基板２０１上にフィールド領域とアクティブ領域が形成され、フィールド領域に素子分離膜(図示せず)が形成される。ここで、半導体基板２０１はｎ型又はｐ型の半導体基板を共に用いることができるが、説明の便宜上、ｐ型半導体基板を中心に説明する。
【００５３】
半導体基板２０１のアクティブ領域上にトンネル酸化膜２０２、フローティングゲート２０３、誘電体膜２０４、コントロールゲート２０５が順次形成される。半導体基板２０１のフローティングゲート２０３とコントロールゲート２０５の両側にはｎ型不純物イオン注入によってソース領域(Ｓ)とドレイン領域(Ｄ)が形成される。図面に示してはいないが、コントロールゲート２０５を含む基板２０１の全面に保護膜が積層されている。 
【００５４】
誘電体膜２０４は酸化膜−窒化膜−酸化膜の構造で形成することができ、コントロールゲート２０５はｎ型の不純物イオンが注入されたポリシリコン材質で構成される。
フローティングゲート２０３は第１フローティングゲート２０３ａと第２フローティングゲート２０３ｂとの組合せで構成されるが、第２フローティングゲート２０３ｂの幅(ｄ１)はドレイン(Ｄ)領域から拡張された空乏層２０６の幅(ｄ２)に対応するかそれ以下で構成し、好ましくは４００〜６００Å程度である。
【００５５】
又、第１フローティングゲート２０３ａはポリシリコン材質からなり、第２フローティングゲート２０３ｂはエネルギーバンドギャップが半導体基板２０１のシリコン又は第１フローティングゲート２０３ａより大きく、第１フローティングゲート２０３ｂと接する誘電体膜２０４の酸化膜より小さな物質からなる。具体的には、第２フローティングゲート２０３ｂは本発明の実施例１と同じ物質で形成される。
【００５６】
このように構成される本発明の実施例２によるフラッシュメモリ素子を用いたプログラミング及び消去方法について説明する。 
図５は図４のII−II’線上に沿った基板／トンネル酸化膜／第２フローティングゲート／誘電体膜／コントロールゲートの間に形成されたエネルギーバンド及び電子の移動を説明するための参考図で、図６は図４のII-II’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
【００５７】
まず、データをプログラミングするために、コントロールゲート２０５とドレイン領域(Ｄ)にそれぞれ所定量の正(＋)の電圧を印加し、ソース領域(Ｓ)(Ｖｓ)と半導体基板２０１(Ｖsub)は接地させる。コントロールゲート２０５とドレイン領域(Ｄ)に印加する電圧(Ｖｇ、Ｖｄ)はホット電子注入が最も多く起きる条件とすることが好ましい。 
【００５８】
このようにバイアスを印加すると、ソース領域(Ｓ)の電子がトンネル酸化膜２０２の下部のチャンネル領域に移動する。その電子は水平方向に印加された電界によって加速されてドレイン領域(Ｄ)の近くでホット電子になり、コントロールゲート２０５に印加された正＋)の電圧によって形成された垂直電界によってトンネル酸化膜２０２の方へ移動して、半導体基板２０１とトンネル酸化膜２０２の間のエネルギー障壁を越え、第２フローティングゲート２０３ｂの伝導帯(Ｅｃ)に注入される。
【００５９】
半導体基板２０１のチャンネル領域から第２フローティングゲート２０３ｂへの電子の移動を図５に基づいて説明すれば次の通りである。即ち、図５は半導体基板／トンネル酸化膜／第２フローティングゲート／誘電体膜／コントロールゲートの順で物質層が形成されており、それぞれの物質層に対するエネルギーバンドギャップを移動するのに要求されるエネルギーを表したものである。 
【００６０】
図５に示したように、導電体、半導体、絶縁体の順でエネルギーバンドギャップが高い。半導体基板２０１のチャンネル領域に存在する電子が第２フローティングゲート２０３ｂの伝導帯に移動するためには、トンネル酸化膜２０２のエネルギーバンドギャップを越えることのできるエネルギーが加えられなければならないが、このようなエネルギーはドレイン領域(Ｄ)に加えた電圧によって電子が加速されることによって得られる。
【００６１】
このような過程を通して半導体基板２０１のチャンネル領域に存在する電子がトンネル酸化膜２０２を越えて第２フローティングゲート２０３ｂの伝導帯に移動することができる。
【００６２】
一方、上述したように、第２フローティングゲート２０３ｂは、エネルギーバンドギャップがシリコンより大きくシリコン酸化膜より低い物質で構成され、ポリシリコン材質で形成された第１フローティングゲート２０３ａと接して形成されているため、第２フローティングゲート２０３ｂの伝導帯に存在する電子はより安定した伝導帯の第１フローティングゲート２０３ａの伝導帯へ移動する。
【００６３】
第２フローティングゲート２０３ｂの電子が第１フローティングゲート２０３ａに移動する過程は図６に示した通りである。即ち、保護膜／第２フローティングゲート／第１フローティングゲート／保護膜で構成される構造において、第２フローティングゲート２０３ｂの伝導帯に存在する電子はエネルギーバンドギャップが第２フローティングゲート２０３ｂより低い第１フローティングゲート２０３ａの伝導帯に移動する。
【００６４】
最終的に、トンネル酸化膜２０２を介して第２フローティングゲート２０３ｂに注入された電子は全て第１フローティングゲート２０３ａのポテンシャル井戸に移動する。これで本発明に係るフラッシュメモリ素子のプログラミング方法は完了する。
【００６５】
上述したような本発明の実施例２によるフラッシュメモリ素子のプログラミング方法を整理すると、ソース領域(Ｓ)から移動した電子がドレイン領域(Ｄ)近くのチャンネル領域でホット電子となり、トンネル酸化膜２０２の電位障壁を越えてフローティングゲートに移動することは従来のプログラミング方法と同様であるが、本発明ではフローティングゲートをエネルギーバンドギャップが互いに異なる二つの物質(第１フローティングゲート２０３ａ、第２フローティングゲート２０３ｂ)で構成し、第２フローティングゲート２０３ｂのエネルギーバンドギャップが第１フローティングゲート２０３ａのエネルギーバンドギャップより高くなるように設定してあるので、第２フローティングゲート２０３ｂに注入された電子が自然に第１フローティングゲート２０３ａに移動するようになる。
【００６６】
これにより、従来の場合と同様に、チャンネル領域から電子が注入される第２フローティングゲート２０３ｂの下部のトンネル酸化膜２０２の界面及び内部にはトラップサイトが発生するが、第２フローティングゲート２０３ｂに注入された電子が全てエネルギーバンドギャップの低い第１フローティングゲート２０３ａに移動し、トラップサイトを介して注入された電子が抜け出られなくなる。その理由は第１フローティングゲート２０３ａに保存された電子が抜け出るためには、第１フローティングゲート２０３ａよりエネルギーバンドギャップが高い第２フローティングゲート２０３ｂを経なければならないためである。
【００６７】
即ち、第１フローティングゲート２０３ａに外部から電圧が印加されない限り、第１フローティングゲート２０３ａの電子はそのまま保存され、印加されたしきい値電圧を安定的に維持することができる。
【００６８】
一方、消去の場合もプログラミングの場合と殆ど類似した過程をたどるが、それを具体的に説明すると次の通りである。 
【００６９】
図７は図４のII-II’線上に沿った半導体基板／トンネル酸化膜／第２フローティングゲート／誘電体膜／コントロールゲートの間に形成されたエネルギーバンド及びホールの移動を説明するための参考図で、図８は図４のII-II’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／保護膜の間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。
【００７０】
プログラミングされたデータを消去するために、コントロールゲート２０５(Ｖｇ)に負(−)の電圧を、ドレイン領域(Ｄ)(Ｖｄ)に正(＋)の電圧をそれぞれ印加し、同時に前記ソース領域(Ｓ)(Ｖｓ)と半導体基板２０１(Ｖsub)は接地又はフローティングさせる。ここで、コントロールゲート２０５とドレイン領域(Ｄ)に印加される電圧はホットホール注入が最も多く起きる条件にすることが好ましい。 
【００７１】
このように電圧を印加すると、ドレイン領域(Ｄ)の空乏領域２０６で発生したホールが、図７に示したように、トンネル酸化膜２０２を経て第２フローティングゲート２０３ｂの価電子帯に注入される。第２フローティングゲート２０３ｂの価電子帯に注入されたホールは、図８に示したように、第２フローティングゲート２０３ｂより低いエネルギーバンドギャップを持つ第１フローティングゲート２０３ａの価電子帯に移動する。
【００７２】
第１フローティングゲート２０３ａの価電子帯に移動したホールはプログラミング設定によって第１フローティングゲート２０３ａの伝導帯に注入された電子と結合され、結果的にしきい値電圧を低下させる。これにより、第１フローティングゲート２０３ａに格納された電子が除去され、フラッシュメモリ素子は消去状態を維持する。
【００７３】
消去方法もプログラミング方法と同様に、第２フローティングゲート２０３ｂを介してホールが注入され、注入されたホールはより安定したエネルギーレベルを持つ第１フローティングゲート２０３ａに移動するので、第２フローティングゲート２０３ｂの下部のトンネル酸化膜２０２の界面及び内部に生成されたトラップサイトによる多くの副作用から解放される。
【実施例３】
【００７４】
図９は本発明の実施例３によるフラッシュメモリ素子の構造断面図である。
本発明の実施例３によるフラッシュメモリ素子は、図９に示したように、素子分離膜(図示せず)によって区画されたｐ型半導体基板４０１のアクティブ領域上にトンネル酸化膜４０２、フローティングゲート４０３、誘電体膜４０４、コントロールゲート４０５が順次積層された構造を有している。 
【００７５】
フローティングゲート４０３は第１フローティングゲート４０３ａが真ん中に位置し、その両側に第２フローティングゲート４０３ｂと第３フローティングゲート４０３ｃが構成される。第１フローティングゲート４０３ａはコントロールゲート４０５に対応する幅を持って形成される。 
【００７６】
半導体基板４０１の第１フローティングゲート４０３ａとコントロールゲート４０５の両側にはｎ型不純物イオン注入によってソース領域(Ｓ)及びドレイン領域(Ｄ)が形成される。従って、第２フローティングゲート４０３ｂと第２フローティングゲート４０３ｃは第１フローティングゲート４０３ａと接し、ソース領域(Ｓ)又はドレイン領域(Ｄ)のトンネル酸化膜４０２上に形成されることになる。
【００７７】
トンネル酸化膜４０２はソース領域(Ｓ)とドレイン領域(Ｄ)に所定の長さだけ延びだしている。図面に示してはいないが、コントロールゲート４０５を含む基板４０１の全面には保護膜が積層されている。
【００７８】
誘電体膜４０４は酸化膜−窒化膜−酸化膜の構造で形成することができ、コントロールゲート４０５はｎ型の不純物イオンが注入されたポリシリコン材質で構成される。
第２、第３フローティングゲート４０３ｂ、４０３ｃの幅は特に限定しない。ただし、バイアス電圧を印加するだけのの最小限の幅と、ソース又はドレイン領域に後続の工程を通じて形成されるスペーサやシリサイドに影響を及ぼさない範囲内で自由に設定することができる。
【００７９】
第１フローティングゲート４０３ａはポリシリコン材質からなり、第２フローティングゲート４０３ｂと第３フローティングゲート４０３ｃはエネルギーバンドギャップが半導体基板４０１のシリコン(Ｅg-1.1eV)又は第１フローティングゲート４０３ａより大きく、第１フローティングゲート４０３ａと接する誘電体膜４０４の酸化膜(Ｅg-9.0eV)より小さな物質からなる。
【００８０】
具体的には、第２、第３フローティングゲートは４０３ｃは本発明の実施例１で説明したような物質で構成することができる。そして、第２フローティングゲート４０３ｂ、第３フローティングゲート４０３ｃにはそれぞれ互いに異なる導電型の不純物イオンが注入されているが、例えば第２フローティングゲート４０３ｂにはｎ型の不純物イオンを、第３フローティングゲート４０３ｃにはｐ型の不純物イオンが注入されている。
【００８１】
このように構成される本発明の実施例３によるフラッシュメモリ素子を用いたプログラミング及び消去方法を説明すると次の通りである。 
【００８２】
図１０は図９のIII−III’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／第３フローティングゲート／保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図で、図１１は図９のIII−III’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／第３フローティングゲート／保護膜の間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。
【００８３】
本発明の実施例３によるフラッシュメモリ素子を用いたプログラミング方法は、上述した本発明の実施例１のフラッシュメモリ素子のプログラミング方法とほとんど同一である。
まず、コントロールゲート４０５(Ｖg)に正(＋)の電圧を、第２フローティングゲート４０３ｂ(Ｖf2)に接地又は負(−)の電圧をそれぞれ印加し、同時にソース領域(Ｓ)(Ｖs)／ドレイン領域(Ｄ)(Ｖｄ)と半導体基板４０１(Ｖsub)及び第３フローティングゲート４０３ｃ(Ｖf3)は全てフローティングさせる。
【００８４】
このような条件で電圧を印加すると、第２フローティングゲート４０３ｂはｎ型の不純物イオンがドーピングされた状態であるため、第２フローティングゲート４０３ｂに印加されたバイアス電圧によって電子が発生し、その発生した電子は、図１０に示したように、第２フローティングゲート４０３ｂより安定したエネルギー準位を持つ第１フローティングゲート４０３ａの伝導帯(Ｅc)に移動する。
【００８５】
この時、コントロールゲート４０５に印加された電界が第１フローティングゲート４０３ａを経由して第２フローティングゲート４０３ｂに広がることにより、第２フローティングゲートから注入された電子は第１フローティングゲート４０３ａのポテンシャル井戸に格納され、しきい値電圧を増加させる。
【００８６】
一方、本発明の実施例３によるフラッシュメモリ素子を用いた消去方法は図１１に示した通りである。まず、プログラミングされたデータを消去するために、コントロールゲート４０５に接地又は負(−)の電圧を、第３フローティングゲート４０３ｃに正(＋)の電圧をそれぞれ印加し、同時にソース領域(Ｓ)／ドレイン領域(Ｄ)と半導体基板４０１及び第２フローティングゲート４０３ｂは全てフローティングさせる。コントロールゲート４０５と第３フローティングゲート４０３ｃに印加する電圧は直接注入が最も多く起きる条件とすることが好ましい。 
【００８７】
このように電圧を印加すると、第３フローティングゲート４０３ｃはｐ型の不純物イオンがドーピングされた状態であるため、第３フローティングゲート４０３ｃに印加された電圧によってホールが発生し、その発生したホールが、図１１に示したように、第３フローティングゲート４０３ｃより安定したエネルギー準位を持つ第１フローティングゲート４０３ａの価電子帯(Ｅv)に移動する。この時、コントロールゲート４０５に印加した電界が第１フローティングゲート４０３ａを経由して第３フローティングゲート４０３ｃに広がることによって第３フローティングゲート４０３ｃから注入されたホールは第１フローティングゲート４０３ａの価電子帯(Ｅv)に移動する。
【００８８】
そして、第１フローティングゲート４０３ａの価電子帯(Ｅv)に移動したホールはプログラミング設定によって第１フローティングゲート４０３ａの伝導帯(Ｅc)に注入された電子と結合され、結果的にしきい値電圧を下げる。これにより、第２フローティングゲート４０３ｂから第１フローティングゲートに移動した電子が除去され、フラッシュメモリ素子は消去状態を維持することができる。
【図面の簡単な説明】
【００８９】
【図１】従来技術に係るフローティングゲート系列の不揮発性メモリ素子のうち、ＥＴＯＸ構造を有するメモリ素子の構造断面図である。
【図２】本発明の実施例１によるフラッシュメモリ素子の構造断面図である。
【図３】図２のＩ−Ｉ’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
【図４】本発明の実施例２によるフラッシュメモリ素子の構造断面図である。
【図５】図４のII−II’線上に沿った基板／トンネル酸化膜／第２フローティングゲート／誘電体膜／コントロールゲートの間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
【図６】図４のII−II’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
【図７】図４のII−II’線上に沿った半導体基板／トンネル酸化膜／第２フローティングゲート／誘電体膜／コントロールゲートの間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。
【図８】図４のII−II’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／保護膜の間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。
【図９】本発明の実施例３によるフラッシュメモリ素子の構造断面図である。
【図１０】図９のIII−III’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／第３フローティングゲート／保護膜の間に形成されたエネルギーバンド及び電子の移動を説明するための参考図である。
【図１１】図９のIII−III’線上に沿った保護膜／第２フローティングゲート／第１フローティングゲート／第３フローティングゲート／保護膜の間に形成されたエネルギーバンド及びホールの移動を説明するための参考図である。
【符号の説明】
【００９０】
２０１、４０１  半導体基板
２０２、４０２  トンネル酸化膜
２０３、２０３ａ、２０３ｂ、４０３ａ、４０３ｂ、４０３ｃ  フローティングゲート
２０４、４０４  誘電体膜
２０５、４０５  コントロールゲート
【図１】
2005197683.tif 000003
【図２】
2005197683.tif 000004
【図３】
2005197683.tif 000005
【図４】
2005197683.tif 000006
【図５】
2005197683.tif 000007
【図６】
2005197683.tif 000008
【図７】
2005197683.tif 000009
【図８】
2005197683.tif 000010
【図９】
2005197683.tif 000011
【図１０】
2005197683.tif 000012
【図１１】
2005197683.tif 000013