(57)【要約】【課題】時分割共有しているＡＤ変換部分を含むアナログデジタル変換器において、他の構成素子の動作タイミングの変化に対しても、ＡＤ変換処理用の比較期間を十分確保する。【解決手段】第１増幅回路１１は、入力アナログ信号Ｖｉｎをサンプルホールドして、減算回路１４に出力する。ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、所定ビットを取り出す。ＤＡ変換回路１３は、ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。減算回路１４は、第１スイッチＳＷ１および第１増幅回路１１を介して入力されるアナログ信号から、ＤＡ変換回路１３の出力アナログ信号を減算する。第２増幅回路１５は、減算回路１４の出力アナログ信号を２倍に増幅して、後段に出力する。入力切替回路１６は、入力アナログ信号Ｖｉｎおよびリファレンス電圧ＶｒｅｆのＡＤ変換回路１２を構成している電圧比較素子への入力順番を制御する。【選択図】図１
2005229225.tif 000002
【特許請求の範囲】
【請求項１】
入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路を構成している電圧比較素子に、前記アナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、を有し、
前記入力切替回路は、他の構成素子の動作タイミングに応じて、前記アナログ信号の電圧値と前記リファレンス電圧値とを切り替えることを特徴とするアナログデジタル変換器。
【請求項２】
入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記入力アナログ信号から前記ＤＡ変換回路の出力アナログ信号を減算する減算回路と、
前記減算回路の出力を増幅する増幅回路と、
前記ＡＤ変換回路を構成している電圧比較素子に、前記入力アナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、を有し、
前記入力切替回路は、前記増幅回路の動作タイミングに応じて、前記アナログ信号の電圧値と前記リファレンス電圧値とを切り替えることを特徴とするアナログデジタル変換器。
【請求項３】
入力と前記減算回路との間に設けられ、前記入力アナログ信号をサンプルホールドするサンプルホールド回路と、
前記入力と前記減算回路との間の経路を、直接経路と前記サンプルホールド経由経路のどちらかに切り替えるスイッチと、をさらに有し、
前記入力切替回路は、前記スイッチが直接経路を選択している期間、前記リファレンス電圧値を先に、前記入力アナログ信号の電圧値を後に入力することを特徴とする請求項２に記載のアナログデジタル変換器。
【請求項４】
パイプライン型またはサイクリック型のアナログデジタル変換器であって、
入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、
前記ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記入力されるアナログ信号から前記ＤＡ変換回路の出力アナログ信号を減算する減算回路と、
前記減算回路の出力を増幅する増幅回路と、
前記ＡＤ変換回路を構成している電圧比較素子に、前記入力されるアナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、を有し、
前記入力切替回路は、前段からの入力信号の電圧値、後段からフィードバックされる入力信号の電圧値および前記リファレンス電圧値を前記増幅回路の動作タイミングに応じて、切り替えることを特徴とするアナログデジタル変換器。
【請求項５】
前記入力切替回路は、前段からの入力信号の電圧値、該入力信号用の第１リファレンス電圧値、後段からフィードバックされる入力信号の電圧値および該入力信号用の第２リファレンス電圧値を前記増幅回路の動作タイミングに応じて、切り替えることを特徴とする請求項４に記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、時分割共有しているアナログデジタル部分を含むアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、サイクリック型の変換部分を含む２ステージからなるＡＤ変換器が開示されている。特許文献１には、サイクリック型の変換部分を含む２ステージからなるパイプライン型のＡＤ変換器が開示されている。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の第１図に示されたＡＤ変換器の第１ステージには、並列型Ａ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１からなる系と並列にサンプルホールド回路Ｓ／Ｈ１が設けられている。この回路のアナログ入力信号は、このサンプルホールド回路Ｓ／Ｈ１で所定の期間保持される。
【０００４】
しかしながら、サンプルホールド回路の構成要素にオペアンプが含まれるため、低電圧時にはサンプルホールド回路の出力電圧範囲が狭まる傾向にある。低電圧時にサンプルホールド回路の出力電圧範囲が狭まることに起因する歪等の特性劣化が大きくなり、ＡＤ変換器全体の特性が悪化するという問題がある。これに対し、サンプルホールド回路を除去してしまうと、そのタイミングのずれからＡＤ変換回路の入力信号の電圧値とリファレンス電圧値との比較期間が短くなるか、増幅回路の増幅期間が短くなるという問題がある。増幅回路の増幅期間が短くなると、セトリングタイムを確保できない場合がある。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、時分割共有しているＡＤ変換部分を含むアナログデジタル変換器において、他の構成素子の動作タイミングの変化に対しても、ＡＤ変換処理のための比較期間を十分確保する点にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路を構成している電圧比較素子に、アナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、を有し、入力切替回路は、他の構成素子の動作タイミングに応じて、アナログ信号の電圧値とリファレンス電圧値とを切り替える。
【０００７】
本態様によれば、ＡＤ変換回路に入力される電圧が、常に入力電圧値、リファレンス電圧値の順番ではなく、その逆の入力順番も行うことができる。他の構成素子の動作タイミング、例えば入力電圧値のサンプリング順番等に対応して、これらの入力順番を使い分けることにより、ＡＤ変換回路を構成している電圧比較素子の比較期間を確保することができる。よって、各構成素子が規則的動作となり、クロック信号の生成も容易になる。
【０００８】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号からＤＡ変換回路の出力アナログ信号を減算する減算回路と、減算回路の出力を増幅する増幅回路と、ＡＤ変換回路を構成している電圧比較素子に、入力アナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、を有し、入力切替回路は、増幅回路の動作タイミングに応じて、アナログ信号の電圧値とリファレンス電圧値とを切り替える。
【０００９】
本態様によれば、ＡＤ変換回路に入力される電圧が、常に入力電圧値、リファレンス電圧値の順番ではなく、その逆の入力順番も行うことができる。増幅回路の動作タイミング、即ちオートゼロ期間と増幅期間の順番等に対応して、これらの入力順番を使い分けることにより、ＡＤ変換回路を構成している電圧比較素子の比較期間を確保することができる。また、増幅回路の増幅期間も確保することができる。よって、各構成素子が規則的動作となり、クロック信号の生成も容易になる。
【００１０】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力アナログ信号からＤＡ変換回路の出力アナログ信号を減算する減算回路と、減算回路の出力を増幅する増幅回路と、ＡＤ変換回路を構成している電圧比較素子に、入力アナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、入力と減算回路との間に設けられ、入力アナログ信号をサンプルホールドするサンプルホールド回路と、入力と減算回路との間の経路を、直接経路とサンプルホールド経由経路のどちらかに切り替えるスイッチと、を有し、入力切替回路は、スイッチが直接経路を選択している期間、リファレンス電圧値を先に、入力アナログ信号の電圧値を後に入力する。
【００１１】
本態様によれば、ＡＤ変換回路を構成している電圧比較素子に、スイッチが直接経路を選択している期間、リファレンス電圧値が先に、入力アナログ信号の電圧値が後に入力される。これにより、入力アナログ信号の電圧値を先に入力した場合に起きる、電圧比較素子の比較期間の短縮、増幅回路の無駄な期間を防止することができる。
【００１２】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、パイプライン型またはサイクリック型のアナログデジタル変換器であって、入力されるアナログ信号を所定ビット数のデジタル値に変換するＡＤ変換回路と、ＡＤ変換回路の出力をアナログ信号に変換するＤＡ変換回路と、入力されるアナログ信号からＤＡ変換回路の出力アナログ信号を減算する減算回路と、減算回路の出力を増幅する増幅回路と、ＡＤ変換回路を構成している電圧比較素子に、入力されるアナログ信号の電圧値と所定のリファレンス電圧値とを切り替えて入力する入力切替回路と、を有し、入力切替回路は、前段からの入力信号の電圧値、後段からフィードバックされる入力信号の電圧値およびリファレンス電圧値を増幅回路の動作タイミングに応じて、切り替える。
【００１３】
本態様によれば、ＡＤ変換回路に入力される複数の入力電圧値、リファレンス電圧値の入力順番に関して、入力の種類によって、入力電圧値、リファレンス電圧値の入力順番とその逆の入力順番とを用いることができる。増幅回路の動作タイミング、即ちオートゼロ期間と増幅期間の順番等に対応して、これらの入力順番を使い分けることにより、ＡＤ変換回路を構成している電圧比較素子の比較期間を確保することができる。また、増幅回路の増幅期間も確保することができる。よって、各構成素子が規則的動作となり、クロック信号の生成も容易になる。
【００１４】
入力切替回路は、前段からの入力信号の電圧値、該入力信号用の第１リファレンス電圧値、後段からフィードバックされる入力信号の電圧値および該入力信号用の第２リファレンス電圧値を増幅回路の動作タイミングに応じて、切り替えるとよい。これによれば、量子化レベルが異なる入力電圧値に対しても、対応することができる。
【００１５】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１６】
本発明によれば、時分割共有しているＡＤ変換部分を含むアナログデジタル変換器において、他の構成素子の動作タイミングの変化に対しても、ＡＤ変換処理のための比較期間を十分確保することができる。
【発明を実施するための最良の形態】
【００１７】
まず、本発明の基本概念について説明する。図１は、本発明のＡＤ変換器の基本概念を説明するための部分回路図である。入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１がオフのとき、第１増幅回路１１およびＡＤ変換回路１２に入力される。また、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ１がオンのとき、当該第１スイッチＳＷ１を介して減算回路１４と、ＡＤ変換回路１２とに入力される。
【００１８】
第１増幅回路１１は、入力アナログ信号Ｖｉｎをサンプルホールドして、減算回路１４に出力する。第１増幅回路１１の増幅率は１倍であり、サンプルホールド回路として機能する。ＡＤ変換回路１２は、入力されるアナログ信号をデジタル値に変換し、所定ビットを取り出す。取り出したデジタル値は、図示しないエンコーダおよびＤＡ変換回路１３に入力される。ＤＡ変換回路１３は、ＡＤ変換回路１２により変換されたデジタル値をアナログ値に変換する。減算回路１４は、第１スイッチＳＷ１および第１増幅回路１１を介して入力されるアナログ信号から、ＤＡ変換回路１３の出力アナログ信号を減算する。第２増幅回路１５は、減算回路１４の出力アナログ信号を２倍に増幅して、後段に出力する。第２増幅回路１５の増幅率は、任意であり２倍に限るものではない。
【００１９】
ＡＤ変換回路１２は、変換するビット数に対応して、複数の電圧比較素子が設けられている。当該電圧比較素子には、入力アナログ信号Ｖｉｎとリファレンス電圧Ｖｒｅｆとが選択的に入力される。当該電圧比較素子は、入力アナログ信号Ｖｉｎがリファレンス電圧Ｖｒｅｆより大きいか小さいかにより、デジタル値を出力する。入力切替回路１６は、入力アナログ信号Ｖｉｎおよびリファレンス電圧Ｖｒｅｆの上記電圧比較素子への入力タイミングを制御する。
【００２０】
このように、図１のＡＤ変換器の減算回路１４には、第１スイッチＳＷ１を介した入力アナログ信号Ｖｉｎおよび第１増幅回路１１の出力アナログ信号の両方を入力することができる。第１増幅回路１１を構成しているオペアンプには出力電圧範囲が存在し、低電圧化するとその範囲が狭くなる。第１増幅回路１１を挿入しなければ、信号誤差は生じないが、そのまま除去すれば、タイミングが狂う可能性がある。このような回路は、試作品等で使用することができ、第１増幅回路１１を設ける場合と設けない場合との両方の特性を比較することができる。より具体的にはテストモードやアプリケーションの切り替え等に使用可能である。
【００２１】
次に、図１のＡＤ変換器の動作例について説明する。図２は、図１のＡＤ変換器の動作例を示すタイミングチャートである。図において、第１スイッチＳＷ１は、クロック信号ＣＬＫの１周期ごとにオンオフが切り替わる。第１スイッチＳＷ１がオフのときにおいて、クロック信号ＣＬＫがハイの期間に、入力アナログ信号Ｖｉｎは、第１増幅回路１１およびＡＤ変換回路１２にサンプリングされる。入力切替回路１６は、入力アナログ信号Ｖｉｎを選択して、ＡＤ変換回路１２に入力する。第１増幅回路１１およびＡＤ変換回路１２は、クロック信号ＣＬＫがハイの期間、オートゼロ状態となる。オートゼロ期間は出力をしていない。第２増幅回路１５は、前クロックの信号を増幅して出力している。この期間には、リファレンス電圧Ｖｒｅｆが入力されている。
【００２２】
次に、第１スイッチＳＷ１がオフのときにおいて、クロック信号ＣＬＫがローの期間に、第１増幅回路１１は、入力アナログ信号Ｖｉｎをサンプルホールドする。ＡＤ変換回路１２は、入力アナログ信号Ｖｉｎとリファレンス電圧Ｖｒｅｆとを比較し、変換動作を行う。入力切替回路１６は、リファレンス電圧Ｖｒｅｆを選択して、ＡＤ変換回路１２に入力している。第２増幅回路１５は、オートゼロ状態であり、第１増幅回路１１の出力が入力されている。
【００２３】
第１スイッチＳＷ１がオンのときにおいて、第１増幅回路１１はオフとなる。クロック信号ＣＬＫがハイの期間、ＡＤ変換回路１２は、オートゼロ状態であり、リファレンス電圧Ｖｒｅｆが入力されている。入力切替回路１６は、リファレンス電圧Ｖｒｅｆを選択して、ＡＤ変換回路１２に入力する。第２増幅回路１５は、前クロックに入力された信号を増幅して出力している。この期間には、リファレンス電圧Ｖｒｅｆが入力されている。
【００２４】
次に、第１スイッチＳＷ１がオンのときにおいて、クロック信号ＣＬＫがローの期間に、入力アナログ信号Ｖｉｎは、第２増幅回路１５およびＡＤ変換回路１２にサンプリングされる。ＡＤ変換回路１２は、リファレンス電圧Ｖｒｅｆと入力アナログ信号Ｖｉｎとを比較し、変換動作を行う。入力切替回路１６は、入力アナログ信号Ｖｉｎを選択して、ＡＤ変換回路１２に入力している。第２増幅回路１５は、オートゼロ状態であり、入力アナログ信号Ｖｉｎが入力されている。
【００２５】
図３は、図１のＡＤ変換器の比較動作例を示すタイミングチャートである。図において、第１スイッチＳＷ１は、クロック信号ＣＬＫの１周期ごとにオンオフが切り替わる。第１スイッチＳＷ１がオフのときの動作は、図２の説明と同様である。
【００２６】
第１スイッチＳＷ１がオンのときにおいて、第１増幅回路１１はオフとなる。クロック信号ＣＬＫがハイの期間、第２増幅回路１５は、前クロックに入力された信号を増幅して出力している。この期間には、リファレンス電圧Ｖｒｅｆが入力されている。ＡＤ変換回路１２は、オートゼロ状態であり、入力アナログ信号Ｖｉｎが入力されている。入力切替回路１６は、入力アナログ信号Ｖｉｎを選択して、ＡＤ変換回路１２に入力する。
【００２７】
次に、第１スイッチＳＷ１がオンのときにおいて、クロック信号ＣＬＫがローの期間に、第２増幅回路１５に入力アナログ信号Ｖｉｎが入力されなければならない。したがって、この期間にもＡＤ変換回路１２に入力アナログ信号Ｖｉｎが入力される。しかしながら、この期間に、ＡＤ変換回路１２にはリファレンス電圧Ｖｒｅｆが入力されなければならない。したがって、入力切替回路１６は、この期間の途中で入力アナログ信号Ｖｉｎからリファレンス電圧Ｖｒｅｆに切り替える。ＡＤ変換回路１２は、リファレンス電圧Ｖｒｅｆに入力が切り替わった以降に比較動作を行う。第２増幅回路１５には、このリファレンス電圧Ｖｒｅｆに切り替わった期間から入力アナログ信号Ｖｉｎが入力されなくなり、非動作期間となる。
【００２８】
この比較動作例において、入力切替回路１６は、ＡＤ変換回路１２がオートゼロ状態のとき、入力アナログ信号Ｖｉｎのみを入力している。一方、図２の動作例において、入力切替回路１６は、ＡＤ変換回路１２がオートゼロ状態のとき、入力アナログ信号Ｖｉｎを入力する場合とリファレンス電圧Ｖｒｅｆを入力する場合がある。この相違点により、図３の第２増幅回路１５は、図中のＴ１の期間が無駄となる。また、ＡＤ変換回路１２は、それに対応して比較時間が短くなる。さらに、異なる周期の複数のクロック信号が必要となる。一方、図２の第１増幅回路１１、第２増幅回路１５およびＡＤ変換回路１２は、第１スイッチＳＷ１に対して規則的な動作をする。よって、クロック作成も容易である。
【００２９】
次に、上述した基本構成を利用したＡＤ変換器の例について説明する。図４は、実施形態におけるＡＤ変換器の構成を示す図である。本実施形態は、２ステージのサイクリック型のＡＤ変換部分からなるパイプライン型のＡＤ変換器の例である。第１ステージで上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を変換し、第２ステージで中位ビット（Ｄ５〜Ｄ２）を変換する。
【００３０】
このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１スイッチＳＷ２１を介して、第１ＡＤ変換回路２２に入力される。第１ＡＤ変換回路２２は、入力されたアナログ信号を最大４ビットのデジタル値に変換して、図示しないエンコーダおよび第１ＤＡ変換回路２３に出力する。第１ＤＡ変換回路２３は、第１ＡＤ変換回路２２から出力された最大４ビットのデジタル値をアナログ信号に変換する。
【００３１】
第１減算回路２４は、入力アナログ値から、第１ＤＡ変換回路２３の出力アナログ値を減算する。第２増幅回路２５は、第１減算回路２４の出力を増幅して、第３スイッチＳＷ２３を介して第３増幅回路２７および第２ＡＤ変換回路２８へ出力する。その増幅率は２倍である。なお、第１減算回路２４および第２増幅回路２５は、一体化した減算増幅回路であってもよい。入力切替回路２６は、２種類のアナログ信号と、２種類のリファレンス電圧Ｖｒｅｆとを切り替えて、第１ＡＤ変換回路２２を構成している電圧比較素子に供給する。第１ＡＤ変換回路２２が上位４ビット（Ｄ９〜Ｄ６）を変換する際に供給するリファレンス電圧Ｖｒｅｆ１と、最下位２ビット（Ｄ１〜Ｄ０）を変換する際に供給するリファレンス電圧Ｖｒｅｆ２との比は、２：１である。即ち、最下位２ビット（Ｄ１〜Ｄ０）を変換する際には１／２のリファレンス電圧Ｖｒｅｆ２が供給される。
【００３２】
第２ＡＤ変換回路２８は、入力されたアナログ信号を最大２ビットのデジタル値に変換して、図示しないエンコーダおよび第２ＤＡ変換回路２９に出力する。第２ＤＡ変換回路２９は、第２ＡＤ変換回路２８から出力された最大２ビットのデジタル値をアナログ信号に変換する。
【００３３】
第３増幅回路２７は、入力されたアナログ信号を２倍に増幅して第２減算回路３０に出力する。第２減算回路３０は、第３増幅回路２７が出力するアナログ値から、第２ＤＡ変換回路２９から出力されたアナログ値を減算する。ここで、第２ＤＡ変換回路２９から出力されたアナログ値は、第３増幅回路２７の増幅率に対応して、実質２倍に増幅されている。第４増幅回路３１は、第２減算回路３０の出力を増幅して、第４スイッチＳＷ２４を介して第３増幅回路２７および第２ＡＤ変換回路２８、または第３スイッチＳＷ２３を介して第１ＡＤ変換回路２２へフィードバックする。その増幅率は２倍である。なお、第２減算回路３０および第３増幅回路２７は、一体化した減算増幅回路であってもよい。
【００３４】
入力切替回路２６の切り替え制御について説明する。図５は、入力切替回路２６の第１構成例を示す図である。入力切替回路２６は、第１ＡＤ変換回路２２のＶＩＮ入力端子とＶＲＥＦ端子に４種類の電圧を入力する。入力切替回路２６は、４つのスイッチＳＷ６１〜６４を備える。Ｖｉｎ１用スイッチＳＷ６１は、入力アナログ信号Ｖｉｎ１のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６１ｂを備え、論理が反転するスイッチである。Ｖｉｎ２用スイッチＳＷ６２は、入力アナログ信号Ｖｉｎ２のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６２ｂを備え、論理が反転するスイッチである。Ｖｒｅｆ１用スイッチＳＷ６３は、第１リファレンス電圧Ｖｒｅｆ１のＶＲＥＦ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６３ｂを備え、論理が反転するスイッチである。Ｖｒｅｆ２用スイッチＳＷ６４は、第２リファレンス電圧Ｖｒｅｆ２のＶＲＥＦ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６４ｂを備え、論理が反転するスイッチである。
【００３５】
Ｖｉｎ１用スイッチＳＷ６１には、ＮＡＮＤ回路６１が接続される。Ｖｉｎ２用スイッチＳＷ６２には、ＮＡＮＤ回路６２が接続され、ＮＡＮＤ回路６２の信号Ａが入力される端子にＮＯＴ回路６２ｃが接続される。Ｖｒｅｆ１用スイッチＳＷ６３には、ＮＡＮＤ回路６３が接続され、ＮＡＮＤ回路６３の信号Ｂが入力される端子にＮＯＴ回路６３ｃが接続される。Ｖｒｅｆ２用スイッチＳＷ６４には、ＮＡＮＤ回路６４が接続され、ＮＡＮＤ回路６４の両方の端子にＮＯＴ回路６４ｃ,ｄが接続される。
【００３６】
図６は、入力切替回路２６の第１構成例の制御信号を示す図である。信号Ａがハイで信号Ｂがハイのとき、Ｖｉｎ１用スイッチＳＷ６１のみがオンし、入力アナログ信号Ｖｉｎ１がＶＩＮ端子に入力される。信号Ａがハイで信号Ｂがローのとき、Ｖｒｅｆ１用スイッチＳＷ６３のみがオンし、第１リファレンス電圧Ｖｒｅｆ１がＶＲＥＦ端子に入力される。信号Ａがローで信号Ｂがローのとき、Ｖｒｅｆ２用スイッチＳＷ６４のみがオンし、第２リファレンス電圧Ｖｒｅｆ２がＶＲＥＦ端子に入力される。信号Ａがローで信号Ｂがハイのとき、Ｖｉｎ２用スイッチＳＷ６２のみがオンし、入力アナログ信号Ｖｉｎ２がＶＩＮ端子に入力される。そして、入力切替回路２６は、このような順番で第１ＡＤ変換回路２２に４種類の電圧を入力する。
【００３７】
次に、入力切替回路２６の他の切り替え制御について説明する。この例は、リファレンス電圧Ｖｒｅｆが１種類の場合である。第４増幅回路３１の増幅率を４倍に設定すれば、上位４ビット（Ｄ９〜Ｄ６）および最下位２ビット（Ｄ１〜Ｄ０）を変換する場合に同一のリファレンス電圧Ｖｒｅｆを使用することができる。図７は、入力切替回路２６の第２構成例を示す図である。入力切替回路２６は、第１ＡＤ変換回路２２のＶＩＮ入力端子とＶＲＥＦ端子に３種類の電圧を入力する。入力切替回路２６は、３つのスイッチＳＷ６１〜６３を備える。Ｖｉｎ１用スイッチＳＷ６１は、入力アナログ信号Ｖｉｎ１のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６１ｂを備え、論理が反転するスイッチである。Ｖｉｎ２用スイッチＳＷ６２は、入力アナログ信号Ｖｉｎ２のＶＩＮ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６２ｂを備え、論理が反転するスイッチである。Ｖｒｅｆ用スイッチＳＷ６３は、リファレンス電圧ＶｒｅｆのＶＲＥＦ端子への入力をオンオフするためのスイッチであり、ＮＯＴ回路６３ｂを備え、論理が反転するスイッチである。
【００３８】
Ｖｉｎ１用スイッチＳＷ６１には、ＮＡＮＤ回路６１が接続される。Ｖｉｎ２用スイッチＳＷ６２には、ＮＡＮＤ回路６２が接続され、ＮＡＮＤ回路６２の信号Ｂが入力される端子にＮＯＴ回路６２ｃが接続される。Ｖｒｅｆ用スイッチＳＷ６３には、信号Ｂの反転出力が入力される。
【００３９】
図８は、入力切替回路２６の第２構成例の制御信号を示す図である。信号Ａがハイで信号Ｂがハイのとき、Ｖｉｎ１用スイッチＳＷ６１のみがオンし、入力アナログ信号Ｖｉｎ１がＶＩＮ端子に入力される。信号Ａがハイで信号Ｂがローのとき、および信号Ａがローで信号ＢがローのときＶｒｅｆ用スイッチＳＷ６３のみがオンし、リファレンス電圧ＶｒｅｆがＶＲＥＦ端子に入力される。信号Ａがローで信号Ｂがハイのとき、Ｖｉｎ２用スイッチＳＷ６２のみがオンし、入力アナログ信号Ｖｉｎ２がＶＩＮ端子に入力される。そして、入力切替回路２６は、このような順番で第１ＡＤ変換回路２２に３種類の電圧を入力する。
【００４０】
次に、本実施形態におけるＡＤ変換器の動作について説明する。図９は、実施形態におけるＡＤ変換器の動作を示すタイミングチャートである。図の上位の３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳを示す。第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。
【００４１】
第１クロック信号ＣＬＫ１のローからハイへの立ち上がり時に入力アナログ信号Ｖｉｎは、サンプリングされる。第２増幅回路２５は、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２がハイのときに入力アナログ信号Ｖｉｎをサンプルホールドし、半クロック期間オートゼロ動作をする。次の第２クロック信号ＣＬＫ２がハイのときから１周期間、増幅する。この期間には、第１減算回路２４の出力アナログ信号が入力される。
【００４２】
第１ＡＤ変換回路２２は、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をし、第２クロック信号ＣＬＫ２がローのときに変換動作をする。第２クロック信号ＣＬＫ２の最初のローのときにデジタル値Ｄ９〜Ｄ６を出力し、次のローのときにデジタル値Ｄ１〜０を出力し、以下これを繰り返す。入力切替回路２６は、第２クロック信号ＣＬＫ２の最初のハイのときに入力アナログ信号Ｖｉｎ（図中Ｖｉｎ１と表す）を入力し、次のローのときにリファレンス電圧Ｖｒｅｆを入力し、次のハイのときにリファレンス電圧Ｖｒｅｆを入力し、次のローのときに第４増幅回路３１の出力アナログ信号（図中Ｖｉｎ２と表す）を入力する。なお、２つのリファレンス電圧Ｖｒｅｆ１，Ｖｒｅｆ２を使用する場合は、Ｖｉｎ１→Ｖｒｅｆ１→Ｖｒｅｆ２→Ｖｉｎ２の順番で入力する。以降これを繰り返す。第１ＤＡ変換回路２３は、第１クロック信号ＣＬＫ１がローのときに変換動作をして第１減算回路２４に出力し、第１クロック信号ＣＬＫ１がハイのときは不定状態となる。
【００４３】
第３増幅回路２７は、入力されたアナログ信号を第２クロック信号ＣＬＫ２がハイのときに増幅し、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第４増幅回路３１は、第２クロック信号ＣＬＫ２がローのときに第２減算回路３０の出力を増幅し、第２クロック信号ＣＬＫ２がハイのときにオートゼロ動作をする。第２ＡＤ変換回路２８は、第２クロック信号ＣＬＫ２がハイのときに変換動作をし、第２クロック信号ＣＬＫ２がローのときにオートゼロ動作をする。第２ＤＡ変換回路２９は、第２クロック信号ＣＬＫ２がローのときに変換動作をし、第２クロック信号ＣＬＫ２がハイのときは不定状態となる。
【００４４】
第１スイッチＳＷ２１は、第１クロック信号ＣＬＫ１がローのときにオンされ、第１クロック信号ＣＬＫ１がハイのときにオフされる。第２スイッチＳＷ２２は、第１クロック信号ＣＬＫ１がハイのときにオンされ、第１クロック信号ＣＬＫ１がローのときにオフされる。第３スイッチＳＷ２３は、スイッチ信号ＣＬＫＳがハイのときにオンされ、スイッチ信号ＣＬＫＳがローのときにオフされる。第４スイッチＳＷ２４は、スイッチ信号ＣＬＫＳがローのときにオンされ、スイッチ信号ＣＬＫＳがハイのときにオフされる。
【００４５】
これに対して、入力切替回路２６がＶｉｎ１→Ｖｒｅｆ１→Ｖｉｎ２→Ｖｒｅｆ２の順番で第１ＡＤ変換回路２２に電圧を入力すると、図３の比較動作例に示したものと同様に、第１ＡＤ変換回路２２を構成している電圧比較素子の比較期間が短くなる。また、クロック信号も複雑になる。
【００４６】
こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００４７】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００４８】
上記実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。
【００４９】
本発明はパイプライン型、サイクリック型のＡＤ変換器において、時分割で共有しているＡＤ変換部分に適用可能であるばかりでなく、パイプライン型、サイクリック型以外のＡＤ変換器にも、時分割で共有しているＡＤ変換部分に適用可能である。
【図面の簡単な説明】
【００５０】
【図１】本発明のＡＤ変換器の基本概念を説明するための部分回路図である。
【図２】図１のＡＤ変換器の動作例を示すタイミングチャートである。
【図３】図１のＡＤ変換器の比較動作例を示すタイミングチャートである。
【図４】実施形態におけるＡＤ変換器の構成を示す図である。
【図５】入力切替回路の第１構成例を示す図である。
【図６】入力切替回路の第１構成例の制御信号を示す図である。
【図７】入力切替回路の第２構成例を示す図である。
【図８】入力切替回路の第２構成例の制御信号を示す図である。
【図９】実施形態におけるＡＤ変換器の動作を示すタイミングチャートである。
【符号の説明】
【００５１】
１１  第１増幅回路、  １２  ＡＤ変換回路、  １３  ＤＡ変換回路、  １４  減算回路、  １５，２５  第２増幅回路、  １６，２６  入力切替回路、  ２２  第１ＡＤ変換回路、  ２３  第１ＤＡ変換回路、  ２４  第１減算回路、  ２７  第３増幅回路、  ２８  第２ＡＤ変換回路、  ２９  第２ＤＡ変換回路、  ３０  第２減算回路、  ３１  第４増幅回路、  ６１ａ〜６４ａ  ＮＡＮＤ回路、  ６１ｂ〜６４ｂ  ＮＯＴ回路、  ６２ｃ〜６４ｃ  ＮＯＴ回路、  ６４ｄ  ＮＯＴ回路、  ＳＷ１，ＳＷ２，ＳＷ２１〜ＳＷ２４，ＳＷ６１〜ＳＷ６４  スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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