(57)【要約】【課題】  １つのメモリコントローラでマスタ側のフラッシュメモリシステムとスレーブ側のフラッシュメモリシステムを構成可能にする。【解決手段】  メモリコントローラ３２にマスタ側のフラッシュメモリ３３とスレーブ側のフラッシュメモリ３４が内部バス３６を介して接続されている。メモリコントローラ３２は、外部バス３５を介して接続されているホストシステム３１から供給される情報に従って、マスタ側のフラッシュメモリ３３又はスレーブ側のフラッシュメモリ３４にアクセスする。メモリコントローラ３２は、ホストシステム３１から供給される書込先を指示する情報に基づいて、基づいてアクセスするフラッシュメモリのチップを決定する。【選択図】図４
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【特許請求の範囲】
【請求項１】
ホストシステム側から供給されるアクセス先に関する情報が設定される情報保持機能と、
複数のフラッシュメモリチップに対するアクセスを制御するアクセス制御機能とを備え、
前記情報保持機能の一部が、アクセス先のフラッシュメモリチップを指定する情報の設定領域に割当てられていることを特徴とするメモリコントローラ。
【請求項２】
前記情報保持機能が、シリンダレジスタ、デバイス・ヘッドレジスタ、セクタレジスタで構成されていることを特徴とする請求項１に記載のメモリコントローラ。
【請求項３】
アクセス先のフラッシュメモリチップを指定する情報が、前記デバイス・ヘッドレジスタのデバイスに関するパラメータの設定領域に設定されることを特徴とする請求項２に記載のメモリコントローラ。
【請求項４】
前記情報保持機能が、論理ブロックアドレスレジスタであることを特徴とする請求項１記載のメモリコントローラ。
【請求項５】
請求項１乃至４のいずれか１項に記載のメモリコントローラと、複数のフラッシュメモリチップを備えることを特徴とするフラッシュメモリシステム。
【請求項６】
ホストシステム側から供給されるアクセス先に関する情報が設定される情報保持機能と、
複数のフラッシュメモリチップに対するアクセスを制御するアクセス制御機能と、
マスタデータが記憶される第１のフラッシュメモリチップと、
スレーブデータが記憶される第２のフラッシュメモリチップを備え、
前記情報保持機能の一部が、第１のフラッシュメモリチップ若しくは第２のフラッシュメモリチップを指定する情報の設定領域に割当てられていることを特徴とするフラッシュメモリシステム。
【請求項７】
前記情報保持機能が、シリンダレジスタ、デバイス・ヘッドレジスタ、セクタレジスタで構成されていることを特徴とする請求項６に記載のフラッシュメモリシステム。
【請求項８】
第１のフラッシュメモリチップ若しくは第２のフラッシュメモリチップを指定する情報が、前記デバイス・ヘッドレジスタのデバイスに関するパラメータの設定領域に設定されることを特徴とする請求項７に記載のフラッシュメモリシステム。
【請求項９】
前記情報保持機能が、論理ブロックアドレスレジスタであることを特徴とする請求項６に記載のフラッシュメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリコントローラ及びフラッシュメモリシステムに関する。
【背景技術】
【０００２】
近年、メモリーカードやシリコンディスクといったメモリシステムにて使用される半導体メモリに、フラッシュメモリが広く採用されている。フラッシュメモリは、不揮発性メモリの一種である。フラッシュメモリに格納されたデータは、電力が供給されていないときでも保持されていることが要求される。
【０００３】
ＮＡＮＤ型フラッシュメモリは、上記のメモリシステムで特に多く用いられるフラッシュメモリの一種である。ＮＡＮＤ型フラッシュメモリに含まれている複数のメモリセルのそれぞれは、他のメモリセルとは独立して、論理値“１”を示すデータが格納されている消去状態から、論理値“０”を示すデータが格納されている書込状態へと変化することができる。これとは対照的に、書込状態から消去状態へと変化するときには、各メモリセルは他のメモリセルと独立して変化することができない。このときには、ブロックと称される予め定められた数のメモリセルが、全て同時に消去状態になる。この一括消去動作は、一般的に、“ブロック消去”と称されている。ＮＡＮＤ型フラッシュメモリに対する書込処理若しくは読出処理は、ページと称される予め定められた数のメモリセル単位で処理が行なわれる。消去処理の単位であるブロックは複数のページで構成されている。
【０００４】
ＮＡＮＤ型フラッシュメモリにおけるページを、磁気ディスク装置におけるセクタに対応させれば、比較的容易に、磁気ディスク装置を、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムに置換えることができる。このため、ＮＡＮＤ型フラッシュメモリを用いたメモリシステムは、従来の磁気ディスク装置を置換える用途に使用されることが多くなっている。
【０００５】
例えば、特許文献１（特開２００２−２５９１３０）に示されているマスタディスクとスレーブディスクで構成されたディスク装置は、図６に示した構成のメモリシステムに置換えられる。図６に示したメモリシステムでは、メモリコントローラ５２とフラッシュメモリ５３でマスタ側のメモリシステムが構成され、メモリコントローラ５４とフラッシュメモリ５５でスレーブ側のメモリシステムが構成されている。従って、ホストシステム５１が、メモリコントローラ５２にアクセスすれば、マスタ側のフラッシュメモリ５３に記憶されているデータにアクセスすることができ、メモリコントローラ５４にアクセスすれば、スレーブ側のフラッシュメモリ５５に記憶されているデータにアクセスすることができる。
【特許文献１】特開２００２−２５９１３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図６に示した従来のフラッシュメモリシステムは、マスタ側とスレーブ側が独立したフラッシュメモリシステムを構成しているので、マスタ側とスレーブ側のフラッシュメモリシステムを構成する際に、２つのメモリコントローラが必要になる。ホストシステム側は、マスタ側のフラッシュメモリシステムにアクセスする場合と、スレーブ側のフラッシュメモリシステムにアクセスする場合とで、異なるメモリコントローラにアクセスしなければならない。
【０００７】
そこで、本発明は、１つのメモリコントローラでマスタ側のフラッシュメモリシステムとスレーブ側のフラッシュメモリシステムを構成することができるメモリコントローラ及びメモリコントローラを備えるフラッシュメモリシステムを提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る目的は、ホストシステム側から供給されるアクセス先に関する情報が設定される情報保持機能と、複数のフラッシュメモリチップに対するアクセスを制御するアクセス制御機能とを備え、前記情報保持機能の一部が、アクセス先のフラッシュメモリチップを指定する情報の設定領域に割当てられていることを特徴とするメモリコントローラによって達成される。
【０００９】
また、本発明によれば、前記情報保持機能が、シリンダレジスタ、デバイス・ヘッドレジスタ、セクタレジスタで構成されていることが好ましい。
【００１０】
また、本発明によれば、アクセス先のフラッシュメモリチップを指定する情報が、前記デバイス・ヘッドレジスタのデバイスに関するパラメータの設定領域に設定されることが好ましい。
【００１１】
また、本発明によれば、前記情報保持機能が、論理ブロックアドレスレジスタであることが好ましい。
【００１２】
また、本発明に係る目的は、前記メモリコントローラと、複数のフラッシュメモリチップを備えることを特徴とするフラッシュメモリシステムによっても達成される。
【００１３】
また、本発明に係る目的は、ホストシステム側から供給されるアクセス先に関する情報が設定される情報保持機能と、複数のフラッシュメモリチップに対するアクセスを制御するアクセス制御機能と、マスタデータが記憶される第１のフラッシュメモリチップと、スレーブデータが記憶される第２のフラッシュメモリチップを備え、前記情報保持機能の一部が、第１のフラッシュメモリチップ若しくは第２のフラッシュメモリチップを指定する情報の設定領域に割当てられていることを特徴とするフラッシュメモリシステムによっても達成される。
【００１４】
また、本発明によれば、前記情報保持機能が、シリンダレジスタ、デバイス・ヘッドレジスタ、セクタレジスタで構成されていることが好ましい。
【００１５】
また、本発明によれば、第１のフラッシュメモリチップ若しくは第２のフラッシュメモリチップを指定する情報が、前記デバイス・ヘッドレジスタのデバイスに関するパラメータの設定領域に設定されることが好ましい。
【００１６】
また、本発明によれば、前記情報保持機能が、論理ブロックアドレスレジスタであることが好ましい。
【発明の効果】
【００１７】
本発明によれば、１つのメモリコントローラでマスタ側のフラッシュメモリシステムとスレーブ側のフラッシュメモリシステムを構成することができる。ホストシステム側は、同一のメモリコントローラに対するアクセスで、マスタ側のフラッシュメモリに記憶されているデータと、スレーブ側のフラッシュメモリシステムに記憶されているデータに、アクセスすることができる。
【発明を実施するための最良の形態】
【００１８】
以下、図面に基づき、本発明の実施の形態について詳細に説明する。
【００１９】
[フラッシュメモリシステム１の説明]
図１は、フラッシュメモリシステム１を概略的に示すブロック図である。図１に示したようにフラッシュメモリシステム１は、フラッシュメモリ２と、それを制御するメモリコントローラ３で構成されている。又、フラッシュメモリシステム１は、通常ホストシステム４に着脱可能に装着されて使用され、ホストシステム４に対して一種の外部記憶装置として用いられる。
【００２０】
尚、ホストシステム４としては、文字、音声、あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置が挙げられる。
【００２１】
フラッシュメモリ２は、ページ単位で読出し又は書込みを、ブロック単位で消去を実行するデバイスであり、例えば、１ブロックは３２ページで構成され、１ページは５１２バイトのユーザ領域と１６バイトの冗長領域で構成されている。
【００２２】
メモリコントローラ３は、ホストインターフェース制御ブロック５と、マイクロプロセッサ６と、ホストインターフェースブロック７と、ワークエリア８と、バッファ９と、フラッシュメモリインターフェースブロック１０と、ＥＣＣ（エラー・コレクション・コード）ブロック１１と、フラッシュメモリシーケンサブロック１２とから構成される。これら機能ブロックによって構成されるメモリコントローラ３は、一つの半導体チップ上に集積されている。以下に各ブロックの機能を説明する。
【００２３】
マイクロプロセッサ６は、メモリコントローラ３を構成する各機能ブロック全体の動作を制御する機能ブロックである。
【００２４】
ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を制御する機能ブロックである。ここで、ホストインターフェース制御ブロック５は、ホストインターフェースブロック７の動作を設定する動作設定レジスタ（図示せず）を備えており、この動作設定レジスタに基づきホストインターフェースブロック７は動作する。
【００２５】
ホストインターフェースブロック７は、ホストシステム４とデータ、アドレス情報、ステータス情報及び外部コマンド情報の授受を行なう機能ブロックである。すなわち、フラッシュメモリシステム１がホストシステム４に装着されると、フラッシュメモリシステム１とホストシステム４は、外部バス１３を介して相互に接続され、かかる状態において、ホストシステム４よりフラッシュメモリシステム１に供給されるデータ等は、ホストインターフェースブロック７を入口としてメモリコントローラ３の内部に取り込まれ、フラッシュメモリシステム１からホストシステム４に供給されるデータ等は、ホストインターフェースブロック７を出口としてホストシステム４に供給される。
【００２６】
さらに、ホストインターフェースブロック７は、ホストシステム４より供給されるホストアドレス及び外部コマンドを一時的に保持するタスクファイルレジスタ（図示せず）及びエラーが発生した場合にセットされるエラーレジスタ（図示せず）等を有している。本発明に係るフラッシュメモリシステム１では、ホストアドレスに関する情報が設定されるレジスタの情報に基づいて、アクセス対象のフラッシュメモリチップが決定される。
【００２７】
ワークエリア８は、フラッシュメモリ２の制御に必要なデータが一時的に格納される作業領域であり、複数のＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルによって構成される機能ブロックである。
【００２８】
バッファ９は、フラッシュメモリ２から読出したデータ及びフラッシュメモリ２に書込むデータを一時的に保持する機能ブロックである。すなわち、フラッシュメモリ２から読出したデータは、ホストシステム４の受取準備ができるまでバッファ９に保持され、フラッシュメモリ２に書込むデータは、フラッシュメモリ２の書込準備ができるまでバッファ９に保持される。
【００２９】
フラッシュメモリシーケンサブロック１２は、内部コマンドに基づきフラッシュメモリ２の動作を制御する機能ブロックである。フラッシュメモリシーケンサブロック１２は、複数のレジスタ（図示せず）を備え、この複数のレジスタに内部コマンドを実行する際に必要な情報が設定される。この複数のレジスタに内部コマンドを実行する際に必要な情報が設定されると、フラッシュメモリシーケンサブロック１２は、その情報に基づいて処理を実行する。ここで、「内部コマンド」とは、メモリコントローラ３からフラッシュメモリ２に与えられるコマンドであり、ホストシステム４からフラッシュメモリシステム１に与えられるコマンドである「外部コマンド」と区別される。
【００３０】
フラッシュメモリインターフェースブロック１０は、内部バス１４を介して、フラッシュメモリ２とデータ、アドレス情報、ステータス情報、内部コマンド情報及びデバイスＩＤ情報等の授受を行う機能ブロックである。
【００３１】
ＥＣＣブロック１１は、フラッシュメモリ２に書込むデ―タに付加されるエラーコレクションコードを生成するとともに、読出しデータに付加されたエラーコレクションコードに基づいて、読出したデータに含まれる誤りを検出・訂正する機能ブロックである。
【００３２】
[フラッシュメモリの説明]
フラッシュメモリシステムで、データが記憶されるＮＡＮＤ型フラッシュメモリは、ストレージデバイスへの用途として(ハードディスクの代わりになるものとして)開発された不揮発性メモリである。このＮＡＮＤ型フラッシュメモリは、ランダムアクセスを行なうことができず、書込みと読出しはページ単位で、消去はブロック単位で行なわれる。又、データの上書きができないので、データを書込むときは、消去されている領域にデータの書込みが行なわれる。
【００３３】
ＮＡＮＤ型フラッシュメモリは、このような特徴を有するため、通常、データの書替を行なう場合には、ブロック消去されている消去済ブロックに新たなデータ（書替後のデータ）を書込み、古いデータ（書替前のデータ）が書込まれていたブロックを消去するという処理を行なっている。このようなデータの書替を行なった場合、書替後のデータは書替前と異なるブロックに書込まれるため、ホストシステム側から与えられるアドレスに基づく論理ブロックアドレスと、フラッシュメモリ内でのブロックアドレスである物理ブロックアドレスとの対応関係は、データを書替える毎に動的に変化する。この論理ブロックアドレスと物理ブロックアドレスとの対応関係は、通常、その対応関係を示したアドレス変換テーブルによって管理されており、アドレス変換テーブルは、後述する対応論理ブロックアドレスに基づいて作成される。
【００３４】
上記ブロックとページの構成は、フラッシュメモリの仕様によってことなるが、一般的なフラッシュメモリでは、図２（ａ）に示したように、１ブロックが３２ページ（Ｐ０〜Ｐ３１）で構成され、各ページが５１２バイトのユーザ領域と１６バイトの冗長領域で構成されている。又、記憶容量の増加に伴い、図２（ｂ）に示したように、１ブロックが６４ページ（Ｐ０〜Ｐ６３）で構成され、各ページが２０４８バイトのユーザ領域と６４バイトの冗長領域で構成されているものも提供されている。
【００３５】
ここで、ユーザ領域は、主に、ホストシステムから供給されるデ―タが記憶される領域であり、冗長領域は、エラーコレクションコード、対応論理ブロックアドレス及びブロックステータス等の付加データが記憶される領域である。エラ―コレクションコードは、ユーザ領域に記憶されているデータに含まれる誤りを検出、訂正するための付加データであり、外部のＥＣＣブロックによって生成される。対応論理ブロックアドレスは、そのブロックにデータが格納されている場合に、そのブロックがどの論理ブロックアドレスに対応するかを示している。尚、そのブロックにデータが格納されていない場合は、対応論理ブロックアドレスも格納されていないので、対応論理ブロックアドレスが格納されているか否かで、そのブロックが消去済ブロックであるか否かを判断することもできる。つまり、対応論理ブロックアドレスが格納されていない場合は、消去済ブロックであると判断される。ブロックステータスは、そのブロックが不良ブロック（正常にデータの書込み等を行なうことができないブロック）であるか否かを示すフラグであり、そのブロックが不良ブロックであると判断された場合には、不良ブロックであることを示すフラグが設定される。
【００３６】
次に、ＮＡＮＤ型フラッシュメモリの回路構成について説明する。一般的なＮＡＮＤ型フラッシュメモリは、書込みデータ若しくは読出しデータを保持するためのレジスタと、データを記憶するメモリセルアレイによって構成されている。メモリセルアレイは、複数のメモリセルが直列に接続されたメモリセル群を複数備えており、ワード線によってメモリセル群の特定のメモリセルが選択される。このワード線によって選択されたメモリセルとレジスタの間で、データの複写（レジスタからメモリセルへの複写、若しくはメモリセルからレジスタへの複写）が行なわれる。
【００３７】
メモリセルアレイを構成するメモリセルは、２つのゲートを備えたＭＯＳトランジスタで構成されている。ここで、上側のゲートはコントロールゲートと、下側のゲートはフローティングゲートと呼ばれており、フローティングゲートに電荷（電子）を注入若しくはフローティングゲートから電荷（電子）を排出することによって、データの書込み若しくはデータの消去を行なっている。このフローティングゲートは周囲を絶縁体で囲まれているので、注入された電子は長期間にわたって保持される。尚、フローティングゲートに電子を注入するときは、コントロールゲートが高電位側となる高電圧を印加して電子を注入し、フローティングゲートから電子を排出するときは、コントロールゲートが低電位側となる高電圧を印加して電子を排出する。ここで、フローティングゲートに電子が注入されている状態（書込状態）が、論理値の「０」のデータに対応し、フローティングゲートから電子が排出されている状態（消去状態）が、論理値の「１」のデータに対応する。
【００３８】
［フラッシュメモリに対するアクセスの説明］
図３で、バッファ２１と付加データ用レジスタ２２は、メモリコントローラ２０内に構成されており、バッファ２１にはホストシステムから供給されるデータ、又はフラッシュメモリ２３から読み出されたデータが保持され、付加データ用レジスタ２２にはエラーコレクションコード等の付加データが設定される。一方、レジスタ２４とメモリセルアレイ２５は、フラッシュメモリ２３内に構成されており、レジスタ２４はメモリコントローラ２０から供給されるデータ又はメモリセルアレイ２５から出力されたデータを保持する。メモリセルアレイ２５はメモリコントローラ２０から供給されるデータを記憶する。
【００３９】
ホストシステムから供給されるデータをフラッシュメモリ２３に書込むときは、ホストシステムから供給されるデータがバッファ２１に保持され、バッファ２１に保持されたデータに対して作成されたエラーコレクションコードやその他の付加データが、付加データ用レジスタ２２に設定される。バッファ２１に保持されたユーザデータと付加データ用レジスタ２２に設定された付加データは、フラッシュメモリ２３に転送され、フラッシュメモリ２３内のレジスタ２４に保持される。レジスタ２４に保持されたユーザデータと付加データは、メモリコントローラ２０から指定されたページに複写（記憶）される。
【００４０】
フラッシュメモリ２３に記憶されているデータを読み出す場合は、メモリコントローラ２０から指定されたページに記憶されているデータが、メモリセルアレイ２５から出力されレジスタ２４に保持される。レジスタ２４に保持されたデータは、メモリコントローラ２０に転送され、バッファ２１と付加データ用レジスタ２２に保持される。その後、バッファ２１に保持されたデータは、ホストシステムに転送される。
【００４１】
本発明に係るフラッシュメモリシステムでは、図４に示したようにメモリコントローラ３２にマスタ側のフラッシュメモリ３３とスレーブ側のフラッシュメモリ３４が内部バス３６を介して接続されている。メモリコントローラ３２は、外部バス３５を介して接続されているホストシステム３１から供給される情報に従って、マスタ側のフラッシュメモリ３３又はスレーブ側のフラッシュメモリ３４にアクセスする。
【００４２】
本発明に係るフラッシュメモリシステムでは、ホストシステム３１から供給される書込先を指示する情報に基づいてアクセスするフラッシュメモリのチップが決定される。つまり、メモリコントローラ３２は、ホストシステム３１から供給される書込先を指示する情報に基づいて、基づいてアクセスするフラッシュメモリのチップを決定している。
【００４３】
上記、書込先を指示する情報は、通常、ＣＨＳ（Ｃｙｌｉｎｄｅｒ  Ｈｅａｄ  Ｓｅｃｔｏｒ）方式又はＬＢＡ（Ｌｏｇｉｃａｌ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓｉｎｇ）方式で供給される。図５は、書込先を指示する情報が設定されるレジスタを示している。ＣＨＳ（Ｃｙｌｉｎｄｅｒ  Ｈｅａｄ  Ｓｅｃｔｏｒ）方式では、シリンダレジスタ４１、デバイス・ヘッドレジスタ４２及びセクタレジスタ４３に書込先を指示する情報が設定される。ＬＢＡ（Ｌｏｇｉｃａｌ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓｉｎｇ）方式では、ＬＢＡレジスタ４４に書込先を指示する情報が設定される。
【００４４】
ＣＨＳ（Ｃｙｌｉｎｄｅｒ  Ｈｅａｄ  Ｓｅｃｔｏｒ）方式の場合、例えば、シリンダレジスタ４１が１６ビット、デバイス・ヘッドレジスタ４２が８ビット、セクタレジスタ４３が８ビットで構成されている。デバイス・ヘッドレジスタ４２は、デバイスのパラメータ用に４ビット、ヘッドのパラメータ用に４ビットが割当てられている。ここで、デバイス・ヘッドレジスタ４２のデバイスのパラメータ用に割当てられているビットの１つを、マスタ側のフラッシュメモリ３３又はスレーブ側のフラッシュメモリ３４を選択するためビットとし、そのビットの論理値（“０”と“１”）を、マスタ側のフラッシュメモリ３３又はスレーブ側のフラッシュメモリ３４の選択指示に割当てる。論理値“０”をマスタ側のフラッシュメモリ３３の選択指示に、論理値“１”をスレーブ側のフラッシュメモリ３４の選択指示とした場合、メモリコントローラ３２は、論理値“０”が設定されていれば、マスタ側のフラッシュメモリ３３にアクセスし、論理値“１”が設定されていれば、スレーブ側のフラッシュメモリ３４にアクセスする。従って、ホストシステム３１は、選択指示用のビットの論理値を適宜設定することにより、マスタ側のフラッシュメモリ３３とスレーブ側のフラッシュメモリ３４にアクセスすることができる。
【００４５】
ＬＢＡ（Ｌｏｇｉｃａｌ  Ｂｌｏｃｋ  Ａｄｄｒｅｓｓｉｎｇ）方式で使用されるＬＢＡレジスタ４４は、２８ビット又は４８ビットで構成されている。この方式の場合も同様に、ＬＢＡレジスタ４４の１つのビットを、マスタ側のフラッシュメモリ３３又はスレーブ側のフラッシュメモリ３４を選択するための情報とすれば、マスタ側のフラッシュメモリ３３又はスレーブ側のフラッシュメモリ３４の選択指示を行うことができる。
【００４６】
尚、上記選択指示を設定するレジスタは、ホストシステム側からアクセス可能なレジスタであれば、特に限定されることはない。選択指示に割当てられるビットのビット数や、そのビットに設定される論理値と選択指示の内容との対応関係も、特に限定されることはない。
【００４７】
マスタデータとスレーブデータを備えたシステムでは、上記マスタ側のフラッシュメモリ３３に、マスタデータが記憶され、スレーブ側のフラッシュメモリ３４にスレーブデータが保存される。このマスタデータが、システムの起動プログラムであった場合、通常はマスタ側のフラッシュメモリ３３に記憶されているマスタデータを使用してシステムが起動し、マスタデータから起動できない場合は、スレーブ側のフラッシュメモリ３４に保存されているスレーブデータを使用して起動する。但し、マスタ側のフラッシュメモリに記憶されるデータ、スレーブ側のフラッシュメモリ３４に記憶されるデータは、特に限定されない。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明に係るフラッシュメモリシステムを概略的に示すブロック図である。
【図２】図２は、フラッシュメモリにおけるブロックとページの構成を示す概略図である。
【図３】図３は、フラッシュメモリに対するアクセスを説明するための概略図である。
【図４】図４は、メモリコントローラにマスタ側のフラッシュメモリとスレーブ側のフラッシュメモリが接続された構成を概略的に示すブロック図である。
【図５】図５は、書込先を指示する情報が設定されるレジスタを概略的に示すブロック図である。
【図６】図６は、従来のメモリシステムを概略的に示すブロック図である。
【符号の説明】
【００４９】
１  フラッシュメモリシステム
２、３３、３４、５３、５５  フラッシュメモリ
３、３２、５２、５４  メモリコントローラ
４、３１、５１  ホストシステム
５  ホストインターフェース制御ブロック
６  マイクロプロセッサ
７  ホストインターフェースブロック
８  ワークエリア
９  バッファ
１０  フラッシュメモリインターフェースブロック
１１  ＥＣＣブロック
１２  フラッシュメモリシーケンサブロック
１３  外部バス
１４  内部バス
【図１】
2005293177.tif 000003
【図２】
2005293177.tif 000004
【図３】
2005293177.tif 000005
【図４】
2005293177.tif 000006
【図５】
2005293177.tif 000007
【図６】
2005293177.tif 000008