(57)【要約】【課題】  ＩＯパッドを介して入力されるデータを選択してプログラムを希望するデータパスだけをアクティブさせて、ページバッファへのデータロード速度を改善し、過度電流により電流消費を低減して電力損失を防止できるフラッシュメモリ素子を提供すること。【解決手段】  本発明は、データを入力するための入力レシーバと、前記入力レシーバに入力された前記データがプログラムするデータであるか、それとも消去するデータであるかを認識して、複数の制御信号を発生させるためのデータ選択部と、前記制御信号に応じて前記プログラムするデータのロードパスはイネーブルされ、前記消去するデータのロードパスはディセーブルされるデータロードパスと、前記データロードパスを介して入力された前記データを格納するためのページバッファとを備える。【選択図】図１
2005190648.tif 000002
【特許請求の範囲】
【請求項１】
データを入力するための入力レシーバと、
前記入力レシーバに入力された前記データがプログラムするデータであるか、それとも消去するデータであるかを認識して、複数の制御信号を発生させるためのデータ選択部と、
前記制御信号に応じて前記プログラムするデータのロードパスはイネーブルされ、前記消去するデータのロードパスはディセーブルされるデータロードパスと、
前記データロードパスを介して入力された前記データを格納するためのページバッファと
を備えることを特徴とするフラッシュメモリ素子。
【請求項２】
前記データ選択部は、イネーブル信号と前記複数のデータとを各々入力して前記複数の制御信号を出力するための複数のＮＯＲゲートを備えることを特徴とする請求項１に記載のフラッシュメモリ素子。
【請求項３】
前記イネーブル信号は、ローアクティブ信号であることを特徴とする請求項２に記載のフラッシュメモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子に関し、特に、ＩＯパッドを介して入力されるデータを選択してプログラムするデータロードパスをイネーブルさせ、消去するデータロードパスをディセーブルさせることによって、ロード速度を改善し消耗電流を低減できるフラッシュメモリ素子に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリセルにデータを入力するためには、データロード命令がフラッシュメモリ素子に印加され、ＩＯパッドを介してページバッファにアドレスを順次的に増加させながらデータをロードする方法を取っている。一般に、プログラムされるデータは、バイトまたはワード単位でページバッファに順次的に伝送される。プログラムされるデータ、すなわち、１ページ分量のデータが全てページバッファにロードされれば、ページバッファは格納されたデータをページプログラム命令によってメモリセルアレイに同時にプログラムされる。
【０００３】
ページバッファは、初期値で電源電圧(Ｖｃｃ)レベルの電位を維持している。すなわち、ページバッファはプログラムバイアス条件で初期値が設定されている。しかし、通常にＩＯパッドを介して入力されるデータは、データパスを介してページバッファに電源電圧(Ｖｃｃ)レベルや接地電圧(Ｖｓｓ)レベルとして継続的に用いられるようになる。
【０００４】
ＮＡＮＤ型フラッシュメモリ素子の場合はその回数が５１２×８ビットであり、５１２回のデータロードしなければならない。これにより、データロード過程の中でデータが前データと極性が反対の場合は電流の消費が増加し、８ビットが動く時も電力消費が大きくなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、ＩＯパッドを介して入力されるデータを選択してプログラムするデータパスだけをアクティブにして、ページバッファへのデータロード速度を改善し、過度電流により電流消費を低減して電力損失を防止できるフラッシュメモリ素子を提供する。
【課題を解決するための手段】
【０００６】
本発明に係るフラッシュメモリ素子は、データを入力するための入力レシーバと、前記入力レシーバに入力された前記データがプログラムするデータであるか、それとも消去するデータであるかを認識して、複数の制御信号を発生させるためのデータ選択部と、前記制御信号に応じて前記プログラムするデータのロードパスはイネーブルされ、前記消去するデータのロードパスはディセーブルされるデータロードパスと、前記データロードパスを介して入力された前記データを格納するためのページバッファとを備える。
【０００７】
前記データ選択部は、イネーブル信号と前記複数のデータとを各々入力して前記複数の制御信号を出力するための複数のＮＯＲゲートを備える。
【０００８】
前記イネーブル信号はローアクティブ信号である。
【発明の効果】
【０００９】
上述したように、本発明によれば、ＩＯパッドを介して入力されるデータを選択して、プログラムするデータロードパスをイネーブルさせ、消去するデータロードパスをディセーブルさせた後、次のデータがロードされる時ロード速度を改善し消費電流を低減できるため、電力消費を改善できる。
【発明を実施するための最良の形態】
【００１０】
以下、添付した図面を参照しながら本発明の実施の形態を詳細に説明する。
【００１１】
図１は、本発明に係るＮＡＮＤ型フラッシュメモリ素子の構成図である。
【００１２】
プログラムしようとするデータ×８がＩＯパッドを介して入力レシーバ１０に入力される。このデータに対してデータ選択部２０でプログラムするデータ「０」であるか、それとも消去するデータ「１」であるかを認識して、各々の制御信号ｃｔｒｌ<０:７>を発生させる。制御信号ｃｔｒｌ<０:７>を利用してデータロードパス３０の中から実際プログラムしようとするビットのデータロードパス３０のみをイネーブルさせる。反対に、消去ビットのパスはディセーブルさせ、予めページバッファ４０の初期状態(消去バイアス)を維持するようになる。
【００１３】
こういう一回のロードパスのセットアップは次の５１２回のデータロード時にデータロードパスの変更なしに直に所望のページバッファに直接ロードできるようになる。したがって、さらに速いプログラムを具現でき、スイッチングによる電流消費を低減できる。
【００１４】
図２は、本発明に係るデータ選択部の回路図であって、イネーブル信号ＥＮｂと入力レシーバ１０を介して入力された入力データＩＯ<０:７>を各々入力する複数のＮＯＲゲート２１ないし２８から構成される。
【００１５】
データ入力イネーブル信号ＥＮｂがローレベルにアクティブになった状態において、ＩＯレシーバー１０を介して入力された入力データＩＯ<０:７>をＮＯＲゲート２１ないし２８が各々論理組み合わせし、それにより各々の制御信号ｃｔｒｌ<０:７>を出力する。例えば、イネーブル信号ＥＮｂがローレベルで入力されて第１入力データＩＯ０がプログラムするデータとしてローレベルで入力されれば、第１ＮＯＲゲート２１は、これらを論理組み合わせてハイレバルの第１制御信号ｃｔｒｌ０を出力する。一方、イネーブル信号ＥＮｂがローレベルで入力され、第２入力データＩＯ１が消去するデータとしてハイレバルで入力されれば、第２ＮＯＲゲート２２は、これらを論理組合してローレベルの第２制御信号ｃｔｒｌ１を出力する。このような方法により消去するデータとプログラムするデータとのデータロードパス３０を区分する。
【００１６】
制御信号ｃｔｒｌ<０:７>がハイレバルである場合、データロードパス３０をイネーブルさせ、ローレベルである場合、データロードパス３０をディセーブルさせる。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るフラッシュメモリ素子の構成図である。
【図２】本発明に係るデータ選択部の回路図である。
【符号の説明】
【００１８】
１０      入力レシーバ
２０      データ選択部
３０      データロードパス
４０      ページバッファ
２１ないし２８      ＮＯＲゲート
【図１】
2005190648.tif 000003
【図２】
2005190648.tif 000004