(57)【要約】【課題】消費電流を削減でき、かつ、安定性を保つ高スルーレートの差動増幅回路を提供する。【解決手段】Ｐ型ＭＯＳ出力トランジスタＭ１５のゲート電圧をゲートに入力したトランジスタＭ１８と定電流源トランジスタＭ１７を直列に接続した構成の電流源回路をＰ型ＭＯＳ差動入力部１の定電流源トランジスタＭ１に並列に接続したＰ型ＭＯＳ副電流源６と、Ｎ型ＭＯＳ出力トランジスタＭ１６のゲート電圧をゲートに入力したトランジスタＭ１９と定電流源トランジスタＭ２０を直列に接続した構成の電流源回路をＮ型ＭＯＳ差動入力部２の定電流源トランジスタＭ６に並列に接続したＮ型ＭＯＳ副電流源７とを組み合わせたことを特徴とする。【選択図】図１
2005192260.tif 000002
【特許請求の範囲】
【請求項１】
同じ非反転入力端子と反転入力端子に入力が接続され、第1の導電性を有するトランジスタで構成された第１の差動入力部と前記第1の導電性と異なる第２の導電性を有するトランジスタで構成された第２の差動入力部を設け、
前記第１の差動入力部の出力で駆動される第１のカレントミラー回路を設け、
前記第２の差動入力部の出力で駆動される第２のカレントミラー回路を設け、
前記第２のカレントミラー回路の出力で駆動される第１の出力トランジスタと前記第２のカレントミラー回路の出力で駆動される第２の出力トランジスタを有するプッシュプル出力段を設け、
ゲートに入力される電圧に応じた電流を出力する定電流源トランジスタと、前記プッシュプル出力段の前記第１の出力トランジスタと共通のゲート電圧がゲートに入力されたトランジスタとを直列に接続した副電流源を設け、
前記副電流源を前記第１の差動入力部の定電流源トランジスタに並列に接続したことを特徴とする
高スルーレート差動増幅回路。
【請求項２】
第１の導電性を有するトランジスタで構成され、非反転入力端子と反転入力端子に入力が接続された差動入力部を設け、
前記第１の導電性と異なる第２の導電性を有するトランジスタで構成され、前記差動入力部の出力で駆動される第1のカレントミラー回路を設け、
前記第１の導電性を有するトランジスタで構成され、前記第１のカレントミラー回路で駆動される第２のカレントミラー回路を設け、
前記第２のカレントミラー回路の出力で駆動される前記第１の導電性を有する出力トランジスタと前記第１のカレントミラー回路の出力で駆動される前記第２の導電性を有する出力トランジスタを有するプッシュプル出力段を設け、
ゲートに入力される電圧に応じた電流を出力する前記第１の導電性を有する定電流源トランジスタと、前記プッシュプル出力段の前記第１の導電性を有する出力トランジスタと共通のゲート電圧がゲートに入力された前記第１の導電性を有するトランジスタとを直列に接続した副電流源を設け、
前記副電流源を前記差動入力部の定電流源トランジスタに並列に接続したことを特徴とする
高スルーレート差動増幅回路。
【請求項３】
各走査線と各データ線との交差点に画素が配置されたアクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とから構成され、前記駆動装置は、請求項１または２の何れかの高スルーレート差動増幅回路の出力段の出力を前記データ線に接続して構成した
液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は差動増幅回路の中でも、特に液晶表示装置のドライバに使用される高スルーレート差動増幅回路に関するものである。
【背景技術】
【０００２】
従来のＲａｉｌ−ｔｏ−ｒａｉｌ差動増幅回路は図３に示すように構成されている。
トランジスタＭ１，Ｍ２，Ｍ３で構成されるＰ型ＭＯＳ差動入力部１と、トランジスタＭ４，Ｍ５，Ｍ６で構成されるＮ型ＭＯＳ差動入力部２と、トランジスタＭ７，Ｍ８，Ｍ９，Ｍ１０で構成されるカレントミラー回路３と、トランジスタＭ１１，Ｍ１２，Ｍ１３，Ｍ１４で構成されるカレントミラー回路４と、トランジスタＭ１５，Ｍ１６で構成されるプッシュプル出力段５とを主要部とし、Ｖｄｄは正側電源電圧、Ｖｓｓは負側電源電圧である。
【０００３】
非反転入力（＋）はトランジスタＭ３，Ｍ５のゲートに接続され、反転入力（−）はトランジスタＭ２，Ｍ４のゲートに接続されている。トランジスタＭ２，Ｍ３からのＰ型ＭＯＳ差動入力部１の出力は、カレントミラー回路４に入力され、トランジスタＭ４，Ｍ５からのＮ型ＭＯＳ差動入力部２の出力は、カレントミラー回路３に入力されている。カレントミラー回路３とカレントミラー回路４とは抵抗器Ｒ１，Ｒ２で接続されており、プッシュプル出力段５のトランジスタＭ１５のゲートはトランジスタＭ１０と抵抗器Ｒ２の一端との接続点に接続され、プッシュプル出力段５のトランジスタＭ１６のゲートはトランジスタＭ１２と抵抗器Ｒ２の他端との接続点に接続されている。また、抵抗器Ｒ１，Ｒ２はＭＯＳトランジスタなどでも構成できる。
【０００４】
Ｃ１とＣ２は位相補償容量、Ｖｂ１〜Ｖｂ４はそれぞれのトランジスタが適切に動作するように設定されたバイアス電圧である。ここではプッシュプル出力段５の出力と負側電源電圧Ｖｓｓの間に外部負荷ＣＬが接続されている。
【０００５】
Ｐ型ＭＯＳ差動入力部１の定電流源となるトランジスタＭ１に流れる電流を（Ｉｍ１）とし、Ｎ型ＭＯＳ差動入力部２の定電流源となるトランジスタＭ６に流れる電流を（Ｉｍ６）とする。非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）が等しい状態、すなわち、定常状態ではＰ型ＭＯＳ差動入力部１のトランジスタＭ２，Ｍ３に流れる電流は共に（Ｉｍ１）・（１／２）であり、Ｎ型ＭＯＳ差動入力部２のトランジスタＭ４，Ｍ５に流れる電流は共に（Ｉｍ６）・（１／２）である。
【０００６】
定常状態から非反転入力電圧（Ｖｉｎ＋）が反転入力電圧（Ｖｉｎ−）より高い電圧の状態に変化するときには、Ｐ型ＭＯＳ入力側では定電流（Ｉｍ１）の大部分がトランジスタＭ２に流れ、トランジスタＭ１３に流れる電流が増加するのでカレントミラー回路４によりトランジスタＭ１２，Ｍ１４に流れる電流も増加し、出力トランジスタＭ１６のゲート電圧が下がり出力トランジスタＭ１６に流れる電流が減少し外部負荷ＣＬの引き込み電流が減少し、出力トランジスタＭ１５のゲート電圧も下がるのでＭ１５に流れる電流が増加し外部負荷ＣＬを充電する。このときＮ型ＭＯＳ入力側では定電流（Ｉｍ６）の大部分がトランジスタＭ５に流れ、トランジスタＭ１０に流れる電流が減少し、出力トランジスタＭ１５のゲート電圧が下がるのでＭ１５に流れる電流が増加し外部負荷ＣＬを充電し、出力電圧Ｖｏｕｔが上昇する。
【０００７】
定常状態から（Ｖｉｎ＋）が（Ｖｉｎ−）より低い電圧の状態に変化するときには、Ｐ型ＭＯＳ入力側では定電流（Ｉｍ１）の大部分がトランジスタＭ３に流れ、トランジスタＭ１２に流れる電流が減少するので、出力トランジスタＭ１６のゲート電圧が上がりＭ１６に流れる電流が増加し外部負荷ＣＬの引き込み電流が増加する。
【０００８】
このときＮ型ＭＯＳ入力側では定電流（Ｉｍ６）の大部分がトランジスタＭ４に流れ、トランジスタＭ７に流れる電流が増加するのでカレントミラー回路３によりトランジスタＭ８，Ｍ１０に流れる電流も増加し、出力トランジスタＭ１５のゲート電圧が上がるので出力トランジスタＭ１５に流れる電流が減少し外部負荷ＣＬに対する充電速度が減少し、出力トランジスタＭ１６のゲート電圧も上がるので出力トランジスタＭ１６に流れる電流が増加し外部負荷ＣＬの引き込み電流が増加し、出力電圧Ｖｏｕｔが下降する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
近年、ＴＶやパソコン用ディスプレイなどに使用される液晶表示装置の大画面化、高精細化が進んでいる。それに伴いソースドライバにはより大きな負荷をより高速に駆動する能力が必要とされている。
【００１０】
図６に液晶表示装置の概略を示す。
ここで液晶パネル１０は、各走査線１１と各データ線１２との交差点に画素１３が配置されたアクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とから構成され、前記駆動装置１４は、コントローラ１５によって制御される各ソースドライバ１６と各ゲートドライバ１７で構成されている。
【００１１】
ソースドライバ１６はコントローラ１５からの信号を受けて画素１３を駆動し、ゲートドライバ１７はＴＦＴ（薄膜トランジスタ）１８のゲートをスイッチングする。
例えば、ＸＧＡ（１０２４×７６８）の液晶パネルの場合には１０２４×３（Ｒ，Ｇ，Ｂ）＝３０７２本の出力が必要なので、出力数３８４本のソースドライバでは、３０７２／３８４＝８チップのソースドライバが使用されている。
【００１２】
そして出力数３８４本のソースドライバ１チップには３８４個の差動増幅回路が搭載されている。
ＵＸＧＡ（１６００×１２００）やＱＸＧＡ（２０４８×１５３６）などのようにより高精細な液晶パネルに対応するため、出力数４８０本や５１６本というソースドライバが要望され、この場合にはソースドライバ１６の１チップに４８０個や５１６個もの差動増幅回路が搭載される。
【００１３】
液晶パネル１０の大画面化、高精細化によりソースドライバ１６は、消費電力を抑えたままで、より大きな負荷を高速に駆動する能力が必要となっている。そのためにはソースドライバ１６に搭載される差動増幅回路としては、消費電流を抑え、大きなスルーレートが必要となる。
【００１４】
さらにソースドライバ１６には、前述のように多数の差動増幅回路が搭載されるので、チップ面積を増大しないようにできる限り回路面積の小さい簡単な回路の追加でスルーレートを向上することが必要である。
【００１５】
ソースドライバは大きなダイナミックレンジが必要なため従来の技術の差動増幅回路のようなＲａｉｌ−ｔｏ−ｒａｉｌの増幅器が用いられる場合が多い。このような差動増幅回路において外部負荷を駆動するときのスルーレートは差動入力部の電流値に比例し、位相補償容量の容量値に逆比例する。このとき回路面積を増大させないようにスルーレート向上回路の追加を行わず、スルーレートを向上するには、差動入力部の定電流源トランジスタＭ１、Ｍ６の電流Ｉｍ１、Ｉｍ６を増加させるか、位相補償容量Ｃ１，Ｃ２を小さくするという手段がある。
【００１６】
しかし、差動入力部の電流を増加させると定常電流が増加するので消費電流が増大し、位相補償容量を小さくすると安定性が失われるという課題がある。
本発明は消費電流を増大させることなくかつ、安定性を保つことができ、回路面積の増大を抑えた高スルーレートな差動増幅回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の第１の特徴を有する高スルーレート差動増幅回路は、同じ非反転入力端子と反転入力端子に入力が接続され、第1の導電性を有するトランジスタで構成された第１の差動入力部と前記第1の導電性と異なる第２の導電性を有するトランジスタで構成された第２の差動入力部を設け、前記第１の差動入力部の出力で駆動される第１のカレントミラー回路を設け、前記第２の差動入力部の出力で駆動される第２のカレントミラー回路を設け、前記第２のカレントミラー回路の出力で駆動される第１の出力トランジスタと前記第２のカレントミラー回路の出力で駆動される第２の出力トランジスタを有するプッシュプル出力段を設け、ゲートに入力される電圧に応じた電流を出力する定電流源トランジスタと、前記プッシュプル出力段の前記第１の出力トランジスタと共通のゲート電圧がゲートに入力されたトランジスタとを直列に接続した副電流源を設け、前記副電流源を前記第１の差動入力部の定電流源トランジスタに並列に接続したことを特徴とし、高スルーレートが必要なときに差動入力部の電流を増加させられるように、出力トランジスタのゲート電圧をゲートに入力したトランジスタと定電流源トランジスタを直列に接続した構成の電流源回路を差動回路の副電流源として使用し定常電流を低電流化している。
【００１８】
本発明の第２の特徴を有する高スルーレート差動増幅回路は、第1の導電性を有するトランジスタで構成され、非反転入力端子と反転入力端子に入力が接続された差動入力部を設け、前記第1の導電性と異なる第２の導電性を有するトランジスタで構成され、前記差動入力部の出力で駆動される第1のカレントミラー回路を設け、前記第1の導電性を有するトランジスタで構成され、前記第1のカレントミラー回路で駆動される第２のカレントミラー回路を設け、前記第２のカレントミラー回路の出力で駆動される前記第1の導電性を有する出力トランジスタと前記第１のカレントミラー回路の出力で駆動される前記第２の導電性を有する出力トランジスタを有するプッシュプル出力段を設け、ゲートに入力される電圧に応じた電流を出力する前記第1の導電性を有する定電流源トランジスタと、前記プッシュプル出力段の前記第1の導電性を有する出力トランジスタと共通のゲート電圧がゲートに入力された前記第1の導電性を有するトランジスタとを直列に接続した副電流源を設け、前記副電流源を前記差動入力部の定電流源トランジスタに並列に接続したことを特徴とする。
【００１９】
本発明の請求項３記載の液晶表示装置は、各走査線と各データ線との交差点に画素が配置されたアクティブマトリクス液晶パネルと、この液晶パネルを駆動する駆動装置とから構成され、前記駆動装置は、第１の特徴または第２の特徴を有する高スルーレート差動増幅回路の何れかの出力段の出力を前記データ線に接続して構成したことを特徴とする。
【発明の効果】
【００２０】
以上のように本発明によると、スルーレートが必要なときには副電流源が差動入力部の電流を補うので、差動入力部の定電流源の電流は従来の回路より小さい値に設定でき、位相補償容量を小さくする必要がない。よって、差動増幅回路の消費電流を削減でき、安定性を保ちつつ、スルーレートを向上することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の各実施の形態を図１〜図５に基づいて説明する。
なお、従来例を示す図３と同様の作用を成すものには同一の符号を付けて説明する。
（実施の形態１）
図１は本発明の（実施の形態１）を示し、トランジスタＭ１７，Ｍ１８で構成されるＰ型ＭＯＳ副電流源６と、トランジスタＭ１９，Ｍ２０で構成されるＮ型ＭＯＳ副電流源７とが、従来例を示す図３の回路に追加されている点が異なっている。
【００２２】
このＰ型ＭＯＳ副電流源６は、定電流源トランジスタＭ１７とＰ型ＭＯＳ出力トランジスタＭ１５のゲート電圧をゲートに入力したトランジスタＭ１８とを直列に接続した電流源回路を、Ｐ型ＭＯＳ差動入力部１の定電流源トランジスタＭ１に並列に接続して構成されている。
【００２３】
Ｎ型ＭＯＳ副電流源７は、定電流源トランジスタＭ２０とＮ型ＭＯＳ出力トランジスタＭ１６のゲート電圧をゲートに入力したトランジスタＭ１９とを直列に接続した電流源回路を、Ｎ型ＭＯＳ差動入力部２の定電流源トランジスタＭ６に並列に接続して構成されている。
【００２４】
非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）が等しい状態、すなわち、定常状態ではトランジスタＭ１８，Ｍ１９はカットオフしており、Ｐ型ＭＯＳ副電流源６，Ｎ型ＭＯＳ副電流源７の電流は流れない。よって、定常状態ではＰ型ＭＯＳ差動入力部１のトランジスタＭ２，Ｍ３に流れる電流は共に（Ｉｍ１）・（１／２）であり、Ｎ型ＭＯＳ差動入力部２のトランジスタＭ４，Ｍ５に流れる電流は共に（Ｉｍ６）・（１／２）である。なお、ここでの（Ｉｍ１），（Ｉｍ６）は従来のものより小さい電流値である。
【００２５】
定常状態から（Ｖｉｎ＋）が（Ｖｉｎ−）より高い電圧の状態に変化するとき、Ｐ型ＭＯＳ入力側では定電流（Ｉｍ１）の大部分がトランジスタＭ２に流れトランジスタＭ１３に流れる電流が増加するので、カレントミラー回路４によりトランジスタＭ１２，Ｍ１４に流れる電流も増加し、Ｎ型ＭＯＳ出力トランジスタＭ１６のゲート電圧が下がりＮ型ＭＯＳ出力トランジスタＭ１６に流れる電流が減少し外部負荷ＣＬの引き込み電流が減少し、Ｐ型ＭＯＳ出力トランジスタＭ１５のゲート電圧も下がるのでＰ型ＭＯＳ出力トランジスタＭ１５に流れる電流が増加し外部負荷ＣＬを充電する。このときＮ型ＭＯＳ入力側では定電流（Ｉｍ６）の大部分がトランジスタＭ５に流れ、トランジスタＭ１０に流れる電流が減少し、Ｐ型ＭＯＳ出力トランジスタＭ１５のゲート電圧が下がるのでＰ型ＭＯＳ出力トランジスタＭ１５に流れる電流が増加し外部負荷ＣＬを充電し、出力電圧Ｖｏｕｔが上昇する。
【００２６】
このように従来の差動増幅回路と同様に出力トランジスタＭ１５およびＭ１６のゲート電圧が下がるのでトランジスタＭ１９はカットオフしたままであるのでＮ型ＭＯＳ副電流源７は動作しないが、トランジスタＭ１８がオンしＰ型ＭＯＳ副電流源６がＰ型ＭＯＳ差動入力部１の電流を増加させることにより、トランジスタＭ２に流れる電流がより増加しトランジスタＭ１３に流れる電流がより増加し、カレントミラー回路４によりトランジスタＭ１２，Ｍ１４に流れる電流もより増加し、従来の回路のときよりも出力トランジスタＭ１５，Ｍ１６のゲート電圧が早く下がり出力トランジスタＭ１５に流れる電流が一層増加し外部負荷ＣＬを急速に充電し出力電圧Ｖｏｕｔが急上昇する。よってスルーレートが向上する。
【００２７】
定常状態から（Ｖｉｎ＋）が（Ｖｉｎ−）より低い電圧の状態に変化するとき、Ｐ型ＭＯＳ入力側では定電流（Ｉｍ１）の大部分がトランジスタＭ３に流れ、トランジスタＭ１２に流れる電流が減少するので、出力トランジスタＭ１６のゲート電圧が上がり出力トランジスタＭ１６に流れる電流が増加し外部負荷ＣＬの引き込み電流が増加する。このときＮ型ＭＯＳ入力側では定電流（Ｉｍ６）の大部分がトランジスタＭ４に流れ、トランジスタＭ７，Ｍ９に流れる電流が増加するのでカレントミラー回路３によりトランジスタＭ８，Ｍ１０に流れる電流も増加し、出力トランジスタＭ１５のゲート電圧が上がるので出力トランジスタＭ１５に流れる電流が減少し外部負荷ＣＬに対する充電速度が減少し、出力トランジスタＭ１６のゲート電圧も上がるので出力トランジスタＭ１６に流れる電流が増加し外部負荷ＣＬを放電し、出力電圧Ｖｏｕｔが下降する。
【００２８】
このように従来の差動増幅回路と同様に出力トランジスタＭ１５及びＭ１６のゲート電圧が上がるのでトランジスタＭ１８はカットオフしたままであるのでＰ型ＭＯＳ副電流源６は動作しないが、トランジスタＭ１９がオンしＮ型ＭＯＳ副電流源７がＮ型ＭＯＳ差動入力部２の電流を増加させることにより、トランジスタＭ４に流れる電流がより増加しトランジスタＭ７に流れる電流がより増加し、カレントミラー回路３によりトランジスタＭ８，Ｍ１０に流れる電流もより増加し、従来の回路のときよりも出力トランジスタＭ１５，Ｍ１６のゲート電圧が早く上がり出力トランジスタＭ１６に流れる電流が一層増加し外部負荷ＣＬを急速に放電し出力電圧Ｖｏｕｔが急下降する。よってスルーレートが向上する。
【００２９】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧８．５ボルト、外部負荷５０ｋΩ＋８０ｐＦであり、出力ノードＶｏｕｔと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Ｖｉｎ＋に立ち上がり時は０．１ボルトから８．４ボルト、立ち下がり時は８．４ボルトから０．１ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Ｖｏｕｔが目標電圧の９０％に到達するまでの時間を測定した。
【００３０】
入力信号が立ち上がるとき、図３に示した従来の構成では４．８μｓであったのに対して、この図１に示した（実施の形態１）の構成では３．５μｓとスルーレートが改善された。
【００３１】
入力信号が立ち下がるとき、図３に示した従来の構成では４．７μｓであったのに対して、この図１に示した（実施の形態１）の構成では３．４μｓとスルーレートが改善された。
【００３２】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
また、この（実施の形態１）では、上記のように定常状態からＶｉｎ＋がＶｉｎ−より高い電圧の状態に変化するとき、トランジスタＭ１８がオンしＰ型ＭＯＳ副電流源６が動作するが、Ｐ型ＭＯＳ副電流源６が流す電流は定電流源トランジスタＭ１７のゲートに入力されるバイアス電圧で決まる電流値に制限でき、瞬時電流の増加を制限することができる。また、定常状態からＶｉｎ＋がＶｉｎ−より低い電圧の状態に変化するとき、トランジスタＭ１９がオンしＮ型ＭＯＳ副電流源７が動作するが、Ｎ型ＭＯＳ副電流源７の流す電流は定電流源トランジスタＭ２０のゲートに入力されるバイアス電圧で決まる電流値に制限でき、瞬時電流の増加を制限することができるので、液晶駆動装置のように多数の差動増幅器が同時に負荷を駆動する場合に起こりやすい、瞬時電流による電源電圧の変動を抑えることができる。
【００３３】
この（実施の形態１）ではＮ型ＭＯＳ副電流源７とＰ型ＭＯＳ副電流源６の両方を設けたが、副電流源はＮ型ＭＯＳ副電流源７とＰ型ＭＯＳ副電流源６のどちらか一方だけでもよい。
【００３４】
（実施の形態２）
図２は本発明の（実施の形態２）を示し、トランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４で構成されるＮ型ＭＯＳ副電流源８と、トランジスタＭ２５，Ｍ２６，Ｍ２７，Ｍ２８で構成されるＰ型ＭＯＳ副電流源９とが、従来例を示す図３の回路に追加されている点が異なっている。
【００３５】
Ｎ型ＭＯＳ副電流源８は、定電流源トランジスタＭ２１とＰ型ＭＯＳ出力トランジスタＭ１５のゲート電圧をゲートに入力したトランジスタＭ２２とを直列に接続した電流源回路を、カレントミラー回路により極性反転させＮ型ＭＯＳ差動入力部２の定電流源トランジスタＭ６に並列に接続して構成されている。
【００３６】
Ｐ型ＭＯＳ副電流源９は、定電流源トランジスタＭ２８とＮ型ＭＯＳ出力トランジスタＭ１６のゲート電圧をゲートに入力したトランジスタＭ２７とを直列に接続した電流源回路を、カレントミラー回路により極性反転させＰ型ＭＯＳ差動入力部１の定電流源トランジスタＭ１に並列に接続して構成されている。
【００３７】
非反転入力電圧（Ｖｉｎ＋）と反転入力電圧（Ｖｉｎ−）が等しい状態、すなわち、定常状態ではトランジスタＭ２２，Ｍ２７はカットオフしておりＮ型ＭＯＳ副電流源８及びＰ型ＭＯＳ副電流源９の電流は流れない。よって、定常状態ではＰ型ＭＯＳ差動入力部１のトランジスタＭ２，Ｍ３に流れる電流は共に（Ｉｍ１）・（１／２）であり、Ｎ型ＭＯＳ差動入力部２のトランジスタＭ４，Ｍ５に流れる電流は共に（Ｉｍ６）・（１／２）である。なお、ここでの（Ｉｍ１），（Ｉｍ６）は従来のものより小さい電流値である。
【００３８】
定常状態から（Ｖｉｎ＋）が（Ｖｉｎ−）より高い電圧の状態に変化するとき、従来の差動増幅回路の場合と同様に出力トランジスタＭ１５，Ｍ１６のゲート電圧が下がる。よって、トランジスタＭ２７はカットオフしたままであるのでＰ型ＭＯＳ副電流源９は動作しないが、トランジスタＭ２２がオンし、定電流源トランジスタＭ２１の電流がトランジスタＭ２３に流れカレントミラーされトランジスタＭ２４にも電流が流れるので、Ｎ型ＭＯＳ副電流源８がＮ型ＭＯＳ差動入力部２の電流を増加させることにより、トランジスタＭ５に流れる電流がより増加し、トランジスタＭ１０に流れる電流がより減少し出力トランジスタＭ１５のゲート電圧がより下がるので、従来の回路のときよりも出力トランジスタＭ１５に流れる電流が一層増加し外部負荷ＣＬを急速に充電し出力電圧Ｖｏｕｔが急上昇する。よってスルーレートが向上する。
【００３９】
定常状態から（Ｖｉｎ＋）が（Ｖｉｎ−）より低い電圧の状態に変化するとき、従来の差動増幅回路の場合と同様に出力トランジスタＭ１５，Ｍ１６のゲート電圧が上がる。よって、トランジスタＭ２２はカットオフしたままであるのでＮ型ＭＯＳ副電流源８は動作しないが、トランジスタＭ２７がオンし、定電流源トランジスタＭ２８の電流がトランジスタＭ２５に流れカレントミラーされトランジスタＭ２６にも電流が流れるので、Ｐ型ＭＯＳ副電流源９がＰ型ＭＯＳ差動入力部１の電流を増加させることにより、トランジスタＭ３に流れる電流がより増加しトランジスタＭ１２に流れる電流がより減少し出力トランジスタＭ１６のゲート電圧がより上がるので、従来の回路のときよりも出力トランジスタＭ１６に流れる電流が一層増加し、外部負荷ＣＬを急速に放電し出力電圧Ｖｏｕｔが急下降する。よってスルーレートが向上する。
【００４０】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧８．５ボルト、外部負荷５０ｋΩ＋８０ｐＦであり、出力ノードＶｏｕｔと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Ｖｉｎ＋に立ち上がり時は０．１ボルトから８．４ボルト、立ち下がり時は８．４ボルトから０．１ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Ｖｏｕｔが目標電圧の９０％に到達するまでの時間を測定した。
【００４１】
入力信号が立ち上がるとき、図３に示した従来の構成では４．８μｓであったのに対して、この図２に示した（実施の形態２）の構成では３．４μｓとスルーレートが改善された。
【００４２】
入力信号が立ち下がるとき、図３に示した従来の構成では４．７μｓであったのに対して、この図２に示した（実施の形態２）の構成では３．３μｓとスルーレートが改善された。
【００４３】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
この（実施の形態２）ではＮ型ＭＯＳ副電流源８とＰ型ＭＯＳ副電流源９の両方を設けたが、副電流源はＮ型ＭＯＳ副電流源８とＰ型ＭＯＳ副電流源９のどちらか一方だけでもよい。
【００４４】
（実施の形態３）
図４は本発明の（実施の形態３）を示し、（実施の形態１）におけるＰ型ＭＯＳ副電流源６における定電流源トランジスタＭ１７を省くとともに、Ｎ型ＭＯＳ副電流源７における定電流源トランジスタＭ２０を省いて構成されている。
【００４５】
つまり、出力段５の出力トランジスタＭ１５のゲート電圧をゲートに入力したトランジスタＭ１８の電流源回路が、Ｐ型ＭＯＳ差動入力部１の定電流源トランジスタＭ１に並列に接続して構成され、出力段５の出力トランジスタＭ１６のゲート電圧をゲートに入力したトランジスタＭ１９の電流源回路が、Ｎ型ＭＯＳ差動入力部２の定電流源トランジスタＭ６に並列に接続して構成されている。その他は（実施の形態１）と同様である。
【００４６】
液晶駆動装置のように多数の差動増幅器が同時に負荷を駆動する場合であっても、電源配線が十分に確保できるなどして電源電圧の変動をあまり考慮しなくてよい場合には、この（実施の形態３）の構成を採用することにより、（実施の形態１）に比べて回路面積の増大を抑えた高スルーレートな差動増幅回路を実現できる。
【００４７】
動作は（実施の形態１）とほぼ同様であるので、異なる部分の説明をする。
定常状態からＶｉｎ＋がＶｉｎ−より高い電圧の状態に変化するとき、トランジスタＭ１８がオンしＰ型ＭＯＳ副電流源６が動作する。（実施の形態１）ではＰ型ＭＯＳ副電流源６が流す電流は定電流源トランジスタＭ１７のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この（実施の形態３）では定電流源トランジスタＭ１７がないので電流が制限されず、Ｐ型ＭＯＳ副電流源６が流す電流は（実施の形態１）より増加するのでスルーレートがより向上する。
【００４８】
また、定常状態からＶｉｎ＋がＶｉｎ−より低い電圧の状態に変化するとき、トランジスタＭ１９がオンしＮ型ＭＯＳ副電流源７が動作する。（実施の形態１）ではＮ型ＭＯＳ副電流源７の流す電流は定電流源トランジスタＭ２０のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この（実施の形態３）では定電流源トランジスタＭ２０がないので電流が制限されず、Ｎ型ＭＯＳ副電流７が流す電流は（実施の形態１）より増加するのでスルーレートがより向上する。
【００４９】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧８．５ボルト、外部負荷５０ｋΩ＋８０ｐＦであり、出力ノードＶｏｕｔと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Ｖｉｎ＋に立ち上がり時は０．１ボルトから８．４ボルト、立ち下がり時は８．４ボルトから０．１ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Ｖｏｕｔが目標電圧の９０％に到達するまでの時間を測定した。
【００５０】
入力信号が立ち上がるとき、図３に示した従来の構成では４．８μｓであったのに対して、この図４に示した（実施の形態３）の構成では２．１μｓとスルーレートが改善された。
【００５１】
入力信号が立ち下がるとき、図３に示した従来の構成では４．７μｓであったのに対して、この図４に示した（実施の形態３）の構成では１．９μｓとスルーレートが改善された。
【００５２】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
なお、この（実施の形態３）ではＮ型ＭＯＳ副電流源７とＰ型ＭＯＳ副電流源６の両方を設けたが、副電流源はＮ型ＭＯＳ副電流源７とＰ型ＭＯＳ副電流源６のどちらか一方だけでもよい。
【００５３】
（実施の形態４）
図５は本発明の（実施の形態４）を示し、（実施の形態２）におけるＮ型ＭＯＳ副電流源８における定電流源トランジスタＭ２１を省くとともに、Ｐ型ＭＯＳ副電流源９における定電流源トランジスタＭ２８を省いて構成されている。
【００５４】
つまり、出力段５の出力トランジスタＭ１５のゲート電圧をゲートに入力したトランジスタＭ２２の電流源回路の出力が、トランジスタＭ２３，Ｍ２４によって構成されるカレントミラー回路により極性反転させてＮ型ＭＯＳ副電流源８を構成し、このＮ型ＭＯＳ副電流源８をＮ型差動入力部２の定電流源トランジスタＭ６に並列に接続して構成され、出力段５の出力トランジスタＭ１６のゲート電圧をゲートに入力したトランジスタＭ２７の電流源回路が、トランジスタＭ２５，Ｍ２６によって構成されるカレントミラー回路により極性反転させてＰ型ＭＯＳ副電流源９を構成し、このＰ型ＭＯＳ副電流源９をＰ型差動入力部１の定電流源トランジスタＭ１に並列に接続して構成されている。その他は（実施の形態２）と同様である。
【００５５】
液晶駆動装置のように多数の差動増幅器が同時に負荷を駆動する場合であっても、電源配線が十分に確保できるなどして電源電圧の変動をあまり考慮しなくてよい場合には、この（実施の形態４）の構成を採用することにより、（実施の形態２）に比べて回路面積の増大を抑えた高スルーレートな差動増幅回路を実現できる。
【００５６】
動作は（実施の形態２）とほぼ同様であるので、異なる部分の説明をする。
定常状態からＶｉｎ＋がＶｉｎ−より高い電圧の状態に変化するとき、トランジスタＭ２２がオンしＮ型ＭＯＳ副電流源８が動作する。（実施の形態２）ではＮ型ＭＯＳ副電流源８が流す電流は定電流源トランジスタＭ２１のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この（実施の形態４）では定電流源トランジスタＭ２１がないので電流が制限されず、Ｎ型ＭＯＳ副電流源８が流す電流は（実施の形態２）より増加するのでスルーレートがより向上する。
【００５７】
また、定常状態からＶｉｎ＋がＶｉｎ−より低い電圧の状態に変化するとき、トランジスタＭ２７がオンしＰ型ＭＯＳ副電流源９が動作する。（実施の形態２）ではＰ型ＭＯＳ副電流源９の流す電流は定電流源トランジスタＭ２８のゲートに入力されるバイアス電圧で決まる電流値に制限されるのに対して、この（実施の形態４）では定電流源トランジスタＭ２８がないので電流が制限されず、Ｐ型ＭＯＳ副電流源９が流す電流は（実施の形態２）より増加するのでスルーレートがより向上する。
【００５８】
本発明の効果を確認するためのシミュレーション結果の一例を示す。
電源電圧８．５ボルト、外部負荷５０ｋΩ＋８０ｐＦであり、出力ノードＶｏｕｔと反転入力端子を接続し負帰還をかけたボルテージフォロアとしている。非反転入力端子Ｖｉｎ＋に立ち上がり時は０．１ボルトから８．４ボルト、立ち下がり時は８．４ボルトから０．１ボルトに変化するステップ信号を入力した。入力信号が変化してから出力電圧Ｖｏｕｔが目標電圧の９０％に到達するまでの時間を測定した。
【００５９】
入力信号が立ち上がるとき、図３に示した従来の構成では４．８μｓであったのに対して、この図５に示した（実施の形態４）の構成では１．９μｓとスルーレートが改善された。
【００６０】
入力信号が立ち下がるとき、図３に示した従来の構成では４．７μｓであったのに対して、この図５に示した（実施の形態４）の構成では１．７μｓとスルーレートが改善された。
【００６１】
このように入力信号が立ち上りと立ち下がり共、本発明の実施によるスルーレート向上の効果が確認された。
なお、この（実施の形態４）ではＮ型ＭＯＳ副電流源８とＰ型ＭＯＳ副電流源９の両方を設けたが、副電流源はＮ型ＭＯＳ副電流源８とＰ型ＭＯＳ副電流源９のどちらか一方だけでもよい。
【００６２】
このように構成された（実施の形態１）〜（実施の形態４）の何れかの出力段５の出力を、図６に示した液晶表示装置の液晶パネル１０の前記データ線１２に接続して良好な液晶表示装置を実現できる。
【産業上の利用可能性】
【００６３】
本発明の差動増幅回路によれば、スルーレートが必要なときには副電流源が差動入力部の電流を補うので、差動入力部の定電流源の電流は従来の回路より小さい値に設定でき、位相補償容量を小さくする必要がなく、差動増幅回路の消費電流を削減でき、安定性を保ちつつ、スルーレートを向上することができるので、液晶表示装置のドライバに使用される高スルーレート差動増幅回路として有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の（実施の形態１）の差動増幅回路の回路図
【図２】本発明の（実施の形態２）の差動増幅回路の回路図
【図３】従来の差動増幅回路の回路図
【図４】本発明の（実施の形態３）の差動増幅回路の回路図
【図５】本発明の（実施の形態４）の差動増幅回路の回路図
【図６】一般的な液晶表示装置の構成図
【符号の説明】
【００６５】
１  Ｐ型ＭＯＳ差動入力部（Ｐ型差動入力部）
２  Ｎ型ＭＯＳ差動入力部（Ｎ型差動入力部）
３  カレントミラー回路（Ｐ型カレントミラー回路）
４  カレントミラー回路（Ｎ型カレントミラー回路）
５  プッシュプル出力段
６  Ｐ型ＭＯＳ副電流源（第１の副電流源）
７  Ｎ型ＭＯＳ副電流源（第２の副電流源）
８  Ｎ型ＭＯＳ副電流源（第１の副電流源）
９  Ｐ型ＭＯＳ副電流源（第２の副電流源）
（＋）  非反転入力
（−）  反転入力
（Ｖｉｎ＋）  非反転入力電圧
（Ｖｉｎ−）  反転入力電圧
Ｍ１  定電流源トランジスタ
Ｍ６  定電流源トランジスタ
Ｍ１５  Ｐ型出力トランジスタ
Ｍ１６  Ｎ型出力トランジスタ
Ｍ１７  Ｐ型定電流源トランジスタ
Ｍ１８  Ｐ型トランジスタ
Ｍ１９  Ｎ型トランジスタ
Ｍ２０  Ｎ型定電流源トランジスタ
Ｍ２１  Ｐ型定電流源トランジスタ
Ｍ２２  Ｐ型トランジスタ
Ｍ２８  Ｎ型定電流源トランジスタ
Ｍ２７  Ｎ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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