(57)【要約】【課題】  基板に柔軟性を持たせた場合の該基板の反りが表示装置製造に悪影響を及ぼしてしまう。【解決手段】  導電性金属基板１の上面に、基板絶縁層２を介して、ＴＦＴを形成する半導体４とゲート電極７とソース電極１１とドレイン電極１２が形成されている。導電性金属基板１の下面には、該基板１の応力による反りを制御するための基板絶縁層兼応力制御膜３が形成されている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
画素毎に配置された能動素子と、該能動素子の各々に対応して設けられた配線とを、基板の一面に備える表示装置用基板において、
前記基板の前記能動素子と前記配線が形成された面とは反対側の面に、前記基板にかかる応力を制御する応力制御膜が設けられていることを特徴とする表示装置用基板。
【請求項２】
前記基板が導電性をもつ材料である請求項１に記載の表示装置用基板。
【請求項３】
前記基板の形状が前記応力制御膜によって凸形または平坦な状態となるように応力制御された請求項１に記載の表示装置用基板。
【請求項４】
前記応力制御膜は窒化シリコン膜である請求項１または２に記載の表示装置用基板。
【請求項５】
前記応力制御膜の膜厚が一定であり、前記応力制御膜の膜質によって前記基板にかかる応力が制御されている請求項１または３に記載の表示装置用基板。
【請求項６】
前記応力制御膜の膜質が一定であり、前記応力制御膜の膜厚によって前記基板にかかる応力が制御されている請求項１または３に記載の表示装置用基板。
【請求項７】
請求項１から６のいずれかに記載の表示装置用基板を用いた表示装置であって、
前記表示装置用基板と対向配置された基板を有し、該基板と前記表示装置用基板の間に電気泳動粒子と該電気泳動粒子を分散させている媒質とを備えている表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置及びその製造方法に係り、特に導電性のフレキシブル基板または、耐熱性に優れたプラスチック基板に、マトリクス配線を設けた表示装置に関する。
【背景技術】
【０００２】
薄膜トランジスタ（以下、ＴＦＴと記す）は液晶表示素子やＥＬ表示素子、または電気泳動表示装置などに用いられ、例えば電気泳動表示装置においては、各画素において泳動液室内に封入されたトナーに電界をかける為に制御電極電位を制御する為の能動素子として用いられる。
【０００３】
各画素に設けたＴＦＴに用いられる半導体膜には非晶質のシリコン薄膜（ａ−Ｓｉ薄膜）や多結晶のシリコン薄膜（ｐｏｌｙ−Ｓｉ薄膜）がある。
【０００４】
従来これらの技術は、例えば表示装置である液晶ディスプレイ用途ではガラスを基板として用いる事が多く、それゆえ、用途にもよるが、耐衝撃性や、柔軟性については十分ではない。
【０００５】
また、昨今、前述したような電気泳動を用いた表示装置として、従来実現し得なかった薄く、丈夫、かつ、紙の様なしなやかなディスプレイの開発も盛んに行われだしている。
【０００６】
それに伴い、表示素子を駆動する為のＴＦＴバックプレーンも、従来のガラスではなく、薄い金属板や、プラスチック上に形成する事が考えられている。
【０００７】
例えば、特許文献１にステンレス（以下、ＳＵＳと記す（Steel Use Stainless））基板上にＴＦＴバックプレーンを形成する為の技術が開示されている。
【特許文献１】特開平９―１７９１０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１のようにSUS基板上に複数の層にわたり材料を形成すると、例えば金属板厚が薄くなり柔軟性が高くなった場合、導電性基板の絶縁の為に用いられる絶縁層や、その他ＴＦＴバックプレーンを形成するゲート絶縁層や、配線層、半導体層などの引っ張り又は圧縮応力のためSUS基板に反りが発生する。SUS基板がその周辺部が持ち上がって凹形に反った場合は、露光や、ドライエッチングを始めとする製造工程時にステージに基板を静電吸着や真空吸着し難くなることや、大きな反りによりマスクアライメントが難しくなる等の問題が生じる。
【０００９】
この事は、SUS基板ばかりでなくプラスチック基板においても同様の事がいえ、該プラスチック基板は必ずしも基板絶縁層を設ける必要は無いが、柔軟性が高くなることで、ＴＦＴバックプレーンを形成する各膜の引っ張り又は圧縮応力のため基板に反りが生じ、同様の問題が生じる。
【００１０】
そこで本発明の目的は、上記従来技術の問題に鑑み、基板に柔軟性を持たせた場合の該基板の反りが表示装置製造に悪影響を及ぼさないように構成された表示装置用基板及び、これを用いた表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明は、画素毎に配置された能動素子と、該能動素子の各々に対応して設けられた配線とを、基板の一面に備える表示装置用基板において、前記基板の前記能動素子と前記配線が形成された面とは反対側の面に、前記基板にかかる応力を制御する応力制御膜が設けられていることを特徴とする。
【００１２】
上記のような応力制御膜を備えることにより、前記能動素子と前記配線が形成された面を上側にした際に凹形に反らないように、この反り加減を制御することが可能になる。基板形状が凸形または平坦な状態になれば、この表示装置用基板をステージに吸着させることが容易となり、表示装置用基板の上面に半導体を作り込む場合の露光やエッチングなどが精度良く実施できる。
【００１３】
また、本発明は、上記のような表示装置用基板を用いた表示装置を提供することができる。その一つとして、前記表示装置用基板と対向配置された基板を有し、該基板と前記表示装置用基板の間に電気泳動粒子と該電気泳動粒子を分散させている媒質とを備えている表示装置を提供することができる。
【発明の効果】
【００１４】
本発明によれば、可撓性があり割れにくいフレキシブルな基板を用いた際にも、各配線やＴＦＴなどの能動素子層の応力に起因して生じる、基板の反りを制御することで、プロセス上重要な、ステージへの基板吸着等が容易になる。これにより、露光や、ドライエッチングを始めとする工程を容易にし、その結果として、良好な性能のＴＦＴ等を作製することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の実施形態は一例であり、本発明はこれら実施形態により限定を受けるものではない。
【００１６】
（第１の実施形態）
本発明の第１の実施形態について、図１を用いて説明する。図１は、本発明の第1の実施形態となるＴＦＴの構造を説明するための縦断面図である。
【００１７】
表示素子を駆動するためのＴＦＴは、図１に示すように、厚さが０．２ｍｍ、材質がＳＵＳ４３０の導電性金属基板１の上面に基板絶縁層２（材質：SiN）が設けられ、該金属基板１の下面に基板絶縁層兼応力制御膜（材質：SiN）３が設けられている。基板絶縁層２の上面にアモルファスSｉ（以下、ａ-Sｉと記す）の半導体層４が設けられている。半導体層４上にゲート絶縁層６が形成され、このゲート絶縁層６と同じ絶縁層６’，６”が基板絶縁層２上の半導体層４を除いた部分に形成されている。さらに半導体層４上にはゲート絶縁層６を挟むようにオーミックコンタクト層５，５’が設けられている。オーミックコンタクト層５，５’はｎ型不純物をドーピングしたｎ+層である。
【００１８】
ゲート絶縁層６上にはゲート電極７が設けられている。絶縁層６’上には画素電極８が配線されている。
【００１９】
ゲート絶縁層６及びゲート電極７の周囲に層間絶縁層９が形成され、これと同じ層間絶縁層９’が絶縁層６‘’上に、さらに層間絶縁層９”が絶縁層６’上に形成されている。層間絶縁層９，９’上にソース電極１１が形成され、コンタクトホール１０によりオーミックコンタクト層５’と接触している。また、層間絶縁層９，９”上にドレイン電極１２が形成され、コンタクトホール１０’によりオーミックコンタクト層５と接触している。
【００２０】
そして画素電極８、層間絶縁膜９，９’，９”、ソース電極１１およびドレイン電極１２が絶縁保護膜１３で覆われている。
【００２１】
このように構成されたＴＦＴを製造する工程を図２〜図４を用いて順を追って説明する。
【００２２】
先ず、図２（ａ）に示されるように、ブライトアニール研磨を施したＳＵＳ４３０の導電性金属基板１上に、プラズマＣＶＤ法を用いて、基板絶縁層２となる窒化シリコン膜を３００ｎｍ形成した。
【００２３】
この時の成膜条件は、アンモニアの流量を３００ｓｃｃｍ、シランの流量を１６０ml/min(normal)、プラズマＣＶＤのパワーを８００Ｗとし、基板温度を３５０℃とした。
【００２４】
なお、この条件によって成膜された窒化シリコン膜の応力は５．１２１×１０-5N／cm2であった。
【００２５】
次に、導電性金属基板１の裏面と（基板絶縁層２と反対の面）なる面にプラズマＣＶＤ法を用いて、基板絶縁層兼応力制御膜３となる窒化シリコン膜を４００ｎｍ形成した。
【００２６】
この時の成膜条件は、アンモニアの流量を２００ml/min(normal)、シランの流量を１６０ml/min(normal)、プラズマＣＶＤのパワーを１３５０Ｗとし、基板温度を３５０℃とした。
【００２７】
なお、この条件による成膜された窒化シリコン膜の応力は−５．５８１×１０-5N／ｃm2であった。この、応力制御膜の膜質、膜厚等の設計方法としては、シミュレーションによるもの、またはガラス基板等の問題の生じにくい基板上に実際のプロセスでTFTを形成して応力を測定する方法が考えられる。基板を平坦面に置いた場合に凸形状にするのであれば、何れの方法においても条件を決めることは可能である。また、設計自体は各膜を成膜温度と膜厚を振った際のデータを取って応力制御膜の条件（膜厚、温度）を決定していく。
【００２８】
この時点において、上記のように導電性金属基板１、基板絶縁層２、基板絶縁層兼応力制御膜３からなる基板を平坦な台の上に乗せたところ、基板周辺に対し基板中央部が高く凸形になっている事が確認できた。なお、簡略化の為、図示はしていない。
【００２９】
これにより、ステージへの静電吸着を行う際に従来のように、周辺が持ち上がって凹形になっている場合と異なり、確実にチャックが行われ、その結果、基板はステージにならい略平坦な状態となる。
【００３０】
次に、半導体層４となるａ-Ｓｉを２００ｎｍの厚さにプラズマCVD法を用いて形成した。この時の成膜条件は、シランの流量を２２５ml/min(normal)、水素の流量を１０００ml/min(normal)、プラズマＣＶＤのパワーを１５０Ｗとし、基板温度を３５０℃とした。
【００３１】
また、オーミックコンタクト層５となるｎ+を７０ｎｍの厚さにプラズマCVD法を用いて形成した。この時の成膜条件は、シランの流量を２２５ml/min(normal)、水素の流量を１０００ml/min(normal)、リン化水素の流量を５００ml/min(normal)、プラズマＣＶＤのパワーを２００Ｗとし、基板温度を３５０℃とした。
【００３２】
その後、ａ-Ｓｉ層とｎ+層の上に既知の方法によりフォトレジストの所望の形状のパターンを形成した（不図示）。そのフォトレジストパターンをマスクとしてＲＩＥ（Reactive Ion Etching）によりエッチングを行い、さらに、ａ-Ｓｉ層上のｎ+層の一部を上記方法と同様の方法にて取り除き、図２（ｂ）に示すように、フォトレジスト以外の部分のａ-Ｓｉまたはｎ+を完全に除去し、半導体層４及びオーミックコンタクト層５，５’を作製した。この時のエッチングの条件はエッチングガスとしてＣＦ4、Ｏ2、エッチング圧力３Ｐａの条件で行った。
【００３３】
その上に、図２（ｃ）に示すように、ゲート絶縁層６、絶縁層６，６’となる窒化シリコン膜１６をプラズマＣＶＤ法を用いて、２００ｎｍ形成した。
【００３４】
この時の成膜条件は、アンモニアの流量を２００ml/min(normal)、シランの流量を１６０ml/min(normal)、プラズマＣＶＤのパワーを１０００Ｗとし、基板温度を３５０℃とした。
【００３５】
その上に、ゲート電極７及び画素電極８となるＡｌＣｕ１５をスパッタ法にて膜厚が２００ｎｍとなるように形成した。
【００３６】
この時の成膜条件は、ターゲットに２ｗｔ％のＣｕを含有したＡｌを用い、Ａｒ流量を５０ml/min(normal)、スパッタ室の圧力を０．１Ｐａ、ＤＣパワー密度を７Ｗ／ｃｍ2、基板温度を１００℃とした。
【００３７】
その上に既知の方法にてフォトレジストを塗布した後に所定の形状にパターニングし、ゲート電極７及び画素電極８を形成するときのフォトレジストパターン１４、１４′を形成した。
【００３８】
次に、図２（ｄ）に示すように、フォトレジストパターン１４、１４′をマスクとしてＲＩＥ法によりゲート電極７及び画素電極８を形成した。この時、ＡｌＣｕ層のＲＩＥにおいては、エッチングガスとしてCl2、ＢＣｌ3、エッチング圧力３Ｐａの条件で行った。
【００３９】
次に、図３（ａ）に示すように、既知の方法にてフォトレジストを塗布した後に所定の形状にパターニングしたフォトレジストパターン１５、１５’をマスクとし、ＲＩＥ法により窒化シリコン層１６をエッチングし、ゲート絶縁層６を形成した。このときの窒化シリコンのＲＩＥにおいては、エッチングガスとしてＳＦ6、Ｏ2、エッチング圧力３Ｐａの条件で行った。
【００４０】
そして、図３（ｂ）に示すように、フォトレジストパターン１４、１４’、１５、１５’を取り除いた後、層間絶縁層９、９’、９”となる窒化シリコン層１７をゲート絶縁層６の成膜時と同様の条件で６００ｎｍの厚さに形成した。
【００４１】
次に、図３（ｃ）に示すように、既知の方法にてフォトレジストを塗布した後に所定の形状にパターニングし、ＲＩＥ法により窒化シリコン層１７をパターニングすると共にコンタクトホール１０、１０′を形成して層間絶縁層９、９’、９”を作製した。ガス種としてはＳＦ6とＯ2の混合ガスを用い、圧力３Ｐａ、ＲＦパワー１．５ｋＷでレジスト後退法により、コンタクトホール１０、１０’をテーパー角５０°で形成した（図３（ｃ）では簡略化のためにテーパーが描かれていない。）。
【００４２】
図４（ａ）に示すように、その上に電極となるＡｌＣｕ膜をスパッタ法により前述のゲート電極７の作製時と同様の成膜条件で膜厚が７００ｎｍとなるように形成した。その後、既知の方法で所望の形状にパターニングし、ソース電極１１とドレイン電極１２を形成した。
【００４３】
更に、図４（ｂ）に示すように、この上に絶縁保護層１３として窒化シリコンを、先の層間絶縁膜９の成膜時と同様の条件で、ＣＶＤ法にて５００ｎｍの厚さに形成した。
【００４４】
このように、熱伝導率の低いａ−Ｓｉを厚く成膜することにより、断熱層として機能させることが出来る。この方法で作製したＴＦＴはＯＮ／ＯＦＦ比＝１×１０6、Ｖth＝１．２Ｖ、μ＝０．４ｃｍ2／Ｖ・ｓｅｃという良好な性能であった。
【００４５】
更に、この基板をリア基板とし、これと対向するようフェース基板を配置し、両基板間に電気泳動粒子とこれを分散させる媒質を備えた電気泳動表示装置（ＥＰＩＤ）を作製したところ、良好な表示装置を作ることが出来た。
【００４６】
図５は、本実施形態における３００行×２５０列のＴＦＴアクティブマトリクスアレイの一部分の模式図である。
【００４７】
同図において、表示パネル１００は、ゲート電極１０６とソース電極１１１とがマトリクス状に配置されたゲート電極１０６及びソース電極１１１と、ゲート電極１０６を駆動するゲート線駆動回路１２５とソース電極１１１を駆動するソース線駆動回路１２６とを有している。例えば、ゲート線駆動電圧はオン電圧＋２０Ｖ、オフ電圧−２０Ｖであり、ソース線駆動電圧は０Ｖ〜１５Ｖである。なお、符号１０９はアモルファス半導体層であるＴＦＴを、符号１１４は画素電極を示している。
【００４８】
本実施形態では基板として光が透過しないＳＵＳを用いているため、反射式の表示装置として構成した。その結果良好な表示状態を得ることが出来た。
【００４９】
なお、本実施形態においては、表示装置用基板の応力コントロールを窒化シリコン膜の、成膜条件とその膜厚を制御する事で行ったが、窒化シリコン膜に限った事ではなく、例えばアモルファスシリコン膜を、応力制御膜として用いても何ら問題はなく、膜の応力制御が可能な膜であれば同様の効果を得ることが可能である。また、応力制御膜の膜厚が一定の条件においても、該応力制御膜の成膜条件を管理する事で基板に対する応力を制御したり、あるいは、応力制御膜の成膜条件を管理し、該応力制御膜の膜質が一定であっても、基板に対する応力を制御する為に、応力制御膜の膜厚を管理する方法をとってもよい。
【００５０】
さらに、本実施形態では、基板としてＳＵＳを用いているが、可撓性があり割れにくい基板であれば如何なる材質の基板にも本発明の思想を適用することができ、例えば、金属のみならず樹脂を用いたフレキシブル基板にも適用可能である。
【００５１】
また、本実施形態では、トップゲート型構造のＴＦＴを用い表示装置を製造したが、この構成に限られず、いわゆる単純マトリクス構成や、ＴＦＤ構成においても適用することが可能であり、また、ＴＦＴ構造においても、ボトムゲート型構造においても応力制御膜を用いることで製造する事が可能である。
【００５２】
さらに、本実施形態では、アモルファスシリコンＴＦＴを用いたが、エキシマレーザアニールを施すなどして、多結晶化されたいわゆるポリシリコンＴＦＴに、応力制御膜の条件を変えて用いる事で、液晶表示装置や、ＥＬ表示装置として適用しても何ら問題はない。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係るＴＦＴ基板の構造を示す模式図である。
【図２】本発明の一実施形態に係るＴＦＴ基板の作製方法を示す模式図である。
【図３】本発明の一実施形態に係るＴＦＴ基板の作製方法を示す模式図である。
【図４】本発明の一実施形態に係るＴＦＴ基板の作製方法を示す模式図である。
【図５】本発明の一実施形態に掛かるＴＦＴバックプレーンを模式的に示す図である。
【符号の説明】
【００５４】
１    導電性金属基板
２    基板絶縁層
３    基板絶縁層兼応力制御膜
４    半導体層
５、５′    オーミックコンタクト層
６    ゲート絶縁層
６’、６”    絶縁層
７    ゲート電極
８    画素電極
９、９’、９”    層間絶縁層
１０、１０’    コンタクトホール
１１    ソース電極
１２    ドレイン電極
１３    絶縁保護膜
１４、１４’、１５、１５’    フォトレジストパターン
１５    ＡｌＣｕ
１６、１７    窒化シリコン層
１００    表示パネル
１０６    ゲート電極
１０９    ＴＦＴ
１１１    ソース電極
１１４    画素電極
１２５    ゲート線駆動回路
１２６    ソース線駆動回路
【図１】
2005292574.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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