(57)【要約】【課題】フローティングゲートとコントロールゲートの接触面を増加させて、カップルリング比を増加させることで、プログラム効率を増加させるフラッシュメモリーの製造方法を提供する。【解決手段】  基板の上部に第１酸化膜２２と第１ポリシリコン２３を形成する段階と；第１ポリシリコン２３に第２酸化膜２４を形成する段階と；第２酸化膜２４をとり除く段階と；熱処理工程を進行して第１ポリシリコン２３を凹凸形態に作る段階と；及び第１ポリシリコン２３の上部に誘電体膜２６と第２ポリシリコン２７を蒸着してパターニングする段階とを含むことを特徴とする。【選択図】図５
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【特許請求の範囲】
【請求項１】
フラッシュメモリーの製造方法において、
基板の上部に第１酸化膜と第１ポリシリコンを形成する段階と；
前記第１ポリシリコン上に第２酸化膜を形成する段階と；
前記第２酸化膜をとり除く段階と；
熱処理工程を進行して前記第１ポリシリコンを凹凸形態に作る段階と；
前記第１ポリシリコンの上部に誘電体膜と第２ポリシリコンを蒸着してパターニングする段階と；
を含むことを特徴とするフラッシュメモリーの製造方法。
【請求項２】
前記第２酸化膜は、酸化膜は第１ポリシリコンの表面及び結晶粒に形成されることを特徴とする請求項１に記載のフラッシュメモリーの製造方法。
【請求項３】
前記第２酸化膜の除去は、除去はＨＦ蒸気ガスを用いてとり除くことを特徴とする請求項１に記載のフラッシュメモリーの製造方法。
【請求項４】
前記ＨＦ蒸気ガスは、ＨＦとＤＩＷが混合したガスで、ＨＦの濃度は２０乃至３０％であることを特徴とする請求項３に記載のフラッシュメモリーの製造方法。
【請求項５】
前記熱処理工程は、前記第２酸化膜をとり除いた後インシチュに進行されることを特徴とする請求項１に記載のフラッシュメモリーの製造方法。
【請求項６】
前記熱処理工程は、高温真空熱処理工程で６００℃乃至７００℃の温度、８ｍＴ乃至１２ｍＴの圧力で１乃至４時間の間進行することを特徴とする請求項１に記載のフラッシュメモリーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリーセルの製造方法に関し、フローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）とコントロールゲート（ｃｏｎｔｒｏｌ  ｇａｔｅ）の接触面を増加させてカップルリング比を増加させることによりプログラム效率を増加させる非揮発性のフラッシュメモリーセルの製造方法に関する。
【背景技術】
【０００２】
一般的に半導体メモリー装置は、大きく見れば、揮発性メモリー（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）と非揮発性のメモリー（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）に仕分けされる。揮発性メモリーの大部分はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等のＲＡＭが占めているし、電源引加の時、データの入力及び保存が可能だが、電源除去の時データが揮発されて保存が不可能な特徴を持つ。
【０００３】
一方、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が大部分を占めている非揮発性のメモリーは、電源が引加されなくてもデータが保存される特徴を持つ。
【０００４】
現在、工程技術の側面で非揮発性のメモリー装置はフローティングゲート（ｆｌｏａｔｉｎｇ  ｇａｔｅ）系列と二つの種類以上の誘電膜が２重でまたは３重に積層されたＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列に仕分けされる。
【０００５】
フローティングゲート系列のメモリー装置は、電位の井戸（ｐｏｔｅｎｔｉａｌ  ｗｅｌｌ）を用いて記憶特性を具現し、現在フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）で一番広く応用されているＥＴＯＸ（ＥＰＲＯＭ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）構造が代表的である。
【０００６】
一方、ＭＩＳ系列は誘電膜バルク、誘電膜−誘電膜界面及び誘電膜−半導体界面に存在するトラップ（ｔｒａｐ）を用いて記憶機能を遂行する。現在フラッシュＥＥＰＲＯＭに主に応用されているＭＯＮＯＳ／ＳＯＮＯＳ（Ｍｅｔａｌ／Ｓｉｌｉｃｏｎ  ＯＮＯ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。
【０００７】
従来技術のフラッシュメモリーセルの製造方法を図１で手短く説明すれば、素子分離膜（１１）が形成された半導体基板（１０）の上部に、ゲート酸化膜（１２）を形成してその上に第１ポリシリコン層（１３）を形成してフローティングゲートで使う。このフローティングゲート（１３）の上部に誘電体層（１５）と第２ポリシリコン層（１６）を形成して、この第２ポリシリコン層（１６）をコントロールゲートで使う。このコントロールゲート（１６）の上部に、金属層（１７）と窒化膜（１８）を形成して、セル構造にパターニングしてフラッシュメモリーセルを形成する。
【０００８】
前記のような従来のフラッシュメモリーセルでは、フローティングゲートとコントロールゲートを平板形態に形成した。そうだが、フラッシュメモリーでは、コントロールゲートの電位がフローティングゲートによく伝逹することが素子の消去及びプログラム特性を進めるのに非常に重要である。なぜなら、フラッシュメモリーのホットキャリア（ｈｏｔ  ｃａｒｒｉｅｒ）を用いたプログラム動作の時、ソースに０Ｖ、ドレーンに５Ｖ及びコントロールゲートに９Ｖを引加するのに、コントロールゲートに引加した電圧がフローティングゲートを経ってその電圧そのままゲート酸化膜に電界を作ればもっと早くホット電子がフローティングゲートに注入される。反対に、消去動作の時コントロールゲートに−７Ｖ、ソースに約５Ｖを引加してフローティングゲートにある電子をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングによってソースの方に放出させるのに、コントロールゲートとフローティングゲートの間のケペシトンスが大きくてフローティングゲートと基板の間のケペシトンスが小さければフローティングゲートがもっと低い電圧で維持されてソースの方に電子がもっとたくさん放出されることができるので、消去動作が早くなることができる。結局、プログラム動作や消去動作の時にフローティングゲートの電圧がコントロールゲートの電圧にもっと近く付いて行くほど動作が早くなる。
【０００９】
半導体素子のプログラム及び消去特性を進める方法として、フローティングゲートとコントロールゲートの間の誘電体層で高誘電率の物質を使う方法がある。しかし、このような方法は、技術的に開発されなければならない部分がよほど多い分野である。
【００１０】
素子のプログラム及び消去動作特性を進める他の方法として、フローティングゲートとコントロールゲートの間のケペシトンスを増加させる方法が実用化されている。このような方法は、フローティングゲートとコントロールゲートの間のケペシトンスを増加させるためにキャパシターの物理的な特性を用いて、フローティングゲートとコントロールゲートの見合わせる階の表面積を大きくしてケペシトンスを増加させるのである。フローティングゲートの表面積を増加させるための従来の方法では、ＯＳＣ（Ｏｎｅ  Ｃｙｌｉｎｄｅｒ  Ｓｔｏｒａｇｅ）あるいはＤＣＳ（Ｄｏｕｂｌｅ  Ｃｙｌｉｎｄｅｒ  Ｓｔｏｒａｇｅ）等があるが、このような方法は、工程が非常に複雑で集積度によって一定量のケペシトンスを確保することに難しさがあった。また、フローティングゲート階を３次元的に形成する時、フローティングゲートと基板の見合わせる表面積が大きくなるようになれば、素子のプログラム及び消去特性に不利な影響を与えるようになる点も考慮しなければならない。
【００１１】
そうするので、フローティングゲートとコントロールゲートの間の見合わせる階面積は大きくしながらもフローティングゲートと基板が見合わせる階面積はそのまま維持することができる構造が必要である。
【００１２】
大韓民国公開特許第２００２−９６７４７号には、フローティングゲートの上部に微細な凹凸を持つＨＳＧ（Ｈｅｍｉｓｐｈｅｒｉｃａｌ  Ｓｈａｐｅｄ  Ｇｒａｉｎｓ）薄膜を成長してフローティングゲートとコントロールゲートの間の電極表面積を極大化して、ケペシトンスを増加するフラッシュメモリー素子の製造方法に対して記載していて、国際公開特許ＷＯ−０２４５１７５号には、非晶質シリコーンをＣＶＤを利用（５５０度、４０分）して基板に蒸着後オニルリングして凹凸形象を持つフローティングゲートを形成して停電用量の比（カップルリング比）を大きくすることができるフラッシュ素子の製造方法に対して記載している。
【００１３】
しかし、前記非晶質シリコーンの表面にＨＳＧを形成して停電用量を増加させる方法は、経済的損失が多い。すなわち、ＨＳＧを利用する場合デ−グレイズ（Ｄｅｇｌａｚｅ）工程が加えられなければならないから工程の段階の複雑な短所がある。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は、前記のような従来技術の問題点を解決するためのことで、フローティングゲートとコントロールゲートの接触面を増加させてカップルリング比を増加させることでプログラム效率を増加させようとするフラッシュメモリーの製造方法を提供するに本発明の目的がある。
【課題を解決するための手段】
【００１５】
本発明の前記目的は、フラッシュメモリーの製造方法において、基板の上部に第１酸化膜と第１ポリシリコンを形成する段階と；前記第１ポリシリコンに第２酸化膜を形成する段階と；前記第２酸化膜をとり除く段階と；熱処理工程を進行して前記第１ポリシリコンを凹凸形態に作る段階と；前記第１ポリシリコンの上部に誘電体膜と第２ポリシリコンを蒸着してパターニングする段階とを含むフラッシュメモリーの製造方法によって逹成される。
【発明の効果】
【００１６】
本発明のフラッシュメモリーの製造方法は、フローティングゲートの表面をＨＦを用いて凹凸形態で作って、フローティングゲートとコントロールゲートの接触面を増加させて、カップルリング比を増加させることで、プログラム効率を進める効果がある。
【発明を実施するための最良の形態】
【００１７】
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
【００１８】
図２乃至図６は、本発明によるフラッシュメモリーの製造方法を現わした工程断面図である。
【００１９】
先ず、図２は、シリコーン基板（２１）の上部に第１酸化膜（２２）と第１ポリシリコン（２３）を蒸着した図面である。前記第１酸化膜は、熱酸化工程を通じてシリコーン基板の表面に５０ｎｍ乃至１００ｎｍの厚さで形成されたトンネル酸化膜である。前記第１ポリシリコンは、フローティングゲート用ポリシリコンである。
【００２０】
次に、図３に示されたように、第１ポリシリコンを酸化させる。第１ポリシリコンを蒸着した後、前記第１ポリシリコンを酸化させれば、前記第１ポリシリコンの表面と結晶粒（Ｇｒａｉｎ  ｂｏｕｎｄａｒｙ）に第２酸化膜（２４）が形成される。これによって後続ＨＦ処理の時、結晶粒側壁にも凹凸（ｅｍｂｏｓｓｉｎｇ）部位を形成させることができる。
【００２１】
次に、図４に示されたように、ＨＦ蒸気ガスを用いて第２酸化膜をとり除く。前記ＨＦ蒸気ガスは、ＨＦとＤＩＷ（Ｄｅｉｏｎｉｓｅｄ  ｗａｔｅｒ）が混合したガスで、ＨＦの濃度は２０乃至３０％が望ましい。前記ＨＦ系列の蝕刻ガスによって前記第１ポリシリコンを蝕刻する時、前記第１ポリシリコンの結晶粒が表面より早く蝕刻される。
【００２２】
次に、図５に示されたように、熱処理工程を進行して凹凸表面（２５）を形成する。
【００２３】
ＨＦガス処理後、インシチュ（ｉｎ−ｓｉｔｕ）で高温真空熱処理工程を進行する。前記高温真空熱処理工程は、６００℃乃至７００℃の温度と８ｍＴ乃至１２ｍＴの圧力を維持するチャンバ内で１乃至４時間の間進行して、望ましくは６５０℃の温度で１０ｍＴの圧力を維持するチャンバ内で２乃至３時間の間進行する。
【００２４】
前記熱処理工程を通じて第１ポリシリコンの表面と結晶粒の側壁に凹凸を形成する。前記凹凸が形成された後の表面積は、平板である場合より２乃至３倍広くなる。
【００２５】
次に、図６に示されたように、誘電体膜（２６）と第２ポリシリコン（２７）を蒸着して、フラッシュメモリー素子を作る。凹凸が形成された第１ポリシリコンの上部にフォトレジストを形成して、前記フォトレジストをパターニングする。引き続き前記パターニングされたフォトレジストをマスクで第１ポリシリコンをパターニングして、前記基板の上部に誘電体膜と第２ポリシリコンを蒸着してパターニングして、本発明によるフラッシュメモリー素子を製造する。
【００２６】
詳細に説明された本発明によって、本発明の特徴部を含む変化及び変形が、当該技術分野で熟練された普通の人々にはっきりと易しくなるはずさが自明である。本発明のそういう変形の範囲は、本発明の特徴部を含む当該技術分野に熟練された通常の知識を持った者等の範囲内にあり、そういう変形は本発明の請求項の範囲内にあることに見なしされる。
【図面の簡単な説明】
【００２７】
【図１】従来技術によるフラッシュメモリーの断面図。
【図２】本発明によるフラッシュメモリーの製造方法の工程断面図。
【図３】本発明によるフラッシュメモリーの製造方法の工程断面図。
【図４】本発明によるフラッシュメモリーの製造方法の工程断面図。
【図５】本発明によるフラッシュメモリーの製造方法の工程断面図。
【図６】本発明によるフラッシュメモリーの製造方法の工程断面図。
【符号の説明】
【００２８】
２１  シリコン基板
２２  第１酸化膜
２３  第１ポリシリコン
２４  第２酸化膜
２５  凹凸表面
２６  誘電体膜
２７  第２ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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