(57)【要約】【課題】  アナログ回路が不要であって回路規模を縮小するとともに消費電力を低減することができるジッタ発生回路を提供すること。【解決手段】  ジッタ成分付加の対象となるクロック信号が伝送される信号配線Ｐ１と、信号配線Ｐ１の入力側に設けられた入力バッファ１０と、信号配線Ｐ１の出力側に設けられた出力バッファ３０と、信号配線Ｐ１に対して近接配置された信号配線Ｐ２と、信号配線Ｐ１に入力されるクロック信号に同期したジッタ生成信号を信号配線Ｐ２に入力するジッタ生成信号出力部２０とを備えてジッタ発生回路が構成されている。ジッタ生成信号として、例えば、擬似ランダムビット列信号が用いられる。【選択図】        図１
2005311564.tif 000002
【特許請求の範囲】
【請求項１】
ジッタ成分付加の対象となる第１の信号が伝送される第１の信号配線と、
前記第１の信号配線の入力側に設けられた入力バッファと、
前記第１の信号配線の出力側に設けられた出力バッファと、
前記第１の信号配線に対して近接配置された第２の信号配線と、
前記第１の信号配線に入力される前記第１の信号に同期した第２の信号をジッタ生成信号として前記第２の信号配線に入力するジッタ生成信号出力部と、
を備えることを特徴とするジッタ発生回路。
【請求項２】
請求項１において、
前記ジッタ生成信号は、前記第１の信号に対して立ち上がりおよび立ち下がりの一部のタイミングが一致していることを特徴とするジッタ発生回路。
【請求項３】
請求項１または２において、
複数本の前記第２の信号配線が前記第１の信号配線の近接位置に配置されており、
前記ジッタ生成信号出力部は、複数本の前記第２の信号配線のそれぞれに前記ジッタ生成信号を入力することを特徴とするジッタ発生回路。
【請求項４】
請求項３において、
複数本の前記第２の信号配線のそれぞれには、立ち上がりおよび立ち下がりのタイミングが互いに一致した前記ジッタ生成信号が入力されることを特徴とするジッタ発生回路。
【請求項５】
請求項３において、
複数本の前記第２の信号配線のそれぞれには、立ち上がりおよび立ち下がりのタイミングが異なる前記ジッタ生成信号が入力されることを特徴とするジッタ発生回路。
【請求項６】
請求項３〜５のいずれかにおいて、
一の前記第２の信号配線は、他の前記第２の信号配線と配線長が異なっていることを特徴とするジッタ発生回路。
【請求項７】
請求項１〜６のいずれかにおいて、
前記第１の信号配線および前記第２の信号配線を、接地されたグランド層によって包囲することを特徴とするジッタ発生回路。
【請求項８】
請求項１〜７のいずれかにおいて、
前記ジッタ生成信号出力部は、
前記ジッタ生成信号を生成するジッタ生成信号発生部と、
前記ジッタ生成信号発生部によって発生した前記ジッタ生成信号の立ち上がりおよび立ち下がりのタイミングを前記第１の信号の立ち上がりおよび立ち下がりに同期させる同期確立部と、
を備えることを特徴とするジッタ発生回路。
【請求項９】
請求項３〜６のいずれかにおいて、
前記ジッタ生成信号出力部は、
前記ジッタ生成信号を生成するジッタ生成信号発生部と、
前記ジッタ生成信号発生部によって発生した前記ジッタ生成信号の入力先となる複数の前記第２の信号配線を選択する選択部と、
前記選択部によって選択された前記ジッタ生成信号の立ち上がりおよび立ち下がりのタイミングを前記第１の信号の立ち上がりおよび立ち下がりに同期させる同期確立部と、
を備えることを特徴とするジッタ発生回路。
【請求項１０】
請求項９において、
前記第１および第２の信号配線のそれぞれに入力される信号のタイミングを調整するタイミング調整部をさらに備えることを特徴とするジッタ発生回路。
【請求項１１】
請求項９または１０において、
前記同期確立部は、前記第１の信号の立ち上がりあるいは立ち下がりタイミングに同期して前記ジッタ生成信号を取り込んで出力するフリップフロップであることを特徴とするジッタ発生回路。
【請求項１２】
請求項８〜１１のいずれかにおいて、
前記ジッタ生成信号は、ランダムに論理レベルが変化するランダムビット列信号であることを特徴とするジッタ発生回路。
【請求項１３】
請求項１２において、
前記ジッタ生成信号発生部は、縦続接続された複数のフリップフロップと、前記複数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理和を特定の前記フリップフロップに入力する論理回路とを備えることを特徴とするジッタ発生回路。
【請求項１４】
請求項９〜１１のいずれかにおいて、
前記ジッタ生成信号発生部は、縦続接続された複数のフリップフロップと、前記複数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理和を特定の前記フリップフロップに入力する論理回路とを備え、複数の前記第２の信号配線のそれぞれに入力する前記ジッタ生成信号を、複数の前記フリップフロップの異なる位置から取り出すことを特徴とするジッタ発生回路。
【請求項１５】
請求項８〜１１のいずれかにおいて、
前記ジッタ生成信号発生部は、リング状に接続された複数のフリップフロップを備え、少なくとも一つの前記フリップフロップの保持内容をプリセットすることを特徴とするジッタ発生回路。
【請求項１６】
請求項８〜１５のいずれかにおいて、
前記ジッタ生成信号発生部の出力端子と接続された可変容量素子をさらに備えることを特徴とするジッタ発生回路。
【請求項１７】
請求項８〜１６のいずれかにおいて、
前記ジッタ生成信号発生部から前記第２の信号配線に入力される前記ジッタ生成信号の振幅を可変設定する振幅設定部をさらに備えることを特徴とするジッタ発生回路。
【請求項１８】
請求項１〜１７のいずれかにおいて、
前記第１、第２の信号配線、前記入力バッファ、前記出力バッファ、前記ジッタ生成信号出力部を同一の大規模集積回路内に含ませることを特徴とするジッタ発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック信号またはデータ信号の立ち上がりおよび立ち下がりのタイミングに揺らぎを与えるジッタ発生回路に関する。
【背景技術】
【０００２】
近年、ギガ帯の高速インタフェース回路がＬＳＩ上に搭載されるケースが急速に多くなってきている。それに伴って、比較的低速なデータ伝送レートでのインタフェース回路ではあまり重要視されていなかったジッタに関する試験が不可欠になってきている。また、これらのインタフェース回路は、シリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路を含んだシリアル伝送が主流であり、これに用いられるリファレンスクロック信号のジッタや、ＣＤＲ（クロックリカバリー）方式のリカバリクロック信号のジッタが、伝送の正確さを決定するきわめて重要な因子となっている。
【０００３】
また、データストリームを受信する受信回路において、リファレンスクロック信号のジッタやデータストリームに含まれるジッタに対してどの程度正確な受信が可能であるかを試験するものとしてジッタ耐性測定（Jitter Tolerance）がある。この試験では、既知のジッタ量を外部のジッタとして受信回路内のインタフェース回路部に印加する必要があり、さらに、印加するジッタ量を任意に制御可能であることが不可欠となる。一般には、ＣＤＲ方式を採用している受信回路においては、この試験は、ＰＬＬクロック信号の精度を試験することと等価とされる。しかし、実際には、送信回路から受信回路までの全体的なジッタ耐性を考慮する必要がある。したがって、データストリームにジッタを付加する場合には、送信回路のリファレンスクロック信号にジッタを加える必要がある。
【０００４】
クロック信号にジッタを加えるジッタ発生装置としては、クロック信号を遅延させる可変遅延回路を備えた構成が知られている（例えば、特許文献１参照。）。このジッタ発生装置では、正弦波のオフセット電圧とランプ発生器の出力電圧とを比較することにより、クロック信号の変化のタイミングに正弦波の揺らぎを与えている。
【特許文献１】特開平６−１０４７０８号公報（第３−４頁、図１−３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述した特許文献１に開示されたジッタ発生装置では、正弦波のオフセット電圧を発生させる発振器やランプ発生器、電圧比較器等のアナログ回路によって構成されるため、回路規模が大きくなるとともに消費電力が多いという問題があった。また、一般に、クロック信号やロジカルなＬＳＩを動作させるために用いられるものであるため、アナログ回路によって構成されたジッタ発生装置をロジカルなＬＳＩ内に混在させることは好ましくないという問題もあった。例えば、ＬＳＩ内でデジタル回路とアナログ回路が混在した場合に製造プロセスが複雑になるため製造コストの上昇を招いたり、アナログ回路がデジタル回路に対してノイズ源となってしまうという不都合がある。
【０００６】
本発明は、このような点に鑑みて創作されたものであり、その目的は、アナログ回路が不要であって回路規模を縮小するとともに消費電力を低減することができるジッタ発生回路を提供することにある。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明のジッタ発生回路は、ジッタ成分付加の対象となる第１の信号が伝送される第１の信号配線と、第１の信号配線の入力側に設けられた入力バッファと、第１の信号配線の出力側に設けられた出力バッファと、第１の信号配線に対して近接配置された第２の信号配線と、第１の信号配線に入力される第１の信号に同期した第２の信号をジッタ生成信号として第２の信号配線に入力するジッタ生成信号出力部とを備えている。ジッタ成分付加の対象となる第１の信号を伝送する第１の信号配線に対して第２の信号配線を近接配置するとともに、この第１の信号の電圧レベルが変化するタイミングにあわせて、第２の信号配線に入力されるジッタ生成信号の電圧レベルを変化させることにより、信号配線間の干渉を利用して第１の信号配線上に干渉雑音を重畳させることができる。この干渉雑音は、ジッタ生成信号の電圧レベルが変化するタイミングで発生するため、第１の信号に同期したジッタ生成信号を用いることにより、第１の信号配線上を伝送される第１の信号の立ち上がりあるいは立ち下がりタイミングにあわせて干渉雑音を重畳させることが可能になり、第１の信号にジッタを付加することができる。特に、第１の信号に同期したジッタ生成信号を信号配線Ｐ２に入力する場合にアナログ回路は不要であるため、ジッタ発生回路全体の回路規模を縮小することができる。また、デジタルのジッタ生成信号を生成して信号配線Ｐ２に入力するだけであるため、発振器等のアナログ回路を用いる場合に比べて生じる電力を大幅に低減することが可能になる。
【０００８】
また、上述したジッタ生成信号は、第１の信号に対して立ち上がりおよび立ち下がりの一部のタイミングが一致していることが望ましい。これにより、第１の信号の立ち上がりあるいは立ち下がりタイミングに一致した干渉雑音を容易に発生させることが可能になり、この干渉雑音を第１の信号自身に重畳させることにより第１の信号に対するジッタの付加を容易かつ確実に行うことができる。
【０００９】
また、上述した複数本の第２の信号配線が第１の信号配線の近接位置に配置されており、ジッタ生成信号出力部は、複数本の第２の信号配線のそれぞれにジッタ生成信号を入力することが望ましい。これにより、複数本の第２の信号配線のそれぞれに対応する干渉雑音を第１の信号配線上に発生させることができるため、第１の信号に付加するジッタを大きくするとともにその可変範囲を広くすることができる。
【００１０】
また、上述した複数本の第２の信号配線のそれぞれには、立ち上がりおよび立ち下がりのタイミングが互いに一致したジッタ生成信号が入力されることが望ましい。複数本の第２の信号配線のそれぞれに対応する干渉雑音の発生タイミングを一致させることにより、特に大きなジッタを付加することが可能になる。
【００１１】
また、上述した複数本の第２の信号配線のそれぞれには、立ち上がりおよび立ち下がりのタイミングが異なるジッタ生成信号が入力されることが望ましい。これにより、複数本の第２の信号配線のそれぞれに対応する干渉雑音の発生タイミングをずらすことができるため、これらの干渉雑音の組み合わせとして付加されるジッタのランダム性を高めて、第１の信号に対して複雑なジッタを付加することが可能になる。
【００１２】
また、上述した一の第２の信号配線は、他の第２の信号配線と配線長が異なっていることが望ましい。これにより、複数本の第２の信号配線のそれぞれに対応して発生する干渉雑音の大きさを異ならせることが可能になり、こられらの組み合わせとして複雑なジッタを付加することができる。
【００１３】
また、上述した第１の信号配線および第２の信号配線を、接地されたグランド層によって包囲することが望ましい。これにより、各信号配線からそれ以外の配線への信号の回り込みや、他の配線から各信号配線への各種の信号の回り込みを防止することが可能になる。
【００１４】
また、上述したジッタ生成信号出力部は、ジッタ生成信号を生成するジッタ生成信号発生部と、ジッタ生成信号発生部によって発生したジッタ生成信号の立ち上がりおよび立ち下がりのタイミングを第１の信号の立ち上がりおよび立ち下がりに同期させる同期確立部とを備えることが望ましい。これにより、第１の信号に同期したジッタ生成信号を生成して第２の信号配線に入力することが容易になる。
【００１５】
また、上述したジッタ生成信号出力部は、ジッタ生成信号を生成するジッタ生成信号発生部と、ジッタ生成信号発生部によって発生したジッタ生成信号の入力先となる複数の第２の信号配線を選択する選択部と、選択部によって選択されたジッタ生成信号の立ち上がりおよび立ち下がりのタイミングを第１の信号の立ち上がりおよび立ち下がりに同期させる同期確立部とを備えることが望ましい。これにより、第１の信号に同期したジッタ生成信号を生成して第２の信号配線に入力することが容易になるとともに、このジッタ生成信号の入力先となる第２の信号配線を選択的に設定することが可能になる。
【００１６】
また、上述した第１および第２の信号配線のそれぞれに入力される信号のタイミングを調整するタイミング調整部をさらに備えることが望ましい。これにより、第１および第２の信号配線の前段に設けられた各回路による信号の伝搬時間の相違を調整することができるため、これらの信号配線に入力される第１の信号とジッタ生成信号のそれぞれの立ち上がりあるいは立ち上がりタイミングを一致させることが容易となる。
【００１７】
また、上述した同期確立部は、第１の信号の立ち上がりあるいは立ち下がりタイミングに同期してジッタ生成信号を取り込んで出力するフリップフロップであることが望ましい。これにより、ジッタ生成信号の立ち上がりおよび立ち下がりタイミングを強制的に第１のタイミングの立ち上がりや立ち下がりタイミングに一致させることが可能になる。
【００１８】
また、上述したジッタ生成信号は、ランダムに論理レベルが変化するランダムビット列信号であることが望ましい。これにより、第１の信号にランダム性のあるジッタ量を付加することが可能になる。
【００１９】
また、上述したジッタ生成信号発生部は、縦続接続された複数のフリップフロップと、複数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理和を特定のフリップフロップに入力する論理回路とを備えることが望ましい。これにより、簡単な構成でランダムビット列を生成することができる。
【００２０】
また、上述したジッタ生成信号発生部は、縦続接続された複数のフリップフロップと、複数のフリップフロップの中から特定の複数の出力を抽出してそれらの排他的論理和を特定のフリップフロップに入力する論理回路とを備え、複数の第２の信号配線のそれぞれに入力するジッタ生成信号を、複数のフリップフロップの異なる位置から取り出すことが望ましい。これにより、複数本の第２の信号配線のそれぞれに内容がシフトしたランダムビット列を同時に入力することが可能になり、よりランダム性を高めて複雑なジッタを付加することができる。
【００２１】
また、上述したジッタ生成信号発生部は、リング状に接続された複数のフリップフロップを備え、少なくとも一つのフリップフロップの保持内容をプリセットすることが望ましい。これにより、簡単な構成で周期的に変化するジッタを付加することが可能になる。
【００２２】
また、上述したジッタ生成信号発生部の出力端子と接続された可変容量素子をさらに備えることが望ましい。可変容量素子を追加するとともにその静電容量を可変することにより、第１の信号配線を介して伝送される際に第１の信号に付加されるジッタの大きさを調整することが可能となる。
【００２３】
また、上述したジッタ生成信号発生部から第２の信号配線に入力されるジッタ生成信号の振幅を可変設定する振幅設定部をさらに備えることが望ましい。振幅設定部を追加してジッタ生成信号の振幅を可変することにより、第１の信号配線を介して伝送される際に第１の信号に付加されるジッタの大きさを調整することが可能となる。
【００２４】
また、上述した第１、第２の信号配線、入力バッファ、出力バッファ、ジッタ生成信号出力部を同一の大規模集積回路内に含ませることが望ましい。これにより、ジッタ発生回路を別部品として用意する必要がなくなるため、部品点数の低減によるコスト低減が容易となる。また、ジッタ発生回路によるＢＩＳＴ（内蔵自己テスト）回路を容易に実現することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明を適用した一実施形態のジッタ発生回路について、図面を参照しながら詳細に説明する。
【００２６】
図１は、本発明のジッタ発生回路の基本原理の説明図である。図１に示すように、本発明のジッタ発生回路は、入力端子ＩＮに接続された入力バッファ１０と、制御端子Ｓに接続されたジッタ生成信号出力部２０と、入力バッファ１０の出力端子に一方端が接続された信号配線Ｐ１と、ジッタ生成信号出力部２０の出力端子に一方端が接続されるとともに信号配線Ｐ１に近接配置された信号配線Ｐ２と、信号配線Ｐ１の他方端に接続された出力バッファ３０と、信号配線Ｐ２の他方端に接続されて信号配線Ｐ２の他方端を終端する出力バッファ４０とを含んで構成されている。入力バッファ１０および出力バッファ３０、４０のそれぞれは、例えばＣＭＯＳインバータ回路によって構成されている。なお、出力バッファ４０は、信号配線Ｐ１と同様に信号配線Ｐ２に信号を通すための終端回路であるため、必ずしも出力バッファ３０と同じようにＣＭＯＳインバータ回路を用いて構成する必要はなく、アンド回路等の他の回路を用いて構成するようにしてもよい。信号配線Ｐ１が第１の信号配線に、信号配線Ｐ２が第２の信号配線にそれぞれ対応する。
【００２７】
図２は、互いに近接配置された２本の信号配線Ｐ１、Ｐ２の等価回路を示す図である。信号配線Ｐ１、Ｐ２のそれぞれでは、入力されるパルス信号の周波数が高くなると、抵抗成分Ｒの他にインダクタンス成分Ｌが無視できなくなる。また、これら２本の信号配線Ｐ１、Ｐ２の間には、相互コンダクタンス成分Ｇとキャパシタンス成分Ｃが現れる。このように、２本の信号配線Ｐ１、Ｐ２によって、抵抗成分Ｒ、インダクタンス成分Ｌ、相互コンダクタンス成分Ｇ、キャパシタンス成分Ｃを有する分布定数回路が構成される。
【００２８】
図３は、図１に示す２つの信号配線Ｐ１、Ｐ２に入出力される信号波形を示す図である。図３（Ａ）の「クロック信号（入力）」は入力バッファ１０から信号配線Ｐ１に入力される信号波形であり、例えば所定周期で立ち上がりと立ち下がりが発生するクロック信号が信号配線Ｐ１に入力される場合が示されている。また、図３（Ｂ）の「ジッタ生成信号」は、ジッタ生成信号出力部２０から信号配線Ｐ２に入力される信号波形である。図３（Ｃ）の「干渉雑音」は、信号配線Ｐ１に入力されるクロック信号と信号配線Ｐ２に入力されるジッタ生成信号との組み合わせによって決定される信号配線Ｐ１上の雑音の波形である。図３（Ｄ）の「クロック信号（出力）」は、信号配線Ｐ１に入力されたクロック信号に、この信号配線Ｐ１上で発生した干渉雑音が重畳された場合の信号配線Ｐ１の出力波形である。
【００２９】
入力バッファ１０から信号配線Ｐ１に向けて、所定周期でハイレベルとローレベルとが交互に切り替わるクロック信号が入力されている（図３（Ａ））。また、ジッタ生成信号出力部２０から信号配線Ｐ２に向けて、このクロック信号に対して立ち上がりおよび立ち下がりの一部のタイミングが一致しているジッタ生成信号が入力されている。例えば、このジッタ生成信号には、ランダムに論理レベルが変化するランダムビット列信号が用いられている（図３（Ｂ））。信号配線Ｐ１に入力されるクロック信号の立ち上がりや立ち下がりに、信号配線Ｐ２に入力されるジッタ生成信号の立ち上がりや立ち下がりのタイミングが一致すると信号配線Ｐ１上には干渉雑音が発生する（図３（Ｃ））。本実施形態では、ジッタ生成信号としてランダムビット列信号が用いられているため、クロック信号の立ち上がりや立ち下がりと組み合わされるジッタ生成信号の立ち上がりや立ち下がりは不定であってランダムに変化するため、信号配線Ｐ１上に発生する干渉雑音の間隔や極性もランダムとなる。信号配線Ｐ１上では、入力バッファ１０から入力されたクロック信号に干渉雑音が重畳されるため、この入力されたクロック信号に対して、立ち上がりと立ち下がりのタイミングに揺らぎ（ジッタ）があるクロック信号が出力される（図３（Ｄ））。
【００３０】
図４は、信号配線Ｐ１から出力されるクロック信号の各周期の分布を示す図である。図４において、横軸にはクロック信号の各周期毎の立ち上がりあるいは立ち下がりの間隔が、縦軸にはその頻度がそれぞれ示されている。ジッタ生成信号がランダムビット列である場合にはその内容に応じたジッタ成分が現れるため、立ち上がりあるいは立ち下がりの各周期毎の間隔は、図４に示すような所定値（ジッタ成分がない場合のクロック信号の周期に相当する値）を中心とする統計的な分布を示すようになる。
【００３１】
このように、本発明のジッタ発生回路では、ジッタ付加の対象となるクロック信号を信号配線Ｐ１に入力するとともに、この信号配線Ｐ１に近接配置した信号配線Ｐ２に対してランダムビット列からなるジッタ生成信号を入力することにより、信号配線Ｐ１を伝搬するクロック信号に対してランダムビット列の内容に応じたジッタを付加することが可能になる。特に、ランダムビット列からなるジッタ生成信号を生成して信号配線Ｐ２に入力する場合にアナログ回路は不要であるため、ジッタ発生回路全体の回路規模を縮小することができる。また、デジタルのジッタ生成信号を生成して信号配線Ｐ２に入力するだけであるため、発振器等のアナログ回路を用いる場合に比べて生じる電力を大幅に低減することが可能になる。
【００３２】
次に、上述した本発明の原理に基づいて実際のジッタ発生回路を構成した場合の具体例（実施形態）について説明する。
【００３３】
〔第１の実施形態〕
図５は、第１の実施形態のジッタ発生回路の構成を示す図である。図５に示すように、本実施形態のジッタ発生回路は、互いに近接配置された３本の信号配線Ｐ１、Ｐ２、Ｐ３と、信号配線Ｐ１の入力側および出力側にそれぞれ接続された入力バッファ１０、タイミング調整部１２および出力バッファ３０と、信号配線Ｐ２、Ｐ３の入力側に設けられたジッタ生成信号出力部２０と、信号配線Ｐ２、Ｐ３のそれぞれの出力側に設けられた出力バッファ４００、４０２とを含んで構成されている。２つの信号配線Ｐ２、Ｐ３は、信号配線Ｐ１を挟んでその両側に等間隔で近接配置されている。
【００３４】
入力バッファ１０は、ＣＭＯＳインバータ回路によって構成されており、入力されるクロック信号の論理レベルを反転して出力する。タイミング調整部１２は、信号配線Ｐ２、Ｐ３に対するエッジ生成信号の入力タイミングに、入力バッファ１０から信号配線Ｐ１に対するクロック信号の入力タイミングを一致させるための時間調整を行うためのものであり、例えばＣＭＯＳインバータ回路によって構成されている。なお、本実施形態では、入力バッファ１０の前段に１つのＣＭＯＳインバータ回路からなるタイミング調整部１２を設けることによって３本の信号配線Ｐ１、Ｐ２、Ｐ３に対する信号の入力タイミングの調整を行っているが、調整時間が長い場合にはタイミング調整部１２を構成するＣＭＯＳインバータ回路の縦続段数を増やしたり、他の回路を用いたりしてもよい。また、３本の信号配線Ｐ１、Ｐ２、Ｐ３に入力される各信号の入力タイミングによっては、信号配線Ｐ１の入力側にタイミング調整部１２の代わりに、あるいはこれと並行して信号配線Ｐ２、Ｐ３の入力側にタイミング調整部を設けるようにしてもよい。
【００３５】
出力バッファ３０は、信号配線Ｐ１の出力端側に接続されており、この信号配線Ｐ１から出力されるクロック信号に対して波形整形を行った信号を出力する。出力バッファ４００は、信号配線Ｐ２の出力端を終端する。出力バッファ４０２は、信号配線Ｐ３の出力端を終端する。
【００３６】
ジッタ生成信号出力部２０は、クロック信号が伝送される信号配線Ｐ１に対して近接配置された２本の信号配線Ｐ２、Ｐ３のそれぞれに向けてジッタ生成信号を出力する。このために、ジッタ生成信号出力部２０は、クロック発生部１００、ランダムビット列発生部１１０、ジッタ生成信号経路制御部１２０、出力バッファ１３０、１３２を含んで構成されている。
【００３７】
クロック発生部１００は、ジッタ付与の対象となる所定周波数のクロック信号を発生する。クロック発生部１００によって発生したクロック信号は、タイミング調整部１２および入力バッファ１０を介して信号配線Ｐ１に入力される。なお、クロック発生部１００は、必ずしもジッタ生成信号出力部２０内部に含まれていなくてもよい。例えば、外部から入力される参照クロック信号を、このクロック発生部１００で発生したクロック信号の代わりに用いるようにしてもよい。また、本明細書では、クロック信号にジッタを付加する場合を例にとって説明するが、ジッタ付加の対象となる信号はクロック信号に限定されるものではなく、周期的でない立ち上がりや立ち下がりを有するその他の信号にジッタを付加するようにしてもよい。
【００３８】
ランダムビット列発生部１１０は、例えばリニアフィードバックシフトレジスタ（ＬＦＳＲ）回路によって構成されており、擬似ランダムビット列信号を発生する。図６は、ランダムビット列発生部１１０の構成を示す図である。図６に示すように、ランダムビット列発生部１１０は、縦続接続されたＮ個のフリップフロップ１１４−１〜１１４−Ｎと、この中の特定の複数、例えばｉ段目とＮ段目のフリップフロップ１１４−ｉ、１１４−Ｎの各出力の排他的論理和を求めて特定（例えば初段）のフリップフロップ１１４に入力する論理回路としての排他的論理和回路１１２とを備えている。各フリップフロップ１１４−１〜１１４−Ｎは、入力されるデータをクロック発生部１００から出力されるクロック信号に同期して取り込んで保持、出力する。フリップフロップ１１４−１〜１１４−Ｎの段数Ｎは、例えば２３や３１に設定される。このように、Ｎ個のフリップフロップ１１４−１〜１１４−Ｎからなるシフトレジスタと排他的論理和回路１１２とを組み合わせることにより、簡単に擬似ランダムビット列信号を生成することができる。なお、ランダムビット列発生部１１０は、擬似ランダムビット列信号を発生できればよいため、図６に示した構成に限定されず、他の構成を採用してもよい。
【００３９】
ジッタ生成信号経路制御部１２０は、制御信号に基づいてジッタ生成信号の出力経路を設定する。ジッタ生成信号の出力経路としては、信号経路Ｐ２を選択する場合、信号経路Ｐ３を選択する場合、両方を選択する場合、いずれも選択しない場合の４通りが考えられる。
【００４０】
図７は、ジッタ生成信号経路制御部１２０の構成を示す図である。図７に示すように、ジッタ生成信号経路制御部１２０は、デコーダ１２２、アンド回路１２４、１２５、フリップフロップ１２６、１２７を備えている。デコーダ１２２は、入力される制御信号に基づいて、ジッタ生成信号の出力先となる信号配線Ｐ１、Ｐ２を特定する１ビットの選択信号を２つのアンド回路１２４、１２５のそれぞれに向けて個別に出力する。一方の選択信号がアンド回路１２４の一方の入力端子に入力され、他方の選択信号がアンド回路１２５の一方の入力端子に入力される。一方のアンド回路１２４は、ランダムビット列発生部１１０から出力される擬似ランダムビット列信号が他方の入力端子に入力されており、デコーダ１２２から入力される選択信号がハイレベル（“１”）のときにこの擬似ランダムビット列信号を出力する。同様に、他方のアンド回路１２５は、ランダムビット列発生部１１０から出力される擬似ランダムビット列信号が他方の入力端子に入力されており、デコーダ１２２から入力される選択信号がハイレベルのときにこの擬似ランダムビット列信号を出力する。したがって、デコーダ１２２から出力される２つの選択信号のいずれか一方のみがハイレベルのときには、このハイレベルの選択信号が入力されたアンド回路のみから擬似ランダムビット列信号が出力される。また、デコーダ１２２から出力される２つの選択信号の両方がハイレベルのときには、２つのアンド回路１２４、１２５の両方から擬似ランダムビット列信号が出力される。また、デコーダ１２２から出力される２つの選択信号の両方がローレベルのときには、２つのアンド回路１２４、１２５のいずれからも擬似ランダムビット列信号は出力されない。上述したデコーダ１２２および２つのアンド回路１２４、１２５によって選択部が構成されている。
【００４１】
一方のフリップフロップ１２６は、クロック発生部１００から出力されるクロック信号に同期して、一方のアンド回路１２４から出力される信号を取り込んで出力する。このフリップフロップ１２６から出力される信号は、出力バッファ１３０を介して信号配線Ｐ２に入力される。同様に、他方のフリップフロップ１２７は、クロック発生部１００から出力されるクロック信号に同期して、他方のアンド回路１２５から出力される信号を取り込んで出力する。このフリップフロップ１２７から出力される信号は、出力バッファ１３２を介して信号配線Ｐ３に入力される。これら２つのフリップフロップ１２６、１２７によって同期確立部が構成されている。
【００４２】
ところで、図５に示したジッタ発生回路では、クロック信号が入出力される信号配線Ｐ１の両側に２本の信号配線Ｐ２、Ｐ３が近接配置されているが、これら２本の信号配線Ｐ２、Ｐ３のいずれか一方のみに着目すると、図１に示した基本構成における信号配線Ｐ２と信号配線Ｐ１との関係と同じである。したがって、クロック信号の立ち上がりタイミングとジッタ生成信号の立ち上がりあるいは立ち下がりタイミングが一致したとき、あるいは、クロック信号の立ち下がりタイミングとジッタ生成信号の立ち上がりあるいは立ち下がりタイミングが一致したときに、これらの組み合わせに対応した干渉雑音が信号配線Ｐ１上に発生し、信号配線Ｐ１からはジッタが付加されたクロック信号が出力される。また、２本の信号配線Ｐ２、Ｐ３の両方に同じ擬似ランダムビット列からなるジッタ生成信号が入力された場合には、干渉雑音のレベルが大（ほぼ２倍）になるため、信号配線Ｐ１から出力されるクロック信号に付加されるジッタの量も大となる。
【００４３】
このように、クロック信号が入出力される信号配線Ｐ１に２本の信号配線Ｐ２、Ｐ３を近接配置するとともに、これらの各信号配線Ｐ２、Ｐ３にジッタ生成信号を入力することにより、クロック信号に対してジッタを付加することが可能なる。また、ジッタ生成信号の入力先となる信号配線の本数を切り替えることにより、クロック信号に対して付加するジッタの大きさを変更することができる。しかも、このようなジッタの付加を行うジッタ発生回路では、発振器等のアナログ回路が使用されていないため、回路規模の縮小と消費電力の低減が可能になるとともに、ＢＩＳＴ回路として大規模集積回路（ＬＳＩ）内に他の構成回路とともに含ませることにより、回路規模の極めて小さいオンチップジッタ付加回路を実現することができる。また、ジッタ付加の対象となるクロック信号に同期したジッタ生成信号を用いるため、クロック信号に近い高い周波数（例えば、ギガＨｚ帯）のジッタを付加することが可能になる。
【００４４】
〔第２の実施形態〕
図８は、第２の実施形態のジッタ発生回路の構成を示す図である。図８に示すように、本実施形態のジッタ発生回路は、互いに近接配置された９本の信号配線Ｐ１、Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄと、信号配線Ｐ１の入力側および出力側にそれぞれ接続された入力バッファ１０および出力バッファ３０と、信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄの入力側に設けられたジッタ生成信号出力部２０Ａと、信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄのそれぞれの出力側に設けられた出力バッファ４００Ａ〜４００Ｄ、４０２Ａ〜４０２Ｄをと含んで構成されている。信号配線Ｐ１を挟んだ一方の側に４本の信号配線Ｐ２Ａ〜Ｐ２Ｄが近接配置され、他方の側に４本の信号配線Ｐ３Ａ〜Ｐ３Ｄが近接配置されている。
【００４５】
ジッタ生成信号出力部２０Ａは、クロック信号が伝送される信号配線Ｐ１に対して近接配置された８本の信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄのそれぞれに向けてジッタ生成信号を出力する。このために、ジッタ生成信号出力部２０Ａは、ジッタ生成信号経路制御部１２０Ａと、出力バッファ１３０Ａ〜１３０Ｄ、１３２Ａ〜１３２Ｄを含んで構成されている。なお、これらの構成以外については、図５に示したジッタ生成信号出力部２０と同じ構成（クロック発生部１００とランダムビット列発生部１１０）を有しており、図８ではこれらの構成が省略されている。
【００４６】
ジッタ生成信号経路制御部１２０Ａは、制御信号に基づいてジッタ生成信号の出力経路を設定する。図９は、ジッタ生成信号経路制御部１２０Ａの構成を示す図である。図９に示すように、ジッタ生成信号経路制御部１２０Ａは、デコーダ１２２Ａ、アンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄ、フリップフロップ１２６Ａ〜１２６Ｄ、１２７Ａ〜１２７Ｄを備えている。デコーダ１２２Ａは、入力される制御信号に基づいて、ジッタ生成信号の出力先となる信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄを特定する１ビットの選択信号を８個のアンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄのそれぞれに向けて個別に出力する。８個のアンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄのそれぞれは、図７に示したジッタ生成信号経路制御部１２０に含まれる２個のアンド回路１２４、１２５と基本的に同じ動作を行っており、一方の入力端子に入力される選択信号がハイレベルのときに、他方に入力される擬似ランダムビット列信号を出力する。上述したデコーダ１２２Ａおよび８個のアンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄによって選択部が構成されている。
【００４７】
フリップフロップ１２６Ａ〜１２６Ｄ、１２７Ａ〜１２７Ｄのそれぞれは、クロック発生部１００から出力されるクロック信号に同期して、前段に設けられた各アンド回路から出力される信号を取り込んで出力する。各フリップフロップと８本の信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄのそれぞれとが１対１に対応しており、各フリップフロップから出力される信号が、出力バッファ１３０Ａ〜１３０Ｄ、１３２Ａ〜１３２Ｄのそれぞれを介して対応する各信号配線に入力される。これら８個のフリップフロップ１２６Ａ〜１２６Ｄ、１２７Ａ〜１２７Ｄによって同期確立部が構成されている。
【００４８】
このように、信号配線Ｐ１の両側に４本ずつ合計で８本の信号配線Ｐ２１、…、Ｐ２Ｎ、Ｐ３１、…、Ｐ３Ｎを配置し、これらの信号配線に対してジッタ生成信号を選択的に入力することにより、クロック信号に付加するジッタの可変量を広くすることができる。
【００４９】
ところで、図５に示したように、信号配線Ｐ１の両側に２本の信号配線Ｐ２、Ｐ３を対称位置に近接配置した場合には、これら２本の信号配線Ｐ２、Ｐ３のそれぞれと信号配線Ｐ１との間の干渉の度合いは同じになるが、図８に示すように、さらにその外側に他の信号配線を近接配置していった場合には、各信号配線と信号配線Ｐ１との干渉の度合いは距離の２乗に反比例して小さくなる。したがって、同じジッタ生成信号を入力した場合であっても、信号配線Ｐ１からの距離が異なる信号配線に入力した場合には異なる電圧レベルの干渉雑音が発生することになり、ジッタ生成信号を入力する信号配線を切り替えることにより、クロック信号に付加する分解能を高めることが可能になる。
【００５０】
〔第３の実施形態〕
上述した第１および第２の実施形態では、信号配線Ｐ１の両側に配置された各信号配線に対して同じジッタ生成信号を入力したが、少なくとも一部の信号配線に対して他と異なる内容のジッタ生成信号を入力するようにしてもよい。
【００５１】
図１０は、クロック信号が入出力される信号配線Ｐ１に近接配置された各信号配線に異なる内容のジッタ生成信号を入力するジッタ生成信号経路制御部の変形例を示す図である。図１０に示すジッタ生成信号経路制御部１２０Ｂは、デコーダ１２２Ａ、アンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄ、フリップフロップ１２８Ａ〜１２８Ｈを備えている。このジッタ生成信号経路制御部１２０Ｂは、図８に示したジッタ生成信号経路制御部１２０Ａと置き換え可能であり、後段に配置された出力バッファ１３０Ａ〜１３０Ｄ、１３２Ａ〜１３２Ｄのそれぞれにジッタ生成信号を入力する。
【００５２】
デコーダ１２２Ａは、入力される制御信号に基づいて、ジッタ生成信号の出力先となる信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄを特定する１ビットの選択信号を８個のアンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄのそれぞれの一方の入力端子に向けて個別に出力する。８個のフリップフロップ１２８Ａ〜１２８Ｈは、縦続接続されており、初段のフリップフロップ１２８Ａに擬似ランダムビット列信号が入力される。各フリップフロップは、クロック発生部１００から出力されるクロック信号に同期して、入力されるデータを保持して出力する。また、フリップフロップ１２８Ａ〜１２８Ｈのそれぞれは、８個のアンド回路１２４Ｄ、１２４Ｃ、１２４Ｂ、１２４Ａ、１２５Ａ、１２５Ｂ、１２５Ｃ、１２５Ｄのそれぞれと１対１に対応しており、各フリップフロップから出力されるデータ（擬似ランダムビット列信号）が対応するアンド回路の他方の入力端子に入力される。各アンド回路では、デコーダ１２２Ａから一方の入力端子に入力される選択信号がハイレベルのときに、他方の入力端子に入力される擬似ランダムビット列信号を出力する。各アンド回路に対応する擬似ランダムビット列信号の取り出し位置を異ならせることにより、各アンド回路に同時に入力される擬似ランダムビット列信号の内容を異ならせることが可能になる。図１０に示したジッタ生成信号経路制御部１２０Ｂを用いた場合には、図６に示したランダムビット列発生部１１０を構成する複数のフリップフロップの異なる位置から別々に擬似ランダムビット列信号を取り出したことになる。これにより、信号配線Ｐ１上に発生する干渉雑音のランダム性を高めることができ、クロック信号に対して複雑なジッタを付加することが可能になる。
【００５３】
〔第４の実施形態〕
図１１は、第４の実施形態のジッタ発生回路の構成を示す図である。図１１に示すジッタ発生回路は、図１に示したジッタ発生回路に対して、ジッタ生成信号出力部２０の出力端子とグランド間に可変容量素子６０が追加された点が異なっており、それ以外の構成については共通する。なお、上述したように、図１はジッタ発生回路の基本原理を説明するための構成を示したものであるが、図５や図８に示した各実施形態のジッタ発生回路において本実施形態と同様の変形を行う場合には、信号配線Ｐ２、Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３、Ｐ３Ａ〜Ｐ３Ｄのそれぞれの入力端子に個別（必ずしも全部である必要はなく、一部であってもよい）に可変容量素子６０を接続すればよい。
【００５４】
ジッタ生成信号出力部２０の出力端子に可変容量素子６０が接続されると、ジッタ生成信号出力部２０から出力されるジッタ生成信号がＬレベルからＨレベルに立ち上がるとき、あるいはＨレベルからＬレベルに立ち下がるときに、ジッタ生成信号出力部２０内の出力段に設けられた入力バッファの出力抵抗と可変容量素子６０の静電容量で決まる時定数できまる充放電動作を伴うため、これらの立ち上がり波形や立ち下がり波形に遅れが生じて、いわゆる波形がなまる現象が現れる。この程度は、時定数の大きさすなわち可変容量素子６０の静電容量の大きさによって決まる。
【００５５】
ところで、信号配線Ｐ１を伝送するクロック信号に対する干渉の程度、すなわち、信号配線Ｐ１上に現れる干渉雑音の大きさは、信号配線Ｐ２に入力されるジッタ生成信号の立ち上がりや立ち下がりが急峻であればあるほど大きく、ジッタ生成信号の立ち下がりや立ち下がりがなまってなだらかになると小さくなる。したがって、可変容量素子６０を追加するとともにその静電容量を可変することにより、信号配線Ｐ１を介して伝送される際にクロック信号に付加されるジッタの大きさを調整することが可能となる。
【００５６】
〔第５の実施形態〕
図１２は、第５の実施形態のジッタ発生回路の構成を示す図である。図１２に示すジッタ発生回路は、図１に示したジッタ発生回路に対して、ジッタ生成信号出力部２０と信号配線Ｐ２の間の可変振幅ドライバ回路７０を挿入した点が異なっており、それ以外の構成については共通する。この可変振幅ドライバ回路７０が振幅設定部として動作する。
【００５７】
可変振幅ドライバ回路７０は、制御信号に応じて振幅レベルを可変に設定可能なドライバ回路であり、電流源７１、ＦＥＴ７２、７３、７４、抵抗７５を含んで構成されている。抵抗７５は、例えばＦＥＴのＯＮ抵抗を利用してもよい。電流源７１は、制御信号に応じて電流値が設定可能であり、ＦＥＴ７２に対してソース・ドレイン間の電流を供給する。このＦＥＴ７２のドレイン、ゲートおよびＦＥＴ７３のゲートが共通に接続されており、これら２つのＦＥＴ７２、７３によってカレントミラ回路が構成されている。ＦＥＴ７３のドレイン側には、ジッタ生成信号によってオンオフ状態が制御されるＦＥＴ７４が接続されており、このＦＥＴ７４のドレインは抵抗７５を介して電源ＶＤＤに接続されている。制御信号に応じて電流源７１によってＦＥＴ７２に供給される電流値が変わると、ＦＥＴ７３、７４の各ソース・ドレイン間に流れる電流も変わるため抵抗７５の両端電圧の値も変化し、これに伴って可変振幅ドライバ回路７０から出力される信号の振幅が変更される。
【００５８】
ところで、信号配線Ｐ１を伝送するクロック信号に対する干渉の程度、すなわち、信号配線Ｐ１上に現れる干渉雑音の大きさは、信号配線Ｐ２に入力されるジッタ生成信号の振幅が大きいほど大きく、ジッタ生成信号の振幅が小さくなればそれに伴って小さくなる。したがって、可変振幅ドライバ回路７０を追加してジッタ生成信号の振幅を可変することにより、信号配線Ｐ１を介して伝送される際にクロック信号に付加されるジッタの大きさを調整することが可能となる。
【００５９】
なお、上述した可変振幅ドライバ回路７０は、入力されるジッタ生成信号の論理を反転して出力するため、例えば図５に示したランダムビット列発生部１１０から出力される擬似ランダムビット列信号の論理レベルを変えずに信号配線Ｐ２等に入力しようとした場合には、可変振幅ドライバ回路７０の前段にインバータ回路を追加したり、ジッタ生成信号出力部の出力段に設けられた出力バッファ２０をＣＭＯＳインバータ回路で構成するなどの工夫が必要になる。あるいは、図１３に示すように、差動型の可変振幅ドライバ回路７０Ａを用いる場合には、論理の反転をすることなくジッタ生成信号を信号配線Ｐ２に入力することができる。また、この変更に伴って、ランダムビット列発生部１１０から擬似ランダムビット列信号が出力されてから信号配線Ｐ２等に入力されるまでのタイミングにずれが生じた場合には、このずれに相当する時間をタイミング調整用可変遅延回路１２Ａにおいて再調整する必要がある。
【００６０】
なお、本発明は上記実施形態に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。例えば、上述した実施形態では、ランダムビット列発生部１１０によって発生した擬似ランダムビット列信号をジッタ生成信号として用いたが、より簡易な構成で発生したジッタ生成信号を用いるようにしてもよい。
【００６１】
図１４は、ジッタ生成信号出力部の変形例を示す図である。図１４に示すジッタ生成信号出力部は、クロック発生部１００、デコーダ１２２Ａ、８個のフリップフロップ１２９Ａ〜１２９Ｈ、８個のアンド回路１２４Ａ〜１２４Ｄ、１２５Ａ〜１２５Ｄ、８個の出力バッファ１３０Ａ〜１３０Ｄ、１３４Ａ〜１３４Ｄを含んで構成されている。このジッタ生成信号出力部では、ランダムビット列発生部１１０の代わりにリング状に接続された８個のフリップフロップ１２９Ａ〜１２９Ｈが用いられている。例えば、フリップフロップ１２９Ａは、所定のタイミングでプリセットされて出力信号がＨレベルとなる。したがって、それ以後、各フリップフロップ１２９Ａ〜１２９Ｈのそれぞれは、入力されるクロック信号の８周期に１回の割合でＨレベルの信号を順番に出力する。また、各フリップフロップ１２９Ａ〜１２９Ｈから出力される周期的にＨレベルに変化する信号は、１対１に対応するアンド回路を介してその後段に接続されたバッファ１３０Ａ〜１３０Ｄ、１３４Ａ〜１３４Ｄに入力される。図１４に示す例では、４個のバッファ１３０Ａ〜１３０Ｄは、入力される信号の論理を反転せずに出力し、他の４個のバッファ１３４Ａ〜１３４Ｄは、入力される信号の論理を反転して出力する。これにより、ジッタ生成信号出力部から８本の信号配線Ｐ２Ａ〜Ｐ２Ｄ、Ｐ３Ａ〜Ｐ３Ｄのそれぞれに入力されるジッタ生成信号の組み合わせが複雑になるため、擬似ランダムビット列信号を用いた場合と同様にランダム性が高いジッタをクロック信号に付加することができる。しかも、ランダムビット列発生部１１０を用いる場合に比べて、ジッタ生成信号出力部の構成を簡略化することが可能になる。
【００６２】
また、上述した各実施形態では、信号配線Ｐ１に対して近接配置された複数の信号配線Ｐ２、Ｐ３等の各長さを同じにしたが、これらの配線長を異ならせるようにしてもよい。図１５は、信号配線の長さを変更したジッタ発生回路の変形例を示す図である。図１５に示すジッタ発生回路は、図５に示したジッタ発生回路に対して、信号配線Ｐ２よりも配線長が短い信号配線Ｐ４に置き換えた点が異なっており、それ以外の構成については共通する。図２に示した等価回路に含まれる抵抗成分Ｒ、インダクタンス成分Ｌ、相互コンダクタンス成分Ｇ、キャパシタンス成分Ｃは、２本の信号配線の位置関係によって変化するとともに、これら２本の信号配線が対向する長さに比例して変化する。したがって、信号配線Ｐ１と隣接配置された一方の信号配線Ｐ４の長さを短くすることにより、一方の信号配線Ｐ４に対応して発生する干渉雑音のレベルを小さくすることができる。このように、２つの信号配線Ｐ４、Ｐ３の長さを異ならせることにより、いろいろな組み合わせの複雑なジッタをクロック信号に付加することが可能になる。
【００６３】
また、上述した各実施形態の説明では、各信号配線の周辺構造については特に説明していないが、クロック信号に付加するジッタのレベルを制御するため、あるいは、各信号配線からその他の配線等に対するノイズの放出等を防止するために、これらの信号配線の周囲をグランド層で囲ってシールドすることが望ましい。
【００６４】
図１６は、グランド層を用いたシールド構造の具体例を示す図であり、図５に示す３本の信号配線Ｐ１、Ｐ２、Ｐ３に対応する断面構造が示されている。図１６に示すように、互いに平行に配置された３本の信号配線Ｐ１、Ｐ２、Ｐ３は、その両側面に配置されたグランド層Ｇ１、Ｇ２と、上下層としてのグランド層Ｇ３、Ｇ４とによって囲まれている。これらの各グランド層Ｇ１〜Ｇ４は、ＶＩＡホール（Ｖ）によって相互に連結されている。このように、互いに近接配置された信号配線Ｐ１、Ｐ２、Ｐ３の周囲をグランド層Ｇ１〜Ｇ４によって取り囲むことにより、各信号配線Ｐ１、Ｐ２、Ｐ３からそれ以外の配線への信号の回り込みや、他の配線から信号配線Ｐ１への各種の信号の回り込みを防止することが可能になる。
【００６５】
図１７は、上述した各実施形態のジッタ発生回路を半導体試験装置に組み込む場合の構成を示す図である。図１７に示す半導体試験装置は、ＲＡＴＥ発生部９００、テストパターン発生部９１０、タイミング発生回路９３０、ジッタ発生回路９４０、波形整形部９５０、期待値比較部９６０を含んで構成されており、ＤＵＴ（被試験デバイス）に対して各種の試験を実施する。ＲＡＴＥ発生部９００は、試験を行うための基本周期の設定を行う所定周期のＲＡＴＥ信号を生成する。テストパターン発生部９１０は、ＤＵＴの各入力ピンに入力するパターンデータを発生する。タイミング発生回路９３０は、ＲＡＴＥ発生部９００から出力されるＲＡＴＥ信号を基準にして、基本周期内に含まれる各種のタイミングエッジを生成する。ジッタ発生回路９４０は、図５や図８等に示した構成を有しており、タイミング発生回路９３０から入力される信号を信号配線Ｐ１に通すことにより、この信号に対してジッタを付加する。なお、ジッタを付加しない通常の試験動作時には、ジッタ生成信号出力部２０等から各信号配線Ｐ２等に対してジッタ生成信号を入力しないようにすればよい。波形整形部９５０は、テストパターン発生部９１０から出力されたパターンデータに対応してタイミング発生回路９３０から出力されるタイミングエッジに基づいて、ＤＵＴの各入力ピンに入力する信号の波形制御を行う。期待値比較部９６０は、ＤＵＴの各出力ピンから出力されるデータと、テストパターン発生部９１０から出力される各出力ピン毎の期待値データとを比較する。このような構成を有する半導体試験装置において、タイミング発生回路９３０とジッタ発生回路９４０とがタイミング発生ＬＳＩ９２０として同一の半導体基板上に形成されている。このように、ジッタ発生回路９４０は、他の回路としてのタイミング発生回路９３０とともにＬＳＩの一部として形成することが可能であり、ジッタ発生回路９４０によってジッタが付加されたクロック信号やその他の入力データをＤＵＴに入力して、このＤＵＴが正常動作するか否かを試験することが可能になる。
【図面の簡単な説明】
【００６６】
【図１】本発明のジッタ発生回路の基本原理の説明図である。
【図２】互いに近接配置された２本の信号配線Ｐ１、Ｐ２の等価回路を示す図である。
【図３】図１に示す２つの信号配線Ｐ１、Ｐ２に入出力される信号波形を示す図である。
【図４】信号配線Ｐ１から出力されるクロック信号の各周期の分布を示す図である。
【図５】第１の実施形態のジッタ発生回路の構成を示す図である。
【図６】ランダムビット列発生部の構成を示す図である。
【図７】ジッタ生成信号経路制御部の構成を示す図である。
【図８】第２の実施形態のジッタ発生回路の構成を示す図である。
【図９】図８に示すジッタ生成信号経路制御部の構成を示す図である。
【図１０】第３の実施形態のジッタ発生回路に含まれるジッタ生成信号経路制御部の構成を示す図である。
【図１１】第４の実施形態のジッタ発生回路の構成を示す図である。
【図１２】第５の実施形態のジッタ発生回路の構成を示す図である。
【図１３】第５の実施形態のジッタ発生回路に含まれる可変振幅ドライバ回路の変形例を示す図である。
【図１４】ジッタ生成信号出力部の変形例を示す図である。
【図１５】信号配線の長さを変更したジッタ発生回路の変形例を示す図である。
【図１６】グランド層を用いたシールド構造の具体例を示す図である。
【図１７】ジッタ発生回路が組み込まれた半導体試験装置の構成を示す図である。
【符号の説明】
【００６７】
１０  入力バッファ
１２  タイミング調整部
２０  ジッタ生成信号出力部
３０、４０、１３０、１３２、４００、４０２  出力バッファ
１００  クロック発生部
１１０  ランダムビット列発生部
１２０  ジッタ生成信号経路制御部
Ｐ１、Ｐ２、Ｐ３  信号配線
【図１】
2005311564.tif 000003
【図２】
2005311564.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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