(57)【要約】【課題】  ＳＲＡＭメモリセルのソフトエラー対策用の抵抗体を簡単且つ安価に提供する。【解決手段】  ＳＲＡＭメモリセル２ａのノード部分に挿入する抵抗体Ｒ１を、ゲート電極パターン７ｂの直下のゲート酸化膜６に開口部８を設けて半導体基板１と直接接続し、ソース／ドレイン領域９と内部で接続する構成とする。これに伴い、上部の電極は、シェアードコンタクトとせず、抵抗体Ｒ１を介してゲート電極パターン７ｂと接続する構成とする。別途に不純物を導入して電気的接続を確実にしたり、抵抗値の調整を行うことができる。【選択図】  図３
2005197575.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成されＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、
前記第１および第２のＣＭＯＳインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、
前記第１および第２の抵抗要素は、前記第１および第２のＣＭＯＳインバータ回路の入力端子となるゲート電極パターンを前記半導体基板に電気的に接続することでその半導体基板内部を経由して出力端子となる電極に接続するように構成されていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１および第２の抵抗要素は、前記ゲート電極パターンの下地に形成されたゲート絶縁膜に形成した開口部により前記半導体基板と電気的に接続するように構成されていることを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記抵抗要素を形成する半導体基板の領域に、不純物濃度調整領域を形成したことを特徴とする半導体装置。
【請求項４】
半導体基板上に素子分離領域とこの素子分離領域に囲まれた素子領域を形成する工程と、
前記半導体基板の表面に絶縁膜を形成する工程と、
前記絶縁膜に前記半導体基板内に形成する抵抗要素と電気的接続をするための開口部を形成する工程と、
前記絶縁膜上および前記開口部に接触するようにゲート電極パターンを形成する工程と、
前記素子領域にＳＲＡＭメモリセルを構成するＭＯＳトランジスタのソース／ドレイン領域を形成する工程とを備え、
前記ソース／ドレイン領域を形成する工程では、メモリセルを構成するインバータ回路の入力端子を構成するゲート電極パターンと出力端子を構成するソース／ドレイン領域とを前記半導体基板の内部を介した状態で接続するように形成されることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４に記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程では、前記半導体基板の抵抗要素を形成する領域を除いた領域にイオン注入により不純物を導入することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の中でも記憶素子として２つのＣＭＯＳをインバータ回路として有するＳＲＡＭメモリセルを備える構成の半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
Ｆｕｌｌ‐ＣＭＯＳ  ＳＲＡＭ（Static Random Access Memory）と呼ばれる半導体装置は、６個のＭＯＳトランジスタにより１つのメモリセルが構成されている。各メモリセルは、平面的には点対称型や線対称型などのパターンが考えられている。
ところで、このようなＳＲＡＭにおいては、外部から入射する中性子線やα線等により記憶内容が変化するソフトエラーの発生が問題となっている。このソフトエラーはＳＲＡＭメモリセル回路のノード部に抵抗またはキャパシタを挿入することで低減させることができることがわかっている。
【０００３】
このようなソフトエラー対策を施したＳＲＡＭとして、例えば、特許文献１に示されるように、ノード部に抵抗を付加する構成のものが考えられている。ここで、ノード部に高抵抗を付加する構成とすることは、動作速度が低下する傾向となるものであるが、低消費電力タイプのＳＲＡＭでは、動作速度を優先していないので、十分な対策とすることができるものである。
【特許文献１】ＵＳＰ−６５２９４０１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記した特許文献１に示すものでは、高抵抗をメモリセルのノード部分に付加するために、コバルトシリサイド（ＣｏＳｉ）よりも高い抵抗値を持つ材料として例えばタングステン（Ｗ）膜などを成膜してパターニングすることでノード部分に電気的に接続する抵抗体として設けるものである。
これによって、サリサイド工程で形成するシリサイドよりも高抵抗とすることができるので、ソフトエラー対策の構成としては優れたものとなるが、上記した従来構成のものでは、このため製造工程としてタングステン膜を１層余分に形成することになるので、工程数が増加しコストアップになるという点で実用的な採用が難しいという問題がある。
【０００５】
本発明は、上記した問題を解決するためになされたもので、その目的は、従来タイプのＣＭＯＳインバータを用いた構成のＳＲＡＭメモリセルを有する半導体装置において、簡単な構成でしかも製造工程上でも大きな変更をすることなくノード部に高抵抗を付加しソフトエラー対策を施すことができるようにした半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
本発明の半導体装置は、半導体基板と、この半導体基板に形成されＳＲＡＭメモリセルを構成する第１および第２のＣＭＯＳインバータ回路と、前記第１および第２のＣＭＯＳインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに接続するように設けた第１および第２の抵抗要素とを備え、前記第１および第２の抵抗要素は、前記第１および第２のＣＭＯＳインバータ回路の入力端子となるゲート電極パターンを前記半導体基板に電気的に接続することでその半導体基板内部を経由して出力端子となる電極に接続するように構成したところに特徴を有する。
【０００７】
上記構成を採用することにより、ＳＲＡＭで発生するソフトエラーに対して第１および第２の抵抗要素を介在させることでその低減を図ることができ、その場合において、抵抗要素を設ける構成を半導体基板内を接続経路として使用しているので、ＳＲＡＭメモリセルのレイアウト変更や積層構造を増加することなく製作することができる。
また、本発明の半導体装置の製造方法は、半導体基板上に素子分離領域とこの素子分離領域に囲まれた素子領域を形成する工程と、前記半導体基板の表面に絶縁膜を形成する工程と、前記絶縁膜に前記半導体基板内に形成する抵抗要素と電気的接続をするための開口部を形成する工程と、前記絶縁膜上および前記開口部に接触するようにゲート電極パターンを形成する工程と、前記素子領域にＳＲＡＭメモリセルを構成するＭＯＳトランジスタのソース／ドレイン領域を形成する工程とを備え、前記ソース／ドレイン領域を形成する工程では、メモリセルを構成するインバータ回路の入力端子を構成するゲート電極パターンと出力端子を構成するソース／ドレイン領域とを前記半導体基板の内部を介した状態で接続するように形成するところに特徴を有する。
【０００８】
上記工程を採用することにより、ＳＲＡＭメモリセルを形成する工程において、半導体基板上に絶縁膜を形成する工程に続いて、抵抗要素を形成する部分に絶縁膜に開口部を形成し、この後ゲート電極形成用の膜を積層してそのゲート電極パターンにより開口部に電気的に接触することで半導体基板内部を抵抗要素として接続するように形成できるので、レイアウト変更や工程の大幅な変更を伴うことなく簡単且つ安価にソフトエラー対策用の抵抗要素を形成することができる。
【０００９】
上記した半導体装置の製造方法において、前記絶縁膜に開口部を形成する工程に先立って、前記絶縁膜の表面に前記ゲート電極パターンと同等の材料からなる絶縁膜保護膜を所定膜厚で形成する工程と、この絶縁膜保護膜の前記開口部に対応する部分に開口部を形成する工程とを設けることができる。
この工程を採用することにより、開口部を形成する際に絶縁膜をパターニングするのに直接絶縁膜にフォトリソグラフィ処理でフォトレジストを塗布することを避けて開口部を形成することができるようになる。
【００１０】
また、上記した半導体装置の製造方法において、前記半導体基板の表面に前記絶縁膜を形成する工程の後に、前記半導体基板の前記抵抗要素を設ける領域に不純物濃度調整領域を形成するためのイオン注入処理工程を設けることが有効である。
この工程を採用することにより、半導体基板内に形成する抵抗要素について電気的接続を確実にしつつ、イオン注入量を調整することでその抵抗値の調整も図ることができ、確実に抵抗要素を付加し且つ適正な抵抗値の設定を行うことができるようになる。
【発明の効果】
【００１１】
本発明の半導体装置によれば、ＳＲＡＭメモリセルのソフトエラー対策として設ける抵抗要素を半導体基板内に設ける構成を採用することで簡単な構成で達成することができる。
また、本発明の半導体装置の製造方法によれば、ＳＲＡＭメモリセルを形成する工程において、大幅なレイアウト変更や工程数の大幅な追加をすることなく、抵抗要素を作りこむことができ、低コストで為し得る。また、絶縁膜に開口部を形成する際に絶縁膜にフォトレジストなどを接触させることなく清浄な状態にして加工をすることができる。さらに、電気的接続もイオン注入処理工程を追加することで濃度調整を行うことができるので、安定した電気的特性を有するものを製造することができるようになる。
【発明を実施するための最良の形態】
【００１２】
（第１の実施形態）
以下本発明の第１の実施形態について図１ないし図７を参照して説明する。
図１は半導体基板１の主表面側に形成された２個の隣接するＳＲＡＭメモリセル２ａ、２ｂを示す平面図であり、ゲート電極を形成した状態の平面図である。また、図２はひとつのＳＲＡＭメモリセル２ａについての電気的構成を示している。
【００１３】
まず簡単に電気的構成について説明する。図２において、ＳＲＡＭメモリセル２ａは、一般的なＦｕｌｌ−ＣＭＯＳタイプのもので、６個のＭＯＳＦＥＴにより構成されている。６個のＭＯＳＦＥＴ（以下、単にトランジスタと称する）は、２個のｐチャンネル型のトランジスタＴｐ１およびＴｐ２、４個のｎチャンネル型のトランジスタＴｎ１〜Ｔｎ４からなる。
【００１４】
トランジスタＴｐ１およびＴｎ１によりインバータ回路Ｉｎ１が構成され、トランジスタＴｐ２およびＴｎ２によりインバータ回路Ｉｎ２が構成される。これらインバータ回路Ｉｎ１およびＩｎ２は、それぞれ電源端子ＶｃｃとＶｓｓ（ＧＮＤ）との間に接続されている。
ｎチャンネル型のトランジスタＴｎ３は、ソース／ドレイン端子がデータ線Ｄａおよびインバータ回路Ｉｎ１の出力端子Ｎａ（ノード）との間に接続され、同様にｎチャンネル型のトランジスタＴｎ４は、ソース／ドレイン端子がデータ線Ｄｂおよびインバータ回路Ｉｎ２の出力端子Ｎｂ（ノード）との間に接続されている。また、トランジスタＴｎ３、Ｔｎ４の各ゲート端子はワード線ＷＬに接続されている。
【００１５】
また、インバータ回路Ｉｎ１の出力端子Ｎａは、インバータ回路Ｉｎ２の入力端子であるトランジスタＴｐ２、Ｔｎ２の共通のゲート端子に抵抗要素としての抵抗体Ｒ１を介して接続されており、インバータ回路Ｉｎ２の出力端子Ｎｂは、インバータ回路Ｉｎ１の入力端子であるトランジスタＴｐ１、Ｔｎ１の共通のゲート端子に抵抗要素としての抵抗体Ｒ２を介して接続されている。ＳＲＡＭメモリセル２は、この抵抗体Ｒ１、Ｒ２の働きによりソフトエラーを低減することができるようになる。
【００１６】
次に、ＳＲＡＭメモリセル２ａ、２ｂの全体の配置構成について図１を参照して説明する。図１では、簡略化のために２個のＳＲＡＭメモリセルを示しているが、実際には半導体メモリ装置としては、記憶容量に対応した個数分が互いに線対称となるように多数チップ上に配置形成されている。また、以下の説明では、ＳＲＡＭメモリセル２ａを例にとって説明する。
【００１７】
各ＳＲＡＭメモリセル２ａは、シリコン単結晶からなる半導体基板１に、絶縁分離領域として埋め込み形成されたＳＴＩ（Shallow Trench Isolation）３により素子形成領域が図中縦方向に区画形成されている。素子形成領域にはｐチャンネルＭＯＳＦＥＴであるトランジスタＴｐ１、Ｔｐ２に対応してＮウェル（Ｎ−ｗｅｌｌ）４ａ、４ｂが形成され、ｎチャンネルＭＯＳＦＥＴであるトランジスタＴｎ１〜Ｔｎ４に対応してＰウェル（Ｐ−ｗｅｌｌ）５ａ、５ｂが形成されている。
【００１８】
Ｎウェル４ａ、４ｂ、Ｐウェル５ａ、５ｂ上面にはそれぞれゲート絶縁膜としてのゲート酸化膜（図示せず）が形成されており、その上に多結晶シリコンからなるゲート電極パターン７ａ〜７ｄがウェル形成方向と直交するように配置形成されている。各ウェル４ａ、４ｂ、５ａ、５ｂのゲート電極パターン７ａ〜７ｄを挟んだ領域にはソース／ドレイン領域が形成されており、前述のトランジスタＴｐ１、Ｔｐ２、Ｔｎ１〜Ｔｎ４が形成されている。
【００１９】
具体的には、ゲート電極パターン７ａがＮウェル４ａと交差する部分にトランジスタＴｐ１が形成され、Ｐウェル５ａと交差する部分にトランジスタＴｎ１が形成されている。また、ゲート電極パターン７ｂがＮウェル４ｂと交差する部分にトランジスタＴｐ２が形成され、Ｐウェル５ｂと交差する部分にトランジスタＴｎ２が形成されている。また、ゲート電極パターン７ｃがＰウェル５ａと交差する部分にトランジスタＴｎ３が、ゲート電極パターン７ｄがＰウェル５ｂと交差する部分にトランジスタＴｎ４が形成されている。以上のような構成により、ひとつのＳＲＡＭメモリセル２ａ、２ｂは、それぞれメモリセルの対角線が交差する点Ｆを中心として点対称となるように配置形成されている。
【００２０】
上記構成のうちで、ゲート電極パターン７ｂがＮウェル４ａと交差する部分、およびゲート電極パターン７ａがＮウェル４ｂと交差する部分には、本発明でいうところの抵抗要素が半導体基板１内部を通電経路とすることで形成されている。この部分には、従来技術では、ゲート電極パターン７ｂとＮウェル４ａとを短絡して電気的に接続するように設けるいわゆるシェアード・コンタクト（Shared Contact）構造を採用しているのに対して、本実施形態においては、ゲート電極パターン７ｂを直接半導体基板１に接続するダイレクトコンタクト（Direct Contact）方式で接続する構成を採用している。
【００２１】
図３は、図１中に切断線Ａ−Ａで示す部分の断面を模式的に示すもので、本発明の特徴的な構成である抵抗体Ｒ１を設ける構成を模式的断面図で示している。また、図４は図３の構成に対応した要部の平面図である。この図３および図４において、半導体基板１の表面でゲート電極パターン７ｂの下面部にはゲート酸化膜６が形成されており、抵抗体Ｒ１の形成部分には、ダイレクトコンタクト用の開口部８が形成されている。
【００２２】
Ｎウェル４ａ部分には、ソース／ドレイン領域としてｐ型の不純物領域９が形成されている。不純物領域９の上層部とゲート電極パターン７ｂの上面部にはサリサイド工程により形成されたシリサイド膜１０および１１が設けられている。また、ゲート電極パターン７ｂの両サイドには通常のスペーサ加工工程を経ることにより形成されたスペーサ１２が設けられている。
【００２３】
上記構成の表面に層間絶縁膜１３が全面に渡って形成されると共に、ノードＮａの電気的接続用のコンタクト開口部１３ａが形成され、その開口部１３ａ内には、タングステン（Ｗ）プラグ１４が埋め込まれた状態に形成されている。上記構成を採用することで、ゲート電極パターン７ｂは、Ｎウェル４ａとゲート酸化膜６の開口部８を介して電気的に接続され、半導体基板１のＮウェル４ａ内を介してソース／ドレイン領域９と接続された構成となっている。これにより、抵抗体Ｒ１が介在された状態で接続した構成となる。
【００２４】
次に、上記構成のＳＲＡＭメモリセル２ａの製造工程について図５ないし７を参照して説明する。なお、ここでは、抵抗要素としての抵抗体Ｒ１、Ｒ２を設ける構成の部分を主体として示しており、全体の製造工程に伴う抵抗体Ｒ１、Ｒ２部分の構造について詳述する。
まず、図５（ａ）に示すように、半導体基板１上に素子形成領域としてＡＡ（Active Area；活性領域）パターンを形成し、絶縁分離領域として形成した浅い溝部に絶縁膜を埋め込み形成してＳＴＩ３を形成する。続いて、不純物イオンを注入することによりＮウェル４ａ、４ｂ、Ｐウェル５ａ、５ｂやチャンネル領域の形成を行い、この後、ゲート酸化膜６を熱酸化処理などにより所定膜厚に形成する。
【００２５】
次に、図５（ｂ）に示すように、ゲート酸化膜６の表面にコンタクトホールつまり開口部８をフォトリソグラフィ処理により形成する。ここでは、フォトレジスト１５を塗布して開口パターン１５ａを形成し、これをエッチングマスクとしてゲート酸化膜６をドライエッチングあるいはウェットエッチング処理などにより除去して開口部８を形成する。この開口部８のパターンは、図１に破線で示す部分である。
【００２６】
次に、図５（ｃ）に示すように、表面全体にＣＶＤ法によりゲート電極形成用の多結晶シリコン膜１６を堆積する。続いて、図６（ｄ）に示すように、この多結晶シリコン膜１６の表面にフォトレジストを塗布し、ゲート電極パターン７ａ〜７ｄ（図示では７ｂ）のパターン以外の部分が開口されるようにフォトレジスト膜をパターニングし、これをエッチングマスクとしてＲＩＥ（Reactive Ion Etching）などのドライエッチング処理で多結晶シリコン膜１６にパターンニングを行いゲート電極パターン７ａ〜７ｄを形成する。
【００２７】
次に、図６（ｅ）に示すように、通常のスペーサ１２を形成する工程を実施し、続いて、ソース／ドレイン領域９を形成するために、フォトリソグラフィ処理によりゲート絶縁膜６を開口して、イオン注入処理により不純物を導入し、この後、必要に応じて配線抵抗低減のためのサリサイド処理工程を実施し、シリサイド１０、１１を形成する。
次に、図６（ｆ）に示すように、層間絶縁膜１３をＣＶＤ法などにより全面に堆積し、その表面を一般的なＣＭＰ（Chemical Mechanical Polishing）処理で平坦化する。この後、層間絶縁膜１３の表面にフォトレジストを塗布しコンタクトホール１３ａの部分が開口されたフォトレジスト膜を形成し、これをエッチングマスクとして層間絶縁膜１３にエッチング処理を行いコンタクトホール１３ａを開口形成する。
【００２８】
このとき、本発明ではノード部Ｎａのコンタクトホール１３ａの大きさは半導体基板１のソース／ドレイン領域９とのみ接続する大きさにするもので、ゲート電極パターン７ｂと隣接した位置に開口するように形成されている。したがって、いわゆるシェアード・コンタクト（Shared Contact）構造は採用していない。
また、上記したゲート酸化膜６の開口部８は、図７（ａ）に示すように、ゲート電極パターン７ｂの幅寸法に対して狭い幅寸法となるように設定されている。これは、フォトリソグラフィ処理工程においてマスクパターンずれが生ずると、後工程で半導体基板１に損傷を来すなどの悪影響を与えることになるからである。
【００２９】
この場合、開口部８を単体で見た場合には、マスクパターンずれは図７中矢印Ｓ方向への開口部８のずれを考慮すれば良いように見えるが、実際には、図１に示しているように、対称な位置に存在する他の開口部８は反対方向に位置ずれを生ずることになり、この位置関係が開口部８形成に際して制約を与えることになる。このため、上記したように開口部８の幅寸法をゲート電極パターン７ｄよりも狭くなるように設定しているのである。そして、この開口部の幅寸法とゲート電極パターン７ｄの幅寸法との差が位置ずれの許容範囲となるものである。
【００３０】
すなわち、例えば、マスクパターンの位置ずれを考慮しない場合を想定すると、例えば、図７（ａ）、（ｃ）に示す正常な状態に対して、図７（ｂ）、（ｄ）に示すように、ゲート電極パターン７ｄと同じ幅寸法の開口部８ａを形成する場合には、次のような不具合が生ずる。
いま、一方側にマスクパターンずれが生じたとすると、図７（ｂ）、（ｄ）に示したように、隣接する開口部８ａのうちのいずれか一方は必ず図示のようにずれが生ずる。この後、多結晶シリコン膜成膜工程を経てゲート電極パターン７ｄとなる多結晶シリコン膜１６を成膜し（図５（ｃ）参照）、これをフォトリソグラフィ処理により多結晶シリコン膜１６をエッチングしてパターニングする（図６（ｄ）参照）。
【００３１】
このとき、図７（ｃ）のようにならず、多結晶シリコン膜１６のエッチングによりゲート酸化膜６の表面が露出すると、マスクパターンずれが生じていたＰ部分で、図７（ｄ）のように半導体基板１の表面も露出しているので、同じシリコン材料であることからその表面もエッチングされてしまうことになる。このような不具合を防止するために、開口部８の寸法が設定されている。
【００３２】
このような第１の実施形態によれば、ＳＲＡＭメモリセル２ａ、２ｂのノード部への抵抗要素の形成を、ゲート電極パターン７ａ、７ｂをダイレクトコンタクト方式とすることで半導体基板１内部を介して接続することで抵抗体Ｒ１、Ｒ２を設けるようにしたので、別途抵抗層などを形成することなく、ソフトエラー対策の構成を簡単且つ低コストで実現することができるようになる。
【００３３】
（第２の実施形態）
図８（ａ）、（ｂ）は本発明の第２の実施形態を示すもので、第１の実施形態と異なるところは、ゲート酸化膜６の開口部８に代えて、開口部８ｂあるいは開口部８ｃを形成する構成としたところである。
すなわち、図８（ａ）のものは、ＳＲＡＭメモリセル２ａ、２ｂのそれぞれの開口部形成部分のうちで、ＳＴＩ領域３を挟んで隣接する側に広くなるように開口部８ｂを形成するものである。これにより、フォトリソグラフィ処理工程で、マスクパターンずれが多少生じた場合でも、各開口部８ｂのＳＴＩ領域３側では、位置ずれの影響を受けることなく開口されるようにすることができる。
【００３４】
また、図８（ｂ）のものは、ＳＲＡＭメモリセル２ａ、２ｂのそれぞれの開口部形成部分のうちで、ＳＴＩ領域３を挟んで隣接する部分を連結した長方形状をなす開口部８ｃとして形成するものである。これは、開口部８ｃとして大きい面積にすることで、フォトリソグラフィ処理におけるパターニングを容易にするものである。
なお、上記した開口部８ｂ、８ｃでは、開口部８ｂの一部や８ｃの連結した部分がＳＴＩ領域３に位置しているので、厳密にはゲート酸化膜６のエッチング時に若干エッチングされることになるが、実質的には影響を受けることがない。つまり、マスクの位置ずれが生じた場合でも、第１の実施形態と同様の位置ずれ精度で実現することができるものである。
【００３５】
（第３の実施形態）
図９および図１０は本発明の第３の実施形態を示すもので、第１の実施形態と異なるところは、ゲート電極パターン７ａ〜７ｄを形成するための多結晶シリコン膜１６を２回に分けて形成する工程を採用したところである。
すなわち、図９において、前述のようにして半導体基板１に素子形成領域をパターニングしてＳＴＩ領域３を形成し、続いてゲート酸化膜６を形成した後（図９（ａ）参照）に、ゲート電極パターン７ａ〜７ｄを形成するときと同じ多結晶シリコン膜１７を薄い膜厚で形成する（図９（ｂ）参照）。これは、ゲート酸化膜６が加工工程の途中で直接処理雰囲気に露出するのを避けるためで、多結晶シリコン膜１７は保護膜的な機能を持たせるものである。
【００３６】
この後、ゲート酸化膜６の開口部８形成工程では、同様にしてフォトレジスト１８を塗布して開口パターン１８ａを形成し、これをエッチングマスクとしてまず多結晶シリコン膜１７をドライエッチング処理して開口部１７ａを形成する（図９（ｃ）参照）。この後、ゲート酸化膜６をドライエッチングあるいはウェットエッチング処理などにより除去して開口部８を形成し、続いてフォトレジスト１８を除去する（図９（ｄ）参照）。
【００３７】
次に、ゲート電極形成用の多結晶シリコン膜１９を全面に成膜し（図１０（ｅ）参照）、フォトリソグラフィ処理によりエッチング処理を行い、ゲート電極パターン７ａ〜７ｄをパターニングする（図１０（ｆ）参照）。これにより、第１の実施形態と同様にしてゲート電極パターン７ａ〜７ｄを形成することができる。なお、同図（ｇ）、（ｈ）で示す以降の工程は、第１の実施形態と同様である。
【００３８】
このような第３の実施形態によっても第１の実施形態と同様の作用効果を得ることができると共に、加えて、ゲート酸化膜６をエッチング処理時に処理雰囲気中に露出させたくない場合に、多結晶シリコン膜１７により保護することができるので、電気的に安定した特性を有するゲート酸化膜６を確保することができ、信頼性の向上を図ることができるようになる。
【００３９】
（第４の実施形態）
図１１ないし図１３は本発明の第４の実施形態を示すもので、第１の実施形態と異なるところは、抵抗体Ｒ１の形成部分に不純物を導入した不純物拡散領域２０を形成する構成としたところである。
これは、図１１に示すように、ゲート酸化膜６の開口部８を介してゲート電極パターン７ｂを半導体基板１と接触させる場合に、半導体基板１側の表面部分にはソース／ドレイン領域９は形成されないので、電気的接続が適切になされないことに起因して動作が安定しないことが想定される。この実施形態ではこの点について、製造工程であらかじめ不純物拡散領域２０を形成することで解消するようにしたものである。
【００４０】
製造工程では、素子形成領域をＳＴＩ領域３で区画する処理工程を経た後、不純物拡散領域２０に対応する部分にイオン注入により不純物を導入する。これは、一般的なフォトリソグラフィ処理でイオン注入領域を開口したフォトレジスト膜をパターニングし、開口部を介してイオン注入を行うことで導入する。また、このときのイオン注入量は、電気的な接続に必要で且つ抵抗体Ｒ１、Ｒ２などの抵抗値が所定値となる範囲で設定される。この後、第１の実施形態で述べたと同様の処理工程を経ることで（図１２（ｂ）〜図１３（ｆ）参照）、図１１に示す構成のＳＲＡＭメモリセル２ａ、２ｂを得ることができる。
【００４１】
このような第４の実施形態によっても、第１の実施形態と同様の作用効果を得ると共に、ゲート電極パターン７ｂと半導体基板１との間の電気的接続を確実に得ることができ、さらに抵抗体Ｒ１、Ｒ２の抵抗値を調整することで電気的特性を安定にすることができるようになる。
（第５の実施形態）
図１４および図１５は本発明の第５の実施形態を示すもので、上記各実施形態と異なるところは、ソース／ドレイン領域９の形成工程において、イオン注入時のマスクパターンを変更することで、抵抗体Ｒ１、Ｒ２を形成するゲート電極パターン７ａ、７ｂ部分への不純物を導入しないようにして高抵抗化を図るようにしたところである。
【００４２】
上記した各実施形態における通常の工程では、ゲート電極パターン７ａ〜７ｄを形成した後のソース／ドレイン領域９形成時のイオン注入のマスクパターンでは、セルフアライメント構造であるから、ゲート電極パターン７ａ〜７ｄやスペーサ１２の直下には不純物が導入されない。また、ゲート電極パターン７ａ〜７ｄには不純物がイオン注入により導入されるが、電気的特性に影響を与えるものではないからノードＮａ、Ｎｂを形成する部分つまり上記各実施形態において抵抗体Ｒ１、Ｒ２を形成する部分についてもゲート電極パターン７ａ、７ｂの表面部にイオン注入を行うようにしていた。
【００４３】
したがって、ソース／ドレイン領域９の形成時においては、マスクパターンとして図１５に示すようなパターンを採用していた。図中、イオン注入を行わないフォトレジストパターンは２２で示す斜線領域である。したがって、ＰチャンネルのトランジスタＴｐ１、Ｔｐ２のソース／ドレイン領域９を形成する際には、ゲート電極パターン７ａ、７ｂ部分を含んで直線の帯状に設定されるようになっていた。
【００４４】
これに対して、抵抗体Ｒ１、Ｒ２の抵抗値の調整としてゲート電極パターン７ａ、７ｂ部分についても不純物を導入しないことで高抵抗化を図る場合には、図１４に示すように、該当する部分のゲート電極パターン７ａ、７ｂを覆うようにしたフォトレジストパターン２１を形成するようにマスクパターンが設計されている。
これにより、ゲート電極パターン７ａ、７ｂの抵抗体Ｒ１、Ｒ２形成部分においては不純物が導入されないので、高い抵抗値を確保することができるようになる。これにより、前述した各実施形態において、抵抗体Ｒ１、Ｒ２についてソフトエラー対策のための必要な抵抗値が得られない場合の対策としてゲート電極パターン７ａ、７ｂの高抵抗化処理を併用することで解決することができるようになる。
【００４５】
（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
上記した各実施形態は、互いに独立した要素技術であるから、複合的に適用することで所望の目的を達成するように実施することができる。例えば、実施形態１および２を組み合わせたり、実施形態１と３とを組み合わせたり、あるいは全てを組み合わせて実施するといった実施形態である。これにより、安定した製造工程を確保しながら低コストで且つノード部分への必要な抵抗要素の形成を達成することができる。
【００４６】
ＳＲＡＭメモリセルとして点対称型のものに適用する例を示したが、パターンレイアウトによっては線対称型のものや、他の形態のものに適用することもできるし、キャパシタを併用する構成のものにも適用することができる。
抵抗要素を形成する領域については、抵抗体Ｒ１、Ｒ２のようにパターンを設定しているが、ＳＴＩ領域３やゲート電極パターン７ａ、７ｂなどの設計的な余裕があれば、抵抗要素の形成のためのパターンを別途に設定することもできる。これにより、抵抗値の調整についてもより安定したものとして信頼性の高いプロセスを採用することができるようになる。
【図面の簡単な説明】
【００４７】
【図１】本発明の第１の実施形態を示すＳＲＡＭメモリセルを２個並べて示した平面レイアウト図
【図２】電気的回路図
【図３】要部の模式的断面図
【図４】図３の構成に対応した要部の平面図
【図５】製造工程の各段階に対応した要部の模式的断面図（その１）
【図６】製造工程の各段階に対応した要部の模式的断面図（その２）
【図７】ゲート酸化膜の開口部の位置ずれの場合の説明をするための要部の平面図および断面図
【図８】本発明の第２の実施形態を示す図１相当図
【図９】本発明の第３の実施形態を示す製造工程の各段階に対応した要部の模式的断面図（その１）
【図１０】製造工程の各段階に対応した要部の模式的断面図（その２）
【図１１】本発明の第４の実施形態を示す図３相当図
【図１２】製造工程の各段階に対応した要部の模式的断面図（その１）
【図１３】製造工程の各段階に対応した要部の模式的断面図（その２）
【図１４】本発明の第５の実施形態を示すソース／ドレイン拡散領域形成用のパターン図
【図１５】比較のために示すソース／ドレイン領域の形成の通常のパターン図
【符号の説明】
【００４８】
図面中、１は半導体基板、２ａ、２ｂはＳＲＡＭメモリセル、３はＳＴＩ領域、４ａ、４ｂはＰウェル、５ａ、５ｂはＮウェル、６はゲート酸化膜（ゲート絶縁膜）、７ａ〜７ｄはゲート電極パターン、８、８ｂ、８ｃは開口部、９はソース／ドレイン領域、１０、１１はシリサイド、１２はスペーサ、１３は層間絶縁膜、１４はタングステンプラグ、１６、１７、１９は多結晶シリコン膜、２０は不純物拡散領域、２１はソース／ドレイン領域のレジストパターン、Ｔｐ１、Ｔｐ２はｐチャンネル型ＭＯＳＦＥＴ、Ｔｎ１〜Ｔｎ４はｎチャンネル型ＭＯＳＦＥＴ、Ｒ１、Ｒ２は抵抗体（抵抗要素）、Ｉｎ１、Ｉｎ２はインバータ回路、Ｎａ、Ｎｂはノード部である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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