(57)【要約】    【課題】  全体負荷時の負荷をより一層低減させることで全体負荷時の差動増幅回路の利得を増大させること。    【解決手段】  本発明では、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅器において、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。【選択図】      図５
2005311726.tif 000002
【特許請求の範囲】
【請求項１】
差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅器において、
前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とする差動増幅器。
【請求項２】
少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによってオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、
後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、
しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とする２段増幅器。
【請求項３】
アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、
各増幅手段は、オフセット電圧を圧縮するオフセット圧縮機能を有する差動増幅器とし、
この差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、
しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とするアナログ／ディジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器、２段増幅器、及びアナログ／ディジタル変換器に関するものである。
【背景技術】
【０００２】
従来より、ディジタル機器の普及に伴ってアナログ信号をディジタル信号に変換するアナログ／ディジタル変換器が広範に使用されてきている。
【０００３】
このアナログ／ディジタル変換器では、入力されたアナログ信号を複数段階の参照電圧と比較することによってアナログ信号をディジタル信号に変換しているために、複数個の増幅器が使用されている。
【０００４】
そのため、アナログ／ディジタル変換器では、特性の良好な増幅器を使用するようにしており、特に増幅器の特性として重要となるオフセット電圧を低減させるために、オフセット圧縮機能を有する２段増幅器が使用されている。
【０００５】
この２段増幅器は、一定利得の差動増幅器に可変利得の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによって前段の差動増幅器のオフセット電圧を見かけ上圧縮するようにしている。
【０００６】
この後段に使用される差動増幅器101としては、図11に示すように、差動増幅回路102に負荷回路103を接続するとともに、この負荷回路103に切換スイッチ104を接続し、この切換スイッチ104によって、負荷回路103の全体を差動増幅回路102の負荷とする全体負荷と、負荷回路103の一部分を差動増幅回路102の負荷とする部分負荷とに切換えることで差動増幅回路102の利得を増減できるように構成したものが知られている。
【０００７】
この差動増幅器101は、Ｐチャンネル型のトランジスタT101にＰチャンネル型のトランジスタT102,T103を差動接続して差動増幅回路102を構成するとともに、この差動増幅回路102に接続したＮチャンネル型のトランジスタT104,T105で負荷回路103を構成しており、この負荷回路103を構成するトランジスタT104,T105のドレイン端子とゲート端子との間に切換スイッチ104としてのスイッチングトランジスタT106,T107を接続している。
【０００８】
この差動増幅器101では、スイッチングトランジスタT106,T107を切断状態とした場合には、負荷回路103の全体が負荷（全体負荷）となり、その場合には、トランジスタT104,T105による電流源負荷となって出力インピーダンスが増大して、差動増幅器101の利得が増大し、一方、スイッチングトランジスタT106,T107を接続状態とした場合には、負荷回路103の一部分が負荷（部分負荷）となり、その場合には、トランジスタT104,T105によるダイオード負荷となって出力インピーダンスが低減して、差動増幅器101の利得が低減する。
【０００９】
そして、この差動増幅器101の前段側に接続した増幅器のオフセット電圧をＶos、部分負荷時の利得をＧr、全体負荷時の利得をＧc、入力電圧をＶinとすると、部分負荷時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、全体負荷時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、部分負荷から全体負荷に切換えたときには、
Ｇr・Ｖos＝Ｇc・Ｖin
と表せ、したがって、入力電圧Ｖinは、
Ｖin＝Ｖos・Ｇr／Ｇc
と表せることになる。
【００１０】
すなわち、上記構成の差動増幅器101を用いた２段増幅器では、オフセット電圧がＧr／Ｇc倍に圧縮されており、入力換算オフセットがＶos・Ｇr／Ｇcと表せることになる。
【００１１】
そして、差動増幅回路102を構成するトランジスタT102,T103のトランスコンダクタンスをgm1、負荷回路103を構成するトランジスタT104,T105のトランスコンダクタンスをgm2、負荷容量をＣ、作動時間をｔとすると、部分負荷時の利得Ｇrは、
Ｇr＝gm1／gm2
と表せ、全体負荷時の利得Ｇcは、
Ｇc＝gm1／Ｃ・ｔ
と表せることから、入力換算オフセットは、
Ｖin＝Ｖos・Ｃ／（gm2・ｔ）
と表せることになる。
【００１２】
したがって、上記構成の差動増幅回路102では、入力換算オフセットをさらに低減するためには、負荷容量Ｃを小さくするか、トランジスタT104,T105のトランスコンダクタンスgm2や作動時間ｔを大きくすればよいことになる。
【特許文献１】特開平３−７０３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
上記構成の差動増幅回路102では、負荷容量Ｃと作動時間ｔとが回路構成や仕様などで決まってしまうため、差動増幅回路102の入力換算オフセットをさらに低減させるためには、トランジスタT104,T105のトランスコンダクタンスgm2を大きくする必要があった。
【００１４】
しかしながら、トランジスタT104,T105のトランスコンダクタンスgm2を大きくするには、トランジスタT104,T105のサイズを大きくするか、トランジスタT104,T105に大電流を通電しなければならず、トランジスタT104,T105のサイズを大きくした場合には、トランジスタT104,T105の寄生容量が増大してしまい、差動増幅回路102の動作速度が低減するおそれがあり、一方、トランジスタT104,T105に大電流を通電した場合には、差動増幅回路102の消費電力が増大するおそれがあった。
【課題を解決するための手段】
【００１５】
そこで、請求項１に係る本発明では、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅回路において、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
【００１６】
また、請求項２に係る本発明では、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによってオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、後段の差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
【００１７】
また、請求項３に係る本発明では、アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、増幅手段は、オフセット電圧を圧縮するオフセット圧縮機能を有する差動増幅器とし、この差動増幅器は、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
【発明の効果】
【００１８】
そして、本発明では、差動増幅回路に負荷回路を接続するとともに、この負荷回路に切換スイッチを接続し、この切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅回路において、前記負荷回路を、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成しているために、全体負荷時の差動増幅回路の利得を増大させることができる。
【００１９】
したがって、本発明に係る差動増幅回路では、動作速度を低減させることなく、しかも、消費電力を増大させることなく、差動増幅回路の利得比を増大させることができる。
【００２０】
そのため、この差動増幅回路を用いてオフセット圧縮機能を有する２段増幅器を構成した場合には、入力換算オフセットを低減したオフセット圧縮機能に優れた２段増幅器とすることができ
る。
【００２１】
また、差動増幅回路を用いてアナログ／ディジタル変換器を構成した場合には、アナログ／ディジタル変換器の特性を向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明に係るアナログ／ディジタル変換器について図面を参照しながら説明する。以下の説明では、アナログ信号をディジタル信号の上位２ビットに変換した後に、ディジタル信号の下位２ビットを変換する計４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、本発明の具体的な実施の形態についてはこれに限られるものではない。
【００２３】
本発明に係るアナログ／ディジタル変換器１は、図１に示すように、アナログ信号をサンプリング及びホールドするサンプルホールド手段２と、複数の異なる参照電圧を生成する参照電圧生成手段３と、アナログ信号の電圧と複数の異なる参照電圧とを比較する比較手段４と、この比較手段４の出力を論理処理することによってアナログ信号に対応するディジタル信号を出力する論理処理手段５とから構成している。
【００２４】
サンプルホールド手段２は、入力端子Ｔinに印加されたアナログ信号の電圧を所定のタイミングで所定期間保持してホールド信号線６に出力するようにしている。
【００２５】
参照電圧生成手段３は、高電位側の基準電位となる高電位側基準電源端子Ｔrtと低電位側の基準電位となる低電位側基準電源端子Ｔrbとの間に16個の同一抵抗値を有する抵抗R1〜R16を直列接続し、高電位側の基準電位と低電位側の基準電位との間の電圧を16個の抵抗R1〜R16で分圧することによって複数の参照電圧を生成し、所定の参照電圧を上位ビット側参照電圧信号線7,8又は下位ビット側参照電圧信号線9,10から出力するようにしている。
【００２６】
具体的には、参照電圧生成手段３は、高電位側基準電源端子Ｔrtから４個目の抵抗R4と５個目の抵抗R5との間、及び低電位側基準電源端子Ｔrbから４個目の抵抗R13と５個目の抵抗R12との間に上位ビット側の参照電圧を出力する上位ビット側参照電圧信号線7,8をそれぞれ接続する一方、高電位側基準電源端子Ｔrtから１個目の抵抗R1と２個目の抵抗R2との間、及び高電位側基準電源端子Ｔrtから３個目の抵抗R3と４個目の抵抗R4との間に下位ビット側の参照電圧を出力する下位ビット側参照電圧信号線9,10を連動連結したスイッチSW1,SW2を介してそれぞれ接続しており、この下位ビット側参照電圧信号線9,10は、高電位側基準電源端子Ｔrtから７個目の抵抗R7と８個目の抵抗R8との間、及び高電位側基準電源端子Ｔrtから５個目の抵抗R5と６個目の抵抗R6との間に連動連結したスイッチSW3,SW4を介して接続されるとともに、高電位側基準電源端子Ｔrtから９個目の抵抗R9と10個目の抵抗R10との間、及び高電位側基準電源端子Ｔrtから11個目の抵抗R11と12個目の抵抗R12との間に連動連結したスイッチSW5,SW6を介して接続され、さらには、高電位側基準電源端子Ｔrtから15個目の抵抗R15と16個目の抵抗R16との間、及び高電位側基準電源端子Ｔrtから13個目の抵抗R13と14個目の抵抗R14との間に連動連結したスイッチSW7,SW8を介して接続されている。
【００２７】
そして、参照電圧生成手段３は、アナログ信号を上位ビット側のディジタル信号に変換する場合には、全てのスイッチSW1〜SW8を切断状態として、上位ビット側参照電圧信号線7,8から参照電圧を出力する一方、アナログ信号を下位ビット側のディジタル信号に変換する場合には、上位ビット側の変換結果に基づいていずれか一対のスイッチSW1〜SW8だけを接続状態として、下位ビット側参照電圧信号線9,10から参照電圧を出力するようにしている。
【００２８】
比較手段４は、アナログ信号の電圧と上位ビット側の参照電圧とを比較する上位ビット側比較手段11とアナログ信号の電圧と下位ビット側の参照電圧とを比較する下位ビット側比較手段12とから構成している。ここで、上位ビット側比較手段11と下位ビット側比較手段12とは同様の構成となっているため、以下では上位ビット側比較手段11について説明する。
【００２９】
上位ビット側比較手段11は、アナログ信号の電圧と参照電圧との差を増幅する増幅手段13と、この増幅手段13の出力を比較・保持する比較保持手段14とから構成している。
【００３０】
ここで、増幅手段13は、２個の差動増幅器15,16を直列接続した２個の２段増幅器17と、隣接する２段増幅器17,17の前段の差動増幅器15,15に接続されて両前段の差動増幅器15,15の出力を差動増幅する補完増幅器18とから構成している。なお、２段増幅器17は、２個の差動増幅器15,16を直列接続した場合だけに限られず、３個以上の差動増幅器を直列接続した構成とすることもできる。
【００３１】
各２段増幅器17は、図２及び図３に模式的に示すように、一定利得の差動増幅器15の後段に可変利得の差動増幅器16を直列接続している。
【００３２】
前段の差動増幅器15は、非反転入力端子19にホールド信号線６を接続するとともに、反転入力端子20に上位ビット側参照電圧信号線7(8)をスイッチSW9を介して接続し、これらの非反転入力端子19と反転入力端子20とをスイッチSW10を介して短絡している。ここで、スイッチSW9,SW10は、クロック信号CLKによって断続制御されている。
【００３３】
後段の差動増幅器16は、差動増幅回路21に負荷回路22を接続するとともに、この負荷回路22に負荷切換手段23を接続し、この負荷切換手段23によって、負荷回路22の全体を差動増幅回路21の負荷とする全体負荷と、負荷回路22の一部分を差動増幅回路21の負荷とする部分負荷とに切換えることで差動増幅回路21の利得を増減できるようにしている。
【００３４】
そして、各２段増幅器17は、負荷切換手段23を用いて後段の差動増幅器16の利得を増減させることによって前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するオフセット圧縮機能を有している。
【００３５】
以下に、各２段増幅器17の具体的な構造について、図４に基づいて説明する。
【００３６】
前段の差動増幅器15は、一対のＮチャンネル型のトランジスタT11,T12を差動接続しており、同トランジスタT11,T12は、ゲート端子に非反転入力端子19と反転入力端子20とを接続し、ドレイン端子と電源VCCとの間に電流源I1,I2を接続し、ソース端子とグランドGNDとの間に電流源I3を接続している。
【００３７】
また、前段の差動増幅器15は、トランジスタT11,T12のドレイン端子にＰチャンネル型のトランジスタT21,T22のドレイン端子を接続し、このトランジスタT21,T22のゲート端子に所定のバイアス電圧Ｖb1を印加しており、このトランジスタT21,T22のソース端子から前段の差動増幅器15の出力を取り出している。
【００３８】
前段の差動増幅器15と後段の差動増幅器16との間には、前段の差動増幅器15の出力振幅を制限するための振幅制限手段24を設けている。
【００３９】
この振幅制限手段24は、トランジスタT21,T22のソース端子に負荷抵抗R21,R22を接続し、両負荷抵抗R21,R22とグランドGNDとの間に抵抗R30を接続して構成している。ここで、負荷抵抗R21,R22によって前段の差動増幅器15の出力振幅を制限しており、抵抗R30によって後段の差動増幅器16の入力信号のＤＣ動作点を最適な電圧に調整している。
【００４０】
後段の差動増幅器16は、図４及び図５に示すように、電源VCCに電流源となるＮチャンネル型のトランジスタT31のドレイン端子を接続し、このトランジスタT31のソース端子に差動対をなすＮチャンネル型のトランジスタT32,T33を接続して差動増幅回路21を構成し、この差動増幅回路21のトランジスタT32,T33のゲート端子に前段の差動増幅器15の出力となるトランジスタT21,T22のソース端子を接続する一方、トランジスタT32,T33のソース端子に非反転出力端子25と正転出力端子26とを接続して出力を取り出している。
【００４１】
なお、トランジスタT32,T33のゲート端子とトランジスタT21,T22のソース端子との間にコンデンサーを接続して容量カットを行うようにすることもできる。この場合には、トランジスタT32,T33のゲート端子に所定のＤＣ動作点となる電圧を所定のタイミングで印加する必要がある。
【００４２】
また、後段の差動増幅器16は、差動増幅回路21のトランジスタT32,T33のソース端子に負荷回路22としてのトランジスタT34,T35のドレイン端子を接続し、このトランジスタT34,T35のソース端子にグランドGNDを接続している。
【００４３】
また、後段の差動増幅器16は、負荷回路22のトランジスタT34,T35のドレイン端子とゲート端子との間に負荷切換手段23としてのスイッチングトランジスタT36,T37を接続しており、このスイッチングトランジスタT36,T37のゲート端子には、クロック信号CLKを印加している。
【００４４】
さらに、後段の差動増幅器16は、負荷回路22のトランジスタT34,T35のゲート端子に差動増幅回路21の入力信号の電圧を保持する電圧保持手段27としてのコンデンサC1,C2を接続し、このコンデンサC1,C2に差動増幅回路21の入力端子となるトランジスタT32,T33のゲート端子を接続している。
【００４５】
そして、後段の差動増幅器16は、スイッチングトランジスタT36,T37を切断状態とした場合には、負荷回路22の全体が負荷（全体負荷）となり、その場合には、トランジスタT34,T35による電流源負荷となって出力インピーダンスが増大し、これにより、後段の差動増幅器16の利得が増大し、一方、スイッチングトランジスタT36,T37を接続状態とした場合には、負荷回路22の一部分が負荷（部分負荷）となり、その場合にはトランジスタT34,T35によるダイオード負荷となって出力インピーダンスが低減し、これにより、後段の差動増幅器16の利得は低減する。なお、トランジスタT34,T35のゲート端子に接続したコンデンサC1,C2に電圧が保持されているために、直流的な電位は保持されている。
【００４６】
しかも、負荷回路22のトランジスタT34,T35のゲート端子にコンデンサC1,C2を介して差動増幅器16（差動増幅回路21）の入力信号が印加されているために、負荷回路22は、トランジスタT34,T35を電流源負荷とする全体負荷時に差動増幅回路22の入力信号をトランジスタT34,T35で増幅するようになっている。
【００４７】
そのため、後段の差動増幅器16は、スイッチングトランジスタT36,T37を切断状態とした場合の全体負荷時の利得を従来回路に比べてさらに増大させることができ、それに伴って、全体負荷時の差動増幅回路21の利得を増大させることができる。
【００４８】
次に、上記２段増幅器17の動作について説明する。
【００４９】
２段増幅器17は、クロック信号CLKによってスイッチSW9を切断状態にするとともにスイッチSW10を接続状態にして、前段の差動増幅器15の非反転入力端子19及び反転入力端子20にアナログ信号の電圧を印加するリセットモードと、クロック信号CLKによってスイッチSW9を接続状態にするとともにスイッチSW10を切断状態にして、前段の差動増幅器15の非反転入力端子19にアナログ信号の電圧を印加する一方、反転入力端子20に参照電圧を印加する比較モードとを交互に繰返す。
【００５０】
そして、リセットモード時には、負荷切換手段23（スイッチングトランジスタT36,T37）を接続状態にして、後段の差動増幅器16の負荷をダイオード負荷とし、後段の差動増幅器16の利得を低減させ、一方、比較モード時には、負荷切換手段23（スイッチングトランジスタT36,T37）を切断状態にして、後段の差動増幅器16の負荷を電流源負荷とし、後段の差動増幅器16の利得を増大させるようにしている。すなわち、２段増幅器17は、後段の差動増幅器16の利得をリセットモード時よりも比較モード時のほうが大きくなるようにしている。
【００５１】
このように、後段の差動増幅器16の利得を増減させることによって、２段増幅器17は、前段の差動増幅器15のオフセット電圧を見かけ上で圧縮するようにしている。
【００５２】
すなわち、前段の差動増幅器15のオフセット電圧をＶos、リセットモード時（ダイオード負荷時）の利得をＧr、比較モード時（電流源負荷時）の利得をＧc、出力電圧をＶout、比較時の入力電圧をＶinとすると、リセットモード時の出力電圧Ｖoutは、
Ｖout＝Ｇr・Ｖos
となり、一方、比較時の出力電圧Ｖoutは、
Ｖout＝Ｇc・Ｖin
となることから、
Ｇr・Ｖos＝Ｇc・Ｖin
となり、
Ｖin＝Ｖos・Ｇr／Ｇc
となる。
【００５３】
すなわち、上記構成の差動増幅器16を用いた２段増幅器17では、オフセット電圧がＧr／Ｇc倍に圧縮されており、入力換算オフセットがＶos・Ｇr／Ｇcと表せることになる。
【００５４】
そして、差動増幅回路16を構成するトランジスタT32,T33のトランスコンダクタンスをgm1、負荷回路22を構成するトランジスタT34,T35のトランスコンダクタンスをgm2、負荷容量をＣ、比較時間をｔとすると、リセットモード時の利得Ｇrは、従来回路と同様に、
Ｇr＝gm1／gm2
と表せるが、全体負荷時の利得Ｇcは、従来回路とは異なり、比較時間ｔが短い間では、
Ｇc＝（gm1＋gm2）／Ｃ・ｔ
と表せることから、入力換算オフセットは、
Ｖin＝Ｖos・Ｃ／（（gm2＋gm2／gm1）・ｔ）
と表せることになる。
【００５５】
従来回路では、入力換算オフセットが、
Ｖin＝Ｖos・Ｃ／（gm2・ｔ）
となっていたことから、上記構成の差動増幅器16とすることで、分母のgm2／gm1の分オフセット圧縮の効果が増大したことになる。
【００５６】
次に、上記アナログ／ディジタル変換器１の動作について図５に基づいて説明する。
【００５７】
アナログ／ディジタル変換器１は、クロック信号CLKに同期して動作するようにしている。
【００５８】
そして、サンプルホールド手段２は、クロック信号CLKの立上がりに同期して所定期間（Ｔ）だけアナログ信号をトラック（サンプル）し、その後、次にクロック信号CLKが立上がるまでの所定期間（Ｈ）だけアナログ信号をホールドする。
【００５９】
上位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ１）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立下がりに同期して比較モードからリセットモードに再び切換わる。
【００６０】
また、上位ビット側の比較保持手段14は、クロック信号CLKの立上がりに同期してリセットされ、クロック信号CLKの立下がりに同期して増幅手段13の出力を保持する。
【００６１】
そして、上位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、上位ビット側のディジタル信号を生成するとともに、参照電圧生成手段３によって下位ビット側の参照電圧を生成する。
【００６２】
一方、下位ビット側の増幅手段13は、クロック信号CLKの立上がりから所定時間（ｔ２）後にリセットモードから比較モードに切換わり、サンプルホールド手段２でホールドしたアナログ信号の電圧と参照電圧との電圧差を増幅し、クロック信号CLKの立上がりに同期して比較モードからリセットモードに再び切換わる。
【００６３】
また、下位ビット側の比較保持手段14は、クロック信号CLKの立下がりに同期してリセットされ、クロック信号CLKの立上がりに同期して増幅手段13の出力を保持する。
【００６４】
そして、下位ビット側の比較保持手段14で保持された出力を論理処理手段５で論理処理し、下位ビット側のディジタル信号を生成し、クロック信号CLKの１クロック後にアナログ信号に対応するディジタル信号を論理処理手段５から出力する。
【００６５】
なお、上記アナログ／ディジタル変換器１では、２段増幅器17の後段の差動増幅器16として図５に示した回路を用いているが、これに限られるものではなく、図６〜図９に示す回路を用いてもよい。なお、図６〜図９では、図５に示す回路と同一の機能を有するものには同一の符号を付している。
【００６６】
図６に示す差動増幅回路16aは、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用いた場合の回路である。このトランジスタT38,T39のゲート端子には所定のバイアス電圧が印加される。
【００６７】
図７に示す差動増幅回路16bは、差動増幅回路21としてカスコード接続したトランジスタT32,T40,T33,T41を用いるとともに、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用いた場合の回路である。このトランジスタT38,T39,T40,T41のゲート端子には所定のバイアス電圧が印加される。
【００６８】
図８に示す差動増幅回路16cは、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用いるとともに、トランジスタT34,T35のゲート端子とグランドGNDとの間に電圧保持用のコンデンサC3,C4を接続した場合の回路である。このトランジスタT38,T39のゲート端子には所定のバイアス電圧が印加される。
【００６９】
図９に示す差動増幅回路16dは、差動増幅回路21としてカスコード接続したトランジスタT32,T40,T33,T41を用いるとともに、負荷回路22としてカスコード接続したトランジスタT38,T34,T39,T35を用い、さらに、コンデンサC1,C2と入力端子との間に入力信号を増幅する増幅器AMP1,AMP2を接続した場合の回路である。このトランジスタT38,T39,T40,T41のゲート端子には所定のバイアス電圧が印加される。なお、増幅器AMP1,AMP2に換えてバッファを用いることもできる。
【００７０】
なお、上記実施の形態では、２ビットずつ２回に分けて変換を行う４ビットのサブレンジング型アナログ／ディジタル変換器を一例にとり説明しているが、これに限られず、複数段階に分けて変換を行う構成としたものでもよく、また、シングル入力型のものに限られず、差動入力型のものでもよい。また、具体的な回路についても、正電源のみのものに限られず、正負電源を用いたり、負電源だけを用いたものでもよく、また、回路を構成する具体的な素子についても適宜選択したものでよい。
【図面の簡単な説明】
【００７１】
【図１】本発明に係るアナログ／ディジタル変換器を示す説明図。
【図２】増幅手段（リセットモード時）を示す模式図。
【図３】増幅手段（比較モード時）を示す模式図。
【図４】増幅手段を示す回路図。
【図５】差動増幅回路を示す回路図。
【図６】他の差動増幅回路を示す回路図。
【図７】他の差動増幅回路を示す回路図。
【図８】他の差動増幅回路を示す回路図。
【図９】他の差動増幅回路を示す回路図。
【図１０】アナログ／ディジタル変換器の動作を示すタイミングチャート。
【図１１】従来の差動増幅回路を示す回路図。
【符号の説明】
【００７２】
１  アナログ／ディジタル変換器
２  サンプルホールド手段
３  参照電圧生成手段
４  比較手段
５  論理処理手段
６  ホールド信号線
7,8  上位ビット側参照電圧信号線
9,10  下位ビット側参照電圧信号線
11  上位ビット側比較手段
12  下位ビット側比較手段
13  増幅手段
14  比較保持手段
15,16  差動増幅器
17  ２段増幅器
18  補完増幅器
21  差動増幅回路
22  負荷回路
23  負荷切換手段
24  振幅制限手段
27  電圧保持手段
【図１】
2005311726.tif 000003
【図２】
2005311726.tif 000004
【図３】
2005311726.tif 000005
【図４】
2005311726.tif 000006
【図５】
2005311726.tif 000007
【図６】
2005311726.tif 000008
【図７】
2005311726.tif 000009
【図８】
2005311726.tif 000010
【図９】
2005311726.tif 000011
【図１０】
2005311726.tif 000012
【図１１】
2005311726.tif 000013
【手続補正書】
【提出日】平成17年4月20日(2005.4.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
差動増幅回路と、
前記差動増幅回路に接続された負荷回路と、
前記負荷回路に接続された切換スイッチとを有し、
前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅器において、
前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成した
ことを特徴とする差動増幅器。
【請求項２】
少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによってオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、
後段の差動増幅器は、
差動増幅回路と、
前記差動増幅回路に接続された負荷回路と、
前記負荷回路に接続された切換スイッチとを有し、
前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、
しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように
構成したことを特徴とする２段増幅器。
【請求項３】
アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅し
てディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、
各増幅手段は、オフセット電圧を圧縮するオフセット圧縮機能を有する差動増幅器とし、
前記差動増幅器は、
差動増幅回路と、
前記差動増幅回路に接続された負荷回路と、
前記負荷回路に接続された切換スイッチとを有し、
前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、
しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成したことを特徴とするアナログ／ディジタル変換器。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
そこで、請求項１に係る本発明では、差動増幅回路と、前記差動増幅回路に接続された負荷回路と、前記負荷回路に接続された切換スイッチとを有し、前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅回路において、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
また、請求項２に係る本発明では、少なくとも２個の差動増幅器を直列接続し、後段の差動増幅器の利得を増減させることによってオフセット電圧を圧縮するオフセット圧縮機能を有する２段増幅器において、後段の差動増幅器は、差動増幅回路と、前記差動増幅回路に接続された負荷回路と、前記負荷回路に接続された切換スイッチとを有し、前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、請求項３に係る本発明では、アナログ信号の電圧と複数の異なる参照電圧との差を複数の増幅手段でそれぞれ増幅してディジタル信号に変換すべく構成したアナログ／ディジタル変換器において、増幅手段は、オフセット電圧を圧縮するオフセット圧縮機能を有する差動増幅器とし、前記差動増幅器は、差動増幅回路と、前記差動増幅回路に接続された負荷回路と、前記負荷回路に接続された切換スイッチとを有し、前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成し、しかも、前記負荷回路は、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成することにした。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
そして、本発明では、差動増幅回路と、前記差動増幅回路に接続された負荷回路と、前記負荷回路に接続された切換スイッチとを有し、前記切換スイッチによって前記負荷回路の全体を前記差動増幅回路の負荷とする全体負荷と前記負荷回路の一部分を前記差動増幅回路の負荷とする部分負荷とに切換えることで前記差動増幅回路の利得を変更するように構成した差動増幅回路において、前記負荷回路を、全体負荷時に前記差動増幅回路の入力信号を増幅するように構成しているために、全体負荷時の差動増幅回路の利得を増大させることができる。