(57)【要約】【課題】  ヒューズを切断して設定された電位を確実に維持でき、信頼性を向上できる半導体装置を実現する。【解決手段】  ヒューズ及び論理回路部１は、保護素子３、４、コンデンサＣ１乃至３、ヒューズＦＵＳＥ１乃至３、テスト端子ＴＰＡＤ１乃至３、及びＯＲ回路ＯＲ１から構成されている。【選択図】  図１
2005229056.tif 000002
【特許請求の範囲】
【請求項１】
複数のヒューズと、
前記ヒューズを切断する切断手段と、
前記ヒューズの切断の有無により選択された電位を入力し、この電位を論理演算し、論理演算された電位を出力する論理回路と、
を具備することを特徴とする半導体装置。
【請求項２】
複数のヒューズと、
前記ヒューズを切断する切断手段と、
前記ヒューズの切断の有無により選択された２つの電位を入力し、この電位を論理演算し、論理演算された電位を出力する複数のＯＲ回路と、
前記ＯＲ回路から出力された電位を入力し、この電位を論理演算し、論理演算された電位を出力する論理回路と、
を具備することを特徴とする半導体装置。
【請求項３】
複数のヒューズと、
前記ヒューズを切断する切断手段と、
前記ヒューズの切断の有無により選択された２つの電位をインバータを介して入力し、このインバータで反転された電位を論理演算し、論理演算された電位を出力する複数のＮＡＮＤ回路と、
前記ＮＡＮＤ回路から出力された電位を入力し、この電位を論理演算し、論理演算された電位を出力する論理回路と、
を具備することを特徴とする半導体装置。
【請求項４】
前記論理回路はＯＲ回路であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
複数のヒューズと、
前記ヒューズの切断の有無により選択された電位をインバータを介して入力し、このインバータで反転された電位を論理演算し、論理演算された電位を出力するＮＯＲ回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズを備えた半導体装置に係り、特にトリミングデータに基づいて、ヒューズを切断して設定された電位を確実に維持でき、信頼性を向上できる複数のヒューズ及び論理回路を有する半導体装置に関する。
【背景技術】
【０００２】
従来、ＣＲ発振回路、低電圧回路、増幅回路、フィルタ回路等の各種電子回路には、各回路を構成する素子製造バラツキによって発生する回路動作バラツキを抑えるために金属ヒューズ、ポリシリコンヒューズ、或いはツェナーダイオード等のトリミング素子を用いて特性を調整するトリミングが行われている。
【０００３】
この種のトリミングとしては、図９に示すものが知られている（例えば、特許文献１参照。）。図９は、ヒューズがプルアップ抵抗に接続された半導体装置である。
【０００４】
図９に示すように、この特許文献１に開示された半導体装置には、電源Ｖｃｃと接地２００の間にプルアップ抵抗Ｒ１０１とヒューズＦＵＳＥ１０１が設けられ、プルアップ抵抗Ｒ１０１及びヒューズＦＵＳＥ１０１の中間点と出力Ｏｕｔ１０１の間にインバータＩＮＶ１０１が設けられている。
【０００５】
この半導体装置において、ヒューズＦＵＳＥ１０１の切断の有無により、プルアップ抵抗Ｒ１０１及びヒューズＦＵＳＥ１０１の中間点の電位は大きく変動する。ヒューズＦＵＳＥ１０１が切断されていない場合には、ヒューズＦＵＳＥ１０１の抵抗がプルアップ抵抗Ｒ１０１よりも小さいので、プルアップ抵抗Ｒ１０１及びヒューズＦＵＳＥ１０１の中間点の電位は接地２００の電位に近い値となる。したがって、インバータＩＮＶ１０１は入力信号を“Ｌｏｗ”として判断し、“Ｈｉｇｈ”の信号を出力する。一方、ヒューズＦＵＳＥ１０１がファンクションテスタ或いはレーザで切断されている場合には、ヒューズＦＵＳＥ１０１の抵抗値がハイインピーダンスになっているので、プルアップ抵抗Ｒ１０１及びヒューズＦＵＳＥ１０１の中間点の電位は電源Ｖｃｃの電位に近い値となる。したがって、インバータＩＮＶ１０１は入力信号を“Ｈｉｇｈ”として判断し、“Ｌｏｗ”の信号を出力する。
【特許文献１】特開２００１−１３２２４号公報（頁７、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した半導体装置においては、１本のヒューズがファンクションテスタ或いはレーザで完全に切断されていない場合、切断されたか否かの判定が不安定になるという問題点がある。すなわち、切断すべきヒューズが中途半端にしか切断されなかった場合、完全に切断されていないヒューズとプルアップ抵抗との抵抗分割により決まる電位が切断されたと判断される電位を超えているとこの半導体装置は良品と判断される。ところが、この半導体装置を搭載する半導体製品の製造及び評価時等や、半導体製品を使用する顧客での評価及び使用時等によりヒューズが経時変化してヒューズが切断されていないと判断される可能性がある。
【０００７】
また、逆に切断されてはならないヒューズが何らかの原因により間違って切断された場合、完全に切断が行われれば、この半導体装置を搭載する半導体製品の評価テスト時に誤切断が行われたと判断されて不良品と判断される。ところが、中途半端に切断され、半導体製品を使用する顧客での評価及び使用時等によりヒューズが経時変化してヒューズが切断されていると判断される可能性がある。
【０００８】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、切断すべきヒューズが中途半端に切断された場合でも、ヒューズを切断して設定された電位を確実に維持でき、信頼性を向上できる複数のヒューズ及び論理回路を有する半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置は、複数のヒューズと、前記ヒューズを切断する切断手段と、前記ヒューズの切断の有無により選択された電位を入力し、この電位を論理演算し、論理演算された電位を出力する論理回路とを具備することを特徴とする。
【００１０】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、複数のヒューズと、前記ヒューズの切断の有無により選択された電位をインバータを介して入力し、このインバータで反転された電位を論理演算し、論理演算された電位を出力するＮＯＲ回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、切断すべきヒューズが中途半端に切断された場合でも、ヒューズを切断して設定された電位を確実に維持でき、信頼性を向上できる複数のヒューズ及び論理回路を有する半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１はヒューズ及び論理回路部を示す構成図、図２はヒューズ切断本数と出力レベルを示す図である。
【００１４】
図１に示すように、ヒューズ及び論理回路部１は、保護素子３、４、コンデンサＣ１乃至３、ヒューズＦＵＳＥ１乃至３、テスト端子ＴＰＡＤ１乃至３、及びＯＲ回路ＯＲ１から構成されている。
【００１５】
保護素子３及び保護素子４は、電源Ｖｃｃと接地２の間に設けられ、保護素子３と保護素子４の中間点はそれぞれテスト端子ＴＰＡＤ１、ＴＰＡＤ２、ＴＰＡＤ３に接続されている。そして、テスト端子ＴＰＡＤ１、ＴＰＡＤ２、ＴＰＡＤ３を介して外部から浸入する静電気等からヒューズ及び論理回路部１を保護する。
【００１６】
コンデンサＣ１及びヒューズＦＵＳＥ１は、電源Ｖｃｃと接地２の間に設けられている。コンデンサ１とヒューズＦＵＳＥ１の中間点Ａは、テスト端子ＴＰＡＤ１、保護素子３及び保護素子４の中間点、及びＯＲ回路ＯＲ１に接続されている。コンデンサＣ２及びヒューズＦＵＳＥ２は、電源Ｖｃｃと接地２の間に設けられている。コンデンサ２とヒューズＦＵＳＥ２の中間点Ｂは、テスト端子ＴＰＡＤ２、保護素子３及び保護素子４の中間点、及びＯＲ回路ＯＲ１に接続されている。コンデンサＣ３及びヒューズＦＵＳＥ３は、電源Ｖｃｃと接地２の間に設けられている。コンデンサ３とヒューズＦＵＳＥ３の中間点Ｃは、テスト端子ＴＰＡＤ３、保護素子３及び保護素子４の中間点、及びＯＲ回路ＯＲ１に接続されている。
【００１７】
ここで、ヒューズＦＵＳＥ１乃至３は、アルミニウム（ＡＬ）からなる金属膜を用いているが、例えばＮｉ−Ｃｒからなる他の金属膜、ポリシリコン膜、金属シリサイド膜、或いはダイオードを用いてもよい。また、コンデンサの代わりに抵抗を用いてもよい。
【００１８】
テスト端子ＴＰＡＤ１乃至３は、ヒューズＦＵＳＥ１乃至３を切断するための電気信号をファンクションテスタから受信する。受信された電気信号により、テスト端子ＴＰＡＤ１乃至３と接地２間に電圧印加されて、ヒューズＦＵＳＥ１乃至３が切断される。
【００１９】
図２に示すように、まず、ヒューズＦＵＳＥ１乃至３がすべて切断された場合、コンデンサとヒューズの中間点Ａ乃至Ｃの電位はすべて“Ｈｉｇｈ”となり、“Ｈｉｇｈ”の電位がＯＲ回路ＯＲ１に入力される。そして、ＯＲ回路ＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”の電位が出力される。
【００２０】
次に、ヒューズＦＵＳＥ１乃至３の内２本が切断された場合、ヒューズを切断されたコンデンサとヒューズの中間点の電位は“Ｈｉｇｈ”、不完全にしかヒューズが切断されていないコンデンサとヒューズの中間点の電位は“Ｌｏｗ”となり、これらの電位がＯＲ回路ＯＲ１に入力される。そして、ＯＲ回路ＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”の電位が出力される。
【００２１】
続いて、ヒューズＦＵＳＥ１乃至３の内１本が切断された場合、ヒューズを切断されたコンデンサとヒューズの中間点の電位は“Ｈｉｇｈ”、不完全にしかヒューズが切断されていないコンデンサとヒューズの中間点の電位は“Ｌｏｗ”となり、これらの電位がＯＲ回路ＯＲ１に入力される。そして、ＯＲ回路ＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”の電位が出力される。
【００２２】
次に、ヒューズＦＵＳＥ１乃至３がすべて切断されていない場合、コンデンサとヒューズの中間点Ａ乃至Ｃの電位はすべて“Ｌｏｗ”となり、“Ｌｏｗ”の電位がＯＲ回路ＯＲ１に入力される。そして、ＯＲ回路ＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｌｏｗ”の電位が出力される。
【００２３】
つまり、ヒューズＦＵＳＥ１乃至３の少なくとも１本完全に切断されていれば“Ｈｉｇｈ”の電位がヒューズ及び論理回路部１から出力されることになる。
【００２４】
ここで、ファンクションテスタやレーザによるヒューズの切断は、ファンクションテスタやレーザ等の装置の設定条件、稼動状況やヒューズの形状、材料のバラツキ等によって変動し、ヒューズの切断不良率が上昇する可能性がある。また、“Ｈｉｇｈ”と判定されていても完全にヒューズが切断されていない場合、ヒューズを搭載する半導体製品の製造及び評価時や、半導体製品を使用する顧客での評価及び使用等によりヒューズが経時変化して、ヒューズが切断されていない状態（“Ｌｏｗ”）となり半導体製品が不良品になる可能性がある。
【００２５】
そして、このヒューズの切断不良率及び完全に切断されていない割合を含めた不良発生割合は、ランダムに発生する。ヒューズ１本あたりの不良発生割合を図２に当てはめてみる。ヒューズ１本あたりの不良発生割合が、例えば、１００ｐｐｍの場合、ヒューズ及び論理回路部１の出力電圧が“Ｈｉｇｈ”でなくなる割合（Ｙ１）は、
Ｙ１＝（１／１０４）×（１／１０４）×（１／１０４）＝１／１０１２・・・式（１）
ヒューズ１本あたりの不良発生割合が、例えば、１０ｐｐｍの場合、ヒューズ及び論理回路部１の出力電圧が“Ｈｉｇｈ”でなくなる割合（Ｙ２）は、
Ｙ２＝（１／１０５）×（１／１０５）×（１／１０５）＝１／１０１５・・・式（２）
となり、ヒューズトリミングを用いて電位設定を行う半導体製品に要求される不良発生割合を十分満足することができる。なお、ヒューズ１本あたりの不良発生割合が１００ｐｐｍ以上で半導体製品に要求される不良発生割合を満足できない場合には、半導体製品に要求される不良発生割合を満足するだけヒューズ本数を増やせばよい。
【００２６】
次に、複数のヒューズ及び論理回路部を電位設定用として用いた液晶用レギュレータについて説明する。図３は、液晶用レギュレータを示す構成図である。
【００２７】
図３に示すように、液晶用レギュレータは、電位設定部１０、デコーダ部２０、及びレギュレータ部３０を有している。電位設定部１０は、ｎ個のヒューズ及び論理回路部１１乃至１ｎを有し、ヒューズ及び論理回路部１１乃至１ｎは図１と同一構成である。そして、ヒューズ及び論理回路部１１乃至１ｎからは、ヒューズトリミングの有無により“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位がヒューズ及び論理回路部の出力Ｏｕｔ１乃至Ｏｕｔｎとして出力される。
【００２８】
デコーダ部２０は、ヒューズ及び論理回路部１１乃至１ｎからそれぞれ出力された“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をデコードして、“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位がデコーダ部の出力ＯｕｔＰｕｔ１乃至ＯｕｔＰｕｔｍ−１としてレギュレータ部３０に出力される。
【００２９】
レギュレータ部３０は、ドライバアンプ３１、抵抗Ｒ３０、及び可変抵抗部４０から構成されている。ドライバアンプ３１は、例えば、ＤＡＣ（Digital  Analog  Converter）からのアナログ信号を入力信号ＩＮとして入力し、可変抵抗部４０で設定された抵抗値により最大２Ｎ通りのゲイン調整された出力をレギュレータ部の出力Ｏｕｔ３０として液晶に供給する。例えば、ｎが３の時には８通りのゲイン調整された出力を液晶に供給できる。
【００３０】
抵抗Ｒ３０は、ドライバアンプ３１と接地２の間に設けられている。可変抵抗部４０は、ＰｃｈＭＯＳトランジスタＰ１乃至Ｐｍ−１、及び抵抗Ｒ１乃至Ｒｍから構成されている。そして、抵抗Ｒ１の一方端は、ドライバアンプ３１と抵抗Ｒ３０の中間点に接続されている。ＰｃｈＭＯＳトランジスタＰ１は、抵抗Ｒ１及びＲ２の中間点とレギュレータ部の出力Ｏｕｔ３０の間に設けられ、デコーダ部の出力ＯｕｔＰｕｔ１をゲートに入力し、オンオフ動作により可変抵抗部４０の抵抗値を可変する。 ＰｃｈＭＯＳトランジスタＰ２は、抵抗Ｒ２及びＲ３の中間点とレギュレータ部の出力Ｏｕｔ３０の間に設けられ、デコーダ部の出力ＯｕｔＰｕｔ２をゲートに入力し、オンオフ動作により可変抵抗部４０の抵抗値を可変する。 ＰｃｈＭＯＳトランジスタＰｍ−１は、抵抗Ｒｍ−１及びＲｍの中間点とレギュレータ部の出力Ｏｕｔ３０の間に設けられ、デコーダ部の出力ＯｕｔＰｕｔｍ−１をゲートに入力し、オンオフ動作により可変抵抗部４０の抵抗値を可変する。抵抗Ｒｍの一方端は、レギュレータ部の出力Ｏｕｔ３０に接続されている。
【００３１】
ここで、ヒューズ及び論理回路部１１乃至１ｎには、それぞれ３本のヒューズが設けられ、切断すべき３本の内少なくとも１本以上完全に切断されていれば、ヒューズ及び論理回路部から“Ｈｉｇｈ”の電位が安定して出力されるので、液晶用レギュレータは非常に誤動作が少なく、正確にゲイン調整された出力が液晶に供給される。
【００３２】
上述したように、本実施例の半導体装置では、電位を選択するためのヒューズが複数本設けられ、ヒューズの切断の有無により選択された電位がＯＲ回路ＯＲ１に入力され、ＯＲ回路ＯＲ１で論理演算されて“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位が出力される。このため、少なくとも１本以上のヒューズが完全に切断されていれば“Ｈｉｇｈ”の電位を出力することができる。したがって、１本を除き他のヒューズが中途半端に切断された場合でも、ヒューズを切断して設定された電位を確実に維持することができる。
【００３３】
そして、ヒューズトリミングによって設定された電位を多数用いる半導体製品では、非常に誤動作が少なく、正確に調整された出力を外部に出力することができる。
【００３４】
なお、本実施例では、電源Ｖｃｃと接地の間にコンデンサとヒューズを用いているが、電源Ｖｃｃと接地の間にヒューズと抵抗を設けてもよい。この場合、ヒューズを切断しない時には“Ｈｉｇｈ”の電位、ヒューズを切断した時には“Ｌｏｗ”の電位を選択することができる。そして、ＯＲ回路の代わりにＡＮＤ回路を用いる。
【実施例２】
【００３５】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図４はヒューズ及び論理回路部を示す構成図である。
【００３６】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３７】
図４に示すように、ヒューズ及び論理回路部１ａは、コンデンサＣ１乃至３、ヒューズＦＵＳＥ１乃至３、及びＯＲ回路ＯＲ１から構成されている。ヒューズＦＵＳＥ１乃至３の切断は、例えば、ＹＡＧレーザを用いて溶断する。そして、ヒューズ切断本数と出力レベルの関係は図２と同様である。
【００３８】
ここで、ヒューズＦＵＳＥ１乃至３には、フィールド酸化膜上に形成されたアルミニウム（ＡＬ）からなる金属膜を用いているが、ヒューズを溶断する場合、ヒューズ直下のフィールド酸化膜を溶断してヒューズと基板がショートする可能性があるので、ヒューズ溶断予定部の基板には、深い拡散層を形成して他の部分とＰＮ分離するのが好ましい。
【００３９】
上述したように、本実施例の半導体装置では、実施例１の効果の他に、テスト端子及び保護素子を設けていないので、実施例１よりもチップ面積を縮小することができる。
【実施例３】
【００４０】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図５はヒューズ及び論理回路部を示す構成図である。
【００４１】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００４２】
図５に示すように、ヒューズ及び論理回路部１ｂは、保護素子３、４、コンデンサＣ１乃至３、ヒューズＦＵＳＥ１乃至３、テスト端子ＴＰＡＤ１乃至３、及びＯＲ回路ＯＲ１乃至４から構成されている。
【００４３】
ＯＲ回路ＯＲ２は、コンデンサＣ１とヒューズＦＵＳＥ１の中間点Ａの電位、及びコンデンサＣ２とヒューズＦＵＳＥ２の中間点Ｂの電位を入力し、これらの電位を論理演算して“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をＯＲ回路ＯＲ１に出力する。ここで、ヒューズ１及び２が切断された場合、或いはヒューズＦＵＳＥ１、２のいずれか一方が切断された場合、ＯＲ回路ＯＲ２から出力される電位は“Ｈｉｇｈ”となる。
【００４４】
ＯＲ回路ＯＲ３は、コンデンサＣ２とヒューズＦＵＳＥ２の中間点Ｂの電位、及びコンデンサＣ３とヒューズＦＵＳＥ３の中間点Ｃの電位を入力し、これらの電位を論理演算して“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をＯＲ回路ＯＲ１に出力する。ここで、ヒューズ２及び３が切断された場合、或いはヒューズＦＵＳＥ２、３のいずれか一方が切断された場合、ＯＲ回路ＯＲ３から出力される電位は“Ｈｉｇｈ”となる。
【００４５】
ＯＲ回路ＯＲ４は、コンデンサＣ１とヒューズＦＵＳＥ１の中間点Ａの電位、及びコンデンサＣ３とヒューズＦＵＳＥ３の中間点Ｃの電位を入力し、これらの電位を論理演算して“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をＯＲ回路ＯＲ１に出力する。ここで、ヒューズ１及び２が切断された場合、或いはヒューズＦＵＳＥ１、２のいずれか一方が切断された場合、ＯＲ回路ＯＲ４から出力される電位は“Ｈｉｇｈ”となる。
【００４６】
ＯＲ回路ＯＲ１は、ＯＲ回路ＯＲ２乃至４から出力された電位を入力し、論理演算してヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”或いは“Ｌｏｗ“の電位が出力される。そして、ヒューズ切断本数と出力レベルの関係は図２と同様である。
【００４７】
上述したように、本実施例の半導体装置では、実施例１の効果の他に、ＯＲ回路ＯＲ２乃至４を設けているので、例えば、外部からの静電気でＯＲ回路の一部が破壊されて、ＯＲ回路ＯＲ２乃至４の内の一つとＯＲ回路ＯＲ１だけ生き残った場合でもヒューズ及び論理回路部１ｂの出力レベルを“Ｈｉｇｈ”にすることができる。したがって、ヒューズ及び論理回路部の信頼性を向上することができる。
【実施例４】
【００４８】
次に、本発明の実施例４に係る半導体装置について、図面を参照して説明する。図６はヒューズ及び論理回路部を示す構成図である。
【００４９】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５０】
図６に示すように、ヒューズ及び論理回路部１ｃは、保護素子３、４、コンデンサＣ１乃至３、ヒューズＦＵＳＥ１乃至３、テスト端子ＴＰＡＤ１乃至３、インバータＩＮＶ１乃至３、ＮＡＮＤ回路ＮＡＮＤ１乃至３、及びＯＲ回路ＯＲ１から構成されている。
【００５１】
インバータＩＮＶ１乃至３は、コンデンサとヒューズの中間点Ａ乃至Ｃの電位をそれぞれ反転させて、反転した電位をＮＡＮＤ回路ＮＡＮＤ１乃至３に出力する。
【００５２】
ＮＡＮＤ回路ＮＡＮＤ１は、インバータＩＮＶ１及び２から出力された電位を入力し、これらの電位を論理演算して“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をＯＲ回路ＯＲ１に出力する。ここで、ヒューズＦＵＳＥ１及び２が切断された場合、或いはヒューズＦＵＳＥ１、２のいずれか一方が切断された場合ＮＡＮＤ回路ＮＡＮＤ１から出力される電位は“Ｈｉｇｈ”となる。
【００５３】
ＮＡＮＤ回路ＮＡＮＤ２は、インバータＩＮＶ２及び３から出力された電位を入力し、これらの電位を論理演算して“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をＯＲ回路ＯＲ１に出力する。ここで、ヒューズＦＵＳＥ２及び３が切断された場合、或いはヒューズＦＵＳＥ２、３のいずれか一方が切断された場合ＮＡＮＤ回路ＮＡＮＤ２から出力される電位は“Ｈｉｇｈ”となる。
【００５４】
ＮＡＮＤ回路ＮＡＮＤ３１は、インバータＩＮＶ１及び３から出力された電位を入力し、これらの電位を論理演算して“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位をＯＲ回路ＯＲ１に出力する。ここで、ヒューズＦＵＳＥ１及び３が切断された場合、或いはヒューズＦＵＳＥ１、３のいずれか一方が切断された場合ＮＡＮＤ回路ＮＡＮＤ３から出力される電位は“Ｈｉｇｈ”となる。
【００５５】
ＯＲ回路ＯＲ１は、ＮＡＮＤ回路ＮＡＮＤ１乃至３の出力電圧を入力し、論理演算して、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位が出力される。そして、ヒューズ切断本数と出力レベルの関係は図２と同様である。
【００５６】
上述したように、本実施例の半導体装置では、実施例１の効果の他に、インバータＩＮＶ１乃至３を設けているので、例えば、外部からの静電気により破壊されて、インバータＩＮＶ乃至３の内一つだけ生き残った場合でもヒューズ及び論理回路１ｃの出力レベルを“Ｈｉｇｈ”にすることができる。したがって、ヒューズ及び論理回路部１ｃの信頼性を向上することができる。
【実施例５】
【００５７】
次に、本発明の実施例５に係る半導体装置について、図面を参照して説明する。図７はヒューズ及び論理回路部を示す構成図、図８はヒューズ切断本数と出力レベルを示す図である。本実施例は外部からの静電気等によりヒューズが誤って切断された場合でも設定された電位を安定して供給できる例である。
【００５８】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５９】
図７に示すように、ヒューズ及び論理回路部１ｄは、保護素子３、４、コンデンサＣ１乃至３、ヒューズＦＵＳＥ１乃至３、テスト端子ＴＰＡＤ１乃至３、インバータＩＮＶ１乃至３、及びＮＯＲ回路ＮＯＲ１から構成されている。
【００６０】
インバータＩＮＶ１乃至３は、コンデンサとヒューズの中間点Ａ乃至Ｃの電位をそれぞれ反転させて、反転した電位をＮＯＲ回路ＮＯＲ１に出力する。ＮＯＲ回路ＮＯＲ１は、インバータＩＮＶ１乃至３から出力された電位を入力し、論理演算してヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位が出力される。
【００６１】
図８に示すように、まず、外部の静電気等により誤ってヒューズＦＵＳＥ１乃至３がすべて切断された場合、コンデンサとヒューズの中間点Ａ乃至Ｃの電位は、すべて“Ｈｉｇｈ”となり、この電位がインバータＩＮＶ１乃至３により反転されて“Ｌｏｗ”となる。そして、ＮＯＲ回路ＮＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｈｉｇｈ”の電位が出力される。
【００６２】
次に、外部の静電気等により誤って、ヒューズＦＵＳＥ１乃至３の内２本が切断された場合、ヒューズを切断されたコンデンサとヒューズの中間点の電位は“Ｈｉｇｈ”、切断されていないコンデンサとヒューズの中間点の電位は“Ｌｏｗ”となり、これらの電位がインバータＩＮＶ１乃至３により反転され、反転した電位がＮＯＲ回路ＮＯＲ１に入力される。そして、そして、ＮＯＲ回路ＮＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｌｏｗ”の電位が出力される。
【００６３】
続いて、外部の静電気等により誤って、ヒューズＦＵＳＥ１乃至３の内１本が切断された場合、ヒューズを切断されたコンデンサとヒューズの中間点の電位は“Ｈｉｇｈ”、切断されていないコンデンサとヒューズの中間点の電位は“Ｌｏｗ”となり、これらの電位がインバータＩＮＶ１乃至３により反転され、反転した電位がＮＯＲ回路ＮＯＲ１に入力される。そして、そして、ＮＯＲ回路ＮＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｌｏｗ”の電位が出力される。
【００６４】
次に、ヒューズＦＵＳＥ１乃至３がすべて切断されていない場合、コンデンサとヒューズの中間点Ａ乃至Ｃの電位は、すべて“Ｌｏｗ”となり、この電位がインバータＩＮＶ１乃至３により反転されて“Ｈｉｇｈ”となる。そして、ＮＯＲ回路ＮＯＲ１で論理演算されて、ヒューズ及び論理回路部の出力Ｏｕｔとして“Ｌｏｗ”の電位が出力される。
【００６５】
つまり、外部の静電気等により誤ってヒューズＦＵＳＥ１乃至３が切断されても、ヒューズＦＵＳＥ１乃至３の少なくとも１本が切断されていなければ、ヒューズを切断しないもとの“Ｌｏｗ”の電位がヒューズ及び論理回路部１ｄから出力されることになる。なお、インバータＩＮＶ１乃至３を省き、ＮＯＲ回路ＮＯＲ１の代わりにＡＮＤ回路を用いてもよい。
【００６６】
上述したように、本実施例の半導体装置では、電位を選択するためのヒューズが複数本設けられ、ヒューズの切断の有無により選択された電位がインバータを介してＯＲ回路ＯＲ１に入力され、ＯＲ回路ＯＲ１で論理演算されて“Ｈｉｇｈ”或いは“Ｌｏｗ”の電位が出力される。このため、誤ってヒューズが切断されて、１本だけヒューズが切断されずに残った場合でももとの“Ｌｏｗ”の電位を確実に維持することができる。
【００６７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００６８】
例えば、本実施例では、複数本のヒューズを切断して設定された電位を液晶用レギュレータに用いているが、ＣＲ発振回路、低電圧回路、増幅回路、フィルタ回路等の各種電子機器に適用できる。
【００６９】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  複数のヒューズと、このヒューズの切断の有無により選択された電位を入力し、この電位を論理演算し、論理演算された電位を出力するＡＮＤ回路とを有する半導体装置。
【００７０】
（付記２）  複数のヒューズと、このヒューズをレーザ或いはファンクションテスタで切断する切断手段と、前記ヒューズの切断の有無により選択された電位を入力し、この電位を論理演算し、論理演算された電位を出力する論理回路とを有する半導体装置。
【図面の簡単な説明】
【００７１】
【図１】本発明の実施例１に係るヒューズ及び論理回路を示す構成図。
【図２】本発明の実施例１に係るヒューズ切断本数と出力レベルを示す図。
【図３】本発明の実施例１に係る液晶用レギュレータを示す構成図。
【図４】本発明の実施例２に係るヒューズ及び論理回路を示す構成図。
【図５】本発明の実施例３に係るヒューズ及び論理回路を示す構成図。
【図６】本発明の実施例４に係るヒューズ及び論理回路を示す構成図。
【図７】本発明の実施例５に係るヒューズ及び論理回路を示す構成図。
【図８】本発明の実施例５に係るヒューズ切断本数と出力レベルを示す図。
【図９】従来の半導体装置を示す回路図。
【符号の説明】
【００７２】
１、１１、１２、１ｎ−１、１ｎ、１ａ、１ｂ、１ｃ、１ｄ  ヒューズ及び論理回路部
２、２００  接地
３、４  保護素子
１０  電位設定部
２０  デコーダ部
３０  レギュレータ部
３１  ドライバアンプ
４０  可変抵抗部
Ａ、Ｂ、Ｃ  中間点
Ｃ１、Ｃ２、Ｃ３  コンデンサ
ＦＵＳＥ１、ＦＵＳＥ２、ＦＵＳＥ３、ＦＵＳＥ１０１  ヒューズ
ＩＮ  入力信号
ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ１０１  インバータ
ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３  ＮＡＮＤ回路
ＮＯＲ１  ＮＯＲ回路
ＯＲ１、ＯＲ２、ＯＲ３、ＯＲ４  ＯＲ回路
ＯＵＴ、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎー１、ＯＵＴｎ  ヒューズ及び論理回路部の出力
ＯｕｔＰｕｔ１、ＯｕｔＰｕｔ２、ＯｕｔＰｕｔｍ−１  デコーダ部の出力
Ｏｕｔ３０  レギュレータ部の出力
Ｏｕｔ１０１  出力
Ｐ１、Ｐ２、Ｐｍ−１  ＰｃｈＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ３０、Ｒｍ−１、Ｒｍ  抵抗
Ｒ１０１  プルアップ抵抗
ＴＰＡＤ１、ＴＰＡＤ２、ＴＰＡＤ３  テスト端子
Ｖｃｃ  電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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