(57)【要約】【課題】  回路規模を増大を抑えると共に、スプリアストーンの発生を抑える。【解決手段】  電圧制御発振器３５の出力周波数を分周する分周器３７を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザである。レジスタ４２からの分数部データＦは第２の加算器４３に送られる。第１の加算器４１は、デルタシグマ変調器４４の出力とそれを遅延反転器４０にて遅延及び反転したものとを加算することで、平均値がゼロで且つ擬似的にランダムなビットストリームを生成する。第２の加算器４３では、分数部データＦと第１の加算器４１の出力が加算されることで、平均値が分数部データの値で且つ擬似的にランダムなデータ系列が生成され、それがデルタシグマ変調器４４に送られる。加算器３８は、整数部データとデルタシグマ変調器４４の出力を加算し、その加算出力が分周器３７に送られる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
発振器の出力周波数を分周する分周器を変調することで分数分周を行うデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
整数部データと分数部データとからなる分周データを保持する分周データ保持手段と、
入力されたデータ系列を積分して量子化するデルタシグマ変調手段と、
上記デルタシグマ変調手段の出力データ系列と、上記分周データ保持手段から供給された分数部データとから、平均値が上記分数部データの値で且つ擬似的にランダムなデータ系列を生成し、上記デルタシグマ変調手段への入力データ系列とするデータ系列生成手段と、
上記デルタシグマ変調手段の出力と上記分周データ保持手段から供給された整数部データとを加算する加算手段とを有し、
上記加算手段の出力により上記分周器を変調させる
ことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項２】
請求項１記載のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
上記データ系列生成手段は、
上記デルタシグマ変調手段の出力データ系列から、平均値がゼロで且つ擬似的にランダムなデータ系列を生成する第１のデータ系列生成手段と、
上記データ系列生成手段が生成したデータ系列と、上記分周データ保持手段から供給された分数部データとを加算することで、上記平均値が分数部データの値で且つ擬似的にランダムなデータ系列を生成する第２のデータ系列生成手段とを有することを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項３】
請求項２記載のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
上記第１のデータ系列生成手段は、
上記デルタシグマ変調手段の出力データ系列を少なくとも１クロック分遅延させ且つ反転させたデータ系列と、上記デルタシグマ変調手段の出力データ系列と上記遅延反転手段の出力データ系列とを加算することで、上記平均値がゼロで且つ擬似的にランダムなデータ系列を生成することを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項４】
請求項３記載のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
上記第１のデータ系列生成手段は、上記デルタシグマ変調手段の出力データ系列を少なくとも１クロック分遅延させ且つ反転させる遅延反転器と、上記デルタシグマ変調手段の出力データ系列と上記遅延反転器の出力とを加算する第１の加算器とを有し、
上記第２のデータ系列生成手段は、上記第１の加算器の出力と上記分周データ保持手段から供給された分数部データとを加算してデルタシグマ変調手段へ出力する第２の加算器を有することを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項５】
請求項４記載のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
上記第１の加算器は、出力ビット幅が、上記デルタシグマ変調手段の出力ビット幅に１ビットを加えたビット幅であることを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項６】
請求項４記載のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザであって、
上記第１の加算器は、出力ビット幅が、デルタシグマ変調手段の出力ビット幅と等しいことを特徴とするデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ。
【請求項７】
無線信号を送受信するアンテナと、
上記アンテナを介して送受信する信号の周波数を、局部発振信号を用いて所望の周波数信号に変換する送受信手段と、
上記送受信手段に供給する局部発振信号を生成する発振手段と、上記発振手段の出力周波数を分周する分周手段と、上記分周手段の出力と基準周波数との差分に応じて上記発振手段の発振周波数を制御する発振周波数制御手段と、整数部データと分数部データとからなる分周データを保持する分周データ保持手段と、入力されたデータ系列を積分して量子化するデルタシグマ変調手段と、上記デルタシグマ変調手段の出力データ系列と上記分周データ保持手段から供給された分数部データとから平均値が上記分数部データの値で且つ擬似的にランダムなデータ系列を生成して上記デルタシグマ変調手段への入力データ系列とするデータ系列生成手段と、上記デルタシグマ変調手段の出力と上記分周データ保持手段から供給された整数部データとを加算する加算手段とを備え、上記加算手段の出力により上記分周手段を変調させるデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザとを有する
ことを特徴とする無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザと当該周波数シンセサイザを備えた無線通信装置に関する。
【背景技術】
【０００２】
従来より、いわゆるデルタシグマ変調器は、入力信号を積分し、それを１ビット又は多ビットで量子化する構成を有しており、例えば、Ａ／Ｄ（アナログ／ディジタル）変換器、Ｄ／Ａ（ディジタル／アナログ）変換器、ＰＬＬ（Phase Locked Loop）回路などに応用されている。
【０００３】
ここで、デルタシグマ変調器の量子化ノイズに対する伝達関数は、低周波領域では小さく、高周波領域では大きいという特徴がある。すなわち、デルタシグマ変調器によれば、出力信号の量子化雑音成分が高周波領域へ偏るようになり、したがって、帯域内のノイズ成分が抑圧された出力信号が得られることが特徴となっている。このようなノイズ成分の抑圧効果は、一般にノイズシェーピングと呼ばれている。
【０００４】
また、携帯電話端末等の無線通信装置には、ＰＬＬ回路で構成された周波数シンセサイザが、周波数変換器（ミキサ）の局部発振器として一般的に用いられている。
【０００５】
上記ＰＬＬ回路の一例として、整数分周型ＰＬＬ回路では、基準発振源からの基準周波数信号を分周した信号と、電圧制御発振器（ＶＣＯ）からの周波数信号を分周した信号とを、位相比較器に入力して位相ロック動作を得るようになされている。したがって、ＶＣＯの発振周波数は、位相比較器に入力される比較周波数の整数倍の周波数となされている。すなわちこのことは、無線通信システムで必要とされるチャネルステップが細かくなるにつれて、比較周波数を低く設定しなければならないことを意味する。一方で、一般的に、比較周波数を低くするにつれて、チャネル切り替えに必要な時間（ロックアップタイム）は大きくなるため、比較周波数とロックアップタイムはトレードオフの関係にある。
【０００６】
このトレードオフから脱却するための技術として、比較周波数よりも小さいチャネルステップでの動作を可能とする、分数分周（Fractional-N）ＰＬＬが知られている。また、当該分数分周ＰＬＬを実現する手法の一つとして、デルタシグマ変調器を用いた技術（つまりデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ）が知られている。
【０００７】
図６には、従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示す。
【０００８】
この図６において、端子１０１には、図示しない基準発振源からの基準周波数信号を分周して生成された位相比較周波数ｆcompの信号が入力され、その位相比較周波数ｆcompの信号が位相比較器１０２へ入力する。位相比較器１０２は、後段の電圧制御発振器（ＶＣＯ）１０５の出力周波数が分周器１０８によりＮ分周された周波数信号と、上記端子１０１から供給された位相比較周波数ｆcompの信号との位相差を検出し、その位相差を２値で表した位相差信号を出力する。当該位相比較器１０２から出力された位相差信号は、チャージポンプ１０３へ送られる。
【０００９】
チャージポンプ１０３は、位相比較器１０２からの上記２値の位相差信号を３値に変換し、当該３値に応じた電流を流入又は流出することにより、上記位相差に比例した電流信号を生成する。当該チャージポンプ１０３の出力電流信号は、ローパスフィルタ（ＬＰＦ）１０４へ送られる。
【００１０】
ローパスフィルタ１０４は、チャージポンプ１０３の出力電流信号を平滑化して電圧信号に変換する。このローパスフィルタ１０４の出力電圧信号は、電圧制御発振器１０５の制御電圧となる。
【００１１】
電圧制御発振器１０５は、ローパスフィルタ１０４からの出力電圧信号に応じた発振周波数ｆvcoの信号を出力する。この発振周波数ｆvcoの信号は、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの出力信号として、端子１０６から図示しない後段の構成（例えば周波数変換器など）に送られると共に、分周器１０８により上記比較周波数まで分周された後に、位相比較器１０２へフィードバックされる。
【００１２】
一方、レジスタ１１１は、分周データの整数部分と分数部分を表すデータを保持しており、整数部分を表す複数ビットからなる整数部データを加算器１０９へ、分数部分を表す複数ビットからなる分数部データＦをデルタシグマ変調器１１３へ供給する。
【００１３】
デルタシグマ変調器１１３は、供給された分数部データＦを積分し、それを量子化した後、加算器１０９へ出力する。
【００１４】
加算器１０９は、当該デルタシグマ変調器１１３からの出力データと、上記整数部データを加算し、その加算データを分周器１０８に送る。
【００１５】
このように、図６に示したデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、電圧制御発振器１０５の出力を分周する分周器１０８を、デルタシグマ変調器１１３の出力信号に応じて変調することで、平均として分数分周を実現している。
【００１６】
ところで、例えば、デルタシグマ変調器１１３のビット数がＭビット、位相比較周波数が上記ｆcompであるとき、チャネルステップはｆcomp×（Ｆ／（２のＭ乗））となる。
【００１７】
また、デルタシグマ変調器は、入力信号が特定の値（例えば２のべき乗）であるとき、図７に示すように、量子化ノイズがスプリアストーンとなって出力されてしまうという問題がある。なお、図７は、横軸が周波数、縦軸が量子化ノイズを表している。
【００１８】
そして、当該スプリアストーンは、ＰＬＬのループ帯域内に発生するため、例えばループフィルタを用いたとしても抑圧することができず、その結果、無線通信装置の性能に大きく影響を及ぼすおそれがある。
【００１９】
このため、従来は、デルタシグマ変調器のビット数を大きくし、問題となる分数部データＦの代わりとして、その一つ隣のデータ（Ｆ−１或いはＦ＋１）を使用することで、スプリアストーンの発生を回避していた。
【００２０】
しかしながら、デルタシグマ変調器のビット数を大きくすると、回路規模が増大し、また、出力周波数が希望周波数よりわずかにずれるという問題がある。
【００２１】
一方、特許第３４６１７９９号公報（特許文献１）には、比較周波数の半分の周期で、Ｆ−ｋとＦ＋ｋ（ｋは整数）の２値を交互に選択するディジタルディザ回路を設け、問題となる分数部データＦにおけるスプリアストーンを回避できるようにした技術が提案されている。
【００２２】
図８には、当該ディジタルディザ回路を備えたデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示す。なお、この図８では、前述の図６と同じ構成要素にはそれぞれ同一の指示符号を付し、それらの詳細な説明については省略する。
【００２３】
図８において、ディジタルディザ回路１１２には、レジスタ１１１から、上記分数部データＦが供給される。当該ディジタルディザ回路１１２は、上記比較周波数の半分の周期でＦ−ｋとＦ＋ｋの２値を交互に選択し、デルタシグマ変調器１１３へ出力する。
【００２４】
【特許文献１】特許第３４６１７９９号公報（第１図）
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、図８に示したようなディジタルディザ回路１１２を設けることは、回路規模の増大につながり好ましくない。また、ディジタルディザ回路１１２はＦ−ｋとＦ＋ｋの２値を交互に選択して出力するようになされており、問題となる分数部データＦの代わりとして用いられるＦ＋ｋが、例えばスプリアストーンを発生させるデータであった場合、動作に問題があると言える。
【００２６】
本発明は、このような実情に鑑みて提案されたものであり、回路規模を増大させることなく、スプリアストーンの発生を抑えることを可能とする、デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ及び無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、発振器の出力周波数を分周する分周器を変調することで分数分周を行うＰＬＬ周波数シンセサイザであって、整数部データと分数部データとからなる分周データを保持する分周データ保持手段と、入力されたデータ系列を積分して量子化するデルタシグマ変調手段と、デルタシグマ変調手段の出力データ系列と分数部データとから、平均値が分数部データの値で且つ擬似的にランダムなデータ系列を生成してデルタシグマ変調手段への入力データ系列とするデータ系列生成手段と、デルタシグマ変調手段の出力と整数部データとを加算する加算手段とを有し、加算手段の出力により分周器を変調させることにより、上述した課題を解決する。
【００２８】
また、本発明の無線通信装置は、無線信号を送受信するアンテナと、アンテナを介して送受信する信号の周波数を局部発振信号を用いて所望の周波数信号に変換する送受信手段と、本発明のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザとを有することにより、上述した課題を解決する。
【００２９】
すなわち本発明によれば、デルタシグマ変調手段の出力データ系列と分数部データとから、平均値が分数部データの値で且つ擬似的にランダムなデータ系列を生成してデルタシグマ変調手段への入力データ系列としているため、デルタシグマ変調手段の動作において、問題となる分数部データ値をとる確率が大幅に低減されることになる。また、デルタシグマ変調手段への入力データ系列の平均は、分数部データ値となるため、所望の周波数を正確に生成することができる。
【発明の効果】
【００３０】
本発明によれば、デルタシグマ変調手段の動作において問題となる分数部データ値をとる確率を大幅に低減させることができるため、スプリアストーンの発生を抑えることが可能となる。また、本発明によれば、デルタシグマ変調手段の出力データ系列から、平均値が分数部データの値で且つ擬似的にランダムなデータ系列を生成しており、これは例えば加算器や遅延・反転器等の小規模な構成により実現可能であるため、従来のディジタルディザ回路のような規模の大きな回路構成を新たに追加する必要がなく、したがって回路規模の増大を抑えることができる。
【発明を実施するための最良の形態】
【００３１】
以下、図面を参照しながら、本発明のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ及び無線通信装置の一実施形態について説明する。勿論、ここで説明する内容はあくまで一例であり、本発明はこの例に限定されないことは言うまでもない。
【００３２】
〔携帯電話端末の概略構成〕
図１には、本発明の無線通信装置の一実施形態である携帯電話端末の主要部の概略構成を示す。なお、以下の説明では、受信ブロック（ＲＸ）３の詳細な構成についてのみ説明するが、本発明は受信ブロック３だけでなく送信ブロック（ＴＸ）４にも適用可能であり、また、図示及びそれらの詳細な説明については省略しているが、本実施形態の携帯電話端末は、一般の携帯電話端末に設けられているＣＰＵやメモリ、スピーカ、マイクロホン、キー操作部、ディスプレイ、電源系等の他の構成についても備えていることは言うまでもない。
【００３３】
図１において、アンテナ１にて受信された受信信号は、デュープレクサ２を介して受信ブロック３に送られる。
【００３４】
受信ブロック３はヘテロダイン型の高周波ブロックであり、上記受信信号は高周波フィルタ１１に送られる。当該高周波フィルタ１１では所定のＲＦ帯域を通過させるフィルタリング処理が行われ、そのフィルタリング処理後の受信信号は、低雑音増幅器（ＬＮＡ）１２にて増幅される。低雑音増幅器１２にて増幅された受信信号は、イメージ除去フィルタ１３を介して第１のミキサ１４へ送られる。
【００３５】
第１のミキサ１４は、第１の局部発振信号生成部２０から供給される第１の局部発振信号を用い、上記イメージ除去フィルタ１３から送られてきたＲＦ帯域の受信信号を中間周波数（ＩＦ）に変換する。当該中間周波数に変換された受信信号は、ＩＦフィルタ１５にてフィルタリング処理を受けた後、可変利得増幅器１６にて適切な電力に増幅され、第２のミキサ１７へ送られる。
【００３６】
第２のミキサ１７は、第２の局部発振信号生成部２１から供給される第２の局部発振信号を用い、上記可変利得増幅器１６から送られてきたＩＦ帯域の信号をベースバンド周波数に変換する。当該ベースバンド周波数に変換された受信信号は、低域フィルタ１８に送られる。低域フィルタ１８では上記受信信号から希望チャネルの信号が分離され、その希望チャネルの信号は出力増幅器１９にて増幅された後、ベースバンド信号処理部５へと送られる。
【００３７】
ベースバンド信号処理部５は、受信信号の復調、逆拡散処理、デインターリーブ処理、誤り訂正処理、アナログ／ディジタル変換等を行い、得られた受信データを図示しないＣＰＵ等へ出力する。
【００３８】
一方、ベースバンド信号処理部５にて誤り訂正符号の付加、インターリーブ処理、拡散処理、変調処理等を受けて生成された送信信号は、送信ブロック４に送られる。
【００３９】
送信ブロック４は、ベースバンド周波数の送信信号を中間周波数へ変換する処理、その中間周波数の送信信号をＲＦ帯域へ変換する処理、送信信号を所定の送信電力へ増幅する処理等を行う。この送信ブロック４から出力された送信信号は、デュープレクサ２を介してアンテナ１へ送られ、当該アンテナ１から出力される。
【００４０】
〔第１の実施形態の局部発振信号生成部の概略構成〕
本実施形態の携帯電話端末が備えている上記第１，第２の局部発振信号生成部２０，２１は、それぞれ発振器２２及びＰＬＬ回路２３、発振器２４及びＰＬＬ回路２５からなり、それら発振器及びＰＬＬ回路には図２に示す第１の実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザが用いられている。
【００４１】
図２において、端子３１には、図示しない基準発振源からの基準周波数信号を分周して生成された位相比較周波数ｆcompの信号が入力され、その位相比較周波数ｆcompの信号が位相比較器３２へ入力する。位相比較器３２は、図１の発振器２２（又は２４）である電圧制御発振器（ＶＣＯ）３５の出力周波数が、分周器３７によりＮ分周された周波数信号と、上記端子３１から供給された位相比較周波数ｆcompの信号との位相差を検出し、その位相差を２値で表した位相差信号を出力する。当該位相比較器３２から出力された位相差信号は、チャージポンプ３３へ送られる。
【００４２】
チャージポンプ３３は、位相比較器３２からの上記２値の位相差信号を３値に変換し、当該３値に応じた電流を流入又は流出することにより、上記位相差に比例した電流信号を生成する。当該チャージポンプ３３の出力電流信号は、ローパスフィルタ（ＬＰＦ）３４へ送られる。
【００４３】
ローパスフィルタ３４は、チャージポンプ３３の出力電流信号を平滑化して電圧信号に変換する。このローパスフィルタ３４の出力電圧信号は、電圧制御発振器３５の制御電圧となる。
【００４４】
電圧制御発振器３５は、ローパスフィルタ３４からの出力電圧信号に応じた発振周波数ｆvcoの信号を出力する。この発振周波数ｆvcoの信号は、当該デルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの出力信号として、端子３６から図１のミキサ１４（又は１７）に送られると共に、分周器３７により上記比較周波数まで分周された後に、位相比較器３２へフィードバックされる。
【００４５】
一方、レジスタ４２は、分周データの整数部分と分数部分を表すデータを保持しており、整数部分を表す複数ビットからなる整数部データを加算器３８（以下、第３の加算器３８と表記する。）へ、分数部分を表す複数ビットからなる分数部データＦを加算器４３（本発明にかかる第２の加算器、以下、第２の加算器４３と表記する。）へ供給する。
【００４６】
第２の加算器４３は、後述する加算器（本発明にかかる第１の加算器、以下、第１の加算器４１と表記する。）の出力と上記分数部データＦとを加算し、その加算結果のデータがデルタシグマ変調器４４へ送られる。
【００４７】
デルタシグマ変調器４４は、供給されたデータを積分し、それを量子化した後、第３の加算器３８へ出力すると共に、遅延反転器４０及び第１の加算器４１へ出力する。
【００４８】
第３の加算器３８は、上記デルタシグマ変調器４４からの出力データと、上記整数部データとを加算し、その加算結果のデータを、分周器３７を変調させるための信号として出力する。
【００４９】
また、遅延反転器４０は、デルタシグマ変調器４４の出力を少なくとも１クロック分遅延させ且つ反転させた後、第１の加算器４１へ出力する。
【００５０】
第１の加算器４１は、デルタシグマ変調器４４の出力と遅延反転器４０の出力とを加算し、その加算結果のデータを第２の加算器４３へ出力する。また、本実施形態において、当該第１の加算器４１の出力ビット幅は、デルタシグマ変調器４４の出力ビット幅に１ビットを加えたビット幅となされている。すなわち、デルタシグマ変調器４４の出力ビット幅をｎビットとした場合、第１の加算器４１の出力ビット幅は（ｎ＋１）ビットとなされている。
【００５１】
ここで、デルタシグマ変調器４４の出力データ系列（以下、ビットストリームとする。）の平均値は、Ｆ／（２のＭ乗）で表される分数値に等しい値となる。すなわち、デルタシグマ変調器４４が３ビットの出力を行う構成である場合、その出力は１０進法で「−３，−２，−１，０，１，２，３，４」の値をとり、そのデータ系列は擬似的にランダム系列である。したがって、当該デルタシグマ変調器４４の出力ビットストリームを例えば遅延させたものは、元のストリームとの相関が小さいと言える。
【００５２】
また、デルタシグマ変調器４４の出力ビットストリームを遅延させ且つ反転させたものと、元の出力ビットストリームとを加算した場合、平均が「０」で且つ擬似的にランダムなビットストリームが生成されることになる。当該擬似的にランダムなビットストリームは、最大で、デルタシグマ変調器４４の出力の２倍の絶対値を取り得る。本実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいては、デルタシグマ変調器４４の出力ビットストリームを遅延反転器４０により遅延させ且つ反転させ、そのビットストリームと、デルタシグマ変調器４４の出力ビットストリームとを第１の加算器４１にて加算することにより、上記平均が「０」で且つ擬似的にランダムなビットストリームを生成している。
【００５３】
さらに、上記平均が「０」で且つ擬似的にランダムなビットストリームと、上記分数部データＦとを加算した場合、平均値が分数部データＦの値で且つ擬似的にランダムなデータ系列が得られることになる。本実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザにおいては、上記平均が「０」で且つ擬似的にランダムなビットストリームと、上記分数部データＦとを第２の加算器４３にて加算することにより、上記平均値が扮す産データＦの値で且つ擬似的にランダムなデータ系列を得ている。
【００５４】
そして、本実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザでは、上記第２の加算器４３からの上記平均値が分数部データＦの値で且つ擬似的にランダムなデータ系列を、デルタシグマ変調器４４へ入力するようになされている。
【００５５】
これにより、デルタシグマ変調器４４の動作において、問題となる分数部データＦをとる確率が大幅に低減されることになり、その結果、スプリアストーンの発生が低減されるようになる。また、本実施形態の場合、デルタシグマ変調器４４へ供給されるデータ系列の平均は、上述のように分数部データＦの値となる。このため、本実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザは、所望の周波数を正確に生成することができることになる。
【００５６】
図３には、この第１の本実施形態にかかるデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す。なお、図３は、横軸が周波数、縦軸が量子化ノイズを表している。この図３の例から、本実施形態によれば、分数部データＦの値が２のべき乗の場合であっても、スプリアストーンの発生が抑制され、本来のノイズシェーピングに近いスペクトラムが得られていることがわかる。
【００５７】
〔第２の実施形態の局部発振信号生成部の概略構成〕
図４には、図１の第１，第２の局部発振信号生成部２０，２１についての、第２の実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示す。なお、図４において、前述の図２と同じ構成要素にはそれぞれ同一の指示符号を付し、それらの詳細な説明については省略する。
【００５８】
図４に示す第２の実施形態において、第１の加算器４１の出力ビット幅は、デルタシグマ変調器４４の出力ビット幅と等しくなされている。すなわち、デルタシグマ変調器４４の出力ビット幅をｎビットとした場合、第１の加算器４１の出力ビット幅はｎビットに制限されている。
【００５９】
そして、第１の実施形態と同様に、デルタシグマ変調器４４の出力ビットストリームと、これを遅延反転器４０により遅延・反転させたビットストリームとを、第１の加算器４１にて加算することで、平均が「０」で且つ擬似的にランダムなビットストリームを生成する。ここで、第１の加算器４１の出力ビット幅は、デルタシグマ変調器４４の出力ビット幅と等しく設定されているため、第１の加算器４１の出力は、ある値でクリップされたようなデータ系列となる。なお、上記クリップされた結果、その平均値は、上記分数部データＦの値からは若干ずれることとなるが、前述した従来の技術で説明したようにＦ±１まで大きくずれるようなことはない。
【００６０】
図５には、この第２の実施形態にかかるデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す。なお、図５は、横軸が周波数、縦軸が量子化ノイズを表している。この図５の例から、本実施形態によれば、分数部データＦの値が２のべき乗の場合であっても、スプリアストーンの発生が抑制され、本来のノイズシェーピングに近いスペクトラムが得られていることがわかる。第２の実施形態の場合は、上述したように平均値が分数部データＦの値から若干ずれることになるが、そのずれは、この図５のシミュレーション結果の場合は約０．２であり、実用上許容できるものと考えられる。
【００６１】
〔まとめ〕
本発明実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザ及びその周波数シンセサイザを備えた携帯電話端末によれば、以上説明したように、デルタシグマ変調器４４のビット数を大きくすることなく、特定データ設定におけるスプリアストーンの発生を抑制することができる。また、周波数シンセサイザにより生成される周波数は、希望周波数から殆どずれることがなく、例えずれたとしても希望周波数からのずれ量は小さく抑えられている。さらに、本実施形態の周波数シンセサイザによれば、従来のディジタルディザ回路のような新規追加ブロックを設けることなく、デルタシグマ変調器４４自身の出力信号を利用する遅延反転器４０や加算器４１，４３等の小規模のハードウェアで実現できる。
【００６２】
なお、上述した実施形態の説明は、本発明の一例である。このため、本発明は上述した実施形態に限定されることなく、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることはもちろんである。
【００６３】
例えば、本発明の無線通信装置は、携帯電話端末だけでなく、通信機能を備えたものであれば如何なるものにも適用可能である。
【図面の簡単な説明】
【００６４】
【図１】本発明の無線通信装置の一実施形態である携帯電話端末の主要部の概略構成を示すブロック回路図である。
【図２】本発明の第１の実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示すブロック回路図である。
【図３】第１の本実施形態にかかるデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図４】本発明の第２の実施形態のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示すブロック回路図である。
【図５】第２の本実施形態にかかるデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図６】従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示すブロック回路図である。
【図７】図６に示したデルタシグマ変調器の量子化ノイズのシミュレーション結果を示す特性図である。
【図８】ディジタルディザ回路を備えた従来のデルタシグマ変調型分数分周ＰＬＬ周波数シンセサイザの概略構成を示すブロック回路図である。
【符号の説明】
【００６５】
１  アンテナ、２  デュープレクサ、３  受信ブロック、４  送信ブロック、５  ベースバンド信号処理部、１１  高周波フィルタ、１２  低雑音増幅器、１３  イメージ除去フィルタ、１４  第１のミキサ、１５  ＩＦフィルタ、１６  可変利得増幅器、１７  第２のミキサ、１８  低域フィルタ、１９  出力増幅器、２０  第１の局部発振信号生成部、２１  第２の局部発振信号生成部、２２，２４  電圧制御発振器、２３，２５  ＰＬＬ回路、３２  位相比較器、３３  チャージポンプ、３４  ローパスフィルタ、３５  電圧制御発振器、３７  分周器、３８  第３の加算器、４０  遅延反転器、４１  第１の加算器、４２  レジスタ、４３  第２の加算器、４４  デルタシグマ変調器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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