(57)【要約】【課題】動作速度を向上できる不揮発性半導体記憶装置を提供すること。【解決手段】フラッシュメモリ３は、フローティングゲート及び制御ゲートを備えた１つの第１ＭＯＳトランジスタＭＴと、第１、第２ゲート電極３１０、３３０が積層された積層ゲートを備え且つ前記第１ＭＯＳトランジスタＭＴのソースにドレインが接続された第２ＭＯＳトランジスタＳＴとを備えた複数のメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイ１０と、同一列の前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、同一行の前記第１ＭＯＳトランジスタＭＴの制御ゲートを共通接続するワード線と、同一行の前記第２ＭＯＳトランジスタの第１ゲート電極を電気的に共通接続し、前記第２ゲート電極と電気的に分離されたセレクトゲート線とを具備する。【選択図】      図１４
2005311207.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート及び制御ゲートを備えた１つの第１ＭＯＳトランジスタと、第１、第２ゲート電極が積層された積層ゲートを備え且つ前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えた複数のメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、
複数の前記第２ＭＯＳトランジスタのソースを共通接続するソース線と、
同一行の前記第１ＭＯＳトランジスタの制御ゲートを共通接続するワード線と、
同一行の前記第２ＭＯＳトランジスタの第１ゲート電極を電気的に共通接続し、前記第２ゲート電極と電気的に分離されたセレクトゲート線と
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、
前記第１ＭＯＳトランジスタのドレインに接続されたビット線と、
前記第２ＭＯＳトランジスタのソースに接続されたソース線と
を具備し、
前記第１ＭＯＳトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成されたフローティングゲートと、前記フローティングゲート上に第１ゲート間絶縁膜を介在して形成された制御ゲートとを含む第１積層ゲートを有し、
前記第２ＭＯＳトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート間絶縁膜を介在して形成された第２ゲート電極とを含む第２積層ゲートを有し、
前記第２ゲート電極は電気的にフローティング状態とされている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにソースが接続された第３ＭＯＳトランジスタとを備えたメモリセルと、
前記第３ＭＯＳトランジスタのドレインに接続されたビット線と、
前記第２ＭＯＳトランジスタのソースに接続されたソース線と
を具備し、
前記第１ＭＯＳトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成されたフローティングゲートと、前記フローティングゲート上に第１ゲート間絶縁膜を介在して形成された制御ゲートとを含む第１積層ゲートを有し、
前記第２ＭＯＳトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート間絶縁膜を介在して形成された第２ゲート電極とを含む第２積層ゲートを有し、
前記第３ＭＯＳトランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在して形成された第３ゲート電極と、前記第３ゲート電極上に第３ゲート間絶縁膜を介在して形成された第４ゲート電極とを含む第３積層ゲートを有し、
前記第２、第４ゲート電極は電気的にフローティング状態とされている
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、
同一行の前記第２ＭＯＳトランジスタの第２積層ゲートが共通接続されて形成されたセレクトゲート線と、
前記セレクトゲート線に対応して形成された金属配線層と
を更に具備し、前記メモリセルアレイは、前記メモリセルが形成された第１領域と、隣接する第１領域間に形成された第２領域とを含み、
前記第２領域において、前記第２ＭＯＳトランジスタの前記第２ゲート電極及び前記第２ゲート間絶縁膜の少なくとも一部が除去されて、前記第１ゲート電極の上面が露出されており、
前記金属配線層は、前記第２領域において、対応する前記セレクトゲート線の前記第１ゲート電極とコンタクトプラグによって電気的に接続されている
ことを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、
同一行の前記第２ＭＯＳトランジスタの第２積層ゲートが共通接続されて形成された第１セレクトゲート線と、
同一行の前記第３ＭＯＳトランジスタの第３積層ゲートが共通接続されて形成された第２セレクトゲート線と、
前記第１、第２セレクトゲート線にそれぞれ対応して形成された第１、第２金属配線層と
を更に具備し、前記メモリセルアレイは、前記メモリセルが形成された第１領域と、隣接する第１領域間に形成された第２領域とを含み、
前記第２領域において、前記第２、第４ゲート電極及び前記第２、第３ゲート間絶縁膜の少なくとも一部が除去されて、前記第１、第３ゲート電極の上面が露出されており、
前記第１、第２金属配線層は、前記第２領域において、それぞれ対応する前記第１、第２セレクトゲート線の前記第１、第３ゲート電極とコンタクトプラグによって電気的に接続されている
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートと制御ゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、デジタルカメラなどに用いられるデータストレージ用のメモリとして、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、データの書き込み及び消去に、ＦＮ（Fowler-Nordheim）トンネリングを用いている。
【０００３】
また、同じくＦＮトンネリングを用いてデータの書き込み及び消去を行うＮＯＲ型フラッシュメモリが知られている（例えば非特許文献１参照）。これは、ホットエレクトロンにより電子の授受を行うタイプと異なり、メモリセルが１つのメモリセルトランジスタと２つの選択トランジスタを有している。以下ではこのようなフラッシュメモリを３Ｔｒ−ＮＡＮＤ型フラッシュメモリと呼ぶ。
【０００４】
更に近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献２参照）。このフラッシュメモリは、１つのメモリセルトランジスタと１つの選択トランジスタとを含んでメモリセルが構成されている。以下ではこのようなフラッシュメモリを２Ｔｒフラッシュメモリと呼ぶ。
【０００５】
しかしながら、上記従来のフラッシュメモリでは、隣接するゲート電極間におけるカップリングによる影響によって、メモリセルのゲート電位が確定にするのに長時間を要する場合がある。そのため、フラッシュメモリの動作速度が低下するという問題があった。
【非特許文献１】Ditewig T. et al.著、”An Embedded 1.2V-Read Flash Memory Module in a 0.18μm Logic Process”、Solid-State Circuits Conference, 2001 Digest of Tchnical Papers ISSCC. 2001 IEEE International 5-7 p.34-35,425、2001年2月
【非特許文献２】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的は、動作速度を向上できる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の一態様に係る不揮発性半導体記憶装置は、フローティングゲート及び制御ゲートを備えた１つの第１ＭＯＳトランジスタと、第１、第２ゲート電極が積層された積層ゲートを備え且つ前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えた複数のメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列の前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、複数の前記第２ＭＯＳトランジスタのソースを共通接続するソース線と、同一行の前記第１ＭＯＳトランジスタの制御ゲートを共通接続するワード線と、同一行の前記第２ＭＯＳトランジスタの第１ゲート電極を電気的に共通接続し、前記第２ゲート電極と電気的に分離されたセレクトゲート線とを具備する。
【発明の効果】
【０００８】
本発明によれば、動作速度を向上できる不揮発性半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
この発明の第１の実施形態に係る不揮発性半導体記憶装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
【００１１】
図示するように、システムＬＳＩ１は、ＣＰＵ２及び２Ｔｒフラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、書き込み用デコーダ２０、セレクトゲートデコーダ３０、カラムデコーダ４０、書き込み回路５０、カラムセレクタ６０、センスアンプ７０、ソース線ドライバ８０、スイッチ群９０、アドレスバッファ１００、ライトステートマシーン１１０、及び電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（〜１．５Ｖ）が与えられており、Ｖcc１は、電圧発生回路１２０、書き込み回路５０に与えられる。
【００１２】
メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。
【００１３】
メモリセルアレイ１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、メモリセルブロックＢＬＫ毎に設けられたセレクタＳＥＬ、及びＭＯＳトランジスタ１１を有している。なお、図２では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
【００１４】
各々のメモリセルブロックは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。選択トランジスタＳＴも、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。本構成のメモリセルＭＣが、各々のメモリセルブロックに（４×２）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図２では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、２列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、２本のローカルビット線ＬＢＬ０、ＬＢＬ１にそれぞれ接続されている。ローカルビット線ＬＢＬ０、ＬＢＬ１の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ１２の電流経路を介して、書き込み用デコーダ２０に接続されている。更に、メモリセルアレイ１０内においては、同一行のメモリセルトランジスタＭＴのコントロールゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０、ＬＢＬ１は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ２０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、書き込み用デコーダ２０及びセレクトゲートデコーダ３０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ８０に接続されている。
【００１５】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬの各々は、直列接続された４つのＭＯＳトランジスタ１３〜１６を備えている。すなわち、ＭＯＳトランジスタ１３の電流経路の一端がＭＯＳトランジスタ１４の電流経路の一端に接続され、ＭＯＳトランジスタ１４の電流経路の他端がＭＯＳトランジスタ１５の電流経路の一端に接続され、ＭＯＳトランジスタ１５の電流経路の他端がＭＯＳトランジスタ１６の電流経路の一端に接続されている。ＭＯＳトランジスタ１３、１６のゲートは、書き込み用デコーダ２０に接続され、ＭＯＳトランジスタ１４、１５のゲートは、カラムデコーダ４０に接続されている。そして、ＭＯＳトランジスタ１３とＭＯＳトランジスタ１４との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ１５とＭＯＳトランジスタ１６との接続ノードに、対応するメモリセルブロックＢＬＫのローカルビット線ＬＢＬ１が接続されている。更に、セレクタＳＥＬのＭＯＳトランジスタ１３、１６の他端は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。
【００１６】
書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ１３またはＭＯＳトランジスタ１６の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）の一端は、書き込み回路５０に接続されている。書き込み回路５０は、書き込み用グローバルビット線毎に設けられたラッチ回路５１を有しており、それぞれのラッチ回路５１が、対応する書き込み用グローバルビット線に接続されている。また、ＭＯＳトランジスタ１４とＭＯＳトランジスタ１５の接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）が接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬにおけるＭＯＳトランジスタ１４とＭＯＳトランジスタ１５との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）の一端は、それぞれＭＯＳトランジスタ１１の電流経路を介してカラムセレクタ６０に接続されている。各ＭＯＳトランジスタ１１のゲートは共通接続され、読み出し用デコーダ３０に接続されている。
【００１７】
上記メモリセルアレイ１０の構成は次のようにも説明できる。メモリセルアレイ１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに接続されている。そして、同一列にあり、直列接続された４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに共通接続されている。すなわち、メモリセルアレイ１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線に接続されている。そして、同一行にあるローカルビット線の一端は、ＭＯＳトランジスタ１２を介して共通接続され、書き込み用デコーダ２０に接続されている。また、同一列にあるローカルビット線ＬＢＬ０、ＬＢＬ１の他端は、それぞれＭＯＳトランジスタ１３、１６を介して書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されており、且つそれぞれＭＯＳトランジスタ１４、１５を介して読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバ８０に接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが２列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。
【００１８】
図１に戻って、ＬＳＩ１の説明を続ける。
【００１９】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、負のチャージポンプ回路及び正のチャージポンプ回路を備えており、それぞれが、負電圧ＶＢＢ（例えば−６Ｖ）及び正電圧ＶＰＰ１（例えば１０Ｖ）、ＶＰＰ２（例えば３Ｖ）を生成する。
【００２０】
書き込み回路５０は、書き込みデータをラッチする。前述の通り書き込み回路５０は、書き込み用グローバルビット線毎に設けられたラッチ回路５１を備えている。図３は、ラッチ回路５１の一構成例を示す回路図である。図示するように、ラッチ回路５１は２つのインバータ５２、５３を備えている。インバータ５２の入力端は、インバータ５３の出力端に接続され、インバータ５２の出力端は、インバータ５３の入力端に接続されている。そして、インバータ５２の入力端とインバータ５３の出力端との接続ノードが、書き込み用グローバルビット線に接続されている。インバータ５２、５３の電源電圧は、電圧発生回路１２０が出力する負電位ＶＢＢと、ＶＰＰ２またはＧＮＤである。電源電圧の高電圧側がＶcc１であるかＧＮＤであるかは、スイッチ素子５４によって選択される。
【００２１】
書き込み用デコーダ２０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、書き込み用デコーダ２０は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）、及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。
【００２２】
セレクトゲートデコーダ３０は、読み出し時において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。
【００２３】
書き込み用デコーダ２０及びセレクトゲートデコーダ３０の構成について、図４を用いて説明する。書き込み用デコーダ２０は、書き込み時においてワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかを選択し、選択ワード線に正電位ＶＰＰ１を印加すると共に、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢを印加する。また消去時において、全ワード線に負電位ＶＢＢを印加すると共に、全セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に正電位ＶＰＰ１を印加する。セレクトゲートデコーダ３０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択し、選択セレクトゲート線に正電位ＶＰＰ２を印加する。
【００２４】
まず、セレクトゲートデコーダ３０の構成について説明する。セレクトゲートデコーダ３０は、ロウアドレスデコード回路３１、及びスイッチ素子群３２を備えている。ロウアドレスデコード回路３０は、電源電圧ＶＰＰ２（３Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路３１は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられたＮＡＮＤ回路３３及びインバータ３４を有している。ＮＡＮＤ回路３３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ３４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２５】
スイッチ素子群３２は、ｎチャネルＭＯＳトランジスタ３５を有している。ｎチャネルＭＯＳトランジスタ３５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。そして、インバータ３４の出力が、ｎチャネルＭＯＳトランジスタ３５の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に与えられる。なお、ｎチャネルＭＯＳトランジスタ３５のゲートには、制御信号ＺＩＳＯＧが入力される。そして、制御信号ＺＩＳＯＧによって、書き込み動作時には、ＭＯＳトランジスタ３５はオフ状態とされ、読み出し動作時にはオン状態とされる。
【００２６】
次に、書き込み用デコーダ２０の構成について説明する。書き込み用デコーダ２０は、ロウアドレスデコード回路２１及びスイッチ素子群２２を備えている。ロウアドレスデコード回路２１は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）に与えられる。ロウアドレスデコード回路２１は、ワード線ＷＬ０〜ＷＬ（４ｍ−１）毎に設けられたＮＡＮＤ回路２３及びインバータ２４を有している。ＮＡＮＤ回路２３及びインバータ２４は、正電圧ＶＰＰ１、負電圧ＶＢＢ、または０Ｖを電源電圧として動作する。ＮＡＮＤ回路２３は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ２４がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
【００２７】
スイッチ素子群２２は、ｎチャネルＭＯＳトランジスタ２５を有している。ＭＯＳトランジスタ２５は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）毎に設けられている。ＭＯＳトランジスタ２５の電流経路の一端はセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に接続され、他端には、負電位ＶＢＢ１または正電位ＶＰＰ１が印加され、ゲートには、制御信号ＷＳＧが入力される。そして、制御信号ＷＳＧによって、ＭＯＳトランジスタ２５は、書き込み時及び消去時にオン状態とされる。
【００２８】
更に書き込み用デコーダ２０は、メモリセルアレイ１０が形成されている半導体基板（ウェル領域）に対しても電圧ＶＰＷを印加する。また、セレクタＳＥＬ内のＭＯＳトランジスタ１３、１６のゲートに電圧を供給する。更に、ＭＯＳトランジスタ１２のゲート、及びローカルビット線の共通接続ノードに電圧を供給する。
【００２９】
カラムデコーダ４０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。更に、読み出し時において、セレクタＳＥＬ内のＭＯＳトランジスタ１４、１５のいずれかを選択し、選択したＭＯＳトランジスタのゲートに電圧を供給する。また、ＭＯＳトランジスタ１１のゲートに電圧を供給する。
【００３０】
カラムセレクタ６０は、読み出し時において、カラムアドレスデコード信号に基づいて、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかを選択する。
【００３１】
センスアンプ７０は、セレクトゲートデコーダ３０及びカラムデコーダ４０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００３２】
ソース線ドライバ８０は、ソース線ＳＬに電圧を供給する。
【００３３】
スイッチ群９０は、ＣＰＵ２から与えられる書き込みデータを、書き込み回路５０に転送する。
【００３４】
アドレスバッファ１００は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ３０に供給し、ロウアドレス信号ＲＡを書き込み用デコーダ２０、セレクトゲートデコーダ３０及び書き込み回路５０に供給する。
【００３５】
ライトステートマシーン１１０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００３６】
次に、２Ｔｒフラッシュメモリ３の備えるメモリセルアレイ１０の平面構造について、図５乃至図９を用いて説明する。図５はメモリセルアレイ１０の一部領域の平面図である。また図６乃至図９は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第４層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図５に対応している。
【００３７】
図５乃至図９に示すように、半導体基板（ｐ型ウェル領域）２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）が形成されている。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）と素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬ（４ｍ−１）と素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。
【００３８】
なお、前述の通り、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧまたはワード線ＷＬ同士が隣り合っている。なお、４列の素子領域ＡＡ群を、第１素子領域群ＡＡＧ１と呼ぶことにする。そして、隣接する第１素子領域群ＡＡＧ１間において、１列の素子領域ＡＡが形成されている領域をソースコンタクト領域ＳＣＡと呼ぶことにする。第１素子領域群ＡＡＧ１内に形成されるメモリセルＭＣは、データの記憶用として用いられる。しかし、ソースコンタクト領域ＳＣＡ内のメモリセルＭＣは、ダミーのメモリセルであって、データの記憶用としては用いられない。また、２列の第１素子領域群ＡＡＧ１毎に、スティッチ領域ＳＡ１が形成されている。本実施例ではスティッチ領域ＳＡ１内には素子領域ＡＡは形成されない。またスティッチ領域ＳＡ１の幅は、１本の素子領域ＡＡと、各素子領域ＡＡ間に形成された素子分離領域ＳＴＩとを加えた幅に等しい。なおスティッチ領域ＳＡ１上にも、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は形成されている。しかし、スティッチ領域ＳＡ１内に存在するワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、実質的にメモリセルを構成するものではない。また、スティッチ領域ＳＡ１において、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）は、その一部が幅広に形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。この領域を、以後シャント領域ＳＡ２と呼ぶことにする。シャント領域ＳＡ２は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に対して交互に設けられている。すなわち、あるスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧ０、ＳＧ２、ＳＧ４…についてシャント領域ＳＡ２が形成され、当該スティッチ領域に隣接する別のスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧ１、ＳＧ３、ＳＧ５、…についてシャント領域ＳＡ２が形成されている。そして、シャント領域ＳＡ２が形成されないセレクトゲート線は、当該スティッチ領域ＳＡ１において、その一部が除去されている。なお、以下では第１素子領域群ＡＡＧ１とソースコンタクト領域ＳＣＡとを合わせた領域を第２素子領域群ＡＡＧ２と呼ぶことにする。
【００３９】
次に、図５及び図６を用いて、ワード線ＷＬ０〜ＷＬ（４ｍ−１）及びセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）の上に存在する１層目の金属配線層のパターンについて説明する。なお図６においては斜線を付した領域が、１層目の金属配線層である。
【００４０】
図示するように、隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬの一部となるものである。金属配線層２１０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２１０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。本実施例では、ソースコンタクト領域ＳＣＡ内ではコンタクトプラグＣＰ１は形成されておらず、金属配線層２１０とソースコンタクト領域ＳＣＡにおけるメモリセルのソース領域とは電気的に接続されない。また、第１素子領域群ＡＡＧ１内のメモリセルトランジスタＭＴのドレイン領域上には、島状のパターンの金属配線層２２０が形成されている。各金属配線層２２０は互いに分離されており、対応するメモリセルトランジスタＭＴのドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２２０群と、第２方向に沿ったストライプ形状の金属配線層２１０とが、第１方向に沿って交互に配置された格好となっている。更に、シャント領域ＳＡ２上には、島状のパターンの金属配線層２３０が形成されている。そして、対応するセレクトゲート線ＳＧのシャント領域ＳＡ２と、コンタクトプラグＣＰ３により接続されている。金属配線層２３０は、第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から対応するワード線ＷＬの上部にかけて延設されている。
【００４１】
次に、図５及び図７を用いて、１層目の金属配線層２１０〜２３０の上に存在する２層目の金属配線層のパターンについて説明する。なお図７においては斜線を付した領域が、２層目の金属配線層である。
【００４２】
図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２４０が形成されている。金属配線層２４０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層２２０と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２４０と同様のパターンの金属配線層２５０が形成されている。従って、金属配線層２５０の線幅は、金属配線層２４０と同一である。そして金属配線層２５０は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２１０と接続されている。すなわち、第１方向で分離されている複数の金属配線層２１０が、金属配線層２５０によって共通接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２６０が形成されている。金属配線層２６０は、第１層目の金属配線層２３０に対応して形成されており、その形状は、金属配線層２３０と略同一のパターンを有しており、金属配線層２３０とオーバーラップしている。また、金属配線層２６０は、コンタクトプラグＣＰ６によって、金属配線層２３０と接続されている。なお図５及び図７では、コンタクトプラグＣＰ６はワード線ＷＬの直上に位置しているが、金属配線層２３０と２６０とを接続できる位置で有れば限定されるものではない。
【００４３】
次に、図５及び図８を用いて、２層目の金属配線層２４０〜２６０の上に存在する３層目の金属配線層のパターンについて説明する。なお図８においては斜線を付した領域が３層目の金属配線層である。
【００４４】
図示するように、第２方向に沿ったストライプ形状の金属配線層２７０が形成されている。金属配線層２７０は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧ１の１組、ＷＬ１とＳＧ１の１組、…毎）に設けられている。そして、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２６０と、コンタクトプラグＣＰ７によって接続されている。すなわち、各金属配線層２６０は、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のシャント配線として機能する。また、金属配線層２６０は、ワード線ＷＬの中央部と、該ワード線ＷＬに対応するセレクトゲート線ＳＧの中央部との間の領域に形成されている。換言すれば、メモリセルＭＣの中央部を通過する。従って、複数の金属配線層２７０は、第１方向に沿った互いの間隔が、等間隔となるよう配置されている。そして、金属配線層２７０は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。
【００４５】
次に、図５及び図９を用いて、３層目の金属配線層２７０の上に存在する４層目の金属配線層のパターンについて説明する。なお図９においては斜線を付した領域が４層目の金属配線層である。
【００４６】
図示するように、第１方向に沿ったストライプ形状の金属配線層２８０、２９０が形成されている。金属配線層２８０、２９０は、それぞれ書き込み用グローバルビット線ＷＧＢＬ（４ｍ−１）、読み出し用グローバルビット線ＲＧＢＬ（２ｍ−１）として機能するものである。そして、２本の金属配線層２８０と１本の金属配線層２９０で一組を為している。金属配線層２８０は、個々のローカルビット線ＬＢＬ０、ＬＢＬ１に対応して設けられ、金属配線層２９０は、隣接する２本の金属配線層２８０の間に設けられている。そして、金属配線層２８０、２９０は、図示せぬセレクタＳＥＬにおいて、対応するローカルビット線ＬＢＬ０、ＬＢＬ１と接続される。
【００４７】
次に、上記構成のフラッシュメモリの断面構造について説明する。まず、第２素子領域群ＡＡＧ２の断面構造について、図１０乃至図１６を用いて説明する。図１０乃至図１４はそれぞれ、図５におけるＸ１−Ｘ１’線方向、Ｘ２−Ｘ２’線方向、Ｘ３−Ｘ３’線方向、Ｘ４−Ｘ４’線方向、Ｘ５−Ｘ５’線方向に沿った断面図であり、図１５、図１６はそれぞれ、図５におけるＹ１−Ｙ１’線、Ｙ２−Ｙ２’線に沿った断面図である。
【００４８】
図示するように、半導体基板（ｐ型ウェル領域）２００中には、素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩによって周囲を取り囲まれた領域が、素子領域ＡＡとなっている。半導体基板１００の素子領域ＡＡ上には、ゲート絶縁膜３００が形成され、ゲート絶縁膜３００上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜３００上に形成された多結晶シリコン層３１０、多結晶シリコン層３１０上に形成されたゲート間絶縁膜３２０、及びゲート間絶縁膜３２０上に形成された多結晶シリコン層３３０を有している。ゲート間絶縁膜３２０は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。
【００４９】
メモリセルトランジスタＭＴにおいては、図１０、図１３に示すように、多結晶シリコン層３１０は、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層３３０はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。
【００５０】
選択トランジスタＳＴにおいては、図１１、図１２に示すように、多結晶シリコン膜３１０、３２０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層３１０、３３０が、セレクトゲート線ＳＧとして機能する。但し、実質的にセレクトゲート線として機能するのは、多結晶シリコン層３１０のみである（詳細は後述する）。
【００５１】
そして隣接するゲート電極間に位置するウェル領域２００表面内には、不純物拡散層３４０が形成されている。不純物拡散層３４０は、隣接するトランジスタ同士で共用されている。
【００５２】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４０を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層３４０を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層３４０を中心にして、対称に配置されている。
【００５３】
そして、ウェル領域２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３５０が形成されている。層間絶縁膜３５０中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）３４０に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５０中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）３４０に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。
【００５４】
層間絶縁膜３５０上には、金属配線層２１０、２２０を被覆するようにして、層間絶縁膜３６０が形成されている。そして、層間絶縁膜３６０中には、金属配線層２２０に達するコンタクトプラグＣＰ４が形成されている（図１５参照）。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２４０が形成されている（図１５参照）。金属配線層２４０は、ローカルビット線ＬＢＬ０、ＬＢＬ１として機能する。また層間絶縁膜３６０内には金属配線層２１０に達するコンタクトプラグＣＰ５が形成されている（図１６参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ５をビット線方向で共通接続する金属配線層２５０が形成されている（図１６参照、ソースコンタクト領域ＳＣＡ）。金属配線層２５０は、ソース線ＳＬの一部として機能する。
【００５５】
層間絶縁膜３６０上には、金属配線層２４０、２５０を被覆するようにして、層間絶縁膜３７０が形成されている。そして、層間絶縁膜３７０上には金属配線層２７０が形成されている。金属配線層２７０は、セレクトゲート線のシャント配線として機能するものであり、配線間は等間隔とされている。そして、層間絶縁膜３７０上には、金属配線層２７０を被覆するようにして、層間絶縁膜３８０が形成されている。
【００５６】
層間絶縁膜３８０上には、書き込み用グローバルビット線及び読み出し用グローバルビット線として機能する金属配線層２８０、２９０が形成され、更に層間絶縁膜３９０が形成されている。
【００５７】
次に、スティッチ領域ＳＡ１の断面構造について、図１１、図１４及び図１７を用いて説明する。図１７は図５におけるＹ３−Ｙ３’線に沿った断面図である。
【００５８】
図示するように、ｐ型ウェル領域２００中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート３１０及びコントロールゲート３３０が形成されている。また、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ２を有しないセレクトゲート線は、多結晶シリコン層３１０、３３０が除去されている（図１１参照）。すなわち、スティッチ領域ＳＡ１を挟んで、セレクトゲート線が分割されている。シャント領域ＳＡ２を有するセレクトゲート線は、当該スティッチ領域内においても、多結晶シリコン層３１０、３３０を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている（図１７参照）。更に、図１４及び図１７に示すように、シャント領域ＳＡ２内においては、多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されて、多結晶シリコン層３１０が露出されている。そして、当該領域における多結晶シリコン層３１０上に接するようにして、コンタクトプラグＣＰ３が形成されている。コンタクトプラグＣＰ３と多結晶シリコン層３３０との間は、絶縁膜３３１によって電気的に分離されている（図１４、図１７参照）。コンタクトプラグＣＰ３は、層間絶縁膜３５０表面から、多結晶シリコン層３１０に達するようにして形成される。
【００５９】
層間絶縁膜３５０上には、金属配線層２３０が形成されている。金属配線層２３０は、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図１７参照）。そして、対応する選択トランジスタＳＴに接続されたコンタクトプラグＣＰ３に接続されている。層間絶縁膜３５０上には、金属配線層２３０を被覆するようにして層間絶縁膜３６０が形成されている。層間絶縁膜３６０中には、金属配線層２３０に達するコンタクトプラグＣＰ６が形成され、層間絶縁膜３６０上にはコンタクトプラグＣＰ６と接続される金属配線層２６０が形成されている。金属配線層２６０も金属配線層２３０と同様に、対応する選択トランジスタＳＴのゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている（図１７参照）。層間絶縁膜３６０上には層間絶縁膜３７０が形成され、層間絶縁膜３７０中には金属配線層２６０に達するコンタクトプラグＣＰ７が形成されている。図１７に示すように、コンタクトプラグＣＰ７は、メモリセルの中央部に位置している。換言すれば、メモリセルトランジスタＭＴの積層ゲートの中央部と、選択トランジスタＳＴのゲート電極の中央部との間の領域上に形成されている。層間絶縁膜３７０上には、コンタクトプラグＣＰ７と接続された金属配線層２７０が形成されている。図１７に示されるように、複数の金属配線層２７０は、層間絶縁膜３７０上に等間隔に配置されている。そして、層間絶縁膜３７０上に、金属配線層２７０を被覆するようにして層間絶縁膜３８０、３９０が形成されている。
【００６０】
図１８は、シャント領域ＳＡ２の斜視図である。図示するように、セレクトゲート線を形成する積層ゲート構造が、一部幅広に形成されている。そして、幅広に形成された領域の一部における多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されて、多結晶シリコン層３１０が露出されている。この露出された多結晶シリコン層３１０に接触するようにして、コンタクトプラグＣＰ３が形成されている。更に、コンタクトプラグＣＰ３は、多結晶シリコン層３３０と電気的に分離されている。すなわち、多結晶シリコン層３３０は、シャント配線２７０とは電気的に分離されている。
【００６１】
次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。  
＜書き込み動作＞
データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。すなわち、ページ一括書き込みである。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。
【００６２】
まず、図１において、ＣＰＵ２から書き込みデータ（“１”、“０”）が入力され、該書き込みデータがスイッチ群９０を介して、書き込み回路５０内のラッチ回路５１のそれぞれに入力される。ラッチ回路５１に“１”データが格納されると、ラッチ回路５１の出力は高電圧側、すなわち０Ｖとなる。逆に“０”データが格納されると、ラッチ回路５１の出力は低電圧側、すなわちＶＢＢ（−６Ｖ）となる。これらの電圧が、対応する書き込み用グローバルビット線ＷＧＢＬに与えられる。
【００６３】
そして、書き込み用デコーダ２０が、ワード線ＷＬ０〜ＷＬ（４ｍ−１）のいいずれかを選択すると共に、ＭＯＳトランジスタ１２をオフ状態にする。選択ワード線には、ＶＰＰ１（１０Ｖ）が与えられる。また、書き込み用デコーダ２０は、全てのセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）に負電位ＶＢＢを印加する。従って、全ての選択トランジスタＳＴはオフ状態となる。
【００６４】
また、書き込み用デコーダ２０は、選択ワード線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１３、１６をオン状態にする。その結果、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとが電気的に接続される。但し、選択ワード線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１３、１６はオフ状態とされる。他方、カラムデコーダ４０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ１４、１５をオフ状態にする。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に書き込み用デコーダ２０は、メモリセルが形成されているｐ型ウェル領域の電位ＶＰＷをＶＢＢとする。
【００６５】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ１３、１６を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬに、“１”データまたは“０”データに対応する電位が与えられる。この電位は、コンタクトプラグＣＰ２を介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶＰＰ１が印加され、“１”データを書き込むべきメモリセルＭＣのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルＭＣのドレイン領域にはＶＢＢが印加される。従って、“１”データを書き込むべきメモリセルＭＣではゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルＭＣは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルＭＣでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルの閾値は正に変化する。
【００６６】
以上により、メモリセルへの書き込み動作が行われる。図１９は、一例として、ワード線ＷＬ０に接続されたメモリセルＭＣにデータを書き込む際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって８個存在し、ワード線ＷＬ０を含む８個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ７と呼ぶことにする。また、ワード線ＷＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ１５と呼ぶことにする。
【００６７】
図示するように、ラッチ回路５１の各々には、対応するメモリセルＭＣ０〜ＭＣ１５に書き込むべきデータが格納される。そして、セレクタＳＥＬにおけるＭＯＳトランジスタ１３、１６がオン状態とされることで、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５のそれぞれが、ローカルビット線ＬＢＬ０、ＬＢＬ１に接続される。その結果、書き込みデータに対応した電位（０ＶまたはＶＢＢ）が、メモリセルＭＣ０〜ＭＣ１５のドレイン領域に印加される。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ７以外のメモリセルブロックは書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５から電気的に分離されているため、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ１５からは見えない。
【００６８】
そして、ワード線ＷＬ０にＶＰＰ１が印加され、その他のワード線ＷＬ１〜ＷＬ３はＧＮＤとされる。その結果、ワード線ＷＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ１５に、ラッチ回路５１に保持されているデータが一括して書き込まれる。
【００６９】
＜読み出し動作＞
データの読み出しにおいては、いずれかのワード線に接続された複数のメモリセルから一括して読み出されることが可能である。そして、データは各ブロック当たり１つのメモリセルＭＣから読み出される。
【００７０】
まず図１において、セレクトゲートデコーダ３０が、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかを選択する。セレクトゲートデコーダ３０は、選択セレクトゲート線にＶＰＰ２（３Ｖ）を印加する。非選択セレクトゲート線は全て０Ｖとされる。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。また書き込み用デコーダ２０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）に０Ｖを与えると共に、ＭＯＳトランジスタ１２をオフ状態とする。また、ソース線ドライバ８０は、ソース線の電位を０Ｖとする。更に、ｐ型ウェル領域２０２の電位も０Ｖとされる。
【００７１】
また、カラムデコーダ４０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１４、１５のいずれかをオン状態にする。その結果、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）と、ローカルビット線ＬＢＬ０またはＬＢＬ１とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応するセレクタＳＥＬ内のＭＯＳトランジスタ１４、１５はオフ状態とする。他方、書き込み用デコーダ２０は、全てのセレクタＳＥＬ内のＭＯＳトランジスタ１３、１６をオフ状態にする。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬとは、電気的に分離されている。更に、カラムデコーダ４０は、ＭＯＳトランジスタ１１をオン状態とする。
【００７２】
上記の結果、セレクタＳＥＬ内のＭＯＳトランジスタ１４またはＭＯＳトランジスタ１５、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）、及びカラムセレクタ６０を介して、ローカルビット線ＬＢＬ０またはＬＢＬ１が、センスアンプ７０に電気的に接続される。
【００７３】
そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に、例えば１Ｖ程度が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、読み出し用グローバルビット線ＲＧＢＬから、ローカルビット線ＬＢＬ、メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、読み出し用グローバルビット線ＲＧＢＬには電流は流れない。
【００７４】
以上のようにして、読み出し用グローバルビット線ＲＧＢＬの電位が変化し、その変化量をセンスアンプ７０が増幅することによって読み出し動作が行われる。図２０は、一例として、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣからデータを読み出す際の様子を示す回路図である。なお、メモリセルブロックＢＬＫは、ワード線方向にそって８個存在し、ワード線ＷＬ０を含む８個のメモリセルブロックＢＬＫを、ＢＬＫ０〜ＢＬＫ７と呼ぶことにする。また、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されたメモリセルＭＣを、順にＭＣ０〜ＭＣ７と呼ぶことにする。
【００７５】
図示するように、セレクタＳＥＬにおけるＭＯＳトランジスタ１４がオン状態とされることで、読み出し用グローバルビット線ＲＧＢＬ０〜ＷＧＢＬ７のそれぞれが、ローカルビット線ＬＢＬ０に接続される。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７に１Ｖ程度の電位が与えられる。なお、メモリセルブロックＢＬＫ０〜ＢＬＫ７以外のメモリセルブロックは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７から電気的に分離されているため、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７からは見えない。更に、メモリセルブロックＢＬＫ０〜ＢＬＫ７においても、ローカルビット線ＬＢＬ１は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７から電気的に分離されているため、ローカルビット線ＬＢＬ１に接続されているメモリセルＭＣは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ７からは見えない。
【００７６】
そして、セレクトゲート線ＳＧ０にＶＰＰ２が与えられ、その他のセレクトゲート線ＳＧ１〜ＳＧ３には０Ｖが与えられる。メモリセルＭＣ０〜ＭＣ７のうちで、“１”データが書き込まれているものに接続されている読み出し用グローバルビット線ＲＧＢＬには電流が流れて電位が低下する。他方、“０”データが書き込まれているメモリセルに接続されている読み出し用グローバルビット線ＲＧＢＬには電流が流れず、電位は不変である。その結果、ワード線ＷＬ０及びローカルビット線ＬＢＬ０に接続されている全てのメモリセルＭＣ０〜ＭＣ７から、データが読み出される。
【００７７】
上記の例では、ローカルビット線ＬＢＬ０に接続されているメモリセルからデータを読み出す場合について説明したが、ローカルビット線ＬＢＬ１に接続されているメモリセルからデータを読み出す場合には、セレクタＳＥＬ内のＭＯＳトランジスタ１５をオン状態とし、ＭＯＳトランジスタ１４をオフ状態とすれば良い。
【００７８】
＜消去動作＞
データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。従って、図１の例であると、メモリセルアレイ１０に含まれる全てのメモリセルが同時に消去される。
【００７９】
図１において、書き込み用デコーダ２０は、全てのワード線ＷＬ０〜ＷＬ（４ｍ−１）の電位をＶＢＢとする。また、ｐ型ウェル領域２０２の電位はＶＰＰ１とされる。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。この際、全てのセレクトゲート線には、書き込み用デコーダ２０によって、ＶＢＢが印加される。
【００８０】
上記のように、この発明の第１の実施形態に係るフラッシュメモリによれば、下記の効果を得ることが出来る。
【００８１】
（１）フラッシュメモリの動作速度を向上できる（その１）。  
この点について、図２１、図２２を用いて説明する。図２１、図２２は、メモリセルの断面図を模式的に示したものであり、図２１は従来例、図２２は本実施形態に係る構造である。
【００８２】
図２１に示すように、従来構造であると、選択トランジスタＳＴは多結晶シリコン層３１０、３３０の多層ゲート構造を有しており、多結晶シリコン層３１０、３３０は電気的に接続されている。そして、選択トランジスタＳＴに隣接するメモリセルトランジスタＭＴの制御ゲートＣＧは、選択トランジスタＳＴの多結晶シリコン層３１０、３３０、及びフローティングゲートＦＧとの間にそれぞれ寄生容量Ｃｃｓ、Ｃｓｃ、Ｃｃｆを有する。
【００８３】
これに対して本実施形態に係る構成であると、図２２に示すように、選択トランジスタＳＴは、従来と同様に多層ゲート構造を有しているが、多結晶シリコン層３１０、３３０は分離されており、多結晶シリコン層３３０は電気的にフローティングの状態とされている。そして、選択トランジスタＳＴに隣接するメモリセルトランジスタＭＴの制御ゲートＣＧは、選択トランジスタＳＴの多結晶シリコン層３１０、３３０、及びフローティングゲートＦＧとの間にそれぞれ寄生容量Ｃｃｓ、Ｃｆｃ、Ｃｃｆを有する。また、選択トランジスタＳＴの多結晶シリコン層３１０、３３０間にも寄生容量Ｃｆｓが存在する。
【００８４】
すると、読み出し時等においてセレクトゲート線に電圧が与えられた場合、従来構造では、選択トランジスタＳＴの多結晶シリコン層３３０、３１０の両方に電圧が与えられる。従って、メモリセルトランジスタＭＴの制御ゲート３３０は、選択トランジスタＳＴの多結晶シリコン層３３０、３１０との間で、直接カップリングの影響を受ける。
【００８５】
しかし本実施形態では、選択トランジスタＳＴの多結晶シリコン層３３０はフローティングの状態である。従って、メモリセルトランジスタＭＴの制御ゲート３３０が直接受けるカップリングの影響は、選択トランジスタＳＴの多結晶シリコン層３１０のみからだけである。勿論、選択トランジスタＳＴの多結晶シリコン層３３０からも影響は受けるが、その度合いは小さい。なぜなら、選択トランジスタＳＴの多結晶シリコン層３１０とのカップリングによって選択トランジスタＳＴの多結晶シリコン層３３０の電位が変動し、その変動によるカップリングを受けるだけだからである。すなわち、選択トランジスタＳＴの多結晶シリコン層３３０からのカップリングとは、選択トランジスタＳＴの多結晶シリコン層３１０からのカップリングの影響を間接的に受けるものであると言うことが出来る。従って、従来のように、電位が変動する多結晶シリコン層３３０によるカップリングの場合と比べて、制御ゲートＣＧの電位変動は小さくなる。
【００８６】
そして、フローティングゲートＦＧの電位は、制御ゲートＣＧとのカップリングによって変動する。上記の通り、本実施形態では従来に比べて、セレクトゲートとのカップリングによる制御ゲートＣＧの電位変動が小さいため、制御ゲートとのカップリングによるフローティングゲートの電位変動も小さくできる。
【００８７】
図２３は、セレクトゲート線、制御ゲート、及びフローティングゲートの電位変動を示すタイミングチャートである。制御ゲートの電位は、セレクトゲート線の電位が変動すれば、そのカップリングによって変動する。しかし、本実施形態に係る構成であると、カップリングの影響を従来よりも小さくできるため、従来よりも短時間で制御ゲートの電位が確定する。図２３に示すように、従来構造ではカップリングの影響が大きいため、時刻ｔ１でセレクトゲートの電位が変動したとすると、時刻ｔ３で制御ゲートの電位が確定する。しかし本実施形態に係る構成であると、カップリングの影響が従来よりも小さいため、制御ゲートの電位は時刻ｔ３より早い時刻ｔ２で確定する。フローティングゲートの電位も同様であり、本実施形態では時刻ｔ２で確定する。
【００８８】
実際に書き込みまたは読み出し動作を開始するには、上記カップリングの影響が収まって電位が確定させる必要がある。この点、本実施形態に係る構成であれば、制御ゲート及びフローティングゲートの電位を従来よりも早く確定させることが出来、書き込みまたは読み出し動作を従来よりも速やかに開始することが出来る。従って、フラッシュメモリの動作速度を向上させることが出来る。
【００８９】
なお、図２２では図示していないが、選択トランジスタＳＴの多結晶シリコン層３１０、３３０と、フローティングゲートとの間にも寄生容量Ｃ（FG-SG）が存在する。そしてフローティングゲートは、これらの寄生容量Ｃ（FG-SG）によるカップリングによっても影響を受ける。従って、読み出し時においては、図２３に示すように、フローティングゲートの電位は、ＳＧ＝０Ｖの時点における電位には戻らない。しかし、この現象は、“０”データを保持するメモリセルに対しても、“１”データを保持するメモリセルに対しても同様に生じるため、実動作上、問題になることはない。但し、本実施形態であると、制御ゲートＣＧの電位が確定した後は、フローティングゲートＦＧは選択トランジスタＳＴの多結晶シリコン層３１０とのみカップリングの影響を受ける（図２１の場合には、多結晶シリコン層３３０とのカップリングの影響も併せて受ける）。すなわち、本実施形態に係る構成によれば、Ｃ(FG-SG)を従来よりも小さくすることが出来る、従って、ＳＧ＝０Ｖの際のフローティングゲートＦＧの電位と、ＳＧが選択されてフローティングゲートＦＧの電位が確定した時の電位との電位差は、従来よりも小さくなる。
【００９０】
更に上記の通り、セレクトゲート線の電位変動のフローティングゲートＦＧに対する影響が小さいので、電圧ウィンドウ幅を小さくできる。この点について図２４を用いて説明する。図２４は、“０”データ及び“１”データを保持するメモリセルのフローティングゲートの電位関係を、従来例及び本実施形態について示したものである。なお、図中のＳＡ判定閾値とは、センスアンプにおいて、“０”データか“１”データかを判定するための閾値電圧のことである。
【００９１】
セレクトゲート線ＳＧに与えられる電位は通常３Ｖ程度であるが、この電位は必ずしも一定でなく、様々な要因によって変動する場合がある。以下ではセレクトゲート線ＳＧに与えられる電位が２〜３Ｖで変動する場合について説明する。当然ながら、ＳＧ＝３Ｖの場合の方が、ＳＧ＝２Ｖの場合に比べて、フローティングゲートが受けるカップリングの影響による度合いは大きい。すなわち、図２４に示すように、フローティングゲートＦＧの電位は、ＳＧ＝０Ｖの場合に比べて、ＳＧ＝２Ｖ、３Ｖの順に大きく変動する。しかし、本実施形態に係る構造であれば、その変動幅は従来例よりも小さい。このことは上述の通りである。
【００９２】
ところで、データの書き込み及び消去に際しては、誤書き込み及び誤読み出しを防止するためにセレクトゲート線の電位変動を考慮したマージンを確保しつつ、電子の注入／放出を行わなければならない。例えば、“１”データを保持しているメモリセルは、ＳＧ＝２Ｖでオン状態にならなければならず、“０”データを保持しているメモリセルはＳＧ＝３Ｖでもオフ状態でなければならない。この電圧範囲を「読み出し時の電圧ウィンドウ」と呼ぶ。以上の読み出し時の電圧ウィンドウを実現しようとした際の、ＳＧ＝０Ｖにおける“０”書き込みされたメモリセルのフローティングゲートＦＧの電位と、“１”書き込みされたメモリセルのフローティングゲートＦＧの電位との電位差を。「実際の電圧ウィンドウ」と呼ぶ。
【００９３】
すると、読み出し時の電圧ウィンドウは、例えばフラッシュメモリの仕様等によって決定されるから、従来構成の読み出し時の電圧ウィンドウ（ΔＶread１）と、本実施形態に係る読み出し時の電圧ウィンドウ幅（ΔＶread２）とは、仕様が同じであれば同じ電位差となる。しかし、同じ読み出し時の電圧ウィンドウを実現しようとすると、従来例であると、セレクトゲート線の電位変動に伴うフローティングゲートの電位変動が大きいため、実際の電圧ウィンドウ（ΔＶwin２）が大きくなる。しかし本実施形態では、フローティングゲートの電位は、セレクトゲートの電位変動の影響を受け難い。従って、実際の電圧ウィンドウ（ΔＶwin１）を従来よりも小さくすることが出来る。このことは、書き込み時間の短縮化に繋がると共に、電圧印加によって受けるメモリセルのダメージを低減出来る。
【００９４】
また、選択トランジスタＳＴの第２多結晶シリコン層３３０はセレクトゲート線としては機能せず、多結晶シリコン層３１０が実質的にセレクトゲート線として機能する。そして、デコーダ回路から与えられるロウ選択信号は、多結晶シリコン層３１０によって伝達される。
【００９５】
（２）読み出し動作信頼性を向上できる（その１）。  
本実施形態に係る構成であると、セレクトゲート線ＳＧのシャント配線として金属配線層２７０が形成されている。すなわち、金属材料を用いた、低抵抗の金属配線層２７０によってロウ選択信号を伝達する。従って、選択トランジスタの動作速度を向上出来る。
【００９６】
（３）読み出し動作信頼性を向上できる（その２）。
【００９７】
また、金属配線層２７０は、等間隔で配置されている。従って、隣接する金属配線層２７０間のカップリング容量を低減出来る。従って、選択トランジスタＳＴの動作速度を向上でき、その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【００９８】
（４）読み出し動作信頼性を向上できる（その３）。
【００９９】
更に、本実施形態に係る構成であると、図６及び図７に示すように、ビット線方向で分離された複数の金属配線層２１０（ソース線の一部）を、その上層の金属配線層２５０（ソース線の一部）によって共通接続している。従って、金属配線層２１０は、ビット線方向で全てが電気的に接続されるので、ソース線ＳＬの抵抗値を低減することが出来る。
【０１００】
読み出し時においてソース線ＳＬには０Ｖが印加される。この点、ソース線の抵抗値が高いと、ソース線の電位が上昇してしまう。その結果、メモリセルに大きな読み出し電流を流すことが困難であった。
【０１０１】
しかし本実施形態で有れば、ソース線の抵抗が低いので、ソース線の電位の上昇を抑制できる。従って、大きな読み出し電流を流すことが出来る。その結果、フラッシュメモリの読み出し動作信頼性を向上できる。
【０１０２】
（５）製造プロセスが容易となる（その１）  
本実施形態では、スティッチ領域ＳＡ１において、シャント配線２７０とセレクトゲート線ＳＧとを接続するために、金属配線層２３０、２６０を形成している。
【０１０３】
小さな面積の孤立パターンで形成された金属配線層は、配線加工を行う際等に飛んでしまったりすることが多く、プロセスの不安定を招き、歩留まり低下の原因となる。
【０１０４】
この点、本実施形態に係る構成であると、図６及び図７に示すように、金属配線層２３０、２６０は、セレクトゲート線上から、メモリセルトランジスタのコントロールゲート上にかけて延設されている。すなわち、孤立パターンとなる金属配線層２３０、２６０を、ビット線方向に延ばすことによって、その面積を増加させている。従って、加工時に金属配線層２３０、２６０が失われることを抑制でき、製造プロセス信頼性を向上できる。
【０１０５】
また本実施形態に係る構成であると、金属配線層２３０、２６０の面積を増加させるために、ワード線方向ではなくビット線方向に金属配線層２３０、２６０を延ばしている。従って、メモリセルアレイ１０の面積が増大することを防止出来る。
【０１０６】
更に、本効果は、本実施形態のように隣接するメモリセルＭＣがビット線コンタクトを共有する場合に顕著に得られる。それは、金属配線層２３０、２６０をビット線方向で且つ隣接するコントロールゲート方向に延ばしているからである。従って、隣接する金属配線層２３０同士、または金属配線層２６０同士がショートしてしまうことを抑制できる。以上の結果、製造プロセスを容易に出来る。
【０１０７】
（６）製造プロセスが容易となる（その２）  
本実施形態であると、ソースコンタクト領域ＳＣＡにもダミーのメモリセルが形成されている。このダミーのメモリセルは、第１素子領域群ＡＡ１内のメモリセルＭＣと同一のパターンを有している。すなわち、ソースコンタクト領域ＳＣＡに及び第１素子領域群ＡＡ１においては、一定の規則性が保たれている。また、スティッチ領域ＳＡ１内においても、セレクトゲート線及びワード線が形成されている。すなわち、スティッチ領域ＳＡ１においても、メモリセルＭＣと同様のパターンの多結晶シリコン膜３１０、ゲート間絶縁膜３２０、及び多結晶シリコン膜３３０が形成されている。従って、メモリセルアレイ内においては、一様な規則性が保たれている。その規則性は、ソースコンタクト領域ＳＣＡやスティッチ領域ＳＡ１で乱されることが無い。従って、メモリセルアレイ内における各層の加工を、不要な面積増加を招くことなく容易にすることが出来、製造プロセスの容易化に寄与する。
【０１０８】
（７）製造プロセスが容易となる（その３）  
本実施形態であると、複数の金属配線層１２０を接続する金属配線層２５０は、ローカルビット線２４０と同じレベルに形成され、且つローカルビット線と同一のパターンを有している（図７参照）。従って、ローカルビット線が形成されるレベルの金属配線層の規則性は、ソースコンタクト領域においても乱されることがない。そして、金属配線層２４０、２５０を同一のリソグラフィ工程でパターニングすることが出来る。従って、ソース線となる金属配線層２５０の加工を、不要な面積増加を招くことなく容易とすることが出来、且つ、容易に金属配線層２５０をビット線方向で接続出来る。
【０１０９】
（８）フラッシュメモリの動作速度を向上出来る（その２）。  
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。
【０１１０】
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続され、選択メモリセルが接続されないローカルビット線ＬＢＬは、セレクタＳＥＬによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、選択メモリセルが接続されないローカルビット線に接続されるメモリセルは、その全てが書き込み用グローバルビット線からは見えない。すなわち、選択メモリセルと同一列にあり、且つ選択メモリセルが接続されるローカルビット線とは異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。
【０１１１】
同様のことは読み出し時においても言える。従って、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
【０１１２】
（９）読み出し速度を向上できる（その１）。  
２Ｔｒフラッシュメモリにおいては、書き込み時には、“０”書き込みの際の例えば−６Ｖ等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタを使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタを使用出来る。そして、動作速度の観点からは、低耐圧のＭＯＳトランジスタを用いることが望ましい。
【０１１３】
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介してラッチ回路５１に接続され、読み出し用グローバルビット線を介してセンスアンプ７０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、書き込み時に使用する高電圧対策を考慮する必要がない。従って、読み出し時の経路には、低耐圧のＭＯＳトランジスタ（例えばＭＯＳトランジスタ１１）が使用できる。従って、読み出し動作速度を向上できる。
【０１１４】
（１０）書き込み動作の信頼性を向上できる。  
上記（８）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、ラッチ回路からの書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
【０１１５】
ので、誤書き込みが発生し難い。
【０１１６】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について図２５を用いて説明する。図２５は、本実施形態に係るシステムＬＳＩのブロック図である。本実施形態は、上記第１の実施形態を３Ｔｒ−ＮＡＮＤ型フラッシュメモリに適用したものである。以下では、上記第１の実施形態と異なる点についてのみ説明する。
【０１１７】
図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１の構成において、書き込み用デコーダ２０及びセレクトゲートデコーダ３０を廃し、ロウデコーダ１３０を設けたものである。
【０１１８】
図２６は、メモリセルアレイ１０の回路図である。図示するように、メモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。また選択トランジスタＳＴ１、ＳＴ２も、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層と、第１多結晶シリコン層上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層とを含む多層ゲート構造を有している。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【０１１９】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。ビット線ＢＬ０〜ＢＬｎは、それぞれ対応するラッチ回路５１に接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ８０に接続されている。
【０１２０】
ロウデコーダ１３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウアドレスデコード信号に基づいて、ワード線及びセレクトゲート線を選択する。
【０１２１】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。電圧発生回路は、正のチャージポンプ回路を備えており、正電圧ＶＰＰ２（例えば３Ｖ）、ＶＰＰ３（例えば１８Ｖ）、ＶＰＰ４（例えば４．５Ｖ）を生成する。
【０１２２】
書き込み回路５０は、書き込みデータをラッチする。前述の通り書き込み回路５０は、ビット線毎に設けられたラッチ回路５１を備えている。図２７は、ラッチ回路５１の一構成例を示す回路図である。図示するように、ラッチ回路５１は第１の実施形態で説明したとおりであるが、インバータ５２、５３の高電圧側の電源電圧はＶＰＰ２（３Ｖ）であり、低電圧側の電源電圧は０Ｖである。
【０１２３】
次に、上記３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構造について、図２８乃至図３１を用いて説明する。図２８はメモリセルアレイ１０の一部領域の平面図である。また図２８乃至図３１は、素子領域、ワード線、及びセレクトゲート線に加えて、それぞれ第１層目乃至第３層目の金属配線層の平面パターンを示した平面図であり、図示する領域は図２８に対応している。本実施形態に係る平面構成は、上記第１の実施形態で説明した構成において、セレクトゲート線ＳＧＤと、セレクトゲート線ＳＧＤに関するシャント領域ＳＡ３及びシャント配線２７１を設けたものである。以下では第１の実施形態と異なる点について説明する。
【０１２４】
図２８乃至図３１に示すように、ｐ型ウェル領域２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第１方向に直交する第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ１が形成され、セレクトゲート線ＳＧＳ０〜ＳＧＳｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。なお、ワード線ＷＬ０〜ＷＬｍの各々は、それぞれセレクトゲート線ＳＧＤ０〜ＳＧＤｍとセレクトゲート線ＳＧＳ０〜ＳＧＳｍとに挟まれるようにして配置されている。また、隣接するメモリセルＭＣ同士は、セレクトゲート線ＳＧＤまたはＳＧＤ同士が隣り合っている。
【０１２５】
スティッチ領域ＳＡ１において、セレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍは、その一部が幅広に形成されている。特に、隣接するセレクトゲート線側に凸となるように形成されている。セレクトゲート線ＳＧＳに関するこの領域を、以後シャント領域ＳＡ２と呼び、セレクトゲート線ＳＧＤに関するこの領域を以後シャント領域ＳＡ３と呼ぶことにする。シャント領域ＳＡ３、ＳＡ２は、セレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍに対して交互に設けられている。すなわち、あるスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ２、ＳＧＳ２、ＳＧＤ４、ＳＧＳ４…についてシャント領域ＳＡ３、ＳＡ２が形成され、当該スティッチ領域に隣接する別のスティッチ領域ＳＡ１においては、セレクトゲート線ＳＧＤ１、ＳＧＳ１、ＳＧＤ３、ＳＧＤ３、ＳＧＤ５、ＳＧＳ５…についてシャント領域ＳＡ３、ＳＡ２が形成されている。そして、シャント領域ＳＡ２、ＳＡ３が形成されないセレクトゲート線は、当該スティッチ領域ＳＡ１において、その一部が除去されている。
【０１２６】
次に、図２８及び図２９を用いて、ワード線及びセレクトゲート線の上に存在する１層目の金属配線層のパターンについて説明する。なお図２９においては斜線を付した領域が、１層目の金属配線層である。
【０１２７】
図示するように、隣接するセレクトゲート線ＳＧＳ間（ＳＧＳ０〜ＳＧＳ１間、ＳＧＳ２〜ＳＧＳ３間、…）には、それぞれ第２方向に沿ったストライプ形状の金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬの一部となるものである。金属配線層２１０の長手方向（第２方向）は、スティッチ領域ＳＡ１で分離されている。すなわち、第２素子領域群ＡＡＧ２毎に独立した形状を有している。そして金属配線層２１０は、選択トランジスタＳＴのソース領域とコンタクトプラグＣＰ１により接続されている。また、第１素子領域群ＡＡＧ１内の選択トランジスタＳＴ１のドレイン領域上には、島状のパターンの金属配線層２２０が形成されている。各金属配線層２２０は互いに分離されており、対応する選択トランジスタＳＴ１のドレイン領域とコンタクトプラグＣＰ２により接続されている。従って、第２方向に沿って並んだ複数の金属配線層２２０群と、第２方向に沿ったストライプ形状の金属配線層２１０とが、第１方向に沿って交互に配置された格好となっている。更に、シャント領域ＳＡ２上には、島状のパターンの金属配線層２３０が形成され、シャント領域ＳＡ３上には、島状のパターンの金属配線層２３１が形成されている。そして、対応するセレクトゲート線ＳＧＳのシャント領域ＳＡ２と、金属配線層２３０とが、コンタクトプラグＣＰ３により接続されている。また対応するセレクトゲートＳＧＤのシャント領域ＳＡ３と、金属配線層２３１とが、コンタクトプラグＣＰ８によって接続されている。金属配線層２３０、２３１は、第１方向に沿っては、対応するセレクトゲート線ＳＧの上部から対応するワード線ＷＬの上部にかけて延設されている。
【０１２８】
次に、図２８及び図３０を用いて、１層目の金属配線層２１０、２２０、２３０、２３１の上に存在する２層目の金属配線層のパターンについて説明する。なお図３０においては斜線を付した領域が、２層目の金属配線層である。
【０１２９】
図示するように、第１素子領域群ＡＡＧ１内においては、素子領域ＡＡ上に、第１方向に沿ったストライプ形状の金属配線層２４０が形成されている。金属配線層２４０は、ビット線ＢＬ０〜ＢＬｎとして機能するものであり、コンタクトプラグＣＰ４によって、第１層目の金属配線層２２０と接続されている。また、ソースコンタクト領域ＳＣＡにおいても、金属配線層２４０と同様のパターンの金属配線層２５０が形成されている。従って、金属配線層２５０の線幅は、金属配線層２４０と同一である。そして金属配線層２５０は、ソース線ＳＬの一部として機能するものであり、コンタクトプラグＣＰ５によって、第１層目の金属配線層２１０と接続されている。また、スティッチ領域ＳＡ１においては、島状のパターンの金属配線層２６０、２６１が形成されている。金属配線層２６０、２６１はそれぞれ、第１層目の金属配線層２３０、２３１に対応して形成されており、その形状は、金属配線層２３０、２３１と略同一のパターンを有しており、金属配線層２３０、２３１とそれぞれオーバーラップしている。また、金属配線層２６０は、コンタクトプラグＣＰ６によって金属配線層２３０と接続され、金属配線層２６１は、コンタクトプラグＣＰ９によって金属配線層２３１と接続されている。なお図２８及び図３０では、コンタクトプラグＣＰ６、ＣＰ９はワード線ＷＬの直上に位置しているが、金属配線層２３０と２６０、及び金属配線層２３１と２６１とを接続できる位置で有れば限定されるものではない。
【０１３０】
次に、図２８及び図３１を用いて、２層目の金属配線層２４０、２５０、２６０、２６１の上に存在する３層目の金属配線層のパターンについて説明する。なお図３１においては斜線を付した領域が３層目の金属配線層である。
【０１３１】
図示するように、第２方向に沿ったストライプ形状の金属配線層２７０、２７１が形成されている。金属配線層２７０、２７１は、１組のワード線及びセレクトゲート線毎（ＷＬ０とＳＧＳ０、ＳＧＤ０の１組、ＷＬ１とＳＧＳ１、ＳＧＤ１の１組、…毎）に設けられている。そして、金属配線層２７０は、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２６０と、コンタクトプラグＣＰ７によって接続されている。また金属配線層２７１は、対応するセレクトゲート線に電気的に接続されている第２層目の金属配線層２６１と、コンタクトプラグＣＰ１０によって接続されている。すなわち、各金属配線層２６０は、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのシャント配線として機能し、各金属配線層２６１は、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのシャント配線として機能する。なお、図３１では、金属配線層２７０、２７１は等間隔ではないが、寄生容量の観点からは、等間隔に配置することが望ましい。そして、金属配線層２７０、２７１は、第２方向で隣接する第２素子領域群ＡＡＧ２間で共通接続されている。
【０１３２】
次に、上記構成のフラッシュメモリの断面構造について説明する。ワード線方向に沿った断面構造は、上記第１の実施形態とほぼ同様であるので、以下ではビット線方向に沿った断面構造について、図３２乃至図３４を用いて説明する。図３２乃至図３４はそれぞれ、図２８におけるＹ４−Ｙ４’線方向、Ｙ５−Ｙ５’線方向、及びＹ６−Ｙ６’線方向に沿った断面図である。
【０１３３】
まず、図３２及び図３３を用いて第２素子領域群ＡＡＧ２の断面構造について説明する。図示するように、ｐ型ウェル領域２００の素子領域ＡＡ上に、ゲート絶縁膜３００を介在して、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、第１の実施形態と同様に、ゲート絶縁膜３００上に形成された多結晶シリコン層３１０、多結晶シリコン層３１０上に形成されたゲート間絶縁膜３２０、及びゲート間絶縁膜３２０上に形成された多結晶シリコン層３３０を有している。
【０１３４】
メモリセルトランジスタＭＴにおいては、多結晶シリコン層３１０は、隣接する素子領域ＡＡ間で互いに分離されており、メモリセルトランジスタＭＴにおいてはフローティングゲートとして機能する。また、多結晶シリコン層３３０はコントロールゲート（ワード線ＷＬ）として機能する。そして、隣接する素子領域ＡＡ間で共通接続されている。
【０１３５】
選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン膜３１０、３２０は、隣接する素子領域ＡＡ間で共通接続されている。そして、多結晶シリコン層３１０、３３０が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。但し、第１の実施形態で説明したように、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層３３０は電気的にフローティングな状態とされている。従って、実質的にセレクトゲート線ＳＧＳ、ＳＧＤとして機能するのは、多結晶シリコン層３１０のみである。
【０１３６】
そして隣接するゲート電極間に位置するウェル領域２００表面内には、不純物拡散層３４０が形成されている。不純物拡散層３４０は、隣接するトランジスタ同士で共用されている。
【０１３７】
前述の通り、メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ１同士、または選択トランジスタＳＴ２同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層３４０を共有している。
【０１３８】
そして、ウェル領域２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜３５０が形成されている。層間絶縁膜３５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ソース領域）３４０に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ１に接続される金属配線層２１０が形成されている。金属配線層２１０は、ソース線ＳＬとして機能する。また、層間絶縁膜３５０中には、２つの選択トランジスタＳＴ２、ＳＴ２が共有する不純物拡散層（ドレイン領域）３４０に達するコンタクトプラグＣＰ２が形成されている。そして層間絶縁膜３５０上には、コンタクトプラグＣＰ２に接続される金属配線層２２０が形成されている。
【０１３９】
層間絶縁膜３５０上には、金属配線層２１０、２２０を被覆するようにして、層間絶縁膜３６０が形成されている。そして、層間絶縁膜３６０中には、金属配線層２２０に達するコンタクトプラグＣＰ４が形成されている（図３２参照）。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２４０が形成されている（図３２参照）。金属配線層２４０は、ビット線ＢＬ０〜ＢＬｎとして機能する。また層間絶縁膜３６０内には金属配線層２１０に達するコンタクトプラグＣＰ５が形成されている（図３３参照、ソースコンタクト領域ＳＣＡ）。そして、層間絶縁膜３６０上には、複数のコンタクトプラグＣＰ５をビット線方向で共通接続する金属配線層２５０が形成されている（図３３参照、ソースコンタクト領域ＳＣＡ）。金属配線層２５０は、ソース線ＳＬの一部として機能する。
【０１４０】
層間絶縁膜３６０上には、金属配線層２４０、２５０を被覆するようにして、層間絶縁膜３７０が形成されている。そして、層間絶縁膜３７０上には金属配線層２７０、２７１が形成されている。金属配線層２７０はセレクトゲート線ＳＧＳのシャント配線として機能するものであり、金属配線層２７１はセレクトゲート線ＳＧＤのシャント配線として機能する。そして、金属配線層２７０、２７１は、図３２、図３３に示すように、その配線間隔が等しくなるようにされている。そして、層間絶縁膜３７０上には、金属配線層２７０、２７１を被覆するようにして、層間絶縁膜３８０が形成されている。
【０１４１】
次に、スティッチ領域ＳＡ１の断面構造について、図３４を用いて説明する。
【０１４２】
図示するように、ｐ型ウェル領域２００中には素子分離領域ＳＴＩが形成されている。そして、素子分離領域ＳＴＩ上に、メモリセルトランジスタＭＴのフローティングゲート３１０及びコントロールゲート３３０が形成されている。また、当該スティッチ領域ＳＡ１においてシャント領域ＳＡ２を有しないセレクトゲート線ＳＧＳ、ＳＧＤは、多結晶シリコン層３１０、３３０が除去されている。すなわち、スティッチ領域ＳＡ１を挟んで、セレクトゲート線が分離されている。シャント領域ＳＡ２、ＳＡ３をそれぞれ有するセレクトゲート線ＳＧＳ、ＳＧＤは、当該スティッチ領域内においても、多結晶シリコン層３１０、３３０を含む積層ゲートが形成されている。そしてその積層ゲートは、隣接するセレクトゲート線に対して凸となるように形成されている。すなわち、図３４の例であると、スティッチ領域ＳＡ１においては、セレクトゲート線ＳＧＳ０、ＳＧＤ０の多層ゲート構造が除去されて、セレクトゲート線ＳＧＳ１、ＳＧＤ１の多層ゲート構造が形成されている。
【０１４３】
更に、シャント領域ＳＡ２、ＳＡ３内においては、多結晶シリコン層３３０及びゲート間絶縁膜３２０が除去されて、多結晶シリコン層３１０が露出されている。そして、当該領域における多結晶シリコン層３１０上に接するようにして、コンタクトプラグＣＰ３、ＣＰ８が形成されている。コンタクトプラグＣＰ３、ＣＰ８と多結晶シリコン層３３０との間は、絶縁膜３３１によって電気的に分離されている。コンタクトプラグＣＰ３、ＣＰ８は、層間絶縁膜３５０表面から、多結晶シリコン層３１０に達するようにして形成される。
【０１４４】
層間絶縁膜３５０上には、金属配線層２３０、２３１が形成されている。金属配線層２３０は、対応する選択トランジスタＳＴ２のゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴ２に対応するメモリセルトランジスタＭＴの積層ゲート電極上部の一部を被覆するように延設されている。そして、対応する選択トランジスタＳＴ２に接続されたコンタクトプラグＣＰ３に接続されている。金属配線層２３１は、対応する選択トランジスタＳＴ１のゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴ１に対応するメモリセルトランジスタＭＴの積層ゲート電極上部の一部を被覆するように延設されている。そして、対応する選択トランジスタＳＴ１に接続されたコンタクトプラグＣＰ８に接続されている。
【０１４５】
層間絶縁膜３５０上には、金属配線層２３０、２３１を被覆するようにして層間絶縁膜３６０が形成されている。層間絶縁膜３６０中には、金属配線層２３０、２３１にそれぞれ達するコンタクトプラグＣＰ６、ＣＰ９が形成され、層間絶縁膜３６０上にはコンタクトプラグＣＰ６、ＣＰ９とそれぞれ接続される金属配線層２６０、２６１が形成されている。金属配線層２６０も金属配線層２３０と同様に、対応する選択トランジスタＳＴ２のゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている。また、金属配線層２６１も金属配線層２３１と同様に、対応する選択トランジスタＳＴ１のゲート電極上部を被覆し、且つ、当該選択トランジスタＳＴに対応するメモリセルトランジスタＭＴの積層ゲート電極上部を被覆するように延設されている。
【０１４６】
層間絶縁膜３６０上には層間絶縁膜３７０が形成され、層間絶縁膜３７０中には金属配線層２６０、２６１に達するコンタクトプラグＣＰ７、ＣＰ１０が形成されている。層間絶縁膜３７０上には、コンタクトプラグＣＰ７、ＣＰ１０とそれぞれ接続された金属配線層２７０、２７１が形成されている。図３４に示されるように、複数の金属配線層２７０、２７１は、層間絶縁膜３７０上に等間隔に配置されている。そして、層間絶縁膜３７０上に、金属配線層２７０、２７１を被覆するようにして層間絶縁膜３８０が形成されている。
【０１４７】
シャント領域ＳＡ２、ＳＡ３の構成は、第１の実施形態で説明した図１８と同様である。
【０１４８】
次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作について説明する。  
＜書き込み動作＞
まず書き込み動作について、図２５及び図３５を用いて説明する。図３５は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図３５において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
【０１４９】
まず、図２５において、ＣＰＵ２から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路５０内のラッチ回路５１が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、ラッチ回路５１は、ビット線にＶＰＰ２（例えば３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図３５に示されるように、ラッチ回路５１は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶＰＰ２を印加し、ビット線ＢＬ１に０Ｖを印加する。
【０１５０】
そして、ロウデコーダ１３０が、いずれかのセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶＰＰ２を印加し、非選択セレクトゲート線ＳＧＤ及び全てのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、図３５に示されるように、ロウデコーダ１３０はセレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶＰＰ２を印加する。またその他のセレクトゲート線ＳＧＳ０、ＳＧＤ１、ＳＧＳ１、ＳＧＤ２、ＳＧＳ２、ＳＧＤ３、ＳＧＳ３に０Ｖを印加する。
【０１５１】
すると、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうち、ＶＰＰ２が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。
【０１５２】
更にロウデコーダ１３０はいずれかのワード線ＷＬを選択し、選択ワード線ＷＬにＶＰＰ３（１８Ｖ）を印加する。また非選択ワード線ＷＬ１〜ＷＬ３の全てに０Ｖを印加する。なお、ここで選択されるワード線ＷＬは、選択セレクトゲート線ＳＧＤを含むメモリセルＭＣに接続されるものである。これにより、選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶＰＰ２が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、略１８Ｖまで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ２はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。
【０１５３】
すなわち、図３５に示されるように、ロウデコーダ１３０は、ワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶＰＰ３を印加すると共に、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。従って、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶＰＰ２が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０とのカップリングにより、略１８Ｖに上昇する。
【０１５４】
またロウデコーダ１３０は、メモリセルが形成されている基板（ｐ型ウェル領域２００）に０Ｖを与える。
【０１５５】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、ＶＰＰ２が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図３５の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。
【０１５６】
他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図３５の例であると、ワード線ＷＬ０にＶＰＰ３が印加される結果、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴの、ゲート・チャネル間の電位差は１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。
【０１５７】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【０１５８】
＜消去動作＞
次に、消去動作について、図２５及び図３６を用いて説明する。図３６は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図３６は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。
【０１５９】
消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダ１３０は、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダ１３０は、いずれかのワード線を選択し、選択ワード線ＷＬに０Ｖを与えると共に、非選択ワード線ＷＬをフローティングにする。更にロウデコーダ１３０は、メモリセルが形成されているｐ型ウェル領域２００にＶＰＰ３（１８Ｖ）を印加する。すなわち図３６に示すように、選択ワード線ＷＬ０には０Ｖが印加され、非選択ワード線ＷＬ１〜ＷＬ３はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ１、ＳＧＳ１はフローティングとされる。
【０１６０】
すると、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴとウェル領域２００との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによってウェル領域２００に引き抜かれる。その結果、選択ワード線に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図３６に示すように、ワード線ＷＬ０に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
【０１６１】
非選択ワード線に接続されているメモリセルトランジスタＭＴにおいては、半導体基板とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図３６に示すように、ワード線ＷＬ１〜ＷＬ３の電位はカップリングによって上昇する。その結果、ワード線ＷＬ１〜ＷＬ３に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。また、セレクトゲート線も同様に、カップリングによって１８Ｖ程度まで電位が上昇する。従って、選択トランジスタＳＴのゲート絶縁膜には電圧ストレスがかからない。
【０１６２】
以上のようにして、選択されたページから一括してデータが消去される。なお、図３６の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ１３０が複数のワード線に０Ｖを印加すれば良い。
【０１６３】
＜読み出し動作＞
次に読み出し動作について図２５及び図３７を用いて説明する。図３７は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。図３７では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
【０１６４】
まずロウデコーダ１３０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳにＶＰＰ４（例えば４．５Ｖ）を印加する。その他のセレクトゲート線ＳＧＤ、ＳＧＳが非選択とされ、非選択セレクトゲート線ＳＧＤ、ＳＧＳには０Ｖを印加される。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ１３０は、全てのワード線ＷＬに０Ｖを印加する。すなわち、図３７に示すように、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶＰＰ４が印加され、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤ３、ＳＧＳ１〜ＳＧＳ３に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また全てのワード線ＷＬ０〜ＷＬ３には０Ｖが印加される。
【０１６５】
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【０１６６】
この状態で、選択ビット線ＢＬに例えば２．０Ｖが印加される。すると、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図３７の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、ワード線ＷＬ０と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。
【０１６７】
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７００が増幅することによって、データの読み出しが行われる。なお図３７の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。
【０１６８】
上記のように、この発明の第２の実施形態に係るフラッシュメモリによれば、下記の効果を得ることが出来る。
【０１６９】
（１１）フラッシュメモリの動作速度を向上できる（その３）  
本効果は、上記第１の実施形態で説明した（１）の効果と同様であり、図３８及び図３９を用いて説明する。図３８、図３９は、メモリセルの断面図を模式的に示したものであり、図３８は従来例、図３９は本実施形態に係る構造である。
【０１７０】
図３８に示すように、従来構造であると、選択トランジスタＳＴ１、ＳＴ２は多結晶シリコン層３１０、３３０の多層ゲート構造を有しており、多結晶シリコン層３１０、３３０は電気的に接続されている。そして、選択トランジスタＳＴ１、ＳＴ２に隣接するメモリセルトランジスタＭＴの制御ゲートＣＧは、選択トランジスタＳＴ１の多結晶シリコン層３１０、３３０、及びフローティングゲートＦＧとの間にそれぞれ寄生容量Ｃｃｓ、Ｃｓｃ、Ｃｃｆを有し、更に選択トランジスタＳＴ２の多結晶シリコン層３１０、３３０との間にそれぞれ寄生容量Ｃｃｓ、Ｃｓｃを有する。
【０１７１】
これに対して本実施形態に係る構成であると、図３９に示すように、選択トランジスタＳＴ１、ＳＴ２は、従来と同様に多層ゲート構造を有しているが、多結晶シリコン層３１０、３３０は分離されており、多結晶シリコン層３３０は電気的にフローティングの状態とされている。そして、選択トランジスタＳＴ１、ＳＴ２に隣接するメモリセルトランジスタＭＴの制御ゲートＣＧは、選択トランジスタＳＴ１の多結晶シリコン層３１０、３３０、及びフローティングゲートＦＧとの間にそれぞれ寄生容量Ｃｃｓ、Ｃｆｃ、Ｃｃｆを有し、更に選択トランジスタＳＴ２の多結晶シリコン層３１０、３３０との間にそれぞれ寄生容量Ｃｃｓ、Ｃｓｃを有する。また、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層３１０、３３０間にも寄生容量Ｃｆｓが存在する。
【０１７２】
すると、読み出し時等においてセレクトゲート線に電圧が与えられた場合、従来構造では、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層３３０、３１０の両方から、カップリングの影響を受ける。
【０１７３】
しかし本実施形態では、第１の実施形態で説明したとおり、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層３３０からのカップリングとは、選択トランジスタＳＴ１、ＳＴ２の多結晶シリコン層３１０からのカップリングの影響を間接的に受けるものである。従って、従来のように、電位が変動する多結晶シリコン層３３０によるカップリングの場合と比べて、制御ゲートＣＧの電位変動は小さくなる。
【０１７４】
そのため、上記（１）で説明したとおり、制御ゲートの電位を従来よりも早く確定させることが出来、書き込みまたは読み出し動作を従来よりも速やかに開始することが出来る。従って、フラッシュメモリの動作速度を向上させることが出来る。
【０１７５】
また、選択トランジスタＳＴ１、ＳＴ２の第２多結晶シリコン層３３０はセレクトゲート線としては機能せず、多結晶シリコン層３１０が実質的にセレクトゲート線として機能する。そして、デコーダ回路から与えられるロウ選択信号は、多結晶シリコン層３１０によって伝達される。
【０１７６】
また、上記（１１）の効果に加えて、上記第１の実施形態で説明した（２）、（３）、（５）乃至（７）の効果を併せて得ることが出来る。
【０１７７】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について図４０を用いて説明する。図４０は、本実施形態に係るシステムＬＳＩのブロック図である。本実施形態は、上記第１、第２の実施形態で説明した２Ｔｒフラッシュメモリ及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリに加えて、ＮＡＮＤ型フラッシュメモリを同一のＬＳＩ上に形成したものである。
【０１７８】
図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０、２Ｔｒフラッシュメモリ４２０、ＭＣＵ４３０、及びＩ／Ｏ回路４４０を備えている。
【０１７９】
ＮＡＮＤ型フラッシュメモリ４００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
【０１８０】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。その構成は、上記第２の実施形態で説明したとおりである。
【０１８１】
２Ｔｒフラッシュメモリ４２０は、ＭＣＵ４３０が動作するためのプログラムデータを保持する。その構成は、上記第１の実施形態で説明したとおりである。
【０１８２】
ＭＣＵ４３０は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ４２０から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ４３０は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ４２０にアクセスする。ＭＣＵ４３０の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ４００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ４３０は、ＮＡＮＤ型フラッシュメモリ４００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０から所定のデータを読み出す。そしてＭＣＵ４３０は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ４００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ４００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ４００内のデータへのアクセスが行われる。すなわち、ＭＣＵ４３０は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ４００へトリガをかけ、データの読み出し（書き込み）を行う。
【０１８３】
Ｉ／Ｏ回路４４０は、ＬＳＩ１と外部との信号の授受を制御する。
【０１８４】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０及び２Ｔｒフラッシュメモリの構成は、上記第２、第１の実施形態で説明したとおりであるので、以下、ＮＡＮＤ型フラッシュメモリ４００のメモリセルアレイの構成について図４１を用いて説明する。図４１はＮＡＮＤ型フラッシュメモリ４００の備えるメモリセルアレイの回路図である。
【０１８５】
図示するように、メモリセルアレイ１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【０１８６】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【０１８７】
次に、上記構成のＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０、及び２Ｔｒフラッシュメモリ４２０のディメンジョンについて説明する。図４２はＮＡＮＤセルの平面図、図４３は３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の備えるメモリセルの平面図、図４４は２Ｔｒフラッシュメモリの備えるメモリセルの平面図である。
【０１８８】
まず図４２に示すように、ＮＡＮＤセル１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（ＮＡＮＤセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１３０ｎｍである。また、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍのゲート長は例えば２２５ｎｍ、ワード線ＷＬ０〜ＷＬｍのゲート長は１２５ｎｍ、隣接するワード線間隔も１２５ｎｍである。
【０１８９】
次に図４３に示すように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の備えるメモリセルＭＣ１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（メモリセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１３０ｎｍである。また、ワード線ＷＬ０〜ＷＬｍ、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍのゲート長は例えば２００ｎｍであり、ワード線ＷＬとセレクトゲート線ＳＧＳ、ＳＧＤとの間隔も２００ｎｍである。
【０１９０】
次に図４４に示すように、２Ｔｒフラッシュメモリ４２０の備えるメモリセルＭＣ１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（メモリセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１５０ｎｍである。また、セレクトゲート線ＳＧ０〜ＳＧｍのゲート長は例えば２００ｎｍであり、ワード線ＷＬ０〜ＷＬｍのゲート長、及びワード線ＷＬとセレクトゲート線ＳＧとの間隔は２００ｎｍである。
【０１９１】
すなわち、３つのフラッシュメモリ４００、４１０、４２０にそれぞれ含まれるセルのカラム方向の幅は同一である。しかし、２Ｔｒフラッシュメモリ４２０に含まれるメモリセルのチャネル幅は、その他のフラッシュメモリ４００、４１０に含まれるメモリセルのチャネル幅よりも大きくなるよう形成されている。
【０１９２】
図４５はＮＡＮＤセル、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の備えるメモリセル、及び２Ｔｒフラッシュメモリ４２０の備えるメモリセルの断面図である。
【０１９３】
図示するように、それぞれのフラッシュメモリ４００、４１０、４２０のゲート絶縁膜３００の膜厚ｄox１、ｄox２、ｄox３は互いに等しく、例えば８ｎｍの膜厚に形成されている。また多結晶シリコン膜３１０の膜厚ｄFG１、ｄFG２、ｄFG３の膜厚も互いに等しく、例えば６０ｎｍの膜厚に形成されている。更にゲート間絶縁膜３２０の膜厚ｄint-ox１、ｄint-ox２、ｄint-ox３の膜厚も互いに等しく、例えば１５．５ｎｍの膜厚に形成されている。更に、多結晶シリコン膜３３０の膜厚ｄCG１、ｄCG２、ｄCG３の膜厚も互いに等しく、例えば２００ｎｍの膜厚に形成されている。
【０１９４】
上記本実施形態に係るＬＳＩによれば、上記第１、第２の実施形態で説明した（１）乃至（１１）の効果に加えて、以下の効果が得られる。  
（１２）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
【０１９５】
本実施形態に係る構成及び製造方法であると、ＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０、及び２Ｔｒフラッシュメモリ４２０が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜３００、ゲート間絶縁膜３２０、メモリセルトランジスタＭＴのフローティングゲート３１０及びコントロールゲート３３０、並びに選択トランジスタのセレクトゲート３１０、３３０は、３つのフラッシュメモリ４００、４１０、４２０間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０１９６】
（１３）複数種のフラッシュメモリの加工精度を高精度に維持しつつ、システムＬＳＩのサイズを低減できる。
【０１９７】
本実施形態に係る製造方法であると、ゲート電極を形成する際のパターニング工程（フォトリソグラフィ）は、３つのフラッシュメモリ４００、４１０、４２０間で同時に行われる。この際、各フラッシュメモリ４００、４１０、４２０間で、メモリセルアレイ中のゲート電極のパターンは異なっている。より詳しくは、ＮＡＮＤセル内に複数のメモリセルトランジスタＭＴが直列接続されているＮＡＮＤ型フラッシュメモリ４００では、ゲート電極は規則的なパターンの繰り返しとなる。他方、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０及び２Ｔｒフラッシュメモリ４２０では、ＮＡＮＤ型フラッシュメモリ４００に比べて不規則にゲート電極が並んでいる。すると、最適なフォトリソグラフィ条件は、フラッシュメモリ毎に異なる。例えば、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０に関して最適な条件でフォトリソグラフィを行うと、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０以外のフラッシュメモリ４００、４２０では、最小加工寸法による加工が困難となる。
【０１９８】
そこで本実施形態では、ＮＡＮＤ型フラッシュメモリ４００に関して、最適な条件下でのフォトリソグラフィを行っている。従って、ＮＡＮＤ型フラッシュメモリ４００に関しては、例えばメモリセルトランジスタＭＴのゲート長は最小加工寸法で形成でき、微細化が可能となる。本実施形態のようにＮＡＮＤ型フラッシュメモリ４００をデータストレージ用のメモリとして使用する場合、ＬＳＩ１内においてＮＡＮＤ型フラッシュメモリ４００は大きな面積を占める。従って、ＮＡＮＤ型フラッシュメモリ４００を微細化することで、ＬＳＩ１のチップサイズを効果的に低減できる。
【０１９９】
なお、上述のようにＮＡＮＤ型フラッシュメモリ４００における微細化を優先すると、他のフラッシュメモリ４１０、４２０におけるフォトリソグラフィは必ずしも最適な条件下で行うえるものではない。従って、フラッシュメモリ４１０、４２０については十分な合わせずれを考慮した設計が必要となる。例えば、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０及び２Ｔｒフラッシュメモリ４２０のメモリセルトランジスタＭＴのゲート長は、ＮＡＮＤ型フラッシュメモリ４００のメモリセルトランジスタＭＴのゲート長の１．５倍以上程度にすることが望ましい。このような構成とすることで、ＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０、及び２Ｔｒフラッシュメモリ４２０の加工を高精度に行うことが出来る。また結果として、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０及び２Ｔｒフラッシュメモリ４２０の集積度は、ＮＡＮＤ型フラッシュメモリ４００の集積度に比べて劣るが、ＬＳＩ全体に占める面積の割合から、総合的にはＬＳＩのチップサイズの低減が図れる。
【０２００】
（１４）システムＬＳＩを高性能化出来る（その１）。
【０２０１】
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０、及び２Ｔｒフラッシュメモリ４２０を有している。
【０２０２】
２Ｔｒフラッシュメモリ４２０は、ＮＡＮＤ型フラッシュメモリ４００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０と異なり、書き込み及び消去時に正電圧（１０Ｖ）と負電圧（−６Ｖ）を用いている。そして、コントロールゲートとチャネルとの間に１６Ｖの電位差を与えている。従って、書き込み禁止電圧を１０Ｖと−６Ｖの中間付近の０Ｖに設定することが出来、ビット線から書き込み禁止電圧を印加することが容易となる。また、正電圧と負電圧とを用いることで、ロウデコーダ回路（書き込み用デコーダ２０）に用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−６Ｖである。従って、２Ｔｒフラッシュメモリ４２０が有するロウデコーダに使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ４００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０が有するロウデコーダに使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、２Ｔｒフラッシュメモリ４２０のロウデコーダを小型化出来ると共に、その動作速度を、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０のロウデコーダに比べて高速化出来る。従って、２Ｔｒフラッシュメモリの動作速度を向上出来、ランダムアクセスの高速化を図ることができる。
【０２０３】
そして本実施形態では、上記２Ｔｒフラッシュメモリ４２０に、ＭＣＵ４３０が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ４３０がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ４２０から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
【０２０４】
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０は、消去単位がＮＡＮＤ型フラッシュメモリ４００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
【０２０５】
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ４００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ４２０に保持させ、ＭＣＵ４３０によって上記制御を行わせれば良いからである。ＭＣＵ４３０は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ４００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ４３０の能力と、本来ＭＣＵ４３０が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ４００の制御を行っても良い。
【０２０６】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について、図４６及び図４７を用いて説明する。本実施形態は、上記第３の実施形態で説明したＬＳＩにおいて、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０及び２Ｔｒフラッシュメモリ４２０のディメンジョンを変更したものである。図４６は３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の備えるメモリセルの平面図、図４７は２Ｔｒフラッシュメモリの備えるメモリセルの平面図である。ＮＡＮＤ型フラッシュメモリ４００については、図４２で説明したとおりである。
【０２０７】
まず図４６に示すように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の備えるメモリセルＭＣ１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（メモリセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１３０ｎｍである。また、ワード線ＷＬ０〜ＷＬｍ、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍのゲート長は例えば２５０ｎｍであり、ワード線ＷＬとセレクトゲート線ＳＧＳ、ＳＧＤとの間隔も２５０ｎｍである。
【０２０８】
次に図４７に示すように、２Ｔｒフラッシュメモリ４２０の備えるメモリセルＭＣ１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（メモリセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１５０ｎｍである。また、セレクトゲート線ＳＧ０〜ＳＧｍのゲート長は例えば２５０ｎｍであり、ワード線ＷＬ０〜ＷＬｍのゲート長、及びワード線ＷＬとセレクトゲート線ＳＧとの間隔は２５０ｎｍである。
【０２０９】
すなわち、上記第３の実施形態において、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０及び２Ｔｒフラッシュメモリ４２０のワード線幅は、ＮＡＮＤ型フラッシュメモリ４００のワード線幅より大きくされている。
【０２１０】
本実施形態に係る構成によれば、上記第１乃至第３の実施形態で説明した（１）乃至（１４）の効果に加えて、下記（１５）の効果が得られる。
【０２１１】
（１５）各フラッシュメモリの動作信頼性を向上できる。  
ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０と、２Ｔｒフラッシュメモリ４２０とでは、書き込み禁止電圧の与え方が異なる。ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０では、メモリセルトランジスタＭＴのチャネル電位をワード線とのカップリングによって書き込み禁止電圧まで上昇させる。他方、２Ｔｒフラッシュメモリ４２０では、ビット線からメモリセルトランジスタＭＴのチャネルに書き込み禁止電圧が印加される。
【０２１２】
すると、ＮＡＮＤ型フラッシュメモリ４００の場合、カップリングで上昇したチャネル電位を落とさないために、選択トランジスタにおけるリーク電流を抑える必要がある。このことは３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０でも同様である。但し、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の場合、選択トランジスタＳＴ１、ＳＴ２間に挟まれたメモリセルトランジスタ数が少ないためチャネル容量が小さい。従って、カップリングによって生じた電荷の量が、ＮＡＮＤ型フラッシュメモリ１００の場合に比べて少ない。そのため、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の場合には、ＮＡＮＤ型フラッシュメモリ４００の場合に比べて、リーク電流による影響を受けやすい。
【０２１３】
この点、本実施形態に係る構成であると、図４６に示すように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の選択トランジスタＳＴ１、ＳＴ２のチャネル幅（セレクトゲート線幅）は、ＮＡＮＤ型フラッシュメモリ４００の選択トランジスタＳＴ１、ＳＴ２のチャネル幅よりも大きくされている。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の選択トランジスタＳＴ１、ＳＴ２ではリーク電流が流れ難く、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０の動作信頼性を向上できる。
【０２１４】
また、２Ｔｒフラッシュメモリ４２０の場合、書き込み禁止電圧をビット線から与えるため、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０に比べて、リーク電流の影響を受け難い。しかしながら、フォトリソグラフィによる加工時のマージンの観点から、選択トランジスタＳＴのチャネル長は２５０ｎｍ程度であることが望ましい。
【０２１５】
また、ワード線のフォトリソグラフィ工程は、ＮＡＮＤ型フラッシュメモリ４００において最適となる条件下で行われる。従って、２Ｔｒフラッシュメモリ４２０のメモリセルトランジスタＭＴのチャネル長は、ＮＡＮＤ型フラッシュメモリ４００のメモリセルトランジスタより長くなる。一般的に、チャネル長が長くなるとセル電流が減少し、動作スピードの低下を招く。
【０２１６】
しかし本実施形態に係る構成であると、図４７に示すように、２Ｔｒフラッシュメモリ４２０のチャネル幅は、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０よりも広くされている。その結果、２Ｔｒフラッシュメモリ４２０に流れるセル電流を増やすことが可能となる。すなわち、ＮＡＮＤ型フラッシュメモリ４００を微細化するために２Ｔｒフラッシュメモリ４２０が被る悪影響を、チャネル幅を大きくすることによって補償している。これにより、２Ｔｒフラッシュメモリ４２０の動作速度を向上できる。
【０２１７】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第３、第４の実施形態に係るシステムＬＳＩが保持する２Ｔｒフラッシュメモリ４１０のメモリセルアレイにおいて、カラム方向でのセル幅を大きくしたものである。図４８乃至図５０は、それぞれ本実施形態に係るシステムＬＳＩ１が備えるＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０、及び２Ｔｒフラッシュメモリ４２０が保持するメモリセルアレイ１０の一部領域の平面図である。
【０２１８】
図示するように、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０に関しては、上記第４の実施形態で説明したとおりである。すなわち、ＮＡＮＤ型フラッシュメモリ４００においては、素子領域幅（チャネル幅）は例えば１３０ｎｍ、セレクトゲート線ＳＧＳ、ＳＧＤ幅（選択トランジスタＳＴ１、ＳＴ２のチャネル長）は例えば２２５ｎｍ、ワード線ＷＬ幅（メモリセルトランジスタＭＴのチャネル長）は１２５ｎｍ、隣接するワード線ＷＬ間隔は例えば１２５ｎｍに設定されている。そして、１つのＮＡＮＤセルあたりのカラム方向に沿った幅は、例えば２６０ｎｍである。従って、１つのＮＡＮＤセルにおいて、幅６５ｎｍの素子分離領域ＳＴＩが、幅１３０ｎｍの素子領域ＡＡをカラム方向に沿って両側から挟み込んだ格好となっている。
【０２１９】
また３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０も第４の実施形態と同様である。すなわち、素子領域幅（チャネル幅）は例えば１３０ｎｍ、セレクトゲート線ＳＧＳ、ＳＧＤ幅（選択トランジスタＳＴ１、ＳＴ２のチャネル長）は例えば２５０ｎｍ、ワード線ＷＬ幅（メモリセルトランジスタＭＴのチャネル長）は２５０ｎｍ、セレクトゲート線とワード線間隔は例えば２５０ｎｍに設定されている。そして、１つのメモリセルあたりのカラム方向に沿った幅は、例えば２６０ｎｍである。従って、１つのメモリセルにおいて、幅６５ｎｍの素子分離領域ＳＴＩが、幅１３０ｎｍの素子領域ＡＡをカラム方向に沿って両側から挟み込んだ格好となっている。
【０２２０】
２Ｔｒフラッシュメモリ４２０に関しては、図５０に示すように、素子領域幅（チャネル幅）は１５０ｎｍ、セレクトゲート線ＳＧ幅（選択トランジスタＳＴのチャネル長）は例えば２５０ｎｍ、ワード線ＷＬ幅（メモリセルトランジスタＭＴのチャネル長）は２５０ｎｍ、セレクトゲート線とワード線間隔は２５０ｎｍに設定されている。そして、１つのメモリセルあたりのカラム方向に沿った幅は、例えば３００ｎｍである。従って、１つのメモリセルにおいて、幅７５ｎｍの素子分離領域ＳＴＩが、幅１５０ｎｍの素子領域ＡＡをカラム方向に沿って両側から挟み込んだ格好となっている。
【０２２１】
本実施形態に係るＬＳＩであると、上記（１）乃至（１５）の効果に加えて、下記（１６）の効果を得ることが出来る。
【０２２２】
（１６）システムＬＳＩを高性能化出来る（その２）。
【０２２３】
上記第３、第４の実施形態及び本実施形態に係る２Ｔｒフラッシュメモリ４２０のチャネル幅は、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０に比べて、広くされている。すると、２Ｔｒフラッシュメモリ４２０が、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０と同じセル幅であると、素子分離領域の幅が狭まることになる。そして、チャネル幅を過度に拡げると、素子分離領域における素子領域間の電気的分離が不十分になったり、素子分離領域の形成自体が困難になったりすることが考えられる。
【０２２４】
しかし本実施形態に係る２Ｔｒフラッシュメモリ４１０のメモリセルは、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０に比べて、カラム方向の幅を広くされている。そのため、素子分離領域の幅を大きくすることが出来、プロセスが簡略化されると共に、素子領域間の電気的な分離を確実に行うことが出来る。また、ＮＡＮＤ型フラッシュメモリ４００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ４１０とセル幅が同じ場合に比べて、更に素子領域幅（チャネル幅）を拡げることも可能となる。その結果、メモリセルが流す電流を更に増大させることが出来、２Ｔｒフラッシュメモリの動作性能を向上できる。
【０２２５】
なお、前述の通り、２Ｔｒフラッシュメモリ４１０は、ＭＣＵ４３０が動作するためのプログラム等を保持する。従って、データストレージ用として用いられるＮＡＮＤ型フラッシュメモリ４００と比べて、その容量は少なくて良い。例えばＮＡＮＤ型フラッシュメモリ４００の記憶容量が１２８Ｍビットだとすると、２Ｔｒフラッシュメモリ４２０の記憶容量は１６Ｍビット程度である。すなわち、ＬＳＩ１内において２Ｔｒフラッシュメモリ４２０が占める面積は、ＮＡＮＤ型フラッシュメモリ４００が占める面積に比べて非常に少ない。従って、２Ｔｒフラッシュメモリ４１０のメモリセルのチャネル幅を大きくしたとしても、ＬＳＩの面積増加は最小限に抑えることが出来る。
【０２２６】
次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について図５１を用いて説明する。本実施形態は、上記第１の実施形態において、ソース線の平面パターンに関するものである。図５１は、２Ｔｒフラッシュメモリのメモリセルアレイ１０の一部領域の平面図であり、上記第１の実施形態で説明した図６に対応するものである。
【０２２７】
図示するように、ソースコンタクト領域ＳＣＡにおいて、隣接する金属配線層２１０を接続する金属配線層５００が形成されている。この金属配線層２０は、金属配線層２１０と同一のレベル（第１層目）に形成されている。すなわち、ソース線ＳＬは、金属配線層２１０、及び５００を含んでいる。更に換言すれば、ソース線ＳＬは梯子状の形状を有している。
【０２２８】
上記本実施形態に係る構成であると、上記（１）乃至（１６）の効果に加えて、下記（１７）の効果が得られる。
【０２２９】
（１７）読み出し動作信頼性を向上できる（その２）  
本実施形態に係る構成であると、ソース線ＳＬは金属配線層２１０、５００を含んでいる。そして、同一行のコンタクトプラグＣＰ１毎に設けられた複数の金属配線層２１０は、金属配線層５００によって接続されている。すなわち、ソース線ＳＬはビット線方向で分離されていない。従って、読み出し電流はワード線方向だけでなくビット線方向にも流れることが出来、ソース線ＳＬの抵抗値を低減出来る。
【０２３０】
従って、読み出し時においてソース線ＳＬの電位が上昇することを抑制でき、フラッシュメモリの読み出し信頼性を向上できる。
【０２３１】
次に、この発明の第７の実施形態に係る不揮発性半導体記憶装置について図５２を用いて説明する。本実施形態は、上記第１の実施形態において、ソース線の平面パターンに関するものであり、第１の実施形態と第６の実施形態とを組み合わせたものである。図５２は、２Ｔｒフラッシュメモリのメモリセルアレイ１０の一部領域の平面図であり、特にソース線について着目したものである。
【０２３２】
図示するように、本実施形態に係るフラッシュメモリは、上記第６の実施形態で説明した図５１において、ソースコンタクト領域ＳＣＡに金属配線層２５０を形成したものである。そしてソースコンタクト領域ＳＣＡにおいて、金属配線層２１０、５００と金属配線層２５０とは、コンタクトプラグＣＰ１１によって接続されている。すなわち、ソース線ＳＬは、金属配線層２１０、５００、２５０を含んでいる。
【０２３３】
上記本実施形態に係る構成であると、上記（１）乃至（１７）の効果に加えて、下記（１８）の効果を得ることが出来る。
【０２３４】
（１８）読み出し動作信頼性を向上できる（その３）  
本実施形態に係る構成であると、ソース線ＳＬは第１層目の金属配線層及び第２層目の金属配線層を含んでいる。そして、第１層目と第２層目の金属配線層同士は、コンタクトプラグＣＰ１１によって接続されている。そして第１層目のソース線ＳＬは、金属配線層２１０、５００を含んでいる。従って、ソースコンタクト領域ＳＣＡにおいては、ソース線がビット線方向に沿ったストライプ形状に形成されている。従って、第１層目の金属配線層２１０、５００と第２層目の金属配線層２５０とを接続するコンタクトプラグＣＰ１１は、ソースコンタクト領域ＳＣＡのいたる場所に形成することが出来る。図５２に示す例であると、４本のワード線及びセレクトゲート線当たり、コンタクトプラグＣＰ１１の数は５つであるが、その数は適宜増やすことが出来る。
【０２３５】
この点、コンタクトプラグは、電流の集中によって劣化し易いという特性がある。従って、ソース線を第１層目の金属配線層と第２層目の金属配線層で形成した場合、両者の間を接続するコンタクトプラグの数が少ないと、コンタクトプラグに電流が集中して、コンタクトプラグが破壊される虞がある。そして、コンタクトプラグが破壊されることは、ソース線ＳＬの高抵抗化に繋がる。
【０２３６】
しかし本実施形態に係る構成では、コンタクトプラグＣＰ１１の数を大幅に増やすことが可能となり、コンタクトプラグＣＰ１１が破壊されることを防止できる。従って、ソース線ＳＬの抵抗の低抵抗化が図られ、読み出し動作の信頼性を向上できる。
【０２３７】
なお、上記第６、第７の実施形態は、２Ｔｒフラッシュメモリの場合を例に挙げて説明したが、当然ながら３Ｔｒ−ＮＡＮＤ型フラッシュメモリの場合にも適用できる。
【０２３８】
次に、この発明の第８の実施形態に係る不揮発性半導体記憶装置について図５３を用いて説明する。本実施形態は、上記第１の実施形態において、１つのメモリセルブロックＢＬＫ内のメモリセル数を（４×４）個としたものである。図５３は、本実施形態に係るフラッシュメモリの、メモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。本実施形態に係る２Ｔｒフラッシュメモリは、図２に示す構成において、メモリセルブロックＢＬＫ及びセレクタＳＥＬの構成を図５３に示す構成に置き換えた以外は同じである。従って、メモリセルブロックＢＬＫ及びセレクタＳＥＬ以外の構成の説明は省略する。
【０２３９】
図示するように、上記第１の実施形態では１つのメモリセルブロックＢＬＫに含まれるメモリセルＭＣが２列であったのに対し、本実施形態では４列のメモリセル群が含まれている。すなわち、１つのメモリセルブロックＢＬＫ当たり、（４×４）個のメモリセルＭＣが含まれている。そして、４列のメモリセルのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端はセレクタＳＥＬに接続され、他端はＭＯＳトランジスタ１２の電流経路を介して書き込み用デコーダ２０に接続されている。なお、ローカルビット線ＬＢＬ０、ＬＢＬ２に接続されているＭＯＳトランジスタ１２のゲートは共通接続され、ローカルビット線ＬＢＬ１、ＬＢＬ３に接続されているＭＯＳトランジスタ１２のゲートは共通接続されている。更に、同一行のメモリセルトランジスタＭＴのコントロールゲートはワード線ＷＬ０〜ＷＬ３のいずれかに共通接続され、同一行の選択トランジスタＳＴのゲートはセレクトゲート線ＳＧ０〜ＳＧ３のいずれかに共通接続されている。また、選択トランジスタＳＴのソース領域は、全てのメモリセルＭＣ間で共通接続されている。
【０２４０】
次にセレクタＳＥＬの構成について説明する。セレクタＳＥＬはメモリセルブロックＢＬＫ毎に設けられ、８つのＭＯＳトランジスタ１３−１〜１６−１、１３−２〜１６−２を備えている。そして、４つのＭＯＳトランジスタ１３−１、１４−１、１５−２、１６−２及びＭＯＳトランジスタ１３−２、１４−２、１５−１、１６−１がそれぞれ直列接続されている。すなわち、ＭＯＳトランジスタ１３−１の電流経路の一端がＭＯＳトランジスタ１４−１の電流経路の一端に接続され、ＭＯＳトランジスタ１４−１の電流経路の他端がＭＯＳトランジスタ１５−２の電流経路の一端に接続され、ＭＯＳトランジスタ１５−２の電流経路の他端がＭＯＳトランジスタ１６−２の電流経路の一端に接続されている。また、ＭＯＳトランジスタ１３−２の電流経路の一端がＭＯＳトランジスタ１４−２の電流経路の一端に接続され、ＭＯＳトランジスタ１４−２の電流経路の他端がＭＯＳトランジスタ１５−１の電流経路の一端に接続され、ＭＯＳトランジスタ１５−１の電流経路の他端がＭＯＳトランジスタ１６−１の電流経路の一端に接続されている。ＭＯＳトランジスタ１３−１、１３−２、１６−１、１６−２のゲートは、書き込み用デコーダ２０に接続され、ＭＯＳトランジスタ１４−１、１４−２、１５−１、１５−２のゲートは、カラムデコーダ４０に接続されている。そして、ＭＯＳトランジスタ１３−１とＭＯＳトランジスタ１４−１との接続ノードにローカルビット線ＬＢＬ０が接続され、ＭＯＳトランジスタ１３−２とＭＯＳトランジスタ１４−２との接続ノードにローカルビット線ＬＢＬ１が接続され、ＭＯＳトランジスタ１５−１とＭＯＳトランジスタ１６−１との接続ノードにローカルビット線ＬＢＬ２が接続され、ＭＯＳトランジスタ１５−２とＭＯＳトランジスタ１６−２との接続ノードにローカルビット線ＬＢＬ３が接続されている。更に、ＭＯＳトランジスタ１３−１、１３−２の他端は書き込み用グローバルビット線ＷＧＢＬ０に接続され、ＭＯＳトランジスタ１６−１、１６−２の他端は、書き込み用グローバルビット線ＷＧＢＬ１に接続されている。書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の各々は、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ１３−１、１３−２及びＭＯＳトランジスタ１６−１、１６−２の電流経路の他端を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１の一端は、それぞれラッチ回路５１に接続されている。また、ＭＯＳトランジスタ２４−１とＭＯＳトランジスタ２５−２との接続ノード、及びＭＯＳトランジスタ１４−２とＭＯＳトランジスタ１５−１との接続ノードには、読み出し用グローバルビット線ＲＧＢＬ０が接続されている。読み出し用グローバルビット線ＲＧＢＬ０は、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ１４−１とＭＯＳトランジスタ１５−２との接続ノード、及びＭＯＳトランジスタ１４−２とＭＯＳトランジスタ１５−１との接続ノードを共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０の一端は、ＭＯＳトランジスタ１１を介してセンスアンプ７０に接続されている。ＭＯＳトランジスタ１１のゲートは、カラムデコーダ４０に接続されている。
【０２４１】
上記構成のメモリセルブロックＢＬＫ及びセレクタＳＥＬが、上記第１の実施形態で説明したように、メモリセルアレイ２０内においてマトリクス状に配置されている。
【０２４２】
上記構成のメモリセルブロックにおいて、書き込み時には、ローカルビット線ＬＢＬ０またはＬＢＬ１が、ＭＯＳトランジスタ１３−１、１３−２のいずれかによって書き込み用グローバルビット線ＷＧＢＬ０に接続される。また、ローカルビット線ＬＢＬ２またはＬＢＬ３が、ＭＯＳトランジスタ１６−１、１６−２のいずれかによって書き込み用グローバルビット線ＷＧＢＬ１に接続される。また読み出し時には、ＬＢＬ０〜ＬＢＬ３のいずれか１本が、ＭＯＳトランジスタ１４−１、１４−２、１５−１、１５−２のいずれかによって、読み出し用グローバルビット線ＲＧＢＬに接続される。その他の動作は、上記第１の実施形態で説明したとおりである。
【０２４３】
本実施形態に係る構成であると、更に下記（１９）の効果が得られる。
【０２４４】
（１９）フラッシュメモリの製造方法を容易に出来る。  
第１の実施形態であると、１つのメモリセルブロックＢＬＫには、２列のメモリセル群が形成されている。従って、図９で説明した２本の金属配線層（書き込み用グローバルビット線）２８０及び１本の金属配線層（読み出し用グローバルビット線）２９０は、２列のメモリセル群が形成される面積内に形成される。
【０２４５】
しかし本実施形態であると、１つのメモリセルブロックＢＬＫには４列のメモリセル群が含まれる。従って、２本の金属配線層２８０及び１本の金属配線層２９０は、４列のメモリセル群が形成される面積内に形成される。この面積は、第１の実施形態に係る構成の場合の２倍である。換言すれば、金属配線層２８０、２９０の配線余裕が２倍となる。従って、金属配線層２８０、２９０のパターニングが容易となり、フラッシュメモリの製造が簡便となる。
【０２４６】
更に、配線余裕が２倍になるため、隣接する金属配線層２８０、２９０を確実に分離することが出来、製造歩留まりの向上に寄与する。
【０２４７】
次に、この発明の第９の実施形態に係る不揮発性半導体記憶装置について、図５４を用いて説明する。本実施形態は、上記第１の実施形態において、書き込み用グローバルビット線と読み出し用グローバルビット線とを共通にしたものである。図５４は、本実施形態に係るフラッシュメモリの備えるメモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。本実施形態に係るフラッシュメモリは、図１に示す構成において、メモリセルブロックＢＬＫ及びセレクタＳＥＬの構成を図５４に示す構成に置き換えた以外は同じである。
【０２４８】
図示するように、メモリセルブロックＢＬＫの構成は、上記第１の実施形態に係る構成と同様である。すなわち、１個のメモリセルブロックＢＬＫ当たり２列のメモリセル群を含んでいる。
【０２４９】
セレクタＳＥＬは、４つのＭＯＳトランジスタ５００〜５３０を含んでいる。図示するように、ＭＯＳトランジスタ５００、５１０は、ローカルビット線ＬＢＬ０とＬＢＬ１との間に直列接続されている。すなわち、ＭＯＳトランジスタ５００の電流経路の一端がローカルビット線ＬＢＬ０に接続され、他端がＭＯＳトランジスタ５１０の電流経路の一端に接続されている。また、ＭＯＳトランジスタ５１０の他端がローカルビット線ＬＢＬ１に接続されている。そして、ＭＯＳトランジスタ５００、５１０のゲートはカラムデコーダ４０に接続されている。更に、ＭＯＳトランジスタ５００、５１０の接続ノードは、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ５００、５１０の接続ノードを共通接続する。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）の各々の一端はラッチ回路５１に接続され、他端はＭＯＳトランジスタ１１を介してカラムセレクタに接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）毎に設けられた各ＭＯＳトランジスタ１１のゲートは共通接続され、カラムデコーダ４０に接続されている。
【０２５０】
また、ＭＯＳトランジスタ５２０、５３０の電流経路の一端は、それぞれローカルビット線ＬＢＬ０、ＬＢＬ１に接続され、他端は互いに共通接続されて書き込み用デコーダ２０に接続されている。またＭＯＳトランジスタ５２０、５３０のゲートは、それぞれ独立しており、書き込み用デコーダ２０に接続されている。
【０２５１】
上記構成のメモリセルブロックにおいて、書き込み及び読み出し時には、ローカルビット線ＬＢＬ０またはＬＢＬ１が、ＭＯＳトランジスタ５００、５１０のいずれかによってグローバルビット線ＧＢＬ０に接続される。ローカルビット線ＬＢＬ０が選択された場合には、ＭＯＳトランジスタ５２０はオフ状態となり、ラッチ回路５１からのデータがローカルビット線ＬＢＬ０に伝達される。逆にローカルビット線ＬＢＬ１が選択された場合には、ＭＯＳトランジスタ５３０はオフ状態となり、ラッチ回路５１からのデータがローカルビット線ＬＢＬ１に伝達される。
【０２５２】
本実施形態に係る構成であると、１つのメモリセルブロック内を通過するグローバルビット線ＧＢＬは１本だけである。従って、グローバルビット線ＧＢＬとなる金属配線層形成時の配線余裕を確保出来る。その結果、上記第８の実施形態で説明した（１９）の効果が得られる。
【０２５３】
次に、この発明の第１０の実施形態に係る不揮発性半導体記憶装置について、図５５を用いて説明する。本実施形態は、上記第８、第９の実施形態を組み合わせたものである。図５５は、本実施形態に係るフラッシュメモリの備えるメモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。本実施形態に係るフラッシュメモリは、図１に示す構成において、メモリセルブロックＢＬＫ及びセレクタＳＥＬの構成を図５５に示す構成に置き換えた以外は同じである。
【０２５４】
図示するように、メモリセルブロックＢＬＫの構成は、上記第８の実施形態に係る構成と同様であり、１つのメモリセルブロックＢＬＫ当たり４列のメモリセル群を含んでいる。
【０２５５】
セレクタＳＥＬは、８つのＭＯＳトランジスタ５４０〜６１０を含んでいる。図示するように、ＭＯＳトランジスタ５４０、５７０は、ローカルビット線ＬＢＬ０とＬＢＬ３との間に直列接続されている。すなわち、ＭＯＳトランジスタ５４０の電流経路の一端がローカルビット線ＬＢＬ０に接続され、他端がＭＯＳトランジスタ５７０の電流経路の一端に接続されている。また、ＭＯＳトランジスタ５７０の他端がローカルビット線ＬＢＬ３に接続されている。そして、ＭＯＳトランジスタ５４０、５７０のゲートはカラムデコーダ４０に接続されている。更に、ＭＯＳトランジスタ５４０、５７０の接続ノードは、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに接続されている。また、ＭＯＳトランジスタ５５０、５６０は、ローカルビット線ＬＢＬ１とＬＢＬ２との間に直列接続されている。すなわち、ＭＯＳトランジスタ５５０の電流経路の一端がローカルビット線ＬＢＬ１に接続され、他端がＭＯＳトランジスタ５６０の電流経路の一端に接続されている。また、ＭＯＳトランジスタ５６０の他端がローカルビット線ＬＢＬ２に接続されている。そして、ＭＯＳトランジスタ５５０、５６０のゲートはカラムデコーダ４０に接続されている。更に、ＭＯＳトランジスタ５５０、５６０の接続ノードは、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のいずれかに接続されている。グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）のそれぞれは、同一列にあるセレクタＳＥＬのＭＯＳトランジスタ５４０、５７０の接続ノード、及びＭＯＳトランジスタ５５０、５６０の接続ノードを共通接続する。そして、グローバルビット線ＧＢＬ０〜ＧＢＬ（ｎ−１）の各々の一端はラッチ回路５１に接続され、他端はＭＯＳトランジスタ１１を介してセンスアンプ７０に接続されている。
【０２５６】
また、ＭＯＳトランジスタ５８０〜６１０の電流経路の一端は、それぞれローカルビット線ＬＢＬ０〜ＬＢＬ３に接続され、他端は互いに共通接続されて書き込み用デコーダ２０に接続されている。またＭＯＳトランジスタ５８０〜６１０のゲートは、それぞれ書き込み用デコーダ２０に接続されている。
【０２５７】
上記構成のメモリセルブロックにおいて、書き込み及び読み出し時には、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかが、ＭＯＳトランジスタ５４０〜５７０のいずれかによってグローバルビット線ＧＢＬ０に接続される。ローカルビット線ＬＢＬ０が選択された場合には、ＭＯＳトランジスタ５８０はオフ状態となり、ラッチ回路５１からのデータがローカルビット線ＬＢＬ０に伝達される。ローカルビット線ＬＢＬ１が選択された場合には、ＭＯＳトランジスタ５９０はオフ状態となり、ラッチ回路５１からのデータがローカルビット線ＬＢＬ１に伝達される。ローカルビット線ＬＢＬ２が選択された場合には、ＭＯＳトランジスタ６００はオフ状態となり、ラッチ回路５１からのデータがローカルビット線ＬＢＬ２に伝達される。ローカルビット線ＬＢＬ３が選択された場合には、ＭＯＳトランジスタ６１０はオフ状態となり、ラッチ回路５１からのデータがローカルビット線ＬＢＬ３に伝達される。
【０２５８】
本実施形態に係る構成であると、４列のメモリセル列を含む１つのメモリセルブロック内を通過するグローバルビット線ＧＢＬは１本だけである。従って、グローバルビット線ＧＢＬとなる金属配線層形成時の配線余裕を確保出来る。その結果、上記第８の実施形態で説明した（１９）の効果が得られる。
【０２５９】
上記のように、この発明の第１乃至第１０の実施形態に係る不揮発性半導体記憶装置であると、半導体基板上にゲート絶縁膜を介在して形成された第１多結晶シリコン層３１０と、第１多結晶シリコン層３１０上にゲート間絶縁膜を介在して形成された第２多結晶シリコン層３３０とを含む積層ゲートを備えたセレクトゲート線において、第２多結晶シリコン層３３０を電気的にフローティングの状態としている。
【０２６０】
従って、セレクトゲート線の電位が変化した際に、メモリセルトランジスタの制御ゲート３３０が受けるカップリングの影響を低減できる。よって、カップリングによる制御ゲートの電位変化は微小なものとなり、制御ゲートの電位は速やかに確定する。従って、フラッシュメモリの動作速度を向上できる。
【０２６１】
選択トランジスタの第２多結晶シリコン層３３０はセレクトゲート線としては機能せず、多結晶シリコン層３１０が実質的にセレクトゲート線として機能する。そして、デコーダ回路から与えられるロウ選択信号は、多結晶シリコン層３１０によって伝達される。
【０２６２】
なお、上記第１、第８の実施形態において、セレクタＳＥＬ内のＭＯＳトランジスタ１４、１５、１４−１、１４−２、１５−１、１５−２を、２つのＭＯＳトランジスタに置き換えても良い。図５６、図５７は、第１、第８の実施形態の変形例に係るセレクタの回路図である。
【０２６３】
図示するように、ＭＯＳトランジスタ１４、１５、１４−１、１４−２、１５−１、１５−２は、それぞれ直列接続された２つのＭＯＳトランジスタ１７、１８で構成されている。そして、ＭＯＳトランジスタ１７がローカルビット線に接続され、ＭＯＳトランジスタ１８が読み出し用グローバルビット線に接続されている。なお、ＭＯＳトランジスタ１８は、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタであり、ＭＯＳトランジスタ１７は、ゲート絶縁膜の厚い高耐圧のＭＯＳトランジスタである。そして、ＭＯＳトランジスタ１７のゲートには、昇圧回路７００によって例えば５Ｖが常時与えられている。すなわち、ＭＯＳトランジスタ１７はスイッチング動作を行わない。他方、ＭＯＳトランジスタ１８のゲートはカラムデコーダ４０に接続されている。そして、カラムデコーダ４０から与えられる電圧（例えばＶcc１）によって、スイッチング動作を行う。
【０２６４】
本構成によれば、高耐圧のＭＯＳトランジスタ１７は実質的にスイッチ素子として機能しない。そして、低耐圧のＭＯＳトランジスタ１７が、ローカルビット線と読み出し用グローバルビット線との間のスイッチングを行っている。従って、読み出し経路には実質的に高耐圧のＭＯＳトランジスタが存在しないこととなり、より早い読み出し動作が出来る。また同時に、消費電力を低減できる。
【０２６５】
また、上記実施形態で説明した２Ｔｒフラッシュメモリのビット線は、読み出し用グローバルビット線と書き込み用グローバルビット線とに分割されている。この場合、読み出し時には、書き込み用グローバルビット線を接地電位にしておくことが望ましい。図５８はこの様子を示しており、第１の実施形態に係るメモリセルブロックＢＬＫ及びセレクタＳＥＬの回路図である。図示するように、読み出し時において、ＭＯＳトランジスタ１４がオン状態とされ、ローカルビット線ＬＢＬ０が読み出し用グローバルビット線ＧＢＬ０に接続されている。そして、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１は、電圧発生回路１２０に、スイッチ素子７１０を介して接続されている。電圧発生回路１２０は、書き込み用グローバルビット線ＷＧＢＬ０、ＷＧＢＬ１に０Ｖを与える。
【０２６６】
以上のように、読み出し時には書き込み用グローバルビット線の電位を接地電位にすることはノイズ対策となり、読み出し動作を更に安定させることが出来る。
【０２６７】
また、シャント領域ＳＡ２、ＳＡ３の構造は、第１の実施形態で説明した図１８の構成には限られず、多結晶シリコン層３３０にコンタクトプラグＣＰ３が接触できる構成であれば良い。例えば図５９に示すように、セレクトゲート線の凸部におけるゲート間絶縁膜３２０及び多結晶シリコン層３３０を全て除去し、この領域にコンタクトプラグＣＰ３を形成しても良い。また図６０に示すように、スティッチ領域ＳＡ１におけるセレクトゲート線のゲート間絶縁膜３２０及び多結晶シリコン層３３０を全て除去しても良い。
【０２６８】
また、メモリセルの構造は、上記実施形態で説明したものに限られない。図６１及び図６２は、２Ｔｒフラッシュメモリ及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルの断面図である。図示するように、選択トランジスタ及びメモリセルトランジスタの多結晶シリコン層３３０上にシリサイド層８００を形成し、コンタクトプラグＣＰ１、ＣＰ２と接する不純物拡散層３４０表面内にシリサイド層８１０を形成しても良い。シリサイド層８００、８１０を形成することにより、フラッシュメモリの動作速度を向上できる。またこの際には、個々のメモリセルにおいて、積層ゲートの側壁に絶縁膜８２０を形成し、隣接する積層ゲート間の領域を絶縁膜８２０によって埋め込むことが望ましい。これにより、不要なシリサイド層が形成されることを防止できる。
【０２６９】
なお、上記実施形態における２Ｔｒフラッシュメモリでは、ビット線がグローバルビット線とローカルビット線とに階層化されている場合を例に挙げて説明した。しかし、階層化されていない場合にも適用できることは言うまでもない。
【０２７０】
なお、上記実施形態ではメモリセルトランジスタＭＴのゲート長、及び隣接積層ゲート間の距離が、２００ｎｍ、２５０ｎｍの場合について説明した。しかし、これらの値に限られず、例えばそれぞれが２００ｎｍ以下である場合に顕著な効果が得られる。
【０２７１】
次に、前述の半導体記憶装置に関するアプリケーションについて説明する。図６３にメモリカードの例を示した。図６３に示した様に、メモリカード９００は、上記第１乃至第１０の実施形態で説明したフラッシュメモリ３（３Ｔｒ−ＮＡＮＤ型フラッシュメモリまたは２Ｔｒフラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０２７２】
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０２７３】
図６４に別のメモリカードの例を示した。図６３に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
【０２７４】
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０２７５】
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
【０２７６】
図６５は、別のアプリケーションを示す。図６５に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
【０２７７】
図６６に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０２７８】
図６７に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０２７９】
別のアプリケーションを図６８、図６９に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
【０２８０】
すなわち、この発明の第１乃至第１０の実施形態に係る不揮発性半導体記憶装置は、
１．フローティングゲート及び制御ゲートを備えた１つの第１ＭＯＳトランジスタと、第１、第２ゲート電極が積層された積層ゲートを備え且つ前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えた複数のメモリセルと、  
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
同一列の前記第１ＭＯＳトランジスタのドレインを電気的に共通接続するビット線と、  
複数の前記第２ＭＯＳトランジスタのソースを共通接続するソース線と、  
同一行の前記第１ＭＯＳトランジスタの制御ゲートを共通接続するワード線と、  
同一行の前記第２ＭＯＳトランジスタの第２ゲート電極を電気的に共通接続し、前記第１ゲート電極と電気的に分離されたセレクトゲート線とを具備する。
【０２８１】
２．第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタとを備えたメモリセルと、  
前記第１ＭＯＳトランジスタのドレインに接続されたビット線と、  
前記第２ＭＯＳトランジスタのソースに接続されたソース線とを具備し、  
前記第１ＭＯＳトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成されたフローティングゲートと、前記フローティングゲート上に第１ゲート間絶縁膜を介在して形成された制御ゲートとを含む第１積層ゲートを有し、  
前記第２ＭＯＳトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート間絶縁膜を介在して形成された第２ゲート電極とを含む第２積層ゲートを有し、  
前記第２ゲート電極は電気的にフローティング状態とされている。
【０２８２】
３．第１ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのソースにドレインが接続された第２ＭＯＳトランジスタと、前記第１ＭＯＳトランジスタのドレインにソースが接続された第３ＭＯＳトランジスタとを備えたメモリセルと、  
前記第３ＭＯＳトランジスタのドレインに接続されたビット線と、  
前記第２ＭＯＳトランジスタのソースに接続されたソース線とを具備し、  
前記第１ＭＯＳトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成されたフローティングゲートと、前記フローティングゲート上に第１ゲート間絶縁膜を介在して形成された制御ゲートとを含む第１積層ゲートを有し、  
前記第２ＭＯＳトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第１ゲート電極と、前記第１ゲート電極上に第２ゲート間絶縁膜を介在して形成された第２ゲート電極とを含む第２積層ゲートを有し、  
前記第３ＭＯＳトランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在して形成された第３ゲート電極と、前記第３ゲート電極上に第３ゲート間絶縁膜を介在して形成された第４ゲート電極とを含む第３積層ゲートを有し、  
前記第２、第４ゲート電極は電気的にフローティング状態とされている。
【０２８３】
４．上記２において、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
同一行の前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、  
同一行の前記第２ＭＯＳトランジスタの第２積層ゲートが共通接続されて形成されたセレクトゲート線と、  
前記セレクトゲート線に対応して形成された金属配線層とを更に具備し、前記メモリセルアレイは、前記メモリセルが形成された第１領域と、隣接する第１領域間に形成された第２領域とを含み、  
前記第２領域において、前記第２ＭＯＳトランジスタの前記第２ゲート電極及び前記第２ゲート間絶縁膜の少なくとも一部が除去されて、前記第１ゲート電極の上面が露出されており、  
前記金属配線層は、前記第２領域において、対応する前記セレクトゲート線の前記第１ゲート電極とコンタクトプラグによって電気的に接続されている。
【０２８４】
５．上記３において、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一行の前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と、  
同一行の前記第２ＭＯＳトランジスタの第２積層ゲートが共通接続されて形成された第１セレクトゲート線と、  
同一行の前記第３ＭＯＳトランジスタの第３積層ゲートが共通接続されて形成された第２セレクトゲート線と、  
前記第１、第２セレクトゲート線にそれぞれ対応して形成された第１、第２金属配線層とを更に具備し、前記メモリセルアレイは、前記メモリセルが形成された第１領域と、隣接する第１領域間に形成された第２領域とを含み、  
前記第２領域において、前記第２、第４ゲート電極及び前記第２、第３ゲート間絶縁膜の少なくとも一部が除去されて、前記第１、第３ゲート電極の上面が露出されており、
前記第１、第２金属配線層は、前記第２領域において、それぞれ対応する前記第１、第２セレクトゲート線の前記第１、第３ゲート電極とコンタクトプラグによって電気的に接続されている。
【０２８５】
６．上記２において、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
書き込みデータを保持する書き込み回路とを更に備え、前記ビット線は、同一列にある複数の前記第１ＭＯＳトランジスタのドレインを共通接続するローカルビット線と、  
複数の前記ローカルビット線を共通接続するグローバルビット線と、  
前記ローカルビット線と前記グローバルビット線とを接続する第１スイッチ素子とを含み、前記書き込み回路は、前記グローバルビット線毎に設けられる。
【０２８６】
７．上記６において、読み出しデータを増幅するセンスアンプを更に備え、  
前記グローバルビット線は、書き込み用グローバルビット線と読み出し用グローバルビット線とを含み、  
前記第１スイッチ素子は、前記書き込み用グローバルビット線と前記ローカルビット線とを接続する第２スイッチ素子と、前記読み出し用グローバルビット線と前記ローカルビット線とを接続する第３スイッチ素子とを含み、  
前記書き込み回路は、前記書き込み用グローバルビット線に接続され、  
前記センスアンプは、前記読み出し用グローバルビット線に接続される。
【０２８７】
８．上記４において、読み出し時において、前記セレクトゲート線のいずれかを選択するロウデコーダを更に備え、前記金属配線層は、前記メモリセルの略中央部を通過するようにして行方向に沿って形成され、且つ前記ロウデコーダが前記セレクトゲート線を選択するためのロウ選択信号を伝達する。
【０２８８】
９．上記４において、前記金属配線層は、前記セレクトゲート線の中央部と、前記ワード線の中央部との間の領域の上方に形成される。
【０２８９】
１０．上記４または５において、前記ソース線は、同一行の前記第２ＭＯＳトランジスタのソースを共通接続する第１配線領域と、  
各行に対応して形成された複数の前記第１配線領域を列方向で接続する第２配線領域を含む。
【０２９０】
１１．上記１０において、前記ソース線より上のレベルに列方向に沿って形成され、複数のコンタクトプラグによって、前記ソース線の前記第１、第２配線領域と接続された第３金属配線層を更に備える。
【０２９１】
１２．上記２または３において、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
同一行の前記第１ＭＯＳトランジスタの制御ゲートが共通接続されて形成されたワード線と更に備え、書き込み動作は、同一の前記ワード線に接続された複数のメモリセルに対して同時に行われる。
【０２９２】
１３．上記２または３において、前記メモリセルへのデータの書き込みは、前記フローティングゲートに対するＦＮトンネリングによる電子の授受によって行われる。
【０２９３】
１４．上記２において、前記第１、第２ＭＯＳトランジスタのゲート長、及び第１、第２積層ゲート間隔は、略２００ｎｍ以下である。
【０２９４】
１５．上記３において、前記第１乃至第３ＭＯＳトランジスタのゲート長、及び第１、第２積層ゲート間隔並びに第１、第３積層ゲート間隔は、略２００ｎｍ以下である。
【０２９５】
また、本実施形態に係るメモリカードは、
１６．上記１乃至１５いずれか１項記載の不揮発性半導体記憶装置を搭載する。
【０２９６】
１７．上記１乃至１５いずれか１項記載の不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御する制御装置とを具備する。
【０２９７】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０２９８】
【図１】この発明の第１の実施形態に係るシステムＬＳＩのブロック図。
【図２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるラッチ回路の回路図。
【図４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備える書き込み用デコーダ、メモリセルアレイ、及びセレクトゲートデコーダの回路図。
【図５】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図。
【図６】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図であり、１層目の金属配線層のパターンを示す図。
【図７】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図であり、２層目の金属配線層のパターンを示す図。
【図８】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図であり、３層目の金属配線層のパターンを示す図。
【図９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図であり、４層目の金属配線層のパターンを示す図。
【図１０】図６におけるＸ１−Ｘ１’線に沿った断面図。
【図１１】図６におけるＸ２−Ｘ２’線に沿った断面図。
【図１２】図６におけるＸ３−Ｘ３’線に沿った断面図。
【図１３】図６におけるＸ４−Ｘ４’線に沿った断面図。
【図１４】図６におけるＸ５−Ｘ５’線に沿った断面図。
【図１５】図６におけるＹ１−Ｙ１’線に沿った断面図。
【図１６】図６におけるＹ２−Ｙ２’線に沿った断面図。
【図１７】図６におけるＹ３−Ｙ３’線に沿った断面図。
【図１８】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの、シャント領域の斜視図。
【図１９】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み時の様子を示す図。
【図２０】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し時の様子を示す図。
【図２１】従来のフラッシュメモリのメモリセルの断面図。
【図２２】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルの断面図。
【図２３】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリ、及び従来のフラッシュメモリのセレクトゲート線電圧及び制御ゲート電圧の時間変化を示すタイムチャート。
【図２４】この発明の第１の実施形態に係る２Ｔｒフラッシュメモリ、及び従来のフラッシュメモリのフローティングゲートの電圧関係を示すダイアグラム。
【図２５】この発明の第２の実施形態に係るシステムＬＳＩのブロック図。
【図２６】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図２７】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるラッチ回路の回路図。
【図２８】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。
【図２９】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図であり、１層目の金属配線層のパターンを示す図。
【図３０】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図であり、２層目の金属配線層のパターンを示す図。
【図３１】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図であり、３層目の金属配線層のパターンを示す図。
【図３２】図２８におけるＹ４−Ｙ４’線に沿った断面図。
【図３３】図２８におけるＹ５−Ｙ５’線に沿った断面図。
【図３４】図２８におけるＹ６−Ｙ６’線に沿った断面図。
【図３５】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み時の様子を示す図。
【図３６】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、消去時の様子を示す図。
【図３７】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し時の様子を示す図。
【図３８】従来のフラッシュメモリのメモリセルの断面図。
【図３９】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルの断面図。
【図４０】この発明の第３の実施形態に係るシステムＬＳＩのブロック図。
【図４１】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図４２】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるＮＡＮＤセルの平面図。
【図４３】この発明の第３の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルの平面図。
【図４４】この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルの平面図。
【図４５】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリ。３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの備えるメモリセルの断面図。
【図４６】この発明の第４の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルの平面図。
【図４７】この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルの平面図。
【図４８】この発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるＮＡＮＤセルの平面図。
【図４９】この発明の第５の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルの平面図。
【図５０】この発明の第５の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルの平面図。
【図５１】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、特にソース線に着目した図。
【図５２】この発明の第７の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの平面図であり、特にソース線に着目した図。
【図５３】この発明の第８の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。
【図５４】この発明の第９の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。
【図５５】この発明の第１０の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図。
【図５６】この発明の第１、第３乃至第１０の実施形態の第１変形例に係る２Ｔｒフラッシュメモリのセレクタの回路図。
【図５７】この発明の第１、第３乃至第１０の実施形態の第２変形例に係る２Ｔｒフラッシュメモリのセレクタの回路図。
【図５８】この発明の第１、第３乃至第１０の実施形態の第３変形例に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。
【図５９】この発明の第１乃至第１０の実施形態の第１変形例に係るフラッシュメモリの備えるシャント領域の斜視図。
【図６０】この発明の第１乃至第１０の実施形態の第２変形例に係るフラッシュメモリの備えるシャント領域の斜視図。
【図６１】この発明の第１、第３乃至第１０の実施形態の第４変形例に係る２Ｔｒフラッシュメモリのメモリセルの断面図。
【図６２】この発明の第２の実施形態の第１変形例に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルの断面図。
【図６３】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図６４】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図６５】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。
【図６６】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６７】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６８】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図６９】この発明の第１乃至第１０の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０２９９】
１…システムＬＳＩ、２…ＣＰＵ、３…フラッシュメモリ、１０…メモリセルアレイ、１１〜１６、２５、３５…ＭＯＳトランジスタ、２０…書き込み用デコーダ、２１、３１…ロウアドレスデコード回路、３０…セレクトゲートデコーダ、２３、３３…ＮＡＮＤゲート、４０…カラムデコーダ、５０…書き込み回路、５１…ラッチ回路、５２、５３、２４、３４…インバータ、６０…カラムセレクタ、７０…センスアンプ、８０…ソース線ドライバ、９０、２２、２３…スイッチ群、１００…アドレスバッファ、１１０…ライトステートマシーン、１２０…電圧発生回路、１３０…ロウデコーダ、２００…ｐ型ウェル領域、２１０〜２７０、２３１、２６１、２７１、５００…金属配線層、３００…ゲート絶縁膜、３１０、３３０…多結晶シリコン層、３２０…ゲート間絶縁膜、３３１…絶縁膜、４００…ＮＡＮＤ型フラッシュメモリ、４１０…３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、４２０…２Ｔｒフラッシュメモリ、４３０…ＭＣＵ、４４０…Ｉ／Ｏ回路、
【図１】
2005311207.tif 000003
【図２】
2005311207.tif 000004
【図３】
2005311207.tif 000005
【図４】
2005311207.tif 000006
【図５】
2005311207.tif 000007
【図６】
2005311207.tif 000008
【図７】
2005311207.tif 000009
【図８】
2005311207.tif 000010
【図９】
2005311207.tif 000011
【図１０】
2005311207.tif 000012
【図１１】
2005311207.tif 000013
【図１２】
2005311207.tif 000014
【図１３】
2005311207.tif 000015
【図１４】
2005311207.tif 000016
【図１５】
2005311207.tif 000017
【図１６】
2005311207.tif 000018
【図１７】
2005311207.tif 000019
【図１８】
2005311207.tif 000020
【図１９】
2005311207.tif 000021
【図２０】
2005311207.tif 000022
【図２１】
2005311207.tif 000023
【図２２】
2005311207.tif 000024
【図２３】
2005311207.tif 000025
【図２４】
2005311207.tif 000026
【図２５】
2005311207.tif 000027
【図２６】
2005311207.tif 000028
【図２７】
2005311207.tif 000029
【図２８】
2005311207.tif 000030
【図２９】
2005311207.tif 000031
【図３０】
2005311207.tif 000032
【図３１】
2005311207.tif 000033
【図３２】
2005311207.tif 000034
【図３３】
2005311207.tif 000035
【図３４】
2005311207.tif 000036
【図３５】
2005311207.tif 000037
【図３６】
2005311207.tif 000038
【図３７】
2005311207.tif 000039
【図３８】
2005311207.tif 000040
【図３９】
2005311207.tif 000041
【図４０】
2005311207.tif 000042
【図４１】
2005311207.tif 000043
【図４２】
2005311207.tif 000044
【図４３】
2005311207.tif 000045
【図４４】
2005311207.tif 000046
【図４５】
2005311207.tif 000047
【図４６】
2005311207.tif 000048
【図４７】
2005311207.tif 000049
【図４８】
2005311207.tif 000050
【図４９】
2005311207.tif 000051
【図５０】
2005311207.tif 000052
【図５１】
2005311207.tif 000053
【図５２】
2005311207.tif 000054
【図５３】
2005311207.tif 000055
【図５４】
2005311207.tif 000056
【図５５】
2005311207.tif 000057
【図５６】
2005311207.tif 000058
【図５７】
2005311207.tif 000059
【図５８】
2005311207.tif 000060
【図５９】
2005311207.tif 000061
【図６０】
2005311207.tif 000062
【図６１】
2005311207.tif 000063
【図６２】
2005311207.tif 000064
【図６３】
2005311207.tif 000065
【図６４】
2005311207.tif 000066
【図６５】
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【図６６】
2005311207.tif 000068
【図６７】
2005311207.tif 000069
【図６８】
2005311207.tif 000070
【図６９】
2005311207.tif 000071