(57)【要約】【課題】  １ＴタイプのＳＲＡＭデバイスにおいて、接合ノードの領域を安定的に確保したＳＲＡＭデバイスを製造する。【解決手段】  本発明は、半導体基板のセル領域に第１及び第２導電層パターンを形成すると共に、半導体基板の周辺領域に第３導電層パターンを形成する工程と、基板上に第１〜第３絶縁膜を順次重ねる工程と、基板の周辺領域だけを露出するように基板上に第１マスクを形成する工程と、露出した周辺領域における第１〜第３絶縁膜をエッチングして、第３導電層パターンの側壁に第３スペーサを形成する工程と、第１マスクを除去する工程と、第３絶縁膜を除去する工程と、基板のセル領域を露出するように基板上に第２マスクを形成する工程と、露出したセル領域における第２及び第３絶縁膜をエッチングして、第１及び第２導電層パターンの側壁にそれぞれ第１及び第２スペーサを形成する工程と、第２マスクを除去する工程とを備える。【選択図】      図２Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板のセル領域に第１及び第２導電層パターンを形成すると共に、前記半導体基板の周辺領域に第３導電層パターンを形成する工程と、
前記基板上にわたって第１〜第３絶縁膜を順次重ねる工程と、
前記基板の周辺領域だけを露出するように前記基板上にわたって第１マスクを形成する工程と、
前記露出した周辺領域における第３〜第１絶縁膜をエッチングすることにより、第３導電層パターンの側壁に第３スペーサを形成する工程と、
前記第１マスクを除去する工程と、
前記第３絶縁膜を除去する工程と、
前記基板の前記セル領域を露出するように前記基板上にわたって第２マスクを形成する工程と、
前記露出したセル領域における前記第２及び第３絶縁膜をエッチングすることによって、前記第１導電層パターン及び第２導電層パターンの側壁にそれぞれ第１及び第２スペーサを形成する工程と、
前記第２マスクを除去する工程とを備えたことを特徴とする、ＳＲＡＭデバイスを製造する方法。
【請求項２】
前記第１〜第３絶縁膜がそれぞれ１５０〜２５０Å、４５０〜５５０Å及び２５０〜３５０Åの厚みに形成されていることを特徴とする、請求項１記載の方法。
【請求項３】
前記第１及び第２導電層パターンがそれぞれトランジスタのゲート電極及びキャパシタの上部電極であることを特徴とする、請求項１記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＲＡＭデバイスの製造方法に関し、より詳細には、１ＴタイプのＳＲＡＭデバイスにおいて接合ノード領域が安定的に確保されたＳＲＡＭデバイスを製造する方法に関する。
【背景技術】
【０００２】
ＳＲＡＭデバイスの集積度を高くし、性能を更に高めるという要求を満たすために、最近、１つのキャパシタと１つのトランジスタで構成された１ＴタイプのＳＲＡＭ（スタティックランダムアクセスメモリ）デバイスが提案された。この１ＴタイプのＳＲＡＭデバイスを安定的に実現するための条件の１つは、トランジスタとキャパシタの間の領域、すなわち接合ノードの電気的特性を安定的に確保することである。
【０００３】
次に、図１Ａ〜１Ｃを参照して従来のＳＲＡＭデバイスを製造するための従来の方法について説明する。
【０００４】
図１Ａに示されるように、アクティブ領域を構成するように半導体基板１０１にデバイスアイソレート膜１０２を形成する。このようにする際に、アクティブ領域はセル領域と周辺領域（ペリ領域）とに分けられる。
【０００５】
基板１０１上の全面に酸化膜及び導電層を順次重ねる。次に、これら導電層及び酸化膜を選択的にパターン化する。こうしてキャパシタのためのゲート絶縁膜１０３ａ、ゲート電極パターン１０４ａ、誘電膜１０３ｂ及びキャパシタの上部電極パターン１０４をセル領域内に形成し、一方、周辺領域にトランジスタのためのゲート絶縁膜１０３ｃ及びゲート電極パターン１０４ｃを形成する。
【０００６】
次にゲート電極パターンに整合すべきアクティブ領域内に低濃度にドープされた領域ｎ-を形成するように、基板２０１にＬＤＤイオン打ち込み法を実施する。
【０００７】
その後図１Ｂに示すように、ゲート電極パターン及び上部電極パターンを含む基板２０１に第１絶縁膜１０５及び第２絶縁膜１０６を順次重ねる。ここで、第１絶縁膜１０５と第２絶縁膜１０６の厚みの合計は約１０００Åとなる。
【０００８】
セル領域内のゲート電極パターンの側壁及び周辺領域内の上部電極パターンの側壁にスペーサを形成するように、第２絶縁膜１０６及び第１絶縁膜１０５を異方性エッチングする。
【０００９】
次にスペーサに整合すべき基板１０１のアクティブ領域内に、高濃度にドープされた領域ｎ+を形成するよう、基板１０１にてソース／ドレインのイオン打ち込みを実施する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記のように製造された従来の１ＴタイプのＳＲＡＭデバイスのセル領域では、ゲート電極の側壁上のスペーサと上部電極の側壁上のスペーサとのギャップが狭いので、ソース領域とドレイン領域の間の中間部分、すなわち接合ノードを十分に設けることができない。
【００１１】
接合ノードの幅が狭い場合、キャパシタの容量も低下する。このようにキャパシタの性能が低下すれば、デバイスの信頼性及びスループットも低下する。
【００１２】
従って、本発明は従来技術の限界及び欠点に起因する１つ以上の問題を実質的に解消したＳＲＡＭデバイスを製造する方法に関する。
【００１３】
本発明の目的は、１ＴタイプのＳＲＡＭデバイスにおいて、接合ノードの領域を安定的に確保したＳＲＡＭデバイスを製造する方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明に係るＳＲＡＭデバイスを製造する方法は、半導体基板のセル領域に第１及び第２導電層パターンを形成すると共に、前記半導体基板の周辺領域に第３導電層パターンを形成する工程と、前記基板上にわたって第１から第３絶縁膜を順次重ねる工程と、前記基板の周辺領域だけを露出するように前記基板上にわたって第１マスクを形成する工程と、前記露出した周辺領域における第３から第１絶縁膜をエッチングすることにより、第３導電層パターンの側壁に第３スペーサを形成する工程と、前記第１マスクを除去する工程と、前記第３絶縁膜を除去する工程と、前記基板の前記セル領域を露出するように前記基板上にわたって第２マスクを形成する工程と、前記露出したセル領域における前記第２及び第３絶縁膜をエッチングすることによって、前記第１導電層パターン及び第２導電層パターンの側壁にそれぞれ第１及び第２スペーサを形成する工程と、前記第２マスクを除去する工程とを備える。
【００１５】
前記第１〜第３絶縁膜を、それぞれ１５０〜２５０Å、４５０〜５５０Å及び２５０〜３５０Åの厚みに形成することが好ましい。
【００１６】
前記第１及び第２導電層パターンは、それぞれトランジスタのゲート電極及びキャパシタの上部電極であることが好ましい。
【発明の効果】
【００１７】
ＳＲＡＭデバイスの製造において、セル領域のゲート電極及び上部電極の側壁に形成されるスペーサの幅と周辺領域のゲート電極の側壁に形成されるキャパシタの幅とを異なるように設定することにより、セル領域のトランジスタとキャパシタとの間の接合ノード領域を安定的に確保することができる。こうしてキャパシタの制限容量を安定的に維持でき、かつ最終的にデバイスの信頼性及びスループットを向上できる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照して本発明の好ましい実施例について詳細に説明する。図中、同一の番号は同一または同様の部品を示す。
【００１９】
次に図２Ａを参照する。半導体基板２０１のアクティブ領域を構成するようにＳＴＩ（シャロートレンチアイソレーション）技術または同様の技術により、半導体基板２０１のフィールド領域にデバイスアイソレーション膜２０２を形成する。この場合、第１の導電タイプ（ｎ-またはｐ-タイプ）の単結晶シリコン基板を半導体基板２０１として使用できる。このようにする場合に、半導体基板２０１はセル領域と周辺領域（ペリ領域）とに分けられる。
【００２０】
熱酸化または同様な方法により半導体基板２０１のアクティブ領域に酸化膜を形成する。オプションとして基板２０１の表面の下方にドーパントプロフィルを設けるよう、基板上で更にスレッショルド電圧を所望する値に調節するために基板にイオン打ち込みを行ってもよい。
【００２１】
その後、酸化膜にポリシリコン膜のような導電層をデポジットする。
【００２２】
導電層の上にフォトレジストをコーティングし、フォトレジストパターン（図示されず）を形成するよう、フォトレジスト上で露光及び現像を実施する。この場合、このフォトレジストパターンはセル領域における第１のゲート形成領域及び上部電極形成領域をカバーすると主に、周辺領域における第２ゲート形成領域をカバーする。
【００２３】
フォトレジストパターンをエッチングマスクとして使用し、基板２０１を露出するように導電層及び酸化膜をエッチングする。こうしてセル領域に第１導電層パターン２０４ａ及び第２導電層パターン２０４ｂが形成され、周辺領域に第３導電層パターン２０４ｃが形成される。この場合、第１導電層パターン２０４ａ及び第２導電層パターン２０４ｂはそれぞれゲート電極及び上部電極とすることができる。更に第３導電層パターン２０４ｃはゲート電極、または上部電極のいずれでもよい。
【００２４】
こうして第２導電層パターン２０４ｂと、酸化膜（誘電膜）２０３ｂと、下部電極としての基板２０１とは１つのキャパシタを構成できる。
【００２５】
基板のアクティブ領域内に低濃度でドープされた領域ｎ-を形成するように、基板２０１上で第２の導電タイプのＬＤＤイオン打ち込みを実施する。こうして、低濃度でドープされた領域ｎ-は第１〜第３導電層パターン２０４ａ〜２０４ｃと整合し、基板２０１上で急速熱処理または同様の処理を実施することにより、低濃度でドープされた領域ｎ-を活性化する。
【００２６】
図２Ｂに示されるように、第１導電層パターン２０４ａ〜第３導電層パターン２０４ｃを含む基板２０１に第１〜第３絶縁膜２０５〜２０７を順次重ねる。第１〜第３絶縁膜をそれぞれ１５０〜２５０Å、４５０〜５５０Å及び２５０〜３５０Åの厚みに形成することが好ましい。第１絶縁膜２０５及び第３絶縁膜２０７は酸化物から形成し、他方、第２絶縁膜２０６は窒化膜で形成することが好ましい。
【００２７】
図２Ｃに示すように、第３絶縁膜２０７にフォトレジストをコーティングする。基板２０１の周辺領域だけを露出させる第１のフォトレジストパターン２０８を形成するように露光及び現像を実行する。
【００２８】
第３導電層パターン２０４ｃ及び基板２０１の表面が露出するまで、異方エッチングの傾向を有するＲＩＥ（反応性イオンエッチング）により第３〜第１絶縁膜２０７〜２０５をエッチングする。こうして、第３導電層パターン２０４ｃの側壁に第３スペーサ２１３が設けられる。
【００２９】
図２Ｄに示されるように、第１のフォトレジストパターンを除去した後に、セル領域に残る第３絶縁膜２０７をウェットエッチングにより除去する。
【００３０】
その後、基板２０１の上にフォトレジストをコーティングし、基板２０１のセル領域だけを露出させる第２のフォトレジストパターン（図には示されず）を形成するように、フォトレジスト上で露光及び現像を実施する。
【００３１】
第１導電層パターン２０３ａ及び第２導電層パターン２０４ｂの側壁に第１スペーサ２１１及び第２スペーサ２１２を形成するように、露出したセル領域における第２絶縁膜２０６及び第１絶縁膜２０５をエッチングする。
【００３２】
すなわち第１スペーサ２１１及び第２スペーサ２１２の各々は残存第１絶縁膜２０５及び第２絶縁膜２０６を含むが、他方、第３スペーサ２１３は残存第１〜第３絶縁膜２０５〜２０７を含む。
【００３３】
従って、第１導電層パターン２０４ａと第２導電層パターン２０４ｂとの間のギャップ、すなわち接合ノードの幅を十分に設けることができる。
【００３４】
第２のフォトレジストパターンを除去した後に、第１スペーサ２１１〜第３スペーサ２１３に整合すべき基板２０１のアクティブ領域内に高濃度にドープされた領域ｎ+を形成するように、基板２０１にてソース／ドレインイオン打ち込みを実施する。
【００３５】
最後に、第１導電層パターン２０４ａ〜第３導電層パターン２０４ｃ及び高濃度にドープされた領域ｎ+の露出表面にサリサイド層（図には示されず）を形成するように基板上でサリサイド化を実施する。
【００３６】
従って、本発明ではセル領域におけるゲートまたは上部電極のスペーサの幅が周辺領域におけるゲート電極の幅よりも狭くなるので、セル領域におけるキャパシタとトランジスタとの間の接合ノードを安定的に確保できる。
【００３７】
従って、本発明はキャパシタの容量を安定的に維持し、よってデバイスの信頼性及びスループットを高めることができる。
【００３８】
当業者には本発明において種々の変形及び変更を行うことができることが明らかとなろう。従って、本発明は特許請求の範囲及びそれらの均等物の範囲内に入るこれら変形例及び変更例をカバーするものである。
【図面の簡単な説明】
【００３９】
【図１Ａ】従来技術によるＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【図１Ｂ】従来技術によるＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【図１Ｃ】従来技術によるＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【図２Ａ】本発明に係るＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【図２Ｂ】本発明に係るＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【図２Ｃ】本発明に係るＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【図２Ｄ】本発明に係るＳＲＡＭデバイスを製造するための方法の一工程を示す断面図である。
【符号の説明】
【００４０】
２０１                  基板
２０２                  アイソレート膜
２０３                  酸化膜
２０４ａ〜２０４ｃ      導電層パターン
２０５〜２０７          絶縁膜
２０８                  フォトレジストパターン
２１１、２１２、２１３  スペーサ
【図１Ａ】
2005197715.tif 000003
【図１Ｂ】
2005197715.tif 000004
【図１Ｃ】
2005197715.tif 000005
【図２Ａ】
2005197715.tif 000006
【図２Ｂ】
2005197715.tif 000007
【図２Ｃ】
2005197715.tif 000008
【図２Ｄ】
2005197715.tif 000009