(57)【要約】【課題】  スプリットゲートフラッシュメモリデバイスの製造方法を提供する。【解決手段】  本発明は、活動領域内の半導体基板上にキャップ層によってカバーされた第１ゲートパターンを形成し、第１ゲートパターンの一方の側をカバーし、活動領域内の近傍第１ゲートパターンの一方の対面している側をカバーするように基板の表面まで伸びている耐エッチング層を形成し、第１ゲートパターンの露出された表面上に絶縁層を形成し、第１ゲートパターン及び上記絶縁層をカバーし、耐エッチング層と重ならない第２ゲートパターンを形成し、耐エッチング層を除去し、そして第１ゲートパターン及び第２ゲートパターンと位置合わせして基板内に一対のドープされた領域を形成する諸ステップを含む。【選択図】      図２ｅ
2005197713.tif 000002
【特許請求の範囲】
【請求項１】
スプリットゲートフラッシュメモリデバイスの製造方法であって、
活動領域内の半導体基板上に一対の第１ゲートパターンを形成し、両者の間に所定の空間を残すステップと、
上記一対の第１ゲートパターンの対面している側壁、及び上記所定の空間に対応する上記基板の表面をカバーする耐エッチング層パターンを形成するステップと、
上記一対の第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、
上記一対の第１ゲートパターン上に、上記耐エッチング層とそれぞれ重ならない一対の第２ゲートパターンを形成するステップと、
上記耐エッチング層を除去するステップと、
上記一対の第１ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内にドープされた領域を形成するステップと、
を含むことを特徴とする方法。
【請求項２】
上記各第１ゲートパターンは、キャップ層によってカバーされるように形成されることを特徴とする請求項１に記載の方法。
【請求項３】
上記キャップ層は、酸化物層及び窒化物層からなることを特徴とする請求項２に記載の方法。
【請求項４】
上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成されることを特徴とする請求項１に記載の方法。
【請求項５】
上記耐エッチング層は、酸化物または窒化物の何れかで形成されることを特徴とする請求項１に記載の方法。
【請求項６】
上記耐エッチング層は、湿式エッチングによって除去されることを特徴とする請求項１に記載の方法。
【請求項７】
上記ドープされた領域を形成するステップは、
上記一対の第１ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内に軽度にドープされた領域を形成するステップと、
上記一対の第１ゲートパターン及び一対の第２ゲートパターンのそれぞれの側壁上にスペーサを形成するステップと、
上記スペーサとそれぞれ位置合わせして上記基板内に重度にドープされた領域を形成するステップと、
を含むことを特徴とする請求項１に記載の方法。
【請求項８】
スプリットゲートフラッシュメモリデバイスの製造方法であって、
活動領域内の半導体基板上にキャップ層によってカバーされた第１ゲートパターンを形成するステップと、
上記第１ゲートパターンの一方の側をカバーし、上記活動領域内の近傍第１ゲートパターンの一方の対面している側をカバーするように上記基板の表面まで伸びている耐エッチング層を形成するステップと、
上記第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、
上記第１ゲートパターン及び上記絶縁層をカバーし、上記耐エッチング層と重ならない第２ゲートパターンを形成するステップと、
上記耐エッチング層を除去するステップと、
上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に一対のドープされた領域を形成するステップと、
を含むことを特徴とする方法。
【請求項９】
上記キャップ層は、酸化物層及び窒化物層からなることを特徴とする請求項８に記載の方法。
【請求項１０】
上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成されることを特徴とする請求項８に記載の方法。
【請求項１１】
上記耐エッチング層は、酸化物または窒化物の何れかで形成されることを特徴とする請求項８に記載の方法。
【請求項１２】
上記耐エッチング層は、湿式エッチングによって除去されることを特徴とする請求項８に記載の方法。
【請求項１３】
上記ドープされた領域を形成するステップは、
上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に軽度にドープされた領域を形成するステップと、
上記第１ゲート及び第２ゲートのそれぞれの側壁上にスペーサを形成するステップと、
上記スペーサとそれぞれ位置合わせして上記基板内に重度にドープされた領域を形成するステップと、
を含むことを特徴とする請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリットゲートフラッシュメモリデバイスの製造方法に関する。本方法は、一対のスプリットゲート間にストリンガーが残留することを防ぎ、メモリデバイスの電気的特性を高める。
【背景技術】
【０００２】
一般的に、電力が供給されなくてもそのメモリセル内に記憶されている情報を維持することができる不揮発性メモリデバイスであるフラッシュメモリデバイスは、回路基板に実装されて高速の電気的消去が可能である。
【０００３】
フラッシュメモリ技術は、セル構造がさまざまに変更されながら発展し続けている。これらのさまざまなセルの種類は、スタックゲートセル、スプリットゲートセル等に分類される。
【０００４】
スタックゲートセルにおいては、フローティングゲート及び制御ゲートが順次にスタックされる。それでも、スタックゲートセルは過消去の問題を抱えている。過消去は、フローティングゲートが過放電された時に発生する。過放電されたセルのしきい値電圧は負の値を示す。たとえそのセルが選択されなくても、即ち、たとえその制御ゲートに読出し電圧が印加されなくても、電流が流れる。このような過消去の問題を解決するために、スプリットゲートセル構造が提案されてきた。
【０００５】
以下に、従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明する。
【０００６】
図１ａ乃至１ｄは、従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【０００７】
図１ａを参照する。ＯＮＯ（酸化物−窒化物−酸化物）層１０２、第１導体層、酸化物層１０４、及び窒化物層１０５が、半導体基板１０１上に順次にスタックされる。
【０００８】
次に、窒化物層１０５、酸化物層１０４、及び第１導体層がパターン化され、第１ゲートパターン１０３が形成される。
【０００９】
次いで、基板１０１に対してアニールが行われ、第１ゲートパターン１０３の左右の側壁上に熱酸化物層を成長させる。
【００１０】
図１ｂを参照する。第１ゲートパターン１０３によってカバーされていないＯＮＯ層１０２の露出された部分がエッチングによって除去される。
【００１１】
次に、熱酸化によって、基板の露出した表面上にゲート酸化物層１０７を成長させる。
【００１２】
続いて、第１ゲートパターン１０３を含む基板上に、第２導体層１０８を堆積させる。
【００１３】
図１ｃを参照する。第２導体層１０８を、第１ゲートパターン１０３の一方の側の上だけに残すように選択的にパターン化する。
【００１４】
次に、第１ゲートパターン１０３の一方の側上に第２ゲートパターン１０８ａを形成し、第１ゲートパターン１０３及び第２ゲートパターン１０８ａを有するスプリットゲートを完成させる。
【００１５】
次いで、第２ゲートパターン１０８ａの表面上に熱酸化物層を形成する。
【００１６】
基板１０１に軽度のイオン注入を行い、スプリットゲートの両側の下の基板内のＬＤＤ構造のための軽度にドープされた領域ｎ−をそれぞれ形成する。
【００１７】
図１ｄを参照する。第２ゲートパターン１０８ａの側壁上にスペーサ１１０を形成する。
【００１８】
最後に、基板に重度のイオン注入を行い、軽度にドープされた領域に接する基板内にソース及びドレインのための重度にドープされた領域を形成する。
【００１９】
一方、従来技術によれば、一対の対称的なスプリットゲートが、メモリセル領域内に形成される。第１ゲートパターン、酸化物層、及び窒化物層が、基板の一対の所定の部分上にスタックされる。スプリットゲートの第２ゲートパターンのための第２導体層を堆積させるための凹みは、第１ゲートパターン、酸化物層、及び窒化物層の段差によって、一対のゲート領域の間に設けられる。
【００２０】
第２導体層をパターン化することによって第２ゲートパターンを形成する時に、一対のスプリットゲート領域間の第２導体層の一部分のエッチングは不完全になり、一方スプリットゲート領域の他の部分は完全に除去される。
【００２１】
詳述すれば、湿式エッチングによって第２導体層が選択的に除去される時に、エッチング残滓としてポリマーが生成される。このポリマーは第１ゲートパターン間に累積し、エッチャントガスは一対のスプリットゲート間の空間に十分に供給されなくなり、それによってエッチングは不完全に行われるようになる。
【００２２】
その結果、図３に示すようにストリンガー１２０が、一対のスプリットゲート間の空間に生成される。一方、一対のスプリットゲート間の空間は、上側のラインへの接続のためのコンタクトホールが形成される部分に対応する。従って、ストリンガーは、接触抵抗等のような電気的特性を劣化させるようになる。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
従来技術においては、ストリンガーの生成を抑圧するために、第１ゲートパターン上にスタックされる絶縁層の厚みを薄くする。
【００２４】
しかしながら、もし第１ゲートパターン上にスタックされる絶縁層の厚みを薄くすれば、第１ゲートパターンと第２ゲートパターンとの間の寄生容量が増加するという問題を生ずる。
【課題を解決するための手段】
【００２５】
従って、本発明は、従来技術の制限及び欠陥に起因する一つ又はそれ以上の問題を実質的に解消するスプリットゲートフラッシュメモリデバイスの製造方法を指向する。
【００２６】
本発明の目的は、スプリットゲートフラッシュメモリデバイスの製造方法を提供し、本方法はストリンガーが一対のスプリットゲート間に残留することを防ぐ。
【００２７】
これらの、及び他の目的を達成するために、本発明によるスプリットゲートフラッシュメモリデバイスの製造方法は、活動領域内の半導体基板上に一対の第１ゲートパターンを形成し、両者の間に所定の空間を残すステップと、上記一対の第１ゲートパターンの対面している側壁、及び上記所定の空間に対応する上記基板の表面をカバーする耐エッチング層パターンを形成するステップと、上記一対の第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、上記一対の第１ゲートパターン上に、上記耐エッチング層とそれぞれ重ならない一対の第２ゲートパターンを形成するステップと、上記耐エッチング層を除去するステップと、上記一対の第ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内にドープされた領域を形成するステップとを含む。
【００２８】
好ましくは、上記各第１ゲートパターンは、キャップ層によってカバーされるように形成される。
【００２９】
より好ましくは、上記キャップ層は、酸化物層及び窒化物層からなる。
【００３０】
好ましくは、上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成される。
【００３１】
好ましくは、上記耐エッチング層は、酸化物または窒化物の何れかで形成される。
【００３２】
好ましくは、上記耐エッチング層は、湿式エッチングによって除去する。
【００３３】
好ましくは、上記ドープされた領域を形成するステップは、上記一対の第１ゲートパターン及び一対の第２ゲートパターンとそれぞれ位置合わせして上記基板内に軽度にドープされた領域を形成するステップと、上記一対の第ゲートパターン及び一対の第２ゲートパターンのそれぞれの側壁上にスペーサを形成するステップと、上記スペーサとそれぞれ位置合わせして上記基板内に重度にドープされた領域を形成するステップとを含む。
【００３４】
本発明の別の面におけるスプリットゲートフラッシュメモリデバイスの製造方法は、活動領域内の半導体基板上にキャップ層によってカバーされた第１ゲートパターンを形成するステップと、上記第１ゲートパターンの一方の側をカバーし、上記活動領域内の近傍第１ゲートパターンの一方の対面している側をカバーするように上記基板の表面まで伸びている耐エッチング層を形成するステップと、上記第１ゲートパターンの露出された表面上に絶縁層を形成するステップと、上記第１ゲートパターン及び上記絶縁層をカバーし、上記耐エッチング層と重ならない第２ゲートパターンを形成するステップと、上記耐エッチング層を除去するステップと、上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に一対のドープされた領域を形成するステップとを含む。
【００３５】
好ましくは、上記キャップ層は、酸化物層及び窒化物層からなる。
【００３６】
好ましくは、上記第２ゲートパターンは、上記耐エッチング層及び上記第１ゲートパターンを含む上記基板上に堆積された導体層を異方性エッチングすることによって形成される。
【００３７】
好ましくは、上記耐エッチング層は、酸化物または窒化物の何れかで形成される。
【００３８】
好ましくは、上記耐エッチング層は、湿式エッチングによって除去する。
【００３９】
好ましくは、上記ドープされた領域を形成するステップは更に、上記第１ゲートパターン及び第２ゲートパターンと位置合わせして上記基板内に軽度にドープされた領域を形成するステップと、上記第１ゲート及び第２ゲートのそれぞれの側壁上にスペーサを形成するステップと、上記スペーサとそれぞれ位置合わせして上記基板内に重度にドープされた領域を形成するステップとを含む。
【発明を実施するための最良の形態】
【００４０】
図２ａ乃至２ｅは、本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【００４１】
図２ａを参照する。単結晶シリコン等で形成された半導体基板２０１上に、ＳＴＩ（浅いトレンチ分離）のような分離プロセスによってデバイス分離層２０２を形成し、基板２０１上に活動領域を限定する。
【００４２】
基板２０１上に誘電体層２０３を形成する。この誘電体層２０３は、酸化物−窒化物−酸化物構造を有することができる。
【００４３】
誘電体層２０３上に、第１導体層及び絶縁層を順次にスタックさせる。第１導体層はポリシリコン層で形成することができる。絶縁層は酸化物層２０５及び窒化物層２０６からなる二重層を含むことができる。
【００４４】
絶縁膜上をフォトレジスト層でコーティングした後に、このフォトレジスト層に露光及び現像を遂行し、第１ゲートパターン領域を限定するフォトレジストパターン（図示してない）を形成する。
【００４５】
エッチング用マスクとしてフォトレジストパターンを使用し、絶縁層及び第１導体層を順次にエッチングして絶縁層パターンでカバーされた第１ゲートパターン２０４を形成する。それによって、第１ゲートパターン２０４と対称構造を有する近傍第１ゲートパターンを誘電体層２０３の同一活動領域上に同時に形成し、所定の空間をそれらの間に残す。
【００４６】
次いで、フォトレジストパターンを除去する。
【００４７】
図２ｂを参照する。第１ゲートパターン２０４及び近隣第１ゲートパターンを含む基板２０１上に耐エッチング層２０７を形成する。その際、耐エッチング層は、酸化物層または窒化物層で形成する。
【００４８】
次いで、フォトリソグラフィによって耐エッチング層を部分的に除去し、耐エッチング層パターン２０７を形成する。それによって、耐エッチング層パターン２０７は、第１ゲートパターン２０４と近傍第１ゲートパターンとの間の所定の空間上に残され、更に伸びて第１ゲートパターン２０４及び近傍第１ゲートパターンの一部分と重なる。従って、第１ゲートパターン２０４及び近傍第１ゲートパターンの残余の部分は、第２ゲートパターン領域及び近傍第２ゲートパターン領域に対応するように露出される。
【００４９】
次に、基板をアニールし、第１ゲートパターン２０４及び近傍第１ゲートパターンの露出された部分の上に熱酸化物層２０８を成長させる。それによって、第１ゲートパターン２０４上の絶縁層及び第１ゲートパターン２０４上に熱酸化物層が形成され、第１ゲートパターンと第２ゲートパターンとの間に挿入されて第１ゲートパターンと第２ゲートパターンとの間の寄生容量を減少させる役割を果たす。同時に、同一の構造が近傍第１ゲートパターンに対称的に設けられる。
【００５０】
図２ｃを参照する。第１ゲートパターン、近傍第１ゲートパターン、及び耐エッチング層パターン２０７によってカバーされていない誘電体層２０３がエッチングによって除去される。従って、誘電体層パターン２０３は、第１ゲートパターン、近傍第１ゲートパターン、及び耐エッチング層パターン２０７の下だけに残され、活動領域内の誘電体層パターン２０３によってカバーされていない基板の表面は露出する。
【００５１】
次に、活動領域内の基板の露出された表面上に、熱酸化によってゲート酸化物層２０９が形成される。
【００５２】
次いで、第２ゲートパターン及び近傍第２ゲートパターンのための第２の導体層２１０が、第１のゲートパターン２０４及び近傍第１ゲートパターンを含む基板２０１上に堆積される。その際、一対のスプリットゲート領域の間の空間、即ち、第１ゲートパターン２０４と近傍第１ゲートパターンとの間の空間内に堆積される第２導体層２１０の勾配は、耐エッチング層２０７の厚みの故に緩くなる。
【００５３】
図２ｄを参照する。第２導体層２１０が選択的にパターン化されて第２ゲートパターン領域及び近傍第２ゲートパターン領域上にだけ残され、第２ゲートパターン２１０ａ及び第２ゲートパターン２１０ａと対称的な近傍第２ゲートパターン２１０ａが形成される。この場合、第１ゲートパターン２０４と近傍ゲートパターンとの間に堆積される第２導体層２１０が滑らかな勾配を有しているから、第２導体層２１０をエッチングする時には、一対のスプリットゲート領域の間の空間にはエッチャントガスが十分に供給され、対応する領域におけるストリンガーの生成は抑圧される。一方、一対のスプリットゲート間の空間内にストリンガーが生成する場合には、生成したストリンガーを除去するために、過エッチングが更に行われる。この場合、ストリンガーの下の耐エッチング層パターン２０７が、基板２０１を過エッチングによって損傷させる。
【００５４】
次いで、耐エッチング層２０７が、Ｈｆ等を使用する湿式エッチングによって除去される。
【００５５】
熱酸化によって耐エッチング層が除去された第２ゲートパターン２１０ａの表面及び第１ゲートパターン２０４の側壁上に、熱酸化物層が形成される。それによって、第１ゲートパターン２０４及び第２ゲートパターン２１０ａを含むスプリットゲートが完成する。勿論、上述したスプリットゲートと対称的な構造を有する近傍第１及び第２ゲートパターンを含む他のスプリットゲートが、他のスプリットゲート領域に設けられる。
【００５６】
図２ｅを参照する。基板２０１に対してＬＤＤイオン注入が行われ、各スプリットゲートと位置合わせされたＬＤＤ構造のための軽度にドープされた領域ｎ−が形成される。
【００５７】
続いて、スプリットゲートを含む基板２０１上に酸化物層及び窒化物層が順次にスタックされ、次いで異方的にエッチングされてスプリットゲートの側壁上にそれぞれスペーサ２１２が形成される。
【００５８】
次に、基板２０１に重度のイオン注入が行われ、スプリットゲートのソース及びドレインのための重度にドープされた領域が形成される。
【００５９】
次いで、スプリットゲートを含む基板２０１上に絶縁中間層（図示してない）が堆積される。また、上記絶縁層が選択的にエッチングされ、一対のスプリットゲート間の空間を露出させるコンタクトホールが形成される。一対のスプリットゲート間の空間にストリンガーが生成することは回避されているから、接触抵抗は劣化しない。
【００６０】
以上説明したように、本発明においては、耐エッチング層を形成して第２ゲートパターンの第２導体層の段差を小さくし、それによって一対のスプリットゲート領域間の空間内にストリンガーが生成するのを防いでいる。
【００６１】
更に、たとえストリンガーが生成したとしても、耐エッチング層は、ストリンガーを除去するための過エッチングによって基板が損傷するのを防ぐことができる。
【００６２】
従って、本発明は、一対のスプリットゲート領域間の空間内にストリンガーが残留するのを防ぎ、それによってメモリデバイスの電気的特性を向上させる。
【図面の簡単な説明】
【００６３】
【図１ａ】従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図１ｂ】従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図１ｃ】従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図１ｄ】従来技術によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図２ａ】本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図２ｂ】本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図２ｃ】本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図２ｄ】本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図２ｅ】本発明によるスプリットゲートフラッシュメモリデバイスの製造方法を説明するための断面図である。
【図３】従来技術によるスプリットゲートフラッシュメモリデバイスの走査電子顕微鏡写真であって、ストリンガーが示されている。
【符号の説明】
【００６４】
２０１    半導体基耐
２０２    デバイス分離層
２０３    誘電体層
２０４    第１ゲートパターン
２０５    酸化物層
２０６    窒化物層
２０８    熱酸化物層
２０９    ゲート絶縁層
２１０ａ  第２ゲートパターン
２１１    熱酸化物層
２１２    スペーサ
【図１ａ】
2005197713.tif 000003
【図１ｂ】
2005197713.tif 000004
【図１ｃ】
2005197713.tif 000005
【図１ｄ】
2005197713.tif 000006
【図２ａ】
2005197713.tif 000007
【図２ｂ】
2005197713.tif 000008
【図２ｃ】
2005197713.tif 000009
【図２ｄ】
2005197713.tif 000010
【図２ｅ】
2005197713.tif 000011
【図３】
2005197713.tif 000012