(57)【要約】【課題】パンチスルー耐圧が高く，しきい値電圧Ｖｔの制御範囲の広いトレンチゲート構造の半導体装置及びその製造方法を提供する。【解決手段】半導体装置は、シリコン基板Ｓに形成されたＰ型ドレイン領域と、低濃度Ｐ型ドレイン領域（ＥＰＩ）１と、低濃度ドレイン領域１の上方に形成された高濃度Ｐ型ソース領域８と、高濃度Ｐ型ソース領域８と低濃度Ｐ型ドレイン領域（ＥＰＩ）１との間に形成されたＮ型基板領域３と、トレンチＴと、トレンチＴ内部に形成されたゲート絶縁膜４及びゲート電極５と、トレンチＴを塞ぐ絶縁膜７と、Ｎ型基板領域３と高濃度Ｐ型ソース領域８との間に形成されたＮ型ポケット領域６とを備えている。Ｎ型ポケット領域６により、低濃度Ｐ型ドレイン領域１側に印加される電界強度を強めることなく、低濃度Ｐ型ドレイン領域１からの空乏層の拡がりを阻止する障壁が形成される。【選択図】  図１
2005229066.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
上記半導体基板の裏面領域に形成された第１導電型不純物を含む第１の半導体領域と、
上記半導体基板内における上記第１の半導体領域の上方に形成され第２導電型不純物を含む第２の半導体領域と、
上記半導体基板内における上記第２の半導体領域の上に形成され第１導電型不純物を含む第３の半導体領域と、
上記第２及び第３の半導体領域を通過して上記第１の半導体領域に到達するトレンチと、
上記トレンチの壁面に沿って形成されたゲート絶縁膜と、
上記ゲート絶縁膜の上で上記トレンチ内に形成されたゲート電極と、
上記トレンチの側方で上記第２の半導体領域と第３の半導体領域との間に形成され、上記第２の半導体領域よりも高ピーク濃度の第２導電型不純物を含むポケット領域と
を備えている半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記ゲート電極は、上記トレンチの上部を除く部分に形成されており、
上記トレンチの上部を埋める絶縁膜をさらに備えている，半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において、
上記ポケット領域は、上記トレンチの壁面に近い領域のみに形成されている，半導体装置。
【請求項４】
請求項１又は２記載の半導体装置において、
上記ポケット領域は、上記第２の半導体領域と第３の半導体領域との間の領域全体に亘って形成されている，半導体装置。
【請求項５】
上記半導体基板の裏面領域に第１導電型不純物を含む第１の半導体領域を形成する工程（ａ）と、
上記半導体基板内における上記第１の半導体領域の上方に第２導電型不純物を含む第２の半導体領域を形成する工程（ｂ）と、
上記半導体基板を選択的に堀り込んで、上記第２の半導体領域を貫通して上記第１の半導体領域に到達するトレンチを形成する工程（ｃ）と、
上記トレンチの壁面に沿って、ゲート絶縁膜を形成する工程（ｄ）と、
上記トレンチ内に導体膜を埋め込んで上記ゲート絶縁膜の上にゲート電極を形成する工程（ｅ）と、
上記第２の半導体領域の上部に第１導電型不純物を導入して、第３の半導体領域を形成する工程（ｆ）と、
上記工程（ｅ）の後で上記工程（ｆ）の前又は後に、第２導電型不純物のイオン注入により、上記第２の半導体領域と上記第３の半導体領域の間に、上記第２の半導体領域よりも高ピーク濃度のポケット領域を形成する工程（ｇ）と
を含む半導体装置の製造方法。
【請求項６】
請求項５記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記ゲート電極を上記トレンチの上部を除く部分に形成し、
上記工程（ｇ）は、上記半導体基板のうちトレンチを除く領域を覆う注入マスクを形成した後、半導体基板の主面に垂直な方向から傾いた方向から第２導電型不純物のイオン注入を行なうことにより、上記ポケット領域を上記トレンチの壁面に近い領域のみに形成する，半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
上記工程（ｇ）の後で上記工程（ｆ）の前又は後に、上記トレンチ内の上記ゲート電極の上方に絶縁膜を埋め込む工程をさらに含む，半導体装置の製造方法。
【請求項８】
請求項６又は７記載の半導体装置の製造方法において、
上記工程（ｇ）では、基板面に垂直な方向に対するイオン注入方向の傾き角は、７°〜４５°の範囲にある，半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
上記工程（ｅ）では、２，４又は８ステップのイオン注入を行なう，半導体装置の製造方法。
【請求項１０】
請求項５記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記ゲート電極を上記トレンチの上部を除く部分に形成し、
上記工程（ｆ）と上記工程（ｇ）との前又は後、あるいは、上記工程（ｆ）と上記工程（ｇ）との間に、上記トレンチ内の上記ゲート電極の上方に絶縁膜を埋め込む工程をさらに含み、
上記工程（ｇ）は、上記半導体基板全体に第２導電型不純物のイオン注入を行なうことにより、上記ポケット領域を上記第２の半導体領域と第３の半導体領域との間の領域全体に亘って形成する，半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
上記工程（ｅ）の後で上記工程（ｆ）の前又は後に、上記トレンチ内の上記ゲート電極の上方に絶縁膜を埋め込む工程をさらに含む，半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチＭＩＳ(Metal-Insulator-Semiconductor)ゲート構造を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体基板中にトレンチ（trench：溝）を形成し、トレンチ内にゲート電極を埋め込んで形成されるトレンチゲート構造は、ＩＧＢＴ(Insulated Gate Bipolar Transistor)やＭＩＳＦＥＴ(Field Effect Transistor)等の半導体装置に応用され、特に電力用等の用途には有利な構造である。例えば、トレンチゲート構造を有するＩＧＢＴは、ＭＩＳＦＥＴの高入力インピーダンス特性とバイポーラ・トランジスタの低飽和電圧特性とを併せ持ち、無停電電源装置や各種のモータ駆動装置等に広範囲で利用されている。
【０００３】
図８は、特許文献１に開示されている従来のトレンチＭＯＳゲート構造を有する半導体装置の斜視図である。同図に示すように、従来の半導体装置は、シリコン基板に形成されたＮ型ベース層１０１と、Ｎ型ベース層１０１の上に設けられたＰ型ベース層１０２と、Ｐ型ベース層１０２内に選択的に形成されたＮ型ソース領域１０３と、トレンチＴの内壁面に形成されたゲート絶縁膜１０４と、トレンチＴ内に埋め込まれたゲート電極１０５と、トレンチＴ内におけるゲート電極１０５の上に形成された絶縁膜１０６と、絶縁膜６の上方に設けられたエミッタ電極１０７と、Ｎ型ベース層１０１の下面に設けられたＰ型コレクタ層１０８と、Ｐ型コレクタ層１０８にコンタクトするコレクタ電極１０９とを備えている。また、トレンチＴの側壁のチャネル部にＰ型チャネル層１１２が形成されている。
【０００４】
このようにして得られるトレンチＭＩＳゲート構造を有する半導体装置（ＭＩＳＦＥＴ）では、オン抵抗の低減と高集積化が可能である。
【特許文献１】特開２００３−１７６９９（要約書）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体集積回路装置の微細化が進んでゲート長が小さくなると、チャネル長を小さくするためにウェル注入の低加速電圧を低下させ、拡散長を抑制するためにウェル注入の際のドーズ量を低減するなどの工夫が必要である。また、インパクトイオン化現象の抑制とトレンチ底部のゲート絶縁膜に印加される電界強度の低減のために、さらなるウェル注入の際のドーズ量の低減が必要である。その結果、従来のトレンチゲート構造を有する半導体装置においては、パンチスルー耐圧の低下としきい値電圧Ｖｔの制御範囲の縮小という不具合が生じる。
【０００６】
本発明の目的は、インパクトイオン化現象やトレンチ底部のゲート絶縁膜に印加される電界強度を強めることなく、素子のパンチスルー耐圧の向上と、しきい値電圧の制御範囲を拡大しうるトレンチゲート構造を有する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、基板の裏面領域に第１導電型の第１の半導体領域を、基板内における第１の半導体領域の上方に第２導電型の第２の半導体領域を、板基内における第２の半導体領域の上に第１導電型の第３の半導体領域を形成するとともに、第２及び第３の半導体領域を通過して第１の半導体領域に到達するトレンチを形成し、トレンチ内にゲート絶縁膜とゲート電極とが形成された半導体装置を前提としている。そして、トレンチの側方における電流が流れる第２の半導体領域と第３の半導体領域との間に、第２の半導体領域よりも高ピーク濃度の第２導電型不純物を含むポケット領域を設けたものである。
【０００８】
これにより、電流が流れる領域の不純物のピーク濃度がピンポイントで増大し、電流が流れる領域における障壁が高くなり、第１導電型領域と第３の半導体領域との間に高電圧を印加した場合にも、パンチスルーが生じにくく、パンチスルー耐圧を向上することが可能となる。また、ポケット領域のピーク濃度に応じてしきい値電圧を制御することが可能であるので、しきい値電圧の制御範囲の自由度を拡大することも可能である。さらに、ポケット領域は、第２，第３の半導体領域間のＰＮ接合部の不純物分布に影響を及ぼさないので、ＰＮ接合部の空乏層の拡がりへの影響がない。よって、インパクトイオン化現象やトレンチ底部のゲート絶縁膜に印加される電界の強度を強めることがなく、パンチスルー耐圧の向上と、しきい値電圧の制御範囲の拡大とを図りうる半導体装置の提供を図ることができる。
【０００９】
トレンチ内に、ゲート電極を覆う絶縁膜をさらに備えることが好ましい。
【００１０】
ポケット領域がトレンチの壁面に近い領域のみに形成されていることにより、トレンチの壁面に近い部分のみに第２導電型不純物のピーク濃度部が存在することになる。
【００１１】
ポケット領域が第２，第３の半導体領域間の領域全体に亘って形成されていることにより、第２導電型不純物が主面に平行な方向に均一に分布した構造が得られる。
【００１２】
本発明の半導体装置の製造方法は、裏面側から順に第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とが形成された半導体基板を選択的に堀り込んで、トレンチを形成し、トレンチ内にゲート絶縁膜及びゲート電極を形成した後、イオン注入法により、第２の半導体領域の上部に第１導電型の第３の半導体領域を、第２の半導体領域と上記第３の半導体領域の間に、第２の半導体領域よりも高ピーク濃度のポケット領域をそれぞれ形成する方法である。
【００１３】
この方法により、上述のようなパンチスルー耐圧の向上と、しきい値電圧の制御範囲の拡大とを図りうる半導体装置を容易に製造することができる。
【００１４】
ポケット領域は、トレンチの側面からの斜めイオン注入法を利用して、トレンチの側面に近い領域のみに形成してもよいし、基板全体へのイオン注入により、第２，第３の半導体領域間の領域全体に形成してもよい。
【００１５】
また、トレンチ内のゲート電極の上方に絶縁膜を埋め込む工程をさらに含むことが好ましい。
【００１６】
斜めイオン注入法を用いる場合は、基板面に垂直な方向に対するイオン注入方向の傾き角は、７°〜４５°の範囲にあることが好ましく、２，４又は８ステップのイオン注入を行なうことが好ましい。
【発明の効果】
【００１７】
本発明の半導体装置又はその製造方法によると、パンチスルー耐圧の向上と、しきい値電圧の制御範囲の拡大とを図りうる半導体装置の提供を図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の各実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。なお、以下に示す各実施形態においては、一例として縦型トレンチゲート構造を有するＭＩＳＦＥＴを挙げているが、本発明は、縦型トレンチＩＧＢＴ，縦型ＭＩＳＦＥＴ，横型トレンチＭＩＳＦＥＴ等のトレンチＭＩＳゲート構造を有する半導体装置全般に適用できる。また、以下の説明においては、一例として第１導電型をＰ型、第２導電型をＮ型とするが、第１導電型がＮ型で第２導電型がＰ型であってもよい。
【００１９】
（第１の実施形態）
−半導体装置の構造−
図１（ａ），（ｂ）は、第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図、及びI−I線に示す断面に沿った不純物濃度プロファイルを示す図である。なお、図１（ａ）においては、構造を見やすくするために、図４（ｃ）に示すシリサイド層１０の表示が省略されている。
【００２０】
図１（ａ）に示すように、本実施形態の半導体装置は、シリコン基板Ｓに形成されたＰ型ドレイン領域と、高濃度Ｐ型ドレイン領域２上に設けられた低濃度Ｐ型ドレイン領域（ＥＰＩ）１と、低濃度ドレイン領域１の上方に形成された高濃度Ｐ型ソース領域８と、高濃度Ｐ型ソース領域８と低濃度Ｐ型ドレイン領域（ＥＰＩ）１との間に形成されたＮ型基板領域３とを備えている。また、ゲート電極を形成するためのトレンチＴが、選択的に形成されており、トレンチＴ内部には、ゲート絶縁膜４とゲート電極５が形成されている。さらに、そのゲート電極５の上には、トレンチＴを塞ぐように埋め込み絶縁膜７が形成されている。また、シリコン基板Ｓの表面領域におけるトレンチＴと高濃度Ｐ型ソース領域８とを除く領域には、高濃度Ｎ型基板領域９が形成されている。そして、図１（ａ）には示されていないが、図４（ｃ）に示すように、高濃度Ｐ型ソース領域８の表面上には、シリサイド膜からなるソース電極１０が形成されている。
【００２１】
ここで、本実施形態においては、トレンチＴの側壁に沿った領域のうち、Ｎ型基板領域３と高濃度Ｐ型ソース領域８との間には、Ｎ型ポケット領域６が形成されている。すなわち、本実施形態の半導体装置においては、図８に示す従来のトレンチゲート構造半導体装置とは異なり、Ｎ型ポケット領域６を備えている点が特徴の１つである。
【００２２】
図１（ｂ）は、シリコン基板Ｓ内のトレンチ深さ方向に垂直な方向でＮ型ポケット領域６及び高濃度Ｐ型ソース領域８を通る断面における不純物分布を表している。図１（ｂ）に示すように、Ｎ型ポケット領域６の不純物濃度のピーク部は、ゲート絶縁膜４に近接している。
【００２３】
図２は、シリコン基板Ｓ内のトレンチ側壁に沿った深さ方向である図１（ａ）のII−II線に示す断面における不純物濃度プロファイルを示す図である。図２の横軸は、図１（ａ）におけるシリコン基板Ｓの上面からトレンチＴの側壁に沿って下方に進む深さを表し、縦軸は不純物濃度を表している。また、図２において、Ｐｓは高濃度Ｐ型ソース領域８のＰ型不純物濃度プロファイルを表し、ＮｓｕｂはＮ型基板領域３のＮ型不純物濃度プロファイルを表し、Ｐｄは低濃度Ｐ型ドレイン領域（ＥＰＩ）１のＰ型不純物濃度プロファイルを表している。つまり、Ｐ型不純物の濃度及びＮ型不純物の濃度共に、図２の上方に向かうほど高濃度になっている。また、図２のＮ型基板領域３における破線は、本実施形態におけるＮ型ポケット領域６のＮ型不純物濃度プロファイルを示し、点線はＮ型ポケット領域６が形成されていないとしたときのＮ型基板領域３におけるＮ型不純物濃度プロファイルを示している。つまり、図２の点線部分は、図８に示す従来の半導体装置においては、Ｐ型チャネル領域１１２におけるＰ型不純物濃度プロファイルに相当する。
【００２４】
図２から分かるように、本実施形態の半導体装置においては、図８に示す従来のトレンチゲート構造を有する半導体装置に対して、Ｎ型ポケット領域６が形成されていることにより、Ｎ型基板領域３のチャネル領域に相当する部分の不純物のピーク濃度をピンポイントで増大させている。
【００２５】
したがって、本実施形態の半導体装置によれば、Ｎ型ポケット領域６を形成することにより、図２に示したように、ソース・ドレイン間のチャネル領域における障壁が高くなり、ドレインに高電圧を印加した場合にも、パンチスルーが生じにくく、パンチスルー耐圧を向上することが可能である。
【００２６】
また、図２の破線で示されるＮ型ポケット領域６のピーク濃度に応じてしきい値電圧Ｖｔを制御することが可能であるので、しきい値電圧Ｖｔの制御範囲の自由度を拡大することも可能である。
【００２７】
さらに、Ｎ型ポケット領域６は、低濃度ドレイン領域１−Ｎ型基板領域３間のＰＮ接合部の不純物分布に影響を及ぼさないので、低濃度ドレイン領域１−Ｎ型基板領域３間のＰＮ接合部の空乏層の拡がりへの影響がない。
【００２８】
よって、本実施形態のトレンチ構造を有する半導体装置により、インパクトイオン化現象やトレンチ底部のゲート絶縁膜４に印加される電界の強度を強めることがなく、ＭＩＳＦＥＴのパンチスルー耐圧の向上と、しきい値電圧Ｖｔの制御範囲を拡大することができ、トランジスタの微細化も実現することができる。
【００２９】
−製造工程−
図３（ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程の前半部分を示す断面図である。図４（ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程の後半部分を示す断面図である。
【００３０】
まず、図３（ａ）に示す工程で、濃度が約３×１０19ｃｍ-3のＰ型不純物を含む高濃度Ｐ型ドレイン領域２（厚さ１００ｎｍ）と、濃度が約３×１０16ｃｍ-3のＰ型不純物を含む低濃度Ｐ型ドレイン領域１（厚さ５ｎｍ）とを形成した後、イオン注入法により、注入エネルギー６００ｋｅＶ，ドーズ量１．５×１０13ｃｍ-2の条件で、低濃度Ｐ型ドレイン領域１の上部にＮ型不純物のイオン注入を行なって、深さ１μｍのＮ型基板領域３を形成する。その後、トレンチ部開口用のマスク酸化膜１１を形成した後、ドライエッチング法により、Ｎ型基板領域３を貫通してＰ型ドレイン領域１の深さ１．３μｍの部位まで達するトレンチＴ（幅２５０ｎｍ）を形成する。
【００３１】
次に、図３（ｂ）に示す工程で、トレンチＴの壁面を平滑化するために、トレンチＴの壁面に犠牲酸化膜を形成した後、ウェットエッチにより犠牲酸化膜を除去する。その後、熱酸化法により、トレンチＴの壁面上に、厚さ３０ｎｍのゲート絶縁膜４を形成する。
【００３２】
次に、図３（ｃ）に示す工程で、基板上に、ゲート電極５となる厚さ４００ｎｍのポリシリコン膜（図示せず）を堆積した後、ポリシリコン膜にＰ型不純物イオンを注入する。その後、ポリシリコン膜をエッチバックすることにより、トレンチＴの上部を除く部分にポリシリコン膜を埋め込んで、ゲート電極５を形成する。この時、シリコン基板の上面から、ゲート電極５の上面までの高低差は約２００〜５００ｎｍの範囲にあることが望ましい。
【００３３】
次に、図４（ａ）に示す工程で、トレンチＴの上方を開口したシリコン酸化膜などからなる注入マスク１１を形成した後、シリコン基板とゲート電極５との高低差を利用して、トレンチＴの側壁からゲート絶縁膜４を通ってシリコン基板の内部へ入るように、かつゲート電極５の上部及びゲート絶縁膜４を突き抜けてシリコン基板の内部へ入るように、Ｎ型不純物（ヒ素またはリン）のイオンを斜め方向から注入してＮ型ポケット領域６を形成する。この時、基板面に垂直な方向に対するイオン注入方向の傾き角は、７°〜４５°の範囲にあることが望ましい。さらに、非対称な不純物分布になることを避けるために、２ステップ又は４ステップ又は８ステップ注入であることが望ましい。リンの場合には、注入エネルギーが４００ｋｅＶで、ドーズ量が２×１０13ｃｍ-2であって、注入角が２０°の４回転注入であることが望ましい。この工程は、次の図４（ｂ）に示す工程の後に行なってもよいが、本実施形態においては、絶縁膜７の形成の前であることが必要である。
【００３４】
次に、図４（ｂ）に示す工程で、ＢＰＳＧ膜を堆積した後、ＢＰＳＧ膜をリフローするための熱処理（８５０℃）を行なう。その後、ＢＰＳＧ膜をエッチバックして、トレンチＴ内のゲート電極５上に埋め込み絶縁膜７を形成して蓋をする。この後、図４（ｂ）の断面には示されていないが、フォトレジストマスクを用いて、選択的に図１（ａ）に示されている高濃度Ｎ型基板領域９をイオン注入法により形成する。
【００３５】
その後、図４（ｃ）に示す工程で、高濃度Ｎ型基板領域９を覆うフォトレジストマスクを用いて、注入エネルギー６０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件で、ボロンイオンを注入して、選択的に高濃度Ｐ型ソース領域８を形成する。さらに、高濃度Ｐ型ソース領域８と高濃度Ｎ型基板領域９とを覆うようにシリサイド領域１０（図１（ａ）には図示されていない）を形成する。
【００３６】
その後の工程の図示は省略するが、基板上に、層間絶縁膜やコンタクトプラグ、コンタクトプラグに接続される配線を周知の技術を用いて形成する。
【００３７】
本実施形態の製造工程によれば、図４（ａ）に示す工程で、トレンチＴの壁部の段差を利用して、斜め方向からイオン注入を行なうことにより、ごく限られた範囲のみにＮ型ポケット領域６を形ができる。よって、パンチスルー耐圧の向上と、しきい値電圧Ｖｔの制御範囲の拡大と、微細化とに適した半導体装置の製造方法を提供することができる。
【００３８】
（第２の実施形態）
−半導体装置の構造−
図６（ａ），（ｂ）は、第２の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図、及びVI−VI線に示す断面に沿った不純物濃度プロファイルを示す図である。なお、図５（ａ）においては、構造を見やすくするために、図５（ｃ）に示すシリサイド層１０の表示が省略されている。本実施形態の半導体装置の構造は、Ｎ型ポケット領域６を除くと、基本的に第１の実施形態（図１（ａ）参照）と同じ構成なので、同じ構造を有する部分の説明は省略する。
【００３９】
図６（ａ）に示すように、本実施形態の半導体装置においては、Ｎ型基板領域３と高濃度Ｐ型ソース領域８との間の領域全体に、Ｎ型ポケット領域６Ｂが形成されている。すなわち、本実施形態の半導体装置においては、図１（ａ）に示す第１の実施形態の半導体装置とは異なり、基板の主面に平行に延びる平板状のＮ型ポケット領域６Ｂを備えている点が特徴の１つである。
【００４０】
図６（ｂ）は、シリコン基板Ｓ内のトレンチ深さ方向に垂直な方向でＮ型ポケット領域６Ｂを通る断面における不純物分布を表している。図６（ｂ）に示すように、本実施形態においては、Ｎ型ポケット領域６Ｂの不純物濃度は、実質的に一定である。
【００４１】
図７は、シリコン基板Ｓ内のトレンチ側壁に沿った深さ方向である図６（ａ）のVII−VII線に示す断面における不純物濃度プロファイルを示す図である。図７の横軸は、図６（ａ）におけるシリコン基板Ｓの上面からトレンチＴの側壁に沿って下方に進む深さを表し、縦軸は不純物濃度を表している。また、図７において、Ｐｓは高濃度Ｐ型ソース領域８のＰ型不純物濃度プロファイルを表し、ＮｓｕｂはＮ型基板領域３のＮ型不純物濃度プロファイルを表し、Ｐｄは低濃度Ｐ型ドレイン領域（ＥＰＩ）１のＰ型不純物濃度プロファイルを表している。つまり、Ｐ型不純物の濃度及びＮ型不純物の濃度共に、図７の上方に向かうほど高濃度になっている。また、図７のＮ型基板領域３における破線は、本実施形態におけるＮ型ポケット領域６のＮ型不純物濃度プロファイルを示し、点線はＮ型ポケット領域６Ｂが形成されていないとしたときのＮ型基板領域３におけるＮ型不純物濃度プロファイルを示している。つまり、図７の点線部分は、図８に示す従来の半導体装置においては、Ｐ型チャネル領域１１２におけるＰ型不純物濃度プロファイルに相当する。
【００４２】
図７から分かるように、本実施形態の半導体装置においても、図８に示す従来のトレンチゲート構造を有する半導体装置に対して、Ｎ型ポケット領域６Ｂが形成されていることにより、Ｎ型基板領域３のチャネル領域に相当する部分の不純物のピーク濃度をピンポイントで増大させている。
【００４３】
したがって、本実施形態の半導体装置によれば、Ｎ型ポケット領域６Ｂを形成することにより、図７に示したように、ソース・ドレイン間のチャネル領域における障壁が高くなり、ドレインに高電圧を印加した場合にも、パンチスルーが生じにくく、パンチスルー耐圧を向上することが可能である。
【００４４】
また、図７の破線で示されるＮ型ポケット領域６のピーク濃度に応じてしきい値電圧Ｖｔを制御することが可能であるので、しきい値電圧Ｖｔの制御範囲の自由度を拡大することも可能である。
【００４５】
さらに、Ｎ型ポケット領域６Ｂは、低濃度ドレイン領域１−Ｎ型基板領域３間のＰＮ接合部の不純物分布に影響を及ぼさないので、低濃度ドレイン領域１−Ｎ型基板領域３間のＰＮ接合部の空乏層の拡がりへの影響がない。
【００４６】
よって、本実施形態のトレンチ構造を有する半導体装置により、第１の実施形態と同様に、インパクトイオン化現象やトレンチ底部のゲート絶縁膜４に印加される電界の強度を強めることがなく、ＭＩＳＦＥＴのパンチスルー耐圧の向上と、しきい値電圧Ｖｔの制御範囲の拡大とを図ることができ、さらには、トランジスタの微細化も実現することができる。
【００４７】
−製造工程−
図５（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造工程の後半部分のみを示す断面図である。本実施形態においても、製造工程の前半部分は、第１の実施形態における図３（ａ）〜（ｃ）に示す通りであるので、図示及び説明を省略する。
【００４８】
図５（ａ）に示す工程では、ＢＰＳＧ膜を堆積した後、ＢＰＳＧ膜をリフローするための熱処理（８５０℃）を行なう。その後、ＢＰＳＧ膜をエッチバックして、トレンチＴ内のゲート電極５上に埋め込み絶縁膜７を形成して蓋をする。
【００４９】
次に、図５（ｂ）に示す工程で、シリコン基板Ｓのほぼ全面にシリコン基板の内部へ入るように、Ｎ型不純物（ヒ素またはリン）のイオンをほぼ垂直な方向から注入してＮ型ポケット領域６Ｂを形成する。この時、基板面に垂直な方向に対するイオン注入方向の傾き角は、５°以下の範囲にあることが望ましい。リンの場合には、注入エネルギーが４００ｋｅＶで、ドーズ量が８×１０13ｃｍ-2であって、注入角が０°であることが望ましい。
なお、この工程は、次に示す図５（ｃ）に示す工程の後でもよい。
【００５０】
次に、この後、図５（ｂ）の断面には示されていないが、フォトレジストマスクを用いて、選択的に図６（ａ）に示されている高濃度Ｎ型基板領域９をイオン注入法により形成する。
【００５１】
その後、図５（ｃ）に示す工程で、高濃度Ｎ型基板領域９を覆うフォトレジストマスクを用いて、注入エネルギー６０ｋｅＶ，ドーズ量４×１０15ｃｍ-2の条件で、ボロンイオンを注入して、選択的に高濃度Ｐ型ソース領域８を形成する。さらに、高濃度Ｐ型ソース領域８と高濃度Ｎ型基板領域９とを覆うようにシリサイド領域１０（図６（ａ）には図示されていない）を形成する。
【００５２】
その後の工程の図示は省略するが、基板上に、層間絶縁膜やコンタクトプラグ、コンタクトプラグに接続される配線を周知の技術を用いて形成する。
【００５３】
本実施形態の製造工程によれば、Ｎ型ポケット領域６Ｂの形成を高濃度Ｐ型ソース領域８の形成の前後に施すことで、埋め込み絶縁膜７となるＢＰＳＧ膜をリフローするための熱処理が入らないため、第１の実施形態に比べてＮ型ポケット領域６Ｂの拡散による拡がりを抑制することが可能である。したがって、Ｎ型ポケット領域６Ｂのピークをより急峻に形成することができる。よって、パンチスルー耐圧の向上と、しきい値電圧Ｖｔの制御範囲の拡大と、微細化とに適した半導体装置の製造方法を提供することができる。
【００５４】
上記第１，第２の実施形態においては、本発明をＰチャネル型ＭＩＳＦＥＴに適用した構造の例について説明したが、本発明は、Ｎチャネル型ＭＩＳＦＥＴにも適用することができ、さらにＩＧＢＴにも適用することができる。
【産業上の利用可能性】
【００５５】
本発明の半導体装置は、特に電力等の用途に使用される高耐圧なトレンチＭＩＳゲート構造を有するＭＩＳＦＥＴ，ＩＧＢＴなどの半導体装置として利用することができる。
【図面の簡単な説明】
【００５６】
【図１】（ａ），（ｂ）は、第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図、及びI−I線に示す断面に沿った不純物濃度プロファイルを示す図である。
【図２】シリコン基板Ｓ内のトレンチ側壁に沿った深さ方向である図１（ａ）のII−II線に示す断面における不純物濃度プロファイルを示す図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程の前半部分を示す断面図である。
【図４】（ａ）〜（ｃ）は、第１の実施形態の半導体装置の製造工程の後半部分を示す断面図である。
【図５】（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造工程の後半部分のみを示す断面図である。
【図６】（ａ），（ｂ）は、第２の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図、及びVI−VI線に示す断面に沿った不純物濃度プロファイルを示す図である。
【図７】シリコン基板Ｓ内のトレンチ側壁に沿った深さ方向である図６（ａ）のVII−VII線に示す断面における不純物濃度プロファイルを示す図である。
【図８】従来のトレンチＭＩＳゲート構造を有する半導体装置の構造を示す斜視図である。
【符号の説明】
【００５７】
１    低濃度Ｐ型ドレイン領域（ＥＰＩ）
２    高濃度Ｐ型ドレイン領域
３    Ｎ型基板領域
４    ゲート絶縁膜
５    ゲート電極
６    Ｎ型ポケット領域
６Ｂ  Ｎ型ポケット領域
７    埋め込み絶縁膜
８    高濃度Ｐ型ソース領域
９    高濃度Ｎ型基板領域
１０  シリサイド領域
１１  マスク酸化膜
Ｔ    トレンチ
Ｓ    シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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