(57)【要約】  【課題】  フリップフロップ回路と強誘電体キャパシタとからなる半導体記憶装置の回路規模を削減する。  【解決手段】  ＮＡＮＤゲート１０１の一方の入力端子は強誘電体キャパシタ１０３を介してＮＡＮＤゲート１０４の出力端子に接続されている。ＮＡＮＤゲート１０２の一方の入力端子は強誘電体キャパシタ１０４を介してＮＡＮＤゲート１０１の出力端子に接続されている。強誘電体キャパシタ１０３にはスイッチ１０５が並列に接続されている。また、強誘電体キャパシタ１０４にはスイッチ１０６がやはり並列に接続されている。スイッチ１０５、１０６が導通状態にあれば半導体記憶装置１はＳＲフリップフロップ回路として動作する。  【選択図】  図１
2005295226.tif 000002
【特許請求の範囲】
【請求項１】
２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、
２つの強誘電体キャパシタと２つのスイッチとを備え、
第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、
第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、
前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、
前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている
ことを特徴とする半導体記憶装置。
【請求項２】
２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、
スイッチと強誘電体キャパシタとを直列に接続した直列回路を偶数個と、
第１のＮＡＮＤゲートの出力端子と第２のＮＡＮＤゲートの一方の入力端子とを接続する第１のスイッチと、
第２のＮＡＮＤゲートの出力端子と第１のＮＡＮＤゲートの一方の入力端子とを接続する第２のスイッチとを備え、
前記偶数個の直列回路のうち半数は前記第１のスイッチに並列に接続され、
前記偶数個の直列回路の他の半数は前記第２のスイッチに並列に接続されている
ことを特徴とする半導体記憶装置。
【請求項３】
２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、
複数の強誘電体キャパシタを直列に接続した第１の直列回路と、
前記第１の直列回路に含まれる強誘電体キャパシタと同数の強誘電体キャパシタを直列に接続した第２の直列回路と、
前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの総数と同数のスイッチとを備え、
第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の直列回路を介して接続され、
第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の直列回路を介して接続され、
前記スイッチはそれぞれが前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの各個に並列に接続されている
ことを特徴とする半導体記憶装置。
【請求項４】
前記２つのＮＡＮＤゲートの出力端子のうち他方のＮＡＮＤゲートの入力端子に接続されている方の出力端子は、スイッチを介して互いに接続されている
ことを特徴とする請求項１から請求項３のいずれかに記載の半導体記憶装置。
【請求項５】
２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備え、第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置にデータを書き込むデータ書き込み方法であって、
前記２つのＮＡＮＤゲートの出力レベルが略同一となるように前記ＮＡＮＤゲートに信号を入力する出力レベル調整ステップと、
前記ＮＡＮＤゲートの出力レベルを分極状態として記憶すべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、
ＮＡＮＤゲートの電源電圧を変化させることによって、前記強誘電体キャパシタに前記出力レベルを記憶させる記憶ステップと
を含むことを特徴とするデータ書き込み方法。
【請求項６】
２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備え、第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記２つのＮＡＮＤゲートの出力レベルが略同一となるように前記ＮＡＮＤゲートに信号を入力する出力レベル調整ステップと、
分極状態として記憶しているデータを読み出されるべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、
ＮＡＮＤゲートの電源電圧を与えることによって、強誘電体キャパシタの分極状態に応じたレベルの出力信号をＮＡＮＤゲートに出力させる出力ステップと
を含むことを特徴とするデータ読み出し方法。
【請求項７】
２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、
２つの強誘電体キャパシタと２つのスイッチとを備え、
第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、
第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、
前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、
前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている
ことを特徴とする半導体記憶装置。
【請求項８】
２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、
スイッチと強誘電体キャパシタとを直列に接続した直列回路を偶数個と、
第１のＮＯＲゲートの出力端子と第２のＮＯＲゲートの一方の入力端子とを接続する第１のスイッチと、
第２のＮＯＲゲートの出力端子と第１のＮＯＲゲートの一方の入力端子とを接続する第２のスイッチとを備え、
前記偶数個の直列回路のうち半数は前記第１のスイッチに並列に接続され、
前記偶数個の直列回路の他の半数は前記第２のスイッチに並列に接続されている
ことを特徴とする半導体記憶装置。
【請求項９】
２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、
複数の強誘電体キャパシタを直列に接続した第１の直列回路と、
前記第１の直列回路に含まれる強誘電体キャパシタと同数の強誘電体キャパシタを直列に接続した第２の直列回路と、
前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの総数と同数のスイッチとを備え、
第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の直列回路を介して接続され、
第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の直列回路を介して接続され、
前記スイッチはそれぞれが前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの各個に並列に接続されている
ことを特徴とする半導体記憶装置。
【請求項１０】
前記２つのＮＯＲゲートの出力端子のうち他方のＮＯＲゲートの入力端子に接続されている方の出力端子は、スイッチを介して互いに接続されている
ことを特徴とする請求項７から請求項９のいずれかに記載の半導体記憶装置。
【請求項１１】
２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備え、第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置にデータを書き込むデータ書き込み方法であって、
前記２つのＮＯＲゲートの出力レベルが略同一となるように前記ＮＯＲゲートに信号を入力する出力レベル調整ステップと、
前記ＮＯＲゲートの出力レベルを分極状態として記憶すべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、
ＮＯＲゲートの電源電圧を変化させることによって、前記強誘電体キャパシタに前記出力レベルを記憶させる記憶ステップと
を含むことを特徴とするデータ書き込み方法。
【請求項１２】
２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備え、第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置からデータを読み出すデータ読み出し方法であって、
前記２つのＮＯＲゲートの出力レベルが略同一となるように前記ＮＯＲゲートに信号を入力する出力レベル調整ステップと、
分極状態として記憶しているデータを読み出されるべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、
ＮＯＲゲートの電源電圧を与えることによって、強誘電体キャパシタの分極状態に応じたレベルの出力信号をＮＯＲゲートに出力させる出力ステップと
を含むことを特徴とするデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フリップフロップ回路と強誘電体キャパシタとからなる半導体記憶装置、そのデータ書き込み方法及びデータ読み出し方法に関し、特に、かかる半導体記憶装置の回路規模を削減する技術に関する。
【背景技術】
【０００２】
近年、様々な分野に適用されているディジタル集積回路は、組み合わせ論理回路やクロック同期型レジスタ、或いはメモリといった記憶素子が含まれている。レジスタに用いられる記憶素子は、ＳＲＡＭ（Static Random Access Memory）等の揮発性メモリを組み合わされてなるものが多く、電源が遮断されると記憶データが失われる。
このような問題に対して、例えば、ＳＲＡＭセルのクロスカップル部に強誘電体キャパシタを接続した不揮発性フリップフロップ回路が開発されている（特許文献１〜４を参照。）。当該不揮発性フリップフロップ回路は、通常はＳＲＡＭとしてとして動作し、電源遮断時には接点情報を強誘電体キャパシタに記録する。これによって揮発性メモリの高速な動作特性と、不揮発性とを兼ね備えた記憶素子を実現することができる。
【０００３】
以上は、もっぱら記憶素子の不揮発化に関する技術であるが、更に、論理素子についても論理演算の途中結果を電源状態に依らず保持するために、不揮発性のＪＫフリップフロップ回路（JK flip-flop）、Ｄフリップフロップ回路（Delay flip-flop）、Ｔフリップフロップ回路（Toggle flip-flop）等が開発されている（特許文献５を参照。）。これらの論理素子は、強誘電体キャパシタを接続した不揮発ＳＲフリップフロップ回路（Set Reset flip-flop）を応用することにより不揮発性を実現している。
【特許文献１】米国特許第４、８０９、２２５号公報
【特許文献２】米国特許第４、９７４、２０４号公報
【特許文献３】米国特許第５、１９８、７０６号公報
【特許文献４】特許第３、１２１、８６２号公報
【特許文献５】特開２００３−６０４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述のような不揮発性フリップフロップ回路には、強誘電体キャパシタの書き込みや読み出しに用いるプレート線に強誘電体キャパシタが接続される。図Ｘは、従来技術に係る不揮発性フリップフロップ回路の回路構成を示す図である。図Ｘに示されるように、従来技術に係る不揮発性フリップフロップ回路は、ＮＡＮＤ素子、強誘電体キャパシタ及び駆動回路を備えている。駆動回路は、プレート線によって強誘電体キャパシタに接続されている。
【０００５】
不揮発性フリップフロップ回路は、電源遮断時には、駆動回路によって強誘電体キャパシタに書き込み電圧を印加してＮＡＮＤ素子の出力状態を記憶させる。また、強誘電体キャパシタからデータを読み出す際には、駆動回路が強誘電体キャパシタに読み出し電圧を印加する。
周知の通り強誘電体キャパシタは比誘電率が高く、プレート線の負荷容量が大きなものとなる。このため、駆動回路自体も大規模化せざるを得ず、通常、半導体チップのチップ面積の４分の１程度にもなっている。
【０００６】
これに対して、プレート線の不可容量を軽減するために分離回路をプレート線と強誘電体キャパシタの間に挿入しても、メモリセルが多数に上る場合にはスイッチやその分離回路制御線などが膨大となり、回路規模を削減することができない。
本発明は、上述のような問題に鑑みて為されたものであって、フリップフロップ回路と強誘電体キャパシタとからなる半導体記憶装置であって、より回路規模が削減された半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明に係る半導体記憶装置は、２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、２つの強誘電体キャパシタと２つのスイッチとを備え、第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されていることを特徴とする。
【発明の効果】
【０００８】
このようにすれば、フリップフロップ回路と強誘電体キャパシタとからなる半導体記憶装置の回路規模を削減することができる。
また、本発明に係る半導体記憶装置は、２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、スイッチと強誘電体キャパシタとを直列に接続した直列回路を偶数個と、第１のＮＡＮＤゲートの出力端子と第２のＮＡＮＤゲートの一方の入力端子とを接続する第１のスイッチと、第２のＮＡＮＤゲートの出力端子と第１のＮＡＮＤゲートの一方の入力端子とを接続する第２のスイッチとを備え、前記偶数個の直列回路のうち半数は前記第１のスイッチに並列に接続され、前記偶数個の直列回路の他の半数は前記第２のスイッチに並列に接続されていることを特徴とする。
【０００９】
このようにすれば、複数の情報を不揮発に格納できるため高速に揮発メモリ部に情報を再生することが可能である。
また、本発明に係る半導体記憶装置は、２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、複数の強誘電体キャパシタを直列に接続した第１の直列回路と、前記第１の直列回路に含まれる強誘電体キャパシタと同数の強誘電体キャパシタを直列に接続した第２の直列回路と、前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの総数と同数のスイッチとを備え、第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の直列回路を介して接続され、第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の直列回路を介して接続され、前記スイッチはそれぞれが前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの各個に並列に接続されていることを特徴とする。
【００１０】
このようにすれば、メモリアクセス時に２個のＮＡＮＤゲートをセンスアンプとして用いるので、駆動回路とプレート線が必要なくなり回路規模が小さくすることが可能である。このようにすることで複数の情報を不揮発に格納できるため高速に揮発メモリ部に情報を再生することが可能である。
また、本発明に係る半導体記憶装置は、前記２つのＮＡＮＤゲートの出力端子のうち他方のＮＡＮＤゲートの入力端子に接続されている方の出力端子は、スイッチを介して互いに接続されていることを特徴とする。
【００１１】
このようにすることで、浮動接点の電位を等しくする効果を生むため、安定した読み出しが可能になる。
また、本発明に係るデータ書き込みは、２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備え、第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置にデータを書き込むデータ書き込み方法であって、前記２つのＮＡＮＤゲートの出力レベルが略同一となるように前記ＮＡＮＤゲートに信号を入力する出力レベル調整ステップと、前記ＮＡＮＤゲートの出力レベルを分極状態として記憶すべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、ＮＡＮＤゲートの電源電圧を変化させることによって、前記強誘電体キャパシタに前記出力レベルを記憶させる記憶ステップとを含むことを特徴とする。
【００１２】
また、本発明に係るデータ読み出し方法は、２つの２入力ＮＡＮＤゲートを含むＳＲフリップフロップ回路を備え、第１のＮＡＮＤゲートの出力端子は第２のＮＡＮＤゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＡＮＤゲートの出力端子は第１のＮＡＮＤゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置からデータを読み出すデータ読み出し方法であって、前記２つのＮＡＮＤゲートの出力レベルが略同一となるように前記ＮＡＮＤゲートに信号を入力する出力レベル調整ステップと、分極状態として記憶しているデータを読み出されるべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、ＮＡＮＤゲートの電源電圧を与えることによって、強誘電体キャパシタの分極状態に応じたレベルの出力信号をＮＡＮＤゲートに出力させる出力ステップとを含むことを特徴とする。
【００１３】
このようにすれば、記憶保持素子とセンスアンプ機能をひとつの回路で達成でき、回路規模増加を抑えることが可能である。
また、本発明に係る半導体装置は、２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、２つの強誘電体キャパシタと２つのスイッチとを備え、第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されていることを特徴とする。
【００１４】
また、本発明に係る半導体装置は、２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、スイッチと強誘電体キャパシタとを直列に接続した直列回路を偶数個と、第１のＮＯＲゲートの出力端子と第２のＮＯＲゲートの一方の入力端子とを接続する第１のスイッチと、第２のＮＯＲゲートの出力端子と第１のＮＯＲゲートの一方の入力端子とを接続する第２のスイッチとを備え、前記偶数個の直列回路のうち半数は前記第１のスイッチに並列に接続され、前記偶数個の直列回路の他の半数は前記第２のスイッチに並列に接続されていることを特徴とする。
【００１５】
このようにすれば、複数の情報を不揮発に格納できるため高速に揮発メモリ部に情報を再生することが可能である。
また、本発明に係る半導体装置は、２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備える半導体記憶装置であって、複数の強誘電体キャパシタを直列に接続した第１の直列回路と、前記第１の直列回路に含まれる強誘電体キャパシタと同数の強誘電体キャパシタを直列に接続した第２の直列回路と、前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの総数と同数のスイッチとを備え、第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の直列回路を介して接続され、第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の直列回路を介して接続され、前記スイッチはそれぞれが前記第１の直列回路と前記第２の直列回路とに含まれる強誘電体キャパシタの各個に並列に接続されていることを特徴とする。
【００１６】
このようにすれば、複数の情報を不揮発に格納できるため高速に揮発メモリ部に情報を再生することが可能である。このようにすることで複数の情報を不揮発に格納できるため高速に揮発メモリ部に情報を再生することが可能である。
また、本発明に係る半導体記憶装置は、前記２つのＮＯＲゲートの出力端子のうち他方のＮＯＲゲートの入力端子に接続されている方の出力端子は、スイッチを介して互いに接続されていることを特徴とする。
【００１７】
このようにすれば、浮動接点の電位を等しくする効果を生むため、安定した読み出しが可能になる。
また、本発明に係るデータ書き込み方法は、２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備え、第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置にデータを書き込むデータ書き込み方法であって、前記２つのＮＯＲゲートの出力レベルが略同一となるように前記ＮＯＲゲートに信号を入力する出力レベル調整ステップと、前記ＮＯＲゲートの出力レベルを分極状態として記憶すべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、ＮＯＲゲートの電源電圧を変化させることによって、前記強誘電体キャパシタに前記出力レベルを記憶させる記憶ステップとを含むことを特徴とする。
【００１８】
このようにすれば、特別な駆動回路が不要になり、回路規模が縮小できる。
また、本発明に係るデータ読み出し方法は、２つの２入力ＮＯＲゲートを含むＳＲフリップフロップ回路を備え、第１のＮＯＲゲートの出力端子は第２のＮＯＲゲートの一方の入力端子に第１の強誘電体キャパシタを介して接続され、第２のＮＯＲゲートの出力端子は第１のＮＯＲゲートの一方の入力端子に第２の強誘電体キャパシタを介して接続され、前記第１の強誘電体キャパシタには第１のスイッチが並列に接続され、前記第２の強誘電体キャパシタには第２のスイッチが並列に接続されている半導体記憶装置からデータを読み出すデータ読み出し方法であって、前記２つのＮＯＲゲートの出力レベルが略同一となるように前記ＮＯＲゲートに信号を入力する出力レベル調整ステップと、分極状態として記憶しているデータを読み出されるべき強誘電体キャパシタに並列に接続されているスイッチを非導通状態とする強誘電体キャパシタ選択ステップと、ＮＯＲゲートの電源電圧を与えることによって、強誘電体キャパシタの分極状態に応じたレベルの出力信号をＮＯＲゲートに出力させる出力ステップとを含むことを特徴とする。
【００１９】
このようにすれば、特別な駆動回路が不要になり、回路規模が縮小できる。
以上のように本発明によれば、順序回路の基本素子であるＳＲフリップフロップを、電源を遮断しても情報が失われることがない不揮発性メモリとすることができる。
また、強誘電体キャパシタをフリップフロップ回路内に組み込むことで、従来は必要でとされていた駆動回路が不要になるので、回路規模を削減することができ、高集積化が可能となる。
【００２０】
また、データ読み出し時においては、クロスカップルされたセンスアンプの役割をフリップフロップ自身が行うので、基本セルはセンスアンプとしても機能することができる。
更に、従来技術で外部からの制御信号を入力するために配線が必要だが、内部回路に印加する電源電圧の値を変動させることで、強誘電体キャパシタにデータを書き込んだり、強誘電体キャパシタからデータを読み出したりすることができる。
【００２１】
また、クロスカップル部を短絡するスイッチを接続するので、読み出し時にはクロスカップル部を等電位にすることができ、読み出し精度を向上させることができる。
また、ひとつのＳＲフリップフロップ回路について複数のデータを記憶しておきたい場合も、そのための駆動回路を増加させる必要がなく、強誘電体キャパシタを追加するだけでかかる要請に応えることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係る半導体記憶装置、データ書き込み方法及びデータ読み出し方法の実施の形態について、図面を参照しながら説明する。
［１］  第１の実施の形態
本実施の形態に係る半導体記憶装置は、ＳＲフリップフロップ回路を応用した記憶装置であって、通常は論理回路として高速に動作する一方、外部から制御信号を受け付けて電圧状態を記憶する。
【００２３】
［１−１］  回路構成
図１は、本実施の形態に係る半導体記憶装置の回路構成を示す回路図である。図１に示されるように、半導体記憶装置１は、ＮＡＮＤゲート１０１、１０２、強誘電体キャパシタ１０３、１０４、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor。以下、単に「スイッチ」という。）１０５、１０６を備えている。
【００２４】
ＮＡＮＤゲート１０１、１０２はいずれも２入力１出力のＮＡＮＤゲートである。図２は、ＮＡＮＤゲート１０１内部の回路構成を示す回路図である。ＮＡＮＤゲート１０２もＮＡＮＤゲート１０１と同様の回路構成を備えているので、ＮＡＮＤゲート１０１の説明を以ってＮＡＮＤゲート１０２の説明に代える。
図２に示されるように、ＮＡＮＤゲート１０１は、ｐ型ＭＯＳＦＥＴ１０１ａ、１０１ｂとｎ型ＭＯＳＦＥＴ１０１ｃ、１０１ｄとから成っている。ｐ型ＭＯＳＦＥＴ１０１ａ、１０１ｂには、ウェル電位として電源電圧Ｖｄｄ、また、ソース電位として可変電圧Ｖｄｄ１がそれぞれ印加されている。ｎ型ＭＯＳＦＥＴ１０１ｃ、１０１ｄには、基盤電位として固定の接地電圧Ｖｓｓが、また、ソース電位として可変電圧Ｖｓｓ１がそれぞれ印加されている。
【００２５】
さて、図１に戻って、ＮＡＮＤゲート１０１の一方の入力端子には反転セット入力／Ｓが入力されている。ＮＡＮＤゲート１０１の他方の入力端子は、接点Ｆ１を介して、強誘電体キャパシタ１０３に接続されている。ＮＡＮＤゲート１０１の出力端子からは出力Ｑが出力される。また、ＮＡＮＤゲート１０１の出力端子は強誘電体キャパシタ１０４に接続されている。
【００２６】
ＮＡＮＤゲート１０２の一方の入力端子には反転リセット入力／Ｒが入力されている。ＮＡＮＤゲート１０２の他方の入力端子は、接点Ｆ２を介して、強誘電体キャパシタ１０４の電極であって、ＮＡＮＤゲート１０１が接続されていない方の電極に接続されている。ＮＡＮＤゲート１０２の出力端子は出力／Ｑが出力される。また、ＮＡＮＤゲート１０２の出力端子は、強誘電体キャパシタ１０３の電極であって、ＮＡＮＤゲート１０１が接続されていない方の電極に接続されている。
【００２７】
強誘電体キャパシタ１０３にはスイッチ１０５が並列に接続されている。また、強誘電体キャパシタ１０４にはスイッチ１０６がやはり並列に接続されている。制御信号Ｃｔｒｌ１によってスイッチ１０５、１０６がＯＮ状態とされると、強誘電体キャパシタ１０３、１０４の両端がそれぞれ短絡されるので、半導体記憶装置１は論理回路、即ち通常のＳＲフリップフロップ回路として動作する。すなわち、論理回路として動作する場合には、強誘電体キャパシタ１０３、１０４に電圧が印加されないので、強誘電体キャパシタ１０３、１０４の疲労を軽減して寿命をその延長することができる。
【００２８】
［１−２］  半導体記憶装置１の動作
次に、半導体記憶装置１の動作について説明する。半導体記憶装置１は、３種類の動作モードを有している。すなわち、ノーマルモード、ライトモード及びリロードモードである。ノーマルモードは通常のＳＲフリップフロップ回路として動作する動作モードである。ライトモードは半導体記憶装置１の出力Ｑ、／Ｑの電圧値を強誘電体キャパシタ１０３、１０４に分極情報として書き込む動作モードである。リロードモードは強誘電体キャパシタ１０３、１０４の分極情報を半導体記憶装置１の出力端子の電圧値として出力させる動作モードである。
【００２９】
（１）  ノーマルモード
半導体記憶装置１は、制御信号Ｃｔｒｌ１によってスイッチ１０５、１０６がＯＮ状態とされるとノーマルモードとなる。ノーマルモードにおいては、上述のように、半導体記憶装置１は通常のＳＲフリップフロップ回路として動作する。従って、半導体記憶装置１の反転セット入力／Ｓ、反転リセット入力／Ｒには相補的な電圧が入力される。
【００３０】
なお、スイッチ１０５、１０６がｎ型ＭＯＳＦＥＴである場合、ドレイン電圧とゲート電圧が同電位ならば、ソースとドレインとの間の電圧がＭＯＳＦＥＴの閾値電圧値分降圧する。これに対して、ゲート電位を適宜、昇圧させれば、かかる閾値電圧降下を解消して、スイッチ１０５、１０６に所望の動作をさせることができる。
（２）  ライトモード
次に、ライトモードについて説明する。
【００３１】
図３は、半導体記憶装置１がノーマルモードにおける出力Ｑ、／Ｑを記憶するために行う、ライトモードにおける電圧状態の遷移を表わすタイミングチャートであって、特に、ノーマルモードにおいて、反転セット入力／Ｓ、制御信号Ｃｔｒｌ１、可変電圧Ｖｄｄ１、出力／Ｑ及び接点Ｆ１の電圧状態が電源電圧（以下、単に「Ｈ」という。）であり、反転リセット入力／Ｒ、可変電圧Ｖｓｓ１、出力Ｑ及び接点Ｆ２の電圧状態が接地電圧（以下、単に「Ｌ」という。）である場合に関する。
【００３２】
さて、ノーマルモードからライトモードへ遷移するに際して、先ず、制御信号Ｃｔｒｌ１がＬに降圧される。これにより、スイッチ１０５、１０６がＯＦＦ状態とされるので、接点Ｆ１、Ｆ２は元の電圧状態を保ったまま、出力Ｑ、／Ｑ等から絶縁され、浮動接点となる。
次に、反転セット入力／Ｓと反転リセット入力／Ｒとの電圧状態がいずれもＬとされて、ＮＡＮＤゲート１０１、１０２の出力Ｑ、／Ｑの電圧状態がいずれもＨとなる。すると、強誘電体キャパシタ１０４の一方の電極がＨ（Ｑ）となり、他方の電極がＬ（Ｆ２）となって、両電極間に電位差が生じる。これによって、分極反転を生起させるに足る電圧が強誘電体キャパシタ１０４に印加される。
【００３３】
その後、ＮＡＮＤゲート１０１、１０２のｐ型ＭＯＳＦＥＴ１０１ａ、１０１ｂに印加されている可変電圧Ｖｄｄ１の電圧状態がＬとされると共に、ｎ型ＭＯＳＦＥＴ１０１ｃ、１０１ｄに印加されている可変電圧Ｖｓｓ１の電圧状態がＨとされて、出力Ｑ、／Ｑの電圧状態がいずれもＬとなる。すると、強誘電体キャパシタ１０３の一方の電極がＬ（／Ｑ）となり、他方の電極がＨ（Ｆ１）となって、両電極間に電位差が生じる。これによって、分極反転を生起させるに足る電圧が強誘電体キャパシタ１０３に印加される。
【００３４】
以上のようにして、相補な分極反転を２個の強誘電体キャパシタに誘起して、出力Ｑ、／Ｑを記憶する。
（３）  リロードモード
次に、強誘電体キャパシタ１０３、１０４から分極情報を読み出すリロードモードについて説明する。図４は、リロードモードにおいて、強誘電体キャパシタ１０３、１０４から分極情報を読み出す際のタイミングチャートである。
【００３５】
図４に示されるように、先ず、制御信号Ｃｔｒｌ１の電圧状態をＨとして、スイッチ１０５、１０６をＯＮ状態とすると共に、反転セット入力／Ｓ、反転リセット入力／Ｒ及び可変電圧Ｖｄｄ１の電圧状態をいずれもＬとする。すると、出力Ｑ、／Ｑの電圧状態がいずれもＬとなる。また、接点Ｆ１、Ｆ２はいずれも浮動接点となる。
次に、制御信号Ｃｔｒｌ１の電圧状態をＬとして、スイッチ１０５、１０６をＯＦＦ状態とした後、反転セット入力／Ｓと反転リセット入力／Ｒとの電圧状態を何れもＨとする。すると、出力Ｑ、／Ｑの電圧状態がいずれもＨとなる。また、強誘電体キャパシタ１０３、１０４に記憶されている分極値に応じて強誘電体キャパシタ１０３、１０４の静電容量が異なっているため、浮動接点Ｆ１、Ｆ２間に電位差が生じる。
【００３６】
この状態で、可変電圧Ｖｄｄ１の電圧状態をＨとすると、ＮＡＮＤゲートがセンスアンプとして動作して、浮動接点Ｆ１、Ｆ２間の電位差を電源電圧レベルの振幅に増幅する。その後、制御信号Ｃｔｒｌ１の電圧状態をＨとして、スイッチ１０５、１０６をＯＮし、強誘電体キャパシタ１０３、１０４を短絡して、ノーマルモードに遷移する。
［１−３］  強誘電体キャパシタ１０３、１０４に印加する電圧値
半導体記憶装置１が記憶装置として初期の機能を果たすためには、強誘電体キャパシタ１０３、１０４に正しく分極反転を生起させなければならない。
【００３７】
図５は、強誘電体キャパシタの印加電圧と分極量の関係を示すグラフである。図５に示されるように、強誘電体キャパシタに印加する電圧値が２Ｖｃ以上と、抗電圧Ｖｃに対して２倍以上とすれば、正しく分極反転を生起させるに足ることが分かる。また、強誘電体キャパシタに印加する電圧値が３Ｖｃ以上と、高電圧Ｖｃの３倍以上とすれば、分極反転を１０年間以上に亘って保持するために十分である。
【００３８】
また、強誘電体キャパシタを十分分極反転させる別の方法として、ＮＡＮＤゲートを構成するＭＯＳＦＥＴゲートのゲート絶縁膜に対し誘電率の高い材料を複合的に用いるとしても良い。ＮＡＮＤゲートの絶縁膜の比誘電率と強誘電体膜の比誘電率はそれぞれ強誘電体が３００程度、酸化シリコン膜は４程度と大きな差がある。この点に着目して、ゲート絶縁膜の全体または一部に高誘電率材料を用いれば、強誘電体膜に印加される電圧が増加するので、分極を反転させるために印加しなければならない外部電圧を下げることができる。
【００３９】
この他、強誘電体キャパシタを含む誘電率の高いキャパシタを接点Ｆ１、Ｆ２にそれぞれ並列に接続することによっても、強誘電体キャパシタを十分分極反転させることができる。
［１−４］  変形例
以上、本発明を第１の実施の形態に基づいて説明してきたが、本発明が上述に限定されないのは勿論であり、以下のような変形例を実施することができる。
【００４０】
（１）  上記実施の形態においては、強誘電体キャパシタ１０３、１０４を短絡するスイッチ１０５、１０６としてＭＯＳＦＥＴを用いるとしたが、これに代えてＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor）回路を用いるとしても良い。
図６は、本変形例に係る半導体記憶装置の回路構成を示す図である。図６に示されるように、本変形例に係る半導体記憶装置２は前記半導体記憶装置１と概ね同様の構成をとるが、ＣＭＯＳＦＥＴ２０７、２０８がそれぞれ強誘電体キャパシタ２０３、２０４と並列に接続されている点が相違している。ＣＭＯＳＦＥＴ２０７、２０８には制御信号Ｃｔｒｌ１をインバータ２０９にて反転した信号が入力されている。ＣＭＯＳＦＥＴ２０７、２０８のウェル電位は固定電位である電源電圧Ｖｄｄに保たれている。
【００４１】
このようにすれば、ノーマルモードでの動作を高速化することができる。また、上記実施の形態においては、半導体記憶装置１の出力Ｑ、／Ｑの電圧状態がＨである場合、浮動接点Ｆ１、Ｆ２の電圧がスイッチ１０５、１０６の閾値電圧分降下してしまうので、そのゲート電位を昇圧する必要があるが、本変形例によれば、このような昇圧が不要となる。
（２）  上記変形例（１）に加えて更に次のようにしても良い。図７は、本変形例に係る半導体記憶装置の回路構成を示す図である。図７に示されるように、本変形例に係る半導体記憶装置３は前記半導体記憶装置２と概ね同様の構成をとるが、接点Ｆ１、Ｆ２にスイッチ３１０が接続されている点が相違している。
【００４２】
このようにすれば、リロードモードにおいて、先ず最初に制御信号Ｃｔｒｌ２の電圧状態をＨとすることによって、浮動接点Ｆ１、Ｆ２を東電意図することができる。データの読み出しは接点Ｆ１、Ｆ２間の差分電圧を検出することによって行われるので、このように接点Ｆ１、Ｆ２を等電位化すれば、安定した読み出しを可能とすることができる。
［２］  第２の実施の形態
次に、本発明の第２の実施の形態について説明する。本実施の形態に係る半導体記憶装置は複数組の強誘電体キャパシタを用いて複数ビットの情報を記憶する。以下においては、４組の強誘電体キャパシタを用いる場合について説明するが、本発明がこれに限定されないのは言うまでもなく、一般にｎ組の強誘電体キャパシタを用いてｎビットの情報を記憶することができ、４組の場合と同様の効果を得ることができる。
【００４３】
［２−１］  半導体記憶装置の構成
図８は、本実施の形態に係る半導体記憶装置の回路構成を示す図である。図８に示されるように、本実施の形態に係る半導体記憶装置４は、ＮＡＮＤゲート４００、４１１、スイッチ４０１〜４１０及び強誘電体キャパシタ４１２〜４１９を備えている。スイッチ４０１〜４０８は、それぞれ強誘電体キャパシタ４１２〜４１９に直列に接続されている。
【００４４】
スイッチ４０１、４０３、４０５、４０７の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ１を介してＮＡＮＤ４００の入力端子に接続されている。また、スイッチ４０２、４０４、４０６、４０８の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ２を介してＮＡＮＤ４１１の入力端子に接続されている。
強誘電体キャパシタ４１２、４１４、４１６、４１８のスイッチに接続されていない方の端子は、ＮＡＮＤゲート４１１の出力端子並びにスイッチ４０９に接続されている。また、強誘電体キャパシタ４１３、４１５、４１７、４１９のスイッチに接続されていない方の端子は、ＮＡＮＤゲート４１１の出力端子並びにスイッチ４１０接続されている。
【００４５】
スイッチ４０９の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ１を介してＮＡＮＤゲート４００の入力端子に接続されている。また、スイッチ４１０の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ２を介してＮＡＮＤゲート４１１の入力端子に接続されている。
このような構成をとることにより、強誘電体キャパシタの組４１２と４１３、４１４と４１５、４１６と４１７、及び、４１８と４１９のそれぞれに相補な分極状態をとらせることよって、各１ビットを記憶することができるので、合計４ビットの情報を記憶することができる。また、組毎に個別に情報を読み出すことができる。
【００４６】
［２−２］  半導体記憶装置の動作
次に、半導体記憶装置４の動作について説明する。半導体記憶装置４もまた半導体記憶装置１と同様にノーマルモード、ライトモード及びリロードモードの３つの動作モードを有している。以下、動作モード毎に半導体記憶装置４の動作について説明する。
（１）  ノーマルモード
ノーマルモードは、半導体記憶装置４を通常のＳＲフリップフロップ回路として動作させる動作モードである。ノーマルモードにおいては、端子Ｎｏｒｍａｌの電圧状態がＨとされスイッチ４０９、４１０がＯＮ状態とされる一方、端子Ｎ１〜Ｎ４の電圧状態がＬとされてスイッチ４０１〜４０８がＯＦＦ状態とされる。この場合において、反転セット入力／Ｓ、反転リセット入力／Ｒには互いに相補な電圧が印加される。
【００４７】
なお、スイッチ４０９、４１０がｎ型ＭＯＳＦＥＴである場合、ドレイン電圧とゲート電圧が同電位であれば、ソース、ドレイン間電圧がＭＯＳＦＥＴの閾値電圧分降下する。これに対して、端子Ｎｏｒｍａｌであるゲート電位を昇圧することで、閾値電圧降下なくスイッチ４０９、４１０を動作させることができる。
（２）  ライトモード
ライトモードはＳＲフリップフロップの出力の電圧値を強誘電体キャパシタの分極情報として書き込むモードである。ここでは、強誘電体キャパシタ４１２、４１３に情報を書き込む場合を例にとって説明する。図９は、ライトモードにおける半導体記憶装置４の動作を示すタイミングチャートである。
【００４８】
図９に示されるように、先ず、ノーマルモードからライトモードへ遷移するために、端子ＮｏｒｍａｌをＬとする。この状態で端子Ｎ１をＨとすることによって、強誘電体キャパシタ４１２、４１３に接続されているスイッチ４０１、４０２のみをＯＮし、他のスイッチはＯＦＦのままとする。
そして、反転セット端子／Ｓと反転リセット端子／ＲをＬとする。これにより、ＮＡＮＤゲート４００、４１１の出力Ｑ、／Ｑが共にＨとなる。一方、浮動接点Ｆ２はＬであるので、強誘電体キャパシタ４１３の端子間に電位差が生じ分極反転が起こる。
【００４９】
次に、Ｖｄｄ１をＬとし、Ｖｓｓ１をＨとして、ＮＡＮＤゲート４００、４１１の出力Ｑ、／Ｑを降圧する。これによって、浮動接点Ｆ１、Ｆ２が降圧されるので、強誘電体キャパシタ４１２の端子間に電位差が生じ分極反転が起こる。
このようにして、複数のキャパシタの中の特定のキャパシタに分極反転を起こさせて情報を記録する。
【００５０】
なお、前記［１−３］に記載の技術は、本変形例に対しても有効である。
（３）  リロードモード
リロードモードとは複数ある強誘電体キャパシタの中から特定のキャパシタの分極情報を出力端子の電圧情報として読み出す動作モードである。ここでは、強誘電体キャパシタ４１２、４１３から情報を読み出す場合を例にとって説明する。図１０は、リロードモードにおける半導体記憶装置４の動作を表わすタイミングチャートである。
【００５１】
図１０に示されるように、情報を読み出すにあたっては、先ず、端子ＮｏｒｍａｌをＬとする。次に、端子Ｎ１をＨとして、スイッチ４０１、４０２をＯＮする。このとき、他のスイッチはＯＦＦのままである。これにより、ＮＡＮＤゲート４００、４１１の出力Ｑ、／Ｑと接点Ｆ１、Ｆ２との間に強誘電体キャパシタ４１２、４１３のみが直列に接続されている状態となる。
【００５２】
次に、反転セット端子／Ｓと反転リセット端子／Ｒとを共にＬとする。そうすることにより、出力端子Ｑ、／Ｑが共に昇圧される。すると、強誘電体キャパシタ４１２、４１３の分極状態に応じて接点Ｆ１、Ｆ２に異なる電位が現れ、ＮＡＮＤゲート４００、４１１に異なる電位が印加される。
そして、Ｖｄｄ１をＨとする。これにより、ＮＡＮＤゲート４００、４１１がセンスアンプとして動作して、接点Ｆ１、Ｆ２間の電位差が電源電圧レベルの振幅に増幅される。
【００５３】
ＮＡＮＤゲート４００、４１１の出力電圧Ｑ、／Ｑが安定した後、端子ＮｏｒｍａｌをＨとして、ノーマルモードに復帰する。このようにすれば、複数ある強誘電体キャパシタのうちの特定の強誘電体キャパシタから分極情報を読み出すことができる。
［３］  第３の実施の形態
次に、本発明の第３の実施の形態について説明する。本実施の形態に係る半導体記憶装置は、前記第１の実施の形態に係る半導体記憶装置１と概ね同様の構成を備えているが、情報を記憶する強誘電体キャパシタの組が複数個含まれている点において相違する。
【００５４】
なお、本実施の形態おいては、強誘電体キャパシタが４組含まれている場合を例にとって説明するが、本発明がこれに限定されないのは言うまでもなく、一般にｎ組の強誘電体キャパシタによりｎビットの情報を記憶するとしても良い。上記第１の実施の形態はｎ＝１の場合に相当する。
［３−１］  半導体記憶装置の構成
図１１は、本実施の形態に係る半導体記憶装置の回路構成を示す図である。図１１に示されるように、半導体記憶装置５は、ＮＡＮＤゲート５０１、５０２、強誘電体キャパシタ５０３〜５１０及びスイッチ５１１〜５１８を備えている。
【００５５】
強誘電体キャパシタ５０３、５０５、５０７、５０９は直列に接続されている。当該直列回路の強誘電体キャパシタ５０３側端は接点Ｆ１を介してＮＡＮＤゲート５０１の入力端子に接続されている。当該直列回路の強誘電体キャパシタ５０９側端はＮＡＮＤゲート５０２の出力端子に接続されている。また、強誘電体キャパシタ５０３、５０５、５０７、５０９にはそれぞれスイッチ５１１、５１３、５１５、５１７が並列に接続されている。
【００５６】
強誘電体キャパシタ５０４、５０６、５０８、５１０は直列に接続されている。当該直列回路の強誘電体キャパシタ５０４側端は接点Ｆ１を介してＮＡＮＤゲート５０２の入力端子に接続されている。当該直列回路の強誘電体キャパシタ５１０側端はＮＡＮＤゲート５０１の出力端子に接続されている。また、強誘電体キャパシタ５０４、５０６、５０８、５１０にはそれぞれスイッチ５１２、５１４、５１６、５１８が並列に接続されている。
【００５７】
スイッチ５１１、５１２には制御信号Ｎ１が入力され、ＯＮ／ＯＦＦ状態が変更される。同様に、スイッチ５１３と５１４、５１５と５１６、及び、５１７と５１８にはそれぞれ制御信号Ｎ２、Ｎ３、Ｎ４が入力される。
このようにすれば、本発明の効果を維持しつつ、複数の情報を個別に書き込み、読み出すことができる。
【００５８】
［３−２］  半導体記憶装置５の動作
次に、半導体記憶装置５の動作について説明する。動作モードは他の実施の形態と同様にノーマルモード、ライトモード及びリロードモードの３種類である。
（１）  ノーマルモード
ノーマルモードでは、スイッチ５１１〜５１８すべてがＯＮ状態とされ、半導体記憶装置５は通常のＳＲフリップフロップ回路として動作する。反転セット入力／Ｓ、反転リセット入力／Ｒには互いに相補な電圧が入力される。
【００５９】
なお、スイッチがｎ型ＭＯＳＦＥＴである場合、ドレイン電圧とゲート電圧が同電位だと、ソース、ドレイン間電圧がＭＯＳＦＥＴの閾値電圧分降下してしまう。これに対して、スイッチのゲート電位を昇圧すれば、閾値電圧降下なくすことができる。
（２）  ライトモード
ライトモードは、ノーマルモードにおける半導体記憶装置５の出力の電圧値を強誘電体キャパシタの分極情報として書き込むモードである。ここでは、強誘電体キャパシタ５０３、５０４に情報を書き込む場合を例にとって説明する。図１２は、ライトモードにおける半導体記憶装置５の動作を示すタイミングチャートである。
【００６０】
図１２に示されるように、先ず、端子Ｎ１をＬとして、強誘電体キャパシタ５０３、５０４に接続されているスイッチ５１１、５１２をＯＦＦし、他のスイッチはＯＮのままとする。
続いて、反転セット端子／Ｓと反転リセット端子／ＲをＬとする。これにより、ＮＡＮＤゲート５０１、５０２の出力Ｑ、／Ｑが共にＨとなる。一方、浮動接点Ｆ２はＬであるので、強誘電体キャパシタ５０４の端子間に電位差が生じ分極反転が起こる。
【００６１】
次に、Ｖｄｄ１をＬとし、Ｖｓｓ１をＨとして、ＮＡＮＤゲート５０１、５０２の出力Ｑ、／ＱをＬとする。これによって、浮動接点Ｆ１、Ｆ２が降圧されるので、強誘電体キャパシタ５０３の端子間に電位差が生じ分極反転が起こる。
このようにして、複数のキャパシタの中の特定のキャパシタに分極反転を起こさせて情報を記録する。
【００６２】
（３）  リロードモード
リロードモードについて、強誘電体キャパシタ５０３、５０４から情報を読み出す場合を例にとって説明する。図１３は、リロードモードにおける半導体記憶装置５の動作を表わすタイミングチャートである。
図１３に示されるように、情報を読み出すにあたっては、先ず、制御信号Ｎ１をＬとしてスイッチ５１１、５１２をＯＦＦする。このとき、他のスイッチはＯＮのままである。これにより、ＮＡＮＤゲート５０１、５０２の出力Ｑ、／Ｑと接点Ｆ１、Ｆ２との間に強誘電体キャパシタ５０３、５０４のみが直列に接続されている状態となる。
【００６３】
次に、反転セット端子／Ｓと反転リセット端子／Ｒとを共にＨとする。そうすることにより、出力端子Ｑ、／Ｑが共に昇圧される。すると、強誘電体キャパシタ５０３、５０４の分極状態に応じて接点Ｆ１、Ｆ２に異なる電位が現れ、ＮＡＮＤゲート５０１、５０２に異なる電位が印加される。
そして、Ｖｄｄ１をＨとする。これにより、ＮＡＮＤゲート５０１、５０２がセンスアンプとして動作して、接点Ｆ１、Ｆ２間の電位差が電源電圧レベルの振幅に増幅される。
【００６４】
ＮＡＮＤゲート５０１、５０２の出力電圧Ｑ、／Ｑが安定した後、制御信号Ｎ１をＨとして、ノーマルモードに復帰する。このようにすれば、複数ある強誘電体キャパシタのうちの特定の強誘電体キャパシタから分極情報を読み出すことができる。
なお、前記［１−３］に記載の技術は、本変形例に対しても有効である。
［４］  第４の実施の形態
本実施の形態に係る半導体記憶装置は、前記第１の実施の形態に係る半導体記憶装置と概ね同様の構成を備える一方、ＮＡＮＤゲートに代えてＮＯＲゲートを用いる点で相違している。
【００６５】
［４−１］  半導体記憶装置の構成
図１４は、本実施の形態に係る半導体記憶装置の回路構成を示す図である。図１４に示されるように、本実施の形態に係る半導体記憶装置６は、ＮＯＲゲート６０１、６０２、強誘電体キャパシタ６０３、６０４及びスイッチ６０５、６０６を備えており、図１に示した半導体記憶装置１のＮＡＮＤゲート１０１、１０２をそれぞれＮＯＲゲート６０１、６０２にて置き換えた回路構成をとっている。また、ＮＯＲゲート６０１の一方の入力端子はリセット入力とされ、ＮＯＲゲート６０２の一方の入力端子はセット入力とされる。
【００６６】
図１５は、ＮＯＲゲート６０１の内部構成を示す回路図である。ＮＯＲゲート６０２も同様の内部構成を備えている。さて、図１５に示されるように、ＮＯＲゲート６０１はｐ型ＭＯＳＦＥＴ６０１０、６０１１とｎ型ＭＯＳＦＥＴ６０１２、６０１３とを備えている。ｐ型ＭＯＳＦＥＴ６０１０、６０１１にはウェル電位として固定の電源電圧Ｖｄｄが印加されており、ソース電位として可変電圧Ｖｄｄ１が印加されている。ｎ型ＭＯＳＦＥＴ６０１２、６０１３には基盤電位として固定の接地電圧Ｖｓｓが印加され、ソース電位として可変電圧Ｖｓｓ１が印加されている。
【００６７】
さて、図１４に戻って、制御信号Ｃｔｒｌ１がＨとされ、スイッチ６０５、６０６がＯＮされると、半導体記憶装置６はＳＲフリップフロップ回路として動作する。このように、論理回路として動作する際には、強誘電体キャパシタ６０３、６０４に電圧が印加されないので疲労が軽減され、強誘電体キャパシタ６０３、６０４の延命を図ることができる。
【００６８】
［４−２］  半導体記憶装置６の動作
半導体記憶装置６もまたノーマルモード、ライトモード及びリロードモードの３つの動作モードを有する。
（１）  ノーマルモード
ノーマルモードは、スイッチ６０５、６０６がＯＮされ、強誘電体キャパシタ６０３、６０４の両端が短絡されて、ＳＲフリップフロップとして動作する動作モードである。ノーマルモードでは、リセット入力Ｒ、セット入力Ｓとして互いに相補な電圧を入力される。
【００６９】
なお、スイッチ６０５、６０６がｎ型ＭＯＳＦＥＴである場合、ドレイン電圧とゲート電圧が同電位であれば、ソース、ドレイン間電圧がＭＯＳＦＥＴの閾値電圧分降下してしまう。これに対して、ゲート電位を昇圧すれば、閾値電圧降下なくスイッチ６０５、６０６を動作させることができる。
（２）  ライトモード
ライトモードは、半導体記憶装置６の出力の電圧値を強誘電体キャパシタの分極情報として書き込むモードである。
【００７０】
図１６は、ライトモードにおける半導体記憶装置６の動作を表わすタイミングチャートである。図１６に示されるように、ライトモードでは先ず制御信号Ｃｔｒｌ１がＬとされ、スイッチ６０５、６０６がＯＦＦされる。この間、接点Ｆ１、Ｆ２は元の電圧状態を維持する。
次に、セット入力Ｓとリセット入力ＲとをＨとして、出力Ｑ、／ＱをＬとする。これにより、接点Ｆ２と出力Ｑとの間に電位差が生じ、強誘電体キャパシタ６０４が分極反転される。そして、電源電圧ＶｄｄがＬとされ、電源電圧Ｖｓｓ１がＨとされることによって、出力Ｑ、／ＱがＨとされる。これによって、接点Ｆ１と出力／Ｑとの間に電位差が生じ、強誘電体キャパシタ６０３が分極反転される。このようにすれば、出力電位に対応した相補な分極反転を２個の強誘電体キャパシタに誘起することができる。
【００７１】
なお、この場合も、強誘電体キャパシタに印加する電圧値が２Ｖｃ以上と、抗電圧Ｖｃに対して２倍以上とすれば、正しく分極反転を生起させるに足ることが分かる。また、強誘電体キャパシタに印加する電圧値が３Ｖｃ以上と、高電圧Ｖｃの３倍以上とすれば、分極反転を１０年間以上に亘って保持するために十分である。
また、強誘電体キャパシタに電圧を十分印加させる方法として、ＮＯＲゲートを構成するＭＯＳＦＥＴゲートのゲート絶縁膜に対し誘電率の高い材料を複合的に用いるとしても良い。ＮＯＲゲートの絶縁膜の比誘電率と強誘電体膜の比誘電率は酸化シリコンでは強誘電体が３００程度、酸化シリコン膜は４程度と大きな差がある。この点に着目して、ゲート絶縁膜の全体または一部に高誘電率材料を用いれば、強誘電体膜に印加される電圧が増加するので、分極を反転させるために印加しなければならない外部電圧を下げることができる。
【００７２】
この他、強誘電体キャパシタを含む誘電率の高いキャパシタを接点Ｆ１、Ｆ２にそれぞれ並列に接続することによっても、強誘電体キャパシタを十分分極反転させることができる。
（３）  リロードモード
次に、強誘電体キャパシタ６０６、６０６から情報を読み出すリロードモードについて説明する。図１７は、リロードモードにおける半導体記憶装置６の動作を表わすタイミングチャートである。
【００７３】
図１７に示されるように、先ず、制御信号ＣｔｒｌをＨとしてセット入力Ｓとリセット入力ＲとをＨとした後、制御信号ＣｔｒｌをＬとして接点Ｆ１、Ｆ２を浮動接点とする。この状態で、電源電圧Ｖｓｓ１をＨとすると、強誘電体キャパシタ６０３、６０４の分極状態に応じて接点Ｆ１、Ｆ２に電位差が生じる。次に、セット入力Ｓとリセット入力ＲとをＬとした後、Ｖｓｓ１をＬとする。これによって、ＮＯＲゲートがセンスアンプとして動作して、接点Ｆ１、Ｆ２の電位差を電源電圧レベルの振幅に増幅する。その後、制御信号ＣｔｒｌをＨとして強誘電体キャパシタを短絡し、ノーマルモードに遷移する。
【００７４】
［４−３］  変形例
本実施の形態の変形例について説明する。
（１）  本実施の形態においては、強誘電体キャパシタ６０３、６０４を短絡するスイッチとしてＭＯＳＦＥＴを用いるとしたが、これに加えてＣＭＯＳＦＥＴを用いるとしても良い。図１８は、本変形例に係る半導体記憶装置の構成を示す図である。図１８に示されるように、半導体記憶装置７は、本実施の形態に係る半導体記憶装置６に対して、スイッチ６０５、６０６のそれぞれと直列にＣＭＯＳＦＥＴ７０７、７０８が接続され、また、これらＣＭＯＳＦＥＴには制御信号Ｃｔｒｌ１をインバータ７０９にて反転した信号が入力される構成となっている。また、図示しないが、ＣＭＯＳＦＥＴ７０７、７０８のウェル電位は固定電位である電源電圧Ｖｄｄにそれぞれ接続されている。
【００７５】
このようにすれば、ノーマルモードでの高速動作が可能になる。また、本実施例では出力Ｑ、／ＱがＨのとき浮動接点Ｆ１、Ｆ２の電圧が閾値電圧分降下してしまうためゲート電位を昇圧する必要があるが、本変形例のような構成にすればゲート電位への昇圧が不要になる。
（２）  本実施の形態に係る半導体記憶装置は、上記変形例（１）の半導体記憶装置に対して接点Ｆ１、Ｆ２を短絡するスイッチを追加した構成を備えている。図１９は、本変形例に係る半導体記憶装置の構成を示す図である。図１９に示されるように、半導体記憶装置８は、接点Ｆ１と接点Ｆ２とをＭＯＳＦＥＴスイッチ８１０にて接続した構成となっている。このようにすれば、リロードモード時には上述した動作に先駆けて制御信号Ｃｔｒｌ２がＨとされることによって、スイッチ８１０がＯＮ状態とされ、二つの浮動接点Ｆ１、Ｆ２を等電位にすることができる。接点Ｆ１、Ｆ２の差分電圧がセンス時に必要となってくるので、Ｆ１、Ｆ２を等電位化することにより安定した読み出しができる。
【００７６】
［５］  第５の実施の形態
次に、本発明の第５の実施の形態について説明する。本実施の形態に係る半導体記憶装置は複数組の強誘電体キャパシタを用いて複数ビットの情報を記憶する。以下においては、４組の強誘電体キャパシタを用いる場合について説明するが、本発明がこれに限定されないのは言うまでもなく、一般にｎ組の強誘電体キャパシタを用いてｎビットの情報を記憶することができ、４組の場合と同様の効果を得ることができる。
【００７７】
［５−１］  半導体記憶装置の構成
図２０は、本実施の形態に係る半導体記憶装置の回路構成を示す図である。図２０に示されるように、本実施の形態に係る半導体記憶装置９は、ＮＯＲゲート９００、９１１、スイッチ９０１〜９１０及び強誘電体キャパシタ９１２〜９１９を備えている。スイッチ９０１〜９０８は、それぞれ強誘電体キャパシタ９１２〜９１９に直列に接続されている。
【００７８】
スイッチ９０１、９０３、９０５、９０７の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ１を介してＮＯＲ９００の入力端子に接続されている。また、スイッチ９０２、９０４、９０６、９０８の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ２を介してＮＯＲ９１１の入力端子に接続されている。
強誘電体キャパシタ９１２、９１９、９１６、９１８のスイッチに接続されていない方の端子は、ＮＯＲゲート９１１の出力端子並びにスイッチ９０９に接続されている。また、強誘電体キャパシタ９１３、９１５、９１７、９１９のスイッチに接続されていない方の端子は、ＮＯＲゲート９１１の出力端子並びにスイッチ９１０接続されている。
【００７９】
スイッチ９０９の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ１を介してＮＯＲゲート９００の入力端子に接続されている。また、スイッチ９１０の強誘電体キャパシタに接続されていない方の端子は、接点Ｆ２を介してＮＯＲゲート９１１の入力端子に接続されている。
このような構成をとることにより、強誘電体キャパシタの組９１２と９１３、９１４と９１５、９１６と９１７、及び、９１８と９１９のそれぞれに相補な分極状態をとらせることよって、各１ビットを記憶することができるので、合計４ビットの情報を記憶することができる。また、組毎に個別に情報を読み出すことができる。
【００８０】
［５−２］  半導体記憶装置の動作
次に、半導体記憶装置９の動作について説明する。半導体記憶装置９もまた半導体記憶装置１と同様にノーマルモード、ライトモード及びリロードモードの３つの動作モードを有している。以下、動作モード毎に半導体記憶装置９の動作について説明する。
（１）  ノーマルモード
ノーマルモードは、半導体記憶装置９を通常のＳＲフリップフロップ回路として動作させる動作モードである。ノーマルモードにおいては、端子Ｎｏｒｍａｌの電圧状態がＨとされスイッチ９０９、９１０がＯＮ状態とされる一方、端子Ｎ１〜Ｎ４の電圧状態がＬとされてスイッチ９０１〜９０８がＯＦＦ状態とされる。この場合において、セット入力Ｓ、リセット入力Ｒには互いに相補な電圧が印加される。
【００８１】
なお、スイッチ９０９、９１０がｎ型ＭＯＳＦＥＴである場合、ドレイン電圧とゲート電圧が同電位であれば、ソース、ドレイン間電圧がＭＯＳＦＥＴの閾値電圧分降下する。これに対して、端子Ｎｏｒｍａｌであるゲート電位を昇圧することで、閾値電圧降下なくスイッチ９０９、９１０を動作させることができる。
（２）  ライトモード
ライトモードはＳＲフリップフロップの出力の電圧値を強誘電体キャパシタの分極情報として書き込むモードである。ここでは、強誘電体キャパシタ９１２、９１３に情報を書き込む場合を例にとって説明する。図２１は、ライトモードにおける半導体記憶装置９の動作を示すタイミングチャートである。
【００８２】
図２１に示されるように、先ず、ノーマルモードからライトモードへ遷移するために、端子ＮｏｒｍａｌをＬとする。この状態で端子Ｎ１をＨとすることによって、強誘電体キャパシタ９１２、９１３に接続されているスイッチ９０１、９０２のみをＯＮ状態とし、他のスイッチはＯＦＦ状態のままとする。
そして、セット端子Ｓとリセット端子ＲをＨとする。これにより、ＮＯＲゲート９００、９１１の出力Ｑ、／Ｑが共にＬとなる。一方、浮動接点Ｆ１、Ｆ２はＨであるので、強誘電体キャパシタ９１３の端子間に電位差が生じ分極反転が起こる。
【００８３】
次に、Ｖｄｄ１をＬとし、Ｖｓｓ１をＨとして、ＮＯＲゲート９００、９１１の出力Ｑ、／Ｑを昇圧する。これによって、Ｌとなっていた浮動接点Ｆ１、Ｆ２のいずれかとの間の強誘電体キャパシタの電位が上がり、分極反転を起こすことが出来る。このようにして、複数のキャパシタの中の特定のキャパシタに分極反転を起こさせて情報を記録する。なお、前記［１−３］に記載の技術は、本変形例に対しても有効である。
【００８４】
（３）  リロードモード
リロードモードとは複数ある強誘電体キャパシタの中から特定のキャパシタの分極情報を出力端子の電圧情報として読み出す動作モードである。ここでは、強誘電体キャパシタ９１２、９１３から情報を読み出す場合を例にとって説明する。図２２は、リロードモードにおける半導体記憶装置９の動作を表わすタイミングチャートである。
【００８５】
図２２に示されるように、半導体記憶装置９から情報を読み出すにあたっては、先ず、端子ＮｏｒｍａｌをＬとする。次に、端子Ｎ１をＨとして、スイッチ９０１、９０２をＯＮする。このとき、他のスイッチはＯＦＦのままである。これにより、ＮＯＲゲート９００、９１１の出力Ｑ、／Ｑと接点Ｆ１、Ｆ２との間に強誘電体キャパシタ９１２、９１３のみが直列に接続されている状態となる。
【００８６】
次に、Ｖｓｓ１をＨとし、Ｖｄｄ１をＬとする。これにより分極反転している極性の方向によって浮動接点Ｆ１、Ｆ２に現れる電位が異なり、２個のＮＯＲゲートに印加される電位が異なってくる。
次に、セット端子Ｓとリセット端子Ｒとを共にＬとする。そうすることにより、出力端子Ｑ、／Ｑが共に昇圧される。すると、強誘電体キャパシタ９１２、９１３の分極状態に応じて接点Ｆ１、Ｆ２に異なる電位が現れ、ＮＯＲゲート９００、９１１に異なる電位が印加される。
【００８７】
そして、Ｖｄｄ１をＨとする。これにより、ＮＯＲゲート９００、９１１がセンスアンプとして動作して、接点Ｆ１、Ｆ２間の電位差が電源電圧レベルの振幅に増幅される。
ＮＯＲゲート９００、９１１の出力電圧Ｑ、／Ｑが安定した後、端子ＮｏｒｍａｌをＨとして、ノーマルモードに復帰する。このようにすれば、複数ある強誘電体キャパシタのうちの特定の強誘電体キャパシタから分極情報を読み出すことができる。
【００８８】
［６］  第６の実施の形態
次に、本発明の第６の実施の形態について説明する。本実施の形態に係る半導体記憶装置は、前記第３の実施の形態に係る半導体記憶装置５と概ね同様の構成を備えているが、ＮＡＮＤゲートに代えてＮＯＲゲートを用いている点において相違する。
なお、本実施の形態おいては、強誘電体キャパシタが４組含まれている場合を例にとって説明するが、本発明がこれに限定されないのは言うまでもなく、一般にｎ組の強誘電体キャパシタによりｎビットの情報を記憶するとしても良い。上記第４の実施の形態はｎ＝１の場合に相当する。
【００８９】
［６−１］  半導体記憶装置の構成
図２３は、本実施の形態に係る半導体記憶装置の回路構成を示す図である。図２３に示されるように、半導体記憶装置１０は、ＮＯＲゲート１００１、１００２、強誘電体キャパシタ１００３〜１０１０及びスイッチ１０１１〜１０１８を備えている。
強誘電体キャパシタ１００３、１０１０、１００７、１００９は直列に接続されている。当該直列回路の強誘電体キャパシタ１００３側端は接点Ｆ１を介してＮＯＲゲート１００１の入力端子に接続されている。当該直列回路の強誘電体キャパシタ１００９側端はＮＯＲゲート１００２の出力端子に接続されている。また、強誘電体キャパシタ１００３、１００５、１００７、１００９にはそれぞれスイッチ１０１１、１０１３、１０１５、１０１７が並列に接続されている。
【００９０】
強誘電体キャパシタ１００４、１００６、１００８、１０１０は直列に接続されている。当該直列回路の強誘電体キャパシタ１００４側端は接点Ｆ１を介してＮＯＲゲート１００２の入力端子に接続されている。当該直列回路の強誘電体キャパシタ１０１０側端はＮＯＲゲート１００１の出力端子に接続されている。また、強誘電体キャパシタ１００４、１００６、１００８、１０１０にはそれぞれスイッチ１０１２、１０１４、１０１６、１０１８が並列に接続されている。
【００９１】
スイッチ１０１１、１０１２には制御信号Ｎ１が入力され、ＯＮ／ＯＦＦ状態が変更される。同様に、スイッチ１０１３と１０１４、１０１５と１０１６、及び、１０１７と１０１８にはそれぞれ制御信号Ｎ２、Ｎ３、Ｎ４が入力される。
このようにすれば、本発明の効果を維持しつつ、複数の情報を個別に書き込み、読み出すことができる。
【００９２】
［６−２］  半導体記憶装置１０の動作
次に、半導体記憶装置１０の動作について説明する。動作モードは他の実施の形態と同様にノーマルモード、ライトモード及びリロードモードの３種類である。
（１）  ノーマルモード
ノーマルモードでは、スイッチ１０１１〜１０１８すべてがＯＮ状態とされ、半導体記憶装置１０は通常のＳＲフリップフロップ回路として動作する。セット入力Ｓ、リセット入力Ｒには互いに相補な電圧が入力される。
【００９３】
なお、スイッチがｎ型ＭＯＳＦＥＴである場合、ドレイン電圧とゲート電圧が同電位だと、ソース、ドレイン間電圧がＭＯＳＦＥＴの閾値電圧分降下してしまう。これに対して、スイッチのゲート電位を昇圧すれば、閾値電圧降下なくすことができる。
（２）  ライトモード
ライトモードは、ノーマルモードにおける半導体記憶装置１０の出力の電圧値を強誘電体キャパシタの分極情報として書き込むモードである。ここでは、強誘電体キャパシタ１００３、１００４に情報を書き込む場合を例にとって説明する。図２４は、ライトモードにおける半導体記憶装置１０の動作を示すタイミングチャートである。
【００９４】
図２４に示されるように、先ず、端子Ｎ１をＬとして、強誘電体キャパシタ１００３、１００４に接続されているスイッチ１０１１、１０１２をＯＦＦし、他のスイッチはＯＮのままとする。この状態において書き込み対象のスイッチ以外のキャパシタにつながるスイッチは電気的に短絡され、さらにＦ１、Ｆ２は浮動接点になっている。Ｆ１、Ｆ２は外部から電圧が供給されないがノーマルモード時の電位が維持されている状態である。
【００９５】
続いて、セット端子Ｓとリセット端子ＲとをＨとする。これにより、ＮＯＲゲート１００１、１００２の出力Ｑ、／Ｑが共にＬとなるので、強誘電体キャパシタ１００４の端子間に電位差が生じ分極反転が起こる。次に、Ｖｄｄ１をＬとし、Ｖｓｓ１をＨとして、ＮＯＲゲート１００１、１００２の出力Ｑ、／ＱをＨとする。これによって、浮動接点Ｆ１、Ｆ２が昇圧されるので、強誘電体キャパシタ１００３の端子間に電位差が生じ分極反転が起こる。このようにして、複数のキャパシタの中の特定のキャパシタに分極反転を起こさせて情報を記録する。
【００９６】
（３）  リロードモード
リロードモードについて、強誘電体キャパシタ１００３、１００４から情報を読み出す場合を例にとって説明する。図２５は、リロードモードにおける半導体記憶装置１０の動作を表わすタイミングチャートである。
図２５に示されるように、情報を読み出すにあたっては、先ず、制御信号Ｎ１をＬとしてスイッチ１０１１、１０１２をＯＦＦする。このとき、他のスイッチはＯＮのままである。これにより、ＮＯＲゲート１００１、１００２の出力Ｑ、／Ｑと接点Ｆ１、Ｆ２との間に強誘電体キャパシタ１００３、１００４のみが直列に接続されている状態となる。
【００９７】
次に、セット端子Ｓとリセット端子Ｒとを共にＨとする。そうすることにより、出力端子Ｑ、／Ｑが共に昇圧される。すると、強誘電体キャパシタ１００３、１００４の分極状態に応じて接点Ｆ１、Ｆ２に異なる電位が現れ、ＮＯＲゲート１００１、１００２に異なる電圧が印加される。
次に、セット端子Ｓ、リセット端子Ｒを共にＬとした後、Ｖｓｓ１をＬとする。これにより、ＮＯＲゲートがセンスアンプとして動作して、接点Ｆ１、Ｆ２の電位差を電源電圧レベルの振幅に増幅する。このようにして、複数ある強誘電体キャパシタのうちの特定の強誘電体キャパシタから分極情報を読み出すことができる。なお、前記［１−３］に記載の技術は、本変形例に対しても有効である。
【産業上の利用可能性】
【００９８】
本発明に係る半導体記憶装置、そのデータ書き込み方法及びデータ読み出し方法は、かかる半導体記憶装置の回路規模を削減する技術として有用である。
【図面の簡単な説明】
【００９９】
【図１】本発明の第１の実施の形態に係る半導体記憶装置の回路構成を示す回路図である。
【図２】本発明の第１の実施の形態に係るＮＡＮＤゲート１０１内部の回路構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る半導体記憶装置１がノーマルモードにおける出力Ｑ、／Ｑを記憶するために行う、ライトモードにおける電圧状態の遷移を表わすタイミングチャートである。
【図４】本発明の第１の実施の形態に係る半導体記憶装置１がリロードモードにおいて、強誘電体キャパシタ１０３、１０４から分極情報を読み出す際のタイミングチャートである。
【図５】強誘電体キャパシタの印加電圧と分極量の関係を示すグラフである。
【図６】本発明の第１の実施の形態の変形例（１）に係る半導体記憶装置の回路構成を示す図である。
【図７】本発明の第１の実施の形態の変形例（２）に係る半導体記憶装置の回路構成を示す図である。
【図８】本発明の第２の実施の形態に係る半導体記憶装置の回路構成を示す回路図である。
【図９】本発明の第２の実施の形態に係る半導体記憶装置のライトモードにおける動作を示すタイミングチャートである。
【図１０】本発明の第２の実施の形態に係る半導体記憶装置のリロードモードにおける動作を示すタイミングチャートである。
【図１１】本発明の第３の実施の形態に係る半導体記憶装置の回路構成を示す回路図である。
【図１２】本発明の第３の実施の形態に係る半導体記憶装置のライトモードにおける動作を示すタイミングチャートである。
【図１３】本発明の第３の実施の形態に係る半導体記憶装置のリロードモードにおける動作を示すタイミングチャートである。
【図１４】本発明の第４の実施の形態に係る半導体記憶装置の回路構成を示す回路図である。
【図１５】本発明の第４の実施の形態に係る半導体記憶装置を構成するＮＯＲゲート６０１の内部構成を示す回路図である。
【図１６】本発明の第４の実施の形態に係る半導体記憶装置のライトモードにおける動作を示すタイミングチャートである。
【図１７】本発明の第４の実施の形態に係る半導体記憶装置のリロードモードにおける動作を示すタイミングチャートである。
【図１８】本発明の第４の実施の形態の変形例（１）に係る半導体記憶装置の回路構成を示す回路図である。
【図１９】本発明の第４の実施の形態の変形例（２）に係る半導体記憶装置の回路構成を示す回路図である。
【図２０】本発明の第５の実施の形態に係る半導体記憶装置の回路構成を示す回路図である。
【図２１】本発明の第５の実施の形態に係る半導体記憶装置のライトモードにおける動作を示すタイミングチャートである。
【図２２】本発明の第５の実施の形態に係る半導体記憶装置のリロードモードにおける動作を示すタイミングチャートである。
【図２３】本発明の第６の実施の形態に係る半導体記憶装置の回路構成を示す回路図である。
【図２４】本発明の第６の実施の形態に係る半導体記憶装置のライトモードにおける動作を示すタイミングチャートである。
【図２５】本発明の第６の実施の形態に係る半導体記憶装置のリロードモードにおける動作を示すタイミングチャートである。
【符号の説明】
【０１００】
１、２、３、４、５、６、７、８、９、１０…………半導体記憶装置
１０１、１０２、２０１、２０２、３０１、３０２…ＮＡＮＤゲート
４００、４１１、５０１、５０２………………………ＮＡＮＤゲート
１０３、１０４、２０３、２０４、３０３、３０４…強誘電体キャパシタ
４１２〜４１８、５０３〜５１０、６０３、６０４…強誘電体キャパシタ
７０３、７０４、８０３、８０４、９１２〜９１９…強誘電体キャパシタ
１００３〜１０１０………………………………………強誘電体キャパシタ
１０５、１０６、１０１ａ〜１０１ｄ、２０５………スイッチ
２０６、３０５、３０６、３１０、４０１〜４１０…スイッチ
５１１〜５１８、６０５、６０６………………………スイッチ
６０１ａ〜６０１ｄ、７０５、７０６、８０５………スイッチ
８０６、８１０、９０１〜９１０………………………スイッチ
１０１１〜１０１８………………………………………スイッチ
２０７、２０８、３０７、３０８、７０７、７０８…ＣＭＯＳＦＥＴ
８０７、８０８……………………………………………ＣＭＯＳＦＥＴ
２０９、３０９、７０９、８０９………………………インバータ
６０１、６０２、７０１、７０２、８０１、８０２…ＮＯＲゲート
９００、９１１、１００１、１００２…………………ＮＯＲゲート
【図１】
2005295226.tif 000003
【図２】
2005295226.tif 000004
【図３】
2005295226.tif 000005
【図４】
2005295226.tif 000006
【図５】
2005295226.tif 000007
【図６】
2005295226.tif 000008
【図７】
2005295226.tif 000009
【図８】
2005295226.tif 000010
【図９】
2005295226.tif 000011
【図１０】
2005295226.tif 000012
【図１１】
2005295226.tif 000013
【図１２】
2005295226.tif 000014
【図１３】
2005295226.tif 000015
【図１４】
2005295226.tif 000016
【図１５】
2005295226.tif 000017
【図１６】
2005295226.tif 000018
【図１７】
2005295226.tif 000019
【図１８】
2005295226.tif 000020
【図１９】
2005295226.tif 000021
【図２０】
2005295226.tif 000022
【図２１】
2005295226.tif 000023
【図２２】
2005295226.tif 000024
【図２３】
2005295226.tif 000025
【図２４】
2005295226.tif 000026
【図２５】
2005295226.tif 000027