(57)【要約】【課題】  簡略な回路構成で、且つ複数の電源電圧に対する入力電圧仕様に対応できる入力回路を備えた半導体装置を実現する。【解決手段】  半導体装置は、入力回路１及び内部電源発生回路２から構成されている。内部電源発生回路２は、外部端子から供給される外部電源Ｖｅｘｔが所定値以下の場合に外部電源Ｖｅｘを内部電源Ｖｉｎｔとして出力し、所定値以上の電圧の場合に降圧動作して外部電源Ｖｅｘｔよりも低電圧で、一定な電圧を有する内部電源Ｖｉｎｔを出力する。そして、内部電源発生回路２から出力された内部電源Ｖｉｎｔは、入力回路１に高電位側電源Ｖｄｄとして入力される。入力回路１は、外部電源Ｖｅｘｔ及び高電位側電源Ｖｄｄを電源として入力し、入力信号ＩＮを入力して、電源電圧に対応する複数の入力電圧仕様を満足する信号を出力する。【選択図】  図１
2005295254.tif 000002
【特許請求の範囲】
【請求項１】
外部電源電圧が印加され、前記外部電源電圧が所定値以下の場合、前記外部電源電圧を、前記外部電源電圧が所定値以上の場合、降圧して前記外部電源電圧よりも低い内部電源電圧を、それぞれ高電位側電源電圧として出力する内部電源発生回路と、
前記外部電源電圧が印加され、前記外部電源側に電源電圧を調整する電圧調整手段を設けた初段部と前記高電位側電源電圧が印加されるバッファ段部とを有する入力回路と、
を具備することを特徴とする半導体装置。
【請求項２】
外部電源電圧が印加され、降圧して前記外部電源電圧よりも低い第1の内部電源電圧を出力する第1の内部電源発生回路と、
前記外部電源電圧が印加され、降圧して前記外部電源電圧よりも低く、且つ前記第1の内部電源電圧より高い第２の内部電源電圧を出力する第２の内部電源発生回路と、
前記第1の内部電源電圧及び前記第２の前記内部電源電圧が入力され、前記外部電源電圧が所定値以下の場合、前記第１の内部電源電圧を、前記外部電源電圧が所定値以上の場合、前記第２の内部電源電圧を、それぞれ高電位側電源電圧として出力する選択回路と、
前記外部電源電圧が印加され、前記外部電源側に電源電圧を調整する電圧調整手段を設けた初段部と前記高電位側電源電圧が印加されるバッファ段部とを有する入力回路と、
を具備することを特徴とする半導体装置。
【請求項３】
外部電源電圧が印加され、前記外部電源電圧が所定値以下の場合、前記外部電源を、前記外部電源電圧が所定値以上の場合、降圧して前記外部電源電圧よりも低い第１の内部電源電圧を、それぞれ出力する第1の内部電源発生回路と、
前記外部電源電圧が印加され、降圧して前記外部電源電圧よりも低く、且つ前記第1の内部電源電圧よりも高い第２の内部電源電圧を出力する第２の内部電源発生回路と、
前記第1の内部電源電圧及び前記第２の内部電源電圧が入力され、前記外部電源電圧が所定値以下の場合、前記外部電源電圧を、前記外部電源電圧が所定値以上で、且つ前記第２の内部電源電圧よりも低い場合、前記第１の内部電源電圧を、前記外部電源電圧が前記第１の内部電源電圧以上の場合、前記第２の内部電源電圧を、それぞれ高電位側電源電圧として出力する選択回路と、
前記外部電源電圧が印加され、外部電源側に電源電圧を調整する電圧調整手段を設けた初段部と前記高電位側電源電圧が印加されるバッファ段部とを有する入力回路と、
を具備することを特徴とする半導体装置。
【請求項４】
前記電圧調整手段は、ドレインが前記外部電源に接続され、ゲートが前記高電位側電源に接続されたノーマリオン型ＮｃｈＭＯＳトランジスタであることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記電圧調整手段は、ソースが前記外部電源に接続され、ゲートが低電位側電源に接続された第１のＰｃｈＭＯＳトランジスタと、ドレインが前記第１のＰｃｈＭＯＳトランジスタのドレインに接続され、ゲートが前記高電位側電源に接続され、ソースが前記低電位側電源に接続されたＮｃｈＭＯＳトランジスタと、ソースが前記外部電源に接続され、ゲートが前記第１のＰｃｈＭＯＳトランジスタのドレイン及び前記ＮｃｈＭＯＳトランジスタのドレインに接続された第２のＰｃｈＭＯＳトランジスタから構成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（以下ＬＳＩと呼称する）に用いられる入力回路に係り、特に複数の電源電圧に対する入力電圧仕様に対応できる入力回路を備えた半導体装置に関する。
【背景技術】
【０００２】
近年、ＬＳＩを構成する半導体素子の微細化が進展し、動作速度の上昇とともに耐圧が低下している。半導体素子の耐圧低下に対応し、微細化の世代ごと、半導体素子の最適な動作を行うために、外部電源或いはＬＳＩ内部に設けられた内部電源から最適な電圧が供給されている。一方、ノートパソコンやＰＤＡ等の携帯型電子情報機器、デジカメ等の携帯型電子メディア機器の低消費電力化要求に対応するため、電源として用いられる電池の電圧が低下し、且つその種類も増加している。
【０００３】
これら電源の電圧条件の増加にあわせて、デジタル動作するＬＳＩの入出力インターフェース仕様も、例えば、５Ｖ、３Ｖ、１．８Ｖ等増えている。入出力インターフェース仕様は電源電圧条件によって、論理振幅、最大電圧、最小電圧等が異なり、例えば、一つの入力回路で複数の入力インターフェース仕様を満足させることが難しい。このため、入力回路を複数設け、適宜使い分けて複数の入力インターフェース仕様に対応する半導体装置が用いられている。
【０００４】
この種の半導体装置としては、図１０に示すものが知られている（例えば、特許文献１参照。）。図１０は、半導体装置を示すブロック図である。
【０００５】
図１０に示すように、この特許文献１に開示された半導体装置は、入力回路１０１、１０２、選択回路１０３、及び電源電圧検知回路４から構成されている。ここで、入力回路１０１は、電源電圧５Ｖでの入力インターフェース仕様を満足することができ、入力回路１０２は電源電圧３Ｖでの入力インターフェース仕様を満足することができる。
【０００６】
入力回路１０１、１０２は、外部から出力された出力信号を外部端子を介して入力信号ＩＮとして入力し、論理演算して出力信号を選択回路１０３に出力する。選択回路１０３は、電源電圧検知回路１０４で検知された電源電圧条件に基づいて、電源電圧が５Ｖの場合に入力回路１０１の出力信号を、電源電圧が３Ｖの場合に入力回路１０２の出力信号をそれぞれ選択して出力信号ＯＵＴを、例えば、デジタルＬＳＩ等からなる内部回路に出力する。
【０００７】
上述した半導体装置においては、２つの電源電圧に対応した入力電圧仕様を満足させるために、２つの入力回路を切り替えて使用している。このため、２つの入力回路には電流が流れ、１つの入力回路の場合よりも消費電流が大きいという問題点がある。また、回路パターン面積が大きくなり、且つ複数の入力回路の設計が必要となるという問題点がある。
【特許文献１】特開平６−２９５５８０号公報（頁３、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、簡略な回路構成で、且つ複数の電源電圧に対する入力電圧仕様に対応できる入力回路を備えた半導体装置を提供する。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の一態様の半導体装置は、外部電源電圧が印加され、前記外部電源電圧が所定値以下の場合、前記外部電源電圧を、前記外部電源電圧が所定値以上の場合、降圧して前記外部電源電圧よりも低い内部電源電圧を、それぞれ高電位側電源電圧として出力する内部電源発生回路と、前記外部電源電圧が印加され、前記外部電源側に電源電圧を調整する電圧調整手段を設けた初段部と前記高電位側電源電圧が印加されるバッファ段部とを有する入力回路とを具備することを特徴とする。
【００１０】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、外部電源電圧が印加され、降圧して前記外部電源電圧よりも低い第1の内部電源電圧を出力する第1の内部電源発生回路と、前記外部電源電圧が印加され、降圧して前記外部電源電圧よりも低く、且つ前記第1の内部電源電圧より高い第２の内部電源電圧を出力する第２の内部電源発生回路と、前記第1の内部電源電圧及び前記第２の前記内部電源電圧が入力され、前記外部電源電圧が所定値以下の場合、前記第１の内部電源電圧を、前記外部電源電圧が所定値以上の場合、前記第２の内部電源電圧を、それぞれ高電位側電源電圧として出力する選択回路と、前記外部電源電圧が印加され、前記外部電源側に電源電圧を調整する電圧調整手段を設けた初段部と前記高電位側電源電圧が印加されるバッファ段部とを有する入力回路とを具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、簡略な回路構成で、且つ複数の電源電圧に対する入力電圧仕様に対応できる入力回路を備えた半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１３】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は半導体装置を示すブロック図、図２は入力回路に供給される外部電源と高電位側電源の関係を示す図である。
【００１４】
図１に示すように、本実施例の半導体装置は、入力回路１及び内部電源発生回路２から構成されている。内部電源発生回路２（第１の内部電源発生回路）は、外部端子から供給される外部電源Ｖｅｘｔが所定値以下、例えば、２V以下の場合に外部電源Ｖｅｘを内部電源Ｖｉｎｔ（第１の内部電源）として出力し、所定値以上の電圧の場合に降圧動作して外部電源Ｖｅｘｔよりも低電圧で、一定な電圧を有する内部電源Ｖｉｎｔを発生するリミッタ回路として動作する。そして、内部電源発生回路２から出力された内部電源Ｖｉｎｔは、入力回路１に高電位側電源Ｖｄｄとして入力される。
【００１５】
入力回路１は、外部電源Ｖｅｘｔ及び高電位側電源Ｖｄｄを電源として入力し、外部機器や他のＬＳＩ等から出力された出力信号を外部端子を介して入力信号ＩＮとして入力し、波形成形して電源電圧に対応する入力電圧仕様を満足する信号を内部回路３に出力する。ここで、内部回路３は、ＳＲＡＭ（static  random  access  memory）、ＤＲＡＭ（dynamic  random  access  memory）、ＲＯＭ（read  only  memory）などのメモリに用いられる各種回路、ＭＰＵ（micro  processor  unit）、ＦＰＵ（floating−point  processing  unit）などのロジックに用いられる各種回路、或いはＳｏＣ（system  on  ａ  chip）に用いられる各種回路である。
【００１６】
図２に示すように、高電位側電源Ｖｄｄは、外部電源Vｅｘｔが電源電圧１．８Ｖ（±１０％）規格の領域では外部電源Vｅｘｔを用いるので直線的に増加する。一方、ＴＴＬインターフェース仕様である電源電圧規格３Ｖ（±１０％）の領域では内部電源発生回路２により、一定な電圧である２Ｖに降圧される。
【００１７】
次に、入力回路の回路構成及びその入力電圧特性について、図３及び図４を参照して説明する。図３は入力回路の回路図、図４は入力回路の外部電源電圧に対する入力電圧特性を示す図である。ここで、内部電源Ｖｉｎｔを選択する電圧は２Ｖ以上の領域である。
【００１８】
図３に示すように、入力回路１は、入力信号レベルを判定する初段部１１と適切な電圧を出力信号として出力するバッファ段部１２から構成されている。初段部１１は、２入力ＮＡＮＤ回路ＮＡＮＤ１とＤタイプＮｃｈＭＯＳトランジスタ（ノーマリオン型ＮｃｈＭＯＳトランジスタとも言う）ＮＤ１から構成されている。ここで、入力回路１を構成するＤタイプＮｃｈＭＯＳトランジスタＮＤ１以外のＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタは、Ｅタイプ（ノーマリオフ型とも言う）ＭＯＳトランジスタである。
【００１９】
ＤタイプＮｃｈＭＯＳトランジスタＮＤ１は、外部電源ＶｅｘｔとＰｃｈＭＯＳトランジスタＰ１のソースの間に設けられ、ＮＡＮＤ回路ＮＡＮＤ１の電源電圧を調整する電圧調整手段として機能する。ＮＡＮＤ回路ＮＡＮＤ１は、ＤタイプＮｃｈＭＯＳトランジスタＮＤ１のソースと低電位側電源Ｖｓｓの間に設けられ、ＰｃｈＭＯＳトランジスタＰ１、ＰｃｈＭＯＳトランジスタＰ２、ＮｃｈＭＯＳトランジスタＮ１、ＰｃｈＭＯＳトランジスタＰ２のドレイン及びＮｃｈＭＯＳトランジスタＮ１のドレインの間と低電位側電源Ｖｓｓの間のＮｃｈＭＯＳトランジスタＮ２から構成されている。
【００２０】
ＤタイプＮｃｈＭＯＳトランジスタＮＤ１は、ドレインが外部電源Ｖｅｘｔに接続され、ゲートが高電位側電源Ｖｄｄに接続され、電源電圧１．８Ｖ（±１０％）規格の領域では、外部電源Ｖｅｘｔの増加とともにドレイン電流が増大し、電源電圧３V（±１０％）規格の領域では、一定なドレイン電流が流れる。このため、２入力ＮＡＮＤ回路に供給される電源電位は、ＤタイプＮｃｈＭＯＳトランジスタＮＤ１により調整される。
【００２１】
ＰｃｈＭＯＳトランジスタＰ１は、ソースがＤタイプＮｃｈＭＯＳトランジスタＮＤ１のソースに接続され、ゲートにはチップイネーブル信号ＣＥＢが入力される。ＰｃｈＭＯＳトランジスタＰ２は、ソースがＰｃｈＭＯＳトランジスタＰ１のドレインに接続され、ゲートには入力信号ＩＮが入力される。ＮｃｈＭＯＳトランジスタＮ１は、ドレインがＰｃｈＭＯＳトランジスタＰ２のドレインに接続され、ゲートには入力信号ＩＮが入力される。ＰｃｈＭＯＳトランジスタＰ２及びＮｃｈＭＯＳトランジスタＮ１は、インバータ動作する。ＮｃｈＭＯＳトランジスタＮ２は、ドレインがＰｃｈＭＯＳトランジスタＰ２及びＮｃｈＭＯＳトランジスタＮ１からなるインバータの出力側に接続され、ソースが低電位側電源に接続され、ゲートにはチップイネーブル信号ＣＥＢが入力される。
【００２２】
バッファ段部１２は、インバータＩＮＶ１から構成されている。インバータＩＮＶ１は、高電位側電源Ｖｄｄを電源として、初段部１１から出力された信号を入力し、インバータ動作して入力回路１の出力信号Ｏｕｔを出力する。
【００２３】
図４に示すように、電源電圧３Ｖ（±１０％）の領域に対する入力電圧仕様は、Ｈｉｇｈレベルの入力電圧であるＨＳ１以下、及びＬｏｗレベルの入力電圧であるＬＳ１以上である。これに対して、Ｈｉｇｈレベルの入力電圧特性ＶＨ１はＨＳ１以下であり、Ｌｏｗレベルの入力電圧特性ＶＬ１はＬＳ１以上であり、それぞれ十分規格を満足している。一方、電源電圧１．８Ｖ（±１０％）の領域に対する入力電圧仕様は、Ｈｉｇｈレベルの入力電圧であるＨＳ２以下、及びＬｏｗレベルの入力電圧であるＬＳ２以上である。これに対して、Ｈｉｇｈレベルの入力電圧特性ＶＨ２はＨＳ２以下であり、Ｌｏｗレベルの入力電圧特性ＶＬ２はＬＳ２以上であり、それぞれ十分規格を満足している。
【００２４】
上述したように、本実施例の半導体装置では、外部端子から供給される外部電源Ｖｅｘｔが所定値以下の場合に外部電源Ｖｅｘを内部電源Ｖｉｎｔとして出力し、所定値以上の電圧の場合に降圧動作して外部電源Ｖｅｘｔよりも低電圧で、一定な電圧を出力する内部電源発生回路２と、初段部１１に外部電源Ｖｅｘｔが供給され、バッファ段部１２に内部電源発生回路２から出力された内部電源Ｖｉｎｔを高電位側電源Ｖｄｄとして供給される入力回路１とが備えられている。そして、初段部１１のＮＡＮＤ回路ＮＡＮＤ１に供給される電源電位は、ＤタイプＮｃｈＭＯＳトランジスタＮＤ１により調整されている。このため、２つの電源電圧に対する入力電圧仕様に対して、入力電圧特性を満足することができる。また、一つの入力回路で２つの電源電圧に対する入力電圧仕様に対応できるので、従来よりも消費電流を抑制することができる。更に、簡略な回路構成を有する入力回路を用いているので、設計作業を低減することができる。
【００２５】
なお、本実施例では、入力回路１を初段部１１とバッファ段部１２の２段構成にしているが、波形整形回路やインバータなどを初段部１１とバッファ段部１２の間に設けて３段構成以上にしてもよい。また、ＮＡＮＤ回路の代わりにＮＯＲ回路などを用いてもよい。更に、ＰｃｈＭＯＳトランジスタ及びＮｃｈＭＯＳトランジスタのゲート絶縁膜にはシリコン酸化膜を用いているが、シリコン酸化膜を窒化したＳｉＮｘＯｙ膜、シリコン窒化膜（Ｓｉ３Ｎ４）／シリコン酸化膜の積層膜、或いは高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）を用いてもよい。なお、この高誘電体膜としては、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｌａ（ランタニウム）の酸化物、或いはそのシリケート物(例えばＨｆＳｉＯＮ)等を用いてよい。
【実施例２】
【００２６】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図５は半導体装置を示すブロック図、図６は入力回路に供給される外部電源と高電位側電源の関係を示す図である。本実施例では、入力回路に供給される内部電源を増やしている。
【００２７】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００２８】
図５に示すように、本実施例の半導体装置は、入力回路１、内部電源発生回路２、２ａ、及び選択回路４から構成されている。内部電源発生回路２ａ（第２の内部電源発生回路）は、外部電源Ｖｅｘｔが実施例１よりも高い電圧の場合、降圧動作して外部電源Ｖｅｘｔよりも低電圧で、且つ内部電源Ｖｉｎｔよりも高電圧で、一定な電圧の内部電源Ｖｉｎｔａ（第２の内部電源）を発生して、この内部電源Ｖｉｎｔａを選択回路４に出力する。選択回路４は、内部電源発生回路２から出力された内部電源Ｖｉｎｔ、内部電源発生回路２ａから出力されたＶｉｎｔａを入力し、外部電源Ｖｅｘｔが実施例１と同じ電圧以下の場合に内部電源Ｖｉｎｔを選択し、外部電源Ｖｅｘｔが実施例１よりも高い電圧の場合に内部電源Ｖｉｎｔａを選択し、それぞれ高電位側電源Ｖｄｄとして入力回路１に出力する。
【００２９】
図６に示すように、ＴＴＬインターフェース仕様である電源電圧５Ｖ（±１０％）規格の領域では、内部電源発生回路２ａにより、高電位側電源は一定な電圧である２．４Ｖに降圧される。
【００３０】
次に、入力回路の入力電圧特性について、図７を参照して説明する。図７は入力回路の外部電源電圧に対する入力電圧特性を示す図である。
【００３１】
図７に示すように、電源電圧５Ｖ（±１０％）の領域に対する入力電圧仕様は、Ｈｉｇｈレベルの入力電圧であるＨＳ３以下、及びＬｏｗレベルの入力電圧であるＬＳ３以上である。これに対して、Ｈｉｇｈレベルの入力電圧特性ＶＨ３はＨＳ３以下であり、Ｌｏｗレベルの入力電圧特性ＶＬ３はＬＳ３以上であり、それぞれ十分規格を満足している。
【００３２】
上述したように、本実施例の半導体装置では、外部端子から供給される外部電源Ｖｅｘｔが所定値以下の場合に外部電源Ｖｅｘを内部電源Ｖｉｎｔとして出力し、所定値以上の電圧の場合に降圧動作して外部電源Ｖｅｘｔよりも低電圧で、一定な電圧を出力する内部電源発生回路２と、外部電源Ｖｅｘｔが実施例１よりも高い電圧の場合、降圧動作して外部電源Ｖｅｘｔよりも低電圧で、且つ内部電源Ｖｉｎｔよりも高電圧で、一定な電圧の内部電源Ｖｉｎｔａを発生する内部電源発生回路２ａと、内部電源発生回路２から出力された内部電源Ｖｉｎｔ、内部電源発生回路２ａから出力されたＶｉｎｔａを入力し、外部電源Ｖｅｘｔが実施例１と同じ電圧以下の場合に内部電源Ｖｉｎｔを選択し、外部電源Ｖｅｘｔが実施例１よりも高い電圧の場合に内部電源Ｖｉｎｔａを選択し、それぞれ高電位側電源Ｖｄｄとして入力回路１に出力する選択回路４と、初段部１１に外部電源Ｖｅｘｔが供給され、バッファ段部１２に選択回路４から出力された高電位側電源Ｖｄｄが入力される入力回路１とが備えられている。そして、初段部１１のＮＡＮＤ回路ＮＡＮＤ１に供給される電源電位は、ＤタイプＮｃｈＭＯＳトランジスタＮＤ１により調整されている。このため、３つの電源電圧に対する入力電圧仕様に対して、入力電圧特性を満足することができる。また、一つの入力回路で３つの電源電圧に対する入力電圧仕様に対応できるので、従来よりも消費電流を抑制することができる。更に、簡略な回路構成を有する入力回路を用いているので、設計作業を低減することができる。
【実施例３】
【００３３】
次に、本発明の実施例３に係る半導体装置について、図面を参照して説明する。図８は入力回路を示す回路図である。本実施例では、実施例１の入力回路の初段部の回路構成を変更している。
【００３４】
以下、実施例１と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００３５】
図８に示すように、入力回路１ａは、初段部１１ａとバッファ段部１２から構成されている。初段部１１ａは、２入力ＮＡＮＤ回路ＮＡＮＤ１、ＰｃｈＭＯＳトランジスタＰ３（第２のＰｃｈＭＯＳトランジスタ）、ＰｃｈＭＯＳトランジスタ（第１のＰｃｈＭＯＳトランジスタ）Ｐ４、及びＮｃｈＭＯＳトランジスタＮ３から構成されている。ＰｃｈＭＯＳトランジスタＰ３、ＰｃｈＭＯＳトランジスタＰ４、及びＮｃｈＭＯＳトランジスタＮ３は、２入力ＮＡＮＤ回路ＮＡＮＤ１の電源電圧を調整する電圧調整手段として機能する。
【００３６】
ＰｃｈＭＯＳトランジスタＰ３は、外部電源Ｖｅｘｔと２入力ＮＡＮＤ回路ＮＡＮＤ１のＰｃｈＭＯＳトランジスタＰ１のソースの間に設けられ、ＰｃｈＭＯＳトランジスタＰ４及びＮｃｈＭＯＳトランジスタＮ３は、外部電源Ｖｅｘｔと低電位側電源Ｖｓｓの間に設けられている。
【００３７】
ＰｃｈＭＯＳトランジスタＰ４は、ソースが外部電源Ｖｅｘｔに接続され、ゲートが低電位側電源Ｖｓｓに接続され、常にオンしている。ＮｃｈＭＯＳトランジスタＮ３は、ドレインがＰｃｈＭＯＳトランジスタＰ４のドレインに接続され、ソースが低電位側電源Ｖｓｓに接続され、ゲートが高電位側電源Ｖｄｄに接続され、電源電圧１．８Ｖ（±１０％）規格の領域では、外部電源Ｖｅｘｔの増加とともにドレイン電流が増加し、電源電圧３Ｖ（±１０％）規格の領域では、一定なドレイン電流が流れる。
【００３８】
ＰｃｈＭＯＳトランジスタＰ３は、ソースが外部電源Ｖｅｘｔに接続され、ドレインがＰｃｈＭＯＳトランジスタＰ１のソースに接続され、ゲートがＰｃｈＭＯＳトランジスタＰ４のドレインとＮｃｈＭＯＳトランジスタＮ３のドレインに接続され、ＰｃｈＭＯＳトランジスタＰ４のドレインの電位によりドレイン電流が変化する。このため、２入力ＮＡＮＤ回路ＮＡＮＤ１に供給される電源電位は、ＰｃｈＭＯＳトランジスタＰ３、Ｐ４、及びＮｃｈＭＯＳトランジスタＮ３の動作により調整される。
【００３９】
次に、入力回路の入力電圧特性について、図９を参照して説明する。図９は入力回路の外部電源電圧に対する入力電圧特性を示す図である。
【００４０】
図９に示すように、電源電圧３Ｖ（±１０％）の領域に対する入力電圧仕様は、Ｈｉｇｈレベルの入力電圧であるＨＳ１以下、及びＬｏｗレベルの入力電圧であるＬＳ１以上である。これに対して、Ｈｉｇｈレベルの入力電圧特性ＶＨ１１はＨＳ１以下であり、Ｌｏｗレベルの入力電圧特性ＶＬ１１はＬＳ１以上であり、それぞれ十分規格を満足している。一方、電源電圧１．８Ｖ（±１０％）の領域に対する入力電圧仕様は、Ｈｉｇｈレベルの入力電圧であるＨＳ２以下、及びＬｏｗレベルの入力電圧であるＬＳ２以上である。これに対して、Ｈｉｇｈレベルの入力電圧特性ＶＨ２１はＨＳ２以下であり、Ｌｏｗレベルの入力電圧特性ＶＬ２１はＬＳ２以上であり、それぞれ十分規格を満足している。
【００４１】
上述したように、本実施例の半導体装置では、外部端子から供給される外部電源Ｖｅｘｔが所定値以下の場合に外部電源Ｖｅｘを内部電源Ｖｉｎｔとして出力し、所定値以上の電圧の場合に降圧動作して外部電源Ｖｅｘｔよりも低電圧で、一定な電圧を出力する内部電源発生回路２と、初段部１１ａに外部電源Ｖｅｘｔが供給され、バッファ段部１２に内部電源発生回路２から出力された内部電源Ｖｉｎｔを高電位側電源Ｖｄｄとして供給される入力回路１ａとが備えられている。そして、初段部１１ａのＮＡＮＤ回路ＮＡＮＤ１に供給される電源電位は、ＰｃｈＭＯＳトランジスタＰ３、４、及びＮｃｈＭＯＳトランジスタＮ３の動作によりにより調整されている。このため、実施例１と同様な効果を有する。
【００４２】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４３】
例えば、実施例３では、ＰｃｈＭＯＳトランジスタＰ３、Ｐ４及びＮｃｈＭＯＳトランジスタＮ３を用いて初段部１１ａの２入力ＮＡＮＤ回路ＮＡＮＤ１に供給する電源電位を調整しているが、カレントミラー回路を代わりに用いてもよい。また、実施例１、３では、電源電圧１．８Ｖ、３Ｖに対する入力電圧仕様に対応し、実施例２では、電源電圧１．８Ｖ、３Ｖ、５Ｖに対する入力電圧仕様に対応しているが、その他の入力電圧仕様に対しても回路パラメータを調整することにより適応することができる。
【００４４】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  外部電源電圧が印加され、前記外部電源電圧が所定値以下の場合、前記外部電源電圧を、前記外部電源電圧が所定値以上の場合、降圧して前記外部電源電圧よりも低い内部電源電圧を、それぞれ高電位側電源電圧として出力する内部電源発生回路と、前記外部電源電圧が印加され、ＮＡＮＤ回路が設けられ、前記外部電源側と前記ＮＡＮＤ回路の間に電源電圧を調整する電圧調整手段を設けた初段部と前記高電位側電源電圧が印加され、インバータが設けられたバッファ段部とを有する入力回路とを具備する半導体装置。
【００４５】
（付記２）  前記電圧調整手段は、ドレインが前記外部電源に接続され、ゲートが前記高電位側電源に接続されたノーマリオン型ＮｃｈＭＯＳトランジスタである付記１に記載の半導体装置。
【００４６】
（付記３）  前記電圧調整手段は、ソースが前記外部電源に接続され、ゲートが低電位側電源に接続された第１のＰｃｈＭＯＳトランジスタと、ドレインが前記第１のＰｃｈＭＯＳトランジスタのドレインに接続され、ゲートが高電位側電源に接続され、ソースが前記外部電源に接続されたＮｃｈＭＯＳトランジスタと、ソースが前記低電位側電源に接続され、ゲートが前記第１のＰｃｈＭＯＳトランジスタのドレイン及び前記ＮｃｈＭＯＳトランジスタのドレインに接続された第２のＰｃｈＭＯＳトランジスタから構成されている付記１に記載の半導体装置。
【００４７】
（付記４）  前記電圧調整手段は、前記外部電源と前記ＮＡＮＤ回路の間に設けられたカレントミラー回路である付記１に記載の半導体装置。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施例１に係る半導体装置を示すブロック図。
【図２】本発明の実施例１に係る入力回路に供給される外部電源と高電位側電源の関係を示す図。
【図３】本発明の実施例１に係る入力回路を示す回路図。
【図４】本発明の実施例１に係る入力回路の外部電源電圧に対する入力電圧特性を示す図。
【図５】本発明の実施例２に係る半導体装置を示すブロック図。
【図６】本発明の実施例２に係る入力回路に供給される外部電源と高電位側電源の関係を示す図。
【図７】本発明の実施例２に係る入力回路の外部電源電圧に対する入力電圧特性を示す図。
【図８】本発明の実施例３に係る入力回路を示す回路図。
【図９】本発明の実施例３に係る入力回路の外部電源電圧に対する入力電圧特性を示す図。
【図１０】従来の半導体装置を示すブロック図。
【符号の説明】
【００４９】
１、１ａ  入力回路
２、２ａ  内部電源発生回路
３  内部回路
４  選択回路
１１、１１ａ  初段部
１２  バッファ段部
ＣＥＢ  チップイネーブル信号
ＨＳ１  電源電圧３ＶでのＶＩＨ電圧仕様
ＨＳ２  電源電圧１．８ＶでのＶＩＨ電圧仕様
ＨＳ３  電源電圧５ＶでのＶＩＨ電圧仕様
ＩＮ  入力信号
ＩＮＶ１  インバータ
ＬＳ１  電源電圧３ＶでのＶＩＬ電圧仕様
ＬＳ２  電源電圧１．８ＶでのＶＩＬ電圧仕様
ＬＳ３  電源電圧５ＶでのＶＩＬ電圧仕様
ＮＡＮＤ１  ＮＡＮＤ回路
Ｎ１、Ｎ２、Ｎ３  ＮｃｈＭＯＳトランジスタ
ＮＤ１  ＤタイプＮｃｈＭＯＳトランジスタ
ＯＵＴ  出力信号
Ｐ１、Ｐ２、Ｐ３、Ｐ４  ＰｃｈＭＯＳトランジスタ
Ｖｄｄ  高電位側電源
Ｖｅｘｔ  外部電源
ＶＨ１、ＶＨ１１  電源電圧３ＶでのＶＩＨ電圧特性
ＶＨ２、ＶＨ２１  電源電圧１．８ＶでのＶＩＨ電圧特性
ＶＨ３  電源電圧５ＶでのＶＩＨ電圧特性
Ｖｉｎｔ、Ｖｉｎｔａ  内部電源
ＶＬ１、ＶＬ１１  電源電圧３ＶでのＶＩＬ電圧特性
ＶＬ２、ＶＬ２１  電源電圧１．８ＶでのＶＩＬ電圧特性
ＶＬ３  電源電圧５ＶでのＶＩＬ電圧特性
Ｖｓｓ  低電位側電源
【図１】
2005295254.tif 000003
【図２】
2005295254.tif 000004
【図３】
2005295254.tif 000005
【図４】
2005295254.tif 000006
【図５】
2005295254.tif 000007
【図６】
2005295254.tif 000008
【図７】
2005295254.tif 000009
【図８】
2005295254.tif 000010
【図９】
2005295254.tif 000011
【図１０】
2005295254.tif 000012