(57)【要約】【課題】銅に比べて基本物性が劣っているアルミニウム又はアルミニウム合金を金属配線材料として用いているにもかかわらず、次世代高性能高集積半導体素子において金属配線の間の漏話現象を抑制しつつ金属配線の間のキャパシタンスを減少させることにより、ＲＣ遅延時間を減らすことができると共に高信頼性の金属配線を具現することができる半導体素子の金属配線形成方法を提供する。【解決手段】多数のコンタクトプラグが形成された基板上に、誘電定数値の低い絶縁物からなるハードマスクのパターンを用いた反応性イオンエッチング工程で密集した多数の金属配線を形成する段階と、該多数の金属配線の側壁にバリアメタル層を形成する段階と、該バリアメタル層が形成された全体構造上に、誘電定数値の低い絶縁物からなる層間絶縁層を形成する段階とを含む。【選択図】図２
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【特許請求の範囲】
【請求項１】
多数のコンタクトプラグが形成された基板上に、誘電定数値の低い絶縁物からなるハードマスクのパターンを用いた反応性イオンエッチング工程により、密集した多数の金属配線を形成する段階と、
前記多数の金属配線の側壁にバリアメタル層を形成する段階と、
前記バリアメタル層が形成された全体構造上に、誘電定数値の低い絶縁物からなる層間絶縁層を形成する段階とを含むことを特徴とする半導体素子の金属配線形成方法。
【請求項２】
前記ハードマスクのパターン及び前記層間絶縁層は、ＨＯＳＰ、ＨＳＱ、ＳｉＬＫＴＭ製品、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｎａｎｏｇｌａｓｓを用いて形成されることを特徴とする請求項１記載の半導体素子の金属配線形成方法。
【請求項３】
前記金属配線は、第１のバリアメタル層、配線用物質層及び第２のバリアメタル層が積層された構造で形成されることを特徴とする請求項１記載の半導体素子の金属配線形成方法。
【請求項４】
前記第１及び第２のバリアメタル層は、ＴｉまたはＴｉ／ＴｉＮで形成されることを特徴とする請求項３記載の半導体素子の金属配線形成方法。
【請求項５】
前記配線用物質層は、アルミニウム又はアルミニウム合金で形成されることを特徴とする請求項３記載の半導体素子の金属配線形成方法。
【請求項６】
前記バリアメタル層は、ＴＤＭＡＴを前駆体として用いて５００℃以下の蒸着温度下、化学気相蒸着（ＣＶＤ）法で１００〜２００Åの厚さにＴｉＮを蒸着した後、ブランケット・エッチバック工程を施すことで前記金属配線の側壁に形成されることを特徴とする請求項１記載の半導体素子の金属配線形成方法。
【請求項７】
前記ＴｉＮを蒸着する際には、蒸着とエッチングとを繰り返すＲＦ処理を施すことを特徴とする請求項６記載の半導体素子の金属配線形成方法。
【請求項８】
多数のコンタクトプラグが形成された基板上に、第１のバリアメタル層、配線用物質層及び第２のバリアメタル層を順次形成する段階と、
前記第２のバリアメタル層上に、密集した多数のハードマスクのパターンを形成する段階と、
前記多数のハードマスクのパターンを用いた反応性イオンエッチング工程で前記第２のバリアメタル層、前記配線用物質層及び前記第１のバリアメタル層を順次エッチングし、密集した多数の金属配線を形成する段階と、
前記多数の金属配線の側壁に第３のバリアメタル層を形成する段階と、
前記第３のバリアメタル層が形成された全体構造上に、層間絶縁層を形成する段階とを含むことを特徴とする半導体素子の金属配線形成方法。
【請求項９】
前記第１及び第２のバリアメタル層は、ＴｉまたはＴｉ／ＴｉＮで形成されることを特徴とする請求項８記載の半導体素子の金属配線形成方法。
【請求項１０】
前記配線用物質層は、アルミニウム又はアルミニウム合金で形成されることを特徴とする請求項８記載の半導体素子の金属配線形成方法。
【請求項１１】
前記ハードマスクのパターン及び前記層間絶縁層は、誘電定数値の低い絶縁物であるＨＯＳＰ、ＨＳＱ、ＳｉＬＫＴＭ製品、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｎａｎｏｇｌａｓｓを用いることで形成されることを特徴とする請求項８記載の半導体素子の金属配線形成方法。
【請求項１２】
前記第３のバリアメタル層は、ＴＤＭＡＴを前駆体として用いて５００℃以下の蒸着温度下、化学気相蒸着（ＣＶＤ）法で１００〜２００Åの厚さにＴｉＮを蒸着した後、ブランケット・エッチバック工程を施すことにより、前記金属配線の側壁に形成されることを特徴とする請求項８記載の半導体素子の金属配線形成方法。
【請求項１３】
前記ＴｉＮを蒸着する際には、蒸着とエッチングとを繰り返すＲＦ処理を施すことを特徴とする請求項１２記載の半導体素子の金属配線形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の金属配線形成方法に係り、特に、誘電定数値の低い絶縁物(low-k dielectric)を用いて反応性イオンエッチング（ＲＩＥ）工程を適用し、金属配線間の漏話(cross talk)現象を抑制すると共にキャパシタンス(capacitance)を減少させ、ＲＣ遅延時間を減らすことができる半導体素子の金属配線形成方法に関する。
【背景技術】
【０００２】
半導体素子の超高集積、高機能及び縮小化に伴って、金属配線材料として、比抵抗が低くてＲＣ遅延時間に対して有利で、ＥＭ(electromigration)及びＳＭ(stressmigration)に対する抵抗性が優れている物質が要望されている。それに対し、最も適した材料として広く用いられているアルミニウムの代わりに、現在には銅（Ｃｕ）が関心の対象となっている。
【０００３】
銅を金属配線材料として用いる理由は、アルミニウムの融点６６０℃に比べて銅の融点は１０８０℃であって比較的に高く、比抵抗は１.７μΩｃｍであって２.７μΩｃｍのアルミニウムより低いためである。
【０００４】
このように、銅配線の優秀性に基づき、半導体素子の金属配線に適用するための努力が続けられている。しかし、銅配線はドライエッチングが困難で、大気中では容易に腐食し、なお、銅の原子は絶縁膜に容易に拡散してしまうといった問題を有しているため、実用化することが非常に難しい。これを改善して実用化するために、シングルダマシン工程(single damascene process)またはデュアルダマシン工程(dual damascene process)を適用している。また、金属配線間のキャパシタンスの増加を防止するために、層間絶縁層として誘電定数値の低い絶縁物(low-k dielectric)を用いている。
【０００５】
ダマシン工程で低誘電体層間絶縁層に銅配線を形成するにもかかわらず、フラッシュメモリ素子が１２０ｎｍ以下に漸次縮小(shrink)していくことで、密集した銅配線の間の空間(space)及び銅配線の幅が減ることにより、銅配線の間の漏話現象及びキャパシタンスの増加によってＲＣ遅延時間(ＲＣ delay time)が大幅に増加するという問題点が発生している。このようなＲＣ遅延時間の増加は、素子の信頼性を低下するだけでなく、素子の高集積化への実現をも難しくする。
【０００６】
このような問題は、銅配線工程上における高難易度に基づいていると言えるが、一般的な銅配線工程を通じて工程上のそれぞれの問題点を説明する。ここで説明される銅配線工程は、銅配線がフラッシュメモリ素子のビットラインと共に密集し、高集積素子に適用される場合である。密集しないものであって、しかも高集積素子ではない場合は、上記したような問題は発生しない。
【０００７】
銅配線は、低誘電体層間絶縁層に、ダマシン工程でトレンチ（ラインが形成されるはずの部分）及びビアコンタクトホール（下部導電層に電気的に連結されるはずの部分）からなるダマシンパターンを形成し、該ダマシンパターンの内部に銅を充填し、層間絶縁層の表面上の銅層を化学的機械的研磨（ＣＭＰ）法で研磨することで形成される。
【０００８】
一つ目、銅配線工程が完了されるまで、数回のフォトレジストパターン除去工程、数回の洗浄工程などを経るようになり、このような工程の間に銅配線の間を絶縁する層間絶縁層はエッチング損失(etch loss)を被るようになり、銅配線の間の幅が細くなってしまい、これにより、銅配線の間を絶縁する層間絶縁層の臨界寸法が確保できず、隣接した銅配線の間の漏話現象及びキャパシタンスによるＲＣ遅延時間の増加をもたらしてしまう。
【０００９】
二つ目、ダマシンパターンの大きさが小さい場合、既存の物理気相蒸着法（ＰＶＤ）又は化学気相蒸着法（ＣＶＤ）で空隙を形成せずに銅を均一に充填することは困難である。空隙のない銅蒸着を実現するために、現在は適当な添加剤が混合されたメッキ液を使用する電気メッキ法を適用している。電気メッキ法を適用するためには、銅シード層が必須となるが、このような銅シード層の形成によって実際、線幅に比べてトレンチ及びビアコンタクトホールはより細くなるので銅が均一に充填されることを難しくしてしまう。現在、このような問題点を解決する目的で、充填能力の優れたメッキ液が開発中にあり、またＣＶＤ法を用いた銅の充填方法が研究中にある。
【００１０】
三つ目、銅は絶縁膜に対して容易に拡散される物質であるので、このような銅の拡散を抑制可能な拡散防止膜を銅配線の周りに形成することが必須である。線幅の減少に対し、拡散防止膜が占める体積比を一定に保ちながら配線の比抵抗の増加を抑制するためには、拡散防止膜の厚さも同様に薄くしなければならない。しかし、トレンチ及びビアコンタクトホールの折れ曲がった表面に沿って薄くて均一な拡散防止膜を形成することは困難であるので、それを解決するためにＡＬＤ(Atomic Layer Deposition)などの蒸着法が研究中にある。ところが、拡散防止膜の厚さが薄くなれば、その役目をまともに遂行し難いという問題点があって、完璧で理想的な拡散防止膜としての役目を次世代半導体素子から期待することは無理である。
【００１１】
四つ目、電気メッキで銅層を蒸着した後に必須的に経る工程である化学的・機械的研磨工程においても工程上の難題が存在する。化学的・機械的研磨工程においては、機械的な摩擦及び化学的反応が加えられるが、このような劣悪な条件下でも耐えられるように、層間絶縁膜は優れた機械的特性を保有しなければならない。ところで、層間絶縁膜として用いられる低誘電体物質は一般に脆弱な機械的性質を有しているので、化学的・機械的研磨工程において多くの難しさを伴う。更に、銅と層間絶縁膜との異なる機械的特性に基づき、化学的・機械的研磨工程の際に研磨の割合が異なって平坦化作業が難しくなるという問題がある。したがって、低誘電体層間絶縁膜そのものの機械的物性の向上が大きく要求されている。
【００１２】
上述したように、銅配線は、アルミニウムに代えて次世代高性能半導体素子として使用され得る基本物性を有していることは明らかであるが、前述したようなそれぞれの問題点によって単にアルミニウムの代わりに銅を用いることだけでは高信頼性の金属配線を形成することは困難である。
【発明の開示】
【発明が解決しようとする課題】
【００１３】
したがって、本発明の目的は、銅に比べて基本物性が劣っているアルミニウム又はアルミニウム合金を金属配線材料として用いているにもかかわらず、次世代高性能高集積半導体素子において金属配線の間の漏話現象を抑制しつつ金属配線の間のキャパシタンスを減少させることにより、ＲＣ遅延時間を減らすことができると共に高信頼性の金属配線を具現することができる半導体素子の金属配線形成方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の実施例に係る半導体素子の金属配線形成方法は、多数のコンタクトプラグが形成された基板上に、誘電定数値の低い絶縁物からなるハードマスクのパターンを用いた反応性イオンエッチング工程により、密集した多数の金属配線を形成する段階と、前記多数の金属配線の側壁にバリアメタル層を形成する段階と、前記バリアメタル層が形成された全体構造上に、誘電定数値の低い絶縁物からなる層間絶縁層を形成する段階とを含む。
【００１５】
上記において、ハードマスクのパターン及び層間絶縁層は、ＨＯＳＰ、ＨＳＱ、ＳｉＬＫＴＭ製品、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｎａｎｏｇｌａｓｓを用いることで形成される。金属配線は、第１のバリアメタル層、配線用物質層及び第２のバリアメタル層が積層された構造で形成されるが、第１及び第２のバリアメタル層はＴｉまたはＴｉ／ＴｉＮで形成され、配線用物質層はアルミニウム又はアルミニウム合金で形成される。金属配線の側壁のバリアメタル層は、ＴＤＭＡＴを前駆体として用いて５００℃以下の蒸着温度下、化学気相蒸着（ＣＶＤ）法で１００〜２００Åの厚さにＴｉＮを蒸着した後、ブランケット・エッチバック工程を施すことで形成され、ＴｉＮ蒸着時に蒸着とエッチングとを繰り返すＲＦ処理を施す。
【００１６】
また、上記目的を達成するために、本発明の他の実施例に係る半導体素子の金属配線形成方法は、多数のコンタクトプラグが形成された基板上に、第１のバリアメタル層、配線用物質層及び第２のバリアメタル層を順次形成する段階と、前記第２のバリアメタル層上に、密集した多数のハードマスクのパターンを形成する段階と、前記多数のハードマスクのパターンを用いた反応性イオンエッチング工程で前記第２のバリアメタル層、前記配線用物質層及び前記第１のバリアメタル層を順次エッチングし、密集した多数の金属配線を形成する段階と、前記多数の金属配線の側壁に第３のバリアメタル層を形成する段階と、前記第３のバリアメタル層が形成された全体構造上に、層間絶縁層を形成する段階とを含む。
【００１７】
上記において、第１及び第２のバリアメタル層は、ＴｉまたはＴｉ／ＴｉＮで形成され、配線用物質層はアルミニウム又はアルミニウム合金で形成される。ハードマスクのパターン及び層間絶縁層は誘電定数値の低い絶縁物である、ＨＯＳＰ、ＨＳＱ、ＳｉＬＫＴＭ製品、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｎａｎｏｇｌａｓｓを用いることで形成される。第３のバリアメタル層は、ＴＤＭＡＴを前駆体として用いて５００℃以下の蒸着温度下、化学気相蒸着（ＣＶＤ）法で１００〜２００Åの厚さにＴｉＮを蒸着した後、ブランケット・エッチバック工程を施すことで金属配線の側壁に形成され、ＴｉＮの蒸着時に蒸着とエッチングとを繰り返すＲＦ処理を施す。
【発明の効果】
【００１８】
本発明は、誘電定数値の低い絶縁物でハードマスク層を形成し、反応性イオンエッチング工程でアルミニウム又はアルミニウム合金をパターニングして密集した多数の金属配線を形成するので、１２０ｎｍ以下のフラッシュメモリ素子のような高集積素子においても良好なパターン形状の金属配線を得ることができ、配線工程上においてマージンを確保できると共に金属配線間を絶縁する層間絶縁層の臨界寸法の利得を確保することができるので、金属配線間の漏話現象を抑制できると共に金属配線間のキャパシタンスを減少させてＲＣ遅延時間を減らすことができる。また、本発明は、伝導性物質であるＴｉＮからなるバリアメタル層で金属配線を完全に密封するので、低誘電層間絶縁層と金属配線と間の反応性を抑制し、層間絶縁層の低誘電特性を維持できると共に金属配線の幅を増大させる結果をもたらし、金属配線の全体抵抗を減少させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００２０】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜上及び明確性のために誇張されることもある。図面上において、同一の符号は同一の要素を意味する。
【００２１】
図１（Ａ），（Ｂ）及び図２（Ａ），（Ｂ），（Ｃ）は本発明の実施例に係る半導体素子の金属配線形成方法を説明するための素子の断面図である。
【００２２】
図１（Ａ）を参照すると、トランジスタ又はメモリセルのような半導体素子の各構成要素が形成された基板１１上に、第１の層間絶縁膜１２を形成する。第１の層間絶縁膜１２の一部分をエッチングして多数のコンタクトホールを形成した後、コンタクトプラグ物質で各コンタクトホールの内部を充填して多数のコンタクトプラグ１３を形成する。これらのコンタクトプラグ１３が形成された第１の層間絶縁膜１２上に第１のバリアメタル層(barrier metal layer)１４、配線用物質層１５、第２のバリアメタル層１６、及びハードマスク層１７を順次形成する。ハードマスク層１７上に金属配線が形成されるはずの部分が覆われた(closed)多数のフォトレジストパターン１８を形成する。
【００２３】
前記において、１２０ｎｍ以下のフラッシュメモリ素子のビットラインコンタクトホールのようにサイズの小さいコンタクトホールには、アルミニウム（Ａｌ）に比べて比抵抗が相対的に高いものの、充填特性の優れたタングステン（Ｗ）をコンタクトプラグ物質として多数のコンタクトプラグ１３を形成することが好ましい。第１及び第２のバリアメタル層１４、１６は、ＴｉまたはＴｉ／ＴｉＮで形成する。配線用物質層１５に対しては、反応性イオンエッチング（ＲＩＥ）工程を適用し易く、次世代高性能高集積半導体素子の金属配線としての基本物性を備えているアルミニウム又はアルミニウム合金で形成される。ハードマスク層１７は、金属配線の線幅及び金属配線間の空間距離が０.２７μｍ以下の場合は反応性イオンエッチング工程の難易度が増加し、フォトレジストパターン１８だけでは良好なパターン形状(good pattern profile)の金属配線を得ることができないので適用しているが、金属配線の間の空間距離が狭いことで発生するキャパシタンスの増加を防止するために、誘電定数値の低い絶縁物(low-k dielectric)、例えば、ＨＯＳＰ、ＨＳＱ、ＳｉＬＫＴＭ製品、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｎａｎｏｇｌａｓｓなどの絶縁物を用いることで５００〜５０００Åの厚さに形成される。
【００２４】
図１（Ｂ）を参照すると、フォトレジストパターン１８を用いたエッチング工程でハードマスク層１７の露出した部分を取り除き、金属配線の形成される部分に、密集した多数のハードマスクのパターン１７０を形成し、フォトレジストパターン１８を取り除く。
【００２５】
図２（Ａ）を参照すると、多数のハードマスクのパターン１７０をエッチングマスクとした反応性イオンエッチング工程により、第２のバリアメタル層１６、配線用物質層１５及び第１のバリアメタル層１４を順次エッチングし、これにより、下端部には第１のバリアメタル層１４が存在し、上端部には第２のバリアメタル層１６が存在する密集した多数の金属配線１５０が形成される。該多数の金属配線１５０は、１２０ｎｍ以下のフラッシュメモリ素子のように高集積素子に適用するために線幅及び空間距離を０.２７μｍ以下に形成することができる。反応性イオンエッチング工程の際に、エッチングマスクとして用いられた低誘電物質である多数のハードマスクのパターン１７０は、取り除かずに残して置く。
【００２６】
図２（Ｂ）を参照すると、多数の金属配線１５０の側壁に第３のバリアメタル層１９を形成する。これにより、金属配線１５０のそれぞれは、第１、第２及び第３のバリアメタル層１４、１６、１９によって完全に取り囲まれ、外部から完全に遮断された状態になる。このように、バリアメタル層１４、１６、１９は、ハードマスクのパターン１７０として用いられた低誘電物質層、及び以後に層間絶縁層として用いられる低誘電物質層が直接に多数の金属配線１５０と接触することを防止する役目をするので、低誘電絶縁層と多数の金属配線１５０との間の反応性を抑制しながら、金属配線１５０の幅を増やす結果をもたらし、金属配線１５０の全体抵抗を減少させる。
【００２７】
上記において、第３のバリアメタル層１９は、各金属配線１５０を含めた結果物の表面に沿って、ＴｉＮを化学気相蒸着（ＣＶＤ）法で１００〜２００Åの厚さに蒸着した後、隣り合う金属配線１５０の間が電気的に分離されるようにブランケット・エッチバック(blanket etch-back)工程を行って多数の金属配線１５０のそれぞれの側壁に形成されるが、１２０ｎｍ以下のフラッシュメモリ素子のように高集積素子において金属配線１５０が狭い空間に密集している場合は、第３のバリアメタル層１９を金属配線１５０の側壁に良好に形成しにくくなる。これを解決するために、次のような工程を行う。まず、サーマルバジェット(thermal budget)を減らすためにＴＤＭＡＴ(Tetrakis DiMethylAmino Titanium)を前駆体(precursor)として用いて５００℃以下の蒸着温度下、ＣＶＤ法で１００〜２００Åの厚さにＴｉＮを蒸着する。１００〜２００Åの厚さに形成する理由は、以後に形成されるはずの低誘電層間絶縁層と金属配線１５０との間の相互反応を抑制しながら、金属配線１５０の間の空間に充填される低誘電層間絶縁層のボリューム(volume)を最大限に確保するためである。蒸着されたＴｉＮは、伝導性物質として隣り合う金属配線１５０に電気的に連結された状態であり、金属配線１５０のそれぞれを電気的に隔離させる後続工程を容易に行うためには、金属配線１５０の間の空間底面(space bottom)の部分に蒸着されるＴｉＮの厚さを薄くするほど有利となる。これにより、ＴｉＮの蒸着工程の際に、蒸着とエッチングとを繰り返すＲＦ処理を施し、金属配線１５０の空間底面に蒸着されるＴｉＮの厚さを最小化することが好ましい。以後、金属配線１５０のそれぞれを電気的に隔離させるために、金属配線１５０の間の空間底面の部分に存在するＴｉＮをブランケット・エッチバック工程で取り除き、これにより、ＴｉＮからなる第３のバリアメタル層１９が金属配線１５０の側面に残られるようになる。
【００２８】
図２（Ｃ）を参照すると、第３のバリアメタル層１９が形成された全体構造上に第２の層間絶縁層２０を形成する。第２の層間絶縁層２０は、金属配線１５０の間の空間距離が狭くて発生するキャパシタンスを減らすために、誘電定数値の低い絶縁物(low-k dielectric)、例えば、ＨＯＳＰ、ＨＳＱ、ＳｉＬＫＴＭ製品、Ｂｌａｃｋ Ｄｉａｍｏｎｄ、Ｎａｎｏｇｌａｓｓなどの絶縁物を用いることで金属配線１５０の間の空間が充分に充填されるように形成される。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施例に係る半導体素子の金属配線形成方法を説明するための素子の断面図である。
【図２】本発明の実施例に係る半導体素子の金属配線形成方法を説明するための素子の断面図である。
【符号の説明】
【００３０】
１１    基板
１２    第１の層間絶縁層
１３    コンタクトプラグ
１４    第１のバリアメタル層
１５    配線用物質層
１６    第２のバリアメタル層
１７    ハードマスク層
１８    フォトレジストパターン
１９    第３のバリアメタル層
２０    第２の層間絶縁層
１５０    金属配線
１７０    ハードマスクのパターン
【図１】
2005197637.tif 000003
【図２】
2005197637.tif 000004