(57)【要約】【課題】  不純物領域に不純物イオンを均一に分布させ、効果的にショートチャネル効果を防止する微細なトランジスター及びその製造方法を提供する。【解決手段】  第１導電型半導体基板に互いに異なる深さで複数のチャネルイオン注入領域を形成する段階と、前記基板を選択的にエッチングしてピラーを形成する段階と、前記ピラーを含む基板上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、前記導電層を選択的にパターニングしてゲート電極を形成する段階と、前記ピラーの上部及び前記ピラーの両側の基板に第２導電型ソース／ドレイン不純物領域を形成する段階とを含むことを特徴とする。【選択図】      図１Ｅ
2005197704.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型半導体基板に互いに異なる深さで複数のチャネルイオン注入領域を形成する段階と、
前記第１導電型半導体基板を選択的にエッチングしてピラーを形成する段階と、
前記ピラーを含む第１導電型半導体基板上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、
前記導電層を選択的にパターニングしてゲート電極を形成する段階と、
前記ピラーの上部及び前記ピラーの両側の第１導電型半導体基板に第２導電型ソース／ドレイン不純物領域を形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項２】
前記ゲート電極を含む第１導電型半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜に前記ソース／ドレイン領域及びゲート電極の所定部分を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを介して前記ソース／ドレイン領域及びゲート電極に導電状態となる電極を形成する段階と、
を更に含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記複数のチャネルイオン注入領域は、少なくとも第１、第２、第３のチャネルイオン注入領域からなる３層で形成し、前記第１チャネルイオン注入領域は、不純物イオンを１０〜３０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入し、前記第２チャネルイオン注入領域は、不純物イオンを３０〜７０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入し、前記第３チャネルイオン注入領域は、不純物イオンを７０〜１００ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記複数のチャネルイオン注入領域の深さは、第１導電型半導体基板の表面から１〜２μｍの範囲内であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記ピラーの高さは、前記複数のチャネルイオン注入領域の深さに相応することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項６】
前記ピラーの高さは、１〜２μｍの範囲内であることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項７】
前記ゲート電極は、前記ピラーの側面に形成され、前記ゲート電極の所定部分は前記ピラーの側面とエッチングされた基板の表面に延長して形成されることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項８】
前記第２導電型ソース／ドレイン領域を形成する段階は、
第２導電型不純物イオンを３〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で傾斜イオン注入する段階と、
前記第２導電型不純物イオンが注入された基板を熱処理して前記第２導電型不純物イオンを活性化させる段階と、
を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記傾斜イオン注入は、前記半導体基板の表面の法線方向軸に対して５〜２０°傾斜した角度で実施することを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１０】
前記熱処理は、不活性ガス雰囲気下の８００〜１０００℃の温度で１０〜３０秒行われることを特徴とする請求項８に記載の半導体素子の製造方法。
【請求項１１】
第１導電型半導体基板を選択的にエッチングしてピラーを形成する段階と、
前記ピラー及び前記ピラーの両側に対応する第１導電型半導体基板内部に第１導電型のハロイオン領域を形成する段階と、
前記ピラー及び前記ピラーの両側に対応する前記ハロイオン領域の上部に第２導電型の不純物イオン領域を形成する段階と、
前記ピラーを含む第１導電型半導体基板の全面上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、
前記ゲート絶縁膜と導電層を選択的にパターニングしてゲート電極を形成する段階と、
前記ゲート電極の側壁にスペーサーを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１２】
前記ゲート電極を含む第１導電型半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜に、前記第２導電型不純物イオン領域及びゲート電極の所定部位を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを介して前記第２導電型不純物イオン領域及びゲート電極に導電状態にある電極を形成する段階と、
を更に含むことを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１３】
前記ハロイオン領域は、第１導電型の不純物イオンを５〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１４】
前記ハロイオン領域は、ハロイオンを第１導電型半導体基板の法線方向に対し、５〜３０°傾斜した角度で注入して形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
【請求項１５】
第１導電型半導体基板上に犠牲酸化膜を堆積する段階と、
前記第１導電型半導体基板の所定部分が露出するように犠牲酸化膜に開口部を形成する段階と、
前記開口部領域にポリシリコン層を形成する段階と、
前記犠牲酸化膜を取り除く段階と、
前記ポリシリコン層及び前記ポリシリコン層の両側の第１導電型半導体基板内部に第１導電型のハロイオン領域を形成する段階と、
前記ポリシリコン層及び前記ポリシリコン層の両側の第１導電型半導体基板の前記ハロイオン領域の上部に第２導電型の不純物イオン領域を形成する段階と、
前記ポリシリコン層を含む第１導電型半導体基板の全面上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、
前記ゲート絶縁膜と導電層を選択的にパターニングしてゲート電極を形成する段階と、  前記ゲート電極の側壁にスペーサーを形成する段階と、
を含むことを特徴とする半導体素子の製造方法。
【請求項１６】
前記ゲート電極を含む第１導電型半導体基板の全面に層間絶縁膜を形成する段階と、
前記層間絶縁膜に、前記第２導電型不純物イオン領域及びゲート電極の所定部位を露出させるコンタクトホールを形成する段階と、
前記コンタクトホールを介して、前記第２導電型不純物イオン領域及びゲート電極に導電状態でとなる電極を形成する段階と、
を更に含むことを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記ハロイオン領域は、第１導電型の不純物イオンを５〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１８】
前記ハロイオン領域は、ハロイオンを基板の法線方向に対し５〜３０°傾斜した角度で注入して形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１９】
前記犠牲酸化膜は、１０００〜５０００Åの厚さで形成することを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項２０】
ピラーを有する第１導電型半導体基板と、
前記ピラーの内部に形成される複数のチャネルイオン注入領域と、
前記ピラーを含む第１導電型半導体基板の全面に形成されるゲート絶縁膜と、
前記ピラーの表面及び前記ピラーの両側の第１導電型半導体基板表面に形成される第２導電型ソース／ドレイン不純物領域と、
前記ピラーの側面の前記ゲート絶縁膜上に形成されるゲート電極と、
を含むことを特徴とする半導体素子。
【請求項２１】
前記ピラーの高さは、１〜２μｍの範囲内であることを特徴とする請求項２０に記載の半導体素子。
【請求項２２】
前記ゲート電極は、前記ピラーの側面に形成され、
前記ゲート電極の所定部分は、前記ピラーの側面と第１導電型半導体基板の表面に形成されることを特徴とする請求項２０に記載の半導体素子。
【請求項２３】
ピラーを有する第１導電型半導体基板と、
前記ピラー及び前記ピラーの両側の第１導電型半導体基板表面に形成される第１導電型のハロイオン領域と、
前記ピラー及び前記ピラーの両側の第１導電型半導体基板表面の前記ハロイオン領域の上部に形成される第２導電型不純物イオン領域と、
前記ピラーを含む第１導電型半導体基板の全面に形成されるゲート絶縁膜と、
前記ピラーの側面の前記ゲート絶縁膜上に形成されるゲート電極と、
を含むことを特徴とする半導体素子。
【請求項２４】
前記ゲート電極の側壁に形成されるスペーサーを更に含むことを特徴とする請求項２３に記載の半導体素子。
【請求項２５】
前記ゲート電極は前記ピラーの側面と、基板の表面及び前記ピラーの上側に形成されることを特徴とする請求項２３に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、特にトランジスターの動作信頼性を向上させると共に微細半導体素子の具体化可能な垂直型トランジスター及びその製造方法に関する。
【背景技術】
【０００２】
半導体素子の高集積化の進行に伴い、半導体素子のサイズが縮小された。例えばトランジスターの場合、サイズが縮小すると、トランジスターのチャネル長とチャネル幅が縮小する。しかし、このようにトランジスターのチャネル長が縮小すると、トランジスターの所望しない電気的特性、例えばショートチャネル効果などが現われる。
【０００３】
上記のショートチャネル効果を解決するためには、ゲート電極の長さの縮小のような水平縮小と共に、ゲート絶縁膜の厚さ及びソース／ドレインの接合の深さのような垂直縮小も共に行われなければならない。又、前記水平縮小と垂直縮小によって印加電源の電圧を低め、かつ半導体基板のドーピング濃度を高め、特にチャネル領域のドーピングプロファイルの制御が効率的に行われなければならない。
【０００４】
このように、半導体素子の大きさが縮小されてきてはいるが、電子製品で要求する動作電源がまだ低くないため、例えばＮＭＯＳトランジスターの場合ソースから注入される電子がドレインの高い電位変動状態で激しく加速されることによって、ホットキャリアーが発生しやすい脆弱な構造を有するようになる。
【０００５】
又、前記ホットキャリアに脆弱なＮＭＯＳトランジスターを改善するために、ＬＤＤ(Lightly Doped Drain)構造が提案された。
前記ＬＤＤ構造のトランジスターでは、低濃度(ｎ-)領域が、チャネルと高濃度(ｎ＋)ソース／ドレインの間に位置し、前記低濃度(ｎ-)領域が前記ドレイン接合の周辺で高いドレイン電圧を緩衝させ、急激な電位変動を誘発させないことによってホットキャリアーの発生を抑制させる。
【０００６】
高集積度の半導体素子の製造技術が研究されつつ、ＬＤＤ構造のＭＯＳＦＥＴを製造する様々な技術が提案された。このうち、ゲート電極の側壁にスペーサーを形成するＬＤＤ製造方法が、最も典型的な方法で、現在まで大部分の量産技術として使用されている。
【０００７】
しかし、最近、半導体素子がさらに高度に集積化するにつれて、上記のようなＬＤＤ形成だけではショートチャネルの効果を完璧に制御することができなくなった。よって、半導体素子の高集積化を実現しながら、上記のショートチャネル効果のような副作用を最小化できる構造に対する要求が台頭されて、このような要求に応じてチャネル長を縮め、微細素子を実現することが可能な垂直型トランジスターが提案された。
【０００８】
垂直型トランジスターは、チャネルが垂直方向に形成されるため、チャネルの長さはアクティブ領域の幅ではなくアクティブ領域の厚さによって決定される。これにより、垂直型トランジスターは、通常の平面構造トランジスターと比較した時、既存のフォトリソグラフィー工程に依存しなくともチャネル長をより効果的に縮められるという長所がある。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、垂直型トランジスターの場合、チャネルが垂直に形成されることによって不純物領域を形成するため、均一に不純物イオンを注入することが容易ではなく、ショートチャネル効果を最小化するのに限界があり、トランジスターの動作にエラーが発生するなどの問題点があった。
【００１０】
本発明は上記のような問題点を解決するために案出したもので、不純物領域に不純物イオンを均一に分布させると共に、より効果的にショートチャネル効果を防止して微細なトランジスター及びその製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１１】
上記目的を達成するための本発明の垂直型トランジスターの製造方法は、第１導電型半導体基板に互いに異なる深さで複数のチャネルイオン注入領域を形成する段階と、前記基板を選択的にエッチングしてピラーを形成する段階と、前記ピラーを含む基板の上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、前記導電層を選択的にパターニングしてゲート電極を形成する段階と、前記ピラーの上部及び前記ピラーの両側の基板に第２導電型ソース／ドレイン不純物領域を形成する段階とを含むことを特徴とする。
【００１２】
ここで、前記ゲート電極を含む基板の全面に層間絶縁膜を形成する段階と、前記層間絶縁膜に前記ソース／ドレイン領域及びゲート電極の所定の部位を露出させるコンタクトホールを形成する段階と、前記コンタクトホールを介して前記ソース／ドレイン領域及びゲート電極に導電状態の電極を形成する段階とを更に含むことを特徴とする。
【００１３】
前記チャネルイオン注入領域は、少なくとも第１，２，３のチャネル領域からなる３層で形成する。第１チャネルイオン注入領域は、１０〜３０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入し、第２チャネルイオン注入領域は、３０〜７０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入し、第３チャネルイオン注入領域は、７０〜１００ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions/cm2の濃度で注入して形成することを特徴とする。
【００１４】
前記複数のチャネルイオン注入領域の深さは、基板の表面から１〜２μｍの範囲内であることを特徴とする。
【００１５】
前記ピラーの高さは、前記複数のチャネルイオン注入領域の深さに相応することを特徴とする。
【００１６】
前記ピラーの高さは、１〜２μｍの範囲内であることを特徴とする。
【００１７】
前記ゲート電極は前記ピラーの側面に形成され、前記ゲート電極の所定の部分は、前記ピラーの側面とエッチングされた基板の表面に形成されることを特徴とする。
【００１８】
前記第２導電型ソース／ドレイン領域を形成する段階は、第２導電型不純物イオンを３〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で傾斜イオン注入する段階と、前記第２導電型不純物イオンが注入された基板を熱処理して前記イオンを活性化させる段階とを含むことを特徴とする。
【００１９】
前記傾斜イオン注入は、前記半導体基板の表面の法線方向軸に対して５〜２０℃傾斜した角度で実施することを特徴とする。
【００２０】
前記基板の熱処理は、不活性ガス雰囲気下の８００〜１０００℃の温度で１０〜３０秒程度行われることを特徴とする。
【００２１】
上記目的を達成するための本発明の垂直型トランジスターの製造方法は、第１導電型半導体基板を選択的にエッチングしてピラーを形成する段階と、前記ピラー及び前記ピラーの両側の基板内部に第１導電型のハロイオン領域を形成する段階と、前記ピラー及び前記ピラーの両側の前記ハロイオン領域の上部に第２導電型の不純物イオン領域を形成する段階と、前記ピラーを含む基板の全面上にゲート絶縁膜及びゲート電極用に導電層を堆積する段階と、前記ゲート絶縁膜及び導電層を選択的にパターニングしてゲート電極を形成する段階と、前記ゲート電極の側壁にスペーサーを形成する段階とを含むことに他の特徴がある。
【００２２】
ここで、前記ハロイオン領域は、第１導電型の不純物イオンを５〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して形成することを特徴とする。
【００２３】
前記ハロイオン領域はハロイオンを基板の法線方向に対し５〜３０°程度傾斜した角度で注入して形成することを特徴とする。
【００２４】
上記目的を達成するための本発明の垂直型トランジスターの製造方法は、第１導電型半導体基板上に犠牲酸化膜を堆積する段階と、前記基板の所定部分が露出するように犠牲酸化膜に開口部を形成する段階と、前記開口部領域にポリシリコン層を形成する段階と、前記犠牲酸化膜を取り除く段階と、前記ポリシリコン層及び前記ポリシリコン層の両側の基板内部に第１導電型のハロイオン領域を形成する段階と、前記ポリシリコン層及び前記ポリシリコン層の両側の前記ハロイオン領域の上部に第２導電型の不純物イオン領域を形成する段階と、前記ポリシリコン層を含む基板の全面上にゲート絶縁膜及びゲート電極のための導電層を堆積する段階と、前記ゲート絶縁膜及び導電層を選択的にパターニングしてゲート電極を形成する段階と、前記ゲート電極の側壁にスペーサーを形成する段階とを含む特徴がある。
【００２５】
ここで、前記犠牲酸化膜は１０００〜５０００Åの厚さで形成することを特徴とする。
【００２６】
本発明の他の態様において、本発明による半導体素子は、ピラーを有する第１導電型半導体基板と、前記ピラーの内部に形成される複数のチャネルイオン注入領域と、前記ピラーを含む第１導電型の半導体基板の全面に形成されるゲート絶縁膜と、前記ピラーの表面と、前記ピラーの両側の第１導電型の半導体基板の表面に形成される形成される第２導電型不純物ソース／ドレイン領域と、前記ピラーの側面の前記ゲート絶縁膜上に形成されるゲート電極とを含むことを特徴とする。
本発明の他の態様において、本発明による半導体素子は、ピラーを有する第１導電型半導体基板と、前記ピラー及び前記ピラーの両側基板の内部に形成される第１導電型のハロイオン領域と、前記ピラー及び前記ピラーの両側の前記ハロイオン領域の上部に形成される第２導電型不純物イオン領域と、前記ピラーを含む基板の全面に形成されるゲート絶縁膜と、前記ピラーの側面の前記ゲート絶縁膜上に形成されるゲート電極とを含むことを特徴とする。
【発明の効果】
【００２７】
本発明による垂直型トランジスターの製造方法においては次のような効果がある。
【００２８】
第一に、垂直型トランジスターのチャネルイオン注入領域を形成するにおいて、３回にわたって互いに異なる注入エネルギーで該当のチャネルイオン注入領域にチャネルイオンを注入することで、チャネルイオン注入領域全体にわたってチャネルイオンが均一に分布されるようにすることができ、これによってトランジスターの動作信頼性を向上させることができる。
【００２９】
第二に、垂直型トランジスターを実現するにおいて、ｎ型不純物イオン領域の下側にハロイオン領域を形成して、前記ｎ型不純物イオン領域に存在するイオンがチャネル領域に拡散することを防止するので、ショートチャネル効果を抑制できると共にトランジスターの駆動電流性能を向上させることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係るトランジスター及びその製造方法を添付の図面に基づいてより詳細に説明する。
【００３１】
図１ａ乃至図１ｅは本発明の第１実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
図１Ａに示したように、単結晶シリコンなどの材質からなる半導体基板１０１を準備する。前記半導体基板１０１としてはｎ型又はｐ型の単結晶シリコン基板が使用可能であるが、説明の便宜上ｐ型の場合を例に説明する。
【００３２】
前記半導体基板１０１にチャネルイオン注入工程を実施する。前記チャネルイオン注入工程は３回にわたって実施する。３回にわたってイオンを注入する理由は、垂直型トランジスターのチャネルイオン注入領域１０２にチャネルイオンが均一に分布するようにするためである。即ち、前記３回にわたって注入され形成されるチャネルイオン注入領域は
後続の工程で完成する垂直型トランジスターのチャネルに相応する。
【００３３】
一方、前記３回のチャネルイオン注入工程の条件を具体的に以下説明する。
【００３４】
まず、第１チャネルイオン注入で第１導電型(ｐ型)不純物イオン、例えばホウ素イオンを１０〜３０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して、第１チャネルイオン注入領域１０２ａを形成する。そして、第２チャネルイオン注入でｐ型不純物イオンを３０〜７０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して、前記第１チャネルイオン注入領域１０２ａの下部に第２チャネルイオン注入領域１０２ｂを形成する。最後の第３チャネルイオン注入でｐ型不純物イオンを７０〜１００ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して、前記第２チャネルイオン注入領域１０２ｂの下部に第３チャネルイオン注入領域１０２ｃを形成する。
【００３５】
このような３段階のチャネルイオン注入によって、第１、第２及び第３チャネルイオン注入領域１０２ａ、１０２ｂ、１０２ｃで構成されるチャネルイオン注入領域１０２が完成する。
【００３６】
前記チャネルイオン注入領域の厚さ(ｄ)は、トランジスターのデザインルールによって選択的に変更可能であるが、基板１０１の表面から１〜２μｍ程度の深さ内に分布することが望ましい。
【００３７】
図１Ｂに示したように、フォトリソグラフィーを用いた反応性イオンエッチングのような乾式エッチングによって前記基板１０１を選択的に除去して、所定の形状のピラー１０３を形成する。この時、基板１０１は、１〜２μｍ程度の厚さでエッチングされる。
【００３８】
この時、図面に示してはいないが、前記乾式エッチングによって損傷した基板１０１の表面を修復するために、乾式エッチング前に前記基板１０１の全面にバッファー酸化膜を堆積する。乾式エッチング後に前記バッファー酸化膜を除去することもできる。
【００３９】
その後、前記ピラー１０３を含む基板１０１の全面に熱酸化工程などによってゲート絶縁膜１０４を１０〜５０Å位の厚さで形成する。そして、前記ゲート絶縁膜１０４上にゲート電極を形成するための導電層１０５を１０００〜３０００Åの厚さで形成する。
【００４０】
図１Ｃに示したように、通常のフォトリソグラフィーを用いたエッチング工程で前記導電層１０５を選択的に除去して、前記ピラー１０３の両側面に第１ゲート電極１０５ａを形成する。
この時、前記ピラー１０３の側面のうち、一側の第１ゲート電極１０５ａは前記ピラー１０３の側面ばかりでなく、エッチングされた基板の表面の所定の部分に形成される。
【００４１】
図１Ｄに示したように、前記基板１０１の全面に高濃度の第２導電型(ｎ＋型)不純物イオン(例えば、ヒ素(Ａs))を３〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入して、ピラー１０３の上端部と、前記ピラー１０３の左右基板１０１の表面近くに高濃度不純物イオン領域１１０ａ、１１０ｂ、１１０ｃを形成する。
【００４２】
この時、前記高濃度不純物イオン注入は、所定の傾斜した角度(例えば、半導体基板１０１の表面の法線方向軸に対して傾斜した角度５〜２０°)で行われる。これにより、前記ピラー１０３の上端は勿論、前記ピラー１０３の両側基板の表面にも高濃度不純物イオン領域１１０ａ、１１０ｂ、１１０ｃが形成され、前記高濃度不純物領域がソース／ドレイン領域となる。
【００４３】
上記のように不純物をイオン注入した後、前記基板１０１を熱処理して前記チャネルイオン注入領域１０２及び前記高濃度不純物イオン領域１１０ａ、１１０ｂ、１１０ｃに注入されたイオンを活性化させる。これにより、前記高濃度不純物イオン領域は接合領域となる。ここで、前記熱処理工程は、急速熱処理工程を適用して窒素のような不活性ガス雰囲気下の８００〜１０００℃の温度で１０〜３０秒位進める。
【００４４】
図１Ｅに示したように、前記第１ゲート電極１０５ａを含む基板１０１の全面上に層間絶縁膜１０６を堆積する。その後、通常のフォトリソグラフィー及びエッチング工程を通じて、前記層間絶縁膜１０６及びゲート絶縁膜１０４を選択的に除去して、前記第１ゲート電極１０５ａ及び高濃度イオン注入領域１１０ａ、１１０ｂ、１１０ｃにそれぞれコンタクトホール１０７を形成する。
【００４５】
そして、前記コンタクトホール１０７内に充分に充填されるように前記層間絶縁膜１０６上に金属層を堆積した後、化学機械的研磨工程などを通じて前記金属層を前記層間絶縁膜１０６上に平坦化させ、前記コンタクトホール１０７に介在されるコンタクトプラグ１０８を形成する。
【００４６】
そして、前記コンタクトプラグ１０８を含む基板１０１の全面上にまた別の金属層を堆積した後、前記コンタクトプラグと導電状態になるよう選択的にパターニングして、第２ゲート電極１０９ａ、ソース電極１０９ｂ、及びドレイン電極１０９ｃを形成する。
【００４７】
一方、他の方法でも垂直型トランジスターを製造することができる。
図２Ａ乃至図２Ｅは本発明の第２実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【００４８】
本発明の第２実施例の垂直型トランジスターの製造方法は、図２Ａに示したように、単結晶シリコンなどの材質からなる半導体基板１０１を準備する。前記半導体基板１０１としてはｎ型又はｐ型単結晶シリコン基板１０１を使用することができるが、説明の便宜上、第１導電型(ｐ型)の場合を例に説明する。
【００４９】
フォトリソグラフィーを用いた反応性イオンエッチング(Reactive Ion Etching、ＲＩＥ)のような乾式エッチングを介して、前記基板１０１を選択的に除去して、所定の形状のピラー１０３を形成する。この時、基板１０１は１〜２μｍの厚さでエッチングされる。この時、図面には示していないが、前記乾式エッチングによって損傷した基板１０１の表面を修復するため、乾式エッチングの前に前記基板１０１の全面にバッファー酸化膜を堆積した後、乾式エッチング後に前記バッファー酸化膜を除去することもできる。本発明の第１実施例で説明したように、前記ピラー１０３を形成する前にチャネルイオンを注入して、垂直型トランジスターのチャネルイオン注入領域を予め形成することができる。
【００５０】
その後、ハロイオン注入工程を実施する。即ち、第１導電型(ｐ型)不純物、例えばホウ素(Ｂ)イオンを基板１０１の全面に５〜５ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ ions／ｃｍ2の濃度で注入して、前記ピラー１０３の上部及び前記ピラー１０３の両側の基板１０１の内部にハロイオン領域１１１ａ、１１１ｂ、１１１ｃを形成する。この時、前記ハロイオンの注入は所定の傾斜した角度(例えば、半導体基板の表面の法線方向軸に対して５〜３０°の傾斜角)の条件で行われる。
【００５１】
図２Ｂに示したように、第２導電型(ｎ型)不純物イオン注入工程を実施して、前記ハロイオン領域１１１ａ、１１１ｂ、１１１ｃの上部にｎ型不純物イオン領域１１２ａ、１１２ｂ、１１２ｃを形成する。この時、前記ｎ型不純物イオンの注入は第２導電型の不純物イオン(例えば、ヒ素(Ａs)イオン)を５〜５０ＫeＶのエネルギーと１Ｅ１４〜５Ｅ１４ions／ｃｍ2の濃度で注入する。前記高濃度の不純物領域がソース／ドレイン領域となる。
【００５２】
前記ｎ型不純物イオン領域１１２ａ、１１２ｂ、１１２ｃと反対導電型の前記ハロイオン領域１１１ａ、１１１ｂ、１１１ｃは、前記ｎ型不純物イオン領域に存在するイオンがチャネル領域に拡散することを防止する役割を果たす。
【００５３】
図２Ｃに示したように、前記ピラー１０３を含む基板１０１の全面上にゲート絶縁膜１０４及び第１ゲート電極１０５ａのための導電層１０５を順次に堆積する。この時、前記ゲート絶縁膜１０４は１０〜３０Åの厚さで、前記第１ゲート電極１０５ａのための導電層１０５は１０００〜３０００Åの厚さで堆積される。
【００５４】
図２Ｄに示したように、通常のフォトリソグラフィーを用いたエッチング工程で前記導電層１０５及びゲート絶縁膜１０４を選択的に取り除いて、前記ピラー１０３の側面に第１ゲート電極１０５ａを形成する。この時、前記ピラー１０３の側面のうち、一側の第１ゲート電極１０５ａは、前記ピラー１０３の側面とエッチングされた基板の表面及び前記ピラー１０３の上側に延長して形成される。
【００５５】
このような状態で、前記第１ゲート電極１０５ａを含む基板１０１の全面に絶縁膜を６００〜２０００Åの厚さで形成する。前記絶縁膜は、酸化膜又は窒化膜で形成でき、酸化膜/窒化膜の二重層で構成することもできる。その後、反応性イオンエッチングなどのエッチバック工程で、前記第１ゲート電極１０５ａ及び前記半導体基板１０１が露出するまで前記絶縁膜を乾式エッチングしてスペーサー１１３を形成する。これにより、前記第１ゲート電極１０５ａの左右側壁にのみ前記スペーサー１１３が形成される。前記スペーサー１１３は、前記第１ゲート電極１０５ａとソース／ドレイン領域の間の短絡を防止する役割を果たす。
【００５６】
そして前記基板１０１を熱処理して、前記ｎ型不純物イオン領域を活性化させ、ソース／ドレインのための接合領域に変換させる。ここで、前記熱処理工程は、急速熱処理工程を適用して窒素のような不活性ガス雰囲気下の９００〜１０５０℃の温度で１０〜３０秒間行う。
【００５７】
図２Ｅに示したように、前記第１ゲート電極１０５ａを含む基板１０１の全面上に層間絶縁膜１０６を堆積する。その後、通常のフォトリソグラフィー及びエッチング工程を通じて前記層間絶縁膜１０６を選択的に除去して、前記第１ゲート電極１０５ａ及びｎ型不純物イオン注入領域１１２ａ、１１２ｂ、１１２ｃにそれぞれコンタクトホール１０７を形成する。
【００５８】
そして、前記コンタクトホール１０７内に充分に充填するように前記層間絶縁膜１０６上に金属層を堆積した後、化学機械的研磨工程などを通じて前記金属層を前記層間絶縁膜１０６上に平坦化させ、前記コンタクトホール１０７内にコンタクトプラグ１０８を形成する。
【００５９】
そして、前記コンタクトプラグを含む基板１０１の全面上にまた別の金属層を堆積した後、前記コンタクトプラグと電気的に連結されるよう選択的にパターニングして、第２ゲート電極１０９ａ、ソース電極１０９ｂ及びドレイン電極１０９ｃを形成する。
また、他の方法でも垂直型トランジスターを製造することができる。
【００６０】
図３Ａ乃至図３Ｃは本発明の第３実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
本発明の第３実施例の垂直型トランジスターの製造方法は、図３Ａに示したように、ｐ型単結晶シリコン半導体基板２０１の全面に犠牲酸化膜２０２をスピンコーティング、又は低圧ＣＶＤ工程などを用いて、１０００〜５０００Åの厚さで堆積する。
【００６１】
そして、前記犠牲酸化膜２０２上に感光膜を塗布し、露光及び現象工程で前記犠牲酸化膜２０２の所定部分が露出するように感光膜パターン２０３を形成する。その後、前記感光膜パターン２０３をエッチングマスクに用いて、前記基板２０１が現われるように前記犠牲酸化膜２０２を選択的に除去して、開口部２０２ａを形成する。
【００６２】
図３Ｂに示したように、前記感光膜パターン２０３を除去し、エピタキシャル成長工程を用いて前記開口部２０２ａ領域に所定厚さだけポリシリコン層２０４を形成する。前記エピタキシャル成長によって形成されるポリシリコン層２０４の厚さはトランジスターのチャネル長を考慮して、０．５〜３μｍ程度の厚さが望ましい。
【００６３】
そして、図３Ｃに示したように前記犠牲酸化膜２０２を除去する。
このような状態で、本発明の第１実施例又は第２実施例のトランジスターの製造工程を用いて垂直型トランジスターを完成する。
【００６４】
即ち、前記本発明の第１実施例の図１Ｂ乃至図１Ｅの工程を用いて、前記本発明の第２実施例の図２Ａ乃至図２Ｅの工程を用いて垂直型トランジスターを完成する。
【図面の簡単な説明】
【００６５】
【図１Ａ】本発明の第１実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図１Ｂ】本発明の第１実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図１Ｃ】本発明の第１実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図１Ｄ】本発明の第１実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図１Ｅ】本発明の第１実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図２Ａ】本発明の第２実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図２Ｂ】本発明の第２実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図２Ｃ】本発明の第２実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図２Ｄ】本発明の第２実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図２Ｅ】本発明の第２実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図３Ａ】本発明の第３実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図３Ｂ】本発明の第３実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【図３Ｃ】本発明の第３実施例の垂直型トランジスターの製造方法を説明する工程断面図である。
【符号の説明】
【００６６】
１０１、２０１  半導体基板
１０２  チャネルイオン注入領域
１０３  ピラー
１０４  ゲート絶縁膜
１０５ａ  第１ゲート電極
１０６  層間絶縁膜
１０７  コンタクトホール
１０８  コンタクトプラグ
１０９ａ、１０９ｂ、１０９ｃ  ゲート、ソース及びドレイン電極
１１０ａ、１１０ｂ、１１０ｃ  高濃度不純物イオン領域
１１１ａ、１１１ｂ、１１１ｃ  ハロイオン領域
１１２ａ、１１２ｂ、１１２ｃ  ｎ型不純物イオン領域
１１３  スペーサー
２０２  犠牲酸化膜
２０４  ポリシリコン層
【図１Ａ】
2005197704.tif 000003
【図１Ｂ】
2005197704.tif 000004
【図１Ｃ】
2005197704.tif 000005
【図１Ｄ】
2005197704.tif 000006
【図１Ｅ】
2005197704.tif 000007
【図２Ａ】
2005197704.tif 000008
【図２Ｂ】
2005197704.tif 000009
【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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