(57)【要約】【課題】  相補回路を構成する電界効果型トランジスタのしきい値電圧を駆動電圧に対応させて最適化することにより、相補回路の動作の安定性を向上した電気光学装置、およびそれを備えた電気光学装置を提供すること。【解決手段】  電気光学装置のＴＦＴアレイ基板において、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴのしきい値電圧Ｖth-Ｎchと、Ｐチャネル型ＴＦＴのしきい値電圧Ｖth-Ｐchの差の絶対値Ｖth-dを相違させ、いずれのＣＭＯＳ回路においても、しきい値電圧の差の絶対値Ｖth-dが、そのＣＭＯＳ回路の駆動電圧に対して０．２５倍から１倍の範囲、好ましくは０．５倍から１倍の範囲に設定する。【選択図】  図１
2005070629.tif 000002
【特許請求の範囲】
【請求項１】
電気光学物質を保持するための基板上には、マトリクス状に配置された複数の画素の各々に対応する画素スイッチング用の電界効果型トランジスタと、前記複数の画素を駆動するための駆動回路を構成する駆動回路用の電界効果型トランジスタとが形成され、前記複数の電界効果型トランジスタには、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１の相補回路、および第２の相補回路を構成するＮチャネル型電界効果型トランジスタおよびＰチャネル型電界効果型トランジスタが含まれた電気光学装置において、
Ｎチャネル型電界効果型トランジスタのチャネルに反転層が形成されるしきい値電圧、およびＰチャネル型電界効果型トランジスタのチャネルに反転層が形成されるしきい値電圧をそれぞれＶth-ＮchおよびＶth-Ｐchとしたとき、
前記第１の相補回路と前記第２の相補回路では、以下の式
Ｖth-d  ＝  ｜（Ｖth-Ｎch）−（Ｖth-Ｐch）｜
で表されるしきい値電圧の差の絶対値Ｖth-dが相違していることを特徴とする電気光学装置。
【請求項２】
請求項１において、前記Ｎチャネル型電界効果型トランジスタのしきい値電圧の最小値、および前記Ｐチャネル型電界効果型トランジスタのしきい値電圧の最大値をそれぞれＶth-ＮchおよびＶth-Ｐchとすることを特徴とする電気光学装置。
【請求項３】
請求項１または２において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、しきい値電圧の差の絶対値Ｖth-dが当該相補回路の駆動電圧に対して０．２５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項４】
請求項１または２において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、しきい値電圧の差の絶対値Ｖth-dが当該相補回路の駆動電圧に対して０．５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項５】
請求項１ないし４のいずれかにおいて、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路は、｜（Ｖth-Ｎch）＋（Ｖth-Ｐch）｜の最大値が当該相補回路の駆動電圧の１／４倍以下であることを特徴とする電気光学装置。
【請求項６】
請求項１ないし５のいずれかにおいて、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、Ｖth-Ｎchが正の値であり、Ｖth-Ｐchが負の値であることを特徴とする電気光学装置。
【請求項７】
請求項１ないし６のいずれかにおいて、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、しきい値電圧の差の絶対値Ｖth-dが前記第１の相補回路および前記第２の相補回路の駆動電圧の最大値の半分以下であることを特徴とする電気光学装置。
【請求項８】
電気光学物質を保持するための基板上には、マトリクス状に配置された複数の画素の各々に対応する画素スイッチング用の電界効果型トランジスタと、前記複数の画素を駆動するための駆動回路を構成する駆動回路用の電界効果型トランジスタとが形成され、前記複数の電界効果型トランジスタには、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１の相補回路、および第２の相補回路を構成するＮチャネル型電界効果型トランジスタおよびＰチャネル型電界効果型トランジスタが含まれた電気光学装置において、
Ｎチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をＶon-off-Ｎchとし、Ｐチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をＶon-off-Ｐchとしたとき、
前記第１の相補回路と前記第２の相補回路では、以下の式
Ｖon-off-ｄ  ＝  ｜（Ｖon-off-Ｎch）−（Ｖon-off-Ｐch）｜
で求められる回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが相違していることを特徴とする電気光学装置。
【請求項９】
請求項８において、前記Ｎチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最小値をＶon-off-Ｎchとし、Ｐチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最大値をＶon-off-Ｐchとすることを特徴とする電気光学装置。
【請求項１０】
請求項８または９において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが駆動電圧に対して０．２５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項１１】
請求項８または９において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが駆動電圧に対して０．５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項１２】
請求項８ないし１１のいずれかにおいて、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが前記第１の相補回路および前記第２の相補回路の駆動電圧の最大値の半分以下であることを特徴とする電気光学装置。
【請求項１３】
請求項８ないし１２のいずれかにおいて、前記所定の一定電圧Ｖds-Ｎchが１Ｖから２０Ｖであり、かつ前記所定の一定電圧Ｖds-Ｐchが−１Ｖから−２０Ｖであり、かつ前記所定の値Ｒon-offが１ＭΩ／μｍから１ＧΩ／μｍであることを特徴とする電気光学装置。
【請求項１４】
請求項１ないし１３のいずれかにおいて、前記第１の相補回路および前記第２の相補回路は、いずれも前記駆動回路に構成されていることを特徴とする電気光学装置。
【請求項１５】
請求項１ないし１４のいずれかにおいて、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、駆動電圧が他方の相補回路の駆動電圧の半分以下であることを特徴とする電気光学装置。
【請求項１６】
請求項１ないし１５のいずれかにおいて、前記電界効果型トランジスタは、能動層が多結晶シリコンからなる薄膜トランジスタであることを特徴とする電気光学装置。
【請求項１７】
請求項１ないし１６のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、ゲート絶縁膜の厚さが相違することを特徴とする電気光学装置。
【請求項１８】
請求項１ないし１７のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、ゲート絶縁膜の誘電率が相違することを特徴とする電気光学装置。
【請求項１９】
請求項１ないし１８のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、チャネル領域を形成する半導体層の膜厚が相違することを特徴とする電気光学装置。
【請求項２０】
請求項１ないし１９のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、チャネル領域を形成する半導体層の欠陥準位平均密度が相違することを特徴とする電気光学装置。
【請求項２１】
請求項１ないし２０のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、チャネル領域を形成する半導体層の不純物濃度が相違することを特徴とする電気光学装置。
【請求項２２】
請求項１ないし２１のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、チャネル領域を形成する半導体層のダングリング・ボンド（dangling bond）終端水素濃度が相違することを特徴とする電気光学装置。
【請求項２３】
請求項１６において、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、前記能動層を構成する多結晶シリコンのグレイン平均サイズが相違することを特徴とする電気光学装置。
【請求項２４】
請求項１ないし２３のいずれかにおいて、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、チャネル長が相違することを特徴とする電気光学装置。
【請求項２５】
請求項１ないし２４のいずれかにおいて、前記電気光学物質は、前記電気光学装置用基板と対向基板との間に保持された液晶であることを特徴とする電気光学装置。
【請求項２６】
請求項１ないし２４のいずれかにおいて、前記電気光学物質は、前記電気光学装置用基板上で発光素子を構成する有機エレクトロルミネッセンス材料であることを特徴とする電気光学装置。
【請求項２７】
請求項１ないし２６のいずれかに規定する電気光学装置を用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧が相違する複数の相補回路を同一基板上に備えた電気光学装置、およびこの電気光学装置を用いた電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型液晶装置や、有機エレクトロルミネッセンス表示装置などの電気光学装置では、電気光学物質を保持する基板上に、画素スイッチング用のアクティブ素子として複数の薄膜トランジスタ（電界効果型トランジスタ／以下、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）という）とともに、駆動回路を構成する駆動回路用ＴＦＴが形成される場合があり、このようなタイプの電気光学装置は、駆動回路内蔵型電気光学装置と称せられる。
【０００３】
このような駆動回路では、図１（Ａ）、（Ｂ）に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとによって相補回路が構成されており、このような相補回路では、動作の高速化および低消費電力化の観点から、ＴＦＴのしきい値電圧の絶対値をできるだけ０Ｖに近づける構成、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値電圧をできるだけ等しい電圧値とする構成、Ｎチャネル型ＴＦＴやＰチャネル型ＴＦＴのしきい値電圧のばらつきを小さくする構成などが提案されている（例えば、特許文献１を参照）。
【０００４】
また、駆動回路内蔵型電気光学装置では、画素スイッチング用のＴＦＴではオフ電流が小さいことが求められ、駆動回路用ＴＦＴではオン電流が大きいことが求められることから、画素スイッチング用のＴＦＴと駆動回路用ＴＦＴとでトランジスタの特性を異なるように構成することも提案されている（例えば、特許文献２を参照）。
【０００５】
ここで、相補回路の駆動電圧は当該回路に入力される複数の電源や信号の最大電位差で定義されるもので、従来、液晶などといった電気光学物質をオンオフさせるためのしきい電圧やＩＣの出力信号レベルなどといった外的要因によって決定されている。一般的に、ＩＣから出力される制御入力信号、すなわち、クロック信号やスタートパルス信号は、１Ｖ〜５Ｖ位の比較的小さな電圧振幅である。また、回路の消費電力は駆動電圧の２乗に比例するので、可能な限り、低い電圧で駆動することが好ましい。それ故、シフトレジスタなどといった論理回路では、ＴＦＴの特性が許容する限り、駆動電圧を低い電圧に設定するのが望ましい。但し、回路が高周波（高速動作）であるほど、高い駆動電圧を必要とする。また、液晶の配向状態などを黒レベルと白レベルとに切換えるには電位差として３Ｖ〜５Ｖ程度必要であり、極性を反転させる必要から、電圧振幅のトータル幅としては６Ｖ〜１０Ｖ程度必要であるが、走査バスラインに印加される信号の振幅は、画素スイッチング用トランジスタのしきい電圧を考慮するとそれより高い必要があるため、８Ｖ〜２０Ｖ程度が必要である。それ故、走査線駆動回路とデータ線駆動回路を比較した場合、データ線駆動回路では駆動電圧が低く、走査線駆動回路では駆動電圧が高くすることが本来は好ましい。
【０００６】
しかしながら、従来はそもそもＴＦＴの特性が低く、内蔵できる回路が限られていた上に回路の駆動電圧がほとんどＴＦＴ特性によって決まっていたため、このように駆動電圧を回路によって変えることはあまり一般的では無かった。
【特許文献１】特開平７−２７３３４９号公報
【特許文献２】特開平９−２６６３１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来は、ＴＦＴのしきい値電圧が全体的に高く、相補回路の低電圧化が難しかったため、表示装置全体を８Ｖ〜１２Ｖで駆動せざるを得なかった。このため、内蔵周辺回路の駆動電圧と表示部への印加電圧のバランスがある程度、確保されていたので、低消費電力化や保持容量低減などの観点からＴＦＴのしきい値電圧の絶対値をできるだけ０Ｖに近づける、あるいは画素スイッチング用のＴＦＴと駆動回路用ＴＦＴとでしきい値電圧を異なる値に設定するなどの検討しかなされていなかったが、ポリシリコン膜の結晶化技術やゲート絶縁膜形成技術が向上し、しきい値電圧の低いＴＦＴの製造が可能になった現在、内蔵周辺回路の駆動電圧と表示部への印加電圧のバランスが大きく崩れつつある。
【０００８】
すなわち、周辺の論理回路は７Ｖ以下での回路駆動も可能になっており、消費電流の低減などの観点から、今後ますます駆動電圧が低下していくことが予想されるが、電気光学装置においては、電気光学物質のしきい電圧があるために表示部へ印加する電圧は一定以下にできない事情があり、回路によって駆動電圧が大きく異なる回路が混在する傾向にある。しかも、今後さらに、ＳＯＰに向けて多くの回路を同一基板上に集積していくと、ますます回路によって駆動電圧が相違する状態になっていかざるを得ない。例えば、高周波数で駆動する回路にはトランジスタのオン電流が必要なためにより高い駆動電圧が必要であるし、低周波数回路は消費電力低減のため、低い駆動電圧で動作させたいという事情がある。
【０００９】
このような状況下で、電気光学装置全体をしきい値電圧の低いＴＦＴで構成した場合、駆動電圧が高い相補回路では、誤動作が発生するという問題点がある。この点について、図面を参照して説明する。
【００１０】
図１（Ａ）に示すような相補回路によってインバータを構成して駆動電圧１０Ｖで使用する場合、入力信号ＩＮを周期的にハイレベルとローレベルとに切換えるに伴って、出力信号ＯＵＴは、理想的には、図２（Ａ）に示すようになる。ところが、実際の回路では、図２（Ｂ）に示すように、配線の抵抗や寄生容量の影響により、入力信号ＩＮは、電圧が急峻に立ち上がる、あるいは立ち下がる訳ではなく、なだらなか勾配をもって変化する。従って、Ｎチャネル型のＴＦＴのしきい値電圧が＋１Ｖ〜＋３Ｖ程度で、Ｐチャネル型のＴＦＴのしきい値電圧が−１Ｖ〜−３Ｖ程度であった場合、例えば、各々が＋２Ｖ、−２Ｖであった場合、入力電圧ＩＮが（ハイレベル側電源電圧＋Ｐチャネル型ＴＦＴのしきい値電圧）と（ローレベル側電源電圧＋Ｎチャネル型ＴＦＴのしきい値電圧）との間にある期間、すなわち２Ｖ〜８Ｖの区間では、Ｎチャネル型のＴＦＴ、およびＰチャネル型のＴＦＴの双方においてチャネルに反転層が形成されている状態となり、双方のＴＦＴが低抵抗状態になる。このため、、出力信号ＯＵＴがハイレベルとローレベルとの中間電圧をとることになってしまい、回路において誤動作や誤作動を招来させてしまうという問題点がある。
【００１１】
また、図１（Ｂ）に示すようなＣＭＯＳクロックドインバータにおいて、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのしきい値電圧がそれぞれ＋２Ｖ、−２Ｖである場合、信号遅延によりクロック信号ＣＬＫが５Ｖ、その反転信号であるＣＬＫＸが５Ｖという瞬間があったとき、図１（Ｂ）に示すクロックド・インバーターも、図１（Ｂ）に対してＣＬＫとＣＬＫＸを入れ替えたクロックド・インバーターも同時に動作してしまい、正しく信号選択動作やラッチ動作が行われないという問題点がある。このような問題点は相補型伝送ゲートでも同様である。
【００１２】
以上の問題点に鑑みて、本発明の課題は、相補回路を構成する電界効果型トランジスタのしきい値電圧を駆動電圧に対応させて最適化することにより、相補回路の動作の安定性を向上した電気光学装置、およびそれを備えた電気光学装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、本発明では、電気光学物質を保持するための基板上には、マトリクス状に配置された複数の画素の各々に対応する画素スイッチング用の電界効果型トランジスタと、前記複数の画素を駆動するための駆動回路を構成する駆動回路用の電界効果型トランジスタとが形成され、前記複数の電界効果型トランジスタには、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１の相補回路、および第２の相補回路を構成するＮチャネル型電界効果型トランジスタおよびＰチャネル型電界効果型トランジスタが含まれた電気光学装置において、Ｎチャネル型電界効果型トランジスタのチャネルに反転層が形成されるしきい値電圧をＶth-Ｎch、およびＰチャネル型電界効果型トランジスタのチャネルに反転層が形成されるしきい値電圧をＶth-Ｐchとしたとき、前記第１の相補回路と前記第２の相補回路では、以下の式
｜（Ｖth-Ｎch）−（Ｖth-Ｐch）｜
で表されるしきい値電圧の差の絶対値Ｖth-dが相違していることを特徴とする。
【００１４】
本発明において、Ｎチャネル型電界効果型トランジスタのしきい値電圧、およびＰチャネル型電界効果型トランジスタのしきい値電圧にばらつきがある場合には、Ｎチャネル型電界効果型トランジスタのしきい値電圧の最小値、およびＰチャネル型電界効果型トランジスタのしきい値電圧の最大値をそれぞれＶth-Ｎch、およびＶth-Ｐchとすることが好ましい。これにより、回路内でトランジスタのしきい電圧がばらついている場合も所望の効果を得ることが出来る。
【００１５】
本発明において、複数の回路のうちには、相補回路に対する駆動電圧が相違するものが含まれており、本願発明では、駆動電圧が互いに相違する相補回路を第１の相補回路および第２の相補回路というのであって、相補回路が２種類に限ることを意味するものではない。
【００１６】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、しきい値電圧の差の絶対値Ｖth-dが当該相補回路の駆動電圧に対して、例えば、０．２５倍から１倍の範囲である。ここで、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、しきい値電圧の差の絶対値Ｖth-dが当該相補回路の駆動電圧に対して０．５倍から１倍の範囲であることが好ましい。
【００１７】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路は、｜（Ｖth-Ｎch）＋（Ｖth-Ｐch）｜の最大値が当該相補回路の駆動電圧の１／４倍以下である。
【００１８】
本発明によれば、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、しきい値電圧の差の絶対値Ｖth-dが前記第１の相補回路および前記第２の相補回路の駆動電圧の最大値の半分以下である電気光学装置に適用した場合でも、駆動電圧と、しきい値電圧の絶対絶の和Ｖth-dのバランスが確保されているので、誤動作の発生を防止できる。それ故、このようなしきい値電圧の低い電界効果型トランジスタを用いた電気光学装置に本発明を適用すると、その効果が特に顕著である。
【００１９】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、Ｖth-Ｎchが正の値であり、Ｖth-Ｐchが負の値であることが好ましい。すなわち、Ｎチャネル型電界効果型トランジスタ、およびＰチャネル型電界効果型トランジスタの双方がエンハンスメントモードであることが好ましい。このように構成すると、ゲート電圧が０Ｖのときの電流（漏れ電流）のレベルを低減することができる。
【００２０】
上記発明では、物理的な意味でのしきい値をパラメータにして構成を規定したが、回路動作として規定してもよい。
【００２１】
すなわち、本発明の別の形態では、電気光学物質を保持するための基板上には、マトリクス状に配置された複数の画素の各々に対応する画素スイッチング用の電界効果型トランジスタと、前記複数の画素を駆動するための駆動回路を構成する駆動回路用の電界効果型トランジスタとが形成され、前記複数の電界効果型トランジスタには、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１の相補回路、および第２の相補回路を構成するＮチャネル型電界効果型トランジスタおよびＰチャネル型電界効果型トランジスタが含まれた電気光学装置において、Ｎチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をＶon-off-Ｎchとし、Ｐチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をＶon-off-Ｐchとしたとき、
前記第１の相補回路と前記第２の相補回路では、以下の式
Ｖon-off-ｄ  ＝  ｜（Ｖon-off-Ｎch）−（Ｖon-off-Ｐch）｜
で求められる回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが相違していることを特徴とする。
【００２２】
本発明において、Ｎチャネル型電界効果型トランジスタのしきい値電圧、およびＰチャネル型電界効果型トランジスタのしきい値電圧にばらつきがある場合には、前記Ｎチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最小値、およびＰチャネル型電界効果型トランジスタでドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧Ｖon-off-Ｐchの最大値をそれぞれＶon-off-Ｎch、およびＶon-off-Ｐchとすることが好ましい。これにより、回路内でしきい電圧がばらついている場合も所望の効果を得ることが出来る。
【００２３】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが駆動電圧に対して０．２５倍から１倍の範囲、さらに好ましくは、駆動電圧に対して０．５倍から１倍の範囲であることが好ましい。
【００２４】
本発明によれば、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが前記第１の相補回路および前記第２の相補回路の駆動電圧の最大値の半分以下である電気光学装置に適用した場合でも、駆動電圧と、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄとのバランスが確保されているので、誤動作の発生を防止できる。それ故、このようなしきい値電圧の低い電界効果型トランジスタを用いた電気光学装置に本発明を適用すると、その効果が特に顕著である。
【００２５】
本発明において、前記一定電圧Ｖds-Ｎchは例えば１Ｖから１０Ｖであり、かつ前記一定電圧Ｖds-Ｐchは例えば−１Ｖから−１０Ｖであり、かつ前記所定の値Ｒon-offは、例えば、１ＭΩ／μｍから１ＧΩ／μｍである。
【００２６】
本発明において、前記第１の相補回路および前記第２の相補回路は、例えば前記駆動回路に構成されている。但し、画素において、画素スイッチング用の電界効果型トランジスタが相補回路を構成している場合があり、このような場合、第１の相補回路、および第２の相補回路のうちの一方の相補回路が画素に構成され、他方の相補回路が駆動回路に構成されている場合に本発明を適用してもよい。
【００２７】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、駆動電圧が駆動電圧の最大値の半分以下である。
【００２８】
本発明において、前記電界効果型トランジスタは、例えば、能動層が多結晶シリコンからなる薄膜トランジスタである。
【００２９】
本発明において、前記第１の相補回路を構成する電界効果型トランジスタと、前記第２の相補回路を構成する電界効果型トランジスタとでは、ゲート絶縁膜の厚さが相違する構成、ゲート絶縁膜の誘電率が相違する構成、チャネル領域の膜厚が相違する構成、チャネル領域の欠陥準位平均密度が相違する構成、チャネル領域の不純物、チャネル長が相違する構成、チャネル層を形成する多結晶シリコンの平均グレインサイズが相違する構成を採用することができる。
【００３０】
本発明において、前記電気光学物質は、例えば、前記電気光学装置用基板と対向基板との間に保持された液晶である。
【００３１】
本発明において、前記電気光学物質は、例えば、前記電気光学装置用基板上で発光素子を構成する有機エレクトロルミネッセンス材料である。
【００３２】
本発明を適用した電気光学装置は、携帯電話機やモバイルコンピュータなどといった電子機器に用いられる。
【発明の効果】
【００３３】
本発明では、駆動電圧が相違する第１および第２の相補回路では、Ｎチャネル型電界効果型トランジスタのしきい値電圧と、Ｐチャネル型電界効果型トランジスタのしきい値電圧のの差の絶対値を駆動電圧に対応させて相違させ、適性化してある。このため、高速動作・低消費電力を達成するために、電界効果型トランジスタのしきい値電圧の低電圧化を図った場合でも、個々の相補回路では、駆動電圧としきい値電圧とのバランスが確保されているので、相補回路において誤動作が発生しない。とりわけ、電気光学装置では、多数の画素を駆動するにもかかわらず、スペース的な余裕がないため、配線などがかなり微細化されているので、駆動周波数が高いわりには配線幅が狭い上に特に直視型表示ディスプレイに使用する場合は装置自体が大型であるために配線長も長くなるなどの理由で入力信号波形にＲＣ遅延による歪みが発生しやすいが、このようなときでも、相補回路に誤動作が発生しない。それ故、電気光学装置において、画素数の増加、画面の大型化、高速動作化、低消費電力化を図った場合でも、高い信頼性を確保することができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照して本発明の実施の形態を説明する。
【００３５】
［実施の形態１］
本発明が適用される駆動回路内蔵型アクティブマトリクス型液晶装置（電気光学装置）の具体的な構成については後述するが、対向基板との間に電気光学物質としての液晶を保持するためのＴＦＴアレイ基板（アクティブマトリクス基板）上に、画素スイッチング用ＴＦＴとともに、素子基板の周辺領域には、駆動回路を構成する駆動回路用ＴＦＴが形成されている。この種の駆動回路では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを備えた相補回路（以下、ＣＭＯＳ回路という）によってシフトレジシタなどを備えた走査線駆動回路およびデータ線駆動回路が構成されている。ここで、駆動回路には、駆動電圧が相違するＣＭＯＳ回路が含まれている。例えば、データ線駆動回路には、駆動電圧が１２ＶのＣＭＯＳ回路が含まれ、走査線駆動回路には、駆動電圧が５ＶのＣＭＯＳ回路が含まれている。従来ではこのような構成をとった装置では駆動電圧が低い（５Ｖ）走査線駆動回路にあわせてしきい電圧を低減すべく製造しており、これが駆動電圧の高い（１２Ｖ）データ線駆動回路で誤動作を引き起す要因となっていた。
【００３６】
このような技術背景のもと、本発明では、ＣＭＯＳ回路毎にその駆動電圧に対応する、適正なしきい値電圧を有するＴＦＴを用いることに特徴を有し、その詳細を以下に説明する。
【００３７】
（ＴＦＴのしきい値電圧と駆動電圧との関係）
図１（Ａ）、（Ｂ）はそれぞれ、ＣＭＯＳ回路を用いたインバータ回路、およびクロックドインバータ回路の説明図である。図２（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、ＣＯＭＳ回路に対する入力信号と出力信号との関係を示す波形図である。以下の説明では、駆動電圧が互いに相違するＣＭＯＳ回路を第１のＣＭＯＳ回路および第２のＣＭＯＳ回路という。なお、ここでいう「第１」および「第２」とは、あくまで駆動電圧が相違することを意味し、ＣＭＯＳ回路が２種類に限らず、３種類以上存在することがあることをも意味する。
【００３８】
本発明では、まず、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのしきい値電圧と、ＣＭＯＳ回路の駆動電圧との関係を各ＣＭＯＳ回路毎に最適化する。
【００３９】
すなわち、本発明では、Ｎチャネル型ＴＦＴのチャネルに反転層が形成される物理的なしきい値電圧をＶth-Ｎch、およびＰチャネル型ＴＦＴのチャネルに反転層が形成される物理的なしきい値電圧をＶth-Ｐchとしたとき、
第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、以下の式
Ｖth-d  ＝  ｜（Ｖth-Ｎch）−（Ｖth-Ｐch）｜
で表されるしきい値電圧の差の絶対値Ｖth-dを相違させ、いずれのＣＭＯＳ回路においても、しきい値電圧の差の絶対値Ｖth-dが、そのＣＭＯＳ回路の駆動電圧に対して、例えば、０．２５倍から１倍の範囲、好ましくは０．５倍から１倍の範囲に設定する。
【００４０】
例えば、第１のＣＭＯＳ回路の駆動電圧が５Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴのしきい値電圧の差の絶対値Ｖth-dは、１．２５Ｖ〜５Ｖの範囲、好ましくは、２．５Ｖ〜５Ｖの範囲である。これに対して、第２のＣＭＯＳ回路の駆動電圧が例えば、１２Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴのしきい値電圧の差の絶対値Ｖth-dは、３Ｖ〜１２Ｖの範囲、好ましくは、６Ｖ〜１２Ｖの範囲である。すなわち、好ましい構成を取る場合、第１のＣＭＯＳ回路を構成するトランジスタと第２のＣＭＯＳ回路を構成するトランジスタのしきい電圧の差の絶対値（Ｖth-d）は異なった値をとらなくてはならない。例えば第１のＣＭＯＳ回路におけるＶth-ＮchとＶth-Ｐchをそれぞれ＋２Ｖと−２Ｖ、第２のＣＭＯＳ回路におけるＶth-ＮchとＶth-Ｐchをそれぞれ＋５Ｖと−５Ｖなどとすれば良い。
【００４１】
このようにして、しきい値電圧の差の絶対値Ｖth-dを、各々のＣＭＯＳ回路の駆動電圧に対応させて最適化すれば、駆動回路の誤動作を防止することができる。すなわち、図１（Ａ）に示すようなＣＭＯＳ回路によってインバータを構成した場合、配線の抵抗や寄生容量の影響により、入力信号ＩＮの波形が歪んで立ち上がりあるいは立下りが急峻でない場合でも、しきい値電圧の差の絶対値Ｖth-dを電源電圧と同等にした場合、例えば、駆動電圧、Ｎチャネル型ＴＦＴのチャネルに反転層が形成されるしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧を各々、１０Ｖ、＋５Ｖ、−５Ｖとした場合には、しきい値電圧の差の絶対値Ｖth-dは、ＣＭＯＳ回路の駆動電圧と等しくなり、Ｎチャネル型トランジスタとＰチャネル型トランジスタが同時にＯＮあるいはＯＦＦすることは無くなり、図１（Ｃ）に示すように、立ち上がりあるいは立下りが急峻な出力波形を得ることができる。
【００４２】
ここで、しきい値電圧の差の絶対値Ｖth-dは、ＣＭＯＳ回路の駆動電圧に近いほど誤動作の発生を防止できるが、しきい値電圧の差の絶対値Ｖth-dが、ＣＭＯＳ回路の駆動電圧を超える場合、両方のトランジスタがＯＦＦしている出力無しのタイミングがあり、またオン電流も十分確保できないためにこれも好ましくない。従って、しきい値電圧の差の絶対値Ｖth-dが、ＣＭＯＳ回路の駆動電圧をわずかに下回るレベルに設定すればよい。
【００４３】
また、各ＴＦＴにおいて、しきい値電圧にはばらつきが必ず存在するため、しきい値電圧の差の絶対値Ｖth-dを求めるにあたっては、Ｎチャネル型ＴＦＴのチャネルに反転層が形成されるしきい値電圧の最小値、およびＰチャネル型ＴＦＴのチャネルに反転層が形成されるしきい値電圧の最大値をそれぞれＶth-ＮchおよびＶth-Ｐchとし、これらの値を用いて、しきい値電圧の差の絶対値Ｖth-d（＝｜（Ｖth-Ｎch）−（Ｖth-Ｐch）｜）を求めることが好ましい。
【００４４】
また、しきい値電圧の差の絶対値Ｖth-dが許容される範囲は、入力信号ＩＮの傾きが大きいほど、許容範囲は狭くなる。すなわち、入力信号ＩＮが（ハイレベル側駆動電圧＋Ｐチャネル型ＴＦＴのしきい値）から（ローレベル側駆動電圧＋Ｎチャネル型ＴＦＴのしきい値）の間をとる時間が誤動作を引き起してしまう時間より短ければよい。ここで、入力信号ＩＮの傾きは、配線の緩和時間τ＝ＲＣ（Ｒ：配線抵抗、Ｃ：寄生容量）に反比例するので、配線の引き回し長、配線材料、層間絶縁膜の膜厚・誘電率などに依存して決まる。本形態では、低温ポシリコンを用いた液晶装置の素子基板に対して、波形計測結果を行った結果に基づいて、しきい値電圧の差の絶対値Ｖth-dをＣＭＯＳ回路の駆動電圧に対して０．２５倍から１倍の範囲、好ましくは、０．５倍から１倍の範囲に設定してある。
【００４５】
それ故、上記の設定から、Ｖth-dの回路間での比が２倍以上異なる場合に本発明の効果が顕著であることがわかる。よって、本形態によれば、駆動電圧が他のＣＭＯＳ回路より倍以上のＣＭＯＳ回路を含む場合でも高電圧側回路の誤動作を防止できる。また、本形態によれば、第１のＣＯＭＳ回路および第２のＣＯＭＳ回路のうちの少なくとも一方のＣＭＯＳ回路で、しきい値電圧の差の絶対値Ｖth-dが他のＣＭＯＳ回路の駆動電圧の半分以上である場合でも、ＣＭＯＳ回路毎に、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保されているので、誤動作の発生を防止できる。それ故、このようなしきい値電圧の低いＴＦＴを用いた電気光学装置に本発明を適用すると、その効果が顕著である。
【００４６】
さらに、電気光学装置のように、多数の画素がマトリクス状に配置されているため、配線の抵抗や寄生容量の影響により、入力信号ＩＮが歪んで立ち上がり、あるいは立下りが急峻でなくなりやすい場合でも、本形態では、ＴＦＴのしきい値電圧と駆動電圧との関係を適正化してあるので、ＣＭＯＳ回路の誤動作が発生しない。
【００４７】
（ＴＦＴ同士のしきい値電圧のバランス）
このように構成したＣＭＯＳ回路において、誤動作を防止するという観点からすれば、詳しくは図６を参照して後述するように、Ｎチャネル型ＴＦＴのしきい値電圧の絶対値と、Ｐチャネル型ＴＦＴのしきい値電圧の絶対値との差が小さいことが好ましい。具体的には発明者の測定によると、｜（Ｖth-Ｎch）＋（Ｖth-Ｐch）｜の最大値がそのＣＭＯＳ回路の駆動電圧の１／４倍以下であれば誤動作を確実に防止でき好ましい。
【００４８】
また、詳しくは図７を参照して後述するように、第１のＣＭＯＳ回路および前記第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路では、Ｎチャネル型ＴＦＴのしきい値電圧Ｖth-Ｎchが正の値であり、Ｐチャネル型ＴＦＴのしきい値電圧Ｖth-Ｐchが負の値であることが好ましい。すなわち、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴの双方がエンハンスメントモードであることが好ましい。
【００４９】
（本形態の効果）
以上説明したように、本形態の電気光学装置では、データ線駆動回路には、駆動電圧が１２ＶのＣＭＯＳ回路が含まれ、走査線駆動回路には、駆動電圧が５ＶのＣＭＯＳ回路が含まれているが、個々のＣＭＯＳ回路において、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保するため、例えば走査線駆動回路のシフトレジスタを構成するトランジスタはしきい電圧をＮチャネル部とＰチャネル部でそれぞれ＋２Ｖと−２Ｖ、データ線駆動回路の伝送ゲート部はそれぞれ＋４Ｖと−４Ｖとされているので、誤動作の発生を防止できる。それ故、高速動作を達成するためにＴＦＴのしきい値電圧の低電圧化を図った場合（本実施例ではＶth-d＝４Ｖ）でも、また様々な要求に対応してＣＭＯＳ回路の駆動電圧を相違させた場合でも、個々のＣＭＯＳ回路においては、あくまで、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保されているので、誤動作の発生を防止できる。また、画素数の増大に伴ってスペース的な余裕がなくて配線などがかなり微細化された結果、駆動周波数が高いわりには配線幅が狭い、あるいは表示部分を大型化した結果、配線の引き回し長が長くなったなどの理由で信号波形に歪みが発生した場合でも、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保されているので、誤動作の発生を防止できる。
【００５０】
［実施の形態２］
図３は、ＴＦＴの回路動作面でのしきい値電圧Ｖon-offの説明図である。図４は、ＴＦＴにおける回路動作面でのしきい値電圧Ｖon-offと、反転層の形成に基づく物理的なしきい値電圧Ｖthとの対応を示すグラフである。
【００５１】
上記構成では、ＴＦＴの物理的なパラメータであるしきい電圧（Ｖth）でＣＭＯＳ回路の駆動電圧とＴＦＴの構成との関係を規定した。物理的なトランジスタのしきい電圧（Ｖth）とは、チャネルに反転層が形成されるゲート電圧を指すが、実験的に求めるには様々な手法があり、最も簡易な手段としては例えば飽和領域（Ｖｇｓ−Ｖth＜Ｖds）のドレイン・ソース間電流Ｉｄｓを測定し、Ｉｄｓの平方根を縦軸、Ｖｇｓを横軸にプロットしたときにカーブに接する直線が横軸と交わるＶｇｓの最大値をＶthとするなどの方法がある。なお、上でＶｇｓはゲート・ソース間電圧を意味する。
【００５２】
しかしながら、特にポリシリコン薄膜トランジスタの場合、実験的に精度良くＶthを求めるのは難しく、手法によって値が異なった結果になる事も多い。そこでしきい電圧（Ｖth）に代わる簡易なパラメーターとして回路動作面でのオン・オフのしきい値電圧Ｖon-offを用いて駆動電圧との関係を規定してもよい。  本形態の駆動回路内蔵型アクティブマトリクス型液晶装置でも、実施の形態１と同様、素子基板（アクティブマトリクス基板）上に、画素スイッチング用ＴＦＴとともに、素子基板の周辺領域には、駆動回路を構成する駆動回路用ＴＦＴが形成されている。また、駆動回路では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを備えたＣＭＯＳ回路が複数、構成されているとともに、複数のＣＭＯＳ回路には、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路とが含まれている。
【００５３】
このような構成の液晶装置において、本形態では、図３に示すドレイン・ソース間電圧（Ｖds）をそれぞれ一定の値に固定したときのＴＦＴのＶgs−Ｉds特性において、Ｎチャネル型ＴＦＴでドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をＶon-off-Ｎchとし、Ｐチャネル型ＴＦＴでドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をＶon-off-Ｐchとしたとき、第１のＣＭＯＳ回路と第２のＣＭＯＳ回路とでは、以下の式
Ｖon-off-ｄ  ＝  ｜  Ｖon-off-Ｎch  −  Ｖon-off-Ｐch  ｜
で求められる回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄを相違させ、いずれのＣＭＯＳ回路においても、回路動作面でのしきい値電圧を最適化する。
【００５４】
例えば、第１のＣＭＯＳ回路の駆動電圧が例えば、５Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴの回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄは、１．２５Ｖ〜５Ｖの範囲、好ましくは、２．５Ｖ〜５Ｖの範囲である。これに対して、第２のＣＭＯＳ回路の駆動電圧が例えば、１２Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴの回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄは、３Ｖ〜１２Ｖの範囲、好ましくは、６Ｖ〜１２Ｖの範囲である。
【００５５】
ここで、回路動作面でのしきい値電圧Ｖon-offは、ドレイン・ソース間電圧（Ｖds）をそれぞれ一定の値に固定したときのＴＦＴチャネル幅当りのドレイン・ソース間抵抗（Ｒds）が一定値になるゲート電圧を意味する。ドレイン・ソース間電圧（Ｖds）並びにドレイン・ソース間抵抗（Ｒds）の一定値については、回路の駆動周波数、チャネル長によって相違するが、ガラス基板上に低温ポシリコンＴＦＴにより形成したＣＭＯＳデジタル論理回路では、Ｒon-offの値として１ＭΩ／μｍから１ＧΩ／μｍ程度、Ｖdsの値としてＮchは１から２０Ｖ、Ｐchは−１から−２０Ｖに設定するのが適切であり、このような条件範囲であれば、回路動作面でのしきい値電圧Ｖon-offは、図４にドレイン・ソース間抵抗（Ｒｄｓ）の一定値が小のとき（Ｒｄｓ〜１ＭΩ／μｍ程度）と、大のとき（Ｒｄｓ〜１ＧΩ／μｍ程度）の各々について複数のトランジスタの測定結果をプロットしたグラフを示すように、物理的なしきい値電圧Ｖthと十分、相間していることが確認できている。
【００５６】
それ故、本形態のように、回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄを上記のように設定することによっても、例えば、駆動電圧の比が２倍以上異なるＣＭＯＳ回路での誤動作を防止できる。また、本形態によれば、第１のＣＭＯＳ回路および第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが他の回路の駆動電圧の半分以下である場合でも、誤動作の発生を防止できるなど、実施の形態１と同様な効果を奏する。
【００５７】
なお、各ＴＦＴにおいて、回路動作面でのしきい値電圧にはばらつきが必ず存在するため、本形態でも、回路動作面でのしきい値電圧の絶対値の和値Ｖon-off-ｄを求めるにあたっては、Ｎチャネル型電界効果型トランジスタでドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最小値、およびＰチャネル型電界効果型トランジスタでドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最大値をそれぞれＶon-off-Ｎch、およびＶon-off-Ｐchとして用いて、回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄを求めることが好ましい。
【００５８】
また、誤動作を防止するという観点からすれば、詳しくは図６を参照して後述するように、Ｎチャネル型ＴＦＴの回路動作面でのしきい値電圧の絶対値と、Ｐチャネル型ＴＦＴの回路動作面でのしきい値電圧の絶対値との差が小さいことが好ましい。すなわち、｜（Ｖon-off-Ｎch）＋（Ｖon-off-Ｐch）｜の最大値がそのＣＭＯＳ回路の駆動電圧の１／４倍以下であることが好ましい。
【００５９】
また、詳しくは図７を参照して後述するように、第１のＣＭＯＳ回路および前記第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路では、Ｎチャネル型ＴＦＴの回路動作面でのしきい値電圧Ｖon-off-Ｎchが正の値であり、Ｐチャネル型ＴＦＴの回路動作面でのしきい値電圧Ｖon-off-Ｐchが負の値であることが好ましい。すなわち、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴの双方がエンハンスメントモードであることが好ましい。
【００６０】
［ＴＦＴの特性例］
図５（Ａ）、（Ｂ）は、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれにおいても、図３に示すＴＦＴ特性と比較してゲート電圧（ゲート・ソース間電圧）に対するドレイン・ソース電流の立ち上がりを緩やかにしてしきい値電圧の絶対値を大きくした場合のＴＦＴ特性を示すグラフ、およびＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれにおいても、ゲート電圧に対するドレイン・ソース電流の立ち上がり傾きはそのままで、エンハンスメント・シフトしている結果、しきい値電圧の絶対値を大きくした場合のＴＦＴ特性を示すグラフである。図６（Ａ）、（Ｂ）は、それぞれ傾きを緩くする、あるいはエンハンスメントシフトさせることでＰチャネル型ＴＦＴのしきい値電圧の絶対値のみを大きくした場合のＴＦＴ特性を示すグラフである。図７（Ａ）、（Ｂ）は、Ｎチャネル型ＴＦＴのしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧の双方をゲート電圧＋側にシフトさせた場合のＴＦＴ特性を示すグラフ、およびＮチャネル型ＴＦＴのしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧の双方をゲート電圧−側にシフトさせた場合のＴＦＴ特性を示すグラフである。
【００６１】
このようにＴＦＴの物理的なしきい値電圧、および回路動作面でのしきい値電圧をＣＭＯＳ回路で相違させるにあたっては、例えば、ＣＭＯＳ回路によって、ゲート絶縁膜の膜厚を相違させた構成、ゲート絶縁膜の誘電率を相違させた構成、能動層の半導体膜の厚さを相違させた構成、能動層でのアクセプター準位・ドナー準位の量を相違させた構成、能動層のグレインバウンダリー準位を相違させた構成、チャネル長を相違させてショートチャネル効果の影響を相違させた構成、チャネル層のグレイン平均サイズを相違させた構成を採用することができる。
【００６２】
このような構成のうちの一つ、あるいは複数の構成を採用することにより、より低い電圧で駆動する一方のＣＭＯＳ回路を構成するＴＦＴについては、図３に示す特性とする一方、他方のより高い電圧で駆動するＣＭＯＳ回路を構成するＴＦＴについては、図５（Ａ）、（Ｂ）に示す特性とすれば、ＴＦＴの物理的なしきい値電圧、および回路動作面でのしきい値電圧をＣＭＯＳ回路で相違させることができる。
【００６３】
すなわち、図５（Ａ）に示す特性では、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれにおいても、ゲート電圧（ゲート・ソース間電圧）に対するドレイン・ソース電流の立ち上がりが緩やかになっている結果、しきい値電圧の絶対値が大きくなっている。
【００６４】
これに対して、図５（Ｂ）に示す特性では、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれにおいても、ゲート電圧に対するドレイン・ソース電流の立ち上がりはそのままで、エンハンスメント・シフトしている結果、しきい値電圧の絶対値が大きくなっている。これら両者の特性を比較した場合には、図５（Ｂ）に示す特性を用いたＴＦＴの方が電圧やプロセス変動に対するマージンを確保しやすく、より好ましい。
【００６５】
なお、ＴＦＴの物理的なしきい値電圧、および回路動作面でのしきい値電圧をＣＭＯＳ回路で相違させるにあたって、図６（Ａ）（Ｂ）に示すように、Ｐチャネル型ＴＦＴのしきい値電圧の絶対値のみを大きくした場合、あるいは、図示しないが逆に、Ｎチャネル型ＴＦＴのしきい値電圧の絶対値のみを大きくした場合、Ｎチャネル型ＴＦＴのオン電流レベルと、Ｐチャネル型ＴＦＴのオン電流レベルとに大きな差が発生してしまい、特定方向のスイッチングのみ動作が低速となって駆動周波数を高く設定できない上にタイミングのズレによる誤動作が発生しやすくなる。それ故、実施の形態１、２のいずれにおいても、Ｎチャネル型ＴＦＴのしきい値電圧の絶対値と、Ｐチャネル型ＴＦＴのしきい値電圧の絶対値との差が小さいことが好ましい。
【００６６】
また、ＴＦＴの物理的なしきい値電圧、および回路動作面でのしきい値電圧をＣＭＯＳ回路で相違させるにあたって、図７（Ａ）に示すように、Ｎチャネル型ＴＦＴのしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧の双方を＋側、あるいは、図７（Ｂ）に示すように、Ｎチャネル型ＴＦＴのしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧の双方を−側にシフトした場合には、いずれかのゲート電圧（ゲート・ソース間電圧）が０Ｖでのリーク電流が大きくなってしまい、回路の消費電流が大きくなったり誤動作の原因となる。それ故、実施の形態１、２のいずれにおいても、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴの双方がエンハンスメントモードであることが好ましい。言い換えれば、Ｎチャネル型ＴＦＴのしきい電圧は正であり、Ｐチャネル型ＴＦＴのしきい電圧は負であることが好ましい。
【００６７】
［電気光学装置の具体的構成］
（全体構成）
図８は、本発明を適用した電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図９は、対向基板を含めて示す図８のＨ−Ｈ′断面図である。図１０は、電気光学装置の画像表示領域を構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。
【００６８】
図８において、本形態の電気光学装置１００は、アクティブマトリクス型の液晶装置であり、ＴＦＴアレイ基板１０の上には、シール材１０７が対向基板２０の縁に沿うように設けられている。シール材１０７の外側の領域には、データ線駆動回路１０１および実装端子１０２（信号入力端子）がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁１０８の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００６９】
そして、図９に示すように、図８に示したシール材１０７とほぼ同じ輪郭をもつ対向基板２０がこのシール材１０７によりＴＦＴアレイ基板１０に固着されている。なお、シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤である。
【００７０】
詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９aがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。さらに、ＴＦＴアレイ基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００７１】
図１０において、電気光学装置１００の画像表示領域１０aにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、対向基板２０に形成された対向電極２１（図９参照）との間で一定期間保持される。
【００７２】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる電気光学装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００７３】
このように構成した電気光学装置１００において、データ線駆動回路１０１は、シフトレジスタ１０１ａ、レベルシフタ１０１ｂ、および映像信号伝送ゲート部１０１ｃを有しており、シフトレジスタ１０１ａ、および映像信号伝送ゲート部１０１ｃは、後述する駆動回路用ＴＦＴを備えたＣＭＯＳ回路を有している。ここで、シフトレジスタ１０１ａのＣＭＯＳ回路の駆動電圧は８Ｖであり、映像信号伝送ゲート部１０１ｃのＣＭＯＳ回路の駆動電圧は１２Ｖであり、駆動電圧が相違している。従って、レベルシフタ１０１ｂは、８Ｖから１２Ｖへのレベルシフトを行っている。
【００７４】
また、走査線駆動回路１０４は、シフトレジスタ１０４ａ、およびレベルシフタ１０４ｂを有しており、シフトレジスタ１０４ａは、後述する駆動回路用ＴＦＴを備えたＣＭＯＳ回路を有している。ここで、シフトレジスタ１０４ａのＣＭＯＳ回路の駆動電圧は５Ｖであり、レベルシフタ１０４ｂは、５Ｖから１２Ｖへのレベルシフトを行っている。
【００７５】
このようにデータ線駆動回路１０１および走査線駆動回路１０４では、シフトレジスタ１０１ａ、映像信号伝送ゲート部１０１ｃ、およびシフトレジスタ１０４ａで用いられるＣＭＯＳ回路の駆動電圧はそれぞれ、８Ｖ、１２Ｖ、５Ｖである。従って、本形態では、シフトレジスタ１０１ａ、映像信号伝送ゲート部１０１ｃおよびシフトレジスタ１０４ａを構成するＴＦＴにおいて、実施の形態１、２で説明したように、ＣＭＯＳ回路毎にその駆動電圧に対応するしきい値電圧を有するＴＦＴを用いる。例えばデータ線駆動回路部のＴＦＴのしきい電圧はＮチャネル部＋４Ｖ、Ｐチャネル部−４Ｖとし、走査線駆動回路部のＴＦＴのしきい電圧はＮチャネル部＋２Ｖ、Ｐチャネル部−２Ｖとすればよい。
【００７６】
（画素の構成）
図１１（Ａ）、（Ｂ）は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板において相隣接する画素の平面図、およびＡ−Ａ′線に相当する位置での電気光学装置を切断したときの断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００７７】
図１１（Ａ）、（Ｂ）において、電気光学装置１００のＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【００７８】
ＴＦＴアレイ基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。ＴＦＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド膜などからなる配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明な導電性膜からなる。また、配向膜１６は、たとえばポリイミド膜などの有機膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【００７９】
ＴＦＴアレイ基板１０には、透明基板１０ｂの表面に下地絶縁膜１１が形成されているとともに、その表面側において、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する画素スイッチング用のＴＦＴ３０が形成されている。
【００８０】
図１１および図１２に示すように、画素スイッチング用のＴＦＴ３０は、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、半導体膜１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、低濃度ソース領域１ｂ、低濃度ドレイン領域１ｃ、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体膜１ａの上層側には、この半導体膜１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【００８１】
このように構成したＴＦＴ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜７に形成されたコンタクトホール７ａを介してドレイン電極６ｂに電気的に接続し、このドレイン電極６ｂは、層間絶縁膜４およびゲート絶縁膜２に形成されたコンタクトホール８を介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【００８２】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００８３】
なお、ＴＦＴ３０は、好ましくは上述のようにＬＤＤ構造をもつが、低濃度ソース領域１ｂ、および低濃度ドレイン領域１ｃに相当する領域に不純物イオンの打ち込みを行わないオフセット構造を有していてもよい。また、ＴＦＴ３０は、ゲート電極（走査線３ａの一部）をマスクとして高濃度で不純物イオンを打ち込み、自己整合的に高濃度のソースおよびドレイン領域を形成したセルフアライン型のＴＦＴであってもよい。また、本形態では、ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＴＦＴ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００８４】
なお、図１１（Ｂ）において、対向基板２０では、ＴＦＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。また、対向電極２１の上層側には、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２は、ポリイミド膜に対してラビング処理が施された膜である。
【００８５】
このように構成したＴＦＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図８および図９を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００８６】
（周辺回路の構成）
再び図８および図１０において、本形態の電気光学装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図１２（Ａ）、（Ｂ）に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されている。
【００８７】
図１２（Ａ）、（Ｂ）は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴによる相補型インバーター回路の構成を示す平面図、およびこのインバーター回路を構成するＴＦＴをＢ−Ｂ′線で切断したときの断面図である。なお、図１２（Ｂ）にはＴＦＴアレイ基板１０の画像表示領域１０ａに形成した画素スイッチング用ＴＦＴ３０も示してある。
【００８８】
図１２（Ａ）、（Ｂ）において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０とからなるＣＭＯＳ型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ８０、９０を構成する半導体膜６０（図１２（Ａ）には輪郭を点線で示す）は、透明基板１０ｂの下地絶縁膜１１の表面に島状に形成されている。
【００８９】
ＴＦＴ１８０、１９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体膜６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体膜６０のドレイン領域に電気的にそれぞれ接続されている。
【００９０】
このような周辺回路領域も、画像表示領域１０ａと同様なプロセスを経て形成されるため、周辺回路領域にも、層間絶縁膜４、５およびゲート絶縁膜２が形成されている。また、駆動回路用のＴＦＴ８０、９０も、画素スイッチング用のＴＦＴ３０と同様、ＬＤＤ構造を有しており、チャネル領域８１、９１の両側には、高濃度ソース領域８２、９２および低濃度ソース領域８３、９３からなるソース領域と、高濃度ドレイン領域８４、９４および低濃度ドレイン領域８５、９５からなるドレイン領域とを備えている。
【００９１】
（ＴＦＴアレイ基板の製造方法の基本構成）
図１３〜図１５はいずれも、本形態のＴＦＴアレイ基板１０の製造方法を示す工程断面図である。なお、図１３〜図１５は、いずれも図１２（Ｂ）に対応する部分の断面に相当する。
【００９２】
まず、図１３（Ａ）に示すように、超音波洗浄等により清浄化したガラス製等の透明基板１０ｂを準備した後、基板温度が１５０℃〜４５０℃の温度条件下でプラズマＣＶＤ法により、透明基板１０ｂの表面に厚さが３００ｎｍ〜５００ｎｍのシリコン酸化膜からなる下地絶縁膜１１を形成する。
【００９３】
次に、基板温度が１５０℃〜４５０℃の温度条件下で、下地絶縁膜１１の表面に、非晶質のシリコン膜からなる半導体膜１をプラズマＣＶＤ法により３０ｎｍ〜１００ｎｍの厚さに形成する。ここで必要に応じてしきい電圧調整用の不純物を導入する（チャネル・ドープする）ため、シリコン膜にリンまたはボロンイオンを少量注入しても良い。
【００９４】
次に、半導体膜１に対してレーザ光を照射してレーザアニールを施し、アモルファスの半導体膜を一度溶融させた後、冷却固化過程を経て結晶化させる。この際には、各領域へのレーザ光の照射時間が非常に短時間であり、かつ、照射領域も基板全体に対して局所的であるため、基板全体が同時に高温に熱せられることがない。それ故、透明基板１０ｂとしてガラス基板などを用いても熱による変形や割れ等が生じない。なお、半導体膜１ａを形成するときの原料ガスとしては、たとえばジシランやモノシランを用いることができる。
【００９５】
次に、図１３（Ｂ）に示すように、半導体膜１の表面にフォトリソグラフィ技術を用いてレジストマスク４０２を形成し、このレジストマスク４０２を介して半導体膜１をエッチングすることにより、図１３（Ｃ）に示すように、島状の半導体膜１ａ、６０を形成する。
【００９６】
次に、図１３（Ｅ）に示すように、透明基板１０ｂの全面に厚さが５０ｎｍ〜１５０ｎｍのシリコン酸化膜からなるゲート絶縁膜２を形成する。
【００９７】
次に、図示を省略するが、所定のレジストマスクを介して半導体膜１ａの延設部分１ｆに不純物イオンを打ち込んで、容量線３ｂとの間に蓄積容量７０を構成するための下電極を形成する。
【００９８】
次に、図１４（Ｆ）に示すように、スパッタ法などにより、透明基板１０ｂの全面にアルミニウム膜、タンタル膜、モリブデン膜、またはこれらの金属のいずれかを主成分とする合金膜からなる導電膜３を３００ｎｍ〜８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてレジストマスク４０３を形成し、このレジストマスク４０３を介して導電膜３をドライエッチングする。その結果、図１３（Ｇ）に示すように、走査線３ａ、ゲート電極６５、および容量線３ｂが形成される。
【００９９】
次に、図１４（Ｈ）に示すように、Ｐチャネル型のＴＦＴ８０を形成するための半導体膜６０をレジストマスク４１１で覆った状態で、画素スイッチング用のＴＦＴ３０を構成する半導体膜１ａと、駆動回路用のＮチャネル型のＴＦＴ９０を構成する半導体膜６０とに対して、走査線３ａやゲート電極１６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度Ｎ型の不純物イオン（リンイオン）を打ち込んで、走査線３ａおよびゲート電極６５に対して自己整合的に低濃度ソース領域１ｂ、９３、および低濃度ドレイン領域１ｃ、９５を形成する。ここで、走査線３ａやゲート電極６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜１ａ、６０のままのチャネル領域１ａ′、９１となる。
【０１００】
次に、図１４（Ｉ）に示すように、走査線３ａおよびゲート電極６６より幅が広く、かつ、Ｐチャネル型のＴＦＴ８０を形成するための半導体膜６０を覆うレジストマスク４１２を形成し、この状態で、高濃度Ｎ型の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域１ｄ、９２、およびドレイン領域１ｅ、９４を形成する。
【０１０１】
次に、図１４（Ｊ）に示すように、Ｎチャネル型のＴＦＴ３０、９０を形成するための半導体膜１ａ、６０をレジストマスク４１３で覆った状態で、駆動回路用のＰチャネル型の駆動回路用のＴＦＴ８０を構成する半導体膜６０に対して、ゲート電極６５をマスクとして、約０．１×１０13／ｃｍ2〜約１０×１０13／ｃｍ2のドーズ量で低濃度の不純物イオン（ボロンイオン）を打ち込んで、ゲート電極６５に対して自己整合的に低濃度ソース領域８３、および低濃度ドレイン領域８５を形成する。ここで、ゲート電極６５の真下に位置しているため、不純物イオンが導入されなかった部分は半導体膜６０のままのチャネル領域８１となる。
【０１０２】
次に、図１４（Ｋ）に示すように、ゲート電極６５より幅が広く、かつ、Ｎチャネル型のＴＦＴ３０、９０を形成するための半導体膜１ａ、６０を覆うレジストマスク４１４を形成し、この状態で、高濃度Ｐ型の不純物イオン（ボロンイオン）を約０．１×１０15／ｃｍ2〜約１０×１０15／ｃｍ2のドーズ量で打ち込み、高濃度ソース領域８２、およびドレイン領域８４を形成する。
【０１０３】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極より幅の広いレジストマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、走査線３ａおよびゲート電極をマスクにして高濃度の不純物を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもよいことは勿論である。
【０１０４】
次に、図１５（Ｌ）に示すように、透明基板１０ｂの表面全体に、シリコン酸化膜などからなる層間絶縁膜４を形成した後、フォトリソグラフィ技術を用いて層間絶縁膜４の表面にレジストマスクを形成し、このレジストマスクの開口部から層間絶縁膜４をエッチングして、コンタクトホール６３、６４、６８、６９などをそれぞれ形成した後、レジストマスクを除去する。
【０１０５】
次に、図１５（Ｍ）に示すように、アルミニウム膜、タンタル膜、モリブデン膜などの導電膜６をスパッタ法などで３００ｎｍ〜８００ｎｍの厚さに形成した後、フォトリソグラフィ技術を用いてレジストマスク４０５を形成し、このレジストマスク４０５を介して導電膜６にドライエッチングを行って、図１５（Ｎ）に示すように、層間絶縁膜４の表面側にデータ線６ａおよびドレイン電極６ｂなどを形成する。
【０１０６】
以上の工程により、ＴＦＴアレイ基板上にＮチャネル型およびＰチャネル型のＴＦＴを形成することができる。なお、それ以降については、図１２（Ｂ）に示す各層を周知な方法で形成していけばよいので、それらの説明を省略する。
【０１０７】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法１］
このようなＴＦＴの製造方法において、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、本形態では、図１３（Ａ）に示す下地絶縁膜形成工程において、下地絶縁膜１１を部分的に除去、あるいは厚さを変える。その結果、非晶質の半導体膜１をレーザアニールする際、下地絶縁膜１１の厚さの差に起因して、熱伝導やレーザ反射強度が領域毎で異なるため、同一の照射エネルギーでレーザアニールを行って多結晶化した場合でも、多結晶の半導体膜１のグレインサイズやグレインバウンダリーでの欠陥密度に差異が発生する。それ故、ＣＭＯＳ回路毎にＴＦＴのしきい値電圧を相違させることができ、駆動電圧とのバランスを確保できる。
【０１０８】
ここで、下地絶縁膜１１を部分的に除去、あるいは厚さを変えるには、下地絶縁膜１１を形成した後、フォトリソグラフィ技術により、エッチングマスクを形成し、エッチングマスクの開口から下地絶縁膜１１をエッチングして、下地絶縁膜１１を部分的に除去、あるいは部分的に薄くする。また、下地絶縁膜１１を部分的に除去した後、さらにその上層に下地絶縁膜を形成することにより、下地絶縁膜１１の厚さを領域毎に変えてもよい。
【０１０９】
また、下地絶縁膜１１を形成する際、第１の下地絶縁膜と、この第１の下地絶縁膜と膜質の異なる第２の下地絶縁膜を順次、形成した後、フォトリソグラフィ技術により、エッチングマスクを形成し、エッチングマスクの開口から、上層側に積層された第２の下地絶縁膜をエッチングして、下地絶縁膜１１を部分的に薄くしてもよい。この場合、膜質の異なる下地絶縁膜としては、Ｓｉ−Ｏ−Ｎ系化合物において、Ｎ（窒素）リッチな膜と、Ｏ（酸素）リッチな膜とを用いればよい。また、膜質の異なる下地絶縁膜としては、Ｓｉ−Ｏ系化合物において、エッチングに用いるＨＦのエッチングレートが相違する膜を用いてもよい。
【０１１０】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法２］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、図１３（Ａ）に示す下地絶縁膜形成工程を行う前に、金属膜を形成した後、フォトリソグラフィ技術を用いて金属膜を所定の領域のみに残し、その後、下地絶縁膜形成工程において下地絶縁膜１１を形成する。
【０１１１】
このように構成した場合も、非晶質の半導体膜１をレーザアニールした際、金属膜の有無によってレーザ反射強度が異なるため、同一の照射エネルギーでレーザアニールを行って多結晶化した場合でも、半導体膜１のグレインサイズやグレインバウンダリーでの欠陥密度に差異が発生する。それ故、領域毎でＴＦＴのしきい値電圧を相違させることができる。
【０１１２】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法３］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、ＴＦＴの能動層を構成する半導体膜１の厚さを領域毎に変える。このように構成した場合も、領域毎でＴＦＴの回路動作面でのしきい値電圧を相違させることができる。
【０１１３】
ここで、半導体膜１の厚さを部分的に変えるには、図１３（Ａ）に示す工程で、半導体膜１を形成した後、フォトリソグラフィ技術により、エッチングマスクを形成し、エッチングマスクの開口から半導体膜１をエッチングして、半導体膜１を部分的に薄くする。この場合、レーザーアニール工程の前後いずれで行っても差し支えない。また、半導体膜１を形成した後、フォトリソグラフィ技術を用いて、エッチングマスクを形成し、エッチングマスクの開口から半導体膜１をエッチングして、半導体膜１を部分的に薄くする、あるいは部分的に除去した後、再度、非晶質の半導体膜を形成して、ＴＦＴの能動層を構成する半導体膜１の厚さを領域毎に変えてもよい。
【０１１４】
また、エッチング技術を利用して膜厚を変える代わりに、酸素プラズマやオゾン酸化により半導体膜１の表面を部分的に酸化して半導体膜１の膜厚を部分的に変えてもよい。この場合、ゲート絶縁膜２の膜厚を部分的に変えることもできる。
【０１１５】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法４］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたってチャネルドープを利用する。すなわち、第１のＣＭＯＳ回路と第２のＣＭＯＳ回路において、チャネルの不純物濃度を相違させてＴＦＴのしきい値電圧を相違させる。
【０１１６】
具体的には、フォトリソグラフィ技術により形成したマスクを利用して、駆動電圧が高い方のＣＭＯＳ回路では、Ｎチャネル型ＴＦＴのチャネルに比較的高濃度のボロンをドープし、Ｐチャネル型ＴＦＴのチャネルには比較的高濃度のリンをドープする。
【０１１７】
これに対して、駆動電圧が低い方のＣＭＯＳ回路では、Ｎチャネル型ＴＦＴのチャネルに比較的低濃度のボロンをドープし、Ｐチャネル型ＴＦＴのチャネルには比較的低濃度のリンをドープする。なお、駆動電圧が低い方のＣＭＯＳ回路ではチャネルドープを省略するなど、第１のＣＭＯＳ回路、および第２のＣＭＯＳ回路の各々のＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれか１つ、あるいは複数の領域についてはチャネルドープを省略してもよい。
【０１１８】
このようなチャネルドープは、半導体膜１の表面に絶縁膜を形成した状態、および絶縁膜を形成しない状態のいずれの状態で行ってもよい。
【０１１９】
半導体膜１の表面に絶縁膜を形成した状態でチャネルドープを行う場合、絶縁膜の膜厚を領域毎に変化させておけば、イオンの加速電圧を制御することにより、フォトリソグラフィの回数を削減しつつ領域毎の不純物濃度を精度よく制御できる。この場合、絶縁膜については、それをゲート絶縁膜、あるいはゲート絶縁膜の一部として利用してもよいし、絶縁膜を除去した後、ゲート絶縁膜を形成し直してもよい。
【０１２０】
また、チャネルドープについては、レーザアニールによる結晶化の前後、いずれのタイミングで行ってもよいし、ゲート絶縁膜形成工程の後、行ってもよい。
【０１２１】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法５］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、ＴＦＴの能動層を構成する半導体膜１の膜質を領域毎に変える。
【０１２２】
例えば、非晶質の半導体膜１をレーザアニールする際、照射エネルギーあるいは照射スキャンする際の重ね率、レーザ照射のビームのエネルギープロファイル、あるいはレーザ光の照射回数（スキャン回数）を領域毎に変えて、多結晶化した後の半導体膜１のグレインサイズやグレインバウンダリーでの欠陥密度に差異が発生させる。それ故、領域毎でＴＦＴのしきい値電圧を相違させることができる。
【０１２３】
また、上記の条件を組み合わせてレーザアニールを行い、多結晶化した後の半導体膜１のグレインサイズやグレインバウンダリーでの欠陥密度に差異が発生させ、領域毎でＴＦＴのしきい値電圧を相違させてもよい。
【０１２４】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法６］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、半導体膜１をレーザアニールする際の半導体膜１の表面状態を相違させておくことにより、レーザアニールの半導体膜１の結晶化速度を相違させる。それにより、多結晶化した後の半導体膜１のグレインサイズやグレインバウンダリーでの欠陥密度に差異を発生させることができるので、領域毎でＴＦＴのしきい値電圧を相違させることができる。
【０１２５】
このような構成を採用するにあたっては、例えば半導体膜１をレーザアニールする前に酸素プラズマやオゾン酸化により、シリコン膜の表面を部分的に酸化させてからレーザアニールを行う。
【０１２６】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法７］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、レーザアニールした後の半導体膜１の結晶化度を相違させておくことにより、半導体膜１の欠陥準位を領域毎に相違させる。
【０１２７】
このような構成を採用するにあたっては、レーザアニール後のシリコン膜の表面に、フォトリソグラフィ技術によりマスクを形成し、このマスクの開口から半導体膜１に対して、アルゴン、ヘリウム、酸素、シリコン、炭素などの比較的不活性なイオンを注入して、結晶を部分的に破壊する。
【０１２８】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法８］
本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、ゲート絶縁膜２の膜厚または膜質を領域毎に相違させておく。このように構成すると、ゲート絶縁膜２が厚い方のＴＦＴのしきい値電圧を高めることができる。
【０１２９】
このような構成を実現するにあたっては、図１３（Ｅ）に示すゲート絶縁膜形成工程において、ゲート絶縁膜２を形成した後、フォトリソグラフィ技術により、エッチングマスクを形成し、エッチングマスクの開口からゲート絶縁膜２をエッチングして、ゲート絶縁膜２を部分的に薄くする。また、ゲート絶縁膜２を部分的に薄くした後、あるいはゲート絶縁膜２を部分的に除去した後、さらにその上層にゲート絶縁膜を形成することにより、ゲート絶縁膜２の厚さを領域毎に変えてもよい。
【０１３０】
また、ゲート絶縁膜２を形成する際、第１のゲート絶縁膜と、この第１のゲート絶縁膜と膜質の異なる第２のゲート絶縁膜を順次、形成した後、フォトリソグラフィ技術により、エッチングマスクを形成し、エッチングマスクの開口から、上層側に積層された第２のゲート絶縁膜をエッチングして、ゲート絶縁膜２を部分的に薄くしてもよい。この場合、膜質の異なるゲート絶縁膜としては、例えば、第１のゲート絶縁膜としてシリコン酸化膜を用い、第２のゲート絶縁膜としてはシリコン窒化膜を用いる。これにより、第１のＣＭＯＳ回路と第２のＣＭＯＳ回路において、ＴＦＴのゲート絶縁膜２の誘電率を相違させることによりしきい値電圧を相違させることができる。
【０１３１】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法９］
ＴＦＴにおいて、チャネル長（ゲート長）がある程度より短い場合には、ショートチャネル効果によってしきい値電圧が全体的に低下する。従って、本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、チャネル長（ゲート長）を領域毎に相違させておく。このようなショートチャネル効果を利用する場合には、チャネル長（ゲート長）を４μｍ以下に設定する。
【０１３２】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法１０］
ＴＦＴの製造方法において、ソース・ドレイン領域を形成するための不純物を導入した後、活性化処理（熱処理）を行うと、グレインバウンダリー欠陥密度が低下するので、しきい値電圧が下がる。これに対して、チャネルドープを行った場合に活性化処理（熱処理）を行うと、しきい値電圧が上がることもある。
【０１３３】
そこで、本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、図１４（Ｋ）に示す工程を行った以降、活性化のため熱処理条件（シリコン膜に加える温度や処理時間）を領域毎に変える。
【０１３４】
具体的には、活性化処理としてレーザアニールを行い、領域毎に照射条件を変える。また、基板全体にアニールを行った後、所定の領域のみに対して、活性化処理としてのレーザアニールを行ってもよい。
【０１３５】
［ＣＭＯＳ回路毎のＴＦＴの構成および製造方法１１］
ＴＦＴの製造方法において、ＴＦＴの上層側に層間絶縁膜などをいった各層を形成した後、水素化処理を行うと、ＴＦＴのチャネルを構成するシリコン膜のグレインバウンダリーに存在するダングリング・ボンド（dangling bond）を補償することができ、その結果、グレインバウンダリー欠陥密度が低下するため、しきい値電圧が下がる。
【０１３６】
そこで、本形態では、ＣＭＯＳ回路を構成するＴＦＴのしきい値電圧を第１のＣＭＯＳ回路と第２のＣＭＯＳ回路で相違させるにあたって、水素化条件を領域毎に変える。
【０１３７】
具体的には、ＴＦＴのチャネルの上層側の層構造を領域毎に相違させておき、基板全面に水素化処理を行った際、ＴＦＴのチャネルに対する水素化の程度を領域毎に相違させる。
【０１３８】
また、水素化を行う前、フォトリソグラフィ技術によりマスクを形成しておき、この状態で水素化を行うことにより、基板全面に水素化処理を行った際、ＴＦＴのチャネルに対する水素化の程度を領域毎に相違させる。
【０１３９】
［その他の実施の形態］
上記形態では、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路として、走査線駆動回路とデータ線駆動回路に形成されるＣＭＯＳ回路を例に説明したが、画素において、画素スイッチング用のＴＦＴがＣＭＯＳ回路を構成している場合がある。このような場合、第１のＣＭＯＳ回路、および第２のＣＭＯＳ回路のうちの一方のＣＭＯＳ回路が画素スイッチング用であって、他方のＣＭＯＳ回路が駆動回路用であってもよい。
【０１４０】
また、上記形態では、電気光学装置として、駆動回路内蔵型のアクティブマトリクス型液晶装置を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置、例えば、図１６および図１７を参照して以下に説明する有機エレクトロルミネッセンス表示装置に用いるＴＦＴアレイ基板、あるいは電気光学装置以外の薄膜半導体装置の製造などに本発明を適用してもよい。
【０１４１】
なお、本発明は前記の実施形態に限るものではなく、アモルファスシリコンを用いた薄膜トランジスタやボトムゲート型トランジスタに適用しても良いし、絶縁基板上でなくシリコンウェハー上に電気光学装置を形成する場合にも適用できる。また、内蔵回路の形態として、シフトレジスタなどの単純な回路だけでなく、映像信号をデジタル・アナログ変換するＤＡＣ回路やデコーダ回路、あるいはグラフィックメモリさらにはＣＰＵなどの高度な回路を内蔵する場合に適用しても良い。
【０１４２】
図１６は、電荷注入型の有機薄膜エレクトロルミネッセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。図１７（Ａ）、（Ｂ）はそれぞれ、図１６に示す電気光学装置に形成した画素領域を拡大して示す平面図、およびその断面図である。
【０１４３】
図１６に示す電気光学装置１００ｐは、有機半導体膜に駆動電流が流れることによって発光するＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤ（発光ダイオード）素子などの発光素子をＴＦＴで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの電気光学装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。
【０１４４】
ここに示す電気光学装置１００ｐでは、ＴＦＴアレイ基板１０ｐ上に、複数の走査線３ｐと、走査線３ｐの延設方向に対して交差する方向に延設された複数のデータ線６ｐと、これらのデータ線６ｐに並列する複数の共通給電線２３ｐと、データ線６ｐと走査線３ｐとの交差点に対応する画素領域１５ｐとが構成されている。データ線６ｐに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐが構成されている。走査線３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐが構成されている。
【０１４５】
また、画素領域１５ｐの各々には、走査線３ｐを介して走査信号がゲート電極に供給される第１のＴＦＴ３１ｐと、この第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持する保持容量３３ｐと、この保持容量３３ｐによって保持された画像信号がゲート電極に供給される第２のＴＦＴ３２ｐ（薄膜半導体素子）と、第２のＴＦＴ３２ｐを介して共通給電線２３ｐに電気的に接続したときに共通給電線２３ｐから駆動電流が流れ込む発光素子４０ｐとが構成されている。
【０１４６】
本形態では、図１７（Ａ）、（Ｂ）に示すように、いずれの画素領域１５ｐにおいても、ガラスなどからなる基板１０ｐ′の表面に下地絶縁膜１１ｐが形成されているとともに、この下地絶縁膜１１ｐの表面に島状に形成された２つの半導体膜を利用して第１のＴＦＴ３１ｐおよび第２のＴＦＴ３２ｐが形成されている。また、第２のＴＦＴ３２ｐのソース・ドレイン領域の一方には、中継電極３５ｐが電気的に接続し、この中継電極３５ｐには画素電極４１ｐが電気的に接続している。この画素電極４１ｐの上層側には、正孔注入層４２ｐ、有機エレクトロルミネッセンス材料層としての有機半導体膜４３ｐ、リチウム含有アルミニウム、カルシウムなどの金属膜からなる対向電極２０ｐが積層されている。ここで、対向電極２０ｐは、データ線６ｐなどを跨いで複数の画素領域１５ｐにわたって形成されている。
【０１４７】
第２のＴＦＴ３２ｐのソース・ドレイン領域のもう一方には、コンタクトホールを介して共通給電線２３ｐが電気的に接続している。これに対して、第１のＴＦＴ３１ｐでは、そのソース・ドレイン領域の一方に電気的に接続する電位保持電極３５ｐは、第２のゲート電極７２ｐの延設部分７２０ｐに電気的に接続している。この延設部分７２０ｐに対しては、その下層側において第２のゲート絶縁膜５０ｐを介して半導体膜４００ｐが対向し、この半導体膜４００ｐは、それに導入された不純物によって導電化されているので、延設部分７２０ｐおよび第２のゲート絶縁膜５０ｐとともに保持容量３３ｐを構成している。ここで、半導体膜４００ｐに対しては層間絶縁膜５１ｐのコンタクトホールを介して共通給電線２３ｐが電気的に接続している。
【０１４８】
従って、保持容量３３ｐは、第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持するので、第１のＴＦＴ３１ｐがオフになっても、第２のＴＦＴ３２ｐのゲート電極３１ｐは画像信号に相当する電位に保持される。それ故、発光素子４０ｐには共通給電線２３ｐから駆動電流が流れ続けるので、発光素子４０ｐは発光し続け、画像を表示する。
【０１４９】
このような電気光学装置１００ｐのＴＦＴアレイ基板１０ｐにおいても、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐ、およびシフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐでは、駆動電圧が異なるＣＭＯＳ回路がＴＦＴにより形成される。従って、電気光学装置１００ｐでも、ＣＭＯＳ回路毎に、駆動電圧と、ＴＦＴのしきい値電圧の和とのバランスを確保すれば、ＣＭＯＳ回路の誤動作を防止することができる。
【０１５０】
［電子機器への適用］
次に、本発明を適用した電気光学装置１００、１００ｐを備えた電子機器の一例を、図１８（Ａ）、（Ｂ）を参照して説明する。
【０１５１】
図１８（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一例としてのモバイル型パーソナルコンピュータの説明図、および携帯電話機の説明図である。
【０１５２】
本発明を適用した電気光学装置が搭載される電子機器としては、投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。例えば、図１８（Ａ）に示すように、パーソナルコンピュータ１８０は、キーボード１８１を備えた本体部１８２と、表示ユニット１８３とを有する。表示ユニット１８３は、前述した電気光学装置１００、１００ｐを含んで構成される。また、図１８（Ｂ）に示すように、携帯電話機１９０は、複数の操作ボタン１９１と、前述した電気光学装置１００、１００ｐからなる表示部とを有している。
【産業上の利用可能性】
【０１５３】
以上説明したように、本発明において、駆動電圧が相違する第１および第２の相補回路では、Ｎチャネル型電界効果型トランジスタのしきい値電圧の絶対値と、Ｐチャネル型電界効果型トランジスタのしきい値電圧の絶対値と和を駆動電圧に対応させて相違させ、適性化してある。このため、高速動作を達成するために、電界効果型トランジスタのしきい値電圧の低電圧化を図った場合でも、個々の相補回路では、駆動電圧としきい値電圧とのバランスが確保されているので、相補回路において誤動作が発生しない。とりわけ、電気光学装置では、多数の画素を駆動するにもかかわらず、スペース的な余裕がないため、配線などがかなり微細化されているので、駆動周波数が高いわりには配線幅が狭いなどの理由で入力信号波形に歪みが発生しやすいが、このようなときでも、相補回路に誤動作が発生しない。それ故、電気光学装置において、画素数の増加、高速動作化、低消費電力化を図った場合でも、高い信頼性を確保することができる。
【図面の簡単な説明】
【０１５４】
【図１】（Ａ）、（Ｂ）はそれぞれ、ＣＯＭＳ回路を用いたインバータ回路、およびクロックドインバータ回路の説明図である。
【図２】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、ＣＯＭＳ回路に対する入力信号と出力信号との関係を示す波形図である。
【図３】ＴＦＴの回路動作面でのしきい値電圧Ｖon-offの説明図である。
【図４】ＴＦＴにおける回路動作面でのしきい値電圧Ｖon-offと、反転層の形成に基づく物理的なしきい値電圧Ｖon-thとの対応を示すグラフである。
【図５】（Ａ）、（Ｂ）は、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれにおいても、ゲート電圧（ゲート・ソース間電圧）に対するドレイン・ソース電流の立ち上がりを緩やかにしてしきい値電圧の絶対値が大きくした場合のＴＦＴ特性を示すグラフ、およびＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのいずれにおいても、ゲート電圧に対するドレイン・ソース電流の立ち上がりはそのままで、エンハンスメント・シフトしている結果、しきい値電圧の絶対値を大きくした場合のＴＦＴ特性を示すグラフである。
【図６】Ｐチャネル型ＴＦＴのしきい値電圧の絶対値のみを大きくした場合のＴＦＴ特性を示すグラフ、およびＮチャネル型ＴＦＴのしきい値電圧の絶対値のみを大きくした場合のＴＦＴ特性を示すグラフである。
【図７】（Ａ）、（Ｂ）は、Ｎチャネル型ＴＦＴのしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧の双方を＋側にシフトさせた場合のＴＦＴ特性を示すグラフ、およびＮチャネル型ＴＦＴのしきい値電圧、およびＰチャネル型ＴＦＴのしきい値電圧の双方を−側にシフトさせた場合のＴＦＴ特性を示すグラフである。
【図８】本発明が適用される液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図９】図８のＨ−Ｈ′断面図である。
【図１０】図８に示す電気光学装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図１１】（Ａ）、（Ｂ）は、図８に示す電気光学装置において、ＴＦＴアレイ基板に形成された各画素の構成を示す平面図、およびＡ−Ａ′線に相当する位置で電気光学装置を切断したときの断面図である。
【図１２】（Ａ）、（Ｂ）は、図８に示す電気光学装置の画像表示領域の周辺領域に形成した回路の平面図、および駆動回路用のＴＦＴの断面図である。
【図１３】（Ａ）〜（Ｅ）は、図８に示す電気光学装置に用いたＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１４】（Ｆ）〜（Ｋ）は、図８に示す電気光学装置に用いたＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１５】（Ｌ）〜（Ｎ）は、図８に示す電気光学装置に用いたＴＦＴアレイ基板の製造方法を示す工程断面図である。
【図１６】電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【図１７】（Ａ）、（Ｂ）はそれぞれ、図１６に示す電気光学装置に形成した画素領域を拡大して示す平面図、およびその断面図である。
【図１８】（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一実施形態としてのモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。
【符号の説明】
【０１５５】
１ａ  半導体膜、２  ゲート絶縁膜、、３ａ  走査線、３ｂ  容量線、４、７  層間絶縁膜、６ａ  データ線、６ｂ  ドレイン電極、９ａ  画素電極、１０、１０ｐ  ＴＦＴアレイ基板（薄膜半導体装置）、３０、３１ｐ、３２ｐ、８０、９０  ＴＦＴ（電界効果型トランジスタ）、１００、１００ｐ  電気光学装置
【図１】
2005070629.tif 000003
【図２】
2005070629.tif 000004
【図３】
2005070629.tif 000005
【図４】
2005070629.tif 000006
【図５】
2005070629.tif 000007
【図６】
2005070629.tif 000008
【図７】
2005070629.tif 000009
【図８】
2005070629.tif 000010
【図９】
2005070629.tif 000011
【図１０】
2005070629.tif 000012
【図１１】
2005070629.tif 000013
【図１２】
2005070629.tif 000014
【図１３】
2005070629.tif 000015
【図１４】
2005070629.tif 000016
【図１５】
2005070629.tif 000017
【図１６】
2005070629.tif 000018
【図１７】
2005070629.tif 000019
【図１８】
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