(57)【要約】【課題】  特定の画素データに注目してデータの移動を追跡可能とし、画像処理プロセッサによる画像処理をデバッグ可能とする。【解決手段】ＳＩＭＤ方式の画像処理プロセッサにおいて、入力画像の注目画素が入力画像メモリからＰＥレジスタに転送されるまでの転送回数を計算するデータ位置計算手段１１と、入力画像メモリからＰＥレジスタへの転送を行うためにプロセッサユニット１がメモリコントローラ１５０の転送開始レジスタに書き込みを行うのを検出する書込監視手段８と、カウンタ３と、注目画素がＰＥレジスタに読み込まれるまでの転送回数を記憶する比較値レジスタ５と、注目画素がＰＥレジスタに読み込まれるとプロセッサ停止要求信号を出力する比較手段６と、プロセッサ停止要求信号を受けてプロセッサユニットに対してプログラム停止を行うプロセッサユニット停止手段７と、を備え、ＰＥレジスタに注目画素が読み込まれるとプログラムを停止する。【選択図】  図３
2005208879.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサユニットと、レジスタファイルと演算アレイとからなるプロセッサエレメントブロックとを備え、１命令で同時に処理を行うことが可能な複数のプロセッサエレメントから構成されるプロセッサエレメントレジスタを有するＳＩＭＤ方式の画像処理プロセッサにおいて、入力画像の注目画素が入力画像メモリからプロセッサエレメントレジスタに転送されるまでの転送回数を計算するデータ位置計算手段と、入力画像メモリからプロセッサエレメントレジスタへの転送を行うためにプロセッサユニットがメモリコントローラの転送開始レジスタに書き込みを行うのを検出する書込監視手段と、カウンタと、注目画素がプロセッサエレメントレジスタに読み込まれるまでの転送回数を記憶する比較値レジスタと、注目画素がプロセッサエレメントレジスタに読み込まれるとプロセッサ停止要求信号を出力する比較手段と、プロセッサ停止要求信号を受けてプロセッサユニットに対してプログラム停止を行うプロセッサユニット停止手段と、を備え、プロセッサエレメントレジスタに注目画素が読み込まれるとプログラムを停止することを特徴とするＳＩＭＤ方式の画像処理プロセッサ。
【請求項２】
プロセッサユニットと、レジスタファイルと演算アレイとからなるプロセッサエレメントブロックとを備え、１命令で同時に処理を行うことが可能な複数のプロセッサエレメントから構成されるプロセッサエレメントレジスタを有するＳＩＭＤ方式の画像処理プロセッサにおいて、入力画像の注目画素が入力画像メモリからプロセッサエレメントレジスタに転送されるまでの転送回数を計算するデータ位置計算手段と、プロセッサユニットがフェッチする命令が入力画像メモリからプロセッサエレメントレジスタへの読み込みを行う命令である事を検出する命令比較手段と、カウンタと、注目画素がプロセッサエレメントレジスタに読み込まれるまでの転送回数を記憶する比較値レジスタと、注目画素がプロセッサエレメントレジスタに読み込まれるとプロセッサ停止要求信号を出力する比較手段と、プロセッサ停止要求信号を受けてプロセッサユニットに対してプログラム停止を行うプロセッサユニット停止手段と、を備え、プロセッサエレメントレジスタに注目画素が読み込まれるとプログラムを停止することを特徴とするＳＩＭＤ方式の画像処理プロセッサ。
【請求項３】
注目画素を含むプロセッサエレメントレジスタを示す注目プロセッサエレメントポインタと、プロセッサユニットが実行するプログラムを解析して転送元プロセッサエレメントと転送先プロセッサエレメントの情報を出力する命令解析手段と、転送先プロセッサエレメントを記憶する転送先プロセッサエレメント記憶手段と、転送元プロセッサエレメントを記憶して注目プロセッサエレメントポインタと比較し、一致している場合に注目プロセッサエレメントポインタ更新許可信号を出力する転送元プロセッサエレメント記憶手段と、を備えること特徴とする請求項１または請求項２に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項４】
停止プロセッサエレメント設定手段と、停止プロセッサエレメント比較値レジスタと、停止プロセッサエレメント比較手段とを備え、注目画素データが特定プロセッサエレメントレジスタに書き込まれるとプロセッサユニットのプログラムを停止することを特徴とする請求項３に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項５】
プロセッサエレメントレジスタからメモリへの転送命令の判定機能を持つ命令解析手段を有し、転送先メモリ判定手段と、メモリ書き込み中フラグと、書き込みポインタ記憶手段と、読み出しポインタ比較値レジスタと、読み出しポインタ比較手段とを備え、注目画素がプロセッサエレメントレジスタからメモリへ転送されるとメモリ書き込み中フラグをセットし、メモリから再びプロセッサエレメントレジスタに転送されるとメモリ書き込み中フラグをリセットすることを特徴とする請求項４に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項６】
注目画素監視フラグを有し、命令解析手段と、転送元デコード手段と、転送先デコード手段と、ＦＩＦＯ解析手段を備えることを特徴とする請求項５に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項７】
画像メモリの各画素に対応する第１注目画素フラグと、プロセッサエレメントレジスタの各プロセッサエレメントに対応する第２注目画素フラグと、注目画素フラグアクセス手段と、注目画素フラグ表示・変更手段とを備え、メモリコントローラのメモリ転送手段に第１注目画素フラグ転送手段を、プロセッサユニットのプロセッサエレメント転送ユニットに第２注目画素フラグ転送手段を備えたことを特徴とする請求項１に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項８】
プロセッサユニットのプロセッサエレメント演算ユニットに注目画素演算手段を備えることを特徴とする請求項７に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項９】
入力画像ポートのクロックをカウントするカウンタと、注目画素の入力画像先頭画素からの位置を記憶するカウント値比較レジスタと、カウンタと、カウント値比較レジスタを比較し注目画素が画像ポートから入力される時にのみにメモリの注目画素フラグを“１”とするコンパレータを備えたことを特徴とする請求項７または８に記載のＳＩＭＤ方式の画像処理プロセッサ。
【請求項１０】
各プロセッサエレメントレジスタの注目画素フラグの論理和を演算する注目フラグと、停止プロセッサエレメント記憶手段と、停止プロセッサエレメント設定手段から設定されたＰＥレジスタの注目フラグが立つと停止要求信号を出力する注目フラグ監視手段と、プロセッサユニット停止手段とを備えることを特徴とする請求項９に記載のＳＩＭＤ方式の画像処理プロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＩＭＤ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍ  Ｍｕｌｔｉｐｌｅ  Ｄａｔａ−ｓｔｒｅａｍ）方式の画像処理プロセッサに関し、特に画像処理プロセッサのプログラム開発およびデバッグに使用するインサーキットエミュレータおよびデバッグシステムに適用が容易なプロセッサに関するものである。
【背景技術】
【０００２】
ＳＩＭＤ方式のマイクロプロセッサでは、複数のデータに対して１つの命令で同時に同一の演算処理が実行可能である。この構造により、演算は同一であるがデータ量が非常に多い処理、例えば、デジタルコピアなどにおける画像処理に係る用途において、頻用されている。
【０００３】
ＳＩＭＤ型マイクロプロセッサにおける通常の画像処理では、複数の演算ユニット（Ｐｒｏｃｅｓｓｏｒ  Ｅｌｅｍｅｎｔ  ［ＰＥ］；プロセッサエレメント）を主走査方向に並べ、同一の演算を同時に複数のデータに対して実行することによって高速な演算処理が可能となっている。
【０００４】
ところで、近年、コピー機等の画像処理にはアルゴリズムの進歩に即座に対応可能とするために専用の画像処理プロセッサが用いられるようになっている。制御系のプロセッサに関してはデバッグ手法が確立しているが、画像処理プロセッサに関しては、デバッグ対象が画像データであるため、制御系プロセッサ向けのデバッグ機能だけでは効率的なデバッグが困難である。また、画像処理プロセッサは、デバッグ速度を上げるために、ＳＩＭＤ方式を採用するものもあり、デバッグ対象となる画素データの追跡をさらに困難なものにしている。
【０００５】
画像処理のデバッグでは、実機での取り込み画像をハードディスク等の記憶装置に取り込んで、専用の画像処理評価装置上で同じ画像データを繰り返し使用して検証を行う環境が構築されている。そして、開発されたアルゴリズムを使用した画像処理をコンピュータ上で行った期待値の画像と画像処理プロセッサによる画像処理結果の画像比較は容易であるが、数ライン分の画像データがメモリ上に一時退避されたり、プロセッサエレメント（ＰＥ）に読み戻されたりしながら処理されるため、特定の画素データに注目してデバッグすることは非常に困難である。
【０００６】
ところで、不正描画バクが発生したときに、デバイスドライバ上のプログラム位置を効率的に特定するために、特定画素の位置を設定してプログラムを停止するグラフィックＬＳＩが提案されている（例えば、特許文献１参照）。
【特許文献１】特開平１１−２４９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
画像処理プロセッサのデバッグにおいて、入力される膨大な量の画像データの中から特定画素データが処理させるタイミングを捉えてオペレータがプログラムを停止することは非常に困難である。  さらにＳＩＭＤ方式を採用している場合には複数画素の処理を同時に行うため、特定画素がＰＥレジスタに読み込まれて処理されるタイミングを捉えることはさらに難しい。
【０００８】
また、上記特許文献１においては、定画素の位置を設定してプログラムを停止することは示されているが、ＳＩＭＤ方式の画素データを追跡するデバック方法については考慮されていない。
【０００９】
この発明は、特定の画素データに注目してデータの移動を追跡可能とし、画像処理プロセッサによる画像処理を機械語レベルでデバッグ可能とするものである。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、プロセッサユニットと、レジスタファイルと演算アレイとからなるプロセッサエレメントブロックとを備え、１命令で同時に処理を行うことが可能な複数のプロセッサエレメントから構成されるプロセッサエレメントレジスタを有するＳＩＭＤ方式の画像処理プロセッサにおいて、入力画像の注目画素が入力画像メモリからプロセッサエレメントレジスタに転送されるまでの転送回数を計算するデータ位置計算手段と、入力画像メモリからプロセッサエレメントレジスタへの転送を行うためにプロセッサユニットがメモリコントローラの転送開始レジスタに書き込みを行うのを検出する書込監視手段と、カウンタと、注目画素がプロセッサエレメントレジスタに読み込まれるまでの転送回数を記憶する比較値レジスタと、注目画素がプロセッサエレメントレジスタに読み込まれるとプロセッサ停止要求信号を出力する比較手段と、プロセッサ停止要求信号を受けてプロセッサユニットに対してプログラム停止を行うプロセッサユニット停止手段と、を備え、プロセッサエレメントレジスタに注目画素が読み込まれるとプログラムを停止することを特徴とする。
【００１１】
請求項２に記載の発明は、プロセッサユニットと、レジスタファイルと演算アレイとからなるプロセッサエレメントブロックとを備え、１命令で同時に処理を行うことが可能な複数のプロセッサエレメントから構成されるプロセッサエレメントレジスタを有するＳＩＭＤ方式の画像処理プロセッサにおいて、入力画像の注目画素が入力画像メモリからプロセッサエレメントレジスタに転送されるまでの転送回数を計算するデータ位置計算手段と、プロセッサユニットがフェッチする命令が入力画像メモリからプロセッサエレメントレジスタへの読み込みを行う命令である事を検出する命令比較手段と、カウンタと、注目画素がプロセッサエレメントレジスタに読み込まれるまでの転送回数を記憶する比較値レジスタと、注目画素がプロセッサエレメントレジスタに読み込まれるとプロセッサ停止要求信号を出力する比較手段と、プロセッサ停止要求信号を受けてプロセッサユニットに対してプログラム停止を行うプロセッサユニット停止手段と、を備え、プロセッサエレメントレジスタに注目画素が読み込まれるとプログラムを停止することを特徴とする。
【００１２】
請求項３に記載の発明は、請求項１または２に記載の構成に加え、注目画素を含むプロセッサエレメントレジスタを示す注目プロセッサエレメントポインタと、プロセッサユニットが実行するプログラムを解析して転送元プロセッサエレメントと転送先プロセッサエレメントの情報を出力する命令解析手段と、転送先プロセッサエレメントを記憶する転送先プロセッサエレメント記憶手段と、転送元プロセッサエレメントを記憶して注目プロセッサエレメントポインタと比較し、一致している場合に注目プロセッサエレメントポインタ更新許可信号を出力する転送元プロセッサエレメント記憶手段と、を備えること特徴とする。
【００１３】
請求項４に記載の発明は、請求項３に記載の構成に加え、停止プロセッサエレメント設定手段と、停止プロセッサエレメント比較値レジスタと、停止プロセッサエレメント比較手段とを備え、注目画素データが特定プロセッサエレメントレジスタに書き込まれるとプロセッサユニットのプログラムを停止することを特徴とする。
【００１４】
請求項５に記載の発明は、請求項４に記載の構成に加え、プロセッサエレメントレジスタからメモリへの転送命令の判定機能を持つ命令解析手段を有し、転送先メモリ判定手段と、メモリ書き込み中フラグと、書き込みポインタ記憶手段と、読み出しポインタ比較値レジスタと、読み出しポインタ比較手段とを備え、注目画素がプロセッサエレメントレジスタからメモリへ転送されるとメモリ書き込み中フラグをセットし、メモリから再びプロセッサエレメントレジスタに転送されるとメモリ書き込み中フラグをリセットすることを特徴とする。
【００１５】
請求項６に記載の発明は、請求項５に記載の構成に加え、注目画素監視フラグを有し、命令解析手段と、転送元デコード手段と、転送先デコード手段と、ＦＩＦＯ解析手段を備えることを特徴とする。
【００１６】
請求項７に記載の発明は、請求項１に記載の構成に加え、画像メモリの各画素に対応する第１注目画素フラグと、プロセッサエレメントレジスタの各プロセッサエレメントに対応する第２注目画素フラグと、注目画素フラグアクセス手段と、注目画素フラグ表示・変更手段とを備え、メモリコントローラのメモリ転送手段に第１注目画素フラグ転送手段を、プロセッサユニットのプロセッサエレメント転送ユニットに第２注目画素フラグ転送手段を備えたことを特徴とする。
【００１７】
請求項８に記載の発明は、請求項７に記載の構成に加え、プロセッサユニットのプロセッサエレメント演算ユニットに注目画素演算手段を備えることを特徴とする。
【００１８】
請求項９に記載の発明は、請求項７または８に記載の構成に加え、入力画像ポートのクロックをカウントするカウンタと、注目画素の入力画像先頭画素からの位置を記憶するカウント値比較レジスタと、カウンタと、カウント値比較レジスタを比較し注目画素が画像ポートから入力される時にのみにメモリの注目画素フラグを“１”とするコンパレータを備えたことを特徴とする。
【００１９】
請求項１０に記載の発明は、請求項９記載の構成に加え、各プロセッサエレメントレジスタの注目画素フラグの論理和を演算する注目フラグと、停止プロセッサエレメント記憶手段と、停止プロセッサエレメント設定手段から設定されたＰＥレジスタの注目フラグが立つと停止要求信号を出力する注目フラグ監視手段と、プロセッサユニット停止手段とを備えることを特徴とする。
【発明の効果】
【００２０】
請求項１に記載の発明によれば、ＳＩＭＤ方式の画像処理プロセッサにおいて、入力画像もしくは出力画像の特定画素を指定すると注目画素が入力メモリからプロセッサエレメント（ＰＥ）レジスタに読み込まれるとプログラムを停止し、注目画画素に対するＳＩＭＤ方式の画像処理のデバッグが可能となる。
【００２１】
請求項２に記載の発明によれば、入力画像メモリからＰＥレジスタへの読み込みをプロセッサユニットがフェッチする命令を解析することで、画像処理のデバッグが行える。
【００２２】
請求項３に記載の発明によれば、複数のＰＥレジスタ間のデータ移動を追跡して画像処理のデバッグが可能となる。
【００２３】
請求項４に記載の発明によれば、特定のＰＥレジスタに注目画素が読み込まれるとプログラムを停止し、デバッグが可能となる。
【００２４】
請求項５に記載の発明によれば、メモリへのデータ退避を含む注目画素の追跡が可能となる。
【００２５】
請求項６に記載の発明によれば、注目画素が複製されて処理されるようなシステムのデバッグにおいても全ての注目画素が追跡可能となる。
【００２６】
請求項７に記載の発明によれば、ＰＥレジスタ間、ＰＥレジスタとメモリ間のデータ転送において画像データと共に注目画素フラグを転送することで注目画素フラグを追跡し、注目画素フラグ表示・変更手段を通じてオペレータが注目画素データの位置が認識可能となる。
【００２７】
請求項８に記載の発明によれば、注目画素を参照データとして影響を受ける画素の範囲が把握可能となる。
【００２８】
請求項９に記載の発明によれば、画像データの入力と共に注目画素フラグを自動的に設定し、注目画素フラグを正確な位置に設定できる。
【００２９】
請求項１０に記載の発明によれば、特定のＰＥレジスタの注目画素フラグがセットされると、プログラムが停止し、デバッグできる。
【発明を実施するための最良の形態】
【００３０】
以下、この発明の実施形態につき、図面を参照して説明する。図１は、この発明が適用されるＳＩＭＤ方式の画像処理プロセッサの全体構成を示すブロック図、図２は、この発明が適用されるＳＩＭＤ方式の画像処理プロセッサの詳細な構成を示すブロック図である。図３は、この発明の第１の実施形態の要部の構成を示すブロック図である。
【００３１】
この発明のＳＩＭＤ方式の画像処理プロセッサ１００は、グロバールプロセッサ（ＧＰ）として動作するプロセッサユニット１と、レジスタファイル１１０と演算アレイ１２０とからなるプロセッサエレメントブロックで構成される。プロセッサユニット（グローバルプロセッサ）１は、いわゆるＳＩＳＤ（Ｓｉｎｇｌｅ  Ｉｎｓｔｒｕｃｔｉｏｎ−ｓｔｒｅａｍ，  Ｓｉｎｇｌｅ  Ｄａｔａ−ｓｔｒｅａｍ）タイプのプロセッサであり、プログラムＲＡＭとデータＲＡＭを内蔵し、プログラムを解読し、各種制御信号を生成する。
【００３２】
この制御信号は、内蔵する各種ブロックの制御以外にもレジスタファイル１１０、演算アレイ１２０にも供給される。また、ＧＰ（グローバルプロセッサ）命令実行時は内蔵する汎用レジスタ、ＡＬＵ（算術論理演算器）等を使用して各種演算処理、プログラム制御処理を行う。
【００３３】
レジスタファイル１１０は、ＰＥ（プロセッサエレメント）命令で処理されるデータを保持している。ＰＥ命令は、ＳＩＭＤタイプの命令であり、レジスタファイル１１０に保持されている複数のデータに対して同時に同じ処理をおこなう。このレジスタファイル１１０からのデータの読み出し／書き込みの制御は、プロセッサユニット１からの制御によって行われる。読み出されたデータは演算アレイ１２０に送られ、演算アレイ１２０での演算処理後にレジスタファイル１１０に書き込まれる。また、レジスタファイル１１０はプロセッサ外部からのアクセスが可能であり、プロセッサユニット１の制御とは別に外部から特定のレジスタに対して読み出し／書き込みが行われる。
【００３４】
演算アレイ１２０は、ＰＥ命令の演算処理が行われる。処理の制御は、すべてプロセッサユニット１から行われる。
【００３５】
図２は、この発明が適用されるＳＩＭＤ方式の画像処理プロセッサの詳細な構成を示すブロック図である。プロセッサユニット１には、本プロセッサのプログラム格納用のプログラムＲＡＭと演算データ格納用のデータＲＡＭが内蔵されている。さらに、プログラムのアドレスを保持するプログラムカウンタ（ＰＣ）、演算処理のデータ格納のための汎用レジスタであるＧ０〜Ｇ３レジスタ、レジスタ退避、復帰時に退避先データＲＡＭのアドレスを保持しているスタックポインタ（ＳＰ）、サブルーチンコール時にコール元のアドレスを保持するリンクレジスタ（ＬＳ）、同じくＩＲＱ時とＮＭＩ時の分岐元アドレスを保持するＬＩ、ＬＮレジスタ、プロセッサの状態を保持しているプロセッサステータスレジスタ（Ｐ）が内蔵されている。これらのレジスタと図示していない命令デコーダ、ＡＬＵ、メモリ制御回路、割り込み制御回路、外部Ｉ／Ｏ制御回路、ＧＰ演算制御回路を使用してＧＰ命令の実行が行われる。また、ＰＥ命令実行時は命令デコーダ、図示していないレジスタファイル制御回路、ＰＥ演算制御回路を使用して、レジスタファイル１１０の制御と演算アレイ１２０の制御を行う。
【００３６】
レジスタファイル１１０には、この実施形態では、１つのＰＥ単位に８ビットのレジスタ１１２が３２本内蔵されており、２５６ＰＥ分の組みがアレイ構成になっている。レジスタ１１２はＰＥごとにＲ０、Ｒ１、Ｒ２、．．．Ｒ３１と呼ばれている。それぞれのレジスタ１１２は演算アレイ１２０に対して１つの読み出しポートと１つの書き込みポートを備えており、８ビットのリード／ライト兼用のバス１１１で演算アレイ１２０からアクセスされる。
【００３７】
３２本のレジスタ１１２の内、２４本はプロセッサ外部からアクセス可能であり、外部からクロックとアドレス、リード／ライト制御を入力することで任意のレジスタを読み書きできる。レジスタ１１２の外部からのアクセスは１つの外部ポートで各ＰＥの１つのレジスタがアクセス可能であり、外部から入力されたアドレスでＰＥの番号（０〜２５５）を指定する。したがって、レジスタアクセスの外部ポートは全部で２４組搭載されている。
【００３８】
演算アレイ１２０は、１６ビットＡＬＵ１１５と１６ビットＡレジスタ１１６、Ｆレジスタ１１７を内蔵している。
【００３９】
ＰＥ命令による演算は、基本的にレジスタファイル１１０から読み出されたデータをＡＬＵ１１５の片側の入力としてもう片側にはＡレジスタ１１６の内容を入力として結果をＡレジスタ１１６に格納する。したがって、Ａレジスタ１１６とＲ０〜Ｒ３１レジスタとの演算が行われることとなる。レジスタファイル１１０と演算アレイ１２０との接続に７ｔｏ１のマルチプレクサ１１３を置いており、ＰＥ方向で左に１、２、３つ離れたデータと右に１、２、３つ離れたデータ、中央のデータを演算対象として選択している。また、レジスタファイル１１０の８ビットのデータはシフト＆拡張回路１１４により、任意ビットを左シフトしてＡＬＵ１１５に入力する。さらに、図示していない８ビットの条件レジスタ（Ｔ）により、ＰＥごとに演算実行の無効／有効の制御をしており、特定のＰＥだけを演算対象として選択できる。
【００４０】
上記したレジスタファイル１１０におけるＲ０レジスタ、即ち、各プロセッサエレメント（ＰＥ）のＲ０レジスタにライン単位で画像データが書き込まれる。
【００４１】
画像処理は、注目する画素の値を周囲の画素を参照して計算するため、入力画像に対して出力画像は参照画素数だけ周囲が小さい画像となる。注目画素までの各ＰＥのレジスタへの読み込み回数と、ＰＥのＲ０レジスタ（以下、単にＰＥレジスタという。）内のどのプロセッサエレメントに注目画素が読み込まれているかを計算する式（以下、計算式という）を次に示す。
【００４２】
入力画像サイズ：（Ｗ，Ｈ）
出力画像・注目画素：（Ｘ０，Ｙ０）（図１において、画素左上の座標を（０，０）とする）
参照画素数（周囲の無効画素）：Ｎ
処理ＰＥ数：Ｐ（一命令で処理するＰＥ数（参照画素は除く）
とすると、次のようになる。
【００４３】
入力画像の注目座標：（Ｘｉ，Ｙｉ）＝（Ｘ０＋Ｎ，Ｙ０＋Ｎ）
入力画像の先頭からのアドレス：Ａｉ＝Ｗ＊（Ｙ０＋Ｎ）＋Ｘ０＋Ｎ
１ライン当たりのＰＥ読み込み回数：
Ｓ＝if（Ｗ−２Ｎ） mod Ｐ＝０，（Ｗ−２Ｎ）／Ｐ，（Ｗ−２Ｎ）／Ｐ＋１）
注目画素までのＰＥ読み込み回数：
Ｌ＝Ｓ＊Ｙｉ＋int（（Ｘｉ−Ｎ／Ｐ＋１）
ＰＥレジスタ内の位置：Ｏ＝（（Ｘｉ−Ｎ） mod Ｐ）＋Ｎ
【００４４】
次に、図１及び図３を参照して、この発明の第１の実施形態につき、その動作とともに説明する。
【００４５】
図１及び図３に示すように、入力画像はライン単位で画像処理プロセッサ１００の画像ポートから入力され、ＦＩＦＯ構造を持つ内部の入力画像メモリ１４０に取り込まれる。ＰＥレジスタは、複数のプロセッサエレメント（ＰＥ）からなるレジスタファイル１１０で構成されており、１ラインの画像データをＰＥの個数で分割して、ＰＥレジスタに読み込んでは処理を行う。入力画像メモリ１４０からＰＥレジスタへの読み込みは、プロセッサユニット１が機械語プログラムに従って、メモリコントローラ１５０を制御して実行する。
【００４６】
上記した計算式に基づいて、データ位置計算手段１１により、入力画像の注目画素が入力画像メモリ１４０からＰＥレジスタに転送されるまでの転送回数が計算される。そして、書込監視手段８が入力画像メモリ１４０からＰＥレジスタへの転送を行うために、プロセッサユニット１がメモリコントローラ１５０の転送開始レジスタに書き込みを行うのを検出する。書込監視手段８にて検出した書込回数をカウンタ３でカウントする。
【００４７】
注目画素がＰＥレジスタに読み込まれるまでの転送回数が比較値レジスタ５に記憶されれる。この比較値レジスタ５には、データ位置計算手段１１より、ＰＥ読み込み回数が設定される。
【００４８】
カウント比較手段６にて、カウンタ３と比較値レジスタ５との値が比較され、注目画素がＰＥレジスタに読み込まれるとプロセッサ停止要求信号を出力する。このカウント比較手段６からのプロセッサ停止要求信号がプロセッサユニット停止手段７に与えられ、この停止手段７がプロセッサユニット１に対してプログラム停止を行う。
【００４９】
つぎに、動作に従い更に説明する。オペレータは出力画像の注目画素を決定すると、データ位置計算手段１１に対して入力画像サイズ、出力画像注目座標、参照画素数処理ＰＥ数を入力する。データ位置検出手段１１は、入力されたパラメータから出力画像の注目画素に対応する入力画像の画素がＰＥレジスタに読み込まれる回数を計算し、取り込み検出手段２内の比較値レジスタ５にその値を書き込むと同時にカウンタ３をクリアする。
【００５０】
オペレータがデバッガ１６０を使用して、プロセッサユニット１にプログラムの実行を指示し、画像データが画像ポートから入力されて入力画像用メモリ１４０に書き込まれると、プロセッサユニット１は入力画像メモリ１４０からＰＥの個数分の画素データをレジスタファイル１１０内のＰＥレジスタに読み込んでは画像処理を行う。入力画像メモリ１４０からＰＥレジスタへの読み込みは、プロセッサユニット１がメモリコントローラ１５０の転送開始レジスタに書き込み動作を行うと開始されるので、書込み監視手段８はメモリコントローラ１５０の転送開始レジスタへの書込み信号を監視し、入力画像メモリ１４０からＰＥレジスタへの読み込み開始を検出するとカウンタ３をカウントアップする。
【００５１】
カウント比較手段６は、カウンタ３と比較値レジスタ５とを比較し、一致するとプロセッサ停止要求信号を出力し、プロセッサユニット停止手段７にその結果を与える。プロセッサユニット停止手段７は停止要求があると、プロセッサユニット１に対してプログラムの停止の指示を行う。
【００５２】
上記したように、この第１の実施形態では、入力画像もしくは出力画像の特定画素を指定すると、プロセッサユニット１からメモリコントローラ１５０の転送開始レジスタへの書込み信号を検出してカウントし、注目画素がＰＥレジスタに読み込まれるタイミングでプログラムを停止させ、注目画素に対するＳＩＭＤ方式の画像処理のデバッグが可能となる。
【００５３】
このようにして、プログラムが停止した時点で注目画素がＰＥレジスタに読み込まれた時にプログラムを停止することができる。また、上記の計算式で表されるプロセッサエレメントに注目画素が読み込まれており、ＰＥレジスタ表示手段１７０により注目画素データの色を他の画素データの色と変えて表示するなどの方法により、オペレータに通知することでオペレータは注目画素の位置を容易に判断でき、注目画素を追跡してのデバッグを継続することができる。
【００５４】
次に、この発明の第２の実施形態につき、図４に従い説明する。図４は、第２の実施形態を示すブロック図である。
【００５５】
第１の実施形態においては、プロセッサユニット１からメモリコントローラ１５０の転送開始レジスタへの書込みを検出して入力画像メモリ１４０からＰＥレジスタへの転送をカウントしている。これに対し、第２の実施形態では、プロセッサユニット１がプログラムメモリ１６０からフェッチする命令を命令解析手段４が判定して、入力画像メモリ１４０からＰＥレジスタへの転送命令であれば、カウンタ３をカウントアップする。その他は、第１の実施形態と同じであるので、説明の重複を避けるために、ここではその説明を割愛する。
【００５６】
上記したように、この発明の第２の実施形態では、プロセッサユニットがフェッチする命令がＰＥレジスタへの読み込み命令かどうかを判断してカウントし、第１の実施形態と同機能のＳＩＭＤ方式画像処理プロセッサのデバッグを可能とする。
【００５７】
図５は、第３の実施形態の全体構成を示すブロック図であり、この図５においては、演算アレイとレジスタファイルとは省略している。図７は、第３の実施形態の詳細説明図で、取り込み検出手段２，注目ＰＥ更新手段８を中心に説明している。
【００５８】
画像処理プロセッサによる画像処理のデバッグにおいては、注目画素ＰＥレジスタ間のデータ転送を画像データをデバッグ対象とするがＰＥレジスタ間のデータ転送がある場合には、プログラムを１命令ずつ追いかけなければ注目画素データを追跡することができない。そこで、この第３の実施形態では、ＰＥレジスタを複数持った画像処理プロセッサにおいて、ＰＥレジスタ間のデータ移動の追跡を可能としたものである。
【００５９】
この第３の実施形態においては、上記した第１、第２の実施形態に、更に次の構成を付加している。即ち、注目画素を含むＰＥレジスタを示す注目ＰＥポインタ１７と、プロセッサユニット１が実行するプログラムを解析して転送元ＰＥと転送先ＰＥの情報を出力する第１の命令解析手段１８と、転送先ＰＥを記憶する転送先ＰＥ記憶手段２０と、転送元ＰＥを記憶して注目ＰＥポインタ１７と比較し、一致している場合に注目ＰＥポインタ更新許可信号を出力する転送元ＰＥ記憶手段１９とを付加したものである。
【００６０】
注目画素がＰＥレジスタＲ０に取り込まれるまでの動作は、第１の実施形態と同じなのでここではその説明を省略する。入力画像メモリ１４０からＰＥレジスタへの読み込み回数をカウントし、注目画素がＰＥレジスタＲ０に読み込まれると、取り込み検出手段２内のカウンタ１３とカウント比較値レジスタ１４が一致してプロセッサユニット停止手段２４により、プロセッサユニット１はプログラムを停止する。同時に注目ＰＥポインタ１７に対してＰＥレジスタＲ０を示す初期値を設定する。
【００６１】
プログラム停止後、オペレータがデバッガ１６０を用いてプログラムを１命令ずつ実行し、第１命令解析手段１８がＰＥレジスタＲ０からＰＥレジスタＡへの読み込み命令を検出すると、転送元ＰＥ記憶手段１９に対して、ＰＥレジスタＲ０を示すポインタ値を書き込む。転送元ＰＥ記憶手段１９は第１命令解析手段１８から書き込まれたポインタ値と注目ＰＥポインタ１７の設定値を比較し、一致すると注目ＰＥポインタ１７に対して、更新許可信号を出力する。
【００６２】
次に、第１命令解析手段１８がＰＥレジスタＡからＰＥレジスタＲ１への書込み命令を検出すると、転送先ＰＥ記憶手段２０に対してＰＥレジスタＲ１を示すポインタ値を書き込む。転送先ＰＥ記憶手段２０はポインタ値を書き込まれると、注目ＰＥポインタ１７に対して新しいポインタ値を渡し、書込みを要求する。注目ＰＥポインタ１７は、更新許可信号が入力されているときに、ポインタ値更新の要求があれば記憶しているポインタ値を更新する。
【００６３】
第１命令解析手段１８から転送元ＰＥ記憶手段１９に書き込まれるポインタ値が、注目ＰＥポインタ１７が記憶しているポインタ値と一致しない場合には、更新許可信号は出力されない。図６は、ＰＥレジスタからの読み出しと書込みによる状態の遷移を示すものである。
【００６４】
図６に示すように、注目ＰＥ読み出しを待ち、注目ＰＥを読み出した後、他のＰＥの書き込みを待つ。他のＰＥを書き込むと、注目ＰＥポインタ１７を更新する。他のＰＥを読み出し、または、注目ＰＥポインタ１７を更新すると、注目ＰＥ読み出しを待つように、遷移する。
【００６５】
上記した第３の実施形態においては、ＳＩＭＤ方式の画像処理プロセッサのデバッグにおいて、複数のＰＥレジスタ間のデータ移動を追跡して画像処理のデバッグが可能となる。
【００６６】
上記した第３の実施形態における画像処理プロセッサでは注目画素がどのＰＥレジスタに転送されたかを追跡することは可能であるが、特定のＰＥレジスタに転送されたことろでプログラムを停止することができない。そこで、この発明の第４の実施形態は、複数のＰＥレジスタを持つ画像処理プロセッサにおいて、特定のＰＥレジスタに注目画素が転送された時にプログラムを停止し、デバッグ効率を向上されるものである。
【００６７】
図８は、この発明の第４の実施形態の詳細説明図である。ＰＥレジスタＲ０に、注目画素が読み込まれるまでの操作および動作は、第３の実施形態と同じのため、ここではその説明を省略する。
【００６８】
第４の実施形態は、第３の実施形態の構成に加え、停止ＰＥ設定手段２１と、停止ＰＥ比較値レジスタ２２と、停止ＰＥ比較手段２３を付加し、注目画素データが特定ＰＥレジスタに書き込まれるとプロセッサユニットのプログラムを停止するものである。
【００６９】
即ち、ＰＥレジスタＲ０に注目画素が読み込まれてプログラムが停止すると、オペレータは注目画素が読み込まれるとプログラムを停止したいＰＥレジスタのポインタ値を停止ＰＥ設定手段２１を通じて、停止ＰＥ比較値レジスタ２２に設定する。
【００７０】
図１に示すデバッガ１６０を用いてプログラム実行を再開すると、第１命令解析手段１８はＰＥレジスタ間の転送命令が行われる度に注目ＰＥポインタ１７を更新する。
【００７１】
停止ＰＥ比較手段２３は注目ＰＥポインタ１７と停止ＰＥ比較値レジスタ２２を比較し、一致するとプロセッサユニット停止手段２４に対してプログラムの停止要求を行い、プロセッサユニット１はプログラムを停止する。
【００７２】
上記のように構成することで、第４の実施形態は、複数のＰＥレジスタを持つ画像処理プロセッサにおいて、注目画素データが特定のＰＥレジスタに読み込まれると、プロセッサユニット１を停止し、デバッグ可能な状態とする。
【００７３】
画像処理プロセッサの画像処理においては、入力画像の各画素に対して周辺の画素データを参照して演算を行うため複数ライン分の画像データをメモリに退避しては必要な時に読み戻して画像処理を行う。このためＰＥレジスタとＦＩＦＯ構造を持つメモリ間でデータの転送を行うが、上記した第４の実施形態の画像処理プロセッサではメモリへ退避した後の注目画素を追跡できない。そこで、この発明の第５の実施形態は、メモリへの退避を含む注目画素の移動を追跡可能としたものである。
【００７４】
図９は、第５の実施形態の全体構成を示すブロック図であり、この図９においては、演算アレイとレジスタファイルとは省略している。図１０は、第５の実施形態の詳細説明図である。ＰＥレジスタＲ０への注目画素の読み込みまでとＰＥレジスタ間のデータ移動に関しては、第３の実施形態と同じのため省略する。また、転送先メモリ判定手段３６ａ（３６ｂ）は、各メモリ１４０…毎に用意されている。
【００７５】
この第５の実施形態は、第４の実施形態の構成に加え、ＰＥレジスタからメモリへの転送命令の判定機能を持つ第２の命令解析手段４５を付加し、転送先メモリ判定手段３６（３６ａ、３６ｂ）と、メモリ書き込み中フラグ３７（３７ａ、３７ｂ）と、書き込みポインタ記憶手段４０と、読み出しポインタ比較値レジスタ４１と、読み出しポインタ比較手段４２とを備える。そして、注目画素がＰＥレジスタからメモリへ転送されるとメモリ書き込み中フラグ３７をセットし、メモリから再びＰＥレジスタに転送されるとメモリ書き込み中フラグ３７をリセットすることで、メモリへの退避も含めて注目画素データの追跡を可能としている。
【００７６】
即ち、第２命令解析手段４５がＰＥレジスタからメモリ１４０への転送命令を検出すると、ＰＥレジスタと対になっているメモリ１４０の転送先メモリ判定手段３６（３６ａ、３６ｂ）に対してメモリ書込み中フラグ３７（３７ａ、３７ｂ）のセットを要求する。転送先メモリ判定手段３６（３６ａ、３６）は、注目ＰＥポインタ３４が記憶しているポインタ値が対応するＰＥレジスタのポインタ値でない場合には、メモリ書込み中フラグ３７（３７ａ、３７ｂ）のセット要求を出力しない。注目ＰＥポインタ３４が記憶しているポインタ値がメモリと対のＰＥレジスタのものであれば、メモリ書込み中フラグ３７（３７ａ、３７ｂ）をセットし、書き込みポインタ記憶手段４０に対して書込みポインタ記憶要求を行う。
【００７７】
メモリ書込み中フラグ３７（３７ａ、３７ｂ）は、注目ＰＥポインタ３４に対してポインタ値更新を禁止し、メモリ書込み中フラグ３７（３７ａ、３７ｂ）がリセットされるまで、注目ＰＥポインタ３４は更新されない。
【００７８】
書込みポインタ記憶手段４０は、ＰＥレジスタからメモリ１４０への書込みが行われた時のメモリ１４０内の書込みポインタ４０ｃの値を読み出しポインタ比較値レジスタ４１に書き込む。
【００７９】
メモリ１４０からＰＥレジスタへの読み出しは、プロセッサユニット１がメモリコントローラ１５０を制御して行い、ＰＥレジスタのプロセッサエレメント数ずつ読み出しながらメモリ１４０内の読み出しポインタを更新する（詳細は省略する）。
【００８０】
読み出しポインタ比較手段４２は、メモリ１４０内の読み出しポインタ４２ｃと読み出しポインタ比較値レジスタ４１を比較し、注目画素が読み出されたことを検知すると、メモリ書込み中フラグ３７（３７ａ、３７ｂ）をリセットする。
【００８１】
メモリ書込み中フラグ３７（３７ａ、３７ｂ）がリセットされると、注目ＰＥポインタ３４への更新禁止信号は解除され、再びＰＥレジスタ間の転送とＰＥレジスタからメモリ１４０への退避を追跡する。
【００８２】
このように、第５の実施形態では、ＰＥレジスタ間の転送とＰＥレジスタとメモリ１４０間の転送を監視し、注目画素の追跡を可能とする。
【００８３】
第５の実施形態の画像処理プロセッサにおいては、注目画素を含むＰＥレジスタまたはメモリをポインタで管理するために注目画素が複製された場合でもひとつしか追跡できない。このため、注目画素を複製して処理を行うようなアプリケーションに対しては対応できない。そこで、この発明の第６の実施形態は、注目画素が複製された場合でも全てのデータの移動を追跡可能とするものである。
【００８４】
図１１は、第６の実施形態の全体構成を示すブロック図であり、この図１１においては、演算アレイとレジスタファイルとは省略している。図１３は、第６の実施形態の詳細説明図である。図１４、図１５並びに図１６は、第６の実施形態の注目画素フラグの実施例を示している。
【００８５】
この第６の実施形態は、第５の実施形態の注目ＰＥポインタを注目画素監視フラグ５４に置き換え、第３命令解析手段５５と、転送元デコード手段６３と転送先デコード手段６４と、ＦＩＦＯ解析手段６８を備えたものである。
【００８６】
注目画素がＰＥレジスタＲ０に読み込まれるまでの動作は、第５の実施形態と同じのためここではその説明を省略する。第３命令解析手段５５はＰＥレジスタ間の転送とＰＥレジスタからメモリ１４０への転送を監視する。
【００８７】
注目画素データが入力画像メモリ１４０からＰＥレジスタに読み込まれると、カウンタ５３とカウント比較値レジスタ５８が一致し、プロセッサユニット停止手段６２はプロセッサユニット１のプログラムを停止し、注目画素監視フラグ５４のＰＥレジスタＲ０に対応するＲ０レジスタフラグ６９がセットされる。
【００８８】
引き続きプログラムを実行し、第３命令解析手段５５がＰＥレジスタ間の転送命令を検出すると転送元デコード手段６３に対して、転送元ＰＥレジスタのデコード値を、転送先デコード手段６３に対して転送先ＰＥレジスタのデコード値を書き込む。図１４に示すように、注目画素監視フラグ６９は転送元デコード手段６３が指すＸレジスタフラグの値を転送先デコード手段６４が指すＸレジスタフラグにコピーする。
【００８９】
第３命令解析手段５５がＰＥレジスタからメモリ１４０への転送命令を検出すると、転送元デコード手段６３に対して転送元ＰＥレジスタのデコード値を、転送先デコード手段６４に対して転送先メモリのデコード値を書き込み、転送元ＰＥレジスタのレジスタフラグの値が転送先ＦＩＦＯ−Ｘフラグにコピーされる。ＦＩＦＯ−Ｘフラグが“１”になると、対応するメモリ１４０の書込みポインタ記憶手段６５に対してメモリ１４０内の書込みポインタ４０ｃの記憶を要求する。
【００９０】
注目画素フラグとしてのＸレジスタフラグ６９ａは、例えば、図１５、図１６のように、データが書き込まれ、出力される。
【００９１】
メモリ１４０からＰＥレジスタへの読み出しが行われ、メモリ１４０内の読み出しポインタ４２ｃが読み出しポインタ比較値レジスタ６６の値を越えると読み出しポインタ比較手段６７は、ＦＩＦＯ解析手段６８に対して、対応するＦＩＦＯフラグのリセットを要求する。
【００９２】
ＦＩＦＯ解析手段６８は、転送元デコード手段６３に対応するメモリ１４０のデコード値を、転送先デコード手段６４に対して、メモリ１４０に対応するＰＥレジスタのデコード値を書き込む。ＦＩＦＯ−Ｘフラグの値がＸレジスタフラグにコピーされるとＦＩＦＯ−Ｘフラグはリセットされる。
【００９３】
図１２は、プロセッサユニット１がフェッチする命令によって注目画素監視フラグ５４が変化する様子を示す例である。
【００９４】
この第６の実施形態は、このように、ＰＥレジスタ間の転送により注目画素データが複製された場合にもそれぞれを追跡可能とする。
【００９５】
第１の実施形態から第６の実施形態の画像処理プロセッサにおいては、ＰＥレジスタに読み込まれた画像データの移動は命令の解析等による予測に基づいたもので、複雑なデータの移動を行うシステムの場合には完全に対応することはできない。そこで、この第７の実施形態は、画素データに注目画素フラグを付加して画像データと共に移動させ、データの移動を完全に追跡可能にするものである。
【００９６】
図１７は、この発明の第７の実施形態の構成を示すブロック図である。尚、この第７の実施形態においては、注目画素フラグ演算手段７４については、詳述を省略している。
【００９７】
この第７の実施形態は、メモリの各画素に対応する注目画素フラグ１（７５）と、ＰＥレジスタの各プロセッサエレメントに対応する注目画素フラグ２（７６）と、注目画素フラグアクセス手段７８と、注目画素フラグ表示・変更手段７９を備え、メモリコントローラ１５０のメモリ転送手段に注目画素フラグ転送手段１（７７）を、プロセッサユニット１のＰＥ転送ユニットに注目画素フラグ転送手段２（７３）を備えるものである。そして、画素データ転送と共に注目画素フラグを転送することで、注目画素の移動を追跡可能としている。
【００９８】
注目画素がＰＥレジスタＲ０に読み込まれるまでの動作は、第１の実施形態と同じのため、ここではその説明を省略する。
【００９９】
ＰＥレジスタＲ０に注目画素が読み込まれると、プロセッサユニット１はプログラムの実行を停止する。プログラムが停止するとデータ位置計算手段１１は注目画素フラグアクセス手段７８を通じてＰＥレジスタＲ０の注目画素フラグ２（７６）に対し、注目画素は“１”、それ以外は“０”を書き込む。
【０１００】
プログラムの実行を継続して、プロセッサユニット１がＰＥレジスタ間の転送命令を実行すると、プロセッサユニット１内の注目画素フラグ転送手段２（７３）は、画像データの転送と共に注目画素フラグを転送する。ＰＥレジスタからメモリ１４０への転送、およびメモリ１４０からＰＥレジスタへの転送においては、メモリコントローラ１５０内の注目画素転送手段１（７７）が注目画素フラグをデータと共に転送する。注目画素フラグ転送手段１（７７）と注目画素フラグ転送手段２（７３）は、ＰＥレジスタとメモリ１４０のビット幅を１ビット増やし、ＰＥレジスタ間の転送とＰＥレジスタとメモリ間の転送機能を１ビット増やすことで対応可能である。
【０１０１】
このように構成することで、この第７の実施形態は、ＰＥレジスタ間、ＰＥレジスタとメモリ１４０間のデータ転送において、画像データと共に注目画素フラグを転送して、注目画素フラグを追跡し、注目画素フラグ表示・変更手段７９を通じてオペレータが注目画素データの位置を認識可能としている。
【０１０２】
第７の実施形態の画像処理プロセッサにおいては、データの移動のみを追跡することが可能であるが、注目画素を参照データとして画像処理に使う場合に、どの範囲で参照されているかが分からないため影響のおよぶデータを知ることができない。そこで、第８の実施形態の画像処理プロセッサは、特定の画素が参照されて演算された結果を含むＰＥレジスタおよびメモリ中の画素を識別可能とするものである。
【０１０３】
図１８、この発明の第８の実施形態を示すブロック図である。この実施形態は、注目画素フラグ演算手段（７４）の処理を含む。この第８の実施形態は、プロセッサユニット１のＰＥ演算ユニットに注目画素演算手段７４を備えるものである。
【０１０４】
ＰＥレジスタ間、ＰＥレジスタとメモリ１４０間の転送については、第７の実施形態とと同じため説明を省略する。
【０１０５】
プロセッサユニット１がＰＥ転送命令を実行すると、ＰＥ転送手段によるデータ転送と合わせて注目画素フラグ転送手段２（７３）は、注目画素フラグを転送元ＰＥレジスタから転送先ＰＥレジスタにコピーする。同様にプロセッサユニット１がＰＥ演算命令を実行すると、ＰＥ演算手段によるデータ演算と合わせて注目画素演算手段（７４）は、転送元の注目画素フラグを転送先フラグと論理和（ＯＲ）し、転送先ＰＥレジスタの注目画素フラグに保存する。
【０１０６】
このように、ＰＥレジスタ同士の演算を行うと転送元の注目画素フラグを転送先の注目画素フラグにＯＲすることで、注目画素を参照する画素（注目画素が影響を与えている画素）を容易に識別でき、デバッグ効率を向上できる。
【０１０７】
第７の実施形態および第８の実施形態の画像処理プロセッサにおいては、データ位置計算手段による計算結果によって注目画素の位置を決定しているため、パラメータの間違いや計算方法が実システムと合わない場合には注目画素の正しい位置を特定できない。そこで、第９の実施形態は画像ポートから入力される画像データをカウントして注目画素を特定して、注目画素を確実に特定可能にするものである。
【０１０８】
図１９は、この発明の第９の実施形態を示すブロック図である。この第９の実施形態は、入力画像ポートのクロックをカウントするカウンタ８４と、注目画素の入力画像先頭画素からの位置を記憶するカウント値比較レジスタ８２と、カウンタ８４とカウント値比較レジスタ８２を比較し、注目画素が画像ポートから入力される時にのみにメモリ１４０の注目画素フラグ１（８６）を“１”とするコンパレータ８３を備える。そして、メモリ１４０の注目画素フラグ１を自動的にセットするものである。
【０１０９】
オペレータが出力画像の注目画素を指定するためのパラメータを入力すると、データ位置計算手段１１（上記式参照）は、入力画像の先頭からの注目画素の位置（クロック数＝入力画像の先頭からのアドレスＡｉ）を計算し、カウント値比較レジスタ８２に設定する。
【０１１０】
オペレータが第１の実施形態に記載したデバッガ１６０により、プログラムを実行し、画像ポートから入力画像データが入力されると、カウンタ８４はメモリ１４０に取り込まれる画像データをカウントする。コンパレータ８３は、カウンタ８４とカウント値比較レジスタ８２を比較し、一致した時だけ“１”を、それ以外は“０”を出力する。メモリコントローラ１５０の画像ポート入力手段８５は、コンパレータ８３の出力を注目画素フラグとして画像データと共にメモリ１４０に書き込む。
【０１１１】
このように、第９の実施形態は、画像データの入力と共に注目画素フラグを自動的に設定し、注目画素フラグを正確な位置に設定できる。
【０１１２】
第６の実施形態から第９の実施形態の画像処理プロセッサにおいては、ＰＥレジスタおよびメモリの注目画素フラグを参照することで、注目画素の位置を正確に把握できる。しかし、画像処理のために特定のＰＥレジスタに読み込まれた時にプログラムを停止する手段が無い。そこで、この第１０の実施形態では、注目画素が特定のＰＥレジスタに読み込まれた時に自動的にプログラムを停止し、デバッガによるデバッグを可能とするものである。
【０１１３】
図２０は、第１０の実施形態を示すブロック図である。図２０に示すように、第１０の実施形態は、各ＰＥレジスタの注目画素フラグ２（１０６）の論理和を演算する注目フラグ１０５と、停止ＰＥ記憶手段１０２と、停止ＰＥ設定手段１０１から設定されたＰＥレジスタの注目フラグ１０５が立つと停止要求信号を出力する注目フラグ監視手段１０３と、プロセッサユニット停止手段１０４とを備える。そして、注目画素データが特定のＰＥレジスタに読み込まれるとプログラムを停止して注目画素のデバッグを可能とする。
【０１１４】
オペレータは、注目画素データが読み込まれるとプログラムを停止させたいＰＥレジスタを停止ＰＥ設定手段１０１を通じて停止ＰＥ記憶手段１０２に設定する。
【０１１５】
入力画像データが画像ポートから入力され、入力画像メモリ１４０内の注目画素フラグ１が設定されるまでの動作は第９の実施形態と同じであるため省略する。プログラムが進み、注目画素データがＰＥレジスタＲ０に読み込まれると、注目画素フラグ２もメモリ１４０から読み込まれる。
【０１１６】
注目フラグ１０５はＰＥレジスタの注目画素フラグ２（１０６）の論理和を取り、注目画素フラグ２に“１”のフラグがあると、注目画素フラグ監視手段１０３に対して注目画素が読み込まれたことを通知する。
【０１１７】
注目フラグ監視手段１０３は、注目画素が読み込まれたことの通知を受け、セットされている注目フラグ１０５が停止ＰＥ記憶手段１０２が示すＰＥレジスタと同じであればプロセッサユニット停止手段１０４に対してプログラムの停止を要求し、プロセッサユニット１のプログラムを停止する。
【０１１８】
図２１に示すように、画像データを格納するＰＥレジスタに注目画素フラグが設定され、データ演算されると、フラグもフラグ演算される。図２２に命令と、データ演算、フラグ演算の関係を示す。
【０１１９】
このように、第１０の実施形態は、特定のＰＥレジスタの注目画素フラグがセットされるとプログラムを停止し、デバッグを行うことが可能である。
【図面の簡単な説明】
【０１２０】
【図１】この発明が適用されるＳＩＭＤ方式の画像処理プロセッサの全体構成を示すブロック図である。
【図２】この発明が適用されるＳＩＭＤ方式の画像処理プロセッサの詳細な構成を示すブロック図である。
【図３】この発明の第１の実施形態の要部の構成を示すブロック図である。
【図４】この発明の第２の実施形態の要部の構成を示すブロック図である。
【図５】この発明の第３の実施形態の全体構成を示すブロック図である。
【図６】の発明の第３の実施形態におけるＰＥレジスタからの読み出しと書込みによる状態の遷移を示す説明図である。
【図７】この発明の第３の実施形態の要部の構成を示すブロック図である
【図８】この発明の第４の実施形態の要部の構成を示すブロック図である
【図９】この発明の第５の実施形態の全体構成を示すブロック図である。
【図１０】この発明の第５の実施形態の詳細を示すブロック図である。
【図１１】この発明の第６の実施形態の全体構成を示すブロック図である。
【図１２】この発明の第６の実施形態において、プロセッサユニットがフェッチする命令によって注目画素監視フラグ５４が変化する様子を示す例である。
【図１３】この発明の第６の実施形態の詳細を示すブロック図である。
【図１４】この発明の第６の実施形態における注目画素フラグの例を示すブロック図である。
【図１５】この発明の第６の実施形態における注目画素フラグの例を示すブロック図である。
【図１６】この発明の第６の実施形態における注目画素フラグの例を示すブロック図である。
【図１７】この発明の第７の実施形態の詳細を示すブロック図である。
【図１８】この発明の第８の実施形態の詳細を示すブロック図である。
【図１９】この発明の第９の実施形態の詳細を示すブロック図である。
【図２０】この発明の第１０の実施形態の詳細を示すブロック図である。
【図２１】この発明の第１０の実施形態の動作の説明図である。
【図２２】この発明の第１０の実施形態の動作の一例を示す図である。
【符号の説明】
【０１２１】
１  プロセッサユニット
２  取り込み検出手段
３  カウンタ
５  比較値レジスタ
６    カウント比較手段
７  プロセッサユニット停止手段
８  書込監視手段
１１  データ位置計算手段
１００  画像処理プロセッサ
１４０  入力画像メモリ
１５０  メモリコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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