(57)【要約】【課題】  半導体層の上に不純物注入マスクを形成する際に、不純物注入領域と不純物非注入領域との境界に発生する段差を小さくする。【解決手段】  炭化珪素層１２の上に、不純物注入のためのマスクとして、酸化膜である保護膜２５と、アルミニウムである第１の膜２６と、酸化膜である第２の膜２７とを形成する。そして、ドライエッチングを行うことにより、第２の膜２７をパターニングする。このとき、第１の膜２６はエッチングストッパーとなり、第１の膜２６でエッチングが停止する。その後、第１の膜２６のうち暴露している部分をエッチングにより除去した後に、保護膜２５の上から炭化珪素層１２に対して不純物注入を行う。その後、残存する保護膜２５、第１の膜２６および第２の膜２７を除去する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
ワイドバンドギャップの半導体層を有する半導体素子の製造方法であって、
上記半導体層の上方に、第１の膜を形成する工程（ａ）と、
上記第１の膜の上に第２の膜を形成する工程（ｂ）と、
上記第１の膜よりも上記第２の膜のエッチング速度が大きい条件でエッチングを行うことにより、上記第２の膜をパターニングして上側マスクを形成し、上記第１の膜のうちの一部を暴露する工程（ｃ）と、
上記工程（ｃ）の後に、上記上側マスクをエッチングマスクとして上記第１の膜をパターニングして下側マスクを形成する工程（ｄ）と、
上記工程（ｄ）の後に、上記半導体層に不純物を注入することにより、不純物注入領域を形成する工程（ｅ）と
を備える、半導体素子の製造方法。
【請求項２】
請求項１に記載の半導体素子の製造方法であって、
上記工程（ｅ）の後に、上記半導体層の上に残存する上記上側マスクおよび上記下側マスクを除去する工程（ｆ）と、
上記不純物注入領域に注入された上記不純物を活性化する工程（ｇ）と
をさらに備える、半導体素子の製造方法。
【請求項３】
請求項１または２に記載の半導体素子の製造方法であって、
上記第１および第２の膜は互いに異なる膜であって、金属、炭素を含む膜、絶縁体または半導体からなる膜から選択される、半導体素子の製造方法。
【請求項４】
請求項１または２に記載の半導体素子の製造方法であって、
上記工程（ａ）では、上記半導体層に接し、炭素を含む膜からなる第１の膜を形成し、
上記工程（ｅ）の後に、上記半導体層の上に残存する上記上側マスクを除去して上記下側マスクのうちの少なくとも一部を残存させる工程（ｈ）と、
上記工程（ｈ）の後に、上記半導体層に対して熱処理を行う工程（ｉ）とをさらに備える、半導体素子の製造方法。
【請求項５】
請求項１〜３のうちいずれか１項に記載の半導体素子の製造方法であって、
上記工程（ａ）の前に、上記半導体層の上に保護膜を形成する工程（ｊ）をさらに備え、
上記工程（ａ）では、上記保護膜の上に上記第１の膜を形成し、
上記工程（ｅ）では、上記保護膜の上から上記不純物を注入する、半導体素子の製造方法。
【請求項６】
請求項５に記載の半導体素子の製造方法であって、
上記保護膜は、絶縁体、半導体または炭素を含む膜である、半導体素子の製造方法。
【請求項７】
請求項５に記載の半導体素子の製造方法であって、
上記保護膜は炭素を含む膜であって、
上記工程（ｅ）の後に、上記上側マスクおよび上記下側マスクを除去し、上記保護膜のうちの少なくとも一部を残存させる工程（ｋ）と、
上記工程（ｋ）の後に、上記半導体層に対して熱処理を行う工程（ｌ）とをさらに備える、半導体素子の製造方法。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体素子の製造方法であって、
上記工程（ｅ）では、上記半導体層を加熱しながら上記不純物を注入する、半導体素子の製造方法。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体素子の製造方法であって、
上記半導体層は、２．０ｅＶ以上のバンドギャップエネルギーを有する、半導体素子の製造方法。
【請求項１０】
請求項９に記載の半導体素子の製造方法であって、
上記半導体層は炭化珪素である、半導体素子の製造方法。
【請求項１１】
ワイドバンドギャップを有する半導体層と、上記半導体層の一部に不純物注入を行うことにより設けられた不純物注入領域とを有する半導体素子であって、
上記半導体層の表面のうち上記不純物注入領域が設けられた領域の高さと、上記半導体層の表面のうち上記不純物注入領域を除く領域の高さとの差が１０ｎｍ以下である、半導体素子。
【請求項１２】
ワイドバンドギャップを有する半導体層と、上記半導体層の一部に不純物注入を行うことにより設けられた不純物注入領域とを有する半導体素子であって、
上記不純物注入領域のうち上記不純物注入領域の下縁部の高さと、上記不純物注入領域のうち上記下縁部を除く部分の高さとの差が１０ｎｍ以下である、半導体素子。
【請求項１３】
請求項１１または１２に記載の半導体素子であって、
上記半導体層は、２．０ｅＶ以上のバンドギャップエネルギーを有する、半導体素子。
【請求項１４】
請求項１３に記載の半導体素子であって、
上記半導体層は炭化珪素である、半導体素子。
【請求項１５】
請求項１１〜１４のうちいずれか１項に記載の半導体素子であって、
上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、  上記不純物注入領域は、上記炭化珪素層の一部に設けられ、上記炭化珪素層よりも深さの浅い第２導電型のウェル領域であって、
上記ウェル領域の上部の一部に設けられ、上記ウェル領域よりも深さの浅い第１導電型のソース領域と、
上記ウェル領域のうち、少なくとも上記ソース領域が形成されていない部分の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記ソース領域上に形成され、上記ウェル領域と電気的に接続されたソース電極と、
上記半導体基板の下面上に設けられたドレイン電極と
をさらに備える、半導体素子。
【請求項１６】
請求項１５に記載の半導体素子であって、
上記ウェル領域のうち上記ソース領域の側方に位置する部分の長さが２ミクロン以下である、半導体素子。
【請求項１７】
請求項１１〜１４のうちいずれか１項に記載の半導体素子であって、
上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、
上記不純物注入領域は、上記炭化珪素層の一部に設けられ、上記炭化珪素層よりも深さの浅い第２導電型のウェル領域であって、
上記炭化珪素荘の上部の一部から上記ウェル領域の上部の一部にわたって設けられた第１導電型の炭化珪素からなるチャネル層と、
上記ウェル領域の上部の一部に設けられ、上記ウェル領域よりも深さが浅く、上記チャネル層と接する第１導電型のソース領域と、
上記チャネル層のうち少なくとも上記ウェル領域の上に位置する部分の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記ソース領域上に形成され、上記ウェル領域と電気的に接続されたソース電極と、
上記半導体基板の下面上に設けられたドレイン電極と
をさらに備える、半導体素子。
【請求項１８】
請求項１７に記載の半導体素子であって、
上記チャネル層は、少なくとも１層の第１炭化珪素層と、上記第１炭化珪素層よりも同一導電型の不純物濃度が高くかつ前記第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とからなる積層構造である、半導体素子。
【請求項１９】
請求項１７または１８に記載の半導体素子であって、
上記ウェル領域のうち上記ソース領域の側方に位置する部分の長さが２ミクロン以下である、半導体素子。
【請求項２０】
請求項１１〜１４のうちいずれか１項に記載の半導体素子であって、
上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、
上記不純物注入領域は、上記炭化珪素層の上部に互いに離間して設けられ、かつ第２導電型のソース領域およびドレイン領域であって、
上記炭化珪素層のうち上記ソース領域と上記ドレイン領域との間に位置する部分の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と
をさらに備える、半導体素子。
【請求項２１】
請求項２０に記載の半導体素子であって、
上記ソース領域と上記ドレイン領域との間の長さが２ミクロン以下である、半導体素子。
【請求項２２】
請求項１１〜１４のうちいずれか１項に記載の半導体素子であって、
上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、
上記不純物注入領域は、上記炭化珪素層の上部に互いに離間して設けられ、かつ第２導電型のソース領域およびドレイン領域であって、
上記炭化珪素層の上部に設けられ、上記ソース領域およびドレイン領域に接し、少なくとも上記ソース領域とドレイン領域との間に位置する部分に設けられた、第２導電型の炭化珪素からなるチャネル層と、
上記チャネル層のうち上記ソース領域と上記ドレイン領域との間に位置する部分の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と
をさらに備える、半導体素子。
【請求項２３】
請求項２２に記載の半導体素子であって、
上記チャネル層は、少なくとも１層の第１炭化珪素層と、上記第１炭化珪素層よりも同一導電型の不純物濃度が高くかつ前記第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とからなる積層構造である、半導体素子。
【請求項２４】
請求項２２または２３に記載の半導体素子であって、
上記ソース領域と上記ドレイン領域との間の長さが２ミクロン以下である、半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワイドギャップ半導体を用いたパワー半導体素子に関するものであり、特に、不純物注入領域を有する炭化珪素層を用いた半導体素子およびその製造方法に関するものである。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド、ＳｉＣ）は珪素（Ｓｉ）に比べて高硬度でワイドバンドギャップを有する半導体であり、パワー素子や耐環境素子、高温動作素子、高周波素子
等へ応用される材料である。ＳｉＣを用いたスイッチング素子の代表的なものとして、例えば特許文献１に開示されるようなＭＯＳＦＥＴが知られている。図９は、従来におけるＳｉＣを用いた一般的なＭＯＳＦＥＴのユニットセルを示す断面図である。
【０００３】
図９に示すように、従来の炭化珪素からなる縦型蓄積型のＭＯＳＦＥＴ８０は、例えばｎ型の４Ｈ−ＳｉＣからなるｎ＋形の半導体基板８１と、半導体基板８１の上に設けられた４Ｈ−ＳｉＣからなるｎ型炭化珪素層８２と、ｎ型炭化珪素層８２の上部のうちユニットセルの両側方に位置する領域に設けられ、例えばアルミニウムが注入されたｐ型ウェル領域８３と、ｎ型炭化珪素層８２のうち２つのｐウェル領域８３に挟まれる領域の上からその２つのｐウェル領域８３の上に亘って延びる、例えばｎ型の４Ｈ−ＳｉＣからなるチャネル層８４と、ｐウェル領域８３の上部に、チャネル層８４の外側方と接するように設けられ、例えば窒素が注入されたソース領域８５と、チャネル層８４の上から、ソース領域８５の一部の上に亘って設けられたゲート絶縁膜８６と、ゲート絶縁膜８６の上に設けられたゲート電極８７と、ソース領域８５の上から、ｐ型ウェル領域８３のうちソース領域８５の外側方に位置する部分の上に亘って設けられたソース電極８８と、半導体基板８１の下面状に設けられたドレイン電極８９と、ゲート電極８７、ゲート絶縁膜８６およびソース電極８８のうちゲート電極８７と近接する側の端部を覆う層間絶縁膜９０と、ソース電極８８に接する配線電極９１とを備えている。
【０００４】
ソース電極８８は、ｐウェル領域８３と電気的に接続されることにより、ベース電極としての役割を兼ね備えている。なお、ｐウェル領域８３のうちソース電極８８と接する部分８Ａにｐ＋形の不純物注入を行う場合もある。
【０００５】
ソース電極８８を接地した状態でドレイン電極８９およびゲート電極８７にプラスの電圧を印加するとチャネル層８４がオンし、ＭＯＳＦＥＴ８０はスイッチング動作が可能となる。
【０００６】
図９に示すような半導体素子を形成するために、炭化珪素への不純物注入を室温で行うと、たとえ後に活性化のための熱処理を行ったとしても結晶回復は思わしくない。そのため、炭化珪素への不純物注入は、基板を数百℃に加熱して行う。このように高温で不純物を注入するときに、珪素（Ｓｉ）への不純物注入で一般的に用いられるフォトレジストのみをマスクとして適用すると、高温によってフォトレジストが軟化して所望のマスク形状を維持できず、設計通りの不純物プロファイルを得ることができない。したがって、炭化珪素への不純物注入では、ＳｉＯ２層をパターニングして開口部を設けたものをマスクとして用いるのが望ましい。
【０００７】
図１０および図１１は、従来の半導体素子の製造方法のうち不純物注入に関するプロセスを説明する図である。
【０００８】
図１０（ａ）では、ｎ型炭化珪素層８２のみを示している。このｎ型炭化珪素層８２の上に、図１０（ｂ）に示す工程でＳｉＯ２層９５を形成し、図１０（ｃ）に示す工程で、ＳｉＯ２層９５の上にフォトレジスト９６を塗布し、図１０（ｄ）に示す工程で、フォトレジスト９６をパターニングする。次に、図１１（ａ）に示す工程で、パターニングされたフォトレジスト９６をマスクとしてリアクティブイオンエッチング（ＲＩＥ）を行うことにより、ＳｉＯ２層９５をパターニングする。このとき、フォトレジスト９６は、上部がエッチングにより除去されて薄くはなるもののＲＩＥが終了するまでＳｉＯ２層９５の上を覆い続ける。そのため、ＳｉＯ２層９５では、フォトレジスト９６により覆われていない領域のみが除去されることとなる。このＲＩＥは、ｎ型炭化珪素層８２が表面に露出するところで停止する。その後、図１１（ｂ）に示す工程で、ＲＩＥ終了後に薄く残ったフォトレジスト９６を除去する。次に、図１１（ｃ）に示す工程で、ＳｉＯ２層９５をマスクとしてｐ型の不純物を注入することにより、ｎ型炭化珪素層８２の上部のうちマスクで覆われていない領域１０１に不純物注入領域１０１が形成される。このとき、ｎ型炭化珪素層８２の上部のうちマスクで覆われている領域１０２は不純物非注入領域のままである。次に、図１１（ｄ）に示す工程で、ＳｉＯ２層９５を除去する。この後、不純物注入領域の活性化や、チャネル層堆積、ソース領域形成などのプロセスを経て、半導体素子が形成される。
【特許文献１】特開２０００−１３８２３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した従来の構成では、不純物注入領域１０１と不純物非注入領域１０２の境界部分１０３（図１１（ｄ）に示す）に意図しない段差が発生し、半導体素子の移動度低下や耐圧低下を引き起こすという不具合があった。この段差発生の原因は図１１（ａ）に示す工程のＳｉＯ２層９５のエッチングにある。以下に、これを詳細に説明する。図１２（ａ）〜（ｃ）は、従来の方法で炭化珪素層に不純物注入を行った場合に、不純物注入領域と不純物非注入領域との境界部分に段差が生じる理由を説明するための模式図である。なお、図１２においては、段差をより明確に図示するために、段差を実際よりも誇張して示している。
【００１０】
図１２（ａ）は、ｎ型炭化珪素層８２上に設けられたＳｉＯ２層９５がパターニングされた後の状態を示している。図１２（ａ）に示すｎ型炭化珪素層８２がＳｉＯ２層９５の下端部と接する部分を拡大した図を図１２（ｂ）に示す。ＳｉＯ２層９５のパターニング方法としては、ウェットエッチングとドライエッチングが考えられるが、ウェットエッチングでは基板面に対して平行な方向へのサイドエッチングの影響が大きく、数ミクロンという微細な不純物非注入領域を制御性良く形成することは困難であるため、一般的にはドライエッチング（ＲＩＥ）が用いられる。ドライエッチングのガスとしては、フルオロカーボンや六フッ化ケイ素が用いられる。ＲＩＥではサイドエッチングが起こりにくいためにミクロンオーダーのパターニングが容易である。
【００１１】
不純物注入領域を形成するためのマスクであるＳｉＯ２層９５の側面はｎ型炭化珪素層８２の上面に対して垂直であることが好ましい。そのため、ドライエッチングにおけるプラズマのエネルギーやガス流量、圧力などを選択する必要がある。そのような条件下のドライエッチングでは、炭化珪素もわずかにエッチングされてしまうため、オーバーエッチングとなるおそれがある。さらに、ｎ型炭化珪素層８２のうちＳｉＯ２層９５の下側方に位置する部分では、他の領域よりもオーバーエッチングが進行して深さｄ２の凹部９７が形成される。例えば、約２ミクロンのＳｉＯ２層９５に対して、ＣＨＦ３とＯ２の混合ガスを用いてＲＩＥを行ったところ、ｎ型炭化珪素層８２の全体的なオーバーエッチングの深さｄ１は約１５ｎｍであり、ＳｉＯ２層９５の下側方に位置する部分の局所的な凹部９７の深さｄ２は約１００ｎｍであった。このような状態で不純物注入を行うと、図１２（ｃ）に示すように、不純物注入領域は、凹部９７の下に位置する領域が深さｄ２の分だけ深く形成される。
【００１２】
これらのオーバーエッチングや凹部９７が原因となって、不純物注入領域と不純物非注入領域を横切って電流を流す構成を有する半導体素子では、移動度の低下が引き起こされ、オン抵抗が増大してしまう。また、不純物注入領域１０１の一部のみが深く形成されてしまうために、その部分で電界集中が起こりやすくなる。そのため、縦型のパワーＭＯＳＦＥＴなどの場合には特に、予想よりも耐圧が低下してしまう。
【００１３】
さらには、このドライエッチングプロセスによって、レジストやＳｉＯ２層とエッチングガスとが反応した際に有機物等が生成され、これらがｎ型炭化珪素層８２のうち露出している部分に付着して表面を汚染してしまう。さらに、これらを後のプロセスでも除去できない場合には、有機物がマスクとして働き、さらに段差を深くする場合がある。
【００１４】
本発明では、不純物を注入するときのマスクの構造を講ずることにより、高い移動度および耐圧を有する半導体素子およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体素子の製造方法は、ワイドバンドギャップの半導体層を有する半導体素子の製造方法であって、上記半導体層の上方に、第１の膜を形成する工程（ａ）と、上記第１の膜の上に第２の膜を形成する工程（ｂ）と、上記第１の膜よりも上記第２の膜のエッチング速度が大きい条件でエッチングを行うことにより、上記第２の膜をパターニングして上側マスクを形成し、上記第１の膜のうちの一部を暴露する工程（ｃ）と、上記工程（ｃ）の後に、上記上側マスクをエッチングマスクとして上記第１の膜をパターニングして下側マスクを形成する工程（ｄ）と、上記工程（ｄ）の後に、上記半導体層に不純物を注入することにより、不純物注入領域を形成する工程（ｅ）とを備える。
【００１６】
これにより、工程（ｃ）では、第１の膜がエッチングストッパーとなるため、半導体層のオーバーエッチングが進行しない。したがって、この方法によって製造された半導体素子では、半導体層の上面において、不純物非注入領域が全域に亘って不純物注入領域よりも低くならず、移動度の低下が抑制される。また、不純物非注入領域と不純物注入領域との境界に局所的な凹部も形成されないため、電界集中による耐圧の低下が抑制され、ゲート絶縁膜の絶縁不良も改善することができる。
【００１７】
なお、工程（ｃ）で、第１の膜がエッチングストッパーとして十分に機能するためには、第１の膜に対する第２の膜のエッチング速度の割合（選択比）は５以上であることが好ましく、理想的には１０以上（すなわち、第１の膜がほとんどエッチングされない選択比）であることが好ましい。
【００１８】
またこの場合、第１の膜がエッチングストッパーとして働くため、エッチング条件（ガス、圧力、パワー、時間など）の選択の幅が拡がり、下地の半導体層のダメージを気にすることなく高速エッチングする等の条件も選択することができる。
【００１９】
さらに、第１の膜を設けることで、ドライエッチングの際に半導体層に付着した有機物等の汚染物を、第１の膜を除去する際にリフトオフ効果で除去することができる。
【００２０】
なお、上記の不純物注入領域とは、工程（ｅ）で注入された不純物を含む領域のことをいう。そして、上記の不純物非注入領域とは、工程（ｅ）で注入された不純物を含まない領域のことであり、不純物非注入領域に工程（ｅ）以外で注入された不純物が含まれていてもよい。
【００２１】
上記工程（ｅ）の後に、上記半導体層の上に残存する上記上側マスクおよび上記下側マスクを除去する工程（ｆ）と、上記不純物注入領域に注入された上記不純物を活性化する工程（ｇ）とをさらに備えていてもよい。
【００２２】
上記第１および第２の膜は互いに異なる膜であって、金属、炭素を含む膜、絶縁体または半導体からなる膜から選択されることが好ましい。
【００２３】
上記工程（ａ）では、上記半導体層に接し、炭素を含む膜からなる第１の膜を形成し、上記工程（ｅ）の後に、上記半導体層の上に残存する上記上側マスクを除去して上記下側マスクのうちの少なくとも一部を残存させる工程（ｈ）と、上記工程（ｈ）の後に、上記半導体層に対して熱処理を行う工程（ｉ）とをさらに備えていてもよい。この場合には、工程（ｉ）において、炭素を含む下側マスクがキャップ層として半導体層を保護するため、高温の熱処理を行っても半導体層の表面荒れを抑制することができる。これにより、例えば１５００℃以上の高温の熱処理が可能となる。
【００２４】
上述の製造方法において、上記工程（ａ）の前に、上記半導体層の上に保護膜を形成する工程（ｊ）をさらに備えていてもよく、この場合には、上記工程（ａ）では、上記保護膜の上に上記第１の膜を形成し、上記工程（ｅ）では、上記保護膜の上から上記不純物を注入すればよい。これにより、選択した第１の薄膜が半導体層に対して反応する材料であったとしても、保護膜が第１の薄膜と半導体層との直接的な反応を保護し、後に保護膜を除去することで、清浄な半導体層表面が得られる。
【００２５】
上記保護膜は、絶縁体、半導体または炭素を含む膜であってもよい。
【００２６】
上記保護膜は炭素を含む膜であって、上記工程（ｅ）の後に、上記上側マスクおよび上記下側マスクを除去し、上記保護膜のうちの少なくとも一部を残存させる工程（ｋ）と、上記工程（ｋ）の後に、上記半導体層に対して熱処理を行う工程（ｌ）とをさらに備えていてもよい。この場合には、工程（ｌ）において、炭素を含む保護膜がキャップ層として半導体層を保護するため、高温の熱処理を行っても半導体層の表面荒れを抑制することができる。これにより、例えば１５００℃以上の高温の熱処理が可能となる。
【００２７】
上記工程（ｅ）で、上記半導体層を加熱しながら上記不純物を注入する場合には、不純物注入マスクとしてフォトレジストを用いることができないため、その代わりとして絶縁膜等を用いる必要がある。その場合には、絶縁膜等を除去する際にオーバーエッチングが進行しやすいため、本発明を適用すると高い効果を得ることができる。
【００２８】
上記半導体層は、２．０ｅＶ以上のバンドギャップエネルギーを有することが好ましい。
【００２９】
上記半導体層は炭化珪素であることが好ましい。
【００３０】
本発明の第１の半導体素子は、ワイドバンドギャップを有する半導体層と、上記半導体層の一部に不純物注入を行うことにより設けられた不純物注入領域とを有する半導体素子であって、上記半導体層の表面のうち上記不純物注入領域が設けられた領域の高さと、上記半導体層の表面のうち上記不純物注入領域を除く領域の高さとの差が１０ｎｍ以下である。ここで、「上記半導体層の表面のうち上記不純物注入領域が設けられた領域の高さ」とは、具体的には、図１２（ｃ）における高さｈ２のことをいい、「上記半導体層の表面のうち上記不純物注入領域を除く領域の高さ」とは、図１２における高さｈ１のことをいう。そして、これらの「高さの差」とは、距離ｄ１のことをいう。なお、距離ｄ１は、不純物注入のためのマスク（図１２（ｂ）に示すＳｉＯ２層９５）を形成するときに、炭化珪素層（図１２（ｂ）に示す炭化珪素層８２）に対して起こるオーバーエッチングの深さのことである。
【００３１】
このような半導体素子は、不純物注入領域を形成するための注入マスクとして、第１の膜および第２の膜を有し、上記第１の膜よりも上記第２の膜のエッチング速度が大きい条件でエッチングを行うことによりパターニングされたマスクを用いることにより形成可能である。
【００３２】
この半導体素子では、移動度の低下が抑制される。
【００３３】
また、ゲート絶縁膜の絶縁不良も改善することができる。
【００３４】
本発明の第２の半導体素子は、第１の半導体素子と同様の方法によって製造された素子である。具体的にいうと、第１の半導体素子を規定する際には半導体層の上面に注目したのに対し、第２の半導体素子では不純物注入領域の下端部に注目している。これは、第１の半導体素子のように上面の高さが１０ｎｍ以下である場合には、そのマスクを用いて不純物注入を行うと、不純物が注入される深さのばらつきも小さくなるためである。
【００３５】
本発明の第２の半導体素子は、ワイドバンドギャップを有する半導体層と、上記半導体層の一部に不純物注入を行うことにより設けられた不純物注入領域とを有する半導体素子であって、上記不純物注入領域のうち上記不純物注入領域の下縁部の高さと、上記不純物注入領域のうち上記下縁部を除く部分の高さとの差が１０ｎｍ以下である。ここで、「不純物注入領域の下縁部の高さ」とは、具体的には、図１２（ｃ）における凹部１０５の下端部の高さｈ５のことをいい、「上記不純物注入領域のうち上記下縁部を除く部分の高さ」とは、図１２（ｃ）に示す不純物拡散層１０１のうち凹部１０５を除く部分の高さｈ４のことをいう。そして、これらの高さの差とは、図１２（ｃ）に示す距離ｄ３のことをいう。なお、距離ｄ３は、図１２（ｃ）に示す凹部９７の下端部の高さｈ３と、不純物注入領域１０１の上面のうち凹部９７を除く領域の高さｈ２との差にほぼ等しい。
【００３６】
この場合には、不純物の下端部に電界集中が起こりにくくなるため、耐圧の低下が抑制される。
【００３７】
上記半導体層は、２．０ｅＶ以上のバンドギャップエネルギーを有することが好ましい。
【００３８】
上記半導体層は炭化珪素であることが好ましい。
【００３９】
上述の半導体としては、例えば縦型反転型ＭＩＳＦＥＴが挙げられる。具体的な構造としては、上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、上記不純物注入領域は、上記炭化珪素層の一部に設けられ、上記炭化珪素層よりも深さの浅い第２導電型のウェル領域であって、上記ウェル領域の上部の一部に設けられ、上記ウェル領域よりも深さの浅い第１導電型のソース領域と、上記ウェル領域のうち、少なくとも上記ソース領域が形成されていない部分の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ソース領域上に形成され、上記ウェル領域と電気的に接続されたソース電極と、上記半導体基板の下面上に設けられたドレイン電極とをさらに備えていてもよい。
【００４０】
上述の半導体素子では、上記ウェル領域のうち上記ソース領域の側方に位置する部分の長さ（電流が流れる方向の長さ）が２ミクロン以下であることが好ましい。
【００４１】
また、上述の半導体素子としては、例えば縦型蓄積型ＭＩＳＦＥＴが挙げられる。具体的な構造としては、上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、上記不純物注入領域は、上記炭化珪素層の一部に設けられ、上記炭化珪素層よりも深さの浅い第２導電型のウェル領域であって、上記炭化珪素荘の上部の一部から上記ウェル領域の上部の一部にわたって設けられた第１導電型の炭化珪素からなるチャネル層と、上記ウェル領域の上部の一部に設けられ、上記ウェル領域よりも深さが浅く、上記チャネル層と接する第１導電型のソース領域と、上記チャネル層のうち少なくとも上記ウェル領域の上に位置する部分の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記ソース領域上に形成され、上記ウェル領域と電気的に接続されたソース電極と、上記半導体基板の下面上に設けられたドレイン電極とをさらに備える。
【００４２】
上記チャネル層は、少なくとも１層の第１炭化珪素層と、上記第１炭化珪素層よりも同一導電型の不純物濃度が高くかつ前記第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とからなる積層構造であることが好ましい。
【００４３】
上述の半導体素子では、上記ウェル領域のうち上記ソース領域の側方に位置する部分の長さが２ミクロン以下であることが好ましい。
【００４４】
上述の半導体素子の他の例としては、横型反転型ＭＩＳＦＥＴが挙げられる。具体的な構造としては、上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、上記不純物注入領域は、上記炭化珪素層の上部に互いに離間して設けられ、かつ第２導電型のソース領域およびドレイン領域であって、上記炭化珪素層のうち上記ソース領域と上記ドレイン領域との間に位置する部分の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とをさらに備える。
【００４５】
上述の半導体素子では、上記ソース領域と上記ドレイン領域との間の長さ（電流が流れる方向の長さ）が２ミクロン以下であることが好ましい。
【００４６】
上述の半導体素子の他の例としては、横型蓄積型ＭＩＳＦＥＴが挙げられる。具体的な構造としては、上記半導体層は、半導体基板の上面上に設けられた第１導電型の炭化珪素層であって、上記不純物注入領域は、上記炭化珪素層の上部に互いに離間して設けられ、かつ第２導電型のソース領域およびドレイン領域であって、上記炭化珪素層の上部に設けられ、上記ソース領域およびドレイン領域に接し、少なくとも上記ソース領域とドレイン領域との間に位置する部分に設けられた、第２導電型の炭化珪素からなるチャネル層と、上記チャネル層のうち上記ソース領域と上記ドレイン領域との間に位置する部分の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極とをさらに備える。
【００４７】
上記チャネル層は、少なくとも１層の第１炭化珪素層と、上記第１炭化珪素層よりも同一導電型の不純物濃度が高くかつ前記第１炭化珪素層の膜厚よりも薄い、少なくとも１層の第２炭化珪素層とからなる積層構造であることが好ましい。
【００４８】
上述の半導体素子では、上記ソース領域と上記ドレイン領域との間の長さ（電流が流れる方向の長さ）が２ミクロン以下であることが好ましい。
【００４９】
なお、上記における縦型ＭＯＳＦＥＴの場合は、ソース電極は、ｐウェル領域と電気的に接続されることにより、ベース電極としての役割を兼ね備えている。なお、ｐウェル領域のうちソース電極と接する部分にｐ＋形の不純物注入を行う場合もある。また、ｐウェル領域と電気的に接続させるために、ソース領域の一部をドライエッチング等により除去してｐウェル領域を露出させるが、このドライエッチングは必須ではなく、その他の方法として、例えば、ｐウェル領域と接触させたい部分にはソース領域の不純物注入を行わない構造としたり、ソース領域の上からさらにｐ＋形の不純物注入を行うことにより、ソース領域の一部をｐ型化することも可能である。
【発明の効果】
【００５０】
本発明の半導体装置およびその製造方法では、半導体層の上面において、不純物注入領域が全域に亘って不純物非注入領域よりも低くならず、これにより、移動度の低下が抑制される。また、不純物非注入領域と不純物注入領域との境界に局所的な凹部も形成されないため、電界集中による耐圧の低下が抑制され、ゲート絶縁膜の絶縁不良も改善することができる。
【００５１】
また、半導体層の表面に付着した有機物を除去できたり、エッチング条件（ガス、圧力、パワー、時間など）の選択の幅が拡がる等の効果もある。
【００５２】
また、第１の薄膜または保護膜として炭素を含む膜を用いた場合には、その膜を、半導体層へ注入された不純物の熱処理時におけるキャップ層としても利用することができる。この場合には、高温熱処理時の半導体層表面の表面荒れを抑制することもできる。
【発明を実施するための最良の形態】
【００５３】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
【００５４】
（第１の実施形態）
図１（ａ）〜（ｄ）および図２（ａ）〜（ｄ）は、第１の実施形態における半導体素子の製造方法を示す断面図である。なお、ここでは、炭化珪素層を有する半導体素子の製造工程のうち、炭化珪素層に不純物を注入する工程について説明する。
【００５５】
まず、図１（ａ）に示す炭化珪素層１２を準備する。この炭化珪素層１２の上に、図１（ｂ）に示す工程で、保護膜２５、第１の膜２６および第２の膜２７を堆積する。保護膜２５は、炭化珪素層１２の上部を熱酸化することによって形成した熱酸化膜であってもよいし、あるいはＣＶＤ法等で堆積されたＳｉＯ２膜であってもよく、その膜厚は約４０ｎｍである。第１の膜２６はアルミニウムであり、その膜厚は約１００ｎｍである。第２の膜２７はＳｉＯ２膜であり、その膜厚は約２μｍである。
【００５６】
次に、図１（ｃ）に示す工程で、第２の膜２７の上にフォトレジスト２８を塗布し、図１（ｄ）に示す工程で露光、現像を行ってパターニングし、フォトレジスト２８の幅を１０μｍ以下にする。
【００５７】
次に、図２（ａ）に示す工程で、フォトレジスト２８をマスクとしてＲＩＥによるドライエッチングを行う。ドライエッチングは、例えばＣＨＦ３とＯ２の混合ガスを導入して反応室内を０．６Ｐａの圧力に保ち、プラズマを発生させて行う。このとき、フォトレジスト２８は若干エッチングされるが、完全に除去されてしまわないように厚さをあらかじめ調整しておく。第２の膜２７であるＳｉＯ２膜はフォトレジスト２８がマスクとなってパターニングされる。ここで、第１の膜２６であるアルミニウムは、ＣＨＦ３とＯ２の混合ガスによるプラズマに対して耐性を有し、ほとんどエッチングされない。したがって、従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない。
【００５８】
次に、図２（ｂ）に示す工程で、フォトレジスト２８を除去した後に、パターニングされた後の第２の膜２７をマスクとしてウェットエッチングを行うことにより、第１の膜２６をパターニングする。次に、図２（ｃ）に示す工程で、第２の膜２７および第１の膜２６をマスクとして４００度の温度で不純物注入を行うことにより、後にｐ型ウェル領域となる不純物注入領域１３を形成する。炭化珪素への不純物注入は、不純物注入領域の結晶性を向上させるために室温ではなく炭化珪素を加熱した状態で行うのが好ましい。ここでは第１の膜２６としてアルミニウムを用いているので、アルミニウムが溶融しない温度まで基板を加熱することができる。
【００５９】
ｐ型ウェル領域を形成するために、不純物注入領域１３は８００ｎｍ程度の深さで形成する。このとき、保護膜２５は極めて薄いので、アルミニウムイオンは容易に突き抜けて、その下の炭化珪素層１２に到達する。
【００６０】
次に、図２（ｄ）に示す工程で、炭化珪素層１２の上の保護膜２５、第１の膜２６および第２の膜２７をすべて除去する。これらは全てバッファードフッ酸で除去可能である。
【００６１】
以上の工程を終了した直後では、炭化珪素層１２の表面は段差がなく平坦な状態にある。詳細に調査すると、炭化珪素層１２に注入された不純物（ここではアルミニウム）の総ドーズ量が約２ｘ１０１４ｃｍ−２の場合、不純物非注入領域３０の表面に比べて不純物注入領域２９の表面が約１０〜１５ｎｍほど高くなるが、高温活性化アニール（例えば１７００℃）を行うことにより、注入された不純物が活性化されて、ｐ型ウェル領域１３が形成され、不純物注入領域と不純物非注入領域の界面２Ａにおける段差は観測されなくなることがわかった。
【００６２】
次に、上述の方法で形成した不純物注入領域を有する半導体装置の構造の例について説明する。図３は、本発明の第１の実施形態における半導体素子（ＳｉＣを用いたＭＯＳＦＥＴ）のユニットセルの構造を示す断面図である。なお、一般的な縦型のＭＯＳＦＥＴのユニットセルとは、ソース電極を中心とした電極の配置をいうのに対し、図３に代表される図では、ゲート電極を中心とした電極の配置を示している。つまり、本発明では、一般的な２つのユニットセルの結合部をユニットセルとして表示することとする。
【００６３】
本実施形態の縦型蓄積型ＭＯＳＦＥＴは、ｎ＋型の４Ｈ−ＳｉＣ（０００１）からなる半導体基板１１を有している。半導体基板１１は、＜１１−２０＞（１１２バー０）方向に約８度オフカットした表面を有しており、その抵抗率は約０．０２Ωｃｍ２である。半導体基板１１の上には、４Ｈ−ＳｉＣ（０００１）のｎ型炭化珪素層１２が設けられている。その厚さは約１５μｍであり、濃度３ｘ１０１５ｃｍ−３の窒素がドープされている。ｎ型炭化珪素層１２は、半導体基板１１の上にエピタキシャル成長により形成されたものである。半導体基板１１とｎ型炭化珪素層１２との間には、バッファー層と呼ばれる高濃度のｎ型炭化珪素層を介在させてもよい。
【００６４】
ｎ型炭化珪素層１２の上部のうちユニットセルの両側方に位置する領域には、ｐ型のウェル領域１３が設けられている。このｐウェル領域１３は、上述したマスクを用いて形成されたものである。具体的には、ｎ型炭化珪素層１２の上部に図１および図２に示すような保護膜２５, 第１の膜２６, 第２の膜２７からなるマスクを形成して、例えばアルミニウムを約２×１０１８ｃｍ−３の濃度で０．８μｍ程度の深さだけ注入した後に、約１７００度の高温でアニールすることにより形成する。
【００６５】
ｎ型炭化珪素層１２のうち２つのｐ型ウェル領域１３に挟まれる領域の上から、その２つのｐ型ウェル領域の上に延びるように、ｎ型４Ｈ−ＳｉＣからなるチャネル層１４が形成されている。ここでは、チャネル層１４は、アンドープ層と約５ｘ１０１７Ｃｍ−３のｎ型不純物を含むドープ層とを交互に積層したデルタドープ層であるとする。ドープ層は１０ｎｍ程度、アンドープ層は４０ｎｍ程度として、チャネル層１４の厚さは約０．２μｍとなる。もちろん、本発明では、チャネル層１４はデルタドープ層に限らず、ｎ型のエピタキシャル層でもよい。
【００６６】
ｐ型ウェル領域１３の上部にはソース領域１５が形成されている。ソース領域１５は、チャネル層１４の外側方と接するように設けられている。半導体素子の作成方法によっては、ソース領域１５は、チャネル層１４の下方と接するように設けられる場合もある。ソース領域１５は、例えば、窒素が約１ｘ１０１9ｃｍ−３の濃度で０．３μｍ程度の深さだけ注入した後に、約１７００度の高温でアニールすることにより形成する。なお、ソース領域１５も、図１および図２に示すような保護膜２５, 第１の膜２６, 第２の膜２７からなるマスクを用いて形成してもよい。
【００６７】
チャネル層１４の上からソース領域１５の一部の上には、厚さ約８０ｎｍのゲート絶縁膜１６が設けられている。ゲート絶縁膜１６は、炭化珪素層１２の上部を熱酸化することにより形成する。ゲート絶縁膜１６の上には、アルミニウムからなるゲート電極１７が設けられている。ゲート電極１７はポリシリコン等の半導体であってもかまわない。ソース領域１５の上から、ｎ型炭化珪素層１２のうちソース領域１５の外側方に位置する部分の上に亘って、ニッケルからなるソース電極１８が設けられている。ソース電極１８は、ニッケル膜を形成した後に約１０００度の温度で熱処理することにより形成する。この熱処理により、ソース電極１８とソース領域１５とはオーム接触となる。ソース電極１８は、ｐ型ウェル領域１３に電気的に接続されるベース電極としての役割を兼ね備えた構造を有している。このように、ソース電極とベース電極を共通にすることで、ユニットセルの集積化や素子作製プロセスの簡素化などが実現できる。※ここで、ソース電極１８とｐ型ウェル領域１３との間の電気抵抗を低減するために、ｐ型ウェル領域１３のうち界面に位置する部分に、他の領域よりも高い濃度のアルミニウムをイオン注入してｐ＋形のイオン注入領域を形成していてもよい。
【００６８】
半導体基板１１の裏面上には、ニッケルからなるドレイン電極１９が設けられている。ドレイン電極１９は、ニッケル膜を形成した後に約１０００度の温度で熱処理することにより形成する。この熱処理により、ドレイン電極１９と半導体基板１１とはオーム接触となる。
【００６９】
ゲート電極１７の上は層間絶縁膜２１に覆われており、層間絶縁膜２１およびソース電極１８の上は、上部配線電極２０に覆われている。層間絶縁膜２１により、ゲート電極１７と上部配線電極２０が絶縁される。また、上部配線電極２０は、複数のユニットセルのソース電極を互いに電気的に接続している。
【００７０】
ソース電極１８を接地した状態で、ドレイン電極１９およびゲート電極１７にプラスの電圧を印加するとチャネル層１４がオンし、ＭＯＳＦＥＴ１０がスイッチング動作をすることができる。
【００７１】
以下に、本実施形態で得られる効果について、従来と比較しながら説明する。
【００７２】
図３において、境界１Ａは、炭化珪素層１２とｐウェル領域１３との境界に位置する部分を指している。境界１Ｂは、チャネル領域１４とソース領域１５との境界を指している。従来の半導体素子では、マスクを形成する際のオーバーエッチングにより、境界１Ａおよび境界１Ｂに段差が形成され、境界１Ａおよび境界１Ｂを境にして、上面の高さが変化していた。これにより、移動度が低下（すなわちオン抵抗が増加）していた。
【００７３】
また、境界１Ａおよび境界１Ｂでは、他の領域よりもオーバーエッチングが進行するため凹部が形成されていた。境界１Ａに凹部が形成された状態でｐ型ウェル領域１３を形成すると、ｐ型ウェル領域１３の下端部１Ｃが、他の領域よりも数十ｎｍ程度だけ深く形成されていた。これにより、電界集中が起こり耐圧低下が引き起こされていた。
【００７４】
また、境界１Ａおよび境界１Ｂに凹部が形成されることで、ゲート絶縁膜１６は、それらの凹部の上に形成されることになり、ゲート絶縁膜１６自体の絶縁不良も引き起こしていた。
【００７５】
それに対し、本実施形態では、これらの境界１Ａ, １Ｂにおける段差が小さくなり、下端部１Ｃの深さも浅くなるため、従来のような移動度の低下、耐圧の低下を抑制することができ、かつゲート絶縁膜の絶縁不良も改善することができる。
【００７６】
また、第１の膜２６がエッチングストッパーとして働くため、エッチング条件（ガス、圧力、パワー、時間など）の選択の幅が拡がり、下地の半導体層のダメージを気にすることなく高速エッチングする等の条件も選択することができる。
【００７７】
また、ドライエッチングの際に有機物等の汚染物が若干発生してしまうが、保護膜２５、第１の膜２６、第２の膜２７をエッチングする際に、リフトオフ効果等でそれらの汚染物も除去でき、表面にはドライエッチングによる汚染物は観測されない。
【００７８】
なお、本実施形態では、第１の膜２６としてアルミニウムを選択したが、炭素を含む膜を選択してもよい。例えば、炭素を含む膜として、スパッタ法により堆積されたカーボン膜（またはグラファイト膜、ダイヤモンドライクカーボン膜）を選択する。この場合は不純物注入時の基板温度は４００℃よりも高く設定できる利点も併せ持つ。また、第１の膜２６として、クロムまたはニクロム（ニッケルとクロムの合金）を選択してもよい。
【００７９】
また、本実施形態では、第２の膜２７として、ＳｉＯ２膜等の絶縁体を用いてもよいし、ポリシリコン膜またはアモルファスシリコン膜といった半導体を用いてもよい。
【００８０】
また、本実施形態では、保護膜２５が炭化珪素の熱酸化膜またはＣＶＤ法により堆積されたＳｉＯ２膜である場合について説明したが、保護膜２５は炭素を含む膜であってもよい。例えば、炭素を含む膜として、スパッタ法、ＣＶＤ法などにより堆積されたカーボン膜（またはグラファイト膜、ダイヤモンドライクカーボン膜）を選択する。この場合、図２（ｄ）において、保護膜２５は除去せず、第１の膜２６および第２の膜２７のみを除去してもよい。そして、保護膜２５を残したまま、高温活性化アニール（例えば１７００℃）を行うことにより、注入された不純物が活性化されると同時に、高温アニールによる表面荒れが抑制できる。なお、高温活性化アニール後に、例えば酸素プラズマ雰囲気に暴露することで、この保護膜２５を容易に除去できる。除去後の表面においては、注入された不純物が活性化されてｐ型ウェル領域１３が形成され、不純物注入領域と不純物非注入領域の界面２Ａにおける段差はやはり観測されなくなる。
【００８１】
また、保護膜２５は、ポリシリコンやアモルファスシリコンといった半導体であってもよい。
【００８２】
（第２の実施形態）
本実施形態では、第１の実施形態における保護膜を省略した形態について説明する。
【００８３】
図４（ａ）〜（ｄ）および図５（ａ）〜（ｄ）は、第２の実施形態における半導体素子の製造方法を示す断面図である。ここでは、炭化珪素層１２に不純物注入を行ってｐ型ウェル領域１３を形成する工程について説明する。
【００８４】
まず、図４（ａ）に示す炭化珪素層１２を準備する。この炭化珪素層１２の上に、図４（ｂ）に示す工程で、第１の膜２６および第２の膜２７を堆積する。第１の膜２６はアルミニウムであり、その膜厚は約１００ｎｍである。第２の膜２７はＳｉＯ２ 膜であり、その膜厚は約２μｍである。
【００８５】
次に、図４（ｃ）に示す工程で、第２の膜２７の上にフォトレジスト２８を塗布し、図４（ｄ）に示す工程でフォトレジスト２８に対して露光を行ってパターニングし、１０μｍ以下の幅にする。
【００８６】
次に、図５（ａ）に示す工程で、フォトレジスト２８をマスクとしてＲＩＥによるドライエッチングを行う。ドライエッチングは、例えばＣＨＦ３とＯ２の混合ガスを導入して反応室内を０．６Ｐａの圧力に保ち、プラズマを発生させて行う。このとき、フォトレジスト２８は若干エッチングされるが、完全に除去されてしまわないように厚さをあらかじめ調整しておく。第２の膜２７であるＳｉＯ２膜はフォトレジスト２８がマスクとなってパターニングされる。ここで、第１の膜２６であるアルミニウムは、ＣＨＦ３とＯ２の混合ガスによるプラズマに対して耐性を有し、ほとんどエッチングされない。したがって、従来の半導体素子の製造方法に見られたようなオーバーエッチングや凸部が発生しない。
【００８７】
次に、図５（ｂ）に示す工程で、フォトレジスト２８を除去した後に、第２の膜２７をマスクとしてウェットエッチングを行うことにより、第１の膜２６をパターニングする。      
【００８８】
次に、図５（ｃ）に示す工程で、第２の膜２７および第１の膜２６をマスクとして４００度の温度で不純物注入を行うことにより、後にｐ型ウェル領域となる深さ８００ｎｍの不純物注入領域２９を形成する。炭化珪素への不純物注入は、不純物注入領域の結晶性を向上させるために室温ではなく炭化珪素を加熱した状態で行うのが好ましい。ここでは第１の膜２６としてアルミニウムを用いているので、アルミニウムが溶融しない温度まで基板を加熱することができる。
【００８９】
次に、図５（ｄ）に示す工程で、炭化珪素層１２の上の第１の膜２６、第２の膜２７をすべて除去する。これらはすべてバッファードフッ酸で除去可能である。
【００９０】
この後、高温活性化アニール（例えば１７００℃）により、注入された不純物が活性化されて、ｐ型ウェル領域（図示せず）が形成され、不純物注入領域と不純物非注入領域の界面２Ａに段差のない炭化珪素層１２の表面が得られる。
【００９１】
本実施形態では、不純物注入領域と不純物非注入領域との間の段差が小さくなり、不純物注入領域の下端部の深さも浅くなるので、移動度の低下および耐圧の低下を抑制することができる。また、ゲート絶縁膜の絶縁不良も防止することができる。
【００９２】
なお、本実施形態では、第１の膜２６としてアルミニウムを選択したが、炭素を含む膜を選択してもよい。例えば、炭素を含む膜として、スパッタ法、ＣＶＤ法などにより堆積されたカーボン膜（またはグラファイト膜、ダイヤモンドライクカーボン膜）を選択する。この場合、第１の膜２６をパターニングする図５（ｂ）に示す工程は行わず、図５（ａ）に示す工程の後に、フォトレジスト２８を除去して、図５（ｃ）に示す工程で、第１の膜２６を残したままで、不純物注入を行ってもよい。また、その後、第２の膜２７を除去し、第１の膜２６を残したまま、高温活性化アニール（例えば１７００℃）を行ってもよい。これにより、注入された不純物が活性化されると同時に、高温アニールによる表面荒れが抑制できる。なお、高温活性化アニール後に、例えば酸素プラズマ雰囲気に暴露することで、この第１の膜２６は容易に除去できる。除去後の表面においては注入された不純物が活性化されてｐ型ウェル領域（図示せず）が形成され、不純物注入領域と不純物非注入領域の界面２Ａにおける段差はやはり観測されなくなる。この場合は、不純物注入時の基板温度は４００℃よりも高く設定できる利点も併せ持つ。また、本実施形態では、第１の膜２６として、クロムまたはニクロムを選択してもよい。
【００９３】
なお、本実施形態では、第２の膜２７は、ＳｉＯ２膜等の絶縁体であってもよいし、ポリシリコン膜またはアモルファスシリコン膜などの半導体であってもよい。
【００９４】
（その他の実施形態）
なお、上述の説明では、半導体素子として蓄積型縦型ＭＯＳＦＥＴを用いて説明したが、本発明は、図６に示すような反転型縦型ＭＯＳＦＥＴ６０にも適用することができる。反転型ＭＯＳＦＥＴ６０は、チャネル層が形成されない点で図３に示す蓄積型ＭＯＳＦＥＴ１０と異なる。半導体素子６０の場合は、ｐ型ウェル領域１３と炭化珪素層１２との界面６Ａにおいて、表面の段差が緩和される。また、ソース領域１５とｐ型ウェル領域１３の界面６Ｂにおいても、表面の段差が緩和される。なお、ｐ型ウェル領域１３は、ｐ型の不純物が注入されているために、ｐ型不純物に対しては「不純物注入領域」といえるが、ｎ型の不純物は注入されていないので、ｎ型不純物に対しては「不純物非注入領域」となる。このように、本明細書中における「不純物注入領域」と「不純物非注入領域」は、注入される不純物の種類により分類され、かつ、不純物注入のプロセス毎に分類される。
【００９５】
また、本発明は、注入チャネル層を有する素子にも適用することができる。図７は、注入チャネル層を有する半導体素子の構造を示す断面図である。図７に示す半導体素子６１では、ソース領域１５、ｐウェル領域１３および炭化珪素層１２の上に、ｎ型の不純物が注入された注入チャネル層６２が設けられている。この場合には、注入チャネル層６２が設けられていない場合と同様に、ｐ型ウェル領域１３とｎ型炭化珪素層１２との境界６Ｃと、ｐ型ウェル領域１３とソース領域１５との境界６Ｄとの上の段差が緩和される。この構造において、上述したように「不純物注入領域」と「不純物非注入領域」とを、注入される不純物の種類およびプロセス毎に分類すると、界面６Ｃと界面６Ｄは、ともに「不純物注入領域」と「不純物非注入領域」の境界である。
【００９６】
また、図７と同様の構造で、注入チャネル層６２の部分が、エピタキシャル成長によって形成されたエピチャネル層であってもよいし、このエピチャネル層が、先に述べたデルタドープ層であってもよい。
【００９７】
また、本発明は、横型のＭＯＳＦＥＴにも適用することができる。図８は、横型ＭＯＳＦＥＴの構造を示す断面図である。
【００９８】
図８は、炭化珪素層を用いた一般的な蓄積型横型ＭＯＳＦＥＴを示す断面図である。図８に示すように、本実施形態の半導体素子７０は、半導体基板７１と、半導体基板７１の上に設けられ、濃度５×１０１5ｃｍ−３のアルミニウムを含む厚さ５μｍのｐ型炭化珪素層７２と、ｐ型炭化珪素層７２の上部のうちの中央部に設けられたｎ型のデルタドープ層であるチャネル層７４と、ｐ型炭化珪素層７２のうちチャネル層７４の両側方に位置する領域に設けられ、濃度約１×１０１9ｃｍ−３の濃度の窒素を含むソース領域７５ｓおよびドレイン領域７５ｄと、チャネル層７４の上からソース領域７５ｓおよびドレイン領域７５ｄのうちの端部の上に亘って設けられた厚さ約８０ｎｍのゲート絶縁膜７６と、ゲート絶縁膜７６の上に設けられたアルミニウムからなるゲート電極７７と、ソース領域７５ｓの上に設けられたニッケルからなるソース電極７８と、ドレイン領域７５ｄの上に設けられたニッケルからなるドレイン電極７９と、ｐ型炭化珪素層７２のうちソース領域７５ｓの外側方に位置する領域の上に設けられたベース電極７３とが設けられている。この構造のソース領域７５ｓおよびドレイン領域７５ｄを本発明の方法により形成すると、ソース領域７５ｓおよびドレイン領域７５ｄとｐ型炭化珪素層７２との間の界面７Ａにおける段差を小さくすることができる。
【００９９】
なお、図８は蓄積型横型ＭＯＳＦＥＴの構造を示すものであるが、本発明は、反転型横型ＭＯＳＦＥＴにも適用することができる。反転型横型ＭＯＳＦＥＴは、チャネル層７４を有していない他は、図８に示す構造と同様の構造を有する。
【０１００】
なお、図８に示す構造において、チャネル層７４が、ソース領域７５ｓおよびドレイン領域７５ｄの上に形成されていてもよい。
【０１０１】
ここで、図８に示す構造では、ソース領域７５ｓおよびドレイン領域７５ｄの間隔がチャネル長Ｌとなる。以下に、このチャネル長Ｌを変化させたときに、ＭＯＳＦＥＴのチャネル移動度がどのように変化するかを調べた結果について説明する。移動度は図８の蓄積型横型ＭＯＳＦＥＴの素子形態で算出した。
【０１０２】
ここでは比較のために、本発明の方法を用いて形成した蓄積型横型ＭＯＳＦＥＴ（図８における界面７Ａの段差が従来より小さい素子（素子Ａと呼ぶ））と、従来のように界面７Ａにおいて段差が大きい蓄積型横型ＭＯＳＦＥＴ（素子Ｂと呼ぶ）を作製し、ゲート電圧に対する電界効果移動度のピーク値で比較した。素子Ｂでは、チャネル長Ｌを小さくするのに伴って、電界効果移動度が急激に低下するのに対し、素子Ａでは、チャネル長Ｌが小さくなっても電界効果移動度の低下は抑制される。両者の電界効果移動度の低下の度合いは、チャネル長Ｌが３ミクロンより小さい領域で顕著に異なるようになり、チャネル長Ｌが２ミクロン以下の場合には、素子Ａの方が素子Ｂよりも大きな移動度と低い抵抗を有するという効果が大きく現れる。これは、ソース領域およびドレイン領域における界面７Ａにおける段差に起因する現象であり、Ｌが小さくなると、二つの段差に挟まれたゲート領域が影響を受けやすくなるためであると考えられる。
【０１０３】
なお、上記のチャネル長については、他の素子形態でも同様のことが言え、図３に示す界面１Ａ、１Ｂ、図６に示す６Ａ、６Ｂ、６Ｃ、６Ｄおよび図７に示す７Ａにおいて、チャネル長Ｌが２ミクロン以下の場合に、特に、移動度の向上と抵抗値の低減といった効果が大きくなる。
【０１０４】
また、本発明を適用することができる素子としては、上述したものの他にも、不純物注入領域と不純物非注入領域を有する半導体素子であれば、ＭＥＳＦＥＴ、ＭＩＳＦＥＴ、ＩＧＢＴなどでもよい。もちろん、不純物注入領域と不純物非注入領域の界面に段差を形成しないことが好ましい（または、その段差が１０ｎｍ以下である）構造を含む半導体素子であれば他の素子形態であっても差し支えない。
【０１０５】
なお、以上では、半導体基板が４Ｈ−ＳｉＣの場合で説明したが、他の基板でも構わない。例えば、Ｓｉ基板上に炭化珪素がヘテロエピタキシャル成長されているような場合であっても構わない。
【０１０６】
また、不純物が注入される半導体の例として、４Ｈ−ＳｉＣで説明したが、他の６Ｈ−ＳｉＣや１５Ｒ−ＳｉＣ、３Ｃ−ＳｉＣなど他のポリタイプでも構わないし、炭化珪素以外の半導体であっても、ワイドバンドギャップを有する半導体ならば差し支えない。ワイドギャップ半導体では、高温不純物注入が効果的であるためである。もちろん半導体基板の面方位やオフカット方向は特に限定しない。
【０１０７】
また、本発明の第１の実施形態では、第１の膜２６としてアルミニウム、炭素を含む膜、クロムまたはニクロムを選択し、第２の膜２７としてＳｉＯ２膜等の絶縁体や、ポリシリコン膜またはアモルファスシリコン等の半導体からなる膜を選択した。しかしながら、本発明では、それぞれの膜の密着性が高く、かつ、図２（ａ）に示す工程におけるエッチングレートが第１の膜２６よりも第２の膜２７の方が高ければ、上述の組み合わせによらず、第１の膜および第２の膜は、金属、炭素を含む膜、絶縁体または半導体からなり、第２の膜として選択された膜のエッチング速度が第１の膜のエッチング速度よりも大きければよい。例えば、第１の膜２６としてＳｉＯ２膜などの絶縁体、第２の膜２７としてシリコン系の膜（例えばポリシリコンやアモルファスシリコンなどの半導体）を選択し、第２の膜２７をＨＢｒや塩素系ガス（ＨＣｌやＣｌ２など）の混合ガスでエッチングした場合にも同様の効果が得られ、第２の膜２７のエッチングに対して第１の膜２６はエッチングされにくい。また、第１の膜２６を絶縁体または半導体からなる膜から選択し、第２の膜を炭素を含む膜、金属から選択してもよい。また、保護膜２５、第１の膜２６、第２の膜２７のそれぞれが単層ではなく多層構造であっても差し支えない。
【０１０８】
同様に、第２の実施形態においても、第１の膜２６を絶縁体または半導体からなる膜から選択し、第２の膜を炭素を含む膜または金属から選択してもよいし、第１の膜および第２の膜が、金属、炭素を含む膜、絶縁体または半導体からなる膜のうちの相異なる膜から選択され、第２の膜として選択された膜のエッチング速度が第１の膜のエッチング速度よりも大きければよい。
【０１０９】
また、本発明の半導体素子は、上述した各実施形態においては、各々、逆の導電型を有して半導体素子を構成しても、同様の効果を発揮することができる。
【０１１０】
また、本発明の半導体素子においては、電極材料としてニッケルやアルミニウムを用いたが、それらの材料に限定されるものではないし、電極を積層構造にしていてもかまわない。
【０１１１】
また、本発明の半導体素子およびその形成方法においては、実施の形態で示した方法以外の方法であってももちろんかまわないし、特に指定しない限り、説明に用いたプロセスの条件やガス種に制限されることはなく、他の条件であってももちろんかまわない。
【０１１２】
もちろん、本発明の半導体素子およびその形成方法においては、発明の範囲内における基本構造が異ならない限りの種々の変形が可能である。
【産業上の利用可能性】
【０１１３】
本発明にかかる半導体素子およびその製造方法では、不純物注入領域と不純物非注入領域の界面における段差を低くすることができるため、移動度低下および耐圧低下を抑制することができる。したがって、本発明の半導体素子は、省エネを実現するパワーデバイスとして特に産業上の利用可能性は高い。
【図面の簡単な説明】
【０１１４】
【図１】（ａ）〜（ｄ）は、第１の実施形態における半導体素子の製造方法を示す断面図である。
【図２】（ａ）〜（ｄ）は、第１の実施形態における半導体素子の製造方法を示す断面図である。
【図３】本発明の第１の実施形態における半導体素子（ＳｉＣを用いたＭＯＳＦＥＴ）のユニットセルの構造を示す断面図である。
【図４】（ａ）〜（ｄ）は、第２の実施形態における半導体素子の製造方法を示す断面図である。
【図５】（ａ）〜（ｄ）は、第２の実施形態における半導体素子の製造方法を示す断面図である。
【図６】反転型ＭＯＳＦＥＴの構造を示す断面図である。
【図７】注入チャネル層を有する半導体素子の構造を示す断面図である。
【図８】炭化珪素層を用いた一般的な横型蓄積型ＭＯＳＦＥＴを示す断面図である。
【図９】従来におけるＳｉＣを用いた一般的なＭＯＳＦＥＴのユニットセルを示す断面図である。
【図１０】従来の半導体素子の製造方法のうち不純物注入に関するプロセスを説明する図である。
【図１１】従来の半導体素子の製造方法のうち不純物注入に関するプロセスを説明する図である。
【図１２】（ａ）〜（ｃ）は、従来の方法で炭化珪素層に不純物注入を行った場合に、不純物注入領域と不純物非注入領域との境界部分に段差が生じる理由を説明するための模式図である。
【符号の説明】
【０１１５】
１０    半導体素子
１１    半導体基板
１２    炭化珪素層
１３    ｐ型ウェル領域
１４    チャネル層
１５    ソース領域
１６    ゲート絶縁膜
１７    ゲート電極
１８    ソース電極
１９    ドレイン電極
２０    上部配線電極
２１    層間絶縁膜
２５    保護膜
２６    第１の膜
２７    第２の膜
２８    フォトレジスト
２９    不純物注入領域
３０    不純物非注入領域
６０    半導体素子
６１    半導体素子
６２    注入チャネル層
７０    半導体素子
７１    半導体基板
７２    ｐ型炭化珪素層
７３    ベース電極
７４    チャネル層
７５ｓ  ソース領域
７５ｄ  ドレイン領域
７６    ゲート絶縁膜
７７    ゲート電極
７８    ソース電極
７９    ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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