(57)【要約】【課題】  製造が容易であり、かつ低い電力損失のマイクロストリップ線路を実現する。【解決手段】  第１の基板に線路パターンとなる導体膜を形成し、第２の基板に接地パターンとなる導体膜を形成し、前記第１の基板と第２の基板とを、前記線路パターンと接地パターンとを対向させて、所定の厚さのスペーサを介して積層し、前記線路パターンと接地パターンとによってストリップ線路を構成する。また、その製造方法については、所定の厚さを有する複数のリードがフレームによって一体化されているリードフレームの前記リードに前記第１の基板を接続し、前記第１の基板の外形に合わせて前記リードフレームのリードを切断し、前記第１の基板の線路パターンと第２の基板の接地パターンとを対向させて、前記リードを前記第２の基板に接続し、前記第１の基板と第２の基板とを前記リードを介して積層する。【選択図】        図３
2005197926.tif 000002
【特許請求の範囲】
【請求項１】
第１の基板に線路パターンとなる導体膜を形成し、第２の基板に接地パターンとなる導体膜を形成し、前記第１の基板と第２の基板とを、前記線路パターンと接地パターンとを対向させて、所定の厚さのスペーサを介して積層し、前記線路パターンと接地パターンとによってストリップ線路を構成することを特徴とする高周波モジュール。
【請求項２】
前記スペーサとしてリードを用いることを特徴とする請求項１に記載の高周波モジュール。
【請求項３】
前記第１の基板が多層基板であり、線路パターンが形成された層以外の層では前記線路パターンの形成された領域に接地用の導体膜を形成しないことを特徴とする請求項１又は請求項２に記載の高周波モジュール。
【請求項４】
前記第１の基板に半導体チップを実装することを特徴とする請求項１乃至請求項３の何れか一項に記載の高周波モジュール。
【請求項５】
第１の基板に線路パターンとなる導体膜を形成し、第２の基板に接地パターンとなる導体膜を形成し、
所定の厚さを有する複数のリードがフレームによって一体化されているリードフレームの前記リードに前記第１の基板を接続する工程と、
前記第１の基板の外形に合わせて前記リードフレームのリードを切断する工程と、
前記第１の基板の線路パターンと第２の基板の接地パターンとを対向させて、前記リードを前記第２の基板に接続し、前記第１の基板と第２の基板とを前記リードを介して積層する工程とを有し、
前記線路パターンと接地パターンとによってストリップ線路を構成することを特徴とする高周波モジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波モジュール及びその製造方法に関し、特に、マイクロストリップ線路を有する高周波モジュールに適用して有効な技術に関するものである。
【背景技術】
【０００２】
現在マイクロ波等の高周波用のトランジスタは、高周波化、高出力化が進んでおり、様々な通信機器に実装されて広く使われている。特に、携帯電話等の移動体通信用端末および基地局に用いられる高出力アンプでは、インピーダンスの整合をはかるための整合回路等と半導体装置とを基板に一体化してパワーアンプモジュールとした構成が主流となっている。
【０００３】
前記整合回路の一部である伝送線路としては、コプレーナ線路や同軸線路など様々な線路が用いられているが、高周波用ハイブリッド半導体装置では、マイクロストリップ線路が通常は用いられている。
【０００４】
携帯電話用パワーアンプモジュールの整合回路では、伝送線路としてマイクロストリップ線路が用いられており、このマイクロストリップ線路は、図１に斜視図を示すように、多層基板１を構成する一の導体層にストリップ導体の線路パターン２を形成し、他の導体層に平面導体の接地パターン３を形成して、多層基板１の主面に対して伝送線路を形成している。なお、図１では、説明のために、多層基板１の絶縁層を透過させて図示した。
【０００５】
従来の内部整合回路を内蔵した半導体装置に関しては、例えば、下記特許文献１、非特許文献１に開示されている。
【０００６】
【特許文献１】特開平９−１１６０９１号公報
【０００７】
【非特許文献１】H・A・Wheeler，”Transmission-line properties of a strip on a dielectric sheet of a plane”，IEEE Trans.Microwave Theory and Tech.,Vol.MTT-25,pp.631-647，Aug.1977
【発明の開示】
【発明が解決しようとする課題】
【０００８】
携帯電話用パワーアンプモジュールでは、電力負荷効率の向上が最も重要な課題であり、このためパワーアンプモジュールの出力整合回路では、電力損失を低減する必要がある。このため、出力段の整合回路に用いる伝送線路は高い電力を低い電力損失で伝送する必要がある。
【０００９】
伝送線路での電力損失は大きく分けて輻射損、導体損及び誘電体損の３つに分類される。出力整合回路の一部であるマイクロストリップ線路を構成する誘電体の比誘電率を低減させることで、電力損失の一部である誘電体損を低減することが可能になる。そのためには、前述したマイクロストリップ線路を構成する多層基板の誘電率を低減しなければならない。
【００１０】
最も低い誘電率を有する誘電体は真空であるので、図２に斜視図を示すように、接地パターンと線路パターンとの間の誘電体を中空とした場合に誘電体損は最小となる。しかし誘電体を中空とした構造の多層基板は、構造が複雑となるため作成することは困難である。
【００１１】
本発明の課題は、これらの問題点を解決し、製造が容易であり、かつ低い電力損失のマイクロストリップ線路を実現することが可能な技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
第１の基板に線路パターンとなる導体膜を形成し、第２の基板に接地パターンとなる導体膜を形成し、前記第１の基板と第２の基板とを、前記線路パターンと接地パターンとを対向させて、所定の厚さのスペーサを介して積層し、前記線路パターンと接地パターンとによってストリップ線路を構成する。
【００１３】
また、その製造方法については、第１の基板に線路パターンとなる導体膜を形成し、第２の基板に接地パターンとなる導体膜を形成し、所定の厚さを有する複数のリードがフレームによって一体化されているリードフレームの前記リードに前記第１の基板を接続する工程と、前記第１の基板の外形に合わせて前記リードフレームのリードを切断する工程と、前記第１の基板の線路パターンと第２の基板の接地パターンとを対向させて、前記リードを前記第２の基板に接続し、前記第１の基板と第２の基板とを前記リードを介して積層する工程とを有し、前記線路パターンと接地パターンとによってストリップ線路を構成する。
【発明の効果】
【００１４】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、接地パターンと線路パターンの間の誘電体を中空としたマイクロストリップ線路を形成することができるという効果がある。
（２）本発明によれば、上記効果（１）により、マイクロストリップ線路の誘電体損を最小とすることができるという効果がある。
（３）本発明によれば、上記効果（２）により、パワーアンプモジュールの出力整合回路の一部であるマイクロストリップ線路に適用することにより、マイクロストリップ線路の誘電体損を低減することでパワーアンプモジュールの電力負荷効率を向上させることができるという効果がある。
（４）本発明によれば、上記効果（３）により、パワーアンプモジュールの出力電力を向上させることができるという効果がある。
（５）本発明によれば、中空構造が複雑とならないため、作成が容易であるという効果がある。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１６】
図３は、本発明の一実施の形態である高周波モジュールのマイクロストリップ線路を示す斜視図である。本実施の形態では、第１の基板が多層基板とし、第２の基板を配線基板とし、説明のために、多層基板の絶縁層を透過させて図示している。
【００１７】
このマイクロストリップ線路では、多層基板１に線路パターン２となる導体膜を形成し、配線基板４に接地パターン３となる導体膜を形成し、線路パターン２と接地パターン３とを対向させて、多層基板１と配線基板４とを、スペーサとなる所定の厚さ（０．３ｍｍ〜０．４ｍ）のリード５を介して積層し、前記線路パターン２と接地パターン３とによってマイクロストリップ線路を構成している。
【００１８】
このため、リード５の厚さによって、多層基板１と配線基板４との間に空隙が生じ、伝送線路の電力はこの空隙を伝播する。即ち、本実施の形態のマイクロストリップ線路は、線路パターン２と接地パターン３との間が中空となり、その比誘電率εが１となっているので、誘電体損が低くなり、電力損失を低減させることができる。
【００１９】
本発明の伝送線路をパワーアンプモジュールの出力整合回路の伝送線路に用いることによって、従来技術に比べて電力損失が低減されて効率よく出力電力が得られるため、より大きな出力電力を得ることができる。
【００２０】
なお、多層基板１の導体層について、線路パターン２が形成された層以外の導体層では線路パターン２の形成された領域に接地用の導体膜を形成しない構成が望ましい。接地用の導体膜を形成した場合には、この導体膜と線路パターン２とによって、部分的に通常のマイクロストリップ線路と同様の構造になり、電力損失が増加してしまう。
【００２１】
続いて、この半導体装置の製造方法について、図４乃至図１５を用いて工程毎に説明する。
図４は本発明の一実施の形態であるマイクロストリップ線路に用いられる多層基板１を示す斜視図であり、図５はその多層基板１を示す平面図であり、図６は、図５中のａ‐ａ線に沿った縦断面図である。
【００２２】
この多層基板１では、アルミナ或いはガラスセラミックス等を用いた薄板状の絶縁層６と銅或いは銀等を用いた金属薄膜の導体層とを交互に積層して構成され、前記導体層によって線路パターン２が形成されており、同層の導体層によってリード５を接続するためのパッド７が、線路パターン２と平行する辺縁に３箇所ずつ形成されている。パッド７は、実装時に多層基板１に無理な応力がかからないように、多層基板１の周囲に適切に配置するのが望ましい。
【００２３】
図７は、本発明の一実施の形態であるマイクロストリップ線路に用いられる多層基板１をリードフレームに取り付けた状態を示す平面図であり、図８は、図７中のａ‐ａ線に沿った縦断面図である。
【００２４】
リードフレームは、銅あるいはニッケル−鉄合金などが用いられ、０．３ｍｍ〜０．４ｍ程度の所定の厚さを有する複数のリード５がフレーム８によって一体化されており、このリード５に多層基板１の線路パターン２の端部及びパッド７を銀ロウもしくは黄銅ロウなどによるロウ付け、或いは融点３００℃程度の高融点ハンダによるハンダ付けにより接続し、多層基板１をリードフレームに取り付ける。
【００２５】
リードフレームに多層基板１にリード５を接続した後に、多層基板の外形に合わせてリードを切断し、フレーム８からリード５を切り離す。図９は、多層基板１に取り付けたリードフレームのリード５を切断した状態を示す斜視図であり、図１０は、その状態を示す平面図であり、図１１は、図１０中のａ‐ａ線に沿った縦断面図である。
【００２６】
フレーム８を切り離すことによって、多層基板１のパッド７及び線路パターン２上にリードフレームのリード５が、夫々独立して接続されている。リード５を切断した後に、リード５には、配線基板４との接続のために、下地ニッケルメッキ及び金メッキ処理を行なう、或いはハンダメッキ処理を行ない、ハンダ濡れ性を向上させておく。
【００２７】
図１２は、本発明の一実施の形態であるマイクロストリップ線路に用いられる配線基板４を示す平面図である。
【００２８】
この配線基板４では、ガラスエポキシ等を用いた薄板状の絶縁層９の表面に銅或いは銀等を用いた金属薄膜の導体層を形成し、前記導体層によって接地パターン３が形成されており、同層の導体層によって線路パターン２の両端と接続するための端子１０が形成されている。
【００２９】
図１３は、配線基板４にリード５を介して多層基板１を取り付けた状態を示す斜視図であり、図１４は、その状態を示す平面図であり、図１５は、図１４中のａ‐ａ線に沿った縦断面図である。
【００３０】
パッド７に接続されたリード５を配線基板４の接地パターン３に接続し、線路パターン２に接続されたリード５を配線基板４の端子１０に接続し、多層基板１の線路パターン２と配線基板４の接地パターン３とを対向させて、多層基板１と配線基板４とをリード５を介して積層し、線路パターン２と接地パターン３とによってマイクロストリップ線路を構成する。
【００３１】
本実施の形態の高周波モジュールでは、多層基板１の実装状態で、線路パターン２と接地パターン３の間には、リード５の厚みに相当する高さ（０．３ｍｍ〜０．４ｍｍ）の空隙を形成してマイクロストリップ線路を構成することが可能であり、中空構造が複雑とならないため、作成が容易である。
【００３２】
図１６は、前述したマイクロストリップ線路を組み込んだ携帯電話用パワーアンプモジュールの構成を示す全体回路図であり、この携帯電話用パワーアンプモジュールでは、
半導体チップには入力整合回路、バイアス回路及び増幅用のトランジスタで構成されるパワーアンプ回路が配置されており、直列キャパシタを介してこの半導体チップに入力した信号は、増幅されて半導体チップから出力し、出力整合回路を通って出力されている。出力整合回路は、２つのマイクロストリップ線路を直列に接続し、マイクロストリップ線路と接地間には並列キャパシタが接続されている。
【００３３】
図１７は、図１６に示す回路の構成要素を示す縦断面図である。多層基板１では、アルミナ或いはガラスセラミックス等を用いた絶縁層６と銅或いは銀等を用いた金属薄膜の導体層１１とを交互に積層して４層の配線が構成され、各層の配線はビア配線によって接続され、出力整合回路、配線及びキャパシタが配置されている。配線の一部としてスパイラルインダクタを配置してもよい。
【００３４】
最下層の導体層には、マイクロストリップ線路の線路パターン２が形成されており、同層の導体層によってリード５を接続するためのパッド７が形成され、マイクロストリップ線路の線路パターン２の直上には導体層は配置しない。
【００３５】
多層基板１の最下層の導体層１１ａには、厚みを０．０８ｍｍ〜０．１５ｍｍ程度に薄型化した半導体チップ１２がバンプ電極１３を介してフリップチップ実装されており、半導体チップ１２上方の導体層１１ｂ，１１ｃ及びビア配線１４によって構成した伝熱経路を経由して最上層の導体層１１ｄが放熱板として機能している。なお、多層基板１の最上層の全面は保護絶縁膜１５によって覆われている。
【００３６】
配線基板４には、ガラスエポキシ等を用いた絶縁層９の表面に銅或いは銀等を用いた金属薄膜の導体層を形成し、前記導体層によって接地パターン３が形成されており、同層の導体層によってモジュールの出力端子１６が形成され、パッド７が、リード５を介して、配線基板４の接地パターン３或いは出力端子１６に接続されている。
【００３７】
リード５と多層基板１の導体膜との間に誘電体膜１７を介在させることによって、この部分を並列キャパシタとして機能させることができる。例えばＢＳＴやＳＴＯなどのペロブスカイト系の強誘電性材料を、ゾルゲル法などによって、多層基板１の導体パターンにスピン塗布し、厚さがおよそ１０μｍで比誘電率が２００程度の絶縁性薄膜を形成した場合には、２００ｐＦ／ｍｍ２程度の容量値のキャパシタを形成することができる。仮にリード７が０．４ｍｍ□であれば、容量値が３２ｐＦのキャパシタとなる。なお、誘電体膜１７は、配線基板４の導体層に形成することも可能である。
【００３８】
このモジュールでは、マイクロストリップ線路を構成する多層基板１の線路パターン２と配線基板４の接地パターン３との間は中空となっており、比誘電率がほぼ１であるので、このマイクロストリップ線路の誘電体損は最小の値であり、電力損失が低い。パワーアンプモジュールの重要な特性である電力負荷効率および出力電力は、出力整合回路の特性に深く依存している。出力整合回路の−部であるマイクロストリップ線路の電力損失を低減することで、電力を大きく損失することなく高周波信号が出力され、パワーアンプモジュールの電力負荷効率および出力電力は向上する。
【００３９】
今後も使用周波数の高周波数化は進められるので、０．５〜５ＧＨｚ帯のマイクロ波周波数帯に用いられ、パッケージ内にマイクロストリップ線路の必要となる高周波用ハイフリッド半導体装置に、高い出力電力および低い電力損失の求められる場合に、本発明は大きな効果を発揮する。
【００４０】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００４１】
【図１】従来のマイクロストリップ線路を示す斜視図である。
【図２】接地パターンと線路パターンとの間の誘電体を中空としたマイクロストリップ線路を示す斜視図である。
【図３】本発明の一実施の形態であるマイクロストリップ線路を示す斜視図である。
【図４】本発明の一実施の形態であるマイクロストリップ線路に用いられる多層基板を示す斜視図である。
【図５】本発明の一実施の形態であるマイクロストリップ線路に用いられる多層基板を示す平面図である。
【図６】図５中のａ‐ａ線に沿った縦断面図である。
【図７】本発明の一実施の形態であるマイクロストリップ線路に用いられる多層基板をリードフレームに取り付けた状態を示す平面図である。
【図８】図７中のａ‐ａ線に沿った縦断面図である。
【図９】多層基板に取り付けたリードを切断した状態を示す斜視図である。
【図１０】多層基板に取り付けたリードを切断した状態を示す平面図である。
【図１１】図１０中のａ‐ａ線に沿った縦断面図である。
【図１２】本発明の一実施の形態であるマイクロストリップ線路に用いられる配線基板を示す平面図である。
【図１３】配線基板にリードを介して多層基板を取り付けた状態を示す斜視図である。
【図１４】配線基板にリードを介して多層基板を取り付けた状態を示す平面図である。
【図１５】図１４中のａ‐ａ線に沿った縦断面図である。
【図１６】携帯電話用パワーアンプモジュールの構成を示す全体回路図である。
【図１７】図１６に示す回路の構成要素を示す縦断面図である。
【符号の説明】
【００４２】
１…多層基板、２…線路パターン、３…接地パターン、４…配線基板、５…リード、６，９…絶縁層、７…パッド、８…フレーム、１０…端子、１１，１１ａ，１１ｂ，１１ｃ，１１ｄ…導体層、１２…半導体チップ、１３…バンプ電極、１４…ビア配線、１５…保護絶縁膜、１６…出力端子、１７…誘電体膜
【図１】
2005197926.tif 000003
【図２】
2005197926.tif 000004
【図３】
2005197926.tif 000005
【図４】
2005197926.tif 000006
【図５】
2005197926.tif 000007
【図６】
2005197926.tif 000008
【図７】
2005197926.tif 000009
【図８】
2005197926.tif 000010
【図９】
2005197926.tif 000011
【図１０】
2005197926.tif 000012
【図１１】
2005197926.tif 000013
【図１２】
2005197926.tif 000014
【図１３】
2005197926.tif 000015
【図１４】
2005197926.tif 000016
【図１５】
2005197926.tif 000017
【図１６】
2005197926.tif 000018
【図１７】
2005197926.tif 000019