(57)【要約】【課題】  配線層の総数を増やすことなく所要の配線の引き出しを行えるようにし、パッケージの厚みを小さくすると共に、製造コストの低減化に寄与することができる「半導体装置及びその製造方法」を提供すること。【解決手段】  配線基板２０の内部にチップ３０が実装された半導体装置１０において、チップ３０は、該チップ上の保護膜３２の開口部から露出している電極パッド３１に電気的に接続されて所要の形状に配線された配線層３３を有し、配線基板２０は、チップ３０の配線層３３に電気的に接続されて所要の形状に配線された配線層２７ａを有している。チップ３０上の配線層３３における配線と、配線基板２０上の配線層２７ａにおける配線とは、それぞれ個別に、かつ両者間に有機的な関係を保って引き出されている。【選択図】  図１
2005311240.tif 000002
【特許請求の範囲】
【請求項１】
配線基板の内部にチップが実装されたパッケージ構造を有する半導体装置であって、
前記チップが、該チップ上の保護膜の開口部から露出している電極パッドに電気的に接続されて該保護膜上に所要の形状に配線された配線層を有し、
前記配線基板が、前記チップ上の前記配線層に電気的に接続されて該配線基板上に所要の形状に配線された配線層を有し、
前記チップ上の配線層における配線と、前記配線基板上の配線層における配線とが、それぞれ個別に、かつ両者間に有機的な関係を保って引き出されていることを特徴とする半導体装置。
【請求項２】
前記チップ上の配線層は、該配線層における各配線の延在している部分上にそれぞれパッドを含むように形成され、該パッドは、前記チップの配線層が形成されているエリア内で絶縁層を厚さ方向に貫通して形成されたビアホールを介して、前記配線基板上の配線層における対応する配線に電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記配線基板上の配線層のパッドを露出させて当該配線層上に保護膜が形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
ウエハレベルパッケージング技術を用いて、所要の形状に配線された配線層を有するチップを作製する工程と、
絶縁性基材の一方の面に、前記チップの配線層が形成されている側と反対側の面を該絶縁性基材側に向けて当該チップを実装する工程と、
前記絶縁性基材の両面に、前記チップを覆ってそれぞれ絶縁層を形成する工程と、
前記チップが実装されている側の絶縁層の、前記チップの配線層のパッドが形成されている部分に対応する位置に、該パッドに達するようにビアホールを形成する工程と、
前記ビアホールの内部を含めて所要の形状に配線された配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
前記配線層を形成する工程の後に、該配線層のパッドが露出するように該配線層及び前記絶縁層を覆って保護膜を形成する工程を含むことを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置を製造する技術に係り、特に、配線基板の内部に半導体素子や電子部品等のチップを実装したパッケージ構造を有する半導体装置及びその製造方法に関する。
【０００２】
以下の記述では、配線基板の内部にチップを実装した半導体装置を、便宜上、「チップ内蔵パッケージ」とも呼ぶことにする。
【背景技術】
【０００３】
近年、プリント配線基板は軽量化が要求され、かつ、小型・多ピン化されたＢＧＡ（ボール・グリッド・アレイ）やＰＧＡ（ピン・グリッド・アレイ）、ＣＳＰ（チップ・サイズ・パッケージ）等を搭載するため、配線の微細化及び高密度化が要求されている。しかし、従来のプリント配線基板はビアホールの形成に多くの面積を必要としていたため、設計の自由度が制限され、配線の微細化が困難であった。そこで、近年実用化が進んできたのが、ビルドアップ法を用いたプリント配線基板（ビルドアップ多層配線基板）である。このビルドアップ多層配線基板は、層間絶縁層の材料とビアホール形成のプロセスの組合せにより多種類のものが作製可能であり、その基本的なプロセスは、絶縁層の形成、絶縁層における層間接続のためのビアホールの形成、ビアホールの内部を含めた導体層（パターン形成された配線、パッド等）の形成を順次繰り返しながら導体層を積み上げていくものである。このようなビルドアップ法によって得られた多層配線基板では、集積度等が進展した半導体素子（チップ）でも搭載することが可能である。
【０００４】
その一方で、半導体装置の高集積化及び高機能化を図る手法として、基板内に半導体素子（チップ）を内蔵し、あるいは積層して所要の回路ブロックを形成するよう意図されたパッケージ構造が提案されている。このパッケージ構造では、チップが基板内に埋め込み実装されているので、チップを基板の表面に実装するタイプのものと比べて、実装後のパッケージ全体の厚みを小さくできるというメリットがある。
【０００５】
かかるパッケージ構造を有する半導体装置（チップ内蔵パッケージ）において内蔵チップからの配線の引き出しを行う場合、従来の技術では、チップをパッケージ内に実装した後、当該チップの電極パッド上に形成したチップ接続用のビアホールを介して当該チップからパッケージ上の配線層に接続し、パッケージ上で配線の引き出し（再配線）を行い、さらに、この引き出した配線に電気的に接続されるようにしてパッケージ裏面の外部接続端子が接合されるパッド（外部端子用パッド）まで配線を引き回すようにしていた。
【０００６】
上記のチップ内蔵パッケージに関連する技術としては、例えば、特許文献１に記載されるように、コア基板上に絶縁層を介して配線パターンが形成された半導体装置において、配線パターンが形成された内層に、絶縁層の厚さよりも薄い半導体素子をフリップチップ接続により当該配線パターンと電気的に接続させて搭載するようにしたものがある。
【特許文献１】特開２００１−１７７０４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように従来のチップ内蔵パッケージ（半導体装置）では、チップをパッケージ内に実装した状態でパッケージ上で当該チップからの配線の引き出し（再配線）を行い、さらにパッケージ裏面の外部端子用パッドまで配線を引き回すようにしていた。
【０００８】
この場合、内蔵チップの電極パッド（チップパッド）とパッケージの外部端子用パッドは、通常、顧客の指定通りのパッドを相互に結ぶ必要があり、その際、顧客が指定するデザイン（レイアウト）によっては、各チップパッドとパッケージの各外部端子用パッドとを接続する各々の配線が同じ配線層内で互いにクロスするといった不都合が起こり得る。つまり、同じ配線層（１層）で必ずしも所要の配線の引き出しを行うことができない場合があった。
【０００９】
このような場合に、従来の技術において一般的に行われている方法として、パッケージの配線層を１層増やし、クロスしていた部分の配線の何本かをその増設した配線層内で引き回すことで、各配線の立体交差が可能になるようにする方法がある。
【００１０】
しかしながら、この方法では、配線層だけではなくその層間絶縁層も増設する必要があるため、その分、パッケージ全体としての厚みが大きくなり、また、そのためにパッケージの製造工程も増えるため、製造コストが高くなるといった課題があった。
【００１１】
本発明は、かかる従来技術における課題に鑑み創作されたもので、配線層の総数を増やすことなく所要の配線の引き出しを行えるようにし、パッケージの厚みを小さくすると共に、製造コストの低減化に寄与することができる半導体装置（チップ内蔵パッケージ）及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上述した従来技術の課題を解決するため、本発明の一形態によれば、配線基板の内部にチップが実装されたパッケージ構造を有する半導体装置であって、前記チップが、該チップ上の保護膜の開口部から露出している電極パッドに電気的に接続されて該保護膜上に所要の形状に配線された配線層を有し、前記配線基板が、前記チップ上の前記配線層に電気的に接続されて該配線基板上に所要の形状に配線された配線層を有し、前記チップ上の配線層における配線と、前記配線基板上の配線層における配線とが、それぞれ個別に、かつ両者間に有機的な関係を保って引き出されていることを特徴とする半導体装置が提供される。
【００１３】
この形態に係る半導体装置によれば、配線の引き出しを行う配線層を、内蔵するチップ上の配線層と配線基板上の配線層とに分けて、それぞれ個別に、かつ両者間に有機的な関係を保って配線の引き出し（再配線）を行うようにしている。つまり、従来のようにチップをパッケージ（配線基板）に内蔵した後にパッケージ上で当該チップからの配線の引き出しを行うのではなく、チップと配線基板とに分けた状態で、それぞれ所要の形状に配線を行うようにしているので、配線層の総数を増やすことなく所要の配線の引き出しを行うことができる。言い換えると、従来の技術では同じ配線層内で配線がクロスしないようにするために配線層を１層増やす必要があったが、本発明ではその必要がないので、従来形のものと比べて配線層の総数を１層減らすことができる。
【００１４】
その結果、実装後の半導体装置（チップ内蔵パッケージ）全体の厚みを相対的に小さくすることができ、製造コストの低減化に寄与することができる。
【００１５】
また、本発明の他の形態によれば、ウエハレベルパッケージング技術を用いて、所要の形状に配線された配線層を有するチップを作製する工程と、絶縁性基材の一方の面に、前記チップの配線層が形成されている側と反対側の面を該絶縁性基材側に向けて当該チップを実装する工程と、前記絶縁性基材の両面に、前記チップを覆ってそれぞれ絶縁層を形成する工程と、前記チップが実装されている側の絶縁層の、前記チップの配線層のパッドが形成されている部分に対応する位置に、該パッドに達するようにビアホールを形成する工程と、前記ビアホールの内部を含めて所要の形状に配線された配線層を形成する工程とを含むことを特徴とする半導体装置の製造方法が提供される。
【００１６】
この形態に係る半導体装置の製造方法によれば、ウエハレベルパッケージング技術を用いてあらかじめ別工程で配線を施したチップを作製しておき、配線基板（パッケージ）を作製する工程の途中で当該チップを埋め込み実装するようにしている。すなわち、上記の形態に係る半導体装置と同様に、チップと配線基板とに分けた状態でそれぞれ所要の形状に配線を行うようにしているので、配線層の総数を増やすことなく所要の配線の引き出しを行うことができると共に、実装後の半導体装置全体の厚みを小さくすることができる。また、従来のように配線層（及び層間絶縁層）の増設に伴うパッケージの製造工程が増えることもないため、製造コストの更なる低減化に寄与することができる。
【００１７】
本発明の他の構成上の特徴及びそれによって得られる利点については、以下に記述する詳細な実施の形態を参照しながら説明する。
【発明を実施するための最良の形態】
【００１８】
図１は本発明の一実施形態に係る半導体装置（チップ内蔵パッケージ）の構成を断面図の形態で模式的に示したものである。
【００１９】
本実施形態に係る半導体装置１０は、パッケージとして供される配線基板２０と、この配線基板（パッケージ）２０内に埋め込み実装された半導体素子（シリコン（Ｓｉ）チップ）３０とによって構成されている。配線基板（パッケージ）２０において、２１は本パッケージのコア基板としての絶縁性基材（例えば、ガラス布にエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂を含浸させたもの）、２２ａ，２２ｂはコア基板２１の両面にそれぞれ所要の形状にパターン形成された導体層（例えば、銅箔）、２３はコア基板２１の所要の位置に厚さ方向に貫通して形成されたスルーホールの内壁に形成された導体層（例えば、Ｃｕめっき層）、２４はスルーホール内のＣｕめっき層２３の内側に充填された絶縁体（例えば、エポキシ樹脂）、２５ａ，２５ｂはコア基板２１の両側の導体層２２ａ，２２ｂ、Ｃｕめっき層２３及び絶縁体２４上にそれぞれ所要の形状にパターン形成された導体層（例えば、Ｃｕ）、２６ａ，２６ｂはコア基板２１の両側の導体層２２ａ，２２ｂ及び導体層２５ａ，２５ｂ上にそれぞれ形成された層間絶縁層としての樹脂層（例えば、エポキシ樹脂層）、２７ａ，２７ｂはコア基板２１の両側の樹脂層２６ａ，２６ｂ上にそれぞれ所要の形状にパターン形成された配線層（例えば、Ｃｕ）を示す。
【００２０】
各配線層２７ａ，２７ｂはそれぞれ所要の形状にパターン形成されるが、その際、パッド２７Ｐを含むように形成される。すなわち、外付けの半導体素子（チップ）が搭載される側（図示の例では上側）の配線層２７ａのパッド２７Ｐは、搭載する外付けの半導体チップの電極の位置に対応するようにパターン形成されており、これと反対側（下側）の配線層２７ｂのパッド２７Ｐは、マザーボード等のプリント配線板に実装する際に用いられる外部接続端子の接合位置に対応するようにパターン形成されている。また、上側の配線層２７ａは、内蔵チップ３０の実装エリア内において当該チップ上の配線層３３のパッド３３Ｐに達するように形成されたビアホールＶＨ１の内部を充填し、かつ、当該チップの周囲の領域においてコア基板２１上の導体層２５ａに達するように形成されたビアホールＶＨ２の内部を充填するようにパターン形成されている。一方、下側の配線層２７ｂは、コア基板２１上の導体層２２ｂに達するように形成されたビアホールＶＨ２の内部を充填するようにパターン形成されている。図示の例では、内蔵チップ３０の周囲の領域に形成された配線層２７ａは、コア基板２１上の導体層２５ａ、導体層２３及び導体層２２ｂを介して下側の配線層２７ｂに接続されている。
【００２１】
また、２８ａ，２８ｂは両面の配線層２７ａ，２７ｂの各パッド２７Ｐがそれぞれ露出するように当該配線層２７ａ，２７ｂ及び樹脂層２６ａ，２６ｂを覆って形成された保護膜としてのソルダレジスト層、２９ａ，２９ｂは各ソルダレジスト層２８ａ，２８ｂから露出しているパッド２７Ｐ上にそれぞれ被着されたニッケル（Ｎｉ）／金（Ａｕ）のめっき層を示す。
【００２２】
一方、配線基板（パッケージ）２０に内蔵されるチップ３０は、後述するようにウエハレベルパッケージングの技術を利用してあらかじめ別工程で再配線を施したものであり、外付けの半導体チップが搭載される側の樹脂層２６ａ中に埋め込み実装されている。このチップ３０の周囲には、例えば、アルミニウム（Ａｌ）等の金属からなる電極パッド３１が配置されており、各電極パッド３１は、チップ３０を覆って形成された保護膜としてのパッシベーション膜３２の開口部から露出している。また、各電極パッド３１に電気的に接続された配線層３３がチップ３０の内側方向に再配線されており、この配線層３３が形成されている側と反対側の面にはダイ・アタッチ・フィルム３４が貼り付けられている。チップ３０は、このダイ・アタッチ・フィルム３４を介してコア基板２１上に搭載されている。また、配線層（再配線層）３３の内側方向に延在している部分上にパッド３３Ｐが画定されており、このパッド３３Ｐは、樹脂層２６ａに形成されたビアホールＶＨ１を介して配線層２７ａに接続されている。チップ３０は配線基板２０内に埋め込み実装するため、厚さが可及的に薄いものを使用するのが望ましい。現状の技術では、半導体チップとして５０μｍ〜１００μｍ程度の厚さのものが提供されており、この程度の厚さの半導体チップであれば基板内に埋設することは技術的に十分可能である。よって、本実施形態では、内蔵するチップ３０として厚さが５０μｍ〜１００μｍ程度の薄いものを使用している。
【００２３】
なお、以下の記述において特に定義していない限り、単に「チップ」というときは、チップ３０のパッシベーション膜３２の開口部から露出している電極パッド３１に電気的に接続されてその内側方向に再配線された配線層３３を有し、かつ、配線層３３が形成されている側と反対側の面にダイ・アタッチ・フィルム３４が貼り付けられた状態にある「デバイス」を指すものとする。
【００２４】
図２は、本実施形態の半導体装置（チップ内蔵パッケージ）１０におけるチップ３０上での配線の引き出し例及びパッケージ２０上での配線の引き出し例を平面図の形態で模式的に示したものである。
【００２５】
図中、（ａ）はチップ３０（一部分）の電極パッド３１の配置及び当該チップ上の配線層３３におけるパッド３３Ｐの配置と、各電極パッド３１から当該パッド３３Ｐまでを接続する各配線（３３）の引き出し例を示している。図示の例では、５本の配線（３３）を引き出している。一方、（ｂ）はチップ３０の配線層３３が形成されているエリアに対応する部分のパッケージ２０上の配線層２７ａにおけるパッド２７Ｐの配置と、チップ３０上の各パッド３３Ｐに対応する位置（すなわち、チップ接続用のビアホールＶＨ１の開口端の位置）から当該パッド２７Ｐまでを接続する各配線（２７ａ）の引き出し例を示している。
【００２６】
このように、本実施形態に係るチップ内蔵パッケージ１０は、従来のようにチップをパッケージ内に実装した後にパッケージ上で配線の引き出し（再配線）を行うのではなく、パッケージ２０とこれに内蔵するチップ３０とに分けた状態で、それぞれ個別に、かつ両者間に有機的な関係を保って、配線の引き出し（再配線）を行うようにしたことを特徴としている。ここにいう「有機的な関係」とは、チップ３０の各配線（３３）が形成されているエリア内で当該パッド３３Ｐに達するようにビアホールＶＨ１を設け、このビアホールＶＨ１上にパッケージ２０の各配線（２７ａ）が形成されている関係をいう。つまり、図２の（ａ），（ｂ）においてそれぞれ○で囲んだ同じ番号（図示の例では、１〜５）で示した部分が、チップ３０をパッケージ２０内に実装したときに平面的に見て同じ位置で重なり合うような関係をいう。
【００２７】
なお、本装置（チップ内蔵パッケージ）１０に外付けの半導体チップを搭載する場合には、例えば、上側のソルダレジスト層２８ａの開口部から露出している配線層２７ａのパッド２７Ｐ（Ｎｉ／Ａｕめっき層２９ａ）に、搭載する半導体チップのパッド上に接合されたはんだバンプ等の電極が電気的に接続されるように当該チップをフリップチップ接続し、さらに当該ソルダレジスト層２８ａとの間にアンダーフィル樹脂を充填し、熱硬化させて接着する。また、本装置（チップ内蔵パッケージ）１０をマザーボード等のプリント配線板に実装する場合には、同様にして下側のソルダレジスト層２８ｂの開口部から露出しているパッド２７Ｐ（Ｎｉ／Ａｕめっき層２９ｂ）に、外部接続端子として供されるはんだボールをリフローにより接合し（はんだバンプ）、このはんだバンプを介してマザーボード上の対応するパッド又はランドに接続し、さらに当該ソルダレジスト層２８ｂとの間にアンダーフィル樹脂を充填し、熱硬化させて接着する。
【００２８】
本実施形態に係る半導体装置（チップ内蔵パッケージ）１０は、ビルドアップ法の技術を用いて製造することができる。但し、本実施形態に係る製造方法は、以下に説明するように、ウエハレベルパッケージング技術を用いてあらかじめ別工程で再配線を施したチップ３０を作製しておき、配線基板（パッケージ）２０を作製する工程の途中でチップ３０を埋め込み実装するようにしたことを特徴としている。以下、その製造方法の一例について、図３〜図６を参照しながら説明する。
【００２９】
＜チップ３０の製造工程：図３参照＞
最初の工程では（図３（ａ）参照）、当業者には周知の方法により、複数のデバイスが作り込まれたウエハ３０ａを作製する。すなわち、所定の厚さ（例えば、直径が８インチのウエハの場合には７２５μｍ程度の厚さ）を有するシリコン（Ｓｉ）ウエハに対し所要のデバイスプロセスを行った後、ウエハの一方の面（図示の例では上側の面）に窒化シリコン（ＳｉＮ）やリンガラス（ＰＳＧ）等からなるパッシベーション膜３２を形成し、各デバイス上に所要のパターンで形成されたアルミニウム（Ａｌ）の配線層の一部分からなる電極パッド３１に対応する部分のパッシベーション膜３２を除去し、当該部分を開口する。この開口は、例えば、ＹＡＧレーザやエキシマレーザ等のレーザ加工によって行われる。これによって、図示のように表面がパッシベーション膜３２で覆われ、かつ電極パッド３１が露出したウエハ３０ａが作製されたことになる。
【００３０】
次の工程では（図３（ｂ）参照）、ウエハ３０ａの電極パッド３１が露出している側の面に、各デバイス毎にそれぞれ所要の形状に再配線のパターニングを行う（配線層３３の形成）。
【００３１】
具体的には、先ず、電極パッド３１が露出している側の全面に、クロム（Ｃｒ）又はチタン（Ｔｉ）をスパッタリングにより堆積させ、さらにその上に銅（Ｃｕ）をスパッタリングにより堆積させて、Ｃｒ（Ｔｉ）／Ｃｕの２層構造のシード層（図示せず）を形成する。次に、そのシード層全面にめっきレジストを形成（例えば、感光性のドライフィルムをラミネート）し、その特定の部分（配線層３３が形成されるべき位置に対応する部分）が露出するように露光及び現像（ドライフィルムのパターニング）を行い、めっきレジストの当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Ｃｕめっきを施してＣｕの配線層（再配線パターン）３３を形成する。この後、めっきレジストを剥離し、露出している部分のシード層（Ｃｒ（Ｔｉ）／Ｃｕ）をウエットエッチング（先ずＣｕをエッチング、次にＣｒ（Ｔｉ）をエッチング）により除去する。このとき、露出している配線層３３もエッチングされるが、その膜厚はシード層（Ｃｒ（Ｔｉ）／Ｃｕ）と比べて相当厚いため、エッチングされる部分は配線層３３の表層部分にすぎない。
【００３２】
なお、上述した工程では（図３（ａ），（ｂ）参照）、パッシベーション膜３２上に配線層３３を形成しているが、別の形態として、パッシベーション膜３２上に更にエポキシ樹脂やポリイミド樹脂等の樹脂からなる絶縁層を形成し、この絶縁層から電極パッド３１を露出させ、次いで、樹脂からなる絶縁層上に配線層３３を形成するようにしてもよい。この場合、樹脂からなる絶縁層は、スピンコート法により樹脂を堆積させることにより、又は樹脂フィルムを積層させることにより、形成され得る。また、電極パッド３１は、樹脂からなる絶縁層をレーザ加工することにより、露出させる。あるいは、この樹脂が感光性を有する場合には、樹脂からなる絶縁層を露光・現像することにより、電極パッド３１を露出させる。
【００３３】
最後の工程では（図３（ｃ）参照）、パッケージに内蔵されるデバイスとしてのチップ３０を作製する。
【００３４】
具体的には、先ず、周知の研削装置を用いて再配線済みのウエハ３０ａの裏面（図示の例では下側の面）を研削し、所定の厚さ（例えば、５０μｍ〜１００μｍ程度）に薄くする。次に、裏面研削されたウエハの裏面にダイ・アタッチ・フィルム３４を貼り付ける。このダイ・アタッチ・フィルム３４は、耐熱性（最大２４０℃程度）を有するＰＥＴフィルム等の基材上に接着剤が塗布された構造を有しており、この接着剤層を介してウエハの裏面に貼り付けられる。このフィルム３４は、この後に行うダイシングの際の機械的な衝撃によるウエハ割れの可能性に対処するために設けられ、また、個々のチップに個片化されたときに当該チップの補強用として機能する。また、フィルム３４が「耐熱性」を必要とする理由は、後の配線基板（パッケージ）の製造工程においてビルドアップ樹脂を積層したときに「キュア」を行うために、その際の加熱温度に耐えられるようにするためである。最後に、ダイ・アタッチ・フィルム３４が裏面に貼り付けられた再配線済みのウエハを、ダイサー等により切断して個々の再配線済みのチップ３０（図示の例では、３個のデバイス）に分割する。
【００３５】
＜配線基板２０の製造工程：図４〜図６参照＞
最初の工程では（図４（ａ）参照）、銅張積層板（例えば、ガラス布を基材とし、エポキシ樹脂、ＢＴ樹脂、ポリイミド樹脂等を含浸させたプリプレグ（絶縁性基材２１）の両面に銅箔２２ａ，２２ｂを積層して接着した板）を用意し、その所要の位置に、機械的ドリルによる穴明け加工によりスルーホールＴＨを形成する。
【００３６】
次の工程では（図４（ｂ）参照）、スルーホールＴＨの内壁に、例えば無電解Ｃｕめっきにより、Ｃｕめっき層２３を被着させる。さらに、Ｃｕめっき層２３が被着されたスルーホールＴＨの内部に、例えばスクリーン印刷により、エポキシ樹脂を充填する（絶縁体２４）。このとき、樹脂により充填された部分は必ずしも平坦とはならないため、必要に応じて、その部分を研磨して平坦化する。
【００３７】
次の工程では（図４（ｃ）参照）、コア基板２１の両側の銅箔２２ａ，２２ｂ、Ｃｕめっき層２３及び絶縁体２４上にそれぞれ所要のパターン形状に導体層２５ａ，２５ｂを形成し、さらに、コア基板２１の両面に積層された銅箔２２ａ，２２ｂをそれぞれ所要の形状にパターニングして、コア基板２１を部分的に露出させる。
【００３８】
具体的には、先ず、平坦化された両面に無電解Ｃｕめっきによりシード層（図示せず）を形成し、次に、全面にめっきレジストを形成（例えば、感光性のドライフィルムをラミネート）し、その特定の部分（導体層２５ａ，２５ｂが形成されるべき位置に対応する部分）が露出するように露光及び現像（ドライフィルムのパターニング）を行い、めっきレジストの当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Ｃｕめっきを施して導体層２５ａ，２５ｂを形成する。さらに、めっきレジスト（ドライフィルム）を剥離した後、全面にエッチングレジストを形成（例えば、感光性の液状レジストを塗布、もしくは感光性のフィルム状レジストをラミネート）し、該エッチングレジストを所要の形状にパターニングして当該部分を開口した後、この開口部から露出している部分のシード層（Ｃｕ）及び銅箔２２ａ，２２ｂをウエットエッチングにより除去して、コア基板２１を部分的に露出させる。この後、エッチングレジストを除去する。
【００３９】
次の工程では（図４（ｄ）参照）、コア基板２１の一方の面（図示の例では上側）の露出している部分上に、図３（ａ）〜（ｃ）の工程で作製した再配線済みのチップ３０、すなわち、パッシベーション膜３２の開口部から露出している電極パッド３１に電気的に接続されてその内側方向に再配線された配線層３３を有し、かつ、配線層３３が形成されている側と反対側の面にダイ・アタッチ・フィルム３４が貼り付けられた状態にある「デバイス」を搭載する。
【００４０】
次の工程では（図５（ａ）参照）、一方の面にチップ３０（電極パッド３１、パッシベーション膜３２、配線層３３及びダイ・アタッチ・フィルム３４を含む）が搭載されたコア基板２１の両面に、当該チップ３０、銅箔２２ａ，２２ｂ及び導体層２５ａ，２５ｂを覆うようにしてそれぞれ樹脂層（層間絶縁層）２６ａ，２６ｂを形成する。例えば、エポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂をラミネートする。そして、平坦化及びプレス処理と共に、キュア（硬化）処理を行う。
【００４１】
次の工程では（図５（ｂ）参照）、両面にそれぞれ形成された樹脂層２６ａ，２６ｂの特定の位置（上側の樹脂層２６ａについては、チップ３０上に再配線された配線層３３のパッド３３Ｐが形成されている部分と、コア基板２１上の導体層２５ａが形成されている部分にそれぞれ対応する位置、下側の樹脂層２６ｂについては、コア基板２１上の銅箔２２ｂが形成されている部分に対応する位置）に、当該パッド３３Ｐに達するようにチップ接続用のビアホールＶＨ１を形成すると共に、当該導体層２５ａ及び銅箔２２ｂに達するようにそれぞれ基板接続用のビアホールＶＨ２を形成する。例えば、各樹脂層２６ａ，２６ｂのそれぞれ対応する部分をＣＯ2 レーザ、ＵＶ−ＹＡＧレーザ等により除去することにより、ビアホールＶＨ１，ＶＨ２を形成する。
【００４２】
次の工程では（図６（ａ）参照）、両面の樹脂層２６ａ，２６ｂ上に、それぞれビアホールＶＨ１，ＶＨ２の内部を含めて所要のパターン形状に配線層２７ａ，２７ｂを形成する。各配線層２７ａ，２７ｂは、基本的には図４（ｃ）の工程で行った処理と同様にして形成することができる。
【００４３】
例えば、ビアホールＶＨ１，ＶＨ２の内部を含めて各樹脂層２６ａ，２６ｂの全面に無電解Ｃｕめっきによりシード層（図示せず）を形成し、次いで、全面にめっきレジストを形成（例えば、感光性のドライフィルムをラミネート）し、その特定の部分（少なくともビアホールＶＨ１，ＶＨ２の位置に対応する部分）が露出するように露光及び現像（ドライフィルムのパターニング）を行い、めっきレジストの当該部分を開口した後、この開口部から露出しているシード層上に、当該シード層を給電層として電解Ｃｕめっきを施して配線層２７ａ，２７ｂを形成する。この後、めっきレジストを剥離し、露出している部分のシード層（Ｃｕ）をウエットエッチングにより除去する。このとき、露出している配線層２７ａ，２７ｂもエッチングされるが、その膜厚はシード層（Ｃｕ）と比べて相当厚いため、エッチングされる部分は配線層２７ａ，２７ｂの表層部分にすぎない。
【００４４】
このようにして配線層２７ａ，２７ｂが形成された時点で、内蔵チップ３０の電極パッド３１は、当該チップ上の配線層３３（パッド３３Ｐ）、及びビアホールＶＨ１に充填された導体（配線層２７ａの一部）を介して当該配線層２７ａに接続されたことになる。また、この配線層２７ａは、本パッケージに搭載される外付けの半導体チップを介して、他の領域に形成された配線層２７ａに接続され、さらに、ビアホールＶＨ２に充填された導体（配線層２７ａの一部）、コア基板２１上の導体層２５ａ、Ｃｕめっき層２３及び銅箔２２ｂを介して下側の配線層２７ｂに接続されることになる。
【００４５】
最後の工程では（図６（ｂ）参照）、両面の配線層２７ａ，２７ｂの各パッド２７Ｐがそれぞれ露出するように配線層２７ａ，２７ｂ及び樹脂層２６ａ，２６ｂを覆ってソルダレジスト層（保護膜）２８ａ，２８ｂを形成する。例えば、両面に感光性のソルダレジストを塗布し、それぞれ所要のパッド２７Ｐの形状に従うように露光及び現像（ソルダレジストのパターニング）を行い、当該パッド２７Ｐの領域に対応する部分のソルダレジスト層を開口する。これによって、各配線層２７ａ，２７ｂのパッド２７Ｐのみが露出し、他の部分の配線層２７ａ，２７ｂがソルダレジスト層２８ａ，２８ｂによって覆われたことになる。
【００４６】
さらに、ソルダレジスト層２８ａ，２８ｂから露出している各パッド２７Ｐ（Ｃｕ）上に、それぞれＮｉめっき及びＡｕめっきを施し、Ｎｉ／Ａｕめっき層２９ａ，２９ｂを形成する。これは、後の段階ではんだ接合を行ったときにパッド２７Ｐとの接着性を向上させるためである。これによって、本実施形態の半導体装置（チップ内蔵パッケージ）１０が作製されたことになる。
【００４７】
以上説明したように、本実施形態に係る半導体装置（チップ内蔵パッケージ）１０及びその製造方法によれば、配線の引き出しを行う配線層を、内蔵するチップ３０上の配線層３３と配線基板２０上の配線層２７ａとに分けて、それぞれ個別に、かつ両者間に上記の有機的な関係を保って配線の引き出し（再配線）を行うようにしている。つまり、従来のようにチップをパッケージ（配線基板）に内蔵した状態で一括的に配線の引き出しを行うのではなく、チップ３０と配線基板２０とに分けた状態でそれぞれ所要の形状に再配線を行うようにしているので、配線層の総数を増やすことなく所要の配線の引き出しを行うことができる。
【００４８】
言い換えると、従来の技術では同じ配線層内で配線がクロスしないようにするために配線層を１層増やす必要があったが、本実施形態ではその必要がないので、従来形のものと比べて配線層の総数を１層減らすことができる。その結果、実装後の半導体装置（チップ内蔵パッケージ）１０全体の厚みを相対的に小さくすることができ、また、従来のように配線層（及び層間絶縁層）の増設に伴うパッケージの製造工程が増えることもないため、製造コストの低減化を図ることができる。
【００４９】
また、従来の技術では、レーザ加工により形成されるチップ接続用のビアホール（レーザビア）は内蔵チップの電極パッド上に直接設けられていたため、レーザ加工時に当該チップが損傷を受ける可能性があったが、本実施形態では（図５（ｂ）の工程参照）、レーザビアＶＨ１をチップ３０上の再配線したエリア（すなわち、電極パッド３１上にパッシベーション膜３２を介して再配線された配線層３３上）に形成しているので、レーザ加工時にチップ３０が直接的に損傷を受ける可能性を排除することができる。
【００５０】
これに関連して、従来の技術では、レーザ加工時に当該チップが損傷を受ける可能性を減じるためにチップ上にレーザビアのストッパ層をＣｕめっきで形成しているものがあったが、本実施形態では（図３（ｂ）の工程参照）、ウエハ３０ａ上の再配線工程において形成される配線層（Ｃｕめっき層）３３をストッパ層として兼用することができる。つまり、ストッパ層の形成とウエハ上の再配線工程を同時に行えるので、製造コストの更なる低減化に寄与する。
【００５１】
上述した実施形態では、コア基板２１の上側（外付けの半導体チップが搭載される側）に積層されたビルドアップ層（樹脂層２６ａ）にチップ３０を内蔵した場合を例にとって説明したが、チップ３０を内蔵する樹脂層がこれに限定されないことはもちろんであり、例えば、チップ３０をコア基板２１の下側（当該パッケージ１０をマザーボード等に実装する側）のビルドアップ層に内蔵することも可能である。本発明の要旨からも明らかなように、要は、図２に模式的に示したように、チップ３０とパッケージ２０に分けた状態でそれぞれ個別に、かつ両者間に有機的な関係を保ってそれぞれ配線の引き出し（再配線）が行われていれば十分である。
【００５２】
また、上述した実施形態では、１パッケージ内に１個のチップ３０を内蔵した場合を例にとって説明したが、当該パッケージ１０に要求される機能、又は当該パッケージ１０に搭載される外付けの半導体チップに要求される機能に応じて、適宜２個以上のチップ３０を内蔵するようにしてもよい。
【図面の簡単な説明】
【００５３】
【図１】本発明の一実施形態に係る半導体装置（チップ内蔵パッケージ）の構成を示す断面図である。
【図２】図１の半導体装置における「チップ」上での配線の引き出し例及び「パッケージ」上での配線の引き出し例を模式的に示す平面図である。
【図３】図１の半導体装置を構成する「チップ」の部分の製造工程を示す断面図である。
【図４】図１の半導体装置を構成する「パッケージ」の部分の製造工程（その１）を示す断面図である。
【図５】図４の製造工程に続く製造工程（その２）を示す断面図である。
【図６】図５の製造工程に続く製造工程（その３）を示す断面図である。
【符号の説明】
【００５４】
１０…半導体装置（チップ内蔵パッケージ）、
２０…配線基板（パッケージ）、
２１…コア基板（絶縁性基材）、
２２ａ，２２ｂ…銅箔（導体層）、
２３…Ｃｕめっき層（導体層）、
２４…樹脂（絶縁体）、
２５ａ，２５ｂ…Ｃｕめっき層（導体層）、
２６ａ，２６ｂ…樹脂層（絶縁層）、
２７ａ，２７ｂ…配線層（再配線層）、
２７Ｐ…パッド、
２８ａ，２８ｂ…ソルダレジスト層（保護膜）、
２９ａ，２９ｂ…Ｎｉ／Ａｕめっき層、
３０…半導体素子（チップ）、
３１…Ａｌパッド（電極パッド）、
３２…パッシベーション膜（保護膜）、
３３…配線層（再配線層）、
３３Ｐ…パッド、
３４…ダイ・アタッチ・フィルム、
ＴＨ…スルーホール、
ＶＨ１，ＶＨ２…ビアホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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