(57)【要約】    【課題】  ソフトウエアによる処理負担を増大させること無く、比較的簡単な回路を用いることで、複数の負荷の階調制御を行うための制御データを出力することができる制御データ出力装置を提供する。    【解決手段】  クロック同期シリアル回路５は、１制御周期内において、マスクレジスタ１９に設定された回数だけマスクデータを制御データの一部に代えて出力することで、当該期間はＬＥＤ表示部６における表示を停止させ、複数のＬＥＤ素子２６をマトリクス状に配置してなるＬＥＤ表示部６を階調点灯制御する。    【選択図】  図１
2005114987.tif 000002
【特許請求の範囲】
【請求項１】
複数の負荷を並行して階調制御するために各負荷に対して夫々出力される制御データが設定される制御データレジスタと、
所定回数を１制御周期として、前記制御データを繰り返し出力するデータ出力手段とを備えてなる制御データ出力装置において、
マスクデータを出力する回数が設定される出力回数設定レジスタを備え、
前記データ出力手段は、前記１制御周期内において、前記制御データに基づく制御結果を無効化するように、前記出力回数設定レジスタに設定された回数だけ、前記マスクデータを前記制御データの少なくとも一部に代えて出力するように構成されていることを特徴とする制御データ出力装置。
【請求項２】
前記データ出力手段は、データをシリアルに出力するように構成され、
前記負荷側に配置され、前記データ出力手段によってシリアルに出力されたデータをパラレルに変換して各負荷に出力するためのシフトレジスタを備えることを特徴とする請求項１記載の制御データ出力装置。
【請求項３】
前記負荷は、マトリクス状に配置されており、
前記シフトレジスタは、前記シリアル出力データを前記マトリクスの行方向と列方向とに振り分けて出力するように構成されていることを特徴とする請求項２記載の制御データ出力装置。
【請求項４】
複数の負荷を並行して階調制御するために各負荷に対して夫々出力される制御データを、所定回数を１制御周期として繰り返し出力する制御データ出力方法において、
マスクデータを出力する回数を設定し、
前記１制御周期内において、前記制御データに基づく制御結果を無効化するように、前記出力回数設定レジスタに設定された回数だけ、前記マスクデータを前記制御データの少なくとも一部に代えて出力することを特徴とする制御データ出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の負荷を並行して制御するために各負荷に対して夫々制御データを出力する制御データ出力装置及び制御データ出力方法に関する。
【背景技術】
【０００２】
例えばＬＥＤには、点灯，消灯の２つの状態がある。このＬＥＤを負荷として駆動する際にその明暗を制御することを想定すると、１つの手段として駆動電流を制御することが考えられる。しかしながら、駆動電流を高い精度でアナログ的に制御するには、回路規模が大きくなってしまうという問題がある。
また、他の手段としては点灯時間をデューティ制御するものが考えられる。即ち、一定の制御周期（例えば数１００Ｈｚ程度）を設定し、その制御周期内においてＬＥＤを点灯させる期間と消灯させる期間との比を変化させ、人間の視覚で認識される明るさを制御するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
以上のような制御を専用のデジタル回路で行う場合、例えば、明暗の階調レベルを「１０」に設定すると分解能としては数ｋＨｚが要求されることになり、回路として、複雑な構成となってしまう。
また、ＣＰＵのソフトウエアによって同様の制御を行う場合も、処理負担が重くなり、他の処理を並行して行うことができなくなってしまう。そして、複数のＬＥＤが列状若しくは行列状に配置されているような場合には、その処理負担は更に重くなる。
【０００４】
尚、出願人は、本出願内容に関連する先行技術文献を見つけることはできなかった。
本発明は上記事情に鑑みてなされたものであり、その目的は、ソフトウエアによる処理負担を増大させること無く、比較的簡単な回路を用いることで、複数の負荷の階調制御を行うための制御データを出力することができる制御データ出力装置及び制御データ出力方法を提供することにある。
【課題を解決するための手段】
【０００５】
請求項１記載の制御データ出力装置によれば、データ出力手段は、１制御周期内において、制御データに基づく制御結果を無効化するように、前記出力回数設定レジスタに設定された回数だけ、前記マスクデータを前記制御データの少なくとも一部に代えて出力する。例えば、制御データによってオンとなるように制御される負荷がある場合に、その制御データに代えてマスクデータが与えられると当該負荷はオフとなるように設定する。そして、１制御周期におけるデータ出力回数がＮであれば、負荷に対してＮ段階の階調制御を行うことが可能となる。
【０００６】
即ち、例えば出力回数設定レジスタに設定された回数がＭであれば、前記負荷は１制御周期内において（Ｍ−Ｎ）回だけオンとなる、Ｎ回はオフとなるから、出力回数設定レジスタに回数を設定することで負荷を階調制御することが可能となる。そして、この階調制御は、制御データによって複数の負荷のオンオフ状態を個別に設定した上で、それらの負荷に対して同時に行うことができる。
【０００７】
この場合、制御データ出力装置に対してソフトウエア的に行う制御は、制御データレジスタに制御データを設定し、出力回数設定レジスタに回数を設定するだけである。また、制御データ出力装置側におけるハードウエア的な処理も、基本的には、出力回数設定レジスタに設定された回数をカウントして、出力データソースの少なくとも一部をマスクデータと制御データとに切換えれば良いだけである。従って、ソフトウエア処理の負荷を増大させること無く、且つ、複雑なハードウエア構成を要することなく、複数の負荷の階調制御を行うことができる。
【０００８】
請求項２記載の制御データ出力装置によれば、負荷側に配置されるシフトレジスタによって、データ出力手段より出力されるシリアルデータをパラレルに変換して各負荷に出力する。従って、制御側から負荷側にデータを送信するための信号線を削減することができる。
請求項３記載の制御データ出力装置によれば、シフトレジスタは、シリアル出力データをマトリクスの行方向と列方向とに振り分けて出力するので、複数の負荷がマトリクス状に配置されている場合でも、それらを並行して階調制御することができる。
【発明を実施するための最良の形態】
【０００９】
（第１実施例）
以下、本発明を車両用ＬＥＤ表示制御に適用した場合の第１実施例について図１乃至図８を参照して説明する。システム全体の構成を示す図１において、ＥＣＵ(Electronic Control Unit)１は制御用マイクロコンピュータであり、ＣＰＵ２，ＲＯＭ３，ＲＡＭ４，クロック同期シリアル回路（データ出力手段）５によって構成され、それらがアドレスバス並びにデータバスを介して接続されている。ＣＰＵ２は、ＲＯＭ３に記憶されている制御プログラムに従い、クロック同期シリアル回路５を介してＬＥＤ表示部（負荷）６の表示制御を行うものである。ＲＡＭ４は、ＣＰＵ２のワークエリアとして使用される。
【００１０】
クロック同期シリアル回路５は、ＣＰＵ２により内部のレジスタに設定されたデータに基づいて、ＬＥＤ表示部６を表示制御するためのデータを外部にシリアル送信するようになっている。ＬＥＤ表示部６は、複数個のＬＥＤがマトリクス配置されて構成されている。シリアル送信されたデータは、ＬＥＤ表示部６側に配置されているシフトレジスタ７に与えられてパラレル変換される。そして、表示用のデータは、カラムドライバ８及びロウドライバ９を介してＬＥＤ表示部６に出力される。
【００１１】
図２は、クロック同期シリアル回路５のレジスタを中心とする構成を示すものである。送信データレジスタ（制御データレジスタ）１０には、ＣＰＵ２によって８ビットの送信データがセットされるようになっており、セットされたデータは送信シフトレジスタ１１を介して外部のシフトレジスタ７にシリアル送信される。受信シフトレジスタ１２には、外部より送信されたシリアルデータを受信し、８ビットの受信データレジスタ１３にパラレル出力するものである。
【００１２】
シリアルモードレジスタ１４は、クロック同期シリアル回路５を一般的なシリアル通信インターフェイスとして使用するか、ＬＥＤ制御用のシリアル通信インターフェイスとして使用するかを選択したり、クロックソースやクロック極性の選択，ＭＳＢ，ＬＳＢファーストの選択などを行うためのデータが設定される。
シリアルコントロールレジスタ１５は、送信，受信データレジスタ１０，１３のエンプティ，フル割込み要求や、送信終了割込み要求、オーバーラン割込み要求の許可，禁止を行うためのデータが設定される。シリアルステータスレジスタ１６は、クロック同期シリアル回路５がＣＰＵ２に対して発生させた割込み要因をＣＰＵ２が各ビットで判別するために読み出される。
【００１３】
シリアルリードレジスタ１７は、読出し専用レジスタであり、各ビットに「０」書込みを行うと、シリアルステータスレジスタ１６の対応するビットがクリアされるようになっている。ボーレートレジスタ１８には、シリアル通信速度を設定するためのデータが書き込まれる。そして、レジスタ１８に設定されたボーレートに応じて、図示しないボーレートジェネレータにより動作用クロックが生成され、クロック同期シリアル回路５の内部に供給されると共に通信用クロック信号(LEDCK)として外部にも出力される。
【００１４】
ここで、ＬＥＤ制御用のシリアル通信インターフェイスとして使用される場合、クロック同期シリアル回路５は、８ビットの送信データ１フレームとして３５回、即ち３５フレーム連続転送し、その３５フレームを１制御周期としてＬＥＤ表示部６を階調制御するようになっている。そして、マスクレジスタ（出力回数設定レジスタ）１９には、３５回連続転送の内、送信データレジスタ１０に設定された送信データに代わり、マスクデータとしてデータ「０」を出力するための回数が設定される。尚、１制御周期は、例えば２ｍ秒（５００Ｈｚ）程度に設定される。
【００１５】
送受信制御回路２０は、クロック同期シリアル回路５を、上記各レジスタに設定されたデータに基づいて制御するためのロジックであり、外部に対してデータセレクト信号(LEDSEL)を出力する。
次に、図３は、送信シフトレジスタ１１を中心とする構成を示すものである。送信シフトレジスタ１１は、８個のＡＮＤゲートよりなるＡＮＤゲート列２２，５個のＡＮＤゲートよりなるＡＮＤゲート列２３，８入力のＯＲゲート２４，ダウンカウンタ２５，状態シーケンサ４０で構成されている。ＡＮＤゲート列２３における各ゲートの一方の入力端子には、送信データレジスタ１０の各ビットデータが夫々与えられており、他方の入力端子には、状態シーケンサ４０より出力される８ビットの制御データが夫々与えられている。
【００１６】
ＡＮＤゲート列２２の内、ＭＳＢ側３ビット（ビット７〜５）に対応するＡＮＤゲートの出力端子は、ＯＲゲート２４の入力端子に直接接続されており、ＬＳＢ側３ビット（ビット４〜０）に対応するＡＮＤゲートの出力端子は、ＡＮＤゲート列２３における各ゲートの一方の入力端子に夫々接続されている。そして、ＡＮＤゲート列２３の他方の入力端子には、ダウンカウンタ２５からの出力信号が共通に与えられており、出力端子は、ＯＲゲート２４の入力端子に夫々接続されている。ＯＲゲート２４の出力端子(LEDOUT)からは、外部にシリアルデータが送信される。
【００１７】
ダウンカウンタ２５には、マスクレジスタ１９の設定データがロードされるようになっている。そして、ダウンカウンタ２５は、前記設定データをシリアル通信に同期したクロック信号(LEDCK)の８分周クロックでダウンカウントするようになっており、そのカウント値が「０」になると、出力信号レベルをロウからハイに変化させる。
状態シーケンサ４０は、クロック信号(LEDCK)に同期して、ＡＮＤゲート列２２に対し、それらの内１つのゲートの入力端子のみがハイレベル「１」となるようなデータを、ＬＳＢ側からＭＳＢ側に循環的に出力する。即ち、
０００００００１
００００００１０
０００００１００
・・・
１０００００００
０００００００１
・・・
となるデータパターンを出力する（ＬＳＢファースト）。
【００１８】
また、状態シーケンサ４０は、データパターン「０００００００１」の場合に、ダウンカウンタ２５に対してクロックパルスを１個だけ出力するようになっている。
従って、データの送信が開始されると、ダウンカウンタ２５がダウンカウント動作を行なっている期間は、ＬＳＢ側の５ビットについては、送信データレジスタ１０のデータ内容にかかわらず、ＡＮＤゲート列２３を介してマスクデータ「０」が外部に送信され、ダウンカウンタ２５のカウント値が「０」になると、送信データレジスタ１０のデータが全ビット外部に送信されるようになる。
【００１９】
図４は、ＬＥＤ表示部６を中心とする電気的構成を示すものである。ＬＥＤ表示部６は、ＬＥＤ素子２６を５×３でマトリクス配置して構成されている。シフトレジスタ７には、クロック同期シリアル回路５より送信データ(LEDOUT/LEDDIN)、セレクト信号(LEDSEL)、シリアルクロック(LEDCK)が与えられている。
図５は、シフトレジスタ７の内部構成を示す。シフトレジスタ７は、直列に接続された８個のフリップフロップ２７ａ〜２７ｈと、同じく直列に接続された８個のフリップフロップ２８ａ〜２８ｈとで構成されている。入力されるシリアルデータLEDDINは、フリップフロップ２７ａに与えられ、シリアルクロックLEDCKによって２７ｂ〜２７ｈに順次シフトされる。
【００２０】
そして、フリップフロップ２７ａ〜２７ｈの出力端子は、フリップフロップ２８ａ〜２８ｈの入力端子に夫々接続されており、８パルスのクロック入力によってデータがフリップフロップ２７ｈまで転送された後、クロックLEDCKが１パルス分休止する間にセレクト信号LEDSELが立ち上がることで、フリップフロップ２７ａ〜２７ｈの各出力データがフリップフロップ２８ａ〜２８ｈにラッチされる。図６には、各信号のタイミングチャートを示す。
【００２１】
３個のフリップフロップ２８ｆ〜２８ｈにラッチされたデータはカラムドライバ８に出力され、５個のフリップフロップ２８ａ〜２８ｅにラッチされたデータはロウドライバ９に出力される。カラムドライバ８は、エミッタがグランドに接続された３個のＮＰＮトランジスタ２９ａ〜２９ｃで構成され、ロウドライバ９も、エミッタがグランドに接続された５個のＮＰＮトランジスタ２９ｄ〜２９ｈで構成されている。そして、フリップフロップ２８ａ〜２８ｈにラッチされたデータは、ベース抵抗３０ａ〜３０ｈを介してトランジスタ２９ａ〜２９ｈのベースに夫々出力される。
【００２２】
ＬＥＤ表示部６を構成する各ＬＥＤ素子２６のアノードは、各列毎に共通に接続されていると共に、ＰＮＰトランジスタ３１ａ〜３１ｃのコレクタに接続されている。トランジスタ３１ａ〜３１ｃのエミッタは、電源ＶCC（１４Ｖ）に接続されており、トランジスタ３１ａ〜３１ｃのベースは、ベース抵抗３２ａ〜３２ｃを介してカラムドライバ８を構成するトランジスタ２９ａ〜２９ｃのコレクタ(Cout1〜Cout3)に夫々接続されている。
【００２３】
一方、ＬＥＤ表示部６を構成する各ＬＥＤ素子２６のカソードは、各行毎に共通に接続されていると共に、電流制限抵抗３３ｄ〜３３ｈを介してロウドライバ９を構成するトランジスタ２９ｄ〜２９ｈのコレクタ(Rout1〜Rout5)に夫々接続されている。そして、Rout1〜Rout5はLEDDINのデータビット０〜４に対応し、Cout1〜Cout3はデータビット５〜７に対応する。
【００２４】
即ち、カラムドライバ８を構成するトランジスタ２９ａ〜２９ｃの何れかがオンすれば、対応するトランジスタ３１ａ〜３１ｃの何れかがオンすることでＬＥＤ表示部６の何れかの列に接続されたＬＥＤ素子２６のアノードに電源ＶCCの電圧が印加される。そして、同時に、ロウドライバ９を構成するトランジスタ２９ｄ〜２９ｈの何れかがオンすれば、ＬＥＤ表示部６の何れかの行に接続されたＬＥＤ素子２６に電流が流れてＬＥＤ素子２６が点灯する。例えば、図６に示すデータの場合、ＬＳＢファーストで「０１１００１００」であるから、第１行がオン，第２列，第３列がオンするので、ＬＥＤ素子２６の内、（１，２），（１，３）の２個だけが点灯することになる。尚、以上において、クロックシリアル同期回路５及びシフトレジスタ７が制御データ出力回路装置３４を構成している。
【００２５】
次に、本実施例の作用について図７及び図８も参照して説明する。図７は、ＣＰＵ２がクロックシリアル同期回路５に対して行う設定処理の内容を示すフローチャートである。ＣＰＵ２は、先ず、通信モードの設定などの初期設定をシリアルモードレジスタ１４やシリアルコントロールレジスタ１５などに対して行う（ステップＳ１）。この場合は、ＬＥＤ制御を行う通信モード（３５フレーム連続転送）に設定する。
【００２６】
次に、ＣＰＵ２は、送信データレジスタ１０に、ＬＥＤ表示部６における表示パターンに対応した送信データを書き込む（ステップＳ２）。それから、ＣＰＵ２は、ＬＥＤ表示部６における表示階調度に応じてマスクレジスタ１９にマスクデータの出力回数を書き込む（ステップＳ３）。そして、送信が終了するまで（ステップＳ４，「ＹＥＳ」）待機する。
【００２７】
尚、この場合の「送信終了」とは、ＬＥＤ表示部６における表示パターン、若しくは表示階調度を変化させる必要が生じた場合となる。
図８は、Ｎ（この場合、＝３５）フレームに亘るデータの送信パターンの一例を示す。例えば、ＣＰＵ２が、ステップＳ２において制御データ「０１１００１００」を書き込み、ステップＳ３においてマスクレジスタ１９にマスクデータの出力回数Ｍ（＝５）を書き込んだとする。すると、第１〜第Ｍフレームの期間は、下位５ビットにマスクデータを含む「００００１００」が出力され、残りの（Ｎ−Ｍ，＝３０）フレームは制御データ「０１１００１００」が出力される。
【００２８】
すると、第１〜第Ｍフレームの期間については、ＬＥＤ表示部６の表示が停止する（即ち、制御データに基づく制御結果が無効化される）。そして、１制御周期の内、残りの（Ｎ−Ｍ）フレームの期間は、ＬＥＤ表示部６を構成するＬＥＤ素子２６の内、（１，２），（１，３）の２個が点灯するパターンが連続するように繰り返される。従って、この制御は、比（Ｎ−Ｍ）／Ｎとなるデューティ制御を行うことに等しい。
【００２９】
尚、図８における１制御周期は、各列毎に夫々実行されるもので、第１列についてＭフレームによる階調制御を行った後、第２列，第３列についても同様の階調制御を順次行うようになっている。従って、制御データの第５ビット〜第７ビットは、
第１列：×××××１００
第２列：×××××０１０
第３列：×××××００１
のように各列に対応して「１」が立つビットが変化する。
【００３０】
即ち、ＬＥＤ表示部６は、例えば車室内のインストルメントパネルに配置されており、車両の状態に関する様々な情報を表示させるために用いられるが、その表示輝度は、周囲の照度が高い昼間は高くなるように設定し、周囲の照度が低い夜間は低くなるように設定することで、車両の乗員が表示を見易くなるように制御する必要がある。故に、上記の制御方式は、そのように表示輝度を階調制御する場合に極めて有効である。
【００３１】
以上のように本実施例によれば、クロック同期シリアル回路５は、１制御周期内において、マスクレジスタ１９に設定された回数だけマスクデータを送信データ（制御データ）の下位５ビットに代えて出力することで、当該期間はＬＥＤ表示部６における表示を停止させ、ＬＥＤ表示部６の階調表示制御を行うようにした。従って、ＣＰＵ２が制御データ出力装置３４に対してソフトウエア的に行う制御は、送信データレジスタ１０にＬＥＤ表示部６の表示パターンに応じた制御データを設定し、マスクレジスタ１９に階調制御用の回数を設定するだけとなる。
【００３２】
また、制御データ出力装置３４側におけるハードウエア的な処理も、図３に示す送信シフトレジスタ１１のように、基本的には、マスクレジスタ１９に設定された回数をカウントして、送信データの一部をマスクデータに切換えれば良いだけであるから、ソフトウエア処理の負荷を増大させること無く、且つ、複雑なハードウエア構成を要することなく、複数の負荷の階調制御を同時に行うことができる。
【００３３】
そして、ＬＥＤ表示部６側に配置されるシフトレジスタ７によって、クロック同期シリアル回路５より出力されるシリアルデータをパラレルに変換してＬＥＤ表示部６に出力するので、制御側から負荷側にデータを送信するための信号線を削減することができる。
また、シフトレジスタ７は、受信したシリアルデータをマトリクスの行方向と列方向とに振り分けて出力するので、複数のＬＥＤ素子２６をマトリクス状に配置してなるＬＥＤ表示部６を並行して階調制御することができる。
【００３４】
（第２実施例）
図９は、本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例は、第１実施例にいて図３に示した送信シフトレジスタ１１に置き換えて、図９に示すデータ送信部４１を用いる。データ送信部４１は、送信シフトレジスタ４２，ＡＮＤゲート４３，４４及びＯＲゲート４５並びにダウンカウンタ４６で構成されている。
【００３５】
送信シフトレジスタ４２は、送信データレジスタ１０にセットされたデータを単純にパラレル／シリアル変換して出力するものである。ＡＮＤゲート４３の一方の入力端子には、マスクデータとしてのデータ「０」が与えられており、他方の入力端子には、ダウンカウンタ４６からの出力信号が与えられている。ＡＮＤゲート４４の一方の入力端子には、送信シフトレジスタ４２より出力される送信シリアルデータが与えられており、他方の負論理入力端子には、ダウンカウンタ４６からの出力信号が与えられている。そして、ＡＮＤゲート４３，４４の出力端子は、ＯＲゲート４５の入力端子に夫々接続されており、ＯＲゲート４５の出力端子(LEDOUT)からは、外部にシリアルデータが送信される。
【００３６】
ダウンカウンタ４６には、マスクレジスタ１９の設定データがロードされるようになっている。そして、ダウンカウンタ４６は、第１実施例におけるダウンカウンタ２５とは逆に、クロック信号(LEDCK)の８分周クロックでダウンカウントしたカウント値が「０」になると、出力信号レベルをハイからロウに変化させるようになっている。
従って、データの送信が開始されると、ダウンカウンタ４６がダウンカウント動作を行なっている期間はＡＮＤゲート４３を介してマスクデータ「０」が外部に送信され、ダウンカウンタ２５のカウント値が「０」になると、ＡＮＤゲート４４を介して送信シフトレジスタ５より出力されるデータが外部に送信されるようになる。その他の構成は第１実施例と同様である。
【００３７】
以上のように構成された第２実施例によれば、１制御周期の内、マスクデータが出力される期間では、送信データは全ビットマスクデータ「０」に置き換わるように出力される。斯様に構成すれば、マスクレジスタ１９に設定された回数をカウントして、出力データソースをマスクデータと送信データとに切換えるだけとなり、ハードウエア構成をより簡単にすることができる。
【００３８】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
制御データ出力装置は、必ずしも一般的なシリアル通信を行う機能を兼ね備える必要はなく、本発明を実現するための機能のみを備えた送信専用の装置であっても良いことは勿論である。
【００３９】
負荷はマトリクス状に配置されているものに限らず、例えば、複数の負荷が１列に配置されているものについて同様の制御を行っても良い。
クロック同期シリアル回路５とシフトレジスタ７とが一体となるように構成しても良い。
負荷は、ＬＥＤ素子２６に限ることなく、例えばモータなどであっても良い。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施例であり、システム全体の構成を示す図
【図２】クロック同期シリアル回路のレジスタを中心とする構成を示す図
【図３】送受信制御回路の一部であり、データ送信部の構成を示す図
【図４】ＬＥＤ表示部を中心とする電気的構成を示す図
【図５】シフトレジスタの内部構成を示す図
【図６】各信号のタイミングチャート
【図７】ＣＰＵがクロックシリアル同期回路に対して行う設定処理の内容を示すフローチャート
【図８】（ａ）は、階調制御を行う場合のＮフレームに亘るデータ送信パターンの一例を示す図
【図９】本発明の第２実施例を示す図３相当図
【符号の説明】
【００４１】
図面中、５はクロック同期シリアル回路（データ出力手段）、７はシフトレジスタ、１０は送信データレジスタ（制御データレジスタ）、１９はマスクレジスタ（出力回数設定レジスタ）、２６はＬＥＤ素子（負荷）、３４は制御データ出力回路装置を示す。
【図１】
2005114987.tif 000003
【図２】
2005114987.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005114987.tif 000011