(57)【要約】    【課題】各トランジスタの出力側の合成回路の経路の長さを短くし、増幅器の出力部のロスを低減し、高効率化を図る。    【解決手段】トランジスタ１〜４からのそれぞれの出力信号は対向するように配置された出力端子Ｔｏ１、Ｔｏ２、Ｔｏ３、Ｔｏ４から垂直方向のトーナメント形状の合成回路を構成しているビアホールＶＫ３、ＶＫ４、ＶＫ５、ＶＫ６の先端の入力端子ｉ１、ｉ２、ｉ３、ｉ４とビアホールＶＫ３、ＶＫ４、ＶＫ５、ＶＫ６および伝送線路Ｋ３、Ｋ４、Ｋ５、Ｋ６を介してビアホールＶＪ１の先端にある合成端子Ｓで合成され、ビアホールＶＪ１および伝送線路Ｊ１を介して、合成出力端子Ｂから合成信号として出力される。【選択図】    図２
2005311756.tif 000002
【特許請求の範囲】
【請求項１】
Ｍ個の配線層を有する多層基板またはモノリシック集積回路を用いて、Ｎ個のトランジスタを同時に動作させ、前記Ｎ個のトランジスタの合成出力を得る増幅器において、
入力信号を分配する分配回路が多層配線間のビアホールを用いた、Ｎ個の出力端子を持つ垂直方向のトーナメント形状で構成され、
前記分配回路の前記Ｎ個の出力端子が、Ｎ個のトランジスタのＮ個の入力端子へ各々接続され、
前記Ｎ個のトランジスタのＮ個の出力端子が合成回路のＮ個の入力端子に各々接続され、
前記Ｎ個のトランジスタの前記Ｎ個の出力端子を対向または放射状に配置することにより、前記合成回路の前記Ｎ個の入力端子から、前記合成回路の１つの出力端子までの経路の長さが、前記分配回路の１つの入力端子から、前記分配回路の前記Ｎ個の出力端子までの経路の長さに比べ短いこと、を特徴とする増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信に使われるマイクロ波、およびミリ波帯で使用される多層配線技術を用いた増幅器に関する。
【背景技術】
【０００２】
マイクロ波およびミリ波帯増幅器に用いる電界効果トランジスタ（ＦＥＴ）は、大きな出力電力を得るためにはゲート幅を増加させる必要があるが、ゲート幅の増加は寄生容量の増加をもたらし、高周波での利得の低下につながる。
【０００３】
このため、所望の高出力で、かつある程度の利得を得るためには、複数のＦＥＴの出力を合成する方法が取られている。それ故、個々のＦＥＴへＲＦ信号を分配する分配器と、出力を合成する合成器が必要である。
【０００４】
複数のＦＥＴの出力を電力効率良く合成するためには、合成時に各々の信号の位相が揃っている必要がある。このため、従来は、図５に示すように、平面型のトーナメント分配回路および合成回路が用いられている。しかし、トーナメント分配回路および合成回路では線路間の結合を避けるため、各線路の間に間隔が必要であり、トーナメント分配回路および合成回路の経路の長さが長くなる、またトーナメント分配回路および合成回路が占める面積が増大するという問題がある。
【０００５】
従来のマイクロ波、ミリ波帯向けのアナログ集積回路は、配線層は２層程度であり、かつ２層のうち１層は、金属の厚みが薄く電流容量が小さい場合や、クロスコネクションのためのエアブリッジであった。このため、インダクタやスタブ等のパッシブ回路の面積は、主となる１つの配線層で形成され、トーナメント分配および合成回路が占める面積であるチップ面積の増大を招いていた［非特許文献１］。
【０００６】
なお、多層配線技術を用いた３次元ＭＭＩＣ技術が提案されている［非特許文献２］。３次元ＭＭＩＣ技術は配線層を増やし、インダクタやスタブ等のパッシブ回路を複数の配線層を使って形成することができるため、チップ面積の低減が可能である。
【０００７】
【非特許文献１】伊藤康之、高木直、「ＭＭＩＣ技術の基礎と応用」ｐ１−２、およびｐ２００−２０１、リアライズ社、平成８年発行
【非特許文献２】相川正義、徳満恒雄、山崎王義、豊田一彦、「３次元ＭＭＩＣの技術展開」、ＮＴＴＲ＆Ｄ、ＶｏＬ４５，Ｎｏ．１２，ｐｐ．１２６１−１２６８，１９９６
【発明の開示】
【発明が解決しようとする課題】
【０００８】
複数のＦＥＴの出力を電力効率良く合成するためには、合成時に各々の信号の位相が揃っている必要がある。このため、平面型のトーナメント分配回路および合成回路が用いられている。しかし、平面型のトーナメント分配回路および合成回路では線路間の結合を避けるため、各線路の間に間隔が必要であり、トーナメント分配回路および合成回路の経路の長さが長くなる、またトーナメント分配回路および合成回路が占める面積が増大するという問題がある。
【０００９】
本発明は、上記の課題を解決すべくなされたもので、マイクロ波帯およびミリ波帯の増幅器の出力部のロスを低減し、高効率化を図る増幅器を提供することを目的としている。
【課題を解決するための手段】
【００１０】
この目的を達成するため、本発明においては、Ｍ個の配線層を有する多層基板またはモノリシック集積回路を用いて、Ｎ個のトランジスタを同時に動作させ、前記Ｎ個のトランジスタの合成出力を得る増幅器において、入力信号を分配する分配回路が多層配線間のビアホールを用いた、Ｎ個の出力端子を持つ垂直方向のトーナメント形状で構成され、前記分配回路の前記Ｎ個の出力端子が、Ｎ個のトランジスタのＮ個の入力端子へ各々接続され、前記Ｎ個のトランジスタのＮ個の出力端子が合成回路のＮ個の入力端子に各々接続され、前記Ｎ個のトランジスタの前記Ｎ個の出力端子を対向または放射状に配置することにより、前記合成回路の前記Ｎ個の入力端子から、前記合成回路の１つの出力端子までの経路の長さが、前記分配回路の１つの入力端子から、前記分配回路の前記Ｎ個の出力端子までの経路の長さに比べ短い。
【発明の効果】
【００１１】
本発明にかかる増幅回路においては、多層配線技術を用い、垂直方向のトーナメント配線を用いて分配回路及び合成回路の小型化を図り、かつ、各トランジスタの出力部を対向または放射状に配置することにより、各トランジスタの出力側の合成回路の経路の長さを短くし、マイクロ波帯およびミリ波帯の増幅器の出力部のロスを低減し、高効率化を図る。
【発明を実施するための最良の形態】
【００１２】
以下、図面を用いて本発明の実施の形態について説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１３】
本発明の実施の形態について図１〜４を用いて説明する。図１は本発明の実施の形態の増幅回路の回路構成を示す図であり、先ず、図１の構成を説明する。
【００１４】
Ｍ個（Ｍは２以上の整数）の配線層を有する多層基板またはモノリシック集積回路を用い、分配入力端子（１つの入力端子）Ａから入力された入力信号を分配するトーナメント分配回路Ｄが多層配線間のビアホール（Ｖｉａ  Ｈｏｌｅ）を用いた、Ｎ個（Ｎは２以上の整数）の出力端子ｏ１〜ｏＮを持つ垂直方向のトーナメント形状で構成され、Ｎ個の出力端子ｏ１〜ｏＮがそれぞれ、Ｎ個のトランジスタ１〜Ｎの入力端子Ｔｉ１〜ＴｉＮに接続され、トランジスタ１〜Ｎを同時に動作させ、トランジスタ１〜Ｎの出力端子Ｔｏ１〜ＴｏＮを対向または放射状に配置し、出力端子Ｔｏ１〜ＴｏＮをトーナメント合成回路Ｇの入力端子ｉ１〜ｉＮに接続し、トランジスタ１〜Ｎの出力を合成した合成出力を合成出力端子（１つの出力端子）Ｂから得る増幅器の回路構成を示している。なお、図１におけるトランジスタ１〜Ｎにはトランジスタ１〜Ｎの入、出力端子のみを示しており、残りの１端子については図示していない。
【００１５】
次に、図４を用いて、多層配線を用いた縦型トーナメント形状によるトランジスタへの接続方法について述べる。縦型トーナメント形状は複数の配線層（Ｉ番目の層、Ｊ番目の層、Ｋ番目の層等）の伝送線路からスルーホール等のビアホールを介して、垂直方向にトーナメント状に分岐される。分岐されたトーナメントの末端（分配回路ではトランジスタの入力側、合成回路ではトランジスタの出力側）が伝送線路を介して、あるいはビアホールから直接トランジスタに接続される。なお、図４ではトーナメントの末端であるＫ番目の層の伝送線路を介してトランジスタに接続している様子を示している。このように縦型トーナメント形状ではトーナメント分配および合成回路の回路面積の増加を抑える事ができる。またＭＭＩＣにおける多層配線技術では、ビアの長さは数ミクロン程度と短いため、線路長の増加も抑えることができる。
【００１６】
なお、図４は次に説明する図２の断面図を示しているものではなく、本実施の形態の縦型トーナメント形状およびトランジスタの接続を説明するための図である。
【００１７】
次に４つのトランジスタ（Ｎ＝４）を用いて出力を合成する増幅器について、垂直方向のトーナメント形状とトランジスタの出力端子を対向して配置した斜視図である図２（ａ）、（ｂ）を用いて動作を説明する。
【００１８】
先ず図２（ａ）において、Ｍ個の配線層の内、Ｉ番目の層の分配入力端子Ａに入力信号を入力すれば、入力信号は垂直方向のトーナメント形状の分配回路を構成しているＩ番目の層の伝送線路Ｉ１、Ｉ２、Ｉ３からビアホールＶＩ２、ＶＩ３を経由してＫ番目の層の伝送線路Ｋ１、Ｋ２、Ｋ７、Ｋ８に分配され、それぞれビアホールＶＫ１、ＶＫ２、ＶＫ７、ＶＫ８を介してビアホールＶＫ１、ＶＫ２、ＶＫ７、ＶＫ８の先の出力端子ｏ１、ｏ２、ｏ３、ｏ４からＬ番目の層に実装されているトランジスタ１〜４の入力端子Ｔｉ１、Ｔｉ２、Ｔｉ３、Ｔｉ４に分配されている。このトランジスタ１〜４の入力端子Ｔｉ１、Ｔｉ２、Ｔｉ３、Ｔｉ４はトランジスタ１〜４の出力端子Ｔｏ１、Ｔｏ２、Ｔｏ３、Ｔｏ４が対向するようにトランジスタ１〜４を配置しているので、水平方向の外側に配置されている。
【００１９】
一方、トランジスタ１〜４からのそれぞれの出力信号は対向するように配置された出力端子Ｔｏ１、Ｔｏ２、Ｔｏ３、Ｔｏ４から垂直方向のトーナメント形状の合成回路を構成しているビアホールＶＫ３、ＶＫ４、ＶＫ５、ＶＫ６の先端の入力端子ｉ１、ｉ２、ｉ３、ｉ４とビアホールＶＫ３、ＶＫ４、ＶＫ５、ＶＫ６および伝送線路Ｋ３、Ｋ４、Ｋ５、Ｋ６を介してビアホールＶＪ１の先端にある合成端子Ｓで合成され、ビアホールＶＪ１および伝送線路Ｊ１を介して、合成出力端子Ｂから合成信号として出力される。
【００２０】
以上の説明より明らかなように、トーナメント合成回路の４つの入力端子ｉ１、ｉ２、ｉ３、ｉ４からトーナメント合成回路の１つの合成出力端子Ｂまでの経路の長さ、すなわち４つのビアホールＶＫ３、ＶＫ４、ＶＫ５、ＶＫ６の長さと、４つの伝送線路Ｋ３、Ｋ４、Ｋ５、Ｋ６の長さと、１つのビアホールＶＪ１の長さおよび伝送線路Ｊ１の長さの合計が、トーナメント分配回路の１つの分配入力端子Ａから、４つの出力端子ｏ１、ｏ２、ｏ３、ｏ４までの経路の長さ、すなわち伝送線路Ｉ１、Ｉ２、Ｉ３の長さと、２つのビアホールＶＩ２、ＶＩ３の長さと、４つの伝送線路Ｋ１、Ｋ２、Ｋ７、Ｋ８の長さと、４つのビアホールＶＫ１、ＶＫ２、ＶＫ７、ＶＫ８の長さの合計に比べ、短くなるのは明らかである。
【００２１】
図２（ｂ）はトランジスタ１〜４の入力端子Ｔｉ１、Ｔｉ２、Ｔｉ３、Ｔｉ４がＫ番目の層の伝送線路Ｋ１、Ｋ２、Ｋ７、Ｋ８に直付けされ、トランジスタ１〜４の出力端子Ｔｏ１、Ｔｏ２、Ｔｏ３、Ｔｏ４がＫ番目の層の伝送線路Ｋ３、Ｋ４、Ｋ５、Ｋ６に直付けされており、垂直方向のトーナメント形状の分配回路および合成回路の経路の長さが図２（ａ）に比較し、より短くなっているが、トーナメント合成回路の４つの入力端子ｉ１、ｉ２、ｉ３、ｉ４からトーナメント合成回路の１つの合成出力端子Ｂまでの経路の長さがやはり、トーナメント分配回路の１つの分配入力端子Ａから、４つの出力端子ｏ１、ｏ２、ｏ３、ｏ４までの経路の長さに比べ、短いのは明らかである。
【００２２】
また、図３に示すように図２（ｂ）を変形し、合成回路として垂直方向のトーナメント形状とせず、トランジスタ１〜４の出力端子をＫ番目の層の幅広い伝送線路に接続し、合成出力端子Ｂから合成出力を出力することもできるので、合成回路の経路の長さがより短くなる。
【００２３】
上述したように４つのトランジスタの出力端子を対向に配置することにより、４つのトランジスタの出力を合成するトーナメント合成回路の経路の長さを、入力信号を分配するトーナメント分配回路の経路の長さより短くすることができる。これはＮ個のトランジスタを用いた場合でも同じであるのは明らかである。また、例えば、より多くのトランジスタを用いて増幅器を構成する場合はトランジスタの出力端子を放射状に配置して合成回路の経路の長さを、入力信号を分配するトーナメント分配回路の経路の長さより短くできることは明らかである。
【００２４】
以上述べた如く本実施の形態では、多層配線技術を用い、垂直方向のトーナメント配線を用いて分配回路及び合成回路の小型化を図り、かつ、各トランジスタの出力部を対向または放射状に配置することにより、各トランジスタの出力側のトーナメント合成回路の経路の長さを短くし、マイクロ波帯およびミリ波帯の増幅器の出力部のロスを低減し、高効率化を図れる。また、入力側のトーナメント分配回路についても、通過特性の均一性を図る事ができ、合成時の相対位相差が小さくなり、合成時の効率が高くなる。
【図面の簡単な説明】
【００２５】
【図１】実施の形態の増幅回路の回路構成を示す図。
【図２】実施の形態の垂直方向のトーナメント形状とトランジスタの出力端子を対向して配置した増幅器の斜視図。
【図３】実施の形態のトランジスタの出力端子を幅広い伝送線路で接続した場合の斜視図
【図４】実施の形態の多層配線を用いた縦型トーナメント形状によるトランジスタへの接続方法を示す断面図。
【図５】従来のトーナメント分配回路および合成回路と複数のトランジスタを用いた増幅器。
【符号の説明】
【００２６】
Ａ    分配入力端子
Ｂ    合成出力端子
Ｄ    トーナメント分配回路
Ｇ    合成回路
Ｔｉ１、Ｔｉ２、Ｔｉ３、Ｔｉ４    トランジスタの入力端子
Ｔｏ１、Ｔｏ２、Ｔｏ３、Ｔｏ４    トランジスタの出力端子
ｉ１、ｉ２、ｉ３、ｉ４    トーナメント合成回路の入力端子
ｏ１、ｏ２、ｏ３、ｏ４    トーナメント分配回路の出力端子
【図１】
2005311756.tif 000003
【図２】
2005311756.tif 000004
【図３】
2005311756.tif 000005
【図４】
2005311756.tif 000006
【図５】
2005311756.tif 000007