(57)【要約】    【課題】  撮像系と画像制御系とが分離して構成されている撮像装置において、低コスト化を図ると共に回路規模の増大化を抑えつつ、装置の構成上不可避である制御信号の送出から撮像データの受信までに生じる遅延を吸収し、制御系において正しく撮像データを受信できるようにする。    【解決手段】  位相差検出部１１４中のパルス遅延検出部２０１は、制御ユニット部１１８においてＨＤ信号が送出した時点から、カメラヘッド部１１７を経由し往復してリターンするまでの遅延量を検出する。また、位相差検出部１１４中の位相遅延検出部２０２は、画像データを画像処理部１１５に取り込むためのクロックＭＣＫＯ’と該画像データＣＣＤ ＤＡＴＡとの位相差を検出する。ＣＰＵ１１６は、これらの検出結果に基づいて、前記画像データの前記画像制御系への取り込み開始タイミングを決定する。【選択図】      図１
2005311535.tif 000002
【特許請求の範囲】
【請求項１】
画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置において、
前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出手段と、
前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出手段と、
前記遅延検出手段と前記位相差検出手段の検出結果に基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定する取り込みタイミング決定手段とを備えたことを特徴とする撮像装置。
【請求項２】
前記撮像系で撮像された有効画像データの前部に予め決められた所定のデータを埋め込むデータ埋め込み手段を前記撮像系に設けると共に、前記所定のデータを検知するデータ検知手段を前記画像制御系に設け、
前記取り込みタイミング決定手段は、
前記遅延検出手段及び前記位相差検出手段の検出結果と前記データ検知手段の検知結果とに基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定することを特徴とする請求項１に記載の撮像装置。
【請求項３】
前記画像制御系は、前記遅延量検出手段、前記位相差検出手段、及び前記取り込みタイミング決定手段を有すると共に、前記撮像系で撮像された画像データに対して所定の画像処理を施す画像処理手段を備え、
前記位相差検出手段は、前記撮像系で撮像された画像データを前記画像処理手段に取り込むためのクロックと該画像データとの位相差を予め決められた位相差に設定するように構成し、
前記画像処理手段は、前記取り込みタイミング決定手段の決定結果に基づいて、前記位相差検出手段から出力される前記画像データを取り込むことを特徴とする請求項１又は２に記載の撮像装置。
【請求項４】
画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置において、
前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出手段と、
前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出手段と、
前記画像データの遅延量を指定する指定手段と、
前記遅延検出手段と前記位相差検出手段の検出結果に基づいて、前記指定手段で指定された遅延量まで前記画像データを遅延するデータ遅延手段とを備えたことを特徴とする撮像装置。
【請求項５】
前記データ遅延手段は、前記指定手段で指定された遅延量まで画像データを遅延させると共に、さらに該画像データに対して１ライン分の遅延を加えることを特徴とする請求項４に記載の撮像装置。
【請求項６】
画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法において、
前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出工程と、
前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出工程と、
前記遅延検出工程と前記位相差検出工程の検出結果に基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定する取り込みタイミング決定工程とを有することを特徴とする撮像装置の位相補償方法。
【請求項７】
画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法において、
前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出工程と、
前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出工程と、
前記画像データの遅延量を指定する指定工程と、
前記遅延検出工程と前記位相差検出工程の検出結果に基づいて、前記指定工程で指定された遅延量まで前記画像データを遅延するデータ遅延工程とを備えたことを特徴とする撮像装置の位相補償方法。
【請求項８】
画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法を実行するための、コンピュータで読み取り可能な制御プログラムであって、
前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出ステップと、
前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出ステップと、
前記遅延検出ステップと前記位相差検出ステップの検出結果に基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定する取り込みタイミング決定ステップとを有することを特徴とする制御プログラム。
【請求項９】
画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法を実行するための、コンピュータで読み取り可能な制御プログラムであって、
前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出ステップと、
前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出ステップと、
前記画像データの遅延量を指定する指定ステップと、
前記遅延検出ステップと前記位相差検出ステップの検出結果に基づいて、前記指定ステップで指定された遅延量まで前記画像データを遅延するデータ遅延ステップとを備えたことを特徴とする制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像を撮像する撮像系と該撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続されたヘッド分離型カメラ等の撮像装置及びその位相補償方法、並びに撮像装置の位相補償方法を実行するための制御プログラムに関する。
【背景技術】
【０００２】
近年、撮像データに対してディジタル信号処理を施し、この処理データを表示したり、半導体メモリもしくはディスクなどに記録したりするディジタルカメラ等の撮像装置は一般的に知られている。その中でも、撮像素子を備えたカメラヘッドと制御部を備えた制御ユニットが分離され、両者がケーブルなどで接続されているヘッド分離型カメラは、監視カメラなどの分野で利用されている。
【０００３】
ヘッド分離型カメラにおいては、その構成上、制御ユニットからカメラヘッドへの制御信号の伝送や、カメラヘッドから制御ユニットへの画像データなどの伝送がケーブルを介して行われ、このときに伝送遅延などの遅延が生じて、画像が乱れる場合があった。これを防止するために、位相補償に関して様々な提案がなされている（例えば特許文献１、特許文献２、特許文献３等を参照）。
【０００４】
ここで、従来のヘッド分離型カメラの一例として、例えば特許文献１に開示されたものを図１４に示す。
【０００５】
同図に示すように、このヘッド分離型カメラは、カメラヘッド１００１と制御ユニット１００２がケーブル１０００を介して接続されている。カメラヘッド１００１は、ＣＣＤ１００３、分周器１００４、電圧制御発振器（ＶＣＸＯ）１００５、及び位相比較器１００６を備え、制御ユニット１００２は、サンプルホールド回路１００７、画像処理部１００８、分周器１００９、電圧制御発振器１０１０、及び位相比較器１０１１を備えている。
【０００６】
このヘッド分離型カメラによれば、カメラヘッド１００１及び制御ユニット１００２にそれぞれに設けられた、分周器１００４，１００９、電圧制御発振器１００５，１０１０、及び位相比較器１００６，１０１１により、ケーブル１０００のケーブル長による位相遅延が補償されて、カメラヘッド１００１からの撮像信号が、制御ユニット１００２側における電圧制御発振器１０１０のメインクロックでサンプルホールドされる。そして、サンプルホールドされた撮影信号が画像処理部１００８で画像処理されるようになっている。
【特許文献１】特開平５−１１５０３０号公報
【特許文献２】特開平９−１８１９３６号公報
【特許文献３】特開平１０−４２１７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来のヘッド分離型カメラにおいては、ＣＣＤからのアナログ出力信号をそのまま（或いはサンプルホールドして、又はゲインコントロールして）ケーブルへ出力していた。このため、アナログ信号の性質からノイズの影響を受けやすく、これを防止するため、高価な同軸ケーブルやコネクタを備える必要があった。さらに、位相補償のためにＶＣＸＯ（電圧制御発振器）を備える必要があり、コスト高の原因となっていた。
【０００８】
本発明は上記従来の問題点に鑑み、撮像系と画像制御系とが分離して構成されている撮像装置において、低コスト化を図ると共に回路規模の増大化を抑えつつ、装置の構成上不可避である制御信号の送出から撮像データの受信までに生じる遅延を吸収し、制御系において正しく撮像データを受信できるようにした撮像装置及びその位相補償方法、並びに制御プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の撮像装置では、撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置において、前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出手段と、前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出手段と、前記遅延検出手段と前記位相差検出手段の検出結果に基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定する取り込みタイミング決定手段とを備えたことを特徴とする。
【００１０】
また、本発明の撮像装置では、画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置において、前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出手段と、前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出手段と、前記画像データの遅延量を指定する指定手段と、前記遅延検出手段と前記位相差検出手段の検出結果に基づいて、前記指定手段で指定された遅延量まで前記画像データを遅延するデータ遅延手段とを備えたことを特徴とする。
【００１１】
本発明の撮像装置の位相補償方法では、画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法において、前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出工程と、前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出工程と、前記遅延検出工程と前記位相差検出工程の検出結果に基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定する取り込みタイミング決定工程とを有することを特徴とする。
【００１２】
本発明の撮像装置の位相補償方法では、画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法において、前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出工程と、前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出工程と、前記画像データの遅延量を指定する指定工程と、前記遅延検出工程と前記位相差検出工程の検出結果に基づいて、前記指定工程で指定された遅延量まで前記画像データを遅延するデータ遅延工程とを備えたことを特徴とする。
【００１３】
本発明の制御プログラムは、画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法を実行するための、コンピュータで読み取り可能な制御プログラムであって、前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出ステップと、前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出ステップと、前記遅延検出ステップと前記位相差検出ステップの検出結果に基づいて、前記画像データの前記画像制御系への取り込みタイミングを決定する取り込みタイミング決定ステップとを有することを特徴とする。
【００１４】
本発明の制御プログラムは、画像を撮像する撮像系と、前記撮像系を制御する画像制御系とが分離されて伝送媒体を介して接続された撮像装置の位相補償方法を実行するための、コンピュータで読み取り可能な制御プログラムであって、前記画像制御系から前記撮像系へ出力される制御信号と該制御信号が前記撮像系を経由した後の信号とを比較して遅延量を検出する遅延量検出ステップと、前記撮像系で撮像された画像データを前記画像制御系に取り込むためのクロックと該画像データとの位相差を検出して補正する位相差検出ステップと、前記画像データの遅延量を指定する指定ステップと、前記遅延検出ステップと前記位相差検出ステップの検出結果に基づいて、前記指定ステップで指定された遅延量まで前記画像データを遅延するデータ遅延ステップとを備えたことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、撮像系と画像制御系とが分離して構成されている撮像装置において、低コスト化を図ると共に回路規模の増大化を抑えつつ、装置の構成上不可避である制御信号の送出から撮像データの受信までに生じる遅延を吸収し、制御系において正しく撮像データを受信することが可能になる。
【発明を実施するための最良の形態】
【００１６】
本発明の撮像装置及びその位相補償方法、並びに制御プログラムの実施の形態について、図面を参照しながら説明する。本実施形態の撮像装置は、例えばヘッド分離型カメラに適用される。
【００１７】
〔第１の実施の形態〕
＜ヘッド分離型カメラのハード構成＞
図１は、本発明の撮像装置の第１の実施の形態に係るヘッド分離型カメラのハード構成を示すブロック図である。
【００１８】
このヘッド分離型カメラは、カメラヘッド部１１７と制御ユニット部１１８がケーブル１１１を介して接続され、このケーブル１１１を通して、カメラヘッド部１１７と制御ユニット部１１８は高速シリアル転送方式であるＬＶＤＳ（Low Voltage Differential Signaling：低電圧作動伝送）方式を用いてデータ送受信を行う構成となっている。
【００１９】
カメラヘッド部１１７は、光学系ユニット１０１、駆動用モータ１０２、撮像素子（ＣＣＤ：Charge Coupled Devices）１０３、ＣＤＳ／ＡＧＣ＆ＡＤＣ(CDS:Correlated Double Sampling、AGC:Automatic Gain Control、ADC:Analog to Digital Convertor)回路１０４、ＴＧ（Timing Generator）回路１０５、マイコン１０６、モータドライバ１０７、ＬＶＤＳ入力インタフェース（Ｉ／Ｆ）回路１０８、発振器１０９、及びＬＶＤＳ出力Ｉ／Ｆ回路１１０を備えている。
【００２０】
光学系ユニット１０１はレンズや光学フィルターなどから成り、駆動用モータ１０２はフォーカス機能やズーム機能を実現するためにレンズを駆動するモータである。マイコン１０６は、モータドライバ１０７を介してモータ１０２の制御及びモータ１０２からのセンサ検知を司る。
【００２１】
ＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４は、撮像素子ＣＣＤ１０３から入力された画像信号に対して相関二重サンプリング処理及び増幅処理を施し、さらにこの処理後の画像信号をディジタル信号である画像データに変換し、この変換後の画像データをＣＣＤ ＤＡＴＡとしてＬＶＤＳ出力Ｉ／Ｆ回路１１０へ出力する。撮像素子ＣＣＤ１０３、ＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４、及びＬＶＤＳ出力Ｉ／Ｆ回路１１０の各動作は、ＴＧ回路１０５から供給されるタイミング信号によって制御される。
【００２２】
一方、制御ユニット部１１８は、ＬＶＤＳ出力Ｉ／Ｆ回路１１２、ＬＶＤＳ入力Ｉ／Ｆ回路１１３、位相差検出部１１４、画像処理部１１５、及びＣＰＵ１１６を備えている。
【００２３】
位相差検出部１１４は、カメラヘッド部１１７側から伝送される画像データなどの信号の遅延量を検出・補正する回路であり、パルス単位での遅延量の検出とクロック位相遅延量の検出の２段階で位相補償を行う。すなわち、画像処理部１１５の動作クロックＣＫＩに同期して画像処理部１１５から出力されるＨＤ信号（一水平期間駆動パルス）と、該ＨＤ信号をカメラヘッド部１１７と制御ユニット部１１８間を往復させたＨＤ’’信号とを比較して遅延量を検出すると共に、ＣＰＵ１１６と共働して、クロックＭＣＫＯ’と画像データＣＣＤ ＤＡＴＡ’との位相差を予め決められた位相差に設定し、クロックＭＣＫＯ’’に同期して画像処理部１１５に取り込まれる画像データＣＣＤ ＤＡＴＡ’’を出力する。
【００２４】
画像処理部１１５は、取り込まれた画像データＣＣＤ ＤＡＴＡ’’に対して所定の画像処理を施すと共に、クロックＣＫＩに同期してＨＤ信号（一水平期間駆動パルス）とＶＤ信号（一垂直期間駆動パルス）を出力する。
【００２５】
ＣＰＵ１１６は、制御信号として、ＳＳＩ（Ｓｅｒｉａｌ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｉｎｔｅｒｆａｃｅ）信号をＬＶＤＳ出力Ｉ／Ｆ回路１１２及び位相差検出部１１４へ出力すると共に、画像処理部１１５の画像処理動作を制御する機能を有する。
【００２６】
図２は、図１中の位相差検出部１１４の詳細な構成を示すブロック図である。
【００２７】
この位相差検出部１１４は、パルス単位でＨＤ信号とＨＤ’’信号との遅延量を検出するパルス遅延検出部２０１と、クロック位相の遅延量を検出する位相遅延検出部２０２と、クロックＣＫＩの４逓倍クロックＣＫＩｘ４を生成するＰＬＬ２０３と、ＣＰＵ１１６とのやり取りを行うＣＰＵ Ｉ／Ｆ回路２０４とで構成されている。
【００２８】
パルス遅延検出部２０１には、パルス単位でＨＤ信号とＨＤ’’信号との遅延量を検出するために、画像処理部１１５から出力されたクロックＣＫＩと、ＣＰＵ Ｉ／Ｆ回路２０４から出力された制御信号が供給される。また、位相遅延検出部２０２には、クロックＭＣＫＯ’と画像データＣＣＤ ＤＡＴＡ’との位相差を予め決められた位相差に設定するために、画像処理部１１５から出力されたクロックＣＫＩと、ＰＬＬ２０３から出力されたクロックＣＫＩの４逓倍クロックＣＫＩｘ４と、ＣＰＵ Ｉ／Ｆ回路２０４から出力された制御信号とが供給される。そして、位相遅延検出部２０２からは、位相差が補正されたクロックＭＣＫＯ’’とデータＣＣＤ ＤＡＴＡ’’が出力される。
【００２９】
図３は、図１中のＬＶＤＳ入力Ｉ／Ｆ回路１０８（又は１１３）の詳細な構成を示すブロック図である。
【００３０】
このＬＶＤＳ入力Ｉ／Ｆ回路は、ＬＶＤＳ信号を受信する差動アンプ３０１と、受信したＬＶＤＳ信号（シリアル信号）をパラレル化するシリアル／パラレル変換部３０２と、変換されたパラレル信号を外部へ出力するためのタイミングを調整するラッチ部３０３と、データパスの制御を行うタイミング制御部３０４と、ＰＬＬ回路３０５と、ＬＶＤＳ信号に埋め込まれたクロック信号をリカバリーするためのクロックリカバリー部３０６とを備えている。
【００３１】
本実施の形態におけるカメラヘッド部１１７のＬＶＤＳ入力Ｉ／Ｆ回路１０８では、ケーブル１１１を介して制御ユニット部１１８側のＬＶＤＳ出力Ｉ／Ｆ回路１１２から入力される各ＬＶＤＳ信号（ＶＤ信号、ＨＤ信号）毎に、差動アンプ３０１、シリアル／パラレル変換部３０２及びラッチ部３０３がそれぞれ設けられ、各々のラッチ部３０３からは、ＶＤ’信号及びＨＤ’信号がＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４へ出力され、さらにクロックリカバリー部３０６からはクロックＣＫＩ’がＴＧ回路１０５へ出力されるようになっている。
【００３２】
一方、制御ユニット部１１８側のＬＶＤＳ入力Ｉ／Ｆ回路１１３では、ケーブル１１１を介して入力される各ＬＶＤＳ信号（データＣＣＤ ＤＡＴＡ、ＨＤ’信号）毎に、差動アンプ３０１、シリアル／パラレル変換部３０２及びラッチ部３０３がそれぞれ設けられ、各々のラッチ部３０３からはＣＣＤ ＤＡＴＡ’信号及びＨＤ’’信号が、またクロックリカバリー部３０６からはクロックＭＣＫＯ’が位相差検出部１１４へそれぞれ出力されるようになっている。
【００３３】
図４は、図１中のＬＶＤＳ出力Ｉ／Ｆ回路１１０（又は１１２）の詳細なブロック図である。
【００３４】
このＬＶＤＳ出力Ｉ／Ｆ回路は、パラレルデータをラッチするラッチ部４０１と、ラッチしたパラレルデータをシリアル変換するパラレル／シリアル変換部４０２と、シリアル化した信号をＬＶＤＳ信号として出力する差動アンプ４０３と、ＰＬＬ４０４と、ＬＶＤＳ信号を出力するタイミングを制御するタイミング制御部４０５とを備えている。
【００３５】
本実施の形態におけるカメラヘッド部１１７のＬＶＤＳ出力Ｉ／Ｆ回路１１０では、入力される各ＬＶＤＳ信号（ＨＤ’信号、データＣＣＤ ＤＡＴＡ）毎に、ラッチ部４０１、パラレル／シリアル変換部４０２及び差動アンプ４０３がそれぞれ設けられ、各々の差動アンプ４０３からは、ＨＤ’信号及びデータＣＣＤ ＤＡＴＡがケーブル１１１を介して制御ユニット部１１８側のＬＶＤＳ入力Ｉ／Ｆ回路１１３へ出力されるようになっている。
【００３６】
一方、制御ユニット部１１８側のＬＶＤＳ出力Ｉ／Ｆ回路１１２では、入力される各ＬＶＤＳ信号（ＶＤ信号、ＨＤ信号）毎に、ラッチ部４０１、パラレル／シリアル変換部４０２及び差動アンプ４０３がそれぞれ設けられ、各々の差動アンプ４０３からは、ＶＤ信号及びＨＤ信号がケーブル１１１を介してカメラヘッド部１１７のＬＶＤＳ入力Ｉ／Ｆ回路１０８へ出力されるようになっている。
【００３７】
＜パルス単位の遅延検出シーケンス＞
図５は、第１の実施の形態に係るパルス単位の遅延検出シーケンスを示したタイミングチャートである。
【００３８】
ＨＤ信号は、画像処理部１１５からクロックＣＫＩに同期して出力されるが、いま仮にクロックＣＫＩとＨＤ信号が遅延なくＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４及びＴＧ回路１０５に送信されたとすると、図５に示したようなタイミングで、ＴＧ回路１０５から、クロックＣＫＩに対して二分の一の周波数のＭＣＫＯ−Ｘが出力されると共に、ＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４から、アナログ画像信号をＡ／Ｄ変換したデータＣＣＤ ＤＡＴＡ−ＸがＭＣＫＯ−Ｘに同期して出力されるはずである。ここで、ＨＤ信号が“Ｈ”レベルになってから有効なデータＣＣＤ ＤＡＴＡ−Ｘが出力されるまでには、一定の待ち時間（Ｌａｔｅｎｃｙ）がある。
【００３９】
実際には、制御ユニット部１１８側のＬＶＤＳ出力Ｉ／Ｆ回路１１２、ケーブル１１１及びカメラヘッド部側のＬＶＤＳ入力Ｉ／Ｆ回路１０８を経由する際の変換遅延などが存在するため、クロックＣＫＩとＨＤ信号がＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４及びＴＧ回路１０５に入力されるときには、図５に示すようなクロックＣＫＩ’及びＨＤ’信号になる。
【００４０】
そして、上記ＨＤ’信号及びクロックＣＫＩ’がそれぞれＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４及びＴＧ回路１０５に入力されることで、ＴＧ回路１０５からクロックＭＣＫＯが出力され、ＣＤＳ／ＡＧＣ＆ＡＤＣ回路１０４からデータＣＣＤ ＤＡＴＡが出力される。
【００４１】
次に上記ＨＤ’信号、クロックＭＣＫＯ及びデータＣＣＤ ＤＡＴＡが、カメラヘッド部１１７側のＬＶＤＳ出力Ｉ／Ｆ回路１１０、ケーブル１１１、及び制御ユニット部１１８側のＬＶＤＳ入力Ｉ／Ｆ回路１１３を通って位相差検出部１１４に入力されるときには、さらに遅延が生じて、図５に示すようなＨＤ’’信号、クロックＭＣＫＯ’、及びデータＣＣＤ ＤＡＴＡ’となる。パルス遅延検出部２０１では、ＨＤ信号とＨＤ’’信号とを比較し、その比較結果である遅延量ＨＤ ＤｅｌａｙをクロックＭＣＫＯ’のパルス単位で検出する。その検出結果はＣＰＵ Ｉ／Ｆ回路２０４へ送信される。
【００４２】
＜遅延量検出シーケンス＞
図６は、位相遅延検出部２０２での遅延量検出シーケンスを示すタイミングチャートである。
【００４３】
クロックＭＣＫＯ’とデータＣＣＤ ＤＡＴＡ’は、画像処理部１１５の動作クロックＣＫＩと予め決められた一定の位相差を保って画像処理部１１５へ入力することが求められている。そのため、ＣＫＩｘ４によりクロッキングすることにより遅延量ＭＣＫＯ Ｄｅｌａｙだけ遅延させて、上記位相差を確保する。その結果、ＭＣＫＯ’’及びデータＣＣＤ ＤＡＴＡ’’が生成され、画像処理部１１５へ入力される。
【００４４】
上記一定の位相差については、ＣＰＵ１１６よりＣＰＵ Ｉ／Ｆ回路２０４を通して、ＳＳＩを用いて位相遅延検出部２０２に設定される。このときの遅延量ＭＣＫＯ Ｄｅｌａｙと上記遅延量ＨＤ Ｄｅｌａｙを加算した値をＴＯＴＡＬ ＤｅｌａｙとしてＣＰＵ１１６に通知する。ＣＰＵ１１６は、該ＴＯＴＡＬ Ｄｅｌａｙ値を元々のＬａｔｅｎｃｙ量（図５参照）に加算し、その加算結果を、画像処理部１１５内に設けられている遅延量設定用レジスタ（不図示）に設定する。画像処理部１１５では、該設定値に基づいてデータＣＣＤ ＤＡＴＡ’’の取り込みを行う。
【００４５】
本実施の形態は、次のような効果を有する。
【００４６】
（１）以上の動作はＨＤ信号毎に設定されるため、仮に１ライン毎に遅延量が異なったものとなったとしても、画像処理部１１５に取り込まれる画像データはその影響を受けることなく正しく受信することが可能である。
【００４７】
（２）ＣＣＤ１０３の出力データをＡ／Ｄ変換した後のディジタルデータは、シリアル変換した後にケーブル１１１に通す構成としたため、ケーブル１１１に接続する信号線の数を増加させることなく、制御ユニット部１１８側では正しく画像データを受信することができる。
【００４８】
（３）ＣＣＤの出力データをＡ／Ｄ変換した後のディジタルデータをケーブルに通す構成としたため、耐ノイズ性が向上して制御ユニット部１１８側ではデータを正しく受信することができるので、高価な同軸ケーブルやコネクタを備える必要がない。
【００４９】
（４）カメラヘッド部１１７側から伝送される画像データなどの信号の遅延量を検出・補正する位相差検出部１１４を制御ユニット部１１８に設けたので、カメラヘッド部１１７の機器面積を増やすことなく位相補償が行える。また、位相補償のためにＶＣＸＯを使用することなく構成が可能なため、コスト面でも有利になる。
【００５０】
（５）ＣＤＳ／ＡＤＣ＆ＡＤＣ回路１０４とＴＧ回路１０５に関しては１チップ化されたものが開発されており、面積を増加させることもない。
【００５１】
［第２の実施の形態］
第１の実施の形態では、パルス単位の遅延量検出をＨＤ信号とＨＤ’’信号の比較により行ったが、本実施の形態では、この方法に加えて、画像データＣＣＤ ＤＡＴＡにスタートデータを埋め込んで、該スタートデータの検出による遅延量検出も行うことにより、より正確なタイミングで画像処理部１１５が画像データの受信を行えるようにしている。
【００５２】
図７は、本発明の撮像装置の第２の実施の形態に係るヘッド分離型カメラのハード構成を示すブロック図であり、図１と共通の要素には同一の符号が付されている。
【００５３】
本実施の形態のハード構成は、図１に示した構成において、カメラヘッド部１１７側にデータ加工部７０１を追加し、制御ユニット部１１８側にデータ検知部７０２を追加したものである。
【００５４】
図８は、第２の実施の形態に係る、パルス単位での遅延検出シーケンスを示したタイミングチャートであり、図９は、第２の実施の形態に係るカメラヘッド部１１７側でのスタートデータ埋め込み処理を示すフローチャートである。
【００５５】
まず、カメラヘッド部１１７側でのスタートデータ埋め込み処理について説明する。
【００５６】
いま、ステップＳ９０１において、データ加工部７０１においてＨＤ’信号とクロックＭＣＫＯが入力されると、ステップＳ９０２へ進んで、データ加工部７０１は、ＨＤ’信号の立ち上がりの検出待ちを行う。ＨＤ’信号の立ち上がりを検出すると（図８のｔ１）、ステップＳ９０３及びステップＳ９０４へ進んで、予め決められた待ち時間（Ｌａｔｅｎｃｙ）−１だけクロックＭＣＫＯをカウントする。ここで、（Ｌａｔｅｎｃｙ）−１＝２−１＝１となり（図５参照）、クロックＭＣＫＯの１クロック分をカウントすることになる（図８のｔ１〜ｔ２）。
【００５７】
クロックＭＣＫＯのカウントが完了すると、ステップＳ９０５において、クロックＭＣＫＯの立ち上がり時に（図８のｔ２）、データＣＣＤ ＤＡＴＡに対して予め決められたＳＴＡＲＴ ＤＡＴＡの置き換えを行う（図８参照）。そして、ステップＳ９０６において、次のＭＣＫＯをカウントすると、ステップＳ９０７へ進んでデータＣＣＤ ＤＡＴＡを出力する。
【００５８】
このように、上記１クロック分のＭＣＫＯ期間においてＳＴＡＲＴ ＤＡＴＡをデータＣＣＤ ＤＡＴＡに置換する処理を行い、これに続いてデータＣＣＤ ＤＡＴＡを出力するようにする。すなわち、画像データＣＣＤ ＤＡＴＡの先頭にＳＴＡＲＴ ＤＡＴＡが付加されたデータＣＣＤ ＤＡＴＡ♯（図８参照）が制御ユニット部１１８側へ出力されることになる。
【００５９】
次に、制御ユニット部１１８側での処理について述べる。
【００６０】
制御ユニット部１１８側の位相差検出部１１４に入力されるＨＤ’’信号、クロックＭＣＫＯ’、及びデータＣＣＤ ＤＡＴＡ’は、図８に示すようになる。データ検知部７０２は、位相差検出部１１４から出力されるデータＣＣＤ ＤＡＴＡ’’を監視し、予め決められたＳＴＡＲＴ ＤＡＴＡと合致するデータを検出したときに、ＤＥＴＥＣＴ信号を画像処理部１１５へ送る。
【００６１】
画像処理部１１５では、前記ＤＥＴＥＣＴ信号によって、データＣＣＤ ＤＡＴＡ’’の先頭位置が判明するので、データＣＣＤ ＤＡＴＡ’’の取り込みタイミングの調整を行うことができる。すなわち、画像処理部１１５では、第１の実施の形態に記述したように、ＣＰＵ１１６により遅延量設定用レジスタに設定された遅延量に基づいて、データＣＣＤ ＤＡＴＡ’’の取り込み開始タイミングの調整を行うが、これに加えて、前記ＤＥＴＥＣＴ信号によって、データＣＣＤ ＤＡＴＡ’’の取り込みタイミングの調整も行うのである。
【００６２】
このように本実施の形態によれば、データＣＣＤ ＤＡＴＡ’’の取り込み開始に際して２つのパラメータを監視することにしたため、より正確なタイミングで画像処理部１１５が画像データの受信を行うことができ、高品質の画像を提供することが可能になる。
【００６３】
［第３の実施の形態］
本実施の形態は、ＣＰＵ１１６によって画像データの遅延量を指定し、カメラヘッド部１１７から伝送される画像データの遅延量を該指定した遅延量だけ自動的に遅延させることにより、上記第１の実施の形態よりもＣＰＵ１１６の制御を容易にしたものである。
【００６４】
本実施の形態に係るヘッド分離型カメラのハード構成は、図１に示した構成において、位相差検出部１１４の構成だけが異なる。
【００６５】
図１０は、第３の実施の形態に係る位相差検出部１１４の詳細な構成を示すブロック図である。
【００６６】
本実施の形態の位相差検出部１１４は、図２に示した構成において、位相遅延検出部２０２から出力された画像データＣＣＤ ＤＡＴＡ’’を、指定した遅延量だけ遅延させるためのＦＩＦＯ回路２０５を設けた構成である。画像データの遅延量の指定は、ＣＰＵ１１６からＣＰＵ Ｉ／Ｆ回路２０４内の不図示のレジスタに対して、ＳＳＩ信号を用いて指定遅延量ＳＥＴ Ｄｅｌａｙを書き込むことにより行われる。
【００６７】
次に、本実施の形態に係る位相差検出部１１４の動作について説明する。
【００６８】
上記各実施の形態と同様に、位相遅延検出部２０２は、ＭＣＫＯ’とデータＣＣＤ ＤＡＴＡ’を、ＣＫＩｘ４によりクロッキングすることによりＭＣＫＯ Ｄｅｌａｙだけ遅延させて、予め決められた一定の位相差を確保し、クロックＭＣＫＯ’’及びデータＣＣＤ ＤＡＴＡ’’を生成する（図６参照）。このときの遅延量ＭＣＫＯ ＤｅｌａｙはＣＰＵ Ｉ／Ｆ回路２０４へ送信される。
【００６９】
ＣＰＵ１１６は、上記一定の位相差を、ＣＰＵ Ｉ／Ｆ回路２０４を通してＳＳＩ信号により位相遅延検出部２０２に設定し、また、指定遅延量ＳＥＴ ＤｅｌａｙをＣＰＵ Ｉ／Ｆ回路２０４に設定する。
【００７０】
ＣＰＵ Ｉ／Ｆ回路２０４では、上記ＭＣＫＯ Ｄｅｌａｙ値とＨＤ Ｄｅｌａｙ値を加算した値と、ＣＰＵ１１６より指定された指定遅延量ＳＥＴ Ｄｅｌａｙとを比較する。その結果、ＳＥＴ Ｄｅｌａｙ値の方が小さい場合は、エラー通知をＣＰＵ１１６へ返すと共に、上記ＭＣＫＯ Ｄｅｌａｙ値とＨＤ Ｄｅｌａｙ値の加算値をＣＰＵ１１６へ送る。また、ＦＩＦＯ回路２０５では、データＣＣＤ ＤＡＴＡ’’をそのままデータＣＣＤ ＤＡＴＡ’’’として出力する。
【００７１】
ＣＰＵ１１６では、前記エラー通知を受信すると、前記加算値を遅延量として画像処理部１１５内の遅延量設定用レジスタ（不図示）に設定する。画像処理部１１５では、該設定値に基づいて画像データＣＣＤ ＤＡＴＡ’’’の取り込みを行う。
【００７２】
一方、前記比較の結果、ＳＥＴ Ｄｅｌａｙ値が大きかった場合には、ＣＰＵ Ｉ／Ｆ回路２０４は、ＭＣＫＯ Ｄｅｌａｙ値とＨＤ Ｄｅｌａｙ値を加算した値と、ＳＥＴ Ｄｅｌａｙ値との差分値を設定値として、ＦＩＦＯ回路２０５の設定レジスタ（不図示）に設定する。ＦＩＦＯ回路２０５では、位相遅延検出部２０２より入力されたデータＣＣＤ ＤＡＴＡ’’を、前記設定値の分だけクロックＭＣＫＯ’をカウントして遅延させ、データＣＣＤ ＤＡＴＡ’’’として出力する。画像処理部１１５では、予めＣＰＵ１１６より遅延量設定用レジスタに設定された遅延量に基づいて、データＣＣＤ ＤＡＴＡ’’’を取り込む。
【００７３】
本実施の形態では、上記各実施の形態と同様に、ケーブル１１１上に接続すべき信号の数を増加させることなく、画像処理部１１５において正しく画像データを受信することが可能となる。加えて、ＣＰＵ１１６によって画像データの遅延量を予め指定しておき、該指定遅延量だけ遅延された画像データが自動的にＦＩＦＯ回路２０５から出力するようにしたので、第１及び第２の実施の形態のように、１ライン毎に遅延量を検出して画像処理部１１５の遅延量設定用レジスタを書き換える必要がなくなり、ＣＰＵ１１６の制御が簡素化される。
【００７４】
また、上記した本実施の形態の動作はＨＤ信号毎に設定されるため、仮に１ライン毎に遅延量が異なったものとなった場合にも、画像処理部１１５に取り込まれる画像データはその影響を受けることなく常に指定遅延量ＳＥＴ Ｄｅｌａｙ分の遅延が生成されているので、画像処理部１１５において正しく画像データを受信することが可能となる。
【００７５】
［第４の実施の形態〕
上記第３の実施の形態では、指定した遅延量だけ画像データを遅延させたが、指定する遅延量によっては障害が発生する場合が考えられる。すなわち、指定した遅延量が大きすぎる場合、１ラインの画像データの終わりがＨＤ信号の帰線期間にかかってしまい、正常に処理を行えなくなる可能性がある。本実施の形態では、この不具合に対処した構成例について述べる。
【００７６】
本実施の形態に係るヘッド分離型カメラのハード構成は、図１に示した構成において、位相差検出部１１４の構成だけが異なる。
【００７７】
図１１は、本第４の実施の形態に係る位相差検出部１１４のハード構成を示すブロック図である。
【００７８】
本実施の形態に係る位相差検出部１１４では、前述の図１０に示した構成において、ＦＩＦＯ回路２０５に代えて、ＦＩＦＯ入力切替部７１１、ＦＩＦＯ回路７１２，７１３、及びＦＩＦＯ出力切替部７１４を設けた構成となっている。
【００７９】
位相遅延検出部２０２からデータＣＣＤ ＤＡＴＡ’’が出力されるまでの動作は、前述した第３の実施の形態と同様である。
【００８０】
次に、図１２に示したフローチャートを用いてＦＩＦＯ回路７１２，７１３への入力動作について説明する。
【００８１】
まずステップＳ８０１において、ＨＤ信号が“Ｌ”レベルから“Ｈ”レベルに変化したことを検知すると、ステップＳ８０２へ進んで、（ＨＤ Ｄｅｌａｙ＋ＭＣＫＯ Ｄｅｌａｙ）の遅延分のカウントを行う。
【００８２】
カウント後に有効な画像データＣＣＤ ＤＡＴＡ’’がＦＩＦＯ入力切替部７１１に入力されるので、続くステップＳ８０３において、ＦＩＦＯ回路７１２，７１３のうちの現在選択されているＦＩＦＯにデータＣＣＤ ＤＡＴＡ’’を順次記憶していく。そしてステップＳ８０４において、予め設定された１ライン分のデータを記憶したか否かを判定し、記憶するまでステップＳ８０３との間で処理を繰り返す。１ライン分の記憶が完了すると、ステップＳ８０５へ進んで、ＦＩＦＯ入力切替部７１１によってＦＩＦＯ回路を切り替える。
【００８３】
以上の処理を、ステップＳ８０６において画像データの取り込みが停止されるまで繰り返す。
【００８４】
次に、図１３に示したフローチャートを用いてＦＩＦＯ回路７１２，７１３からの出力動作について述べる。
【００８５】
まずステップＳ９０１において、ＨＤ信号が“Ｌ”レベルから“Ｈ”レベルに変化したことを検知すると、ステップＳ９０２へ進んで、指定遅延量ＳＥＴ Ｄｅｌａｙ分のカウントを行う。カウント後、ＦＩＦＯ回路７１２，７１３のうちの現在選択されているＦＩＦＯから順次データＣＣＤ ＤＡＴＡ’’’が出力していく。
【００８６】
そして、ステップＳ９０４において、予め設定された１ライン分のデータを出力したか否かを判定し、出力するまでステップＳ９０３との間で処理を繰り返す。１ライン分の出力が完了すると、ステップＳ９０５へ進んで、ＦＩＦＯ出力切替部７１４によりＦＩＦＯ回路を切り替える。
【００８７】
以上の処理を、ステップＳ９０６において画像データの取り込みが停止されるまで繰り返す。
【００８８】
そして、画像処理部１１５では、ＣＰＵ１１６から設定された垂直方向有効期間の値にプラス１した位置から画像データを取り込む。これにより、位相差検出部１１４での１ライン分の遅延を吸収する。
【００８９】
このように本実施の形態によれば、指定遅延量ＳＥＴ Ｄｅｌａｙまで画像データを遅延させ、さらに１ライン分の遅延を加えるようにしたので、前述した指定遅延量が大きすぎて処理が正常に行い得ないといった不具合を意識する必要がなくなり、正確に画像データの受信を行うことができる。
【００９０】
本発明は、上述した実施形態の装置に限定されず、複数の機器から構成されるシステムに適用しても、１つの機器から成る装置に適用してもよい。前述した実施形態の機能を実現するソフトウェアのプログラムコードを記憶した記憶媒体をシステム或いは装置に供給し、そのシステム或いは装置のコンピュータ（又はＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読み出し実行することによっても、完成されることは言うまでもない。
【００９１】
この場合、記憶媒体から読み出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。プログラムコードを供給するための記憶媒体としては、例えば、フロッピー（登録商標）ディスク、ハードディスク、光ディスク、光磁気ディスク、ＣＤ−ＲＯＭ、ＣＤ−Ｒ、磁気テープ、不揮発性のメモリカード、ＲＯＭを用いることができる。また、コンピュータが読み出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけではなく、そのプログラムコードの指示に基づき、コンピュータ上で稼動しているＯＳなどが実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００９２】
さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、次のプログラムコードの指示に基づき、その拡張機能を拡張ボードや拡張ユニットに備わるＣＰＵなどが処理を行って実際の処理の一部又は全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【図面の簡単な説明】
【００９３】
【図１】第１の実施の形態に係るヘッド分離型カメラのハード構成を示すブロック図である。
【図２】図１中の位相差検出部の詳細な構成を示すブロック図である。
【図３】図１中のＬＶＤＳ入力Ｉ／Ｆ回路の詳細な構成を示すブロック図である。
【図４】図１中のＬＶＤＳ出力Ｉ／Ｆ回路の詳細なブロック図である。
【図５】第１の実施の形態に係るパルス単位の遅延検出シーケンスを示したタイミングチャートである。
【図６】位相遅延検出部での遅延量検出シーケンスを示すタイミングチャートである。
【図７】第２の実施の形態に係るヘッド分離型カメラのハード構成を示すブロック図である。
【図８】第２の実施の形態に係る、パルス単位での遅延検出シーケンスを示したタイミングチャートである。
【図９】第２の実施の形態に係るカメラヘッド部側でのスタートデータ埋め込み処理を示すフローチャートである。
【図１０】第３の実施の形態に係る位相差検出部の詳細な構成を示すブロック図である。
【図１１】第４の実施の形態に係る位相差検出部のハード構成を示すブロック図である。
【図１２】第４の実施の形態に係るＦＩＦＯ回路への入力動作を示すフローチャートである。
【図１３】第４の実施の形態に係るＦＩＦＯ回路からの出力動作を示すフローチャートである。
【図１４】従来のヘッド分離型カメラのハード構成を示すブロック図である。
【符号の説明】
【００９４】
１０３  撮像素子ＣＣＤ
１０４  ＣＤＳ／ＡＧＣ＆ＡＤ回路
１０５  ＴＧ回路
１０８，１１３  ＬＶＤＳ入力Ｉ／Ｆ回路
１１０，１１２  ＬＶＤＳ出力Ｉ／Ｆ回路
１１１  ケーブル、
１１４  位相差検出部
１１５  画像処理部
１１６  ＣＰＵ
１１７  カメラヘッド部
１１８  制御ユニット部
２０１  パルス遅延検出部
２０２  位相遅延検出部
【図１】
2005311535.tif 000003
【図２】
2005311535.tif 000004
【図３】
2005311535.tif 000005
【図４】
2005311535.tif 000006
【図５】
2005311535.tif 000007
【図６】
2005311535.tif 000008
【図７】
2005311535.tif 000009
【図８】
2005311535.tif 000010
【図９】
2005311535.tif 000011
【図１０】
2005311535.tif 000012
【図１１】
2005311535.tif 000013
【図１２】
2005311535.tif 000014
【図１３】
2005311535.tif 000015
【図１４】
2005311535.tif 000016