(57)【要約】【課題】  通常ＣＭＯＳプロセスの製造工程を全く変更せず、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。【解決手段】  第１導電型の不純物拡散層をコレクタ電極に、第２導電型のウエルをベース電極に、第２の第１導電型の不純物拡散層をエミッタ電極とするバイポーラトランジスタ構造において、コレクタ・ベース間に逆バイアスを印加した状態で、ベース・エミッタ接合を順バイアスして、ベース領域に注入した少数キャリアをコレクタ電極近傍の素子分離内の絶縁膜中にトラップさせることで情報の記憶を行う。したがって、本発明の不揮発性メモリセルにおいては、従来のフローティングゲートを電荷蓄積領域として使用しないため、データリテンション特性がゲート酸化膜厚に全く影響されない。これは、本発明の不揮発性メモリセルとして使用するトランジスタが、いずれの技術世代でもよく、例えば６５ｎｍ技術によるゲート長５０ｎｍ、ゲート酸化膜厚１．２ｎｍのトランジスタでもその製造工程を変更することなく廉価な不揮発性メモリを搭載できる。【選択図】        図１
2005197328.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に、ソースとして機能する第２導電型の第１の不純物拡散層およびドレインとして機能する第２導電型の第２の不純物拡散層と、前記第１および第２の不純物拡散層に挟まれた素子分離を有し、前記素子分離領域上にゲートとして機能する導電層を有し、前記素子分離下面界面をチャネルとして用いる記憶トランジスタにおいて、前記素子分離内の絶縁膜中へ電荷を注入することにより、情報の書込み、もしくは消去を行うことを特徴とする不揮発性記憶装置。
【請求項２】
第１導電型の半導体基板内に、ソースないし第１のコレクターとして機能する第２導電型の第１の不純物拡散層およびドレインないし第２のコレクターとして機能する第２導電型の第２の不純物拡散層と、エミッターとして機能する第２導電型の第３の不純物拡散層と、ベースの一部として機能する第１導電型の第４の不純物拡散層を内在し、前記第１および第２の不純物拡散層に挟まれた素子分離を有し、前記素子分離領域上にゲート電極を形成する導電層を有し、前記素子分離下面界面をチャネルとして用いる記憶トランジスタにおいて、前記第２導電型の第３の不純物拡散層と前記第１導電型の半導体基板、を順方向にバイアスする第１電位を、前記第２導電型の第３の不純物拡散層へ印加し、前記第２導電型の第１および第２の不純物拡散層を逆バイアスする第２電位を、前記第２導電型の第１および第２の不純物拡散層へ印加して、前記第２導電型の第３の不純物拡散層から前記第１導電型の半導体基板へ少数キャリアを注入し、前記少数キャリアと反極性の第３の電位を前記ゲートに印加することで前記素子分離内の絶縁膜中へ前記少数キャリアを注入することにより、情報の書込み、もしくは消去を行うことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
第１導電型の半導体基板内に、ソースとして機能する第２導電型の第１のウエルと、前記第１のウエル内に形成された第２導電型の第１の不純物拡散層と、ドレインとして機能する第２導電型の第２のウエルと、前記第２のウエル内に形成された第２導電型の第２の不純物拡散層と、コントロールゲートとして機能する第２導電型の第３のウエルと、前記第３のウエル内に形成された第２導電型の第３の不純物拡散層と、前記第１のウエルと第２のウエルに挟まれチャネル領域を形成する第１導電型の第４のウエルと、素子分離領域と、チャネル領域とコントロールゲート領域を覆うようにフローティングゲートを形成する導電層を有する記憶素子において、前記フローティングゲートの外周部が全て素子分離領域上に配置されていることを特徴とする不揮発性記憶装置。
【請求項４】
第１導電型の半導体基板内に、ソースないし第１のコレクターとして機能する第２導電型の第１のウエルと、前記第１のウエル内に形成された第２導電型の第１の不純物拡散層と、ドレインないし第２のコレクターとして機能する第２導電型の第２のウエルと、前記第２のウエル内に形成された第２導電型の第２の不純物拡散層と、コントロールゲートとして機能する第２導電型の第３のウエルと、前記第３のウエル内に形成された第２導電型の第３の不純物拡散層と、前記第１のウエルと第２のウエルに挟まれチャネル領域を形成する第１導電型の第４のウエルと、エミッターとして機能する第２導電型の第４の不純物拡散層と、ベースの一部として機能する第１導電型の第５の不純物拡散層と、チャネル領域とコントロールゲート領域を覆うようにフローティングゲートを形成する導電層を有する記憶素子で、前記フローティングゲートの外周部が全て素子分離領域上に配置されていることを特徴とする不揮発性記憶装置において、前記エミッターとして機能する第２導電型の第４の不純物拡散層に順方向にバイアスする第１電位を印加し、前記コレクタとして機能する第２導電型の第１および第２のウエルを逆バイアスする第２電位を、前記第２導電型の第１および第２のウエルへ印加して、前記第２導電型の第４の不純物拡散層から前記第１導電型の半導体基板へ少数キャリアを注入し、前記少数キャリアと反極性の第３の電位を前記コントロールゲートに印加することで前記フローティングゲートへ前記少数キャリアを注入することにより、情報の書込み、もしくは消去を行うことを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
第１導電型の半導体基板内に、第１導電型の第１のウエルと、前記第１のウエル内に形成されたソースとして機能する第２導電型の第１の不純物拡散層と、前記第１のウエル内に形成されたドレインとして機能する第２導電型の第２の不純物拡散層と、コントロールゲートとして機能する第２導電型の第２のウエルと、前記第２のウエル内に形成された第２導電型の第３の不純物拡散層と、フローティングゲートを形成する導電層を有する記憶素子において、前記フローティングゲート下部に形成されているゲート酸化膜厚が１２ｎｍ以上有り、本記憶素子への書き込みおよび消去がホットキャリア注入により行われることを特徴とする不揮発性記憶装置。
【請求項６】
第１導電型の半導体基板内に、第１導電型の第１のウエルと、前記第１のウエル内に形成されたソースないし第１のコレクターとして機能する第２導電型の第１の不純物拡散層と、前記第１のウエル内に形成されたドレインないし第２のコレクターとして機能する第２導電型の第２の不純物拡散層と、コントロールゲートとして機能する第２導電型の第２のウエルと、前記第２のウエル内に形成された第２導電型の第３の不純物拡散層と、前記第１のウエル内に形成されたエミッターとして機能する第２導電型の第４の不純物拡散層と、前記第１のウエル内に形成されたベースの一部として機能する第１導電型の第５の不純物拡散層と、フローティングゲートを形成する導電層を有する記憶素子において、前記フローティングゲート下部に形成されているゲート酸化膜厚が１２ｎｍ以上有り、前記エミッターとして機能する第２導電型の第４の不純物拡散層に順方向にバイアスする第１電位を印加し、前記コレクタとして機能する第２導電型の第１および第２の不純物拡散層を逆バイアスする第２電位を、前記第２導電型の第１および第２の不純物拡散層へ印加して、前記第２導電型の第４の不純物拡散層から前記第１導電型の半導体基板へ少数キャリアを注入し、前記少数キャリアと反極性の第３の電位を前記コントロールゲートに印加することで前記フローティングゲートへ前記少数キャリアを注入することにより、情報の書込み、もしくは消去を行うことを特徴とする請求項５記載の不揮発性記憶装置。
【請求項７】
前記半導体集積回路装置は、被救済回路と、被救済回路を代替する救済回路とを含み、前記不揮発性記憶装置は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路であることを特徴とする請求項１から６記載の半導体装置。
【請求項８】
前記被救済回路に対する別の救済情報記憶回路として、ヒューズ素子の溶断状態に応じて救済情報を記憶するヒューズプログラム回路を更に有して成るものであることを特徴とする請求項７記載の半導体装置。
【請求項９】
前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイであることを特徴とする請求項７又は８記載の半導体装置。
【請求項１０】
前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイであることを特徴とする請求項７又は８記載の半導体装置。
【請求項１１】
前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイであることを特徴とする請求項７又は８記載の半導体装置。
【請求項１２】
前記半導体集積回路装置は、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路は、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路であることを特徴とする請求項１から６記載の半導体装置。
【請求項１３】
前記半導体集積回路装置は、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路は、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路であることを特徴とする請求項１から６記載の半導体装置。
【請求項１４】
前記半導体集積回路装置は、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路は、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路であることを特徴とする請求項１から６記載の半導体装置。
【請求項１５】
前記半導体集積回路装置は、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路は、前記セキュリティ回路のチップを特定するための情報の記憶回路であることを特徴とする請求項１から６記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する半導体装置に関し、通常の相補型ＭＩＳトランジスタ（以下、ＣＭＯＳトランジスタという）の製造工程に新たな工程を追加することなく製造可能であり、かつ低電圧、超低消費電力で書込みが可能な不揮発性記憶装置に関する。
【背景技術】
【０００２】  記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置として、フラッシュＥＥＰＲＯＭ（以下、フラッシュメモリという）が提供されている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。【０００３】  それため、このフラッシュメモリあるいはフラッシュメモリを内蔵するマクロコンピュータを応用システムに組み込んだ後、データの変更、プログラムのバグの修正、あるいはプログラムの更新等が必要になった場合、フラッシュメモリに記憶されたデータやプログラムを応用システム上で変更できるので、応用システムの開発期間の短縮化が図れ、また、応用システムのプログラム開発に柔軟性を得ることができる。【０００４】  一方、近年、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ）カードの応用分野が飛躍的に拡がりつつあり、中でも無線タグ、あるいはＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）と呼ばれる認証方式が、従来のバーコード読み取り方式に代わって、利用され始めている。ＲＦＩＤシステムにおいては、リーダー装置から発信された１０ＭＨｚから３ＧＨｚ程度の高周波を、数ｍｍから１ｍ程度の範囲内に存在するＲＦＩＤチップが受信し、チップ内部に備えたアンテナが受信した高周波から直流電圧を発生させ、内部回路を動作させる。ＲＦＩＤチップには、認証データが不揮発性メモリに記憶されており、このデータをＲＦ信号へ変調して送信し、前記リーダー装置で受信して、ＲＦＩＤチップの認証が行われている。ＲＦＩＤチップに搭載される不揮発性メモリには、大きく２つの要件がある。第１は、超低コストであることであり、これはＲＦＩＤチップの市場価格が５０円以下であることから必然である。第２は、超低消費電力で動作することである。本要件は、ＲＦＩＤチップが高周波を受信して、チップ内部で発生可能な電力が極めて小さいためであり、非接触状態で不揮発性メモリの他に、論理回路や、発信回路等を同時に動作する必要があることによる。【０００５】  本発明者らは、本発明を完成した後、下記の観点から公知例調査を行った。【０００６】  調査の観点は、ＣＭＯＳトランジスタの製造工程に新たな工程を追加することなく製造可能な不揮発性記憶トランジスタであり、情報の記憶のための特別なフローティングゲートを持たない観点である。【０００７】  その結果、特許文献１〜３、および非特許文献１が発見された。【０００８】
【特許文献１】  米国特許第５，４０８，１１５号公報
【特許文献２】  米国特許第５，９６９，３８３号公報
【特許文献３】  特開２００１−１５６１８８号公報
【非特許文献１】  福田ら、”Ｎｅｗ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ  Ｓｉｄｅｗａｌｌ”，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．８，Ｊｕｌｙ  ２００３，ｐｐ４９０−４９２
【発明の開示】
【発明が解決しようとする課題】
【０００９】第１の問題点として、従来からＮＯＲ型フラッシュメモリ製品において一般的に利用されている、フローティングゲートとコントロールゲートの縦積み構造のメモリセル、すなわちスタックド・ゲート型メモリセルでは、メモリセル構造が複雑であることに起因する製造コストの増加という問題点のあることが本発明者によって明らかにされた。特に、近年、市場が急拡大しているＲＦＩＤチップにおいて、不揮発性メモリにスタックド・ゲート型メモリセルを採用することは製造コストの増加をもたらす。本発明者の検討によれば、これは、下記のホトマスクや製造工程の増加が原因であると考えられる。すなわち、フラッシュメモリのトンネル酸化膜はロジック回路用トランジスタのゲート酸化膜、あるいはＤＲＡＭセルトランジスタのゲート酸化膜より厚いため、トンネル酸化膜の作り分け用マスク、フラッシュメモリのフローティングゲート用のポリシリコン膜の追加・加工マスク、フラッシュメモリのワード線を加工するマスク、フラッシュメモリのドレイン領域を形成するための不純物注入用マスク、さらに、書き込み・消去回路を構成する高耐圧トランジスタの低濃度Ｎ型ソース・ドレイン領域及び低濃度Ｐ型ソース・ドレイン領域を形成するための不純物注入用マスク、が必要になり、追加すべきマスク数は最低限でも６枚となる。このため、スタックド・ゲート型メモリセルを用いた不揮発性メモリを搭載したＲＦＩＤチップを提供することがコスト的に困難となっている。これを解決するには、ＣＭＯＳトランジスタの製造工程に新たな工程を追加することなく製造可能な不揮発性記憶トランジスタを採用すればよく、さらに情報の記憶のための特別なフローティングゲートを持たない構造とすればよい。【００１０】  本発明者が従来の技術を調査し、検討した結果によれば以下の点が明らかにされた。先ず、米国特許公報第５，４０８，１１５号、米国特許公報第５，９６９，３８３号には、図２７にそのメモリセル構造と書込み方式が示めされるように、サイドスペーサを利用したスプリットゲートを有し、サイドスペーサは酸化膜／シリコン窒化膜／酸化膜（Ｏｘｉｄｅ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ、以下ＯＮＯをいう）から構成され、ＯＮＯ膜中へ電荷蓄積を行うメモリセル方式を開示している。この従来の第１のメモリセルでは、図２３に示すように、基板１４１の表面のゲート酸化膜１４２を介してセレクトゲート１４３が配置され、セレクトゲート１４３の周辺部に下部酸化膜１４５、シリコン窒化膜１４６、および上部酸化膜１４７が積層された後に、サイドスペーサ形状のコントロールゲート１４８が配置されている。従来の第１のメモリセルのソース１４４は、上記セレクトゲート１４３の加工直後に形成され、ドレイン１４９は上記コントロールゲート１４８の加工後に形成されるため、ドレイン１４９側のコントロールゲート１４８のみがゲート電極として機能する。【００１１】  本従来の第１のメモリセルへの書込み動作は、ドレイン１４９へ５Ｖ、セレクトゲート１４３へ１Ｖ、コントロールゲート１４８へ１０Ｖを印加してチャンネルをオンさせ、ソース１４４から走行してくる電子１５０をセレクトゲート１４３とコントロールゲート１４８の境界下部のチャ���ネル領域で発生する横方向の強電界内で加速してホットエレクトロン化し、上記下部酸化膜１４５を貫通させて上記シリコン窒化膜１４７中へ注入しトラップすることにより行われる。この動作は、ホットエレクトロンの注入位置がドレイン近傍ではないことから、一般的には、ソース・サイド・インジェクション（ＳＳＩ）方式と呼ばれている。前記シリコン窒化膜１４７中へトラップされた電子１５１により、コントロールゲート１４８から測ったしきい電圧を上昇させ、書込み状態を得る。【００１２】  本従来の第１のメモリセルでは、ＯＮＯ構造のサイドスペーサ、およびコントロールゲート１４８を形成するための製造工程を追加する必要がある点、および、書き込みに必要な動作電圧１０Ｖを制御するための回路用に高耐圧トランジスタが必要であるため、通常のＣＭＯＳトランジスタの製造工程へ大幅な工程追加が必要であるという第２の問題点がある。その結果、製造コストの増加は免れない。【００１３】  また、特開２００１−１５６１８８号公報に開示されている電気的に書き込み可能な従来の第２の不揮発性メモリセルは、図２８に断面構造を示すように、基板１６１の表面のゲート酸化膜１６２を介してゲート１６３が配置され、ゲート１６３の周辺部に下部酸化膜１６４、シリコン窒化膜１６５、および上部酸化膜１６６が積層された後に、サイドスペーサ形状のサイドゲート１６７、低濃度ソース・ドレイン１６８、ドレイン１７０、ソース１７１が配置されており、前記ゲート１６３とサイドゲート１６７はサリサイド膜１７２で接続され、酸化膜サイドスペーサ１６９の外側の前記ソース１７１とドレイン１７０の上部にもサイリサイド膜１７２が形成されている。【００１４】  本従来の第２のメモリセルでは、前記ゲート１６３と前記ドレイン１７０へ適当な電圧を印加して、トランジスタをオンさせ、ドレイン１７０近傍において発生させたホットエレクトロン１７４を前記シリコン窒化膜１６５へ注入・トラップさせて書込みを行う。ソース・ドレインを入れ替えた書込み動作を行うことにより、ソース１７１側の前記シリコン窒化膜１６５へもホットエレクトロン１７３の注入・トラップが可能であるため、１セルで２ビットの情報が保存できる。【００１５】  本従来の第１のメモリセルにおいても、ＯＮＯ構造のサイドスペーサ、およびサイドゲート１６７を形成するには通常のＣＭＯＳトランジスタの製造工程を変更する必要があり、結果として製造コストの増加は免れない。【００１６】  さらに、福田らによる”Ｎｅｗ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｍｅｍｏｒｙ  Ｗｉｔｈ  Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ  Ｓｉｄｅｗａｌｌ”，ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ，Ｖｏｌ．２４，Ｎｏ．８，Ｊｕｌｙ  ２００３，ｐｐ４９０−４９２に開示されている電気的に書き込み可能な従来の第３の不揮発性メモリセルは、図２９に断面構造を示すように、Ｐ型基板１８１の表面に膜厚７．６ｎｍのゲート酸化膜１８２を介して長さ０．４μｍのゲート１８３が配置され、ゲート１８３の周辺部に膜厚４．５ｎｍの下部酸化膜１８４を形成した後、膜厚２０ｎｍのシリコン窒化膜１８５、および、膜厚５０ｎｍの上部酸化膜１８６がサイドスペーサ状に形成さ���、前記シリコン窒化膜１８５の直下の基板表面にソース１８７、ドレイン１８８が配置されている。
さらに、福田らによるメモリセルの他の特徴は、サイドウォール内に電荷を注入することによる不揮発性記憶を利用する為に、従来問題となっていたゲート酸化膜の薄膜化によるデータ保持特性の劣化の問題を避けることが出来ることにある。一方で、チャネルホットエレクトロン注入を用いている為に、通常のＣＭＯＳプロセスを変更することなしに形成されたセルにおいては、書き込み・消去特性が所望の【００１７】  本従来の第３のメモリセルへの書込みは、前記ゲート１８３、およびドレイン１８８へ書込み電圧４．３Ｖを、書込み時間１ｍｓの間印加して、ドレイン１８８の近傍で発生するチャンネルホットエレクトロン１８９を、前記シリコン窒化膜１８５へ注入して行う。また、読出し動作は、ソース１８７側へ正電圧１．２Ｖを印加して、メモリセルのしきい電圧を判定して行う。前記の書込み条件では、約１Ｖのしきい電圧の変化が得られる。【００１８】本従来の第３のメモリセルにおいては、前記従来の第１、および第２のメモリセルに必要であったコントロールゲート１４８、およびサイドゲート１６７に対応するゲートは不要である。しかしながら、前記チャンネルホットエレクトロン１８９を前記シリコン窒化膜１８５への注入する方向の電界分布を形成するため、下部酸化膜１８４の膜厚を前記ゲート酸化膜１８２より薄くして、フリンジ電界強度を増加させる必要がある。また、前記フリンジ電界強度は、前記幅２０ｎｍのシリコン窒化膜１８５の直下における前記ドレイン１８８の接合位置に非常に敏感に影響される。したがって、安定的に均一な書込み特性を得るためには、前記ドレイン１８８を形成するイオン注入量やその後の熱処理等の形成条件の最適化、前記サイドスペーサ状の上部酸化膜１８６の長さの精密な制御が必要である。したがって、上記本従来の第３のメモリセルに特有の製造工程は、既存のＣＭＯＳトランジスタの製造工程にそのまま合致する可能性は低く、製造条件の変更が必要となり、結果として既存のＣＭＯＳトランジスタの性能が劣化、もしくは変動するという第３の問題点に達する。【００１９】  本発明の目的は、通常のＣＭＯＳトランジスタの製造工程を何ら変更することなく、フローティングゲートを使用しない不揮発性メモリを提供することにある。【００２０】  本発明の別の目的は、通常のＣＭＯＳトランジスタの製造工程を何ら変更することなく、信頼性の高い不揮発性メモリを提供することにある。【００２１】  本発明のその他の目的は、通常のロジック回路プロセス、アナログ回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、廉価な不揮発性メモリを搭載した半導体装置を提供することにある。【００２２】  本発明の他の目的は、通常のＣＭＯＳトランジスタの製造工程を何ら変更することなく形成された不揮発性メモリセルをメモリモジュールやアナログ回路の救済用回路、もしくはトリミング回路に利用する技術を提供することにある。【００２３】  本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２４】  本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００２５】〔１〕第１の観点は、第１導電型の不純物拡散層をコレクタ電極に、第２導電型のウエルをベース電極に、第２の第１導電型の不純物拡散層をエミッタ電極とするバイポーラトランジスタ構造において、コレクタ・ベース間に逆バイアスを印加した状態で、ベース・エミッタ接合を順バイアスして、ベース領域に注入した少数キャリアをコレクタ電極近傍の絶縁膜中、例えばフローティングゲート中へ注入・トラップさせる、いわゆる基板ホットエレクトロン注入により書込みを行うことであり、前記コレクタの逆バイアス条件と前記エミッタの順バイアス条件を適当に設定することによりトランジスタ構造を変更することなく、不揮発性メモリセルとして動作させることを意図するものである。【００２６】〔２〕第２の観点は、１０ｎｍ以下の薄い酸化膜を介して基板領域と絶縁されたフローティングゲートを用いない不揮発性メモリセル構造を提案するものである。【００２７】〔３〕第３の観点は、１０ｎｍ以下の薄い酸化膜を介して基板領域と絶縁されたフローティングゲートを有する不揮発性メモリセルにおいて、フローティングゲートのエッヂ部分が薄い酸化膜上に配置されていない構造を提案するものである。【００２８】〔４〕第４の観点は、１２ｎｍ以上の厚い酸化膜を介して基板領域と絶縁されたフローティングゲートを有する不揮発性メモリにおいて、そのメモリへの書き込み、消去動作にホットキャリア注入法を用いるものである。【００２９】〔５〕第５の観点は、前記半導体集積回路装置の用途として、ＲＦＩＤのチップ認証情報の記憶回路、および救済情報の記憶回路を考慮する。このとき半導体装置は、半導体基板上に、被救済回路と、前記被救済回路を代替する救済回路とを含み、前記半導体集積回路装置は、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路として利用される。【００３０】  前記被救済回路はＤＲＡＭ内蔵のメモリセルアレイとしてよく、また、前記被救済回路はマイクロコンピュータ内蔵ＤＲＡＭのメモリセルアレイとしてよい。また、前記被救済回路はマイクロコンピュータ内蔵ＳＲＡＭのメモリセルアレイとしてよい。
【発明の効果】
【００３１】  本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００３２】  すなわち、第１導電型の不純物拡散層をコレクタ電極に、第２導電型のウエルをベース電極に、第２の第１導電型の不純物拡散層をエミッタ電極とするバイポーラトランジスタ構造において、コレクタ・ベース間に逆バイアスを印加した状態で、ベース・エミッタ接合を順バイアスして、ベース領域に注入した少数キャリアをコレクタ電極近傍の絶縁膜中、あるいはフローティングゲート中へ注入・トラップさせる、いわゆる基板ホットエレクトロン注入により書込みを行うことであり、前記コレクタの逆バイアス条件と前記エミッタの順バイアス条件を適当に設定することによりトランジスタ構造を変更することなく、不揮発性メモリセルとして動作させるこが可能となり、廉価な不揮発性メモリを提供できる。【００３３】  電荷トラップ領域は素子分離内の絶縁膜中であり、酸化膜、窒化膜、それらの積層膜であってもかまわない。したがって、本発明の不揮発性メモリセルにおいては、従来のフローティングゲートを電荷蓄積領域として使用しないため、データリテンション特性がゲート酸化膜厚に全く影響されない。これは、本発明の不揮発性メモリセルとして使用するトランジスタが、いずれの技術世代でもよく、例えば６５ｎｍ技術によるゲート長５０ｎｍ、ゲート酸化膜厚１．２ｎｍのトランジスタでもその製造工程を変更することなく廉価な不揮発性メモリを搭載できる。
【発明を実施するための最良の形態】
【００３４】  図１には、本発明に係る半導体装置が有する不揮発性メモリを実施する最良の形態を説明するためのメモリセルの断面構造の一例が示される。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、素子分離内に配置されている電荷トラップ層としても機能するシリコン窒化膜４１、Ｐ型ウエル２０１、２０２が配置され、前記Ｐ型ウエル２０１、２０２が形成されていない基板１の表面領域に不揮発性記憶素子として機能する素子分離４００、ゲート６、低濃度Ｎ型拡散層７、低濃度Ｐ型拡散層８、および、ソースもしくはコレクターとして機能するＮ型拡散層７０１、ドレインもしくはコレクターとして機能するＮ型拡散層７０２、エミッターとして機能するＮ型拡散層７０３、ベースもしくは基板電極として機能するＰ型拡散層８０が備えられている。前記Ｐ型シリコン基板領域１に形成された素子分離４００は初期状態において、前記ゲート電極６とソース電極７０１を接地し、ドレイン電極７０２に３Ｖを印加することで前記ソース電極７０１、ドレイン電極７０２間が導通する。これは素子分離４００が低不純物濃度のＰ型シリコン基板上に形成されている為に分離能力が弱く、隣接したＮ型拡散層領域７０１，７０２とで形成される寄生ＭＯＳトランジスタがオン状態にあるためである。【００３５】  図１および図２において、本発明に係る半導体装置が有する不揮発性メモリへの書込みは、前記エミッター電極となるＮ型拡散層７０３へ順バイアスとなる電圧、約−１Ｖを（Ｖｅ）を印加し、前記ベース電極となるＰ型拡散層８０に接地電位（Ｖｂ）を印加し、前記コレクター電極となるＮ型拡散層７０１、７０２に約３Ｖを（Ｖｃ）印加し、前記ゲート電極６に正の高電圧約２０Ｖを（Ｖｇ）印加することで行う。上記電圧条件によれば、前記エミッター電極７０３からベース領域を形成する前記Ｐ型ウエル２０２、２０１、前記Ｐ型シリコン基板領域１中へ少数キャリアである電子が注入され、コレクタとして働く前記Ｎ型拡散層７０１、７０２に印加される電圧Ｖｃ＝３Ｖに引かれ流れ込む。ゲート６に印加される電位Ｖｇが十分に高い場合には、注入された前記電子の一部がホットエレクトロンとなり、前記Ｐ型シリコン基板中で加速され、前記ゲート６へ向かって走行する。前記ホットエレクトロンの一部は前記素子分離４００中に注入され、前記素子分離４００内のシリコン窒化膜４１にトラップされる。トラップされた電子により前記素子分離４００下部と前記Ｐ型シリコン基板１との界面状態を変調する結果、高抵抗化され、ドレインへ例えば３Ｖを印加した読出しを行えば、ドレイン電流の減少として書込み状態が確認される。【００３６】  図１および図３において、本発明に係る半導体装置が有する不揮発性メモリへの消去は、前記ソース電極となるＮ型拡散層７０１に約７Ｖを印加し、前記ゲート電極６に負の高電圧約−２０Ｖを印加することで行う。上記電圧条件によれば、前記ソース電極７０１を形成するＮ型拡散層領域においてバンド間トンネル現象あるいはアバランシェ現象により発生したホットホールが前記ゲート電極６に印加された電圧による電界で引かれ一部が前記素子分離４００中に注入され、前記素子分離４００内のシリコン窒化膜４１にトラップされる。トラップされたホールにより前記素子分離４００下部と前記Ｐ型シリコン基板１との界面状態を変調する結果、低抵抗化され、ドレインへ例えば３Ｖを印加した読み出しを行えば、ドレイン電流の増加として消去状態が確認される。ここでソース電極を形成するＮ型拡散層７０１の構造として、通常の高濃度Ｎ型拡散層を低濃度Ｎ型拡散層で囲まれた構造以外に、バンド間トンネル現象あるいはアバランシェ現象が起こりやすい接合構造、例えば低濃度Ｎ型拡散層７を有さず、高濃度Ｎ型拡散層のみで形成する、もしくは高濃度Ｎ型拡散層を低濃度Ｐ型拡散層で囲む構造をとることで、消去動作の効率をあげることが出来る。【００３７】  図４には、図１に示された本発明に係る半導体装置が有する不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル２、Ｎ型ウエル３が所望の領域に配置され、前記Ｎ型ウエル領域内にエミッター選択ゲート６２を構成するＰチャンネル型トランジスタが配置され、エミッター線（ＥＬ）は前記エミッター選択ゲート６３（ＥＳＧ）を介してローカルエミッター線１１２に接続され、前記ローカルエミッター線１１２はエミッター電極７０３に接続される。前記Ｐ型ウエル２内に選択ゲート６１を構成するＮチャンネル型トランジスタが配置され、ビット線（ＢＬ）は前記選択ゲート６１を介してドレイン領域７０２に接続される。前記ドレイン領域７０２とＰ型シリコン基板領域１内に形成されたソース領域７０１に挟まれた前記Ｐ型シリコン基板領域内に配置された素子分離上にメモリゲート６３が配置される。ソース線（ＳＬ）は前記ソース領域７０１に接続される。隣接した記憶素子間には、書き込み時にエミッター電極から注入した電子が隣接する記憶素子に流れ、誤書き込みを起こさないようＮ型ウエル３もしくはＮ型拡散層７０が配置され、書き込み時に接地電位を与えることで電子が隣接する素子に流れることを防ぐ役目を果たす。【００３８】  図５には、図１から図４に示された本発明の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、全てのビット線（ＢＬ）に３Ｖを印加し、全ての選択ゲート（ＳＧ）に３Ｖを印加し、書き込みを行う素子のエミッターに接続されているエミッター線（ＥＬ）に−１Ｖを印加し、書き込みを行う素子に接続されるローカルエミッター線を選択するエミッター選択ゲート（ＥＳＧ）に−３Ｖを印加し、全素子のメモリゲート（ＭＧ）に共通して高電圧２０Ｖを印加し、全素子のソース線（ＳＬ）に共通して３Ｖを印加する。この動作条件により書き込みを行う素子のエミッターにのみ電子を注入する電位−１Ｖが印加され基板ホットエレクトロンが注入されることで書き込み動作が行われる。【００３９】  消去動作（Ｅｒａｓｅ）では、全てのビット線（ＢＬ）、全ての選択ゲート（ＳＧ）、全てのエミッター線（ＥＬ）、全てのエミッター選択ゲート（ＥＳＧ）が接地され、全てのメモリゲート（ＭＧ）に負の高電圧−２０Ｖが印加され、全てのソース線（ＳＬ）に正の高電圧７Ｖが印加される。この動作条件により全ての素子に対して一括してホールが注入され消去動作が行われる。【００４０】  読み出し動作（Ｒｅａｄ）においては、選���されたビット線（ＢＬ）に３Ｖが印加され、選択された選択ゲート（ＳＧ）に３Ｖが印加され、全てのエミッター線（ＥＬ）が接地され、全てのエミッター選択ゲート（ＥＳＧ）が接地され、全てのメモリゲート（ＭＧ）が接地ないしは開放され、全てのソース線（ＳＬ）が接地される。この動作条件により、書き込みが行われている素子については、素子の抵抗が高く、消去状態あるいは初期状態にある素子においては素子の抵抗が低い為に、読み出し電流に差が現れ、これを検出することで情報を読み出すことが出来る。【００４１】  本動作条件によれば、全ての動作状態において高電圧はゲートに一括して印加されるのみであり、これにより高電圧を取り扱うトランジスタをチップ上に必要とせず、例えばチップ外部より直接ゲートに印加されるような動作を行うことが可能となる。また本発明の不揮発性メモリセルの構造によれば、ゲート電極は全て分離酸化膜上に配置されている為に、ゲート絶縁膜の膜厚に関係なく高電圧を印加することが可能である。
【実施例】
【００４２】《メタルゲート素子分離型不揮発性メモリ》
図６には、本発明に係る半導体装置が有するメタルゲート素子分離型の不揮発性メモリセルの断面構造が示される。これは最良の形態の一変形である。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、素子分離内に配置されている電荷トラップ層としても機能するシリコン窒化膜４１、Ｐ型ウエル２０１、２０２が配置され、前記Ｐ型ウエル２０１、２０２が形成されていない基板１の表面領域に不揮発性記憶素子として機能する素子分離４００、ゲートを形成するコンタクトホール１０内の金属プラグと第１金属配線層１１、低濃度Ｎ型拡散層７、低濃度Ｐ型拡散層８、および、ソースもしくはコレクターとして機能するＮ型拡散層７０１、ドレインもしくはコレクターとして機能するＮ型拡散層７０２、エミッターとして機能するＮ型拡散層７０３、ベースもしくは基板電極として機能するＰ型拡散層８０が備えられている。前記Ｐ型シリコン基板領域１に形成された素子分離４００は初期状態において、前記ゲート電極１０，１１とソース電極７０１を接地し、ドレイン電極７０２に３Ｖを印加することで前記ソース電極７０１、ドレイン電極７０２間が導通する。これは素子分離４００が低不純物濃度のＰ型シリコン基板上に形成されている為に分離能力が弱く、隣接したＮ型拡散層領域７０１，７０２とで形成される寄生ＭＯＳトランジスタがオン状態にあるためである。ゲート電極としてコンタクトホール１０を有した第１の金属配線１１を用いたことにより、コンタクトホール１０の形成時に素子分離４００の酸化膜がエッチングされることで素子分離酸化膜が薄膜化される。これにより書き込みおよび消去動作時にゲート電極に印加する電圧の絶対値を低減することが出来る。本メタルゲート素子分離型の不揮発性メモリセルの動作条件は図５に示されるものと同様である。【００４３】《深いＮ型ウエルを有する素子分離型不揮発性メモリ》
図７には、本発明に係る半導体装置が有する深いＮ型ウエルを有する素子分離型の不揮発性メモリセルの断面構造が示される。これは最良の形態の一変形である。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、素子分離内に配置されている電荷トラップ層としても機能するシリコン窒化膜４１、深いＮ型ウエル３１、Ｐ型ウエル２０１、２０２が配置され、前記Ｐ型ウエル２０１、２０２が形成されていない基板１の表面領域に不揮発性記憶素子として機能する素子分離４００、ゲート６、低濃度Ｎ型拡散層７、低濃度Ｐ型拡散層８、および、ソースもしくはコレクターとして機能するＮ型拡散層７０１、ドレインもしくはコレクターとして機能するＮ型拡散層７０２、エミッターとして機能するＮ型拡散層７０３、ベースもしくは基板電極として機能するＰ型拡散層８０が備えられている。前記Ｐ型シリコン基板領域１に形成された素子分離４００は初期状態において、前記ゲート６とソース電極７０１を接地し、ドレイン電極７０２に３Ｖを印加することで前記ソース電極７０１、ドレイン電極７０２間が導通する。これは素子分離４００が低不純物濃度のＰ型シリコン基板上に形成されている為に分離能力が弱く、隣接したＮ型拡散層領域７０１，７０２とで形成される寄生ＭＯＳトランジスタがオン状態にあるためである。深いＮ型ウエル３１を配置することにより、書き込み時にエミッターより注入される電子が書き込みを行うメモリセル以外に流れ込むことを防ぐことが出来る。本深いＮ型ウエルを有する素子分離型の不揮発性メモリセルの動作条件は図５に示されるものと同様である。また本構造に対してコンタクトホールと第１金属配線をゲートとして用いた構造を適応してもよい。【００４４】《チャネルホットエレクトロン書き込み素子分離型不揮発性メモリ》
図８には、本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型の不揮発性メモリセルの断面構造が示される。これは最良の形態の一変形である。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、素子分離内に配置されている電荷トラップ層としても機能するシリコン窒化膜４１、Ｐ型ウエル２が配置され、前記Ｐ型ウエル２が形成されていない基板１の表面領域に不揮発性記憶素子として機能する素子分離４００、ゲート６、低濃度Ｎ型拡散層７、および、ソースとして機能するＮ型拡散層７０１、ドレインとして機能するＮ型拡散層７０２が備えられている。前記Ｐ型シリコン基板領域１に形成された素子分離４００は初期状態において、前記ゲート電極６とソース電極７０１を接地し、ドレイン電極７０２に３Ｖを印加することで前記ソース電極７０１、ドレイン電極７０２間が導通する。これは素子分離４００が低不純物濃度のＰ型シリコン基板上に形成されている為に分離能力が弱く、隣接したＮ型拡散層領域７０１，７０２とで形成される寄生ＭＯＳトランジスタがオン状態にあるためである。【００４５】  図８および図９において、本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型不揮発性メモリへの書込みは、前記ドレイン電極となるＮ型拡散層７０２へ正の高電圧、約７Ｖを（Ｖｄ）を印加し、前記ソース電極となるＮ型拡散層７０１に接地電位（Ｖｓ）を印加し、前記ゲート電極６に正の高電圧約２０Ｖを（Ｖｇ）印加することで行う。上記電圧条件によれば、前記ソース電極７０１から前記ドレイン電極７０２に電子が流れ込む。ゲート６に印加される電位Ｖｇが十分に高い場合には、注入された前記電子の一部がホットエレクトロンとなり、前記Ｐ型シリコン基板中で加速され、前記ゲート６へ向かって走行する。前記ホットエレクトロンの一部は前記素子分離４００中に注入され、前記素子分離４００内のシリコン窒化膜４１にトラップされる。トラップされた電子により前記素子分離４００下部と前記Ｐ型シリコン基板１との界面状態を変調する結果、高抵抗化され、ドレインへ例えば３Ｖを印加した読出しを行えば、ドレイン電流の減少として書込み状態が確認される。【００４６】  本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型不揮発性メモリへの消去は、前記ソース電極となるＮ型拡散層７０１に約７Ｖを印加し、前記ゲート電極６に負の高電圧約−２０Ｖを印加することで行う。上記電圧条件によれば、前記ソース電極７０１を形成するＮ型拡散層領域においてバンド間トンネル現象あるいはアバランシェ現象により発生したホットホールが前記ゲート電極６に印加された電圧による電界で引かれ一部が前記素子分離４００中に注入され、前記素子分離４００内のシリコン窒化膜４１にトラップされる。トラップされたホールにより前記素子分離４００下部と前記Ｐ型シリコン基板１との界面状態を変調する結果、低抵抗化され、ドレインへ例えば３Ｖを印加した読み出しを行えば、ドレイン電流の増加として消去状態が確認される。ここでソース電極を形成するＮ型拡散層７０１の構造として、通常の高濃度Ｎ型拡散層を低濃度Ｎ型拡散層で囲まれた構造以外に、バンド間トン��ル現象あるいはアバランシェ現象が起こりやすい接合構造、例えば低濃度Ｎ型拡散層７を有さず、高濃度Ｎ型拡散層のみで形成する、もしくは高濃度Ｎ型拡散層を低濃度Ｐ型拡散層で囲む構造をとることで、消去動作の効率をあげることが出来る。【００４７】  図１０には、図８に示された本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル２が所望の領域に配置され、前記Ｐ型ウエル２内に選択ゲート６１を構成するＮチャンネル型トランジスタが配置され、ビット線（ＢＬ）１１０は前記選択ゲート６１を介してドレイン領域７０２に接続される。前記ドレイン領域７０２とＰ型シリコン基板領域１内に形成されたソース領域７０１に挟まれた前記Ｐ型シリコン基板領域内に配置された素子分離上にメモリゲート６３が配置される。ソース線（ＳＬ）１３１は前記ソース領域７０１に接続される。【００４８】  図１１には、図８から図１０に示されたチャネルホットエレクトロン書き込み素子分離型不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、書き込みを行うセルに接続されるビット線（ＢＬ）に７Ｖを印加し、書き込みを行うセルを洗濯する選択ゲート（ＳＧ）に７Ｖを印加し、全素子のメモリゲート（ＭＧ）に共通して高電圧２０Ｖを印加し、全素子のソース線（ＳＬ）に共通して接地電位を印加する。この動作条件により書き込みを行う素子のドレインにのみ書き込み電位７Ｖが印加されチャネルホットエレクトロンが注入されることで書き込み動作が行われる。【００４９】  消去動作（Ｅｒａｓｅ）では、全てのビット線（ＢＬ）、全ての選択ゲート（ＳＧ）が接地され、全てのメモリゲート（ＭＧ）に負の高電圧−２０Ｖが印加され、全てのソース線（ＳＬ）に正の高電圧７Ｖが印加される。この動作条件により全ての素子に対して一括してホールが注入され消去動作が行われる。【００５０】    読み出し動作（Ｒｅａｄ）においては、選択されたビット線（ＢＬ）に３Ｖが印加され、選択された選択ゲート（ＳＧ）に３Ｖが印加され、全てのメモリゲート（ＭＧ）が接地ないしは開放され、全てのソース線（ＳＬ）が接地される。この動作条件により、書き込みが行われている素子については、素子の抵抗が高く、消去状態あるいは初期状態にある素子においては素子の抵抗が低い為に、読み出し電流に差が現れ、これを検出することで情報を読み出すことが出来る。【００５１】  図１２には、本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型の不揮発性メモリセルのゲート電極としてコンタクトホール１０中の金属プラグと第１金属配線１１を用いたものの断面構造が示される。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、素子分離内に配置されている電荷トラップ層としても機能するシリコン窒化膜４１、Ｐ型ウエル２が配置され、前記Ｐ型ウエル２が形成されていない基板１の表面領域に不揮発性記憶素子として機能する素子分離４００、ゲート電極として用いられるコンタクトホール１０中の金属プラグと第１金属配線１１、低濃度Ｎ型拡散層７、および、ソースとして機能��るＮ型拡散層７０１、ドレインとして機能するＮ型拡散層７０２が備えられている。前記Ｐ型シリコン基板領域１に形成された素子分離４００は初期状態において、前記ゲート電極６とソース電極７０１を接地し、ドレイン電極７０２に３Ｖを印加することで前記ソース電極７０１、ドレイン電極７０２間が導通する。これは素子分離４００が低不純物濃度のＰ型シリコン基板上に形成されている為に分離能力が弱く、隣接したＮ型拡散層領域７０１，７０２とで形成される寄生ＭＯＳトランジスタがオン状態にあるためである。ゲート電極としてコンタクトホール１０を有した第１の金属配線１１を用いたことにより、コンタクトホール１０の形成時に素子分離４００の酸化膜がエッチングされることで素子分離酸化膜が薄膜化される。これにより書き込みおよび消去動作時にゲート電極に印加する電圧の絶対値を低減することが出来る。本メタルゲート素子分離型の不揮発性メモリセルの動作条件は図１１に示されるものと同様である。【００５２】《ゲートエッヂレス型不揮発性メモリ》
図１３には、本発明に係る半導体装置が有するゲートエッヂレス型の不揮発性メモリセルの断面構造が示される。これは最良の形態の一変形である。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、Ｐ型ウエル２０１、２０２、２０３、Ｎ型ウエル３、３０１，３０２が配置され、フローティングゲート６４、およびソースもしくはコレクターとして機能するＮ型拡散層７０１とＮ型ウエル３０１、ドレインもしくはコレクターとして機能するＮ型拡散層７０２とＮ型ウエル３０２、エミッターとして機能するＮ型拡散層７０３、ベースもしくは基板電極として機能するＰ型拡散層８０、コントロールゲートとして機能するＮ型拡散層７０４とＮ型ウエル３が備えられている。フローティングゲート６４のエッヂ部分は全て厚い分離酸化膜４上に配置されている。本構造によりゲートエッヂ部からのリークによる信頼性の劣化を避けることが可能となる。本セルで用いられているＮチャネルＭＯＳトランジスタにおいては活性領域上にゲートエッヂを配置させない為に、ソース、ドレインを形成するＮ型拡散層７０１、７０２をＮ型ウエル３０１，３０２で包んだ構造となっており、この構造を採用することにより素子分離を越えてのソース、ドレイン領域を形成することができ、ゲートエッヂを素子分離領域上に配置することが可能となる。【００５３】  図１３および図１４において、本発明に係る半導体装置が有するゲートエッヂレス型不揮発性メモリへの書込みは、前記エミッター電極となるＮ型拡散層７０３へ順バイアスとなる電圧、約−１Ｖを（Ｖｅ）を印加し、前記ベース電極となるＰ型拡散層８０に接地電位（Ｖｂ）を印加し、前記コレクター電極となるＮ型拡散層７０１、７０２に約３Ｖを（Ｖｃ）印加し、前記コントロールゲート電極７０４に正の高電圧約１０Ｖを（Ｖｃｇ）印加することで行う。上記電圧条件によれば、前記エミッター電極７０３からベース領域を形成する前記Ｐ型ウエル２０２、２０１、前記Ｐ型シリコン基板領域１中へ少数キャリアである電子が注入され、コレクタとして働く前記Ｎ型拡散層７０１、７０２に印加される電圧Ｖｃ＝３Ｖに引かれ流れ込む。コントロールゲート７０４に印加される電位Ｖｃｇが十分に高い場合には、注入された前記電子の一部がホットエレクトロンとなり、前記Ｐ型ウエル領域２０３中で加速され、前記フローティングゲート６４に注入される。前記フローティングゲートに注入された電子により前記フローティングゲート６４下部のチャネル領域の状態を変調する結果、高抵抗化され、ドレインとコントロールゲートへ例えば３Ｖを印加した読出しを行えば、ドレイン電流の減少として書込み状態が確認される。【００５４】    図１３および図１５において、本発明に係る半導体装置が有するゲートエッヂレス型不揮発性メモリへの消去は、前記ソース電極となるＮ型拡散層７０１に約１０Ｖを印加し、前記エミッター電極７０３、ドレイン電極７０２、ベース電極８０、コントロールゲート電極７０４に接地電位を印加することで行う。上記電圧条件によれば、前記ソース電極７０１、３０１を形成するＮ型領域とフローティングゲート６４間においてファウラーノルドハイム（ＦＮ）トンネル現象によりフローティングゲート６４中の電子がソース電極を形成するＮ型領域に引きぬかれる。これにより前記フローティングゲート６４下部のチャネル領域の状態を変調する結果、低抵抗化され、ドレインとコントロールゲートへ例えば３Ｖを印加した読出しを行えば、ドレイン電流の増加として消去状態が確認される。【００５５】  図１６には、図１３に示された本発明に係る半導体装置が有するゲートエッヂレス型不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル２、Ｎ型ウエル３が所望の領域に配置され、前記Ｎ型ウエル領域３内にエミッター選択ゲート６２を構成するＰチャンネル型トランジスタが配置され、エミッター線（ＥＬ）１１０は前記エミッター選択ゲート６３（ＥＳＧ）を介してローカルエミッター線１１２に接続され、前記ローカルエミッター線１１２はエミッター電極７０３に接続される。前記Ｐ型ウエル２内に選択ゲート６１を構成するＮチャンネル型トランジスタが配置され、ビット線（ＢＬ）１１１は前記選択ゲート６１を介してドレイン領域７０２、３０２に接続される。前記ドレイン領域７０２とソース領域７０１、３０１に挟まれた活性領域上にフローティングゲート６４が配置される。フローティングゲート６４はコントロールゲートとして機能するＮ型ウエル中の活性領域４２を覆うように延在する。ソース線（ＳＬ）１３１は前記ソース領域７０１、３０１に接続される。隣接した記憶素子間には、書き込み時にエミッター電極から注入した電子が隣接する記憶素子に流れ、誤書き込みを起こさないようＮ型ウエル３もしくはＮ型拡散層７０が配置され、書き込み時に接地電位を与えることで電子が隣接する素子に流れることを防ぐ役目を果たす。【００５６】  図１７には、図１３から図１６に示された本発明のゲートエッヂレス型不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、全てのビット線（ＢＬ）に３Ｖを印加し、全ての選択ゲート（ＳＧ）に３Ｖを印加し、書き込みを行う素子のエミッターに接続されているエミッター線（ＥＬ）に−１Ｖを印加し、書き込みを行う素子に接続されるローカルエミッター線を選択するエミッター選択ゲート（ＥＳＧ）に−３Ｖを印加し、全素子のコントロールゲート（ＣＧ）に共通して高電圧１０Ｖを印加し、全素子のソース線（ＳＬ）に共通して３Ｖを印加する。この動作条件により書き込みを行う素子のエミッターにのみ電子を注入する電位−１Ｖが印加され基板ホットエレクトロンが注入されることで書き込み動作が行われる。【００５７】  消去動作（Ｅｒａｓｅ）では、全てのビット線（ＢＬ）、全ての選択ゲート（ＳＧ）、全てのエミッター線（ＥＬ）、全てのエミッター選択ゲート（ＥＳＧ）全てのコントロールゲート（ＣＧ）が接地され、全てのソース線（ＳＬ）に正の高電圧１０Ｖが印加される。この動作条件により全ての素子のフローティングゲートからＦＮトンネルにより一括して電子が引き抜かれ消去動作が行われる。【００５８】    読み出し動作（Ｒｅａｄ）においては、選択されたビット線（ＢＬ）に３Ｖが印加され、選択された選択ゲート（ＳＧ）に３Ｖが印加され、全てのエミッター線（ＥＬ）が接地され、全てのエミッター選択ゲート（ＥＳＧ）が接��され、選択されたコントロールゲート（ＣＧ）に３Ｖが印加され、全てのソース線（ＳＬ）が接地される。この動作条件により、書き込みが行われている素子については、素子の抵抗が高く、消去状態あるいは初期状態にある素子においては素子の抵抗が低い為に、読み出し電流に差が現れ、これを検出することで情報を読み出すことが出来る。【００５９】《厚膜ゲート酸化膜型不揮発性メモリ》
図１８には、本発明に係る半導体装置が有する厚膜ゲート酸化膜型の不揮発性メモリセルの断面構造が示される。これは最良の形態の一変形である。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、Ｐ型ウエル２、Ｎ型ウエル３が配置され、フローティングゲート６４、およびソースもしくはコレクターとして機能するＮ型拡散層７０１、ドレインもしくはコレクターとして機能するＮ型拡散層７０２、エミッターとして機能するＮ型拡散層７０３、ベースもしくは基板電極として機能するＰ型拡散層８０、コントロールゲートとして機能するＮ型拡散層７０４とＮ型ウエル３が備えられている。【００６０】  図１８および図１９において、本発明に係る半導体装置が有する厚膜ゲート酸化膜型不揮発性メモリへの書込みは、前記エミッター電極となるＮ型拡散層７０３へ順バイアスとなる電圧、約−１Ｖを（Ｖｅ）を印加し、前記ベース電極となるＰ型拡散層８０に接地電位（Ｖｂ）を印加し、前記コレクター電極となるＮ型拡散層７０１、７０２に約３Ｖを（Ｖｃ）印加し、前記コントロールゲート電極となるＮ型拡散層７０４に正の高電圧約１０Ｖを（Ｖｃｇ）印加することで行う。上記電圧条件によれば、前記エミッター電極７０３からベース領域を形成する前記Ｐ型ウエル２中へ少数キャリアである電子が注入され、コレクタとして働く前記Ｎ型拡散層７０１、７０２に印加される電圧Ｖｃ＝３Ｖに引かれ流れ込む。コントロールゲート７０４に印加される電位Ｖｃｇが十分に高い場合には、注入された前記電子の一部がホットエレクトロンとなり、前記フローティングゲート６４へ注入される。前記フローティングゲート６４に注入された電子により前記フローティングゲート下部の界面状態を変調する結果、高抵抗化され、ドレインへ例えば３Ｖを印加した読出しを行えば、ドレイン電流の減少として書込み状態が確認される。【００６１】  図１８および図２０において、本発明に係る半導体装置が有する厚膜ゲート酸化膜型不揮発性メモリへの消去は、前記ソース電極となるＮ型拡散層７０１に約１０Ｖを印加し、前記エミッター電極となるＮ型拡散層７０３を接地ないしは開放し、前記ドレイン電極となるＮ型拡散層７０２を接地ないしは開放し、前記ベース電極となるＰ型拡散層８０を接地し、前記コントロールゲート電極となるＮ型拡散層７０４を接地することで行われる。上記電圧条件によれば、前記ソース電極７０１を形成するＮ型拡散層領域においてバンド間トンネル現象あるいはアバランシェ現象により発生したホットホールの一部が前記フローティングゲート電極６４中に注入される。前記フローティングゲート電極６４に注入されたホールにより前記フローティングゲート電極６４下部と前記Ｐ型ウエル２との界面状態を変調する結果、低抵抗化され、ドレインへ例えば３Ｖ、コントロールゲートに例えば３Ｖを印加した読み出しを行えば、ドレイン電流の増加として消去状態が確認される。ここでソース電極を形成するＮ型拡散層７０１の構造として、通常の高濃度Ｎ型拡散層を低濃度Ｎ型拡散層で囲まれた構造以外に、バンド間トンネル現象あるいはアバランシェ現象が起こりやすい接合構造、例えば低濃度Ｎ型拡散層７を有さず、高濃度Ｎ型拡散層のみで形成する、もしく��高濃度Ｎ型拡散層を低濃度Ｐ型拡散層８で囲む構造をとることで、消去動作の効率をあげることが出来る。【００６２】  図２１には、図１８に示された本発明に係る半導体装置が有する厚膜ゲート酸化膜型不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル２、Ｎ型ウエル３が所望の領域に配置され、前記Ｎ型ウエル領域内にエミッター選択ゲート６２を構成するＰチャンネル型トランジスタが配置され、エミッター線（ＥＬ）１１０は前記エミッター選択ゲート６３（ＥＳＧ）を介してローカルエミッター線１１２に接続され、前記ローカルエミッター線１１２はエミッター電極７０３に接続される。前記Ｐ型ウエル２内に選択ゲート６１を構成するＮチャンネル型トランジスタが配置され、ビット線（ＢＬ）１１１は前記選択ゲート６１を介してドレイン領域に接続される。前記ドレイン領域と直列にフローティングゲート６４とソース領域が配置される。ソース線（ＳＬ）１３１は前記ソース領域に接続される。隣接した記憶素子間には、書き込み時にエミッター電極から注入した電子が隣接する記憶素子に流れ、誤書き込みを起こさないようＮ型ウエル３もしくはＮ型拡散層７０が配置され、書き込み時に接地電位を与えることで電子が隣接する素子に流れることを防ぐ役目を果たす。【００６３】    図２２には、図１８から図２１に示された本発明の厚膜ゲート酸化膜型不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、全てのビット線（ＢＬ）に３Ｖを印加し、全ての選択ゲート（ＳＧ）に３Ｖを印加し、書き込みを行う素子のエミッターに接続されているエミッター線（ＥＬ）に−１Ｖを印加し、書き込みを行う素子に接続されるローカルエミッター線を選択するエミッター選択ゲート（ＥＳＧ）に−３Ｖを印加し、選択されたコントロールゲート（ＣＧ）に高電圧１０Ｖを印加し、全素子のソース線（ＳＬ）に共通して３Ｖを印加する。この動作条件により書き込みを行う素子のエミッターにのみ電子を注入する電位−１Ｖが印加され基板ホットエレクトロンが注入されることで書き込み動作が行われる。【００６４】    消去動作（Ｅｒａｓｅ）では、全てのビット線（ＢＬ）、全ての選択ゲート（ＳＧ）、全てのエミッター線（ＥＬ）、全てのエミッター選択ゲート（ＥＳＧ）、全てのコントロールゲート（ＣＧ）が接地され、全てのソース線（ＳＬ）に正の高電圧１０Ｖが印加される。この動作条件により全ての素子に対して一括してホールが注入され消去動作が行われる。【００６５】    読み出し動作（Ｒｅａｄ）においては、選択されたビット線（ＢＬ）に３Ｖが印加され、選択された選択ゲート（ＳＧ）に３Ｖが印加され、全てのエミッター線（ＥＬ）が接地され、全てのエミッター選択ゲート（ＥＳＧ）が接地され、選択されたコントロールゲート（ＣＧ）に３Ｖが印加され、全てのソース線（ＳＬ）が接地される。この動作条件により、書き込みが行われている素子については、素子の抵抗が高く、消去状態あるいは初期状態にある素子においては素子の抵抗が低い為に、読み出し電流に差が現れ、これを検出することで情報を読み出すことが出来る。本動作により１２ｎｍ以上の厚いゲート酸化膜を有する不揮発性メモリ素子に対して比較的低い電圧で書き込み、消去動作を行うことが可能となる。【００６６】《チャネルホットエレクトロン書き込み厚膜ゲート酸化膜型不揮発性メモリ》
図２３には、本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み厚膜ゲート酸化膜型の不揮発性メモリセルの断面構造が示される。これは最良の形態の一変形である。同図において、Ｐ型シリコン基板１の表面領域に素子分離４、Ｐ型ウエル２、Ｎ型ウエル３が配置され、フローティングゲート６４、およびソースとして機能するＮ型拡散層７０１、ドレインとして機能するＮ型拡散層７０２、コントロールゲートとして機能するＮ型拡散層７０４とＮ型ウエル３が備えられている。【００６７】  図２３および図２４において、本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み厚膜ゲート酸化膜型不揮発性メモリへの書込みは、前記ドレイン電極となるＮ型拡散層７０２へ正の高電圧、約１０Ｖを（Ｖｄ）を印加し、前記ソース電極となるＮ型拡散層７０１に接地電位を（Ｖｓ）印加し、前記コントロールゲート電極となるＮ型拡散層７０４に正の高電圧約１０Ｖを（Ｖｃｇ）印加することで行う。上記電圧条件によれば、前記ソース電極７０１からドレイン領域に向かって電子が流れ込む。コントロールゲート７０４に印加される電位Ｖｃｇが十分に高い場合には、注入された前記電子の一部がホットエレクトロンとなり、前記フローティングゲート６４へ注入される。前記フローティングゲート６４に注入された電子により前記フローティングゲート下部の界面状態を変調する結果、高抵抗化され、ドレインおよびコントロールゲートへ例えば３Ｖを印加した読出しを行えば、ドレイン電流の減少として書込み状態が確認される。【００６８】  図２５には、図２３に示された本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み厚膜ゲート酸化膜型不揮発性メモリセル回路の平面構造の概略が示される。同図において、Ｐ型ウエル２、Ｎ型ウエル３が所望の領域に配置され、前記Ｐ型ウエル２内に選択ゲート６１を構成するＮチャンネル型トランジスタが配置され、ビット線（ＢＬ）１１１は前記選択ゲート６１を介してドレイン領域に接続される。前記ドレイン領域と直列にフローティングゲート６４とソース領域が配置される。ソース線（ＳＬ）１３１は前記ソース領域に接続される。【００６９】  図２６には、図２３から図２５に示された本発明のチャネルホットエレクトロン書込み厚膜ゲート酸化膜型不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、選択されたビット線（ＢＬ）に１０Ｖを印加し、書き込みを行う素子を選択する選択ゲート（ＳＧ）に１０Ｖを印加し、書き込みを行う素子のコントロールゲートに接続されているコントロールゲートに１０Ｖを印加し、全素子のソース線（ＳＬ）に共通して設置電位を印加する。この動作条件により書き込みを行う素子にのみチャネルホットエレクトロンが注入されることで書き込み動作が行われる。なお消去動作、読み出し動作については前期厚膜ゲート酸化膜型不揮発性メモリセルと同様である。【００７０】  なお、本実施例においてはＮチャネル型トランジスタを記憶素子とした半導体装置について説明したが、Ｐチャネル型トランジスタを用いた記憶素子においても同様の特性を得ることが出来る。
【産業上の利用可能性】
【００７１】  本発明に係る半導体装置が有する不揮発性メモリは、トランジスタのソース近傍の絶縁膜中へ基板ホットキャリアを注入することにより書込み・消去を行う方式であるため、通常のロジック回路プロセス、あるいは汎用ＤＲＡＭプロセスへ全く新たなプロセスを追加することなく、不揮発性メモリを搭載した廉価な半導体装置を提供できる。また、本発明に係る半導体装置が有する不揮発性メモリは、電荷蓄積のためのフローティングゲートを使用しないため、従来の不揮発性メモリで必須であったトンネル絶縁膜を必要とせず、微細ＣＭＯＳプロセスにおいても容易に形成可能である。本発明の不揮発性メモリは、液晶表示ドライバー（ＬＣＤ：Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｒｉｖｅｒ）内蔵マイコンを液晶パネル基板へ実装後に行われる色階調のトリミングデータの格納、家電製品に搭載される廉価なマイコン（１ドルマイコンと呼ばれる）の内部発信器の発信周波数のトリミングデータの格納、アナログ回路搭載マイコンの内部抵抗や回路定数のトリミングデータの格納、大容量ＳＲＡＭを搭載した高性能マイコンにおけるＳＲＡＭの救済情報の格納、非接触ＩＣカード、特に廉価なＲＦＩＤにおけるＩＤ情報の格納、等に最適であり、小容量、低消費電力、廉価な不揮発性メモリが要求される半導体装置へ搭載して、その市場競争力の強化に著しい効果がある。
【図面の簡単な説明】
【００７２】
【図１】本発明に係る半導体装置が有する不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。
【図２】図１に示された本発明に係る半導体装置が有する不揮発性メモリの書き込み動作を概略的に示す説明図である。
【図３】図１に示された本発明に係る半導体装置が有する不揮発性メモリの消去動作を概略的に示す説明図である。
【図４】図１から図３に示された本発明の不揮発性メモリセルの平面構造を例示する説明図である。
【図５】図１から図４に示された本発明の不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図６】本発明に係る半導体装置が有するメタルゲート素子分離型不揮発性メモリセルの断面構造を概略的に示す説明図である。
【図７】本発明に係る半導体装置が有する深いＮ型ウエルを有する素子分離型不揮発性メモリセルの断面構造を概略的に示す説明図である。
【図８】本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型不揮発性メモリセルの断面構造を概略的に示す説明図である。
【図９】図８に示された本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み素子分離型不揮発性メモリの書き込み動作を概略的に示す説明図である。
【図１０】図８から図９に示された本発明のチャネルホットエレクトロン書き込み素子分離型不揮発性メモリセルの平面構造を例示する説明図である。
【図１１】図８から図１０に示された本発明のチャネルホットエレクトロン書き込み素子分離型不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図１２】図８に示すチャネルホットエレクトロン書き込み素子分離型不揮発性メモリセルのゲート電極をコンタクトホールと第１金属配線で形成した変形例の断面構造を概略的に示す説明図である。
【図１３】本発明に係る半導体装置が有するゲートエッヂレス型不揮発性メモリセルの断面構造を概略的に示す説明図である。
【図１４】図１３に示された本発明に係る半導体装置が有するゲートエッヂレス型不揮発性メモリの書き込み動作を概略的に示す説明図である。
【図１５】図１３に示された本発明に係る半導体装置が有するゲートエッヂレス型不揮発性メモリの消去動作を概略的に示す説明図である。
【図１６】図１３から図１５に示された本発明のゲートエッヂレス型不揮発性メモリセルの平面構造を例示する説明図である。
【図１７】図１３から図１６に示された本発明のゲートエッヂレス型不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図１８】本発明に係る半導体装置が有する厚膜ゲート酸化膜型不揮発性メモリセルの断面構造を概略的に示す説明図である。
【図１９】図１８に示された本発明に係る半導体装置が有する厚膜ゲート酸化膜型不揮発性メモリの書き込み動作を概略的に示す説明図である。
【図２０】図１８に示された本発明に係る半導体装置が有する厚膜ゲート酸化膜型不揮発性メモリの消去動作を概略的に示す説明図である。
【図２１】図１８から図２０に示された本発明の厚膜ゲート酸化膜型不揮発性メモリセルの平面構造を例示する説明図である。
【図２２】図１８から図２１に示された本発明の厚膜ゲート酸化膜型不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図２３】本発明に係る半導体装置が有するチャネルホットエレクトロン書込み厚膜ゲート酸化膜型不揮発性メモリセルの断面構造を概略的に示す説明図である。
【図２４】図２３に示された本発明に係る半導体装置が有するチャネルホットエレクトロン書き込み厚膜ゲート酸化膜型不揮発性メモリの書き込み動作を概略的に示す説明図である。
【図２５】図２３から図２４に示された本発明のチャネルホットエレクトロン書き込み厚膜ゲート酸化膜型不揮発性メモリセルの平面構造を例示する説明図である。
【図２６】図２３から図２５に示された本発明のチャネルホットエレクトロン書き込み厚膜ゲート酸化膜型不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図２７】本発明に係る第１の従来技術を説明するための断面図である。
【図２８】本発明に係る第２の従来技術を説明するための断面図である。
【図２９】本発明に係る第３の従来技術を説明するための断面図である。
【符号の説明】
【００７３】１−Ｐ型シリコン基板
２、２０１、２０２、２０３−Ｐ型ウエル
３、３０１、３０２−Ｎ型ウエル
４、４００−素子分離
５−ゲート酸化膜
６−ゲート電極
７−低濃度Ｎ型拡散層
８−低濃度Ｐ型拡散層
９−サイドスペーサ
１０−コンタクトホール
１１−第１金属配線
１２−ビアホール
１３−第２金属配線
３１−深いＮ型ウエル
４１−分離内シリコン窒化膜
４２−活性領域
６１−選択ゲート
６２−エミッター選択ゲート
６３−メモリゲート
６４−フローティングゲート
７０−Ｎ型拡散層
７１−濃いＮ型拡散層
８０−Ｐ型拡散層
８１−濃いＰ型拡散層
１１０−ビット線
１１１−エミッター線
１１２−ローカルエミッター線
１３０−ワード（メモリゲート）線
１３１−ソース線
７０１−ソース（コレクタ）Ｎ型拡散層
７０２−ドレイン（コレクタ）Ｎ型拡散層
７０３−エミッタＮ型拡散層
７０４−コントロールゲートＮ型拡散層
ＢＬ−ビット線
ＳＧ−選択ゲート
ＥＬ−エミッター線
ＥＳＧ−エミッター選択ゲート
ＭＧ−メモリゲート
ＳＬ−ソース線
ＣＧ−コントロールゲート
Ｕｎｉｔ  Ｃｅｌｌ−単位メモリセル領域
【図１】
2005197328.tif 000003
【図２】
2005197328.tif 000004
【図３】
2005197328.tif 000005
【図４】
2005197328.tif 000006
【図５】
2005197328.tif 000007
【図６】
2005197328.tif 000008
【図７】
2005197328.tif 000009
【図８】
2005197328.tif 000010
【図９】
2005197328.tif 000011
【図１０】
2005197328.tif 000012
【図１１】
2005197328.tif 000013
【図１２】
2005197328.tif 000014
【図１３】
2005197328.tif 000015
【図１４】
2005197328.tif 000016
【図１５】
2005197328.tif 000017
【図１６】
2005197328.tif 000018
【図１７】
2005197328.tif 000019
【図１８】
2005197328.tif 000020
【図１９】
2005197328.tif 000021
【図２０】
2005197328.tif 000022
【図２１】
2005197328.tif 000023
【図２２】
2005197328.tif 000024
【図２３】
2005197328.tif 000025
【図２４】
2005197328.tif 000026
【図２５】
2005197328.tif 000027
【図２６】
2005197328.tif 000028
【図２７】
2005197328.tif 000029
【図２８】
2005197328.tif 000030
【図２９】
2005197328.tif 000031