(57)【要約】【課題】ホール素子からの信号を受けるゼロクロス検出回路において、ホール素子からの入力ダイナミックレンジを大きくとることができ、低消費電力を実現する。【解決手段】入力回路１とヒステリシスを持たせた入力回路２と、それらの出力を受けるチャタリングを防止するロジック回路からなるゼロクロス検出回路において、入力回路１と入力回路２の入力段の構成を図１に示す構成にすることによって入力ダイナミックレンジを大きくとることが可能となった。【選択図】図１
2005311521.tif 000002
【特許請求の範囲】
【請求項１】
それぞれのエミッタの共通接続点に電流源が接続され、それぞれのコレクタにはそれぞれ第一及び第二の抵抗が接続され、それぞれのベースにはホール素子からの信号が入力される第一及び第二のＰＮＰ型トランジスタと、前記第一のＰＮＰ型トランジスタと前記第一の抵抗との共通接続点がエミッタに接続された第一のＮＰＮ型トランジスタと、前記第二のＰＮＰ型トランジスタと前記第二の抵抗との共通接続点がエミッタに接続され、前記第一のＮＰＮ型トランジスタを入力側にして前記第一のＮＰＮ型トランジスタとミラー接続された第二のＮＰＮ型トランジスタと、前記第二のＮＰＮ型トランジスタの出力を増幅する回路と、を備える第一の入力回路と、それぞれのエミッタの共通接続点に電流原が接続され、それぞれのコレクタにはそれぞれ第三及び第四の抵抗が接続され、それぞれのベースにはホール素子からの信号が入力される第三及び第四のＰＮＰ型トランジスタと、前記第三のＰＮＰ型トランジスタと前記第三の抵抗との共通接続点がエミッタに接続された第三のＮＰＮ型トランジスタと、前記第四のＰＮＰ型トランジスタと前記第四の抵抗との共通接続点がエミッタに接続され、前記第三のＮＰＮ型トランジスタを入力側にして前記第三のＮＰＮ型トランジスタとミラー結合された第四のＮＰＮ型トランジスタと、前記第四のＮＰＮ型トランジスタの出力を増幅する回路と、前記増幅された第四のＮＰＮ型トランジスタの出力がぞれぞれのベースに入力され、それぞれのエミッタにそれぞれ第五及び第六の抵抗が接続され、ミラー結合された第五のＮＰＮ型トランジスタおよび第六のＮＰＮ型トランジスタとを備え、前記第六のＮＰＮ型トランジスタのコレクタが前記第三及び第四のＮＰＮ型トランジスタのベースに接続され、入力信号に対して出力信号が遅延を生じさせる第二の入力回路と、前記第一および第二の入力回路からの出力を受けるチャタリングを防止するための回路と、を備えることを特徴とするゼロクロス検出回路。
【請求項２】
前記チャタリングを防止するための回路は、前記第一の入力回路の出力を一の入力とし、前記第二の入力回路の出力を他の入力とする第一のＮＡＮＤゲートと、インバータを介した前記第一の入力回路の出力を一の入力とし、インバータを介した前記第二の入力回路の出力を他の入力とする第二のＮＡＮＤゲートと、前記第一及び第二のＮＡＮＤゲートの出力が入力される、たすきがけで構成されたフリップフロップ回路と、からなることを特徴とする請求項１記載のゼロクロス検出回路。
【請求項３】
請求項１及び請求項２のいずれかに記載のゼロクロス検出回路を備えることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置を備えることを特徴とする撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ホール素子からの入力電圧の入力範囲を広く使用することができ、低電圧での駆動を実現するゼロクロス検出回路、それを用いた半導体装置、及び撮像装置に係るものである。
【背景技術】
【０００２】
図４は従来のゼロクロス検出回路を示している。同図において１０１は入力回路、１０２はヒステリシスを持たせた入力回路であり、信号入力端子１０１ａと信号入力端子１０１ｂにはホール素子等のセンサからの信号が入力される。図４に示す入力回路１０１とヒステリシスを持たせた入力回路１０２の出力はインバータ１０３，１０４，ＮＡＮＤゲート１０５，１０６，ＳＲラッチ回路１０７からなるチャタリングを防止する回路を経て、図５に示すようにホール素子からの信号成分に含まれるノイズ成分等により引き起こされるホール信号のゼロクロス地点でのチャタリングの影響を受けずにゼロクロス点を正確が検出される。
【０００３】
図４に示す従来のゼロクロス検出回路を構成する入力回路１０１とヒステリシスを持たせた入力回路１０２の構成を説明する。同図において入力回路１０１は、入力用のトランジスタであるＰＮＰ型トランジスタＱ１０１，Ｑ１０２と、前記入力用のトランジスタＱ１０１，Ｑ１０２のエミッタ共通接続点と電源電圧ＶＣＣとの間に接続された電流源と、前記入力用トランジスタＱ１０１，Ｑ１０２のそれぞれのコレクタに、それぞれのコレクタが接続され、互いのベースを共通としてミラー結合されたトランジスタＱ１０３，Ｑ１０４と、出力のドライブ能力を上げるためのトランジスタＱ１０５と、ホール素子からの信号を受けるトランジスタＱＡ，ＱＢと、抵抗Ｒ１０１とから構成されている。
【０００４】
また図４においてヒステリシスを持たせた入力回路１０２は、同図に示す入力回路１０１のトランジスタＱ１０１〜Ｑ１０５と接続関係を等しくするトランジスタＱ１１１〜Ｑ１１５と、ヒステリシスを生じさせるためのトランジスタＱ１１６〜Ｑ１１８と、出力のドライブ能力を上げるためのトランジスタＱ１１９と、ホール素子からの信号を受けるトランジスタＱＡ，ＱＢと、負荷である抵抗Ｒ１１１〜Ｒ１１３と複数の電流源から構成されている。なおヒステリシスの発生はトランジスタＱ１１６の出力を帰還して、入力に対する出力を遅らせることで実現している。
【０００５】
なお、トランジスタＱＡ，ＱＢは入力回路１０１の入力用トランジスタＱ１０１，Ｑ１０２と、ヒステリシスを持たせた入力回路１０２の入力用トランジスタＱ１１１，Ｑ１１２に多段接続されている。従って入力回路１０１とヒステリシスを持たせた入力回路１０２の上側入力範囲はほぼＶＣＣ−２ＶＦ（Ｖ）（ＶＦ≒０．７Ｖ）、下側入力電圧はほぼ−ＶＦ（Ｖ）となる。
【０００６】
これを入力回路１０１を用いて説明すると、入力端子１０１ｂへの入力に対してトランジスタＱＢのエミッタはＶＦ（Ｖ）高く、トランジスタＱ１０１のエミッタはさらにＶＦ（Ｖ）高くなる一方で、トランジスタＱ１０３のコレクタはグランドからＶＦ（Ｖ）であることから、入力電圧が−ＶＦ（Ｖ）まで下がるとトランジスタＱ１０１のエミッタがＶＦ（Ｖ）となりトランジスタＱ１０１が駆動するためのＶＣＥ（コレクタ・エミッタ間の電圧）が生じなくなるから、下側入力電圧はほぼ−ＶＦ（Ｖ）となるのである。また入力端子１０１ｂへの入力電圧が電源電圧であるＶＣＣよりも２ＶＦ低いＶＣＣ−２ＶＦ（Ｖ）である時は、トランジスタＱ１０１のエミッタの電位がほぼＶＣＣ（Ｖ）と、電源電圧に等しくなるため、上側入力電圧はほぼＶＣＣ−２ＶＦ（Ｖ）となるのである。
【０００７】
ここで、ホール素子からの信号を受ける入力回路１０１の入力が多段接続で構成されていなければ最大入力電圧がほぼＶＣＣ−ＶＦ（Ｖ）となりホール素子からの最大入力電圧が広がるため望ましいが、その場合はトランジスタＱ１０３が駆動するためのＶＣＥを確保するため、下側入力電圧を０（Ｖ）まで下げる事ができないのである。従ってホール素子からの信号を受ける入力端子が多段接続で構成されていれば入力電圧の範囲はほぼＶＣＣ−２ＶＦ（Ｖ）からほぼ−ＶＦ（Ｖ）まで、多段接続で構成されていなければ入力電圧の範囲はほぼＶＣＣ−ＶＦ（Ｖ）からほぼ０（Ｖ）までとなるのである。
【０００８】
なおホール素子からの信号を受ける入力が多段接続で構成される例としては特許文献１が挙げられる。
【特許文献１】特開２００２−０１０６７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一方で最近は電子機器を低消費電力で駆動することが要求される。しかし前述した従来のゼロクロス検出回路ではホール素子からのホール信号の入力範囲を広くとることができず、
またホール素子からのホール信号の入力範囲を広くするためにはホール素子の電源電圧を高くしなければならないといった問題があった。
【課題を解決するための手段】
【００１０】
前記課題は、請求項１記載の発明である、それぞれのエミッタの共通接続点に電流源が接続され、それぞれのコレクタにはそれぞれ第一及び第二の抵抗が接続され、それぞれのベースにはホール素子からの信号が入力される第一及び第二のＰＮＰ型トランジスタと、前記第一のＰＮＰ型トランジスタと前記第一の抵抗との共通接続点がエミッタに接続された第一のＮＰＮ型トランジスタと、前記第二のＰＮＰ型トランジスタと前記第二の抵抗との共通接続点がエミッタに接続され、前記第一のＮＰＮ型トランジスタを入力側にして前記第一のＮＰＮ型トランジスタとミラー接続された第二のＮＰＮ型トランジスタと、前記第二のＮＰＮ型トランジスタの出力を増幅する回路と、を備える第一の入力回路と、それぞれのエミッタの共通接続点に電流原が接続され、それぞれのコレクタにはそれぞれ第三及び第四の抵抗が接続され、それぞれのベースにはホール素子からの信号が入力される第三及び第四のＰＮＰ型トランジスタと、前記第三のＰＮＰ型トランジスタと前記第三の抵抗との共通接続点がエミッタに接続された第三のＮＰＮ型トランジスタと、前記第四のＰＮＰ型トランジスタと前記第四の抵抗との共通接続点がエミッタに接続され、前記第三のＮＰＮ型トランジスタを入力側にして前記第三のＮＰＮ型トランジスタとミラー結合された第四のＮＰＮ型トランジスタと、前記第四のＮＰＮ型トランジスタの出力を増幅する回路と、前記増幅された第四のＮＰＮ型トランジスタの出力がぞれぞれのベースに入力され、それぞれのエミッタにそれぞれ第五及び第六の抵抗が接続され、ミラー結合された第五のＮＰＮ型トランジスタおよび第六のＮＰＮ型トランジスタとを備え、前記第六のＮＰＮ型トランジスタのコレクタが前記第三及び第四のＮＰＮ型トランジスタのベースに接続され、入力信号に対して出力信号が遅延を生じさせる第二の入力回路と、前記第一および第二の入力回路からの出力を受けるチャタリングを防止するための回路と、を備えることを特徴とするゼロクロス検出回路によって解決することができる。この実施の形態によると、ホール素子に使用する電源電圧を小さくとることができる。
【００１１】
前記課題は、請求項２記載の発明である、請求項１記載のチャタリングを防止するための回路は前記第一の入力回路の出力を一の入力とし、前記第二の入力回路の出力を他の入力とする第一のＮＡＮＤゲートと、インバータを介した前記第一の入力回路の出力を一の入力とし、インバータを介した前記第二の入力回路の出力を他の入力とする第二のＮＡＮＤゲートと、前記第一及び第二のＮＡＮＤゲートの出力が入力される、たすきがけで構成されたフリップフロップ回路と、からなることを特徴とするゼロクロス検出回路によって解決することができる。この実施の形態によると、ホール素子にノイズがのってホール信号が乱れた場合でも正確にゼロクロス地点を検出することができる。
【００１２】
前記課題は、請求項１及び請求項２のいずれかに記載のゼロクロス検出回路を備えることを特徴とする半導体装置によって解決される。
【００１３】
前記課題は、請求項３記載の半導体装置を備えることを特徴とする撮像装置によって解決される。この実施の形態によると、撮像装置の消費電力を抑えるのみならず、その設計の選択の余地を広めることとなる。
【発明の効果】
【００１４】
ホール素子からのホール信号の入力範囲を広くとることが可能となり、ホール素子からのＤＣバイアスレベルの変化に柔軟に対応することができるため、本発明に関わるゼロクロス検出回路を用いると、設計者の設計選択の幅を広げることが出来る。また電源電圧が低くてもゼロクロス検出回路が動作することが可能となり、それを用いた電子機器の低消費電力を実現する。
【発明を実施するための最良の形態】
【００１５】
以下、本願発明を実施するための最良な形態について説明する。図１に本発明に係わるゼロクロス検出回路を示す。同図の入力回路１とヒステリシスを持たせた入力回路２の信号入力端子１ａと信号入力端子１ｂにはホール素子等のセンサからの信号が入力される。本発明に関わるゼロクロス検出回路は図２に示すように、入力回路１の出力とヒステリシスを持たせた入力回路２の出力の論理積によりホール素子からの信号成分に含まれるノイズ成分等により引き起こされるホール信号のゼロクロス地点でのチャタリングの影響を受けずに正確にゼロクロス点を検出することができる。
【００１６】
図１に示す入力回路１の構成について説明する。入力回路１の入力用トランジスタＱ１，Ｑ２はそれぞれのコレクタに抵抗Ｒ１，Ｒ２が接続されており、それぞれのエミッタの共通接続点には電流源が接続されている。トランジスタＱ３，Ｑ４はベースを共通にしてミラー接続されており、それぞれのエミッタにトランジスタＱ１，Ｑ２と抵抗Ｒ１，Ｒ２のそれぞれの共通接続点が接続され、コレクタには電流源が接続されている。ミラー接続された出力側のトランジスタＱ４のコレクタにはトランジスタＱ５のベースとコレクタがダイオード接続されており、ドライブ能力を上げるためのトランジスタＱ６はベースにトランジスタＱ５のエミッタが接続されており、トランジスタＱ６のコレクタと、トランジスタＱ６と電源電圧ＶＣＣとの間に接続された負荷である抵抗Ｒ３との接続点が入力回路１の出力となる。
【００１７】
入力回路１の動作について図１を用いて説明する。トランジスタＱ２に信号入力端子１ａからホール信号＋が、トランジスタＱ１に信号入力端子１ｂからホール信号−が入力され、ホール信号＋がホール信号−よりも大きいときはトランジスタＱ１の電流駆動能力がトランジスタＱ２の電流駆動能力よりも大きくなることから、抵抗Ｒ１で発生する電圧が抵抗Ｒ２で発生する電圧よりも大きくなり、トランジスタＱ３のベース電圧も抵抗Ｒ１で発生する電圧に連動して高くなることから、トランジスタＱ３とベースを共通にするトランジスタＱ４はコレクタから電流を吸い込むように動作するようになるので、トランジスタＱ５はオフ、さらにトランジスタＱ６もオフになるので入力回路１の出力はハイになる。
【００１８】
ホール信号＋がホール信号−よりも小さくなったときは、ホール信号＋がホール信号−よりも大きくなったときと比較して、トランジスタＱ１〜Ｑ６は先に述べた動作と逆の動作をすることになり、入力回路１の出力はローになる。
【００１９】
ヒステリシスを持たせた入力回路２の構成について説明する。トランジスタＱ１１〜Ｑ１６，抵抗Ｒ１１，Ｒ１２は、それぞれ入力回路１を構成するトランジスタＱ１〜Ｑ６，抵抗Ｒ１，Ｒ２と接続関係が等しい構成である。トランジスタＱ１６のベースにはトランジスタＱ１５のエミッタが接続されており、電源電圧ＶＣＣとトランジスタＱ１６のコレクタ間には抵抗Ｒ１８が接続されており、抵抗Ｒ１８とトランジスタＱ１６のコレクタとの接続点からは入力信号に応じた信号が出力される。前記トランジスタＱ１６のコレクタから出力された信号は、ヒステリシスを持たせるためトランジスタＱ１７のベースへの出力と、入力回路２の最終出力段を構成するトランジスタＱ２０のベースへの出力となっている。トランジスタＱ１７のベースには抵抗Ｒ１３が接続されており、トランジスタＱ１７のコレクタは、それぞれのエミッタに抵抗Ｒ１４，Ｒ１５が接続され、ベースを共通としてミラー接続されたトランジスタＱ１８，Ｑ１９のベースへと接続されており、ミラー接続された出力側のトランジスタＱ１９のコレクタが、ミラー接続されたトランジスタＱ１３，Ｑ１４のベースへと接続されている。トランジスタＱ２０のベースには、トランジスタＱ１６のコレクタが抵抗Ｒ１６を介して接続されており、コレクタには電流源が接続されており、コレクタと電流源の共通接続点がトランジスタＱ２１のベースに接続されている。そして電源電圧ＶＣＣとトランジスタＱ２１の間に接続された抵抗Ｒ１７と、トランジスタＱ２１のコレクタとの接続点をヒステリシスを持たせた入力回路２の出力としている。
【００２０】
次にヒステリシスを持たせた入力回路２のヒステリシスの発生原理を図２に示したタイミングチャートとともに説明する。図２においてホール信号＋とホール信号−とがゼロクロス地点を過ぎた後、ホール信号＋がホール信号−より大きくなり、両信号の差が開いていくときに入力回路２はその出力をローからハイに反転させているが、これはトランジスタＱ１３，Ｑ１４のベースにはトランジスタＱ１９のコレクタが接続されており、この時入力回路２の最終出力はローであるため、トランジスタＱ２１はオン、トランジスタＱ２０はオフ、トランジスタＱ１６はオンであるから、トランジスタＱ１７はオフ、すなわちトランジスタＱ１８，Ｑ１９はオンの状態となり、トランジスタＱ１３，Ｑ１４のベース電圧を下げようとするからである。つまり、入力回路１とヒステリシスを持たせた入力回路２への同じ入力信号に対し、入力回路１のトランジスタＱ３，Ｑ４に比較して、ヒステリシスを持たせた入力回路２のトランジスタＱ１３，Ｑ１４のベース電圧はトランジスタＱ１９のコレクタからの接続により低くなっているため、抵抗Ｒ１１で発生する電圧が抵抗Ｒ１で発生する電圧に比較して小さいためトランジスタＱ１４のＶＢＥが入力回路１のトランジスタＱ４と同じＶＢＥに達するまでに遅延を生じるのである。そしてトランジスタＱ１４のＶＢＥが一定に達するとトランジスタＱ１６がオフになり、トランジスタＱ２０がオン、トランジスタＱ２１がオフとなり入力回路２の出力がハイになるのである。以上で説明したように、入力回路２は入力回路１と比較して、入力信号に対してその出力が遅延したものとなる。
【００２１】
逆に、ホール信号＋がホール信号−とクロスした後小さくなるとき、トランジスタＱ１６はオフからオンになろうとする。トランジスタＱ１６がオンになるのは、トランジスタＱ１４のＶＢＥが一定の値まで小さくなってトランジスタＱ１５がオンになるからであるが、トランジスタＱ１９がオフであるためトランジスタＱ１９のコレクタに接続された定電流源からトランジスタＱ１３，Ｑ１４のベースへ電流が流れ、トランジスタＱ１３，Ｑ１４のＶＢＥが入力回路１を構成するトランジスタＱ３，Ｑ４のＶＢＥに比較して大きくなっているため、トランジスタＱ１４のＶＢＥが一定の値まで小さくなるまで時間がかかることからヒステリシスが発生するのである。
【００２２】
図１に示す入力回路１とヒステリシスを持たせた入力回路２の出力はゼロクロス検出信号を発生するためチャタリング防止回路であるロジック回路によってその出力が処理される。入力回路１とヒステリシスを持たせた入力回路２の出力は、図１に示すように、入力回路１からの出力と入力回路２からの出力がそのまま入力されるNANDゲート５と、入力回路１からの出力と入力回路２からの出力がインバータを介して入力されるNANDゲート６と、NANDゲート５とNANDゲート６の出力が入力されるSRラッチ回路７とで構成されている。なお、NANDゲートは２入力のものに限られず、リセット信号を入力するために３入力の構成のものが用いられてもよい。
【００２３】
図２に示す（１）はホール素子からのホール信号＋とホール信号−であり、入力回路１とヒステリシスを持たせた入力回路２の出力は（２），（３）に示すようにゼロクロス地点で出力を反転する。そして図２の（４）に示すように、入力回路１の出力の立ち上がりと、ヒステリシスを持たせた入力回路２の出力の立ち上がりによってＮＡＮＤゲート５はインデックスパルスを発生し、図２の（５）に示すように、入力回路１の出力の立ち下がりと、入力回路２の出力の立ち下がりによってＮＡＮＤゲート６はインデックスパルスを発生する。そしてＮＡＮＤゲート５，６のインデックスパルス（４），（５）は図２の（６）に示すようにＳＲラッチ回路７を介してホール信号のゼロクロス地点での検出信号を発生する。以上によってホール信号のゼロクロス地点をチャタリングを生じさせずに正確に検出することができるのである。
【００２４】
本発明に関わるゼロクロス検出回路は、従来のゼロクロス検出回路に比較して入力信号の入力範囲を広げることができるので、ホール素子の電源電圧を低くしてもホール素子からの信号を正確に検出することが出来るので低消費電力でモータ駆動素子を動作させることができる。またホール素子からの信号のＤＣバイアスレベルが高いときでも使用することができるので本発明に関わるゼロクロス検出回路を備えるモータ駆動素子とホール素子を使用して設計を行う際も設計者の設計選択の幅を広げることができるのである。
【００２５】
図３に本発明にかかわるゼロクロス検出回路を備えた半導体装置と、それを用いた撮像装置を示す。同図において撮像装置３０は、ズームレンズ３１とフォーカスレンズ３２と、アイリス３３とからなるレンズ部と、ＣＣＤ３４と、ＡＤ変換回路３６と、表示部３７と、記録部３８と、レンズドライバ３９と、ＣＰＵ４０とその他図示しない部品とから構成されている。ホール素子はレンズ制御のためのモータ（図示せず）のコイルに隣接して備えられており、本発明に係わるゼロクロス検出回路を備えた半導体装置は同図に示すレンズドライバ３９にワンチップとして、あるいはレンズドライバを構成するひとつのチップとして搭載される。被写体からの映像はレンズ部を通してＣＣＤ３４に光学的に伝達され、ＡＤ変換回路３５はＣＣＤ３４から受け取るアナログの電気信号をデジタル値に変換する。画像処理部はＡＤ変換回路から受け取ったデジタル値を表示させ、記録部は撮影されたデジタル画像を外部から装置されたメモリーカード、あるいは図示しないが撮像装置に内蔵される記憶装置に記録し、ＣＰＵ４０は撮像装置を構成する部品を制御する。
【００２６】
この実施の形態によるとホール素子に用いる電源電圧（レンズドライバから電源を取るのか、あるいは撮像装置の基板から電源を取るかにかかわらず）を、従来のゼロクロス検出回路を用いた撮像装置に比較して、小さなものにすることができるために低消費電力の撮像装置を設計することができ、設計の選択の余地を広めることともなる。
【００２７】
本願発明は、上述した実施形態に限られることなく、特許請求の範囲に記載した事項の範囲内でのあらゆる設計変更はすべて本願発明の範囲に含まれる。
【図面の簡単な説明】
【００２８】
【図１】本発明に係わるゼロクロス検出回路
【図２】本発明に係わるゼロクロス検出回路の波形図
【図３】本発明に係わるゼロクロス検出回路を備えた半導体装置を用いた撮像装置
【図４】従来のゼロクロス検出回路
【図５】従来のゼロクロス検出回路の波形図
【符号の説明】
【００２９】
１・・・入力回路１
２・・・入力回路２
３，４・・・インバータ
５，６・・・ＮＡＮＤゲート
７・・・ＳＲラッチ回路
１ａ・・・ホール信号＋入力端子
１ｂ・・・ホール信号−入力端子
Ｑ１〜Ｑ２１・・・トランジスタ
Ｒ１〜Ｒ１８・・・抵抗
３１・・・ズームレンズ
３２・・・フォーカスレンズ
３３・・・アイリス
３４・・・ＣＣＤ
３５・・・ＡＤ変換回路
３６・・・画像処理部
３７・・・表示部
３８・・・記録部
３９・・・レンズドライバ
４０・・・ＣＰＵ
４１・・・メモリーカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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