(57)【要約】【課題】ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み禁止状態時に、外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができるようにしたマイクロプロセッサを提供する。【解決手段】割り込み変換回路２５を設け、外部割り込み禁止状態時は、外部割り込み制御回路２２の出力を無効、割り込み変換回路２５の出力を有効とする。この状態で、外部割り込み信号ＩＮＴkが与えられると、入力回路２６kは、レジスタ２７kの格納値＝０のときは外部割り込み信号ＩＮＴkを入力せず、レジスタ２７kの格納値＝１のときは、外部割り込み信号ＩＮＴkを入力し、これをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。【選択図】          図１
2005316566.tif 000002
【特許請求の範囲】
【請求項１】
プロセッサコアと、
外部割り込み禁止状態時に、所望の外部割り込み信号をデバッグ専用割り込み信号として前記プロセッサコアに伝送する割り込み変換回路を有する
ことを特徴とするマイクロプロセッサ。
【請求項２】
前記割り込み変換回路は、
複数の外部割り込み信号の各々ごとに設けられた複数の入力回路と、
該複数の入力回路の各々ごとに設けられた複数のレジスタを有し、
該複数のレジスタの各々は、格納値が第１の値のときは、対応する入力回路による対応する外部割り込み信号の入力を禁止し、格納値が第２の値のときは、対応する入力回路による対応する外部割り込み信号の入力を許可するものである
ことを特徴とする請求項１記載のマイクロプロセッサ。
【請求項３】
前記割り込み変換回路は、
複数の外部割り込み信号の各々ごとに設けられた複数の入力回路と、
該複数の入力回路の各々に対応した複数の格納部を有するレジスタを有し、
前記複数の格納部の各々は、格納値が第１の値のときは、対応する入力回路による対応する外部割り込み信号の入力を禁止し、格納値が第２の値のときは、対応する入力回路による対応する外部割り込み信号の入力を許可するものである
ことを特徴とする請求項１記載のマイクロプロセッサ。
【請求項４】
前記割り込み変換回路は、
複数の外部割り込み信号を被選択信号とするセレクタと、
前記所望の外部割り込み信号を指定する値を格納するレジスタと、
該レジスタの格納値をデコードして、前記セレクタが前記所望の外部割り込み信号を選択するように前記セレクタの選択動作を制御するデコーダを有する
ことを特徴とする請求項１記載のマイクロプロセッサ。
【請求項５】
前記割り込み変換回路は、
複数の外部割り込み信号の各々ごとに設けられた複数の入力回路と、
所望値を格納する第１レジスタと、
前記複数の入力回路の各々に対応して設けられた複数の第２レジスタと、
前記複数の入力回路の各々に対応して設けられた複数の比較器を有し、
該複数の比較器の各々は、前記第１レジスタの格納値と、対応する入力回路に対応する第２レジスタの格納値を比較し、前記第１レジスタの格納値と前記対応する入力回路に対応する第２レジスタの格納値が一致しないときは、対応する入力回路による対応する外部割り込み信号の入力を禁止し、前記第１レジスタの格納値と前記対応する第２レジスタの格納値が一致するときは、対応する入力回路による対応する外部割り込み信号の入力を許可するものである
ことを特徴とする請求項１記載のマイクロプロセッサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロプロセッサ、より詳しくは、マイクロプロセッサにおけるユーザプログラムのデバッグ容易化技術に関する。
【背景技術】
【０００２】
図１８はデバッグシステムの一例の概略的構成図である。図１８中、１はデバッグ装置を構成するパーソナルコンピュータ、２はパーソナルコンピュータ１に搭載されたソフトウエアからなるモニタデバッガ、３は通信デバイス、４はプリンタ等の機器に組み込まれたマイクロプロセッサ、５はマイクロプロセッサ４に搭載されたユーザプログラム、６はユーザプログラム５に組み込まれたモニタプログラムである。
【０００３】
図１８に示すデバッグシステムにおいては、モニタデバッガ２は、通信デバイス３を介してマイクロプロセッサ４に割り込みを行い、マイクロプロセッサ４にモニタプログラム６を実行させることによりユーザプログラム５のデバッグを行うことになる。なお、割り込み方式に特徴のあるマイクロプロセッサとして、例えば、特許文献１〜３に開示されたものがある。
【特許文献１】特開平０１−２２２３４２号公報
【特許文献２】特開昭６０−１５１７５１号公報
【特許文献３】特開昭６４−３５６３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、マイクロプロセッサ４は、ユーザプログラム５の中のＯＳ（operating system）を用いる部分を実行する時は外部割り込みを禁止するが、図１８に示すデバッグシステムには、マイクロプロセッサ４が外部割り込みを禁止した状態時に、モニタデバッガ２からマイクロプロセッサ４にデバッグのための割り込みを行う機構がなく、ユーザプログラム５のうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができない。
【０００５】
なお、マイクロプロセッサ４の外部にＩＣＥ（in-circuit emulator）等、専用のハードウエアを用意する場合には、ユーザプログラム５の中の外部割り込み禁止状態で実行される部分のデバッグを行うことができるが、専用の外部デバッグ機構を持たない機器に組み込まれたマイクロプロセッサの場合には、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができない。
【０００６】
本発明は、かかる点に鑑み、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み禁止状態時に、外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができるようにしたマイクロプロセッサを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のマイクロプロセッサは、プロセッサコアと、外部割り込み禁止状態時に、所望の外部割り込み信号をデバッグ専用割り込み信号としてプロセッサコアに伝送する割り込み変換回路を有するというものである。
【発明の効果】
【０００８】
本発明によれば、外部割り込み禁止状態時に、所望の外部割り込み信号をデバッグ専用割り込み信号としてプロセッサコアに伝送する割り込み変換回路を有するので、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み禁止状態時に、外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【発明を実施するための最良の形態】
【０００９】
以下、図１〜図１７を参照して、本発明の第１実施形態〜第９実施形態について説明する。
【００１０】
（第１実施形態・・図１、図２）
図１は本発明の第１実施形態の要部の回路図である。図１中、１０は本発明の第１実施形態のコア部をなすプロセッサコア（ＣＰＵコア）、１１〜１５はプロセッサコア１０が有する入力端子であり、１１〜１４は外部割り込み信号を入力するための外部割り込み信号入力端子、１５はデバッグ専用割り込み信号を入力するためのデバッグ専用割り込み信号入力端子、１６〜２０は割り込み信号線である。
【００１１】
２１1〜２１4は本発明の第１実施形態が有する外部端子であり、２１k（但し、ｋ＝１、２、３、４。以下、同様）は外部デバイスからの外部割り込み信号ＩＮＴkを入力するための外部割り込み信号入力端子である。
【００１２】
２２は外部割り込み信号入力端子２１kを介して入力される外部割り込み信号ＩＮＴkの割り込みレベルを指定して外部割り込み信号ＩＮＴkのプロセッサコア１０の外部割り込み信号入力端子１１〜１４のいずれかへの伝送を制御することにより、外部デバイスからのプロセッサコア１０への外部割り込みを制御する外部割り込み制御回路である。
【００１３】
２３kは外部割り込み信号入力端子２１kから入力される外部割り込み信号ＩＮＴkの割り込みレベルを指定するためのレジスタであり、割り込みレベルの指定値を格納するものである。
【００１４】
２４kは外部割り込み信号入力端子２１kを介して外部割り込み信号ＩＮＴkを入力し、入力した外部割り込み信号ＩＮＴkをレジスタ２３kにより指定される割り込みレベルの外部割り込み信号としてプロセッサコア１０の外部割り込み信号入力端子１１〜１４のいずれかに伝送する入力回路である。
【００１５】
２５は外部割り込み禁止状態時に、外部割り込み信号ＩＮＴ1〜ＩＮＴ4のうち、所定の外部割り込み信号をデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送することにより、所定の外部デバイスからの外部割り込み要求をデバッグ専用割り込み要求に変換する割り込み変換回路である。
【００１６】
２６kは外部割り込み信号ＩＮＴk用の入力回路であり、入力回路２６kは、入力制御信号ＣＮＴkに入力動作を制御され、入力制御信号ＣＮＴk＝“０”のときは、外部割り込み信号ＩＮＴkを入力せず、入力制御信号ＣＮＴk＝“１”のときは、外部割り込み信号ＩＮＴkを入力して、これをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送するものである。
【００１７】
２７kは入力回路２６kの入力動作を制御する入力制御回路をなす１ビット構成のレジスタであり、レジスタ２７kは、その格納値を入力制御信号ＣＮＴkとして入力回路２６kに与えるものである。
【００１８】
本発明の第１実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路２５の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路２５の出力を有効とする。
【００１９】
図２は本発明の第１実施形態の動作を説明するためのフローチャートであり、本発明の第１実施形態が外部割り込みを禁止した状態時の割り込み変換回路２５の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００２０】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第１実施形態に与えられた場合において、レジスタ２７kの格納値＝“０”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力しない。
【００２１】
これに対して、レジスタ２７kの格納値＝“１”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力し、これをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００２２】
したがって、本発明の第１実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ２７kに“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００２３】
（第２実施形態・・図３、図４）
図３は本発明の第２実施形態の要部の回路図である。本発明の第２実施形態は、本発明の第１実施形態が備える割り込み変換回路２５の代わりに、これとは回路構成の異なる割り込み変換回路２８を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００２４】
本発明の第２実施形態が備える割り込み変換回路２８は、デバッグ専用割り込み信号線２０に伝送ゲート２９を介在させると共にレジスタ３０を設け、その他については、本発明の第１実施形態が備える割り込み変換回路２５と同様に構成したものである。
【００２５】
伝送ゲート２９は、伝送ゲート制御信号ＣＮＴ5により制御され、伝送ゲート制御信号ＣＮＴ5＝“０”のときは、オフ状態（信号の通過を禁止）とし、伝送ゲート制御信号＝“１”のときは、オン状態（信号の通過を許可）とするものである。
【００２６】
レジスタ３０は、伝送ゲート２９の伝送動作（オン、オフ）を制御する伝送ゲート制御回路をなすものであり、１ビット構成とし、その格納値を伝送ゲート制御信号ＣＮＴ5として伝送ゲート２９に与えるものである。
【００２７】
本発明の第２実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み制御回路２８の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路２８を有効とする。
【００２８】
図４は本発明の第２実施形態の動作を説明するためのフローチャートであり、本発明の第２実施形態が外部割り込みを禁止した状態時の割り込み変換回路２８の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００２９】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第２実施形態に与えられた場合において、レジスタ２７kの格納値＝“０”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力しない。これに対して、レジスタ２７kの格納値＝“１”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力する。
【００３０】
伝送ゲート２９は、レジスタ３０の格納値＝“０”のときは、入力回路２６kが入力した外部割り込み信号ＩＮＴkの通過を禁止し、レジスタ３０の格納値＝“１”のときは、入力回路２６kが入力した外部割り込み信号ＩＮＴkをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００３１】
したがって、本発明の第２実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ２７k、３０に“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００３２】
（第３実施形態・・図５、図６）
図５は本発明の第３実施形態の要部の回路図である。本発明の第３実施形態は、本発明の第１実施形態が備える割り込み変換回路２５の代わりに、これとは回路構成の異なる割り込み変換回路３１を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００３３】
本発明の第３実施形態が備える割り込み変換回路３１は、本発明の第１実施形態が備える割り込み変換回路２５が備える１ビット構成の４個のレジスタ２７1〜２７4の代わりに、４ビット構成の１個のレジスタ３２を設け、その他については、本発明の第１実施形態が備える割り込み変換回路２５と同様に構成したものである。
【００３４】
レジスタ３２は、４ビット信号の各ビット値を格納する１ビット格納部３３1〜３３4を有しており、１ビット格納部３３kの格納値を入力制御信号ＣＮＴkとして入力回路２６kに与えるものである。
【００３５】
本発明の第３実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路３１の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路３１の出力を有効とする。
【００３６】
図６は本発明の第３実施形態の動作を説明するためのフローチャートであり、本発明の第３実施形態が外部割り込みを禁止した状態時の割り込み変換回路３１の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００３７】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第３実施形態に与えられた場合において、レジスタ３２の１ビット格納部３３kの格納値＝“０”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力しない。
【００３８】
これに対して、レジスタ３２の１ビット格納値３３kの格納値＝“１”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力して、これをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００３９】
したがって、本発明の第３実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ３２の１ビット格納部３３kに“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００４０】
また、１つのレジスタ３２で、４個の外部割り込み信号ＩＮＴ1〜ＩＮＴ4について、デバッグ専用割り込み信号に変換するか否かを行うことができ、本発明の第１実施形態の場合に比較してレジスタの数を少なくすることができる。
【００４１】
（第４実施形態・・図７、図８）
図７は本発明の第４実施形態の要部の回路図である。本発明の第４実施形態は、本発明の第３実施形態が備える割り込み変換回路３１の代わりに、これとは回路構成の異なる割り込み変換回路３４を設け、その他については、本発明の第３実施形態と同様に構成したものである。
【００４２】
本発明の第４実施形態が備える割り込み変換回路３４は、本発明の第２実施形態と同様に、デバッグ専用割り込み信号線２０に伝送ゲート２９を介在させると共に、伝送ゲート２９を制御するレジスタ３０を設け、その他については、本発明の第３実施形態が備える割り込み変換回路３１と同様に構成したものである。
【００４３】
本発明の第４実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路３４の出力を無効とし、デバッグ時に外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路３４の出力を有効とする。
【００４４】
図８は本発明の第４実施形態の動作を説明するためのフローチャートであり、本発明の第４実施形態が外部割り込みを禁止した状態時の割り込み変換回路３４の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００４５】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第４実施形態に与えられた場合において、レジスタ３２の１ビット格納部３３kの格納値＝“０”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力しない。これに対して、レジスタ３２の１ビット格納部３３kの格納値＝“１”のときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力する。
【００４６】
伝送ゲート２９は、レジスタ３０の格納値＝“０”のときは、入力回路２６kが入力した外部割り込み信号ＩＮＴkの通過を禁止し、レジスタ３０の格納値＝“１”のときは、入力回路２６kが入力した外部割り込み信号ＩＮＴkをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００４７】
したがって、本発明の第４実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ３２の１ビット格納部３３k及びレジスタ３０に“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００４８】
また、１つのレジスタ３２で、４個の外部割り込み信号ＩＮＴ1〜ＩＮＴ4について、デバッグ専用割り込み信号に変換するか否かを行うことができ、本発明の第２実施形態の場合に比較してレジスタの数を少なくすることができる。
【００４９】
（第５実施形態・・図９、図１０）
図９は本発明の第５実施形態の要部の回路図である。本発明の第５実施形態は、本発明の第１実施形態が備える割り込み変換回路２５の代わりに、これとは回路構成の異なる割り込み変換回路３５を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００５０】
本発明の第５実施形態が備える割り込み変換回路３５は、４入力１出力のセレクタ３６と、３ビット構成のレジスタ３７と、レジスタ３７の保持値をデコードしてセレクト制御信号ＳＬ1〜ＳＬ4を出力するデコーダ３８を備えている。
【００５１】
セレクタ３６において、３９kは外部割り込み信号ＩＮＴkとセレクト制御信号ＳＬkとをＡＮＤ処理するＡＮＤ回路、４０はＡＮＤ回路３９1〜３９4の出力をＯＲ処理するＯＲ回路であり、ＯＲ回路４０の出力がデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に与えられる。
【００５２】
レジスタ３７は、デバッグ専用割り込み信号として扱う外部割り込み信号ＩＮＴkの番号ｋを格納するものである。即ち、デバッグ専用割り込み信号として扱う外部割り込み信号がＩＮＴ1の場合には“００１”を格納し、ＩＮＴ2の場合には“０１０”を格納し、ＩＮＴ3の場合には“０１１”を格納し、ＩＮＴ4の場合には“１００”を格納する。
【００５３】
デコーダ３８は、レジスタ３７の格納値がｋの場合、ＳＬkのみを“１”とするものである。即ち、レジスタ３７の格納値＝“００１”のときは、ＳＬ1＝“１”、ＳＬ2〜ＳＬ4＝“０”、レジスタ３７の格納値＝“０１０”のときは、ＳＬ2＝“１”、ＳＬ1、ＳＬ3、ＳＬ4＝“０”、レジスタ３７の格納値＝“０１１”のときは、ＳＬ3＝“１”、ＳＬ1、ＳＬ2、ＳＬ4＝“０”、レジスタ３７の格納値＝“１００”のときは、ＳＬ4＝“１”、ＳＬ1〜ＳＬ3＝“０”とする。
【００５４】
なお、外部割り込み信号ＩＮＴ1〜ＩＮＴ4の全てをデバッグ専用割り込み信号として扱わない場合には、レジスタ３７に“０００”を格納する。この場合、デコーダ３８は、セレクト制御信号ＳＬ1〜ＳＬ4＝“０”とする。
【００５５】
本発明の第５実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路３５の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路３５の出力を有効とする。
【００５６】
図１０は本発明の第５実施形態の動作を説明するためのフローチャートであり、本発明の第５実施形態が外部割り込みを禁止した状態時の割り込み変換回路３５の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００５７】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第５実施形態に与えられた場合において、レジスタ３７の格納値＝０のときは、セレクタ３６は、外部割り込み信号ＩＮＴkを選択しない。これに対して、レジスタ３７の格納値＝ｋのときは、これを選択してデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００５８】
したがって、本発明の第５実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ３７にｋを書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００５９】
（第６実施形態・・図１１、図１２）
図１１は本発明の第６実施形態の要部の回路図である。本発明の第６実施形態は、本発明の第５実施形態が備える割り込み変換回路３５の代わりに、これとは回路構成の異なる割り込み変換回路４１を設け、その他については、本発明の第５実施形態と同様に構成したものである。
【００６０】
本発明の第６実施形態が備える割り込み変換回路４１は、本発明の第２実施形態と同様に、デバッグ専用割り込み信号線２０に伝送ゲート２９を介在させると共に、伝送ゲート２９を制御するレジスタ３０を設け、その他については、本発明の第５実施形態が備える割り込み変換回路３５と同様に構成したものである。
【００６１】
本発明の第６実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路４１の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路４１の出力を有効とする。
【００６２】
図１２は本発明の第６実施形態の動作を説明するためのフローチャートであり、本発明の第６実施形態が外部割り込みを禁止した状態時の割り込み変換回路４１の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００６３】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第６実施形態に与えられた場合において、レジスタ３７の格納値＝０のときは、セレクタ３６は、外部割り込み信号ＩＮＴkを選択しない。これに対して、レジスタ３７の格納値＝ｋのときは、セレクタ３６は、外部割り込み信号ＩＮＴkを選択する。
【００６４】
伝送ゲート２９は、レジスタ３０の格納値＝“０”のときは、セレクタ３６が選択した外部割り込み信号ＩＮＴkの通過を禁止し、レジスタ３０の格納値＝“１”のときは、セレクタ３６が選択した外部割り込み信号ＩＮＴkをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００６５】
したがって、本発明の第６実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ３７にｋ、レジスタ３０に“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００６６】
（第７実施形態・・図１３、図１４）
図１３は本発明の第７実施形態の要部の回路図である。本発明の第７実施形態は、本発明の第１実施形態が備える割り込み変換回路２５の代わりに、これとは回路構成の異なる割り込み変換回路４２を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００６７】
本発明の第７実施形態が備える割り込み変換回路４２は、本発明の第１実施形態が備える割り込み変換回路２５が備える１ビット構成のレジスタ２７1〜２７4の代わりに、複数ビット構成のレジスタ４３、４４1〜４４4と比較器４５1〜４５4を設け、その他については、本発明の第１実施形態が備える割り込み変換回路２５と同様に構成したものである。
【００６８】
レジスタ４３は、所望の値、例えば、プロセッサコア１０の割り込み専用信号入力端子１５に付されている番号を格納するものであり、レジスタ４４kは、外部割り込み信号ＩＮＴkをデバッグ専用割り込み信号として扱う場合には、レジスタ４３の格納値と同一の格納値を格納し、外部割り込み信号ＩＮＴkをデバッグ専用割り込み信号として扱わない場合には０を格納するものである。
【００６９】
比較器４５kは、レジスタ４３の格納値とレジスタ４４kの格納値を比較して入力制御信号ＣＮＴkを入力回路２６kに与えるものであり、レジスタ４３の格納値とレジスタ４４kの格納値が一致しない場合には入力制御信号ＣＮＴk＝“０”、レジスタ４３の格納値とレジスタ４４kの格納値が一致する場合には入力制御信号ＣＮＴk＝“１”とする。
【００７０】
本発明の第７実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路４２の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路４２の出力を有効とする。
【００７１】
図１４は本発明の第７実施形態の動作を説明するためのフローチャートであり、本発明の第７実施形態が外部割り込みを禁止した状態時の割り込み変換回路４２の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００７２】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第７実施形態に与えられた場合において、レジスタ４３の格納値とレジスタ４４kの格納値が一致しない場合には、入力回路２６kは、外部割り込み信号ＩＮＴkを入力しない。
【００７３】
これに対して、レジスタ４３の格納値とレジスタ４４kの格納値が一致している場合には、入力回路２６kは、外部割り込み信号ＩＮＴkを入力して、これをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００７４】
したがって、本発明の第７実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ４３、４４kに同一値を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００７５】
（第８実施形態・・図１５、図１６）
図１５は本発明の第８実施形態の要部の回路図である。本発明の第８実施形態は、本発明の第７実施形態が備える割り込み変換回路４２の代わりに、これとは回路構成の異なる割り込み変換回路４６を設け、その他については、本発明の第７実施形態と同様に構成したものである。
【００７６】
本発明の第８実施形態が備える割り込み変換回路４６は、本発明の第２実施形態と同様に、デバッグ専用割り込み信号線２０に伝送ゲート２９を介在させると共に、伝送ゲート２９を制御するレジスタ３０を設け、その他については、本発明の第７実施形態が備える割り込み変換回路４２と同様に構成したものである。
【００７７】
本発明の第８実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路２２の出力を有効、割り込み変換回路４６の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路２２の出力を無効、割り込み変換回路４６の出力を有効とする。
【００７８】
図１６は本発明の第８実施形態の動作を説明するためのフローチャートであり、本発明の第８実施形態が外部割り込みを禁止した状態時の割り込み変換回路４６の外部割り込み信号ＩＮＴkの取り扱いを示している。
【００７９】
即ち、外部割り込みを禁止した状態時に、外部割り込み信号ＩＮＴkが本発明の第８実施形態に与えられた場合において、レジスタ４３、４４kの格納値が一致しないときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力しない。これに対して、レジスタ４３、４４kの格納値が一致しているときは、入力回路２６kは、外部割り込み信号ＩＮＴkを入力する。
【００８０】
伝送ゲート２９は、レジスタ３０の格納値＝“０”のときは、入力回路２６kが入力した外部割り込み信号ＩＮＴkの通過を禁止し、レジスタ３０の格納値＝“１”のときは、入力回路２６kが入力した外部割り込み信号ＩＮＴkをデバッグ専用割り込み信号としてプロセッサコア１０のデバッグ専用割り込み信号入力端子１５に伝送する。
【００８１】
したがって、本発明の第８実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ４３、４４kに同一値を書込み、レジスタ３０に“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００８２】
（第９実施形態・・図１７）
図１７は本発明の第９実施形態の要部の回路図である。本発明の第９実施形態は、本発明の第１実施形態が備える外部割り込み制御回路２２及び割り込み変換回路２５の代わりに、これらとは回路構成の異なる外部割り込み回路４７及び割り込み変換回路４８を設け、その他については、本発明の第１実施形態と同様に構成したものである。
【００８３】
本発明の第９実施形態においては、本発明の第１実施形態が備えるレジスタ２３1〜２３4、２７1〜２７4の代わりに、外部割り込み制御回路４７及び割り込み変換回路４８で共用されるレジスタ４９1〜４９4が設けられている。
【００８４】
外部割り込み制御回路４７は、レジスタ４９1〜４９4の第１格納部５０1〜５０4を、本発明の第１実施形態が備えるレジスタ２３1〜２３4と同様に、割り込みレベルの指定値を格納するレジスタとして使用するようにし、その他については、本発明の第１実施形態が備える外部割り込み制御回路２２と同様に構成したものである。
【００８５】
割り込み変換回路４８は、レジスタ４９1〜４９4の第２格納部５１1〜５１4を、本発明の第１実施形態が備えるレジスタ２７1〜２７4と同様に、入力制御信号ＣＮＴ1〜ＣＮＴ4を格納するレジスタとして使用するようにし、その他については、本発明の第１実施形態が備える割り込み変換回路２５と同様に構成したものである。
【００８６】
本発明の第９実施形態においては、プロセッサコア１０は、外部割り込みを禁止しないときは、外部割り込み制御回路４７の出力を有効、割り込み変換回路４８の出力を無効とし、外部割り込みを禁止したときは、外部割り込み制御回路４７の出力を無効、割り込み変換回路４８の出力を有効とする。
【００８７】
したがって、本発明の第９実施形態によれば、ＩＣＥ等のデバッグ専用ハードウエアを用いなくとも、外部割り込み信号入力端子２１kをデバッグ装置用とし、レジスタ４９kの第２格納部５１kに“１”を書き込むことにより、外部割り込み禁止状態時に、モニタデバッガは、通信デバイスを介した外部割り込みによりモニタプログラムを実行させ、ユーザプログラムのうち、外部割り込み禁止状態で実行される部分のデバッグを行うことができる。
【００８８】
なお、本発明の第９実施形態においても、本発明の第２実施形態と同様に、デバッグ専用割り込み信号線２０に伝送ゲート２９を介在させると共に、伝送ゲート２９を制御するレジスタ３０を設けるようにしても良い。
【００８９】
また、本発明の第９実施形態においては、レジスタ４９1〜４９4の機能を１個のレジスタで実現させても良いし、また、この場合、デバッグ専用割り込み信号線２０に伝送ゲート２９を介在させると共に、伝送ゲート２９を制御するレジスタ３０を設けるようにしても良い。また、本発明の第７又は第８実施形態においても、レジスタ４４1〜４４4の機能を１個のレジスタで実現するようにしても良い。
【００９０】
ここで、本発明を整理すると、本発明のマイクロプロセッサには、少なくとも、以下のマイクロプロセッサが含まれる。
【００９１】
（付記１）プロセッサコアと、外部割り込み禁止状態時に、所望の外部割り込み信号をデバッグ専用割り込み信号として前記プロセッサコアに伝送する割り込み変換回路を有することを特徴とするマイクロプロセッサ。
【００９２】
（付記２）前記割り込み変換回路は、複数の外部割り込み信号の各々ごとに設けられた複数の入力回路と、該複数の入力回路の各々ごとに設けられた複数のレジスタを有し、該複数のレジスタの各々は、格納値が第１の値のときは、対応する入力回路による対応する外部割り込み信号の入力を禁止し、格納値が第２の値のときは、対応する入力回路による対応する外部割り込み信号の入力を許可するものであることを特徴とする付記１記載のマイクロプロセッサ。
【００９３】
（付記３）前記割り込み変換回路は、複数の外部割り込み信号の各々ごとに設けられた複数の入力回路と、該複数の入力回路の各々に対応した複数の格納部を有するレジスタを有し、前記複数の格納部の各々は、格納値が第１の値のときは、対応する入力回路による対応する外部割り込み信号の入力を禁止し、格納値が第２の値のときは、対応する入力回路による対応する外部割り込み信号の入力を許可するものであることを特徴とする付記１記載のマイクロプロセッサ。
【００９４】
（付記４）前記割り込み変換回路は、複数の外部割り込み信号を被選択信号とするセレクタと、前記所望の外部割り込み信号を指定する値を格納するレジスタと、該レジスタの格納値をデコードして、前記セレクタが前記所望の外部割り込み信号を選択するように前記セレクタの選択動作を制御するデコーダを有することを特徴とする付記１記載のマイクロプロセッサ。
【００９５】
（付記５）前記割り込み変換回路は、複数の外部割り込み信号の各々ごとに設けられた複数の入力回路と、所望値を格納する第１レジスタと、前記複数の入力回路の各々に対応して設けられた複数の第２レジスタと、前記複数の入力回路の各々に対応して設けられた複数の比較器を有し、該複数の比較器の各々は、前記第１レジスタの格納値と、対応する入力回路に対応する第２レジスタの格納値を比較し、前記第１レジスタの格納値と前記対応する入力回路に対応する第２レジスタの格納値が一致しないときは、対応する入力回路による対応する外部割り込み信号の入力を禁止し、前記第１レジスタの格納値と前記対応する第２レジスタの格納値が一致するときは、対応する入力回路による対応する外部割り込み信号の入力を許可するものであることを特徴とする付記１記載のマイクロプロセッサ。
【００９６】
（付記６）前記複数の外部割り込み信号の割り込みレベルを指定して前記複数の外部割り込み信号の前記プロセッサコアの外部割り込み信号入力端子のいずれかへの伝送を制御することにより、外部デバイスからの前記プロセッサコアへの外部割り込みを制御する外部割り込み制御回路を有し、該外部割り込み制御回路が割り込みレベルを保持するためのレジスタと前記割り込み変換回路が有する前記レジスタは、同一のレジスタの異なる一部分を使用する構成とされていることを特徴とする付記２、３又は５記載のマイクロプロセッサ。
【００９７】
（付記７）前記割り込み変換回路は、前記デバッグ専用割り込み信号として入力した前記所望の外部割り込み信号を前記プロセッサコアに伝送するか否かを制御する伝送ゲートを有することを特徴とする付記１〜６のいずれか一の付記に記載のマイクロプロセッサ。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１実施形態の要部の回路図である。
【図２】本発明の第１実施形態の動作を説明するためのフローチャートである。
【図３】本発明の第２実施形態の要部の回路図である。
【図４】本発明の第２実施形態の動作を説明するためのフローチャートである。
【図５】本発明の第３実施形態の要部の回路図である。
【図６】本発明の第３実施形態の動作を説明するためのフローチャートである。
【図７】本発明の第４実施形態の要部の回路図である。
【図８】本発明の第４実施形態の動作を説明するためのフローチャートである。
【図９】本発明の第５実施形態の要部の回路図である。
【図１０】本発明の第５実施形態の動作を説明するためのフローチャートである。
【図１１】本発明の第６実施形態の要部の回路図である。
【図１２】本発明の第６実施形態の動作を説明するためのフローチャートである。
【図１３】本発明の第７実施形態の要部の回路図である。
【図１４】本発明の第７実施形態の動作を説明するためのフローチャートである。
【図１５】本発明の第８実施形態の要部の回路図である。
【図１６】本発明の第８実施形態の動作を説明するためのフローチャートである。
【図１７】本発明の第９実施形態の要部の回路図である。
【図１８】デバッグシステムの一例の概略的構成図である。
【符号の説明】
【００９９】
１…パーソナルコンピュータ
２…モニタデバッガ
３…通信デバイス
４…マイクロプロセッサ
５…ユーザプログラム
６…モニタプログラム
１０…プロセッサコア
１１〜１４…外部割り込み信号入力端子
１５…デバッグ専用割り込み信号入力端子
１６〜２０…割り込み信号線
２１1〜２１4…外部割り込み信号入力端子
２２…外部割り込み制御回路
２３1〜２３4…レジスタ
２４1〜２４4…入力回路
２５…割り込み変換回路
２６1〜２６4…入力回路
２７1〜２７4…レジスタ
２８…割り込み変換回路
２９…伝送ゲート
３０…レジスタ
３１…割り込み変換回路
３２…レジスタ
３４…割り込み変換回路
３５…割り込み変換回路
３６…セレクタ
３７…レジスタ
３８…デコーダ
４１…割り込み変換回路
４２…割り込み変換回路
４３、４４1〜４４4…レジスタ
４５1〜４５4…比較器
４６…割り込み変換回路
４７…外部割り込み制御回路
４８…割り込み変換回路
４９1〜４９4…レジスタ
【図１】
2005316566.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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