(57)【要約】【課題】  本発明は、平板ディスプレイの駆動回路など多重電圧出力段の出力電圧選択時に、これらの駆動回路で生じ得る貫通電流を除去し、携帯用ディスプレイ等低電力駆動に適合した駆動回路を提供する。【解決手段】  ２個の論理ゲートにタイミングが同一で位相だけ反転された２個の信号をそれぞれ入力して各々の論理ゲート出力信号を得、この２個の出力信号で電源電圧に対するスイッチング役割を遂行する２個のＭＯＳトランジスタのゲートを対応させて駆動することにより、多重出力電圧の中一つを選択的に出力する多重電圧出力回路において、前記論理ゲートを構成するＰＭＯＳ及びＮＭＯＳのサイズを互いに異なるようにして前記出力信号等の上昇エッジまたは/及び下降を操り上げたり遅らせたりすることにより、前記２個のゲート出力が同時にローＬまたはハイＨ状態にならないようにすることを特徴とする多重電圧出力回路を提供する。【選択図】  図１                                                                            
2005295491.tif 000002
【特許請求の範囲】
【請求項１】
２個のＮＡＮＤゲートにタイミングが同一で位相のみが反転された２個の信号を夫々入力して互いに相補的な２個の出力信号を得て、この２個の出力信号で相異する電源電圧に対するスイッチング役割を遂行する２個のＰＭＯＳゲートを駆動することにより、相異する電源電圧の中一つを選択的に出力する多重電圧出力回路であって、
前記２個のＮＡＮＤゲートを構成するＰＭＯＳ及びＮＭＯＳのサイジングを変更するだけで、前記２個の出力信号に対して各々上昇タイミングは操り上げ、下降タイミングは遅らせて、前記２個の出力信号が同時に同じ論理状態にならないようにすることを特徴とする多重電圧出力回路。
【請求項２】
前記ＮＡＮＤゲートを構成することにおいて、ＮＡＮＤゲートの構成素子の中少なくとも一つのＰＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを下げることを特徴とする請求項１に記載の多重電圧出力回路。
【請求項３】
前記ＮＡＮＤゲートを構成することにおいて、前記ＰＭＯＳのチャンネル幅Ｗを増加させることを特徴とする請求項２に記載の多重電圧出力回路。
【請求項４】
前記ＮＡＮＤゲートを構成することにおいて、ＮＡＮＤゲートの構成素子の中ＮＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを高めることを特徴とする請求項１〜３のいずれか一項に記載の多重電圧出力回路。
【請求項５】
前記ＮＡＮＤゲートを構成することにおいて、前記ＮＭＯＳのチャンネル長さＬを増加させることを特徴とする請求項４に記載の多重電圧出力回路。
【請求項６】
２個のＮＯＲゲートにタイミングが同一で位相のみが反転された２個の信号を各々入力して、互いに相補的な２個の出力信号を得、この２個の出力信号に相違する電源電圧に対するスイッチング役割を遂行する２個のＮＭＯＳのゲートを駆動することにより、相違する電源電圧の中一つを選択的に出力する多重電圧出力回路であって、
前記２個のＮＯＲゲートを構成するＰＭＯＳ及びＮＭＯＳのサイジングを変更するだけで、前記２個の出力信号それぞれの上昇タイミングは遅らせ、下降タイミングは操り上げて、前記２個の出力信号が同一論理状態にならないようにすることを特徴とする多重電圧出力回路。
【請求項７】
前記ＮＯＲゲートを構成することにおいて、ＮＯＲゲートの構成素子の中ＰＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを高めることを特徴とする請求項６に記載の多重電圧出力回路。
【請求項８】
前記ＮＯＲゲートを構成することにおいて、前記ＰＭＯＳのチャンネル長さＬを増加させることを特徴とする請求項７に記載の多重電圧出力回路。
【請求項９】
前記ＮＯＲゲートを構成することにおいて、ＮＯＲゲートの構成素子の中少なくとも一つのＮＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを下げることを特徴とする請求項６〜８のいずれか一項に記載の多重電圧出力回路。
【請求項１０】
前記ＮＯＲゲートを構成することにおいて、前記ＮＭＯＳのチャンネル幅Ｗを増加させることを特徴とする請求項９に記載の多重電圧出力回路。
【請求項１１】
第１信号が入力される第１ＮＡＮＤゲートと前記第１信号とタイミングが同じで位相のみが反転された第２信号が入力される第２ＮＡＮＤゲートとを備え、互いに相補的な２個の出力信号を得るための多重電圧出力回路用ＮＡＮＤゲート回路であって、
前記第１及び第２ＮＡＮＤゲートは、それぞれ自分を構成しているＰＭＯＳの少なくとも一つがチャンネル幅Ｗがチャンネル長さＬより相対的に大きく、自分を構成するＮＭＯＳのチャンネル長さＬがチャンネル幅Ｗより相対的に大きいことを特徴とする多重電圧出力回路用ＮＡＮＤゲート回路。
【請求項１２】
第１信号が入力される第１ＮＯＲゲートと前記第１信号とタイミングが同一で位相のみが反転された第２信号が入力される第２ＮＯＲゲートとを備え、互いに相補的な２個の出力信号を得るための多重電圧出力回路用ＮＯＲゲート回路であって、
前記第１及び第２ＮＯＲゲートは、それぞれ自分を構成しているＰＭＯＳがチャンネル幅Ｗがチャンネル長さＬより相対的に小さく、自分を構成するＮＭＯＳの少なくとも一つはチャンネル長さＬがチャンネル幅Ｗより相対的に小さいことを特徴とする多重電圧出力回路用ＮＡＮＤゲート回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、平板ディスプレイの駆動回路など多重電圧出力段の出力電圧選択時に、これらの駆動回路で生じ得る貫通電流を除去して、携帯用ディスプレイなどの低電力駆動に適合した駆動回路を設計する技術に関する。
【背景技術】
【０００２】
従来のＬＣＤ、ＰＤＰなどのディスプレイを駆動する駆動回路には、図１に示すような多重電圧出力段回路図が提供されている。
【０００３】
この回路は、多チャンネルの多重電圧出力段を有しており、スイッチングトランジスタＭＰ１、ＭＰ２、ＭＮ１及びＭＮ２は、出力段から出力される電圧を選択するスイッチング素子として機能する。また、これらのトランジスタのスイッチングを制御する制御手段は、図示のようにＮＡＮＤゲート及びＮＯＲゲートの論理回路である。
ＮＡＮＤゲートＮＡＮＤ１及びＮＡＮＤ２は、それぞれ一入力端にＮ５信号が入力され、他入力端に同じタイミングを有し、位相が互いに相補的なＤＡＴＡ信号及びＤＡＴＡｂ信号が入力される。従って、ＮＡＮＤゲートＮＡＮＤ１及びＮＡＮＤ２の各出力は、Ｎ５信号がハイである時、互いに相補的な信号になる。従って、Ｎ５信号がハイである時、トランジスタＭＰ１またはＭＰ２の中いずれか一つのみが選択的に駆動されるようになっている。
【０００４】
図２は、図１の回路に対して、入力信号に応じて回路の各部分の電圧が変わるようになるタイミング図を示す。
【０００５】
図２の最下部に示す出力信号を見ると、時点Ａ及びＣで信号Ｎ１のエッジとＮ２のエッジがオーバラップされており、時点Ｂ及びＤでＮ３とＮ４の各エッジがオーバラップされていることが確認できる。
従って、このような従来回路では、電圧や温度の変化などによる理由で、それぞれの出力信号の上昇タイミングと下降タイミングの位相遅延を起こし、同一レベル信号がオーバラップされる時間帯が発生されるようになる。
この場合、ハイレバル電圧段のスイッチング素子(例えばＭＰ１)がターンオフ（ＯＦＦ）される前にローレベル電圧段のスイッチング素子(例えばＭＰ２)がターンオン（Ｏｎ）される区間が生じるようになる。その結果、多重電圧の中ハイレバルの電圧(例えばＶ０)が出力段に全て出力されず、ローレベルの電圧(例えばＶ１)の入力端側に漏れる貫通電流が発生するようになる問題が生じる。
図２に示す時点Ａ、Ｂ、Ｃ及びＤは、貫通電流を発生させる可能性のある危ない時点である。
【０００６】
Ａ時点では、ある理由でＮ１及びＮ２の２つの信号がオーバラップされて同時にローである区間が発生すると、ＭＰ１がターンオフ（ＯＦＦ）される前にＭＰ２がターンオン（Ｏｎ）される。この場合、多重電圧の中ハイレバルの電圧Ｖ０は、出力段に全て出力されず、ローレベルの電圧端Ｖ１に流れるようになり、問題の貫通電流が発生するようになる。
【０００７】
また、Ｂ時点では、ある理由でＮ３、Ｎ４の２つの信号がオーバラップされて同時にハイＨである区間が発生すると、ＭＰ３及びＭＰ４が同時にターンオン（Ｏｎ）される。この場合、ハイレバルのＶ２は、出力段に全て出力されず、ローレベルのＶssに流れるようになり、問題の貫通電流が発生するようになる。
【０００８】
Ｃ及びＤ時点でも同じ現象が発生する可能性がある。
この時、発生する貫通電流は消費電力を増加させ、出力特性を損傷させる可能性があり、場合によっては素子を故障させるなどの問題を起こす。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、前述のように、多重電圧出力段の出力電圧選択のために用いられる論理回路で、ハイレベル電圧が出力される時点にローレベル電圧入力端側に漏れる貫通電流発生現象が除去できるようにする多重電圧出力回路及びそのための論理ゲートを提供することを目的としている。
【課題を解決するための手段】
【００１０】
前述の技術的課題を解決するための手段として、本発明は２個のＮＡＮＤゲートにタイミングが同じで位相だけ反転された２個の信号をそれぞれ入力して互いに相補的な２個の出力信号を得、この２個の出力信号で互いに異なる電源電圧に対するスイッチング役割を遂行する２個のＰＭＯＳのゲートを駆動することにより、互いに異なる電源電圧の中一つを選択的に出力する多重電圧出力回路において、前記２個のＮＡＮＤゲートを構成するＰＭＯＳ及びＮＭＯＳのサイジングを変更するだけで、前記２個の出力信号に対してそれぞれ上昇タイミングは操り上げ、下降タイミングは遅らせて、前記２個の出力信号が同時に同じ論理状態にならないようにすることを特徴とする多重電圧出力回路を提供する。
【００１１】
前述の構成において、前記ＮＡＮＤゲートを構成することにおいて、ＮＡＮＤゲートの構成素子の中少なくとも一つのＰＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを下げることが好ましく、前記閾値電圧を下げるためには前記ＰＭＯＳのチャンネル幅Ｗを増加させるようにすることがさらに好ましい。
【００１２】
また、前述の構成において、前記ＮＡＮＤゲートを構成することにおいて、ＮＡＮＤゲートの構成素子の中ＮＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを高めることがまた好ましく、閾値電圧を高めるためには前記ＮＭＯＳのチャンネル長さＬを増加させるようにすることが好ましい。
【００１３】
また、本発明の異なる側面によると、２個のＮＯＲゲートにタイミングが同じで位相だけ反転された２個の信号をそれぞれ入力して互いに相補的な２個の出力信号を得、この２個の出力信号で互いに異なる電源電圧に対するスイッチング役割を遂行する２個のＮＭＯＳのゲートを駆動することにより、互いに異なる電源電圧の中一つを選択的に出力する多重電圧出力回路において、前記２個のＮＯＲゲートを構成するＰＭＯＳ及びＮＭＯＳのサイジングを変更するだけで、前記２個の出力信号それぞれの上昇タイミングは遅らせ、下降タイミングは操り上げて、前記２個の出力信号が同じ論理状態にならないようにすることを特徴とする多重電圧出力回路を提供する。
【００１４】
また、前述の構成において、前記ＮＯＲゲートを構成することにおいて、ＮＯＲゲートの構成素子の中ＰＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを高めるようにすることが好ましく、閾値電圧を高めるためには前記ＰＭＯＳのチャンネル長さＬを増加させるようにすればさらに好ましい。
【００１５】
また、前述の構成において、前記ＮＯＲゲートを構成することにおいて、ＮＯＲゲートの構成素子の中少なくとも一つのＮＭＯＳに対してチャンネル幅Ｗまたはチャンネル長さＬを調整して閾値電圧ＶTを下げるようにすることが好ましく、閾値電圧を下げるためには前記ＮＭＯＳのチャンネル幅Ｗを増加させるようにすればさらに好ましい。
本発明のさらに異なる側面によると、第１信号が入力される第１ＮＡＮＤゲートと、前記第１信号とタイミングが同じで位相だけ反転された第２信号が入力される第２ＮＡＮＤゲートとを備え、互いに相補的な２個の出力信号を得るための多重電圧出力回路用ＮＡＮＤゲート回路において、前記第１及び第２ＮＡＮＤゲートは、それぞれ自分を構成しているＰＭＯＳの中少なくとも一つのチャンネル幅Ｗがチャンネル長さＬより相対的に大きく、自分を構成しているＮＭＯＳのチャンネル長さＬがチャンネル幅Ｗより相対的に大きいことを特徴とする多重電圧出力回路用ＮＡＮＤゲート回路を提供する。
【００１６】
本発明のさらに異なる側面によると、第１信号が入力される第１ＮＯＲゲートと、前記第１信号とタイミングが同じで位相だけ反転された第２信号が入力される第２ＮＯＲゲートとを備え、互いに相補的な２個の出力信号を得るための多重電圧出力回路用ＮＯＲゲート回路において、前記第１及び第２ＮＯＲゲートは、それぞれ自分を構成しているＰＭＯＳのチャンネル幅Ｗがチャンネル長さＬより相対的に小さく、自分を構成しているＮＭＯＳの少なくとも一つのチャンネル長さＬがチャンネル幅Ｗより相対的に小さいことを特徴とする多重電圧出力回路用ＮＡＮＤゲート回路を提供する。
【発明の効果】
【００１７】
本発明により、多重電圧出力段の駆動ドライブなどで生じ得る貫通電流が除去できるようになり、それにより、消費電力減少及び出力特性極大化が図れるようになった。このような結果は、低電力を使用する携帯用通信機器などのディスプレイ駆動回路などに效果的に適用できる。
【発明を実施するための最良の形態】
【００１８】
以下、添付の図面を参照しながら、本発明の構成及び作動をより詳細に説明する。
図３Ａ〜図３Ｄは、本発明により構成された実施例を従来技術に比べて説明するための図面であり、図３Ａ、図３Ｃはそれぞれ従来に用いられたＮＡＮＤゲート及びＮＯＲゲート回路の代表的な図であり、図３Ｂ、図３Ｄは本発明により提案されるＮＡＮＤゲート及びＮＯＲゲートである。
【００１９】
本発明の実施例である図３Ｂ及び図３Ｄの論理ゲートは、本発明に係る多重電圧出力回路に必ず必要な論理回路素子であり、図１に示す多重電源出力回路で多重電源の中一つの電源を選択するためのＭＯＳスイッチング素子を駆動するための目的で用いられる。
図３Ｂ及び図３Ｄの図３Ａ及び図３Ｄとの相違点は、回路の構成ではなく、論理ゲートの構成で用いられるＭＯＳ素子の構成にある。従って、回路の外観構成の差異はなく、ただし、ＭＯＳ素子のチャンネル幅（Ｗｉｄｔｈ：Ｗ）またはチャンネル長さ（Ｌｅｎｇｔｈ：Ｌ）を調整して閾値電圧ＶTを下げたり上げたりしたことにある。
【００２０】
図３Ｂ及び図３Ｄにおいて、Ｗ=Ｌであり、Ｗ'>Ｗ、Ｌ'>Ｌである。
【００２１】
一般に、ＭＯＳ素子では、ドレインチャンネル及びソースチャンネルの大きさを定める時、チャンネル幅Ｗ及びチャンネル長さＬをどのように設定するか、またチャンネル長さ対比チャンネル幅の比（Ｗ/Ｌ）をどのように定めるかに応じて、ＭＯＳトランジスタの特性は変形されるようになる。
【００２２】
チャンネルサイズ調整効果（Ｃｈａｎｎｅｌ Ｓｉｚｅ Ｍｏｄｕｌａｔｉｏｎ Ｅｆｆｅｃｔ）、ショートチャンネル効果（Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃｔ）、ナロー幅効果（Ｎａｒｒｏｗ Ｗｉｄｔｈ Ｅｆｆｅｃｔ）、ホットキャリア効果（Ｈｏｔ Ｃａｒｒｉｅｒ Ｅｆｆｅｃｔ）などがそれである。
【００２３】
チャンネルサイズ調整効果を察してみると、一般的にＭＯＳトランジスタではチャンネルの長さＬが短くなるにつれて閾値電圧（Ｔｈｒｅｓｈｏｌｄ Ｖｏｌｔａｇｅ：ＶT）は減少するようになり、チャンネルの幅Ｗが狭くなるにつれて閾値電圧ＶTは増大するようになる。
【００２４】
また、特定領域ではその反対の場合も成り立ち、ＭＯＳトランジスタのチャンネル幅Ｗが広くなると閾値電圧ＶTが減少するようになり、低い電圧でトリガーがなされるので、チャンネル幅を広げることにより、ターンオン時点を少し早める効果が得られる。また、チャンネル長さＬが長くなるにつれて、閾値電圧ＶTは増加するようになり、より高い電圧でトリガーがなされるので、チャンネルの長さを長くするにつれてターンオン時点を少し遅らせる効果が得られる。
【００２５】
図３Ｂ及び図３Ｄの回路は、このようなＭＯＳトランジスタの特性を利用して構成されたものであり、本発明の目的に合わせて特性変形を与えたＭＯＳトランジスタを用いて構成されたＮＡＮＤゲート及びＮＯＲゲートの構成を示すものである。
【００２６】
図３ＢのＮＡＮＤゲートの構成をより具体的に説明する。入力信号ＤＡＴＡ（ＤＡＴＡｂ）及びＮ５のいずれか一つがローＬである時、供給電源側の電源を出力させて、出力信号Ｎ１１、Ｎ２２をハイＨに変換するＰＭＯＳトランジスタに対しては、少なくともいずれか一側のチャンネル幅Ｗを正常より少し増加させて（Ｗ->Ｗ'）ターンオンタイミングを操り上げ、それにより出力信号Ｎ１１、Ｎ２２の上昇タイミング（Ｒｉｓｉｎｇ Ｔｉｍｉｎｇ）を操り上げるようにした。
【００２７】
また、入力信号ＤＡＴＡ及びＮ５が全てハイＨである時、出力信号Ｎ１１、Ｎ２２電圧を接地電源ＶＳＳに出力してローＬに変換する接地段側のＮＯＭＳトランジスタに対しては、チャンネル長さＬを正常より少し増加させて（Ｌ->Ｌ'）ターンオンタイミングを遅らせ、それにより出力信号Ｎ１１、Ｎ２２の下降タイミング（Ｆａｌｌｉｎｇ Ｔｉｍｉｎｇ）を遅らせるようにした。
【００２８】
その結果、図４で符号Ｎ１１及びＮ２２で示した出力信号特性を有するようにした。図４の出力信号Ｎ１１、Ｎ２２の出力特性は、上昇タイミングは繰り上げられ、下降タイミングは遅らせられる非対称特性を有するようになり、同時にローＬになることが除去できるようになった。
【００２９】
図３ＤのＮＯＲゲートの構成をより具体的に説明する。入力信号ＤＡＴＡ（ＤＡＴＡｂ）及びＮ６の全てがローＬである時、供給電源側の電源を出力させて出力信号Ｎ３３、Ｎ４４をハイＨに変換するＰＭＯＳトランジスタに対しては、チャンネル長さＬを正常より少し増加させて（Ｌ->Ｌ'）ターンオンタイミングを遅らせ、それにより出力信号Ｎ３３、Ｎ４４の上昇タイミング（Ｒｉｓｉｎｇ Ｔｉｍｉｎｇ）を遅らせるようにした。
【００３０】
また、入力信号ＤＡＴＡ及びＮ６の中いずれか一つがハイＨである時、出力信号Ｎ３３、Ｎ４４電圧を接地電源ＶＳＳに出力してローＬに変換する接地段側のＮＭＯＳトランジスタに対しては、少なくとも一つのＮＭＯＳに対してチャンネル幅Ｌを正常より少し増加させて（Ｗ->Ｗ'）ターンオンタイミングを操り上げ、それにより出力信号Ｎ３３、Ｎ４４の下降タイミング（Ｆａｌｌｉｎｇ Ｔｉｍｉｎｇ）を操り上げるようにした。
【００３１】
その結果、図４で符号Ｎ３３及びＮ４４で示した出力信号特性を有するようにした。図４の出力信号Ｎ３３、Ｎ４４の出力特性は、上昇タイミングは遅らせられ、下降タイミングは繰り上げられる非対称特性を有するようになり、同時にハイＨになることが除去できるようになった。
【００３２】
前述の構成のように、ＮＡＮＤゲート及びＮＯＲゲートを構成することにより、スイッチングをするＭＰ１ ＴＲ及びＭＰ２ ＴＲが同時にオン（Ｏｎ）になる場合がなくなり、同様にＮＭ１ ＴＲ及びＭＮ２ ＴＲが同時にオン（Ｏｎ）になることがなくなった。
【００３３】
図５は、図３Ｂ及び図３Ｄと同じ構成であり、図４のようなゲート信号を作ってスイッチング素子を駆動する場合に発生する信号のタイミング図を示す。
【００３４】
図５の時点Ａ'、Ｂ'、Ｃ'、Ｄ'部分を図２の時点Ａ、Ｂ、Ｃ、Ｄと比較すると、反転入力信号のオーバラップ現象を除去することにより、Ｖ０からＶ１に、またＶ２からＶＳＳに流れるようになる貫通電流が除去できることを確認することができる。
【００３５】
以上のように、本発明の構成を実施例を中心に詳細に説明したが、本発明は前述した実施例に限定されず、本発明の技術思想範囲内で多様に変更実施できる。
【００３６】
例えば、本発明により提供されるＮＡＮＤゲート及びＮＯＲゲートは、本発明で例に挙げた多重電源出力回路で使用することが最も良いが、その他にも反転入力信号に基づいて互いに異なる２個のスイッチング素子を制御する制御信号を作るものであれば、他でも用いることができる。
【００３７】
また、本発明により提供されるＮＡＮＤゲート及びＮＯＲゲートの構成で、ＰＭＯＳ及びＮＭＯＳの両方に対して特性変更をする必要はなく、少なくとも一つの素子に対して特性変更をしても類似した効果が得られる。従って、本発明の範囲は図面に示す実施例に限定しない。
【図面の簡単な説明】
【００３８】
【図１】平板ディスプレイの駆動回路で一般的に使用する多重電圧出力回路の構成を示す図。
【図２】図１の回路を従来のＮＡＮＤゲート及びＮＯＲゲートを用いて構成する時、図１のそれぞれのノードでの信号に対するタイミング図。
【図３Ａ】図１の多重電圧出力回路に用いられる従来のＮＡＮＤゲートの構成図。
【図３Ｂ】図３Ａを改善した本発明のＮＡＮＤゲートの構成図。
【図３Ｃ】図１の多重電圧出力回路に用いられる従来のＮＯＲゲートの構成図。
【図３Ｄ】図３Ｃを改善した本発明のＮＯＲゲートの構成図。
【図４】本発明により提供される図３Ｂ及び図３Ｄの出力信号の出力特性を示すタイミング図。
【図５】本発明のＮＡＮＤゲート及びＮＯＲゲートを用いて構成した図１のそれぞれのノードでの信号に対するタイミング図を図２の従来タイミング図と一緒に示す図。
【符号の説明】
【００３９】
ＭＰ１、ＭＰ２    ＰＭＯＳトランジスタ
ＭＮ１、ＭＮ２    ＮＭＯＳトランジスタ
ＮＡＮＤ１、ＮＡＮＤ２  ＮＡＮＤゲート
ＮＯＲ１、ＮＯＲ２      ＮＯＲゲート
Ｎ１、Ｎ２、Ｎ３、Ｎ４  スイッチング制御出力信号（従来技術）
Ｎ１１、Ｎ２２、Ｎ３３、Ｎ４４      スイッチング制御出力信号（本発明）
【図１】
2005295491.tif 000003
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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