(57)【要約】    【課題】      クロックスキューのばらつきを減少することができるとともに、集積度を向上することができる半導体集積回路及び製品完成までに要する時間を短縮することができる半導体集積回路の製造方法を提供する。    【解決手段】  半導体集積回路１において、回路配置領域１１の全域に均一にタイミング調整回路５を配置する。タイミング調整回路５の一部はクロック信号の供給経路に挿入され、クロック信号の遅延値が調節され、タイミング調整が行われる。タイミング調整が行われないタイミング調整回路５の他の一部はバイパスコンデンサとして有効利用される。  【選択図】      図１
2005197529.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上の回路配置領域に配設された論理回路と、
前記回路配置領域において複数個均一に配設され、前記論理回路へのクロック信号の供給経路に挿入しクロック信号の遅延値を調整する、又は電源間に挿入しバイパスコンデンサとして使用されるタイミング調整回路と、
を備えたことを特徴とする半導体集積回路。
【請求項２】
前記タイミング調整回路は、１つ又は複数の半導体素子を有するバッファ遅延ユニットを備え、
前記バッファ遅延ユニットは、前記供給経路に挿入してクロック信号の遅延値を調整する遅延バッファを構築し、又は電源間に挿入してバイパスコンデンサを構築することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記タイミング調整回路は、平行に延在する複数本の電極とこの電極間に配設された誘電体とを有する配線遅延ユニットを備え、
前記配線遅延ユニットは、前記供給経路に挿入してクロック信号の遅延値を調整する遅延コンデンサを構築し、又は電源間に挿入してバイパスコンデンサを構築することを特徴とする請求項１記載の半導体集積回路。
【請求項４】
半導体基板と、
前記半導体基板上の回路配置領域に配設された論理回路と、
前記回路配置領域において複数個均一に配設され、前記複数個のうちの一部は前記論理回路へのクロック信号の供給経路に挿入されクロック信号の遅延値を調整し、前記複数個のうちの他の一部は電源間に挿入されバイパスコンデンサとして使用されるタイミング調整回路と、
を備えたことを特徴とする半導体集積回路。
【請求項５】
半導体基板上の回路配置領域において論理回路を配置する工程と、
前記回路配置領域において、クロック信号の遅延値を調整するタイミング調整回路を均一に複数個配置する工程と、
前記論理回路へのクロック信号の供給経路に前記タイミング調整回路の一部を配置し、前記クロック信号の遅延値を調整する工程と、
を備えたことを特徴とする半導体集積回路の製造方法。
【請求項６】
前記タイミング調整回路の一部を配置し、クロック信号の遅延値を調整する工程の後に、前記タイミング調整回路の他の一部を電源間に挿入し、バイパスコンデンサを構築する工程を更に備えたことを特徴とする請求項５記載の半導体集積回路の製造方法。
【請求項７】
前記バイパスコンデンサを構築する工程の後に、前記タイミング調整回路を製造する第１の製造用マスクを製作する工程と、
前記第１の製造用マスクを使用して第１の半導体製造プロセスを行い、前記タイミング調整回路を備えた第１の半導体集積回路を製造する工程と、
前記第１の半導体集積回路においてクロック信号の遅延値を検証する工程と、
前記検証結果に基づき、前記タイミング調整回路の結線の繋ぎ換えを行い、再度、タイミング調整を行う工程と、
前記結線を製造する第２の製造用マスクを製作する工程と、
前記第２の製造用マスクを使用して第２の半導体製造プロセスを行い、前記結線の繋ぎ換えが行われたタイミング調整回路を備えた第２の半導体集積回路を製造する工程と、
を備えたことを特徴とする請求項６記載の半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路及びその製造方法に関し、特にクロック信号のタイミング調整に好適な半導体集積回路及びその製造方法に関する。
【背景技術】
【０００２】
システムLSIや特定用途向けIC（ASIC）などの半導体集積回路の設計開発にはコンピュータ支援設計（CAD：computer aided design）システムが利用されている。半導体集積回路の動作速度は高速化の傾向にあり、設計開発段階においてクロックスキューの調整は動作速度の高速化や動作性能の安定性に極めて重要である。
【０００３】
一般的に、クロックスキューの調整は、設計開発段階において、論理回路とこの論理回路にクロック信号を供給する供給源との間のクロック信号供給経路毎（クロック系統毎）に個別にタイミング調整用バッファを挿入し、クロックスキューの調整が行われている。このようなクロックスキューの調整手法は、クロック信号供給経路毎にタイミング調整用バッファを挿入しタイミングの調節を行っているので、クロック信号供給経路毎にクロックスキューにばらつきが生じ易い。このようなばらつきを減少しようとすれば、設計開発時間が増大してしまい、製品完成までに多大な時間が必要になる。
【０００４】
特許文献１においては、複数の第１の遅延回路からなる第１の遅延回路列と、この第１の遅延回路列に並列接続され、複数の第２の遅延回路からなる第２の遅延回路列と、別途、並列接続された遅延回路列間の出力差から第１の遅延回路か第２の遅延回路かのいずれかの経路をこれらの遅延回路の配列方向において個別に選択する位相比較回路群とを持つクロック再生回路を備えた半導体装置が提案されている。このクロック再生回路においては、遅延回路列の遅延回路毎の遅延時間差を刻みとしてタイミングを調整することができるので、クロック信号のタイミング調整を高精度で実現することができ、クロックスキューのばらつきを減少することができる。
【特許文献１】特開２００１−１２５６６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述の特許文献１に記載された半導体装置においては、クロックスキューのばらつきを減少することにより、設計開発時間を短縮し、製品完成までに要する時間を短縮することができるが、専用のクロック再生回路が必要になる。特に、この専用クロック再生回路は、複数の遅延回路からなる複数列の遅延回路列と、遅延回路をその配列方向に個別に選択する位相比較回路群とを持っているので、回路規模が大きくなり、半導体集積回路の集積度が低下するという問題があった。
【０００６】
本発明は、かかる点に鑑みてなされたものであり、クロックスキューのばらつきを減少することができるとともに、集積度を向上することができる半導体集積回路を提供することを目的とする。
【０００７】
更に、本発明は、クロックスキューのばらつきの減少に伴う設計開発時間を短縮し、製品完成までに要する時間を短縮することができる半導体集積回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体集積回路は、半導体基板と、前記半導体基板上の回路配置領域に配設された論理回路と、前記回路配置領域において複数個均一に配設され、前記論理回路へのクロック信号の供給経路に挿入しクロック信号の遅延値を調整する、又は電源間に挿入しバイパスコンデンサとして使用されるタイミング調整回路とを備えた構成を採る。
【０００９】
この構成によれば、半導体基板上の回路配置領域に配設されたタイミング調整回路をクロック信号の供給経路に挿入することにより、クロック信号の遅延値を調整することができ、又タイミング調整回路を専用回路とせずに、別途、バイパスコンデンサとして有効利用することができる。
【００１０】
本発明の半導体集積回路は、前記タイミング調整回路は、１つ又は複数の半導体素子を有するバッファ遅延ユニットを備え、前記バッファ遅延ユニットは、前記供給経路に挿入してクロック信号の遅延値を調整する遅延バッファを構築し、又は電源間に挿入してバイパスコンデンサを構築する構成を採る。
【００１１】
本発明の半導体集積回路は、前記タイミング調整回路は、平行に延在する複数本の電極とこの電極間に配設された誘電体とを有する配線遅延ユニットを備え、前記配線遅延ユニットは、前記供給経路に挿入してクロック信号の遅延値を調整する遅延コンデンサを構築し、又は電源間に挿入してバイパスコンデンサを構築する構成を採る。
【００１２】
本発明の半導体集積回路は、半導体基板と、前記半導体基板上の回路配置領域に配設された論理回路と、前記回路配置領域において複数個均一に配設され、前記複数個のうちの一部は前記論理回路へのクロック信号の供給経路に挿入されクロック信号の遅延値を調整し、前記複数個のうちの他の一部は電源間に挿入されバイパスコンデンサとして使用されるタイミング調整回路とを備えた構成を採る。
【００１３】
この構成によれば、半導体基板上の回路配置領域に配設されたタイミング調整回路の一部をクロック信号の供給経路に挿入することにより、クロック信号の遅延値を調整することができ、かつタイミング調整回路の他の一部を専用回路とせずに、別途、バイパスコンデンサとして有効利用することができる。
【００１４】
本発明の半導体集積回路の製造方法は、半導体基板上の回路配置領域において論理回路を配置する工程と、前記回路配置領域において、クロック信号の遅延値を調整するタイミング調整回路を均一に複数個配置する工程と、前記論理回路へのクロック信号の供給経路に前記タイミング調整回路の一部を配置し、前記クロック信号の遅延値を調整する工程とを備えた構成を採る。
【００１５】
この製造方法によれば、回路配置領域に予め均一に複数個のタイミング調整回路を配置しておき、クロック信号の供給経路に、その近傍に配置されたタイミング調整回路の一部を必要数だけ即座に挿入し、クロック信号の遅延値を調整することができる。更に、個々の配置位置、個々の遅延値等の情報が予め明確な状態においてタイミング調整回路が配置されているので、供給経路には、必要数だけ即座にタイミング調整回路を挿入し、タイミング調整を行うことができる。
【００１６】
本発明の半導体集積回路の製造方法は、前記タイミング調整回路の一部を配置し、クロック信号の遅延値を調整する工程の後に、前記タイミング調整回路の他の一部を電源間に挿入し、バイパスコンデンサを構築する工程を更に備えた構成を採る。
【００１７】
この製造方法によれば、クロック信号の遅延値の調整に使用されないタイミング調整回路を電源間に挿入するだけで、バイパスコンデンサを簡易に製造することができる。
【００１８】
本発明の半導体集積回路の製造方法は、前記バイパスコンデンサを構築する工程の後に、前記タイミング調整回路を製造する第１の製造用マスクを製作する工程と、前記第１の製造用マスクを使用して第１の半導体製造プロセスを行い、前記タイミング調整回路を備えた第１の半導体集積回路を製造する工程と、前記第１の半導体集積回路においてクロック信号の遅延値を検証する工程と、前記検証結果に基づき、前記タイミング調整回路の結線の繋ぎ換えを行い、再度、タイミング調整を行う工程と、前記結線を製造する第２の製造用マスクを製作する工程と、前記第２の製造用マスクを使用して第２の半導体製造プロセスを行い、前記結線の繋ぎ換えが行われたタイミング調整回路を備えた第２の半導体集積回路を製造する工程とを備えた構成を採る。
【００１９】
この製造方法によれば、クロック信号の供給経路にタイミング調整回路を挿入しクロック信号の遅延値の調整が行われた第１の半導体集積回路を製造した後に、クロック信号の遅延値を検証し、検証の結果、タイミング調整を再度行いたい場合、タイミング調整回路を繋ぎ換える結線を生成し、この結線を製造する第２の製造用マスクを製作するだけで、タイミング調整が修正されたタイミング調整回路を有する第２の半導体集積回路を製造することができる。
【発明の効果】
【００２０】
本発明によれば、クロックスキューのばらつきを減少することができるとともに、集積度を向上することができる半導体集積回路を提供することができる。
【００２１】
更に、本発明によれば、クロックスキューのばらつきの減少に伴う設計開発時間を短縮し、製品完成までに要する時間を短縮することができる半導体集積回路の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２２】
本発明の骨子は、複数個のタイミング調整回路を均一に配設しておき、必要に応じてクロック信号の供給経路にタイミング調整回路を挿入してクロック信号の遅延値を調節し、又遅延値の調整に使用されないタイミング調整回路を少なくともバイパスコンデンサとして有効利用したことである。
【００２３】
以下、本発明の一実施の形態について図面を参照して詳細に説明する。ここでは、システムLSI、特定用途向けIC等のコンピュータ支援設計システムを利用して設計開発が行われる半導体集積回路について説明する。
【００２４】
図１に示すように、本発明の一実施の形態に係る半導体集積回路１は、半導体基板１０と、半導体基板１０上の回路配置領域１１に配設された論理回路２０〜２４と、回路配置領域１１において複数個均一に配設され、論理回路２０〜２４へのクロック信号の供給経路に挿入しクロック信号の遅延値を調整する、又は電源間に挿入しバイパスコンデンサとして使用されるタイミング調整回路５とを備えている。更に、半導体集積回路１には外部端子（ボンディングパッド）４が配設され、半導体集積回路１の回路配置領域１１には遅延選択回路３が配設されている。
【００２５】
半導体基板１０には例えばシリコン単結晶基板を実用的に使用することができる。回路配置領域１１は、論理回路２０〜２４、遅延選択回路３、タイミング調整回路５、図示しないインターフェイス回路等の回路を配置可能な領域である。外部端子４には外部クロック信号供給源６から供給されるクロック信号が入力される。この入力されたクロック信号は論理回路２０〜２４に分配される。遅延選択回路３は、論理回路２０〜２４に分配されるクロック信号の切り換え制御を行う。なお、図１には、便宜的にクロック信号が入力される外部端子４しか示していないが、電源、信号等が入力される外部端子、信号が出力される外部端子も実際には配設されている。
【００２６】
論理回路２０は、クロック切換セレクタ２０１とこのクロック切換セレクタ２０１からクロック信号が供給される回路ブロック２０２とを備えている。クロック切換セレクタ２０１には、外部端子４から直接供給されるクロック信号と、外部端子４からタイミング調整回路５（詳細にはバッファ遅延ユニット５０３、５０４及び配線遅延ユニット５１２）を通して遅延値が調整され供給されるクロック信号とが入力される。クロック切換セレクタ２０１においては、遅延選択回路３から出力される切換制御信号により、入力された双方のクロック信号のいずれか一方が選択され、この選択されたクロック信号が回路ブロック２０２に供給される。回路ブロック２０２は、図示しないが、例えばインバータ、NANDゲート回路、フリップフロップ等の、繰り替えし基本単位となる論理セルがツリー状に複数配列され構成されている。
【００２７】
論理回路２０以外の他の論理回路２１〜２４は、論理機能は互いに異なるが、基本的には論理回路２０と同様にクロック切換セレクタと回路ブロックとを備えている。
【００２８】
タイミング調整回路５は、本実施の形態において、複数のバッファ遅延ユニット５０１、５０２、５０３、５０４、…、又は複数の配線遅延ユニット５１０、５１１、５１２、５１３、…を備えている。このいずれかのユニットを備えたタイミング調整回路５は、基本的には、論理回路２０〜２４、遅延選択回路３、インターフェイス回路等の集積回路の構築に必要な領域以外において、回路配置領域１１の全域に渡って均一かつ規則的に配設されている。
【００２９】
図２及び図３に示すように、バッファ遅延ユニット５０１〜５０４の基本的構造は、すべてにおいて同一であり、本実施の形態では、インバータを構築可能な複数の半導体素子により構成されている。すなわち、バッファ遅延ユニット５０１〜５０４は、クロック信号が入力される入力端子５３と、遅延値が調整されたクロック信号を出力する出力端子５４と、ｎチャネル導電型IGFET５１と、ｐチャネル導電型IGFET５２とを備えている。ここで、IGFETとは、金属−酸化膜−半導体構造であるMOSFET及び金属−絶縁体−半導体構造であるMISFETを少なくとも含む意味で使用されている。なお、バッファ遅延ユニット５０１等は、必ずしもインバータに限定されるものではなく、１つの半導体素子又は３つ以上の半導体素子により構築してもよい。
【００３０】
図２に示すように、外部端子４と論理回路２０のクロック切換セレクタ２０１との間のクロック信号の供給経路に挿入され、クロック信号の遅延値の調整に使用される、タイミング調整回路５の一部、すなわちバッファ遅延ユニット５０３を備えたタイミング調整回路５及びバッファ遅延ユニット５０４を備えたタイミング調整回路５は遅延バッファ（遅延インバータ）として使用されている。つまり、バッファ遅延ユニット５０３、５０４においては、ｎチャネル導電型IGFET５１のゲート電極が入力端子５３に接続され、ソース領域が回路の基準電源Vssに接続され、ドレイン領域が出力端子５４に接続されるとともに、ｐチャネル導電型IGFET５２のゲート電極が入力端子５３に接続され、ソース領域が回路の動作電源Vccに接続され、ドレイン領域が出力端子５４に接続されている。ここで、回路の基準電源Vssは例えば接地電位、０Ｖである。また、回路の動作電源Vccは例えば２Ｖ〜３Ｖである。
【００３１】
クロック信号の供給経路に挿入されない、タイミング調整回路５の他の一部、すなわちバッファ遅延ユニット５０１を備えたタイミング調整回路５、バッファ遅延ユニット５０２を備えたタイミング調整回路５は、遅延値の調整に使用されないという意味で未使用状態である。このバッファ遅延ユニット５０１、５０２の少なくともいずれか一方は、図３に示すように、バイパスコンデンサとして有効利用されている。
【００３２】
すなわち、バッファ遅延ユニット５０１、５０２において、ｎチャネル導電型IGFET５１のゲート電極が動作電源Vccに接続され、ソース領域及びドレイン領域が基準電源Vssに接続されるとともに、ｐチャネル導電型IGFET５２のゲート電極が基準電源Vssに接続され、ソース領域及びドレイン領域が動作電源Vccに接続されている。バイパスコンデンサは、ｎチャネル導電型IGFET５１及びｐチャネル導電型IGFET５２のゲート電極とソース領域及びドレイン領域との間に生成されるミラー容量を主体に構成されている。バイパスコンデンサが構成されることにより、動作電源Vccや基準電源Vssに発生するノイズを除去することができ、又電源電圧の変動を防止することができる。
【００３３】
図４及び図５に示すように、配線遅延ユニット５１０〜５１３の基本的構造は、すべてにおいて同一であり、本実施の形態では、クロック信号が入力される入力端子５８と、遅延値が調整されたクロック信号を出力する出力端子５９と、第１の電極５５、誘電体５６及び第２の電極５７により構成されたコンデンサとを備えている。第１の電極５５は、配線（結線）を平面コの字形状に引き回し、占有面積を極力減少することができるように形成されている。第２の電極５７は、対向面積をできる限り稼ぐように、第１の電極５５に平行に、同様な平面コの字形状に配線を引き回して形成されている。第１の電極５５、第２の電極５７は、本実施の形態において、いずれも同一配線層に配置されたアルミニウム合金配線により形成されている。誘電体５６は、隣接配線間に配設される絶縁膜により形成されている。
【００３４】
ここで、アルミニウム合金配線とは、アルミニウムに例えば珪素、銅又はそれらの双方が添加された配線であり、この配線だけの単層の場合、この配線とその下層か上層の少なくとも一方に配設されたバリアメタル層とを有する複合層の場合のいずれも含む意味で使用される。また、絶縁膜とは、酸化珪素膜、窒化珪素膜等の単層の場合、それらを積層した複合層の場合のいずれも含む意味で使用される。なお、第１の電極５５と第２の電極５７とは、別々の配線層において形成してもよい。例えば、第１の電極５５を下層の配線層に、第２の電極５７を上層の配線層にそれぞれ形成することができる。また、半導体集積回路１の製造方法において製品完成までに要する時間を短縮する場合には、最上層の配線層か若しくはできる限り最上層に近い配線層において第１の電極５５及び第２の電極５７を形成することが好ましい。
【００３５】
図４に示すように、外部端子４と論理回路２０のクロック切換セレクタ２０１との間のクロック信号の供給経路に挿入され、クロック信号の遅延値の調整に使用される、タイミング調整回路５の一部、すなわち配線遅延ユニット５１２を備えたタイミング調整回路５及び配線遅延ユニット５１３を備えたタイミング調整回路５は遅延コンデンサとして使用されている。つまり、配線遅延ユニット５１２及び５１３においては、第１の電極５５が入力端子５８及び出力端子５９に接続され、第２の電極５７が基準電源Vssに接続されている。
【００３６】
クロック信号の供給経路に挿入されない、タイミング調整回路５の他の一部、すなわち配線遅延ユニット５１０を備えたタイミング調整回路５、配線遅延ユニット５１１を備えたタイミング調整回路５は遅延値の調整に使用されないという意味で未使用状態であり、少なくともいずれか一方は、図５に示すように、バイパスコンデンサとして有効利用されている。すなわち、配線遅延ユニット５１０及び５１１においては、第１の電極５５が動作電源Vccに接続され、第２の電極５７が基準電源Vssに接続されている。
【００３７】
次に、前述の半導体集積回路１の製造方法を、図１乃至図５を参照しつつ、図６を用いて説明する。
【００３８】
まず最初に、ステップＳ１に示すように、半導体集積回路１に搭載する論理機能のフロアプランが決定される。このフロアプランが決定されると、コンピュータ支援設計システムを利用し、ステップＳ２に示すように、論理回路２０〜２４、遅延選択回路３、インターフェイス回路等の回路が半導体基板１０の回路配置領域１１に配置される。ここで、回路が回路配置領域１１に配置されるとは、コンピュータ支援設計システムのメモリ空間に回路配置領域１１が設定され、このメモリ空間の回路配置領域１１に、論理回路２０〜２４等の部品データが格納されるという意味で使用されている。
【００３９】
ステップＳ３に示すように、回路配置領域１１の全域に渡って均一に複数のタイミング調整回路５を配置する。タイミング調整回路５は、前述のように、バッファ遅延ユニット５０１、５０２、５０３若しくは５０４を備えたもの、又は配線遅延ユニット５１０、５１１、５１２又は５１３を備えたものである。
【００４０】
ステップＳ４に示すように、外部端子４と例えば論理回路２０のクロック切換セレクタ２０１との間のクロック信号の供給経路において、タイミング調整に必要な数で、この供給経路に最も近接して配置されたタイミング調整回路５が選択され挿入される。ここでは、バッファ遅延ユニット５０３を備えたタイミング調整回路５、バッファ遅延ユニット５０４を備えたタイミング調整回路５、配線遅延ユニット５１２を備えたタイミング調整回路５が選択され、バッファ遅延ユニット５０３及び５０４がタイミング調整を行う図２に示す遅延バッファとして構築され、配線遅延ユニット５１２がタイミング調整を行う図４に示す遅延コンデンサとして構築される。
【００４１】
各々のタイミング調整回路５の配置位置、遅延値等の情報はコンピュータ支援設計システム上において明確になっているので、タイミング調整回路５の挿入に伴う論理回路２０等のレイアウトの見直しや配置位置の移動がなく、タイミング調整後の遅延時間が高い精度において算出することができる。従って、クロック信号の供給経路において、タイミング調整が容易に行える。
【００４２】
ステップＳ５に示すように、論理回路２０〜２４の間、半導体素子間等を接続する結線（信号配線）を配置する。この時、論理回路２０〜２４等に基準電源Vssを供給する電源配線、動作電源Vccを供給する電源配線、更にタイミング調整に使用されていない未使用のタイミング調整回路５の結線が配置される。具体的には、バッファ遅延ユニット５０１を備えたタイミング調整回路５及びバッファ遅延ユニット５０２を備えたタイミング調整回路５が図３に示すバイパスコンデンサとして構築され、配線遅延ユニット５１０を備えたタイミング調整回路５及び配線遅延ユニット５１１を備えたタイミング調整回路５が図５に示すバイパスコンデンサとして構築される。
【００４３】
このようにコンピュータ支援設計システムにおいて作成された情報に基づき、ステップＳ６に示すように、第１の製造用マスクが製作される。ここで、第１の製造用マスクとは、論理回路２０〜２４、バッファ遅延ユニットを備えたタイミング調整回路５、配線遅延ユニットを備えたタイミング調整回路５、結線、バイパスコンデンサを構築する結線等のパターンを作成するすべての製造用マスクという意味で使用される。
【００４４】
そして、ステップＳ７に示すように、第１の製造用マスクを使用し、シリコン単結晶基板からなる半導体基板１０に第１の半導体製造プロセスを施すことにより、クロック信号の供給経路に挿入され遅延値を調整したタイミング調整回路５と、バイパスコンデンサとして有効利用されたタイミング調整回路５とを備えた第１の半導体集積回路１を製造することができる。
【００４５】
ここで、ステップＳ８に示すように、製造が終了した第１の半導体集積回路１において、クロック信号のタイミング調整が適正に行われているか否かの検証が行われる。タイミング調整が適正の場合には、半導体集積回路１が完成し、製造プロセスが終了する。
【００４６】
タイミング調整が不適正の場合には、ステップＳ９に示すように、再度、タイミング調整がコンピュータ支援設計システム上で行われる。前述のように、ステップＳ１からステップＳ５までが終了しており、既にタイミング調整回路５が半導体基板１上に配置されているので、ステップＳ１０に示すように、クロック信号の遅延値を補正し、タイミング調整回路５の結線を修正配置すれば、タイミング調整を行うことができる。
【００４７】
コンピュータ支援設計システムにおいて作成された情報に基づき、ステップＳ１１に示すように、タイミング調整回路５の修正結線パターンを有する第２の製造用マスクが製作される。第２の製造用マスクとは、実質的に結線パターンとそれに付随する接続孔パターンのみを形成する製造用マスクという意味で使用される。
【００４８】
そして、ステップＳ１２に示すように、第２の製造用マスクを使用し、シリコン単結晶基板からなる半導体基板１０に第２の半導体製造プロセスを施すことにより、クロック信号の供給経路に挿入され、遅延値を修正調整したタイミング調整回路５を備えた第２の半導体集積回路１を製造することができる。ここで、半導体基板１０としては、既に論理回路２０〜２４、バッファ遅延ユニットを備えたタイミング調整回路５等が配置された、製造途中の半導体基板１０を使用することができ、結線を形成する第２の製造用マスクを使用した第２の半導体製造プロセス（配線製造プロセス）のみを行えば、短時間で第２の半導体集積回路１を製造することができる。
【００４９】
このように、本実施の形態に係る半導体集積回路１においては、半導体基板１０上の回路配置領域１１に配設されたタイミング調整回路５をクロック信号の供給経路に挿入することにより、クロック信号の遅延値を調整することができ、又タイミング調整回路５を専用回路とせずに、別途、バイパスコンデンサとして有効利用することができる。
【００５０】
更に、本実施の形態に係る半導体集積回路１の製造方法においては、回路配置領域に予め均一に複数個のタイミング調整回路を配置しておき、クロック信号の供給経路に、その近傍に配置されたタイミング調整回路の一部を必要数だけ即座に挿入し、クロック信号の遅延値を調整することができる。
【００５１】
更に、本実施の形態に係る半導体集積回路１の製造方法においては、クロック信号の供給経路にタイミング調整回路５の一部を挿入しクロック信号の遅延値の調整が行われた第１の半導体集積回路１を製造した後に、クロック信号の遅延値を検証し、検証の結果、クロック信号の遅延値を再度調整したい場合、タイミング調整回路５を繋ぎ換える結線を製造する第２の製造用マスクを製作するだけで、タイミング調整の修正を行ったタイミング調整回路５を備えた第２の半導体集積回路１を製造することができる。
【００５２】
更に、本実施の形態に係る半導体集積回路１の製造方法においては、特に、配線遅延ユニットを備えたタイミング調整回路５が回路配置領域１１の全域に渡って均一に配列されているので、回路配置領域１１の全域に渡って結線（配線）の疎密の発生を減少することができ、回路配置領域１１の全域に渡って配線層開口率を均一化することができる。この結果、結線の製造段階において、製造用マスクから結線パターンをレジストに露光転写する際の近接効果の均一化、結線のパターンニングの際のエッチング斑を減少することができる。
【産業上の利用可能性】
【００５３】
本発明に係る半導体集積回路及びその製造方法は、クロックスキューのばらつきを減少することができるとともに、集積度を向上することができ、又製品完成までに要する時間を短縮することができるという効果を有し、プリント配線基板上に複数個の半導体集積回路を実装したシステムボード、マザーボード等のタイミング調整に有効である。
【図面の簡単な説明】
【００５４】
【図１】本発明の一実施の形態に係るタイミング調整回路を備えた半導体集積回路の回路ブロック図
【図２】図１に示すタイミング調整回路のバッファ遅延ユニットの回路図
【図３】図１に示すタイミング調整回路のバッファ遅延ユニットの回路図
【図４】図１に示すタイミング調整回路の配線遅延ユニットの回路図
【図５】図１に示すタイミング調整回路の配線遅延ユニットの回路図
【図６】図１に示す半導体集積回路の製造方法を説明するフローチャート
【符号の説明】
【００５５】
１  半導体集積回路
１０  半導体基板
１１  回路配置領域
２０〜２４  論理回路
２０１  クロック切換セレクタ
２０２  回路ブロック
３  遅延選択回路
４  外部端子
５  タイミング調整回路
５１  ｎチャネル導電型IGFET
５２  ｐチャネル導電型IGFET
５３、５８  入力端子
５４、５９  出力端子
５５  第１の電極
５６  誘電体
５７  第２の電極
５０１〜５０４  バッファ遅延ユニット
５１０〜５１３  配線遅延ユニット
６  外部クロック信号供給源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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