(57)【要約】【課題】  半導体基板上に形成した酸化シリコン膜のエッチング量の制御性を向上させることによって、ヒューズ上を覆う絶縁膜の膜厚を最適化する。【解決手段】  最上層配線である第３層配線２７を覆う酸化シリコン膜２９および窒化シリコン膜３０をドライエッチングし、第３層配線２７の一部を露出させてボンディングパッドを形成すると共にヒューズ２１の上部に開口３１を形成する際、第３層配線２７上にシリコンリッチオキサイド（ＳＲＯ）膜２８を形成し、これをエッチングストッパとすることにより、ヒューズ２１を覆う絶縁膜の膜厚を最適化する。【選択図】  図８
2005197602.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を介して複数層の配線が形成され、
前記複数層の配線のうち、最上層の配線は、少なくとも酸化シリコン膜とシリコンリッチオキサイド膜とを含む第１絶縁膜で覆われており、
前記最上層の配線を覆う前記第１絶縁膜の一部が取り除かれてボンディングパッドが形成され、
前記最上層の配線が形成された配線層よりも下層の配線層には、ヒューズが形成されていることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、前記ヒューズの上層には、前記第１絶縁膜の一部が取り除かれて開口が形成されていることを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置であって、前記ヒューズは、酸化シリコン膜を含む層間絶縁膜によって覆われていることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置であって、前記シリコンリッチオキサイド膜は、前記第１絶縁膜の最下層に形成されていることを特徴とする半導体装置。
【請求項５】
半導体基板上に第１絶縁膜を介してシリコンリッチオキサイド膜が形成され、
前記シリコンリッチオキサイド膜上に第１配線が形成され、
前記第１配線の上層に酸化シリコン膜を含む層間絶縁膜が形成され、
前記層間絶縁膜上に第２配線が形成され、
前記第２配線と前記第１配線とは、前記層間絶縁膜に形成されたスルーホールを介して電気的に接続されていることを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、前記第１絶縁膜は、酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項７】
半導体基板上に第１絶縁膜が形成され、
前記第１絶縁膜上に第１配線が形成され、
前記第１配線の上層に少なくとも酸化シリコン膜とシリコンリッチオキサイド膜とを含む層間絶縁膜が形成され、
前記層間絶縁膜上に第２配線が形成され、
前記第２配線と前記第１配線とは、前記層間絶縁膜に形成されたスルーホールを介して電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、前記シリコンリッチオキサイド膜は、前記層間絶縁膜の最下層に形成されていることを特徴とする半導体装置。
【請求項９】
請求項７記載の半導体装置であって、前記第１絶縁膜は、酸化シリコン膜を含むことを特徴とする半導体装置。
【請求項１０】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に層間絶縁膜を介して複数層の配線を形成する工程、
（ｂ）前記複数層の配線のうち、最上層の配線を形成する工程に先立って、前記半導体基板の上層にヒューズを形成する工程、
（ｃ）前記最上層の配線の上層を酸化シリコン膜とシリコンリッチオキサイド膜とを含む第１絶縁膜で覆う工程、
（ｄ）前記第１絶縁膜をエッチングすることによって、前記最上層の配線の一部を露出させてボンディングパッドを形成し、前記ヒューズの上層に開口を形成する工程。
【請求項１１】
請求項１０記載の半導体装置の製造方法であって、前記シリコンリッチオキサイド膜は、前記第１絶縁膜の最下層に形成することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法であって、前記ヒューズは、前記最上層の配線よりも下層の配線のいずれかを形成する工程で同時に形成することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法であって、前記工程（ｄ）において、前記第１絶縁膜をエッチングする際に、前記酸化シリコン膜をエッチングする条件と前記シリコンリッチオキサイド膜をエッチングする条件は異なることを特徴とする半導体装置の製造方法。
【請求項１４】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に第１層の複数の配線を形成する工程、
（ｂ）前記第１層の複数の配線上に第１絶縁膜を介して第２層の複数の配線を形成する工程、
（ｃ）前記第２層の複数の配線上に第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜を選択的にエッチングすることによって、前記第２層の複数の配線のうち一部の配線の上部および前記第１層の複数の配線のうち一部の配線の上層に開口部を形成する工程、
を有し、
前記第２絶縁膜の下層は、前記第２絶縁膜の上層よりもシリコン組成比が高いことを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１４記載の半導体装置の製造方法であって、前記第１層の一部の配線はヒューズとして機能することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１４記載の半導体装置の製造方法であって、前記第１絶縁膜は、同一装置内で連続して形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１４記載の半導体装置の製造方法であって、前記工程（ｄ）において、前記第２絶縁膜をエッチングする際に、前記第２絶縁膜の下層をエッチングする条件と前記第２絶縁膜の上層をエッチングする条件は異なることを特徴とする半導体装置の製造方法。
【請求項１８】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜上にシリコンリッチオキサイド膜を形成する工程、
（ｂ）前記シリコンリッチオキサイド膜上に第１配線を形成し、前記第１配線の上層に酸化シリコン膜を含む層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜をエッチングすることによって、前記第１配線に達するスルーホールを形成する工程、
（ｄ）前記工程（ｃ）の後、前記層間絶縁膜上に第２配線を形成し、前記スルーホールを介して前記第２配線と前記第１配線とを電気的に接続する工程。
【請求項１９】
請求項１８記載の半導体装置の製造方法であって、前記第１絶縁膜は、酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【請求項２０】
以下の工程を含む半導体装置の製造方法：
（ａ）半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜上に第１配線を形成する工程、
（ｂ）前記第１配線の上層に酸化シリコン膜とシリコンリッチオキサイド膜とを含む層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜をエッチングすることによって、前記第１配線に達するスルーホールを形成する工程、
（ｄ）前記工程（ｃ）の後、前記層間絶縁膜上に第２配線を形成し、前記スルーホールを介して前記第２配線と前記第１配線とを電気的に接続する工程。
【請求項２１】
請求項２０記載の半導体装置の製造方法であって、前記シリコンリッチオキサイド膜は、前記層間絶縁膜の最下層に形成することを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２０記載の半導体装置の製造方法であって、前記第１絶縁膜は、酸化シリコン膜を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術に関し、特に、半導体基板上に形成した絶縁膜のエッチング量の制御性を向上させる技術に関するものである。
【背景技術】
【０００２】
特開２００１−３３２５１０号公報（特許文献１参照）は、半導体基板上に形成した絶縁膜をドライエッチングすることによって、半導体基板を露出するコンタクトホールを形成する際に、コンタクトホールのアスペクト比が大きい場合であっても、半導体基板へのオーバーエッチング量を低減することで、半導体基板へのダメージや浸食を抑える技術を開示している。
【０００３】
上記公報に記載された半導体装置の製造方法は、拡散層が形成された半導体基板上に薄いＳｉリッチ絶縁膜とＢＰＳＧからなる厚い層間絶縁膜とを積層形成し、フォトレジスト膜をマスクにしたドライエッチングで拡散層に達するコンタクトホールを形成する際、エッチングガスの組成を制御することによってＳｉリッチ絶縁膜表面で一旦エッチングを停止し、次に、エッチングガスの組成を変えてＳｉリッチ絶縁膜をエッチングするものである。
【０００４】
上記Ｓｉリッチ絶縁膜は、通常の酸化シリコン膜に比べてシリコンの組成比が大きい（ＳｉＯx ：１≦ｘ≦２）絶縁膜であり、例えばＳｉＨ4とＯ2を２：１に混合したガスを用いたプラズマＣＶＤ法により形成される。
【０００５】
特開２００１−８５５２３号公報（特許文献２参照）は、半導体基板上に二重（デュアル）ダマシン構造を形成する工程を削減する技術を開示している。
【０００６】
上記公報に記載された二重ダマシン形成工程は、（ａ）第一の絶縁層、第二の絶縁層およびエッチストップ層を有するスタック層を設ける工程と、（ｂ）前記第一の絶縁層と前記第二の絶縁層のうちの一層に第一の開口を形成する工程と、（ｃ）前記第一の絶縁層、前記第二の絶縁層および前記ストップ層のうちの少なくとも二層に前記第一の開口より小さい第二の開口を形成し、この第二の開口を少なくとも前記ベースの一部に形成する工程とを有している。
【０００７】
上記第一の絶縁層および第二の絶縁層は、ＢＰＳＧ膜、ＳＯＧ膜などの酸化シリコン系絶縁膜からなり、エッチストップ層は、選択エッチングに対して第二の絶縁体層より大きい耐エッチング性を有する材料、例えばＴａ（タンタル）、ＴａＮ（窒化タンタル）、窒化シリコン、シリコンリッチ酸化物および多重層酸化シリコン誘電体のグループから選択される。
【０００８】
特開２０００−２６０８７１号公報（特許文献３参照）は、半導体基板上に深さの異なる複数のコンタクトホールを形成する際の不都合を解決する技術を開示している。
【０００９】
上記公報に記載された製造方法は、段差を有する下地回路パターンが形成された半導体基板において、前記下地パターン上に第一の絶縁膜を形成する工程と、前記第一の絶縁膜上に第二の絶縁膜を形成する工程と、前記第二の絶縁膜の表面を平坦化する工程と、前記第一および第二の絶縁膜を貫いて前記下地回路パターンに達する複数の深さの異なるコンタクトホールを形成する工程とを備え、前記コンタクトホールを形成するエッチングにおいて、同一のエッチング条件における第一の絶縁膜のエッチング速度と第二の絶縁膜のエッチング速度とが異なるように構成されている。また前記第二の絶縁膜の表面をＣＭＰにより平坦化する際に、第一の絶縁膜がＣＭＰのストッパ膜として作用するように構成されている。
【特許文献１】特開２００１−３３２５１０号公報
【特許文献２】特開２００１−０８５５２３号公報
【特許文献３】特開２０００−２６０８７１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
フラッシュメモリやＤＲＡＭのような半導体記憶装置は、不良のメモリセルを冗長メモリセルに切り替えて欠陥を救済するために、回路の一部にヒューズを形成し、このヒューズをレーザなどで切断することによって、不良のメモリセルと冗長メモリセルとの切り替えを行なう。
【００１１】
一般に、ヒューズは半導体基板上に形成したメモリ素子の上層に配線を形成する工程で同時に形成するので、ウエハプロセスが完了した時点では、ヒューズ等の配線層の上部が絶縁膜で覆われている。しかし、本願の発明者が検討した結果、以下に記載する問題を初めて見出した。
【００１２】
すなわち、ヒューズ上を覆う絶縁膜の膜厚が厚すぎると、絶縁膜の上方からヒューズにレーザを照射してもエネルギーが不足してヒューズが切断できない。従って、通常は、ウエハプロセスの最終工程、すなわち最上層配線を覆う絶縁膜（表面保護膜）をエッチングして最上層配線の一部を露出させ、ボンディングパッドを形成する工程でヒューズ上を覆う表面保護膜も同時にエッチングし、ヒューズ上の絶縁膜の膜厚をある程度薄くしておく。一方、ヒューズ上の絶縁膜の膜厚が薄すぎる場合は、ヒューズ上の絶縁膜を通じて外部から水分などが浸入するために、ヒューズが腐食するといった問題が生じる。従って、ヒューズを覆う絶縁膜の膜厚の制御は、半導体装置の製造歩留まりや信頼性を左右する重要な要因となる。
【００１３】
また、半導体装置の高集積化に伴って配線寸法が微細化されていくと、層間絶縁膜をエッチングして上下層の配線間を接続するスルーホールを形成する際、フォトマスクの合わせずれに起因して下層配線とスルーホールの相対的な位置がずれるという問題が深刻になる。
【００１４】
すなわち、下層配線とスルーホールの相対的な位置がずれたままで層間絶縁膜をエッチングすると、下層配線よりもさらに下層の配線や半導体素子、半導体基板などを覆う絶縁膜までもがオーバーエッチングされてしまうために、スルーホールに埋め込むメタルプラグと半導体素子、半導体基板などとがショートする不良が発生する。
【００１５】
本発明の目的は、半導体基板上に形成した絶縁膜のエッチング量の制御性を向上させることによって、ヒューズ上を覆う絶縁膜の膜厚を最適化することのできる技術を提供することにある。
【００１６】
本発明の他の目的は、層間絶縁膜をエッチングして上下層の配線間を接続するスルーホールを形成する際、下層配線とスルーホールの相対的な位置がずれたままで層間絶縁膜をエッチングしても、下層配線よりさらに下層の絶縁膜がオーバーエッチングされる不具合を防止することのできる技術を提供することにある。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
本発明の半導体装置は、半導体基板上に層間絶縁膜を介して複数層の配線が形成され、前記複数層の配線のうち、最上層の配線は、少なくとも酸化シリコン膜とシリコンリッチオキサイド膜とを含む第１絶縁膜で覆われており、前記最上層の配線を覆う前記第１絶縁膜の一部が取り除かれてボンディングパッドが形成され、前記最上層の配線が形成された配線層よりも下層の配線層には、ヒューズが形成されているものである。
【００１９】
本発明の半導体装置は、半導体基板上に第１絶縁膜を介してシリコンリッチオキサイド膜が形成され、前記シリコンリッチオキサイド膜上に第１配線が形成され、前記第１配線の上層に少なくとも酸化シリコン膜を含む層間絶縁膜が形成され、前記層間絶縁膜上に第２配線が形成され、前記第２配線と前記第１配線とは、前記層間絶縁膜に形成されたスルーホールを介して電気的に接続されているものである。
【００２０】
本発明の半導体装置の製造方法は、以下の工程を含んでいる：
（ａ）半導体基板上に層間絶縁膜を介して複数層の配線を形成する工程、
（ｂ）前記複数層の配線のうち、最上層の配線を形成する工程に先立って、前記半導体基板の上層にヒューズを形成する工程、
（ｃ）前記最上層の配線の上層を酸化シリコン膜とシリコンリッチオキサイド膜とを含む第１絶縁膜で覆う工程、
（ｄ）前記第１絶縁膜をエッチングすることによって、前記最上層の配線の一部を露出させてボンディングパッドを形成し、前記ヒューズの上層に開口を形成する工程。
【００２１】
本発明の半導体装置の製造方法は、以下の工程を含んでいる：
（ａ）半導体基板上に第１絶縁膜を形成し、前記第１絶縁膜上にシリコンリッチオキサイド膜を形成する工程、
（ｂ）前記シリコンリッチオキサイド膜上に第１配線を形成し、前記第１配線の上層に酸化シリコン膜を含む層間絶縁膜を形成する工程、
（ｃ）前記層間絶縁膜をエッチングすることによって、前記第１配線に達するスルーホールを形成する工程、
（ｄ）前記工程（ｃ）の後、前記層間絶縁膜上に第２配線を形成し、前記スルーホールを介して前記第２配線と前記第１配線とを電気的に接続する工程。
【発明の効果】
【００２２】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２３】
半導体基板上に形成した絶縁膜のエッチング量の制御性を向上させることができる。
【００２４】
半導体装置の製造歩留まりおよび信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２６】
（実施の形態１）
ヒューズの上部の絶縁膜に開口を形成する半導体装置の製造方法を図１〜図１１を用いて工程順に説明する。なお、各断面図中の左側部分はヒューズ形成領域を示し、右側部分はボンディングパッド（以下、単にパッドという）形成領域を示している。
【００２７】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に基板という）１上に周知の製造方法を用いて素子分離溝２、ｐ型ウエル３、フラッシュメモリのメモリセル（Ｑｓ）および周辺回路のｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）などを形成した後、メモリセル（Ｑｓ）およびｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の上部にＣＶＤ（Chemical Vapor Deposition）法で絶縁膜として、例えば、酸化シリコン膜１２、１３を堆積し、続いて酸化シリコン膜１３の上層に第１層配線１４、１５を形成する。
【００２８】
上記フラッシュメモリのメモリセル（Ｑｓ）は、例えば、ｐ型ウエル３に形成されたｎ型半導体領域８と３つのゲートにより構成される。メモリセル（Ｑｓ）を構成する３つのゲートは、浮遊ゲート７、制御ゲート１０および選択ゲート１１である。浮遊ゲート７は、隣接する２つの選択ゲート１１の間に形成される。浮遊ゲート７とｐ型ウエル３は絶縁膜として、例えば、第１ゲート酸化膜４ａにより、浮遊ゲート７と選択ゲート１１は層間絶縁膜として、例えば酸化シリコン膜９により、浮遊ゲート７と制御ゲート１０は第２ゲート酸化膜４ｂにより、それぞれ絶縁される。制御ゲート１０は行方向（図の左右方向）に延在し、ワード線を構成する。選択ゲート１１は、ワード線に直交する列方向に延在する。ｎ型半導体領域８はワード線に直交する列方向に延在し、ローカルビット線として機能する。
【００２９】
フラッシュメモリの周辺回路を構成するｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ゲート酸化膜４、ｎ型半導体領域６およびゲート電極５により構成される。周辺回路は、このｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）と図示しないｐチャネル型ＭＩＳＦＥＴとにより構成される。
【００３０】
メモリセル（Ｑｓ）およびｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）を覆う酸化シリコン膜１３は、その表面が化学的機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法によって平坦化される。第１層配線１４はｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）と電気的に接続され、第１層配線１５はメモリセル（Ｑｓ）と電気的に接続される。第１層配線１４、１５は、例えば、Ｗ（タングステン）膜、Ｔｉ（チタン）膜、ＴｉＮ（窒化チタン）膜、アルミニウム合金膜、Ｔｉ膜およびＴｉＮ膜を積層した金属膜または窒化金属膜により構成される。
【００３１】
次に、図２に示すように、第１層配線１４、１５の上層にＣＶＤ法で酸化シリコン膜１６、１７を堆積し、続いて酸化シリコン膜１７の表面を化学的機械研磨法によって平坦化した後、酸化シリコン膜１６、１７にスルーホール１８を形成してその内部にメタルプラグ１９を埋め込み、続いて酸化シリコン膜１７の上層に第２層配線２０およびヒューズ２１を形成する。第２層配線２０と第１層配線１４とを電気的に接続するメタルプラグ１９は、Ｔｉ膜、ＴｉＮ膜およびＷ膜で形成し、第２層配線２０およびヒューズ２１は、第１層配線１４、１５と同じ材料で形成する。ヒューズ２１は、不良のメモリセル（Ｑｓ）を冗長メモリセルに切り替えるためのスイッチであり、このヒューズ２１をレーザなどで切断することによって、不良のメモリセル（Ｑｓ）と冗長メモリセルとの切り替えが行われる。
【００３２】
次に、図３に示すように、第２層配線２０およびヒューズ２１の上層にＣＶＤ法で酸化シリコン膜２３、２４を堆積し、続いて酸化シリコン膜２４の表面を化学的機械研磨法によって平坦化した後、ヒューズ２１の両側の酸化シリコン膜２３、２４にスルーホール２５を形成してその内部にメタルプラグ２６を埋め込む。メタルプラグ２６は、後述する工程でヒューズ２１の上部に形成する開口から水分などが浸入してヒューズ２１を腐食させるのを防ぐためのバリア層として機能するものである。メタルプラグ２６は、下層のメタルプラグ１９と同じ材料（Ｔｉ膜、ＴｉＮ膜およびＷ膜）で形成する。図４に示すように、メタルプラグ２６は、ヒューズ２１に沿って平行に配置される。
【００３３】
次に、図５に示すように、酸化シリコン膜２４の上層に第３層配線２７を形成する。第３層配線２７は、フラッシュメモリの最上層配線となるもので、下層の配線（第１層配線１４、１５および第２層配線２０）と同じ材料で形成する。
【００３４】
次に、図６に示すように、第３層配線２７の上層にシリコンリッチオキサイド（以下、ＳＲＯという）膜２８を堆積する。通常の酸化シリコン膜は、Ｓｉと酸素の組成比が１：２であるのに対し、ＳＲＯ膜２８は、通常の酸化シリコン膜に比べてＳｉの組成比が大きいという特徴がある。すなわち、下層のＳＲＯ膜２８を上層の絶縁膜２９（酸化シリコン膜２９）よりもシリコンの組成比が大きくなるように形成されている。また、ＳＲＯ膜２８は、通常の酸化シリコン膜の形成に用いるガスと同じガス（例えばＳｉＨ4＋Ｏ2）を用いたプラズマＣＶＤ法によって形成するが、酸化シリコン膜を形成する場合に比べて、Ｏ2に対するＳｉＨ4の割合を高くする。ＳＲＯ膜２８の膜厚は、例えば７０ｎｍ程度とする。
【００３５】
次に、図７に示すように、ＳＲＯ膜２８の上層にプラズマＣＶＤ法で酸化シリコン膜２９を堆積した後、酸化シリコン膜２９の上層にプラズマＣＶＤ法で窒化シリコン膜３０を堆積する。酸化シリコン膜２９の膜厚は、例えば９００ｎｍ程度とし、窒化シリコン膜３０の膜厚は、例えば７００ｎｍとする。
【００３６】
図１８は、上記ＳＲＯ膜２８をシリコンリッチな酸化シリコン膜で形成する場合における上記ＳＲＯ膜２８、酸化シリコン膜２９の成膜シーケンスの一例を示している。なお、図１８のガスのシーケンス中の数字はガスの供給量（単位：ｓｃｃｍ＝ｃｍ3／ｍｉｎ）を示し、上部電極ＨＦパワーおよび下部電極ＬＦパワーのシーケンス中の数字は高周波電力（単位：Ｗ）を示している。
【００３７】
ここではＳＲＯ膜２８を、例えばシラン系のガスを用いたプラズマＣＶＤ法で形成した。プラズマＣＶＤ装置は、例えば平行平板型を用いた。処理ガスとしては、例えばモノシラン（ＳｉＨ4）等のようなシラン系ガスと、酸素（Ｏ2）と、アルゴン（Ａｒ）等のような希釈ガスとの混合ガスを用いている。上記モノシランに代えてジシラン（Ｓｉ2Ｈ6）またはＴＥＯＳ（Tetraethoxysilane）などのようなシラン系ガスを用いても良い。また、上記酸素に代えて亜酸化窒素（Ｎ2Ｏ）やオゾン（Ｏ3）などのような酸素を含むガスを用いても良い。時刻ｔ０〜ｔ１はアイドリング時間、時刻ｔ２〜ｔ５はＳＲＯ膜２８の成膜処理時間、時刻ｔ５〜ｔ８は酸化シリコン膜２９の成膜処理時間を示している。時刻ｔ１からウエハ１Ｗを加熱し始めるとともに、アルゴンおよび酸素を処理室内に供給し始める。時刻ｔ２からモノシランを処理室内に供給し始める。ここではＳＲＯ膜２８をシリコンリッチにするためにＳＲＯ膜２８の成膜処理中のモノシランの流量の方が、酸化シリコン膜２９のそれよりも多くなっている。ＳＲＯ膜２８の成膜時のモノシランの流量は、例えば７７ｓｃｃｍ（＝７７ｃｍ3／ｍｉｎ）程度、酸素の流量は、例えば９７ｓｃｃｍ程度、アルゴンの流量は、例えば９０ｓｃｃｍ程度である。酸化シリコン膜２９の成膜時のモノシランの流量は、例えば７０ｓｃｃｍ程度、酸素の流量は、例えば９０ｓｃｃｍ程度、アルゴンの流量は、例えば９０ｓｃｃｍ程度である。
【００３８】
このように下層のＳＲＯ膜２８を上層の酸化シリコン膜２９よりもシリコンリッチな酸化シリコン膜として形成する場合は、ＳＲＯ膜２８および酸化シリコン膜２９を同一のプラズマＣＶＤ装置の処理室内で成膜できる。すなわち、ヒューズ上部を覆う絶縁膜を、上層のシリコン組成比よりも下層のシリコン組成比を高くして形成することができる。このため、成膜時間を短縮できる。また、ＳＲＯ膜２８および酸化シリコン膜２９を連続的に安定した状態で成膜することができ、また、異物などが混入する機会も低減できるので、成膜処理の信頼性を向上できる。
【００３９】
ＳＲＯ膜２８の上層に上記のような厚い絶縁膜（酸化シリコン膜２９および窒化シリコン膜３０）を堆積すると、この絶縁膜の膜厚は、第３層配線２７の上部と、第３層配線２７が形成されていない領域、例えばヒューズ２１の上部とで異なるようになる。すなわち、ヒューズ２１の上部を覆う絶縁膜を、少なくとも酸化シリコン膜とＳＲＯ膜とを含む絶縁膜で形成している。さらに、ヒューズ２１の上部を覆う絶縁膜のうち、ＳＲＯ膜を最下層に形成することで、酸化シリコン膜をエッチングする際のエッチングストッパとして機能させることができる。
【００４０】
次に、図８に示すように、ヒューズ２１の上部に開口３１を形成することによって、ヒューズ２１の上部を覆う絶縁膜の膜厚を所望の値に設定する。図９は、ヒューズ２１とその上部に形成された開口３１の平面パターンの一例を示している。
【００４１】
開口３１を形成するには、フォトレジスト膜（図示せず）をマスクにしてヒューズ２１の上部の絶縁膜（酸化シリコン膜２９および窒化シリコン膜３０）をドライエッチングする。このとき、第３層配線２７の一部を露出してパッドを形成するために、第３層配線２７の上部の絶縁膜（酸化シリコン膜２９および窒化シリコン膜３０）もドライエッチングする。
【００４２】
ここで、窒化シリコン膜３０に続いて酸化シリコン膜２９をドライエッチングすると、酸化シリコン膜２９とその下層のＳＲＯ膜２８とのエッチングレートが異なるために、ＳＲＯ膜２８がエッチングストッパとして機能する。すなわち、第３層配線２７の上部とヒューズ２１の上部とで絶縁膜（酸化シリコン膜２９および窒化シリコン膜３０）の膜厚が異なっていても、第３層配線２７の上部もヒューズ２１の上部も、共にＳＲＯ膜２８の表面でエッチングが停止する。
【００４３】
次に、図１０に示すように、エッチング条件を変えることによって、開口３１（スルーホール３１）の底部のＳＲＯ膜２８と第３層配線２７の上部のＳＲＯ膜２８とを除去する。これにより、第３層配線２７の一部が露出してパッド２７ｐが形成されると共に、ヒューズ２１を覆う絶縁膜の膜厚が規定される。このとき、ＳＲＯ膜２８の下層の酸化シリコン膜２４や第３層配線２７は、ＳＲＯ膜２８とのエッチングレートが異なるために、それらの削れ量は極めて僅かである。図１１は、第３層配線２７とその一部を露出して形成したパッド２７ｐの平面パターンの一例を示している。パッド２７ｐの表面には、後の工程でＡｕワイヤなどがボンディングされる。
【００４４】
このように、本実施の形態によれば、最上層配線である第３層配線２７の上層を厚い絶縁膜（酸化シリコン膜２９および窒化シリコン膜３０）で覆った後、この絶縁膜をドライエッチングして開口３１とパッド２７ｐを形成する際、酸化シリコン膜２９の下層にエッチングストッパとなるＳＲＯ膜２８を形成しておくことにより、第３層配線２７の上部と第２層配線であるヒューズ２１の上部とで絶縁膜（酸化シリコン膜２９および窒化シリコン膜３０）の膜厚が異なっていても、酸化シリコン膜２９のエッチング量の制御性が向上することができるので、開口部３１を形成する際に、下層の絶縁膜がオーバーエッチングされる不具合を防止することができる。また、ヒューズ２１を覆う絶縁膜の膜厚を最適化することができる。これにより、フラッシュメモリなどの半導体装置の製造歩留まり、信頼性を向上させることができる。
【００４５】
なお、本実施の形態では、酸化シリコン膜２９の下層にＳＲＯ膜２８を形成したが、酸化シリコン膜２９の上層（酸化シリコン膜２９と窒化シリコン膜３０との間）、あるいは酸化シリコン膜２９の途中（酸化シリコン膜２９／ＳＲＯ膜２８／酸化シリコン膜２９からなる積層構造）に形成してもよい。この場合も、酸化シリコン膜２９の下層にＳＲＯ膜２８を形成した場合と同様の効果を得ることができる。
【００４６】
（実施の形態２）
配線の上部の絶縁膜にスルーホールを形成する半導体装置の製造方法を図１２〜図１６を用いて工程順に説明する。
【００４７】
まず、図１２に示すように、基板１上に周知の製造方法を用いて素子分離溝２、ｐ型ウエル３、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）などを形成した後、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）の上部にＣＶＤ法で絶縁膜として、例えば、酸化シリコン膜１３を堆積し、続いて酸化シリコン膜１３の表面を化学的機械研磨で平坦化した後、酸化シリコン膜１３の上層にＳＲＯ膜２８を形成する。ＳＲＯ膜２８の膜厚は、例えば７０ｎｍ程度とする。このＳＲＯ膜２８は、前述の実施の形態１で示したものと同様であり、同様の製造方法で形成されている。
【００４８】
次に、図１３に示すように、ＳＲＯ膜２８および酸化シリコン膜１３をドライエッチングしてコンタクトホール４０を形成し、続いてコンタクトホール４０の内部にメタルプラグ４１を埋め込んだ後、ＳＲＯ膜２８の上部にｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）と電気的に接続される第１層配線１４を形成する。
【００４９】
次に、図１４に示すように、第１層配線１４の上層にＣＶＤ法で絶縁膜１６、１７（酸化シリコン膜１６、１７）を堆積し、続いて酸化シリコン膜１７の表面を化学的機械研磨法によって平坦化する。また、ＳＲＯ膜２８と絶縁膜１６（酸化シリコン膜１６）は、前述の実施の形態１と同様に、同一のプラズマＣＶＤ装置の処理室内で連続的に成膜することができる。この場合、実施の形態１と同様の効果を得ることができる。すなわち、成膜時間を短縮することができ、また、異物等が混入する機会も低減できるので、成膜処理の信頼性を向上することができる。
【００５０】
次に、図１５に示すように、酸化シリコン膜１７上に形成したフォトレジスト膜４２をマスクにして酸化シリコン膜１７、１６をドライエッチングすることにより、第１層配線１４の上部にスルーホール１８を形成する。このとき、フォトマスクの合わせずれに起因して第１層配線１４とスルーホール１８の相対的な位置がずれることがある。しかし、本実施の形態では、酸化シリコン膜１６とその下層のＳＲＯ膜２８とのエッチングレートが異なるために、ＳＲＯ膜２８がエッチングストッパとして機能することから、スルーホール１８の下部の酸化シリコン膜１３がエッチングされることはない。これにより、スルーホール１８の底部が酸化シリコン膜１３を貫通してｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）や基板１の表面に達する不具合を防ぐことができるので、次の工程でスルーホール１８の内部に埋め込むメタルプラグとｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）または基板１とがショートする不良の発生を防止することができる。
【００５１】
その後、図１６に示すように、スルーホール１８の内部にメタルプラグ１９を埋め込み、続いて酸化シリコン膜１７上に第２層配線２０を形成する。ここで、メタルプラグ１９は前述の実施の形態１と同様にして形成されている。
【００５２】
このように、本実施の形態によれば、配線とスルーホールの相対的な位置ずれに起因する不良の発生を防止できるので、半導体装置の製造歩留まり、および、信頼性を向上させることができる。また、配線寸法の微細化、ひいてはチップ面積の縮小を実現することができる。
【００５３】
本願において開示される実施の形態のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５４】
酸化シリコン膜をエッチングする際のエッチングストッパとしてシリコンリッチオキサイド膜を用いることにより、半導体基板上に形成した絶縁膜のエッチング精度を向上することができる。
【００５５】
また、半導体基板上に形成した酸化シリコン膜のエッチング量の制御性が向上し、ヒューズ上を覆う絶縁膜の膜厚を最適化することができる。
【００５６】
また、酸化シリコン膜をエッチングする際のエッチングストッパとしてシリコンリッチオキサイド膜を用いることにより、半導体基板上に形成した酸化シリコン膜のエッチング量の制御性が向上し、層間絶縁膜をエッチングして上下層の配線間を接続するスルーホールを形成する際に、下層配線よりさらに下層の絶縁膜がオーバーエッチングされる不具合を防止することができる。
【００５７】
なお、本実施の形態では、第１層配線１４の下層にＳＲＯ膜２８を形成したが、図１７に示すように、第１層配線１４の上層にＳＲＯ膜２８と酸化シリコン膜１６、１７とを堆積し、酸化シリコン膜１６、１７をドライエッチングする際にＳＲＯ膜２８をエッチングストッパとして機能させ、その後、ＳＲＯ膜２８をドライエッチングして第１層配線１４を露出させてもよい。この場合、第１層配線１４の側壁に接するＳＲＯ膜２８の膜厚（基板１の主面に水平な方向の膜厚）をフォトマスクの合わせずれの最大量よりも厚くしておくことにより、酸化シリコン膜１３の削れを確実に防ぐことができる。
【００５８】
ＳＲＯ膜２８は、酸化シリコン膜１６の途中、酸化シリコン膜１６と酸化シリコン膜１７との間、酸化シリコン膜１７の途中などに形成してもよいが、第１層配線１４に近いほど好ましい。
【００５９】
また、本実施の形態では、スルーホール１８の内部に埋め込んだメタルプラグ１９を介して第２層配線２０と第１層配線１４とを接続したが、酸化シリコン膜１７上とスルーホール１８の内部とに第２層配線２０を形成し、第２層配線２０と第１層配線１４とを直接接続してもよい。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６１】
前記実施の形態では、酸化シリコン膜をエッチングする際のエッチングストッパ膜として、通常の酸化シリコン膜よりもＳｉの組成比が大きいＳＲＯ膜を用いたが、通常の酸化シリコン膜に窒素、フッ素または炭素を添加したり、これらの元素の複数種類を適宜組み合わせて添加したりすることによって、エッチングレートを変えた絶縁膜を使用してもよく、その場合も同様の効果を得ることができる。
【産業上の利用可能性】
【００６２】
本発明は、不良のメモリセルを冗長メモリセルに切り替えて欠陥を救済するヒューズを備えた半導体装置などに適用して有用な技術である。
【図面の簡単な説明】
【００６３】
【図１】本発明の一実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図２】図１に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図３】図２に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図４】ヒューズとその両側に形成したメタルプラグの配置を示す平面図である。
【図５】図３に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図６】図５に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図７】図６に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図８】図７に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図９】ヒューズとその上部に形成した開口の配置を示す平面図である。
【図１０】図８に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図１１】最上層配線とその一部に形成したボンディングパッドの配置を示す平面図である。
【図１２】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す半導体基板の要部断面図である。
【図１７】本発明の他の実施の形態である半導体装置の製造方法を示す半導体基板の要部断面図である。
【図１８】シリコンリッチオキサイド膜をシリコンリッチな酸化シリコン膜で形成する場合におけるシリコンリッチオキサイド膜および酸化シリコン膜の成膜シーケンスの一例を示す図である。
【符号の説明】
【００６４】
１  半導体基板
２  素子分離溝
３  ｐ型ウエル
４  ゲート絶縁膜
４ａ  第１ゲート酸化膜（絶縁膜）
４ｂ  第２ゲート酸化膜（層間絶縁膜）
５  ゲート電極
６  ｎ型半導体領域
７  浮遊ゲート
８  ｎ型半導体領域
９  酸化シリコン膜
１０  制御ゲート
１１  選択ゲート
１２、１３  酸化シリコン膜
１４、１５  第１層配線
１６、１７  酸化シリコン膜
１８  スルーホール
１９  メタルプラグ
２０  第２層配線
２１  ヒューズ（第２層配線）
２３、２４  酸化シリコン膜
２５  スルーホール
２６  メタルプラグ
２７  第３層配線
２７ｐ  ボンディングパッド
２８  シリコンリッチオキサイド（ＳＲＯ）膜
２９  酸化シリコン膜
３０  窒化シリコン膜
３１  開口
４０  コンタクトホール
４１  メタルプラグ
４２  フォトレジスト膜
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｓ：メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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