(57)【要約】【課題】  ゲーテッドクロック機能を有し、トランジスタの経時劣化に起因するクロックスキューを抑制できるクロック供給回路を提供する。【解決手段】  ＡＮＤゲート３１は、与えられた制御信号Ｎ４１が１のときは、クロック信号ＣＬＫ１を通過させ、それ以外のときは、クロック信号ＣＬＫ１の通過を遮断する。イネーブル信号制御回路４１は、バーンイン信号ＢＴＥＳＴがバーンイン中であることを示すときには固定値１を出力し、それ以外のときにはイネーブル信号ＥＮを通過させる。このため、バーンイン中は、イネーブル信号ＥＮの値に関わらず、クロック信号ＣＬＫは、クロック経路上を最後まで伝搬する。したがって、バーンイン中はクロック供給回路に含まれるバッファの経時劣化が均一に進むので、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。【選択図】  図１
2005229506.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路に内蔵された記憶素子にクロック信号を供給するクロック供給回路であって、
クロック信号が入力されるルートバッファと、
前記ルートバッファを起点とするクロック経路上に設けられた複数のバッファと、
前記クロック経路上に設けられ、与えられた制御信号が第１の値を取るときは信号を通過させ、前記制御信号が第２の値を取るときは信号の通過を遮断するゲート回路と、
バーンイン中は前記第１の値を、それ以外のときは入力されたクロック制御信号を、前記ゲート回路に対して前記制御信号として与えるゲート制御回路とを備えた、クロック供給回路。
【請求項２】
前記クロック経路の最終段に設けられ、バーンイン中は信号の通過を遮断し、それ以外のときは信号を通過させる最終段ゲート回路をさらに備えた、請求項１に記載のクロック供給回路。
【請求項３】
バーンイン中にクロック信号が変化しても記憶内容を更新しない記憶素子に、クロック信号を供給することを特徴とする、請求項１に記載のクロック供給回路。
【請求項４】
半導体集積回路に内蔵された記憶素子にクロック信号を供給するクロック供給回路であって、
クロック信号が入力されるルートバッファと、
前記ルートバッファを起点とするクロック経路上に設けられた複数のバッファと、
前記クロック経路上に設けられ、入力されたクロック制御信号が第１の値を取るときは前記クロック信号を通過させ、前記クロック制御信号が第２の値を取るときは、前記クロック信号よりも低い周波数を有する低周波クロック信号を出力するクロック切替回路と、
前記クロック経路の最終段に設けられ、前記クロック制御信号が前記第１の値を取るときは信号を通過させ、前記クロック制御信号が前記第２の値を取るときは信号の通過を遮断する最終段ゲート回路とを備えた、クロック供給回路。
【請求項５】
前記クロック信号を分周することにより、前記低周波クロック信号を生成する分周回路をさらに備え、
前記分周回路は、前記クロック制御信号が前記第１の値を取るときは停止し、前記クロック制御信号が前記第２の値を取るときは動作することを特徴とする、請求項４に記載のクロック供給回路。
【請求項６】
半導体集積回路に内蔵された記憶素子にクロック信号を供給するクロック供給回路であって、
クロック信号が入力されるルートバッファと、
前記ルートバッファを起点とするクロック経路上に設けられた複数のバッファと、
前記クロック経路上に設けられ、入力されたクロック制御信号が第１の値を取るときは前記クロック信号を通過させ、前記クロック制御信号が第２の値を取るときは、前記クロック信号よりも低い周波数を有する低周波クロック信号を出力するクロック切替回路とを備え、
前記クロック制御信号が前記第２の値を取るときにクロック信号が変化しても記憶内容を更新しない記憶素子に、クロック信号を供給することを特徴とする、クロック供給回路。
【請求項７】
前記クロック信号を分周することにより、前記低周波クロック信号を生成する分周回路をさらに備え、
前記分周回路は、前記クロック制御信号が前記第１の値を取るときは停止し、前記クロック制御信号が前記第２の値を取るときは動作することを特徴とする、請求項６に記載のクロック供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に内蔵された記憶素子にクロック信号を供給するクロック供給回路に関し、より特定的には、回路の消費電力を削減するためにゲーテッドクロック機能を有するクロック供給回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の大規模化および高速化に伴い、半導体集積回路における消費電力の増加が、大きな問題となっている。そこで、半導体集積回路における消費電力を削減する技術として、従来から、ゲーテッドクロックと呼ばれる設計手法が知られている。この手法を用いた回路では、ある記憶素子にクロック信号を供給する必要がないとき（例えば、クロック信号を供給しても、フリップフロップの記憶内容が更新されないことが既知であるとき）には、当該記憶素子に供給されるクロック信号は、ハイレベルまたはローレベルに固定される。これにより、クロック信号が変化する回数が減少するので、回路の消費電力を削減することができる。
【０００３】
図６は、従来のクロック供給回路の構成を示す図である。図６に示すクロック供給回路９は、ルートバッファ１１、バッファ２１〜２５、およびＡＮＤゲート３１を備えている。クロック供給回路９には、ルートバッファ１１を起点としてフリップフロップＦ１〜Ｆ４に至る４本のクロック経路が含まれている。
【０００４】
ＡＮＤゲート３１には、クロック経路上を伝搬するクロック信号ＣＬＫと、クロック信号ＣＬＫの伝搬を制御するイネーブル信号ＥＮとが入力される。イネーブル信号ＥＮが「１」のとき、ＡＮＤゲート３１はクロック信号ＣＬＫを通過させるので、クロック信号ＣＬＫはバッファ２４、２５を経てフリップフロップＦ３、Ｆ４に到達する。これに対して、イネーブル信号ＥＮが「０」のとき、ＡＮＤゲート３１の出力は「０」に固定されるので、クロック信号ＣＬＫはフリップフロップＦ３、Ｆ４に到達しない。このように、イネーブル信号ＥＮを「０」に設定することにより、クロック信号ＣＬＫが変化する回数を減らし、回路の消費電力を削減することができる。
【０００５】
なお、クロック供給回路９において、ＡＮＤゲート３１に代えて、ＯＲゲートを使用してもよい。ＯＲゲートは、イネーブル信号ＥＮが「０」のときにクロック信号ＣＬＫを通過させ、イネーブル信号ＥＮが「１」のときにクロック信号ＣＬＫの通過を遮断する。
【０００６】
ところで、ゲーテッドクロック機能を有するクロック供給回路には、各クロック経路の終端に接続されるフリップフロップ間で、クロック信号が到達するまでの遅延時間の差（クロックスキュー）が大きくなるという問題がある。そこで、従来のクロック供給回路では、クロックスキューを抑制するために、クロック経路を等長かつ等段に構成し、フリップフロップ群を各クロック経路に均等に割り当てる方法が採用されている（例えば、特許文献１参照）。これにより、クロック経路の差異に起因するクロックスキューを抑制することができる。
【特許文献１】特許第３１７８３７１号公報（第５頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
近年の半導体集積回路では、上記のようなクロック経路の差異に起因するクロックスキューに加えて、トランジスタの経時劣化に起因するクロックスキューを考慮する必要が生じている。しかしながら、従来のクロック供給回路では、トランジスタの経時劣化に起因するクロックスキューを抑制することは考慮されていない。
【０００８】
以下、ＰＭＯＳトランジスタの経時劣化に起因して、クロックスキューが発生する理由を説明する。半導体集積回路に含まれるＰＭＯＳトランジスタは、負バイアス温度不安定性（ＮＢＴＩ：Negative Bias Temperature Instability ）によって経時劣化することが知られている。ここで、ＮＢＴＩとは、高温の条件下でＰＭＯＳトランジスタがオン状態のとき（例えば、ソース電圧およびドレイン電圧が０Ｖで、ゲート電圧が負バイアスのとき）に、ゲート絶縁膜とシリコン基板との界面に存在する水素が乖離して固定電荷が形成され、これによってしきい値電圧が上昇し、ＰＭＯＳトランジスタの電流能力が低下する現象をいう。
【０００９】
図７および図８を参照して、ＮＢＴＩがクロック供給回路に及ぼす影響を説明する。図７は、バッファ（２個のインバータの直列接続回路）の回路図である。図７において、ＰＭＯＳトランジスタ９１とＮＭＯＳトランジスタ９２とは１段目のインバータを構成し、ＰＭＯＳトランジスタ９３とＮＭＯＳトランジスタ９４とは２段目のインバータを構成する。図７に示す回路に所定の時間Ｔに亘ってデューティー比５０％のクロック信号ＣＬＫを入力した場合（以下、「クロック信号を供給した場合」という）、ノードＮ１〜Ｎ３の状態は「０」と「１」を交互に繰り返し、ＰＭＯＳトランジスタ９１、９３は、いずれも時間Ｔ／２だけオン状態（すなわち、入力信号が「０」の状態）となる。このようにＰＭＯＳトランジスタ９１、９３は、いずれも時間Ｔ／２だけＮＢＴＩの影響を受けるので、ＰＭＯＳトランジスタ９１、９３の電流能力は、初期状態から同じ程度だけ低下する。
【００１０】
これに対して、同じ時間Ｔだけクロック信号ＣＬＫを「１」に固定した場合（以下、「クロック信号を固定した場合」という）には、ノードＮ１〜Ｎ３の状態は、それぞれ「１」、「０」、「１」に固定される。このとき、ＰＭＯＳトランジスタ９１は、常にオフ状態であるので、ＮＢＴＩの影響を全く受けないが、ＰＭＯＳトランジスタ９３は、常にオン状態であるので、時間ＴだけＮＢＴＩの影響を受ける。したがって、ＰＭＯＳトランジスタ９１の電流能力は全く低下しないが、ＰＭＯＳトランジスタ９３の電流能力は著しく低下する。
【００１１】
図８は、図７に示す回路における、時間Ｔ経過後の入出力信号の信号波形図である。図８（ａ）は、クロック信号を供給した場合の信号波形図であり、図８（ｂ）は、クロック信号を固定した場合の信号波形図である。図８（ａ）および（ｂ）において、ノードＮ２の立上り遅延時間（Ｔp1およびＴP1）はＰＭＯＳトランジスタ９１の電流能力に依存し、ノードＮ２の立下り遅延時間（Ｔn1およびＴN1）はＮＭＯＳトランジスタ９２の電流能力に依存し、ノードＮ３の立上り遅延時間（Ｔp2およびＴP2）はＰＭＯＳトランジスタ９３の電流能力に依存し、ノードＮ３の立下り遅延時間（Ｔn2およびＴN2）はＮＭＯＳトランジスタ９４の電流能力に依存する。
【００１２】
上述したように、クロック信号を供給した場合、ＰＭＯＳトランジスタ９１、９３の電流能力は初期状態から同じ程度だけ低下し、クロック信号を固定した場合、ＰＭＯＳトランジスタ９１の電流能力は全く低下せず、ＰＭＯＳトランジスタ９３の電流能力は著しく低下する。したがって、初期状態で４種類の立上り遅延時間（Ｔp1、Ｔp2、ＴP1およびＴP2）が等しい場合、時間Ｔ経過後には、これら４種類の立上り遅延時間には次式（１）が成立するようになる。
ＴP1 ＜ Ｔp1 ＝ Ｔp2 ＜ ＴP2  …（１）
【００１３】
また、図８（ａ）および（ｂ）に示すように、クロック信号を供給した場合のＮ１からＮ３までの立上り遅延時間Ｔr は（Ｔn1＋Ｔp2）、立下り遅延時間Ｔf は（Ｔp1＋Ｔn2）であり、クロック信号を固定した場合のＮ１からＮ３までの立上り遅延時間ＴR は（ＴN1＋ＴP2）、立下り遅延時間ＴF は（ＴP1＋ＴN2）である。したがって、初期状態および時間Ｔ経過後において４種類の立下り遅延時間（Ｔn1、Ｔn2、ＴN1およびＴN2）が等しいとすると、上式（１）から次式（２）が導かれる。
ＴF ＜ Ｔf ＝ Ｔr ＜ ＴR  …（２）
【００１４】
上式（２）によれば、クロック供給回路に同じ部分回路（例えば、図７に示す回路）が２個含まれている場合において、一方の部分回路には常時クロック信号が供給されており、他方の部分回路には主として固定されたクロック信号が供給されている場合には、２個の部分回路の遅延時間は、初期状態では一致していても、時間の経過とともに異なるようになることが分かる。例えば、図６に示すクロック供給回路９において、初期状態ではフリップフロップＦ１、Ｆ３間のクロックスキューがゼロであっても、イネーブル信号ＥＮを「０」にした状態である程度の時間に亘ってクロック信号ＣＬＫを供給すると、フリップフロップＦ１、Ｆ３間に、ゼロよりも大きいクロックスキューが発生する。
【００１５】
このように、ゲーテッドクロック機能を有するクロック供給回路では、常時クロック信号が供給されているフリップフロップと、主として固定されたクロック信号が供給されているフリップフロップとの間で、時間の経過とともにクロックスキューが大きくなる。このクロックスキューは、半導体集積回路が通常に動作している間に徐々に大きくなる。また、ＮＢＴＩによる経時劣化は高温の条件下で速く進むため、故障のスクリーニングを目的として半導体集積回路に対してバーンインを行うと、上記クロックスキューは通常動作中よりも速く大きくなる。
【００１６】
したがって、半導体集積回路の信頼性を向上させるためにバーンインを行うと、クロック供給回路に含まれるバッファの経時劣化が不均一に進み、フリップフロップ間のクロックスキューが通常動作中よりも速く大きくなるために、かえって半導体集積回路の信頼性を低下させてしまうことがある。上述したように、従来のクロック供給回路では、トランジスタの経時劣化に起因するクロックスキューを抑制することは全く考慮されていない。
【００１７】
それ故に、本発明は、上記のようなトランジスタの経時劣化に起因するクロックスキューを抑制できるクロック供給回路を提供することを目的とする。
【課題を解決するための手段】
【００１８】
第１の発明に係るクロック供給回路は、クロック信号が入力されるルートバッファと、ルートバッファを起点とするクロック経路上に設けられた複数のバッファと、クロック経路上に設けられ、与えられた制御信号が第１の値を取るときは信号を通過させ、制御信号が第２の値を取るときは信号の通過を遮断するゲート回路と、バーンイン中は第１の値を、それ以外のときは入力されたクロック制御信号を、ゲート回路に対して制御信号として与えるゲート制御回路とを備える。
【００１９】
このクロック供給回路は、クロック経路の最終段に設けられ、バーンイン中は信号の通過を遮断し、それ以外のときは信号を伝搬させる最終段ゲート回路をさらに備えていてもよい。また、このクロック供給回路は、バーンイン中にクロック信号が変化しても記憶内容を更新しない記憶素子に、クロック信号を供給してもよい。
【００２０】
第２の発明に係るクロック供給回路は、クロック信号が入力されるルートバッファと、ルートバッファを起点とするクロック経路上に設けられた複数のバッファと、クロック経路上に設けられ、入力されたクロック制御信号が第１の値を取るときは上記クロック信号を通過させ、クロック制御信号が第２の値を取るときは、上記クロック信号よりも低い周波数を有する低周波クロック信号を出力するクロック切替回路と、クロック経路の最終段に設けられ、クロック制御信号が第１の値を取るときは信号を通過させ、クロック制御信号が第２の値を取るときは信号の通過を遮断する最終段ゲート回路とを備える。
【００２１】
第３の発明に係るクロック供給回路は、クロック信号が入力されるルートバッファと、ルートバッファを起点とするクロック経路上に設けられた複数のバッファと、クロック経路上に設けられ、入力されたクロック制御信号が第１の値を取るときは上記クロック信号を通過させ、クロック制御信号が第２の値を取るときは、上記クロック信号よりも低い周波数を有する低周波クロック信号を出力するクロック切替回路とを備え、クロック制御信号が第２の値を取るときにクロック信号が変化しても記憶内容を更新しない記憶素子に、クロック信号を供給する。
【００２２】
第２および第３の発明に係るクロック供給回路は、クロック信号を分周することにより、低周波クロック信号を生成する分周回路をさらに備え、分周回路は、クロック制御信号が第１の値を取るときは停止し、クロック制御信号が第２の値を取るときは動作することとしてもよい。
【発明の効果】
【００２３】
第１の発明に係るクロック供給回路によれば、バーンイン中は、与えられた制御信号の値に関わらず、クロック信号は、クロック経路上を最後まで伝搬する。これにより、バーンイン中はクロック供給回路に含まれるバッファの経時劣化が均一に進むので、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。
【００２４】
また、上記最終段ゲート回路を備えることにより、バーンイン中に、本来クロック信号を供給すべきでないフリップフロップにクロック信号を供給したために、半導体集積回路が誤ったデータ処理を行う不具合を防止することができる。また、上記条件下で記憶内容を更新しない記憶素子にクロック信号を供給することにより、チップ面積を増加させることなく、上記不具合を防止することができる。
【００２５】
第２および第３の発明に係るクロック供給回路によれば、本来はクロック信号の供給を遮断すべき記憶素子に対して、低周波クロック信号が供給される。これにより、クロック供給回路に含まれるバッファの電位は、低周波クロック信号の周期で変化するので、実動作中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。
【００２６】
また、上記分周回路を備えることにより、回路の追加量と消費電力の増加を抑制しながら、実動作中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。
【発明を実施するための最良の形態】
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るクロック供給回路の構成を示す図である。図１（ａ）に示すクロック供給回路１は、ルートバッファ１１、バッファ２１〜２５、ＡＮＤゲート３１、および、イネーブル信号制御回路４１を備えている。
【００２８】
ルートバッファ１１には、クロック信号ＣＬＫが入力される。クロック信号ＣＬＫは、典型的には、デューティー比５０％のクロック信号である。クロック供給回路１には、ルートバッファ１１を起点としてフリップフロップＦ１〜Ｆ４に至る４本のクロック経路が含まれている。より詳細には、ルートバッファ１１を起点とするクロック経路は、ルートバッファ１１の通過後と、バッファ２１の通過後と、ＡＮＤゲート３１の通過後の計３箇所で分岐する。これにより、ルートバッファ１１とバッファ２１、２２とを経てフリップフロップＦ１に至る第１のクロック経路、ルートバッファ１１とバッファ２１、２３とを経てフリップフロップＦ２に至る第２のクロック経路、ルートバッファ１１とＡＮＤゲート３１とバッファ２４とを経てフリップフロップＦ３に至る第３のクロック経路、および、ルートバッファ１１とＡＮＤゲート３１とバッファ２５とを経てフリップフロップＦ４に至る第４のクロック経路が形成される。
【００２９】
ＡＮＤゲート３１は、２入力のＡＮＤゲートである。ＡＮＤゲート３１の一方の入力端子には、第３および第４のクロック経路上を伝搬するクロック信号が入力される。ＡＮＤゲート３１の他方の入力端子には、イネーブル信号制御回路４１の出力信号Ｎ４１が入力される。出力信号Ｎ４１が「１」のとき、クロック信号ＣＬＫは、ＡＮＤゲート３１を通過し、第３および第４のクロック経路上を最後まで伝搬する。これに対して、出力信号Ｎ４１が「０」のとき、クロック信号ＣＬＫの伝搬はＡＮＤゲート３１で遮断され、クロック信号ＣＬＫは第３および第４のクロック経路上を最後まで伝搬しない。このように、ＡＮＤゲート３１は、与えられた制御信号（出力信号Ｎ４１）に従い、信号の通過と遮断とを切り替えるゲート回路として機能する。
【００３０】
イネーブル信号制御回路４１には、バーンイン信号ＢＴＥＳＴとイネーブル信号ＥＮとを入力が入力される。バーンイン信号ＢＴＥＳＴは、バーンイン中か否かを示す信号であり、バーンイン中は「１」、それ以外のときは「０」となる。イネーブル信号ＥＮは、ＡＮＤゲート３１におけるクロック信号ＣＬＫの通過を制御する信号であり、クロック信号ＣＬＫを通過させるときは「１」、クロック信号ＣＬＫの通過を遮断するときは「０」となる。
【００３１】
イネーブル信号制御回路４１は、バーンイン信号ＢＴＥＳＴとイネーブル信号ＥＮとに対して、図１（ｂ）に示す論理演算を行う。より詳細には、イネーブル信号制御回路４１は、バーンイン中でないとき（バーンイン信号ＢＴＥＳＴが「０」のとき）は、イネーブル信号ＥＮを通過させ、バーンイン中（バーンイン信号ＢＴＥＳＴが「１」のとき）は、固定値「１」を出力する。このように、イネーブル信号制御回路４１は、ＡＮＤゲート３１に対するゲート制御回路として機能する。
【００３２】
したがって、バーンイン中でないときは、クロック信号ＣＬＫは、イネーブル信号ＥＮに応じて、第３および第４のクロック経路上を最後まで伝搬するか、途中までしか伝搬しないかのいずれかである。これに対して、バーンイン中は、クロック信号ＣＬＫは、常に第３および第４のクロック経路上を最後まで伝搬する。よって、バーンイン中は、クロック供給回路に含まれるバッファの経時劣化が均一に進むので、トランジスタの経時劣化に起因する新たなクロックスキューが発生することはない。
【００３３】
以上に示すように、本実施形態に係るクロック供給回路によれば、バーンイン中は、イネーブル信号ＥＮの値に関わらず、クロック信号ＣＬＫは、クロック経路上を最後まで伝搬する。したがって、バーンイン中はクロック供給回路に含まれるバッファの経時劣化が均一に進むので、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。
【００３４】
なお、図１に示すクロック供給回路１は、１個のＡＮＤゲート３１を備えることとしたが、これに代えて、複数のＡＮＤゲートを備えることとしてもよい（第１の変形例）。複数のＡＮＤゲートを備えたクロック供給回路では、各ＡＮＤゲートには、クロック信号の通過を制御する制御信号として、バーンイン中でないときは「０」または「１」となり、バーンイン中は「１」に固定される信号が入力される。
【００３５】
また、クロック供給回路は、ＡＮＤゲート３１に代えて、例えばＯＲゲートなど、他の種類のゲート回路を備えていてもよい（第２の変形例）。例えばＯＲゲートを備えたクロック供給回路では、イネーブル信号制御回路は、バーンイン中でないときはイネーブル信号ＥＮを通過させ、バーンイン中は固定値「０」を出力する。
【００３６】
また、クロック供給回路は、ＡＮＤゲートとイネーブル信号制御回路とを別個の構成要素として備えることに代えて、両者の機能を有する１個の複合ゲート、または、両者の機能を実現する複数の論理ゲートを備えていてもよい（第３の変形例）。上記第１〜第３の変形例に係るクロック供給回路は、いずれも、図１に示すクロック供給回路１と同様の効果を奏する。
【００３７】
（第２の実施形態）
図２は、本発明の第２の実施形態に係るクロック供給回路の構成を示す図である。図２に示すクロック供給回路２は、第１の実施形態に係るクロック供給回路（図１）にクロック信号制御回路５１、５２を追加したものである。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００３８】
図２に示すように、クロック信号制御回路５１、５２は、それぞれ、第３および第４のクロック経路の最終段に設けられる。より詳細には、クロック信号制御回路５１は、バッファ２４とフリップフロップＦ３との間に設けられ、クロック信号制御回路５２は、バッファ２５とフリップフロップＦ４との間に設けられる。
【００３９】
クロック信号制御回路５１には、第３のクロック経路上を伝搬するクロック信号ＣＬＫと、バーンイン信号ＢＴＥＳＴとが入力される。クロック信号制御回路５１は、バーンイン中でないとき（バーンイン信号ＢＴＥＳＴが「０」のとき）は、クロック信号ＣＬＫを通過させ、バーンイン中（バーンイン信号ＢＴＥＳＴが「１」のとき）は、固定値「０」（または固定値「１」）を出力する。後者の場合、クロック信号制御回路５１は、クロック信号ＣＬＫの通過を遮断することになる。クロック信号制御回路５２は、クロック信号制御回路５１と同様に動作する。
【００４０】
したがって、バーンイン中でないときは、第１の実施形態と同様に、クロック信号ＣＬＫは、イネーブル信号ＥＮに応じて、第３および第４のクロック経路上を最後まで伝搬するか、途中までしか伝搬しないかのいずれかである。これに対して、バーンイン中は、第１の実施形態とは異なり、クロック信号ＣＬＫは、クロック信号制御回路５１、５２までは伝搬するが、それより後段にあるフリップフロップＦ３、Ｆ４には到達しない。よって、バーンイン中は、クロック供給回路に含まれるバッファの経時劣化が均一に進み、フリップフロップ間にトランジスタの経時劣化に起因する新たなクロックスキューが発生しない。これに加えて、バーンイン中は、ＡＮＤゲート３１を含むクロック経路の終端に接続されるフリップフロップＦ３、Ｆ４は、固定されたクロック信号の供給を受けるので、記憶内容を更新しない。
【００４１】
以上に示すように、本実施形態に係るクロック供給回路によれば、第１の実施形態と同様に、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。これに加えて、クロック信号制御回路を設けることにより、バーンイン中に、本来クロック信号を供給すべきでないフリップフロップにクロック信号を供給したために、半導体集積回路が誤ったデータ処理を行う不具合を防止することができる。
【００４２】
（第３の実施形態）
図３は、本発明の第３の実施形態に係るクロック供給回路の構成を示す図である。図３に示すクロック供給回路３は、第１の実施形態に係るクロック供給回路１と同じ構成を有し、ロード・ホールド機能付きのフリップフロップＦ５、Ｆ６にクロック信号を供給することを特徴とする。本実施形態の構成要素のうち、第１の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００４３】
ロード・ホールド機能付きのフリップフロップＦ５には、通常のフリップフロップに対する入力信号に加えて、ロード・ホールド信号として、バーンイン信号ＢＴＥＳＴが入力される。フリップフロップＦ５は、バーンイン信号ＢＴＥＳＴが「０」のとき（バーンイン中でないとき）は、クロック信号に応じて記憶内容を更新し、バーンイン信号ＢＴＥＳＴが「１」のとき（バーンイン中のとき）は、クロック信号が変化しても記憶内容を更新しない。フリップフロップＦ６は、フリップフロップＦ５と同様に動作する。
【００４４】
以上に示すように、本実施形態に係るクロック供給回路によれば、第２の実施形態と同様に、バーンイン中のトランジスタの経時劣化に起因するクロックスキューを抑制することができ、バーンイン中に半導体集積回路が誤ったデータ処理を行う不具合を防止することができる。これに加えて、図１と図２と図３とを対比すれば明らかなように、本実施形態に係るクロック供給回路は、クロック信号制御回路を追加することなく構成できるので、チップ面積を増加させることなく、第２の実施形態に係るクロック供給回路と同様の効果を奏することができる。
【００４５】
（第４の実施形態）
図４は、本発明の第４の実施形態に係るクロック供給回路の構成を示す図である。図４に示すクロック供給回路４は、第２の実施形態に係るクロック供給回路（図２）において、ＡＮＤゲート３１およびクロック信号制御回路５１、５２を、それぞれ、クロック切替回路６１およびクロック信号制御回路５３、５４に置換したものである。本実施形態の構成要素のうち、第２の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００４６】
図４に示すように、クロック切替回路６１には、イネーブル信号ＥＮと、第３および第４のクロック信号を伝搬するクロック信号ＣＬＫ１と、クロック信号ＣＬＫ１とは異なるクロック信号ＣＬＫ２とが入力される。クロック信号ＣＬＫ２は、クロック信号ＣＬＫ１よりも低い周波数を有するクロック信号であり、典型的には、デューティー比５０％のクロック信号である。クロック切替回路６１は、イネーブル信号ＥＮが「１」のときには、クロック信号ＣＬＫ１を通過させ、イネーブル信号ＥＮが「０」のときには、クロック信号ＣＬＫ２を出力する。
【００４７】
クロック信号制御回路５３には、第３のクロック経路上を伝搬するクロック信号ＣＬＫ１またはクロック信号ＣＬＫ２と、イネーブル信号ＥＮとが入力される。クロック信号制御回路５３は、イネーブル信号ＥＮが「１」のときは、クロック信号ＣＬＫ１を通過させ、イネーブル信号ＥＮが「０」のときは、固定値「０」（または固定値「１」）を出力する。後者の場合、クロック信号制御回路５３は、クロック信号ＣＬＫ２の通過を遮断することになる。クロック信号制御回路５４は、クロック信号制御回路５３と同様に動作する。
【００４８】
したがって、イネーブル信号ＥＮが「１」のときは、クロック信号ＣＬＫ１は第３および第４のクロック経路上を最後まで伝搬するのに対して、イネーブル信号ＥＮが「０」のときは、クロック切替回路６１より後段では、クロック信号ＣＬＫ１に代えて、クロック信号ＣＬＫ２が伝搬する。ただし、クロック信号ＣＬＫ２が伝搬するのは、クロック信号制御回路５３、５４までであり、それより後段にあるフリップフロップＦ３、Ｆ４にはクロック信号ＣＬＫ２は伝搬しない。したがって、イネーブル信号ＥＮが「０」であるとき、クロック供給回路に含まれるバッファの経時劣化が均一に進むので、フリップフロップ間にトランジスタの経時劣化に起因する新たなクロックスキューが発生することはない。これに加えて、イネーブル信号ＥＮが「０」であるとき、クロック切替回路６１を含むクロック経路の終端に接続されたフリップフロップＦ３、Ｆ４は、固定されたクロック信号の供給を受けるので、記憶内容を更新しない。
【００４９】
以上に示すように、本実施形態に係るクロック供給回路によれば、本来はクロック信号の供給を遮断すべき記憶素子に対して、低周波クロック信号が供給される。このため、クロック供給回路に含まれるバッファの電位は、低周波クロック信号の周期でハイレベルとローレベルとの間で変化するので、実動作中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。この場合、クロック信号ＣＬＫ２の周波数は、クロック供給回路４の動作に影響を与えないので、可能な限り低くすることができる。これにより、消費電力を増加させることなく、上記効果を奏することができる。
【００５０】
（第５の実施形態）
図５は、本発明の第５の実施形態に係るクロック供給回路の構成を示す図である。図５に示すクロック供給回路５は、ルートバッファ１１、バッファ２１〜２５、および、クロック切替回路６２を備え、ロード・ホールド機能付きのフリップフロップＦ７、Ｆ８にクロック信号を供給することを特徴とする。本実施形態の構成要素のうち、第４の実施形態と同一の構成要素については、同一の参照符号を付して、説明を省略する。
【００５１】
クロック切替回路６２は、図５に示すように、インバータ６３、クロック分周回路６４、および、スイッチ付きバッファ６５、６６を含んでいる。クロック分周回路６４は、第３および第４のクロック経路上を伝搬するクロック信号ＣＬＫ１を分周することにより、クロック信号ＣＬＫ１よりも低い周波数を有するクロック信号ＣＬＫ２を出力する。クロック信号ＣＬＫ２は、典型的には、デューティー比５０％のクロック信号である。また、クロック分周回路６４は、イネーブル信号ＥＮが「１」のときは停止し、イネーブル信号ＥＮが「０」のときは動作する。クロック信号ＣＬＫ１はスイッチ付きバッファ６５に入力され、クロック信号ＣＬＫ２はスイッチ付きバッファ６６に入力される。
【００５２】
インバータ６３およびスイッチ付きバッファ６５、６６は、全体でセレクタとして機能する。このセレクタは、イネーブル信号ＥＮに従い、クロック信号ＣＬＫ１またはクロック信号ＣＬＫ２のいずれかを出力する。より詳細には、このセレクタは、イネーブル信号ＥＮが「１」のときには、クロック信号ＣＬＫ１を通過させ、イネーブル信号ＥＮが「０」のときには、クロック信号ＣＬＫ２を出力する。
【００５３】
ロード・ホールド機能付きのフリップフロップＦ７には、ロード・ホールド信号として、イネーブル信号ＥＮが入力される。フリップフロップＦ７は、イネーブル信号ＥＮが「１」のときには、クロック信号に応じて記憶内容を更新し、イネーブル信号ＥＮが「０」のときには、クロック信号が変化しても記憶内容を更新しない。フリップフロップＦ８は、フリップフロップＦ７と同様に動作する。
【００５４】
以上に示すように、本実施形態に係るクロック供給回路によれば、第４の実施形態と同様に、本来はクロック信号の供給を遮断すべき記憶素子に対して、低周波クロック信号が供給されるので、実動作中のトランジスタの経時劣化に起因するクロックスキューを抑制することができる。また、必要なときだけ動作する分周回路を用いて低周波クロック信号を生成することにより、回路の追加量と消費電力の増加を抑制しながら、上記効果を奏することができる。
【００５５】
なお、本実施形態に係るクロック供給回路５は、半導体集積回路が誤ったデータ処理を行う不具合を防止するために、ロード・ホールド機能付きフリップフロップＦ７、Ｆ８にクロック信号を供給することとした。これに代えて、クロック供給回路は、第４の実施形態と同様に、クロック経路の最終段にクロック信号制御回路を備え、ロード・ホールド機能を有さないフリップフロップにクロック信号を供給してもよい。また、以上の説明では、第１の実施形態について第１から第３の変形例を示したが、他の実施形態についても同様の変形例を構成できることは言うまでもない。
【産業上の利用可能性】
【００５６】
本発明に係るクロック供給回路は、トランジスタの経時劣化に起因するクロックスキューを抑制できるので、システム・オン・チップなど、ゲーテッドクロック方式を採用した各種の半導体集積回路に利用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施形態に係るクロック供給回路の構成を示す図
【図２】本発明の第２の実施形態に係るクロック供給回路の構成を示す図
【図３】本発明の第３の実施形態に係るクロック供給回路の構成を示す図
【図４】本発明の第４の実施形態に係るクロック供給回路の構成を示す図
【図５】本発明の第５の実施形態に係るクロック供給回路の構成を示す図
【図６】従来のクロック供給回路の構成を示す図
【図７】従来のクロック供給回路に含まれるバッファ（２個のインバータの直列接続回路）の回路図
【図８】図７に示す回路における、所定時間経過後の入出力信号の信号波形図
【符号の説明】
【００５８】
１〜５…クロック供給回路
１１…ルートバッファ
２１〜２５…バッファ
３１…ＡＮＤゲート
４１…イネーブル信号制御回路
５１〜５４…クロック信号制御回路
６１、６２…クロック切替回路
６３…インバータ
６４…クロック分周回路
６５、６６…スイッチ付きバッファ
Ｆ１〜Ｆ８…フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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