(57)【要約】  【課題】  読出し動作時にワード線電圧や読出し参照電圧のトリミングが必要である不揮発性メモリにおいて、検査工程におけるトリミングパラメータの読出し不良率を低減する。  【解決手段】  メモリセルアレイ１においてトリミングパラメータを格納するトリミングパラメータ領域２に誤読出し確認用データも格納される。トリミング時に、誤読出し確認用データを読出した後に判定回路６０で期待値と比較判定し、不一致時にはパラメータ変化回路６２でワード線電圧（読出し参照電圧）のトリミングパラメータを段階的に変更して再度この処理を繰返す。誤読出し確認用データを正しく読み出すことが可能な設定状態に至と、トリミングパラメータを読み出してパラメータ保持回路９に保持する。検査工程で不良と誤判定されることが回避され、所期通りに正しく良判定されることになる。【選択図】  図１
2005190622.tif 000002
【特許請求の範囲】
【請求項１】
トリミングパラメータと誤読出し確認用データを格納するトリミングパラメータ領域を含む不揮発性のメモリセルアレイと、
前記メモリセルアレイから読み出される前記誤読出し確認用データを期待値と比較して一致しているときは活性化された判定信号を出力する判定手段と、
前記判定手段の判定信号が非活性のときにパラメータを段階的に変化させるパラメータ変化手段と、
前記メモリセルアレイから読み出される前記トリミングパラメータを保持するパラメータ保持手段と、
前記判定手段の判定信号が非活性のときは前記パラメータ変化手段のパラメータを選択し前記判定信号が活性化されたときは前記パラメータ保持手段のパラメータを選択した上で電圧調整パラメータとして出力するパラメータ選択手段と、
前記パラメータ選択手段から受け取った前記電圧調整パラメータによって電圧値を調整する電圧レギュレータと、
初期設定信号の入力に基づいてメモリ動作を初期設定して前記メモリセルアレイから前記誤読出し確認用データを読み出し、前記判定手段が前記活性化された判定信号を出力した後は前記メモリセルアレイから前記トリミングパラメータの読出しに切り替え、前記パラメータ保持手段に読み出された前記トリミングパラメータを保持させる制御手段と
を備えたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
さらに、前記読み出されたトリミングパラメータを前記パラメータ変化手段のパラメータと比較し、その比較結果を前記制御手段に与える比較手段を備え、
前記メモリセルアレイにおける前記トリミングパラメータ領域は前記トリミングパラメータとして異なるトリミング電圧値のトリミングパラメータを複数格納するものに構成され、
前記制御手段は、前記比較手段の比較結果が不一致である限りは前記トリミングパラメータ領域から次のトリミングパラメータの読出しを制御し、前記比較結果一致時の前記トリミングパラメータを前記パラメータ保持手段に保持させるように構成され、
前記パラメータ選択手段は、前記パラメータ保持手段のパラメータを選択した上で電圧調整パラメータとして出力する状態に切り替えるのを、前記比較手段の比較結果の一致で行うように構成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
さらに、前記判定手段による判定信号を複数段階にわたって保持する判定信号保持手段と、
前記判定信号が連続して活性化された場合に、それら活性化されて前記判定信号保持手段に保持された複数の判定信号のもつ段階の中心に近い段階のトリミングパラメータを演算する演算手段とを備え、
前記制御手段は、前記演算手段で演算された前記中心に近い段階のトリミングパラメータを前記パラメータ保持手段に保持させ、保持させた後に前記パラメータ選択手段を前記パラメータ保持手段のパラメータを選択するように制御するよう構成されている請求項１に記載の不揮発性半導体記憶装置。
【請求項４】
前記初期設定信号は、前記制御手段に外部より再読出し要求信号が入力された場合に前記判定信号が不活性化のときのみ活性化されるように構成されている請求項１から請求項３までのいずれかに記載の不揮発性半導体記憶装置。
【請求項５】
前記センスアンプは、読出しデータを保持する機能を有し、前記制御手段に外部より再読出し要求信号が入力された場合に前記判定信号が活性化のときのみ当該センスアンプで保持された前記読出しデータが出力されるように構成されている請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記センスアンプの次段の出力バッファは、読出しデータを外部出力し保持する機能を有し、前記制御手段に外部より再読出し要求信号が入力された場合に前記判定信号が活性化のときのみ当該出力バッファで保持された前記読出しデータが出力されるように構成されている請求項４に記載の不揮発性半導体記憶装置。
【請求項７】
前記電圧レギュレータは、前記メモリセルアレイのワード線に印加する電圧を発生するワード線電圧レギュレータである請求項１から請求項６までのいずれかに記載の不揮発性半導体記憶装置。
【請求項８】
前記電圧レギュレータは、選択されたメモリセルの読出し参照電圧として前記センスアンプに与える電圧を発生する読出し参照電圧レギュレータである請求項１から請求項６までのいずれかに記載の不揮発性半導体記憶装置。
【請求項９】
前記誤読出し確認用データまたは前記トリミングパラメータは、前記トリミングパラメータ領域内の同一ワード線で選択されるメモリ領域に格納されるように構成されている請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】
前記誤読出し確認用データまたは前記トリミングパラメータは、前記センスアンプ内の同一差動アンプで読み出されるメモリ領域に格納されるように構成されている請求項８に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、読出し動作時にワード線電圧や読出し参照電圧の状態設定が必要である不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
ＤＲＡＭやＦＬＡＳＨなどのメモリにおいては、読出し動作時に高電圧のワード線電圧を発生させたり、センスアンプの差動増幅回路の比較用に読出し参照電圧を発生させる必要がある場合がある。これらのメモリで高性能や高信頼性を実現するために発生電圧が高精度であることを要求される場合には、製造ばらつきの影響を補正するために、レーザ溶断型や大電流溶断型のフューズ素子を不揮発性素子として設け、検査工程でフューズ素子のトリミング処理を行う。また、これらのフューズ素子は読出し動作のみならず書換えなどのメモリ動作の状態設定や品種展開がある場合の機能設定等に用いられることが多い。
【０００３】
しかしながらフューズ素子は、ＬＳＩに搭載されるトランジスタの素子面積に比較すると大きい上に、トリミング工程増により製造コストを増加させることや、トリミング工程後のトリミングのやり直しができないというデメリットもあった。
【０００４】
ところで、ＦＬＡＳＨなどの書換え可能な不揮発性メモリを搭載したＬＳＩにおいては、メモリに状態設定や機能設定などのトリミングパラメータを格納することによって、書換えによるトリミングのやり直しが可能になる。このことのメリットは大きい。フューズ素子の場合の面積増も抑制できる。しかし、フューズ素子のように静的に状態を確定することはできない。
【０００５】
メモリに格納した状態設定や機能設定などのトリミングパラメータを読出し動作時に必要とする場合には、正しく読み出すこと自体に課題が生じる。例えば、ワード線電圧レギュレータの製造ばらつきによってワード線電圧を＋０．５Ｖ分だけトリミングにより補正する必要がある製品においては、“＋０．５Ｖ“という情報を読み出す際に、０．５Ｖ分だけワード線電圧が不足した不完全な状態で読出し動作を行わなければならない。つまり、読出し速度を緩和したとしても、安定したトリミングができない製品については検査工程で不良判定するしかなかった。この場合には、メモリセルの書換え特性やトリミング対象の電圧レギュレータ自体などに不具合が無い製品でも、不良と誤判定されてしまうことになる。
【０００６】
図１２は、従来の読出し動作時に高精度の高電圧のワード線電圧を発生させることが要求されるメモリ製品において、ワード線電圧のトリミング処理のためのトリミングパラメータをメモリ領域に格納する不揮発性半導体記憶装置の全体構成を示すブロック図である。
【０００７】
図１２において、１は複数のワード線と複数のビット線とそれらの結合点にマットリックス状に配置された電気的に書換え可能な不揮発性メモリセルで構成されるメモリセルアレイ、２はメモリセルアレイ１においてトリミングパラメータを格納するトリミングパラメータ領域、３はアドレスバッファ、４はロウデコーダ、５はトリミングパラメータ領域用ロウデコーダ、６はカラムデコーダ、７はセンスアンプ、８は入出力バッファ、９はトリミングパラメータ用のパラメータ保持回路、１０はメモリセルアレイ１のワード線に印加する電圧を発生し、電圧調整パラメータ１７によって電圧値を調整する機能をもつワード線電圧レギュレータ、１１は制御回路、１２はロウアドレス、１３はトリミングパラメータ領域用ロウアドレス、１４はカラムアドレス、１５はパラメータ保持回路９に割り当てられたトリミングパラメータ用アドレス、１６は双方向のデータバス、１７はワード線電圧レギュレータ１０用の電圧調整パラメータ、１８はワード線電圧レギュレータ１０で発生した電圧を供給するワード線電圧電源線、１９は電源立ち上げ後やシステムリセット解除後に電源立ち上げ検知回路の検知信号やリセット信号に同期して入力される初期設定信号、２０は初期設定信号１９を受けてトリミング処理時に制御回路１１で生成するトリミングパラメータ用アドレス、２１はワード線電圧レギュレータ１０を活性化させるワード線電圧レギュレータ活性化信号、２２はセンスアンプ７を活性化させるセンスアンプ活性化信号、２３はパラメータ保持回路９で読み出したトリミングパラメータをデータバス１６から取り込むためのパラメータラッチ信号、２４は入出力バッファ８と外部のデータとの入出力制御を行う入出力制御信号である。
【０００８】
アドレスバッファ３は、ロウアドレス１２とトリミングパラメータ領域用ロウアドレス１３とカラムアドレス１４とトリミングパラメータ用アドレス１５が出力されるように接続されている。センスアンプ７は、入出力バッファ８とパラメータ保持回路９にデータバス１６で接続されている。パラメータ保持回路９で保持されたトリミングパラメータは電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えるように接続されている。ワード線電圧レギュレータ１０で発生した電位を伝えるワード線電圧電源線１８はロウデコーダ４とトリミングパラメータ領域用ロウデコーダ５を通じて読出し時にワード線に与えられるように接続されている。また、制御回路１１は、メモリ動作用のクロック信号と読出しや書換えなどの各種モードを設定するモード信号と初期設定信号１９が入力されている。
【０００９】
以上のように構成された従来の不揮発性半導体記憶装置について、図１２とトリミング処理時の内部フローを示す図１３を用いて、以下にその動作を説明する。
【００１０】
まず、電源立ち上げ後やシステムリセット解除後に初期設定信号１９が活性化（図１３のＳ１）して制御回路１１に入力されると、パラメータ保持回路９内の全てのラッチ回路がクリアされ、ワード線電圧レギュレータ活性化信号２１が活性化されてワード線電圧レギュレータ１０が動作開始（図１３のＳ２）する。約数マイクロ秒の安定待ち（図１３のＳ３）の後、ワード線電圧電源線１８からロウデコーダ４とトリミングパラメータ領域用ロウデコーダ５に安定した電圧が供給される状態に至り、トリミングパラメータ領域用ロウアドレス１３とカラムアドレス１４に従ってワード線とビット線が選択される。すなわち、トリミングパラメータ領域２のトリミングパラメータが格納されているメモリセルに対応するワード線とビット線が選択される。これでセンスアンプ活性化信号２２が活性化することにより、トリミングパラメータがデータバス１６に出力される（図１３のＳ４）。そして、パラメータラッチ信号２３に同期してトリミングパラメータ用アドレス１５に従って、パラメータ保持回路９内の所定のラッチ回路にトリミングパラメータがラッチされる（図１３のＳ５）。次いで、ラッチされたトリミングパラメータは電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えられて（図１３のＳ６）、約数マイクロ秒の安定待ち（図１３のＳ７）の後にトリミング処理完了に至る。
【００１１】
次に図１４を用いて、以下にその検査工程でのトリミング機能確認の検査フローの一例を説明する。なお、図１４は従来のみならず本発明の不揮発性半導体記憶装置においても同様の検査フローを用いるとして良い。
【００１２】
まず、前検査工程の試験を良品判定された製品は、メモリセルアレイ１にチェッカー等の検査パターンを格納され（図１４のＳ１０）、テスターからワード線電圧電源線１８に所望のワード線電圧を外部印加され（図１４のＳ１１）、メモリセルアレイ１に格納された検査パターンを読み出す（図１４のＳ１２）。期待値の検査パターンと一致しない場合は不良判定され（図１４のＳ１３）、一致する場合はメモリセルアレイ１の読出し書換えの試験は良判定になり、次の試験に進む。
【００１３】
次にリセットとリセット解除（図１４のＳ１４）が入り、初期設定信号１９が活性化し、パラメータ保持回路９内の全てのラッチ回路がクリアされる。ワード線電圧レギュレータ１０の電圧が発生されて安定した後に、ワード線電圧電源線１８の電圧値をテスターでモニタ（図１４のＳ１５）する。これにより、トリミング無しのデフォルトの電圧値が測定される。ここでデフォルトの電圧値がトリミング可能範囲外であれば不良判定され（図１４のＳ１６）、トリミング可能範囲内であれば良判定される。次いで、外部のテスターで持っている電圧調整テーブルに従って製品毎に異なるトリミングパラメータが入出力バッファ８を介してパラメータ保持回路９に入力される（図１４のＳ１７）。そしてワード線電圧レギュレータ１０の電圧が安定した後に、ワード線電圧電源線１８の電圧値をテスターでモニタする（図１４のＳ１８）。モニタの結果、検査規格外であれば不良判定され（図１４のＳ１９）、検査規格内であればワード線電圧レギュレータ１０とパラメータ保持回路９の機能確認試験は良判定されて、トリミングパラメータをトリミングパラメータ領域２に格納（図１４のＳ２０）し、その後に次の試験に進む。
【００１４】
次にリセットとリセット解除（図１４のＳ２１）が入り、初期設定信号１９が活性化し、パラメータ保持回路９内の全てのラッチ回路がクリアされる。そして、図１２と図１３を用いて内部動作を前述したメモリからのワード線電圧のトリミング（図１４のＳ２２）が行われ、ワード線電圧レギュレータ１０の電圧が安定した後にワード線電圧電源線１８の電圧値をテスターでモニタ（図１４のＳ２３）する。このとき検査規格外であれば不良判定され（図１４のＳ２４）、検査規格内であれば、全てのトリミング機能が良判定されて次の検査工程に進む。
【００１５】
ここで課題になるのは、メモリセルアレイ１の読出し書換えの試験が良判定され、かつ、ワード線電圧レギュレータ１０とパラメータ保持回路９の機能確認試験が良判定されているのにも関わらず、デフォルトのワード線電圧でトリミングパラメータを読み出すことによる読出し不良によって、トリミングによる不良（図１４のＳ２４）が発生することである。
【００１６】
次に、メモリセルのしきい値の分布に対してワード線電圧のばらつきの影響を示す図１５を用いて、トリミング前のデフォルトのワード線電圧でトリミングパラメータを読み出すことによる読出し不良が発生する理由を説明する。図１５の（ａ）は、デフォルトのワード線電圧のばらつきが無く、良判定される場合である。図１５の（ｂ）は、ばらつきがあるが良判定される場合であり、図１５の（ｃ）は、ばらつきがあって不良判定される場合である。
【００１７】
まず、トリミングパラメータを格納するメモリセルの書換え後には、読出し参照電圧（Ｖref）３０を中心にしてメモリセルのしきい値幅が“１”側境界しきい値３１と“０”側境界しきい値３２の間のΔＶread以上に確保されることが正しく読み出すための条件になる。
【００１８】
ここで“１”データのしきい値分布３３、“０”データのしきい値分布３４については、ワード線電圧が−ΔＶwl分だけばらつくとそれぞれ、３５，３６のようにずれ、あるいは、ばらつき幅（−ΔＶwl）が大きいと３７，３８のように大きくずれる。同様に＋ΔＶwl分だけばらつくとそれぞれ、３９，４０のようにずれ、あるいは、ばらつき幅（＋ΔＶwl）が大きいと４１，４２のように大きくずれる。
【００１９】
このときずれ幅が小さくて“１”側境界しきい値３１と“０”側境界しきい値３２の間に入ってきていない図１５の（ｂ）の製品は正しい読出しが可能であるが、ずれ幅が大きくて“１”側境界しきい値３１と“０”側境界しきい値３２の間に割り込んできている図１５の（ｃ）の製品では正しい読出しができないために不良となる。
【００２０】
さらに、センスアンプ７の差動増幅回路の比較用に高精度の読出し参照電圧を発生させる必要がありトリミング処理を行う場合でも、ここまで述べてきたのと同様の理由で不良が発生してしまう。メモリセルのしきい値の分布に対して読出し参照電圧のばらつきの影響を示す図１６を用いて、トリミング前のデフォルトの読出し参照電圧でトリミングパラメータを読み出すことによる読出し不良が発生する理由を説明する。
【００２１】
図１６の（ａ）は、デフォルトの読出し参照電圧のばらつきが無く良判定される場合、図１６の（ｂ）は、ばらつきがあるが良判定される場合、図１６の（ｃ）は、ばらつきがあって不良判定される場合である。
【００２２】
まず、図１５の（ａ）と同様にトリミングパラメータを格納するメモリセルの書換え後には、読出し参照電圧（Ｖref）３０を中心にしてメモリセルのしきい値幅が“１”側境界しきい値３１、“０”側境界しきい値３２の間のΔＶread以上に確保されることが正しく読み出すための条件になる。
【００２３】
ここで読出し参照電圧（Ｖref）３０と“１”側境界しきい値３１と“０”側境界しきい値３２について、読出し参照電圧が−ΔＶref分だけばらつくと、それぞれ、４３，４４，４５のようにずれ、あるいは、ばらつき幅（−ΔＶref）が大きいと４６，４７，４８のように大きくずれる。同様に＋ΔＶref分だけばらつくとそれぞれ、４９，５０，５１のようにずれ、あるいは、ばらつき幅（＋ΔＶref）が大きいと５２，５３，５４のように大きくずれる。
【００２４】
このときずれ幅が小さくて“１”データのしきい値分布３３、“０”データのしきい値分布３４の分布が“１”側境界しきい値３１と“０”側境界しきい値３２の間に割り込んできていない図１６の（ｂ）の製品は正しい読出しが可能であるが、ずれ幅が大きくて“１”側境界しきい値３１と“０”側境界しきい値３２の間に割り込んできている図１６の（ｃ）の製品では正しい読出しができないために不良となる。
【００２５】
あるいは前述の例以外で、従来の不揮発性メモリにトリミングパラメータを格納し初期設定時に安定したトリミングを行う技術として提案されているものでは、トリミングパラメータを同一ビット線上の複数のメモリセルに同一データを格納し、トリミングパラメータ読出し時にはワード線を多重選択してアナログ的に多数決判定して安定したトリミングを可能にしているもの（例えば、特許文献１参照。）や、トリミングパラメータのメモリセルへの書込み消去時にはしきい値電圧の差を他メモリセルよりも大きくし、安定してトリミングパラメータを読み出せるようにしているもの（例えば、特許文献２参照。）もある。
【特許文献１】特開２００２−１５０７８９号公報（第６−９頁、第１−３図）
【特許文献２】特開２００１−１７６２９０号公報（第９頁、第１７−１８図）
【発明の開示】
【発明が解決しようとする課題】
【００２６】
しかしながら、従来提案されている技術では、トリミングパラメータを格納するメモリ領域とメモリセルアレイ本体の領域とで同様の構成のデコーダやセンスアンプや書換え制御回路を用いて同様の読出しや書換え制御をすることが困難であり、メモリセルの書換え特性やトリミング対象の電圧レギュレータ自体などに不具合が無い製品でも、不良と誤判定されてしまうことがあった。あるいは、トリミングパラメータを格納するメモリ領域専用のメモリセルアレイ周辺の回路が必要となって回路面積が増大するか、または特別な書換え制御が必要となって、信頼性上の配慮や検査コスト上のデメリットが発生することがあった。
【００２７】
本発明は、これらの従来技術の課題を鑑みて、トリミングパラメータを格納するメモリ領域とメモリセルアレイ本体の領域とで同様の構成のデコーダやセンスアンプや書換え制御回路を用いて同様の読出しや書換え制御にした上で、メモリセルの書換え特性やトリミング対象の電圧レギュレータなどに不具合が無い製品では不良と誤判定されることの無い、製品コストを低減した不揮発性半導体記憶装置を提供することを目的とする。
【００２８】
また、電源電圧や周囲温度などの製品環境の変動に対して最適なトリミングを行い、トリミング後のメモリ特性の最適化が図れるようにする。
【００２９】
また、電源立ち上げ直後のトリミング処理中に起こり得る電源変動等の不安定要素に対して、さらに安定した確実なトリミングが行え、不安定要素に対しての耐性向上を図れるようにする。
【００３０】
また、電源電圧低下などの環境変化が原因となっているような読出しエラーの場合には、メモリを搭載したシステムの安定性向上を図れるようにする。
【課題を解決するための手段】
【００３１】
本発明は、上記の課題を解決するために次のような手段を講じる。以下、複数種類の構成要素手段が記述されるが、これら各手段については、ハードウエアで構成してもよいし、あるいはソフトウエアで構成してもよいし、あるいはハードウエアとソフトウエアとの組み合わせで構成してもよい。
【００３２】
第１の解決手段として、本発明による不揮発性半導体記憶装置は、複数の構成要素である不揮発性のメモリセルアレイ、判定手段、パラメータ変化手段、パラメータ保持手段、パラメータ選択手段、電圧レギュレータおよび制御手段を備えている。前記の電圧レギュレータは、メモリセルアレイのワード線に印加する電圧を発生するワード線電圧レギュレータでもよいし、あるいは、選択されたメモリセルの読出し参照電圧としてセンスアンプに与える電圧を発生する読出し参照電圧レギュレータであってもよい。
【００３３】
前記のメモリセルアレイは、トリミングパラメータと誤読出し確認用データを格納するトリミングパラメータ領域を含むものとして構成されている。前記の制御手段は、初期にはメモリセルアレイから誤読出し確認用データを読み出すように制御を行う。前記の判定手段は、メモリセルアレイから読み出される誤読出し確認用データを期待値と比較し、一致しているときは活性化された判定信号を出力するものとして構成されている。初期には判定信号は非活性である。前記のパラメータ変化手段は、判定手段の判定信号が非活性のときにパラメータを段階的に変化させるものとして構成されている。これがインクリメントパラメータである。前記のパラメータ選択手段は、判定手段の判定信号が非活性のときは、パラメータ変化手段によるインクリメントパラメータを選択した上で電圧調整パラメータとして出力し、判定信号が活性化すれば、パラメータ保持手段のパラメータを選択した上で電圧調整パラメータとして出力するものとして構成されている。したがって、初期においては、パラメータ変化手段によるインクリメントパラメータをパラメータ選択手段が選択し、電圧調整パラメータとして電圧レギュレータに与える。電圧レギュレータは受け取った電圧調整パラメータに基づいて電圧値を調整する。ワード線電圧レギュレータの場合はメモリセルアレイのワード線に対する印加電圧を調整する。読出し参照電圧レギュレータの場合はセンスアンプに印加する読出し参照電圧を調整する。その調整された電圧値のもとで制御手段はメモリセルアレイのトリミングパラメータ領域から誤読出し確認用データの読出しを制御し、判定手段はその読み出した誤読出し確認用データを期待値と比較する。比較の結果、不一致であり判定信号が非活性である限りは、パラメータ変化手段はパラメータを１段階分変化させ（インクリメント）、パラメータ選択手段は１段階分変化後のパラメータを選択して電圧レギュレータに与える。これにより、電圧レギュレータは次のレベルの電圧値を出力し、上記同様にメモリセルアレイのトリミングパラメータ領域から誤読出し確認用データを読み出す。このループ的制御は読み出した誤読出し確認用データが期待値と一致するまで繰り返す。以上の結果、判定手段による誤読出し確認用データと期待値との比較が一致するに至ると、判定手段は活性化された判定信号を出力する。判定信号が活性化されると、制御手段は誤読出し確認用データの読出しに代えて、メモリセルアレイのトリミングパラメータ領域からトリミングパラメータを読み出す。そして、前記のパラメータ保持手段は、メモリセルアレイから読み出されたトリミングパラメータを保持する。また、パラメータ選択手段は、判定信号の活性化に伴って、パラメータ保持手段に保持されているトリミングパラメータを選択し、電圧レギュレータに与える。電圧レギュレータは、誤読出し確認用データが期待値と一致した後に読み出されたトリミングパラメータのもとで電圧値を調整する。
【００３４】
以上を要するに、本発明の不揮発性半導体記憶装置は、
トリミングパラメータと誤読出し確認用データを格納するトリミングパラメータ領域を含む不揮発性のメモリセルアレイと、
前記メモリセルアレイから読み出される前記誤読出し確認用データを期待値と比較して一致しているときは活性化された判定信号を出力する判定手段と、
前記判定手段の判定信号が非活性のときにパラメータを段階的に変化させるパラメータ変化手段と、
前記メモリセルアレイから読み出される前記トリミングパラメータを保持するパラメータ保持手段と、
前記判定手段の判定信号が非活性のときは前記パラメータ変化手段によるインクリメントパラメータを選択し前記判定信号が活性化されたときは前記パラメータ保持手段のパラメータを選択した上で電圧調整パラメータとして出力するパラメータ選択手段と、
前記パラメータ選択手段から受け取った前記電圧調整パラメータによって電圧値を調整する電圧レギュレータと、
初期設定信号の入力に基づいてメモリ動作を初期設定して前記メモリセルアレイから前記誤読出し確認用データを読み出し、前記判定手段が前記活性化された判定信号を出力した後は前記メモリセルアレイから前記トリミングパラメータの読出しに切り替え、前記パラメータ保持手段に読み出された前記トリミングパラメータを保持させる制御手段と
を備えた構成とされている。
【００３５】
この構成によれば、電圧レギュレータでステップ的にレギュレート電圧を調整しながら、誤読出し確認用データを読み出し、それが期待値と一致する状態となった段階でトリミングパラメータを読み出し、さらに保持するようにしている。これで安定した確実なトリミングが行える。以上のようにして、メモリセルの書換え特性やトリミング対象のワード線電圧レギュレータや読出し参照電圧レギュレータ自体などに不具合が無い製品は、不良と誤判定されることが回避され、所期通りに正しく良判定されることになる。
【００３６】
第２の解決手段として、本発明による不揮発性半導体記憶装置は、上記第１の解決手段において、さらに、前記読み出されたトリミングパラメータを前記パラメータ変化手段によるインクリメントパラメータと比較し、その比較結果を前記制御手段に与える比較手段を備えている。また、前記メモリセルアレイにおける前記トリミングパラメータ領域は前記トリミングパラメータとして異なるトリミング電圧値のトリミングパラメータを複数格納するものに構成されている。そして、前記制御手段は、前記比較手段の比較結果が不一致である限りは前記トリミングパラメータ領域から次のトリミングパラメータの読出しを制御し、前記比較結果一致時の前記トリミングパラメータを前記パラメータ保持手段に保持させるように構成され、前記パラメータ選択手段は、前記パラメータ保持手段のパラメータを選択した上で電圧調整パラメータとして出力する状態に切り替えるのを、前記比較手段の比較結果の一致で行うように構成されている。
【００３７】
この構成による作用は次のとおりである。電源電圧や周囲温度などの製品環境が変化すると、誤読出し確認用データが期待値と一致した段階で読み出したトリミングパラメータでも、不適正なレギュレート電圧となる場合がある。この不都合に対応するために、トリミング電圧値に範囲をもたせて複数のトリミングパラメータを用意し、その複数のトリミングパラメータをトリミングパラメータ領域に格納している。そして、トリミングパラメータ領域から読み出したトリミングパラメータが読出し用に設定したパラメータ変化手段によるインクリメントパラメータと一致するまで（あるいは誤差が最小となるまで）、次の候補のトリミングパラメータを読み出す。これによれば、電源電圧や周囲温度などの製品環境に依存した最適なトリミングパラメータを選択することができ、トリミング後のメモリ特性の最適化を図ることができる。
【００３８】
第３の解決手段として、本発明による不揮発性半導体記憶装置は、上記第１の解決手段において、さらに、前記判定手段による判定信号を複数段階にわたって保持する判定信号保持手段と、前記判定信号が連続して活性化された場合に、それら活性化されて前記判定信号保持手段に保持された複数の判定信号のもつ段階の中心に近い段階のトリミングパラメータを演算する演算手段とを備えている。そして、前記制御手段は、前記演算手段で演算された前記中心に近い段階のトリミングパラメータを前記パラメータ保持手段に保持させ、保持させた後に前記パラメータ選択手段を前記パラメータ保持手段のパラメータを選択するように制御するよう構成されている。
【００３９】
この構成による作用は次のとおりである。電源立ち上げ直後のトリミング処理中には、電源変動等の不安定要素が生じやすく、誤読出し確認用データと期待値との比較判定が正確性に欠ける場合がある。すなわち、判定手段による判定信号が一度活性化されても、そのときが必ずしも最適とは限らない。次のインクリメントパラメータの場合にも判定信号が活性化される可能性がある。つまり、判定信号が活性化されるインクリメントパラメータが複数存在する可能性があり、判定信号の信頼性が劣る。この不都合に対応するために、判定手段による判定信号が連続して活性化されるような場合には、それら活性化された複数の判定信号のもつ段階の中心に近い段階（平均値的なもの）のトリミングパラメータを求め、保持し、電圧調整パラメータとして電圧レギュレータに与える。これにより、より信頼性のあるインクリメントパラメータに対応したトリミングパラメータを得ることができ、安定した確実なトリミングが行える。したがって、電源立ち上げ直後のトリミング処理中に起こり得る電源変動等の不安定要素に対して耐性向上を図ることができる。
【００４０】
第４の解決手段として、本発明による不揮発性半導体記憶装置は、上記第１〜第３の解決手段において、さらにセンスアンプ又は出力バッファは読出しデータを保持する機能を有し、外部より再読出し要求信号が入力された場合に判定信号が不活性化のときのみ初期設定信号が活性化してトリミングを実行し、判定信号が活性化のときには保持された読出しデータを出力するように構成されている。
【００４１】
この構成による作用は次のとおりである。電源電圧低下などの環境変化が生じると、読出しエラーを起こす可能性がある。この不都合に対応するために、メモリ内部と外部の両方で読出しエラーがパリティ確認等で判明された場合には、再読出し要求によって再トリミング処理に入ることが可能になり、再トリミング後に読み直すことで正しい読出しデータを得られる。したがって、電源電圧低下などの環境変化が原因となっているような読出しエラーの場合に、システムの安定性向上を図れる。
【発明の効果】
【００４２】
本発明によれば、パラメータ変化手段によりパラメータをインクリメントしつつ誤読出し確認用データを期待値と比較する動作を繰り返し、判定信号が活性化された段階でトリミングパラメータを読み出してパラメータ保持手段に保持し最終のトリミングパラメータとして確定することにより、安定した確実なトリミングを行うことができる。したがって、メモリセルの書換え特性やトリミング対象のワード線電圧レギュレータや読出し参照電圧レギュレータ自体などに不具合が無い製品については、不良と誤判定されることが回避され、所期通りに正しく良判定されることになり、製品コストを低減できる優れた不揮発性半導体記憶装置を実現することができる。
【００４３】
また、トリミングパラメータとしてトリミング電圧値に範囲をもたせて複数用意し、判定信号が活性化された段階の電圧調整パラメータと一致するトリミングパラメータをパラメータ保持手段に保持することにより、電源電圧や周囲温度などの製品環境の変動に対して最適なトリミングパラメータを選択でき、トリミング後のメモリ特性を最適にすることができる。
【００４４】
また、電源立ち上げ直後のトリミング処理中に電源変動等の不安定要素が生じた結果として判定信号が連続して活性化され、どの判定信号が最適か不明な場合において、活性化された複数の判定信号のもつ段階の中心に近い段階（平均値的なもの）のトリミングパラメータを求めるので、安定した確実なトリミングが行える。したがって、電源立ち上げ直後のトリミング処理中に起こり得る電源変動等の不安定要素に対しての耐性向上を図ることができる。
【００４５】
また、電源電圧低下などの環境変化が生じ読出しエラーを起こした場合には、再読出し要求によって再トリミング処理を行い、再トリミング後に読み直すことで正しい読出しデータを得られる。したがって、電源電圧低下などの環境変化が原因となっているような読出しエラーの場合に、システムの安定性向上を図ることができる。
【発明を実施するための最良の形態】
【００４６】
以下、本発明にかかわる不揮発性半導体記憶装置の実施の形態を図面に基づいて詳細に説明する。
【００４７】
（実施の形態１）
図１は本発明の実施の形態１における不揮発性半導体記憶装置の全体構成を示すブロック図である。
【００４８】
図１において、１はメモリセルアレイ、２はトリミングパラメータ領域、３はアドレスバッファ、４はロウデコーダ、５はトリミングパラメータ領域用ロウデコーダ、６はカラムデコーダ、７はセンスアンプ、８は入出力バッファ、９はパラメータ保持回路、１０はワード線電圧レギュレータ、１１は制御回路、１２はロウアドレス、１３はトリミングパラメータ領域用ロウアドレス、１４はカラムアドレス、１５はトリミングパラメータ用アドレス、１６はデータバス、１７は電圧調整パラメータ、１８はワード線電圧電源線、１９は初期設定信号、２０はトリミングパラメータ用アドレス、２１はワード線電圧レギュレータ活性化信号、２２はセンスアンプ活性化信号、２３はパラメータラッチ信号、２４は入出力制御信号で、これらは従来例の構成と同じである。
【００４９】
アドレスバッファ３は、ロウアドレス１２とトリミングパラメータ領域用ロウアドレス１３とカラムアドレス１４とトリミングパラメータ用アドレス１５が出力されるように接続されており、センスアンプ７は、入出力バッファ８とパラメータ保持回路９にデータバス１６で接続されており、ワード線電圧電源線１８はロウデコーダ４とトリミングパラメータ領域用ロウデコーダ５を通じて読出し時にワード線に与えられるように接続されており、制御回路１１は、メモリ動作用のクロック信号と読出しや書換えなどの各種モードを設定するモード信号と初期設定信号１９が入力されており、これらの接続関係も従来例の構成と同じである。
【００５０】
新たな構成要素として、６０はデータバス１６に接続されて読出しデータを期待値と比較して一致不一致を判定する判定回路、６１は判定回路６０で一致の判定結果の場合に活性化する判定信号、６２は電圧調整に用いるインクリメント用パラメータを段階的に変化させるパラメータ変化回路、６３はパラメータ変化回路６２で変化後に出力されるインクリメント用パラメータ、６４はパラメータ保持回路９とパラメータ変化回路６２に接続し判定信号６１に従って選択的にどちらか一方のパラメータを電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えるパラメータ選択回路、６５はパラメータ変化回路６２がインクリメント用パラメータ６３を段階的にインクリメントさせるインクリメント信号であり、これらは従来例には無い構成要素である。
【００５１】
パラメータ選択回路６４は、パラメータ保持回路９で保持されたトリミングパラメータ５７とパラメータ変化回路６２で生成されたインクリメント用パラメータ６３とのいずれか一方を、判定回路６０からの判定信号６１に従って選択した上で、電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えるように構成されている。
【００５２】
また、判定信号６１はパラメータ変化回路６２に入力されてインクリメント用パラメータ６３の変化を制御するとともに、制御回路１１に入力されてトリミングパラメータ用アドレス２０を切替える制御を行うように接続されている。
【００５３】
トリミングパラメータ領域２には、従来例の場合と同様のトリミングパラメータのほか、本発明特有の誤読出し確認用データが格納されている。制御回路１１は、初期にはトリミングパラメータ領域２から誤読出し確認用データを読み出すようにトリミングパラメータ用アドレス２０を制御してアドレスバッファ３に与え、読み出した誤読出し確認用データが期待値と一致したのちはトリミングパラメータ領域２からトリミングパラメータを読み出すようにトリミングパラメータ用アドレス２０を制御してアドレスバッファ３に与えるように構成されている。
【００５４】
以上のように構成された本実施の形態の不揮発性半導体記憶装置について、以下、図１とトリミング処理時の制御フローを示す図２を用いて、その動作を説明する。
【００５５】
まず、電源立ち上げ後やシステムリセット解除後に初期設定信号１９が活性化（図２のＳ１）して制御回路１１に入力されると、パラメータ保持回路９内の全てのラッチ回路がクリアされ、パラメータ変化回路６２内のレジスタ回路がクリアされてデフォルト値にインクリメントパラメータ６３が設定される。次いで、ワード線電圧レギュレータ活性化信号２１が活性化されてワード線電圧レギュレータ１０が動作開始（図２のＳ２）し、さらに図２のＳ１０で示された本実施の形態の特徴である内部フローに進む。判定信号６１が非活性であることにより、パラメータ選択回路６４で電圧調整パラメータ１７として選択された初期化済みのインクリメント用パラメータ６３に従って（図２のＳ１１）、ワード線電圧レギュレータ１０がトリミングされる（図２のＳ１２）。さらに約数マイクロ秒の安定待ち（図２のＳ１３）の後にワード線電圧電源線１８からロウデコーダ４とトリミングパラメータ領域用ロウデコーダ５に安定した電圧が供給される状態に至る。そして、トリミングパラメータ領域用ロウアドレス１３とカラムアドレス１４に従ってワード線とビット線が選択される。すなわち、トリミングパラメータ領域２の誤読出し確認用データが格納されているメモリセルに対応するワード線とビット線が選択される。これでセンスアンプ活性化信号２２が活性化することにより誤読出し確認用データがデータバス１６に出力される（図２のＳ１４）。そして、判定回路６０によって誤読出し確認用データと期待値が比較判定される（図２のＳ１５）。ここで比較結果が一致しない場合は（図２のＳ１６）、判定信号６１は非活性のままであるので、パラメータ選択回路６４はインクリメント用パラメータ６３を電圧調整パラメータ１７として選択し続け、判定信号６１を受けた制御回路１１はインクリメント信号６５を活性化させ、パラメータ変化回路６２はインクリメント用パラメータ６３をインクリメント（図２のＳ１７）し、ワード線電圧レギュレータ１０をトリミングし直す（図２のＳ１２）。
【００５６】
また、比較結果が一致するようになった場合は（図２のＳ１８）、トリミングパラメータ領域用ロウアドレス１３とカラムアドレス１４に従ってワード線とビット線が選択される。すなわち、トリミングパラメータ領域２のトリミングパラメータが格納されているメモリセルに対応するワード線とビット線が選択される。これでセンスアンプ活性化信号２２が活性化することにより、トリミングパラメータがデータバス１６に出力される（図２のＳ４）。そして、パラメータラッチ信号２３に同期してトリミングパラメータ用アドレス１５に従って、パラメータ保持回路９内の所定のラッチ回路にトリミングパラメータがラッチされる（図２のＳ５）。そしてパラメータ保持回路９にラッチされたトリミングパラメータ５７は電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えられて（図２のＳ６）、約数マイクロ秒の安定待ち（図２のＳ７）の後にトリミング処理完了に至る。
【００５７】
次に、本実施の形態によって安定した確実なトリミングが行える理由を図３を用いて説明する。図３はメモリセルのしきい値の分布に対して段階的にトリミングされたワード線電圧による効果を示す。
【００５８】
図３の（ａ）〜（ｆ）は、図２のＳ１７のループが実行された場合に段階的に変えられた電圧調整パラメータ１７によってワード線電圧が段階的に上昇し、“１”データのしきい値分布と“０”データのしきい値分布がそれぞれ５５の線と５６の線のように、しきい値が段階的に高い側にシフトしていく状態を表す。各段階で期待値と比較判定され（図２のＳ１５）、“１”側境界しきい値３１と“０”側境界しきい値３２の間のΔＶreadが確保される図３の（ｄ）の段階のみで正しく読み出すことが可能になり、誤読出し確認用データは期待値と一致する（図２のＳ１８）。
【００５９】
従って、書換え良品である限りは“１”データのしきい値分布と“０”データのしきい値分布の間はΔＶreadが確保されているので、たとえワード線電圧が製造要因等によってばらついたとしても、ワード線電圧を段階的に変化させることで、製品毎には異なるが、正しく読み出すワード線電圧を得ることができる。その段階でトリミングパラメータを改めて読み出す（図２のＳ４）ことにより、正しいトリミングパラメータが得られる。
【００６０】
従ってメモリセルの書換え特性やトリミング対象のワード線電圧レギュレータ自体に不具合が無い製品は、不良と誤判定されることが回避され、所期通りに正しく良判定されることになり、製品コストを低減できる。
【００６１】
（実施の形態２）
図４は本発明の実施の形態２における不揮発性半導体記憶装置の全体構成を示すブロック図である。本実施の形態２は、実施の形態１のワード線電圧レギュレータの代わりに、高精度の電圧を発生させる必要のある読出し参照電圧レギュレータを設けた場合に相当する。
【００６２】
図４において、６６はセンスアンプ７に対して読出し参照電圧（Ｖref）３０を与えるための読出し参照電圧レギュレータ、６７は読出し参照電圧電源線、６８は読出し参照電圧レギュレータ活性化信号である。読出し参照電圧レギュレータ６６は、読出し参照電圧電源線６７を介してセンスアンプ７の差動アンプ部の比較用入力端子に接続され、読出し時に制御回路１１から読出し参照電圧レギュレータ活性化信号６７が入力されると、生成した読出し参照電圧（Ｖref）３０をセンスアンプ７に与えるように構成されている。センスアンプ７は、与えられた読出し参照電圧（Ｖref）３０を設定するようになっている。
【００６３】
パラメータ選択回路６４は、パラメータ保持回路９で保持されたトリミングパラメータ５７とパラメータ変化回路６２で生成されたインクリメント用パラメータ６３とのいずれか一方を、判定回路６０からの判定信号６１に従って選択した上で、電圧調整パラメータ１７として読出し参照電圧レギュレータ６６に与えるように構成されている。
【００６４】
これら以外の構成及び接続関係は実施の形態１の構成と同じである。
【００６５】
以上のように構成された本実施の形態の不揮発性半導体記憶装置の動作は、実施の形態１で説明した動作において、ワード線電圧レギュレータを読出し参照電圧レギュレータに置換えた場合と同じである。
【００６６】
次に、本実施の形態によって安定した確実なトリミングが行える理由を図５を用いて説明する。図５はメモリセルのしきい値の分布に対して段階的にトリミングされた読出し参照電圧による効果を示す。
【００６７】
図５の（ａ）〜（ｆ）は、段階的に変えられた電圧調整パラメータ１７によって読出し参照電圧（Ｖref）３０が段階的に上昇し、“１”側境界しきい値３１と“０”側境界しきい値３２が段階的に高い側にシフトしていく状態を表す。各段階で期待値と比較判定され、“１”側境界しきい値３１と“０”側境界しきい値３２の間のΔＶreadが確保される図５の（ｃ）の段階のみで正しく読み出すことが可能になり、誤読出し確認用データは期待値と一致する。従って、書換え良品である限りは“１”データのしきい値分布と“０”データのしきい値分布の間はΔＶreadが確保されているので、たとえ読出し参照電圧が製造要因等によってばらついたとしても、読出し参照電圧を段階的に変化させることで、製品毎には異なるが、正しく読み出す読出し参照電圧を得ることができる。その段階でトリミングパラメータを改めて読み出すことにより、正しいトリミングパラメータが得られる。
【００６８】
従ってメモリセルの書換え特性やトリミング対象の読出し参照電圧レギュレータ自体に不具合が無い製品は、不良と誤判定されることが回避され、所期通りに正しく良判定されることになり、製品コストを低減できる。
【００６９】
（実施の形態３）
図６は本発明の実施の形態３における不揮発性半導体記憶装置の全体構成を示すブロック図である。
【００７０】
トリミングパラメータ領域２にはトリミング電圧値に範囲をもたせたトリミングパラメータを複数個格納している。また、６９は読出しデータとインクリメント用パラメータ６３を比較し、一致している場合には活性化する一致信号７０を出力する比較回路であり、パラメータ選択回路６４は一致信号７０に従って選択的にパラメータを電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えるよう接続されている。これら以外の構成及び接続関係は実施の形態１の構成と同じである。
【００７１】
本実施の形態の不揮発性半導体記憶装置について、以下、図６とトリミング処理時の内部フローを示す図７を用いて、その動作を説明する。
【００７２】
図７のＳ２０で示された本実施の形態の特徴である内部フローのＳ１８までは、実施の形態１の内部フロー図２と同様である。ここでは、図７のＳ１８から説明する。
【００７３】
誤読出し確認用データと期待値との比較結果が一致するようになった場合は（図７のＳ１８）、トリミングパラメータ領域用ロウアドレス１３とカラムアドレス１４に従ってワード線とビット線が選択される。すなわち、トリミングパラメータ領域２の１番目のトリミングパラメータが格納されているメモリセルに対応するワード線とビット線が選択される。これでセンスアンプ活性化信号２２が活性化することによりトリミングパラメータがデータバス１６に出力され（図７のＳ２１）、比較回路６９でインクリメント用パラメータ６３と読み出されたトリミングパラメータが比較される（図７のＳ２２）。ここで比較結果が一致しない場合は（図７のＳ２３）、制御回路１１によってトリミングパラメータ領域用ロウアドレス１３は２番目のトリミングパラメータ用のアドレスをデコードされ（図７のＳ２４）、トリミングパラメータが読み出される（図７のＳ２１）。また、比較結果が一致するようになった場合は（図７のＳ２５）、一致信号７０によってパラメータ保持回路９はラッチ可能になり、パラメータラッチ信号２３に同期してトリミングパラメータ用アドレス１５に従って、パラメータ保持回路９内の所定のラッチ回路にトリミングパラメータがラッチされる（図７のＳ５）。そしてラッチされたトリミングパラメータ５７は電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えられて（図７のＳ６）、約数マイクロ秒の安定待ち（図７のＳ７）の後にトリミング処理完了に至る。従って、複数個のトリミング値の中から電源電圧や周囲温度などの製品環境に依存した最適なトリミングパラメータを選択できるので、トリミング後のメモリ特性を最適にできる。
【００７４】
（実施の形態４）
図８は本発明の実施の形態４における不揮発性半導体記憶装置の全体構成を示すブロック図である。
【００７５】
図８において、７２は各段階毎の判定信号６１を格納する判定信号保持回路、７３は判定信号保持回路７２で保持される複数の判定信号、７４は複数の判定信号７３を演算して、活性化した判定信号６１が連続した場合にそれらの連続した段階の電圧調整パラメータの平均に近い段階の電圧調整パラメータを演算する演算回路、７５は演算回路７４で演算された電圧調整パラメータ、７６はパラメータ変化回路６２でインクリメント用パラメータが全ての段階変化した後にパラメータ選択回路２７で選択する電圧調整パラメータを切替える信号である。これらの構成は実施の形態１には無い構成要素であるが、その他の構成及び接続関係は実施の形態１と同じである。
【００７６】
演算回路７４の一実施の形態を図９に示す。図９において、入力は判定信号保持回路７２で保持された８段階の判定信号７３、出力は演算後に活性化された判定信号が１段階のみに変換された電圧調整パラメータ７５、さらに１００から１０２は活性化された信号が３段階連続した場合は１段階に変換し、２段階連続した場合と１段階の場合は活性化された信号無しに変換する３入力ＡＮＤの配列、１０３は活性化された信号が２段階連続した場合は１段階に変換する２入力ＡＮＤの配列、１０４から１０７は８入力ＯＲ回路、１０８は７入力ＯＲ回路、１１２から１１７はトランスファーゲート、１２０から１２４はステップ毎の判定信号である。
【００７７】
以上のように構成された本実施の形態の演算回路について、以下、図９を用いてその動作を説明する。
【００７８】
入力された８段階の判定信号７３は、ＡＮＤの配列１００〜１０３でステップ毎に変換され、変換後の判定信号のＮＯＲと変換前の判定信号のＯＲとのＡＮＤをとることで、それぞれ対応するトランスファーゲート１１２〜１１７のいずれを導通するかを決める。つまり、いずれの変換段階の判定信号を転送するかを決める。すなわち、変換後の判定信号が全て非活性になっており、かつ、変換前の判定信号に少なくとも１つは活性化されている場合にのみ、変換前の判定信号が転送されるので、入力の判定信号７３に複数の活性化された判定信号があった場合でも、出力の電圧調整パラメータ７５においては必ずひとつに絞られる。そしてＡＮＤの配列１００〜１０３のステップにおいて連続した活性化された判定信号の中で非活性の判定信号に隣接する判定信号のみが非活性化されて集約されるので、複数の活性化された段階の中心に近い段階の電圧調整パラメータを演算することができる。
【００７９】
以上のように構成された本実施の形態の不揮発性半導体記憶装置について、以下、図８とトリミング処理時の内部フローを示す図１０を用いて、その動作を説明する。
【００８０】
図１０のＳ３０で示された本実施の形態の特徴である内部フローにおいて、そのＳ１４までは、実施の形態１の内部フロー図２と同様であり、図１０のＳ３１から説明する。
【００８１】
誤読出し確認用データと期待値との比較結果が一致するしないに関わらず、判定回路６０によって誤読出し確認用データと期待値が比較判定される（図１０のＳ３１）。ここであらかじめ設定された最大回数に至っていない場合は（図１０のＳ３２）、判定信号６１を判定信号保持回路７２に格納し（図１０のＳ３３）、パラメータ変化回路６２でインクリメント用パラメータを変化させて（図１０のＳ１７）、ワード線電圧レギュレータ１０を再度トリミングする（図１０のＳ１２）。やがて設定された最大回数に達すると（図１０のＳ３４）、最終の判定信号６１を判定信号保持回路７２に格納し（図１０のＳ３５）、演算回路７４で電圧調整パラメータの平均に近い段階の電圧調整パラメータを演算する（図１０のＳ３６）。さらに、演算した電圧調整パラメータ７５はパラメータラッチ信号２３に同期してトリミングパラメータ用アドレス１５に従って、パラメータ保持回路９内の所定のラッチ回路にラッチされ（図１０のＳ３７）、パラメータ選択回路２７でパラメータ保持回路９の電圧調整パラメータを選択し、そしてラッチされたトリミングパラメータ５７は電圧調整パラメータ１７としてワード線電圧レギュレータ１０に与えられて（図１０のＳ６）、約数マイクロ秒の安定待ち（図１０のＳ７）の後にトリミング処理完了に至る。つまり、確実に読み出せるワード線電圧値でトリミングパラメータを読み出せるので、安定した確実なトリミングが行え、電源立ち上げ直後のトリミング処理中に起こり得る電源変動等の不安定要素に対しての耐性向上を図ることができる。
【００８２】
（実施の形態５）
図１１は本発明の実施の形態５における不揮発性半導体記憶装置の全体構成を示すブロック図である。
【００８３】
図１１において、７７と７８は外部からの再読出し要求信号ＥＲＲが活性化し、判定信号６１が非活性化した場合にのみ初期設定信号が活性化されるように構成された論理回路であり、７９はメモリセルアレイにパリティビットを格納するパリティ領域であり、判定回路６０はパリティ確認ができるものとする。これらの構成は実施の形態１には無い構成要素であるが、その他の構成及び接続関係は実施の形態１と同じである。また、センスアンプ７は読出しデータを保持する機能を有する。
【００８４】
以上のように構成された本実施の形態の不揮発性半導体記憶装置について、以下、図１１を用いて、その動作を説明する。
【００８５】
通常の読出し動作時にメモリシステムの安定性を図るためにパリティビットが設けられている場合には、サイクル毎に判定回路６０によって都度判定されている。そして、メモリ内部と外部の両方で読出しエラーがパリティ確認等で判明された場合には、再読出し要求信号ＥＲＲが外部入力されることによって初期設定信号が活性化され、再読出し要求信号ＥＲＲが外部入力されても、判定信号６１が非活性化されずに内部エラーを検知しない場合は外部出力データをそのまま保持し、外部からの再読出し要求時に出力する。
【００８６】
従って、電源電圧低下などの環境変化が原因となっているような読出しエラーの場合にはトリミングをやり直すことが有効である。つまり、再トリミング後に読み直すことで正しい読出しデータを得られ、メモリを搭載したシステムの安定性向上を図れる。
【００８７】
なお、本実施の形態では、センスアンプ７が読出しデータの保持機能を有するとしたが、センスアンプ７の代わりに入出力バッファ８が読出しデータの保持機能を有してもよい。
【００８８】
なお、上記の説明において読出し動作時に用いる電圧レギュレータとして、ワード線電圧レギュレータと読出し参照電圧レギュレータを例に挙げているが、トリミングパラメータを同一ワード線に格納すればワード線電圧レギュレータのトリミング時にはワード線ごとの電圧ばらつきの影響をよりよく抑制できるという効果が得られる。同様にトリミングパラメータを同一ビット線かセンスアンプ内の同一差動アンプにつながるメモリ領域に格納すれば、読出し参照電圧レギュレータのトリミング時にはセンスアンプ内の差動アンプごとに異なる読出し電圧のばらつきの影響をよりよく抑制できるという効果が得られる。
【産業上の利用可能性】
【００８９】
本発明による不揮発性半導体記憶装置は、ＦＬＡＳＨやＦｅＲＡＭ等の不揮発性メモリを搭載したＬＳＩに関し、トリミングによる製品コスト低減、性能向上や機能拡大等を目的とする用途に有用である。
【図面の簡単な説明】
【００９０】
【図１】本発明の実施の形態１における不揮発性半導体記憶装置の全体構成図
【図２】本発明の実施の形態１におけるトリミング処理時の制御フロー図
【図３】本発明の実施の形態１におけるメモリセルしきい値の分布図
【図４】本発明の実施の形態２における不揮発性半導体記憶装置の全体構成図
【図５】本発明の実施の形態２におけるメモリセルしきい値の分布図
【図６】本発明の実施の形態３における不揮発性半導体記憶装置の全体構成図
【図７】本発明の実施の形態３におけるトリミング処理時の制御フロー図
【図８】本発明の実施の形態４における不揮発性半導体記憶装置の全体構成図
【図９】本発明の実施の形態４における演算回路の構成図
【図１０】本発明の実施の形態４におけるトリミング処理時の制御フロー図
【図１１】本発明の実施の形態５における不揮発性半導体記憶装置の全体構成図
【図１２】従来の技術における不揮発性半導体記憶装置の全体構成図
【図１３】従来の技術におけるトリミング処理時の制御フロー図
【図１４】従来の技術におけるトリミング機能確認の検査フロー図
【図１５】従来の技術において、メモリセルのしきい値の分布に対してワード線電圧のばらつきの影響を示す図
【図１６】従来の技術において、メモリセルのしきい値の分布に対して読出し参照電圧のばらつきの影響を示す図
【符号の説明】
【００９１】
１  メモリセルアレイ
２  トリミングパラメータ領域
３  アドレスバッファ
４  ロウデコーダ
５  トリミングパラメータ領域用ロウデコーダ
６  カラムデコーダ
７  センスアンプ
８  入出力バッファ
９  パラメータ保持回路
１０  ワード線電圧レギュレータ
１１  制御回路
１２  ロウアドレス
１３  トリミングパラメータ領域用ロウアドレス
１４  カラムアドレス
１５  トリミングパラメータ用アドレス
１６  データバス
１７  電圧調整パラメータ
１８  ワード線電圧電源線
１９  初期設定信号
２０  トリミングパラメータ用アドレス
２１  ワード線電圧レギュレータ活性化信号
２２  センスアンプ活性化信号
２３  パラメータラッチ信号
２４  入出力制御信号
２７  パラメータ選択回路
３０  読出し参照電圧（Ｖref）
３１  “１”側境界しきい値
３２  “０”側境界しきい値
３３  “１”データのしきい値分布
３４  “０”データのしきい値分布
６０  判定回路
６１  判定信号
６２  パラメータ変化回路
６３  インクリメント用パラメータ
６４  パラメータ選択回路
６５  インクリメント信号
６６  読出し参照電圧レギュレータ
６７  読出し参照電圧電源線
６８  読出し参照電圧レギュレータ活性化信号
６９  比較回路
７０  一致信号
７２  判定信号保持回路
７３  複数の判定信号
７４  演算回路
７５  電圧調整パラメータ
７６  電圧調整パラメータ切替え信号
７７，７８  論理回路
７９  パリティ用領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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