(57)【要約】      （修正有）【課題】  不揮発性メモリにおける情報の低消費電力書き換え及び高密度化を実現する。【解決手段】  ＭＩＳＦＥＴ１は、ゲート構造としてゲート電極１５と、ゲート絶縁膜１１と、強磁性半導体５との積層構造を有するＭＩＳ構造を用いている。ソース７ａまたはドレイン７ｂ又はソース７ａ／ドレイン７ｂの両方に、強磁性体と強磁性半導体とのショットキー接合を用いる。強磁性半導体（チャネル）５と強磁性ソース７ａ又は強磁性ドレイン７ｂとの相対的な磁化の向きとして情報を記憶させ、トランジスタの伝達特性の違いとして記憶した情報を読み出す。【選択図】  図１
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【特許請求の範囲】
【請求項１】
強磁性体からなりキャリアを注入するソース及び強磁性体からなり前記キャリアを受けるドレイン又はいずれか一方が強磁性体からなる前記ソース及び前記ドレインと、
前記ソースと前記ドレインとの間に設けられ、前記ソース及び前記ドレインとのそれぞれの接合界面においてショットキー障壁を有するショットキー接合を形成する強磁性半導体層と、
前記強磁性半導体層に対して形成されるゲート電極と
を有するトランジスタ。
【請求項２】
前記強磁性半導体層は半導体に磁性元素を添加した強磁性半導体により形成されることを特徴とする請求項１に記載のトランジスタ。
【請求項３】
強磁性体からなる前記ソース又は強磁性体からなる前記ドレインは、強磁性金属又は強磁性半導体又はハーフメタル強磁性体のいずれかを含むことを特徴とする請求項１又は２に記載のトランジスタ。
【請求項４】
前記ソース又は前記ドレインに用いる強磁性半導体は、半導体に磁性元素を添加した強磁性半導体であることを特徴とする請求項１から３までのいずれか１項に記載のトランジスタ。
【請求項５】
強磁性体からなる前記ソース又は強磁性体からなる前記ドレインが強磁性半導体の場合において、強磁性半導体からなる該ソース又は強磁性半導体からなる該ドレインと前記強磁性半導体層との前記接合界面にバンド不連続による擬似的なショットキー接合を形成することを特徴とする請求項１から４までのいずれか１項に記載のトランジスタ。
【請求項６】
強磁性体からなる前記ソース又は強磁性体からなる前記ドレインがハーフメタル強磁性体の場合において、前記ハーフメタル強磁性体の金属的なスピンバンドが前記接合界面においてショットキー接合を形成することを特徴とする請求項１から４までのいずれか１項に記載のトランジスタ。
【請求項７】
前記ソース及び前記ドレインのうち一方のみが強磁性体である場合に、非磁性体である前記ソース又は前記ドレインと前記強磁性半導体層との接合界面には、ショットキー接合が形成されていることを特徴とする請求項１から６までのいずれか１項に記載のトランジスタ。
【請求項８】
前記強磁性半導体層と前記ソース及び前記ドレインとの接合界面に半導体層を有することを特徴とする請求項１から７までのいずれか１項に記載のトランジスタ。
【請求項９】
前記接合界面の半導体層は、不純物の添加された半導体層又は真性半導体層により形成されることを特徴とする請求項８に記載のトランジスタ。
【請求項１０】
前記ゲート電極と前記強磁性半導体層との間に絶縁体層が設けられていることを特徴とする請求項１から９までのいずれか１項に記載のトランジスタ。
【請求項１１】
前記絶縁体層は、前記強磁性半導体層の表面を酸化にすることより形成された表面酸化層を含むことを特徴とする請求項１０に記載のトランジスタ。
【請求項１２】
前記絶縁体層は、前記強磁性半導体層上に成長又は堆積された絶縁体層であることを特徴とする請求項１１に記載のトランジスタ。
【請求項１３】
半導体基板又はＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成されていることを特徴とする請求項１から１２までのいずれか１項に記載のトランジスタ。
【請求項１４】
強磁性体からなる前記ソース又は強磁性体からなる前記ドレインは、前記強磁性半導体層或いは半導体層又は半導体基板への成長又は堆積或いは又は前記半導体層又は半導体基板への磁性元素の導入により形成されることを特徴とする請求項１から１３までのいずれか１項に記載のトランジスタ。
【請求項１５】
前記強磁性半導体層は、半導体層上への成長又は堆積、或いは、半導体層への磁性元素の導入によって形成されることを特徴とする請求項１から１４までのいずれか１項に記載のトランジスタ。
【請求項１６】
前記ソース又は前記ドレインが強磁性体の場合、強磁性体である前記ソース又は強磁性体である前記ドレインの磁化の方向を反転させることによって、強磁性体である前記ソース又は強磁性体である前記ドレインと、前記強磁性半導体層との相対的な磁化の向きを同方向（以下、「平行磁化」と称する。）又は反対方向（以下、「反平行磁化」と称する。）に制御できることを特徴とする請求項１から１５までのいずれか１項に記載のトランジスタ。
【請求項１７】
前記ソース又は前記ドレインが強磁性体の場合、前記強磁性半導体層の磁化の方向を反転させることによって、強磁性体である前記ソース又は強磁性体である前記ドレインに対して、前記強磁性半導体層との相対的な磁化の向きを平行磁化又は反平行磁化に制御できることを特徴とする請求項１から１５までのいずれか１項に記載のトランジスタ。
【請求項１８】
前記ソース及び前記ドレインが強磁性体の場合に、前記ソースと前記ドレインの磁化の向き又は強磁性半導体層の磁化の向きのうちのいずれかを固定し、固定していない方の磁化を反転させることにより、固定している方との磁化の向きを平行磁化又は反平行磁化に制御できることを特徴とする請求項１から１５までのいずれか１項に記載のトランジスタ。
【請求項１９】
前記キャリアが電子の場合では、前記ショットキー障壁は伝導バンド側に生じ、前記キャリアが正孔の場合では前記ショットキー障壁は価電子バンド側に生じることを特徴とする請求項１から１６までのいずれか１項に記載のトランジスタ。
【請求項２０】
前記ゲート電極と前記ソースとの間に電圧を印加しない状態において、前記ショットキー障壁によって前記ソースから前記強磁性半導体層へのトンネルによるキャリアの注入が抑制されることを特徴とする請求項１から１９までのいずれか１項に記載のトランジスタ。
【請求項２１】
前記ゲート電極と前記ソースとの間に電圧を印加することより、前記キャリアは、前記ソースと前記強磁性半導体層との接合における前記ショットキー障壁をトンネルすることにより前記強磁性半導体層へ到達することを特徴とする請求項１から１９までのいずれか１項に記載のトランジスタ。
【請求項２２】
前記ドレインが強磁性体である場合において、強磁性体である前記ドレインと前記強磁性半導体層との相対的な磁化状態が平行磁化である場合に対して、強磁性体である前記ドレインと前記強磁性半導体層との相対的な磁化の向きが反平行磁化である場合には、ドレイン電流が小さくなることを特徴とする請求項１から２１までのいずれか１項に記載のトランジスタ。
【請求項２３】
前記ソースが強磁性体である場合において、強磁性体である前記ソースと前記強磁性半導体層との相対的な磁化状態が平行磁化である場合に対して、強磁性体である前記ソースと前記強磁性半導体層との相対的な磁化の向きが反平行磁化である場合には、ドレイン電流が小さくなることを特徴とする請求項１から２１までのいずれか１項に記載のトランジスタ。
【請求項２４】
同一バイアス下において、強磁性体である前記ソース又は強磁性体である前記ドレイン或いは強磁性体である前記ソース及び強磁性体である前記ドレインと、前記強磁性半導体層と、の相対的な磁化の向きにより伝達コンダクタンスを制御できることを特徴とする請求項１から２３までのいずれか１項に記載のトランジスタ。
【請求項２５】
強磁性体である前記ソース又は強磁性体である前記ドレイン或いは強磁性体である前記ソース及び強磁性である前記ドレインと、前記強磁性半導体層とが平行磁化を持つ場合に、前記ゲート電極に対して印加する電圧により前記ソースと前記ドレインとの間に定められたある電流を生じさせるゲート電圧として定義されるしきい値を有することを特徴とする請求項１から２４までのいずれか１項に記載のトランジスタ。
【請求項２６】
請求項１から２５までのいずれか１項に記載の１つのトランジスタを用いて、強磁性体である前記ソース又は強磁性体である前記ドレイン或いは強磁性体である前記ソース及び強磁性体である前記ドレインと前記強磁性半導体層との相対的な磁化の方向によって情報を記憶し、強磁性体である前記ソース又は強磁性体である前記ドレイン或いは強磁性体である前記ソース及び強磁性体である前記ドレインと前記強磁性半導体層との相対的な磁化の方向に依存するトランジスタの伝達コンダクタンスに基づいて前記トランジスタ内に記憶された情報を検出することを特徴とするトランジスタ。
【請求項２７】
前記強磁性半導体層に対して、前記ソース及び前記ドレインとに前記強磁性半導体層が常磁性状態又は保磁力が十分小さい強磁性状態になるようにバイアスを印加して、前記強磁性半導体層に対して磁場を印加することにより常磁性状態となった前記強磁性半導体層の磁化方向を変化させた後に磁場を印加したままの状態で前記ソースと前記ドレインの前記バイアスの印加を切るか又は前記強磁性半導体層を強磁性状態に戻す程度の電圧を印加することにより前記強磁性半導体層を保磁力の大きな強磁性状態にすることによって情報を書き換えることを特徴とする請求項２６に記載のトランジスタ。
【請求項２８】
請求項１から２７までのいずれか１項に記載の１つのトランジスタと、
前記ゲート電極と接続する第１の配線と、
前記ドレインと接続する第２の配線と、
前記ソースを接地する第３の配線と
を有する記憶素子。
【請求項２９】
前記第２の配線と前記第３の配線とに、前記強磁性半導体層が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第１の状態になる程度の第１の電圧を印加し、前記第１の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記第１の配線に流し、前記第１の電圧を切るか又は前記強磁性半導体層を強磁性に戻す程度の第２の電圧にすることにより前記強磁性半導体層を保持力の大きな強磁性状態にすることによって情報を書き換える情報書き換え手段を有することを特徴とする請求項２８に記載の記憶素子。
【請求項３０】
前記第３の配線を基準として、前記第２の配線と、前記第１の配線と、に対して、それぞれ所定の電圧を印加した場合の、前記第２の配線と前記第３の配線との間に流れる電流の大きさに基づき、情報の読み出しを行うことを特徴とする請求項２８に記載の記憶素子。
【請求項３１】
請求項１から２７までのいずれか１項に記載の複数のトランジスタと、
複数の前記トランジスタのうちから選択される第１群のトランジスタのソースを共通に接地する接地線と、
前記第１群のトランジスタのゲートを共通に接続するワード線と、
前記第１群のトランジスタのドレインと個別に接続されるとともに、前記第１群に属さないトランジスタを含む第２群のトランジスタのドレインを共通に接続するビット線と、
を有する記憶回路。
【請求項３２】
請求項１から２７までのいずれか１項に記載の複数のトランジスタと、
一方向に延在する複数の前記トランジスタからなるトランジスタ列に属するトランジスタのソースを共通に接地する接地線と、
前記トランジスタ列に属するトランジスタのゲートを共通に接続するワード線と、
前記トランジスタ列のドレインを個別に接続する複数のビット線と
を有する記憶回路。
【請求項３３】
マトリックス状に配置された請求項１から２７までのいずれか１項に記載の複数のトランジスタと、
列方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する複数本の接地線と、
列方向に並ぶ複数の前記トランジスタのそれぞれのゲート電極を共通に接続する複数本のワード線と、
行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線と
を有する記憶回路。
【請求項３４】
前記ビット線と前記接地線とに、前記強磁性半導体層中が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第１の状態になる程度の第１の電圧を印加し、前記第１の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記前記ワード線に流し、前記第１の電圧を切るか、又は、前記強磁性半導体層を強磁性に戻す程度の第２の電圧にすることにより前記強磁性半導体層を保持力の大きな強磁性状態にすることによって前記ワード線と前記ビット線とにより選択される選択トランジスタの情報を書き換える情報書き換え手段を有することを特徴とする請求項３１から３３までのいずれか１項に記載の記憶回路。
【請求項３５】
前記接地用配線線を基準として、前記ビット線と、前記ワード線と、に対して、それぞれ所定の電圧を印加した場合の、前記ビット線と前記接地用配線との間に流れる電流の大きさに基づき、前記ワード線と前記ビット線とにより選択される選択トランジスタの情報の読み出しを行うことを特徴とする請求項３１から３３までのいずれか１項に記載の記憶回路。
【請求項３６】
請求項１から２７までのいずれか１項に記載の複数のトランジスタと、
複数の前記トランジスタのうちから選択される第１群のトランジスタのソースを共通に接地する接地線と、
前記第１群のトランジスタのドレインを共通に接続するビット線と、
前記第１群のトランジスタのゲートと個別に接続されるとともに、前記第１群に属さないトランジスタを含む第２群のトランジスタのゲートを共通に接続するワード線と、
を有する記憶回路。
【請求項３７】
請求項１から２７までのいずれか１項に記載の複数のトランジスタと、
一方向に延在する複数の前記トランジスタからなるトランジスタ行に属するトランジスタのソースを共通に接地する接地線と、
前記トランジスタ行に属するトランジスタのドレインを共通に接続するビット線と、
前記トランジスタ行のゲートと個別に接続される複数のワード線と
を有する記憶回路。
【請求項３８】
マトリックス状に配置された請求項１から２７までのいずれか１項に記載の複数のトランジスタと、
行方向に並ぶ複数の前記トランジスタのそれぞれのソースを共通に接続する接地用の複数本の接地線と、
列方向に並ぶ複数の前記トランジスタのそれぞれのゲート電極を共通に接続する複数本のワード線と、
行方向に並ぶ前記トランジスタのそれぞれのドレインを共通に接続する複数本のビット線と
を有する記憶回路。
【請求項３９】
前記ビット線と前記接地線とに、前記強磁性半導体層中が保持力の大きな強磁性状態から常磁性状態又は保磁力の十分に小さい強磁性状態のいずれかである第１の状態になる程度の第１の電圧を印加し、前記第１の状態において前記強磁性半導体層の磁化方向を変化できる程度の磁場を誘起する電流を前記前記ワード線に流し、前記第１の電圧を切るか、又は前記チャネルを強磁性に戻す程度の第２の電圧にすることにより前記強磁性半導体層を保持力の大きな強磁性状態にすることによって、前記ビット線と前記接地線とに接続されるトランジスタ群の情報を一括して書き換える情報書き換え手段を有することを特徴とする請求項３６から３８までのいずれか１項に記載の記憶回路。
【請求項４０】
前記接地線を基準として、前記ビット線と、前記ワード線と、に対して、それぞれ所定の電圧を印加した場合の、前記ビット線と前記接地線との間に流れる電流の大きさに基づき、前記ワード線と前記ビット線とにより選択される選択トランジスタの情報の読み出しを行うことを特徴とする請求項３６から３８までのいずれか１項に記載の記憶回路。
【請求項４１】
請求項２７から４０までのいずれか１項に記載の記憶素子又は記憶回路において、前記ワード線又は前記第１の配線の外周を囲むヨークを備えることを特徴とする記憶素子又は記憶回路。
【請求項４２】
さらに、前記トランジスタ上又はその近傍で電気的に絶縁された状態で前記トランジスタに対して磁場を印加する別配線を有することを特徴とする請求項２７から４１までのいずれか１項に記載の記憶素子又は記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル領域に強磁性半導体を用いた新規な金属-絶縁体-半導体電界効果トランジスタと、これを用いた大容量不揮発性メモリの高性能化と、に関する。
【背景技術】
【０００２】
近年、IT革命とも呼ばれる高度情報化社会の発展は“モバイル機器”を媒介としてさらに躍進し続けている。この“モバイル機器”という大きな需要は今後の半導体産業の要になりうると認識されているが、これに対応するためには、半導体集積回路の高速化・低消費電力化・大容量化といった従来通りの高性能化に加え、情報の不揮発性といった新たな要求に応じる必要が生じる。このような要求に対して、不揮発高密度記録に優れた強磁性体ストレージ技術と半導体集積エレクトロニクス技術とを融合させた新しいメモリデバイスが注目を集めている。
【０００３】
このデバイスは磁気ランダムアクセスメモリ(magnetoresistive random access memory; 以下「ＭＲＡＭ」と称する。)と呼ばれ、薄い絶縁性のトンネル障壁を強磁性電極により挟み込んだ構造を有する強磁性トンネル接合（magnetic tunnel junction;以下「ＭＴＪ」と称する。）をその記憶素子として用いている（例えば、非特許文献１参照）。
【０００４】
ＭＴＪでは、強磁性電極間の相対的な磁化の方向によってトンネル抵抗が異なるトンネル磁気抵抗(tunneling magnetoresistance；以下「ＴＭＲ」と称する。)効果を有することから、このＴＭＲを用いれば、強磁性電極の磁化状態を電気的に検出することが可能となる。従って、ＭＴＪの存在によって強磁性体による情報の不揮発ストレージ技術を半導体集積エレクトロニクスに理想的に取り込むことが可能となる。
【０００５】
以下、図７を参照してＭＴＪを利用した一般的なメモリセルについて説明する。図７に示すように、一般的なＭＲＡＭのメモリセルは、１ビットのメモリセルを１つのＭＴＪ１０１と１つのＭＯＳトランジスタ１０３とを含んで構成される。ＭＴＪ１０１は、第１の強磁性体１０５と、第２の強磁性体１０７と、両者の間に設けられ絶縁体により形成されたトンネル障壁１１１と、からなるトンネル接合である。
【０００６】
ＭＯＳトランジスタ１０３のソース（Ｓ）１０３ａを接地（ＧＮＤ）し、ドレイン（Ｄ）１０３ｂをＭＴＪ１０１の一方の強磁性電極１０７に接続する。ＭＴＪ１０１の他方の強磁性電極１０５は、ビット線（ＢＬ）に接続され、書き換え用のワード線（ＷＬ（Ｐ））は、ＭＴＪの直上又は直下において、ＭＴＪ１０１及び他の配線と絶縁膜とにより電気的に絶縁された状態でビット線（ＢＬ）と交差するように配置されている。読出し用ワード線ＷＬ（Ｒ）は、ＭＯＳトランジスタ１０３のゲート電極（Ｇ）１０３ｃに接続する。
【０００７】
強磁性体では、磁化の方向を不揮発に保持することができるため、ＭＴＪ１０１では強磁性電極間の相対的な磁化状態を、平行磁化又は反平行磁化とすることによって、２値の情報を不揮発に記憶することができる。また、ＭＴＪ１０１では、ＴＭＲ効果によって２つの強磁性電極１０５、１０７間における相対的な磁化状態でトンネル抵抗が異なる。よって、平行磁化、反平行磁化といった磁化状態に対応したトンネル抵抗を用いれば、ＭＴＪ１０１内の磁化状態を電気的に検出することができる。
【０００８】
情報の書き換えは、ＭＴＪ１０１における２つの強磁性電極の保磁力を変えておくか、或いは、一方の強磁性電極１０５又は１０７のいずれかの磁化方向を固定しておき、保磁力の小さな強磁性電極又は磁化方向の固定されていない強磁性電極を磁化反転させることによって行う。以下、磁化反転を行う強磁性電極をフリー層と称し、磁化反転を行わない強磁性電極をピン層と称する。より具体的に説明すると、選択セル上で交差するビット線（ＢＬ）と書き換え用ワード線（ＷＬ（Ｐ））とのそれぞれに電流を流し、これらの電流によって誘起される合成磁場により選択されたメモリセル内のＭＴＪ１０１の磁化状態のみを平行磁化又は反平行磁化に変化させる。この際、選択したセルと同一のビット線又は書き換え用ワード線を有する非選択セルが磁化反転しないように、一方の配線のみからの磁界では非選択セルのＭＴＪ１０１が磁化反転をしないようにそれぞれの配線に流す電流値を設定しておく。
【０００９】
情報の読み出しは、選択セルに接続された読み出し用のワード線に電圧を印加してＭＯＳトランジスタ１０３を導通させてからビット線（ＢＬ）を介して読出し用の駆動電流をＭＴＪ１０１に流す。ＭＴＪ１０１では、ＴＭＲ効果によって平行磁化又は反平行磁化の磁化状態におけるトンネル抵抗が異なるため、読出し用の駆動電流によるＭＴＪ１０１における電圧降下を検出すれば磁化状態を判定することができる（非特許文献１参照）。
【００１０】
【非特許文献１】K. Inomata, "Present and future of magnetic RAM technology", IEICE Trans. Electron. Vol.E84-C, pp740-746, 2001.
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記ＭＴＪを用いたメモリセルには、以下に説明する解決するべき課題がある。
１）書き込みに関する課題
ＭＲＡＭでは、ビット線及びワード線の電流によって誘起される磁場を用いて変化させＭＴＪの磁化状態を情報の書き換えを行う。ＭＲＡＭにおいても、通常の半導体集積メモリと同様にデバイスの微細化によって高密度集積化及び高性能化を実現することができるが、ＭＴＪを微細化すると強磁性電極の反磁界が大きくなり、磁化反転に必要な磁場強度が大きくなる。従って、書き換えに必要な電流が増大する。この電流増大はかなり大きく、配線を微細化していくと実現可能な程度でアスペクト比を増加しても配線の信頼性を確保できなくなる程度に及ぶ。強磁性体の保磁力を小さくすると、書き換えに必要な磁場の強度は減少するが、誤書き込みなどの致命的な問題が発生する。従って、強磁性体の保磁力を下げることなく、低い電流値で発生する磁場で容易に磁化情報の書き換えが可能な新しい方法が必要となる。
【００１２】
２）読み出しに関する課題
ＭＴＪは、トンネル障壁を介して相対する強磁性電極の磁化状態が平行磁化であるか反平行磁化の磁化状態であるかに対応して２値の抵抗値をとる。この２値の情報を高感度に検出するためには、２つの磁化状態間における出力信号の比を大きくする必要がある。高速に情報の読み出しを行うために大きな駆動電流が必要となるが、ＭＴＪにおけるＴＭＲ比はＭＴＪに印加するバイアス電圧に強く依存し、バイアス電圧とともに急激に減少する。よって、読み出しに大きな電流を用いると、ＭＴＪにおける電圧降下が大きくなりＴＭＲ比が減少する。従って、ＴＭＲ比は、高速動作とトレードオフの関係になる。そこで、ＭＴＪにおける大きな電圧降下が生じてもＴＭＲ比が減少しない工夫が必要となる。
【００１３】
３）集積密度に関する課題
ＭＲＡＭのメモリセルは構造がシンプルであり、また、ＭＴＪに用いる強磁性体はナノスケールのサイズまで微細化できることから、高密度集積化に適したメモリである。数ギガビット以上の高集積度を実現しようとすると、ＭＯＳトランジスタのチャネル長は０．１μｍ程度よりも小さくなることが予想される。しかし、このような微細なトランジスタに合わせてＭＴＪを微細化しても、書き換え用のワード線などの多層配線の配置がセル面積の縮小を律則するようになり、高密度集積化が難しくなる。従って、より簡単な構造を有するメモリセルが必要となる。
【００１４】
本発明は、メモリにおける書き込み、読み出しのための電圧を低減するとともに、集積化した場合の集積度を高めることを目的とする。
【課題を解決するための手段】
【００１５】
本発明では、チャネル領域を強磁性半導体により構成した金属−強磁性体−半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を用いて上記課題を解決する。
【００１６】
１）書き込み
強磁性半導体では、電界を印加することによって強磁性半導体層のキャリア数を減少させれば、強磁性から常磁性に磁性を変化させることが可能である（電界効果磁性制御と称する。）。本発明のＭＩＳＦＥＴを用いたメモリセルでは、ソースおよびドレインに電圧を印加してチャネル領域の強磁性半導体層を強磁性から常磁性（または十分に保磁力の小さな状態）に変化させ、この状態を保ったままで磁化反転を行う。従って、強磁性状態の保磁力より十分小さな磁場で書き込みが可能となる。
【００１７】
２）読み出し
本発明のＭＩＳＦＥＴでは、強磁性チャネルと強磁性ソース（又は強磁性チャネルと強磁性ドレイン、又は強磁性チャネルと強磁性ソース及び強磁性チャネルと強磁性ドレイン）との間のＴＭＲ（磁気抵抗）効果によって磁化状態を読み出す。ソースとドレインとの間に印加したバイアスは、ソース接合とドレイン接合とで分圧する。従って、本発明によるデバイスでは、平行磁化と反平行磁化とにおける出力信号（ドレイン電流）の比は、通常のＭＴＪより弱いバイアス依存性を有する。本デバイスではＭＴＪより大きな読み出し用のバイアス印加することが可能となる。特に、ソースを強磁性体とした場合にはこのバイアス依存性は顕著に弱められる。
【００１８】
３）高密度集積化
本発明のＭＩＳＦＥＴでは、１つのＭＩＳＦＥＴで１ビットのメモリセルを構成する。従って、配線に関しても非常に単純な構成にすることができる。最も単純な１トランジスタ、３配線のみによってメモリセルを構成できるため、微細化に適したレイアウトを容易に構成することができる。
【００１９】
また，従来の構成によるＭＲＡＭのメモリセルでは、１ＭＴＪ、１トランジスタ、４配線（図７参照）の構成であり、ＭＴＪおよび書込み用ワード線の存在によってソースを隣り合ったセルで共用してセル面積を小さくするなどの工夫が困難であったが、本発明のメモリセルでは、隣り合ったセル同士でソースを共有するセル構造も可能となる。
【発明の効果】
【００２０】
本発明のＭＩＳＦＥＴによれば，ドレイン電流をゲート電圧で制御できるトランジスタとして特性を有するとともに、その伝達コンダクタンスを強磁性チャネルと強磁性ソース（又は強磁性ドレイン又は強磁性ソース及び強磁性ドレインの両方）との相対的な磁化の向きによって制御できるという特徴的な特性を併せ持つ。従って、この相対的な磁化の向きによって２値の情報を記憶することができるとともに、この相対的な磁化の向きを電気的に検出することができる。また、強磁性半導体からなるチャネルの電界効果による磁性制御を用いれば、情報の書き換えに必要な電流の大幅な低減が可能となる。したがって、上記ＭＩＳＦＥＴは、高密度集積化に適した高性能不揮発性メモリセルを構成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の第１の実施の形態によるＭＩＳＦＥＴ及びこれを用いた不揮発性メモリについて図面を参照しつつ説明を行う。まず、本実施の形態によるＭＩＳＦＥＴの構成例について説明する。
【００２２】
図１（ａ）は、本実施の形態によるＭＩＳＦＥＴであって、強磁性半導体をチャネルに用いたＭＩＳＦＥＴの断面構造図である。本実施の形態によるＭＩＳＦＥＴ１は、ゲート構造としてゲート電極１５と、ゲート絶縁膜１１と、強磁性半導体５との積層構造を有するＭＩＳ構造を用いている。強磁性体からなるソース７ａまたはドレイン７ｂ（又はソース７ａ／ドレイン７ｂの両方）と強磁性半導体５とは、ショットキー接合を形成するように構成する。
【００２３】
一方のみに強磁性体と強磁性半導体とのショットキー接合を用いる場合には、他方は通常の非磁性金属とのショットキー接合を用いる。また、チャネル領域（５）と強磁性体のソース７ａ又は強磁性体のドレイン７ｂ（または両方とも強磁性体）との接合界面５ａ、５ｂ（図１（ａ））に、適切に不純物を導入した半導体又は真性半導体を挿入してもよい。
【００２４】
チャネルの強磁性半導体５は、半導体基板３上(またはその上の半導体層上)に成長するか、或いは、熱拡散法又はイオン注入法などによって半導体中に磁性原子を導入することによって形成することができる。ソース７ａまたはドレイン７ｂ（または両方７ａ・７ｂ）に用いる強磁性体は、通常の強磁性金属（Ｆｅ、Ｎｉ、Ｃｏ、パーマロイなど）を用いることもできるが、メタリック（高濃度）に磁性元素をドープ（添加）した強磁性半導体（Ｇａ1-xＭxＡｓ、Ｓｉ1-xＭx、Ｇｅ1-xＭx（Ｍは磁性元素）など）やハーフメタル強磁性体（ＣｒＯ2、Ｆｅ3Ｏ4、ホイスラーアロイなど）を用いることも可能である。このような強磁体のソース７ａ、ドレイン７ｂは、強磁性半導体層５上に成長するか或いは堆積しても良いが、熱拡散又はイオン注入によって半導体中に磁性原子を導入することによって形成しても良い。ＭＩＳ構造としては、強磁性半導体層５の表面を酸化したＭＯＳ構造を用いるか、強磁性半導体層５上に絶縁体層を成長又は堆積してＭＩＳ構造とすることもできる。基板３としては、通常の半導体基板やＳＯＩ基板を利用することができる。
【００２５】
本実施の形態によるＭＩＳＦＥＴ１は、チャネル領域の強磁性半導体５と同じ伝導型のキャリアをキャリアとする蓄積チャネル型で動作する。キャリアとしては電子及び正孔ともに利用可能であるが、以下では、ｎチャネル型デバイスを例にしてバンド構造を参照しつつ説明を行う。尚、pチャネル型デバイスについても同様に構成し、動作させることができる。
【００２６】
図１（ｂ）は、ｎチャネル型デバイスのチャネル領域近傍におけるバンド構造を示す図である。図１（ｂ）では、導電性の強磁性体をソースに用いた場合を例示しているが、上述のように、ドレインまたはソースとドレインの両方に強磁性体を用いた構造としても良い。ソース７ａおよびドレイン７ｂに示された実線とｎ型強磁性半導体層５に示した点線とは、フェルミエネルギーＥFを表す。ＥGは、強磁性半導体のバンドギャップを表す。ＥCとＥVとは、それぞれ強磁性半導体５の伝導バンドの底と価電子帯の頂上とを表す。図１（ｂ）におけるチャネル領域の強磁性半導体層５は縮退していないが、縮退する程度に磁性元素をドープしても良い。ソース７ａおよびドレイン７ｂのショットキー接合によって、障壁の高さがそれぞれφSとφDとなるショットキー障壁を伝導帯側に生じるようにする。
【００２７】
また、強磁体体からなるソース７ａと強磁性半導体５とからなるチャネルのフェルミエネルギー上に示した矢印４ａ、４ｂは、それぞれの領域における多数スピンの向きを表しており、矢印の向きが上向きであればアップスピンであり、下向きであればダウンスピンである。また、少数スピンの表示に関しては省略している。また、非磁性の伝導体（７ｂ）は、上向きと下向きとの矢印を同時に示すことによって表現している。以下、強磁性体からなるソース７ａ（又はドレイン）を、強磁性ソース７ａ（または強磁性ドレイン）と称することがある。同様に、強磁性半導体からなるチャネル領域を単に強磁性チャネルと称することもある。
【００２８】
次に、本実施の形態によるＭＩＳＦＥＴの動作原理について図面を参照しつつ説明を行う。本実施の形態によるＭＩＳＦＥＴのチャネル領域５は、強磁性半導体で構成されているが、ソース７ａとドレイン７ｂに関しては、上記のように(i)ソースのみが強磁性体の場合、(ii)ドレインのみが強磁性体の場合、(iii)ソースとドレインの両方が強磁性体の場合、３通りの組み合わせが存在する。以下、強磁性ソースを有するｎチャネル型デバイスについて動作原理を説明するが、上記した他の構成およびpチャネル型デバイスについても同様に動作する。
【００２９】
また、強磁性ソースに対する強磁性チャネルの相対的な磁化の向きが同方向である場合を平行磁化とし、これらの相対的な磁化の向きが互いに反対方向の場合を反平行磁化とする。ＭＩＳＦＥＴのチャネル長は、スピンの緩和距離より十分短いものとし、またゲート電圧によって誘起されるラッシュバ効果を無視する。
【００３０】
ゲート・ソース間バイアスＶGSをＶGS＝０として、ドレイン・ソース間にバイアスＶDS（＞０）を印加した場合のバンド構造を図２（ａ）に示す。ＶDSの印加によって図２（ａ）に示すようなポテンシャル形状が形成される。ドレイン７ｂのショットキー接合は順バイアスされ、強磁性ソース７ａのショットキー接合は逆バイアスされている。この際、強磁性ソース７ａのショットキー接合による空乏層の幅ｄは十分に厚く、トンネル効果によって強磁性ソース７ａからチャネル領域５に向けての電子の注入はほとんど生じない（ｄは強磁性ソース７ａのフェルミ準位とソース側のショットキー障壁におけるバンド端とが交差するまでの距離である）。
【００３１】
また、ソース側のショットキー接合は逆バイアスされているため、強磁性ソース７ａの伝導キャリアが高さφSの障壁を熱的に乗り越えることに由来するショットキー接合の逆方向飽和電流程度の電流が生じる可能性があるが，φSを適切に選ぶことによってこの電流を十分に小さくできる。従って、ＶGS＝０の状態ではＭＩＳＦＥＴは遮断(オフ)状態となる。この遮断状態は強磁性ソース７ａと強磁性チャネル５との間の相対的な磁化の向きに依存しない。
【００３２】
ゲート電極１５にバイアスＶGS（＞０）を印加すると、ゲート電極１５から強磁性ソース７ａに向かう電気力線によって、強磁性ソース７ａ側ショットキー障壁φS近傍の電界が強められ、図２（ｂ）のようにショットキー障壁の障壁幅が減少する(図中のｄ’)。従って、強磁性ソース７ａにおける電子はこのポテンシャル障壁φSをトンネル効果によって透過し、ゲート絶縁膜１１直下のチャネル５内に注入される。注入された電子はＶGSによって絶縁体/半導体界面に引き付けられながら、ＶDSによってドレイン７ｂまで輸送され、ドレイン電流を形成する。この際、本実施の形態によるＭＩＳＦＥＴ１の伝達（相互）コンダクタンス及びドレイン電流は、強磁性ソース７ａと強磁性チャネル５との相対的な磁化の向きに依存する。
【００３３】
この電子のショットキー障壁φSを介した強磁性ソース７ａから強磁性チャネル５へのトンネルにおいては、トンネル磁気抵抗（ＴＭＲ）効果と同様の効果が働く（簡単のため、以下ではこの効果も単にＴＭＲ効果と呼ぶことにする）。従って、強磁性ソース７ａと強磁性チャネル５とが平行磁化の場合ではトンネル抵抗が小さく、反平行磁化の場合ではトンネル抵抗が大きくなる。また、このようなＴＭＲ効果の影響が小さな場合でも、強磁性ソース７ａからはソースの強磁性体のスピン分極率に依存したスピン偏極率を持つ電子を注入することができる。このため、強磁性チャネル５と強磁性ソース７ａとの相対的な磁化状態によって、電子は強磁性チャネル５内でスピン依存散乱を生じる。従って、このトンネル注入時のＴＭＲ効果および強磁性チャネル５内におけるスピン依存散乱によって、強磁性ソース７ａと強磁性チャネル５の相対的な磁化の向きが変化し、伝達コンダクタンスが変化する。
【００３４】
図２（ｂ）に示すように、強磁性ソース７ａと強磁性チャネル５とが平行磁化であれば、伝達コンダクタンスは大きくなりドレイン電流も大きくなるが、図２（ｃ）に示すように、強磁性ソース７ａと強磁性チャネル５とが反平行磁化であれば、伝達コンダクタンスは小さくドレイン電流は小さい。
【００３５】
以上に説明したように、本実施の形態によるＭＩＳＦＥＴでは、同一バイアス下にあっても、強磁性ソース７ａと強磁性チャネル５との相対的な磁化の向きにより伝達コンダクタンスを制御することができる。また、本実施の形態によるＭＩＳＦＥＴは、チャネルに注入される伝導キャリアの数をＶGSによって制御できることから、ドレイン電流はＶGSによって制御できる。従って、本実施の形態によるＭＩＳＦＥＴは、ドレイン電流をゲート電圧で制御できる通常のトランジスタとしての性質を備えるとともに、強磁性ソースと強磁性チャネルとの相対的な磁化の向きによって伝達コンダクタンスを制御できる。
【００３６】
次に、本実施の形態によるＭＩＳＦＥＴを用いた不揮発性メモリについて説明する。本実施の形態によるＭＩＳＦＥＴは、強磁性ソースと強磁性チャネルとの相対的な磁化を平行磁化又は反平行磁化にすることによって２値の情報を記憶し、これらの磁化状態に対応した出力（ドレイン電流）から磁化状態を検出する不揮発性メモリを実現することができる。本実施の形態によるＭＩＳＦＥＴ１つを用いるだけで１ビットのメモリセルを構成することができるため、高密度集積化が可能である。また、チャネルに用いる強磁性半導体の電界効果による磁性制御を積極的に利用して、従来のＭＲＡＭにおける大きな問題点である書き換え電流の低減を可能とする。
【００３７】
以下、強磁性ソースを有するｎチャネル型のＭＩＳＦＥＴを用いて、このメモリの動作原理を説明するが、上記した他の構成のＭＩＳＦＥＴおよびpチャネル型デバイスについても同様に動作する。ここで、強磁性ソースを磁化の方向を固定したピン層として、強磁性チャネルを磁化の方向を変化させるフリー層とする。
【００３８】
図３は本発明の実施の形態による不揮発性メモリのセル構成を示す図である。図３に示すように、本実施の形態によるメモリセルは、上記実施の形態によるＭＩＳＦＥＴ１つからなるメモリセル２１と、ワード線（ＷＬ）２３、ビット線（ＢＬ）２５、接地線（ＧＮＤ）２７とを有している。不揮発性メモリセルの書き換え動作では、選択セル２１に接続しているビット線２５と接地線２７とに（基板電位又はゲート電極に対して）比較的大きなバイアスを加え、チャネル領域の強磁性が消滅して常磁性（又は保磁力が十分に小さくなる状態）となる程度までキャリア数を減少させるか、空乏化させる。図３に示すように、ビット線２５と接地線２７とを直交するように配置すれば、選択セル２１のみにおいてソースとドレインとにバイアスが印加され、このビット線２５又は接地線２７に接続された他の非選択セルにおいては、ドレイン又はソースのみにバイアスが加わる。従って、一方のバイアスのみではチャネル全体にわたって強磁性を消滅できない程度に上記バイアスを設定しておけば（例えばソースから中心に至らない程度までの領域のみ、またはドレインから中心に至らない程度までの領域のみが空乏化するように）、非選択セルの磁化情報が失われないようにすることができる。
【００３９】
この状態において、ワード線２３に比較的に小さな電流を流し、磁場を誘起して常磁性状態のチャネルの磁化方向を変化させ，次いでビット線２５と接地線２７との間のバイアスを切ることによって、チャネルを強磁性状態に戻して情報を書き換える。
【００４０】
図４は、この書き換え動作の例を磁化曲線上に示した図である。はじめに、チャネルの磁化は磁化曲線上のＡ点にあったとする。この状態から、図４中のＥ点に書き換えを行うことを考える。まず、Ａ点の状態からビット線と接地線とにバイアスを加え選択セルの強磁性を常磁性に変化させる。この際、チャネルの磁化はＢ点となる。次いで、チャネル直上のゲート電極に接続するワード線に電流を流せば、この電流によって誘起される磁場の強さが強磁性状態にあったチャネル領域の保磁力ＨC以下であっても図４のＣ点のように磁化反転させることができる。次いで、ゲート電極に電流を流したまま、ソースとドレインのバイアスを切ればチャネル領域は強磁性状態に戻る。このときの磁化の向きは図４のＤ点のように常磁性状態の磁化の向きが保存される。この状態からワード線の電流を切れば、書き換えが完了する（図４のＥ点）。
【００４１】
本実施の形態によるメモリセルでは、強磁性状態にあるチャネル領域の保磁力ＨCより小さな磁場により磁化反転できるため、磁化反転に必要な電流を大きく減少させることができる。情報の読み出し動作では、選択セルに通常のトランジスタ動作に必要なバイアスを印加し、ドレイン電流の大きさによって強磁性ソースと強磁性チャネルとの相対的な磁化状態を検出する。ワード線とビット線とを直交させて配置してあるため、選択セルのみに関して記憶内容を読み出すことができる。読み出し動作ではプリチャージによって必要なバイアスを加えても良い。
【００４２】
次に、本発明の第２の実施の形態による不揮発性メモリについて図面を参照しつつ説明を行う。図５は、本実施の形態による不揮発性メモリであって、複数のメモリセルを一括消去/書き換えできる不揮発性メモリのセル構成例を示す図である。図３に示すセル構成例と同様に、本実施の形態によるメモリセルは、ＭＩＳＦＥＴ３１と、ワード線（ＷＬ）３３と、ビット線（ＢＬ）３５と、接地線（ＧＮＤ）３７と、を有している。但し、ビット線３５と接地線３７とが互いに平行になるように配置されている。このセル構造では、選択したビット線３５に接続されている全てのＭＩＳＦＥＴ３１の磁化情報を同時に消去して書き換えることが可能である。
【００４３】
書き換え動作では、選択したビット線３５とこれに接続されたＭＩＳＦＥＴ３１に接続している接地線３７にバイアスを印加し、このビット線３５と接地線３７とにつながる全てのＭＩＳＦＥＴ３１のチャネルを、強磁性から常磁性（または保磁力が十分に小さくなる状態）に変化させる。次に、これらのＭＩＳＦＥＴ３１のゲートに接続されるそれぞれのワード線３３に、書き換え内容に応じた向きの電流を流し、常磁性状態のチャネルの磁化方向を変化させる。最後に、ビット線３５と接地線３７のバイアスを切ることによってそれぞれのＭＩＳＦＥＴ３１のチャネルを強磁性に戻して情報を書き換える。本実施の形態によるメモリセルでは、それぞれのメモリセルの書き換えに必要な電流が小さいことを利用して多数のワード線に同時に書き換え電流を流すことで、１本のビット線に接続される多数のＭＩＳＦＥＴの磁化情報を同時に書き換えることが可能である。従って、書き換えの高速化が可能である。上記のセル構成においても、ワード線とビット線とを直交して配置してあるため、選択セルに通常のトランジスタのバイアスを印加すれば、磁化状態に対応したドレイン電流に基づいて選択セルの磁化状態を検出すことができる。また、図５に示すセル構成でも、プリチャージによる読み出しが可能である。
【００４４】
次に、本発明の第３の実施の形態によるメモリセルについて図面を参照しつつ説明を行う。図６は、本実施の形態によるメモリセル構造であって、ヨーク構造を用いたゲート電極とワード線との複合構造を示す図である。図６はＭＩＳＦＥＴの断面をソース側から見た図である。図６に示すように、本実施の形態によるメモリセル構造は、チャネル領域４１と、ゲート酸化膜４３と、ゲート電極４５と、ワード線４７と、を有する積層構造体と、この積層構造体のうち少なくともワード線４７と、ゲート４５と、を外側から覆うヨーク５１とを有している。
【００４５】
ヨーク５１は高透磁率の材料で構成する。図６に示す構造を用いれば、ワード線４７の電流による磁場を有効に強磁性チャネル４１に印加することができる。よって、書き込み電流のより一層の低減が可能となる。尚、図６に示す構造は、図３および図５に示すセル構成に応用することができる。
【００４６】
以上、本発明の実施の形態に沿って説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう
【産業上の利用可能性】
【００４７】
本発明は、不揮発性メモリ装置において、高集積化と低消費電力化が可能であり、種々の電子機器、特に携帯用電子機器用の不揮発性メモリ装置として応用が可能である。
【図面の簡単な説明】
【００４８】
【図１】図１（ａ）は、本発明の第１の実施の形態によるＭＩＳＦＥＴであって、強磁性半導体からなるチャネル領域と強磁性体からなるソースを用いたＭＩＳＦＥＴの断面構造図である。図１（ｂ）は、ｎチャネル型デバイスのチャネル領域近傍におけるバンド構造を示す図である。
【図２】図２（ａ）から（ｃ）までは、本実施の形態によるＭＩＳＦＥＴの動作原理を示すエネルギーバンド図である。
【図３】本発明の実施の形態による不揮発性メモリのセル構成を示す図である。
【図４】本発明の実施の形態による不揮発性メモリの書き換え動作の例を磁化曲線上に示した図である。
【図５】本発明の第２の実施の形態による不揮発性メモリのセル構成を示す図である。
【図６】本発明の第３の実施の形態によるメモリセル構造であって、ヨーク構造を用いたゲート電極とワード線との複合構造を示す図である。
【図７】一般的なＭＲＡＭのメモリセルの構成例を示す断面図である。
【符号の説明】
【００４９】
１…ＭＩＳＦＥＴ、５…強磁性半導体、７ａ…ソース、７ｂ…ドレイン、１１…ゲート絶縁膜、１５…ゲート電極。
【図１】
2005197271.tif 000003
【図２】
2005197271.tif 000004
【図３】
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【図４】
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【図５】
2005197271.tif 000007
【図６】
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【図７】
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