(57)【要約】【課題】  信号処理に必要な高速なクロック信号を生成するのに際して発生する無駄な消費電流の大幅な低減、及びその高速なクロック信号のジッタ特性の大幅な改善を図る。【解決手段】  この発明は、基準クロック信号発生回路１１と、タイムベース処理回路１２と、ＰＬＬ回路１４と、高速信号処理回路１５とを備え、基準クロック信号発生回路１１の発生する低速の基準クロック信号Ｓ１をＰＬＬ回路１４に供給し、ＰＬＬ回路１４は、その基準クロック信号Ｓ１をＮ逓倍させた高速クロック信号Ｓ３を発生するようにした。そのＰＬＬ回路１４の逓倍数Ｎは、１００以上とする。また、ＰＬＬ回路１４で発生する高速クロック信号Ｓ３のジッタの軽減を図るために、ＰＬＬ回路の系の応答特性に係る自然角周波数ωｎとダンピングファクタζとについて、ωｎを３〔ｋＨｚ〕〜１０〔ｋＨｚ〕の範囲に設定し、ζを０．０１以下に設定するようにした。【選択図】  図１
2005165413.tif 000002
【特許請求の範囲】
【請求項１】
タイムベース用の所定の低速の基準クロック信号を発生する基準クロック信号発生回路と、高速な信号処理を行う高速信号処理回路とを少なくとも有する半導体集積装置において、
前記基準クロック信号発生回路が発生する基準クロック信号の周波数をＮ逓倍して高速クロック信号を発生し、この発生した高速クロック信号を前記高速信号処理回路の駆動信号としてその高速信号処理回路に供給するＰＬＬ回路を備え、
前記基準クロック信号発生回路の発生する基準クロック信号の範囲は、１０〔ＫＨｚ〕〜１００〔ＫＨｚ〕であり、かつ前記逓倍数Ｎは１００以上であることを特徴とする半導体集積装置。
【請求項２】
高速な信号処理を行う高速信号処理回路を少なくとも有する半導体集積装置において、
タイムベース用の所定の低速の基準クロック信号を外部から入力し、この入力した基準クロック信号の周波数をＮ逓倍して高速クロック信号を発生し、この発生した高速クロック信号を前記高速信号処理回路の駆動信号としてその高速信号処理回路に供給するＰＬＬ回路を備え、
前記外部から入力する基準クロック信号の範囲は、１０〔ＫＨｚ〕〜１００〔ＫＨｚ〕であり、かつ前記逓倍数Ｎは１００以上であることを特徴とする半導体集積装置。
【請求項３】
前記ＰＬＬ回路は、
入力される電圧制御電圧に応じた発振周波数を発生する発振器と、
この発振器の発振出力の周波数を１／Ｎに分周する分周回路と、
前記基準クロック信号発生回路の発生する基準クロック信号と、前記分周回路の出力信号との位相比較を行う位相比較器と、
この位相比較器の位相比較に応じた信号を生成するチャージポンプ回路と、
このチャージポンプ回路の出力信号の低域周波数成分のみを通過させて出力信号として取り出し、この取り出した出力信号を前記電圧制御電圧として前記発振器に供給するループフィルタとを備え、
前記ＰＬＬ回路の各構成要素は集積回路化され、かつ、前記分周回路の分周比１／Ｎに係るＮの値は１００以上であることを特徴とする請求項１または請求項２に記載の半導体集積装置。
【請求項４】
前記ＰＬＬ回路の系の応答に係る自然角周波数ωｎの範囲が３〔ｋＨｚ〕〜１０〔ｋＨｚ〕であり、かつ、その応答に係るダンピングファクタζが０．０１以下であることを特徴とする請求項１、請求項２、または請求項３に記載の半導体集積装置。
【請求項５】
前記ループフィルタはコンデンサと抵抗を組み合わせたローパスフィルタからなり、前記コンデンサの容量値の範囲は３００〔ｐＦ〕〜１０００〔ｐＦ〕であり、かつ、前記抵抗の抵抗値の範囲は０．１〔ｋΩ〕〜１０〔ｋΩ〕であることを特徴とする請求項４に記載の半導体集積装置。
【請求項６】
前記チャージポンプ回路の電流値の範囲は、０．５〔μＡ〕〜３〔μＡ〕の範囲であることを特徴とする請求項５に記載の半導体集積装置。
【請求項７】
前記ループフィルタのコンデンサをＭＯＳトランジスタのゲート容量で作成するようにしたことを特徴とする請求項５または請求項６に記載の半導体集積装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低速の基準クロック信号を発生する基準クロック信号発生回路と、高速な信号処理を行うことができる高速信号処理回路とを備えた半導体集積装置に関するものである。
【背景技術】
【０００２】
この種の従来の半導体集積装置としては、図６に示すように、基準クロック信号発生回路１と、タイムベース処理回路２と、基本周波数発振回路３と、ＰＬＬ回路４と、高速信号処理回路５とを備えたものが知られている。
このような構成からなる半導体集積装置では、基準クロック信号発生回路１は水晶発振回路などからなり、低速の基準クロック信号Ｓ１を発生する。基準クロック信号Ｓ１の周波数は、例えば３２〔ｋＨｚ〕である。
【０００３】
タイムベース処理回路２は、基準クロック信号発生回路１からの基準クロック信号Ｓ１を分周してタイムデータ（時刻情報）を生成して出力したり、そのタイムデータに基づいて高速信号処理回路５に対する割り込み処理やウォッチドグタイマ機能による監視などの各種の処理を行うようになっている。
基本周波数発振回路３は水晶発振回路などからなり、中速のクロック信号Ｓ２を発生する。ＰＬＬ回路４は、基本周波数発振回路３からのクロック信号Ｓ２をＮ逓倍して高速のクロック信号Ｓ３を生成する。ここで、クロック信号Ｓ２の周波数は例えば数〔ＭＨｚ〕であり、クロック信号Ｓ２の逓倍数Ｎは最大で数１０程度である。
【０００４】
高速信号処理回路５は、クロック信号Ｓ３により駆動され、外部から入力される高速信号Ｓ４に所定のデータ処理（加工）を行い、その処理された高速信号Ｓ５を外部に出力する。
ところで、図６に示すＰＬＬ回路４は、一般に、位相比較器と、ループフィルタと、電圧制御発振器（ＶＣＯ）と、分周器とから構成されている（例えば、非特許文献１参照）。
【０００５】
このような構成からなるＰＬＬ回路の特性は、帰還ループの伝達特性を解析することにより得られる。ここで、そのＰＬＬ回路の系の応答を特定する重要な要素として、自然角周波数ωｎとダンピングファクタζがある。
図６に示す従来のＰＬＬ回路のように、クロック信号Ｓ３としてその周波数が数〔ＭＨｚ〕〜数１００〔ＭＨｚ〕の場合には、そのＰＬＬ回路の性能を最大限に引き出す値として、自然角周波数ωｎが数〔ＭＨｚ〕、ダンピングファクタζが０．５〜０．８の範囲であることが知られている。
【０００６】
また、自然角周波数ωｎとダンピングファクタζが上記の各値を達成するにあたり、ＰＬＬ回路を構成するループフィルタに使用されるコンデンサの容量値は大きなものが必要とされ、この結果、従来はそのコンデンサは外付けのコンデンサが使用されていた。
【非特許文献１】ＨＯＷＡＲＤ  Ｍ．ＢＥＲＬＩＮ著、宮田  慶一など訳「ＰＬＬの設計と実用回路」シータクス発行
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、図６に示す従来の半導体集積装置では、基準クロック信号発生回路１と基本周波数発振回路３とを備え、その両回路で発生する両信号の周波数に大きな差異がある。このため、発振周波数の高い基本周波数発振回路３は、発振周波数の低い基準クロック信号発生回路１よりも消費電流が多くなる。例えば、基準クロック信号発生回路１の発生する基準クロック信号Ｓ１の発振周波数が３２〔ＫＨｚ〕で、基本周波数発振回路３の発振するクロック信号Ｓ２の発振周波数が数〔ＭＨｚ〕とすると、基本周波数発振回路３の消費電流は基準クロック信号発生回路１の消費電流の１００倍以上になる。
【０００８】
また、従来の半導体集積装置では、上記のようにＰＬＬ回路を構成するループフィルタに使用されるコンデンサが外付けのため、ＰＬＬループの特性を悪化させるという不具合がある。
そこで、本発明の目的は、上記の点に鑑み、信号処理に必要な高速なクロック信号を生成するのに際して発生する無駄な消費電流を大幅に低減できる半導体集積装置を提供することにある。
【０００９】
さらに、本発明の他の目的は、信号処理に必要な高速なクロック信号を生成するのに際し、その高速なクロック信号のジッタ特性が大幅に改善でき、そのクロック信号で信号処理を行う際の誤動作を防止できる半導体集積装置を提供することにある。
さらにまた、本発明の他の目的は、外付けのコンデンサを不要とし、部品点数を減らすことでコストダウンを図るとともに、外付けのコンデンサの使用に伴う特性の悪化を防止できる半導体集積装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決して本発明の目的を達成するために、各発明は、以下のように構成した。
すなわち、第１の発明は、タイムベース用の所定の低速の基準クロック信号を発生する基準クロック信号発生回路と、高速な信号処理を行う高速信号処理回路とを少なくとも有する半導体集積装置において、前記基準クロック信号発生回路が発生する基準クロック信号の周波数をＮ逓倍して高速クロック信号を発生し、この発生した高速クロック信号を前記高速信号処理回路の駆動信号としてその高速信号処理回路に供給するＰＬＬ回路を備え、前記基準クロック信号発生回路の発生する基準クロック信号の範囲は、１０〔ＫＨｚ〕〜１００〔ＫＨｚ〕であり、かつ前記逓倍数Ｎは１００以上とした。
【００１１】
第２の発明は、高速な信号処理を行う高速信号処理回路を少なくとも有する半導体集積装置において、タイムベース用の所定の低速の基準クロック信号を外部から入力し、この入力した基準クロック信号の周波数をＮ逓倍して高速クロック信号を発生し、この発生した高速クロック信号を前記高速信号処理回路の駆動信号としてその高速信号処理回路に供給するＰＬＬ回路を備え、前記外部から入力する基準クロック信号の範囲は、１０〔ＫＨｚ〕〜１００〔ＫＨｚ〕であり、かつ前記逓倍数Ｎは１００以上とした。
【００１２】
第３の発明は、第１または第２の発明において、前記ＰＬＬ回路は、入力される電圧制御電圧に応じた発振周波数を発生する発振器と、この発振器の発振出力の周波数を１／Ｎに分周する分周回路と、前記基準クロック信号発生回路の発生する基準クロック信号と、前記分周回路の出力信号との位相比較を行う位相比較器と、この位相比較器の位相比較に応じた信号を生成するチャージポンプ回路と、このチャージポンプ回路の出力信号の低域周波数成分のみを通過させて出力信号として取り出し、この取り出した出力信号を前記電圧制御電圧として前記発振器に供給するループフィルタとを備え、前記ＰＬＬ回路の各構成要素は集積回路化され、かつ、前記分周回路の分周比１／Ｎに係るＮの値は１００以上とした。
【００１３】
第４の発明は、第１、第２、または第３の発明において、前記ＰＬＬ回路の系の応答に係る自然角周波数ωｎの範囲が３〔ｋＨｚ〕〜１０〔ｋＨｚ〕であり、かつ、その応答に係るダンピングファクタζが０．０１以下とした。
第５の発明は、第４の発明において、前記ループフィルタはコンデンサと抵抗を組み合わせたローパスフィルタからなり、前記コンデンサの容量値の範囲は３００〔ｐＦ〕〜１０００〔ｐＦ〕であり、かつ、前記抵抗の抵抗値の範囲は０．１〔ｋΩ〕〜１０〔ｋΩ〕とした。
【００１４】
第６の発明は、第５の発明において、前記チャージポンプ回路の電流値の範囲は、０．５〔μＡ〕〜３〔μＡ〕の範囲とした。
第７の発明は、第５または第６の発明において、前記ループフィルタのコンデンサをＭＯＳトランジスタのゲート容量で作成するようにした。
このような構成からなる本発明によれば、信号処理に必要な高速なクロック信号を生成するのに際して発生する無駄な消費電流を大幅に低減できる。
【００１５】
また、本発明によれば、信号処理に必要な高速なクロック信号を生成するのに際し、その高速なクロック信号のジッタ特性が大幅に改善でき、そのクロック信号で信号処理を行う際の誤動作を防止できる。
さらに、本発明によれば、外付けのコンデンサが不要となり、部品点数を減らしてコストダウンを図るとともに、外付けのコンデンサの使用に伴う特性の悪化を防止できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
本発明の実施形態の説明に先立って、本発明の基本的な考え方について説明する。
本発明は、信号処理に必要な高速なクロック信号を生成するのに際し、タイムベース用の低速な基本クロック信号を使用するようにし、消費電流の無駄を防止するようにしたものである。このため、図１に示すように、基本クロック信号発生回路１１の発生する基本クロック信号Ｓ１を、タイムベース処理回路１２とＰＬＬ回路１４とにそれぞれ供給するようにした。
【００１７】
そして、本発明では、基本クロック信号発生回路１１の発生する基本クロック信号Ｓ１の範囲を、例えば１０〔ｋＨｚ〕〜１００〔ｋＨｚ〕のように低く設定する一方、ＰＬＬ回路１４が基本クロック信号Ｓ１を逓倍する逓倍数Ｎを、１００以上のように非常に大きく設定するようにして、高速なクロック信号Ｓ３の発生を可能にした。
ところが、図１に示すように基準クロック信号発生回路１１のクロック信号Ｓ１を利用するＰＬＬ回路１４において、その系の応答特性に係る自然角周波数ωｎと、ダンピングファクタζを、図６に示すＰＬＬ回路４の場合と同様に設定して動作させると、ＰＬＬ回路１４では、発生する高速クロック信号Ｓ３の周波数を高くした場合に、そのクロック信号Ｓ３のジッタ（時間軸方向の揺らぎ）が悪化するということがわかった。
【００１８】
すなわち、基本クロック信号発生回路１１の基本クロック信号Ｓ１の周波数を３２〔ｋＨｚ〕にするとともに、ＰＬＬ回路１４が発生する高速クロックＳ３の周波数を数１００〔ＭＨｚ〕とし、自然角周波数ωｎを数〔ＭＨｚ〕、ダンピングファクタζを０．５〜０．８の範囲にして動作させると、ジッタ特性として図４に示すものが得られる。図４は、周波数が３２〔ｋＨｚ〕の基本クロック信号Ｓ１に起因して、３０〔μｓ〕の周期でおよそ数〔ｎｓ〕のジッタが発生することを示す。
【００１９】
例えば、基本クロック信号Ｓ１の周波数を３２〔ｋＨｚ〕、その基本クロック信号Ｓ１のＰＬＬ回路１４での逓倍数Ｎを約１５０００、クロック信号Ｓ３の周波数を５００〔ＭＨｚ〕とすると、そのクロック信号Ｓ３には３０〔μｓ〕おきに数〔ｎｓ〕のジッタが発生し、この結果、クロック信号Ｓ３の半周期が１〔ｎｓ〕で数〔ｎｓ〕のジッタとなる。このため、基本クロック信号Ｓ１が低速である場合に、ＰＬＬ回路１４の逓倍数Ｎを大きくすると、クロック信号Ｓ３を駆動信号として動作する高速信号処理回路１５は、そのジッタにより誤動作するおそれがある。
【００２０】
そこで、本発明者は、さらに鋭意研究を重ねた結果、ＰＬＬ回路１４の系の応答特性に係る自然角周波数ωｎとダンピングファクタζとについて、ジッタを大幅に低減できる最適値をそれぞれ見い出し、この両最適値に基づいてＰＬＬ回路１４を構成するループフィルタのコンデンサの容量の最適値を、後述のように見い出したものである。
次に、このような考えに基づいて具体化された本発明の半導体集積装置の実施形態について、図面を参照して説明する。
【００２１】
本発明に係る実施形態は、図１に示すように、基準クロック信号発生回路１１と、タイムベース処理回路１２と、ＰＬＬ回路１４と、高速信号処理回路１５とを備え、基準クロック信号発生回路１１が発生する低速の基準クロック信号Ｓ１をＰＬＬ回路１４に供給し、ＰＬＬ回路１４は、その基準クロック信号Ｓ１をＮ逓倍させた高速のクロック信号Ｓ３を発生するようにしたものである。ここで、そのＰＬＬ回路１４の逓倍数Ｎは、１００以上であれば良くその上限は特に問わない。
【００２２】
なお、このような構成からなる実施形態は、その構成要素が半導体基板上に集積回路化されている。
また、本発明に係る実施形態は、ＰＬＬ回路１４で発生するクロック信号Ｓ３のジッタの軽減を図るために、ＰＬＬ回路１４の系の応答特性に係る自然角周波数ωｎとダンピングファクタζとについて、以下のような各最適値を見い出し、この各最適値を設定するようにした。すなわち、その各最適値は、自然角周波数ωｎは３〔ＫＨｚ〕〜１０〔ＫＨｚ〕の範囲であり、ダンピングファクタζは０．０１以下である。
【００２３】
さらに、本発明に係る実施形態は、そのＰＬＬ回路１４の自然角周波数ωｎとダンピングファクタζに基づき、ＰＬＬ回路１４を構成するループフィルタ２３（図３参照）のコンデンサ２３２の容量値や抵抗２３１の抵抗値を、後述のようにそれぞれ設定するようにしたものである。
以下、この実施形態の各部の具体的な構成について、図１〜図３を参照しながら説明する。
【００２４】
図１において、基本クロック信号発生回路１１は、図６に示す基本クロック信号発生回路１に相当し、水晶発振回路などからなり低速の基準クロック信号Ｓ１を発生するようになっている。この基準クロック信号発生回路１１で発生する基準クロック信号Ｓ１の周波数の範囲は、１０〔ｋＨｚ〕〜１００〔ｋＨｚ〕とし、この例ではその周波数は３２〔ｋＨｚ〕とする。
【００２５】
タイムベース処理回路１２は、基準クロック信号発生回路１１からの基準クロック信号Ｓ１を分周してタイムデータを生成して出力したり、そのタイムデータに基づいて高速信号処理回路１５に対する割り込み処理やウォッチドグタイマ機能による監視などの各種の処理を行うようになっている。このタイムベース処理回路１２は、図６に示すタイムベース処理回路２に相当する。
【００２６】
ＰＬＬ回路１４は、基本クロック信号発生回路１１からの低速のクロック信号Ｓ１をＮ逓倍し、高速のクロック信号Ｓ３を生成するようになっている。その逓倍数Ｎは、上記のように１００以上であれば良くその上限は特に問わないが、その範囲は例えば１００〜２００００の範囲が好ましい。また、ＰＬＬ回路１４の発生するクロック信号Ｓ３の周波数の範囲は、数１０〔ＭＨｚ〕〜数１００〔ＭＨｚ〕とし、例えば１０〔ＭＨｚ〕〜７００〔ＭＨｚ〕の範囲とする。
【００２７】
高速信号処理回路１５は、ＰＬＬ回路１４が発生するクロック信号Ｓ３を駆動信号として駆動し、外部から入力される高速信号Ｓ４に所定のデータ処理を行い、その処理された高速信号Ｓ５を外部に出力するようになっている。高速信号処理回路１５は、図６に示す高速信号処理回路５に相当する。
次に、図１に示すＰＬＬ回路１４の具体的な構成について、図２を参照しながら説明する。
【００２８】
このＰＬＬ回路１４は、図２に示すように、位相比較器２１と、チャージポンプ回路２２と、ループフィルタ２３と、電圧制御発振器（ＶＣＯ）２４と、分周回路２５とを備え、これらが図示のようにＰＬＬループを形成するようにしたものである。
ここで、このＰＬＬ回路１４の各構成要素は、集積回路化されている。
位相比較器２１は、基本クロック信号発生回路１１からの低速のクロック信号Ｓ１と、分周回路２５からの出力信号との位相比較を行い、その比較結果に応じた出力信号をチャージポンプ回路２２に出力するようになっている。すなわち、位相比較器２１は、その位相比較の結果、例えば、分周回路２５の出力信号がクロック信号Ｓ１よりも位相が遅れていればアップ信号ＵＰを出力し、逆に位相が進んでいればダウン信号ＤＯＷＮを出力するようになっている。
【００２９】
チャージポンプ回路２２は、位相比較器２１からのアップ信号ＵＰとダウン信号ＤＯＷＮに応じた信号を生成し、この生成した信号をループフィルタ２３に出力するようになっている。
ループフィルタ２３は、チャージポンプ回路２２からの出力信号の低域周波数成分のみを通過させて出力信号として取り出し、この取り出した出力信号を電圧制御発振器２４に供給するようになっている。つまり、ループフィルタ２３は、チャージポンプ回路２２の出力信号を平滑化し、この平滑化した出力信号を制御電圧Ｖｃとして電圧制御発振器２４に供給するようになっている。
【００３０】
電圧制御発振器２４は、所定の周波数で発振するとともに、ループフィルタ２３から供給される制御電圧Ｖｃに応じて発振周波数が制御されるようになっている。この電圧制御発振器２４の発振出力は、分周回路２５に供給されるとともに、ＰＬＬ回路１４の出力信号Ｖｏとして取り出されるようになっている。
分周回路２５は、電圧制御発振器２４の発振出力の周波数を１／Ｎに分周し、この分周した発振出力を位相比較器２１に供給するようになっている。この分周回路２５は、図２に示すように、例えば４ビットのカウンタ２６と１０ビットのカウンタ２７とから構成され、この両カウンタ２６、２７は同期カウンタからなる。このため、分周回路２５は、１４ビットの制御入力を持ち、この制御入力を設定することで、分周数１／Ｎの数値Ｎとして２〜２１４の範囲、すなわち２〜１６３８４の範囲が設定できるようになっている。
【００３１】
次に、図２に示すチャージポンプ回路２２とループフルタ２３の具体的な構成について、図３を参照して説明する。
チャージポンプ回路２２は、図３に示すように、スイッチング素子としてのＰ型のＭＯＳトランジスタ２２１と、ループフィルタ２３に電流を流し込む定電流回路２２２と、ループフィルタ２３から電流を引き抜く定電流回路２２３と、スイッチング素子としてのＮ型のＭＯＳトランジスタ２２４とからなり、これらが直列接続され、その一端側に電源電圧ＶＤＤが供給されその他端側が接地されている。そして、定電流回路２２２と定電流回路２２３との共通接続部が、ループフィルタ２３を構成する抵抗２３１の一端および電圧制御発振器２４の入力側にそれぞれ接続されている。
【００３２】
このような構成からなるチャージポンプ回路２２では、位相比較器２１からのアップ信号ＵＰがＨレベルのときにはＭＯＳトランジスタ２２１がオンし、これにより定電流回路２２２はループフィルタ２３に電流を流し込む。一方、位相比較器２１からのダウン信号ＤＯＷＮがＨレベルのときにはＭＯＳトランジスタ２２４がオンし、これにより定電流回路２２３はループフィルタ２３から電流を引き抜く。
【００３３】
ループフィルタ２３は、図３に示すように、抵抗２３１とＮ型のＭＯＳトランジスタで形成（作成）されるコンデンサ２３２とからなり、これらが直列接続され、その一端側がチャージポンプ回路２２の出力側と電圧制御発振器２４の入力側とにそれぞれ接続され、その他端側が接地されている。
コンデンサ２３２は、Ｎ型のＭＯＳトランジスタのゲート容量を利用したものである。すなわち、そのＭＯＳトランジスタのゲートが、抵抗２３１の一端側に接続されている。また、そのＭＯＳトランジスタのソース、ドレイン、および基板端子が共通接続され、この共通接続部が接地されている。
【００３４】
なお、コンデンサ２３２は、上記の例ではＮ型のＭＯＳトランジスタで形成したが、これに代えてＰ型のＭＯＳトランジスタで形成するようにしても良い。
このような構成からなるループフィルタ２３は、チャージポンプ回路２２から出力される電流を積分するとともに雑音成分を除去して制御電圧Ｖｃに変換し、この変換した制御電圧Ｖｃを電圧制御発振器２４に供給する。
【００３５】
次に、図３に示すループフィルタ２３のコンデンサ２３１の容量値、ループフィルタ２３の抵抗２３１の抵抗値、およびチャージポンプ回路２２の電流値の求め方について説明する。
図２に示すＰＬＬ回路１４において、その応答特性に係る自然角周波数ωｎおよびダンピングファクタζは、次の（１）（２）式で示される。
【００３６】
ωｎ＝√〔（Ｋｖ×２π×Ｉｃ）／（Ｎ×２π×Ｃ）〕・・・（１）
ζ＝（Ｒ×Ｃ×ωｎ）／２                          ・・・（２）
ここで、（１）式において、Ｋｖは電圧制御発振器２４の電圧利得、Ｉｃはチャージポンプ回路２２の電流値、Ｎは分周回路２５の分周比１／Ｎに係る数値、Ｃはループフィルタ２３のコンデンサ２３２の容量値である。また、（２）式において、Ｒはループフィルタ２３の抵抗２３１の抵抗値である。
【００３７】
（１）式をＣについて解くと以下の（３）式を得ることができ、（２）式をＲについて解くと以下の（４）式を得ることができる。
Ｃ＝（Ｋｖ×Ｉｃ）／（Ｎ×ωｎ２  ）・・・（３）
Ｒ＝２ζ／（Ｃ×ωｎ）            ・・・（４）
（４）式に（３）式と代入すると、次の（５）式を得ることができる。
【００３８】
Ｒ＝（２ζ×Ｎ×ωｎ）／（Ｋｖ×Ｉｃ）・・・（５）
さらに、図２に示すＰＬＬ回路１４において、ユニットゲインＧは次の（６）式に示すようになる。
Ｇ＝（２×ζ×ωｎ）／２π・・・（６）
そして、（６）式を（２）式および（３）式を用いて整理すると、次の（７）式を得ることができる。
【００３９】
Ｇ＝（Ｒ×Ｉｃ×Ｋｖ）／（２π×Ｎ）・・・（７）
（７）式をＩｃについて解くと、次の（８）式を得ることができる。
Ｉｃ＝（２π×Ｎ×Ｇ）／（Ｒ×Ｋｖ）・・・（８）
ここで、この実施形態では、ＰＬＬ回路１４において、自然角周波数ωｎを３〔ＫＨｚ〕〜１０〔ＫＨｚ〕の範囲で設定し、ダンピングファクタζを０．０１以下に設定するようにした。また、分周回路２５の分周比１／Ｎに係る数値Ｎは、上記のように１００〜２００００の範囲で設定する。さらに、電圧制御発振器２４の電圧利得Ｋｖは任意の値を設定するようにした。
【００４０】
このような条件の下で、ループフィルタ２３のコンデンサ２３１の容量値Ｃは（３）式で求めることができ、その容量値Ｃは小さくできる。そこで、コンデンサ２３１の容量値Ｃとして、３００〔ｐＦ〕〜１０００〔ｐＦ〕の範囲に設定するようにした。
また、コンデンサ２３１の容量値Ｃが求まれば、（４）式でループフィルタ２３の抵抗２３２の抵抗値を求めることができる。そこで、その抵抗２３２の抵抗値として、０．１〔ｋΩ〕〜１０〔ｋΩ〕の範囲に設定するようにした。
【００４１】
さらに、ループフィルタ２３の抵抗２３２の抵抗値が求まれば、（８）式でチャージポンプ回路２２の電流値Ｉｃを求めることができる。そこで、チャージポンプ回路２２の電流値Ｉｃとして、０．５〔μＡ〕〜３〔μＡ〕の範囲に設定するようにした。
以上説明したように、この実施形態では、基本クロック信号発生回路１１の発生する基本クロック信号Ｓ１を、タイムベース処理回路１２とＰＬＬ回路１４とにそれぞれ供給するようにした。このため、この実施形態によれば、従来必要であった基本周波数発振回路（図６参照）を省略できるので、無駄な消費電流を大幅に低減できる。
【００４２】
また、この実施形態では、ＰＬＬ回路１４の自然角周波数ωｎを３〔ＫＨｚ〕〜１０〔ＫＨｚ〕の範囲で設定し、そのダンピングファクタζを０．０１以下に設定するようにしたので、ＰＬＬ回路の応答特性を緩慢にすることができる。この結果、ＰＬＬ回路１４から出力される高速なクロック信号について、例えば図５に示すようにジッタ特性を大幅に改善でき、クロック信号Ｓ３で信号処理を行う際の誤動作を防止できる。
【００４３】
図５は、図４の場合と同様に、基本クロック信号発生回路１１からの基本クロック信号Ｓ１の周波数を３２〔ＫＨｚ〕、その基本クロック信号Ｓ１のＰＬＬ回路１４での逓倍数Ｎを約１５０００、クロック信号Ｓ３の周波数を５００〔ＭＨｚ〕とした場合であり、そのクロック信号Ｓ３には３０〔μｓ〕おきに数〔ｎｓ〕のジッタが発生する。
しかし、そのジッタは、クロック信号Ｓ３の半周期が１〔ｎｓ〕で数１００〔ｐｓ〕となり、図４の場合と比べて大幅に減少できる。このため、この実施形態では、そのクロック信号Ｓ３を駆動信号として動作する高速信号処理回路１５は、そのジッタによる誤動作を防止できる。
【００４４】
さらに、この実施形態によれば、ＰＬＬ回路１４を構成するループフィルタ１３のコンデンサ２３２をＭＯＳトランジスタのゲート容量で構成するようにした。このため、外付けのコンデンサが不要となり、部品点数を減らしてコストダウンが図れるとともに、従来のような外付けのコンデンサの使用に伴う特性の悪化を防止できる。
また、この実施形態によれば、ＰＬＬ回路の全体を集積回路化できるので、ＰＬＬループの動作が外部雑音などによる悪影響を受けにくくなって、その動作の信頼性を向上することができる。
【００４５】
なお、上記の実施形態では、図１に示すように、基準クロック信号発生回路１１を備えたものとして説明した。しかし、本発明は、その基準クロック信号発生回路１１を備えない場合であっても良い。この場合には、タイムベース処理回路１２とＰＬＬ回路１４とは、基準クロック信号発生回路１１の発生する基準クロック信号Ｓ１に相当する入力信号を外部からもらうことになる。
【００４６】
次に、この実施形態に係る半導体集積装置は、携帯電話、液晶表示器、腕時計などのＡＳＩＣ（特定用途向けＩＣ）として適用できるので、その適用例について説明する。
まず、携帯電話に適用する場合には、図１に示す高速信号処理回路１５は、携帯電話のロジック回路とカメラ駆動回路として構成する。そして、ＰＬＬ回路１４からのクロック信号Ｓ３（５０ＭＨｚ）でロジック回路とカメラ駆動回路を駆動させるが、その駆動が必要ない場合には、ＰＬＬ回路１４の動作を停止させるとともに、そのロジック回路のみ基準クロック信号発生回路１１からの基準クロック信号Ｓ１（３２ｋＨｚ）を用いて動作させるようにする。
【００４７】
なお、携帯電話に適用する場合には、ＰＬＬ回路１４はその入力クロック（入力信号）を外部からもらうようにしても良い。
次に、液晶表示器に適用する場合には、図１に示す高速信号処理回路１５は、その液晶表示器の表示駆動回路として構成する。そして、ＰＬＬ回路１４からのクロック信号Ｓ３でその表示駆動回路を駆動させるが、液晶表示器の表示サイズに応じてＰＬＬ回路１４で発生するクロック信号Ｓ３を変えるようにする。これにより、その表示サイズに応じてクロック信号Ｓ３で見やすい表示を実現できる。
【００４８】
さらに、腕時計に適用する場合には、図１に示す高速信号処理回路１５は、各種のデータを高速処理するデータ処理回路として構成する。そして、ＰＬＬ回路１４からのクロック信号Ｓ３でそのデータ処理回路を駆動させるが、その処理の終了後には、ＰＬＬ回路１４の動作を停止せるとともに、そのデータ処理回路を低パワーモードに変更する。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施形態の構成を示すブロック図である。
【図２】図１に示すＰＬＬ回路の具体的な構成を示すブロック図である。
【図３】図２に示すチャージポンプ回路およびループフィルタの具体的な構成を示す回路図である。
【図４】本発明を実現する際に問題となるジッタ特性を示す特性図である。
【図５】本発明によるジッタ特性の改善例を示す特性図である。
【図６】従来装置の一例を示すブロック図である。
【符号の説明】
【００５０】
１１・・・基準クロック信号発生回路、１２・・・タイムベース処理回路、１４・・・ＰＬＬ回路、１５・・・高速信号処理回路、２１・・・位相比較器、２２・・・チャージポンプ回路、２３・・・ループフィルタ、２４・・・電圧制御発振器、２５・・分周回路、２２１、２２４・・・ＭＯＳトランジスタ、２２２、２２３・・・定電流回路、２３１・・・抵抗、２３２・・・コンデンサ。
【図１】
2005165413.tif 000003
【図２】
2005165413.tif 000004
【図３】
2005165413.tif 000005
【図４】
2005165413.tif 000006
【図５】
2005165413.tif 000007
【図６】
2005165413.tif 000008