(57)【要約】    【課題】  バイアとソース及びドレン領域との接合部における接触抵抗値を、所望する定量的な範囲に維持する。    【解決手段】  本発明のマイクロ電子装置100は、基板110上に配置される絶縁体120と、絶縁体120上に配置され、この絶縁体120に対向して第一の面134がある厚さT1を有し、この厚さT1の少なくとも一部分に達する側壁を備えた半導体機構130と、第一の面130の少なくとも一部分上に延びる第一部材144を有すると共に、側壁138の少なくとも一部分に達する第二部材148を有する接触層140とを備える。    【選択図】    図１
2005197626.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配置される絶縁体と、
前記絶縁体上に配置され、前記絶縁体に対向して第一の面がある厚さを有し、この厚さの少なくとも一部分に達する側壁を備えた半導体機構と、
前記第一の面の少なくとも一部分上に延びる第一部材を有すると共に、前記側壁の少なくとも一部分に達する第二部材を有する接触層と、
から構成されることを特徴とするマイクロ電子装置。
【請求項２】
前記半導体機構の一部分が、前記絶縁体と前記接触層の第二部材との間に介在することを特徴とする請求項１記載のマイクロ電子装置。
【請求項３】
前記第二部材に接続され、前記絶縁体の一部分と前記半導体機構の一部分との間に介在する第三部材を、前記接触層が備えていることを特徴とする請求項１記載のマイクロ電子装置。
【請求項４】
前記接触層が、金属，金属珪素化合物，コバルト珪素化合物，ニッケル珪素化合物，窒化金属，酸化金属の内の何れか一つから構成されることを特徴とする請求項１記載のマイクロ電子装置。
【請求項５】
前記半導体機構が、シリコン，シリコンおよびゲルマニウム，シリコンおよび炭素，シリコンおよびゲルマニウムおよび炭素の内の何れか一つから構成されることを特徴とする請求項１記載の装置。
【請求項６】
前記絶縁体が、酸化物，窒化シリコン，酸窒化シリコン、高いK（誘電率）を有する誘電体材料，埋め込み酸素層の内の何れか一つから構成されることを特徴とする請求項１に記載のマイクロ電子装置。
【請求項７】
前記基板が、半導体層とバルク基板との間に介在する絶縁層を有するシリコン・オン・インシュレータ（SOI）であり、前記絶縁体はこの絶縁層として定義されると共に、前記半導体機構は前記半導体層として定義されるものであることを特徴とする請求項１記載のマイクロ電子装置。
【請求項８】
基板上に配置される絶縁体と、
前記絶縁体上に配置されるゲートと、
前記ゲートと対向する側にあって、前記絶縁体上にある厚さを有し、各々が前記絶縁体に対向して第一の面を有すると共に、前記ゲートから末端にあって、前記厚さの少なくとも一部分に達する側壁を有するソース及びドレン領域と、
対応する第一の面の少なくとも一部分上に延びる第一部材を有すると共に、対応する側壁の少なくとも一部分に達する第二部材とを各々有するソース及びドレン接触部と、
から構成されることを特徴とするトランジスタ装置。
【請求項９】
前記ソース及びドレン領域の内の少なくとも一つの領域の一部分が、前記該絶縁体と、前記ソース及びドレン接触部の内の対応する一つの接触部の第二部材との間に介在することを特徴とする請求項８記載のトランジスタ装置。
【請求項１０】
対応する第二部材に接続され、前記絶縁体の一部分と前記ソース及びドレン領域の内の対応する一つの領域の一部分との間に介在する第三部材を、前記ソース及びドレン接触部の内の少なくとも一つの接触部が備えていることを特徴とする請求項８記載のトランジスタ装置。
【請求項１１】
前記ソース及びドレン接触部のうちの少なくとも一つの接触部が、金属，金属珪素化合物，コバルト珪素化合物，ニッケル珪素化合物，窒化金属，酸化金属の内の何れか一つから構成されることを特徴とする請求項８記載のトランジスタ装置。
【請求項１２】
前記ソース及びドレン領域のうちの少なくとも一つの領域が、シリコン，シリコンおよびゲルマニウム，シリコンおよび炭素，シリコンおよびゲルマニウムおよび炭素の内の何れか一つから構成されることを特徴とする請求項８記載のトランジスタ装置。
【請求項１３】
前記絶縁体が、酸化物，窒化シリコン，酸窒化シリコン、高いK（誘電率）を有する誘電体材料，埋め込み酸素層の内の何れか一つから構成されることを特徴とする請求項８記載のトランジスタ装置。
【請求項１４】
基板上で絶縁体を形成し、
前記絶縁体上にある厚さを有し、該絶縁体に対向する第一の面と前記厚さの少なくとも一部分に達する側壁とを備えた半導体機構を形成し、
前記第一の面の少なくとも一部分上に延びる第一部材を有すると共に、前記側壁の少なくとも一部分に達する第二部材を有する接触層を形成することを特徴とするマイクロ電子装置の製造方法。
【請求項１５】
前記半導体機構の一部分が、前記絶縁体と前記接触層の第二部材との間に介在することを特徴とする請求項１４記載のマイクロ電子装置の製造方法。
【請求項１６】
前記第二部材に接続され、前記絶縁体の一部分と前記半導体機構の一部分との間に介在する第三部材を、前記接触層が備えていることを特徴とする請求項１４記載のマイクロ電子装置の製造方法。
【請求項１７】
基板上に配置される絶縁体と、複数のマイクロ電子装置とからなり、
前記マイクロ電子装置の各々は、
前記絶縁体上にある厚さを有し、該絶縁体に対向する第一の面と前記厚さの少なくとも一部分に達する側壁とを備えた半導体機構と、
前記第一の面の少なくとも一部分上に延びる第一部材を有すると共に、前記側壁の少なくとも一部分に達する第二部材を有する接触層とを備えており、
さらに前記複数のマイクロ電子装置上に配置される複数の誘電体層と、
複数の誘電体層の内のいくつかの誘電体層を貫通する複数の相互接続体とを備え、
前記複数の相互接続体の少なくとも一つが、前記複数のマイクロ電子装置のいくつかを相互連結するものであることを特徴とする集積回路装置。
【請求項１８】
各々の前記半導体機構の一部分が、前記絶縁体と対応する前記接触層の第二部材との間に介在することを特徴とする請求項１７記載の集積回路装置。
【請求項１９】
対応する第二部材に接続され、前記絶縁体の一部分と対応するマイクロ電子装置の一部分との間に介在する第三部材を、いくつかの前記接触層が備えていることを特徴とする請求項１７記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的にマイクロ電子装置に関し、より特別には、多数側面を持つソース／ドレン珪素化合物又は他の接触部を有するマイクロ電子装置及びその製造方法と、この装置を組み込んだ集積回路に関するものである。
【背景技術】
【０００２】
トランジスタ及び他の半導体装置は、ゲート層に対向する側にソース及びドレンの各領域を有している。例えば特許文献１には、基板上に絶縁体となるBOX(埋め込み酸化膜)を配置し、このBOX上にソース／ドレン珪素化合物となる単結晶シリコン層を形成すると共に、該単結晶シリコン層の表面を跨ぐようにしてゲートパターンを位置させた半導体装置が開示されている。そして、バイア（Via）或いは他の相互接続体は、トランジスタ上の一つ以上の誘電体層を貫通しており、これによりソース及びドレンの領域を接触させてトランジスタどうしを接続している。従来、バイアが接触しているソース及びドレン領域の範囲には珪素化合物層を備えており、これによりバイアとソース及びドレン領域との間の抵抗を減少させている。
【特許文献１】特開平１０−２４２４７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、装置の小型化が進行するに連れて、ソース及びドレン領域と珪素化合物との接触は次第に薄くなっている。この結果、バイアとソース及びドレン領域との接合部における接触抵抗値を、所望する定量的な範囲に維持することが益々困難になっている。
【０００４】
さらに、内部接続構造の中間誘電体層を貫通するバイアや他の相互接続体の直径によっても、装置の小形化が制限される。すなわち、能動素子の形状寸法はさらに縮小されるが、この接合部における接触抵抗を減少させて十分なオーム接触を提供するためには、バイアが接触するソースとドレンの各領域に対して最小接触面積が維持されなければならない。
【０００５】
従って、本技術で要求されるものは、上記に検討した問題点の解決に当たる装置とその製造方法であり、装置の小型化を図りつつも、相互接続体と半導体機構又はソース及びドレン領域との接合部における接触抵抗値を、所望する定量的な範囲に維持することが可能なマイクロ電子装置及びその製造方法，トランジスタ装置，並びに集積回路装置を提供することをその目的とする。
【課題を解決するための手段】
【０００６】
本発明のマイクロ電子装置は、基板上に配置される絶縁体と、前記絶縁体上に配置され、前記絶縁体に対向して第一の面がある厚さを有し、この厚さの少なくとも一部分に達する側壁を備えた半導体機構と、前記第一の面の少なくとも一部分上に延びる第一部材を有すると共に、前記側壁の少なくとも一部分に達する第二部材を有する接触層と、から構成される。
【０００７】
また、本発明のトランジスタ装置は、基板上に配置される絶縁体と、前記絶縁体上に配置されるゲートと、前記ゲートと対向する側にあって、前記絶縁体上にある厚さを有し、各々が前記絶縁体に対向して第一の面を有すると共に、前記ゲートから末端にあって、前記厚さの少なくとも一部分に達する側壁を有するソース及びドレン領域と、対応する第一の面の少なくとも一部分上に延びる第一部材を有すると共に、対応する側壁の少なくとも一部分に達する第二部材とを各々有するソース及びドレン接触部と、から構成される。
【０００８】
また、本発明におけるマイクロ電子装置の製造方法は、基板上で絶縁体を形成し、前記絶縁体上にある厚さを有し、該絶縁体に対向する第一の面と前記厚さの少なくとも一部分に達する側壁とを備えた半導体機構を形成し、前記第一の面の少なくとも一部分上に延びる第一部材を有すると共に、前記側壁の少なくとも一部分に達する第二部材を有する接触層を形成することにある。
【０００９】
さらに、本発明の集積回路装置は、基板上に配置される絶縁体と、複数のマイクロ電子装置とからなり、前記マイクロ電子装置の各々は、前記絶縁体上にある厚さを有し、該絶縁体に対向する第一の面と前記厚さの少なくとも一部分に達する側壁とを備えた半導体機構と、前記第一の面の少なくとも一部分上に延びる第一部材を有すると共に、前記側壁の少なくとも一部分に達する第二部材を有する接触層とを備えており、さらに前記複数のマイクロ電子装置上に配置される複数の誘電体層と、複数の誘電体層の内のいくつかの誘電体層を貫通する複数の相互接続体とを備え、前記複数の相互接続体の少なくとも一つが、前記複数のマイクロ電子装置のいくつかを相互連結するものであることを特徴とする。
【００１０】
上記構成及び方法により、側壁の少なくとも一部分に達する第二部材が接触層若しくはソース及びドレン接触部にあることによって、バイアなどの相互接続体と、半導体機構若しくはソース及びドレン領域との接触面積が確保される。
【発明の効果】
【００１１】
本発明によれば、装置の小型化を図りつつも、相互接続体と半導体機構又はソース及びドレン領域との接合部における接触抵抗値を、所望する定量的な範囲に維持することが可能なマイクロ電子装置及びその製造方法，トランジスタ装置，並びに集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下の説明により、種々の実施例における様々の特徴を実施するために、多くの異なった実施例が提供されることが理解されよう。本発明を平易にするために、部品と配置に関する特別な例を以下に説明する。これらは、勿論、単なる例であり、それに限定する意図はない。さらに本説明では、様々な例において、参照番号及び／又は文字が繰り返して使用される。この繰り返しの使用は、平易に明快にすることが目的であり、説明する様々な実施例、及び／又は検討される構成間の関係をそれ自身で決定するものではない。加えて、以下の説明における第一の特徴又は第二の特徴の構成は、第一の特徴と第二の特徴が直接関係を形成する実施例を含み、もう一つの特徴が、第一の特徴と第二の特徴が直接関係しないように、第一の特徴と第二の特徴に介在して形成される。
【００１３】
図１は、本発明により構成されるマイクロ電子装置100の一実施例のおける断面図である。マイクロ電子装置100は、基板110と、この基板110上に配置される絶縁体120と、絶縁体120上に配置される半導体機構130と、半導体機構130上に配置される接触層140とを有する。
【００１４】
基板110は、単体の半導体（結晶シリコン、多結晶シリコン、非晶質シリコン、及びゲルマニウムのような）や、化合物半導体（炭化シリコンや、ガリウム砒素のような）、合金半導体（シリコン・ゲルマニウム、ガリウム砒素リン、アルミニウム・インジウム砒素、アルミニウム・ガリウム砒素、及びガリウム・インジウム・リンのような）や、これらを組み合わせたもの、及び／又はその他の材料から成る。基板110は、また、シリコン・オン・インシュレータ（SOI）（silicon-on-insulator）基板、サファイア上シリコン（SOS）基板、或いは薄膜トランジスタ（TFT）のような絶縁体上の半導体材料から構成される。一つの実施例において、基板110はドープされたエピタキシャル層を備えてもよい。さらに基板110は、多重シリコン構造或いは多重層化合物半導体構造を備えていてもよい。
【００１５】
絶縁体120は、基板110がSOI基板である実施例において、基板110の絶縁層をなすものとしてもよい。またもう一つの実施例では、絶縁体120は、基板110の実質的な部分に沿って延びていてもよい（ウエハ・ボンディングの場合のように）。絶縁体120は、注入酸素による剥離（SIMOX）若しくはウエハ・ボンディングにより形成される酸化層のように、埋込み酸化膜（BOX）であってもよい。SIMOX技術は、シリコン表面下に最高濃度値が存在するような、シリコン・ウエハへの高濃度酸素イオンのイオン注入法を基礎としている。イオン注入後、このウエハは、高温度アニールに曝され（できる限り約1,150℃〜約1,400℃の温度範囲で）、化学量的にほぼ連続したシリコン酸化物の層が形成される。このようなBOX層が、ウエハの上部と下部を電気的に絶縁してもよい。BOX層の厚さは、例えば約50nm〜約500nmの範囲である。BOX上の単結晶シリコン層の厚さは、例えば約20nm〜約500nmの範囲である。
【００１６】
ウエハ・ボンディングは、鏡面仕上げされた平坦で洗浄されたウエハを使用することがある。二枚のウエハ（例えば、一枚は熱処理酸化されたシリコン・ウエハで、もう一枚はベア・シリコン・ウエハである）が接触する場合、ファン・デル・ワールス力により局部的に互いに引き寄せられ、互いに結合する。ボンディング処理は、この一対のウエハに軽微な圧力を局部的に加えることにより開始され、この結合した領域は、数秒の内に、ウエハ領域の大部分に横方向に広がる。室温で行われた結合は比較的弱くなることがあるので、室温で結合された一対のウエハは、結合界面を強化するために熱処理に曝されてもよい。結合後、シリコンの大部分は、シリコン・ウエハから取り除かれ、シリコンの薄膜が残る。IC装置は、このようにして残存した薄いシリコン層に埋め込まれ、残存した薄いシリコン層は、結合したウエハの界面に在る酸化物上に存在することになる。
【００１７】
さらに絶縁体120は、熱処理酸化法、原子層成長法（ALD）、化学的気相成長法（CVD）、物理的気相成長法（PVD）、及び／又はその他の処理法により、基板110上に形成されてもよく、絶縁体120を所望の厚さにするのに、CMP（化学的機械的研磨）及び／又はその他の方法を使用してもよい。さらに、本説明の範囲によって限定されるものではないが、この絶縁体120は、酸化物、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、二酸化ハフニウム−アルミナ（HfO2−Al2O3）合金、これら材料の組み合わせ、及び／又はその他の材料で構成される。この絶縁体120の厚さは、約５オングストローム〜約100オングストロームの範囲であってもよい。
【００１８】
半導体機構130は、基板110がSOI基板である実施例の場合に、基板110のシリコン或いはその他の半導体層で規定されてもよい。半導体機構130は、ALD，CVD，PVD，金属誘導横方向結晶化法（MILC），epi（エピタキシャル），及び／又はその他の処理法により絶縁体120上に半導体層を蒸着させることで形成してもよく、半導体層を所望の厚さにするのに、CMP及び／又はその他の方法を使用してもよい。この半導体層は、半導体機構130を形成するのに、ウエット・エッチング及び／又はドライ・エッチングのようなものでパターン化されてもよい。基板110がバルク半導体基板であり、絶縁体120が基板110に注入された埋込み酸化層である実施例の場合、半導体機構130は、埋込み酸化層上の基板110の部分を、半導体機構130として定義してもよく、この部分を貫通して酸化物が注入され埋込み酸化層が形成される。
【００１９】
半導体機構130は、シリコン，シリコンとゲルマニウム，シリコンとカーバイド（炭化物），シリコンと炭素，シリコンとゲルマニウムとカーバイド，シリコンとゲルマニウムと炭素，及び／又はその他の材料から形成されてもよく、また絶縁体120上に約400オングストローム以上の厚さT1を有していてもよい。一つの実施例において、厚さT1は、約100オングストローム以上であってもよい。さらに半導体機構130は、絶縁体120に対向する第一の面134と、厚さT1の少なくとも一部分に達する側壁138を有している。図１に示す実施例においては、側壁138は、実質的に厚さT1に及んでいる。一つの実施例において、半導体機構130は、金属酸化半導体電界効果型トランジスタ（MOSFET）或いは別な型のトランジスタのソース／ドレン領域である。従って、半導体機構130は、ｐ型不純物（ボロンのような）及び／又はｎ型不純物（リンのような）でドープされてもよい。
【００２０】
接触層140は、半導体機構130をなす第一の面134の少なくとも一部分上に延びる第一部材144を有している。接触層140は、また半導体機構130の側壁138の少なくとも一部分に及ぶ第二部材148を有している。図１に示す実施例においては、第二部材148は、ほとんど側壁138に及んでおり、第一の部材144と絶縁体120との間で実質的に中断されず連続的に延びている。接触層140は、金属，金属珪素化合物，窒化金属，酸化金属，コバルト珪素化合物，ニッケル珪素化合物，これらの材料の組み合わせ，及び／又は、その他の材料から構成され、ALD，CVD，PVD，PECVD，サリシデーション（salicidation），及び／又はその他の処理法によって形成してもよい。一つの実施例においては、接触層140は、約400オングストローム以下の厚さを有する。
【００２１】
図２を参照すると、ここには参照番号200で表した図1のマイクロ電子装置100の、もう一つの実施例における断面図が示されている。マイクロ電子装置200は、半導体機構230と共に、第一部材244及び第二部材248を有する接触層240を備えているが、その構成と製造法は図１に示す半導体機構130及び接触層140とほとんど同様である。しかしながら、図1に示す実施例とは異なり、第二部材248は半導体機構230の厚さT1にまでは達していない。その一方で、第二部材248は、半導体機構230の一部分235により絶縁体120から隔絶されている。一つの実施例においては、半導体機構230の一部分235の厚さT2は、約50オングストローム以上である。この厚さT2は、また、約100オングストローム以下でも良い。
【００２２】
図３を参照すると、ここには参照番号300で表した図1のマイクロ電子装置100の、もう一つの実施例における断面図が示されている。マイクロ電子装置300は、半導体機構330と共に、第一部材344及び第二部材348を有する接触層340を備えているが、その構成と製造法は図１に示す半導体機構130と接触層140とほとんど同様である。しかしながら、ここでの接触層340は、絶縁体120の一部分と半導体機構330の一部分とに割り込んで介在する第三部材349をさらに有する。一つの実施例においては、接触層340の第三部材349は、約10オングストローム以上の厚さT3を有する。
【００２３】
図４ａを参照すると、ここには本発明の特徴による製造過程の中間段階におけるマイクロ電子装置300の一実施例における断面図が示されている。図４ａには、半導体層404が、基板110及び絶縁体120上に形成されている。半導体層404は、SIMOXの使用によりBOX層で隔絶されたシリコンの一部分であってもよい。半導体層404は、ALD，CVD，PVD，epi，MILC，及び／又はその他の処理により、出来る限り約100オングストローム〜約2500オングストロームの範囲の厚さに形成される。
【００２４】
図４ｂと図４ｃを参照すると、ここには図４ａに示すマイクロ電子装置300の次の製造段階における断面図が示されている。図４ｂと図４ｃでは、半導体層404の一部分が除去されて、半導体機構330が形成される。例えば、一回以上のドライ・エッチングとウエット・エッチングの双方又は一方の処理を行なうことで、半導体層404をパターン化して、半導体機構330を形成してもよい。一つの実施例においては、一回以上のエッチング処理により、絶縁体120と半導体機構330の間を切り取り、空隙406を形成してもよい。例えば、この空隙406は、エッチングの反応程度が多方向に著しい等方性エッチングにより形成してもよい。このようなエッチングは、図４ｂに示すように、絶縁体120と半導体層404とをアンダーカットするか、或いは図４ｃに示すように、絶縁体120はアンダーカットするが、半導体層404はアンダーカットしないようにしてもよい。
【００２５】
すなわち、図４ｂに示すように、空隙406は、絶縁体120と半導体層404にある凹部を構成するか、さもなければ図４ｃに示すように、絶縁体120には凹部があるものの、半導体層404には凹部がないように構成してもよい。図４ｂに示すように、空隙406が絶縁体120と半導体層404の双方において凹部を有する実施例においては、空隙406を形成するエッチングが、仮に半導体層404よりも絶縁体120に対して多少とも選択的に行われる場合は、空隙406が絶縁体120と半導体層404との間の接合部の中心にある必要は無い。
【００２６】
一つの実施例においては、空隙406の幅W1は、約10オングストローム〜約1,000オングストロームの範囲である。空隙406の幅W1は、図３に示すように、接触層の第三部材349の厚さとほぼ同じであっても良い。
【００２７】
図４ｄを参照すると、ここには図４ｂ及び／又は図４ｃに示された半導体装置300の次の製造段階における断面図が示されている。図４ｄには、接触層340が、空隙406を含めるようにして、半導体装置300上に形成される。接触層340は、ALD，CVD，PVD，サリシデーション，及び／又はその他の処理のような、接触材料を一括して蒸着する方法により形成してもよい。接触材料の蒸着法は、空隙406がほとんど充填されるように、等方性処理により行われてもよい。その後で接触層340を規定するために、接触材料はエッチング若しくはパターン化されてもよい。上述のごとく、接触層340は、第一部材344と、第二部材348と、第三部材349を有している。
【００２８】
以上に説明したように、半導体機構130，230，330と接触層140，240，340の接触部間における接触面積は、半導体機構130，230，330に側壁138を設け、これに対応して接触層140，240，340に第一部材144，244，344と第二部材148，248，348、および場合によっては第三部材349を設けることにより、その調整が可能となり、接触抵抗の自由な調整が可能となる。すなわち、図１においては半導体機構130の厚さT1に第二部材148が達することで、半導体機構130との接触面積を確保し、図２においては半導体機構230の一部分235の厚さT2を加減することにより、接触面積が加減され、またさらにそれ以上の接触面積が必要とされる場合は、図３に示すように、第三部材349が半導体機構330の一部分と絶縁層120の一部分との間に食い込み、接触面積の更なる増大が図れる。こうして、本発明の課題である所望する接触抵抗値の確保が実現される。以下に、その具体的な装置に対する実施例を説明する。
【００２９】
図５を参照すると、ここには本発明の特徴により構成されたマイクロ電子装置500の一実施例の斜視図が示されている。本実施例において、マイクロ電子装置500はFinFETである。勿論、本発明の特徴は、単一ゲート・トランジスタ，二重ゲート・トランジスタ，三重ゲート・トランジスタ，及びその他の多重ゲート・トランジスタを含むあらゆる型のトランジスタに対しても、適用可能及び／又は容易に適合可能であり、センサー・セル、メモリ・セル、ロジック・セル等を含む無数の応用に使用されてもよい。
【００３０】
マイクロ電子装置500は、基板510上に形成されるか、若しくは基板510と一体に形成される絶縁体520を有している。またマイクロ電子装置500は、第一の半導体機構530aと第二の半導体機構530bをも有している。一つの実施例においては、半導体機構530a、530bは、ソース／ドレンの各領域である。第一の半導体機構530aと第二の半導体機構530bは、第三の半導体機構530cによって接続されている。例えば、第三の半導体機構530cは、チャンネル領域であり、出来れば、第一の半導体機構530a及び第二の半導体機構530bとは反対のドーパント型であるのが良い。
【００３１】
マイクロ電子装置500は、さらに半導体機構530a，530b上のそれぞれに対応して、第一の接触部540aと第二の接触部540bとを有する。この第一の接触部540aと第二の接触部540bは、図１に示された接触層140とその構成及び製造法がほとんど同じで良い。例えば、第一の接触部540aは、第一部材544aと第二部材548aを有し、第一部材544aは、少なくとも第一の半導体機構530aの表面535aの一部分上に広がっており、第二部材548aは、少なくとも第一の半導体機構530aの側壁538aの一部分に達していてもよい。図５に示す実施例では、第一の接触部540aの第二部材548aが、第一の部材544aと絶縁体520の間にほとんど遮断されずに延びており、側壁538aに概ね達している。
【００３２】
マイクロ電子装置500は、第一の半導体機構530aと第二の半導体機構530bとの間に介在し、第三の半導体機構530cに跨るバイアス機構550を備えていてもよい。一つの実施例において、バイアス機構550は、トランジスタ・ゲートであってもよい。例えば、バイアス機構550は、ドープされたポリシリコン、及び／又は、Ｔｉ，Ｔａ，ＴｉＮ，ＴａＮ，ＮｉＳｉ，及びＣｏＳｉ等のその他の導電材料で構成される。本実施例に示すバイアス機構550は、第一の半導体機構530aと第二の半導体機構530bとの間の少なくとも一部分から延び、第一の接触部540aや第二の接触部540bとほとんど同じ第三の接触部540cにまで連続して広がって、そこで終端を形成している。さらに図５に示すように、バイアス機構550は、半導体機構530a〜530cから遠ざかる方向に延びるようにして、ボス状，ウエッジ状，フィン状若しくは別な形状の突出部555を有する。例えば、突出部555は、半導体機構530a〜530cの上面から高さH1に延びていてもよい。マイクロ電子装置500は、半導体機構530a〜530cの内の一つ以上から、バイアス機構550を介在させた誘電体層を含んでいてもよい。
【００３３】
図６を参照すると、ここには本発明の特徴により構成される集積回路装置600の一実施例における断面図が示されている。集積回路装置600は、上記のマイクロ電子装置の特徴を実施した場合の一例である。例えば、集積回路装置600は、基板630内若しくは基板630上に配置される複数のマイクロ電子装置610を有するが、一つ以上のマイクロ電子装置610は、図１〜３と図５に示すマイクロ電子装置100，200，300，500のなかの一つ以上に、夫々がほとんど同じである。マイクロ電子装置610は、基板630上又は基板630内に形成された一つ以上のマイクロ電子装置620に対し、相互接続及び／又は直接接続されてもよい。マイクロ電子装置620は、金属酸化半導体電界効果型トランジスタ（MOSFET），FinFET，及び／又は従来の半導体装置或いは将来開発される半導体装置から構成されてもよい。
【００３４】
集積回路装置600は、一つ以上の誘電体層650に沿って、及び／又は貫通して、複数のマイクロ電子装置610のいくつかにまで延びる相互接続体としての配線体640を有する。誘電体層650は、酸化シリコン、ブラック・ダイアモンド（登録商標）、及び／又はその他の材料から構成され、またCVD，ALD，PVD，スピン・オン・コーティング，及び／又はその他の処理法で形成してもよい。誘電体層650は、約2000オングストローム〜約15000オングストロームの範囲の厚さを有していてもよい。配線体640は、銅，タングステン，金，アルミニウム，カーボン・ナノチューブ，カーボン・フラーレン，耐熱金属，及び／又はその他の金属から構成され、CVD，ALD，PVD，及び／又はその他の処理法で形成してもよい。
【００３５】
以上のごとく、本発明は、一つの実施例において、基板上に位置する絶縁体、半導体機構そして接触層を有するマイクロ電子装置を導入するものである。半導体機構は、絶縁体上である厚さを有しおり、絶縁体と対向する第一の面と、その厚さの少なくとも一部分に達する側壁とを備えている。接触層は、第一の面の少なくとも一部分に延びる第一部材と、側壁の少なくとも一部分に達する第二部材とを有する。
【００３６】
トランジスタ装置もまた、本発明で導入される。一つの実施例において、トランジスタ装置は、基板上に位置する絶縁体と、絶縁体上に位置するゲートと、ゲートと対向する側にそれぞれあるソース及びドレンの各領域と、ソース及びドレンの接触部とを有する。ソース及びドレン領域は、絶縁体上にある厚さを有しており、このソース及びドレン領域の各々は、絶縁体に対向する第一の面と、ゲートから末端に存在し厚さの少なくとも一部分に達する側壁とを有している。ソース及びドレンの接触部は、それぞれ対応する第一の面の少なくとも一部分に伸びる第一部材と、対応する側壁の少なくとも一部分に達する第二部材とを有する。
【００３７】
さらに本発明は、集積回路装置を提供するものである。一つの実施例において、この集積回路装置は、基板上に位置する絶縁体と、複数のマイクロ電子装置と、マイクロ電子装置上に位置する複数の誘電体層と、複数の相互接続体とを備えている。各マイクロ電子装置は、（１）絶縁体上に厚さを有し、絶縁体に対向する第一の面と前記厚さの少なくとも一部分に達する側壁とを備えた半導体機構と、（２）第一の面の少なくとも一部分に延びる第一部材を有すると共に、側壁の少なくとも一部分に達する第二部材を有する接触層とを備えている。相互接続体は、誘電体層のいくつかを貫通し、誘電体層内において、少なくとも相互接続体の一つが、各マイクロ電子装置のいくつかを電気的に接続している。
【００３８】
上記においては、以上の詳細な説明を当業者がより良く理解できるように、数種の実施例における特徴の要点を説明したものである。当業者は、他の処理方法と構造を設計し或いは改善する基礎として、本発明を容易に利用可能であり、同様の目的を実行し、及び／又はここに紹介した実施例と同様な効果を達成できることを評価するであろう。当業者は、また、この発明と等価な構造が、本発明の精神と範囲をから逸脱しないことを実感し、本発明の精神と範囲をから逸脱せずに、種々の変更、代用、選択ができることを実感するであろう。
【図面の簡単な説明】
【００３９】
【図１】本発明の特徴により構築された、マイクロ電子装置の一実施例における断面図である。
【図２】本発明の特徴により構築された、マイクロ電子装置の別な実施例における断面図である。
【図３】本発明の特徴により構築された、マイクロ電子装置のさらに別な実施例における断面図である。
【図４ａ】本発明の特徴により構築された、マイクロ電子装置の製造方法を示した実施例における部分断面図である。
【図４ｂ】本発明の特徴により構築された、マイクロ電子装置の製造方法を示した実施例における部分断面図である。
【図４ｃ】本発明の特徴により構築された、マイクロ電子装置の製造方法を示した実施例における部分断面図である。
【図４ｄ】本発明の特徴により構築された、マイクロ電子装置の製造方法を示した実施例における部分断面図である。
【図５】本発明の特徴により構築された、マイクロ電子装置の別な実施例における斜視図である。
【図６】本発明の特徴により構築された、集積回路装置の一実施例における断面図である。
【符号の説明】
【００４０】
100，200，300，500，610，620  マイクロ電子装置
110，510，630  基板
120，520  絶縁体
130，230，330，530a，530b，530c  半導体機構
140，240，340，500  接触層
600  集積回路装置
640  配線体（相互接続体）
650  誘電体層
【図１】
2005197626.tif 000003
【図２】
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【図３】
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【図４ａ】
2005197626.tif 000006
【図４ｂ】
2005197626.tif 000007
【図４ｃ】
2005197626.tif 000008
【図４ｄ】
2005197626.tif 000009
【図５】
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【図６】
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