(57)【要約】【課題】  ダンピング抵抗、逆バイアス、フェライトビーズなどの部品を用いたり、外部から駆動能力の調整設定を行うことなく、出力バッファの出力信号波形におけるリンギングの有無を検知して、それに応じて駆動手段の駆動能力を変化させて、誤動作を防ぐ。【解決手段】  出力バッファ２０からの出力信号波形ｂの立ち上がりおよび立ち下り時にリンギングが発生した場合に、これを検出して、Ｈレベル側スルーレート制御装置１０ａおよびＬレベル側スルーレート制御装置１０ｂからの駆動信号によって、段階的にＨレベル側駆動手段２２ａのＰＭＯＳトランジスタ群、およびＬレベル側駆動手段２２ｂのＮＭＯＳトランジスタ群の駆動能力を減少させるように制御する。【選択図】  図２
2005229552.tif 000002
【特許請求の範囲】
【請求項１】
出力バッファの出力信号電圧波形の立ち上がり時のオーバーシュートおよび該出力信号電圧波形の立ち下がり時のアンダーシュートした各電圧の少なくともいずれかを検出する検出手段と、
該検出手段が該オーバーシュートまたはアンダーシュートを検出する毎に、該出力バッファの駆動手段の出力駆動能力を所定回数まで順次削減するように制御する出力駆動能力制御手段とを有するスルーレート制御装置。
【請求項２】
前記検出手段は、
基準電圧を発生させる基準電圧発生手段と、
該基準電圧と出力バッファの出力信号電圧を比較する比較手段とを有する請求項１に記載のスルーレート制御装置。
【請求項３】
前記出力駆動能力制御手段は、
前記検出手段または比較手段からの出力信号電圧に基づいて記憶情報を出力する記憶手段と、
該記憶手段から出力された記憶情報を出力部から出力する分配手段とを有する請求項１または２に記載のスルーレート制御装置。
【請求項４】
基準電圧を発生させる基準電圧発生手段と、
該基準電圧と出力バッファの出力信号電圧を比較する比較手段と、
該比較手段からの出力信号電圧に基づいて記憶情報を出力する記憶手段と、
該記憶手段から出力された記憶情報を出力部から出力する分配手段とを有するスルーレート制御装置。
【請求項５】
前記基準電圧発生手段は、電源電圧よりも所定電圧だけ高い電圧を前記基準電圧として発生する基準電圧発生器であり、
前記比較手段は、差分増幅器で構成され、正相入力端に前記出力バッファの出力端が接続され、逆相入力端に該基準電圧発生器の出力端が接続されて、該出力バッファの出力信号電圧が該基準電圧を上回ったときに出力信号電圧を出力する請求項２または４に記載のスルーレート制御装置。
【請求項６】
前記基準電圧発生手段は、接地電圧よりも所定電圧だけ低い電圧を前記基準電圧として発生する基準電圧発生器であり、
前記比較手段は、差分増幅器で構成され、正相入力端に該基準電圧発生器の出力端が接続され、逆相入力端に前記出力バッファの出力端が接続されて、該出力バッファの出力信号電圧が該基準電圧を下回ったときに出力信号電圧を出力する請求項２または４に記載のスルーレート制御装置。
【請求項７】
前記記憶手段はシフトレジスタで構成され、該シフトレジスタのクロック入力端に前記比較手段の出力信号電圧の出力端が接続され、該比較手段から該クロック入力端にハイレベル信号が入力される度にシフトした複数の記憶情報がそれぞれ、該シフトレジスタの複数の出力部からそれぞれ出力される請求項３〜６のいずれかに記載のスルーレート制御装置。
【請求項８】
前記シフトレジスタは、データ入力端に電源電圧の出力端が接続され、前記クロック入力毎に前記複数の記憶情報のシフト動作を行う請求項７に記載のスルーレート制御装置。
【請求項９】
前記分配手段はデマルチプレクサで構成され、入力信号電圧が所定レベルのときに、前記記憶手段から入力される複数の記憶情報をそれぞれ複数の出力部に複数の駆動信号としてそれぞれ出力する請求項３〜７のいずれかに記載のスルーレート制御装置。
【請求項１０】
請求項１〜９のいずれかに記載のスルーレート制御装置と、該スルーレート制御装置から出力される複数の駆動信号に基づいて出力信号電圧を出力する駆動手段とを有する出力バッファ。
【請求項１１】
前記駆動手段は複数の駆動用トランジスタである請求項１０に記載の出力バッファ。
【請求項１２】
入力信号電圧の立ち上がり時にハイレベル側駆動信号を出力可能とする請求項５に記載のスルーレート制御装置と、入力信号電圧の立ち下がり時にロウレベル側駆動信号を出力可能とする請求項６に記載のスルーレート制御装置と、該ハイレベル側駆動信号に基づいてハイレベル側出力信号電圧を出力するハイレベル側駆動手段と、該ロウレベル側駆動信号に基づいてロウレベル側出力信号電圧を出力するロウレベル側駆動手段とを有する出力バッファ。
【請求項１３】
前記ハイレベル側駆動手段およびロウレベル側駆動手段はそれぞれ複数の駆動用トランジスタである請求項１２に記載の出力バッファ。
【請求項１４】
前記ハイレベル側駆動手段は複数のＰＭＯＳトランジスタであり、前記ロウレベル側駆動手段は複数のＮＭＯＳトランジスタである請求項１３に記載の出力バッファ。
【請求項１５】
請求項１〜９のいずれかに記載のスルーレート制御装置の前段にプリバッファを更に有する請求項１０または１１に記載の出力バッファ。
【請求項１６】
請求項５に記載のスルーレート制御装置および請求項６に記載のスルーレート制御装置の前段にプリバッファを更に有する請求項１２〜１４のいずれかに記載の出力バッファ。
【請求項１７】
請求項１０〜１６のいずれかに記載の出力バッファを用いて情報処理を行う情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば半導体集積回路などに適用可能なスルーレート制御装置、このスルーレート制御装置を用いた出力バッファおよびこの出力バッファを用いた情報処理装置に関する。
【背景技術】
【０００２】
近年、半導体装置の動作速度の高速化および、半導体装置が搭載された機器の小型化に伴って、プリント基板配線の狭小化が時代の趨勢となっている。これに伴って、メモリおよびロジック（論理回路）などを備えた情報処理装置において、チップ内部のデータを外部に出力するために用いられる出力バッファについても、高速動作が求められている。
【０００３】
このような出力バッファに対する動作速度の高速化の要求に対応するために、一般的には、数百μｍオーダーサイズの大きなトランジスタを用いて出力段階の駆動能力を高めることによって、出力信号波形の立ち上がりおよび立下がり時間を短くする手法が用いられている。
【０００４】
しかしながら、この手法では、大きなトランジスタを用いることによる駆動能力の増大、寄生インダクタンス成分の増加、および製造時に設定された負荷条件と実際の使用時の負荷条件との相違などによって、出力信号波形にリンギングが発生し易い状況にあり、誤動作が生じるおそれが大きい。
【０００５】
例えば、図１１に示すように、入力信号波形ａに対して、出力バッファからの出力信号波形ｂとして２点鎖線で示すようなリンギングが重畳された出力信号波形ｂ（３）が出力された場合について考える。
【０００６】
このような出力信号波形ｂ（３）をコンピュータのＣＰＵ（中央演算処理装置）で読み込む場合、時刻ｔ１では、出力信号波形ｂ（３）は、本来、Ｈレベルであるが、出力信号波形ｂ（３）を読み込んだＣＰＵはＬレベルの電圧範囲内であると誤認するという事態が生じる。
【０００７】
時刻ｔ２では出力信号波形ｂ（３）は、本来、Ｌレベルであるが、出力信号波形ｂ（３）を読み込んだＣＰＵはＨレベルの電圧範囲内であると誤認するという事態も生じ得る。この結果、ＣＰＵは信号読み込みに失敗して暴走することになってしまう。
【０００８】
また、このようなリンギングが重畳された出力信号波形ｂ（３）が他のロジック（論理回路）に入力される場合でも、同様の理由により、ロジック出力にグリッチが発生するなど、誤動作を引き起こすことになる。
【０００９】
さらに、このリンギングは高周波成分を多く含むため、ＥＭＩ（Ｅｌｅｃｔｒｏ  Ｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ；不要輻射）の原因となり、周辺の他の回路のみならず、他の機器にまでも誤動作を引き起こす場合がある。
【００１０】
このようなリンギングの問題を解決するために、従来、信号伝送路（以下、単に伝送路という）に信号のリンギングを抑制するように設計されたダンピング抵抗を直列に挿入したり、逆バイアスのダイオード、または逆バイアスのダイオードと抵抗とによって伝送路を電源電位または接地電位にクランプしたり、さらに伝送路をフェライトビーズ内に通したりするなどの各種手法が採られている。
【００１１】
また、上述の問題を解決するために、特許文献１には、図１２に示すような出力バッファが開示されている。以下に、図１２を用いて、特許文献１に開示されている従来の出力バッファについて説明する。
【００１２】
図１２に示すように、従来の出力バッファ５０は、入力信号の立ち上がりに対応して複数のパルス信号を出力するイネーブル（Ｅｎａｂｌｅ）期間調整回路５１と、イネーブル期間調整回路５１から出力される駆動パルス信号に対応して機能する複数の出力ＰＭＯＳトランジスタＰ１、Ｐ２およびＰ３と、入力信号の立ち下りに対応して複数のパルス信号を出力するイネーブル期間調整回路５２と、イネーブル期間調整回路５２から出力される駆動パルス信号に対応して機能する複数の出力ＮＭＯＳトランジスタＮ１、Ｎ２およびＮ３と、これらのイネーブル期間調整回路５１，５２の入力段に設けられたインバータ５３と、出力信号波形ｂを出力する出力パッド５４とを有している。
【００１３】
イネーブル期間調整回路５１，５２はそれぞれ、各出力トランジスタへ出力される駆動パルスを選択する手段を備えている。
【００１４】
イネーブル期間調整回路５１には、ＰＭＯＳトランジスタ用パルス幅選択信号ＰＰＳ１〜３およびパルスディレイ選択信号ＰＰＤ１〜３が入力され、各出力ＰＭＯＳトランジスタＰ１、Ｐ２およびＰ３に対して、選択されたパルス幅と所望のディレイ（Ｄｅｌａｙ）値（遅延値）とを有する駆動パルス信号Ｐ−ｏｕｔ１〜Ｐ−ｏｕｔ３を出力するように構成されている。
【００１５】
イネーブル期間調整回路５２には、ＮＭＯＳトランジスタ用パルス幅選択信号ＮＰＳ１〜３およびパルスディレイ選択信号ＮＰＤ１〜３が入力され、各出力ＮＭＯＳトランジスタＮ１、Ｎ２およびＮ３に対して、選択されたパルス幅と所望のディレイ（Ｄｅｌａｙ）値（遅延値）とを有する駆動パルス信号Ｎ−ｏｕｔ１〜Ｎ−ｏｕｔ３を出力するように構成されている。
【００１６】
図１３は、図１２の出力バッファ５０におけるＨレベル側イネーブル期間調整回路５１の回路構成例を示すブロック図である。
【００１７】
図１３に示すように、イネーブル期間調整回路５１は、駆動パルス信号Ｐ−ｏｕｔ１〜Ｐ−ｏｕｔ３を出力するために３系列のイネーブル期間調整回路５１１〜５１３を有している。
【００１８】
イネーブル期間調整回路５１１には、インバータ５３からの入力信号Ｉｎ（入力信号波形ａ１）のパルス幅をスルー（入力信号スルー）およびスルーから所定のステップで可変にしたパルスを発生させる各パルス発生回路からの各パルス信号Ｓ１〜ＰＰＳ１−１を入力として、そのいずれかをＰＭＯＳトランジスタ用パルス幅選択信号ＰＰＳ１に基づいて選択出力させるセレクタ（セレクタ）５１１ａが設けられている。
【００１９】
イネーブル期間調整回路５１２には、インバータ５３からの入力信号Ｉｎ（入力信号波形ａ１）のパルス幅をスルーおよびスルーから所定のステップで可変にしたパルスを発生させる各パルス発生回路からの各パルス信号Ｓ１〜ＰＰＳ２−１を入力として、そのいずれかをＰＭＯＳトランジスタ用パルス幅選択信号ＰＰＳ２に基づいて選択出力させるセレクタ５１２ａが設けられている。
【００２０】
イネーブル期間調整回路５１３には、インバータ５３からの入力信号Ｉｎ（入力信号波形ａ１）のパルス幅をスルーおよびスルーから所定のステップで可変にしたパルスを発生させる各パルス発生回路からの各パルス信号Ｓ１〜ＰＰＳ３−１を入力として、そのいずれかをＰＭＯＳトランジスタ用パルス幅選択信号ＰＰＳ３に基づいて選択出力させるセレクタ５１３ａが設けられている。
【００２１】
また、イネーブル期間調整回路５１１には、セレクタ５１１ａにより選択されたパルス幅の入力信号を遅延させるパルスディレイ（ｄｅｌａｙ）調整回路５１１ｂが設けられており、パルスディレイ調整回路５１１ｂからは、ＰＭＯＳトランジスタ用パルスディレイ選択信号ＰＰＤ１によりディレイ調整後のパルス信号が駆動パルス信号Ｐ−ｏｕｔ１として出力される。
【００２２】
イネーブル期間調整回路５１２には、セレクタ５１２ａにより選択されたパルス幅の入力信号を遅延させるパルスディレイ調整回路５１２ｂが設けられており、パルスディレイ調整回路５１２ｂからは、ＰＭＯＳトランジスタ用パルスディレイ選択信号ＰＰＤ２によりディレイ調整後のパルス信号が駆動パルス信号Ｐ−ｏｕｔ２として出力される。
【００２３】
イネーブル期間調整回路５１３には、セレクタ５１３ａにより選択されたパルス幅の入力信号を遅延させるパルスディレイ調整回路５１３ｂが設けられており、パルスディレイ調整回路５１３ｂからは、ＰＭＯＳトランジスタ用パルスディレイ選択信号ＰＰＤ３によりディレイ調整後のパルス信号が駆動パルス信号Ｐ−ｏｕｔ３として出力される。
【００２４】
図１４は、図１２の出力バッファ５０におけるＬレベル側イネーブル期間調整回路５２の回路構成例を示すブロック図である。
【００２５】
図１４に示すように、イネーブル期間調整回路５２は、駆動パルス信号Ｎ−ｏｕｔ１〜Ｎ−ｏｕｔ３を出力するために３系列のイネーブル期間調整回路５２１〜５２３を有している。
【００２６】
イネーブル期間調整回路５２１には、インバータ５３からの入力信号Ｉｎ（入力信号波形ａ１）のパルス幅をスルーおよびスルーから所定のステップで可変にしたパルスを発生させる各パルス発生回路からの各パルス信号Ｓ１〜ＮＰＳ１−１を入力として、そのいずれかをＮＭＯＳトランジスタ用パルス幅選択信号ＮＰＳ１に基づいて選択出力させるセレクタ５２１ａが設けられている。
【００２７】
イネーブル期間調整回路５２２には、インバータ５３からの入力信号Ｉｎ（入力信号波形ａ１）のパルス幅をスルーおよびスルーから所定のステップで可変にしたパルスを発生させる各パルス発生回路からの各パルス信号Ｓ１〜ＮＰＳ２−１を入力として、そのいずれかをＮＭＯＳトランジスタ用パルス幅選択信号ＮＰＳ２に基づいて選択出力させるセレクタ５２２ａが設けられている。
【００２８】
イネーブル期間調整回路５２３には、インバータ５３からの入力信号Ｉｎ（入力信号波形ａ１）のパルス幅をスルーおよびスルーから所定のステップで可変にしたパルスを発生させる各パルス発生回路からの各パルス信号Ｓ１〜ＮＰＳ３−１を入力として、そのいずれかをＮＭＯＳトランジスタ用パルス幅選択信号ＮＰＳ３に基づいて選択出力させるセレクタ５２３ａが設けられている。
【００２９】
また、イネーブル期間調整回路５２１には、セレクタ５２１ａにより選択されたパルス幅の入力信号を遅延させるパルスディレイ調整回路５２１ｂが設けられており、パルスディレイ調整回路５２１ｂからは、ＮＭＯＳトランジスタ用パルスディレイ選択信号ＮＰＤ１によりディレイ調整後のパルス信号が駆動パルス信号Ｎ−ｏｕｔ１として出力される。
【００３０】
イネーブル期間調整回路５２２には、セレクタ５２２ａにより選択されたパルス幅の入力信号を遅延させるパルスディレイ調整回路５２２ｂが設けられており、パルスディレイ調整回路５２２ｂからは、ＮＭＯＳトランジスタ用パルスディレイ選択信号ＮＰＤ２によりディレイ調整後のパルス信号が駆動パルス信号Ｎ−ｏｕｔ２として出力される。
【００３１】
イネーブル期間調整回路５２３には、セレクタ５２３ａにより選択されたパルス幅の入力信号を遅延させるパルスディレイ調整回路５２３ｂが設けられており、パルスディレイ調整回路５２３ｂからは、ＮＭＯＳトランジスタ用パルスディレイ選択信号ＮＰＤ３によりディレイ調整後のパルス信号が駆動パルス信号Ｎ−ｏｕｔ３として出力される。
【００３２】
図１５は、図１３のＨレベル側イネーブル期間調整回路５１におけるパルスディレイ調整回路５１１ｂ〜５１３ｂの回路構成例を示すブロック図である。
【００３３】
図１５に示すように、パルスディレイ調整回路５１１ｂ〜５１３ｂはそれぞれ、その前段でパルス幅が選択された入力信号に与えるディレイ値を、スルーおよびスルーから所定のステップで可変に調整したパルスを発生させる各ディレイ調整パルス発生回路（各パルスディレイ回路）を選択することにより調整する。
【００３４】
パルスディレイ調整回路５１１ｂには、セレクタ５１１ｃが設けられており、セレクタ５１１ｃによって、各ディレイ調整パルス発生回路から入力される各パルスＤ１〜ＰＰＤ１−１のいずれかをパルスディレイ選択信号ＰＰＤ１に基づいて選択出力して、ディレイ調整後の駆動パルス信号Ｐ−ｏｕｔ１が出力される。
【００３５】
ディレイ調整回路５１２ｂには、セレクタ５１２ｃが設けられており、セレクタ５１２ｃによって、各ディレイ調整パルス発生回路から入力される各パルスＤ１〜ＰＰＤ２−１のいずれかをパルスディレイ選択信号ＰＰＤ２に基づいて選択出力して、ディレイ調整後の駆動パルス信号Ｐ−ｏｕｔ２が出力される。
【００３６】
ディレイ調整回路５１３ｂには、セレクタ５１３ｃが設けられており、セレクタ５１３ｃによって、各ディレイ調整パルス発生回路から入力される各パルスＤ１〜ＰＰＤ３−１のいずれかをパルスディレイ選択信号ＰＰＤ３に基づいて選択出力して、ディレイ調整後の駆動パルス信号Ｐ−ｏｕｔ３が出力される。
【００３７】
図１６は、図１４のＬレベル側イネーブル期間調整回路５２におけるパルスディレイ調整回路５２１ｂ〜５２３ｂの回路構成例を示すブロック図である。
【００３８】
図１６に示すように、パルスディレイ調整回路５２１ｂ〜５２３ｂはそれぞれ、その前段でパルス幅が選択された入力信号に対して与えるディレイ値を、スルーおよびスルーから所定のステップで可変に調整したパルスを発生させる各ディレイ調整パルス発生回路（パルスディレイ回路）を選択することにより調整する。
【００３９】
パルスディレイ調整回路５２１ｂには、セレクタ５２１ｃが設けられており、セレクタ５２１ｃによって、各ディレイ調整パルス発生回路から入力される各パルスＤ１〜ＮＰＤ１−１のいずれかをパルスディレイ選択信号ＮＰＤ１に基づいて選択出力して、ディレイ調整後の駆動パルス信号Ｎ−ｏｕｔ１を出力させる。
【００４０】
ディレイ調整回路５２２ｂには、セレクタ５２２ｃが設けられており、セレクタ５２２ｃによって、各ディレイ調整パルス発生回路から入力される各パルスＤ１〜ＮＰＤ２−１のいずれかをパルスディレイ選択信号ＮＰＤ２に基づいて選択出力して、ディレイ調整後の駆動パルス信号Ｎ−ｏｕｔ２を出力させる。
【００４１】
ディレイ調整回路５２３ｂには、セレクタ５２３ｃが設けられており、セレクタ５２３ｃによって、ディレイ調整パルス発生回路から入力されるパルスＤ１〜ＮＰＤ３−１のいずれかをパルスディレイ選択信号ＮＰＤ３に基づいて選択出力して、ディレイ調整後の駆動パルス信号Ｎ−ｏｕｔ３を出力させる。
【００４２】
次に、以上のイネーブル期間調整回路５１の動作の一例を、図１７に示す内部信号のタイミングチャートに従って説明する。
【００４３】
図１７には、図１２の出力バッファ５０の最前段であるインバータ５３への入力信号波形ａ、インバータ５３から出力される入力の反転波形ａ１（入力信号スルー；パルスＳ１）、スルーからパルス幅を所定のステップで順次可変にした各パルスＳ２〜ＰＰＳ１−１をそれぞれ発生させる各パルス発生回路からの出力、およびディレイ値をスルーから所定のステップで順次可変した各パルスＤ２〜ＰＰＤ１−１をそれぞれ発生させる各ディレイ調整パルス発生回路（各パルスディレイ回路）からの出力とディレイ無しのセレクタ出力信号Ｐ−ｏｕｔ（入力信号スルー；パルスＤ１）とが示されている。
【００４４】
各パルス発生回路からの出力パルスＳ２〜ＰＰＳ１−１は、入力信号波形ａ１の立ち下りに対応して立ち下り、パルス幅（Ｌレベル）を順次変化させた複数のパルスＳ２〜ＰＰＳ１−１をそれぞれ発生させる。セレクタ５１１ａでは、それらのパルスＳ２〜ＰＰＳ１−１およびインバータ５３から出力される入力の反転波形ａ１（入力信号スルー；パルスＳ１）の中から、予め出力バッファ５０が駆動する負荷条件の幅（変化幅）を考慮して、出力バッファ５０の調整に必要なパルスを選択する。さらに、例えばパルスディレイ調整回路５１１ｂでは、その中のセレクタ５１１ｃによって、調整に必要なディレイ値のパルスＤ２〜ＰＰＤ１−１を発生する各ディレイ調整パルス発生回路（各パルスディレイ回路）からの出力信号（パルスＤ２〜ＰＰＤ１−１）およびディレイ無しのセレクタ出力信号Ｐ−ｏｕｔ（入力信号スルー；パルスＤ１）を選択する。
【００４５】
図１７の例では、図１２のイネーブル期間調整回路５１において駆動パルス信号Ｐ−ｏｕｔ１を出力する１系列である図１３のイネーブル期間調整回路５１１において、まず、セレクタ５１１ａで、所定のパルス発生回路から出力されるパルスＳ４を、図１７に示すセレクタ出力信号Ｐ−ｏｕｔ（パルス幅選択信号）として選択出力している。次に、セレクタ５１１ｃで、所定のパルスディレイ回路から出力されるパルスＰＰＤ１−１を、図１７に示すセレクタ出力信号である駆動パルス信号Ｐ−ｏｕｔ１（パルスディレイ選択信号）として選択出力している。
【００４６】
なお、図１３のイネーブル期間調整回路５１において、以上説明したイネーブル期間調整回路５１１の他に、他の系列であるイネーブル期間調整回路５１２，５１３についても、前述の場合と同様に、各セレクタ出力信号としてパルス幅選択信号やパルスディレイ選択信号を選択出力して、図１２の出力バッファ５０における一方の最終出力段であるバッファ用ＰＭＯＳトランジスタＰ１〜Ｐ３を同時に駆動することができる。
【００４７】
一方、イネーブル期間調整回路５２においては、入力信号波形ａ１（インバータ５３の出力）の立ち上がりに応じて立ち上がり、それぞれパルス幅が順次変化された複数のパルス信号Ｐ２〜ＮＰＳ１−１をそれぞれ発生させており、上記イネーブル期間調整回路５１１の動作例と同様の動作により、各セレクタ出力信号としてパルス幅選択信号やパルスディレイ選択信号を選択出力して、図１２の出力バッファ５０における他方の最終出力段であるＮＭＯＳトランジスタＮ１〜Ｎ３を同時に駆動することができる。
【００４８】
ここで、図１１の出力信号波形ｂ（１）〜ｂ（３）について説明すると、出力信号波形ｂ（１）は、出力バッファ５０がＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで構成された場合、すなわち、ＰＭＯＳトランジスタＰ２およびＰ３とＮＭＯＳトランジスタＮ２およびＮ３とがＯＦＦ状態にされた場合の特性を示している。また、出力信号波形ｂ（２）は、出力バッファ５０がＰＭＯＳトランジスタＰ１およびＰ２とＮＭＯＳトランジスタＮ１およびＮ２とで構成された場合、すなわち、ＰＭＯＳトランジスタＰ３およびＮＭＯＳトランジスタＮ３がＯＦＦ状態にされた場合の特性を示している。さらに、出力信号波形ｂ（３）は、出力バッファ５０がＰＭＯＳトランジスタＰ１〜Ｐ３とＮＭＯＳトランジスタＮ１〜Ｎ３とで構成された場合の特性を示している。
【００４９】
出力信号波形ｂ（１）では、駆動能力が低く、入力信号波形ａに対する出力信号波形ｂ（１）の応答が遅れている。出力信号波形ｂ（２）は、駆動手段としてトランジスタＰ２およびＮ２が単純に付加された場合であり、出力信号波形ｂ（３）は駆動手段としてトランジスタＰ２とＰ３およびＮ２およびＮ３が単純に付加された場合である。これらの場合、出力バッファ５０の駆動能力は向上しているが、それに伴ってアンダーシュートおよびオーバーシュートが発生している。
【００５０】
図１８は、図１２に示す従来の出力バッファ５０における出力特性の一例を示すグラフである。ここでは、所定の出力期間のみ、トランジスタの駆動能力を向上させ、かつ、パルス出力をディレイさせた場合の一例を示している。
【００５１】
図１８において、入力信号波形ａの立ち上がり変化時にＰＭＯＳトランジスタＰ１〜Ｐ３を動作させ、入力信号波形ａの立ち下り変化時にＮＭＯＳトランジスタＮ１〜Ｎ３を動作させ、図１２に示す出力バッファ５０における出力特性の一例を、入力信号波形ａと対比させて出力信号波形ｂを示している。図１８では、イネーブル期間調整回路５１１，５２１において全く遅延の無いスルーモード（入力信号スルー）を選択するように駆動パルス信号Ｐ−ｏｕｔ１（パルス出力Ｐ−ｏｕｔ１）および駆動パルス信号Ｎ−ｏｕｔ１（パルス出力Ｎ−ｏｕｔ１）を選択設定した場合であって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１に対して入力信号がそのまま与えられた場合を示している。
【００５２】
図１８の実線に示す出力信号波形ｂ（４）は、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とで伝送路を駆動した場合、すなわち、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１では入力信号波形ａの反転信号ａ１がスルーモード設定とされてパルス出力Ｐ−ｏｕｔ１およびＮ−ｏｕｔ１がＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の各ゲートにそれぞれ与えられ、ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ２，Ｎ３とはＯＦＦ設定とされて、パルス出力Ｐ−ｏｕｔ２およびＰ−ｏｕｔ３がＨレベルに固定され、パルス出力Ｎ−ｏｕｔ２およびＮ−ｏｕｔ３がＬレベルに固定された場合の波形を示している。
【００５３】
また、図１８の二点鎖線に示す出力信号波形ｂ（５）は、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１は出力信号波形ｂ（４）と同様に入力信号波形ａの反転信号ａ１がスルーモード設定とされて、パルス出力Ｐ−ｏｕｔ１およびＮ−ｏｕｔ１がそれぞれ、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の各ゲートにそれぞれ供給され、ＰＭＯＳトランジスタＰ２，Ｐ３とＮＭＯＳトランジスタＮ２，Ｎ３との各ゲートにはそれぞれ、図１８に示すパルス出力Ｐ−ｏｕｔ２，Ｐ−ｏｕｔ３およびパルス出力Ｎ−ｏｕｔ２，Ｎ−ｏｕｔ３がそれぞれ与えられた場合の波形を示している。
【００５４】
図１８に示すように、出力信号波形ｂ（４）では、駆動能力が低く、入力信号波形ａに対する出力信号波形ｂの応答が遅れている。これに対して、出力信号波形ｂ（５）では、パルス出力Ｐ−ｏｕｔ２，Ｐ−ｏｕｔ３およびパルス出力Ｎ−ｏｕｔ２，Ｎ−ｏｕｔ３が生じている期間には、駆動力が出力信号波形ｂ（４）の３倍に向上している。このように、イネーブル期間調整回路５１，５２に入力されるパルス幅選択信号ＰＰＳ１〜ＰＰＳ３およびＮＰＳ１〜ＮＰＳ３と、パルスディレイ選択信号ＰＰＤ１〜ＰＰＤ３およびＮＰＤ１〜ＮＰＤ３の設定値を与えることにより、パルス出力Ｐ−ｏｕｔ１〜Ｐ−ｏｕｔ３およびパルス出力Ｎ−ｏｕｔ１〜Ｎ−ｏｕｔ３のディレイ値（図１８中に（６）で示す）およびパルス幅（図１８中に（７）で示す）を設定し、出力期間を定めて出力信号波形ｂを制御することができる。これにより、出力バッファ５０に対する高速動作化の要求に対応し、さらにリンギングの発生を抑えることができる。
【００５５】
なお、イネーブル期間調整回路５１，５２に入力されるパルス幅選択信号ＰＰＳ１〜ＰＰＳ３およびＮＰＳ１〜ＮＰＳ３と、パルスディレイ選択信号ＰＰＤ１〜ＰＰＤ３およびＮＰＤ１〜３の設定値は、初期設定値とシステム起動後に変更可能なものとに分かれる。初期設定値は、予め負荷条件を想定してシミュレーションを行い、その結果から決定しておくことができる。また、システム起動後の設定値変更は、実際の出力信号波形を観測しながら行うことができる。
【特許文献１】特開２００１−１０２９１３号公報
【発明の開示】
【発明が解決しようとする課題】
【００５６】
しかしながら、上述したダンピング抵抗、逆バイアスおよびフェライトビーズなどを用いる手法は、対処療法的な方法であり、リンギング発生の根本原因を無くす直接的な対策となるものではない。また、これらの手段を設けることは、コストおよび実装面積が増大することになり、特に小型の民生機器においては好ましくない。
【００５７】
また、上記特許文献１に開示されている従来の出力バッファ５０によれば、リンギング発生の根本原因を無くすことができるが、出力バッファ５０の駆動能力を選択する際に初期設定値を求めるためにシミュレーションを行う必要があり、システム起動後の設定値変更は、実際の出力信号波形を観測しながら行う必要がある。さらに、デバイスのロット間ばらつき、仕様の違いなどによって駆動トランジスタの能力が変化し、一度設定値が決定されても最適な値ではなくなる場合が多いため、その都度、設定値変更の作業を行う必要がある。
【００５８】
本発明は、上記従来の問題を解決するもので、出力バッファの出力信号波形におけるリンギングの有無に応じて駆動手段の駆動能力を変化させることにより、従来のように、ダンピング抵抗、逆バイアス、フェライトビーズなどの部品を用いたり、外部から駆動能力の調整設定を行うことなく、リンギングを抑えて誤動作を防ぐことができるスルーレート制御装置、これを用いた出力バッファおよびこれを用いた情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００５９】
本発明のスルーレート制御装置は、出力バッファの出力信号電圧波形の立ち上がり時のオーバーシュートおよび該出力信号電圧波形の立ち下がり時のアンダーシュートした各電圧の少なくともいずれかを検出する検出手段と、該検出手段が該オーバーシュートまたはアンダーシュートを検出する毎に、該出力バッファの駆動手段の出力駆動能力を所定回数まで順次削減するように制御する出力駆動能力制御手段とを有しており、そのことにより上記目的が達成される。
【００６０】
また、好ましくは、本発明のスルーレート制御装置における検出手段は、基準電圧を発生させる基準電圧発生手段と、該基準電圧と出力バッファの出力信号電圧を比較する比較手段とを有する。
【００６１】
さらに、好ましくは、本発明のスルーレート制御装置における出力駆動能力制御手段は、前記検出手段または比較手段からの出力信号電圧に基づいて記憶情報を出力する記憶手段と、該記憶手段から出力された記憶情報を出力部から出力する分配手段とを有する。即ち、本発明のスルーレート制御装置における出力駆動能力制御手段は、前記検出手段または比較手段からの出力信号電圧に基づいて一または複数の記憶情報を出力する記憶手段と、該記憶手段から出力された一または複数の記憶情報を一または複数の出力部から出力する分配手段とを有する。
【００６２】
本発明のスルーレート制御装置は、基準電圧を発生させる基準電圧発生手段と、該基準電圧と出力バッファの出力信号電圧を比較する比較手段と、該比較手段からの出力信号電圧に基づいて記憶情報を出力する記憶手段と、該記憶手段から出力された記憶情報を出力部から出力する分配手段とを有しており、そのことにより上記目的が達成される。即ち、本発明のスルーレート制御装置は、基準電圧を発生させる基準電圧発生手段と、該基準電圧と出力バッファの出力信号電圧を比較する比較手段と、該比較手段からの出力信号電圧に基づいて一または複数の記憶情報を出力する記憶手段と、該記憶手段から出力された一または複数の記憶情報を一または複数の出力部から出力する分配手段とを有しており、そのことにより上記目的が達成される。
【００６３】
また、好ましくは、本発明のスルーレート制御装置における基準電圧発生手段は、電源電圧よりも所定電圧だけ高い電圧を前記基準電圧として発生する基準電圧発生器であり、
前記比較手段は、差分増幅器で構成され、正相入力端に前記出力バッファの出力端が接続され、逆相入力端に該基準電圧発生器の出力端が接続されて、該出力バッファの出力信号電圧が該基準電圧を上回ったときに出力信号電圧を出力する。
【００６４】
さらに、好ましくは、本発明のスルーレート制御装置における基準電圧発生手段は、接地電圧（または電源電圧）よりも所定電圧だけ低い電圧を前記基準電圧として発生する基準電圧発生器であり、前記比較手段は、差分増幅器で構成され、正相入力端に該基準電圧発生器の出力端が接続され、逆相入力端に前記出力バッファの出力端が接続されて、該出力バッファの出力信号電圧が該基準電圧を下回ったときに出力信号電圧を出力する。
【００６５】
さらに、好ましくは、本発明のスルーレート制御装置における記憶手段はシフトレジスタで構成され、該シフトレジスタのクロック入力端に前記比較手段の出力信号電圧の出力端が接続され、該比較手段から該クロック入力端にハイレベル信号が入力される度にシフトした複数の記憶情報がそれぞれ、該シフトレジスタの複数の出力部からそれぞれ出力される。このシフトレジスタは、データ入力端に電源電圧の出力端が接続され、前記クロック入力毎に前記複数の記憶情報のシフト動作を行う。
【００６６】
さらに、好ましくは、本発明のスルーレート制御装置における分配手段はデマルチプレクサで構成され、入力信号電圧が所定レベルのときに、前記記憶手段から入力される複数の記憶情報をそれぞれ複数の出力部に複数の駆動信号としてそれぞれ出力する。
【００６７】
本発明の出力バッファは、請求項１〜９のいずれかに記載のスルーレート制御装置と、該スルーレート制御装置から出力される複数の駆動信号に基づいて出力信号電圧を出力する駆動手段とを有しており、そのことにより上記目的が達成される。
【００６８】
また、好ましくは、本発明の出力バッファにおける駆動手段は複数の駆動用トランジスタである。
【００６９】
本発明の出力バッファは、入力信号電圧の立ち上がり時にハイレベル側駆動信号を出力可能とする請求項５に記載のスルーレート制御装置と、入力信号電圧の立ち下がり時にロウレベル側駆動信号を出力可能とする請求項６に記載のスルーレート制御装置と、該ハイレベル側駆動信号に基づいてハイレベル側出力信号電圧を出力するハイレベル側駆動手段と、該ロウレベル側駆動信号に基づいてロウレベル側出力信号電圧を出力するロウレベル側駆動手段とを有しており、そのことにより上記目的が達成される。
【００７０】
さらに、好ましくは、本発明の出力バッファにおけるハイレベル側駆動手段およびロウレベル側駆動手段はそれぞれ複数の駆動用トランジスタである。
【００７１】
さらに、好ましくは、本発明の出力バッファにおけるハイレベル側駆動手段は複数のＰＭＯＳトランジスタであり、前記ロウレベル側駆動手段は複数のＮＭＯＳトランジスタである。
【００７２】
さらに、好ましくは、本発明の出力バッファにおいて、請求項１〜９のいずれかに記載のスルーレート制御装置の前段にプリバッファを更に有する。
【００７３】
さらに、好ましくは、本発明の出力バッファにおいて、請求項５に記載のスルーレート制御装置および請求項６に記載のスルーレート制御装置の前段にプリバッファを更に有する。
【００７４】
本発明の情報処理装置は、請求項１０〜１６のいずれかに記載の出力バッファを用いて情報処理を行うものであり、そのことにより上記目的が達成される。
【００７５】
上記構成により、以下に、本発明の作用について説明する。
【００７６】
本発明のスルーレート制御装置は、基準電圧発生手段と、基準電圧発生手段および出力バッファからの出力端のいずれか一方が正相入力に接続され、他方が逆相入力に接続された比較手段と、比較手段の出力端が接続される記憶手段と、記憶手段の記憶情報に基づいて駆動手段に駆動信号を振り分けて出力する分配手段とを備えている。
【００７７】
比較手段は例えば差分増幅器などからなり、出力バッファからの出力信号電圧と基準電圧とを比較して、その比較結果を記憶手段に出力する。例えば、基準電圧発生手段として電源電圧よりも所定電圧だけ高い電圧を発生する基準電圧発生器を用いた場合、差分増幅器の正相入力端に出力バッファからの出力端を接続し、逆相入力端に基準電圧発生器を接続して、出力バッファの出力信号電圧が基準電圧発生手段の基準電圧を上回ったときに、差分増幅器から出力信号電圧を出力させる。または／および、基準電圧発生手段として接地電圧よりも所定電圧だけ低い電圧を発生する基準電圧発生器を用いた場合、差分増幅器の正相入力端に基準電圧発生器を接続し、逆相入力端に出力バッファの出力端を接続して、出力バッファの出力電圧が該基準電圧発生手段の基準電圧を下回ったときに、差分増幅器から出力信号電圧を出力させる。これによって、出力バッファからの出力信号波形におけるリンギングの有無を検知することができる。
【００７８】
記憶手段はシフトレジスタなどからなり、このシフトレジスタのクロック入力端には比較手段の比較結果出力端が接続されている。シフトレジスタには複数の記憶情報が記憶されており、比較手段からクロック入力端にハイレベル信号が入力される度にシフトした複数の記憶情報がそれぞれ、シフトレジスタの複数の出力部にそれぞれ送られる。
【００７９】
記憶手段からの複数の出力信号は、デマルチプレクサなどからなる分配手段に入力され、分配手段では、入力信号電圧が所定レベルのときに、記憶手段から入力される複数の記憶情報をそれぞれ、複数の出力部に振り分けて複数の駆動信号としてそれぞれ出力する。
【００８０】
これによって、本発明の出力バッファは、その出力信号波形におけるリンギングの有無を検出し、これに応じて駆動手段の駆動能力を削減制御させるスルーレート制御装置を用いたことにより、従来のように、ダンピング抵抗、逆バイアス、フェライトビーズなどの部品を用いたり、外部から駆動能力の調整設定を行うことなく、リンギングを抑えて安定した出力信号波形が得られ、誤動作を防ぐことが可能となる。
【発明の効果】
【００８１】
本発明のスルーレート制御装置およびこれを用いた本発明の出力バッファによれば、外部から駆動能力の調整を行うことが不要となり、比較手段によって出力バッファの出力信号波形におけるリンギングの有無を検知して、それに応じて駆動手段の駆動能力を変化（削減）させて、リンギングを抑えることができる。この場合に、特許文献１のように、デバイスを使用するユーザが設定値変更作業を行う必要がなく、リアルタイムに好適なデータ伝送波形を得ることが可能となる。また、ダンピング抵抗、逆バイアス、フェライトビーズ等の部品を用いることなく、ＥＭＩを改善することができるため、製造コストおよび実装面積の面で有利である。
【００８２】
また、本発明の出力バッファを備えた情報処理装置は、前述したように、出力バッファのリンギングによる誤動作が生じず、動作安定性に優れている。また、ＥＭＩにより周辺の他の回路や他の機器に対しても誤動作を引き起こすことなく、システムの安定に寄与することができる。
【発明を実施するための最良の形態】
【００８３】
以下に、本発明のスルーレート制御装置、これを用いた出力バッファおよびこれを用いた情報処理装置の各実施形態について、図面を参照しながら説明する。
【００８４】
図１は、本発明のスルーレート制御装置の一実施形態における基本構成を示すブロック図である。
【００８５】
図１に示すスルーレート制御装置１０は、基準電圧を発生させる基準電圧発生手段１１と、この基準電圧発生手段１１の出力端および出力バッファからの出力端のいずれか一方が正相入力に接続され、他方が逆相入力に接続された比較手段１２と、この比較手段１２の出力端が接続された記憶手段１３と、この記憶手段１３からの複数の記憶情報をそれぞれ複数の駆動信号として駆動手段にそれぞれ出力する分配手段１４とを備えている。これらの基準電圧発生手段１１および比較手段１２により検出手段が構成されており、検出手段は、後述する出力バッファの出力信号電圧波形の立ち上がり時のオーバーシュートおよびこの出力信号電圧波形の立ち下がり時のアンダーシュートした各電圧の少なくともいずれかを検出する。また、記憶手段１３および分配手段１４により出力駆動能力制御手段が構成されており、出力駆動能力制御手段は、上記検出手段がオーバーシュートまたはアンダーシュートを検出する毎に、後述する出力バッファの駆動手段の出力駆動能力を所定回数ｎまで順次削減するように制御する。
【００８６】
比較手段１２は、後述する本発明の出力バッファからの出力信号電圧と基準電圧発生手段１１で発生させた基準電圧とを比較し、その比較結果を記憶手段１３に出力する。
【００８７】
記憶手段１３は、入力される比較結果に対応した複数の出力信号（記憶情報）を分配手段１４にそれぞれ出力する。
【００８８】
分配手段１４は、記憶手段１３からの複数の記憶情報をそれぞれ複数の駆動信号として分配手段１４の各出力部（ｄｒ０〜ｄｒ２）に振り分けてそれぞれ出力する。
【００８９】
図２は、図１のスルーレート制御装置１０を用いた出力バッファの実施形態における基本構成を示すブロック図である。
【００９０】
図２に示すように、出力バッファ２０は、入力信号データを反転出力するインバータを有するプリバッファ２１と、Ｈレベル側駆動用ＰＭＯＳトランジスタＰ０、Ｐ１、Ｐ２およびＰ３を有するＨレベル側駆動手段２２ａと、入力信号の立ち上がり時にＨレベル側駆動用ＰＭＯＳトランジスタＰ０〜Ｐ３を制御するＨレベル側スルーレート制御装置１０ａと、Ｌレベル側駆動用ＮＭＯＳトランジスタＮ０、Ｎ１、Ｎ２およびＮ３を有するＬレベル側駆動手段２２ｂと、入力信号の立下り時にＬレベル側駆動用ＮＭＯＳトランジスタＮ０〜Ｎ３を制御するＬレベル側スルーレート制御装置１０ｂと、出力バッファ２０の出力信号を出力する出力パッド２３とを備えている。
【００９１】
図３は、図２のＨレベル側スルーレート制御装置１０ａの詳細構成を示すブロック図、図４は、図２のＬレベル側スルーレート制御装置１０ｂの詳細構成を示すブロック図である。
【００９２】
図３に示すように、Ｈレベル側スルーレート制御装置１０ａは、電源電圧Ｖｃｃよりも高い電圧Ｖｃｃ＋ΔＶを発生する基準電圧発生手段としての基準電圧発生器１１ａと、比較手段としての差分増幅器などの比較器１２ａと、記憶手段としてのシフトレジスタ１３ａと、分配手段としてのデマルチプレクサ１４ａとを有している。
【００９３】
比較器１２ａの正相入力（＋）には出力バッファ２０からの信号出力端が接続され、逆相入力（−）には基準電圧発生器１１ａの電圧出力端が接続されており、出力バッファ２０の出力電圧が、基準電圧発生器１１ａからの基準電圧を上回ったときに、比較器１２ａからＨレベルのパルス信号が出力されるようになっている。
【００９４】
シフトレジスタ１３ａには所定の記憶情報（Ｈレベル）が記憶され、そのクロック入力端子ＣＬＫに比較器１２ａの信号出力端が接続されており、クロック入力端子ＣＬＫにクロック入力される度に、シフトレジスタ１３ａの複数の出力部Ｑ０〜Ｑ２にその記憶情報が順次シフトされて送られる。なお、シフトレジスタ１３ａデータ入力端にには電源電圧Ｖｃｃの出力端が接続されていると共に、そのＲＳＴ入力端子にｒｅｓｅｔ信号出力端が接続されている。
【００９５】
デマルチプレクサ１４ａは、三つのＮＡＮＤゲートを有しており、各ＮＡＮＤゲートそれぞれの一方の入力端には駆動信号Ｈ−ｄｒｉｖｅ（図２のプリバッファ２１の出力信号）が反転されて入力され、各ＮＡＮＤゲートそれぞれの他方の入力端にはシフトレジスタ１３ａの複数の出力部Ｑ０〜Ｑ２からの出力信号が反転されて入力されるようになっている。デマルチプレクサ１４ａでは、駆動信号Ｈ−ｄｒｉｖｅが所定レベル（Ｌレベル）のときに、シフトレジスタ１３ａから入力される各記憶情報に基づいて、駆動信号がそれぞれのＮＡＮＤゲートの出力部ｄｒｈ０〜ｄｒｈ２にそれぞれ振り分けられるように出力される。
【００９６】
図４に示すように、Ｌレベル側スルーレート制御装置１０ｂは、接地電圧（または電源電圧）Ｖｓｓよりも低い電圧Ｖｓｓ−ΔＶを発生する基準電圧発生手段としての基準電圧発生器１１ｂと、比較手段としての差分増幅器などの比較器１２ｂと、記憶手段としてのシフトレジスタ１３ｂと、分配手段としてのデマルチプレクサ１４ｂとを有している。
【００９７】
比較器１２ｂは、その正相入力（＋）に基準電圧発生器１１ｂが接続され、逆相入力（−）に出力バッファ２０からの信号出力端が接続されており、出力バッファ２０の出力電圧が、基準電圧発生器１１ｂの基準電圧を下回ったときに、比較器１２ｂの出力端からＨレベルのパルス信号が出力される。
【００９８】
シフトレジスタ１３ｂには所定の記憶情報（Ｈレベル）が記憶され、比較器１２ｂの信号出力端はクロック入力端子ＣＬＫに接続されており、クロック入力端子ＣＬＫに比較器１２ｂからＨレベルのパルス信号が入力される度に、シフトレジスタ１３ｂの複数の出力部Ｑ０〜Ｑ２にその記憶情報が順次送られる。なお、シフトレジスタ１３ｂデータ入力端には電源電圧Ｖｃｃの出力端が接続されていると共に、そのＲＳＴ入力端子にｒｅｓｅｔ信号出力端が接続されている。
【００９９】
デマルチプレクサ１４ｂは、三つのＡＮＤゲートを有しており、各ＡＮＤゲートそれぞれの一方の入力端には駆動信号Ｌ−ｄｒｉｖｅ（図２のプリバッファ２１の出力信号）が入力され、各ＡＮＤゲートそれぞれの他方の入力端にはシフトレジスタ１３ｂの複数の出力部Ｑ０〜Ｑ２からの出力信号がそれぞれ反転されて入力されている。デマルチプレクサ１４ｂでは、駆動信号Ｌ−ｄｒｉｖｅ（図２のプリバッファ２１の出力信号）が所定レベル（Ｈレベル）のときに、シフトレジスタ１３ｂから入力される記憶情報に基づいて、駆動信号がそれぞれのＡＮＤゲートの出力部ｄｒｌ０〜ｄｒｌ２にそれぞれ振り分けられるように出力される。
【０１００】
次に、図３のＨレベル側スルーレート制御装置１０ａの動作例について、図５に示す内部タイミングチャートに基づいて説明する。図５には、シフトレジスタ１３ａに入力されるクロック信号ＣＬＫ、データＤ（Ｈレベルの電源電圧Ｖｃｃ）、シフトレジスタ１３ａからの出力信号Ｑ０〜Ｑ２、デマルチプレクサ１４ａからの出力信号ｄｒｈ０〜ｄｒｈ２がそれぞれ示されている。
【０１０１】
図３および図５に示すように、まず、Ｈレベル側スルーレート制御装置１０ａの動作に先立って、シフトレジスタ１３ａのリセット入力端子ＲＳＴにリセット信号ｒｅｓｅｔが入力される。これによって、シフトレジスタ１３ａの三つの出力部（出力信号Ｑ０〜Ｑ２の各出力端子）は全てＬレベルにリセットされる。このリセット信号ｒｅｓｅｔとしては、デバイス外部から入力されるシステムのリセット信号を利用することができる。または、チップ（ＩＣチップ）内に電源が供給されたことを察知して動作するリセット回路などを設けて、その出力信号をリセット信号ｒｅｓｅｔとして用いることもできる。
【０１０２】
次に、比較器１２ａの正相入力端には出力バッファ２０の信号出力端が接続され、逆相入力端には電源電圧よりも高い電圧を発生する基準電圧発生部１１ａが接続されており、比較器１２ａはこれら２系統の入力電圧を比較する。比較器１２ａの正相入力端に印加される出力バッファ２０からの出力電圧が、基準電圧発生部１１ａの基準電圧を上回ると、比較器１２ａは、Ｈレベルのシフトパルスをシフトレジスタ１３ａのクロック入力端子ＣＬＫに印加する。
【０１０３】
さらに、シフトレジスタ１３ａにはＨレベルの電源電圧Ｖｃｃが印加されており、シフトレジスタ１３ａには１ビットのＨレベルの情報が順次記憶されるので、シフトパルスがクロック入力端子ＣＬＫに印加されると、シフトレジスタ１３ａの出力部（出力信号Ｑ０の出力端子）からＨレベルの信号が出力されると共に、他の出力部（出力信号Ｑ１、Ｑ２の各出力端子）からはＬレベルの信号が出力される。これと同様に、これ以降、比較器１２ａの正相入力端に印加される出力バッファ２０の出力電圧が、基準電圧発生部１１ａの基準電圧を上回ってＨレベルのシフトパルスがシフトレジスタ１３ａのクロック入力端子ＣＬＫに印加される度に、シフトレジスタ１３ａの三つの出力部に順次Ｈレベルの情報が送られていく。したがって、図５のタイミングチャートに示すように、比較器１２ａからのシフトパルスがクロック入力端子ＣＬＫに入力される度に、シフトレジスタ１３ａの三つの出力部からの出力信号（出力信号Ｑ０〜Ｑ２の各出力端子）はそれぞれ「Ｌ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｈ」と順に変化する。
【０１０４】
プリバッファ２１からデマルチプレクサ１４ａへの入力信号（Ｈ−ｄｒｉｖｅ）がＬレベルの場合（プリバッファ２１への入力信号がＨレベルの場合）、デマルチプレクサ１４ａからの出力ｄｒｈ０〜ｄｒｈ２は、下位（ｄｒｈ０）から順次Ｈレベルに固定され、それぞれ「Ｌ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｈ」と順に変化していく。
【０１０５】
次に、図４のＬレベル側スルーレート制御装置１０ｂの動作例について、図６に示す内部タイミングチャートに基づいて説明する。図６には、シフトレジスタ１３ｂに入力されるクロック信号ＣＬＫ、データＤ（Ｈレベルの電源電圧Ｖｃｃ）、シフトレジスタ１３ｂからの出力信号Ｑ０〜Ｑ２、デマルチプレクサ１４ｂからの出力信号ｄｒｌ０〜ｄｒｌ２が示されている。
【０１０６】
図４および図６に示すように、まず、Ｌレベル側スルーレート制御装置１０ｂの動作に先立って、シフトレジスタ１３ｂのリセット入力端子ＲＳＴにリセット信号ｒｅｓｅｔが入力される。これによって、シフトレジスタ１３ｂの各出力部（出力信号Ｑ０〜Ｑ２の各出力端子）は全てＬレベルにリセットされる。
【０１０７】
次に、比較器１２ｂの正相入力端には接地電圧よりも低い電圧を発生する基準電圧発生部１１ｂの出力電圧端が接続され、逆相入力端には出力バッファ２０の信号出力端が接続されており、比較器１２ｂはこれら２系統の入力電圧を比較する。比較器１２ｂの逆相入力端に印加される出力バッファ２０の出力電圧が基準電圧発生部１１ｂの基準電圧を下回ると、比較器１２ｂは、その出力端からＨレベルのシフトパルスをシフトレジスタ１３ｂのクロック入力端子ＣＬＫに印加する。
【０１０８】
さらに、シフトレジスタ１３ｂにはＨレベルの電源電圧Ｖｃｃが印加されており、シフトレジスタ１３ｂには１ビットのＨレベルの情報が順次記憶されるので、比較器１２ｂからのシフトパルスがクロック入力端子ＣＬＫに印加されると、シフトレジスタ１３ｂの出力部（出力信号Ｑ０の出力端子）からＨレベルの信号が出力されると共に、シフトレジスタ１３ｂの他の出力部（出力信号Ｑ１，Ｑ２の出力端子）からはＬレベルの信号が出力される。これと同様に、これ以降、比較器１２ｂの逆相入力端に印加される出力バッファ２０の出力電圧が基準電圧発生部１１ｂの基準電圧を下回って、Ｈレベルのシフトパルスがシフトレジスタ１３ｂのクロック入力端子ＣＬＫに印加される度に、シフトレジスタ１３ｂの各出力部（出力信号Ｑ０〜Ｑ２の各出力端子）に順次Ｈレベルの情報が送られていく。したがって、図６のタイミングチャートに示すように、シフトパルスがクロック入力端子ＣＬＫに入力される度に、シフトレジスタ１３ｂからの出力信号Ｑ０〜Ｑ２はそれぞれ「Ｌ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｈ」と順に変化する。
【０１０９】
プリバッファ２１からデマルチプレクサ１４ｂへの入力信号（Ｌ−ｄｒｉｖｅ）がＨレベルの場合（プリバッファ２１への入力信号がＬレベルの場合）、デマルチプレクサ１４ｂからの出力ｄｒｌ０〜ｄｒｌ２は、下位（ｄｒｌ０）から順次Ｌレベルに固定され、それぞれ「Ｈ」、「Ｈ」および「Ｈ」→「Ｌ」、「Ｈ」および「Ｈ」→「Ｌ」、「Ｌ」および「Ｈ」→「Ｌ」、「Ｌ」および「Ｌ」と順に変化していく。
【０１１０】
次に、本実施形態の図２に示す出力バッファ２０の動作例について、図７に示すタイミングチャートを用いて説明する。図７には、プリバッファ２１に入力される入力信号ＤＡＴＡ、プリバッファ２１から反転出力される駆動信号Ｈ−ｄｒｉｖｅ（Ｌ−ｄｒｉｖｅ）、基準電圧発生部１１ａで発生される基準電圧Ｖｃｃ＋ΔＶ、出力パッド２３からの出力信号（出力バッファ２０の出力信号）、基準電圧発生部１１ｂで発生される基準電圧Ｖｓｓ−ΔＶ、比較器１２ａの出力信号、シフトレジスタ１３ａからの出力信号Ｑ０〜Ｑ２、デマルチプレクサ１４ａの出力信号ｄｒｈ０〜ｄｒｈ２、比較器１２ｂの出力信号、シフトレジスタ１３ｂからの出力信号Ｑ０〜Ｑ２、およびデマルチプレクサ１４ｂの出力信号ｄｒｌ０〜ｄｒｌ２が示されている。図７の例では、入力信号ＤＡＴＡの立ち上がり変化時にＰＭＯＳトランジスタＰ１〜Ｐ３を動作させ、その立下り変化時にＮＭＯＳトランジスタＮ１〜Ｎ３を動作させるものとする。
【０１１１】
図２の出力バッファ２０の動作に先立って、図示しないリセット回路からのリセット信号ｒｅｓｅｔによりシフトレジスタ１３ａおよび１３ｂが共にリセットされ、それぞれの出力信号Ｑ０〜Ｑ２が全てＬレベルとなる。
【０１１２】
まず、入力信号ＤＡＴＡの立ち上がり時（Ｈレベル側スルーレート制御装置１０ａ）について説明する。
【０１１３】
図７の時刻ｔ０において、プリバッファ２１への入力信号ＤＡＴＡがＨレベルに立ち上がると、プリバッファ２１から出力される駆動信号Ｈ−ｄｒｉｖｅ（Ｌ−ｄｒｉｖｅ）は反転してＬレベルに立ち下がる。これと同時に、Ｈレベル側駆動手段２２ａでは、Ｈレベル側駆動用ＰＭＯＳトランジスタＰ３のゲート電圧がＬレベルになって、ＰＭＯＳトランジスタＰ３がＯＮ状態になると共に、デマルチプレクサ１４ａの出力ｄｒｈ０〜ｄｒｈ２が全てＬレベルになる。これによって、ＰＭＯＳトランジスタＰＯ〜Ｐ２のゲート電圧もＬレベルになり、ＰＭＯＳトランジスタＰＯ〜Ｐ２も全てＯＮ状態になる。この結果、出力パッド２３からの出力信号ｂはＨレベルへの変化を開始する。
【０１１４】
時刻ｔ１において、出力パッド２３の出力信号に図７に実線で示すようなリンギングが発生して、基準電圧Ｖｃｃ＋ΔＶを上回った場合に、比較器１２ａの出力信号がＨレベルになり、シフトレジスタ１３ａの出力信号Ｑ０がＨレベルになって、デマルチプレクサ１４ａの出力信号ｄｒｈ０もＨレベルとなる。これにより、Ｈレベル側駆動手段２２ａでは、Ｈレベル側駆動用ＰＭＯＳトランジスタＰ０〜Ｐ３の中でＰＭＯＳトランジスタＰ０がＯＦＦ状態になり、Ｈレベル側駆動用ＰＭＯＳトランジスタ群の駆動能力が減じられて、出力パッド２３からの出力信号に制動がかかる。その結果、出力信号波形ｂのリンギングは図７に点線で示すようになだらかに改善される。なお、出力パッド２３から出力される出力信号への制動効果が十分でなく、リンギングが再度発生する場合には、デマルチプレクサ１４ａの出力信号ｄｒｈ０〜ｄｒｈ２が「Ｌ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｌ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｌ」→「Ｈ」、「Ｈ」および「Ｈ」と順に変化し、段階的にＨレベル側駆動用ＰＭＯＳトランジスタの駆動能力を減少させる制御が行われて出力信号波形ｂのリンギングが抑制される。
【０１１５】
次に、入力信号ＤＡＴＡの立下り時（Ｌレベル側スルーレート制御装置１０ｂ）について説明する。
【０１１６】
図７の時刻ｔ２において、プリバッファ２１への入力信号ＤＡＴＡがＬレベルに立ち下がると、プリバッファ２１から出力される駆動信号Ｌ−ｄｒｉｖｅ（Ｈ−ｄｒｉｖｅ）はＨレベルに立ち上がる。これと同時に、Ｌレベル側駆動手段２２ｂでは、Ｌレベル側駆動用ＮＭＯＳトランジスタＮ３のゲート電圧がＨレベルになり、ＮＭＯＳトランジスタＮ３がＯＮ状態になると共に、デマルチプレクサ１４ｂの出力信号ｄｒｌ０〜ｄｒｌ２が全てＨレベルになる。これによって、ＮＭＯＳトランジスタＮ０〜Ｎ２の各ゲート電圧もＨレベルになり、ＮＭＯＳトランジスタＮ０〜Ｎ２も全てＯＮ状態になる。この結果、出力パッド２３から出力される出力バッファ２０の出力信号波形ｂ（出力パッド２３の出力）はＬレベルへの変化を開始する。
【０１１７】
さらに、時刻ｔ３において、出力パッド２３の出力に図７に実線で示すようなリンギングが発生して、基準電圧Ｖｓｓ−ΔＶを下回った場合、比較器１２ｂの出力信号がＨレベルになり、シフトレジスタ１３ｂの出力信号Ｑ０がＨレベルになって、デマルチプレクサ１４ｂの出力信号ｄｒｌ０がＬレベルとなる。これにより、Ｌレベル側駆動手段２２ｂでは、Ｌレベル側駆動用ＮＭＯＳトランジスタＮ０〜Ｎ３の中でＮＭＯＳトランジスタＮ０がＯＦＦ状態になり、Ｌレベル側駆動用ＮＭＯＳトランジスタ群の駆動能力が減じられて、出力パッド２３の出力（出力バッファ２０の出力信号波形ｂ）に制動がかかる。この結果、出力信号波形のリンギングは図７に点線で示すようになだらかに改善される。なお、出力パッド２３からの出力への制動効果が十分ではなく、リンギングが再度発生する場合には、デマルチプレクサ１４ｂの出力ｄｒｌ０〜ｄｒｌ２が「Ｈ」、「Ｈ」および「Ｈ」→「Ｌ」、「Ｈ」および「Ｈ」→「Ｌ」、「Ｌ」および「Ｈ」→「Ｌ」、「Ｌ」および「Ｌ」と順に変化し、段階的にＬレベル側駆動用ＮＭＯＳトランジスタ群の駆動能力を減少させる制御が行われる。
【０１１８】
次に、本発明の情報処理装置の実施形態について説明する。
【０１１９】
図８は、本発明の出力バッファを用いた本発明の情報処理装置の実施形態における基本構成を示すブロック図である。
【０１２０】
図８に示すように、情報処理装置３０は、制御手段としてのＣＰＵ３１（中央演算処理装置）と、６４Ｍビットフラッシュメモリ３２と、１６ＭビットＳＲＡＭ３３と、８ビットのパラレルポートとしての出力ポート３４とを有しており、それぞれの内部に本発明の出力バッファ（例えば図２の出力バッファ２０）を備えている。
【０１２１】
本実施形態において、ＣＰＵ３１のメモリ空間は１６Ｍバイトであり、バス幅は１６ビットである。
【０１２２】
図９に、１６進数を用いてＣＰＵ３１におけるメモリ空間のマッピング例を示している。図９において、メモリ空間のうち、００００００Ｈ〜１ＦＦＦＦＦＨの２Ｍバイトに１６ＭビットＳＲＡＭ３３が配置され、８０００００Ｈ〜ＦＦＦＦＦＦＨの８Ｍバイトに６４Ｍビットフラッシュメモリ３２が配置されている。また、８ビットパラレルポート３４は、Ｉ／Ｏ空間の下位バイト（リトルエンディアンの場合）０Ｈに配置されている。
【０１２３】
図８に示す情報処理装置３０において、ＣＰＵ３１からは、アドレス選択信号Ａ０〜Ａ２３と、メモリ読み出し信号ＯＥ＃と、メモリ書き込み信号ＷＥ＃と、Ｉ／Ｏ読み出し信号ＩＯＲ＃と、Ｉ／Ｏ書き込み信号ＩＯＷ＃と、メモリ空間／Ｉ／Ｏ空間識別信号Ｍ／Ｉ／Ｏ＃とが出力される。また、データ信号Ｄ０〜Ｄ１５は、ＣＰＵ３１が６４Ｍビットフラッシュメモリ３２などに書き込みを行う場合には、ＣＰＵ３１から見ると出力信号となり、ＣＰＵ３１が６４Ｍビットフラッシュメモリ３２などから読み出しを行う場合には、ＣＰＵ３１から見ると入力信号となる。ＣＰＵ３１は、これらの信号を適切に制御することにより命令を読み込んで実行し、メモリ上のデータのプロセシング、およびＩ／Ｏ信号の入力によって外部からデータ（例えばセンサ出力）を取り込んだり、パワー素子のＯＮ／ＯＦＦによるモータの制御などを行う。
【０１２４】
本実施形態の情報処理装置３０において、ＣＰＵ３１から出力される制御信号（アドレス選択信号Ａ０〜Ａ２３、メモリ読み出し信号ＯＥ＃、メモリ書き込み信号ＷＥ＃、Ｉ／Ｏ読み出し信号ＩＯＲ＃、Ｉ／Ｏ書き込み信号ＩＯＷ＃、メモリ空間／Ｉ／Ｏ空間識別信号Ｍ／ＩＯ＃）を出力するＣＰＵ３１内部の出力バッファとして、例えば図２に示す出力バッファ２０を適用することが可能である。
【０１２５】
また、データ信号Ｄ０〜Ｄ７は８ビットパラレルポート３４への出力信号その他に対しては入力信号であり、データ信号Ｄ８〜Ｄ１５はＣＰＵ３１、６４Ｍビットフラッシュメモリ３２および１６ＭビットＳＲＡＭ３３の入出力信号であるから、ＣＰＵ３１、６４Ｍビットフラッシュメモリ３２および１６ＭビットＳＲＡＭ３３内部にはデータ信号Ｄ０〜Ｄ１５を入出力する入出力バッファが設けられる。この入出力バッファとしては、例えば図２に示す出力バッファ２０をそのまま用いることはできない。
【０１２６】
そこで、ＣＰＵ３１から見てデータ信号Ｄ０〜Ｄ１５が入力信号であることを示す出力識別信号ＯＥ＃と、６４ビットフラッシュメモリ３２および１６ＭビットＳＲＡＭ３３においてＣＰＵ３１から入力されるメモリ読み出し信号ＯＥ＃の反転ＯＥ信号（６４Ｍビットフラッシュメモリ３２及び１６ＭビットＳＲＡＭ３３では図１０においてＯＥ＃にこの信号を加える）とを用いて、例えば下記論理式（１）および（２）と下記表１に示す真理値表を満たす図１０のようなプリバッファ２１ａを、図２に示す出力バッファ２０におけるプリバッファ２１の代わりに設けることによって、図２に示す出力バッファ２０を入出力バッファとして機能させることができ、これによりリンギング改善効果を得ることが可能である。なお、ＣＰＵ３１から見てデータ信号Ｄ０〜Ｄ１５が入力信号であることを示す出力識別信号ＯＥ＃と、ＣＰＵ３１が外部に出力するメモリ読み出し信号ＯＥ＃とは別の信号であり、本来は両者を区別する必要があるが、本実施形態において下記論理式および下記表１に示す真理値表では、説明の都合上、同一の信号名を用いている。
【０１２７】
【数１】
2005229552.tif 000003
【０１２８】
【表１】
2005229552.tif 000004
図１０に示すプリバッファ２１ａは、ＮＡＮＤゲートとＮＯＲゲートとを有している。ＮＡＮＤゲートの一方の入力端にはそれぞれデータ信号ＤＡＴＡが接続され、他方の入力には出力識別信号ＯＥ＃（またはメモリ読み出し信号）が接続されており、駆動信号Ｈ−ｄｒｉｖｅが出力される。また、ＮＯＲゲートの一方の入力端にはデータ信号ＤＡＴＡが接続され、他方の入力端には出力識別信号ＯＥ＃（またはメモリ読み出し信号）が反転されて接続されており、駆動信号Ｌ−ｄｒｉｖｅが出力される。
【０１２９】
上記表１に示すように、出力識別信号ＯＥ＃（またはメモリ読み出し信号）がＨレベルでデータ信号ＤＡＴＡがＨレベルである場合には、プリバッファ２１ａから出力される駆動信号Ｈ−ｄｒｉｖｅおよびＬ−ｄｒｉｖｅはＬレベルとなる。また、出力識別信号ＯＥ＃（またはメモリ読み出し信号）がＨレベルでデータ信号ＤＡＴＡがLレベルである場合には、プリバッファ２１ａから出力される駆動信号Ｈ−ｄｒｉｖｅおよびＬ−ｄｒｉｖｅはＨレベルとなる。これらの場合、図２に示すプリバッファ２１の代りにプリバッファ２１ａを設けた出力バッファは、Ｈ−ｄｒｉｖｅがＬレベルのときにＰＭＯＳトランジスタＰ０〜Ｐ３が駆動され、Ｌ−ｄｒｉｖｅがＨレベルのときにＮＭＯＳトランジスタＮ０〜Ｎ３が駆動されて、出力バッファとして機能する。
【０１３０】
また、出力識別信号ＯＥ＃（またはメモリ読み出し信号）がLレベルである場合には、データ信号ＤＡＴＡがＨレベルであってもＬレベルであっても、プリバッファ２１ａから出力される駆動信号Ｈ−ｄｒｉｖｅはＨレベルとなり、駆動信号Ｌ−ｄｒｉｖｅはＬレベルとなる。これらの場合、図２に示すプリバッファ２１の代りにプリバッファ２１ａを設けた出力バッファは、駆動用の全トランジスタが駆動されず、即ち、ＰＭＯＳトランジスタＰ０〜Ｐ３およびＮＭＯＳトランジスタＮ０〜Ｎ３が共に駆動されず、入力バッファとして機能する。
【０１３１】
以上により、本実施形態によれば、出力バッファ２０からの出力信号波形ｂの立ち上がりおよび立ち下り時にリンギングが発生した場合に、これを検出して、Ｈレベル側スルーレート制御装置１０ａおよびＬレベル側スルーレート制御装置１０ｂからの駆動信号によって、段階的にＨレベル側駆動手段２２ａのＰＭＯＳトランジスタ群およびＬレベル側駆動手段２２ｂのＮＭＯＳトランジスタ群の駆動能力を減少させるように制御する。これにより、従来のように、ダンピング抵抗、逆バイアス、フェライトビーズなどの部品を用いたり、外部から駆動能力の調整設定を行うようなことはなく、出力バッファ２０の出力信号波形ｂにおけるリンギングの有無を検知して、それに応じて駆動手段の駆動能力を変化させて、誤動作を防ぐことができる。
【０１３２】
なお、上記実施形態では、スルーレート制御装置１０に用いられる比較手段１２として比較器（差分増幅器）１２ａ，１２ｂを用いているが、比較器１２ａ，１２ｂの代わりに他の差動増幅器を用いてもよい。また、出力バッファ２０に用いられる駆動手段であるＨレベル側駆動用トランジスタＰ０〜Ｐ３およびＬレベル側駆動用トランジスタＮ０〜Ｎ３として、それぞれＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを用いたが、デマルチプレクサ１４ａおよび１４ｂの論理を適切に選択することにより、駆動トランジスタを全て同一導電型とすることもできる。また、駆動トランジスタは、バイポーラおよびＢｉ−ＣＭＩＳプロセス等に係るものでもよい。出力バッファ２０からの出力形態は、駆動トランジスタのみによる必要はなく、駆動トランジスタ＋負荷抵抗、オープンドレイン（オープンコレクタ）、トーテムポールなどの形式であってもよい。また、Ｈレベル側駆動手段およびＬレベル側駆動手段の一方のみに本発明のスルーレート制御装置１０を設けるようにしてもよい。さらに、本実施形態にあっては、シフトレジスタ１３ａ，１３ｂの出力ビット数を「３」としたが、これに限定されるものではなく、チップレイアウト、制御性など、他の事情を勘案して適宜変更することも可能である。
【０１３３】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１３４】
本発明は、例えば半導体集積回路などに適用可能なスルーレート制御装置、このスルーレート制御装置を用いた出力バッファおよびこの出力バッファを用いた情報処理装置の分野において、従来のように外部から駆動能力の調整を行ったり、デバイスを使用するユーザが設定値変更作業を行うことなく、出力バッファの出力信号波形におけるリンギングの有無を検知し、これに基づいて駆動手段の駆動能力を調整し、好適なデータ伝送波形を得ることが可能となる。また、従来のようにダンピング抵抗、逆バイアス、フェライトビーズなどの部品を用いることなく、ＥＭＩを改善して、情報処理装置の誤動作を防ぐことができる。本発明を適用することにより、動作安定性に優れた情報処理装置のシステムを構築することができる。
【図面の簡単な説明】
【０１３５】
【図１】本発明のスルーレート制御装置の一実施形態における基本構成を示すブロック図である。
【図２】図１のスルーレート制御装置を用いた出力バッファの実施形態における基本構成を示すブロック図である。
【図３】図２のＨレベル側スルーレート制御装置の詳細構成を示すブロック図である。
【図４】図２のＬレベル側スルーレート制御装置の詳細構成を示すブロック図である。
【図５】図３のＨレベル側スルーレート制御装置の動作時における各信号を示すタイミングチャート図である。
【図６】図４のＬレベル側スルーレート制御装置の動作時における各信号を示すタイミングチャート図である。
【図７】図２の出力バッファの動作時における各信号を示すタイミングチャート図である。
【図８】本発明の出力バッファを用いた本発明の情報処理装置の実施形態における基本構成を示すブロック図である。
【図９】図８の情報処理装置におけるメモリ空間のマッピング図である。
【図１０】図８の情報処理装置において、入出力バッファに設けられるプリバッファの概略的な構成を示す回路図である。
【図１１】従来の出力バッファにおける入力信号波形および出力信号波形を示す波形図である。
【図１２】従来の出力バッファの概略的な構成を示すブロック図である。
【図１３】図１２の出力バッファにおけるＨレベル側イネーブル期間調整回路の回路構成例を示すブロック図である。
【図１４】図１２の出力バッファにおけるＬレベル側イネーブル期間調整回路の回路構成例を示すブロック図である。
【図１５】図１３のＨレベル側イネーブル期間調整回路におけるパルスディレイ調整回路の回路構成例を示すブロック図である。
【図１６】図１４のＬレベル側イネーブル期間調整回路におけるパルスディレイ調整回路の回路構成例を示すブロック図である。
【図１７】図１３のイネーブル期間調整回路における動作の一例を示す内部信号のタイミングチャートである。
【図１８】図１２に示す従来の出力バッファにおける出力特性の一例を示すグラフである。
【符号の説明】
【０１３６】
１０  スルーレート制御装置
１０ａ  Ｈレベル側スルーレート制御装置
１０ｂ  Ｌレベル側スルーレート制御装置
１１  基準電圧発生手段
１１ａ，１１ｂ  基準電圧発生器
１２  比較手段
１２ａ，１２ｂ  比較器
１３  記憶手段
１３ａ，１３ｂ  シフトレジスタ
１４  分配手段
１４ａ，１４ｂ  デマルチプレクサ
２０  出力バッファ
２１，２１ａ  プリバッファ
２２ａ  Ｈレベル側駆動手段
２２ｂ  Ｌレベル側駆動手段
２３  出力パッド
３０  情報処理装置
３１  ＣＰＵ
３２  ６４Ｍビットフラッシュメモリ
３３  １６ＭビットＳＲＡＭ
３４  ８ビットパラレルポート
Ｐ０，Ｐ１，Ｐ２，Ｐ３  Ｈレベル側駆動用ＰＭＯＳトランジスタ
Ｎ０，Ｎ１，Ｎ２，Ｎ３  Ｌレベル側駆動用ＮＭＯＳトランジスタ
【図１】
2005229552.tif 000005
【図２】
2005229552.tif 000006
【図３】
2005229552.tif 000007
【図４】
2005229552.tif 000008
【図５】
2005229552.tif 000009
【図６】
2005229552.tif 000010
【図７】
2005229552.tif 000011
【図８】
2005229552.tif 000012
【図９】
2005229552.tif 000013
【図１０】
2005229552.tif 000014
【図１１】
2005229552.tif 000015
【図１２】
2005229552.tif 000016
【図１３】
2005229552.tif 000017
【図１４】
2005229552.tif 000018
【図１５】
2005229552.tif 000019
【図１６】
2005229552.tif 000020
【図１７】
2005229552.tif 000021
【図１８】
2005229552.tif 000022