(57)【要約】【課題】  再酸化工程によるＯＮＯ誘電体膜のスマイリング現象を防止することが可能なフラッシュメモリセルの製造方法を提供する。【解決手段】  半導体基板上に、ゲートマスク工程及びエッチング工程によって、トンネル酸化膜、フローティングゲート、ＯＮＯ誘電体膜及びコントロールゲートが積層されたゲート構造を形成する段階と、窒化処理を行ってフローティングゲートとコントロールゲートのエッチング面にＳｉ−Ｎ結合構造を成す段階と、再酸化工程を行ってフローティングゲート及びコントロールゲートのエッチング面に酸化膜を形成する段階とを含む。【選択図】  図１
2005197639.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ゲートマスク工程及びエッチング工程によって、トンネル酸化膜、フローティングゲート、ＯＮＯ誘電体膜及びコントロールゲートが積層されたゲート構造を形成する段階と、
窒化処理を行って前記フローティングゲートと前記コントロールゲートのエッチング面にＳｉ−Ｎ結合構造を成す段階と、
再酸化工程を行って前記フローティングゲート及び前記コントロールゲートのエッチング面に酸化膜を形成する段階とを含むフラッシュメモリセルの製造方法。
【請求項２】
前記フローティングゲートと前記コントロールゲートはドープトポリシリコンの含まれた単層または多層構造で形成する請求項１記載のフラッシュメモリセルの製造方法。
【請求項３】
前記ＯＮＯ誘電体膜は、下部酸化膜、中間窒化膜及び上部酸化膜が積層されてなる請求項１記載のフラッシュメモリセルの製造方法。
【請求項４】
前記下部酸化膜及び前記上部酸化膜はＤＣＳ（ＳｉＨ2Ｃｌ2）とＮ2ＯガスをソースとするＨＴＯを蒸着して形成する請求項３記載のフラッシュメモリセルの製造方法。
【請求項５】
前記中間窒化膜は反応気体としてＮＨ3＋ＤＣＳガスを用いて１〜３Ｔｏｒｒの圧力且つ６５０〜８００℃の温度雰囲気でＬＰＣＶＤ法によって形成する請求項３記載のフラッシュメモリセルの製造方法。
【請求項６】
前記窒化処理及び前記再酸化工程はインシチューで行う請求項１記載のフラッシュメモリセルの製造方法。
【請求項７】
前記窒化処理はＮ2雰囲気で約３０秒間ＲＴＮを行う請求項１または６記載のフラッシュメモリセルの製造方法。
【請求項８】
前記窒化処理は、Ｎ2雰囲気で窒化を最小化するために、キャリアガスとして用いるＡｒの容量との割合を１：１０以上に維持して行う請求項１または６記載のフラッシュメモリセルの製造方法。
【請求項９】
前記再酸化工程はＯ2雰囲気で約１〜１０分間行う請求項１または６記載のフラッシュメモリセルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリセルの製造方法に関し、特に、再酸化工程によるＯＮＯ誘電体膜のスマイリング(smiling)現象を防止することが可能なフラッシュメモリセルの製造方法に関する。
【背景技術】
【０００２】
最近、フラッシュ素子では、電荷の蓄積と放出によってプログラム状態の表示または消去状態の表示を示している。このようなプログラムと消去において、ＮＡＮＤフラッシュの場合、１５Ｖ以上の高電圧及びＦＮトンネリングを用いてプログラムと消去を行い、選択されたセル内で多数のトランジスタが同時に作動するようになっている。また、このように選択されたセル内で一定電圧の印加に対して電荷が所定の数だけ蓄積されると、フラッシュではプログラム状態のセルとして認められる。
【０００３】
ところが、デザインルールの減少に伴ってＦＮトンネリングを発生させることが可能な有効チャンネル長(effective channel length)が減少し、ゲート形成のためのエッチング時に発生したプラズマ損傷を治癒(plasma damage release)するために必ず行わなければならない後続の熱工程で一般に酸化工程によって行っており、このような再酸化(re-oxidation)工程によってＯＮＯ誘電体膜の側面に発生する非正常的な酸化による厚さ増加によって一名「スマイリング現象」が発生し、ゲートに印加される電圧が不均一に伝達されてプログラムの速度を遅くするなど素子の信頼性を低下させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、本発明の目的は、再酸化工程によるＯＮＯ誘電体膜のスマイリング現象を防止することが可能なフラッシュメモリセルの製造方法を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明は、半導体基板上に、ゲートマスク工程及びエッチング工程によって、トンネル酸化膜、フローティングゲート、ＯＮＯ誘電体膜及びコントロールゲートが積層されたゲート構造を形成する段階と、窒化処理を行ってフローティングゲートとコントロールゲートのエッチング面にＳｉ−Ｎ結合構造を成す段階と、再酸化工程を行ってフローティングゲート及びコントロールゲートのエッチング面に酸化膜を形成する段階とを含むフラッシュメモリセルの製造方法を提供する。
【０００６】
前記において、フローティングゲートとコントロールゲートはドープトポリシリコンが含まれた単層または多層構造で形成する。
【０００７】
ＯＮＯ誘電体膜は、下部酸化膜、中間窒化膜及び上部酸化膜が積層されてなり、下部酸化膜及び上部酸化膜はＤＣＳ（ＳｉＨ2Ｃｌ2）とＮ2ＯガスをソースとするＨＴＯを蒸着して形成し、中間窒化膜は反応気体としてＮＨ3＋ＤＣＳガスを用いて１〜３Ｔｏｒｒの圧力且つ６５０〜８００℃の温度雰囲気でＬＰＣＶＤ法によって形成する。
【０００８】
窒化処理及び再酸化工程はインシチューで行い、窒化処理はＮ2雰囲気で約３０秒間ＲＴＮを行う。また、Ｎ2雰囲気で窒化を最小化するために、キャリアガスとして用いるＡｒの容量との割合を１：１０以上に維持して行う。再酸化工程はＯ2雰囲気で約１〜１０分間行う。
【発明の効果】
【０００９】
本発明は、再酸化が発生するフローティングゲート及びコントロールゲートを成すポリシリコンのＳｉボンディングに不活性ドーパントの窒素Ｎがトラップされるようにし、このようにトラップされた不活性ドーパントによって、後続で行われる再酸化工程で非正常的なポリシリコン再酸化が抑制されてＯＮＯ誘電体膜のスマイリング現象が防止される。これにより、本発明は、デザインルールの縮小(shrinkage)に効果的に対応することが可能な安定したセルトランジスタを確保することができる。
【発明を実施するための最良の形態】
【００１０】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるもので、本発明の範囲は本願の特許請求の範囲によって理解されるべきである。
【００１１】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面における膜の厚さ又は大きさは説明の便宜及び明確性のために誇張された。図面上において、同一の符号は同一の要素を意味する。
【００１２】
図１（ａ）〜図１（ｃ）は本発明の実施例に係るフラッシュメモリセルの製造方法を説明するための断面図、図２は図１（ａ）のゲート構造側壁の「Ａ」部分でゲートエッチング工程によってプラズマが損傷した状態を示す拡大断面図、図３は図１（ｂ）のゲート構造側壁の「Ｂ」部分で急速熱窒化処理が行われた状態を示す拡大断面図である。
【００１３】
図１（ａ）を参照すると、半導体基板１１上に、ゲートマスク工程及びエッチング工程によって、トンネル酸化膜１２、フローティングゲート１３、ＯＮＯ誘電体膜１４及びコントロールゲート１５が積層されたゲート構造を形成する。図２の拡大断面図に示すように、ゲートエッチング工程の際に、フローティングゲート１３とコントロールゲート１５のエッチング面に、Ｓｉ−ダングリングボンド(Si-dangling bond)が切れるプラズマ損傷を受ける。従来では、このような状態で再酸化工程を行ったが、切れたダングリングボンドは酸素と反応して酸化膜に容易に変化する。特に、下部酸化膜１４−１とフローティングゲート１３との境界面または上部酸化膜１４−３とコントロールゲート１５との境界面に非正常的な酸化反応でスマイリング現象が発生し、ゲートに印加される電圧が不均一に伝達されてプログラムの速度を遅くするなど素子の信頼性を低下させるという問題点がある。
【００１４】
前記において、フローティングゲート１３は、セルフアラインシャロートレンチアイソレーションスキーム(SA-STI scheme)を適用するフラッシュメモリ素子の場合、第１ポリシリコン層と第２ポリシリコン層の積層構造を適用し、他のスキームを適用する場合、単層のポリシリコン層で形成することができる。フローティングゲート１３を成すポリシリコン層には、適正濃度の不純物イオンがドープされている。ＯＮＯ誘電体膜１４は下部酸化膜１４−１、中間窒化膜１４−２及び上部酸化膜１４−３が積層されてなるが、下部酸化膜及び上部酸化膜１４−１及び１４−３は部分的な優れた耐圧と優れたＴＤＤＢ(Time Dependent Dielectric Breakdown)特性を有するＤＣＳ（ＳｉＨ2Ｃｌ2）とＮ2ＯガスをソースとするＨＴＯ(Hot Temperature Oxide)を用いて形成し、中間窒化膜１４−２は反応気体としてＮＨ3＋ＤＣＳガスを用いて１〜３Ｔｏｒｒ以下の低圧且つ６５０〜８００℃の温度雰囲気でＬＰＣＶＤ法によって形成する。コントロールゲート１５はドープされたポリシリコン層のみで形成し、或いはドープされたポリシリコン層上に金属−シリサイド層の積層構造で形成する。
【００１５】
図１（ｂ）を参照すると、ゲートエッチング工程の際に、フローティングゲート１３とコントロールゲート１５のエッチング面に、Ｓｉ−ダングリングボンドが切れるプラズママ損傷を治癒するために窒化処理を行う。図３の拡大断面図に示すように、フローティングゲート１３とコントロールゲート１５のエッチング面に、不完全Ｓｉは窒化処理によってＳｉ−Ｎ結合を行う。すなわち、窒化処理時に不活性ドーパントである窒素ＮがＳｉと結合してＳｉ−Ｎ結合構造を成し、このようなＳｉ−Ｎ結合構造は非正常的な酸化を抑制する役割を果たす。
【００１６】
前記において、窒化処理はＮ2雰囲気で約３０秒以下にＲＴＮ(Rapid Thermal Nitridation)を行うことが好ましい。これは、後続の再酸化工程とともに熱工程の時間が長くなる場合、非正常ドーピングプロファイル(abnormal doping profile)の生成を抑制するためである。また、Ｎ2雰囲気で窒化を最小化するために、キャリアガスとして用いるＡｒの容量との割合を１：１０以上に維持することが好ましい。
【００１７】
図１（ｃ）を参照すると、窒化処理によってフローティングゲート１３及びコントロールゲート１５のエッチング面がＳｉ−Ｎ結合構造になった状態で、ゲートエッチング工程で発生したプラズマ損傷を完全に治癒するための再酸化工程を行い、これによりフローティングゲート１３及びコントロールゲート１５のエッチング面に酸化膜１６が形成される。もちろん、他の露出した表面にも酸化膜１６が形成される。
【００１８】
前記において、再酸化工程は、窒化処理とインシチューで行うことができる。再酸化工程は、Ｓｉ−Ｎ結合構造が存在する状態で行うために、十分再酸化が行われるようにＯ2雰囲気で約１〜１０分間行う。このように再酸化工程を行っても、Ｏ2雰囲気で約１〜１０分間行う。このように再酸化工程を行っても、Ｓｉ−Ｎ結合構造によって非正常的な酸化が抑制されてＯＮＯ誘電体膜１４のスマイリング現象は発生しない。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例に係るフラッシュメモリセルの製造方法を説明するための断面図である。
【図２】図１（ａ）のゲート構造側壁の「Ａ」部分でゲートエッチング工程によってプラズマが損傷した状態を示す拡大断面図である。
【図３】図１（ｂ）のゲート構造側壁の「Ｂ」部分で急速熱窒化処理が行われた状態を示した拡大断面図である。
【符号の説明】
【００２０】
１１    半導体基板
１２    トンネル酸化膜
１３    フローティングゲート
１４    ＯＮＯ誘電体膜
１４−１  下部酸化膜
１４−２    中間窒化膜
１４−３    上部酸化膜
１５    コントロールゲート
１６    酸化膜
【図１】
2005197639.tif 000003
【図２】
2005197639.tif 000004
【図３】
2005197639.tif 000005