(57)【要約】【課題】異なる出力端子から順次パルスを出力するにあたり、各パルスの終端の遅延を小さくすることのできるパルス出力回路、該パルス出力回路を用いた表示装置の駆動回路、表示装置、およびパルス出力方法を提供することにある。【解決手段】自段のフリップフロップＦＦの出力パルスを遅延用インバータ回路で遅延させてレベルシフタ３ｂの入力端子ＩＮに入力する。次段のフリップフロップＦＦの出力パルスを、自段のフリップフロップのリセット端子Ｒと、レベルシフタ３ｂのイネーブル端子ＥＮとに入力する。そして、レベルシフタ３ｂは、入力端子ＩＮに入力されたパルスの始端を始端とし、イネーブル端子ＥＮに入力されたパルスの始端を終端とするサンプリングパルスを出力端子ＯＵＴＢから出力する。【選択図】図１
2005192201.tif 000002
【特許請求の範囲】
【請求項１】
異なる出力端子から順次パルスを出力するパルス出力回路であって、
上記出力端子から出力するパルスの源パルスとして第１パルスを生成し、上記第１パルスの少なくとも終端から所定期間前までのレベルをパルスレベルの反転レベルに変化させるように上記第１パルスの波形変形を行った上でパルスレベルを所定のレベルおよび極性とした第２パルスを生成し、上記第２パルスを上記出力端子から出力することを特徴とするパルス出力回路。
【請求項２】
上記第２パルスのパルス終端を、上記第１パルスのパルス終端よりも上記所定期間前に始端を有する基準パルスを用いて決定することを特徴とする請求項１に記載のパルス出力回路。
【請求項３】
ｉ番目（ｉは自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスは、ｉ＋ｋ番目（ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第１パルスであることを特徴とする請求項２に記載のパルス出力回路。
【請求項４】
ｉ＋ｋ番目（ｉは自然数、ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端を遅延させて決定することを特徴とする請求項２または３に記載のパルス出力回路。
【請求項５】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させた後に、遅延した上記基準パルスを、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項４に記載のパルス出力回路。
【請求項６】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項４に記載のパルス出力回路。
【請求項７】
ｉ＋ｋ番目（ｉは自然数、ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの終端を遅延させて決定することを特徴とする請求項２または３に記載のパルス出力回路。
【請求項８】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させて、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを、遅延した上記第２パルスの終端のタイミングから、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項７に記載のパルス出力回路。
【請求項９】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させたパルスと、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルス、もしくは該基準パルスを上記第２パルスの遅延よりも小さく遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項７に記載のパルス出力回路。
【請求項１０】
上記第１パルスを複数の周期パルス信号を用いて生成し、上記第１パルスの始端のタイミングを、いずれか１つの上記周期パルス信号で規定されるタイミングを用い、かつ、用いる上記タイミングを各上記第１パルスに対して異ならせて、決定することを特徴とする請求項１に記載のパルス出力回路。
【請求項１１】
請求項１ないし１０のいずれかに記載のパルス出力回路を備え、上記第２パルスを表示装置のビデオ信号のサンプリングパルスとして出力することを特徴とする表示装置の駆動回路。
【請求項１２】
上記第１パルスを出力するシフトレジスタを備えていることを特徴とする請求項１１に記載の表示装置の駆動回路。
【請求項１３】
請求項３に記載のパルス出力回路を備え、上記シフトレジスタが上記出力端子毎に対応したセットリセットフリップフロップを用いて構成され、ｉ番目のセットリセットフリップフロップのリセット端子にｉ＋ｋ番目のセットリセットフリップフロップの出力信号が入力されることを特徴とする請求項１２に記載の表示装置の駆動回路。
【請求項１４】
請求項３に記載のパルス出力回路を備え、上記シフトレジスタが上記出力端子毎に対応したセットリセットフリップフロップを用いて構成され、各上記セットリセットフリップフロップの前に各上記セットリセットフリップフロップの入力信号の電源電圧変換を行うレベルシフタが設けられ、ｉ番目のセットリセットフリップフロップのリセット端子にｉ＋ｋ番目のセットリセットフリップフロップの前の上記レベルシフタの出力信号が入力されることを特徴とする請求項１２に記載の表示装置の駆動回路。
【請求項１５】
請求項１１ないし１４のいずれかに記載の表示装置の駆動回路を備えていることを特徴とする表示装置。
【請求項１６】
異なる出力端子から順次パルスを出力するパルス出力方法であって、
上記出力端子から出力するパルスの源パルスとして第１パルスを生成し、上記第１パルスの少なくとも終端から所定期間前までのレベルをパルスレベルの反転レベルに変化させるように上記第１パルスの波形変形を行った上でパルスレベルを所定のレベルおよび極性とした第２パルスを生成し、上記第２パルスを上記出力端子から出力することを特徴とするパルス出力方法。
【請求項１７】
上記第２パルスのパルス終端を、上記第１パルスのパルス終端よりも上記所定期間前に始端を有する基準パルスを用いて決定することを特徴とする請求項１６に記載のパルス出力方法。
【請求項１８】
ｉ番目（ｉは自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスは、ｉ＋ｋ番目（ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第１パルスであることを特徴とする請求項１７に記載のパルス出力方法。
【請求項１９】
ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端を遅延させて決定することを特徴とする請求項１７または１８に記載のパルス出力方法。
【請求項２０】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させた後に、遅延した上記基準パルスを、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項１９に記載のパルス出力方法。
【請求項２１】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項１９に記載のパルス出力方法。
【請求項２２】
ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの終端を遅延させて決定することを特徴とする請求項１７または１８に記載のパルス出力方法。
【請求項２３】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させて、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを、遅延した上記第２パルスの終端のタイミングから、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項２２に記載のパルス出力方法。
【請求項２４】
ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させたパルスと、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルス、もしくは該基準パルスを上記第２パルスの遅延よりも小さく遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴とする請求項２２に記載のパルス出力方法。
【請求項２５】
上記第１パルスを複数の周期パルス信号を用いて生成し、上記第１パルスの始端のタイミングを、いずれか１つの上記周期パルス信号で規定されるタイミングを用い、かつ、用いる上記タイミングを各上記第１パルスに対して異ならせて、決定することを特徴とする請求項１６に記載のパルス出力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置などの表示装置におけるデータ供給用の信号に関する。
【背景技術】
【０００２】
ＩＣより供給されるロジック系入力信号は低消費電流化に伴い、低電圧化が進み３．３Ｖあるいは５Ｖに収束されるが、パネル上のドライブ回路の動作電圧及び液晶への印加電圧をそれぞれ現行の８Ｖ、１２Ｖ程度より低電力化することはプロセス・材料の向上に依存することを考えると困難であり、現状ではＩＣからの入力信号に対してレベルシフトすることは避けられない。したがって、パネル上のロジック回路及び液晶駆動回路部を動作するには、電源電圧のレベル変換回路ブロックを内蔵するかあるいは、ドライバＩＣで電圧変換された信号で駆動するかの形をとる必要がある。前者においては、パネル上にてレベルシフタ回路を動作させるため、貫通電流を極力低減するよう配慮した低消費電流対策を優先的に回路内に組み込まなければならず、それに伴いＴｒ数が多くなり必然的にその回路における内部遅延時間が問題となる。この、パネル上にレベルシフタ回路を備えた液晶表示装置について以下に説明する。
【０００３】
まず、図２のような構成の表示パネル１を有する液晶表示装置を例に挙げる。この表示パネル１はゲートバスラインＧＬ…とＲＧＢに対応したソースバスラインＳＬ…との各交差点に画素を備えており、ゲートドライバ２によって選択されたゲートバスラインＧＬの画素に、ソースドライバによってソースバスラインＳＬを介してビデオ信号を書き込むことにより表示を行う。同図のソースドライバ３は後述する本発明に係るソースドライバであるので、ここでは従来のソースドライバとして説明する。なお、各画素は液晶容量、補助容量、ソースバスラインＳＬからのビデオ信号取り込み用のＴＦＴを備えており、各補助容量の一端側は補助容量ラインＣｓ−Ｌｉｎｅで互いに接続されている。
【０００４】
表示パネル１には、サンプリング回路ブロック１ａが設けられており、サンプリング回路ブロック１ａは、ソースバスラインＳＬごとに設けられたビデオ信号のサンプリングを行うアナログスイッチＡＳＷと、その制御信号処理回路（サンプリングバッファ等）とから構成されている。ソースドライバは連続するＲＧＢのソースバスラインＳＬ…を一組としてサンプリングスイッチＡＳＷのＯＮ／ＯＦＦを指示する信号（サンプリングパルス）を各組ごとに出力する。ビデオ信号伝送ラインはＲＧＢのそれぞれに設けられており、サンプリングはＲＧＢで並行して独立したサンプリングスイッチＡＳＷから取り込むが、ここでは便宜上、共通した１つのビデオ信号伝送ラインからＲＧＢ用のサンプリングスイッチＡＳＷに取り込むような形態で図示してある。尚、サンプリングスイッチＡＳＷの制御信号であるサンプリングパルスは、図示しているように各組毎にＲＧＢに共通でもよいし、独立にしてもよい。
【０００５】
一水平期間には、例えばＲのソースバスラインＳＬ…を例に取ると、順次ビデオ信号を書き込むためにＲのソースバスラインＳＬに接続されているアナログスイッチをＡＳＷ（Ｒ１），…，ＡＳＷ（Ｒｉ−１），ＡＳＷ（Ｒｉ），ＡＳＷ（Ｒｉ＋1），…という順にサンプリングパルスによってＯＮとし、外部から入力されるビデオ信号ＤＡＴＡをこの順にソースバスラインＳＬに取り込んでいく。
【０００６】
このようにアナログスイッチＡＳＷに１，…，ｉ−１，ｉ，ｉ＋１，…の順にサンプリング信号を出力するソースドライバの構成例を図２２に示す。
【０００７】
従来、フルモノリシックパネルにおけるソースドライバは、この図に示すように各ソースバスラインＳＬ毎にアナログスイッチＡＳＷのサンプリングパルスを発生するために、シフトレジスタと、それを駆動するために電源電圧変換を行うレベルシフタとが配されている。シフトレジスタは図中ＳＲ−ＦＦで表される複数のセットリセット・フリップフロップが縦続接続されたものであるが、隣接するセットリセット・フリップフロップ同士の間に、図中ＬＳで表されるレベルシフタが挿入されている。同図はｉ，ｉ＋１，ｉ＋２番目の組に対応した構成のみを示しており、各組毎に１つの各セット・リセットフリップフロップと１つのレベルシフタとが組み合わされた構成となっている。以降、ｉ番目のセットリセット・フリップフロップをフリップフロップＦＦ（ｉ）、ｉ番目のレベルシフタをＬＳ（ｉ）と表記する。
【０００８】
各レベルシフタＬＳはイネーブル端子ＥＮＡにアクティブ信号が入力されているときに電源電圧変換動作を行い、入力端子ＣＫ・ＣＫＢにクロック信号ＳＣＫ・ＳＣＫＢが入力される。クロック信号ＳＣＫとクロック信号ＳＣＫＢとは位相が互いに反転している。出力端子ＯＵＴＢは同じ組のフリップフロップＦＦの反転セット入力端子ＳＢに接続されている。イネーブル端子ＥＮＡは前段のフリップフロップＦＦの出力端子Ｑに接続されている。入力端子ＣＫ・ＣＫＢには、奇数番目の組と偶数番目の組とでクロック信号ＳＣＫ・ＳＣＫＢのうちの入力されるものが入れ替わるようになっている。ここでは、レベルシフタＬＳ（ｉ）の入力端子ＣＫにクロック信号ＳＣＫが、入力端子ＣＫＢにクロック信号ＳＣＫＢがそれぞれ入力される例が示されている。フリップフロップＦＦのリセット端子Ｒは次段のフリップフロップＦＦの出力端子Ｑと接続されている。
【０００９】
ここまでの構成で、クロック信号ＳＣＫと、フリップフロップＦＦの出力信号との関係について図２３を用いて説明する。以下ではフリップフロップＦＦ（ｉ）の出力端子Ｑからの出力を出力信号Ｑ（ｉ）と称する。
【００１０】
ＬＳ（ｉ）のイネーブル端子ＥＮＡにアクティブ信号であるハイレベルが入力されているとき、クロック信号ＳＣＫがローレベルからハイレベルへ立ち上がり、クロック信号ＳＣＫＢがハイレベルからローレベルに立ち下がると、クロック信号ＳＣＫが電圧変換されて位相が反転された信号が出力端子ＯＵＴＢから出力される。この出力信号はフリップフロップＦＦ（ｉ）の反転セット入力端子ＳＢに入力され、その反転信号であるハイレベルが出力信号Ｑ（ｉ）として出力端子Ｑから出力される。このとき、レベルシフタＬＳ（ｉ＋１）はハイレベルを出力端子ＯＵＴＢから出力するので、フリップフロップＦＦ（ｉ＋１）の出力信号Ｑ（ｉ＋１）はローレベルとなり、フリップフロップＦＦ（ｉ）のリセット端子Ｒにローレベルが入力される。
【００１１】
次いでクロック信号ＳＣＫがハイレベルからローレベルに立ち下がり、クロック信号ＳＣＫＢがローレベルからハイレベルに立ち上がると、レベルシフタＬＳ（ｉ＋１）は出力端子ＯＵＴＢからローレベルを出力してフリップフロップＦＦ（ｉ＋１）の出力信号Ｑ（ｉ＋１）はハイレベルとなる。これにより、フリップフロップＦＦ（ｉ）のリセット端子Ｒにハイレベルが入力されて出力信号Ｑ（ｉ）はハイレベルからローレベルへ立ち下がる。同様にして、フリップフロップＦＦ（ｉ＋１）のリセット端子ＲにフリップフロップＦＦ（ｉ＋２）の出力端子Ｑからハイレベルの出力信号Ｑ（ｉ＋２）が入力されるまで、出力信号Ｑ（ｉ＋１）はハイレベルを保つ。
【００１２】
また、出力信号Ｑ（ｉ＋１）がハイレベルの間にクロック信号ＳＣＫがローレベルからハイレベルに立ち上がり、クロック信号ＳＣＫＢがハイレベルからローレベルに立ち下がると、レベルシフタＬＳ（ｉ＋２）の出力端子ＯＵＴＢからローレベルが出力され、フリップフロップＦＦ（ｉ＋２）の出力信号Ｑ（ｉ＋２）はハイレベルとなる。
【００１３】
このようにして、図２３に示すようにハイレベルの出力信号Ｑ（ｉ），Ｑ（ｉ＋１），Ｑ（ｉ＋２）である出力パルスが順次、時系列で出力されていく。すなわち、あるゲートバスラインＧＬが選択されている一水平期間において、ハイレベルの出力信号Ｑ（１），…，Ｑ（ｉ），Ｑ（ｉ＋１），Ｑ（ｉ＋２），…という出力パルスの順次出力が、ＲＧＢのそれぞれについて並行して行われる。
【００１４】
しかし、同図に示すように、出力信号Ｑ（ｉ）の立ち上がりは、クロック信号ＳＣＫの立ち上がりに対してレベルシフタＬＳの回路内部遅延時間とフリップフロップＦＦの回路内部遅延時間との和の遅延時間Ｔａだけ遅延する。また、出力信号Ｑ（ｉ）の立ち下がりは、出力信号Ｑ（ｉ＋１）の立ち上がりからフリップフロップＦＦの回路内部遅延時間Ｔｂだけ、従って、クロック信号ＳＣＫの立ち下がりに対してＴａ＋Ｔｂだけ遅延する。従って、出力信号Ｑ（ｉ）の立ち下がり部分と出力信号Ｑ（ｉ＋１）の立ち上がり部分とにハイレベルの重なり期間が生じる。このように、隣接する出力パルス同士が上記遅延時間によって重なってしまう。
【００１５】
前述のようにこの出力パルスはビデオ信号ＤＡＴＡのサンプリングに使用されることから、重なりが生じると、前段のソースバスラインおよび画素へのビデオ信号ＤＡＴＡの書き込み期間すなわち充電期間であるにも関わらず、その書き込み期間中に次段のソースバスラインおよび画素へのビデオ信号ＤＡＴＡが供給開始されてしまう。従って、その期間は次段のソースバスラインおよび画素への書き込みデータを書き込むことになり、画素への書き込みが正常に行われず、ゴーストなどの表示不良の原因となり得る。
【００１６】
そこで、従来は、図２２に示すように、出力信号Ｑ（１），…，Ｑ（ｉ），Ｑ（ｉ＋１），Ｑ（ｉ＋２），…の出力パルスを遅延させる遅延回路ｄｅｌａｙを出力部に入れることで、出力パルスの立ち上がりを故意に遅延させ、重なりを防ぐ形式をとっている（例えば、特許文献１参照）。遅延回路ｄｅｌａｙは、図２４に示すように、出力信号Ｑ（ｉ）を複数個のインバータを通した信号と、出力信号Ｑ（ｉ）とを入力とするＮＡＮＤ回路によって出力パルスの立ち上がりを遅延させるものである。この遅延回路ｄｅｌａｙを用いることで、図２５のＳＭＰの信号波形で示すように、サンプリングパルスの立ち上がりが出力パルスの立ち上がりよりも遅延する。
【００１７】
遅延回路ｄｅｌａｙの後には、サンプリング回路ブロック１ａのアナログスイッチＡＳＷの動作電圧に合わせて電源電圧レベルを変換するレベルシフタが設けられている。図２２ではこのレベルシフタとして、トランジスタ６個構成の電圧駆動型レベルシフタであるレベルシフタＬＳ−６Ｔｒが設けられており、このレベルシフタＬＳ−６Ｔｒの出力信号をサンプリングパルスＳＭＰとしている。サンプリングパルスＳＭＰ（ｉ）は出力信号Ｑ（ｉ）の出力パルスから生成されたものである。
【００１８】
従って、図２５のサンプリングパルスの立ち上がりは、出力パルスの立ち上がりよりも、遅延回路ｄｅｌａｙでの遅延時間＋レベルシフタＬＳ−６Ｔｒでの遅延時間である遅延時間Ｔｄ−ｒｉｓｅだけ遅延する。また、サンプリングパルスの立ち下がりは、出力パルスの立ち下がりよりも、レベルシフタＬＳ−６Ｔｒでの遅延時間Ｔｄ−ｆａｌｌだけ遅延する。
【００１９】
また、特許文献２〜４にも、後発のサンプリングパルスを先発のサンプリングパルスの立ち下がりよりも遅延させて立ち上がらせることが記載されている。
【特許文献１】特開平１１−２７２２２６号公報（公開日：１９９９年１０月８日）
【特許文献２】特開平５−２１６４４１号公報（公開日：１９９３年０８月２７日）
【特許文献３】特開平５−２４１５３６号公報（公開日：１９９３年０９月２１日）
【特許文献４】特開平９−２１２１３３号公報（公開日：１９９７年０８月１５日）
【発明の開示】
【発明が解決しようとする課題】
【００２０】
このように、従来はサンプリングパルスの立ち上がりを遅延させることにより、ソースバスラインや画素への充電を乱すようなサンプリングパルス同士の重なりが生じるのを避けるようにしている。しかし、表示パネルの高精細化が進んでくると、１フレームに相当する時間はほぼ同等のまま、ゲートバスライン数およびソースバスライン数が増えることになる。そのため、１ソースバスラインの充電に用いられる時間は全体的に短くなる傾向となり、ゲートドライバ及びソースドライバで用いられているシフトレジスタは高周波駆動が要求される。
【００２１】
図２５に示すように、サンプリングパルスの立ち下がりは、ビデオ信号ＤＡＴＡのデータ入力有効時間内に行われなければならない。従って、例えば、サンプリングパルスの立ち下がりの遅延がない場合にビデオ信号の供給期間の真中でサンプリングが終了するように規定しておくと、正常にサンプリングが行われるためには、上記遅延のばらつきがビデオ信号の供給期間の後半部分に収まるようにする必要がある。高周波になるほどこの遅延許容期間が短くなるが、高周波駆動になってもソースドライバでの信号の内部遅延は変わらない。この結果、サンプリングパルスの立ち上がりが遅延しても、高周波駆動におけるビデオ信号の切り替わりタイミングが変わらないと、サンプリングパルスの立ち下がりが次段のビデオ信号の供給期間と重なりやすい。特に、前述したレベルシフタＬＳ−６Ｔｒは、電源電圧レベルを変換する必要から一般によく用いられるが、このレベルシフタＬＳ−６Ｔｒの遅延時間Ｔｄ−ｆａｌｌは比較的大きい。従って、サンプリングパルスの立ち下がりの全体としての遅延が大きくなり、それだけ次段のビデオ信号の供給期間と重なりやすくなる。
【００２２】
ビデオ信号ＤＡＴＡのサンプリング時間がデータ入力有効時間よりも短ければ正常な書込みが行われ、ビデオ信号ＤＡＴＡのサンプリング時間がデータ入力有効時間よりも長ければ、位相ずれ、充電不足等の書込み不良が発生する。従って、図２５に示したように、サンプリングパルスの立ち下がりタイミングとデータ入力有効時間の終了タイミングとの差で表されるサンプリングマージンを有していることが正常な書込みにとって重要となる。また、自段のサンプリングパルスの立ち下がりタイミングと、次段のサンプリングパルスの立ち上がりタイミングとの差で表されるサンプリングパルス間余裕が存在することも重要である。次段のサンプリングパルスの立ち上がりが自段のサンプリングパルスの立ち下がりタイミングまでに行われると、自段の書込み不良となることがある。
【００２３】
その上、画素数が増えることによって負荷が大きくなる傾向となる。従って、ソースバスラインの充電条件が厳しくなり、ソースバスラインの充電時間を短縮することは非常に困難である。すなわち、上述の例で言えば、上記遅延のばらつきがあって遅延量が少ないものもあることを想定すると、ビデオ信号の供給期間の真中より前でサンプリングパルスを立ち下げるのは困難である。
【００２４】
それゆえ、サンプリングパルスの立ち下がりの遅延のばらつきを小さく、従って、サンプリングパルスの立ち下がりの遅延自体を小さくしなければならない。
【００２５】
以上のような背景により、高周波駆動に対応した回路設計を行うには、回路的に内部遅延時間を軽減し、充電時間を維持していくことが必要不可欠となる。
【００２６】
本発明は、上記従来の問題点に鑑みなされたものであり、その目的は、異なる出力端子から順次パルスを出力するにあたり、各パルスの終端の遅延を小さくすることのできるパルス出力回路、該パルス出力回路を用いた表示装置の駆動回路、表示装置、およびパルス出力方法を提供することにある。
【課題を解決するための手段】
【００２７】
本発明のパルス出力回路は、上記課題を解決するために、異なる出力端子から順次パルスを出力するパルス出力回路であって、上記出力端子から出力するパルスの源パルスとして第１パルスを生成し、上記第１パルスの少なくとも終端から所定期間前までのレベルをパルスレベルの反転レベルに変化させるように上記第１パルスの波形変形を行った上でパルスレベルを所定のレベルおよび極性とした第２パルスを生成し、上記第２パルスを上記出力端子から出力することを特徴としている。
【００２８】
本発明のパルス出力回路は、上記課題を解決するために、上記第２パルスのパルス終端を、上記第１パルスのパルス終端よりも上記所定期間前に始端を有する基準パルスを用いて決定することを特徴としている。
【００２９】
本発明のパルス出力回路は、上記課題を解決するために、ｉ番目（ｉは自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスは、ｉ＋ｋ番目（ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第１パルスであることを特徴としている。
【００３０】
本発明のパルス出力回路は、上記課題を解決するために、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端を遅延させて決定することを特徴としている。
【００３１】
本発明のパルス出力回路は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させた後に、遅延した上記基準パルスを、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００３２】
本発明のパルス出力回路は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００３３】
本発明のパルス出力回路は、上記課題を解決するために、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの終端を遅延させて決定することを特徴としている。
【００３４】
本発明のパルス出力回路は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させて、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを、遅延した上記第２パルスの終端のタイミングから、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００３５】
本発明のパルス出力回路は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させたパルスと、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルス、もしくは該基準パルスを上記第２パルスの遅延よりも小さく遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００３６】
本発明のパルス出力回路は、上記課題を解決するために、上記第１パルスを複数の周期パルス信号を用いて生成し、上記第１パルスの始端のタイミングを、いずれか１つの上記周期パルス信号で規定されるタイミングを用い、かつ、用いる上記タイミングを各上記第１パルスに対して異ならせて、決定することを特徴としている。
【００３７】
本発明の表示装置の駆動回路は、上記課題を解決するために、上記パルス出力回路を備え、上記第２パルスを表示装置のビデオ信号のサンプリングパルスとして出力することを特徴としている。
【００３８】
本発明の表示装置の駆動回路は、上記課題を解決するために、上記第１パルスを出力するシフトレジスタを備えていることを特徴としている。
【００３９】
本発明の表示装置の駆動回路は、上記課題を解決するために、上記パルス出力回路を備え、上記シフトレジスタが上記出力端子毎に対応したセットリセットフリップフロップを用いて構成され、ｉ番目のセットリセットフリップフロップのリセット端子にｉ＋ｋ番目のセットリセットフリップフロップの出力信号が入力されることを特徴としている。
【００４０】
本発明の表示装置の駆動回路は、上記課題を解決するために、上記パルス出力回路を備え、上記シフトレジスタが上記出力端子毎に対応したセットリセットフリップフロップを用いて構成され、各上記セットリセットフリップフロップの前に各上記セットリセットフリップフロップの入力信号の電源電圧変換を行うレベルシフタが設けられ、ｉ番目のセットリセットフリップフロップのリセット端子にｉ＋ｋ番目のセットリセットフリップフロップの前の上記レベルシフタの出力信号が入力されることを特徴としている。
【００４１】
本発明の表示装置は、上記課題を解決するために、上記表示装置の駆動回路を備えていることを特徴としている。
【００４２】
本発明のパルス出力方法は、上記課題を解決するために、異なる出力端子から順次パルスを出力するパルス出力方法であって、上記出力端子から出力するパルスの源パルスとして第１パルスを生成し、上記第１パルスの少なくとも終端から所定期間前までのレベルをパルスレベルの反転レベルに変化させるように上記第１パルスの波形変形を行った上でパルスレベルを所定のレベルおよび極性とした第２パルスを生成し、上記第２パルスを上記出力端子から出力することを特徴としている。
【００４３】
本発明のパルス出力方法は、上記課題を解決するために、上記第２パルスのパルス終端を、上記第１パルスのパルス終端よりも上記所定期間前に始端を有する基準パルスを用いて決定することを特徴としている。
【００４４】
本発明のパルス出力方法は、上記課題を解決するために、ｉ番目（ｉは自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスは、ｉ＋ｋ番目（ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第１パルスであることを特徴としている。
【００４５】
本発明のパルス出力方法は、上記課題を解決するために、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端を遅延させて決定することを特徴としている。
【００４６】
本発明のパルス出力方法は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させた後に、遅延した上記基準パルスを、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００４７】
本発明のパルス出力方法は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００４８】
本発明のパルス出力方法は、上記課題を解決するために、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの終端を遅延させて決定することを特徴としている。
【００４９】
本発明のパルス出力方法は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させて、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを、遅延した上記第２パルスの終端のタイミングから、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００５０】
本発明のパルス出力方法は、上記課題を解決するために、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させたパルスと、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルス、もしくは該基準パルスを上記第２パルスの遅延よりも小さく遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成することを特徴としている。
【００５１】
本発明のパルス出力方法は、上記課題を解決するために、上記第１パルスを複数の周期パルス信号を用いて生成し、上記第１パルスの始端のタイミングを、いずれか１つの上記周期パルス信号で規定されるタイミングを用い、かつ、用いる上記タイミングを各上記第１パルスに対して異ならせて、決定することを特徴としている。
【発明の効果】
【００５２】
本発明のパルス出力回路は、以上のように、異なる出力端子から順次パルスを出力するパルス出力回路であって、上記出力端子から出力するパルスの源パルスとして第１パルスを生成し、上記第１パルスの少なくとも終端から所定期間前までのレベルをパルスレベルの反転レベルに変化させるように上記第１パルスの波形変形を行った上でパルスレベルを所定のレベルおよび極性とした第２パルスを生成し、上記第２パルスを上記出力端子から出力する構成である。
【００５３】
それゆえ、異なる出力端子から順次パルスを出力するにあたり、第１パルスの終端よりも前に終端する第２パルスを出力するので、各パルスの終端の遅延を小さくすることができるという効果を奏する。
【００５４】
本発明のパルス出力回路は、以上のように、上記第２パルスのパルス終端を、上記第１パルスのパルス終端よりも上記所定期間前に始端を有する基準パルスを用いて決定する構成である。
【００５５】
それゆえ、第１パルスの所定期間分のパルスレベル反転を、基準パルスの始端を用いて容易に行うことができるという効果を奏する。
【００５６】
本発明のパルス出力回路は、以上のように、ｉ番目（ｉは自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスは、ｉ＋ｋ番目（ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第１パルスである構成である。
【００５７】
それゆえ、基準パルスを第１パルスで兼ねることができ、別途信号を生成しなくてもよいという効果を奏する。
【００５８】
本発明のパルス出力回路は、以上のように、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端を遅延させて決定する構成である。
【００５９】
それゆえ、ｉ番目に出力される第２パルスとｉ＋ｋ番目に出力される第２パルスとを重ならないようにすることができるという効果を奏する。
【００６０】
本発明のパルス出力回路は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させた後に、遅延した上記基準パルスを、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００６１】
それゆえ、遅延させた基準パルスと、基準パルスの遅延に関係ない反転レベルの付与とにより、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００６２】
本発明のパルス出力回路は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００６３】
それゆえ、論理和、論理積あるいはアナログスイッチ等の論理素子により、パルスの論理だけで、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００６４】
本発明のパルス出力回路は、以上のように、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの終端を遅延させて決定する構成である。
【００６５】
それゆえ、ｉ番目に出力される第２パルスとｉ＋ｋ番目に出力される第２パルスとを重ならないようにすることができるという効果を奏する。
【００６６】
本発明のパルス出力回路は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させて、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを、遅延した上記第２パルスの終端のタイミングから、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００６７】
それゆえ、遅延させた前段の第２パルスと、自段の第２パルスに対する基準パルスと、前段の第２パルスに対する基準パルスの遅延に関係ない反転レベルの付与とにより、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００６８】
本発明のパルス出力回路は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させたパルスと、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルス、もしくは該基準パルスを上記第２パルスの遅延よりも小さく遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００６９】
それゆえ、論理和、論理積あるいはアナログスイッチ等の論理素子により、パルスの論理だけで、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００７０】
本発明のパルス出力回路は、以上のように、上記第１パルスを複数の周期パルス信号を用いて生成し、上記第１パルスの始端のタイミングを、いずれか１つの上記周期パルス信号のみのタイミングを用い、かつ、用いる上記タイミングを各上記第１パルスに対して異ならせて、決定する構成である。
【００７１】
それゆえ、各周期パルス信号が同期しないように位相がずれていても、各第１パルスの始端どうしは、ある周期パルス信号のタイミングに基づいて離れることとなる。従って、各第１パルスが他の第１パルスの影響を受けて誤った位置にパルスが発生したり、パルス期間が不当に短くなったりすることを防止することができるという効果を奏する。
【００７２】
本発明の表示装置の駆動回路は、以上のように、上記パルス出力回路を備え、上記第２パルスを表示装置のビデオ信号のサンプリングパルスとして出力する構成である。
【００７３】
それゆえ、異なる出力端子から順次サンプリングパルスを出力するにあたり、各サンプリングパルスの終端の遅延を小さくすることができ、ビデオ信号を正常にサンプリングすることができるという効果を奏する。
【００７４】
本発明の表示装置の駆動回路は、以上のように、上記第１パルスを出力するシフトレジスタを備えている構成である。
【００７５】
それゆえ、シフトレジスタを用いる駆動回路に対して、ビデオ信号の正常なサンプリングを可能にするという効果を奏する。
【００７６】
本発明の表示装置の駆動回路は、以上のように、上記パルス出力回路を備え、上記シフトレジスタが上記出力端子毎に対応したセットリセットフリップフロップを用いて構成され、ｉ番目のセットリセットフリップフロップのリセット端子にｉ＋ｋ番目のセットリセットフリップフロップの出力信号が入力される構成である。
【００７７】
それゆえ、セットリセットフリップフロップの出力パルスを第１パルスとし、ｉ番目のセットリセットフリップフロップの出力パルスが、ｉ＋ｋ番目のセットリセットフリップフロップの出力パルスの始端よりも遅延して終端することを利用したサンプリングパルスの生成を行うことができるという効果を奏する。
【００７８】
本発明の表示装置の駆動回路は、以上のように、上記パルス出力回路を備え、上記シフトレジスタが上記出力端子毎に対応したセットリセットフリップフロップを用いて構成され、各上記セットリセットフリップフロップの前に各上記セットリセットフリップフロップの入力信号の電源電圧変換を行うレベルシフタが設けられ、ｉ番目のセットリセットフリップフロップのリセット端子にｉ＋ｋ番目のセットリセットフリップフロップの前の上記レベルシフタの出力信号が入力される構成である。
【００７９】
それゆえ、セットリセットフリップフロップの出力パルスを第１パルスとし、ｉ番目のセットリセットフリップフロップの出力パルスが、ｉ＋ｋ番目のレベルシフタの出力パルスの始端よりも遅延して終端することを利用したサンプリングパルスの生成を行うことができるという効果を奏する。
【００８０】
本発明の表示装置は、以上のように、上記表示装置の駆動回路を備えている構成である。
【００８１】
それゆえ、ビデオ信号が正常にサンプリングされた良好な表示を行うことができるという効果を奏する。
【００８２】
本発明のパルス出力方法は、以上のように、異なる出力端子から順次パルスを出力するパルス出力方法であって、上記出力端子から出力するパルスの源パルスとして第１パルスを生成し、上記第１パルスの少なくとも終端から所定期間前までのレベルをパルスレベルの反転レベルに変化させるように上記第１パルスの波形変形を行った上でパルスレベルを所定のレベルおよび極性とした第２パルスを生成し、上記第２パルスを上記出力端子から出力する構成である。
【００８３】
それゆえ、異なる出力端子から順次パルスを出力するにあたり、第１パルスよりも終端よりも前に終端する第２パルスを出力するので、各パルスの終端の遅延を小さくすることができるという効果を奏する。
【００８４】
本発明のパルス出力方法は、以上のように、上記第２パルスのパルス終端を、上記第１パルスのパルス終端よりも上記所定期間前に始端を有する基準パルスを用いて決定する構成である。
【００８５】
それゆえ、第１パルスの所定期間分のパルスレベル反転を、基準パルスの始端を用いて容易に行うことができるという効果を奏する。
【００８６】
本発明のパルス出力方法は、以上のように、ｉ番目（ｉは自然数）に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスは、ｉ＋ｋ番目（ｋは所定の自然数）に上記第２パルスを出力する上記出力端子の上記第１パルスである構成である。
【００８７】
それゆえ、基準パルスを第１パルスで兼ねることができ、別途信号を生成しなくてもよいという効果を奏する。
【００８８】
本発明のパルス出力方法は、以上のように、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端を遅延させて決定する構成である。
【００８９】
それゆえ、ｉ番目に出力される第２パルスとｉ＋ｋ番目に出力される第２パルスとを重ならないようにすることができるという効果を奏する。
【００９０】
本発明のパルス出力方法は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させた後に、遅延した上記基準パルスを、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００９１】
それゆえ、遅延させた基準パルスと、基準パルスの遅延に関係ない反転レベルの付与とにより、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００９２】
本発明のパルス出力方法は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００９３】
それゆえ、論理和、論理積あるいはアナログスイッチ等の論理素子により、パルスの論理だけで、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００９４】
本発明のパルス出力方法は、以上のように、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの始端を、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスの終端を遅延させて決定する構成である。
【００９５】
それゆえ、ｉ番目に出力される第２パルスとｉ＋ｋ番目に出力される第２パルスとを重ならないようにすることができるという効果を奏する。
【００９６】
本発明のパルス出力方法は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させて、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスを、遅延した上記第２パルスの終端のタイミングから、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスの始端のタイミングまで用いるとともに、該タイミング以降に、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスのパルスレベルの反転レベルを与えることにより、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００９７】
それゆえ、遅延させた第２パルスと、基準パルスと、基準パルスの遅延に関係ない反転レベルの付与とにより、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【００９８】
本発明のパルス出力方法は、以上のように、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを遅延させたパルスと、ｉ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルス、もしくは該基準パルスを上記第２パルスの遅延よりも小さく遅延させたパルスと、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスに対する上記基準パルスとの論理により、上記第１パルスの上記波形変形を行って、ｉ＋ｋ番目に上記第２パルスを出力する上記出力端子の上記第２パルスを生成する構成である。
【００９９】
それゆえ、論理和、論理積あるいはアナログスイッチ等の論理素子により、パルスの論理だけで、互いに重ならない第２パルスを容易に生成することができるという効果を奏する。
【０１００】
本発明のパルス出力方法は、以上のように、上記第１パルスを複数の周期パルス信号を用いて生成し、上記第１パルスの始端のタイミングを、いずれか１つの上記周期パルス信号のみのタイミングを用い、かつ、用いる上記タイミングを各上記第１パルスに対して異ならせて、決定する構成である。
【０１０１】
それゆえ、各周期パルス信号が同期しないように位相がずれていても、各第１パルスの始端どうしは、ある周期パルス信号のタイミングに基づいて離れることとなる。従って、各第１パルスが他の第１パルスの影響を受けて誤った位置にパルスが発生したり、パルス期間が不当に短くなったりすることを防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【０１０２】
〔実施の形態１〕
本発明の一実施形態について図１ないし図７に基づいて説明すると以下の通りである。なお、前記背景技術と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１０３】
図２に、本実施の形態に係る表示装置である液晶表示装置に備えられる表示パネル１およびその周辺の構成を示す。表示パネル１の構成およびゲートドライバ２は背景技術で説明した通りである。
【０１０４】
ソースドライバ（パルス出力回路、表示装置の駆動回路）３の構成を図１に示す。図１にはｉ，ｉ＋１，ｉ＋２番目の組に対応した構成のみを示してある。ソースドライバ３は、背景技術で説明したレベルシフタとシフトレジスタとを備えている。その他に遅延用インバータ回路３ａとレベルシフタ３ｂとを各組に備えている。遅延用インバータ回路はインバータの４段縦続接続回路であり、その入力端子はフリップフロップＦＦの出力端子Ｑに接続されている。また、出力端子はレベルシフタ３ｂの入力端子ＩＮに接続されている。レベルシフタ３ｂはイネーブル端子ＥＮを備えており、イネーブル端子は次段のフリップフロップＦＦの出力端子Ｑ、すなわち自段のフリップフロップＦＦのリセット端子Ｒに接続されている。レベルシフタ３ｂは入力端子ＩＮに入力されたパルスからサンプリング回路ブロック１ａの動作用パルスであるサンプリングパルスを生成し、出力端子ＯＵＴＢから出力する。サンプリングパルスは、各組毎に異なる出力端子ＯＵＴＢから順次出力される。
【０１０５】
図３に、レベルシフタ３ｂの構成を示す。レベルシフタ３ｂは、レベルシフタＬＳ−６Ｔｒ、インバータ４、アナログスイッチ５、ｎ型のＴＦＴ６、ｐ型のＴＦＴ７を備えている。
【０１０６】
レベルシフタＬＳ−６Ｔｒは、図５に示す、トランジスタ６個構成の電圧駆動型レベルシフタである。構成は後述する。レベルシフタＬＳ−６Ｔｒの入力端子ＩＮはアナログスイッチ５を介してレベルシフタ３ｂの入力端子ＩＮに接続されている。イネーブル端子ＥＮはインバータ４の入力端子に接続されているとともに、アナログスイッチ５のｐ型ＴＦＴのゲート、さらに、ＴＦＴ６のゲートに接続されている。インバータ４の出力端子はアナログスイッチ５のｎ型ＴＦＴのゲートに接続されているとともに、ＴＦＴ７のゲートに接続されている。また、ＴＦＴ６のドレインはレベルシフタＬＳ−６Ｔｒの入力端子ＩＮに接続されている。ＴＦＴ６のソースは電源Ｖｓｓに接続されている。ＴＦＴ７のソースは電源Ｖｄｄに接続されており、ＴＦＴ７のドレインはレベルシフタＬＳ−６Ｔｒの出力端子ＯＵＴＢに接続されている。レベルシフタＬＳ−６Ｔｒの出力端子ＯＵＴＢはレベルシフタ３ｂの出力端子となっている。レベルシフタＬＳ−６Ｔｒのハイレベル電源端子Ｖ−ｈは電源Ｖｄｄに接続され、レベルシフタＬＳ−６Ｔｒのローレベル電源端子Ｖ−ｌは電源Ｖｓｓｄに接続されている。レベルシフタＬＳ−６Ｔｒは自身の入力端子ＩＮに入力されるパルスをローレベル側を電源Ｖｓｓｄのレベルとし、ハイレベル側を電源Ｖｄｄとし、反転して出力端子ＯＵＴＢから出力する。
【０１０７】
レベルシフタ３ｂから出力されたパルスがサンプリングパルスとしてサンプリング回路ブロック１ａへ入力される。サンプリング回路ブロック１ａではアナログスイッチＡＳＷの制御信号処理回路であるインバータを所定数通して、アナログスイッチＡＳＷのｐ型ＴＦＴおよびｎ型ＴＦＴの各ゲートにサンプリング信号を入力する。同図の各アナログスイッチＡＳＷは、ＲＧＢの各アナログスイッチを代表して１つだけ図示してある。
【０１０８】
これによるソースドライバの動作信号を図４に示す。レベルシフタＬＳとフリップフロップＦＦとによる内部遅延により、同図に示す出力信号Ｑ（ｉ）のように立ち上がりがクロック信号ＳＣＫの立ち上がりよりも上記内部遅延の遅延時間Ｔａだけ遅延したフリップフロップＦＦの出力パルスが得られる。これを、レベルシフタＬＳ−６Ｔｒの出力端子ＯＵＴＢから出力するパルスの源パルスとしての第１パルスとする。
【０１０９】
フリップフロップＦＦの出力パルスは遅延用インバータ回路３ａに入力され、同図のＩＮに示すように遅延されて出力され、レベルシフタ３ｂの入力端子ＩＮに入力される。一方、同図に出力信号Ｑ（ｉ＋１）の信号波形で示すように次段のフリップフロップＦＦから出力パルスが出力されるまでは、図３のＴＦＴ６のゲートにローレベルが入力されるとともに、ＴＦＴ７のゲートにハイレベルが入力されるので、ＴＦＴ６・７はＯＦＦである。そして、アナログスイッチ５がＯＮになる。従って、レベルシフタ３ｂの入力端子ＩＮに入力される信号がレベルシフタＬＳ−６Ｔｒで電源電圧変換されて出力端子ＯＵＴＢから出力される。すなわち、入力端子ＩＮに入力される信号がローレベルのときは出力端子ＯＵＴＢから電源Ｖｄｄのレベルによるハイレベルが出力され、レベルシフタ３ｂの入力端子ＩＮに入力される信号がハイレベルのときは出力端子ＯＵＴＢから電源Ｖｓｓｄのレベルによるローレベルが出力される。
【０１１０】
そして、自段のフリップフロップＦＦの出力信号Ｑがハイレベルである間に次段のフリップフロップＦＦの出力信号Ｑがハイレベルになるので、レベルシフタ３ｂの入力端子ＩＮに入力される信号がハイレベルの間に次段の出力信号Ｑがハイレベルになる。これにより、レベルシフタ３ｂのイネーブル端子ＥＮにハイレベルが入力され、図３においてアナログスイッチ５がＯＦＦ、ＴＦＴ６がＯＮ、ＴＦＴ７がＯＮになる。従って、レベルシフタＬＳ−６Ｔｒによる出力パルスの電源電圧変換動作は停止され、出力端子ＯＵＴＢが電源Ｖｄｄにプルアップされて出力端子ＯＵＴＢから電源Ｖｄｄによるハイレベルが出力される。
【０１１１】
このようにして、図４にｉ番目の出力端子ＯＵＴＢの信号波形で示されているように、自段のフリップフロップＦＦの出力パルスの立ち上がりからは遅延用インバータ回路３ａによる遅延時間だけ遅延して立ち下がり、次段のフリップフロップＦＦの出力パルス（基準パルス）の立ち上がりすなわち始端で立ち上がるサンプリングパルスが、第２パルスとしてレベルシフタ３ｂの出力端子ＯＵＴＢから出力される。出力端子ＯＵＴＢからの出力信号はローレベルの期間がアクティブな出力期間である。
【０１１２】
これにより、図４に斜線部で示すように、出力端子ＯＵＴＢから出力される信号は、次段のフリップフロップＦＦの出力パルスの立ち上がりと、レベルシフタ３ｂの入力端子ＩＮに入力される信号の立ち下がりとの差の期間だけ遅延時間が除去された信号となる。またこのサンプリングパルスの終端は、出力端子ＯＵＴＢから出力される信号の源パルスである自段のフリップフロップＦＦの出力パルスのパルス終端からフリップフロップＦＦ内での遅延時間Ｔｂだけ遅延除去されたものとなっている。
【０１１３】
本実施の形態では、自段のサンプリングパルスに対する基準パルス（次段のフリップフロップＦＦの出力パルス）が、自段の第１パルス（自段のフリップフロップＦＦの出力パルス）の立ち下がりよりも早く立ち上がることを利用して、自段のサンプリングパルスに対する基準パルス（次段のフリップフロップＦＦの出力パルス）の立ち上がりタイミングで自段のサンプリングパルスの終端を決定している。この考え方は以降の実施の形態でも同様である。サンプリングパルスの生成の仕方としては、ｉ番目の組のレベルシフタ３ｂの出力端子ＯＵＴＢのサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋１）、すなわちｉ＋１番目の組の第１パルスを遅延させた後に、遅延した出力パルスＱ（ｉ＋１）を、ｉ＋１番目の組のレベルシフタ３ｂの出力端子ＯＵＴＢのサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋２）の始端のタイミングまで用いるとともに、該タイミング以降に上記遅延した出力パルスＱ（ｉ＋１）のパルスレベルの反転レベルを与えることにより、出力パルスＱ（ｉ＋１）の波形変形を行って、ｉ＋１番目の組のレベルシフタ３ｂの出力端子ＯＵＴＢのサンプリングパルスを生成している。それゆえ、遅延させた出力パルスＱ（ｉ＋１）と、出力パルスＱ（ｉ＋１）の遅延に関係ない反転レベルの付与とにより、互いに重ならないサンプリングパルスを容易に生成することができる。
【０１１４】
また、このようにすることで、自段のフリップフロップＦＦの出力パルスの終端から、次段のフリップフロップＦＦの出力パルスの始端までという所定期間前までのレベルを、パルスレベルの反転レベルに変化させるように自段のフリップフロップＦＦの出力パルスの波形変形を行った上で、パルスレベルを出力端子ＯＵＴＢからの出力に適するような所定のレベルおよび極性としたサンプリングパルスを生成している。ここでは、サンプリングパルスを所定のレベルおよび極性とする処理を、上記出力パルスの波形変形と同時に行っているが、別々に行ってもよい。尚、本実施の形態では、フリップフロップＦＦの出力パルスをレベルシフタＬＳ−６Ｔｒにより所定のレベルにレベルシフトしているが、レベルシフトさせずにフリップフロップＦＦの出力パルスのレベルと同じ所定のレベルとしてもよい。また、本実施の形態では、フリップフロップＦＦの出力パルスがハイレベルに対してサンプリングパルスがローレベルとしており、出力パルスとサンプリングパルスの極性が逆になっているが、出力パルスとサンプリングパルスがともにハイレベルやローレベルの同じ極性としてもよい。この考え方は以降の実施の形態でも同様である。
【０１１５】
この結果、図４のｉ＋１番目の出力端子ＯＵＴＢの信号波形に示すように、次段のサンプリングパルスの立ち下がりから充分余裕を持って前に立ち上がるサンプリングパルスとすることができる。この分、ソースドライバ３の動作の同期信号となるクロック信号ＳＣＫ・ＳＣＫＢに対する遅延が小さくなり、ビデオ信号ＤＡＴＡの切り替わりとサンプリングパルスの立ち上がりとの間に充分な時間を取ることができるので、高周波駆動に対してソースバスラインＳＬおよび画素への充電時間を充分確保した状態で、ビデオ信号ＤＡＴＡの正常なサンプリングを行うことができる。これにより、液晶表示装置により良好な表示を行うことができる。
【０１１６】
ここで、図５を用いて、図３のレベルシフタＬＳ−６Ｔｒの構成について説明する。
【０１１７】
図５に示すように、レベルシフタＬＳ−６Ｔｒは、ｐ型のＴＦＴ１１・１４、ｎ型のＴＦＴ１２・１３・１５・１６、インバータ１７を備えている。
【０１１８】
ＴＦＴ１１および１２のゲートはレベルシフタＬＳ−６Ｔｒの入力端子ＩＮに接続されている。また、インバータ１７の入力端子もレベルシフタＬＳ−６Ｔｒの入力端子ＩＮに接続されており、インバータ１７の出力端子はＴＦＴ１４および１５のゲートに接続されている。ＴＦＴ１１および１４のソースはハイレベル電源端子Ｖ−ｈに接続されており、ＴＦＴ１３および１６のソースはローレベル電源端子Ｖ−ｌに接続されている。ＴＦＴ１１のドレインとＴＦＴ１２のドレインとは互いに接続されており、これがレベルシフタＬＳ−６Ｔｒの出力端子ＯＵＴＢに接続されている。ＴＦＴ１２のソースとＴＦＴ１３のドレインとは互いに接続されている。ＴＦＴ１４のドレインとＴＦＴ１５のドレインとは互いに接続されている。ＴＦＴ１５のソースとＴＦＴ１６のドレインとは互いに接続されている。ＴＦＴ１３のゲートはＴＦＴ１４とＴＦＴ１５との接続点に接続されている。ＴＦＴ１６のゲートはＴＦＴ１１とＴＦＴ１２との接続点に接続されている。
【０１１９】
また、上記レベルシフタＬＳ−６Ｔｒの代わりに用いることのできるレベルシフタを図６に示す。図６のレベルシフタはトランジスタ４個構成の電圧駆動型レベルシフタであり、ｐ型のＴＦＴ２１・２３、ｎ型のＴＦＴ２２・２４、インバータ２５を備えている。
【０１２０】
ＴＦＴ２１のゲートは入力端子ＩＮに接続されている。また、インバータ２５の入力端子は上記入力端子ＩＮに接続されており、インバータ２５の出力端子はＴＦＴ２３のゲートに接続されている。ＴＦＴ２１および２３のソースはハイレベル電源端子Ｖ−ｈに接続されており、ＴＦＴ２２および２４のソースはローレベル電源端子Ｖ−ｌに接続されている。ＴＦＴ２１のドレインとＴＦＴ２２のドレインとは互いに接続されており、この接続点は出力端子ＯＵＴＢに接続されている。ＴＦＴ２３のドレインとＴＦＴ２４のドレインとは互いに接続されている。ＴＦＴ２２のゲートはＴＦＴ２３とＴＦＴ２４との接続点に接続されている。ＴＦＴ２４のゲートはＴＦＴ２１とＴＦＴ２２との接続点に接続されている。
【０１２１】
また、図７に、図３のレベルシフタ３ｂの代わりに用いることのできるレベルシフタを示す。
【０１２２】
図７のレベルシフタは、電流駆動型のレベルシフタであり、ｐ型のＴＦＴ３１・３３・３５・３７、ｎ型のＴＦＴ３２・３４・３６、アナログスイッチ３８・３９、インバータ４０・４１を備えている。
【０１２３】
入力端子ＩＮは、アナログスイッチ３９を介してＴＦＴ３４のゲートに接続されている。また、入力端子ＩＮは、インバータ４１とアナログスイッチ３８とを順に介して、ＴＦＴ３２のゲートおよびＴＦＴ３５のドレインに接続されている。イネーブル端子ＥＮは、ＴＦＴ３６のゲートに接続されている。また、イネーブル端子ＥＮは、アナログスイッチ３８のｐ型ＴＦＴのゲートに接続されている。また、イネーブル端子ＥＮは、インバータ４０を介してＴＦＴ３５および３７のゲートに接続されている。ＴＦＴ３１・３３・３５・３７のソースは電源Ｖｄｄに接続されており、ＴＦＴ３２・３４のソースは電源Ｖｓｓｄに接続されている。また、ＴＦＴ３６のソースは電源Ｖｓｓに接続されている。
【０１２４】
ＴＦＴ３１および３３のゲートは互いに接続されており、この接続点がＴＦＴ３１のドレインに接続されている。ＴＦＴ３１のドレインとＴＦＴ３２のドレインとは互いに接続されている。ＴＦＴ３３のドレインとＴＦＴ３４のドレインとは互いに接続されており、この接続点は出力端子ＯＵＴＢ     に接続されている。ＴＦＴ３７のドレインも出力端子ＯＵＴＢに接続されている。
【０１２５】
以上、本実施の形態では出力端子ＯＵＴＢをプルアップする構成について述べたが、サンプリングパルスの極性を逆にする場合は出力端子ＯＵＴＢをプルダウンするようにすればよい。これは、以降の実施の形態でも同様である。
〔実施の形態２〕
本発明の他の実施形態について図８に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１２６】
図８に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ５１およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１２７】
図８のソースドライバ５１は図１のソースドライバ３において、遅延用インバータ回路３ａ、レベルシフタ３ｂの代わりに遅延用インバータ回路５１ａ、ＮＯＲ５１ｂ、レベルシフタ５１ｃを備えたものである。これらは各組に備えられており、ＮＯＲ５１ｂ…はロジック部５２を構成している。レベルシフタ５１ｃはトランジスタ６個構成のレベルシフタＬＳ−６Ｔｒで構成されているが、ロジック部５２の電源電位とサンプリング回路ブロック１ａの電源電位とが等しい場合にはレベルシフタ５１ｃを省略することも可能である。なお、ＮＯＲ５１ｂは論理和否定を出力するものであるが、出力の極性は便宜上のものであり、一般に論理和を出力するものして採用する回路である。これは以降の実施の形態でも同様である。
【０１２８】
遅延用インバータ回路５１ａはここではインバータが３個縦続接続された構成であり、自段のフリップフロップＦＦの出力信号Ｑが入力される。ＮＯＲ５１ｂには、遅延用インバータ回路５１ａの出力信号と、次段のフリップフロップＦＦの出力信号とが入力される。ＮＯＲ５１ｂの出力信号はレベルシフタ５１ｃで電源電圧変換されてサンプリング回路ブロック１ａに出力される。自段のフリップフロップＦＦから出力パルスが出力されると遅延用インバータ回路５１ａで遅延されるが、次段のフリップフロップＦＦから出力パルスが出力されると、ＮＯＲ５１ｂの出力は次段のフリップフロップＦＦから出力パルスの立ち上がりで立ち下がるパルスを出力するので、実施の形態１と同様に、第１パルスである自段のフリップフロップＦＦの出力パルスのパルス終端からフリップフロップＦＦ内での遅延時間Ｔｂだけ遅延除去されたサンプリングパルスを出力することができる。
【０１２９】
レベルシフタ５１ｃを備える場合にはＮＯＲ５１ｂの出力パルスを電源電圧変換したものを第２パルスであるサンプリングパルスとしてサンプリング回路ブロック１ａに出力する。レベルシフタ５１ｃを備えない場合にはＮＯＲ５１ｂの出力パルスを第２パルスであるサンプリングパルスとしてサンプリング回路ブロック１ａに出力する。
【０１３０】
以上のように、本実施の形態では、ｉ番目の組のサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋１）、すなわちｉ＋１番目の組の第１パルスを遅延させたパルスと、ｉ＋１番目の組のサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋２）との論理により、第１パルスであるＱ（ｉ＋１）の波形変形を行って、ｉ＋１番目の組のサンプリングパルスを生成する。論理としては、論理和、論理積あるいはアナログスイッチ等の論理素子による論理などがある。それゆえ、パルスの論理だけで、互いに重ならない第２パルスを容易に生成することができる。
〔実施の形態３〕
本発明のさらに他の実施形態について図９ないし図１２に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１および２と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１３１】
図９に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ６１およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１３２】
図９のソースドライバ６１は図１のソースドライバ３において、遅延用インバータ回路３ａ、レベルシフタ３ｂの代わりにノンオーバーラップ回路６１ａを各組に備えている。ノンオーバーラップ回路６１ａの入力端子ＩＮには自段のフリップフロップＦＦの出力信号が入力される。また、ノンオーバーラップ回路６１ａはイネーブル端子ＥＮ−ＳＭＰＢを備えており、前段のノンオーバーラップ回路６１ａの出力端子ＯＵＴＢからの出力信号が、サンプリング回路ブロック１ａを構成するアナログスイッチＡＳＷのｐ型ＴＦＴを制御するためのサンプリングバッファ回路（本実施の形態では、２段縦続接続インバータで構成している）を通されて入力される。さらに、ノンオーバーラップ回路６１ａはイネーブル端子ＥＮ−Ｒを備えており、次段のフリップフロップＦＦの出力信号が入力される。出力端子ＯＵＴＢから出力した信号は、サンプリング回路ブロック１ａへ入力される。この信号は、サンプリング回路ブロック１ａに備えられるアナログスイッチＡＳＷのｎ型ＴＦＴのゲート及びｐ型ＴＦＴのゲートに、ともに上述したとおりにサンプリングバッファ回路を通して入力され、このゲート信号が次段のノンオーバーラップ回路６１ａのイネーブル端子ＥＮ−ＳＭＰＢにも入力される。
【０１３３】
図１０に、ノンオーバーラップ回路６１ａの構成を示す。ノンオーバーラップ回路６１ａは、レベルシフタ６２、ｐ型ＴＦＴ６３・６６・６７、ｎ型ＴＦＴ６４・６５、アナログスイッチ６８、インバータ６９・７０を備えている。
【０１３４】
レベルシフタ６２は図５に示したトランジスタ６個構成の電圧駆動型レベルシフタである。そのハイレベル電源端子Ｖ−ｈはＴＦＴ６３を介して電源Ｖｄｄに接続されており、ローレベル電源端子Ｖ−ｌはＴＦＴ６４を介して電源Ｖｓｓｄに接続されている。入力端子ＩＮはアナログスイッチ６８を介してレベルシフタ６２の入力端子に接続されている。イネーブル端子ＥＮ−Ｒはインバータ７０を介してアナログスイッチ６８のｎ型ＴＦＴのゲートに接続されており、また、アナログスイッチ６８のｐ型ＴＦＴのゲートに接続されている。また、イネーブル端子ＥＮ−ＲはＴＦＴ６５のゲートに接続されており、インバータ７０を介してＴＦＴ６６のゲートに接続されている。
【０１３５】
ＴＦＴ６５のドレインはレベルシフタ６２の入力端子に接続されており、ソースは電源Ｖｓｓに接続さている。イネーブル端子ＥＮ−ＳＭＰＢは、インバータ６９を介してＴＦＴ６３のゲートに接続されており、また、ＴＦＴ６４のゲートに接続されている。また、イネーブル端子ＥＮ−ＳＭＰＢは、ＴＦＴ６７のゲートに接続されている。ＴＦＴ６６・６７のソースは電源Ｖｄｄに接続されており、ドレインはレベルシフタ６２の出力端子、すなわちノンオーバーラップ回路６１ａの出力端子ＯＵＴＢに接続されている。
【０１３６】
図１１を用いて、上記構成によるサンプリングパルス生成動作を説明する。
【０１３７】
出力信号Ｑ（ｉ）の信号波形に示すように自段のフリップフロップＦＦから出力パルスが出力されるとき、後述の説明から分かるように前段のサンプリングパルスがサンプリング回路ブロック１ａのインバータで遅延されてイネーブル端子ＥＮ−ＳＭＰＢにローレベルが入力されており、かつ、出力信号Ｑ（ｉ＋１）の信号波形に示すようにイネーブル端子ＥＮ−Ｒにはローレべルが入力されている。従って、アナログスイッチ６８がＯＮとなってレベルシフタ６２には出力パルスが入力されるが電源が遮断され、ＴＦＴ６７がＯＮとなることにより出力端子ＯＵＴＢから電源Ｖｄｄの電圧レベルが出力される。
【０１３８】
そして前段のサンプリングパルスがサンプリング回路ブロック１ａのインバータで遅延されてイネーブル端子ＥＮ−ＳＭＰＢにハイレベルが入力されると、ＴＦＴ６３・６４がＯＮとなり、ＴＦＴ６６・６７がＯＦＦとなるので、レベルシフタ６２は、入力端子ＩＮから入力される出力パルスを電源Ｖｓｓｄの電圧レベルに変換して出力端子ＯＵＴＢに出力する。
【０１３９】
この状態が続き、出力信号Ｑ（ｉ＋１）の信号波形に示すように次段のフリップフロップＦＦから出力パルスが出力されると、アナログスイッチ６８がＯＦＦ、ＴＦＴ６５がＯＮ、ＴＦＴ６６がＯＮとなり、出力端子ＯＵＴＢからは電源Ｖｄｄの電圧レベルが出力される。
【０１４０】
これにより、実施の形態１と同様に、基準パルスである次段のフリップフロップＦＦの出力パルスを用いて、第１パルスである自段のフリップフロップＦＦの出力パルスのパルス終端から、フリップフロップＦＦ内での遅延時間Ｔｂだけ遅延除去されたサンプリングパルスを出力することができる。また、このサンプリングパルスはサンプリング回路ブロック１ａのインバータで遅延されて次段のノンオーバーラップ回路６１ａに入力されるが、同様に前段のサンプリングパルスも遅延されて自段に入力されるので、図１１のｉ−１番目のサンプリングパルスとｉ番目のサンプリングパルスとの波形に示すように、隣接するサンプリングパルス同士は重ならない。
【０１４１】
以上のように、本実施の形態では、ｉ番目の組のサンプリングパルスを遅延させて、ｉ番目の組のサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋１）を、遅延したｉ番目の組のサンプリングパルスの終端のタイミングから、ｉ＋１番目の組のサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋２）の始端のタイミングまで用いるとともに、該タイミング以降に、出力パルスＱ（ｉ＋１）のパルスレベルの反転レベルを与えることにより、第１パルスである出力パルスＱ（ｉ＋１）の波形変形を行って、ｉ＋１番目の組のサンプリングパルスを生成する。
【０１４２】
それゆえ、遅延させた前段のサンプリングパルスと、次段の出力パルスと、自段の出力パルスの遅延に関係ない反転レベルの付与とにより、互いに重ならないサンプリングパルスを容易に生成することができる。
【０１４３】
次に、図１２に、図１０のノンオーバーラップ回路６１ａの代わりに用いることのできる電流駆動型レベルシフタの構成を示す。
【０１４４】
このレベルシフタは、ｐ型のＴＦＴ７１・７３・７５・７７・７９・８０、ｎ型のＴＦＴ７２・７４・７６・７８、アナログスイッチ８１・８２、インバータ８３・８４・８５を備えている。
【０１４５】
入力端子ＩＮはアナログスイッチ８２を介してＴＦＴ７４のゲートに接続されており、また、インバータ８３、アナログスイッチ８１を順に介してＴＦＴ７２のゲートおよびＴＦＴ７７のドレインに接続されている。イネーブル端子ＥＮ−Ｒは、ＴＦＴ７８のゲート、およびアナログスイッチ８１・８２のｐ型ＴＦＴのゲートに接続されており、また、インバータ８４を介して、ＴＦＴ７９のゲートおよびおよびアナログスイッチ８１・８２のｎ型ＴＦＴのゲートに接続されている。イネーブル端子ＥＮ−ＳＭＰＢは、ＴＦＴ７６・８０のゲートに接続されており、また、インバータ８５を介してＴＦＴ７５のゲートに接続されている。
【０１４６】
ＴＦＴ７５・７７・７９・８０のソースは電源Ｖｄｄに接続されており、ＴＦＴ７６のソースは電源Ｖｓｓｄに接続されており、ＴＦＴ７８のソースは電源Ｖｓｓに接続されている。ＴＦＴ７１・７３のソースはＴＦＴ７５のドレインに接続されており、ＴＦＴ７１・７３のゲートは互いに接続されているとともにＴＦＴ７１のドレインに接続されている。ＴＦＴ７１のドレインとＴＦＴ７２のドレインとは互いに接続されている。ＴＦＴ７３のドレインとＴＦＴ７４のドレインとは互いに接続されており、この接続点が出力端子ＯＵＴＢに接続されている。ＴＦＴ７２・７４のソースはＴＦＴ７６のドレインに接続されている。ＴＦＴ７８のドレインはＴＦＴ７４のゲートに接続されている。ＴＦＴ７９・８０のドレインは出力端子ＯＵＴＢに接続されている。
〔実施の形態４〕
本発明のさらに他の実施形態について図１３および図１４に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１ないし３と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１４７】
図１３に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ９１およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１４８】
このソースドライバ９１は、図１のソースドライバ３の各組において、レベルシフタＬＳの出力端子ＯＵＴをフリップフロップＦＦのセット入力端子Ｓに接続し、フリップフロップＦＦのリセット入力端子Ｒ、およびレベルシフタ３ｂのイネーブル端子ＥＮを、次段のレベルシフタＬＳの出力端子に接続した構成である。レベルシフタＬＳの出力端子ＯＵＴからの出力信号は、インバータを１段通せば図１の出力端子ＯＵＴＢからの出力と同じになるので、また、フリップフロップＦＦのセット入力端子Ｓに入力される代わりに反転セット入力端子ＳＢに入力されるようにすれば、図１と図１３とでレベルシフタＬＳおよびフリップフロップＦＦの構成は基本的に同じである。
【０１４９】
図１４を用いて、上記構成のソースドライバ９１によるサンプリングパルス生成動作を説明する。
【０１５０】
図１４では、図４の出力信号Ｑ（ｉ＋１）の信号波形で表される次段のフリップフロップＦＦの出力パルスが、レベルシフタＬＳ（ｉ＋１）のＯＵＴの信号波形で表される次段のレベルシフタＬＳの出力パルスで置き換わっている。この場合、出力信号Ｑ（ｉ）の信号波形で表される自段のフリップフロップＦＦの出力パルスは、ＬＳ（ｉ）のＯＵＴの信号波形で表される自段のレベルシフタＬＳの出力パルスの立ち上がりよりもフリップフロップＦＦ内での遅延時間Ｔｂだけ遅延して立ち上がる。自段のフリップフロップＦＦの出力パルスが第１パルスである。また、次段のレベルシフタＬＳの出力パルスは、自段のフリップフロップＦＦの出力パルスの立ち下がりよりもフリップフロップＦＦ内での遅延時間Ｔｂだけ早く立ち上がる。
【０１５１】
これにより、レベルシフタ３ｂは、自段のフリップフロップＦＦの出力パルスの立ち上がりが遅延インバータ回路３ａによって遅延されたタイミングで立ち下がり、次段のレベルシフタＬＳの出力パルス（基準パルス）が立ち上がるタイミングすなわち始端で立ち上がるパルスを生成し、これをサンプリングパルス（第２のパルス）として出力する。このサンプリングパルスは、図中斜線で示すように、レベルシフタ３ａの入力端子ＩＮに入力される信号のパルス終端側が、次段のレベルシフタＬＳの出力パルスの立ち上がりから遅延する分だけ除去されたパルスとなる。また、サンプリングパルスの終端は、自段のフリップフロップＦＦの出力パルスの立ち下がりが次段のレベルシフタＬＳの出力パルスの立ち上がりから遅延する分を、自段のフリップフロップＦＦの出力パルスから除去してできるパルス終端となっている。
【０１５２】
また、この場合、次段のフリップフロップＦＦの出力パルスの立ち上がりは自段のフリップフロップＦＦの出力パルスの立ち下がりと同時になるので、次段のレベルシフタ３ａの出力するサンプリングパルスは、同図の最下部に示すように、前段のサンプリングパルスと斜線部の時間だけ離れる。
【０１５３】
以上のように、本実施の形態では、ｉ番目の組の第１パルスである出力パルスＱ（ｉ）を遅延させた後に、遅延した出力パルスＱ（ｉ）を、ｉ番目の組のサンプリングパルスに対する基準パルスであるｉ＋１番目の組のレベルシフタＬＳの出力パルスの始端のタイミングまで用いるとともに、該タイミング以降に出力パルスＱ（ｉ）のパルスレベルの反転レベルを与えることにより、第１パルスである出力パルスＱ（ｉ）の波形変形を行って、ｉ番目の組のサンプリングパルスを生成する。
【０１５４】
それゆえ、遅延させた出力パルスＱ（ｉ）と、出力パルスＱ（ｉ）の遅延に関係ない反転レベルの付与とにより、互いに重ならないサンプリングパルスを容易に生成することができる。
【０１５５】
一般に、レベルシフタＬＳを通過した信号は波形なまりが大きいため、波形なまりを整形するためにレベルシフタＬＳの出力にインバータなどを挿入する。ただし、レベルシフタＬＳより出力側の負荷が小さい場合にはインバータの挿入の必要がないか、もしくは小さいサイズのインバータで済むため、より遅延を少なくするという観点からみれば、レベルシフタＬＳの出力をそのままサンプリングパルスの生成に用いる本実施の形態の構成が有利になる。一方、レベルシフタＬＳより出力側の負荷が大きい場合には、本実施の形態では、レベルシフタＬＳの出力をフリップフロップＦＦのリセット入力端子Ｒおよびレベルシフタ３ｂのイネーブル端子ＥＮに入力するところにもインバータを設ける必要が生じるため、実施の形態１のように、レベルシフタＬＳの出力をフリップフロップＦＦに入力してその出力信号をフリップフロップＦＦのリセット信号に用いたり、レベルシフタ３ｂのイネーブル端子ＥＮに入力したりする方が有利になることがある。いずれにしても、フリップフロップＦＦのリセット入力端子Ｒに入力される信号をサンプリングパルスに対する基準パルスとすることにより、フリップフロップＦＦ内の遅延を除去している。
〔実施の形態５〕
本発明のさらに他の実施形態について図１５ないし図１７に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１ないし４と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１５６】
図１５に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ１０１およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１５７】
図１５のソースドライバ１０１は図１のソースドライバ３において、フリップフロップＦＦのリセット端子Ｒおよびレベルシフタ３ｂのイネーブル端子ＥＮを、２段後のフリップフロップＦＦの出力端子Ｑに接続したものである。
【０１５８】
この場合のソースバスラインＳＬ…へビデオ信号ＤＡＴＡを書き込む形式について、図１６を用いて説明する。ソースバスラインＳＬ（ｉ）にビデオ信号ＤＡＴＡ（ｉ）を書き込んだ後、ビデオ信号伝送ラインに引き続きビデオ信号ＤＡＴＡ（ｉ）を供給して、ソースバスラインＳＬ（ｉ＋１）に、あるいは画素も加えて、このビデオ信号ＤＡＴＡ（ｉ）でプリチャージを行う。続いてビデオ信号伝送ラインにビデオ信号ＤＡＴＡ（ｉ＋１）を供給し、ソースバスラインＳＬ（ｉ＋１）および画素にビデオ信号ＤＡＴＡ（ｉ＋１）を書き込むとともに、ソースバスラインＳＬ（ｉ＋２）に、あるいは画素も加えて、ビデオ信号ＤＡＴＡ（ｉ＋１）でプリチャージを行う。
【０１５９】
このようにして、隣接するサンプリングパルスに重なり期間を設けてプリチャージとデータの書き込みとを順次行っていく。このようなパルスを２倍パルスと呼ぶ。図１６に、フリップフロップＦＦから出力される出力信号Ｑ（ｉ）・Ｑ（ｉ＋１）・Ｑ（ｉ＋２）の２倍パルスを示す。
【０１６０】
２倍パルスを用いる上記構成のソースドライバ１０１の動作を、図１７を用いて説明す。
【０１６１】
図１７は、図４において出力信号Ｑ（ｉ）の信号波形で示される自段のフリップフロップＦＦからの出力パルスが、２段後のフリップフロップＦＦから出力パルスが出力されるまでハイレベルを維持するようにしたものである。図１７の出力信号Ｑ（ｉ＋２）の信号波形で示される２段後のフリップフロップＦＦの出力パルスが立ち上がると、出力信号Ｑ（ｉ）の信号波形で示される自段のフリップフロップＦＦの出力パルス（第１パルス）は、フリップフロップＦＦ内での遅延時間Ｔｂだけ遅延して立ち下がる。一方、自段のフリップフロップＦＦの出力パルスの立ち上がりは遅延インバータ回路３ａによって遅延してレベルシフタ３ｂの入力端子ＩＮに入力される。
【０１６２】
これにより、レベルシフタ３ｂは、自段のフリップフロップＦＦの出力パルスの立ち上がりが遅延インバータ回路３ａによって遅延されたタイミングで立ち下がり、２段後のフリップフロップＦＦの出力パルス（基準パルス）の立ち上がりすなわち始端で立ち上がるパルスを生成し、これをサンプリングパルス（第２パルス）として出力端子ＯＵＴＢから出力する。このサンプリングパルスは、図中斜線で示すように、レベルシフタ３ａの入力端子ＩＮに入力される信号のパルス終端側が、２段後のフリップフロップＦＦの出力パルスの立ち上がりから遅延する分だけ除去されたパルスとなる。また、サンプリングパルスの終端は、自段のフリップフロップＦＦの出力パルスの立ち下がりが２段後のフリップフロップＦＦの出力パルスの立ち上がりから遅延する分を、自段のフリップフロップＦＦの出力パルスから除去してできるパルス終端となっている。
【０１６３】
同様にして、次段のレベルシフタ３ｂから自段のサンプリングパルスと重なるサンプリングパルスが、２段後のレベルシフタ３ｂから次段のサンプリングパルスと重なるサンプリングパルスが順次出力されていく。ここで、２段後のサンプリングパルスは、２段後のフリップフロップＦＦの出力パルスの立ち上がりが遅延インバータ回路３ａで遅延されたタイミングで立ち下がるので、自段のサンプリングパルスとは重ならず、充分な間隔を取ることができる。従って、自段のソースバスラインＳＬおよび画素へのビデオ信号ＤＡＴＡを書き込んでから２段後のソースバスラインＳＬおよび画素へのプリチャージ用のビデオ信号ＤＡＴＡが供給される前に、余裕を持って自段のサンプリングスイッチＡＳＷを開くことができる。また、次段の本充電用のビデオ信号ＤＡＴＡ、すなわち２段後のソースバスラインＳＬおよび画素へのプリチャージ用のビデオ信号ＤＡＴＡが供給開始されてから、２段後のアナログスイッチＡＳＷを余裕を持って閉じることができる。
【０１６４】
以上、本実施の形態について述べたが、同様にして、３段後のフリップフロップＦＦの出力信号を自段のフリップフロップＦＦのリセット端子Ｒおよびレベルシフタ３ｂのイネーブル端子ＥＮに入力するようにすれば３倍パルスに対応した構成になる。同様にして、他の実施の形態におけるｉ番目の組とｉ＋１番目の組との関係を、ｉ番目（ｉは自然数）の組とｉ＋ｋ（ｋは所定の自然数）番目の組との関係に適用することができる。
〔実施の形態６〕
本発明のさらに他の実施形態について図１８および図１９に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１ないし５と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１６５】
図１８に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ１１１およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１６６】
ソースドライバ１１１は、図１のソースドライバ３の各レベルシフタＬＳを、アナログスイッチ１１２で置き換えたものである。各組のアナログスイッチ１１２には、前段のフリップフロップＦＦの出力信号がそのままｎ型ＴＦＴのゲートへ、インバータを１段通してｐ型ＴＦＴのゲートへ入力される。アナログスイッチ１１２は奇数番目の組と偶数番目の組とで、クロック信号ＳＣＫを通すかクロック信号ＳＣＫＢを通すかが入れ替わるようになっている。同図ではｉ番目の組のアナログスイッチ１１２はクロック信号ＳＣＫを通すようになっており、各アナログスイッチ１１２の他方端子は自段のフリップフロップＦＦのセット入力端子Ｓに接続されている。なお、取り入れるクロック信号ＳＣＫ・ＳＣＫＢを、インバータを通してから、図１のように自段のフリップフロップＦＦの反転セット入力端子ＳＢに入力するようにしてもよい。
【０１６７】
このような構成は、クロック信号ＳＣＫ・ＳＣＫＢがフリップフロップＦＦのロジック回路を動作させるレベルで入力されるときに有利である。
【０１６８】
上記構成のソースドライバ１１１の動作を、図１９を用いて説明する。
【０１６９】
出力信号Ｑ（ｉ）・Ｑ（ｉ＋１）の信号波形で示されるように、フリップフロップＦＦの出力パルスは、クロック信号ＳＣＫ・ＳＣＫＢの立ち上がりから、アナログスイッチ１１２内での遅延時間とフリップフロップＦＦ内での遅延時間との和の遅延時間Ｔｃだけ遅延して立ち上がる。この出力パルスは遅延インバータ回路３ａで遅延されてレベルシフタ３ｂの入力端子ＩＮに入力される。
【０１７０】
これにより、レベルシフタ３ｂは、図４と同じように、自段のフリップフロップＦＦの出力パルスの立ち上がりが遅延インバータ回路３ａによって遅延されたタイミングで立ち下がり、次段のフリップフロップＦＦの出力パルス（基準パルス）の立ち上がりすなわち始端で立ち上がるパルスを生成し、これをサンプリングパルス（第２パルス）として出力端子ＯＵＴＢから出力する。このサンプリングパルスは、図中斜線で示すように、レベルシフタ３ａの入力端子ＩＮに入力される信号のパルス終端側が、次段のフリップフロップＦＦの出力パルスの立ち上がりから遅延する分だけ除去されたパルスとなる。また、サンプリングパルスの終端は、自段のフリップフロップＦＦの出力パルスの立ち下がりが次段のフリップフロップＦＦの出力パルスの立ち上がりから遅延する分を、自段のフリップフロップＦＦの出力パルスから除去してできるパルス終端となっている。隣接するサンプリングパルス同士が重ならないことは、図１４の場合と同様である。
【０１７１】
また、本実施の形態のようにフリップフロップＦＦのリセット端子およびレベルシフタ３ｂのイネーブル端子ＥＮを、次段のフリップフロップＦＦの出力端子Ｑに接続する代わりに、図１３のソースドライバ９１に対応させて、次段のアナログスイッチ１１２の他方端子（フリップフロップＦＦ側の端子）に接続するようにしてもよい。
〔実施の形態７〕
本発明のさらに他の実施形態について図２０および図２１に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１ないし６と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１７２】
図２０に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ１２１およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１７３】
ソースドライバ１２１は、図１のソースドライバ３の各遅延インバータ回路３ａおよびレベルシフタ３ｂを、インバータ１２１ａおよび３入力のＮＯＲ１２１ｂで置き換えたものである。ＮＯＲ１２１ｂ…はロジック部１２２を構成している。各組において、インバータ１２１ａの入力端子は自段のフリップフロップＦＦの出力端子Ｑに接続されており、インバータ１２１ａの出力端子はＮＯＲ１２１ｂの入力端子の１つに接続されている。また、ＮＯＲ１２１ｂの他の入力端子の１つは次段のフリップフロップＦＦの出力端子Ｑに接続されている。ＮＯＲ１２１ｂの残りの１つの入力端子には、前段のＮＯＲ１２１ｂの出力端子がインバータの２段縦続接続回路を介して接続されている。なお、インバータ１２１ａによる極性反転は便宜上のものであり、一般には自段のフリップフロップＦＦの出力端子ＱがＮＯＲ１２１ｂの入力端子に接続されていればよい。ただし、後述するように、出力端子ＱからＮＯＲ１２１ｂまでの信号遅延は、インバータの上記２段縦続接続回路による遅延よりも小さくする。
【０１７４】
このインバータの２段縦続接続回路は、ＮＯＲ１２１ｂの出力端子から出力された信号がアナログスイッチＡＳＷのｎ型ＴＦＴのゲートに入力されるまでの制御信号処理回路としてサンプリング回路ブロック１ａに設けられている。また、サンプリング回路ブロック１ａには、ＮＯＲ１２１ｂの出力端子から出力された信号がアナログスイッチＡＳＷのｐ型ＴＦＴのゲートに入力されるまでの制御信号処理回路として１段のインバータが設けられている。
【０１７５】
上記構成のソースドライバ回路１２１の動作を、図２１を用いて説明する。
【０１７６】
まず、自段のフリップフロップＦＦの出力パルス（第１パルス）はインバータ１２１ａを通して若干遅延し、信号ＩＮＢ（ｉ）の信号波形に示されるように立ち下がるパルスとなる。そして、次段のフリップフロップＦＦの出力パルスが自段のフリップフロップＦＦの出力パルスの立ち下がりよりも前に立ち上がるので、出力信号Ｑ（ｉ＋１）の信号波形で示されるように、信号ＩＮＢ（ｉ）が立ち上がる前に次段のフリップフロップＦＦの出力パルスが立ち上がる。従って、このときまでに、信号ＳＭＰ（ｉ−１）の信号波形で示されるように、前段のサンプリングパルスがインバータの２段縦続接続回路で遅延されてできる遅延サンプリングパルスＳＭＰがローレベルを持続しているため、ＮＯＲ１２１ｂの出力が次段のフリップフロップＦＦの出力パルスの立ち上がりで反転することにより、サンプリングパルスのパルス終端を決めることができる。
【０１７７】
そして、サンプリングパルスのパルス終端は、インバータの２段縦続接続回路で遅延されて次段のＮＯＲ１２１ｂに入力される遅延サンプリングパルスＳＭＰとなって、フリップフロップＦＦの出力パルスをインバータ１段で遅延させた信号ＩＮＢｉの立ち下がりよりも後に立ち下がる。従って、前段からの遅延サンプリングパルスＳＭＰの立ち下がりでＮＯＲ１２ｂの出力が反転するので、サンプリングパルスの始端を決めることができる。
【０１７８】
これにより、ＮＯＲ１２１ｂは、図２１の信号ＯＵＴｉの信号波形に示すように、前段のサンプリングパルスの立ち下がりがインバータの２段縦続接続回路によって遅延されたタイミングで立ち上がり、次段のフリップフロップＦＦの出力パルス（基準パルス）の立ち上がりすなわち始端で立ち下がるパルスを生成し、これをサンプリングパルス（第２パルス）として出力端子から出力する。このサンプリングパルスは、図中斜線で示すように、自段のフリップフロップＦＦの出力パルスの立ち上がりがインバータ１２１ａで遅延されてできる信号のパルス終端側が、次段のフリップフロップＦＦの出力パルスの立ち上がりから遅延する分だけ除去されたパルスとなる。また、サンプリングパルスの終端は、自段のフリップフロップＦＦの出力パルスの立ち下がりが次段のフリップフロップＦＦの出力パルスの立ち上がりから遅延する分を、自段のフリップフロップＦＦの出力パルスから除去してできるパルス終端となっている。
【０１７９】
さらに、サンプリングパルスの始端は、図中網目模様で示すように、自段のフリップフロップＦＦの出力パルスの立ち上がりがインバータ１２１ａで遅延されてできる信号のパルス始端側が、前段のサンプリングパルスの立ち下がりがインバータの２段縦続接続回路によって遅延されたタイミングとの差の分だけ、インバータ１２１ａで遅延されてできる上記信号のパルスから除去されたパルスとなる。
【０１８０】
以上のように、本実施の形態では、ｉ番目の組のサンプリングパルスを遅延させたパルスと、ｉ番目の組のサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋１）、もしくは出力パルスＱ（ｉ＋１）をｉ番目の組のサンプリングパルスの遅延よりも小さく遅延させたパルスと、ｉ＋１番目の組のサンプリングパルスに対する基準パルスである出力パルスＱ（ｉ＋２）との論理により、第１パルスである出力パルスＱ（ｉ＋１）の波形変形を行って、ｉ＋１番目の組のサンプリングパルスを生成する。論理としては、論理和、論理積あるいはアナログスイッチ等の論理素子による論理などがある。
【０１８１】
それゆえ、パルスの論理だけで、互いに重ならない第２パルスを容易に生成することができる。
〔実施の形態８〕
本発明のさらに他の実施形態について図２６ないし図２９に基づいて説明すると以下の通りである。なお、前記背景技術および実施の形態１ないし７と同一の機能を有する構成要素については同一の符号を付し、その説明を省略する。
【０１８２】
本発明は、実施の形態６で述べた図１８に示す回路構成を用いた場合に、外部からの入力信号であるクロック信号ＳＣＫ・ＳＣＫＢが位相ずれを生じた状態で入力された時に誤動作を生じてしまうのを防止したものである。図２８および図２９を用いてスキャンが正常に行われない場合の仕組みについて説明する。図２８は、図１８の構成に各信号名を記載したものであり、図２９はそられの信号波形を示したものである。図２８において、アナログスイッチ１１２の出力信号をＹ、レベルシフタ３ｂの出力信号をＳＭＰＢとする。また、それらの符号の直後には組の番号が括弧書きで付される。
【０１８３】
図２９に示すように、クロック信号ＳＣＫＢはクロック信号ＳＣＫに対して、図１９の場合よりもΔｔだけ遅延するようにずれていて、互いに同期していないものとする。また、この場合、出力信号Ｑ（ｉ−１）はｉ番目の組に入力されるが、初段の組においては外部から与えられる所定のスタートパルス信号であるとする。出力信号Ｑ（ｉ−１）がハイレベルである間は、ｉ番目の組のアナログスイッチ１１２は導通してクロック信号ＳＣＫを通すことになる。従って、クロック信号ＳＣＫの立ち上がりで信号Ｙ（ｉ）が立ち上がることになり、その信号Ｙ（ｉ）がｉ番目の組のフリップフロップＦＦのセット信号であることから、信号Ｙ（ｉ）の立ち上がりを受け、やや遅延して出力信号Ｑ（ｉ）が立ち上がる。ここまでは正常時の動作と全く変わらない。
【０１８４】
この後、出力信号Ｑ（ｉ）が立ち上がることでｉ＋１番目の組のアナログスイッチ１１２が導通してクロック信号ＳＣＫＢを通すことになる。ここで、クロック信号ＳＣＫＢのクロック信号ＳＣＫに対する遅延が、信号Ｙ（ｉ）に対する出力信号Ｑ（ｉ）の遅延よりも大きいと、出力信号Ｑ（ｉ）が立ち上がったときにクロック信号ＳＣＫＢがハイレベルであることから、この出力信号Ｑ（ｉ）の立ち上がりと同時に信号Ｙ（ｉ＋１）が立ち上がってしまうことになる。クロック信号ＳＣＫとクロック信号ＳＣＫＢとが正確に互いに逆相となる正常動作時には、信号Ｙ（ｉ）の立ち上がりから半クロック分後のクロック信号ＳＣＫＢの立ち上がりで信号Ｙ（ｉ＋１）が立ち上がるはずであることから、図２９では出力信号Ｑ（ｉ＋１）は半クロック分早く立ち上がることになり、それによりリセットされる出力信号Ｑ（ｉ）は非常に短い期間で立ち下がってしまうことになる。クロック信号ＳＣＫとクロック信号ＳＣＫＢとのずれにより、誤った位置に信号Ｙ（ｉ＋１）のパルスが発生しており、これはその後段のフリップフロップＦＦに誤ったセット信号として入力される。従って、ｉ番目以降の組において、正常なスキャンパルス（出力信号Ｑ）が得られず、レベルシフタ３ｂの出力信号ＳＭＰＢが正常でないために、当然サンプリングにも誤動作を生じてしまうことになる。
【０１８５】
次に、このような誤動作を改善した構成を図２６および図２７に基づいて説明する。図２６に、本実施の形態に係る表示装置である液晶表示装置に備えられるソースドライバ１２３およびその周辺の構成を示す。液晶表示装置はその他、背景技術で説明した表示パネル１およびゲートドライバ２を備えている。
【０１８６】
ソースドライバ１２３は、図１８のソースドライバ１１１においてアナログスイッチ１１２を誤動作防止回路１２３ａで置き換えたものである。誤動作防止回路１２３ａは、インバータ１２４、２入力のＮＯＲ回路１２５、２入力のＮＡＮＤ回路１２６、および、インバータ１２７を備えている。インバータ１２４の入力端子は、偶数番目の組ではクロック信号ＳＣＫのラインに接続されており、奇数番目の組ではクロック信号ＳＣＫＢのラインに接続されている。インバータ１２４の出力端子は、ＮＯＲ回路１２５の一方の入力端子に接続されている。ＮＯＲ回路１２５の他方の入力端子は、偶数番目の組ではクロック信号ＳＣＫＢのラインに接続されており、奇数番目の組ではクロック信号ＳＣＫのラインに接続されている。図２６ではｉが偶数であるとしている。なお、上記偶数番目の組に対する接続関係と上記奇数番目の組に対する接続関係とは上記の逆であってもよい。
【０１８７】
ＮＯＲ回路１２５の出力端子は、ＮＡＮＤ回路１２６の一方の入力端子に接続されている。ＮＡＮＤ回路１２６の他方の入力端子は、前段の組のフリップフロップＦＦの出力端子Ｑに接続されている。なお、初段の組においてはＮＡＮＤ回路１２６の上記他方の入力端子には前述のスタートパルス信号が入力される。ＮＡＮＤ回路１２６の出力端子はインバータ１２７の入力端子に接続されている。インバータ１２７の出力端子は同じ組のフリップフロップＦＦのセット端子Ｓに接続されている。
【０１８８】
以下では、ＮＯＲ回路１２５の出力信号をＡ、インバータ１２７の出力信号をＸ、レベルシフタ３ｂの出力信号をＳＭＰＢとする。また、それらの符号の直後には組の番号が括弧書きで付される。
【０１８９】
図２７に示すように、クロック信号ＳＣＫＢはクロック信号ＳＣＫに対して、図１９の場合よりもΔｔだけ遅延するようにずれていて、互いに同期していないものとする。誤動作防止回路１２３ａは、クロック信号ＳＣＫ・ＳＣＫＢを入力信号とし、これらをインバータ１２４とＮＯＲ回路１２５とに通すことで信号Ａ（ｉ）を作成する。図２７に示すように、ｉ番目の組では、クロック信号ＳＣＫがハイレベルでかつクロック信号ＳＣＫＢがローレベルであるときにのみ信号Ａ（ｉ）はハイレベルとなり、それ以外のときには信号Ａ（ｉ）はローレベルとなる。クロック信号ＳＣＫとクロック信号ＳＣＫＢとの誤動作防止回路１２３ａへの入力位置が偶数番目と奇数番目とで交互に入れ替わるため、ｉ＋１番目ではクロック信号ＳＣＫＢがインバータ１２４へ入力され、クロック信号ＳＣＫＢがハイレベルでかつクロック信号ＳＣＫがローレベルであるときにのみ信号Ａ（ｉ＋１）はハイレベルとなり、それ以外のときには信号Ａ（ｉ）はローレベルとなる。
【０１９０】
作成した信号Ａ（ｉ）と出力信号Ｑ（ｉ−１）とをＮＡＮＤ回路１２６に入力し、当該ＮＡＮＤ回路１２６とインバータ１２７とで構成される回路を通すことで、信号Ｘ（ｉ）を作成する。これによって、信号Ｘ（ｉ）は、図２７に示すように、出力信号Ｑ（ｉ−１）と信号Ａ（ｉ）とが同時にハイレベルであるときにハイレベルとなり、それ以外のときはローレベルとなるパルスになる。信号Ｘ（ｉ）が立ち上がるとそれからやや遅延して出力信号Ｑ（ｉ）が立ち上がる。この出力信号Ｑ（ｉ）がハイレベルとなってから略半クロック分が経過した時点で信号Ａ（ｉ＋１）が立ち上がるので、信号Ｘ（ｉ＋１）は信号Ｘ（ｉ）の立ち上がりから半クロック分経過した時点で立ち上がる。従って出力信号Ｑ（ｉ＋１）は出力信号Ｑ（ｉ）が立ち上がってから半クロック分が経過した時点で立ち上がり、出力信号Ｑ（ｉ）をこの立ち上がりを用いてリセットする。このようにして、各出力信号Ｑは正常に出力され、従って出力信号ＳＭＰＢも正常に出力される。以上はクロック信号ＳＣＫとクロック信号ＳＣＫとがずれている場合の説明であったが、これらがずれていなくても正常に動作する。
【０１９１】
本実施の形態では、出力信号Ｑのパルスを生成するのにクロック信号ＳＣＫ・ＳＣＫＢという互いに同期しないように位相がずれた周期パルス信号を用いている。そして、出力信号Ｑのパルス始端のタイミングを決定するためのパルス信号である信号Ｘを、前段の組の出力信号Ｑと自段の組の信号Ａとの組合せによって、クロック信号ＳＣＫ・ＳＣＫＢのうちの１つであるクロック信号ＳＣＫＢで規定されるタイミングを用いて生成している。信号Ｘのパルスの生成タイミングにより出力信号Ｑのパルス始端が決定される。さらに、この出力信号Ｑのパルス始端を決定するために用いるクロック信号ＳＣＫＢのタイミングを、図２７に示すように各出力信号Ｑに対して、すなわち各組に対して異ならせている。本実施の形態では、次段の組の出力信号Ｑのパルス始端が決定されれば自段の組の出力信号Ｑのパルス終端も決まるので、出力信号Ｑのパルス終端のタイミングもクロック信号ＳＣＫＢのタイミングのみを用いて、かつ各出力信号Ｑ間で異なるタイミングを用いて決定されている。
【０１９２】
これにより、クロック信号ＳＣＫ・ＳＣＫＢが互いに同期しないように位相がずれていても、各出力信号Ｑのパルス始端どうしは、クロック信号ＳＣＫＢのタイミングに基づいて離れることとなる。従って、各出力信号Ｑのパルスが他の出力信号Ｑのパルスの影響を受けて誤った位置にパルスが発生したり、パルス期間が不当に短くなったりすることを防止することができる。これにより、ソースドライバ１２３は正常にスキャンされ、出力信号ＳＭＰＢのパルスは正常に出力される。
【０１９３】
なお、クロック信号は一般に複数でよく、出力信号Ｑのパルス始端を決定するためのクロック信号はその中のいずれか１つでよい。用いるクロック信号のタイミングが、互いに同期している他のクロック信号のタイミングに等しい場合でも、そのタイミングはいずれか１つのクロック信号で規定されるタイミングと見なすことができ、複数のクロック信号で規定されるタイミングではない。
【０１９４】
以上、各実施の形態について述べた。なお、以上の説明では各パルスに波形なまりがない場合を例に挙げたが、波形なまりがあっても、パルスレベルと認識できる閾値の時点にパルス間で前記遅延時間に対応する時間差があれば、前記実施の形態と同様の扱いをすることができる。この場合、上記閾値の時点をパルス始端・終端とすればよく、前記実施の形態に合わせれば、第１パルスに対しては、パルス終端から基準パルスの始端までのみならず、パルス終端以降の部分も除去するような波形変形を行う。
【０１９５】
また、各実施の形態ではトランジスタのＴＦＴを用いた例を挙げたが、一般のＭＯＳＦＥＴなどでもよい。
【産業上の利用可能性】
【０１９６】
本発明は、データを順次データ線に書き込んでいく表示装置一般に好適に使用することができる。
【図面の簡単な説明】
【０１９７】
【図１】本発明の第１の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図２】図１のソースドライバを備える液晶表示装置の構成を示すブロック図である。
【図３】図１のソースドライバに備えられるサンプリングパルスを出力するレベルシフタの構成を示す回路ブロック図である。
【図４】図１のソースドライバの動作を示すタイミングチャートである。
【図５】図３のレベルシフタに備えられるレベルシフタの構成を示す回路ブロック図である。
【図６】図３のレベルシフタに、図５のレベルシフタの代わりに備えることができるレベルシフタの構成を示す回路ブロック図である。
【図７】図３のレベルシフタの代わりに備えることのできるレベルシフタの構成を示す回路ブロック図である。
【図８】本発明の第２の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図９】本発明の第３の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図１０】図９のソースドライバに備えられるノンオーバーラップ回路の構成を示す回路ブロック図である。
【図１１】図９のソースドライバの動作を示すタイミングチャートである。
【図１２】図１０のノンオーバーラップ回路の代わりに備えることのできるレベルシフタの構成を示す回路ブロック図である。
【図１３】本発明の第４の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図１４】図１３のソースドライバの動作を示すタイミングチャートである。
【図１５】本発明の第５の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図１６】図１５のソースドライバのフリップフロップの出力信号を示すタイミングチャートである。
【図１７】図１６のソースドライバの動作を示すタイミングチャートである。
【図１８】本発明の第６の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図１９】図１８のソースドライバの動作を示すタイミングチャートである。
【図２０】本発明の第７の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図２１】図２０のソースドライバの動作を示すタイミングチャートである。
【図２２】従来のソースドライバの構成を示す回路ブロック図である。
【図２３】図２２のソースドライバのフリップフロップの出力信号を示すタイミングチャートである。
【図２４】図２２のソースドライバに備えられる遅延回路の構成を示す回路ブロック図である。
【図２５】図２２のソースドライバの動作を示すタイミングチャートである。
【図２６】本発明の第８の実施形態を示すものであり、ソースドライバの構成を示す回路ブロック図である。
【図２７】図２６のソースドライバの動作を示すタイミングチャートである。
【図２８】図１８のソースドライバを第８の実施形態を説明するために符号を追加して示す回路ブロック図である。
【図２９】図２８のソースドライバの２つのクロック信号の位相が互いにずれている場合の動作を示すタイミングチャートである。
【符号の説明】
【０１９８】
３、５１、６１、９１、１０１、１１１、１２１、１２３
ソースドライバ（パルス出力回路、表示装置の駆動回路）
ＦＦ        フリップフロップ（セットリセットフリップフロップ）
ＬＳ        レベルシフタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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