(57)【要約】【課題】  シリサイド化による構造的不安定性を克服できる半導体装置とその製造方法が開示されている。【解決手段】  素子分離膜により定義される活性領域を含む基板を製造した後、素子分離膜及び活性領域上に活性領域の一部を露出させるシリサイデーション防止パターンを含むエッチングマスクを形成する。その後、露出された活性領域上にゲート構造物を形成し、シリサイデーション防止パターン上のゲート構造物の側壁に側壁スペーサを形成する。その後、側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する半導体装置の製造方法及びこれによる半導体装置が提供される。トランジスタのソース／ドレインをシリサイド化させる場合に発生されるボイドや構造破壊を防止することができる。従って、信頼性があり、優れた動作特性を有するトランジスタを容易に生産することができる。【選択図】  図８
2005197676.tif 000002
【特許請求の範囲】
【請求項１】
素子分離膜により定義される活性領域を含む基板を製造する段階と、
前記素子分離膜及び活性領域上に前記活性領域の一部を露出させるシリサイデーション防止パターンを含むエッチングマスクを形成する段階と、
前記露出された活性領域上にゲート構造物を形成する段階と、
前記シリサイデーション防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成する段階と、
前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する段階と、
を含む半導体装置の製造方法。
【請求項２】
前記基板を製造する段階は、
前記下部半導体層、埋没絶縁膜、及び表面半導体膜を含むＳＯＩ基板上に窒化シリコン膜を形成する段階と、
前記窒化シリコン膜、表面半導体膜をエッチングして前記活性領域を形成する段階と、
前記活性領域が形成されたＳＯＩ基板上に第１酸化膜を形成する段階と、
前記第１酸化膜の一部を除去して、前記窒化シリコン膜を露出させる段階と、
前記窒化シリコン膜を除去して、前記第１酸化膜を含む前記素子分離膜を形成する段階と、
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ＳＯＩ基板上に窒化シリコン膜を形成する段階の前に、前記ＳＯＩ基板上に追加酸化膜を形成する段階を更に含み、
前記活性領域を形成する段階は、前記窒化シリコン膜、追加酸化膜、及び表面半導体膜をエッチングして行われ、前記素子分離膜を形成する段階は、前記窒化シリコン膜及び前記追加酸化膜を除去して行われることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第１酸化膜を形成する段階は、高密度プラズマ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）工程により行われることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記第１酸化膜の除去は、
前記第１酸化膜を化学機械的研磨工程で研磨して前記窒化シリコン膜を１次露出させる段階と、
前記第１酸化膜をフッ化水素（ＨＦ）を用いるウェットエッチング工程でエッチングして、前記窒化シリコン膜を２次露出させる段階と、
を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記窒化シリコン膜を除去することは、燐酸を用いるウェットエッチング工程により行われることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項７】
前記シリサイデーション防止パターンの形成が、
前記素子分離膜及び活性領域を含む基板上に、シリサイデーション防止膜を形成する段階と、
前記シリサイデーション防止膜上に第２酸化膜を形成する段階と、
前記第２酸化膜をパターニングしてシリサイデーション防止膜を露出させる段階と、
前記露出されたシリサイデーション防止膜を除去して、活性領域の一部を露出させるシリサイデーション防止パターンを形成する段階と、
を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記シリサイデーション防止パターンを形成する前に、
前記素子分離膜及び活性領域上に、前記活性領域の一部を露出させる酸化シリコンパターンを形成する段階を更に含み、
前記シリサイデーション防止パターンは、前記酸化シリコンパターン上に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
前記エッチングマスクは、前記シリサイデーション防止パターン上に形成された酸化膜パターンを含み、
前記ゲート構造物を形成する段階は、
前記エッチングマスクにより露出された活性領域を満たすゲート膜を形成する段階と、
前記ゲート膜を研磨して前記酸化膜パターンを露出させる段階と、
前記酸化膜パターンを除去してゲートを形成する段階と、を含む
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１０】
前記側壁スペーサを形成する段階の前に、
前記シリサイデーション防止パターン上の前記ゲート側壁にオフセットスペーサを形成する段階と、
前記オフセットスペーサをマスクとして前記活性領域に不純物を注入してソース／ドレイン拡張領域を形成する段階と、を更に含み、
前記側壁スペーサは、前記シリサイデーション防止パターン上の前記オフセットスペーサの側壁に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１１】
前記活性領域にソース／ドレイン領域を形成した後に、
前記側壁スペーサ周辺の露出されたシリサイデーション防止パターンを除去して、ソース／ドレイン領域及び素子分離膜を露出させる段階と、
前記ソース／ドレイン領域をシリサイデーションさせる段階と、
を更に含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１２】
前記シリサイデーションは、前記ソース／ドレイン領域の表面上でのみ行われることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記エッチングマスクを形成した後に、前記エッチングマスクを用いて前記活性領域をエッチングしてリセスを形成する段階と、
前記エッチングマスクの側壁の前記エッチングされた活性領域上にゲートスペーサを形成する段階と、を更に含み、
前記ゲート構造物は、前記ゲートスペーサ間の前記エッチングされた活性領域上に形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項１４】
下部半導体基板、埋没絶縁膜、及び表面半導体膜を含むＳＯＩ基板を準備する段階と、
前記表面半導体膜の一部を素子分離膜により活性領域として定義する段階と、
前記素子分離膜及び活性領域上に、前記活性領域の一部を露出させるシリサイデーション防止パターン及び第１酸化膜パターンを含むエッチングマスクを形成する段階と、
前記エッチングマスクを用いて、露出された活性領域を横切る方向の前記第１酸化膜パターンを除去して、前記露出された活性領域の両側の前記埋没絶縁膜を露出させる段階と、
前記露出された活性領域及び埋没絶縁膜上にゲート構造物を形成する段階と、
前記シリサイデーション防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成する段階と、
前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する段階と、
を含む半導体装置の製造方法。
【請求項１５】
前記ゲート構造物が、前記露出された活性領域の３面を囲んでいることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１６】
前記ゲート構造物で囲まれる前記活性領域の上面、及び両側面にチャンネルが形成されたことを特徴とする請求項１５記載の半導体装置の製造方法。
【請求項１７】
前記活性領域にソース／ドレイン領域を形成した後に、
前記側壁スペーサ周辺の露出されたシリサイデーション防止パターンを除去して、ソース／ドレイン領域及び素子分離膜を露出させる段階と、
前記ソース／ドレイン領域をシリサイデーションさせる段階と、
を更に含むことを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１８】
前記エッチングマスクを形成した後に、前記エッチングマスクをマスクとして前記活性領域をエッチングする段階と、
前記エッチングマスクの側壁の前記エッチングされた活性領域上にゲートスペーサを形成する段階と、を更に含み、
前記ゲート構造物は、前記ゲートスペーサ間の前記エッチングされた活性領域上に形成されることを特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１９】
素子分離膜により定義された表面半導体膜パターンを有する基板を製造する段階と、
前記素子分離膜及び前記表面半導体膜パターン上に、前記表面半導体膜パターンの一部を露出させるシリサイデーション防止パターン、及び酸化膜パターンを含むエッチングマスクを形成する段階と、
前記エッチングマスクを用いて、露出された前記表面半導体膜パターンを横切る方向の前記酸化膜パターンを除去して多面体で構成される３次元の活性領域を形成する段階と、
前記活性領域の側面及び上面上にゲート構造物を形成する段階と、
前記シリサイデーション防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成する段階と、
前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する段階と、
を含む半導体装置の製造方法。
【請求項２０】
前記ゲート構造物で囲まれる前記活性領域の側面及び上面にチャンネルが形成されたことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記活性領域にソース／ドレイン領域を形成した後に、
前記側壁スペーサ周辺の露出されたシリサイデーション防止パターンを除去して、ソース／ドレイン領域及び素子分離膜を露出させる段階と、
前記ソース／ドレイン領域をシリサイデーションさせる段階と、
を更に含むことを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２２】
下部半導体基板、埋没絶縁膜、及び前記埋没絶縁膜上に形成された表面半導体膜パターンを含む基板を準備する段階と、
前記表面半導体膜パターンを含む基板上にエッチング阻止膜を形成する段階と、
前記表面半導体膜パターンを素子分離膜及び前記エッチング阻止膜により活性領域として定義する段階と、
前記素子分離膜及び活性領域上に、前記活性領域の一部を露出させるシリサイデーション防止パターン及び酸化膜パターンを含むエッチングマスクを形成する段階と、
前記エッチングマスクを用いて、露出された活性領域を横切る方向の前記酸化膜パターンを除去して、前記露出された活性領域の両側の前記エッチング阻止膜を露出させる段階と、
前記露出されたエッチング阻止膜を除去して、前記露出された活性領域の両側の前記埋没絶縁膜を露出させる段階と、
前記露出された活性領域及び埋没絶縁膜上にゲート構造物を形成する段階と、
前記シリサイデーション防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成する段階と、
前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する段階と、
を含む半導体装置の製造方法。
【請求項２３】
前記活性領域として定義する段階は、
前記エッチング阻止膜上に酸化膜を形成する段階と、
前記酸化膜の一部を除去して、前記エッチング阻止膜及び前記窒化シリコン膜を露出させる段階と、
前記露出された前記エッチング阻止膜の一部及び前記窒化シリコン膜を順次に除去して、前記素子分離膜及び前記エッチング阻止膜により定義される活性領域を形成する段階と、
を含むことを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２４】
前記エッチング阻止膜は、窒化シリコンを含むことを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２５】
前記表面半導体膜パターン上に形成された酸化膜パターン及び窒化膜パターンを更に含むことを特徴とする請求項２２記載の半導体装置の製造方法。
【請求項２６】
素子分離膜及び前記素子分離膜により定義される活性領域を含む基板と、
前記活性領域上に形成されたゲート構造物と、
前記ゲート構造物の両側の前記活性領域上に形成されたシリサイデーション防止パターンと、
前記シリサイデーション防止パターン上のゲート構造物の側壁に形成された側壁スペーサと、
を含む半導体装置。
【請求項２７】
前記素子分離膜は、前記活性領域よりも厚く基板上に形成されることを特徴とする請求項２６記載の半導体装置。
【請求項２８】
前記シリサイデーション防止パターンの両側の活性領域上に形成されたシリサイド層を更に含むことを特徴とする請求項２６記載の半導体装置。
【請求項２９】
前記基板は、下部半導体基板、埋没絶縁膜、及び表面半導体膜を含むＳＯＩ基板であり、前記活性領域は、前記表面半導体膜をエッチングして形成されたことを特徴とする請求項２６記載の半導体装置。
【請求項３０】
前記ゲート構造物は、ゲート絶縁膜及び前記ゲート絶縁膜上のゲート電極を含むことを特徴とする請求項２６記載の半導体装置。
【請求項３１】
前記ゲート電極上のゲートシリサイド層を更に含むことを特徴とする請求項３０記載の半導体装置。
【請求項３２】
前記シリサイデーション防止パターンは、熱的（ｔｈｅｒｍａｌ）窒化シリコン又はプラズマ窒化シリコンを含むことを特徴とする請求項２６記載の半導体装置。
【請求項３３】
前記活性領域と前記シリサイデーション防止パターンとの間に形成された酸化シリコンパターンを更に含むことを特徴とする請求項２６記載の半導体装置。
【請求項３４】
前記側壁スペーサが前記シリサイデーション防止パターンとエッチング選択比を有する物質を含むことを特徴とする請求項２６記載の半導体装置。
【請求項３５】
前記側壁スペーサが、酸化物、又は酸化物及び窒化物を含むことを特徴とする請求項２６記載の半導体装置。
【請求項３６】
前記ゲート構造物の側壁と側壁スペーサとの間の前記シリサイデーション防止パターン上にオフセットスペーサを更に含むことを特徴とする請求項２６記載の半導体装置。
【請求項３７】
前記活性領域が、前記側壁スペーサと前記ソース／ドレイン領域との間に形成されたソース／ドレイン拡張領域を含むことを特徴とする請求項２６記載の半導体装置。
【請求項３８】
前記活性領域はリセスを含み、前記ゲート構造物は前記リセスに形成されたことを特徴とする請求項２６記載の半導体装置。
【請求項３９】
前記ゲート構造物と前記側壁スペーサとの間の前記リセス上に形成されたゲートスペーサを更に含むことを特徴とする請求項３８記載の半導体装置。
【請求項４０】
下部半導体基板、埋没絶縁膜、及び多面体で構成される３次元の活性領域を有する表面半導体膜を含むＳＯＩ基板と、
前記活性領域を横切る方向で前記活性領域の側面及び上面と、前記埋没絶縁膜上に形成されたゲート構造物と、
前記ゲート構造物の両側の前記活性領域上に形成されたシリサイデーション防止パターンと、
前記シリサイデーション防止パターン上の前記ゲート構造物の両側壁に形成された側壁スペーサと、
を含む半導体装置。
【請求項４１】
前記ゲート構造物で囲まれる前記活性領域の上面、及び両側面にチャンネルが形成されたことを特徴とする請求項４０記載の半導体装置。
【請求項４２】
前記シリサイデーション防止パターンの両側の活性領域上に形成されたシリサイド層を更に含むことを特徴とする請求項４０記載の半導体装置。
【請求項４３】
前記活性領域はリセスを含み、前記ゲート構造物は前記リセスに形成されたことを特徴とする請求項４０記載の半導体装置。
【請求項４４】
前記ゲート構造物と前記側壁スペーサとの間の前記リセス上に形成されたゲートスペーサを更に含むことを特徴とする請求項４３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、より詳細には安定した構造及び性能を有するトリプルゲートトランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体産業は、継続成長して量的及び質的な向上を達成してきた。その核心技術は、半導体トランジスタの小型化及び集積化技術である。半導体トランジスタの小型化及び集積化技術は、半導体素子を構成する構造物の小型化により達成される。半導体素子が小型化されるにつれて、単位チップ内により多い素子を集積することができ、素子を通過する電子の通過時間を減少させることにより、素子の処理速度を向上させることができる。又、半導体素子内で移動する電子の量を減少させて、素子の消費電力を節減できる。
【０００３】
半導体素子の高集積化、高速化、低電力化は、すぐ半導体の性能向上を意味する。１９７１年の最小線幅が１０μｍ程度であるトランジスタから、１９９７年の最小線幅が０.２５μｍ程度であるトランジスタ、２００３年には最小線幅が９０ｎｍ程度であるトランジスタ時代まで期待できることになった。半導体電子素子の小型化技術は、過去３０年間、そのサイズにおいては約５０倍程度、その集積度においては約１００００倍程度、チップの速度においては約１０００倍程度の向上を達成した。現在、約９０ｎｍの線幅を有するトランジスタ、及び約６５ｎｍ程度の線幅を有するトランジスタに関する研究も進行されている。
【０００４】
しかし、１００ｎｍ以下では集積回路工程用形状描写技術がまだ確保されないため、素子のスケールを減らすのには限界がある。又、チャンネル幅が９０ｎｍ以下では、ショットチャンネル効果（Ｓｈｏｒｔ  Ｃｈａｎｎｅｌ  Ｅｆｆｅｃｔ）とゲート酸化膜を通じた漏洩電流が発生する問題がある。ここで、ショットチャンネル効果とは、高温熱処理によりソース及びドレイン層内のｎ型又はｐ型不純物原子が、チャンネル領域内で拡散して有効チャンネルの長さが減少することを意味する。有効チャンネルの長さが減少すると、特に非常に小さいゲート長のデバイス内のソースとドレインとの間に短絡が発生する。
【０００５】
これに対する改善方案として、チャンネルの３面にポリゲート（ｐｏｌｙ  ｇａｔｅｓ）が形成されたトランジスタがある。このようなトランジスタをトリプルゲート（ｔｒｉｐｌｅ  ｇａｔｅ）トランジスタという。このようなトリプルゲートトランジスタは、特許文献１、及び特許文献２に開示されている。
【特許文献１】韓国登録特許第３０８６５２号
【特許文献２】韓国公開特許２００１−８５２４号
【０００６】
図１はトリプルゲートトランジスタの一例を説明するための平面図であり、図２は図１に図示されたトリプルゲートトランジスタのＩ部分を説明するための斜視図である。図１及び図２を参照すると、トリプルゲートトランジスタは、例えば、下部半導体基板１１、埋没絶縁膜１３、前記立体構造の活性領域１６が形成され、前記立体構造が囲まれる形態でゲート構造物３０が形成される。即ち、ゲート構造物が囲む３方向の活性領域にチャンネルが形成される。前記トリプルゲートトランジスタを用いると、シングルゲートを用いた場合よりも、シリコンの厚さの問題及びショットチャンネル効果も改善できるので、６５ｎｍ以下の半導体工程で適合である。
【０００７】
しかし、前述したトリプルゲートトランジスタにおいて、ソース／ドレイン領域の特性を改善するためにシリサイド層を形成する場合、ソース／ドレイン領域を含むシリコン層の全部がシリサイド化されるという問題点が発生する。
【０００８】
図３乃至図５は、従来技術による半導体の製造方法による問題点を説明するための断面図である。
【０００９】
図３を参照すると、トリプルゲート半導体装置は、下部半導体基板１１及び埋没絶縁膜１３上に形成された活性領域１６と、ゲート絶縁膜３２、ゲート電極３４、ゲートシリサイド膜３７を含むゲート構造物３０と、を具備する。そして、ゲート構造物３０の側壁に形成されたオフセットスペーサ４１、側壁スペーサ４３を有する。又、活性領域１６にソース／ドレイン拡張領域５１、ソース／ドレイン領域５３が形成され、ソース／ドレイン領域５３の側壁には、ソース／ドレインオフセットスペーサ６１、ソース／ドレイン側壁スペーサ６３が形成される。
【００１０】
この際、金属膜を形成してシリサイド化させる場合、ソース／ドレインオフセットスペーサ６１、ソース／ドレイン側壁スペーサ６３がリセスされない場合、ソース／ドレイン領域５３の表面にのみソース／ドレインシリサイド膜５７が形成される。
【００１１】
しかし、図４を参照すると、トランジスタの製造過程においてエッチング等により前記ソース／ドレインオフセットスペーサ６１、ソース／ドレイン側壁スペーサ６３等は過エッチングされ、シリコンパターンと比較してリセス（ｒｅｃｅｓｓ）構造（ＩＩＩ）を有することになる。従って、シリサイド化させる場合、前記シリコンパターンは上面（ＩＶ方向）のみならず、側面（Ｖ方向）でもシリサイド化が進行される。
【００１２】
この場合、図５を参照すると、シリコン層にボイド（ｖｏｉｄ）９１が発生して、トランジスタが作動しない恐れがある。又、シリサイド破壊（ｉｎｔｒｕｓｉｏｎ）９３現象が発生し、ソース／ドレインジャンクション（ｊｕｎｃｔｉｏｎ）を損傷させ、電流漏洩（ｌｅａｋａｇｅ）が発生する。結局、トリプルゲートトランジスタのソース／ドレイン領域５３にシリサイド層を形成する場合、安定的な構造のトランジスタを製造することが容易ではない。
【００１３】
これをより具体的に説明すると、次のようである。図６及び図７は、従来技術によるシリサイデーション工程を説明するための断面図である。
【００１４】
図６及び図７を参照すると、ソース／ドレイン領域５３のシリコン側壁のソース／ドレインオフセットスペーサ６１とソース／ドレイン側壁スペーサ６３とが、シリコン上面よりリセスされた構造である。従って、シリサイド化が、シリコン層の上面のみならず側面でも進行され、図６の右側に図示された大きい幅のトランジスタのエッジ部分では、底面までシリサイド化が進行される。又、図７の左側に図示された小さい幅のトランジスタの場合、シリコン層がシリサイド化される。シリサイド化は、通常、ソース／ドレイン領域５３のシリコンと金属５８とが化学量論的（ｓｔｏｉｃｈｅｉｏｍｅｔｒｉｃ）である比率で反応してシリサイド膜５９が形成されるが、仮にシリサイド化がシリコンパターンの底面まで進行されても、化学量論的な比率を満足させない場合、シリサイド化がチャンネル方向でも進行される。従って、トランジスタの構造破壊及びボイドが発生する恐れがある。
【００１５】
従って、シリサイド化工程前まで、エッチング等によるシリコンパターン側壁のスペーサの損傷を防止する必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従って、本発明の第１目的は、シリサイド化による構造的不安定性を克服して電流漏洩が最小化され、動作特性に優れた半導体装置の製造方法を提供することにある。
【００１７】
本発明の第２目的は、シリサイド化による構造的不安定性を克服することができるシリサイデーション防止パターンを有する半導体装置を提供することにある。
【課題を解決するための手段】
【００１８】
前述した本発明の第１目的を達成するために、本発明による半導体装置の製造方法の一実施例によると、まず、素子分離膜により定義される活性領域を含む基板を製造し、素子分離膜及び活性領域上に活性領域の一部を露出させるシリサイデーション防止パターンを含むエッチングマスクを形成する。その後、露出された活性領域上にゲート構造物を形成する。その後、シリサイデーション防止パターン上のゲート構造物の側壁に側壁スペーサを形成した後、側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する。
【００１９】
ここで、前述したエッチングマスクを形成した後に、エッチングマスクを用いて活性領域をエッチングし、ゲート構造物をエッチングされた活性領域上に形成することができる。又、活性領域をエッチングした後、選択的にエッチングマスクの側壁のエッチングされた活性領域上にゲートスペーサを形成する過程を追加することができ、ゲート構造物はゲートスペーサ間のエッチングされた活性領域上に形成することができる。
【００２０】
前述した本発明の第１目的を達成するために、本発明による半導体装置の製造方法の他の実施例によると、まず、下部半導体基板、埋没絶縁膜、及び表面半導体膜を含むＳＯＩ基板を製造する。その後、表面半導体膜の一部を素子分離膜により活性領域として定義し、素子分離膜及び活性領域上に活性領域の一部を露出させるシリサイデーション防止パターン及び第１酸化膜パターンを含むエッチングマスクを形成する。
【００２１】
その後、エッチングマスクを用いて、露出された活性領域を横切る方向の第１酸化膜パターンを除去して、露出された活性領域の両側の前記埋没絶縁膜を露出させ、露出された活性領域及び埋没絶縁膜上にゲート構造物を形成する。その後、シリサイデーション防止パターン上のゲート構造物の側壁に側壁スペーサを形成し、側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する。
【００２２】
前述した本発明の第１目的を達成するために、本発明による半導体装置の製造方法の更に他の実施例によると、まず、素子分離膜により定義された表面半導体膜パターンを有する基板を製造し、その後、素子分離膜及び表面半導体膜パターン上に、表面半導体膜パターンの一部を露出させるシリサイデーション防止パターン、及び酸化膜パターンを含むエッチングマスクを形成する。その後、エッチングマスクを用いて、露出された前記表面半導体膜パターンを横切る方向の酸化膜パターンを除去して多面体で構成される３次元の活性領域を形成し、活性領域の側面及び上面上にゲート構造物を形成する。その後、シリサイデーション防止パターン上のゲート構造物の側壁に側壁スペーサを形成する。その後、側壁スペーサをマスクとして活性領域にソース／ドレイン領域を形成する。
【００２３】
前述した本発明の第１目的を達成するために、本発明による半導体装置の製造方法の更に他の実施例によると、下部半導体基板、埋没絶縁膜、及び前記埋没絶縁膜上に形成された表面半導体膜パターンを含む基板を準備する。その後、表面半導体膜パターンを含む基板上にエッチング阻止膜を形成し、表面半導体膜パターンを素子分離膜及びエッチング阻止膜により活性領域として定義した後、素子分離膜及び活性領域上に、活性領域の一部を露出させるシリサイデーション防止パターン及び酸化膜パターンを含むエッチングマスクを形成する。そして、エッチングマスクを用いて、露出された活性領域を横切る方向の前記酸化膜パターンを除去して、露出された活性領域の両側のエッチング阻止膜を露出させた後、露出されたエッチング阻止膜を除去して、前記露出された活性領域の両側の前記埋没絶縁膜を露出させる。その後、露出された活性領域及び埋没絶縁膜上にゲート構造物を形成した後、シリサイデーション防止パターン上のゲート構造物の側壁に側壁スペーサを形成し、側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する。
【００２４】
前述した本発明の第２目的を達成するために、本発明の一実施例による半導体装置は、下部半導体基板、埋没絶縁膜、及び素子分離膜により定義される活性領域を有する表面半導体膜を含むＳＯＩ基板と、活性領域を横切る方向に活性領域及び埋没絶縁膜上に形成されたゲート構造物と、を有する。そして、ゲート構造物の両側の活性領域上に形成されたシリサイデーション防止パターン、シリサイデーション防止パターン上の前記ゲート構造物の両側壁に形成された側壁スペーサを含む。
【００２５】
前述した本発明の第２目的を達成するために、本発明の他の一実施例による半導体装置は、下部半導体基板、埋没絶縁膜、及び多面体で構成される３次元の活性領域を有する表面半導体膜を含むＳＯＩ基板と、活性領域を横切る方向で前記活性領域の側面及び上面と前記埋没絶縁膜上に形成されたゲート構造物と、を含む。そして、ゲート構造物の両側の活性領域上に形成されたシリサイデーション防止パターンと、シリサイデーション防止パターン上のゲート構造物の両側壁に形成された側壁スペーサと、を具備する。
【００２６】
本発明によると、トランジスタのソース／ドレインをシリサイド化させる場合に発生するボイドや構造破壊を防止できる。従って、信頼性があり、優れた動作特性を有するトランジスタを容易に生産することができる。又、シリサイデーション防止膜をトランジスタのソース／ドレイン領域を形成する前に形成することにより、シリサイデーション防止パターンの形成時に発生する熱的衝撃（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）からトランジスタの損傷を防止できる。
【００２７】
結局、これは次世代デバイスの製造工程の要求に対応する競争力ある方法であって、信頼性が高いメモリ素子を経済的に生産することができるので、全体的な半導体製造工程に要求される時間及び費用を節減できることになる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して、本発明の好ましい実施例による半導体装置及びその製造方法を詳細に説明する。
【００２９】
本発明は、シリサイド化による構造的不安定性を克服して電流漏洩が最小化され、動作特性に優れた半導体装置の製造方法を提供する。図８は、本発明による半導体装置の製造方法の一実施例を示す順序図である。
【００３０】
図８を参照して、本実施例による半導体装置の製造方法を説明すると、まず、素子分離膜及び活性領域を含む基板を製造する（段階Ｓ１１０）。その後、前記活性領域の一部を露出させるシリサイド化防止パターンを含むエッチングマスクを形成する（段階Ｓ１２０）。その後、前記露出された活性領域上にゲート構造物を形成し（段階Ｓ１３０）、前記シリサイド化防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成する（段階Ｓ１４０）。その後、前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する（段階Ｓ１５０）。
【００３１】
本実施例を図面を参照して、具体的な製造段階別により詳細に説明する。但し、以下では、前述した半導体装置の製造方法の各個別段階を具体的な工程や物質、数値として説明するが、これは例に過ぎず、前述した各段階を達成できる他の工程や物質、数値を用いても良い。
【００３２】
図９乃至図２４は、本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【００３３】
図９乃至図１４によると、まず、素子分離膜１１５により定義される活性領域１０６を含む基板１００を製造する。前記基板１００としては、シリコン半導体基板やＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板が例として挙げられる。
【００３４】
図９を参照すると、本実施例による基板としてＳＯＩ基板を準備する。前記ＳＯＩ基板は、下部半導体層１０１、埋没絶縁膜１０３、及び表面半導体膜１０５を含む。例えば、前記埋没絶縁膜１０３は約１５０ｎｍ程度に、前記表面半導体膜１０５は約４０ｎｍ程度に形成する。
【００３５】
図１０を参照すると、前記ＳＯＩ基板１００上に窒化シリコン膜１０８を形成し、前記窒化シリコン膜１０８、表面半導体膜１０５をエッチングして、前記活性領域１０６を形成する。ここで、窒化シリコン膜１０８を形成する前に、前記表面半導体膜１０５上に追加酸化膜を形成した後に前記窒化シリコン膜１０８を形成することができる。例えば、前記窒化シリコン膜１０８は、約１００ｎｍ、前記追加酸化膜１０７は約１５ｎｍ程度で形成することができる。前記追加酸化膜１０７は、前記窒化シリコン膜１０８のストレス緩衝役割を果たし、例えば、熱酸化（ｔｈｅｒｍａｌ  ｏｘｉｄａｔｉｏｎ）工程で形成する。窒化シリコン膜１０８を形成する前に追加酸化膜１０７を形成する場合、前記活性領域１０６は、前記窒化シリコン膜１０８、追加酸化膜１０７、及び表面半導体膜１０５をエッチングして形成する。
【００３６】
図１１を参照すると、前記活性領域１０６が形成されたＳＯＩ基板１００上に、第１酸化膜１１１を形成する。前記第１酸化膜１１１は、高密度プラズマ（ＨＤＰ）工程により形成される。例えば、前記第１酸化膜１１１は約２００ｎｍ程度で形成することができる。
【００３７】
図１２を参照すると、前記第１酸化膜１１１を研磨して前記窒化シリコン膜１０８を１次露出させる。前記研磨は、化学機械的研磨（ＣＭＰ）工程により行われ、これにより前記窒化シリコン膜１０８の上部が露出され、前記第１酸化膜１１１及び前記窒化シリコン膜１０８は平坦化される。
【００３８】
図１３を参照すると、更に第１酸化膜１１１の一部を除去して素子分離膜１１５として形成し、前記窒化シリコン膜１０８は突出させる。ここで、前記第１酸化膜１１１の除去は、フッ化水素（ＨＦ）を用いるウェットエッチング工程により行われる。前記第１酸化膜１１１のエッチングは、前記素子分離膜１１５が前記埋没絶縁膜１０３上に前記活性領域１０６よりも多少厚く残留する時まで行われる。
【００３９】
図１４を参照すると、前記窒化シリコン膜１０８を除去して、前記素子分離膜１１５により定義される活性領域を含む基板を製造する。前記窒化シリコン膜１０８の除去は、熱燐酸を用いるウェットエッチング工程により行われ、その後、前記活性領域１０６に不純物をドーピングしてチャンネル領域を形成する。ここで、追加酸化膜１０７が形成されている場合、前記窒化シリコン膜１０８を除去した後、追加酸化膜１０７を順次に除去する。ここで、前記素子分離膜１１５は、前記活性領域１０６よりも多少厚く形成（Ｓ）されるが、これにより後続するシリサイド過程で活性領域１０６の側面がシリサイド化されることを防止することができる。
【００４０】
その後、図１５及び図１６によると、前記素子分離膜１１５及び活性領域１０６上に、前記活性領域１０６の一部を露出させるシリサイデーション防止パターン１２１を含むエッチングマスク１２０を形成する。
【００４１】
図１５を参照すると、前記素子分離膜１１５及び活性領域１０６が形成されている基板上にシリサイデーション防止膜１２１を形成する。前記シリサイデーション防止膜１２１としては窒化シリコン膜を用いることができ、例えば、約１０ｎｍ程度で形成する。ここで、シリサイデーション防止膜１２１は、ウェットエッチングやドライエッチングにより発生する素子分離膜１１５の損傷を防止できる。従って、後続するシリサイド化工程で活性領域１０６の側面がシリサイド化されることを防止できる。
【００４２】
選択的に前記シリサイデーション防止パターンを形成する前に、酸化シリコン膜（図示せず）を更に形成することもできる。前記シリサイデーション防止膜１２１として窒化シリコン膜を用いる場合、前記酸化シリコン膜は、前記窒化シリコン膜のストレス緩衝役割を果たし、例えば、化学気相蒸着（ＣＶＤ）工程で形成する。
【００４３】
図１６を参照すると、前記シリサイデーション防止膜１２１上に第２酸化膜１２５を形成する。前記第２酸化膜１２５は、約１００ｎｍ程度の厚さで形成する。その後、前記第２酸化膜１２５をパターニングして、シリサイデーション防止膜１２１を露出させ、前記露出されたシリサイデーション防止膜１２１を除去して、活性領域１０６の一部を露出させる。前記第２酸化膜１２５及び前記シリサイデーション防止膜１２１の除去は、フォトリソグラフィ工程により行われ、第２酸化膜１２５及び前記シリサイデーション防止膜１２１が除去された前記活性領域１０６上の開口部にゲート構造物が形成される。
【００４４】
図１７及び図１８を参照すると、前記露出された活性領域上にゲート構造物を形成する。
【００４５】
図１７を参照すると、露出された前記活性領域にゲート絶縁膜１３２を形成し、ゲート電極を形成するための導電性物質を蒸着してゲート膜１３３を形成する。前記ゲート絶縁膜１３２としては、酸化膜、窒化膜、又は酸窒化膜等を用いることができ、前記ゲート膜１３３としては、ポリシリコンや金属を用いることができる。例えば、ゲート絶縁膜１３２としてＳｉＯＮを用いる場合、約０.５〜２.０ｎｍ程度で形成される。その外にも高誘電率常数（Ｈｉｇｈ−ｋ）物質を用いることもできる。
【００４６】
図１８を参照すると、前記ゲート膜１３３をＣＭＰ等の工程を通じて研磨して、前記第２酸化膜パターン１２５を露出させる。その後、前記残留する第２酸化膜パターン１２５を除去してゲート構造物１３０を形成する。ここで、前記第２酸化膜パターン１２５の除去は、ＨＦを用いるウェットエッチング方法を用いる。この際、シリサイデーション防止パターン１２２のために、ＨＦでウェットエッチングを行っても、素子分離膜１１５の形状が維持される。結果的に、損傷されない素子分離膜１１５により後続するシリサイド化工程で前記活性領域１０６の上部表面方向でのみシリサイド化が進行され、側方ではシリサイド化が防止され、チャンネル領域におけるボイドやシリサイド層破壊等の問題を防止することができる。
【００４７】
その後、図１９及び図２０を参照すると、前記シリサイデーション防止パターン１２２上の前記ゲート構造物１３０の側壁に側壁スペーサ１４３を形成する。選択的に、前記側壁スペーサ１４３を形成する前に、オフセットスペーサ１４１及びソース／ドレイン拡張領域１５１を更に形成することもできる。
【００４８】
図１９を参照すると、前記側壁スペーサ１４３を形成する前に、前記シリサイデーション防止パターン１２２上の前記ゲート構造物１３０の側壁にオフセットスペーサ１４１を形成し、前記オフセットスペーサ１４１をマスクとして前記活性領域１０６に不純物を注入して、ソース／ドレイン拡張領域１５１を形成する。
【００４９】
前記オフセットスペーサ１４１は、酸化物や酸化物及び窒化物の二重構造で形成することができ、約５〜２０ｎｍ程度の厚さで形成する。具体的に、オフセットスペーサ１４１を形成するための膜を形成し、前記シリサイデーション防止パターン１２２をエッチング阻止層としてドライエッチングを実施し、オフセットスペーサ１４１を形成する。このために、オフセットスペーサ１４１を構成する物質と前記シリサイデーション防止パターン１２２を構成する物質とを、エッチング選択比があることを選択して用いる。酸化物及び窒化物を含む二重構造のオフセットスペーサ１４１を形成するためには、まず酸化膜（図示せず）を形成し、その後に窒化膜（図示せず）を形成する。続けて、酸化膜をエッチング阻止層として前記窒化膜をエッチングし、その後、前記シリサイデーション防止パターン１２２をエッチング阻止層として前記酸化膜をエッチングする。
【００５０】
その後、ソース／ドレイン拡張領域１５１を形成する。前記ソース／ドレイン拡張領域１５１は、前記オフセットスペーサ１４１をマスクとしてｐ型又はｎ型不純物を前記活性領域１０６にイオン注入して行う。それ以外に、選択的にハロー領域を形成することもできる。前記ハロー領域は、ｐ型とｎ型の前記ソース／ドレイン拡張領域１５１の下部にそれぞれｎ型とｐ型のハロー不純物、即ち、ｐ型とｎ型のソース／ドレイン拡張領域１５１の下部にウェルと同じ型の不純物を傾斜注入して形成する。前記ハロー領域は、トランジスタのショットチャンネル効果を抑制し、素子の電気的特性を向上させる役割を果たす。
【００５１】
図２０を参照すると、前記シリサイデーション防止パターン１２２上の前記オフセットスペーサ１４１の側壁に側壁スペーサ１４３を形成する。その厚さは約１０〜７０ｎｍ程度であり、前述したオフセットスペーサ１４１と同じ方式で形成する。前記側壁スペーサ１４３は、酸化物や酸化物及び窒化物の二重構造で形成することができ、この際、前記シリサイデーション防止パターン１２２とエッチング選択比を有する物質を選択する。
【００５２】
その後、図２１を参照すると、前記側壁スペーサ１４３をマスクとして前記活性領域１０６にソース／ドレイン領域１５３を形成する。
【００５３】
その後、図２２を参照すると、前記側壁スペーサ１４３周辺の露出されたシリサイデーション防止パターン１２２を除去して、ソース／ドレイン領域１５３及び素子分離膜１１５を露出させる。前記シリサイデーション防止パターン１２２が除去されるまで素子分離膜１１５の形状は維持される。ここで、後続する段階で、シリサイド化させない部分には、前記シリサイデーション防止パターン１２２を部分的に残してエッチングマスクとして用いると、工程費用及び段階を減らすことができる。
【００５４】
図２３を参照すると、前記ソース／ドレイン領域１５３をシリサイド化してシリサイド層１５７を形成する。前記シリサイデーションは、前記ソース／ドレイン領域１５３の表面上でのみ行われる。
【００５５】
具体的に、本実施例では、素子分離膜１１５が活性領域１０６と比較してリセスされない状態である。従って、ソース／ドレイン領域１５３をシリサイド化させる場合、従来技術のようにソース／ドレイン領域１５３の上面及び側面ではシリサイド化が進行されず、上面でのみシリサイド化が進行される。従って、ソース／ドレイン領域１５３の底面まで不均一にシリサイド化が進行されることではなく、ソース／ドレイン領域１５３の表面にのみ均一にシリサイド層１５７が形成される。結局、ボイドや構造破壊を防止できるので、電流漏洩等の不良がないトランジスタを提供することができる。
【００５６】
又、このような構造を有するトランジスタでは、シリサイデーション防止パターン１２２で生じるストレスをトランジスタの性能向上に用いることができる。例えば、前記シリサイデーション防止パターン１２２として熱的窒化シリコン（ｔｈｅｒｍａｌ  ＳｉＮ）を用いる場合には、トランジスタで引張強度（ｔｅｎｓｉｌｅ  ｓｔｒｅｓｓ）が生じ、電子移動性を向上させることができるので、ＮＭＯＳトランジスタの性能を向上させることができる。反対に、シリサイデーション防止パターン１２２としてプラズマ窒化シリコン（ｐｌａｓｍａ  ＳｉＮ）を用いる場合には、トランジスタに圧縮応力が生じ、正孔移動性が向上され、ＰＭＯＳトランジスタの性能を向上させることができる。
【００５７】
その後、図２４を参照すると、通常の工程により第１層間絶縁膜１６３、コンタクトプラグ１６５、金属配線１６９等を形成することができる。
【００５８】
又、本発明は、半導体装置の製造方法の他の一実施例を提供する。図２５乃至図２７は、本発明による半導体装置の製造方法の他の実施例を説明するための断面図である。
【００５９】
図２５を参照すると、まず図９乃至図１６に図示された方法により、前記活性領域１０６を露出させる。その後、前記第２酸化膜１２５をエッチングマスクとして前記露出された活性領域１０６をエッチングしてリセスを形成する。
【００６０】
図２６を参照すると、選択的に前記第２酸化膜１２５及びシリサイデーション防止パターン１２２の側壁の前記リセスを有する活性領域２０６上に追加ゲートスペーサ２３８を形成する。前記追加ゲートスペーサ２３８は、酸化膜等の誘電物質で形成することができる。追加ゲートスペーサ２３８を形成する場合、ゲートオーバーラップキャパシタンスを減少させることができる。
【００６１】
図２７を参照すると、ゲート構造物１３０を前記リセスを有する活性領域２０６上に形成し、前述した図１８乃至図２４の方法とほぼ同じ方法で半導体装置を製造する。図２６で説明したように、選択的に追加ゲートスペーサ２３８を更に形成する場合には、ゲート構造物１３０を前記ゲートスペーサ２３８間の前記リセスを有する活性領域２０６上に形成する。
【００６２】
前述した方法によりトランジスタを製造すると、チャンネル部は薄く、ソース／ドレイン部は厚い活性領域を形成することができるので、トリプルゲートトランジスタの特性とソース／ドレインのシリサイド化による条件を全部満足させることができる。
【００６３】
又、本発明は、安定された構造と優れた特性を有するトリプルゲートトランジスタの製造方法を提供する。図２８は、本発明による半導体装置の製造方法の更に他の実施例を示す順序図である。
【００６４】
図２８を参照すると、ＳＯＩ基板を準備し（段階Ｓ２１０）、活性領域を定義した（段階Ｓ２２０）後、前記活性領域の一部を露出させるシリサイデーション防止パターン及び第１酸化膜パターンを含むエッチングマスクを形成する（段階Ｓ２３０）。その後、前記エッチングマスクを用いて、露出された活性領域を横切る方向の前記第１酸化膜パターンを除去し、前記露出された活性領域両側の前記埋没絶縁膜を露出させ（段階Ｓ２４０）、前記露出された活性領域及び埋没絶縁膜上にゲート構造物を形成する（段階Ｓ２５０）。その後、前記シリサイデーション防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成し（段階Ｓ２６０）、前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成して半導体装置を製造する（段階Ｓ２７０）。
【００６５】
本実施例を図面を参照して、具体的な製造段階別により詳細に説明する。
【００６６】
図２９乃至図３２は、本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。これは、図１に示される半導体装置のＩＩ−ＩＩ′に沿って切断した断面図である。
【００６７】
図２９を参照すると、まず、前記図９乃至図１６に図示された方法によりＳＯＩ基板に構造物を形成する。これを具体的に説明すると、まず、下部半導体基板３０１、ＢＯＸ等の埋没絶縁膜３０３、及びシリコン単結晶を含む表面半導体膜３１５を含むＳＯＩ基板を準備する。
【００６８】
その後、前記表面半導体膜３１５の一部を素子分離膜３１５により活性領域として定義する。素子分離膜を形成するために、前述した図９乃至図１４についての説明に基づいて、フォトリソグラフィ工程で前記表面半導体膜３１５をパターニングした後、酸化物を化学気相蒸着（ＣＶＤ）工程等で蒸着する等の工程を行う。
【００６９】
次いで、前記素子分離膜３１５及び活性領域３０６上に前記活性領域３０６の一部を露出させるシリサイデーション防止パターン３２２、及び酸化膜パターン３２５を含むエッチングマスク３２０を形成する。
【００７０】
図３０を参照すると、前記エッチングマスク３２０を用いて、露出された活性領域３０６を横切る方向の前記素子分離膜３１５を除去して、前記露出された活性領域両側の前記埋没絶縁膜３０３を露出３０４させる。ここで、前記素子分離膜３１５のエッチング時、前記埋没絶縁膜３０３がエッチングされないようにすることが必要である。又、前記素子分離膜３１５のエッチング時、酸化膜パターン３２５もエッチングされ一部除去されるので、素子分離膜３１５がエッチングされ埋没絶縁膜３０３が露出されるようにしながら、前記酸化膜パターン３２５は残留するように酸化膜パターン３２５の厚さを調節する。
【００７１】
このような工程を行うと、多面体で構成される３次元の活性領域３０６を形成することができ、前記ゲート構造物で囲まれる前記活性領域の側面及び上面にチャンネルが形成されトリプルゲートトランジスタを製造することができる。
【００７２】
図３１を参照すると、前記露出された活性領域３０６及び埋没絶縁膜３０３上にゲート構造物３３０、３４０を形成し、前記シリサイデーション防止パターン３３２上の前記ゲート構造物の側壁に側壁スペーサ３４３を形成する。ここで、前記ゲート構造物は、前記露出された活性領域３０６の３面を囲んでおり、前記活性領域３０６の上面、及び両側面にチャンネルが形成されるトリプルゲートトランジスタが製造される。又、前記側壁スペーサ３４３を形成する前に、前記シリサイデーション防止パターン３２２上の前記ゲート構造物側壁にオフセットスペーサ３４１を形成し、オフセットスペーサ３４１をマスクとして前記活性領域に不純物を注入して、ソース／ドレイン拡張領域３５１を形成することもできる。
【００７３】
その後、前記側壁スペーサ３４３をマスクとして前記活性領域３０６にソース／ドレイン領域３５３を形成する。そして、前記側壁スペーサ３４３周辺の露出されたシリサイデーション防止パターン３２２を除去して、ソース／ドレイン領域３５３及び素子分離膜３１５を露出させ、前記ソース／ドレイン領域３５３をシリサイデーションさせる過程を更に行うことができる。
【００７４】
前記シリサイデーションは、前記ソース／ドレイン領域３５３の表面上でのみ行われる。具体的に、本実施例では、素子分離膜３１５が活性領域３０６と比較してリセスされない状態である。従って、ソース／ドレイン領域３５３をシリサイド化させる場合、従来技術のようにソース／ドレイン領域３５３の上面及び側面ではシリサイド化が進行されず、上面でのみシリサイド化が進行される。従って、ソース／ドレイン領域３５３の底面まで不均一にシリサイド化が進行されることではなく、ソース／ドレイン領域３５３の表面にのみ均一にシリサイド層３５７が形成される。結局、ボイドや構造破壊を防止でき、電流漏洩等の不良がないトリプルゲートトランジスタを提供することができる。
【００７５】
その後、図３２を参照すると、通常の工程によって、保護膜３６１、層間絶縁膜３６３、コンタクトプラグ３６６、金属配線３６９等を形成して、トリプルゲート半導体装置を製造する。
【００７６】
又、本発明は、半導体装置の製造方法の更に他の一実施例を提供する。
【００７７】
図３３乃至図３６は、本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【００７８】
図３３を参照すると、まず前記図２９を参照して説明した方法により、ＳＯＩ基板上に活性領域３０６が露出される構造物を製造する。その後、前記第２酸化膜３２５をエッチングマスクとして前記露出された活性領域３０６をエッチングして、リセスが形成された活性領域４０６を形成する。前述した方法によりトランジスタを製造すると、チャンネル部が薄く、ソース／ドレイン部は厚い活性領域を形成することができるので、トリプルゲートトランジスタの特性とソース／ドレインのシリサイド化による条件を全部満足させることができる。
【００７９】
図３４を参照すると、選択的に前記第２酸化膜３２５及びシリサイデーション防止パターン３２２の側壁の前記リセスを有する活性領域２０６上にゲートスペーサ２３８を形成することもできる。前記ゲートスペーサ２３８は、酸化膜等の誘電物質で形成することができる。ゲートスペーサ２３８を形成する場合、ゲートオーバーラップキャパシタンスを減少させることができる。
【００８０】
図３５を参照すると、前記エッチングマスク３２０を用いて、露出された活性領域４０６を横切る方向の前記素子分離膜３１５を除去して、前記露出された活性領域両側の前記埋没絶縁膜３０３を露出３０４させる。ここで、前記素子分離膜３１５のエッチング時、前記埋没絶縁膜３０３がエッチングされないようにすることが必要である。又、前記素子分離膜３１５のエッチング時、第１酸化膜パターン３２５もエッチングされ一部除去されるので、素子分離膜３１５がエッチングされ埋没絶縁膜３０３が露出されるようにしながら、前記第１酸化膜パターン３２５は残留するように第１酸化膜パターン３２５の厚さを調節する。
【００８１】
その後、図３６を参照すると、前記図３１及び図３２を参照して説明した方法とほぼ同じ方法により前記ゲート構造物３３２、３３４、及び側壁スペーサ３４３を形成し、配線工程を行って半導体装置を製造する。
【００８２】
又、本発明は半導体装置の製造方法の更に他の一実施例を提供する。
【００８３】
図３７乃至図４２は、本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。以下の方法は、別のエッチング阻止膜３０９を追加的に形成することを除外して、前記図２８乃至図３２で説明した方法とほぼ同じである。従って、具体的な過程についての別の説明がないと、図２９乃至図３２で説明した方法とほぼ同じ方法で行うことができる。
【００８４】
図３７を参照すると、下部半導体基板３０１、埋没絶縁膜３０３、及び前記埋没絶縁膜３０３上に形成された表面半導体膜パターン３０６を含む基板を準備する。その後、前記表面半導体膜パターン３０６を含む基板上にエッチング阻止膜３０９を形成する。前記エッチング阻止膜３０９は、例えば、窒化シリコン等の物質を含み、後続する段階で第１酸化膜をエッチングする場合、エッチング終了点を決定する役割を果たす。
【００８５】
図３８を参照すると、前記表面半導体膜パターン３０６を阻止分離膜３１５及び前記エッチング阻止膜３１０により活性領域として定義する。具体的に、前記エッチング阻止膜３０９上に第１酸化膜を形成した後、第１酸化膜の一部を除去して、前記エッチング阻止膜３０９及び前記窒化シリコン膜３０８を露出させる。その後、前記露出された前記エッチング阻止膜３０９の一部及び前記窒化シリコン膜３０８を順次に除去して、前記素子分離膜３１５及びエッチング阻止膜３１０により定義される活性領域を形成する。
【００８６】
図３９を参照すると、シリサイド防止膜３２１が活性領域３０６及び素子分離膜３１５上に形成される。シリサイド防止膜３２１は、シリコン窒化物を用いて形成される。
【００８７】
追加酸化膜３２４は、前記シリサイド防止膜３２１上に形成される。追加酸化膜３２４は、ＣＭＰ工程、エッチバック工程、これらを組合した工程により平坦化される。
【００８８】
図４０を参照すると、前記素子分離膜３１５及び活性領域上に前記活性領域の一部を露出させるシリサイデーション防止パターン３２２及び第１酸化膜パターン３２５を含むエッチングマスク３２０を形成する。
【００８９】
図４１を参照すると、前記エッチングマスク３２０を用いて露出された活性領域を横切る方向の前記第１酸化膜パターン３２５を除去して、前記露出された活性領域の両側の前記エッチング阻止膜３１０を露出３０５させる。ここで、前記第１酸化膜パターン３２５のエッチング時、前記埋没絶縁膜３０３がエッチングされないようにすることが重要であるが、本実施例では別のエッチング阻止膜３１０を用いることにより、埋没絶縁膜３０３が損傷されないようにする。
【００９０】
図４２を参照すると、前記露出されたエッチング阻止膜３１０を除去して、前記露出された活性領域の両側の前記埋没絶縁膜３０３を露出させる。前述した工程によって、前記露出された活性領域及び埋没絶縁膜上にゲート構造物を形成し、前記シリサイデーション防止パターン上の前記ゲート構造物の側壁に側壁スペーサを形成した後、前記側壁スペーサをマスクとして前記活性領域にソース／ドレイン領域を形成する。
【００９１】
本発明は、例えば、前述した製造方法により製造される半導体装置を提供する。
【００９２】
図４３は、本発明の一実施例による半導体装置を説明するための断面図である。図４３を参照すると、本実施例による半導体装置は、素子分離膜１１５及び活性領域１０６を含む基板１００、ゲート構造物１３０、前記ゲート構造物１３０の両側の前記活性領域１０６上に形成されたシリサイデーション防止パターン１２２、及び前記ゲート構造物１３０の側壁に形成された側壁スペーサ１４３を有する。
【００９３】
本実施例による半導体装置は基板１００を含む。
【００９４】
前記基板は、シリコン基板、特にＳＯＩ基板であることが好ましい。前記ＳＯＩ基板は、下部半導体層１０１、埋没絶縁膜１０３、及び表面半導体膜１０５を含む。例えば、下部半導体層１０１は一般シリコン基板であり、前記埋没絶縁膜１０３は埋立酸化膜（Ｂｕｒｒｉｅｄ  ＯＸｉｄｅ：ＢＯＸ）であり、前記表面半導体膜１０５は、単結晶シリコン層を用いることができる。ＳＯＩ基板を用いると、集積回路の単位素子が埋立酸化膜により分離されるので、トランジスタのラッチアップ（ｌａｔｃｈ  ｕｐ）が除去され、寄生キャパシタンス（ｐａｒａｓｉｔｉｃ  ｃａｐａｃｉｔａｎｃｅ）が減少する。従って、バルク（ｂｕｌｋ）シリコン基板に形成された素子に対して、ＳＯＩ素子は電力節減及び動作速度が速いという長所がある。又、製造工程でマスクの数を減らすことができるので、工程の単純化側面でも長所を有する。例えば、前記埋没絶縁膜１０３は約１５０ｎｍ程度で、前記表面半導体膜１０５は約４０ｎｍ程度で形成する。
【００９５】
前記基板１００上の活性領域１０６は、前記表面半導体膜を絶縁膜等の素子分離膜１１５を用いて定義する。又、前記活性領域は側壁スペーサ１４３と前記素子分離膜１１５との間に形成されたソース／ドレイン領域１５３を含み、前記ソース／ドレイン領域１５３の表面には、シリサイド層１５７が形成される。
【００９６】
そして、前記素子分離膜１１５は、前記活性領域１０６よりも基板上に厚く形成されている。前記活性領域１０６よりも前記素子分離膜１１５は多少厚く形成するが、これにより後続するシリサイド過程で活性領域１０６の側面がシリサイド化されることを防止することができる。
【００９７】
そして、本実施例による半導体装置は、前記活性領域上に形成されたゲート構造物１３０を含む。前記ゲート構造物１３０は、ゲート絶縁膜１３２及び前記ゲート絶縁膜上のゲート電極１３４を有する。前記ゲート絶縁膜１３２としては、酸化膜、窒化膜、又は酸窒化膜等を用いることができ、前記ゲート電極１３４としては、ポリシリコンや金属を用いることができる。前記ゲート電極１３４としてポリシリコンを用いる場合、その上部をシリサイド化させてゲートシリサイドパターン１３６を更に形成することができる。
【００９８】
又、本実施例による半導体装置は、前記ゲート構造物の両側の前記活性領域上に形成されたシリサイデーション防止パターン１２２を具備する。
【００９９】
ここで、シリサイデーション防止パターン１２２は、ウェットエッチングやドライエッチングにより発生する素子分離膜１１５の損傷を防止できる。従って、後続するシリサイド化工程で活性領域の側面がシリサイド化されることを防止できる。
【０１００】
選択的に、前記シリサイデーション防止パターンを形成する前に、酸化シリコン膜（図示せず）を更に形成することもできる。前記シリサイデーション防止パターン１２２として窒化シリコン膜を用いる場合、前記酸化シリコン膜は前記窒化シリコン膜のストレス緩衝役割を果たし、例えば、化学気相蒸着（ＣＶＤ）工程で形成する。
【０１０１】
又、このような構造を有するトランジスタでは、シリサイデーション防止パターン１２２で生じるストレスをトランジスタの性能向上に用いることができる。例えば、前記シリサイデーション防止パターン１２２として熱的窒化シリコンを用いると、トランジスタで引張強度が生じ、電子移動性を向上させることができるので、ＮＭＯＳトランジスタの性能を向上させることができる。反対に、シリサイデーション防止パターン１２２としてプラズマ窒化シリコンを用いると、トランジスタに圧縮応力が生じ、正孔移動性が向上され、ＰＭＯＳトランジスタの性能を向上させることができる。
【０１０２】
本実施例による半導体装置は、前記シリサイデーション防止パターン１２２上のゲート構造物１３０の側壁に形成された側壁スペーサ１４３を有する。
【０１０３】
前記側壁スペーサ１４３は、シリサイデーション防止パターン１２２とエッチング選択比を有する物質を含むが、例えば、酸化物、又は酸化物及び窒化物を含む。又、選択的に前記ゲート構造物１３０の側壁と側壁スペーサ１４３との間の前記シリサイデーション防止パターン１２２上にオフセットスペーサ１４１を更に含むこともできる。又、前記活性領域１０６には、側壁スペーサ１４３と前記ソース／ドレイン領域１５３との間に形成されたソース／ドレイン拡張領域１５１を更に含むこともできる。
【０１０４】
それ以外に、一般的な半導体装置と同様に、前記ゲート構造物１３０の上部に形成されたコンタクトプラグ１６５、層間絶縁膜１６３、金属配線１６９を含む配線構造物を有する。
【０１０５】
本実施例では、素子分離膜１１５が活性領域１０６と比較してリセスされない状態である。従って、ソース／ドレイン領域１５３をシリサイド化させる場合、従来技術のようにソース／ドレイン領域１５３の上面及び側面ではシリサイド化が進行されず、上面でのみシリサイド化が進行される。従って、ソース／ドレイン領域１５３の底面まで不均一にシリサイド化が進行されることではなく、ソース／ドレイン領域１５３の表面にのみ均一にシリサイド層１５７が形成される。結局、ボイドや構造破壊を防止することができ、電流漏洩等の不良がないトランジスタを提供することができる。
【０１０６】
又、前記図３７乃至図４２で説明した方法のように別のエッチング阻止膜を形成する場合、本実施例による半導体装置は、エッチング阻止膜パターン１１０を含むことができる。
【０１０７】
図４４は、本発明による半導体装置の他の実施例を示す断面図である。図４４で説明する半導体装置は、以下で特別に説明する部分を除外して、前記図４３で説明した半導体装置と同じ構造を有する。
【０１０８】
図４４を参照すると、本実施例による半導体装置はリセスを含む活性領域１０６を有し、前記リセスにゲート構造物１３０が形成される。
【０１０９】
この際、本実施例による半導体装置は、選択的にオフセットスペーサ１４１、及びシリサイデーション防止パターン１２１側壁のエッチングされた活性領域２０６上に形成されたゲートスペーサ２３８を更に含むこともできる。前記ゲートスペーサ２３８は、酸化膜等の誘電物質で形成することができる。この場合、前記ゲート構造物１３０は、前記ゲートスペーサ２３８間の前記エッチングされた活性領域２０６上に形成される。
【０１１０】
前述した構造によると、チャンネル部は薄く、ソース／ドレイン部は厚い活性領域２０６を形成することができるので、トリプルゲートトランジスタの特性とソース／ドレインのシリサイド化による条件を全部満足させることができる。
【０１１１】
図４５は、本発明による半導体装置の更に他の実施例を示す断面図である。
【０１１２】
図４５を参照すると、本実施例による半導体装置はＳＯＩ基板３００を有する。前述したように、前記ＳＯＩ基板３００は、下部半導体基板３０１、埋没絶縁膜３０３、及び素子分離膜３１５により定義される活性領域３０６を有する表面半導体膜を含む。
【０１１３】
又、本実施例による半導体装置は、活性領域３０６を横切る方向で前記活性領域３０６及び前記埋没絶縁膜３０３上に形成されたゲート構造物３３０を具備する。ここで、前記ゲート構造物３３０が前記露出された活性領域３０６の３面を囲んでおり、従って、前記ゲート構造物３３０で囲まれる前記活性領域３０６の上面、及び両側面にチャンネルが形成されるトリプルゲートトランジスタを形成する。
【０１１４】
本実施例による半導体装置は、前記ゲート構造物３３０の両側の前記活性領域３０６上に形成されたシリサイデーション防止パターン３２２を有する。
【０１１５】
ここで、シリサイデーション防止パターン３２２は、ウェットエッチングやドライエッチングにより発生する素子分離膜１１５の損傷を防止できる。選択的に、前記シリサイデーション防止パターンを形成する前に、前記窒化シリコン膜のストレス緩衝のために酸化シリコン膜（図示せず）を更に形成することもできる。
【０１１６】
本実施例による半導体装置は、前記シリサイデーション防止パターン上の前記ゲート構造物の両側壁に形成された側壁スペーサ３４３を具備する。
【０１１７】
前記側壁スペーサ３４３は、シリサイデーション防止パターン３２２とエッチング選択比を有する物質を含むが、例えば、酸化物、又は酸化物及び窒化物を含む。又、選択的に前記ゲート構造物１３０の側壁と側壁スペーサ３４３との間の前記シリサイデーション防止パターン３２２上にオフセットスペーサ３４１を更に含むこともできる。又、前記活性領域３０６には、側壁スペーサ３４３と前記ソース／ドレイン領域３５３との間に形成されたソース／ドレイン拡張領域３５１を更に含むこともできる。
【０１１８】
それ以外に追加的に、本実施例によるトリプルゲートトランジスタは、前記側壁スペーサ３４３と前記素子分離膜３１５との間の前記活性領域３０６に形成されたソース／ドレイン領域３５３を含む。又、前記シリサイデーション防止パターン３２２両側の活性領域３０６上に形成されたシリサイド層３５７を更に含むことができる。
【０１１９】
又、前記図３７乃至図４２で説明した方法のように別のエッチング阻止膜を形成する場合、本実施例による半導体装置はエッチング阻止膜パターン３１０を含むことができる。
【０１２０】
図４６は、本発明の他の一実施例による半導体装置を説明するための断面図である。図４６で説明する半導体装置は、以下で特別に説明する部分を除外して、前記図４５で説明した半導体装置と同じ構造を有する。
【０１２１】
図４６を参照すると、本実施例による半導体装置はリセスを含む活性領域４０６を含み、前記リセスにゲート構造物３３０が形成される。
【０１２２】
この際、本実施例による半導体装置は、選択的にオフセットスペーサ３４１、及びシリサイデーション防止パターン３２１側壁のエッチングされた活性領域４０６上に形成されたゲートスペーサ４３８を更に含むこともできる。前記ゲートスペーサ４３８は、酸化膜等の誘電物質で形成することができる。この場合、前記ゲート構造物３３０は、前記ゲートスペーサ４３８間の前記エッチングされた活性領域４０６上に形成される。
【０１２３】
前述した構造によると、チャンネル部は薄く、ソース／ドレイン部は厚い活性領域１０６を形成することができるので、トリプルゲートトランジスタの特性とソース／ドレインのシリサイド化による条件を全部満足させることができる。
【産業上の利用可能性】
【０１２４】
本発明によると、トランジスタのソース／ドレインをシリサイデーションさせる場合に発生するボイドや構造破壊を防止することができる。従って、信頼性があり、優れた動作特性を有するトランジスタを容易に生産することができる。又、シリサイデーション防止膜をトランジスタのソース／ドレイン領域を形成する前に形成することにより、シリサイデーション防止パターンの形成時に発生される熱的衝撃からトランジスタの損傷を防止することができる。
【０１２５】
結局、これは次世代デバイスの製造工程の要求に対応する競争力がある方法でって、信頼性が高いメモリ素子を経済的に生産することができるので、全体的な半導体の製造工程に要求される時間及び費用を節減できる。
【０１２６】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１２７】
【図１】トリプルゲートトランジスタを説明するための平面図である。
【図２】図１に図示されたトリプルゲートトランジスタを説明するための斜視図である。
【図３】従来技術による半導体の製造方法を説明するための断面図である。
【図４】従来技術による半導体の製造方法を説明するための断面図である。
【図５】従来技術による半導体の製造方法を説明するための断面図である。
【図６】従来技術によるシリサイデーション工程を説明するための断面図である。
【図７】従来技術によるシリサイデーション工程を説明するための断面図である。
【図８】本発明による半導体装置の製造方法の一実施例を示す順序図である。
【図９】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１０】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１１】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１２】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１３】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１４】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１５】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１６】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１７】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１８】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図１９】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図２０】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図２１】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図２２】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図２３】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図２４】本発明による半導体装置の製造方法の一実施例を説明するための断面図である。
【図２５】本発明による半導体装置の製造方法の他の実施例を説明するための断面図である。
【図２６】本発明による半導体装置の製造方法の他の実施例を説明するための断面図である。
【図２７】本発明による半導体装置の製造方法の他の実施例を説明するための断面図である。
【図２８】本発明による半導体装置の製造方法の更に他の実施例を示す順序図である。
【図２９】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３０】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３１】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３２】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３３】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３４】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３５】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３６】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３７】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３８】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図３９】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図４０】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図４１】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図４２】本発明による半導体装置の製造方法の更に他の実施例を説明するための断面図である。
【図４３】本発明による半導体装置の一実施例を示す断面図である。
【図４４】本発明による半導体装置の他の実施例を示す断面図である。
【図４５】本発明による半導体装置の更に他の実施例を示す断面図である。
【図４６】本発明による半導体装置の更に他の実施例を示す断面図である。
【符号の説明】
【０１２８】
１００    基板
１０１、３０１    下部半導体層
１０３、３０３    埋没絶縁膜
１０５    表面半導体膜
１０６、２０６、３０６、４０６    活性領域
１０７    追加酸化膜
１０８    窒化シリコン膜
１１１    第１酸化膜
１１５、３１５    素子分離膜
１２０、３２０    エッチングマスク
１２１    シリサイデーション防止膜
１２２、３２２    シリサイデーション防止パターン
１２５、３２５    第２酸化膜
１３０、３３０、３４０    ゲート構造物
１３２    ゲート絶縁膜
１３３    ゲート膜
１４１、３４１    オフセットスペーサ
１４３、３４３    側壁スペーサ
１５１、３５１    ソース／ドレイン拡張領域
１５３、３５３    ソース／ドレイン領域
１５７    シリサイド層
１６３    第１層間絶縁膜
１６５、３６６    コンタクトプラグ
１６９、３６９    金属配線
２３８    追加ゲートスペーサ
３２５    酸化膜パターン
３０９    エッチング阻止膜
３６１    保護膜
３６３    層間絶縁膜
【図１】
2005197676.tif 000003
【図２】
2005197676.tif 000004
【図３】
2005197676.tif 000005
【図４】
2005197676.tif 000006
【図５】
2005197676.tif 000007
【図６】
2005197676.tif 000008
【図７】
2005197676.tif 000009
【図８】
2005197676.tif 000010
【図９】
2005197676.tif 000011
【図１０】
2005197676.tif 000012
【図１１】
2005197676.tif 000013
【図１２】
2005197676.tif 000014
【図１３】
2005197676.tif 000015
【図１４】
2005197676.tif 000016
【図１５】
2005197676.tif 000017
【図１６】
2005197676.tif 000018
【図１７】
2005197676.tif 000019
【図１８】
2005197676.tif 000020
【図１９】
2005197676.tif 000021
【図２０】
2005197676.tif 000022
【図２１】
2005197676.tif 000023
【図２２】
2005197676.tif 000024
【図２３】
2005197676.tif 000025
【図２４】
2005197676.tif 000026
【図２５】
2005197676.tif 000027
【図２６】
2005197676.tif 000028
【図２７】
2005197676.tif 000029
【図２８】
2005197676.tif 000030
【図２９】
2005197676.tif 000031
【図３０】
2005197676.tif 000032
【図３１】
2005197676.tif 000033
【図３２】
2005197676.tif 000034
【図３３】
2005197676.tif 000035
【図３４】
2005197676.tif 000036
【図３５】
2005197676.tif 000037
【図３６】
2005197676.tif 000038
【図３７】
2005197676.tif 000039
【図３８】
2005197676.tif 000040
【図３９】
2005197676.tif 000041
【図４０】
2005197676.tif 000042
【図４１】
2005197676.tif 000043
【図４２】
2005197676.tif 000044
【図４３】
2005197676.tif 000045
【図４４】
2005197676.tif 000046
【図４５】
2005197676.tif 000047
【図４６】
2005197676.tif 000048