(57)【要約】【課題】半導体デバイス用の、内部スペーサを有するゲート構造を作製する方法を提供すること。【解決手段】ゲート領域中の材料を除去して基板の一部分を露出させ、基板の露出部分の上にゲート誘電体を形成し、ゲート誘電体および誘電体材料を覆う内部スペーサ層を形成する置換ゲート・プロセスを用いる。次いで、内部スペーサ層を覆うシリコン層を形成する。次いで、この構造を平坦化し、シリコン層の一部分および内部スペーサ層の一部分がゲート領域中に残るようにする。次いで、このシリコンからシリサイド・ゲート構造を形成し、内部スペーサ層によって、ゲートの周囲の誘電体材料からシリサイド・ゲート構造を分離する。半導体デバイスは、内部スペーサ層によって覆われた界面を間に有する第１のゲート領域および第２のゲート領域を含むことができる。デバイスが２つのゲート領域を有するときには、上記プロセスを両方のゲート領域で使用して、別個のシリサイド構造を内部スペーサによって分離された状態で生成することができる。【選択図】図１９
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【特許請求の範囲】
【請求項１】
基板上に形成され、かつ上面を有する誘電体材料に隣接する、半導体デバイスのゲート構造を作製する方法であって、
デバイスのゲート領域中の誘電体材料を除去して基板の一部分を露出させるステップと、
基板の露出した部分の上にゲート誘電体を形成するステップと、
ゲート誘電体および誘電体材料を覆う内部スペーサ層を形成するステップと、
内部スペーサ層を覆うシリコン層を形成するステップと、
シリコン層の第１の部分および内部スペーサ層の第１の部分を除去し、誘電体材料の上面を露出させ、シリコン層の第２の部分および内部スペーサ層の第２の部分がゲート領域内に残って前記上面と同一平面となる表面を有するようにするステップと、
シリコン層の第２の部分から、内部スペーサ層の第２の部分によって誘電体材料から分離されたシリサイド・ゲート構造を形成するステップとを含む方法。
【請求項２】
半導体デバイスが、界面を間に有する第１のゲート領域および第２のゲート領域を含み、内部スペーサ層を形成する前記ステップが、前記界面を被覆するステップをさらに含む、請求項１に記載の方法。
【請求項３】
材料を除去する前記ステップが、ゲート領域を覆うハードマスクを除去するステップをさらに含む、請求項１に記載の方法。
【請求項４】
ゲート領域内の材料を除去する前記ステップにおいて、側壁と、基板の露出部分である底部とを有するトレンチを形成し、
内部スペーサ層を形成する前記ステップが、トレンチの側壁上に前記層を形成するステップをさらに含み、
シリコン層を形成する前記ステップが、トレンチを充填するステップを含む、請求項１に記載の方法。
【請求項５】
半導体デバイスがウェハ上に作製され、内部スペーサ層を形成する前記ステップが、ウェハ上にブランケット窒化物層を形成するステップを含み、シリコン層を形成する前記ステップが、ウェハ上にブランケット・シリコン層を形成するステップを含む、請求項１に記載の方法。
【請求項６】
半導体デバイスが第１のゲート領域および第２のゲート領域を含み、
第１のゲート領域について、
デバイスの第２のゲート領域中の材料を除去して基板の一部分を露出させるステップと、
基板の露出部分の上に第２のゲート誘電体を形成するステップと、
第２のゲート誘電体および誘電体材料を覆う追加の内部スペーサ層を任意選択で形成するステップと、
追加の内部スペーサ層を覆い、かつ第２のゲート誘電体を覆う追加のシリコン層を形成するステップと、
追加のシリコン層の第１の部分および追加の内部スペーサ層の第１の部分を除去し、誘電体材料の上面を露出させ、追加のシリコン層の第２の部分および追加の内部スペーサ層の第２の部分がゲート領域内に残るようにするステップと、
内部スペーサ層および追加の内部スペーサ層の少なくとも１つによって第１のシリサイド・ゲート構造から分離された第２のシリサイド・ゲート構造を、シリコン層の第２の部分から形成するステップを実行する、請求項１に記載の方法。
【請求項７】
シリサイド・ゲート構造および第２のシリサイド・ゲート構造を覆う金属層を堆積させることによって、シリサイド・ゲート構造および第２のシリサイド・ゲート構造に対する接点を形成するステップをさらに含む、請求項６に記載の方法。
【請求項８】
基板上に形成され、かつ上面を有する誘電体材料に隣接する、半導体デバイスのゲート構造を作製する方法であって、
デバイスのゲート領域中の誘電体材料を除去して基板の一部分を露出させるステップと、
基板の露出部分の上に仮ゲート誘電体を形成するステップと、
ゲート誘電体および誘電体材料を覆う内部スペーサ層を形成するステップと、
仮ゲート誘電体および内部スペーサ層の第１の部分を除去して、誘電体材料の上面を露出させ、基板の前記部分を露出させるステップと、
基板の前記露出部分の上に新たなゲート誘電体を形成するステップと、
内部スペーサ層を覆い、かつ誘電体材料の上面を覆うシリコン層を形成するステップと、
シリコン層の第１の部分を除去して、誘電体材料の上面を露出させ、シリコン層の第２の部分がゲート領域中に残って前記上面と同一平面となる表面を有するようにするステップと、
シリコン層の第２の部分からシリサイド・ゲート構造を形成するステップとを含む方法。
【請求項９】
材料を除去する前記ステップが、ゲート領域を覆うハードマスクを除去するステップをさらに含む、請求項８に記載の方法。
【請求項１０】
ゲート領域中の材料を除去する前記ステップにおいて、側壁と、基板の露出部分である底部とを有するトレンチを形成し、
内部スペーサ層を形成する前記ステップが、トレンチの側壁上に前記層を形成するステップをさらに含み、
シリコン層を形成する前記ステップが、トレンチを充填するステップを含む、請求項８に記載の方法。
【請求項１１】
半導体デバイスがウェハ上に作製され、内部スペーサを形成する前記ステップが、ウェハ上にブランケット窒化物層を形成するステップを含み、シリコン層を形成する前記ステップが、ウェハ上にブランケット・シリコン層を形成するステップを含む、請求項８に記載の方法。
【請求項１２】
内部スペーサ層の第１の部分が方向性エッチング・プロセスで除去され、内部スペーサ層の第２の部分がトレンチの側壁上に残る、請求項１０に記載の方法。
【請求項１３】
方向性エッチング・プロセスにより、トレンチの側壁の上側部分において内部スペーサ層の一部分が除去される、請求項１２に記載の方法。
【請求項１４】
半導体デバイスが、界面を間に有する第１のゲート領域および第２のゲート領域を含み、内部スペーサ層を形成する前記ステップが、前記界面を被覆するステップをさらに含む、請求項８に記載の方法。
【請求項１５】
上面を有する誘電体材料に隣接するゲート構造を基板上に有する半導体デバイスであって、
ゲート領域中の基板の一部分を覆い、かつそれと接触するゲート誘電体と、
誘電体材料と接触する内部スペーサ層と、
前記上面と同一平面となる上側表面を有するシリサイド構造とを含み、
ゲート領域が、底部および複数の側壁を有するトレンチを有し、ゲート誘電体がトレンチの底部を覆い、内部スペーサ層がトレンチの側壁と接触し、シリサイド構造がトレンチを充填するデバイス。
【請求項１６】
内部スペーサ層がゲート誘電体を覆い、かつそれと接触する、請求項１５に記載の半導体デバイス。
【請求項１７】
ゲート領域の内部に、第１のシリサイド構造および第２のシリサイド構造が配置され、前記内部スペーサ層の一部分が第１のシリサイド構造と第２のシリサイド構造とを分離する、請求項１５に記載の半導体デバイス。
【請求項１８】
第１のシリサイド構造および第２のシリサイド構造を覆い、かつこれらと接触する金属層をさらに含む、請求項１７に記載の半導体デバイス。
【請求項１９】
内部スペーサ層がシリコン窒化物を含む、請求項１５に記載の半導体デバイス。
【請求項２０】
ゲート領域が第１の部分および第２の部分を含み、第１の部分の内部に、第１の内部スペーサおよび第１のシリサイド構造が配置され、第２の部分の内部に、第２の内部スペーサおよび第２のシリサイド構造が配置され、第１の部分と第２の部分の境界において、第１の内部スペーサの一部分と第２の内部スペーサの一部分とが接触している、請求項１７に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高性能半導体デバイス、特に金属ゲート電極を用いた高性能ＣＭＯＳ集積デバイスの製造に関する。
【背景技術】
【０００２】
ＣＭＯＳデバイスの小型化が進むにつれて、ＣＭＯＳデバイスのゲート誘電体の厚さも２０Åをかなり下回るほど薄くなっている。これにより、ゲート漏れ電流が著しく増大し、ポリシリコン・ゲート構造からのドーパントの拡散も著しく大きくなっている（ポリ・デプレッション効果と呼ばれることが多い）。
【０００３】
現在は、金属やシリサイドなど、ドーピングしたポリシリコンの代わりになるものを用いて、ポリ・デプレッション効果を緩和し、漏れ電流を抑制することにより、高度に集積されたＣＭＯＳデバイスの電気的性能を確保している。シリサイド・ゲートは、通常、ｎ＋領域およびｐ＋領域を有するポリシリコン・ゲートをシリサイド形成用金属（例えばＣｏ）の層で覆い、その後金属シリサイドに転化する「サリサイド」プロセスで形成される。
【０００４】
図１から図３は、通常のポリシリコン・ゲート構造を示す概略図である。図１は、ｎ＋ポリシリコン・ゲート１１およびｐ＋ポリシリコン・ゲート１２を含む構造１０を示す平面図である。図１に示すように、ｎ＋領域とｐ＋領域は接触している。この構造は、ＳＲＡＭデバイスでよく見られる構造である。ゲート構造の上面は、一般にハードマスク（通常は窒化物）１７で被覆される。エッチ・ストップ窒化物層１３およびＨＤＰ酸化物１４を、ゲート領域の上に堆積させてある。（より低温での処理を可能にするために、酸化物領域１４はＢＰＳＧではなくＨＤＰ酸化物であることが好ましい。）図２は、基板１を覆うゲート酸化物層１５上に形成されたゲート領域１１および１２を示す、長手方向断面図である。図３は、ポリシリコン・ゲートの片側の窒化物スペーサ１６、エッチ・ストップ窒化物層１３およびＨＤＰ酸化物１４を示す、横方向断面図である。ゲート構造をシリサイドに転化するには、エッチ・ストップ１３およびハードマスク１７をゲートの頂部から除去し、ポリシリコンの上にシリサイド形成用金属の層１８を堆積させることになる（図４参照）。次いで、サリサイド・プロセス（詳細は当技術分野で既知である）を行って、ポリシリコン領域１１および１２をそれぞれ領域１９ａおよび１９ｂを有するシリサイド層に転化する（図５）。
【特許文献１】米国特許出願１０／７０７７５７
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ポリシリコン領域１１と１２とではドーピングに違いがあるので、組成の異なるシリサイド領域が形成されることになる。例えば、領域１９ａではＣｏｘＳｉｙとなり、領域１９ｂではＣｏｗＳｉｚとなる。これにより、領域１９ａと領域１９ｂの界面付近に、高抵抗領域が形成されることになる。さらに、ゲート領域１９ａおよびゲート領域１９ｂ（それぞれＮＦＥＴゲートおよびＰＦＥＴゲートになる）には、異なる応力を加えることが望ましい。したがって、これら複数のポリシリコン・ゲート領域を、ブランケット金属層を用いて同時にシリサイドに転化するのではなく別々にシリサイドに転化するシリサイド・ゲート・プロセスが必要とされている。
【課題を解決するための手段】
【０００６】
本発明は、半導体デバイス用の、内部スペーサを有するゲート構造を作製する方法を提供することによって、上述の必要に応えるものである。本発明の第１の態様によれば、これは、最初にゲート領域中の材料を除去して基板の一部分を露出させ、基板の露出部分の上にゲート誘電体を形成し、次いでゲート誘電体および誘電体材料を覆う内部スペーサ層を形成することによって行われる。次いで、内部スペーサ層を覆うシリコン層を形成する。次いで、この構造を平坦化し（すなわち、シリコン層の第１の部分および内部スペーサ層の第１の部分を除去し）、隣接する誘電体材料の上面を露出させ、シリコン層の第２の部分および内部スペーサ層の第２の部分がゲート領域中に残って該上面と同一平面となる表面を有するようにする。次いで、シリコン層の第２の部分からシリサイド・ゲート構造を形成し、内部スペーサ層の第２の部分によってシリサイド・ゲート構造を誘電体材料から分離する。
【０００７】
半導体デバイスは、内部スペーサ層によって覆われた界面を間に有する第１のゲート領域および第２のゲート領域を含むことができる。デバイスが２つのゲート領域を有するときには、上述のプロセスを両方のゲート領域で使用して、別個のシリサイド構造を内部スペーサによって分離された状態で生成することができる。
【０００８】
本発明の第２の態様によれば、ゲート構造（誘電体材料に隣接する）の作製は、ゲート領域中の材料を除去して基板の一部分を露出させ、その露出部分の上に仮ゲート誘電体を形成し、ゲート誘電体および誘電体材料を覆う内部スペーサ層を形成することにより行われる。仮ゲート誘電体および内部スペーサ層の第１の部分を除去し、誘電体材料の上面を露出させ、基盤の一部分を再度露出させる。その基板の露出部分の上に新たなゲート誘電体を形成し、次いで、内部スペーサ層を覆い、かつ誘電体材料の上面を覆うシリコン層を形成する。次いで、この構造を平坦化し（すなわち、シリコン層の第１の部分を除去し）、誘電体材料の上面を露出させ、シリコン層の第２の部分がゲート領域内に残って該上面と同一平面となる表面を有するようにする。次いで、シリコン層の第２の部分からシリコン・ゲート構造を形成する。
【０００９】
半導体デバイスは、通常はウェハ上に作製され、内部スペーサ層およびシリコン層はそれぞれ、ウェハ上にブランケット窒化物層およびブランケット・シリコン層を堆積させることによって形成される。
【００１０】
本発明の別の態様によれば、基板上にゲート構造を有する半導体デバイスが提供される。このゲート構造は、上面を有する誘電体材料と隣接しており、ゲート領域中の基板の一部分を覆い、かつこれと接触するゲート誘電体を含む。また、この構造は、誘電体材料と接触した内部スペーサ層と、該上面と同一平面となる上側表面を有するシリサイド構造とを含む。ゲート領域は、底部と側壁とを有するトレンチとみなすこともでき、このとき、ゲート誘電体がトレンチの底部を覆い、内部スペーサ層がトレンチの側壁と接触し、シリサイド構造がトレンチを充填している。特に、ゲート領域は、内部スペーサ層の一部分によって分離された第１のシリサイド構造および第２のシリサイド構造を有することができる。
【発明を実施するための最良の形態】
【００１１】
ポリシリコン・ゲート・スタックを基板上に構築し、ソース領域およびドレイン領域を形成した後に除去する置換ゲート・プロセスの一部として、本発明の実施形態について説明する。図１から図３に示すｎ＋ポリシリコン・ゲート１１およびｐ＋ポリシリコン・ゲート１２を有する代表的なゲート構造が、本明細書で説明する本発明の実施形態の始点となる。
【００１２】
第１の実施形態：内部スペーサのためのブランケット窒化物層
【００１３】
この実施形態では、通常はシリコン窒化物で構成される内部スペーサを、ポリシリコン・ゲートを除去することによって形成されるトレンチ中に形成する。この内部スペーサにより、複数のシリサイド・ゲートを異なる領域に別々に形成することが可能になる。図６は、このプロセスの開始時におけるこの構造を示す横方向断面図であり、ハードマスク１７およびゲート領域１２を覆うエッチ・ストップ窒化物１３およびＨＤＰ酸化物１４と、ポリシリコン・ゲートの片側の窒化物スペーサ１６とを示している。図６に示すように、この構造は、窒化物堆積プロセスおよび酸化物堆積プロセスの後に平坦化されている。構造全体（ｎ＋領域およびｐ＋領域の両方）をさらに平坦化して、ハードマスク１７を露出させる（図７参照）。
【００１４】
この時点で、ｎ＋ゲート領域１１（図示せず）を覆うハードマスクは、フォトレジスト５０で覆われており、露出しているハードマスクは、領域１２を覆うハードマスクだけである。露出したハードマスク１７を除去し、その後、その下にあるｐ＋ポリシリコン・ゲート１２およびゲート酸化物１５も除去する（図８参照）。このようにして、その底部で基板１の一部分が露出しているトレンチ５５を形成する。
【００１５】
フォトレジスト５０を除去した後で、トレンチ５５の底部の露出した基板上に新たなゲート誘電体６１を形成する。このゲート誘電体は、有機分子蒸着（ＭＯＣＶＤ）または原子層堆積（ＡＬＤ）によって堆積させた熱酸化物または高ｋ材料にすることができる。次いで、トレンチの側壁およびゲート誘電体を覆うようにブランケット窒化物層６２を堆積させる（図９参照）。この時点で、窒化物層６２が、ゲート領域１２とゲート領域１１の界面の位置の側壁も含めてトレンチ５５の側壁全体を覆っていることに留意されたい。これは、長手方向にしか延びず、したがって各ゲート領域を互いに分離することができない、以前に形成したスペーサ１６とは対照的である。
【００１６】
次いで、ブランケット・ポリシリコン層７１を堆積させて、窒化物層６２を覆い、トレンチ５５を充填する（図１０参照）。平坦化プロセス、好ましくは化学機械研磨（ＣＭＰ）を行い、ＨＤＰ酸化物の上面からポリシリコンおよび窒化物を除去し、窒化物内部スペーサ６３を備えたポリシリコン・ゲート７２がトレンチ中に残るようにする（図１１参照）。次いで、当技術分野で既知のプロセスを用いて、ポリシリコン・ゲート７２をシリサイドに転化する（シリサイド形成後のアニーリングやウェット・エッチングも含む）。この時点で、その他のポリシリコン・ゲート領域（この実施形態ではｎ＋領域１１）は、最初のハードマスク１７の一部分で覆われたままであるため、上述のゲート置換およびシリサイド化の影響を受けないことを強調しておく。
【００１７】
この実施形態のプロセスでは、次に、図１２から図１９に示すように、ｎ＋ポリシリコン・ゲート領域１１の置換およびシリサイド化を行う。図１２は、ｐ＋ポリシリコン・ゲート領域内のシリサイド化プロセス後の構造を示す長手方向断面図である（図２と比較されたい）。図１２は、図１１に示す構造の代替図であると理解することもできる。図１２に示すように、内部スペーサ６３は、シリサイド・ゲート構造７３が収まっているトレンチの側壁を覆い、特に、ｎ＋ポリシリコン領域１１との境界を覆っている。ハードマスク１７の残りの部分を除去する（図１３参照）。ポリシリコン・ゲートおよびその下にあるゲート酸化物１５を除去し、上述のトレンチ５５に類似したトレンチを形成し、ゲート領域内の基板１の一部分を露出させ、領域間の界面において内部スペーサ６３を露出させる（図１４）。
【００１８】
基板の露出部分の上に新たなゲート誘電体９１を形成する。上述のように、このゲート誘電体は、ＭＯＣＶＤまたはＡＬＤで堆積させた熱酸化物または高誘電率（ｋ）材料にすることができる。次いで、ブランケット窒化物層９２を堆積させ、トレンチの側壁およびゲート誘電体９１を覆い、シリサイド構造７３も覆う（図１５参照）。ブランケット・ポリシリコン層９５を堆積させてトレンチを充填する（図１６）。層９５は、窒化物層９２によってシリサイド構造７３から分離されている。次いで、この構造を平坦化し、トレンチの外側のポリシリコンを除去する。残ったポリシリコンを転化してシリサイド９８にする（図１７）。最後に、窒化物層９２をエッチングして、窒化物層が内部スペーサ９３となり、シリサイド構造７３が再度露出するようにする（図１８）。２つの領域にシリサイド構造を構築する際に使用する材料およびプロセスは互いに無関係であることに留意されたい。したがって、デバイスの設計／性能要件をより良好に満たすように、シリサイド７３（以前はｐ＋ゲート１２であった領域にある）とシリサイド９８（以前はｎ＋ゲート１１であった領域にある）が異なる組成および異なる性質を有することもある。
【００１９】
その後、シリサイド構造７３および９３両方の上に金属層９９を堆積させ、両領域に対する電気的接点を作製することができる（図１９）。
【００２０】
図１８および図１９に示すように、この実施形態では、２つの内部スペーサ６３および９３により、シリサイド構造７３と９８とをその界面において分離している。図２と比較すると、以前のｎ＋ポリシリコン・ゲート領域およびｐ＋ポリシリコン・ゲート領域が、それぞれ内部スペーサを有するシリサイド・ゲート領域に転化されており、これらの内部スペーサはゲート領域間の境界で互いに接触していることが分かる。異なるシリサイド構造の分離に関しては、第２の内部スペーサ９３の形成が任意選択であり、界面を覆っているのが内部スペーサ６３のみであってもよいことは理解されるであろう。
【００２１】
第２の実施形態：エッチングした窒化物層
【００２２】
この実施形態では、ブランケット窒化物層６２をエッチングして、トレンチの側壁のみが内部スペーサで覆われるようにする。図９に示す状態まで（すなわちブランケット窒化物層６２がトレンチの側壁および底部を覆う状態まで）、第１の実施形態で述べたようにゲート構造を処理する。次いで、反応性イオン・エッチング（ＲＩＥ）などの方向性プロセスを用いて、層６２をエッチングする。このプロセスの結果、窒化物層６２および薄いゲート酸化物６１がトレンチの底部から除去され、基板１が再度露出する。また、トレンチの上部に最も近い窒化物層の縁部が低くなり、より丸みを帯びた形状となる（図２０参照）。トレンチの底部に新たなゲート誘電体１１０を形成し、トレンチを充填するブランケット・ポリシリコン層を堆積させる（図２１）。次いで、ポリシリコン層１１２を平坦化して、他方のゲート領域を覆うハードマスク１７を再度露出させ、トレンチの周囲のＨＤＰ酸化物１４を再度露出させる。次いで、トレンチ内に残るポリシリコンを転化してシリサイド１１５にする（図２２）。
【００２３】
特定の実施形態に関連して本発明について説明したが、前述の説明に鑑みて、多数の代替形態、修正形態および変更形態が当業者には明らかであることは明白である。したがって、本発明は、本発明の範囲および趣旨ならびに頭記の特許請求の範囲内に含まれるこのような全ての代替形態、修正形態および変更形態を包含するものとする。
【図面の簡単な説明】
【００２４】
【図１】ｎ＋ポリシリコン領域およびｐ＋ポリシリコン領域を有する代表的なＣＭＯＳゲート構造を示す概略平面図である。
【図２】図１のゲート領域を示す長手方向断面図である。
【図３】図１のゲート領域を示す横方向断面図である。
【図４】ｎ＋ポリシリコン・ゲート領域およびｐ＋ポリシリコン・ゲート領域をシリサイドに転化する代表的なプロセスを示す長手方向断面図である。
【図５】ｎ＋ポリシリコン・ゲート領域およびｐ＋ポリシリコン・ゲート領域をシリサイドに転化する代表的なプロセスを示す長手方向断面図である。
【図６】本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図７】本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図８】本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図９】本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１０】本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１１】本発明の第１の実施形態による、内部スペーサを使用して１つのゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１２】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１３】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１４】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１５】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１６】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１７】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１８】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図１９】図６から図１１に示すプロセスを用いて別のゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図２０】本発明の第２の実施形態による、内部スペーサを使用してゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図２１】本発明の第２の実施形態による、内部スペーサを使用してゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【図２２】本発明の第２の実施形態による、内部スペーサを使用してゲート領域内にシリサイド・ゲート構造を形成するプロセスにおける１ステップを示す図である。
【符号の説明】
【００２５】
１１  ｎ＋ポリシリコン・ゲート
１２  ｐ＋ポリシリコン・ゲート
１３  エッチ・ストップ窒化物
１４  ＨＤＰ酸化物
１５  ゲート酸化物
１６  窒化物スペーサ
１７  ハードマスク
５０  フォトレジスト
５５  トレンチ
６１  ゲート誘電体
６２  ブランケット窒化物層
６３  窒化物内部スペーサ
７１  ブランケット・ポリシリコン層
７２  ポリシリコン・ゲート
７３  シリサイド・ゲート構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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