(57)【要約】【課題】トランジスタの電気特性からゲート長を簡易かつ迅速に推定するための半導体装置の評価方法を提供する。【解決手段】ゲートバイアスＶd，キャリア移動度μ，電気的実効チャネル長Ｌeff及び相互コンダクタンスＧｍの関係を示す第１の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比ＧｍmaxL=Lref／ＧｍmaxL=Ltarと各電気的実効チャネル長Ｌeff，Ｌrefとの関係を示す第２の関係式とを用い、ゲートバイアスＶdを変化させたときの最大相互コンダクタンスＧｍmaxを求め、第２の関係式に最大相互コンダクタンスＧｍmaxの値を代入することにより、電気的実効チャネル長Ｌeffを推定演算する。１／Ｇｍmax−Ｌgsemの相関度は、物理的ゲート長のプロセスばらつきのモニタリングとして最大相互コンダクタンスＧｍmaxを用いるためには、十分高い。【選択図】    図１
2005229069.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタのゲートバイアス，キャリア移動度，電気的実効チャネル長及び相互コンダクタンスの関係を示す第１の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比と各電気的実効チャネル長との関係を示す第２の関係式とを格納した記憶手段を用いた半導体装置の評価方法であって、
上記記憶手段から上記第１の関係式を取り出して、ターゲットトランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値を最大相互コンダクタンスとして求めるステップ（ａ）と、
上記記憶手段から上記第２の関係式を取り出して、第２の関係式に上記ステップ（ａ）で求められたターゲットトランジスタの最大相互コンダクタンスの値を代入することにより、上記ターゲットトランジスタの電気的実効チャネル長を推定演算するステップ（ｂ）と
を含む半導体装置の評価方法。
【請求項２】
請求項１記載の半導体装置の評価方法において、
上記ステップ（ａ）の前に、実測データを用いて、上記第２の関係式を求め、この第２の関係式を上記記憶手段に格納しておくステップをさらに含む半導体装置の評価方法。
【請求項３】
請求項１又は２記載の半導体装置の評価方法において、
上記記憶手段には、トランジスタの電気的実効チャネル長と物理的ゲート長との相関関係が格納されており、
上記記憶手段から上記相関関係を取り出して、上記相関関係に上記ステップ（ｂ）で算出された電気的実効チャネル長を代入することにより、ターゲットトランジスタの物理的ゲート長を推定演算するステップ（ｃ）
をさらに含む半導体装置の評価方法。
【請求項４】
請求項１又は２記載の半導体装置の評価方法において、
上記記憶手段にはレイアウト情報が格納されており、
上記記憶手段から上記ターゲットトランジスタのレイアウト情報を取り出して、レイアウトに基づいてターゲットトランジスタのキャリア移動度を算出するステップ（ｄ）をさらに含み、
上記ステップ（ａ）では、上記第１の関係式中のキャリア移動度として、上記ステップ（ｄ）で算出されたキャリア移動度を用いる，半導体装置の評価方法。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置の評価方法において、
上記ステップ（ａ）では、上記ターゲットトランジスタのソース−ドレイン間に電圧Ｖdを印加し、ターゲットトランジスタの相互コンダクタンスが最大値Ｇｍmaxとなるときの電流値をＩdとし、ターゲットトランジスタのソース，ドレインの寄生抵抗をそれぞれＲs，Ｒdとしたときに、下記式（Ａ）
Ｇｍ'＝Ｇｍmax [１＋(Ｒs＋Ｒd)(Ｉd/Ｖd)]／[１−Ｒs・Ｇｍmax]    （Ａ）
を用いて、ターゲットトランジスタにおける寄生抵抗に起因する誤差が補正された最大相互コンダクタンスを求める，半導体装置の評価方法。
【請求項６】
請求項５記載の半導体装置の評価方法において、
上記ステップ（ａ）では、ゲートの形状が同一で活性領域の形状が異なり、かつ、活性領域のソースとドレインの平面形状がゲートに関して対称なレイアウトを有する２つのターゲットトランジスタについて、上記式（Ａ）におけるＲs，Ｒdが互いに等しいと仮定して、２つのターゲットトランジスタのＧｍ'の比から寄生抵抗Ｒs，Ｒdを推定演算する，半導体装置の評価方法。
【請求項７】
請求項５記載の半導体装置の評価方法において、
上記ステップ（ａ）では、ゲートの形状が同一で活性領域の形状が異なり、かつ、活性領域のソースとドレインの平面形状がゲートに関して非対称なレイアウトを有する２つのターゲットトランジスタについて、順方向ドレイン電流と逆方向ドレイン電流に対する２種類のＧｍ'の比から寄生抵抗Ｒs，Ｒdを推定演算する，半導体装置の評価方法。
【請求項８】
トランジスタの電気的実効チャネル長と、物理的ゲート長との相関関係を格納した記憶手段を用いた半導体装置の評価方法であって、
ターゲットトランジスタの電気的実効チャネル長を算出するステップ（ａ）と、
上記記憶手段から上記相関関係を取り出して、上記相関関係に上記ステップ（ａ）で算出された電気的実効チャネル長を代入することにより、ターゲットトランジスタの物理的ゲート長を電気的ゲート長として算出するステップ（ｂ）と
を含む半導体装置の評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＳトランジスタの電気的特性からＭＩＳトランジスタの物理的ゲート長を推定するための半導体装置の評価方法に関する。
【背景技術】
【０００２】
ＭＩＳトランジスタの物理的ゲート長は、半導体デバイスの性能やプロセス条件を評価するための重要なパラメータである。例えば、ＭＩＳトランジスタのドレイン電流，しきい値電圧及び半導体回路性能のばらつきは、ゲート長に大きく依存するため、ゲート長の正確な評価が望まれる。そこで、ＣＭＯＳデバイスを開発するに際しては、測定対象であるトランジスタのゲート長ＬをＳＥＭによる測長により評価しているが、時間的制約から全ての測定パターンを実測によって評価するのは困難である。
【０００３】
一方、生産管理では、ロケットマークにより寸法モニタを行なっているが、チップ内の様々なトランジスタサイズのゲート長，及びウエハ面内／チップ面内のばらつきデータを取得するのは困難である。試作完了したウエハの電気的特性から物理的ゲート長（電気特性から評価した物理的ゲート長であるので、「電気的ゲート長」と呼ばれる）を評価する手法が確立できれば、デバイス開発の省略化、生産工程でのばらつき評価及び不良要因の特定に役立つことができる。
【０００４】
電気的ゲート長の評価手法としては、例えば非特許文献１に開示されているShift and Ratio （Ｓ＆Ｒ）法が一般的に用いられている。Ｓ＆Ｒ法は、電気的実効チャネル長Ｌeff がチャネル抵抗Ｒchに比例するという仮定に基づいて電気的実効チャネル長Ｌeff を求める方法である。Ｓ＆Ｒ法では、同時にソース・ドレイン寄生抵抗Ｒsdを推定演算することもできるので、Ｓ＆Ｒ法を半導体デバイスの開発の際に用いることは非常に有効である。以下、Ｓ＆Ｒ法の概要について説明する。
【０００５】
図１３は、ＭＩＳトランジスタのゲート電極に関する寸法の定義を説明するための図である。同図において、Ｌmaskはゲート電極をパターニングする際のエッチングマスクの寸法、Ｌgateは電気的ゲート長、Ｌmet はソース・ドレイン間の冶金学的なｐｎ接合部同士の間の距離、Ｌeff は電気的実効チャネル長である。
【０００６】
図１４は、ドレインおよびソースの寄生抵抗を考慮したＭＩＳトランジスタの等価回路を示す図である。図１４に示す回路における全抵抗Ｒtot は、ドレイン電流をＩdとし，ドレイン電圧をＶdとし、ソースとドレインのトータルの寄生抵抗をＲsdとし、線形領域でのチャネル抵抗をＲchとすると、下記式（１），（２）
Ｒtot （Ｖg）＝Ｖd'／Ｉd                                    （１）
＝Ｒsd＋Ｒch                                      （２）
【０００７】
図１５は、全抵抗Ｒtot のゲート長依存性を示す図である。同図から分かるように、全抵抗Ｒtot は電気的ゲート長Ｌgateに比例する。同図において、ゲートバイアスＶgが異なる３本の直線Ｌ１〜Ｌ３の交点Ｐは、Ｒtot ＝Ｒsdの時、つまり電気的実効チャネル長Ｌeff ＝Ｌgate−ΔL＝０の時を示す。このときのＲsdは約２００Ωμｍ、ΔＬは約０．０４μｍである。
【０００８】
線形領域での電流‐電圧特性は理想的には、下記式（３）
Ｉd＝Ｗ・μeff ・Ｃo[(Ｖg−Ｖth)Ｖd−(１／２)Ｖd2]            （３）
と表すことができる。低ドレインバイアス領域では、式（３）の第２項を無視することができるので、Ｒtot は、下記式（４）
Ｒtot(Ｖg）＝Ｒsd＋［Ｌeff ／[μeff ・Ｃｏ・Ｗ(Ｖg−Ｖth)]］      （４）
と表すことができる。
【０００９】
ここで、μeff は実効キャリア移動度であり、Ｃｏはゲート酸化膜のキャパシタンス、Ｗはゲート幅、Ｖd，ＶgはそれぞれＭＩＳトランジスタのドレイン電圧，ゲートバイアスであり、Ｖthはしきい電圧である。Ｒchが電気的実効チャネル長Ｌeff に比例し、（Ｖg−Ｖth）の関数であるという仮定のもとに、式（３）を一般化すると、下記式（５）
Ｒtot （Ｖg）＝Ｒsd＋Ｌeff ・ｆ(Ｖg−Ｖth)                        （５）
と表すことができる。寄生抵抗Ｒsdのゲートバイアス（Ｖg）依存性は小さいので、寄生抵抗Ｒsdはゲートバイアス（Ｖg）の関数ではないと仮定すると、式（５）の両辺をＶgで微分することにより、寄生抵抗Ｒsdの影響を取り除いた下記式（６），（７）
Ｓi(Ｖg）≡ｄＲitot／ｄＶg
＝Ｌieff・ｄｆ(Ｖg−Ｖith)／ｄＶg                    （６）
Ｓ0(Ｖg）≡ｄＲ0tot／ｄＶg
＝Ｌ0eff・ｄｆ(Ｖg−Ｖ0th)／ｄＶg                    （７）
が得られる。式（６），（７）において、添字ｉはターゲットデバイス、添字０は基準デバイスを意味している。
【００１０】
式（６），（７）において、Ｖith＝Ｖ0とすると、ｄｆ(Ｖg−Ｖith)／ｄＶg＝ｄｆ(Ｖg−Ｖ0th)／ｄＶgであるので、比Ｓi／Ｓ0はＬieff／Ｌ0effと一定になる。
【００１１】
Ｓ＆Ｒ法は、ターゲットデバイスと基準デバイスとのＳ（＝ｄＲtot／ｄＶg）の比ｒ（Ｓ0＝Ｓi）が一定になるように、つまり、両デバイスのチャネル抵抗のゲートバイアス（Ｖg）依存性の関数ｆ（Ｖg−Ｖth）が同一になるように、ΔＶth（Ｖthの差）だけシフトさせることにより、ｒ＝Ｌ0eff／Ｌieffという簡単な比例式を成り立たせ、これにより、電気的実効チャネル長Ｌeff を求める手法である。ΔＶthは統計計算から求められる。Ｒtot はＶd／Ｉdで与えられるため、必要な実測データは、ＭＩＳトランジスタのＩd−Ｖg特性のうちの線形領域のデータだけである。
【非特許文献１】IEEE Transctions on Electron Device, Vol.47, No.1, Jan.2000, 160-169
【非特許文献２】Proc. of IEDM 1999 pp. 827-830
【非特許文献３】Proc. of IEDM 2002 pp. 117-120
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、Ｓ＆Ｒ法には上述のような利点があるものの、大量のデータを解析する場合、ならびに標準ライブラリセルに用いられるトランジスタのゲート長を推定演算する場合には、以下のような課題がある。
（１） 推定演算アルゴリズムが複雑で測定後に電気的実効チャネル長Ｌeff を計算する必要があるので、大量のＩd−Ｖg特性の測定データを蓄積する必要があるとともに、計算量も膨大になることから、大量のデータを解析する場合には、Ｓ＆Ｒ法を適用することが困難となる。
（２） 例えば、非特許文献１など、各種文献には電気的実効チャネル長Ｌeff の推定手法が開示されているが、物理的なゲート長の推定手法は不明のままである。
（３） Ｓ＆Ｒ法は、ターゲットデバイスと基準デバイスのキャリア移動度は同一であるという仮定の下に用いられるが、例えば、非特許文献２に開示されているように、ＳＴＩに起因する応力によってキャリア移動度は大きく変化する。そして、その変化量は、非特許文献３に開示されているように、ＳＴＩと活性領域との境界部からチャネル領域の中央部までの距離（フィンガー長）に反比例する。標準ライブラリセルで用いられるトランジスタでは、フィンガー長は任意の値を採るので、ＭＩＳトランジスタのキャリア移動度も様々な値を採ることから、Ｓ＆Ｒ法を用いて推定演算された電気的実効チャネル長Ｌeff はキャリア移動度のレイアウト依存性に影響される。
【００１３】
図１６（ａ）〜（ｃ）は、それぞれ順に、ターゲットデバイスのレイアウトを示す平面図，基準デバイスのレイアウトを示す平面図、及び複雑な形状を有する標準セルのレイアウトを示す平面図である。図１６（ａ），（ｂ）において、ＦＡ，ＦＢは、各々ＳＴＩと活性領域の境界からチャネル中央の距離である。図１６（ａ），（ｂ）からわかるように、ＦＡ＜ＦＢであるため、ｎＭＩＳトランジスタではμＡ＜μＢであり、ｐＭＩＳトランジスタではμＡ＞μＢである。したがって、ＭＩＳトランジスタのチャネル直下のキャリア移動度が等しいという仮定が間違いであり、電気的実効チャネル長Ｌeff の推定演算誤差の要因となる可能性がある。また、図１６（ｃ）に示すように、複雑な活性領域を有する標準セルにおいては、キャリア移動度を修正して電気的実効チャネル長Ｌeff を推定演算する必要がある。
【００１４】
本発明の目的は、トランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値がしきい値電圧のばらつきによってはほとんど変化しないという発見に基づいて、トランジスタの電気特性からトランジスタの物理的パラメータを高精度かつ迅速に評価する手法を実現することにある。
【課題を解決するための手段】
【００１５】
本発明の第１の半導体装置の評価方法は、ゲートバイアス，キャリア移動度，電気的実効チャネル長及び相互コンダクタンスの関係を示す第１の関係式と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比と各電気的実効チャネル長との関係を示す第２の関係式とを用い、第１の関係式からターゲットトランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値を最大相互コンダクタンスとして求め、第２の関係式に最大相互コンダクタンスの値を代入することにより、電気的実効チャネル長を推定演算する方法である。
【００１６】
この方法により、トランジスタのゲートバイアスを変化させたときの相互コンダクタンスの最大値がしきい値電圧のばらつきによってはほとんど変化しないという発見に基づいて、Ｓ＆Ｒ法による電気的実効チャネル長を求める方法と比較して、アルゴリズムが簡単で、かつ、測定時間も短くて済ませることができる。すなわち、電気的実効チャネル長を高速に、また大量のデータを評価するのに適した半導体装置の評価方法を実現することができる。この方法を利用すると、高速にゲート長Ｌgateのプロセスばらつきのモニタリングが可能である。
【００１７】
その場合、実測データを用いて第２の関係式を求め、この第２の関係式を上記記憶手段に格納しておくこともできる。
【００１８】
また、トランジスタの電気的実効チャネル長と物理的ゲート長との相関関係を利用して、算出された電気的実効チャネル長からターゲットトランジスタの物理的ゲート長を推定演算することにより、ターゲットトランジスタの相互コンダクタンス特性から物理的ゲート長を、いわば電気的ゲート長として簡易に求めることができる。
【００１９】
レイアウト情報を用いて、ターゲットトランジスタのキャリア移動度をより精度よく算出しておいて、相互コンダクタンスを補正することにより、レイアウトに依存しない電気的実効チャネル長Ｌeff を算出することができ、電気的実効チャネル長の推定演算精度を高めることができる。
【００２０】
最大相互コンダクタンスの値を、ターゲットトランジスタのソース，ドレインの寄生抵抗に応じて補正することにより、電気的実効チャネル長の推定演算精度の向上を図ることができる。補正方法は、ターゲットトランジスタのレイアウト形状に応じて、適宜選択することが好ましい。
【００２１】
本発明の第２の半導体装置の評価方法は、トランジスタの電気的実効チャネル長と、物理的ゲート長との相関関係を利用して、ターゲットトランジスタの電気的実効チャネル長を算出し、この値を用いてターゲットトランジスタの物理的ゲート長を電気的ゲート長として算出する方法である。
【００２２】
この方法により、何らかの手段でターゲットトランジスタの電気的実効チャネル長がわかると、ターゲットトランジスタの物理的ゲート長を迅速に求めることができる。
【発明の効果】
【００２３】
本発明の半導体装置の評価方法によると、簡単なアルゴリズムによって、簡易かつ迅速にトランジスタの電気的実効チャネル長や電気的ゲート長を推定することができる。
【発明を実施するための最良の形態】
【００２４】
本発明の実施形態において説明する半導体装置の評価方法においては、演算は全てコンピュータにより行なわれるものとする。
【００２５】
（第１の実施形態）
線形領域のＭＩＳトランジスタ のドレイン電流Ｉdは、下記式（２０）
Ｉd＝(Ｗ・μeff ・Ｃｏ／Ｌeff )・[(Ｖg−Ｖth)Ｖd−Ｖd2／２]     （２０）
と記述され、ドレイン電流のゲート電圧微分である相互コンダクタンスＧｍは、第１の関係式である下記式（２１）
Ｇｍ＝δＩd ／δＶg＝(Ｗ・μeff ・Ｃｏ／Ｌeff ）Ｖd              （２１）
のように記述される（δは、偏微分を表している）。
【００２６】
ここで、ドレイン電流Ｉdは、電気的実効チャネル長Ｌeff に反比例するが、しきい値電圧Ｖthのゲート長Ｌgate依存性が大きいため、デバイス間の単純な比較はできない。そこで、第１の実施形態においては、しきい値電圧Ｖthのばらつきに起因する電気的実効チャネル長Ｌeff の推定誤差をできるだけなくすために、ターゲットデバイスの相互コンダクタンスＧｍの最大値Ｇｍmax （最大相互コンダクタンス）を計算し、これと電気的実効チャネル長Ｌeff がマスク寸法であると仮定できる基準デバイスの最大相互コンダクタンスＧｍmax との比からターゲットデバイスの電気的実効チャネル長Ｌeff を計算する。つまり、第２の関係式である下記式（２２）
Ｌeff ＝（Ｇｍmax L=Lref ／Ｇｍmax L=Ltar) ×Ｌref                      （２２）
の関係式を記憶装置に記憶しておいて、電気的実効チャネル長Ｌeff を求めたいときには、記憶装置から式（２２）の関係式を取り出して、これに、Ｇｍmax L=Lref ，Ｇｍmax L=Ltar，Ｌrefの値を代入することにより、電気的実効チャネル長Ｌeff を計算する。なお、第２の関係式（２２）は半導体装置の種類によって予め標準化しておいて、予め式（２２）の関係式を格納した記憶装置又は記録媒体を用いてもよい。
【００２７】
ここで、試作ウエハを用いて、式（２２）に示すようにターゲットデバイスの相互コンダクタンスＧｍmax が電気的実効チャネル長Ｌeff にほぼ反比例しているかどうかの確認を行った。
【００２８】
図１は、第１の関係式（２１），第２の関係式（２２）と、試作ウエハ中のターゲットデバイスの相互コンダクタンスの逆数１／Ｇｍmax −側長ＳＥＭゲート長Ｌgsemの相関関係とを示す図である。同図に示すように、相互コンダクタンスの逆数１／Ｇｍmax とゲート長Ｌgsemとの相関度は、物理的ゲート長のプロセスばらつきのモニタリングとして最大相互コンダクタンスＧｍmax を用いるためには、十分高いことが分かる。すなわち、式（２２）に基づいて、電気的実効チャネル長Ｌeff を簡易に求めることができる。
【００２９】
ただし、１／Ｇｍmax −Ｌgsemの直線は原点を通らないことが分かる。これは、トランジスタのゲート長が小さくなるとチャネル抵抗が小さくなるのに対して、寄生抵抗Ｒsdは一定であることから、ゲート長が小さくなるにつれて寄生抵抗Ｒsdの割合が大きくなるためである。したがって、ゲート長の絶対値を評価する場合には、後述する実施形態のように、寄生抵抗Ｒsdの影響を補正する必要があることが分かる。
【００３０】
次に、最大相互コンダクタンスＧｍmax のしきい値Ｖth依存性が非常に小さいことについて説明する。
【００３１】
図２は、第１の関係式（２１）に基づいて得られる相互コンダクタンスＧｍのゲートバイアスＶg依存性を実測した結果を示す図である。このような相互コンダクタンスＧｍのゲートバイアスＶg依存性は、実効キャリア移動度μeff のゲートバイアスＶg依存性で説明できる。
【００３２】
すなわち、ゲートバイアスＶgが低い領域（Ｖth＜Ｖg＜Ｖth＋０．３（Ｖ））ではクーロン散乱のために実効キャリア移動度μeff が低下し、ゲートバイアスＶgが高い領域（Ｖg＞Ｖth＋０．３（Ｖ））ではフォノン散乱のために実効キャリア移動度μeff が劣化するため、相互コンダクタンスＧｍが最大値Ｇｍmax を採る。ここで、実効キャリア移動度μeff は基板濃度に依存し、基板濃度が低いと実効キャリア移動度μeff は大きくなり、基板濃度が高いと実効キャリア移動度μeff は小さくなる。したがって、ゲートバイアスを変化させると、相互コンダクタンスが最大となる箇所が存在することになるので、この相互コンダクタンスの最大値を最大相互コンダクタンスＧｍmax ということにする。
【００３３】
図３は、基板濃度（しきい値電圧Ｖth）を実際のプロセスばらつきの範囲で変化させたときに、相互コンダクタンスＧｍのゲートバイアスＶg依存性がどのように変化するかをシミュレーションした結果を示す図である。同図から分かるように、基板濃度のプロセスばらつきのためにしきい値電圧Ｖthは±２０ｍＶの範囲内で変化するが、それに伴う最大相互コンダクタンスＧｍmax の変化量は、±１．７％である。この変化量±１．７％は、実効キャリア移動度μeff の変化のみに起因し、ドレイン電流の飽和値Ｉdsat の変化量±６．５％に比較すると非常に小さい。よって、最大相互コンダクタンスＧｍmax は、しきい値電圧Ｖthのばらつきの影響を殆ど受けていないことが分かる。
【００３４】
そこで、本実施形態では、ゲートバイアスＶd，キャリア移動度μeff，電気的実効チャネル長Ｌeff及び相互コンダクタンスＧｍの関係を示す第１の関係式（２１）と、ターゲットトランジスタ及び基準トランジスタの各最大相互コンダクタンスの比ＧｍmaxL=Lref／ＧｍmaxL=Ltarと各電気的実効チャネル長Ｌeff，Ｌrefとの関係を示す第２の関係式（２２）とを用い、ゲートバイアスＶdを変化させたときの最大相互コンダクタンスＧｍmaxを求め、第２の関係式（２２）に最大相互コンダクタンスＧｍmaxの値を代入することにより、電気的実効チャネル長Ｌeffを推定演算する。
【００３５】
本実施形態のように、第１の関係式（２１）及び第２の関係式（２２）に基づいて電気的実効チャネル長Ｌeff を求める方法（本明細書では、「Ｇｍmax 法」いう）は、Ｓ＆Ｒ法による電気的実効チャネル長Ｌeff を求める方法と比較して、アルゴリズムが簡単で、かつ、測定時間も短くて済むため、電気的実効チャネル長を高速に、また大量のデータを評価するのに適している。
【００３６】
（第２の実施形態）
第１の実施形態においては、電気的実効チャネル長Ｌeff の推定演算手法について説明したが、実際の解析への適用には、電気的ゲート長Ｌgateに変換する手法が必要であり、ここではその手法と効果について説明する。ただし、本実施形態にいう電気的ゲート長Ｌgateとは、トランジスタの電気的特性（特に相互コンダクタンス）の測定を経て推定演算されたトランジスタの物理的ゲート長を意味する。また、側長ＳＥＭゲート長Ｌgsemとは、側長ＳＥＭにより測定されたトランジスタの物理的ゲート長を意味する。
【００３７】
図４は、電気的実効チャネル長Ｌeff と側長ＳＥＭゲート長Ｌgsemとの関係を示す図である。ここで、側長ＳＥＭゲート長Ｌgsemとしては、ドライエッチングによってポリシリコン膜からパターニングされたＭＯＳトランジスタのゲート長を測定したデータを用いている。同図から分かるように、電気的実効チャネル長Ｌeff と、側長ＳＥＭゲート長Ｌgsemとの間には緊密な相関関係がある。同一プロセスで、プロセスばらつきがそれほど大きくなければ、この関係式を違うロットに適用することが可能である。ただし、側長ＳＥＭゲート長に代えて、他の測定手段によって測定された物理的ゲート長を用いてもよい。
【００３８】
そこで、本実施形態では、予め実験により電気的実効チャネル長Ｌeff と側長ＳＥＭゲート長Ｌgsemとの関係を把握しておいて、側長ＳＥＭゲート長Ｌgsemと電気的実効チャネル長Ｌeff の相関関係を示す直線の表データ又は関数式を作成し、これを記憶装置に記憶しておく。そして、電気的実効チャネル長Ｌeff を第１の実施形態又は他の方法によって求め、図４の直線又は直線に相当する関係式に基づいて、電気的実効チャネル長Ｌeff から推定される側長ＳＥＭゲート長Ｌgsemである電気的ゲート長Ｌgateを求める。具体的には、直線に相当する関数式に電気的チャネル長Ｌeff の値を代入するか、直線を作成するのに用いた表データを用い、もっとも近いデータに電気的チャネル長Ｌeff の値を当てはめる。したがって、この電気的ゲート長Ｌgateは、電気的実効チャネル長Ｌeff から換算された物理的ゲート長であるといえる。
【００３９】
図５は、第１の実施形態及び第２の実施形態を併せたＧｍmax 法により求められた電気的ゲート長Ｌgateと、従来法であるＳ＆Ｒ法により求められた電気的ゲート長Ｌgateとの比較を示す図である。同図から分かるように、Ｇｍmax 法により求められた電気的ゲート長Ｌgateと、従来法であるＳ＆Ｒ法により求められた電気的ゲート長Ｌgateとはほぼ一致している。したがって、Ｇｍmax 法により、簡易な方法でありながら、Ｓ＆Ｒ法と遜色ない精度で電気的ゲート長Ｌgateを測定することができる。
【００４０】
これよりプロセス条件が同じトランジスタでは、電気的実効チャネル長Ｌeff と、物理的な方法で測定された側長ＳＥＭゲート長Ｌgsemとの相関性を一度把握しておくことにより、電気的実効チャネル長Ｌeff から電気的ゲート長Ｌgateを求めることが可能であることが示された。
【００４１】
図６は、測長ＳＥＭゲート長Ｌgsem，電気的ゲート長Ｌgateをそれぞれ横軸にとった場合の、Ｎチャネル型ＭＩＳトランジスタのＶthロールオフのデータを示す図である。ただし、ここでいうロールオフとは、ゲート長Ｌｇが小さくなるほどしきい値電圧Ｖthがなだらかに低下していう形状を示す意味である。図７は、測長ＳＥＭゲート長Ｌgsem，電気的ゲート長Ｌgateをそれぞれ横軸にとった場合の、Ｐチャネル型ＭＩＳトランジスタのＶthロールオフのデータを示す図である。図６，図７共に、ドレイン電圧Ｖdが、１．５Ｖのときのデータである。
【００４２】
図６，図７からわかるように、本実施形態の方法によって電気的実効チャネル長Ｌeff から推定演算された電気的ゲート長ＬgateのＶthロールオフの特性は、側長ＳＥＭゲート長Ｌgsemとほとんど差がなく、本実施形態の方法を実際のデバイスに有効に適用することができる。
【００４３】
（第３の実施形態）
ここでは、標準ライブラリセルに用いられるトランジスタのゲート長を推定する手法について説明する。
【００４４】
上述の非特許文献３に記載されているように、ａをフィンガー長（ＳＴＩと活性領域の境界からゲート端までの距離）、ａmin をフィンガー長の最小デザインルール、ａ0を窒化膜，シリサイド膜等による応力を換算した等価的なフィンガー長、Ｕ0(a)をフィンガー長がａのときのキャリア移動度とすると、Ｕ0(a)は、フィンガー長ａに反比例する成分とフィンガー長ａに依存しない一定成分（窒化膜，シリサイド膜等に依存しない応力）との和であるため、下記式（２３）
Ｕ0(a) ／Ｕ0(ａmin)＝(１/ａ＋１/ａ0)／(１/ａmin＋１/ａ0)        （２３）
が成立する。
【００４５】
ここで、下記式（２４）
Ｖmu0(W,L)＝−ａ／(ａ0＋ａmin)                                  （２４）
のように定義すると、式（２３）は、下記式（２５）
Ｕ0(a) ＝Ｕ0(ａmin) [１＋Ｖmu0(W,L)(ａ−ａmin )/ａ]             （２５）
に変形される。
【００４６】
この式（２５）は、フィンガー長が非対称な場合や、活性領域の平面形状が矩形でない（切り欠き部を有する矩形である）場合にも適用可能である。
【００４７】
図８，図９は、それぞれ順に、フィンガー長が非対称な場合、活性領域の平面形状が矩形でない場合のＭＩＳトランジスタのレイアウトを模式的に示す平面図である。図８，図９において、ＯD１，ＯD２は、各々活性領域のレイアウトパターン、ＧA1，ＧA2は各々ゲートのレイアウトパターン、Ｌ，Ｗは各々トランジスタのゲート長及びゲート幅、ａS，ａDは各々ソース及びドレインのフィンガー長、Ｗ1，Ｗ2活性領域の平面形状が切り欠き部を有する矩形である場合のゲート幅、ａ1，ａ2は各々活性領域の平面形状が切り欠き部を有する矩形である場合の大きい方及び小さい方のフィンガー長である。
【００４８】
ここで、図９に示す場合には、下記式（２６），（２７）
Ｕ0(aeq) ＝[Ｕ0(ａ1)＋ＵO(ａ2)Ｗ2] ／Ｗ                         （２６）
１／ａeq ＝Ｗ1／(Ｗ・ａ1)＋Ｗ2／(Ｗ・ａ2)                       （２７）
として評価すればよい。
【００４９】
本実施形態では、式（２１）中の実効キャリア移動度μeff として、式（２３）のＵO(a)を用いることにより、レイアウト情報から、最大相互コンダクタンスＧｍmax を算出するためのキャリア移動度μeff が補正されることになる。具体的には、式（２１），（２３）の関係を記憶装置に格納しておいて、かつ、記憶装置に格納されているレイアウト情報と、記憶装置に格納されている式（２１），（２３）の関係式を取り出して、補正されたキャリア移動度を用いた電気的実効チャネル長Ｌeff を算出する。したがって、例えば、活性領域の平面形状が切り欠き部を有する矩形のような場合にも、レイアウトがキャリア移動度に与える誤差（移動のレイアウト依存性）を補正して、第１の実施形態においては、より正確に電気的実効チャネル長Ｌeff を推定することができ、第２の実施形態においては、電気的ゲート長Ｌgateの見積もり精度の向上を図ることができる。
【００５０】
（第４の実施形態）
本実施形態においては、ソース抵抗Ｒs及びドレイン抵抗Ｒdを考慮して相互コンダクタンスＧｍの推定演算を行なう手法について説明する。
【００５１】
図１０は、ドレインの寄生抵抗Ｒdおよびソースの寄生抵抗Ｒsを考慮したＭＩＳトランジスタの等価回路図である。図１０において、Ｒs，Ｒdは各々ソース，ドレインの寄生抵抗、ＶG，ＶDは各々外部から印加したゲート電圧及びドレイン電圧、Ｖg，Ｖdはトランジスタ内部のゲート電圧及びドレイン電圧、Ｉdはドレイン電流である。
【００５２】
このとき、外部印加ドレイン電圧ＶD，外部印加ゲート電圧ＶGは、それぞれ下記式（２８），（２９）
ＶD＝Ｖd＋(Ｒs＋Ｒd)Ｉd                                        （２８）
ＶG＝Ｖg＋ＲRs・Ｉd                                            （２９）
によって表される。また、前述したように、ドレイン電流Ｉdは、下記式（３０），（３１）
Ｉd＝β (Ｖg−Ｖth)Ｖd                                         （３０）
β＝Ｗ・μeff ・Ｃox／Ｌeff                                     （３１）
で表される。実際に、測定される相互コンダクタンスＧｍは、下記式（３２）
Ｇｍ＝δＩd ／δＶG                                             （３２）
で演算されるものである(δは偏微分を表す）。トランジスタ内部の純粋な相互コンダクタンスＧｍ'は、下記式（３３）
Ｇｍ'＝δＩd ／δＶg
＝β・Ｖd                                                  （３３）
で表される。したがって、式（２８），（２９）を考慮すると、下記式（３４），（３５）
δＩd ／δＶG＝−(Ｒs＋Ｒd)・Ｇｍ                               （３４）
δＶg ／δＶG＝１−Ｒs・Ｇｍ                                    （３５）
が成り立つので、相互コンダクタンスＧｍをこれらの定義に基づいて計算すると、
Ｇｍ＝δＩd ／δＶg
＝β[ (Ｖg−Ｖth)(δＶD／δＶg)＋Ｖd(δＶg／δＶg) ]
＝β[−(Ｒs＋Ｒd) Ｇｍ (Ｖg-Ｖth)＋(1−Ｒs・Ｇｍ)Ｖd]
＝β・Ｖd−β・Ｒs・Ｇｍ・Ｖd−(Ｒs＋Ｒd)・Ｇｍ・β・(Ｖg−Ｖth)
＝β・Ｖd−β・Ｒs・Ｇｍ・Ｖd−(Ｒs＋Ｒd)・Ｇｍ・(Ｉd/Ｖd)   （３６）
になるから、式（３６）をＧｍについて整理すると、
Ｇｍ＝β・Ｖd／ [１＋Ｒs・β・Ｖd＋(Ｒs＋Ｒd)(Ｉd/Ｖd) ]
＝Ｇｍ'／ [１＋Ｒs・Ｇｍ'＋(Ｒs＋Ｒd) (Ｉd/Ｖd) ]            （３７）
となり、トランジスタ内部の純粋なＧｍ'は、下記式（３８）
Ｇｍ'＝Ｇｍ [１＋(Ｒs＋Ｒd) (Ｉd/Ｖd)]／[１−Ｒs・Ｇｍ]          （３８）
であらわされる。
【００５３】
本実施形態によると、トランジスタのソースの寄生抵抗Ｒs及びドレインの寄生抵抗Ｒdとしたときに、下記式（３９）
Ｇｍmax'＝Ｇｍmax[１＋(Ｒs＋Ｒd)(Ｉd／Ｖd)]／[１−Ｒs・Ｇｍmax]   （３９）
から寄生抵抗による誤差を補正したより正確な最大相互コンダクタンスＧｍmax を算出することができる。したがって、第１の実施形態においては、より正確に電気的実効チャネル長Ｌeff を推定することができ、第２の実施形態においては、電気的ゲート長Ｌgateの見積もり精度の向上を図ることができる。
【００５４】
（第５の実施形態）
ここでは、活性領域の形状が対称な場合のソース・ドレイン抵抗Ｒs／Ｒdの推定演算方法について説明する。
【００５５】
図１１（ａ），（ｂ）は、ゲートの形状は同一で活性領域の形状が異なり、かつ、ソースとドレインの平面形状がゲートに関して対称であるレイアウトＡ，Ｂを有する２つのトランジスタの例を模式的に示す平面図である。
【００５６】
ここで、Ｉd_A、Ｉd_Bをドレイン電流のレイアウトＡ，Ｂにおける実測値とし、Ｇｍ_A、Ｇｍ_Bを最大相互コンダクタンスＧｍmax のレイアウトＡ，Ｂにおける実測値とし、レイアウトＡ，Ｂにおけるキャリア移動度をμeff_A、μeff_Bとすると、レイアウトＡ，Ｂにおける内部の最大相互コンダクタンスＧｍ'_A，Ｇｍ'_Bは、それぞれ式（４０），（４１）
Ｇｍ'_A＝β_A・Ｖd＝Ｗ・μeff_A・Ｃox／Ｌeff                     （４０）
Ｇｍ'_B＝β_B・Ｖd＝Ｗ・μeff_B・Ｃox ／Ｌeff                    （４１）
のように表される。活性領域のレイアウト形状が対称であるため、レイアウトＡとレイアウトＢのドレインの寄生抵抗Ｒdがソース寄生抵抗Ｒsと同じであるとすると、Ｒd＝Ｒsで置き換えて、
Ｇｍ'_A／Ｇｍ'_B＝μeff_A／μeff_B
＝[Ｇｍ_A[１＋２Ｒs (Ｉd_A／Ｖd)]/[1−Ｒs・Ｇｍ_A]]
／[Ｇｍ_B[１＋２Ｒs (Ｉd_B／Ｖd)]/[1−Ｒs・Ｇｍ_B]]            （４２）
となるので、式（４２）により、レイアウトＡとレイアウトＢにおける内部の最大相互コンダクタンスＧｍ'_A，Ｇｍ'_Bの比からソース・ドレインの寄生抵抗Ｒsを推定演算することができる。
【００５７】
すなわち、ゲートの形状は同一で活性領域の形状が異なり、かつ、ソースとドレインの平面形状がゲートに関して対称であるレイアウトを有する２つのトランジスタにおいて、寄生抵抗Ｒs，Ｒdが等しいと仮定して、最大相互コンダクタンスＧｍmax の内部値の比から寄生抵抗Ｒsを推定演算する手法により、高速に寄生抵抗Ｒs，Ｒdを求めることができる。そして、図１において１／Ｇｍmax −Ｌgsemの直線は原点を通らないことに起因する誤差は無視することが可能になる。したがって、第１の実施形態においては、より正確に電気的実効チャネル長Ｌeff を推定することができ、第２の実施形態においては、電気的ゲート長Ｌgateの見積もり精度の向上を図ることができる。
【００５８】
次に、活性領域の形状が非対称な場合のソース・ドレインの寄生抵抗Ｒs，Ｒdの推定方法について説明する。
【００５９】
図１２（ａ），（ｂ）は、ゲートの形状は同一で、活性領域の形状が異なり、かつ、ゲートに関して非対称であるレイアウトＣ，Ｄを有するトランジスタの例を模式的に示す平面図である。図１２（ａ），（ｂ）に示すように、活性領域の形状はいずれもゲートに関して非対称である。
【００６０】
ここで、Ｉd_C_for，Ｉd_D_forをレイアウトＣ，Ｄにおける順方向ドレイン電流の実測値とし、Ｉd_C_rev，Ｉd_D_revをソースとドレインとを入れ替えたレイアウトＣ，Ｄにおける逆方向ドレイン電流の実測値とし、Ｇｍ_C_for，Ｇｍ_D_forを順方向ドレイン電流に対するＧｍmax のレイアウトＣ，Ｄにおける実測値とし、Ｇｍ_C_rev、Ｇｍ_D_revを逆方向ドレイン電流に対するＧｍmax のレイアウトＣ，Ｄにおける実測値とし、レイアウトＣ，Ｄのソース及びドレインの寄生抵抗をＲs、Ｒdとすると、レイアウトＣ，Ｄにおける内部の最大相互コンダクタンスＧｍ'_C，Ｇｍ'_Dは、それぞれ式（４３），（４４）
Ｇｍ'_C_for／Ｇｍ'_D_for
＝[Ｇｍ_C_for[１＋(Ｒs＋Ｒd)(Ｉd_C_for/Ｖd)]/[１−Ｒs・Ｇｍ_C_for]]
／[Ｇｍ_D_for[１＋(Ｒs＋Ｒd)(Ｉd_D_for/Ｖd)]/[１−Ｒs・Ｇｍ_D_for]]  （４３）
Ｇｍ'_C_rev／Ｇｍ'_D_rev
＝[Ｇｍ_C_rev[１＋(Ｒd＋Ｒs)(Ｉd_C_rev/Ｖd)]/[１−Ｒd・Ｇｍ_C_rev]]
／[Ｇｍ_D_rev[１＋(Ｒd＋Ｒs)(Ｉd_D_rev/Ｖd)]/[１−Ｒd・Ｇｍ_D_rev]]  （４４）
となり、式（４４），（４５）のように、ソースとドレインの向きを入れ替えた２種類のＧｍmax の内部の値の比から寄生Ｒs，Ｒdを推定演算することができる。
【００６１】
すなわち、活性領域の形状が非対称な場合に、ソースとドレインの向きを入れ替えた２種類のＧｍmax の内部における実測値の比から寄生抵抗Ｒs，Ｒdを推定演算する手法により、高速に寄生抵抗Ｒs，Ｒdを求めることができる。そして、図１において１／Ｇｍmax −Ｌgsemの直線は原点を通らないことに起因する誤差は無視することが可能になる。したがって、第１の実施形態においては、より正確に電気的実効チャネル長Ｌeff を推定することができ、第２の実施形態においては、電気的ゲート長Ｌgateの見積もり精度の向上を図ることができる。
【産業上の利用可能性】
【００６２】
本発明は、各種電子機器に搭載されるＬＳＩ中のＭＩＳトランジスタの特性の評価に利用することができる。
【図面の簡単な説明】
【００６３】
【図１】試作ウエハ中のターゲットデバイスの相互コンダクタンスの逆数と側長ＳＥＭゲート長Ｌgsemとの相関関係を示す図である。
【図２】第１の関係式に基づいて得られる相互コンダクタンスのゲートバイアス依存性を実測した結果を示す図である。
【図３】基板濃度を実際のプロセスばらつきの範囲で変化させたときにおける相互コンダクタンスのゲートバイアス依存性の変化をシミュレーションした結果を示す図である。
【図４】電気的実効チャネル長Ｌeff と側長ＳＥＭゲート長Ｌgsemとの関係を示す図である。
【図５】第１及び第２の実施形態を併せたＧｍmax 法により求められた電気的ゲート長Ｌgateと、従来法であるＳ＆Ｒ法により求められた電気的ゲート長Ｌgateとの比較を示す図である。
【図６】測長ＳＥＭゲート長Ｌgsem，電気的ゲート長Ｌgateをそれぞれ横軸にとった場合の、Ｎチャネル型ＭＩＳトランジスタのＶthロールオフのデータを示す図である。
【図７】測長ＳＥＭゲート長Ｌgsem，電気的ゲート長Ｌgateをそれぞれ横軸にとった場合の、Ｐチャネル型ＭＩＳトランジスタのＶthロールオフのデータを示す図である。
【図８】フィンガー長が非対称な場合のＭＩＳトランジスタのレイアウトを模式的に示す平面図である。
【図９】活性領域の平面形状が矩形でない場合のＭＩＳトランジスタのレイアウトを模式的に示す平面図である。
【図１０】ドレインの寄生抵抗Ｒdおよびソースの寄生抵抗Ｒsを考慮したＭＩＳトランジスタの等価回路図である。
【図１１】（ａ），（ｂ）は、ゲートの形状は同一で活性領域の形状が異なり、かつ、ソースとドレインの平面形状がゲートに関して対称であるレイアウトを有する２つのトランジスタの例を模式的に示す平面図である。
【図１２】（ａ），（ｂ）は、ゲートの形状は同一で、活性領域の形状が異なり、かつ、ゲートに関して非対称であるレイアウトを有するトランジスタの例を模式的に示す平面図である。
【図１３】ＭＩＳトランジスタのゲート電極に関する寸法の定義を説明するための図である。
【図１４】ドレインおよびソースの寄生抵抗を考慮したＭＩＳトランジスタの等価回路を示す図である。
【図１５】全抵抗のゲート長依存性を示す図である。
【図１６】（ａ）〜（ｃ）は、それぞれ順に、ターゲットデバイスのレイアウトを示す平面図，基準デバイスのレイアウトを示す平面図、及び複雑な形状を有する標準セルのレイアウトを示す平面図である。
【符号の説明】
【００６４】
Ｌ  ゲート長
Ｗ  ゲート幅
ａ  フィンガー長
Ｇ  相互コンダクタンス
Ｉd  電流
μ  キャリア移動度
Ｖd  ドレイン電圧
Ｖg  ゲートバイアス
Ｖth  しきい値電圧
Ｒ  寄生抵抗
【図１】
2005229069.tif 000003
【図２】
2005229069.tif 000004
【図３】
2005229069.tif 000005
【図４】
2005229069.tif 000006
【図５】
2005229069.tif 000007
【図６】
2005229069.tif 000008
【図７】
2005229069.tif 000009
【図８】
2005229069.tif 000010
【図９】
2005229069.tif 000011
【図１０】
2005229069.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
2005229069.tif 000016
【図１５】
2005229069.tif 000017
【図１６】
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