(57)【要約】【課題】占有面積を小さくすることができるとともに、デジタルデータを精度良くアナログ信号に変換することができる電気光学装置及び電子機器を提供することにある。また、その生産コストを高くすることなく多階調の画像を表示することができる電気光学装置及び電子機器を提供する。【解決手段】第１のデータ線駆動回路１４をガラス基板Ｇ上に、また第２のデータ線駆動回路１５をフレキシブルプリント配線基板ＦＣ上に備えた。そして、第１のデータ線駆動回路１４の単一ラインドライバ１４ａが前記画像デジタルデータＤの第１のデジタルデータＧＤ１をアナログ電圧信号に変換し、第２のデータ線駆動回路１５の単一ラインドライバ１５ａが画像デジタルデータＤの第２のデジタルデータＧＤ２をアナログ電圧信号に変換するようにした。そして、変換された各アナログ電圧信号を合成した後、各接続ポートＰを介して対応するデータ線Ｘ１〜Ｘｍに供給するようにした。【選択図】      図２
2005070075.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差部に対応した位置にそれぞれ配設された画素とを備えるとともに、前記各データ線にビデオデジタルデータに応じたアナログ値であるビデオアナログ信号を供給するデータ信号供給回路部を備え、前記各画素に前記ビデオアナログ信号を供給する電気光学装置において、
前記データ信号供給回路部は、
前記ビデオデジタルデータのビット列の一部をアナログ信号に変換する第１の変換部と、
前記ビデオデジタルデータのうち残りのビデオデジタルデータのビット列をアナログ信号に変換する第２の変換部とを備え、
前記第１の変換部は前記画素が形成される基板上に形成され、
前記第２の変換部はＩＣチップで構成したことを特徴とする電気光学装置。
【請求項２】
請求項１に記載の電気光学装置において、
さらに、シフトレジスタを備え、
前記データ信号供給回路部は、前記シフトレジスタから出力される選択パルス信号に応じて前記複数のデータ線の各々を順次選択するようにしたことを特徴とする電気光学装置。
【請求項３】
請求項１に記載の電気光学装置において、
さらに、デマルチプレクサ回路を備え、
前記データ信号は、前記デマルチプレクサ回路を介して対応するデータ線に出力されるようにしたことを特徴とする電気光学装置。
【請求項４】
請求項１に記載の電気光学装置において、
前記第１の変換部と前記第２の変換部とで構成されるデジタル・アナログ変換回路は、前記複数のデータ線の各々に対応して設けられていることを特徴とする電気光学装置。
【請求項５】
請求項１乃至４のいずれか一つに記載の電気光学装置において、
さらに、スイッチ回路を備え、
前記データ線にデータ信号を供給する前に、前記スイッチ回路は前記複数のデータ線のうち所定のデータ線を選択して、その所定のデータ線に所定の大きさの電圧を供給するようにしたことを特徴とする電気光学装置。
【請求項６】
請求項１乃至５のいずれか一つに記載の電気光学装置において、
前記デジタル・アナログ変換回路は、複数の容量素子で構成された容量分割型デジタル・アナログ変換回路であって、
前記容量素子は、前記第１の変換部と前記第２の変換部の少なくとも一方において単結晶の半導体材料を酸化することで得られた誘電膜を用いて構成されたＭＯＳキャパシタであることを特徴とする電気光学装置。
【請求項７】
請求項１乃至５のいずれか一つに記載の電気光学装置において、
前記デジタル・アナログ変換回路は、複数の容量素子で構成された容量分割型デジタル・アナログ変換回路であって、
前記容量素子は、前記第１の変換部と前記第２の変換部の両方において単結晶の半導体材料を酸化することで得られた誘電膜を用いて構成されたＭＯＳキャパシタであることを特徴とする電気光学装置。
【請求項８】
請求項１乃至５のいずれか一つに記載の電気光学装置において、
前記デジタル・アナログ変換回路は、複数の容量素子で構成された容量分割型デジタル・アナログ変換回路であって、
前記容量素子の誘電膜の膜厚は、前記第１の変換部と前記第２の変換部とでは異なるようにしたことを特徴とする電気光学装置。
【請求項９】
請求項１乃至５のいずれか一つに記載の電気光学装置において、
前記デジタル・アナログ変換回路は、複数の容量素子で構成された容量分割型デジタル・アナログ変換回路であって、
前記容量素子の誘電膜の誘電率は、前記第１の変換部と前記第２の変換部とでは異なるようにしたことを特徴とする電気光学装置。
【請求項１０】
請求項１乃至５のいずれか一つに記載の電気光学装置において、
前記デジタル・アナログ変換回路は、複数の抵抗素子で構成された抵抗分割合型デジタル・アナログ変換回路であって、
前記抵抗素子は、前記第１の変換部と前記第２の変換部とではシート抵抗が異なるようにしたことを特徴とする電気光学装置。
【請求項１１】
請求項１乃至５のいずれか一つに記載の電気光学装置において、
前記デジタル・アナログ変換回路の前記第１の変換部と前記第２の変換部とに供給する電源電位を異なるようにしたことを特徴とする電気光学装置。
【請求項１２】
請求項１乃至１１のいずれか一つに記載の電気光学装置において、
前記第１の変換部に供給される前記ビデオデジタルデータは同ビデオデジタルデータのビット列のうちの下位ビットであり、
前記第２の変換部に供給される前記ビデオデジタルデータは同ビデオデジタルデータのビット列のうちの上位ビットであることを特徴とする電気光学装置。
【請求項１３】
請求項１乃至１２のいずれか一つに記載の電気光学装置を備えた電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気光学装置及び電子機器に関するものである
【０００２】
【従来の技術】
近年、小型化、軽量化等の観点から、液晶素子、有機ＥＬ素子、電気泳動素子、電子放出素子といった電気光学素子を備えたフラットパネルディスプレイ（ＦＰＤ）が注目されている。フラットパネルディスプレイ（ＦＰＤ）の表示ディスプレイの駆動方式の一つにアクティブマトリクス駆動方式がある。
【０００３】
アクティブマトリクス駆動方式のフラットパネルディスプレイには、ガラス基板上にマトリクス状に配置された各画素とデータ線を介して電気的に接続され、同画素にその階調を制御するためのデータ信号を供給するデータ信号供給回路部としてのデータ線駆動回路が備えられている。このデータ線駆動回路は、デジタル信号である画像デジタルデータをアナログ信号であるデータ信号に変換するデジタル・アナログ変換回路を備えている。
【０００４】
この種のフラットパネルディスプレイにおいては、前記画像デジタルデータのビット数を増やして多階調化による高品位の画像を実現するようにしたものがある。しかしながら、画像デジタルデータのビット数が増加するのに伴って、前記デジタル・アナログ変換回路の占有面積が大きくなってしまう。
【０００５】
データ線駆動回路はＩＣチップで形成される場合が多いが、そのＩＣチップの価格はその占有面積（チップサイズ）に応じて高くなる。従って、多階調化に伴ってデータ線駆動回路を構成するＩＣチップの価格が高くなるので、その分、フラットパネルディスプレイの生産コストも高くなってしまう。
【０００６】
また、データ線駆動回路をガラス基板上に形成する場合、前記デジタル・アナログ変換回路の占有面積が大きくフラットパネルディスプレイ基板は大型化してしまう。その結果、生産コストが高くなると同時に、ガラス基板面積に対する非表示領域が増えて特に小型のフラットパネルディスプレイを実現するには問題となる。
【０００７】
そこで、占有面積が大きくなるのを抑制するためにデータ線駆動回路の各デジタル・アナログ変換回路を容量素子で構成した、所謂、容量分割型のデジタル・アナログ変換回路を用いたものが知られている（例えば、特許文献１）。
【０００８】
また、データ線駆動回路を２個に分割するとともに、前記画像デジタルデータも２つのデジタルデータに分割し、その分割した各ビットデータを対応する前記データ線駆動回路にそれぞれ供給するようにしたものが知られている（例えば、特許文献２）。
【０００９】
【特許文献１】
特開２００２−３６８１１１号公報
【特許文献２】
特開２００２−１０８２９６号公報
【００１０】
【発明が解決しようとする課題】
上記特許文献１では、容量素子を対応するデータ線と接続する出力電極の上下に形成して寄生容量などのばらつき低減を図っているが、特にガラス基板上に形成する場合において、前記容量素子は、その作製プロセスによって特性にバラツキが発生してしまう。そのバラツキは特に多階調化で顕著になり、この結果、画像デジタルデータをデータ信号に精度良く変換することが困難になってしまう。
【００１１】
一方、上記特許文献２では、分割した２つのデータ線駆動回路のうち、一方のデータ線駆動回路をスイッチトキャパシタを用いて構成されている。この結果、画像デジタルデータをデータ信号に精度良く変換することが困難になってしまう。
【００１２】
本発明は上記問題点を解消するためになされたものであって、その目的は、ビット数が増加してもその占有面積が大きくなるのを抑制することができるとともに、デジタルデータを精度良くアナログ信号に変換することができる電気光学装置及び電子機器を提供することにある。また、その生産コストを高くすることなく高品位の画像を表示することができる電気光学装置及び電子機器を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記各走査線と前記各データ線との交差部に対応した位置にそれぞれ配設された画素とを備えるとともに、前記各データ線にビデオデジタルデータに応じたアナログ値であるビデオアナログ信号を供給するデータ信号供給回路部を備え、前記各画素に前記ビデオアナログ信号を供給する電気光学装置において、前記データ信号供給回路部は、前記ビデオデジタルデータのビット列の一部をアナログ信号に変換する第１の変換部と、前記ビデオデジタルデータのうち残りのビデオデジタルデータのビット列をアナログ信号に変換する第２の変換部とを備え、前記第１の変換部は前記画素が形成される基板上に形成され、前記第２の変換部はＩＣチップで構成した。
【００１４】
これによれば、データ信号供給回路を一つの素子、例えば、ＩＣチップで構成するのではなく、第１の変換部と第２の変換部とに分割して構成した。そして、第１の変換部を基板上に備え、第２の変換部を例えば前記基板に接続されるフレキシブルプリント配線基板上に備える。そして、前記第１の変換部と第２の変換部とでそれぞれ変換されたデータ信号を合成した後、対応するデータ線に供給する。
【００１５】
このようにすることで、基板上に備えるデータ信号供給回路の占有面積を大きくすることなく、ビット数が大きいビデオデジタルデータ、つまり、多階調なデジタルデータに応じて制御される高品位の画像の電気光学装置を提供することができる。また、このことから、小型でかつ多階調で高品位の電気光学装置を実現することができる。
【００１６】
また、データ信号供給回路を一つの素子、例えば、ＩＣチップで構成するのではなく、２つのデータ信号供給回路に分割して構成したので、１つの大きなチップサイズのデータ信号供給回路を用いた場合と比較してその生産コストを下げることができる。従って、上記効果に加えて低コストな電気光学装置を提供することができる。
【００１７】
この電気光学装置において、さらに、シフトレジスタ回路を備え、前記データ信号供給回路は、前記シフトレジスタ回路から出力される選択パルス信号に応じて前記複数のデータ線の各々を順次選択するようにしてもよい。
【００１８】
これによれば、ビデオデジタルデータを対応する画素に、所謂、点順次もしくはブロック順次で供給することができる。従って、データ信号供給回路からのデータ信号を出力するための信号線の本数をデータ線の本数より少なくすることができる。
【００１９】
この電気光学装置において、さらに、デマルチプレクサ回路を備え、前記データ信号は前記デマルチプレクサ回路を介して出力されるようにしてもよい。
これによれば、データ信号を出力するための信号線の本数が比較的少ないデータ信号供給回路で上記電気光学装置を駆動できると同時に、一つの信号線に信号を供給する時間が長く取れるため、たとえば、駆動能力の低いトランジスタで構成したとしても、高い周波数で電気光学装置を駆動させることができ、フリッカーなどの表示品位の劣化を抑制できる。
【００２０】
この電気光学装置において、前記第１の変換部と前記第２の変換部とで構成されるデジタル・アナログ変換回路は前記複数のデータ線の各々に対応して設けられていてもよい。
【００２１】
これによれば、デジタル・アナログ変換部が複数のデータ線の各々に対応して設けられた電気光学装置において、その基板上に備えるデータ信号供給回路の占有面積が大きくすることなく、高品位の画像を表示させることができる。
【００２２】
この電気光学装置において、さらに、スイッチ回路を備え、前記データ線にデータ信号を供給する前に、前記スイッチ回路は前記複数のデータ線のうち所定のデータ線を選択して、その所定のデータ線に所定の大きさの電圧を供給するようにしてもよい。
【００２３】
これによれば、所定のデータ線に所定の大きさの電圧を供給した後、そのデータ線にデータ信号を供給する、所謂、プリチャージ駆動方式を使用した電気光学装置においても、その基板上に備えるデータ信号供給回路の占有面積が大きくすることなく、高品位の画像を表示させることができる。また、デジタル・アナログ変換回路のリセット信号を効率的に供給することができる。
【００２４】
この電気光学装置において、前記デジタル・アナログ変換回路は、複数の容量素子で構成された容量分割型デジタル・アナログ変換回路であって、前記容量素子は、単結晶の半導体材料を酸化することで得られた誘電膜を用いて構成されたＭＯＳキャパシタであってもよい。
【００２５】
これによれば、容量素子の誘電膜を、例えば、単結晶シリコン（Ｓｉ）を酸化させることで形成された二酸化珪素（ＳｉＯ２）で構成することにより、ＣＶＤなどで堆積した誘電膜に比べて低リークで低ばらつきの誘電膜が得られる。その結果、高品位でかつ高精度の容量分割型デジタル・アナログ変換回路を形成することができる。また、容量素子をスタックキャパシタにすることで容量素子の占有面積を小さくすることができる。従って、容量素子をスタックキャパシタにすることで第１の変換部及び第２の変換部の占有面積を小さくすることができる。
【００２６】
この電気光学装置において、前記デジタル・アナログ変換回路は、複数の容量素子で構成された容量分割型デジタル・アナログ変換回路であって、前記容量素子の誘電膜の膜厚や誘電率は、前記第１の変換部と前記第２の変換部とでは異なっていてもよい。
【００２７】
これによれば、第１の変換部と第２の変換部の各々で各容量素子の誘電膜を膜厚や誘電率を最適化することで、同第１の変換部及び第２の変換部の占有面積を更に小さくすることができる。
【００２８】
この電気光学装置において、前記デジタル・アナログ変換回路は、複数の抵抗素子で構成された抵抗分割合型デジタル・アナログ変換回路であって、前記抵抗素子のシート抵抗は、前記第１の変換部と前記第２の変換部とでは異なっていてもよい。
【００２９】
これによれば、第１の変換部と第２の変換部の各々で各抵抗素子のシート抵抗を最適化することで、同第１の変換部及び第２の変換部の占有面積を更に小さくすることができる。
【００３０】
この電気光学装置において、前記デジタル・アナログ変換回路の前記第１の変換部と前記第２の変換部とに供給する電源電位は異なっていてもよい。
これによれば、第１の変換部と第２の変換部の各々で電源電位を最適化することで、同第１の変換部及び第２の変換部の占有面積を更に小さくすることができる。
【００３１】
この電気光学装置において、前記第１の変換部に供給される前記ビデオデジタルデータは同ビデオデジタルデータのビット列のうちの下位ビットであり、前記第２の変換部に供給される前記ビデオデジタルデータは同ビデオデジタルデータのビット列のうちの上位ビットであってもよい。
【００３２】
これによれば、第２の変換部の占有面積より大きい第１の変換部を基板上に備えることで、ガラス基板の面積を有効に利用することができる。また、第１の変換部を基板上に備えることで、第１の変換部の各デジタル・アナログ変換回路と対応する画素とを接続する信号線が短くすることができる。従って、第１の変換部に乗るノイズを抑制することができる。
【００３３】
本発明の電子機器は、上記記載の電気光学装置を備えた。
これによれば、小型化であって且つ低コストで、多階調なデジタルデータに応じて制御される高品位の画像表示が可能な電気光学装置を備えた電子機器を提供することができる。
【００３４】
【発明の実施の形態】
以下、本発明を液晶フラットディスプレイ（以下、液晶ディスプレイという）に適用した各実施形態を図面に従って説明する。
（第１実施形態）
本発明を具体化した第１実施形態を図１〜図５に従って説明する。図１は、液晶ディスプレイの電気的構成を説明するためのブロック図である。図２は、液晶ディスプレイの電気的構成を示す回路図である。図３は、画素の等価回路図である。図４は、単一ラインドライバの電気的構成図である。図５は、第１のデータ線駆動回路及び第２のデータ線駆動回路の動作を説明するための図である。
【００３５】
図１に示すように、液晶ディスプレイ１０は、制御回路１１、表示パネル部１２、走査線駆動回路１３、第１のデータ線駆動回路１４及び第２のデータ線駆動回路１５を備えている。液晶ディスプレイ１０の制御回路１１、走査線駆動回路１３及び第１のデータ線駆動回路１４は、それぞれが独立した電子部品によって構成されていてもよい。例えば、制御回路１１、走査線駆動回路１３及び第１のデータ線駆動回路１４が、各々１チップの半導体集積回路装置によって構成されていてもよい。また、制御回路１１、走査線駆動回路１３及び第１のデータ線駆動回路１４の全部若しくは一部がプログラマブルなＩＣチップで構成され、その機能がＩＣチップに書き込まれたプログラムによりソフトウェア的に実現されてもよい。
【００３６】
また、図１に示すように、表示パネル部１２、走査線駆動回路１３及び第１のデータ線駆動回路１４はそれぞれガラス基板Ｇ上に備えられている。また、制御回路１１、第２のデータ線駆動回路１５は、本実施形態においては、ポリイミドフィルム等で構成されたフレキシブルプリント配線基板ＦＣ上に形成されている。フレキシブルプリント配線基板ＦＣは、その上端側が前記ガラス基板Ｇの図中下端側に接着されるとともに、そのフレキシブルプリント配線基板ＦＣ上に形成された前記制御回路１１が前記ガラス基板Ｇ上に形成された走査線駆動回路１３及び第１のデータ線駆動回路１４と電気的に接続されている。
【００３７】
制御回路１１は、図示しない外部装置から供給されるクロックパルスＣＰ及び画像デジタルデータＤを入力する。本実施形態においては、画像デジタルデータＤは１０ビットのデジタル信号である。制御回路１１は、クロックパルスＣＰに基づいて水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣを作成する。また、制御回路１１は、その作成した垂直同期信号ＶＳＹＮＣを走査線駆動回路１３に出力するとともに、前記水平同期信号ＨＳＹＮＣを第１及び第２のデータ線駆動回路１４，１５のそれぞれに出力する。
【００３８】
さらに、制御回路１１は入力された画像デジタルデータＤのビット列をデータ線駆動回路の数に対応した組に分割する。本実施形態の液晶ディスプレイ１０においては、データ線駆動回路は第１のデータ線駆動回路１４と第２のデータ線駆動回路１５とで構成されている。従って、本実施形態の制御回路１１は、前記画像デジタルデータＤを第１のデジタルデータＧＤ１と第２のデジタルデータＧＤ２の２組のデジタルデータに分割する。そして、制御回路１１は、その分割した第１のデジタルデータＧＤ１及び第２のデジタルデータＧＤ２のうち、第１のデジタルデータＧＤ１を第１のデータ線駆動回路１４へ、残りの第２のデジタルデータＧＤ２を第２のデータ線駆動回路１５へ出力する。
【００３９】
詳しくは、本実施形態の制御回路１１は、図５に示すように、入力された１０ビットの画像デジタルデータＤのビット列の各デジタルデータＡ１，Ａ２，…，  Ａ１０のうち下位５ビットのデジタルデータＡ１，Ａ２，…，Ａ５を第１のデジタルデータＧＤ１とする。また、本実施形態の制御回路１１は、図５に示すように、入力された１０ビットの画像デジタルデータＤのビット列のデジタルデータＡ１，Ａ２，…，  Ａ１０のうち、残りのビット列である上位５ビットのデジタルデータＡ６，Ａ７，…，Ａ１０を第２のデジタルデータＧＤ２とする。そして、前記制御回路１１は、前記下位５ビットのデジタルデータＡ１，Ａ２，…，Ａ５を第１のデータ線駆動回路１４へ、上位５ビットのデジタルデータＡ６，Ａ７，…，Ａ１０を第２のデータ線駆動回路１５へ出力するようになっている。
【００４０】
表示パネル部１２は、図２に示すように、行方向に沿って延設されるｎ本の走査線Ｙ１，Ｙ２，…，Ｙｎ（ｎは自然数）を備えている。また、表示パネル部１２は、列方向に沿って延設されるｍ本のデータ線Ｘ１，Ｘ２，…，Ｘｍ（ｍは自然数）を備えている。そして、各走査線Ｙ１〜Ｙｎと各データ線Ｘ１〜Ｘｍとの交差部に対応した各位置には画素２０が配設されている。さらに、表示パネル部１２は、その各データ線Ｘ１〜Ｘｍの図中下端側に接続ポートＰを備えている。
【００４１】
そして、各画素２０は、対応する走査線Ｙ１〜Ｙｎを介して走査線駆動回路１３に接続されている。また、各画素２０は、対応するデータ線Ｘ１〜Ｘｍを介して前記接続ポートＰに接続されている。
【００４２】
図３は、走査線Ｙ１〜Ｙｎのうちの第１の走査線Ｙ１と、データ線Ｘ１〜Ｘｍのうちの第１のデータ線Ｘ１との交差部に対応する位置に配設された画素２０の等価回路図である。画素２０は、本実施形態においては、図３に示すように、画素トランジスタＱｓｗと、該画素トランジスタＱｓｗに直列に接続された液晶素子２１と、この液晶素子２１に並列に接続され同液晶素子２１のリークを低減するための補助容量素子２２とを備えている。尚、この画素２０の電気的構成は他の走査線とデータ線との交差部に対応する位置に配設された画素と同じである。
従って、説明の便宜上、第１の走査線Ｙ１と第１のデータ線Ｘ１との交差部に対応する位置に配設された画素についてのみ以下に説明し、他の走査線とデータ線との交差部に対応する位置に配設された画素についてはその説明を省略する。
【００４３】
画素トランジスタＱｓｗはスイッチング素子として機能するトランジスタである。この画素トランジスタＱｓｗは、本実施形態においてはＴＦＴ（薄膜トランジスタ）で構成されている。また、画素トランジスタＱｓｗはその導電型がＮ型である。
【００４４】
画素トランジスタＱｓｗは、そのゲートが第１の走査線Ｙ１に接続されている。画素トランジスタＱｓｗのドレインは第１のデータ線Ｘ１に接続されている。
画素トランジスタＱｓｗのソースは、液晶素子２１の画素電極Ｅ１及び補助容量素子２２の第１端子Ｐ１に接続されている。
【００４５】
液晶素子２１は、その画素電極Ｅ１に対向する位置に対向電極Ｅ２が形成されている。この対向電極Ｅ２は、前記補助容量素子２２の第１端子Ｐ１に対向する位置に形成される第２端子Ｐ２に電気的に接続されている。尚、前記対向電極Ｅ２は、他の画素２０を構成する液晶素子の対向電極に共通して接続されている。
【００４６】
走査線駆動回路１３は、走査信号ＳＣ１，ＳＣ２，…，ＳＣｎを作成する。各走査信号ＳＣ１，ＳＣ２，…，ＳＣｎはＬレベル及びＨレベルを有する電圧信号である。また、走査線駆動回路１３は前記垂直同期信号ＶＳＹＮＣに従って、Ｈレベルの走査信号を出力することで走査線Ｙ１，Ｙ２，…，ＹｎをＹ１→Ｙ２→Ｙ３…→Ｙｎ→Ｙ１の順に選択駆動する。
【００４７】
第１のデータ線駆動回路１４は、前記したように、ガラス基板Ｇ上に形成されている。第１のデータ線駆動回路１４は図２に示すように、ｍ個の単一ラインドライバ１４ａ，１４ｂ，…，１４ｍを備えている。この第１〜第ｍの単一ラインドライバ１４ａ〜１４ｍは、それぞれ対応する第１〜第ｍの信号線Ｓ１，Ｓ２，…，Ｓｍを介して前記表示パネル部１２の前記接続ポートＰに電気的に接続されている。つまり、第１の単一ラインドライバ１４ａは第１の信号線Ｓ１を介して第１のデータ線Ｘ１に、第２の単一ラインドライバ１４ｂは第２の信号線Ｓ２を介して第２のデータ線Ｘ２に、…、第ｍの単一ラインドライバ１４ｍは第ｍの信号線Ｓｍを介して第ｍのデータ線Ｘｍに電気的に接続されている。第１のデータ線駆動回路１４は、本実施形態においては、デジタル電圧信号をアナログ値であるアナログ電圧信号に変換する、所謂、容量分割型のデジタル・アナログ変換回路である。
【００４８】
そして、単一ラインドライバ１４ａ〜１４ｍは、それぞれ、前記制御回路１１から出力される１０ビットの画像デジタルデータＤのうち下位５ビットのデジタルデータＡ１，Ａ２，…，Ａ５である前記第１のデジタルデータＧＤ１を入力する。また、単一ラインドライバ１４ａ〜１４ｍは、それぞれ、その入力された第１のデジタルデータＧＤ１の大きさに対応したレベルのアナログ電圧信号である第１のデータ信号Ｖｆ１，Ｖｆ２，…，Ｖｆｍを作成する。そして、単一ラインドライバ１４ａ〜１４ｍは、前記制御回路１１から出力された水平同期信号ＨＳＹＮＣのタイミングで前記データ信号Ｖｆ１〜Ｖｆｍをそれぞれ対応する第１〜第ｍの信号線Ｓ１〜Ｓｍに出力する。
【００４９】
第２のデータ線駆動回路１５は、図１の鎖線で示したように、本実施形態においては、前記制御回路１１とで１個の独立したＩＣチップで構成され、前記したように、フレキシブルプリント配線基板ＦＣ上に形成されている。第２のデータ線駆動回路１５は、ｍ個の単一ラインドライバ１５ａ，１５ｂ，…，１５ｍを備えている。この第１〜第ｍの単一ラインドライバ１５ａ〜１５ｍは、それぞれ対応する第１〜第ｍの信号線Ｋ１，Ｋ２，…，Ｋｍを介して対応する前記第１〜第ｍの信号線Ｓ１，Ｓ２，…，ＳｍにノードＱを介して接続されている。つまり、第１の単一ラインドライバ１５ａは第１の信号線Ｋ１を介して第１のデータ線Ｘ１に、第２の単一ラインドライバ１５ｂは第２の信号線Ｋ２を介して第２のデータ線Ｘ２に、…、第ｍの単一ラインドライバ１５ｍは第ｍの信号線Ｋｍを介して第ｍのデータ線Ｘｍに電気的に接続されている。第２のデータ線駆動回路１５は、前記第１のデータ線駆動回路１６と同様に、デジタル電圧信号をアナログ値であるアナログ電圧信号に変換する、所謂、容量分割型のデジタル・アナログ変換回路である。
【００５０】
そして、単一ラインドライバ１５ａ〜１５ｍは、それぞれ、前記制御回路１１から出力される１０ビットの画像デジタルデータＤのうちの上位５ビットのデジタルデータＡ６，Ａ７，…，Ａ１０である前記第２のデジタルデータＧＤ２を入力する。また、単一ラインドライバ１５ａ〜１５ｍは、それぞれ、その入力された第２のデジタルデータＧＤ２の大きさに対応したレベルのアナログ電圧信号である第２のデータ信号Ｖｓ１，Ｖｓ２，…，Ｖｓｍを作成する。そして、単一ラインドライバ１５ａ〜１５ｍは、前記制御回路１１から出力された水平同期信号ＨＳＹＮＣのタイミングで前記データ信号Ｖｓ１〜Ｖｓｍをそれぞれ対応する第１〜第ｍの信号線Ｋ１〜Ｋｍに出力する。尚、第１のデータ線駆動回路１４と第２のデータ線駆動回路１５とで特許請求の範囲に記載されたデータ信号供給回路部が構成される。
【００５１】
そして、第１のデータ線駆動回路１４の各単一ラインドライバ１４ａ〜１４ｍが水平同期信号ＨＳＹＮＣのタイミングで第１のデータ信号Ｖｆ１〜Ｖｆｍを出力するとともに、第２のデータ線駆動回路の各単一ラインドライバ１５ａ〜１５ｍが同水平同期信号ＨＳＹＮＣのタイミングで第２のデータ信号Ｖｓ１〜Ｖｓｍを出力する。この結果、前記各ノードＱにて、前記第１のデータ信号Ｖｆ１〜Ｖｆｍと第２のデータ信号Ｖｓ１〜Ｖｓｍとが合成される。そして、その合成されたデータ信号がデータ信号ＶＤ１，ＶＤ２，…，ＶＤｍとして対応する接続ポートＰに供給される。つまり、第１のデータ線Ｘ１に供給されるデータ信号ＶＤ１は第１のデータ信号Ｖｆ１と第２のデータ信号Ｖｓ１との合成されたデータ信号である。同様に、第２のデータ線Ｘ２に供給されるデータ信号ＶＤ２は第１のデータ信号Ｖｆ２と第２のデータ信号Ｖｓ２との合成されたデータ信号、…、第ｍのデータ線Ｘｍに供給されるデータ信号ＶＤｍは第１のデータ信号Ｖｆｍと第２のデータ信号Ｖｓｍとの合成されたデータ信号である。
【００５２】
従って、各接続ポートＰに供給されるデータ信号ＶＤ１〜ＶＤｍは、それぞれ、制御回路１１から出力される画像デジタルデータＤに対応したアナログ電圧信号となる。
【００５３】
そして、前記走査線駆動回路１３が垂直同期信号ＶＳＹＮＣのタイミングで走査線Ｙ１〜Ｙｎのうちの一本の走査線にＨレベルの走査信号を出力すると、その走査線に接続された一行分の全ての画素２０の各画素トランジスタＱｓｗがオンになる。このとき、前記第１及び第２のデータ線駆動回路１４，１５のそれぞれの単一ラインドライバ１４ａ，１５ａから前記水平同期信号ＨＳＹＮＣのタイミングで対応するデータ線Ｘ１〜Ｘｍにデータ信号ＶＤ１〜ＶＤｍが一斉に出力される。すると、前記画素トランジスタＱｓｗがオンになった前記一行分の全ての画素２０の各保持キャパシタＣｏにデータ信号が供給される。この結果、選択された走査線に接続された各画素２０にデータ信号ＶＤ１〜ＶＤｍが供給され、同画素２０の液晶素子２１及び補助容量素子２２が同データ信号ＶＤ１〜ＶＤｍに応じた電圧レベルに設定される。この結果、画素２０がデータ信号ＶＤ１〜ＶＤｍに応じた階調で光量を調整されることになる。そして、走査線駆動回路１３が、順次、走査信号を出力することで全ての画素２０が選択されると、表示パネル部１２上には１フレーム分の画像が表示される。
【００５４】
次に、このように構成された第１及び第２のデータ線駆動回路１４，１５に設けられた各単一ラインドライバ１４ｍ，１５ｍの詳細を図４に従って説明する。図４は、ｍ番目のデータ線Ｘｍに接続される単一ラインドライバ１４ｍ，１５ｍの電気的構成図である。尚、この単一ラインドライバ１４ａ，１５ａの電気的構成は他のデータ線に接続される全ての単一ラインドライバ１４ａ〜１４ｍ，１５ａ〜１５ｍの各々と同じである。従って、説明の便宜上、ｍ番目のデータ線Ｘｍに接続された単一ラインドライバ１４ｍ，１５ｍについてのみ以下に説明し、他のデータ線に接続される各単一ラインドライバについてはその説明を省略する。
【００５５】
第１のデータ線駆動回路１４に備えられた第ｍの単一ラインドライバ１４ｍは、互いに並列に接続された第１〜第５の容量素子Ｃ１，Ｃ２，…，Ｃ５と、その各容量素子Ｃ１，Ｃ２，…，Ｃ５に直列に接続された第１〜第５のスイッチＳＷ１，ＳＷ２，…，ＳＷ５とを備えている。詳しくは、各第１〜第５の容量素子Ｃ１〜Ｃ５は、その第１電極Ｕ１が互いに接続されるとともにリセットスイッチＳＷＲに接続されている。リセットスイッチＳＷＲは、本実施形態においては、ガラス基板Ｇ上に形成されている。また、リセットスイッチＳＷＲは、本実施形態においては、ＴＦＴで構成されている。リセットスイッチＳＷＲは、第１のデータ信号Ｖｆｍ及び第２のデータ信号Ｖｓｍが出力される度にリセット信号ＳＲに応じてオンされる。すると、各第１〜第１０の容量素子Ｃ１〜Ｃ１０にリセット電圧ＶＲが供給される。この結果、第１のデータ信号Ｖｆｍ及び第２のデータ信号Ｖｓｍが出力される度に第１及び第２のデータ線駆動回路１４，１５はそれぞれリセットされる。
【００５６】
また、前記第１〜第５の容量素子Ｃ１，Ｃ２，…，Ｃ５は、その各静電容量値Ｃｏ１，Ｃｏ２，…，Ｃｏ５、即ち、第１の容量素子Ｃ１の静電容量値Ｃｏ１、第２の容量素子Ｃ２の静電容量値Ｃｏ２、…，第５の容量素子Ｃ５の静電容量値Ｃｏ５が以下の式の関係で表されるように予め設定されている。
【００５７】
Ｃｏ１＝２×Ｃｏ２＝２２×Ｃｏ３＝２３×Ｃｏ４＝２４×Ｃｏ５・・・（１）
また、第１〜第５のスイッチＳＷ１〜ＳＷ５は、それぞれ、前記第１のデジタルデータＧＤ１の各デジタルデータＡ１〜Ａ５に応じて切り替え制御されることで対応する前記第１〜第５の容量素子Ｃ１〜Ｃ５に第１の電圧ＶＡ１または第１の基準電圧ＶＧ１を供給するようになっている。
【００５８】
そして、例えば、第１のスイッチＳＷ１は、前記デジタルデータＡ１〜Ａ５のうちの最下位ビットのデジタルデータＡ１に応じて切り替え制御される。前記最下位ビットのデジタルデータＡ１が「０」のときは、第１のスイッチＳＷ１が切り替えられて前記容量素子Ｃ１に第１の基準電圧ＶＧ１が供給されるようになっている。また、前記最下位ビットのデジタルデータＡ１が「１」のときは、第１のスイッチＳＷ１が切り替えられて前記容量素子Ｃ１に第１の電圧ＶＡ１が供給されて保持されるようになっている。そして、第１の容量素子Ｃ１には前記静電容量値Ｃｏ１に応じた電荷Ｑ１＝Ｃｏ１×ＶＡ１が保持される。他の容量素子Ｃ２〜Ｃ５も、前記と同様にして、前記第１のデジタルデータＧＤ１である下位５ビットのデジタルデータに応じて切り替え制御されることで、第１の電圧ＶＡ１または第１の基準電圧ＶＧ１が供給される。そして、各第１〜第５の容量素子Ｃ１〜Ｃ５にそれぞれ電荷Ｑ１，Ｑ２，…，Ｑ５が保持され、その容量比から前記第１のデータ信号Ｖｆｍは以下の関係になる。
【００５９】
Ｖｆｍ＝（Ｑ１＋Ｑ２＋Ｑ３＋Ｑ４＋Ｑ５）／（Ｃｏ１＋Ｃｏ２＋Ｃｏ３＋Ｃｏ４＋Ｃｏ５）・・・（２）
このようにして第１〜第５の容量素子Ｃ１〜Ｃ５に保持される前記電荷Ｑ１〜Ｑ５によって前記第１のデータ信号Ｖｆｍが作成され、第ｍの信号線Ｓｍに出力される。
【００６０】
一方、第２のデータ線駆動回路１５に備えられた単一ラインドライバ１５ｍは、互いに並列に接続された第６〜第１０の容量素子Ｃ６，Ｃ７，…，Ｃ１０と、その各容量素子Ｃ６，Ｃ７，…，Ｃ１０に直列に接続された第６〜第１０のスイッチＳＷ６，ＳＷ７，…，ＳＷ１０とを備えている。第６〜第１０の容量素子Ｃ６〜Ｃ１０には前記リセットスイッチＳＷＲが接続され、同リセットスイッチＳＷＲがオンになると、リセット電圧ＶＲが同第６〜第１０の容量素子Ｃ６〜Ｃ１０のそれぞれに供給されるようになっている。
【００６１】
ここで、前記第６〜第１０の容量素子Ｃ６，Ｃ７，…，Ｃ１０は、その各静電容量値Ｃｏ６，Ｃｏ７，…，Ｃｏ１０、即ち、第６の容量素子Ｃ６の静電容量値Ｃｏ６、第７の容量素子Ｃ７の静電容量値Ｃｏ７、…、第１０の容量素子Ｃ１０の静電容量値Ｃｏ１０が以下の式の関係で表されるように予め設定されている。
【００６２】
Ｃｏ６＝２×Ｃｏ７＝２２×Ｃｏ８＝２３×Ｃｏ９＝２４×Ｃｏ１０・・・（３）
ここで、第６の容量素子Ｃ６の静電容量値Ｃｏ６は前記第５の容量素子Ｃ５の静電容量値Ｃｏ５の１／２倍になるように設定されている。また、第６〜第１０のスイッチＳＷ６〜ＳＷ１０は、それぞれ、前記第２のデジタルデータＧＤ２の各デジタルデータＡ６〜Ａ１０に応じて切り替え制御されることで、対応する前記第６〜第１０の容量素子Ｃ６〜Ｃ１０に第２の電圧ＶＡ２または第２の基準電圧ＶＧ２を供給するようになっている。
【００６３】
そして、例えば、第６のスイッチＳＷ６は、前記デジタルデータＡ６〜Ａ１０のうちの最下位ビットのデジタルデータＡ６に応じて切り替え制御される。前記最下位ビットのデジタルデータＡ６が「０」のときは、第６のスイッチＳＷ６が切り替えられて前記第６の容量素子Ｃ６に第２の基準電圧ＶＧ２が供給され保持される。また、前記最下位ビットのデジタルデータＡ６が「１」のときは、第６のスイッチＳＷ６が切り替えられて前記第６の容量素子Ｃ６には前記静電容量値Ｃｏ６に応じた電荷Ｑ６が保持される。他の容量素子Ｃ７〜Ｃ１０も、前記と同様にして、前記第２のデジタルデータＧＤ２である上位５ビットのデジタルデータに応じて切り替え制御されることで、第２の電圧ＶＡ２または第２の基準電圧ＶＧ２が供給される。そして、各第６〜第１０の容量素子Ｃ６〜Ｃ１０にそれぞれ電荷Ｑ６，Ｑ７，…，Ｑ１０が保持され、その容量比から前記第２のデータ信号Ｖｓｍは以下の関係になる。
【００６４】
Ｖｓｍ＝（Ｑ６＋Ｑ７＋Ｑ８＋Ｑ９＋Ｑ１０）／（Ｃｏ６＋Ｃｏ７＋Ｃｏ８＋Ｃｏ９＋Ｃｏ１０）・・・（４）
このようにして、第６〜第１０の容量素子Ｃ６〜Ｃ１０に保持される前記電荷Ｑ６〜Ｑ１０によって前記第２のデータ信号Ｖｓｍが作成され、第ｍの信号線Ｋｍに出力される。
【００６５】
そして、第２のデータ信号Ｖｓｍが信号線Ｋｍを介してノードＱにて前記信号線Ｓｍに出力される。この結果、信号線Ｓｍには、前記第１のデータ線駆動回路１４の単一ラインドライバ１４ｍにて作成された第１のデータ信号Ｖｆｍと、第２のデータ線駆動回路１５の単一ラインドライバ１５ｍにて作成された第２のデータ信号Ｖｓｍとが第１〜第５の容量素子Ｃ１〜Ｃ５と第６〜第１０の容量素子Ｃ６〜Ｃ１０との静電容量値の比で再合成されて前記データ信号ＶＤｍが出力される。このデータ信号ＶＤｍが前記接続ポートＰを介して対応するｍ番目のデータ線Ｘｍに供給される。このようにして、画像デジタルデータＤに応じた電圧レベルを有するデータ信号ＶＤｍを、対応するデータ線Ｘｍを介して画素２０に供給することができる。従って、画像デジタルデータＤをデータ信号ＶＤ１〜ＶＤｍに精度良く変換することができる。この結果、多階調な画像デジタルデータＤに応じて高品位の画像を表示することができるディスプレイを提供することができる。
【００６６】
また、上記のようにデータ線駆動回路を１個のＩＣチップで構成するのではなく、第１のデータ線駆動回路１４と第２のデータ線駆動回路１５とに分割して構成した。そして、前記第１のデータ線駆動回路１４をガラス基板Ｇ上に備え、第２のデータ線駆動回路１５をフレキシブルプリント配線基板ＦＣ上に備えた。その結果、分割しない場合に比べてガラス基板Ｇ上に備えるデータ線駆動回路の占有面積を小さくでき、その分、ガラス基板Ｇを小さくすることができる。このことから、液晶ディスプレイ１０を小型化することができる。
【００６７】
また、ガラス基板Ｇ上に備えるデータ線駆動回路１４，１５の占有面積を大きくすることなく、多階調な画像デジタルデータＤに応じて制御される高品位の画像表示ができる液晶ディスプレイを小型化することができる。
【００６８】
また、前記のように、データ線駆動回路を第１のデータ線駆動回路１４と第２のデータ線駆動回路１５とに分割して構成することにより、１つの大きなチップサイズのデータ線駆動回路を用いた場合と比較してその生産コストを下げることができる。従って、前記したように占有面積を大きくすることなく、多階調な画像デジタルデータＤに応じて高品位の画像を表示することができることに加えて、その生産コストを低くすることができる。
【００６９】
さらに、本実施形態においては、容量素子Ｃ１〜Ｃ１０は、その誘電材料及び同容量素子Ｃ１〜Ｃ１０に供給される第１及び第２の電圧ＶＡ１，ＶＡ２は同じ電位を有している。従って、各容量素子Ｃ１〜Ｃ１０は、その占有面積が第１の容量素子Ｃ１、第２の容量素子Ｃ２、…、第１０の容量素子Ｃ１０の順に小さくなる。この結果、第１のデータ線駆動回路１４は、第２のデータ線駆動回路１５よりその占有面積が大きい。そして、本実施形態においては、前記第１のデータ線駆動回路１４をガラス基板Ｇ上に備え、第１のデータ線駆動回路１４をフレキシブルプリント配線基板ＦＣ上に備えた。この結果、ガラス基板Ｇの面積を有効に利用することができる。
【００７０】
また、第１のデータ線駆動回路１４をガラス基板Ｇ上に備えることで、第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｍと対応する画素２０とを接続する信号線Ｓ１〜Ｓｍを短くすることができる。従って、その分、第１のデータ線駆動回路１４に乗るノイズを抑制することができる。
【００７１】
尚、特許請求の範囲に記載のビデオデジタルデータは、例えば、本実施形態においては画像デジタルデータＤに対応している。また、特許請求の範囲に記載の基板は、例えば、本実施形態においてはガラス基板Ｇに対応している。特許請求の範囲に記載の下位ビットは、例えば、本実施形態においては第１のデジタルデータＧＤ１に対応している。特許請求の範囲に記載の上位ビットは、例えば、本実施形態においては第２のデジタルデータＧＤ２に対応している。
【００７２】
また、特許請求の範囲に記載のビデオアナログ信号は、例えば、本実施形態においてはデータ信号ＶＤ１〜ＶＤｍに対応している。特許請求の範囲に記載の電気光学装置は、例えば、本実施形態においては液晶ディスプレイ１０，１０ａ，１０ｂ，１０ｃに対応している。特許請求の範囲に記載の第１の変換部は、例えば、本実施形態においては第１のデータ線駆動回路１４に対応している。特許請求の範囲に記載のデジタル・アナログ変換回路は、例えば、本実施形態においては単一ラインドライバ１４ａ〜１４ｍ、１５ａ〜１５ｍに対応している。特許請求の範囲に記載の第２の変換部は、例えば、本実施形態においては第２のデータ線駆動回路１５に対応している。特許請求の範囲に記載の電源電位は、例えば、本実施形態においては第１の電圧ＶＡ１または第２の電圧ＶＡ２に対応している。
【００７３】
前記実施形態によれば、以下のような特徴を得ることができる。
（１）前記実施形態では、第１のデータ線駆動回路１４をガラス基板Ｇ上に、また第２のデータ線駆動回路１５をフレキシブルプリント配線基板ＦＣ上に備えた。そして、第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｍと対応する第２のデータ線駆動回路１５の単一ラインドライバ１５ａ〜１５ｍとを第１〜第ｍの信号線Ｋ１〜Ｋｍを介して互いに電気的に接続した。そして、第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｍが前記画像デジタルデータＤの第１のデジタルデータＧＤ１をアナログ電圧信号に変換し、第２のデータ線駆動回路１５の単一ラインドライバ１５ａ〜１５ｍが前記画像デジタルデータＤの第２のデジタルデータＧＤ２をアナログ電圧信号に変換するようにした。また、変換された各アナログ電圧信号を合成した後、各接続ポートＰを介して対応するデータ線Ｘ１〜Ｘｍに供給するようにした。
【００７４】
従って、ガラス基板上に備えるデータ線駆動回路の占有面積を大きくすることなく、多階調な画像デジタルデータＤに応じて制御される高品位の画像表示ができるディスプレイを小型化することができる。
【００７５】
（２）前記実施形態では、データ線駆動回路を分割して備えることにより、１つの大きなチップサイズのデータ線駆動回路を用いた場合と比較してその生産コストを下げることができる。従って、前記したように多階調で高品位の画像を提供できるディスプレイを小型化することができることに加えて低コストな液晶ディスプレイを提供することができる。
【００７６】
（３）前記実施形態では、容量素子Ｃ１〜Ｃ１０は、その誘電材料及び同容量素子Ｃ１〜Ｃ１０に供給される第１の電圧ＶＡは同一であるので、静電容量値が大きくなるのに従って同容量素子Ｃ１〜Ｃ１０の占有面積は大きくなる。従って、第１のデータ線駆動回路１４の占有面積は第２のデータ線駆動回路１５の占有面積に比べて大きい。そして、本実施形態においては、前記第１のデータ線駆動回路１４をガラス基板Ｇ上に備え、第１のデータ線駆動回路１４をフレキシブルプリント配線基板ＦＣ上に備えた。この結果、ガラス基板Ｇの面積を有効に利用することができる。
【００７７】
また、第１のデータ線駆動回路１４をガラス基板Ｇ上に備えることで、第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｍと対応する画素２０とを接続する信号線Ｓ１〜Ｓｍを短くすることができる。従って、その分、第１のデータ線駆動回路１４に乗るノイズを抑制することができる。
（第２実施形態）
次に、本発明を具体化した第２実施形態を図６に従って説明する。この第２実施形態の構成では、アナログスイッチ回路３０及びシフトレジスタ３１が設けられていること以外は前記第１実施形態の構成と同じである。
【００７８】
図６は、第２実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。本実施形態の液晶ディスプレイ１０ａは、図６に示すように、表示パネル部１２と第１のデータ線駆動回路１４との間に、アナログスイッチ回路３０が設けられている。
【００７９】
アナログスイッチ回路３０は前記ガラス基板Ｇ上に形成されている。アナログスイッチ回路３０はｍ個のアナログスイッチＴ１，Ｔ２，…，Ｔｍを備えている。各アナログスイッチＴ１，Ｔ２，…，Ｔｍは、表示パネル部１２上に延設されたデータ線Ｘ１〜Ｘｍに対応して備えている。また、このアナログスイッチＴ１〜Ｔｍは、ｎ本の信号線Ｓ１〜Ｓｎ（ｎは自然数）を介して第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｎに電気的に接続されている。ここで、信号線Ｓ１〜Ｓｎの本数「ｎ」の整数倍はデータ線Ｘ１〜Ｘｍの本数「ｍ」に等しい。また、アナログスイッチＴ１〜Ｔｍは、それぞれ、ｎ本の第１〜第ｎの信号線Ｋ１〜Ｋｎを介して第２のデータ線駆動回路１５の単一ラインドライバ１５ａ〜１５ｎに電気的に接続されている。信号線Ｋ１〜Ｋｎの本数の整数倍がデータ線Ｘ１〜Ｘｍの本数と等しい。
【００８０】
シフトレジスタ３１は、制御回路１１及び前記アナログスイッチ回路３０に電気的に接続されている。シフトレジスタ３１は制御回路１１から出力された水平同期信号ＨＳＹＮＣを入力する。そして、その入力された水平同期信号ＨＳＹＮＣに応じた選択パルス信号ＳＰを作成するとともに、その作成された選択パルス信号ＳＰをアナログスイッチ回路３０に出力する。
【００８１】
そして、前記アナログスイッチ回路３０はシフトレジスタ３１にて作成された前記選択パルス信号ＳＰを入力する。各アナログスイッチＴ１〜Ｔｍは、前記選択パルス信号ＳＰに応じて順にオン・オフ制御されるか、隣接する複数のアナログスイッチがグループ毎に順にオン・オフ制御される。
【００８２】
このように構成された液晶ディスプレイ１０ａでは、所定のアナログスイッチＴ１〜Ｔｍがオンになると、その所定のオンになったアナログスイッチを介して第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｎ及び第２のデータ線駆動回路１５の単一ラインドライバ１５ａ〜１５ｎと選択パルス信号ＳＰに応じて選択されたデータ線Ｘ１〜Ｘｍとが電気的に接続される。その結果、第１及び第２のデータ線駆動回路１４，１５にて作成されたデータ信号ＶＤ１〜ＶＤｎがそのオンになったアナログスイッチを介して対応するデータ線に供給される。これを順次繰り返し全ての画素２０にデータ信号ＶＤ１〜ＶＤｎを供給する、所謂、点順次駆動もしくはブロック順次駆動で供給をすることができる。
【００８３】
この結果、本実施の形態では少ない本数のビデオ信号出力で駆動できるため、データ線駆動回路を小型化できる。
（第３実施形態）
次に、本発明を具体化した第３実施形態を図７に従って説明する。この第３実施形態の構成では前記第２実施形態のアナログスイッチ回路３０及びシフトレジスタ３１に替わってデマルチプレクサ回路３２が備えられている。そして、デマルチプレクサ回路３２以外の構成は、前記第２実施形態と同じであるので、その詳細な説明は省略する。
【００８４】
図７は、第３実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。本実施形態の液晶ディスプレイ１０ｂは、図７に示すように、前記ガラス基板Ｇ上であって表示パネル部１２と第１のデータ線駆動回路１４との間にデマルチプレクサ回路３２が設けられている。
【００８５】
デマルチプレクサ回路３２は、接続ポートＰを介して表示パネル部１２上のデータ線Ｘ１ａ〜Ｘｌｉ（ｌは自然数）に接続されている。また、このデマルチプレクサ回路３２は、信号線Ｓ１〜Ｓｌ，Ｋ１〜Ｋｌを介して第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｌ及び第２のデータ線駆動回路１５の単一ラインドライバ１５ａ〜１５ｌに電気的に接続されている。
【００８６】
前記制御回路１１はデマルチプレクサ回路３２に電気的に接続されている。制御回路１１は水平同期信号ＨＳＹＮＣに応じた選択信号ＳＳを作成するとともに、その作成された選択信号ＳＳをデマルチプレクサ回路３２に出力する。
【００８７】
前記デマルチプレクサ回路３２は、前記選択信号ＳＳを入力する。そして、選択信号ＳＳに応じて前記デマルチプレクサ回路３２が制御される。つまり、各スイッチ３２１ａ〜３２１ｉ，…，３２ｌａ〜３２ｌｉは、選択信号ＳＳのタイミングに応じてオン・オフされる。そして、そのタイミングで前記第１のデータ線駆動回路１４の単一ラインドライバ１４ａ〜１４ｌ及び第２のデータ線駆動回路１５の単一ラインドライバ１５ａ〜１５ｌにて作成されたデータ信号ＶＤ１〜ＶＤｌが対応するデータ線に出力される。このとき、各データ信号ＶＤ１〜ＶＤｌに対応するそれぞれのデータ線の選択の仕方は前記選択信号ＳＳで制御され、選択位置、選択順などは各信号毎に自由に制御できる。従って、本実施形態における液晶ディスプレイ１０ｂはデータ信号ＶＤ１〜ＶＤｌを対応する画素２０に供給することができる。
【００８８】
上記のように、本実施形態の液晶ディスプレイ１０ｂは、第１及び第２のデータ線駆動回路１４，１５から出力されたデータ信号ＶＤ１〜ＶＤｌを選択信号ＳＳのタイミングに応じてそれぞれ対応するデータ線Ｘ１ａ〜Ｘｌｉに出力する。
【００８９】
本実施形態では第１実施形態に比べて各信号線Ｓ１〜Ｓｌ，Ｋ１〜Ｋｌの本数をデータ線Ｘ１ａ〜Ｘｌｉの本数より少なくすることができるため、その分、第１または第２のデータ線駆動回路１４，１５を小型化できる。また、第２実施形態に比べてデータ線Ｘ１ａ〜Ｘｌｉの選択の仕方（選択位置、選択順など）を各信号毎に自由に制御できるため、周期的な表示劣化などを抑制できる。また、データ線駆動回路のビデオ出力数を増やしたり、複数個のデータ線駆動回路を設けることで、データ線Ｘ１ａ〜Ｘｌｉにデータ信号ＶＤ１〜ＶＤｌを供給する時間を長くすることができる。この結果、例えば、駆動能力の低いトランジスタで構成しても、液晶ディスプレイを高い周波数で駆動させることができ、フッリッカーの少ない高品位の画像を提供できる。
（第４実施形態）
次に、本発明を具体化した第４実施形態を図８に従って説明する。この第４実施形態の液晶ディスプレイは、前記第３の実施形態に記載の液晶ディスプレイ１０ｂをプリチャージ駆動させるようにしたものである。従って、表示パネル部１２にスイッチ回路ＳＫ、及び、第３の実施形態の液晶ディスプレイ１０ｂにおける走査線駆動回路１３に替わってバッファ回路３５、Ｓ／Ｒ回路４０を備えたこと以外の構成は、前記第３の実施形態と同じである。従って、スイッチ回路ＳＫ、バッファ回路３５及びＳ／Ｒ回路４０以外の構成は、前記第３実施形態と同じであるので、その詳細な説明は省略する。
【００９０】
図８は、第４実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。本実施形態の液晶ディスプレイ１０ｃは、図８に示すように、表示パネル部１２の図中上端側にスイッチ回路ＳＫが備えられている。スイッチ回路ＳＫは、表示パネル部１２のデータ線Ｘ１ａ〜Ｘｌｉに対応したスイッチＨ１ａ，Ｈ１ｂ，…，Ｈｌｉを備えている。また、スイッチ回路ＳＫは、プリチャージ電圧ＶＰが供給されるようになっている。
【００９１】
表示パネル部１２の図中左端側にはバッファ回路３５が備えられている。バッファ回路３５は走査線Ｙ１〜Ｙｎに接続されている。バッファ回路３５を介して前記表示パネル部１２と対向する位置にはＳ／Ｒ回路４０が備えられている。
【００９２】
Ｓ／Ｒ回路４０は、制御回路１１に電気的に接続されている。また、Ｓ／Ｒ回路４０は、バッファ回路３５を介して走査線Ｙ１〜Ｙｎに接続されている。さらに、Ｓ／Ｒ回路４０は、その内部に、走査線Ｙ１〜Ｙｎに対応した図示しないｎ個のＳＲフリップフロップ回路を備えている。そして、Ｓ／Ｒ回路４０は、その各ＳＲフリップフロップ回路が垂直同期信号ＶＳＹＮＣに応じて走査信号ＳＣ１〜ＳＣｎを出力することで走査線Ｙ１〜ＹｎをＹ１→Ｙ２→…→Ｙｎの順に選択する。そして、前記走査信号ＳＣ１〜ＳＣｎが次段のバッファ回路３５を介して表示パネル部１２上の走査線Ｙ１〜Ｙｎに出力される。
【００９３】
そして、Ｓ／Ｒ回路４０が走査信号ＳＣ１〜ＳＣｎに応じて所定の走査線を選択する毎に前記スイッチ回路ＳＫの対応するスイッチＨ１ａ〜Ｈｌｉがオン制御されることで選択されたデータ線に前記プリチャージ電圧ＶＰが供給される。そして、プリチャージ電圧ＶＰが供給された後、データ線Ｘ１ａ〜Ｘｌｉにデータ信号ＶＤ１〜ＶＤｌが供給される。
【００９４】
このような構成をすることで、本実施形態における液晶ディスプレイ１０ｃをプリチャージ駆動させることができる。プリチャージ駆動によりデータ線Ｘ１ａ〜Ｘｌｉの電位状態をあらかじめ最適化できるため表示品位が向上するとともに第１のデータ線駆動回路１４の第１のデータ信号Ｖｆ１〜Ｖｆｌの負荷状態が均一になる。第２のデータ線駆動回路１５の第２のデータ信号Ｖｓ１〜Ｖｓｌの負荷状態が均一になる。
（第５実施形態）
次に、本発明を具体化した第５実施形態を図９に従って説明する。この第５実施形態の液晶ディスプレイは、第１のデータ線駆動回路１４の各単一ラインドライバ１４ａを構成する容量素子Ｃ１〜Ｃ５の構成以外は、上記実施形態と同じ構成である。従って、容量素子Ｃ１〜Ｃ５の以外の構成は、上記各実施形態と同じであるので、その詳細な説明は省略する。
【００９５】
図９は、第１のデータ線駆動回路１４の各単一ラインドライバ１４ａを構成する容量素子Ｃ１〜Ｃ５の断面図である。図９に示すように、容量素子Ｃ１〜Ｃ５は、ガラス基板Ｇ上に、半導体層５０、絶縁層５１及び導電層５２が積層されることで構成されたＭＯＳキャパシタの構造を有している。
【００９６】
詳述すると、ガラス基板Ｇ上には二酸化珪素（ＳｉＯ２）といった材料で構成された下地絶縁層Ｚが形成されている。そして、この下地絶縁層Ｚ上であってその所定の位置には画素２０の画素トランジスタＱｓｗを構成する半導体層と同じ材料で構成された半導体層５０が接着されている。尚、本実施形態においては、半導体層５０は単結晶の半導体材料である単結晶シリコン（Ｓｉ）で構成されている。そして、この半導体層５０が容量素子Ｃ１〜Ｃ５の前記第２電極Ｕ２に相当し、前記信号線Ｓ１〜Ｓｍに電気的に接続される。
【００９７】
また、本実施形態においては前記半導体層５０の上側表面を熱酸化法、プラズマ酸化法等によって酸化することで二酸化珪素（ＳｉＯ２）である絶縁層５１を形成する。この絶縁層５１が前記容量素子Ｃ１〜Ｃ５の誘電膜に相当する。さらに、前記絶縁層５１上に導電層５２が形成されている。この導電層５２が前記容量素子Ｃ１〜Ｃ５の第１電極Ｕ１に相当し、対応する前記スイッチＳＷ１〜ＳＷ５に接続されている。
【００９８】
このように、容量素子Ｃ１〜Ｃ５の誘電膜を、本実施形態においては、単結晶シリコン（Ｓｉ）を酸化させることで形成した二酸化珪素（ＳｉＯ２）で構成するようにした。従って、低リークで高耐圧の誘電膜が得られ、その結果、高品位でかつ高精度の容量素子Ｃ１〜Ｃ５を形成することができる。
【００９９】
また、本実施形態においては、図９に示すように、容量素子Ｃ１〜Ｃ５はその誘電膜に相当する絶縁層５１が一層であるが、導電層５２上にも絶縁層を積層する構造を成したスタックキャパシタにすることで容量素子Ｃ１〜Ｃ５の占有面積を小さくすることができる。
【０１００】
また、容量素子Ｃ１〜Ｃ５、Ｃ６〜Ｃ１０は別々に形成されるため、誘電膜の誘電率、膜厚、をそれぞれ最適化することが容易である。さらに容量素子Ｃ１〜Ｃ５に供給する第１の電圧ＶＡ１、第１の基準電圧ＶＧ１と容量素子Ｃ６〜Ｃ１０に供給する第２の電圧ＶＡ２、第２の基準電圧ＶＧ２を異ならすことによりより容量素子の占有面積を小さくすることができる。
【０１０１】
さらに、画素２０の画素トランジスタＱｓｗを形成するときに前記容量素子Ｃ１〜Ｃ５を同時に形成することができる。この結果、第１のデータ線駆動回路１４を容易に製造することができる。
（第６実施形態）
次に、第１〜第５実施形態で説明した電気光学装置としての液晶ディスプレイ１０，１０ａ〜１０ｃの電子機器の適用について図１０に従って説明する。液晶ディスプレイ１０，１０ａ〜１０ｃは、モバイル型のパーソナルコンピュータ、携帯電話、デジタルカメラ等種々の電子機器に適用できる。
【０１０２】
図１０は、モバイル型パーソナルコンピュータの構成を示す斜視図を示す。図１０において、パーソナルコンピュータ７０は、キーボード７１を備えた本体部７２と、前記液晶ディスプレイ１０，１０ａ〜１０ｃを用いた表示ユニット７３とを備えている。この場合においても、液晶ディスプレイ１０，１０ａ〜１０ｃを用いた表示ユニット７３は前記第１〜第５実施形態と同様な効果を発揮する。
【０１０３】
尚、発明の実施形態は、上記各実施形態に限定されるものではなく、以下のように実施してもよい。
○上記第１〜第５実施形態では、第２のデータ線駆動回路１５をフレキシブルプリント配線基板ＦＣ上に備えたが、これに限定されるものではない。たとえば、ガラス基板Ｇ及びフレキシブルプリント配線基板ＦＣ以外の位置に備えてもよい。このようにすることで、上記実施形態と同じ効果を奏することができる。
【０１０４】
○上記各実施形態では、電気光学装置として、各画素２０に液晶素子２１を備えた液晶ディスプレイ１０に具体化したが、これに限定されるものではなく、電気泳動素子、電子放出素子といった電気光学素子を備えた電気光学装置ならどのような電気光学装置に適応してもよい。
【０１０５】
○上記各実施形態では、単結晶シリコンで構成された半導体層５０で容量素子Ｃ１〜Ｃ１０の絶縁層５１を構成したが、例えば、ポリシリコンで容量素子Ｃ１〜Ｃ１０の絶縁層５１を構成してもよい。このとき、画素トランジスタＱｓｗの半導体層もポリシリコンで構成するようにする。このようにすることで、上記実施形態と同じ効果を奏することができる。
【０１０６】
○上記各実施形態では、第１のデータ線駆動回路１４および第２のデータ線駆動回路１５を容量素子Ｃ１〜Ｃ１０により形成したが、同様の考え方で抵抗素子を形成した抵抗分割型のデジタル・アナログ変換回路としてもよい。このとき抵抗素子のシート抵抗を各デジタル・アナログ変換回路でそれぞれ最適化することもできる。
【０１０７】
○上記各実施形態では、リセットスイッチＳＷＲをガラス基板Ｇ上に形成したが、リセットスイッチＳＷＲをガラス基板Ｇ以外、例えば、フレキシブルプリント配線基板ＦＣ上に形成してもよい。
【図面の簡単な説明】
【図１】液晶ディスプレイの電気的構成を説明するためのブロック図である。
【図２】第１実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。
【図３】画素の等価回路図である。
【図４】単一ラインドライバの電気的構成図である。
【図５】第１のデータ線駆動回路及び第２のデータ線駆動回路の動作を説明するための図である。
【図６】第２実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。
【図７】第３実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。
【図８】第４実施形態の液晶ディスプレイの電気的構成を説明するための回路図である。
【図９】第１のデータ線駆動回路の各単一ラインドライバを構成する容量素子の断面図である。
【図１０】第６の実施形態を説明するためのモバイル型パーソナルコンピュータの構成を示す斜視図である。
【符号の説明】
Ｃ１〜Ｃ５…容量素子、Ｄ…ビデオデジタルデータとしての画像デジタルデータ、Ｇ…基板としてのガラス基板、ＧＤ１…下位ビットとしての第１のデジタルデータ、ＧＤ２…上位ビットとしての第２のデジタルデータ、ＳＫ…スイッチ回路、ＳＰ…選択パルス信号、ＶＡ１…電源電位としての第１の電圧、ＶＡ２…電源電位としての第２の電圧、ＶＤ１〜ＶＤｍ…ビデオアナログ信号としてのデータ信号、Ｘ１〜Ｘｍ…データ線、Ｙ１〜Ｙｎ…走査線、１０，１０ａ，１０ｂ，１０ｃ…電気光学装置としての液晶ディスプレイ、１４…第１の変換部としての第１のデータ線駆動回路、１４ａ〜１４ｍ、１５ａ〜１５ｍ…デジタル・アナログ変換回路としての単一ラインドライバ、１５…第２の変換部としての第２のデータ線駆動回路、２０…画素、３１・・・シフトレジスタ、３２…デマルチプレクサ回路、５０…半導体層、５１…絶縁層、７０…電子機器としてのモバイル型のパーソナルコンピュータ。
【図１】
2005070075.tif 000003
【図２】
2005070075.tif 000004
【図３】
2005070075.tif 000005
【図４】
2005070075.tif 000006
【図５】
2005070075.tif 000007
【図６】
2005070075.tif 000008
【図７】
2005070075.tif 000009
【図８】
2005070075.tif 000010
【図９】
2005070075.tif 000011
【図１０】
2005070075.tif 000012