(57)【要約】【課題】本発明は、データ入力及びデータ出力の双方について製造ばらつきの影響なく適切なタイミングでの動作を実現するタイミング調整回路を提供することを目的とする。【解決手段】タイミング調整回路は、入力クロック信号と遅延クロック信号との位相比較に応じて位相調整されたクロック信号を生成するＰＬＬ回路３２と、位相調整されたクロック信号を遅延させて遅延クロック信号としてＰＬＬ回路に供給するフィードバック経路と、フィードバック経路上で所定の遅延時間だけ信号を遅延させる第１のタイミング補正回路３９と、外部に出力する出力データを位相調整されたクロック信号に応じた第１のタイミングで提供する出力データ回路３５と、第１のタイミングを所定の遅延時間遅らせて第１のタイミングと異なる第２のタイミングを生成する第２のタイミング補正回路４０と、外部から入力される入力データを第２のタイミングで取り込む入力データ回路３６を含むことを特徴とする。【選択図】図６
2005316879.tif 000002
【特許請求の範囲】
【請求項１】
入力クロック信号と遅延クロック信号との位相比較に応じて位相調整されたクロック信号を生成するＰＬＬ回路と、
該位相調整されたクロック信号を遅延させて該遅延クロック信号として該ＰＬＬ回路に供給するフィードバック経路と、
該フィードバック経路上で所定の遅延時間だけ信号を遅延させる第１のタイミング補正回路と、
外部に出力する出力データを該位相調整されたクロック信号に応じた第１のタイミングで提供する出力データ回路と、
該第１のタイミングを該所定の遅延時間遅らせて該第１のタイミングと異なる第２のタイミングを生成する第２のタイミング補正回路と、
外部から入力される入力データを該第２のタイミングで取り込む入力データ回路
を含むことを特徴とするタイミング調整回路。
【請求項２】
外部クロック信号を第１の遅延時間だけ遅延させて該入力クロック信号として該ＰＬＬ回路に供給するクロック入力回路と、
該出力データ回路から供給される該出力データを第２の遅延時間遅らせて外部に出力するデータ出力用回路
を更に含み、該第１及び該第２のタイミング補正回路の該所定の遅延時間は該第１の遅延時間及び該第２の遅延時間の合計に実質等しいことを特徴とする請求項１記載のタイミング調整回路。
【請求項３】
該第１のタイミング補正回路及び該第２のタイミング補正回路の各々は、該クロック入力回路と同一構成の回路及び該データ出力用回路と同一構成の回路を直列に接続した構成であることを特徴とする請求項２記載のタイミング調整回路。
【請求項４】
該出力データを外部に出力する端子と該入力データを外部から入力する端子とは共通であり、該データ出力用回路はＨＩＧＨインピーダンス状態に設定可能に構成され、該ＨＩＧＨインピーダンス状態の設定は該第１のタイミングで制御されることを特徴とする請求項２記載のタイミング調整回路。
【請求項５】
該第１のタイミング補正回路及び該第２のタイミング補正回路の各々は、長距離配線による遅延時間を更に含めるために該長距離配線を接続するための外部と接続可能な端子を更に含むことを特徴とする請求項１記載のタイミング調整回路。
【請求項６】
該第２のタイミングを生成する経路において信号の位相を略１８０度ずらす位相補償回路を更に含むことを特徴とする請求項１記載のタイミング調整回路。
【請求項７】
該位相補償回路はインバータであることを特徴とする請求項６記載のタイミング調整回路。
【請求項８】
該位相補償回路は、該入力クロック信号の２倍の周波数のクロック信号に同期して動作する２つのフリップフロップを含むことを特徴とする請求項６記載のタイミング調整回路。
【請求項９】
該ＰＬＬ回路は、
該入力クロック信号と該遅延クロック信号との位相差を検出する位相差検出回路と、
該位相差検出回路の出力に応じて制御電圧を発生する制御電圧発生回路と、
該制御電圧に応じた周波数で発振することにより該位相調整されたクロック信号を生成するＶＣＯ
を含むことを特徴とする請求項１記載のタイミング調整回路。
【請求項１０】
該ＰＬＬ回路は、
該入力クロック信号と該遅延クロック信号との位相差を検出する位相差検出回路と、
該位相差検出回路の出力に応じて制御信号を発生する遅延制御回路と、
該制御信号に応じた遅延時間だけ該入力クロック信号を遅延させることにより該位相調整されたクロック信号を生成する可変遅延回路
を含むことを特徴とする請求項１記載のタイミング調整回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にクロック同期式の装置におけるタイミング調整回路に関し、詳しくはデータ入出力インターフェースのクロック同期タイミングを調整するタイミング調整回路に関する。
【背景技術】
【０００２】
図１は、クロック同期式の半導体チップを接続した構成の一例を示す図である。図１に示されるチップ１０乃至１３はクロック信号に同期して動作する。チップ１０からクロック信号に同期して出力されるデータ信号は、チップ１１乃至１３に入力される。この際、クロック信号のタイミングに基づいて、入力のセットアップ時間、ホールド時間、出力の最大遅延等が規定されており、チップ１０乃至１３は、これらの規定を満たすタイミングでデータ信号の入出力動作を実行することが要求される。
【０００３】
半導体装置には製造ばらつきがあり、データ信号を入出力するための入出力セルには、製造ばらつきのための遅延変動が存在する。従来このような遅延変動はそれ程大きな問題とはならなかったが、クロック信号の周波数を高くして半導体装置の動作を高速にしようとすると、入出力セルの遅延変動の問題が顕在化する。即ち、動作周波数が高い条件で入出力セルの遅延変動が存在すると、入力のセットアップ時間、ホールド時間、出力の最大遅延等の要件が満たされない場合が発生し、チップ間のデータ送受信がうまくいかないことがある。またチップ間の経路の長さの違いによる信号のフライトタイムの違いや、１つの出力に複数のチップを接続することによる負荷の増大等の影響もあり、データ送受信を正確に行うことが困難になる。
【０００４】
図２は、クロック同期式の入出力インターフェースタイミングを補正するタイミング調整回路の一例を示す図である。図２のタイミング調整回路２０は、クロック入力回路２１、ＰＬＬ（Phase Locked Loop）回路２２、クロックツリー２３、フィードバックツリー２４、出力用フリップフロップ２５、入力用フリップフロップ２６、データ出力用回路２７、及びデータ入力用回路２８を含む。
【０００５】
クロック入力回路２１は、チップ外部から入力されたクロック信号Ｃｌｏｃｋを受け取り、入力クロック信号ｃｋ０としてＰＬＬ回路２２に供給する。クロック入力回路２１には固有の遅延時間Ａが存在し、ＰＬＬ回路２２に供給される時点で、入力クロック信号ｃｋ０はクロック信号Ｃｌｏｃｋより遅延時間Ａだけ遅延している。ＰＬＬ回路２２は入力クロック信号ｃｋ０の位相を調整し、位相調整されたクロック信号ｃｋｒを出力する。位相調整されたクロック信号ｃｋｒはクロックツリー２３を伝播した後に、出力用フリップフロップ２５及び入力用フリップフロップ２６に同期用クロック信号ｃｋ１として供給される。また位相調整されたクロック信号ｃｋｒは、クロックツリー２３の遅延Ｃと同一の遅延Ｃ’を有するフィードバックツリー２４を介し、遅延クロック信号ｃｋｆとしてＰＬＬ回路２２のもう一方の入力に供給される。ＰＬＬ回路２２は、入力クロック信号ｃｋ０と遅延クロック信号ｃｋｆとの位相が同一となるように位相制御を実行し、位相調整されたクロック信号ｃｋｒを生成する。
【０００６】
出力用フリップフロップ２５は、同期用クロック信号ｃｋ１のエッジタイミングで出力データｄ０を出力する。出力データｄ０は、データ出力用回路２７により、データ出力信号ＤａｔａＯｕｔとしてチップ外部に出力される。データ出力用回路２７には固有の遅延時間Ｂが存在し、データ出力信号ＤａｔａＯｕｔは出力データｄ０から遅延時間Ｂだけ遅れることになる。
【０００７】
データ入力用回路２８は、チップ外部から供給されるデータ入力信号ＤａｔａＩｎを受け取り、入力データｄ１として入力用フリップフロップ２６に供給する。入力用フリップフロップ２６は、同期用クロック信号ｃｋ１のエッジタイミングで入力データｄ１を取り込む。データ入力用回路２８には固有の遅延時間Ａが存在し、入力データｄ１はデータ入力信号ＤａｔａＩｎから遅延時間Ａだけ遅れることになる。ここでデータ入力用回路２８の遅延時間とクロック入力回路２１の遅延時間は同一である。
【０００８】
図３は、図２のタイミング調整回路２０の動作タイミングを示すタイミング図である。図３に示されるように、入力クロック信号ｃｋ０はクロック信号Ｃｌｏｃｋから遅延時間Ａだけ遅延している。位相調整されたクロック信号ｃｋｒは、遅延クロック信号ｃｋｆと入力クロック信号ｃｋ０との位相が同一となるように位相調整されている。遅延クロック信号ｃｋｆに含まれる遅延時間Ｃ’と同期用クロック信号ｃｋ１に含まれる遅延時間Ｃとは同一であるので、同期用クロック信号ｃｋ１の位相は入力クロック信号ｃｋ０の位相に一致している。
【０００９】
この同期用クロック信号ｃｋ１のエッジタイミングで入力データｄ１が取り込まれる。ここでクロック信号Ｃｌｏｃｋからの同期用クロック信号ｃｋ１の遅延とデータ入力信号ＤａｔａＩｎからの入力データｄ１の遅延は、同一の遅延時間Ａである。従ってデータ入力信号ＤａｔａＩｎがクロック信号Ｃｌｏｃｋに同期して供給される場合、遅延時間Ａの長短に関らず、固定のセットアップ時間及びホールド時間を確保することができる。このようにして、図２のタイミング調整回路２０により、製造ばらつきに影響されない固定のタイミングでのデータ入力が可能となる。
【００１０】
図３においてデータ出力信号ＤａｔａＯｕｔが出力されるタイミングは、同期用クロック信号ｃｋ１から遅延時間Ｂだけ遅れたタイミング、即ちクロック信号Ｃｌｏｃｋから遅延時間Ａ＋Ｂだけ遅れたタイミングである。このデータ出力信号ＤａｔａＯｕｔが、例えば図１に示されるチップ１０からチップ２０へとフライトタイムＦＴかけて伝播し、データ入力信号ＤａｔａＩｎとしてチップ２０に受け取られる。データ出力信号ＤａｔａＯｕｔの遅延時間Ａ＋Ｂが製造ばらつきにより増大した場合、チップ２０におけるデータ入力信号ＤａｔａＩｎの入力タイミングがそれだけ遅れることになる。この場合、十分なセットアップ時間を確保することができずに、データ入力エラーとなる恐れがある。
【００１１】
図４は、クロック同期式の入出力インターフェースタイミングを補正するタイミング調整回路の別の一例を示す図である。図４において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００１２】
図４のタイミング調整回路２０Ａにおいては、図２のタイミング調整回路２０の構成に加えてダミー入出力回路２９を設けてある。ダミー入出力回路２９は、クロック入力回路２１と同一の遅延時間Ａを有するダミー入力回路２１Ａと、データ出力用回路２７と同一の遅延時間Ｂを有するダミー出力回路２７Ａとを含む。これによりダミー入出力回路２９は全体でＡ＋Ｂの遅延時間を有する。このダミー入出力回路２９を位相制御のためのフィードバック経路に挿入することにより、ＰＬＬ回路２２に入力される遅延クロック信号ｃｋｆは、位相調整されたクロック信号ｃｋｒに対してＡ＋Ｂ＋Ｃ’の遅延時間を有することになる。
【００１３】
図５は、図４のタイミング調整回路２０Ａの動作タイミングを示すタイミング図である。図５に示されるように、入力クロック信号ｃｋ０はクロック信号Ｃｌｏｃｋから遅延時間Ａだけ遅延している。位相調整されたクロック信号ｃｋｒは、遅延クロック信号ｃｋｆと入力クロック信号ｃｋ０との位相が同一となるように位相調整されている。遅延クロック信号ｃｋｆは位相調整されたクロック信号ｃｋｒから遅延時間Ａ＋Ｂ＋Ｃ’だけ遅れており、データ出力信号ＤａｔａＯｕｔは位相調整されたクロック信号ｃｋｒから遅延時間Ｃ＋Ｂだけ遅れて出力される。従って、データ出力信号ＤａｔａＯｕｔは、遅延クロック信号ｃｋｆより時間Ａだけ早いタイミングで出力される。この遅延クロック信号ｃｋｆはクロック信号Ｃｌｏｃｋから遅延時間Ａだけ遅延しているので、結局、データ出力信号ＤａｔａＯｕｔの出力タイミングは、クロック信号Ｃｌｏｃｋのエッジタイミングに等しくなる。このタイミングの一致している状態は、製造ばらつきにより遅延時間Ａ、Ｂ、Ｃ、及びＣ’が変動しても維持される。
【００１４】
このデータ出力信号ＤａｔａＯｕｔが、例えば図１に示されるチップ１０からチップ２０へとフライトタイムＦＴかけて伝播し、データ入力信号ＤａｔａＩｎとしてチップ２０に受け取られる。データ出力信号ＤａｔａＯｕｔのタイミングは製造ばらつきによらずクロック信号Ｃｌｏｃｋに対して固定であるので、チップ２０におけるデータ入力信号ＤａｔａＩｎの入力タイミングもまたクロック信号Ｃｌｏｃｋに対して固定である。従って、適切なセットアップ時間を確保して、確実にデータ入力を実行することができる。
【００１５】
図４に示されるタイミング調整回路２０Ａのデータ入力側では、同期用クロック信号ｃｋ１のエッジタイミングで入力データｄ１が取り込まれる。ここで入力データｄ１はデータ入力信号ＤａｔａＩｎから遅延時間Ａだけ遅れているのに対して、同期用クロック信号ｃｋ１はクロック信号Ｃｌｏｃｋより時間Ｂだけ早いタイミングとなっている（図３では同期用クロック信号ｃｋ１はクロック信号Ｃｌｏｃｋから時間Ａだけ遅れているが、図５ではそのタイミングよりもダミー入出力回路２９の遅延時間分Ａ＋Ｂだけ早くなる）。従ってデータ入力信号ＤａｔａＩｎがクロック信号Ｃｌｏｃｋに同期して供給される場合、セットアップ時間及びホールド時間は時間Ａ及び時間Ｂのばらつきにより変動し、規定のタイミング条件を確保することが困難になる。
【００１６】
特許文献１は、クロック同期式の入出力インターフェースタイミングを補正するタイミング調整回路をメモリに応用した例を示す。
【特許文献１】特開平１０−１１２１８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述のように、データ入力タイミングが製造ばらつきにより影響されないようにタイミング調整回路によりタイミングを制御すると、データ出力タイミングが製造ばらつきの影響を受けて相手の半導体装置のデータ受信側で適切な入力タイミングを確保することができない。またデータ出力タイミングが製造ばらつきにより影響されないようにタイミング調整回路によりタイミングを制御すると、データ入力タイミングが製造ばらつきの影響を受けて適切な入力タイミングを確保することができない。
【００１８】
以上を鑑みて、本発明は、データ入力及びデータ出力の双方について製造ばらつきの影響なく適切なタイミングでの動作を実現するタイミング調整回路を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明によるタイミング調整回路は、入力クロック信号と遅延クロック信号との位相比較に応じて位相調整されたクロック信号を生成するＰＬＬ回路と、該位相調整されたクロック信号を遅延させて該遅延クロック信号として該ＰＬＬ回路に供給するフィードバック経路と、該フィードバック経路上で所定の遅延時間だけ信号を遅延させる第１のタイミング補正回路と、外部に出力する出力データを該位相調整されたクロック信号に応じた第１のタイミングで提供する出力データ回路と、該第１のタイミングを該所定の遅延時間遅らせて該第１のタイミングと異なる第２のタイミングを生成する第２のタイミング補正回路と、外部から入力される入力データを該第２のタイミングで取り込む入力データ回路を含むことを特徴とする。
【発明の効果】
【００２０】
上記のタイミング調整回路に示唆されるように本発明の少なくとも１つの実施例によれば、位相制御のフィードバック経路に所定の遅延時間を有する第１のタイミング補正回路を挿入すると共に、入力用の同期用クロック信号が伝播する経路に該所定の遅延時間を有する第２のタイミング補正回路を挿入する。第１のタイミング補正回路の働きにより、出力データは製造ばらつきに影響されること無く常に外部クロック信号に対して固定のタイミングで出力される。また第２のタイミング補正回路の働きにより、第１のタイミング補正回路の遅延時間を相殺することで、入力データは製造ばらつきに影響されること無く常に外部クロック信号に対して固定のタイミングで取り込まれる。これにより、データ入力及びデータ出力の双方について、製造ばらつきによるデータ入出力回路の遅延変動に影響されることなく、安定した確実なデータ入出力動作を実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下に本発明の実施例を添付の図面を用いて詳細に説明する。
【００２２】
図６は、本発明によるタイミング調整回路の一例を示す図である。図６のタイミング調整回路３０は、クロック入力回路３１、ＰＬＬ回路３２、クロックツリー３３、フィードバックツリー３４、出力用フリップフロップ（出力データ回路）３５、入力用フリップフロップ（入力データ回路）３６、データ出力用回路３７、データ入力用回路３８、ダミー入出力回路（第１のタイミング補正回路）３９、及び入力タイミング補正回路（第２のタイミング補正回路）４０を含む。
【００２３】
クロック入力回路３１は、チップ外部から入力されたクロック信号Ｃｌｏｃｋを受け取り、入力クロック信号ｃｋ０としてＰＬＬ回路３２に供給する。クロック入力回路３１には固有の遅延時間Ａが存在し、ＰＬＬ回路３２に供給される時点で、入力クロック信号ｃｋ０はクロック信号Ｃｌｏｃｋより遅延時間Ａだけ遅延している。ＰＬＬ回路３２は入力クロック信号ｃｋ０の位相を調整し、位相調整されたクロック信号ｃｋｒを出力する。位相調整されたクロック信号ｃｋｒはクロックツリー３３を伝播した後に、出力用フリップフロップ３５に同期用クロック信号ｃｋ１として供給される。同期用クロック信号ｃｋ１は更に、入力タイミング補正回路４０を介して、入力用フリップフロップ３６に同期用クロック信号ｃｋ１１として供給される。入力タイミング補正回路４０は、クロック入力回路３１と同一の遅延時間Ａを有するダミー入力回路３１Ｂと、データ出力用回路３７と同一の遅延時間Ｂを有するダミー出力回路３７Ｂとを含む。これにより入力タイミング補正回路４０は全体でＡ＋Ｂの遅延時間を提供する。
【００２４】
また位相調整されたクロック信号ｃｋｒは、クロックツリー３３の遅延Ｃと同一の遅延Ｃ’を有するフィードバックツリー３４を伝播した後にダミー入出力回路３９を介し、遅延クロック信号ｃｋｆとしてＰＬＬ回路３２のもう一方の入力に供給される。ダミー入出力回路３９は、クロック入力回路３１と同一の遅延時間Ａを有するダミー入力回路３１Ａと、データ出力用回路３７と同一の遅延時間Ｂを有するダミー出力回路３７Ａとを含む。これによりダミー入出力回路３９は全体でＡ＋Ｂの遅延時間を提供する。ＰＬＬ回路３２は、入力クロック信号ｃｋ０と遅延クロック信号ｃｋｆとの位相が同一となるように位相制御を実行し、位相調整されたクロック信号ｃｋｒを生成する。
【００２５】
出力用フリップフロップ３５は、同期用クロック信号ｃｋ１のエッジタイミングで出力データｄ０を出力する。出力データｄ０は、データ出力用回路３７により、データ出力信号ＤａｔａＯｕｔとしてチップ外部に出力される。データ出力用回路３７には固有の遅延時間Ｂが存在し、データ出力信号ＤａｔａＯｕｔは出力データｄ０から遅延時間Ｂだけ遅れることになる。
【００２６】
データ入力用回路３８は、チップ外部から供給されるデータ入力信号ＤａｔａＩｎを受け取り、入力データｄ１として入力用フリップフロップ３６に供給する。入力用フリップフロップ３６は、同期用クロック信号ｃｋ１１のエッジタイミングで入力データｄ１を取り込む。データ入力用回路３８には固有の遅延時間Ａが存在し、入力データｄ１はデータ入力信号ＤａｔａＩｎから遅延時間Ａだけ遅れることになる。ここでデータ入力用回路３８の遅延時間とクロック入力回路３１の遅延時間は同一である。
【００２７】
図７は、図６のタイミング調整回路３０の動作タイミングを示すタイミング図である。図７に示されるように、入力クロック信号ｃｋ０はクロック信号Ｃｌｏｃｋから遅延時間Ａだけ遅延している。位相調整されたクロック信号ｃｋｒは、遅延クロック信号ｃｋｆと入力クロック信号ｃｋ０との位相が同一となるように位相調整されている。遅延クロック信号ｃｋｆは位相調整されたクロック信号ｃｋｒから遅延時間Ａ＋Ｂ＋Ｃ’だけ遅れており、また同期用クロック信号ｃｋ１１は位相調整されたクロック信号ｃｋｒから遅延時間Ａ＋Ｂ＋Ｃだけ遅れている。遅延クロック信号ｃｋｆに含まれる遅延時間Ｃ’と同期用クロック信号ｃｋ１１に含まれる遅延時間Ｃとは同一であるので、同期用クロック信号ｃｋ１１の位相は、遅延クロック信号ｃｋｆの位相に一致し、更には入力クロック信号ｃｋ０の位相に一致している。
【００２８】
この同期用クロック信号ｃｋ１１のエッジタイミングで入力データｄ１が取り込まれる。ここでクロック信号Ｃｌｏｃｋからの同期用クロック信号ｃｋ１１の遅延とデータ入力信号ＤａｔａＩｎからの入力データｄ１の遅延は、同一の遅延時間Ａである。従ってデータ入力信号ＤａｔａＩｎがクロック信号Ｃｌｏｃｋに同期して供給される場合、遅延時間Ａの長短に関らず、固定のセットアップ時間及びホールド時間を確保することができる。このようにして、図６のタイミング調整回路３０により、製造ばらつきに影響されない固定のタイミングでのデータ入力が可能となる。
【００２９】
遅延クロック信号ｃｋｆは位相調整されたクロック信号ｃｋｒから遅延時間Ａ＋Ｂ＋Ｃ’だけ遅れており、データ出力信号ＤａｔａＯｕｔは位相調整されたクロック信号ｃｋｒから遅延時間Ｃ＋Ｂだけ遅れて出力される。従って、データ出力信号ＤａｔａＯｕｔは、遅延クロック信号ｃｋｆより時間Ａだけ早いタイミングで出力される。この遅延クロック信号ｃｋｆはクロック信号Ｃｌｏｃｋから遅延時間Ａだけ遅延しているので、結局、データ出力信号ＤａｔａＯｕｔの出力タイミングは、クロック信号Ｃｌｏｃｋのエッジタイミングに等しくなる。このタイミングの一致している状態は、製造ばらつきにより遅延時間Ａ、Ｂ、Ｃ、及びＣ’が変動しても維持される。
【００３０】
このデータ出力信号ＤａｔａＯｕｔが、第１のチップから第２のチップへとフライトタイムＦＴかけて伝播し、データ入力信号ＤａｔａＩｎとして第２のチップに受け取られる。データ出力信号ＤａｔａＯｕｔのタイミングは製造ばらつきによらずクロック信号Ｃｌｏｃｋに対して固定であるので、第２のチップにおけるデータ入力信号ＤａｔａＩｎの入力タイミングもまたクロック信号Ｃｌｏｃｋに対して固定である。従って、適切なセットアップ時間を確保して、確実にデータ入力を実行することができる。
【００３１】
このように本発明の上記実施例においては、位相制御のフィードバック経路に遅延時間Ａ＋Ｂを有するダミー入出力回路（第１のタイミング補正回路）３９を挿入すると共に、入力用の同期用クロック信号が伝播する経路に遅延時間Ａ＋Ｂを有する入力タイミング補正回路（第２のタイミング補正回路）４０を挿入する。ダミー入出力回路３９の働きにより、データ出力信号は製造ばらつきに影響されること無く常にクロック信号Ｃｌｏｃｋに対して固定のタイミングで出力される。また入力タイミング補正回路４０の働きにより、ダミー入出力回路３９の遅延時間を相殺することで、データ入力信号は製造ばらつきに影響されること無く常にクロック信号Ｃｌｏｃｋに対して固定のタイミングで取り込まれる。これにより、データ入力及びデータ出力の双方について、製造ばらつきによるデータ入出力回路の遅延変動に影響されることなく、安定した確実なデータ入出力動作を実現することができる。
【００３２】
図８は、本発明によるタイミング調整回路の変形例を示す図である。図８において、図６と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００３３】
図８のタイミング調整回路３０Ａは、図６のタイミング調整回路３０の構成に加えて、位相補償用回路４１、外部端子５１及び５２、フライトタイム補償用信号線５３、外部端子５４及び５５、フライトタイム補償用信号線５６を含む。ここでフライトタイム補償用信号線５３及び５６は、図１のようにチップをプリント基板等に実装する際にチップの外部に設けるものでよい。従ってフライトタイム補償用信号線５３及び５６は、本発明によるタイミング調整回路を搭載する個々のチップの一部として提供されるものではないという点において、本発明によるタイミング調整回路の必須の構成要件でなくともよい。
【００３４】
ダミー入出力回路３９Ａは、外部端子５１及び５２並びにフライトタイム補償用信号線５３を含むことによって、Ａ＋Ｂ＋ＦＴの遅延時間を提供する。ここでフライトタイム補償用信号線５３は、データ出力信号ＤａｔａＯｕｔの供給先である相手側のチップに向かう経路において、外部端子５２から途中まで延展した後に折り返して外部端子５１に戻るような信号線でよい。
【００３５】
入力タイミング補正回路４０Ａは、外部端子５４及び５５並びにフライトタイム補償用信号線５６を含むことによって、Ａ＋Ｂ＋ＦＴの遅延時間を提供する。ここでフライトタイム補償用信号線５６は、データ出力信号ＤａｔａＯｕｔの供給先である相手側のチップに向かう経路において、外部端子５４から途中まで延展した後に折り返して外部端子５５に戻るような信号線でよい。
【００３６】
位相補償用回路４１は、図８の例ではインバータであり、同期用クロック信号ｃｋ１を反転することにより１８０度の位相遅れを実現する。これにより、入力データｄ１の取り込みタイミングをデータ有効期間の略中間点の位置に設定することが容易になる。データ有効期間の略中間点の位置においてデータ取り込みを行えば、一般的に最適のセットアップ時間及びデータホールド時間を実現することができる。
【００３７】
図９は、図８のタイミング調整回路３０の動作タイミングを示すタイミング図である。図９に示されるように、位相調整されたクロック信号ｃｋｒと遅延クロック信号ｃｋｆとの間にはＡ＋Ｂ＋Ｃ’＋ＦＴの時間差がある。従って、クロック信号Ｃｌｏｃｋと位相調整されたクロック信号ｃｋｒとの間にはＢ＋Ｃ’＋ＦＴの時間差がある。データ出力信号ＤａｔａＯｕｔは、位相調整されたクロック信号ｃｋｒから遅延時間Ｃ＋Ｂ後のタイミングで出力される。ＣとＣ’とは等しいので、データ出力信号ＤａｔａＯｕｔの出力タイミングは、クロック信号ＣｌｏｃｋのエッジタイミングよりＦＴ時間前である。このデータ出力信号ＤａｔａＯｕｔが第１のチップから第２のチップにフライトタイムＦＴかけて到達すると、第２のチップでのデータ入力信号ＤａｔａＩｎの受信タイミングはクロック信号Ｃｌｏｃｋのエッジタイミングと揃うことになる。
【００３８】
また位相調整されたクロック信号ｃｋｒは時間Ｃだけ遅延して同期用クロック信号ｃｋ１となり、更にこの同期用クロック信号ｃｋ１が反転によりＴ／２だけ遅延されて同期用クロック信号ｃｋ１０となる。ここでＴはクロック信号Ｃｌｏｃｋの周期である。同期用クロック信号ｃｋ１０は、入力タイミング補正回路４０Ａにより遅延時間Ａ＋Ｂ＋ＦＴだけ遅延されて同期用クロック信号ｃｋ１１となる。結果として、この同期用クロック信号ｃｋ１１は、クロック信号Ｃｌｏｃｋから時間Ａ＋Ｔ／２だけ遅れたエッジタイミングとなる。この同期用クロック信号ｃｋ１１のエッジタイミングにおいて、データ入力信号ＤａｔａＩｎから時間Ａだけ遅れた入力データｄ１を取り込むと、時間Ａが相殺されると共に、Ｔ／２の時間差によりデータ有効期間の中間点でのデータ取り込みが可能となる。なおこの場合、データ入力信号ＤａｔａＩｎがクロック信号Ｃｌｏｃｋのエッジと同期して供給される状態を想定している。
【００３９】
図１０は、データ入力端子及びデータ出力端子が共通の場合の構成を示す図である。図１０において、図６等と同一の要素は同一の番号で参照し、その説明は省略する。
【００４０】
図１０に示されるようにデータ入力端子及びデータ出力端子が共通の場合には、出力をＨＩＧＨインピーダンス状態に設定できるデータ出力用回路３７Ｃを用いる必要がある。データ出力用回路３７Ｃにおいては、制御端子６０への入力を切り替えることにより、回路出力をＨＩＧＨインピーダンス状態に設定するか、或いはＨＩＧＨ／ＬＯＷのデータレベルを出力する状態に設定するかを制御することができる。この場合、出力用フリップフロップ３５と同一構成のフリップフロップ３５Ｃを設け、フリップフロップ３５Ｃを同期用クロック信号ｃｋ１と同期して動作させて、フリップフロップ３５Ｃの出力を制御端子６０への制御信号入力とする。これにより、制御端子６０への制御信号の入力タイミングを、データ入出力信号のタイミングに同期させることができる。
【００４１】
図１１は、位相補償用回路４１の構成の一例を示す回路図である。図８において、位相補償用回路４１はインバータである場合を例として示したが、インバータには若干の遅延が伴うので、正確に１８０度の位相遅延を実現することはできない。図１１の位相補償用回路４１は、正確に１８０度の位相遅延を実現可能な回路の一例である。
【００４２】
図１１の位相補償用回路４１は、フリップフロップ７１及び７２、インバータ７３、及びＮＡＮＤゲート７４を含む。フリップフロップ７１及び７２は、ＰＬＬ回路３２（図６参照）から２倍の周波数のクロック信号ＣＬＫ２を受け取り、このクロック信号にエッジタイミングに同期して動作する。従って、フリップフロップ７１の出力である同期用クロック信号ｃｋ１と、フリップフロップ７２の出力である同期用クロック信号ｃｋ１０とは、完全にエッジタイミングが一致している。同期用クロック信号ｃｋ１は、インバータ７３により反転されてフリップフロップ７２の入力端に供給される。また同期用クロック信号ｃｋ１０は、ＮＡＮＤゲート７４により反転されてフリップフロップ７１の入力端に供給される。なおＮＡＮＤゲート７４に入力される同期信号は通常はＨＩＧＨでり、ＮＡＮＤゲート７４はインバータとして動作する。
【００４３】
図１２は、図１１の位相補償用回路４１の動作を説明するタイミング図である。図１２に示されるように、クロック信号ＣＬＫ２のエッジタイミングに同期している同期用クロック信号ｃｋ１が反転されて信号ｂとなり、この信号ｂがクロック信号ＣＬＫ２のエッジタイミングに同期することにより同期用クロック信号ｃｋ１０となる。またクロック信号ＣＬＫ２のエッジタイミングに同期している同期用クロック信号ｃｋ１０が反転されて信号ａとなり、この信号ａがクロック信号ＣＬＫ２のエッジタイミングに同期することにより同期用クロック信号ｃｋ１０となる。
【００４４】
以上の動作により、同期用クロック信号ｃｋ１０は同期用クロック信号ｃｋ１に対して正確に１８０度の位相がずれた信号となる。
【００４５】
図１３は、ＰＬＬ回路３２の構成の一例を示す図である。図１３のＰＬＬ回路３２は、位相差検出回路８１、制御電圧発生回路８２、及びＶＣＯ（voltage control oscillator）８３を含む。位相差検出回路８１は、入力クロック信号ｃｋ０と遅延クロック信号ｃｋｆとの位相差を検出する回路である。具体的には、遅延クロック信号ｃｋｆの位相が入力クロック信号ｃｋ０の位相より早い場合には、ＶＣＯ８３の発振周波数を下げるように制御電圧発生回路８２を制御する。また遅延クロック信号ｃｋｆの位相が入力クロック信号ｃｋ０の位相より遅い場合には、ＶＣＯ８３の発振周波数を上げるように制御電圧発生回路８２を制御する。更に遅延クロック信号ｃｋｆの位相が入力クロック信号ｃｋ０の位相と一致している場合には、ＶＣＯ８３の発振周波数を現状維持するように制御電圧発生回路８２を制御する。制御電圧発生回路８２は、位相差検出回路８１の出力に基づいて、ＶＣＯ８３の発振周波数を制御する信号である制御電圧ｖｃｎｔｌを生成する。ＶＣＯ８３は、制御電圧ｖｃｎｔｌの電圧値に基づいて、位相調整されたクロック信号ｃｋｒの周波数を調整する。
【００４６】
図１４は、ＰＬＬ回路３２の構成の別の一例を示す図である。図１４の構成は、一般にＤＬＬ（delay locked loop）と呼ばれる回路であり、広義にはＰＬＬ回路の一形態である。図１４のＰＬＬ回路３２は、位相差検出回路９１、遅延制御回路９２、及び可変遅延回路９３を含む。位相差検出回路９１は、入力クロック信号ｃｋ０と遅延クロック信号ｃｋｆとの位相差を検出する回路である。具体的には、遅延クロック信号ｃｋｆの位相が入力クロック信号ｃｋ０の位相より早い場合には、可変遅延回路９３の遅延時間を長くするように遅延制御回路９２を制御する。また遅延クロック信号ｃｋｆの位相が入力クロック信号ｃｋ０の位相より遅い場合には、可変遅延回路９３の遅延時間を短くするように遅延制御回路９２を制御する。更に遅延クロック信号ｃｋｆの位相が入力クロック信号ｃｋ０の位相と一致している場合には、可変遅延回路９３の遅延時間を現状維持するように遅延制御回路９２を制御する。遅延制御回路９２は、位相差検出回路９１の出力に基づいて、可変遅延回路９３の遅延時間を制御する信号である制御ポインタを生成する。可変遅延回路９３は、制御ポインタの示す値に基づいて、位相調整されたクロック信号ｃｋｒの遅延時間を調整する。
【００４７】
図１４のＰＬＬ回路３２（ＤＬＬ回路）は遅延時間を調整するのみであるのに対して、図１３のＰＬＬ回路３２は発振周波数を調整して位相調整するという違いがある。図１３のＰＬＬ回路３２においては、更に分周器をＶＣＯ８３の出力部分に設けて発振周波数を分周することで、ＶＣＯ８３の出力部分において逓倍の周波数信号を得ることができるという利点がある。このような逓倍の周波数信号は、例えば図１１及び図１２に示すクロック信号ＣＬＫ２等として利用することができる。
【００４８】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００４９】
【図１】クロック同期式の半導体チップを接続した構成の一例を示す図である。
【図２】クロック同期式の入出力インターフェースタイミングを補正するタイミング調整回路の一例を示す図である。
【図３】図２のタイミング調整回路の動作タイミングを示すタイミング図である。
【図４】クロック同期式の入出力インターフェースタイミングを補正するタイミング調整回路の別の一例を示す図である。
【図５】図４のタイミング調整回路の動作タイミングを示すタイミング図である。
【図６】本発明によるタイミング調整回路の一例を示す図である。
【図７】図６のタイミング調整回路の動作タイミングを示すタイミング図である。
【図８】本発明によるタイミング調整回路の変形例を示す図である。
【図９】図８のタイミング調整回路の動作タイミングを示すタイミング図である。
【図１０】データ入力端子及びデータ出力端子が共通の場合の構成を示す図である。
【図１１】位相補償用回路の構成の一例を示す回路図である。
【図１２】図１１の位相補償用回路の動作を説明するタイミング図である。
【図１３】ＰＬＬ回路の構成の一例を示す図である。
【図１４】ＰＬＬ回路の構成の別の一例を示す図である。
【符号の説明】
【００５０】
３０  タイミング調整回路
３１  クロック入力回路
３２  ＰＬＬ回路
３３  クロックツリー
３４  フィードバックツリー
３５  出力用フリップフロップ
３６  入力用フリップフロップ
３７  データ出力用回路
３８  データ入力用回路
３９  ダミー入出力回路
４０  入力タイミング補正回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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