(57)【要約】【課題】  相補信号線対の微小電位差を増幅するセンスアンプ回路において、センスアンプ回路の起動信号の生成が不要で、且つ、低消費電力、高速、省面積な半導体集積回路を提供する。【解決手段】  ワード線ＷＬと、ビット線対ＢＬ、／ＢＬと、ワード線ＷＬとビット線対ＢＬ、／ＢＬとの交差部に配置されたメモリセル１と、第１の電圧ＶＤＤ１でビット線対ＢＬ、／ＢＬをプリチャージするプリチャージ回路２と、第２の電圧ＶＤＤ２でビット線対ＢＬ、／ＢＬの電位差を増幅するセンスアンプ回路３Ａ、３Ｂ、３Ｃとを有する。第１の電圧ＶＤＤ１は、センスアンプ回路３Ａ、３Ｂ、３Ｃを構成するトランジスタのオン電圧にセンスアンプ回路３Ａ、３Ｂ、３Ｃのオフセット電圧を加えたセンスアンプ回路のオン電圧に実質的に等しい電圧、またはセンスアンプ回路３Ａ、３Ｂ、３Ｃのオン電圧と第２の電圧ＶＤＤ２との間の電圧である。【選択図】        図１
2005174504.tif 000002
【特許請求の範囲】
【請求項１】
ワード線と、
ビット線対と、
前記ワード線とビット線対との交差部に配置されたメモリセルと、
第１の電圧で前記ビット線対をプリチャージするプリチャージ回路と、
第２の電圧で前記ビット線対の電位差を増幅するセンスアンプ回路とを有し、
前記第１の電圧は、前記センスアンプ回路を構成するトランジスタのオン電圧に前記センスアンプ回路のオフセット電圧を加えたセンスアンプ回路のオン電圧に実質的に等しい電圧、または前記センスアンプ回路のオン電圧と前記第２の電圧との間の電圧であることを特徴とする半導体集積回路。
【請求項２】
センスアンプ回路は、センスアンプ回路制御信号で制御され、
前記センスアンプ回路が非活性状態の場合に、前記センスアンプ回路制御信号によって前記センスアンプ回路の相補出力が同一電圧となるように構成されていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
センスアンプ回路は、第１〜第４の４つのトランジスタを有した構成とされ、
第１と第２のトランジスタのソース端子には第２の電圧の電源がそれぞれ接続され、
前記第１と第２のトランジスタのゲート端子にはビット線対からの信号線がそれぞれ接続され、
第３と第４のトランジスタのソース端子が接地され、
前記第３と第４のトランジスタのゲート端子にはセンスアンプ回路制御信号線が接続され、
前記第１と第３のトランジスタのドレイン端子同士を接続して前記センスアンプ回路の相補出力の一方を構成し、
前記第２と第４のドレイン端子同士を接続して前記センスアンプ回路の相補出力の他方を構成したことを特徴とする請求項２記載の半導体集積回路。
【請求項４】
センスアンプ回路は、さらに第５と第６の２つのトランジスタを有した構成とされ、
前記第５と第６のトランジスタのソース端子がそれぞれ接地され、
前記第５のトランジスタのドレイン端子は、第１のトランジスタのドレイン端子と接続され、
前記第５のトランジスタのゲート端子は、第２のトランジスタのドレイン端子と接続され、
前記第６のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と接続され、
前記第６のトランジスタのゲート端子は、前記第１のトランジスタのドレイン端子と接続されていることを特徴とする請求項３記載の半導体集積回路。
【請求項５】
センスアンプ回路が非活性状態の時に、センスアンプ回路制御信号によって、前記センスアンプ回路の電源が遮断されるように構成されていることを特徴とする請求項１から４までのいずれか１項記載の半導体集積回路。
【請求項６】
センスアンプ回路の相補出力を入力とする増幅検知回路と、
前記増幅検知回路の出力結果に基づいて、前記センスアンプ回路とワード線とを非活性状態にし、また、プリチャージ回路を活性状態にする回路とを有することを特徴とする請求項１から５までのいずれか１項記載の半導体集積回路。
【請求項７】
センスアンプ回路に入力される信号線対同士の内側に、前記信号線対間のカップリングの影響をシールドする配線が形成されていることを特徴とする請求項１から６までのいずれか１項記載の半導体集積回路。
【請求項８】
センスアンプ回路に入力される信号線対同士の外側に、前記信号線対へのカップリングの影響をシールドする配線が形成されていることを特徴とする請求項１から７までのいずれか１項記載の半導体集積回路。
【請求項９】
相補信号線対と、
第１の電圧で前記相補信号線対をプリチャージするプリチャージ装置と、
第２の電圧で前記相補信号線対の電位差を増幅する増幅装置とを有し、
前記第１の電圧は、前記増幅装置を構成するトランジスタのオン電圧に前記増幅装置のオフセット電圧を加えた増幅装置のオン電圧に実質的に等しい電圧、または前記増幅装置のオン電圧と前記第２の電圧との間の電圧であることを特徴とする半導体集積回路。
【請求項１０】
増幅装置は、増幅装置制御信号で制御され、
前記増幅装置が非活性状態の場合に、前記増幅装置制御信号によって前記増幅装置の相補出力が同一電圧となるように構成されていることを特徴とする請求項９記載の半導体集積回路。
【請求項１１】
増幅装置は、第１〜第４の４つのトランジスタを有した構成とされ、
第１と第２のトランジスタのソース端子には第２の電圧の電源がそれぞれ接続され、
前記第１と第２のトランジスタのゲート端子には相補信号線対がそれぞれ接続され、
第３と第４のトランジスタのソース端子が接地され、
前記第３と第４のトランジスタのゲート端子には増幅装置制御信号線が接続され、
前記第１と第３のトランジスタのドレイン端子同士を接続して前記増幅装置の相補出力の一方を構成し、
前記第２と第４のトランジスタのドレイン端子同士を接続して前記増幅装置の相補出力の他方を構成したことを特徴とする請求項１０記載の半導体集積回路。
【請求項１２】
増幅装置は、さらに第５と第６の２つのトランジスタを有した構成とされ、
前記第５と第６のトランジスタのソース端子がそれぞれ接地され、
前記第５のトランジスタのドレイン端子は、第１のトランジスタのドレイン端子と接続され、
前記第５のトランジスタのゲート端子は、第２のトランジスタのドレイン端子と接続され、
前記第６のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と接続され、
前記第６のトランジスタのゲート端子は、前記第１のトランジスタのドレイン端子と接続されていることを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
増幅装置が非活性状態の時に、増幅装置制御信号によって、前記増幅装置の電源が遮断されるように構成されていることを特徴とする請求項９から１２までのいずれか１項記載の半導体集積回路。
【請求項１４】
増幅装置の相補出力を入力とする増幅検知装置と、
前記増幅検知装置の出力結果に基づいて、前記増幅装置の電源を遮断し、また、プリチャージ装置を活性状態にする回路とを有することを特徴とする請求項９から１３までのいずれか１項記載の半導体集積回路。
【請求項１５】
増幅装置に入力される相補信号線対同士の内側に、前記相補信号線対間のカップリングの影響をシールドする配線が形成されていることを特徴とする請求項９から１４までのいずれか１項記載の半導体集積回路。
【請求項１６】
増幅装置に入力される相補信号線対同士の外側に、前記相補信号線対へのカップリングの影響をシールドする配線が形成されていることを特徴とする請求項９から１５までのいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特に相補信号線対の微小電位差を増幅するセンスアンプ回路を搭載した半導体集積回路に関するものである。
【背景技術】
【０００２】
一般的に、ＳＲＡＭ、ＤＲＡＭ等の半導体メモリ製品は、読み出し動作時に外部アドレス入力によって選択されたメモリセルからビット線対へ出力された微小電位差を増幅するための、センスアンプ回路を搭載している。更に、上記のセンスアンプ回路を最適なタイミングで起動するための制御回路が搭載している。近年、これらの回路は、低消費電力、高速、且つ、省面積なものが要求されている。
【０００３】
以下、従来の半導体集積回路のセンスアンプ回路の技術、及び、センスアンプ回路を最適なタイミングで起動するための技術について説明する。
まず、従来の半導体集積回路のセンスアンプ回路の技術について説明する。従来例１として、非特許文献１に記載されたセンスアンプ回路がある。この非特許文献１には、ＤＲＡＭ、ＳＲＡＭ等で一般的に使用される各種センスアンプ回路が示されている。
【０００４】
一つ目はラッチ形センスアンプである（非特許文献１  ｐ．１８７の図５．３５（ａ））。ラッチ形センスアンプは、ビット線対に接続した２つのインバータ（但し、それらのソース端子、又は、ドレイン端子同士はそれぞれ接続され、センスアンプを起動するための制御信号が入力されている。）によるラッチ回路で構成されている。ビット線対に微小な電位差が生じると、センスアンプを起動してビット線対を増幅する。増幅動作終了後には、ビット線対はそれぞれ電源とＧＮＤレベルにまで増幅され、回路にＤＣ電流パスが発生しない。このような構成のため、ラッチ形センスアンプは低消費電力性に優れている。
【０００５】
二つ目は、カレントミラー形センスアンプである（非特許文献１  ｐ．１８８の図５．３６（ａ））。カレントミラー形センスアンプは、カレントミラーを用いた負荷素子により、ビット線対の増幅動作を行う。しかし、同図に示されるように、回路の対称性が悪いため、センスアンプ回路自信のオフセット電圧が大きくなり、結果的に高速化の妨げとなる恐れがある。また、カレントミラー形センスアンプの出力振幅は小さいため、例えば、非特許文献１  ｐ．１８８の図５．３６（ｂ）に示すように、センスアンプ回路の次段で更に増幅処理を行う必要がある。一般に、カレントミラー形センスアンプは、高速性には優れているが、ラッチ形センスアンプとは異なり、増幅動作終了後にも、回路にＤＣ電流パスが存在するため、消費電力が大きい。また、カレントミラーを使用して回路が構成されるので、低電源電圧での動作に不向きある。また、カレントミラー形センスアンプは、ラッチ形センスアンプと同様に、センスアンプ回路を起動するための制御信号が必ず必要である。
【０００６】
三つ目は、シングルエンド形センスアンプである（非特許文献１  ｐ．１８９の図５．３９）。シングルエンド形センスアンプの構成は非常に簡単で、ビット線を直接インバータに入力する形で構成される。シングルエンド形センスアンプは、上記のラッチ形センスアンプやカレントミラー形センスアンプとは異なり、センスアンプ回路を起動するための制御信号が不要である。しかし、その動作速度はインバータの閾値電圧（スイッチング電圧）で決定されるため、例えば、ビット線の負荷が大きくその振幅速度が遅い場合には、インバータの閾値電圧までビット線電位が低下（あるいは上昇）しないと増幅されず、高速化の面で不利である。更に、上記のようにビット線の振幅速度が遅い場合、インバータ部の電源とＧＮＤとの間に貫通電流が流れてしまうため、消費電力が大きくなるという問題がある。
【０００７】
次に、半導体集積回路のセンスアンプ回路の起動タイミングを最適化するための従来の回路技術について説明する。
非特許文献１に記載された従来例１のラッチ形センスアンプやカレントミラー形センスアンプについて説明したように、センスアンプ回路には、通常、センスアンプを起動するための制御信号が必ず必要である。更に、このセンスアンプは、センスアンプ回路に入力される信号線対の電位差が一定値以上となったタイミングで初めて起動可能となる（例えば１００ｍＶ以上の電位差であり、これは、センスアンプ回路を構成する各素子の特性のアンバランスや、信号線対に対するカップリングノイズの影響等により生じるオフセット電圧を考慮したものであり、上記以上の電位差でセンスアンプ回路を起動しないと誤動作する可能性がある）。このため、信号線対の電位差を正確に検知する回路が必要になる。あるいは、予め、信号線対の負荷と信号線対の駆動能力とを考慮して、信号線対の電位差が一定値以上となるタイミングを遅延回路等で構成し、センスアンプ回路の起動信号を生成するといった回路的工夫が必要となる。
【０００８】
上記の問題に対処する手段を設けた半導体メモリの従来例２として特許文献１に記載された半導体メモリがある。以下、特許文献１に記載された半導体メモリをその公開公報から図面及び文章を一部引用して簡略に説明する。図９は従来例２の半導体メモリの構成図である。
【０００９】
図９において、縦方向にビット線ＢＬ、ＢＲが配置され、横方向にはワード線（Ｗ１〜Ｗｎ）が配置され、ビット線とワード線とが交差している部分に複数のメモリセル（ＭＣ１〜ＭＣｎ）がそれぞれ配置されている。さらに、縦方向にダミービット線ＤＢＬ、ＤＢＲが配置され、ワード線（Ｗ１〜Ｗｎ）と交差してるそれぞれの部分にメモリセルＭＣ１と同じ構造とサイズのダミーメモリセル（ＭＤ１〜ＭＤｎ）が配置されている。また、ダミーセンスアンプＤＳＡにはダミービット線ＤＢＬ、ＤＢＲが入力されており、信号ＳＡＤを出力している。インバータＩＮＶは、この信号ＳＡＤを入力し、センスアンプ活性化信号ＳＣを出力する。
上記の構成による効果を簡単に説明すると、通常のメモリセル（ＭＣ１〜ＭＣｎ）以外にこれら通常のメモリセルと同一構造のダミーメモリセル（ＭＤ１〜ＭＤｎ）を設け、通常のビット線ＢＬ、ＢＲと同等の負荷を持つダミービット線ＤＢＬ、ＤＢＲを構成することで、通常のビット線ＢＬ、ＢＲの遅延時間と、ダミービット線ＤＢＬ、ＤＢＲの遅延時間とを同じ値に補償することができる。よって、読み出し動作時、ダミーメモリセル（ＭＤ１〜ＭＤｎ）に接続したダミービット線ＤＢＬ、ＤＢＲの信号に基づいて、センスアンプ回路の最適な起動タイミングを発生させることが可能となるのである。
【００１０】
上記の従来例２として示したものは、いわゆるレプリカ回路とよばれるものであり、従来例２の構成以外にも様々な構成が多数提案されている。
【非特許文献１】菅野卓雄監修、飯塚哲哉編、「ＣＭＯＳ超ＬＳＩの設計」、１９９２年９月３０日初版第４刷発行、株式会社培風館、ｐ．１８６−１８９
【特許文献１】特開平９−２５９５８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来例の構成では、以下に述べるような問題がある。
従来例１のセンスアンプ回路において、上記したように、ラッチ形センスアンプ、及び、カレントミラー形センスアンプでは、センスアンプ回路を起動するための制御信号が必要である。よって、センスアンプ回路の起動タイミングを生成する回路が別途必要となり、結果的に回路面積の増加をもたらす。更に、実際のメモリ製品では、半導体製造工程の加工ばらつき等によって、全てのメモリセルが同一の特性や能力を持つものはなく、よってビット線対（信号線対）が振幅する時間も同一ではない。このため、通常、最も能力のないメモリセルからの読み出しデータのタイミングに合わせてセンスアンプ回路の起動タイミングを生成する必要がある。よって、センスアンプ回路の起動タイミングに過剰なタイミングマージンを持たせて回路設計することになり、その結果、高速化の妨げとなる。シングルエンド形センスアンプは、センスアンプ回路を起動するための制御信号は不要であるが、上記したように、ビット線の振幅速度が遅い場合は、高速化の面で不利であり、更に、センスアンプ回路を構成するインバータの電源からＧＮＤまでの間に貫通電流が流れて消費電力が大きくなるという問題がある。
【００１２】
従来例２のレプリカ回路を用いた構成では、センスアンプ回路の最適な起動タイミングの生成は可能となるが、通常メモリセル以外のダミーメモリセルや、ダミービット線からの信号を受けてセンスアンプ回路の起動タイミングを生成するための制御回路等が別途必要となるため、結果的に回路面積の増加をもたらす。更に、実際のメモリ製品では、半導体製造工程の加工ばらつき等によって、全てのメモリセルが同一の特性を持つことはなく、通常メモリセルとダミーメモリセルの特性は同一ではないため、通常ビット線対とダミービット線対が振幅する時間も同一ではない。よって、通常、最も能力のないメモリセルからの読み出しデータのタイミングに合わせてセンスアンプ回路の起動タイミングを生成する必要があり、センスアンプ回路の起動タイミングには過剰なタイミングマージンを持たせて回路設計することになるため、結果的に高速化の妨げとなる。
【００１３】
そこで本発明は、相補信号線対の微小電位差を増幅するセンスアンプ回路において、センスアンプ回路の起動信号の生成が不要で、且つ、低消費電力、高速、省面積な半導体集積回路を提供することを課題とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するため本発明の半導体集積回路は以下の構成を有する。
請求項１に係る発明は、ワード線と、ビット線対と、前記ワード線とビット線対との交差部に配置されたメモリセルと、第１の電圧で前記ビット線対をプリチャージするプリチャージ回路と、第２の電圧で前記ビット線対の電位差を増幅するセンスアンプ回路とを有し、前記第１の電圧は、前記センスアンプ回路を構成するトランジスタのオン電圧に前記センスアンプ回路のオフセット電圧を加えたセンスアンプ回路のオン電圧に実質的に等しい電圧、または前記センスアンプ回路のオン電圧と前記第２の電圧との間の電圧であることを特徴とする。
【００１５】
請求項２に係る発明は、上記において、センスアンプ回路がセンスアンプ回路制御信号で制御され、前記センスアンプ回路が非活性状態の場合に、前記センスアンプ回路制御信号によって前記センスアンプ回路の相補出力が同一電圧となるように構成されていることを特徴とする。
【００１６】
請求項３に係る発明は、上記において、センスアンプ回路は、第１〜第４の４つのトランジスタを有した構成とされ、第１と第２のトランジスタのソース端子には第２の電圧の電源がそれぞれ接続され、前記第１と第２のトランジスタのゲート端子にはビット線対からの信号線がそれぞれ接続され、第３と第４のトランジスタのソース端子が接地され、前記第３と第４のトランジスタのゲート端子にはセンスアンプ回路制御信号線が接続され、前記第１と第３のトランジスタのドレイン端子同士を接続して前記センスアンプ回路の相補出力の一方を構成し、前記第２と第４のドレイン端子同士を接続して前記センスアンプ回路の相補出力の他方を構成したことを特徴とする。
【００１７】
請求項４に係る発明は、上記において、センスアンプ回路はさらに第５と第６の２つのトランジスタを有した構成とされ、前記第５と第６のトランジスタのソース端子がそれぞれ接地され、前記第５のトランジスタのドレイン端子は、第１のトランジスタのドレイン端子と接続され、前記第５のトランジスタのゲート端子は、第２のトランジスタのドレイン端子と接続され、前記第６のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と接続され、前記第６のトランジスタのゲート端子は、前記第１のトランジスタのドレイン端子と接続されていることを特徴とする。
【００１８】
請求項５に係る発明は、上記において、センスアンプ回路が非活性状態の時に、センスアンプ回路制御信号によって、前記センスアンプ回路の電源が遮断されるように構成されていることを特徴とする。
【００１９】
請求項６に係る発明は、上記において、センスアンプ回路の相補出力を入力とする増幅検知回路と、前記増幅検知回路の出力結果に基づいて、前記センスアンプ回路とワード線とを非活性状態にし、また、プリチャージ回路を活性状態にする回路とを有することを特徴とする。
【００２０】
請求項７に係る発明は、上記において、センスアンプ回路に入力される信号線対同士の内側に、前記信号線対間のカップリングの影響をシールドする配線が形成されていることを特徴とする。
【００２１】
請求項８に係る発明は、上記において、センスアンプ回路に入力される信号線対同士の外側に、前記信号線対へのカップリングの影響をシールドする配線が形成されていることを特徴とする。
【００２２】
請求項９に係る発明は、相補信号線対と、第１の電圧で前記相補信号線対をプリチャージするプリチャージ装置と、第２の電圧で前記相補信号線対の電位差を増幅する増幅装置とを有し、前記第１の電圧は、前記増幅装置を構成するトランジスタのオン電圧に前記増幅装置のオフセット電圧を加えた増幅装置のオン電圧に実質的に等しい電圧、または前記増幅装置のオン電圧と前記第２の電圧との間の電圧であることを特徴とする。
【００２３】
請求項１０に係る発明は、上記において、増幅装置は増幅装置制御信号で制御され、前記増幅装置が非活性状態の場合に、前記増幅装置制御信号によって前記増幅装置の相補出力が同一電圧となるように構成されていることを特徴とする。
【００２４】
請求項１１に係る発明は、上記において、増幅装置が第１〜第４の４つのトランジスタを有した構成とされ、第１と第２のトランジスタのソース端子には第２の電圧の電源がそれぞれ接続され、前記第１と第２のトランジスタのゲート端子には相補信号線対がそれぞれ接続され、第３と第４のトランジスタのソース端子が接地され、前記第３と第４のトランジスタのゲート端子には増幅装置制御信号線が接続され、前記第１と第３のトランジスタのドレイン端子同士を接続して前記増幅装置の相補出力の一方を構成し、前記第２と第４のトランジスタのドレイン端子同士を接続して前記増幅装置の相補出力の他方を構成したことを特徴とする。
【００２５】
請求項１２に係る発明は、上記において、増幅装置がさらに第５と第６の２つのトランジスタを有した構成とされ、前記第５と第６のトランジスタのソース端子がそれぞれ接地され、前記第５のトランジスタのドレイン端子は、第１のトランジスタのドレイン端子と接続され、前記第５のトランジスタのゲート端子は、第２のトランジスタのドレイン端子と接続され、前記第６のトランジスタのドレイン端子は、前記第２のトランジスタのドレイン端子と接続され、前記第６のトランジスタのゲート端子は、前記第１のトランジスタのドレイン端子と接続されていることを特徴とする。
【００２６】
請求項１３に係る発明は、上記において、増幅装置が非活性状態の時に、増幅装置制御信号によって、前記増幅装置の電源が遮断されるように構成されていることを特徴とする。
【００２７】
請求項１４に係る発明は、上記において、増幅装置の相補出力を入力とする増幅検知装置と、前記増幅検知装置の出力結果に基づいて、前記増幅装置の電源を遮断し、また、プリチャージ装置を活性状態にする回路とを有することを特徴とする。
【００２８】
請求項１５に係る発明は、上記において、増幅装置に入力される相補信号線対同士の内側に、前記相補信号線対間のカップリングの影響をシールドする配線が形成されていることを特徴とする。
【００２９】
請求項１６に係る発明は、上記において、増幅装置に入力される相補信号線対同士の外側に、前記相補信号線対へのカップリングの影響をシールドする配線が形成されていることを特徴とする。
【発明の効果】
【００３０】
本発明の半導体集積回路は、具体的には、センスアンプ回路に入力される信号線対のプリチャージ電圧をＶＤＤ１、センスアンプ回路の電源をＶＤＤ２、センスアンプ回路を構成するトランジスタの閾値電圧をＶＴＨ、センスアンプ回路のオフセット電圧をＶＯＦＦＳＥＴとすると、ＶＯＮ＝ＶＤＤ２−ＶＴＨ−ＶＯＦＦＳＥＴなる電圧ＶＯＮと等しくなるように、センスアンプ回路に入力される信号線対のプリチャージ電圧ＶＤＤ１を設定するので、センスアンプ回路の増幅動作に誤動作がなく、且つ、高速な増幅動作が可能である。
【００３１】
更に、本発明の半導体集積回路は、ビット線対の電圧を受けて自動的にセンスアンプ回路が動作する構成であるため、従来例２のものと同様にセンスアンプ回路を最適なタイミングで起動するための制御信号の生成が不要であり、よって、センスアンプ回路の起動のための余分なタイミングマージンの確保が不要である。また、センスアンプ回路を起動するための制御信号が不要であるため、この制御信号を生成する回路が不要であり省面積化が可能となる。
【００３２】
更に、本発明の半導体集積回路は、センスアンプ回路が、増幅動作時にＰ型ＭＯＳトランジスタのみ（具体的には第１と第２のトランジスタ）を駆動する構成であるため、従来例１のシングルエンド形センスアンプのようなセンスアンプ回路部における不要な貫通電流が流れず、このため低消費電力である。
【００３３】
更に、本発明の半導体集積回路は、センスアンプ回路が、交差結合したＮ型ＭＯＳトランジスタを有することで、オフリーク電流によるセンスアンプ回路の相補出力のＨレベル上昇を防止することが可能となり、センスアンプ回路の増幅動作をより確実に実施することが可能となる。
【００３４】
更に、本発明の半導体集積回路は、具体的には、センスアンプ回路の電源端子ＶＤＤ２とＰ型ＭＯＳトランジスタとの間に直列にＰ型ＭＯＳトランジスタを挿入することで、センスアンプ回路に流れるオフリーク電流を完全に遮断することが可能となる。
【００３５】
更に、本発明の半導体集積回路は、センスアンプ回路の増幅の完了を検知する回路を設け、この検知回路の出力信号を用いてセンスアンプ回路を制御するものであるため、必要最小限の期間のみセンスアンプ回路を動作させることが可能となり、低消費電力化が可能となる。
【００３６】
更に、本発明の半導体集積回路は、センスアンプ回路の増幅の完了を検知する回路を設け、この検知回路の出力信号を用いてワード線やビット線対のプリチャージ回路を制御するため、必要最小限の期間のみワード線が活性状態となり、結果的に低消費電力化とサイクルタイムの短縮による高速化とが可能となる。
【００３７】
更に、本発明の半導体集積回路は、ビット線対の間にカップリング容量を削減するためのシールド配線を配置することで、消費電力の増加やセンスアンプ回路の誤動作を防止することが可能となる。
【００３８】
更に、本発明の半導体集積回路は、ビット線対とビット線対の隣接配線との間にカップリング容量を削減するためのシールド配線を配置することで、消費電力の増加やセンスアンプ回路の誤動作を防止することが可能となる。
【発明を実施するための最良の形態】
【００３９】
以下、本発明の実施をするための最良の形態を具体的に示した実施例について、図面を参照して説明する。
【実施例１】
【００４０】
図１に本発明の実施例１の半導体集積回路の構成図を示す。
図１の半導体集積回路は、メモリセル１、プリチャージ回路２、センスアンプ回路３Ａ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬを有する。ＰＣＧはプリチャージ回路制御信号、／ＥＮはセンスアンプ回路制御信号である。メモリセル１は、Ｎ型ＭＯＳトランジスタＱＮ１、ＱＮ２と、インバータＩＮＶ１、ＩＮＶ２とを有する。プリチャージ回路２は、Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２、ＱＰ３と、第１の電源端子ＶＤＤ１とを有する。センスアンプ回路３Ａは、Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５と、Ｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４と、第２の電源端子ＶＤＤ２とを有する。Ｑ、／Ｑは、センスアンプ回路３Ａの相補出力である。
【００４１】
メモリセル１を構成するＮ型ＭＯＳトランジスタＱＮ１、ＱＮ２のゲート端子はワード線ＷＬに接続し、そのドレイン端子はビット線対ＢＬ、／ＢＬにそれぞれ接続し、そのソース端子はインバータＩＮＶ１、ＩＮＶ２の入力端子にそれぞれ接続している。また、インバータＩＮＶ１の出力端子がインバータＩＮＶ２の入力端子に接続し、インバータＩＮＶ２の出力端子がインバータＩＮＶ１の入力端子に接続してラッチ回路を構成している。
【００４２】
このラッチ回路は、データの記憶保持を行う。メモリセル１は、ワード線ＷＬがＨレベルの時に、記憶するデータをビット線対ＢＬ、／ＢＬに出力し、又はビット線対ＢＬ、／ＢＬを通じて伝送された相補のデータを入力する。ワード線ＷＬがＬレベルの時は、ハイインピーダンス状態（データ入出力をしない状態）となる。
【００４３】
プリチャージ回路２を構成するＰ型ＭＯＳトランジスタＱＰ１〜ＱＰ３のゲート端子はプリチャージ回路制御信号ＰＣＧのラインに接続している。Ｐ型ＭＯＳトランジスタＱＰ１、ＱＰ２のソース端子はそれぞれ第１の電源端子ＶＤＤ１に接続し、そのドレイン端子はそれぞれビット線対ＢＬ、／ＢＬに接続している。また、Ｐ型トランジスタＱＰ３のソース端子とドレイン端子はビット線対ＢＬ、／ＢＬに接続している。
【００４４】
プリチャージ回路２は、プリチャージ回路制御信号ＰＣＧがＬレベルの時に活性化されて、第１の電源端子ＶＤＤ１に印加された電圧レベルにビット線対ＢＬ、／ＢＬをプリチャージする。プリチャージ回路制御信号ＰＣＧがＨレベルの時は非活性化されてハイインピーダンス状態になる。
【００４５】
センスアンプ回路３Ａを構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のソース端子はそれぞれ第２の電源端子ＶＤＤ２に接続し、そのゲート端子はそれぞれビット線対ＢＬ、／ＢＬに接続している。Ｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４のソース端子は接地され、そのゲート端子はそれぞれセンスアンプ回路制御信号／ＥＮのラインに接続している。Ｐ型ＭＯＳトランジスタＱＰ４とＮ型ＭＯＳトランジスタＱＮ３のドレイン端子同士がそれぞれ接続するとともに、Ｐ型ＭＯＳトランジスタＱＰ５とＮ型ＭＯＳトランジスタＱＮ４のドレイン端子同士がそれぞれ接続して、センスアンプ回路３Ａの相補出力／Ｑ、Ｑを構成している。
【００４６】
以上のように構成された半導体集積回路について、以下その動作を説明する。
先ず、ワード線ＷＬがＬレベルの時、プリチャージ回路制御信号ＰＣＧはＬレベルで、プリチャージ回路２は活性状態となり、ビット線対ＢＬ、／ＢＬはそれぞれＨレベルにプリチャージされている。よって、ビット線対ＢＬ、／ＢＬをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５はそれぞれオフとなっている。この時、センスアンプ回路制御信号／ＥＮはＨレベルであり、センスアンプ回路制御信号／ＥＮをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ３、ＱＮ４がそれぞれオンとなり、センスアンプ回路３Ａの相補出力Ｑ、／ＱはそれぞれＬレベルを出力している。
【００４７】
次に、プリチャージ回路制御信号ＰＣＧがＬレベルからＨレベルとなり、プリチャージ回路２はハイインピーダンス状態となる。更に、センスアンプ回路制御信号／ＥＮがＨレベルからＬレベルに、また、ワード線ＷＬがＬレベルからＨレベルとなる。ワード線ＷＬがＨレベルになることで、メモリセル１に保持されていたデータがビット線対ＢＬ、／ＢＬに読み出される。例えば、ビット線対のＢＬ側がＬレベル、／ＢＬ側がＨレベルとなる場合を考える。ビット線対の／ＢＬ側はＨレベルのため、ビット線対の／ＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ５は、ワード線ＷＬがＨレベルの時は常にオフとなる。ビット線対のＢＬ側は、プリチャージ回路２によってＨレベルに充電されていた電荷を放電しながら、徐々にＨレベルからＬレベルへと変化していく。ビット線対のＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４の閾値電圧を超える値まで、このビット線対のＢＬ側の電位が低下すると、Ｐ型ＭＯＳトランジスタＱＰ４はオンとなり、センスアンプ回路３Ａの相補出力の一方である／ＱがＬレベルからＨレベルを出力する。よって、センスアンプ回路３Ａがビット線対ＢＬ、／ＢＬの電位差を増幅したことになる。
【００４８】
ワード線ＷＬがＨレベルからＬレベルとなると、メモリセル１はハイインピーダンス状態（データを入出力しない状態）となる。また、センスアンプ回路制御信号／ＥＮはＬレベルからＨレベルとなり、センスアンプ回路３Ａの相補出力Ｑ、／Ｑは再びそれぞれＬレベルを出力する。更に、プリチャージ回路制御信号ＰＣＧがＨレベルからＬレベルとなり、プリチャージ回路２が再び活性状態となり、ビット線対ＢＬ、／ＢＬをそれぞれＨレベルにプリチャージする。
【００４９】
以上の動作を繰り返す。
【００５０】
ここで、ビット線対ＢＬ、／ＢＬのプリチャージ電圧は、プリチャージ回路２の電源端子ＶＤＤ１の電圧に等しい。また、センスアンプ回路３Ａを構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のソース端子には電源端子ＶＤＤ２が接続されている。また、Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５の閾値電圧をＶＴＨ（絶対値）とすると、これらのＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５がオフからオンとなる電圧をＶＯＮ１とした場合、ＶＯＮ１＝ＶＤＤ２−ＶＴＨとなる。
【００５１】
よって、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１が、電圧ＶＯＮ１Ｓ等しい値に設定されていれば、ワード線ＷＬがＨレベルとなりメモリセル１に保持されていたデータがビット線対ＢＬ、／ＢＬに読み出された直後に、センスアンプ回路３Ａを構成するＰ型ＭＯＳトランジスタＱＰ４又はＱＰ５のいずれかがオンとなるため（いずれがオンとなるかは、メモリセル１の保持データによる）、高速な増幅動作が可能となる。なお、従来例１として説明したように、センスアンプ回路３Ａにはオフセット電圧が存在するため、そのオフセット電圧をＶＯＦＦＳＥＴとすると、ＶＯＮ＝ＶＤＤ２−ＶＴＨ−ＶＯＦＦＳＥＴなる電圧ＶＯＮと等しくなるように、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１に設定されていれば、センスアンプ回路の増幅動作に誤動作がなく、且つ、高速な増幅動作が可能である。また、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１が、電圧ＶＯＮより高い電圧に設定されていても、センスアンプ回路の電源ＶＤＤ２よりも低ければ、センスアンプ回路の増幅動作に誤動作がなく、高速で且つ安定した増幅動作が可能である。
【００５２】
更に、本実施例のセンスアンプ回路は、ビット線対ＢＬ、／ＢＬの電圧を受けて自動的にセンスアンプ回路が動作する構成であるため、従来例２として説明したものと同様に、センスアンプ回路を最適なタイミングで起動するための制御信号の生成が不要であり、よって、センスアンプ回路の起動に余分なタイミングマージンの確保が不要である。また、センスアンプ回路を起動するための制御信号が不要であるため、これを生成する回路が不要であり、回路の省面積化が可能となる。
【００５３】
更に、本実施例のセンスアンプ回路は、増幅動作時にＰ型ＭＯＳトランジスタのみ（ＱＰ４、ＱＰ５のいずれか）が駆動する構成であるため、従来例１のシングルエンド形センスアンプのように、センスアンプ回路部において不要な貫通電流が流れず、このため低消費電力である。
【００５４】
本発明の内容を分かりやすく説明するために、図１の半導体集積回路は、少ない数のメモリセル１、プリチャージ回路２、センスアンプ回路３Ａ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬ等で構成されているが、各素子数がそれぞれ複数個（又は多数）であって良く、その効果は図１のものと同一である。また、本実施例では、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ製品を例に挙げて説明したが、相補信号線対と、この相補信号線対をプリチャージするためのプリチャージ装置とを備え、相補信号線対に微小電位差が生じ、その電位差を増幅するような場合の全てに適用可能である。
【実施例２】
【００５５】
図２に本発明の実施例２の半導体集積回路の構成図を示す。
図２の半導体集積回路は、メモリセル１、プリチャージ回路２、センスアンプ回路３Ｂ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬを有する。ＰＣＧはプリチャージ回路制御信号、／ＥＮはセンスアンプ回路制御信号／ＥＮである。メモリセル１とプリチャージ回路２の構成は、実施例１と同じである。
【００５６】
センスアンプ回路３Ｂは、Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５、Ｎ型ＭＯＳトランジスタＱＮ３〜ＱＮ６、第２の電源端子ＶＤＤ２を有する。Ｑ、／Ｑはセンスアンプ回路３Ｂの相補出力である。
【００５７】
センスアンプ回路３Ｂを構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のソース端子は第２の電源端子ＶＤＤ２にそれぞれ接続し、そのゲート端子はビット線対ＢＬ、／ＢＬにそれぞれ接続している。Ｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４のソース端子は接地され、そのゲート端子はセンスアンプ回路制御信号／ＥＮに接続している。Ｐ型ＭＯＳトランジスタＱＰ４とＮ型ＭＯＳトランジスタＱＮ３のドレイン端子同士がそれぞれ接続するとともに、Ｐ型ＭＯＳトランジスタＱＰ５とＮ型ＭＯＳトランジスタＱＮ４のドレイン端子同士がそれぞれ接続して、センスアンプ回路３Ｂの相補出力／Ｑ、Ｑを構成している。Ｎ型ＭＯＳトランジスタＱＮ５、ＱＮ６のソース端子はそれぞれ接地され、そのゲート端子とドレイン端子はセンスアンプ回路３Ｂの相補出力Ｑ、／Ｑにそれぞれ交差結合している。
【００５８】
すなわち、本実施例の半導体集積回路のセンスアンプ回路３Ｂは、実施例１の図１のセンスアンプ回路３Ａの相補出力Ｑ、／Ｑに、ソース端子がそれぞれ接地され、ゲート端子とドレイン端子をセンスアンプ回路３Ａの相補出力Ｑ、／Ｑにそれぞれ交差結合したＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６を追加したものである。
【００５９】
以上のように構成された半導体集積回路について、以下、その動作を説明する。
先ず、ワード線ＷＬがＬレベルの時、プリチャージ回路制御信号ＰＣＧはＬレベルで、プリチャージ回路２は活性状態となり、ビット線対ＢＬ、／ＢＬはそれぞれＨレベルにプリチャージされている。よって、ビット線対ＢＬ、／ＢＬをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５はそれぞれオフとなっている。この時、センスアンプ回路制御信号／ＥＮはＨレベルであり、センスアンプ回路制御信号／ＥＮをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ３、ＱＮ４がそれぞれオンとなり、センスアンプ回路３Ｂの相補出力Ｑ、／ＱはそれぞれＬレベルを出力している。よって、センスアンプ回路３Ｂのこれら相補出力Ｑ、／Ｑをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６はそれぞれオフとなっており実施例１のものと同一の動作を行う。
【００６０】
次に、プリチャージ回路制御信号ＰＣＧがＬレベルからＨレベルとなり、プリチャージ回路２はハイインピーダンス状態となる。更に、センスアンプ回路制御信号／ＥＮがＨレベルからＬレベルに、また、ワード線ＷＬがＬレベルからＨレベルとなる。ワード線ＷＬがＨレベルになることで、メモリセル１に保持されていたデータがビット線対ＢＬ、／ＢＬに読み出される。例えば、ビット線対のＢＬ側がＬレベル、／ＢＬ側がＨレベルとなる場合を考える。ビット線対の／ＢＬ側はＨレベルのため、ビット線対の／ＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ５は、ワード線ＷＬがＨレベルの時は常にオフとなる。ビット線対のＢＬ側は、プリチャージ回路２によってＨレベルに充電されていた電荷を放電しながら、徐々にＨレベルからＬレベルへと変化していく。ビット線対のＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４の閾値電圧を超える値まで、このビット線対のＢＬ側の電位が低下すると、Ｐ型ＭＯＳトランジスタＱＰ４はオンとなり、センスアンプ回路３Ｂの相補出力の一方である／ＱがＬレベルからＨレベルを出力する。ここで、センスアンプ回路３Ｂの相補出力の一方である／Ｑをゲート端子に入力するＮ型トランジスタＱＮ６がオンとなるので、Ｑは確実にＬレベルを出力する。また、センスアンプ回路３Ｂの相補出力の他方であるＱがＬレベルとなることで、Ｑをゲート端子に入力とするＮ型ＭＯＳトランジスタＱＮ５はオフとなるため、／Ｑに影響は与えない。よって、センスアンプ回路３Ｂがビット線対ＢＬ、／ＢＬの電位差を増幅したことになる。
【００６１】
ワード線ＷＬがＨレベルからＬレベルとなると、メモリセル１はハイインピーダンス状態（データを入出力しない状態）となる。また、センスアンプ回路制御信号／ＥＮはＬレベルからＨレベルとなり、センスアンプ回路３Ｂの相補出力Ｑ、／Ｑは再びそれぞれＬレベルを出力する。よって、これらセンスアンプ回路３Ｂの相補出力Ｑ、／Ｑをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６はそれぞれオフとなり、実施例１のものと同一の動作を行う。更に、プリチャージ回路制御信号ＰＣＧがＨレベルからＬレベルとなり、プリチャージ回路２が再び活性状態となり、ビット線対ＢＬ、／ＢＬをそれぞれＨレベルにプリチャージする。
【００６２】
以上の動作を繰り返す。
【００６３】
以上説明したように、本実施例では実施例１とほぼ同一の動作を行うことがわかる。
ここで、実施例１の場合と同様に、ＶＯＮ＝ＶＤＤ２−ＶＴＨ−ＶＯＦＦＳＥＴなる電圧ＶＯＮと等しくなるように、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１が設定されている場合は、センスアンプ回路３Ｂを構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のゲート電圧は閾値電圧付近にあるため、必然的にオフリーク電流が大きくなっている。よって、ワード線ＷＬがＨレベルとなり、いずれか一方のビット線対の電位がＬレベルに低下したとしても、ビット線対がＬレベル側に低下したセンスアンプ回路の相補出力側（例えば、ビット線対ＢＬ側がＬレベルに低下し、ＢＬ側を入力とするＰ型ＭＯＳトランジスタＱＰ４の出力であるセンスアンプ回路の相補出力／Ｑ側）は正常にＨレベルを出力可能である。ところが、他方の相補出力側（Ｑ側）は、Ｌレベルを出力すべきところが、上記のオフリーク電流によってＬレベルから徐々にＨレベルに上昇する恐れがある。そこで、交差結合したＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６を追加することで、オフリーク電流によるセンスアンプ回路の相補出力のＨレベル上昇（Ｑ側）を防止することが可能となる。
【００６４】
以上のように、実施例１のものの効果に付け加えて、更に、交差結合したＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６を追加することによって、センスアンプ回路３Ｂの増幅動作をより確実に実施することが可能となる。
【００６５】
本発明の内容を分かりやすく説明するために、図２の半導体集積回路は、少ない数のメモリセル１、プリチャージ回路２、センスアンプ回路３Ｂ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬ等で構成されているが、各素子数がそれぞれ複数個（又は多数）であって良く、その効果は図２のものと同一である。また、本実施例では、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ製品を例に挙げて説明したが、相補信号線対と、相補信号線対をプリチャージするためのプリチャージ装置とを備え、相補信号線対に微小電位差が生じ、その電位差を増幅するような場合全てに適用可能である。
【実施例３】
【００６６】
図３に本発明の実施例３の半導体集積回路の構成図を示す。
図３の半導体集積回路は、メモリセル１、プリチャージ回路２、センスアンプ回路３Ｃ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬを有する。ＰＣＧはプリチャージ回路制御信号、／ＥＮはセンスアンプ回路制御信号である。メモリセル１とプリチャージ回路２の構成は、実施例１と同じである。
【００６７】
センスアンプ回路３Ｃは、Ｐ型ＭＯＳトランジスタＱＰ４〜ＱＰ６、Ｎ型ＭＯＳトランジスタＱＮ３〜ＱＮ６、第２の電源端子ＶＤＤ２を有する。Ｑ、／Ｑは、センスアンプ回路３Ｃの相補出力である。
【００６８】
センスアンプ回路３Ｃを構成するＰ型ＭＯＳトランジスタＱＰ６は、Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５のソース端子と第２の電源端子ＶＤＤ２との間に直列に接続され、そのゲート端子にはセンスアンプ回路制御信号／ＥＮが入力される。Ｐ型ＭＯＳトランジスタＱＰ４、ＱＰ５のゲート端子はビット線対ＢＬ、／ＢＬにそれぞれ接続されている。Ｎ型ＭＯＳトランジスタＱＮ３、ＱＮ４のソース端子は接地され、そのゲート端子はセンスアンプ回路制御信号／ＥＮに接続されている。Ｐ型ＭＯＳトランジスタＱＰ４とＮ型ＭＯＳトランジスタＱＮ３のドレイン端子同士がそれぞれ接続するとともに、Ｐ型ＭＯＳトランジスタＱＰ５とＮ型ＭＯＳトランジスタＱＮ４のドレイン端子同士がそれぞれ接続して、センスアンプ回路３Ｃの相補出力／Ｑ、Ｑを構成している。Ｎ型ＭＯＳトランジスタＱＮ５、ＱＮ６のソース端子はそれぞれ接地され、そのゲート端子とドレイン端子はセンスアンプ回路３Ｃの相補出力Ｑ、／Ｑにそれぞれ交差結合している。
【００６９】
すなわち、本実施例の半導体集積回路のセンスアンプ回路３Ｃは、実施例２の図２のセンスアンプ回路３Ｂを構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のソース端子と第２の電源端子ＶＤＤ２との間に、ゲート端子がセンスアンプ回路制御信号／ＥＮに接続されたＰ型ＭＯＳトランジスタＱＰ６を直列に接続したものである。
【００７０】
以上のように構成された半導体集積回路について、以下その動作を説明する。
先ず、ワード線ＷＬがＬレベルの時、プリチャージ回路制御信号ＰＣＧはＬレベルで、プリチャージ回路２は活性状態となり、ビット線対ＢＬ、／ＢＬはそれぞれＨレベルにプリチャージされている。よって、ビット線対ＢＬ、／ＢＬをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５はそれぞれオフとなっている。この時、センスアンプ回路制御信号／ＥＮはＨレベルであり、センスアンプ回路制御信号／ＥＮをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ３、ＱＮ４がそれぞれオンとなり、センスアンプ回路３Ｃの相補出力Ｑ、／ＱはＬレベルをそれぞれ出力している。よって、これらセンスアンプ回路３Ｃの相補出力Ｑ、／Ｑをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６はそれぞれオフとなっている。また、Ｐ型ＭＯＳトランジスタＱＰ６もオフとなっており実施例２のものと同一の動作を行う。
【００７１】
次に、プリチャージ回路制御信号ＰＣＧがＬレベルからＨレベルとなり、プリチャージ回路２はハイインピーダンス状態となる。更に、センスアンプ回路制御信号／ＥＮがＨレベルからＬレベルに、また、ワード線ＷＬがＬレベルからＨレベルとなる。このとき、センスアンプ回路制御信号／ＥＮがＬレベルでＰ型ＭＯＳトランジスタＱＰ６はオンとなるため、実施例２の構成・機能と実質的に同一になる。ワード線ＷＬがＨレベルになることで、メモリセル１に保持されていたデータがビット線対ＢＬ、／ＢＬに読み出される。例えば、ビット線対のＢＬ側がＬレベル、／ＢＬ側がＨレベルとなる場合を考える。ビット線対の／ＢＬ側はＨレベルのため、ビット線対の／ＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ５は、ワード線ＷＬがＨレベルの時は常にオフとなっている。ビット線対のＢＬ側は、プリチャージ回路２によってＨレベルに充電されていた電荷を放電しながら、徐々にＨレベルからＬレベルへと変化していく。ビット線対のＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４の閾値電圧を超える値まで、このビット線対のＢＬ側の電位が低下すると、Ｐ型ＭＯＳトランジスタＱＰ４はオンとなり、センスアンプ回路３Ｃの相補出力の一方である／ＱがＬレベルからＨレベルを出力する。ここで、センスアンプ回路３Ｃの相補出力の一方である／Ｑをゲート端子に入力するＮ型トランジスタＱＮ６がオンとなるので、Ｑは確実にＬレベルを出力する。また、センスアンプ回路３Ｃの相補出力の他方であるＱがＬレベルとなることで、Ｑをゲート端子に入力とするＮ型ＭＯＳトランジスタＱＮ５はオフとなるため、／Ｑに影響は与えない。よって、センスアンプ回路３Ｃがビット線対ＢＬ、／ＢＬの電位差を増幅したことになる。
【００７２】
ワード線ＷＬがＨレベルからＬレベルとなると、メモリセル１はハイインピーダンス状態（データを入出力しない状態）となる。また、センスアンプ回路制御信号／ＥＮはＬレベルからＨレベルとなり、センスアンプ回路３Ｃの相補出力Ｑ、／Ｑは再びそれぞれＬレベルを出力する。よって、これらセンスアンプ回路３Ｃの相補出力Ｑ、／Ｑをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６はそれぞれオフとなる。また、Ｐ型ＭＯＳトランジスタＱＰ６はオフとなっており、実施例２の場合と同一の動作を行う。更に、プリチャージ回路制御信号ＰＣＧがＨレベルからＬレベルとなり、プリチャージ回路２が再び活性状態となり、ビット線対ＢＬ、／ＢＬをそれぞれＨレベルにプリチャージする。
【００７３】
以上の動作を繰り返す。
【００７４】
以上説明したように、本実施例では実施例２と同一の動作を行うことがわかる。
本実施例と実施例２とが異なる点は、ワード線ＷＬがＬレベルの時に、センスアンプ回路３Ｃの電源端子ＶＤＤ２から流れる電流を完全に遮断して低消費電力化できることである。実施例２の場合に説明したように、ＶＯＮ＝ＶＤＤ２−ＶＴＨ−ＶＯＦＦＳＥＴなる電圧ＶＯＮと等しくなるように、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１が設定されている場合、センスアンプ回路３Ｃを構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のゲート電圧は閾値電圧付近にあるため、オフリーク電流が必然的に大きくなっている。そこで、電源端子ＶＤＤ２とＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５の間に直列にＰ型ＭＯＳトランジスタＱＰ６を挿入することで、センスアンプ回路３Ｃに流れるオフリーク電流を完全に遮断することが可能となるのである。
【００７５】
更に、図３には示していないが、ＤＲＡＭ、ＳＲＡＭのような半導体メモリ製品では、センスアンプ回路（読み出し動作用）以外に、ライトアンプ回路（書き込み動作用）がビット線対ＢＬ、／ＢＬに接続されている。書き込み動作時には、ライトアンプ回路によりビット線対がそれぞれＨレベルとＬレベルに増幅される。センスアンプ回路は読み出し動作時のみ動作すれば良いので、書き込み動作時にはセンスアンプ制御信号／ＥＮをＨレベルにしてＰ型ＭＯＳトランジスタＱＰ６をオフさせておくことで、センスアンプ回路３Ｃに余分な電流が流れることがなくなり、低消費電力化が可能となる。
【００７６】
以上のように、実施例１と実施例２で示した効果に付け加えて、更に、電源端子ＶＤＤ２とＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５との間に、ゲート端子がセンスアンプ回路制御信号／ＥＮに接続されたＰ型ＭＯＳトランジスタＱＰ６を直列に接続することで、低消費電力化が可能となる。
【００７７】
本実施例では、実施例２の図２の電源端子ＶＤＤ２とＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５との間に、ゲート端子がセンスアンプ回路制御信号／ＥＮに接続されたＰ型ＭＯＳトランジスタＱＰ６を直列に接続した場合について説明したが、実施例１の図１の電源端子ＶＤＤ２とＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５との間に、ゲート端子がセンスアンプ回路制御信号／ＥＮに接続されたＰ型ＭＯＳトランジスタＱＰ６を直列に接続した場合も、同一の効果が得られる。  
【００７８】
本発明の内容を分かりやすく説明するために、図３の半導体集積回路は、少ない数のメモリセル１、プリチャージ回路２、センスアンプ回路３Ｃ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬ等で構成されているが、各素子数がそれぞれ複数個（又は多数）であって良く、その効果は図３のものと同一である。また、本実施例では、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ製品を例に挙げて説明したが、相補信号線対と、相補信号線対をプリチャージするためのプリチャージ装置とを備え、相補信号線対に微小電位差が生じ、その電位差を増幅するような場合全てに適用可能である。
【実施例４】
【００７９】
図４に本発明の実施例４の半導体集積回路の構成図を示す。
図４の半導体集積回路は、メモリセル１、プリチャージ回路２、センスアンプ回路３Ｃ、ＯＲ回路ＯＲ１、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬを有する。ＰＣＧはプリチャージ回路制御信号、／ＥＮはセンスアンプ回路制御信号、／ＲＥＳＥＴはリセット信号である。メモリセル１とプリチャージ回路２の構成は実施例１と同じである。また、センスアンプ回路３Ｃの構成は実施例３と同じである。ＯＲ回路ＯＲ１は、センスアンプ回路３Ｃの相補出力Ｑ、／Ｑをそれぞれ入力し、リセット信号／ＲＥＳＥＴを出力する。
【００８０】
すなわち本実施例は、実施例３の図３のセンスアンプ回路３Ｃの相補出力Ｑ、／Ｑをそれぞれ入力とするＯＲ回路ＯＲ１を設け、このＯＲ回路ＯＲ１がリセット信号／ＲＥＳＥＴを出力する構成としたものである。
【００８１】
以上のように構成された半導体集積回路について、以下その動作を説明する。
先ず、ワード線ＷＬがＬレベルの時、プリチャージ回路制御信号ＰＣＧはＬレベルで、プリチャージ回路２は活性状態となり、ビット線対ＢＬ、／ＢＬはそれぞれＨレベルにプリチャージされている。よって、ビット線対ＢＬ、／ＢＬをゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５はそれぞれオフとなっている。この時、センスアンプ回路制御信号／ＥＮはＨレベルであり、センスアンプ回路制御信号／ＥＮをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ３、ＱＮ４がそれぞれオンとなり、センスアンプ回路３Ｃの相補出力Ｑ、／ＱはＬレベルをそれぞれ出力している。よって、これらセンスアンプ回路３Ｃの相補出力Ｑ、／Ｑをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６はそれぞれオフとなっている。また、Ｐ型ＭＯＳトランジスタＱＰ６もオフとなっており実施例２のものと同一の動作を行う。更に、ＯＲ回路ＯＲ１の出力であるリセット信号／ＲＥＳＥＴはＬレベルとなる。
【００８２】
次に、プリチャージ回路制御信号ＰＣＧがＬレベルからＨレベルとなり、プリチャージ回路２はハイインピーダンス状態となる。更に、センスアンプ回路制御信号／ＥＮがＨレベルからＬレベルに、また、ワード線ＷＬがＬレベルからＨレベルとなる。センスアンプ回路制御信号／ＥＮがＬレベルでＰ型ＭＯＳトランジスタＱＰ６はオンとなるため、実施例２の構成・機能と実質的に同一になる。ワード線ＷＬがＨレベルになることで、メモリセル１に保持されていたデータがビット線対ＢＬ、／ＢＬに読み出される。例えば、ビット線対のＢＬ側がＬレベル、／ＢＬ側がＨレベルとなる場合を考える。ビット線対の／ＢＬ側はＨレベルのため、ビット線対の／ＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ５は、ワード線ＷＬがＨレベルの時は常にオフとなっている。ビット線対のＢＬ側は、プリチャージ回路２によってＨレベルに充電されていた電荷を放電しながら、徐々にＨレベルからＬレベルへと変化していく。ビット線対のＢＬ側をゲート端子に入力するＰ型ＭＯＳトランジスタＱＰ４の閾値電圧を超える値まで、このビット線対のＢＬ側の電位が低下すると、Ｐ型ＭＯＳトランジスタＱＰ４はオンとなり、センスアンプ回路３Ｃの相補出力の一方である／ＱがＬレベルからＨレベルを出力する。ここで、センスアンプ回路３Ｃの相補出力の一方である／Ｑをゲート端子に入力するＮ型トランジスタＱＮ６がオンとなるので、Ｑは確実にＬレベルを出力する。また、センスアンプ回路３Ｃの相補出力の他方であるＱがＬレベルとなることで、Ｑをゲート端子に入力とするＮ型ＭＯＳトランジスタＱＮ５はオフとなるため、／Ｑに影響は与えない。よって、センスアンプ回路３Ｃがビット線対ＢＬ、／ＢＬの電位差を増幅したことになる。
【００８３】
この時、センスアンプ回路３Ｃの相補出力Ｑ、／Ｑのいずれか一方がＨレベル（この例の場合、／ＱがＨレベル）となったので、センスアンプ回路３Ｃの相補出力Ｑ、／Ｑをそれぞれ入力とするＯＲ回路ＯＲ１の出力であるリセット信号／ＲＥＳＥＴはＨレベルを出力する。ＯＲ回路ＯＲ１は、センスアンプ回路の相補出力の変化を検知する（センスアンプ回路の増幅の完了を検知する）回路である。
【００８４】
ワード線ＷＬがＨレベルからＬレベルとなると、メモリセル１はハイインピーダンス状態（データを入出力しない状態）となる。また、センスアンプ回路制御信号／ＥＮはＬレベルからＨレベルとなり、センスアンプ回路３Ｃの相補出力Ｑ、／Ｑは再びＬレベルをそれぞれ出力する。よって、これらセンスアンプ回路３Ｃの相補出力Ｑ、／Ｑをゲート端子に入力するＮ型ＭＯＳトランジスタＱＮ５、ＱＮ６はそれぞれオフとなる。また、Ｐ型ＭＯＳトランジスタＱＰ６はオフとなっており、実施例２の場合と同一の動作を行う。更に、プリチャージ回路制御信号ＰＣＧがＨレベルからＬレベルとなり、プリチャージ回路２が再び活性状態となり、ビット線対ＢＬ、／ＢＬをそれぞれＨレベルにプリチャージする。この時、ＯＲ回路ＯＲ１の出力であるリセット信号／ＲＥＳＥＴは、再びＬレベルを出力する。
【００８５】
以上の動作を繰り返す。
【００８６】
以上説明したように、センスアンプ回路３Ｃの増幅の完了を検知する回路（ＯＲ回路ＯＲ１）を設け、この検知回路ＯＲ１の出力信号／ＲＥＳＥＴを用いてセンスアンプ回路３Ｃを制御すれば、必要最小限の期間のみセンスアンプ回路を動作させることが可能となり低消費電力化が可能となる。
【００８７】
更に、ＤＲＡＭ、ＳＲＡＭのような半導体メモリ製品では、センスアンプ回路３Ｃの増幅動作が完了すれば、ワード線ＷＬを非活性状態にするとともに、プリチャージ回路３Ｃを活性化してビット線対ＢＬ、ＢＬ／をプリチャージ状態にすれば良いので、上記の検知回路ＯＲ１の出力信号／ＲＥＳＥＴを用いてワード線ＷＬやビット線対ＢＬ、／ＢＬのプリチャージ回路を制御すれば、必要最小限の期間のみワード線ＷＬが活性状態となるので、結果的に低消費電力化とサイクルタイムの短縮による高速化とが可能となる。
【００８８】
図５に上記を実現するための具体的回路構成の一例を示し、図６に図５の回路のタイミングチャートを示す。
図５において、ＩＮＶ３はインバータ、ＡＮＤ１はＡＮＤ回路、ＮＯＲ１、ＮＯＲ２はＮＯＲ回路、ＥＮ１はセンスアンプ起動信号、／ＥＮはセンスアンプ回路制御信号、／ＲＥＳＥＴはリセット信号、ＡはインバータＩＮＶ３の出力ノード、ＢはＡＮＤ回路ＡＮＤ１の出力ノードである。
【００８９】
ＡＮＤ回路ＡＮＤ１は、センスアンプ起動信号ＥＮ１と、このセンスアンプ起動信号ＥＮ１を入力とするインバータＩＮＶ３の出力ノードＡとを入力し、ノードＢを出力する。ＮＯＲ回路ＮＯＲ１、ＮＯＲ２でＲＳラッチ回路を構成し、このＲＳラッチ回路は、そのセット信号としてノードＢを入力とするとともに、リセット信号としてリセット信号／ＲＥＳＥＴを入力とし、センスアンプ回路制御信号／ＥＮを出力する。
【００９０】
以上のように構成された回路について、以下その動作を説明する。
センスアンプ起動信号ＥＮ１がＬレベルからＨレベルとなると、ノードＡはインバータＩＮＶ３による遅延時間後にＨレベルからＬレベルを出力する。よって、ＡＮＤ回路ＡＮＤ１は、インバータＩＮＶ３による遅延時間分のＨレベルのパルスをノードＢに出力する。ノードＢのＨレベルのパルスがＮＯＲ回路ＮＯＲ１、ＮＯＲ２で構成されるＲＳラッチ回路のセット信号となり、ＲＳラッチ回路の出力であるセンスアンプ回路制御信号／ＥＮはＨレベルからＬレベルを出力する。センスアンプ回路制御信号／ＥＮがＬレベルとなると、センスアンプ回路が活性化されて、一定時間後にリセット信号／ＲＥＳＥＴがＨレベルからＬレベルに変化（センスアンプ回路の増幅の完了を検知したため）する。リセット信号／ＲＥＳＥＴがＬレベルに変化すると、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２で構成されるＲＳラッチ回路にリセットがかかるため、センスアンプ回路制御信号／ＥＮはＬレベルからＨレベルとなる。
【００９１】
以上説明したように、図５に示した回路構成をとれば、必要最小限の期間のみセンスアンプ回路３Ｃを活性化する信号の生成が可能となる。
図５に示した回路構成はセンスアンプ回路３Ｃの制御信号に関する説明であるが、この回路構成を用いれば、ワード線ＷＬやビット線対ＢＬ、／ＢＬのプリチャージ回路等の活性、非活性の制御も同様に実現可能である。
【００９２】
本実施例では、実施例３の図３のセンスアンプ回路３Ｃの相補出力Ｑ、／ＱにＯＲ回路ＯＲ１を接続した場合について説明したが、実施例１の図１のセンスアンプ回路３Ａの相補出力Ｑ、／Ｑや、実施例２の図２のセンスアンプ回路３Ｂの相補出力Ｑ、／ＱにＯＲ回路ＯＲ１を接続した場合でも、同一の効果が得られる。
【００９３】
本発明の内容を分かりやすく説明するために、図４の半導体集積回路は、少ない数のメモリセル１、プリチャージ回路２、センスアンプ回路３Ｃ、ワード線ＷＬ、ビット線対ＢＬ、／ＢＬ等で構成されているが、各素子数がそれぞれ複数個（又は多数）であって良く、その効果は図４のものと同一である。また、本実施例では、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ製品を例に挙げて説明したが、相補信号線対と、相補信号線対をプリチャージするためのプリチャージ装置とを備え、相補信号線対に微小電位差が生じ、その電位差を増幅するような場合全てに適用可能である。
【実施例５】
【００９４】
図７に本発明の実施例５の半導体集積回路の構成図を示す。
図７の半導体集積回路は、ビット線対ＢＬ、／ＢＬ、シールド配線ＳＬ１を有する。
実施例１〜４において、センスアンプ回路３Ａ〜３Ｃに接続するビット線対ＢＬ、／ＢＬは、一般的に、図７に示すように同一の配線層に平行に配置される場合が多い。よって、ビット線対ＢＬ、／ＢＬの間にはカップリング容量が存在している。ビット線対ＢＬ、／ＢＬの間にカップリング容量がある場合は、ワード線ＷＬがＨレベルとなり、メモリセル１からビット線対ＢＬ、／ＢＬにデータの読み出し動作が行われる時における、ビット線対ＢＬ、／ＢＬのいずれか一方がＨレベルからＬレベルに低下していく際に、ビット線対ＢＬ、／ＢＬの間のカップリング容量の影響によって、ビット線対の一方（例えばＢＬ側）のレベルの低下につられて、本来Ｈレベルのままであるビット線の他方（例えば／ＢＬ側）のレベルもＬレベル側に低下してしまう。
【００９５】
実施例１〜３で示したように、ＶＯＮ＝ＶＤＤ２−ＶＴＨ−ＶＯＦＦＳＥＴなる電圧ＶＯＮと等しくなるように、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１が設定されている場合には、センスアンプ回路３Ａ（３Ｂ、３Ｃ）を構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のゲート電圧は閾値電圧付近にある。よって、本来Ｈレベルのままである他方のビット線対（例えば／ＢＬ側）がＬレベル側に変化してしまうと、オフとなっていなければならないＰ型ＭＯＳトランジスタ（例えばＱＰ５側）がオンとなってしまい、結果的に消費電力の増加や、センスアンプ回路の誤動作を引き起こす可能性がある。
【００９６】
この問題を解決するため、図７に示すように、ビット線対ＢＬ、／ＢＬの間にカップリング容量を削減するためのシールド配線ＳＬ１を配置することで、消費電力の増加や、センスアンプ回路の誤動作を防止することが可能となる。
【００９７】
本実施例では、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ製品を例に挙げて説明したが、相補信号線対と、相補信号線対をプリチャージするためのプリチャージ装置とを備え、相補信号線対に微小電位差が生じ、その電位差を増幅するような場合全てに適用可能である。
【実施例６】
【００９８】
図８に本発明の実施例６の半導体集積回路の構成図を示す。
図８の半導体集積回路は、ビット線対ＢＬ、／ＢＬと、シールド配線ＳＬ２、ＳＬ３と、ビット線対の隣接配線ＯＬ１、ＯＬ２とを有する。
【００９９】
実施例１〜４において、センスアンプ回路３Ａ〜３Ｃに接続するビット線対ＢＬ、／ＢＬは、一般的に、図８に示すように同一の配線層に平行に配置され、また、ＤＲＡＭ、ＳＲＡＭのような半導体メモリ製品では、ビット線対が複数配置されるため、ビット線対ＢＬ、／ＢＬに隣接して、更に別のビット線対が配置される場合が多い。
【０１００】
すなわち、図８に示すように、ビット線対ＢＬ、／ＢＬに対する隣接配線ＯＬ１、ＯＬ２がそれぞれ配置される。よって、ビット線対のＢＬ側とビット線対の隣接配線ＯＬ１との間、また、ビット線対の／ＢＬ側とビット線対の隣接配線ＯＬ２との間には、それぞれカップリング容量が存在している。ビット線対とこのビット線対の隣接配線との間にカップリング容量がある場合は、ワード線ＷＬがＨレベルとなり、メモリセル１からビット線対ＢＬ、／ＢＬにデータの読み出し動作が行われる時における、ビット線対ＢＬ、／ＢＬのいずれか一方がＨレベルからＬレベルに低下していく際に、ビット線対とビット線対の隣接配線との間のカップリング容量の影響によって、ビット線対の隣接配線の一方（例えばＯＬ２側）のレベルの低下につられて、本来Ｈレベルのままであるビット線対（例えば／ＢＬ側）のレベルもＬレベル側に低下してしまう。
【０１０１】
実施例１〜３で示したように、ＶＯＮ＝ＶＤＤ２−ＶＴＨ−ＶＯＦＦＳＥＴなる電圧ＶＯＮと等しくなるように、ビット線対ＢＬ、／ＢＬのプリチャージ電圧ＶＤＤ１が設定されている場合には、センスアンプ回路３Ａ（３Ｂ、３Ｃ）を構成するＰ型ＭＯＳトランジスタＱＰ４、ＱＰ５のゲート電圧は閾値電圧付近にある。よって、本来Ｈレベルのままであるビット線対（例えば／ＢＬ側）がＬレベル側に変化してしまうと、オフとなっていなければならないＰ型ＭＯＳトランジスタ（例えばＱＰ５側）がオンとなってしまい、結果的に消費電力の増加や、センスアンプ回路の誤動作を引き起こす可能性がある。
【０１０２】
この問題を解決するため、図８に示すように、ビット線対とビット線対の隣接配線との間にカップリング容量を削減するためのシールド配線ＳＬ２、ＳＬ３を配置することで、消費電力の増加や、センスアンプ回路の誤動作を防止することが可能となる。
【０１０３】
本実施例では、ＤＲＡＭ、ＳＲＡＭ等の半導体メモリ製品を例に挙げて説明したが、相補信号線対と、相補信号線対をプリチャージするためのプリチャージ装置とを備え、相補信号線対に微小電位差が生じ、その電位差を増幅するような場合全てに適用可能である。
【産業上の利用可能性】
【０１０４】
本発明にかかる半導体集積回路は、相補信号線対の微小電位差を増幅するセンスアンプ回路において、センスアンプ回路の起動信号の生成が不要で、且つ、低消費電力、高速、省面積性を有し、半導体集積回路に関して、特に相補信号線対の微小電位差を増幅するセンスアンプ回路等として有用である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の実施例１の半導体集積回路の構成図
【図２】本発明の実施例２の半導体集積回路の構成図
【図３】本発明の実施例３の半導体集積回路の構成図
【図４】本発明の実施例４の半導体集積回路の構成図
【図５】図４の回路を実現するための具体的回路構成の一例を示す図
【図６】図５の回路のタイミングチャート
【図７】本発明の実施例５の半導体集積回路の構成図
【図８】本発明の実施例６の半導体集積回路の構成図
【図９】従来の半導体集積回路の構成図
【符号の説明】
【０１０６】
１    メモリセル
２    プリチャージ回路
３Ａ、３Ｂ、３Ｃ    センスアンプ回路
ＷＬ    ワード線
ＢＬ、／ＢＬ    ビット線対
ＶＤＤ１    第1の電源端子
ＶＤＤ２    第２の電源端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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