(57)【要約】  【課題】  シャントＦＥＴおよびスルーＦＥＴを配置したスイッチ回路を有する半導体装置において、シャントＦＥＴのドレイン電位の変動による信号の歪を抑制する。  【解決手段】  スルーＦＥＴを想定したＭＥＳＦＥＴ６１のゲート−ドレイン間距離より、シャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート−ドレイン間距離の方が長くなるようにゲート電極６３およびソース電極６５およびドレイン電極６４を形成することで、スルーＦＥＴを想定したＭＥＳＦＥＴ６１のゲート耐圧は変化させずにシャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート耐圧を高くすることができる。これにより、挿入損失に影響することなく信号の歪を抑制することが可能となる。【選択図】  図６
2005197481.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と、
出力端子と、
ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、
ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴと
を有し、前記第二のＦＥＴのゲート電極とドレイン電極間の距離が前記第一のＦＥＴのゲート電極とドレイン電極間の距離よりも長いことを特徴とする半導体スイッチ。
【請求項２】
入力端子と、
出力端子と、
ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、
ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴと
を有し、前記第二のＦＥＴのソース電極とドレイン電極間の距離が前記第一のＦＥＴのソース電極とドレイン電極間の距離よりも長いことを特徴とする半導体スイッチ。
【請求項３】
入力端子と、
出力端子と、
ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、
ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴと
を有し、前記第二のＦＥＴのしきい値電圧が前記第一のＦＥＴのしきい値電圧よりも高いことを特徴とする半導体スイッチ。
【請求項４】
入力端子と、
出力端子と、
ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、
ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴと
を有し、前記第二のＦＥＴのゲート長が前記第一のＦＥＴのゲート長よりも長いことを特徴とする半導体スイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にＧａＡｓＭＥＳＦＥＴ（ＭＥｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ  ）を用いたＳＰｎＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−ｎ−Ｔｈｒｏｗ）スイッチ（１入力ｎ出力スイッチ）（ｎは２以上の整数）またはｎＰＳＴ（ｎ−Ｐｏｌｅ−Ｓｉｎｇｌｅ−Ｔｈｒｏｗ）スイッチ（ｎ入力１出力スイッチ）（ｎは２以上の整数）に関する。
【背景技術】
【０００２】
数ＭＨｚから数十ＧＨｚに及ぶ高周波信号を直接切り換える高周波スイッチ装置においては、従来から大別して、機械式スイッチ（リレー）と半導体スイッチとが知られている。半導体スイッチは高速切り換え、小型軽量、信頼性に優れるなどの特徴を持つため移動体通信の分野で広く使用されている。特に、ＧａＡｓＭＥＳＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−Ｄｕａｌ−Ｔｈｒｏｗ）スイッチ（１入力２出力スイッチ）は、高速で動作し、かつ原理的に電力消費がほとんど無いなどの特徴を持つため、特に小型軽量化を求められる移動体通信端末のアンテナ切り換えスイッチなどに広く採用されている。
【０００３】
以下、図１を用いて従来の半導体スイッチについて説明する。
図１は上記従来のＳＰｎＴスイッチを構成するＳＰＳＴ（Ｓｉｎｇｌｅ−Ｐｏｌｅ−Ｓｉｎｇｌｅ−Ｔｈｒｏｗ）スイッチよりなる単位スイッチの回路図である。
【０００４】
図１に示すように、通常、ＳＰｎＴスイッチは、ソース電極およびドレイン電極のうちの一方が入力端子に接続され他方が出力端子に接続されたスルーＦＥＴ１１と、ソース電極およびドレイン電極のうちの一方がスルーＦＥＴ１１の出力側に接続され他方が接地されたシャントＦＥＴ１２とからなるｎ個の単位スイッチ１６からなる。スルーＦＥＴ１１はトランスファーゲートであり、シャントＦＥＴ１２は入出力間のアイソレーション向上のために設けられている。尚、図１において、１３Ａ，１３Ｂは高周波信号が制御端子１４Ａ、１４Ｂに漏れるのを阻止するためのバイアス抵抗である（例えば、特許文献１参照）。
【特許文献１】特開平１０−５０７２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来のような送受信切換ＧａＡｓスイッチの構成では、下記のような問題があった。
送信動作時に送信側のシャントＦＥＴ１２におけるドレインの電位変動が信号電力の増大に伴って大きくなると、ＦＥＴ１２のゲートとドレインの電位差が大きくなり、シャントＦＥＴ１２のゲート耐圧に達し、シャントＦＥＴ特性が劣化することに起因する信号の歪が発生する虞がある。
【０００６】
本発明は上記問題点を解決するために、シャントＦＥＴおよびスルーＦＥＴを配置したスイッチ回路を有する半導体装置において、シャントＦＥＴのドレイン電位の変動による信号の歪を抑制することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明の請求項１記載の半導体スイッチは、入力端子と、出力端子と、ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴとを有し、前記第二のＦＥＴのゲート電極とドレイン電極間の距離が前記第一のＦＥＴのゲート電極とドレイン電極間の距離よりも長いことを特徴とする。
【０００８】
請求項２記載の半導体スイッチは、入力端子と、出力端子と、ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴとを有し、前記第二のＦＥＴのソース電極とドレイン電極間の距離が前記第一のＦＥＴのソース電極とドレイン電極間の距離よりも長いことを特徴とする。
【０００９】
請求項３記載の半導体スイッチは、入力端子と、出力端子と、ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴとを有し、前記第二のＦＥＴのしきい値電圧が前記第一のＦＥＴのしきい値電圧よりも高いことを特徴とする。
【００１０】
請求項４記載の半導体スイッチは、入力端子と、出力端子と、ソース電極またはドレイン電極の一方が前記入力端子側に接続され他方が前記出力端子側に接続される第一のＦＥＴと、ソース電極またはドレイン電極の一方が前記出力端子側に接続され他方が接地された第二のＦＥＴとを有し、前記第二のＦＥＴのゲート長が前記第一のＦＥＴのゲート長よりも長いことを特徴とする。
【００１１】
以上により、シャントＦＥＴのドレイン電位の変動による信号の歪を抑制することができる。
【発明の効果】
【００１２】
本発明によれば、信号伝達線における信号の流通をオン・オフに切り換えるためのスイッチング素子であるスルーＦＥＴと、上記スルーＦＥＴと直列に接続されたソース接地またはドレイン接地のシャントＦＥＴとからなるスイッチ回路において、シャントＦＥＴのゲート耐圧を高くすることでシャントＦＥＴのドレインとゲートの電位差がゲート耐圧に達することを回避し、シャントＦＥＴのドレイン電位の変動による信号の歪を抑制することができる。さらに、スルーＦＥＴのゲート耐圧は変化させずにシャントＦＥＴのゲート耐圧を高くすることで、挿入損失に影響することなく信号の歪を抑制することが可能となる。
【発明を実施するための最良の形態】
【００１３】
本発明の半導体スイッチが講じた手段は、シャントＦＥＴのゲート−ドレイン間にかかる電位差よりもゲート耐圧を高くすることによりシャントＦＥＴの特性劣化に起因する信号の歪を抑制するものである。
【００１４】
具体的に本発明が講じた手段は、シャントＦＥＴのゲート耐圧を高くすることでシャントＦＥＴのゲート−ドレインの電位差がゲート耐圧に達することを回避し、シャントＦＥＴの特性劣化に起因する信号の歪を抑制することである。従来、ゲート耐圧はスイッチオン時の抵抗と強い相関があり、ゲート耐圧を高くすることはオン時の抵抗値を上げることにつながる。オン時の抵抗値は挿入損失と相関があり、オン時の抵抗が高くなると挿入損失が増大する。挿入損失を避けるために、スルーＦＥＴのゲート耐圧は変化させずにシャントＦＥＴのゲート耐圧を高くすることで、挿入損失に影響することなく信号の歪を抑制することが可能となる。
【００１５】
図２（ａ）は振幅２０Ｖの信号が入ったときに４段のシャントＦＥＴのゲート−ドレイン間にかかる電位の変動をシミュレーションした結果を示す図、図２（ｂ）にシミュレーションに用いたシャントＦＥＴ（４段）の回路図を示す。
【００１６】
ここで、４個のＦＥＴは特性が全く等しいとして計算し、制御電圧は−３Ｖ、各ゲートに接続する抵抗は５０ｋΩとしている。図２（ａ）はそれぞれのＦＥＴのゲート−ドレイン間にかかる電圧を示しており、これより必要なゲート耐圧が導き出される。
【００１７】
図２（ａ）は入力信号の振幅が２０Ｖの場合の計算結果であり、実線はゲート−ドレイン間にかかる電位差を表している。回路が安定化している３周期目以降の波形においてゲート−ドレイン間の電位差が７Ｖ以下であることから、必要なゲート耐圧は７Ｖ以上となる。
【００１８】
図３はゲート耐圧とゲート−ドレイン間の距離との関係を示す図である。
ゲート−ドレインの距離が広がるとゲート−ドレイン間にかかる電界が緩和されるためにゲート耐圧は高くなる。シャントＦＥＴのゲート−ドレイン間の距離を広げることによってゲート耐圧が高くなり、シャントＦＥＴに入力する信号の電圧振幅とゲート電位の電位差がゲート耐圧に達して信号歪を発生するような事態を回避することができる。
【００１９】
図４（ａ）はＦＥＴのゲート耐圧とリセス幅の関係を示す図、図４（ｂ）は一般的なＦＥＴの断面構造を示す図である。
リセス４２とはゲート電極４１が形成される領域に設けた凹部のことであり、ソース４３−ドレイン４４間の距離はリセス４２の幅によって決定される。リセス４２の幅を広げることはソース−ドレイン間を広げることとなり、ゲート−ドレイン間の距離も広がる。従って、リセス幅を広くすることでゲート耐圧が高くなる。
【００２０】
つまり、シャントＦＥＴのゲート−ドレイン間の距離を広くすることによってゲート耐圧が高くなり、シャントＦＥＴに入力する信号の電圧振幅とゲート電位の電位差がゲート耐圧に達して信号歪を発生するような事態を回避することができる。
【００２１】
また、シャントＦＥＴのしきい値電圧を高くすることによって、ゲートに逆バイアスを印加したときのゲート電極下の電界強度が弱くなるため、ゲート耐圧が高くなり、シャントＦＥＴに入力する信号の電圧振幅とゲート電位の電位差がゲート耐圧に達して信号歪を発生するような事態を回避することができる。
【００２２】
図５はしきい値とゲート長の関係を示す図である。
図５により、ゲート長を長くすることでしきい値電圧が高くなっているのがわかる。
シャントＦＥＴのゲート長を長くすることによってしきい値電圧が高くなる結果、ゲート耐圧が高くなり、シャントＦＥＴに入力する信号の電圧振幅とゲート電位の電位差がゲート耐圧に達して信号歪を発生するような事態を回避することができる。
【００２３】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図６は本発明の実施の形態１におけるＭＥＳＦＥＴの断面図である。
【００２４】
図６に示すように、スルーＦＥＴを想定したＭＥＳＦＥＴ６１とシャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート−ドレイン間距離においてシャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート−ドレイン間距離の方が長くなるようにゲート電極６３およびソース電極６５およびドレイン電極６４を形成する。
【００２５】
スルーＦＥＴを想定したＭＥＳＦＥＴ６１とシャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート−ドレイン間距離においてシャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート−ドレイン間距離の方が長くなるようにすることで、スルーＦＥＴを想定したＭＥＳＦＥＴ６１のゲート耐圧は変化させずにシャントＦＥＴを想定したＭＥＳＦＥＴ６２のゲート耐圧を高くすることができる。これにより、挿入損失に影響することなく信号の歪を抑制することが可能となる。
【００２６】
図６ではゲート−ソース間距離はスルーＦＥＴを想定したＭＥＳＦＥＴ６１とシャントＦＥＴを想定したＭＥＳＦＥＴ６２では同じ長さとしているが、異なる長さでもかまわない。
（実施の形態２）
図７は本発明の実施の形態２におけるＭＥＳＦＥＴの断面図である。
【００２７】
図７に示すように、スルーＦＥＴを想定したＭＥＳＦＥＴ７１とシャントＦＥＴを想定したＭＥＳＦＥＴ７２のソース−ドレイン間距離においてシャントＦＥＴを想定したＭＥＳＦＥＴ７２のソース−ドレイン間距離の方が長くなるようにゲート電極７３およびソース電極７５およびドレイン電極７４を形成する。
【００２８】
本実施の形態２は前記実施の形態１とは異なり、前記ＭＥＳＦＥＴ７１と前記ＭＥＳＦＥＴ７２のリセス幅は同じである。
スルーＦＥＴを想定したＭＥＳＦＥＴ７１とシャントＦＥＴを想定したＭＥＳＦＥＴ７２のソース−ドレイン間の距離においてシャントＦＥＴを想定したＭＥＳＦＥＴ７２のソース−ドレイン間距離の方が長くなるようすることで、スルーＦＥＴを想定したＭＥＳＦＥＴ７１のゲート耐圧は変化させずにシャントＦＥＴを想定したＭＥＳＦＥＴ７２のゲート耐圧を高くすることができる。これにより、挿入損失に影響することなく信号の歪を抑制することが可能となる。
【００２９】
ここで、ソース−ドレイン間の距離がシャントＦＥＴを想定したＭＥＳＦＥＴ７２のソース−ドレイン間距離の方が長くなるようにすればよく、ゲート−ドレイン間距離およびゲート−ソース間距離は任意である。
（実施の形態３）
図８は本発明の実施の形態３におけるＭＥＳＦＥＴの断面図である。
【００３０】
図８に示すように、スルーＦＥＴを想定したＭＥＳＦＥＴ８１のエッチングの深さよりシャントＦＥＴを想定したＭＥＳＦＥＴ８２のエッチングの深さの方が深くなるように別々にリセスエッチングすることで、チャネルまでの距離が変化し、スルーＦＥＴを想定したＭＥＳＦＥＴ８１よりしきい値電圧が高いシャントＦＥＴを想定したＭＥＳＦＥＴ８２を形成できる。
【００３１】
スルーＦＥＴを想定したＭＥＳＦＥＴ８１のエッチング深さを通常の深さに保ちながらシャントＦＥＴを想定したＭＥＳＦＥＴ８２のエッチング深さのみを深くすることにより、スルーＦＥＴを想定したＭＥＳＦＥＴ８１のしきい値よりシャントＦＥＴを想定したＭＥＳＦＥＴ８２のしきい値が高くなり、スルーＦＥＴを想定したＭＥＳＦＥＴ８１のゲート耐圧は変化させずに、シャントＦＥＴを想定したＭＥＳＦＥＴ８２のゲート耐圧を高くすることが可能となる。これにより、挿入損失に影響することなく信号の歪を抑制することが可能となる。
（実施の形態４）
図９は本発明の実施の形態４におけるＭＥＳＦＥＴの断面図である。
【００３２】
図９に示すように、スルーＦＥＴを想定したＭＥＳＦＥＴ９１のゲート長よりシャントＦＥＴを想定したＭＥＳＦＥＴ９２のゲート長の方が長くなるようにゲート電極９３およびソース電極９５およびドレイン電極９４を形成する。
【００３３】
スルーＦＥＴを想定したＭＥＳＦＥＴ９１のゲート長を保ちながらシャントＦＥＴを想定したＭＥＳＦＥＴ９２のゲート長の方が長くなるように製造することで、スルーＦＥＴを想定したＭＥＳＦＥＴ９１のゲート耐圧は変化させずにシャントＦＥＴを想定したＭＥＳＦＥＴ９２のゲート耐圧を高くすることが可能となる。これにより、挿入損失に影響することなく信号の歪を抑制することが可能となる。
【００３４】
以上の実施の形態ではＭＥＳＦＥＴを用いた半導体スイッチについて説明したが、いかなる種類のＦＥＴにおいても同様に実施が可能である。
【産業上の利用可能性】
【００３５】
本発明の半導体スイッチは挿入損失に影響することなく信号の歪を抑制することが可能となり、ＧａＡｓＭＥＳＦＥＴ等を用いたＳＰｎＴスイッチ、またはｎＰＳＴスイッチ等に有用である。
【図面の簡単な説明】
【００３６】
【図１】従来のＳＰｎＴスイッチを構成するＳＰＳＴスイッチよりなる単位スイッチの回路図
【図２】（ａ）振幅２０Ｖの信号が入ったときに４段のシャントＦＥＴのゲート−ドレイン間にかかる電位の変動をシミュレーションした結果を示す図（ｂ）シミュレーションに用いたシャントＦＥＴ（４段）の回路図
【図３】ゲート耐圧とゲート−ドレイン間の距離との関係を示す図
【図４】（ａ）ＦＥＴのゲート耐圧とリセス幅の関係を示す図（ｂ）一般的なＦＥＴの断面構造を示す図
【図５】しきい値とゲート長の関係を示す図
【図６】本発明の実施の形態１におけるＭＥＳＦＥＴの断面図
【図７】本発明の実施の形態２におけるＭＥＳＦＥＴの断面図
【図８】本発明の実施の形態３におけるＭＥＳＦＥＴの断面図
【図９】本発明の実施の形態４におけるＭＥＳＦＥＴの断面図
【符号の説明】
【００３７】
１１    スルーＦＥＴ
１２    シャントＦＥＴ
１３    バイアス抵抗
１４    制御端子
１６    単位スイッチ
４１    ゲート電極
４２    リセス
４３    ソース
４４    ドレイン
６１    スルーＦＥＴを想定したＭＥＳＦＥＴ
６２    シャントＦＥＴを想定したＭＥＳＦＥＴ
６３    ゲート電極
６４    ソース電極
６５    ドレイン電極
７１    スルーＦＥＴを想定したＭＥＳＦＥＴ
７２    シャントＦＥＴを想定したＭＥＳＦＥＴ
７３    ゲート電極
７４    ソース電極
７５    ドレイン電極
８１    スルーＦＥＴを想定したＭＥＳＦＥＴ
８２    シャントＦＥＴを想定したＭＥＳＦＥＴ
９１    スルーＦＥＴを想定したＭＥＳＦＥＴ
９２    シャントＦＥＴを想定したＭＥＳＦＥＴ
９３    ゲート電極
９４    ソース電極
９５    ドレイン電極
【図１】
2005197481.tif 000003
【図２】
2005197481.tif 000004
【図３】
2005197481.tif 000005
【図４】
2005197481.tif 000006
【図５】
2005197481.tif 000007
【図６】
2005197481.tif 000008
【図７】
2005197481.tif 000009
【図８】
2005197481.tif 000010
【図９】
2005197481.tif 000011