(57)【要約】【課題】本発明は、遅延時間を入力クロック信号の１周期に確実に安定させることが可能なＤＬＬ回路を提供することを目的とする。【解決手段】本発明の少なくとも１つの実施例によるＤＬＬ回路は、第１のクロック信号と第２のクロック信号とのタイミング差を比較する位相比較器と、該位相比較器による比較結果に応じた遅延量だけ該第１のクロック信号を遅延させて該第２のクロック信号を生成する遅延回路と、該位相比較器へ該第２のクロック信号が供給されている状態で該位相比較器への該第１のクロック信号の供給を一時的に停止する制御回路を含むことを特徴とする。【選択図】図２
2005311543.tif 000002
【特許請求の範囲】
【請求項１】
第１のクロック信号と第２のクロック信号とのタイミング差を比較する位相比較器と、
該位相比較器による比較結果に応じた遅延量だけ該第１のクロック信号を遅延させて該第２のクロック信号を生成する遅延回路と、
該位相比較器へ該第２のクロック信号が供給されている状態で該位相比較器への該第１のクロック信号の供給を一時的に停止する制御回路
を含むことを特徴とするＤＬＬ回路。
【請求項２】
該位相比較回路が該タイミング差を比較する動作を開始する前に該遅延回路の該遅延量を該第１のクロック信号の１周期の時間長以下に設定することを特徴とする請求項１記載のＤＬＬ回路。
【請求項３】
該制御回路は該第１のクロック信号のパルスをカウントするカウンタを含み、該カウンタが所定の数をカウントする期間、該位相比較器への該第１のクロック信号の供給を停止することを特徴とする請求項１記載のＤＬＬ回路。
【請求項４】
該制御回路は該第１のクロック信号のパルスをカウントする少なくとも１つのカウンタを含み、該少なくとも１つのカウンタが第１の所定の数をカウントする期間、該遅延回路の該遅延量を最小値に設定するよう該遅延回路を制御し、該少なくとも１つのカウンタが第２の所定の数をカウントする期間、該位相比較器への該第１のクロック信号の供給を停止することを特徴とする請求項１記載のＤＬＬ回路。
【請求項５】
該制御回路は該第１のクロック信号が停止したことを検出し、該第１のクロック信号が再開したときに、該位相比較器へ該第２のクロック信号が供給されている状態で該位相比較器への該第１のクロック信号の供給を一時的に停止することを特徴とする請求項１記載のＤＬＬ回路。
【請求項６】
該第１のクロック信号の供給を一時的に停止する時間は、該第１のクロック信号の１周期よりも長いことを特徴とする請求項１記載のＤＬＬ回路。
【請求項７】
半導体集積回路により構成されることを特徴とする請求項１記載のＤＬＬ回路。
【請求項８】
該遅延回路は該位相比較器による該比較結果に応じたアナログ信号を入力として、該アナログ信号に応じて該遅延量を調整することを特徴とする請求項１記載のＤＬＬ回路。
【請求項９】
該アナログ信号である電圧信号を該遅延回路に供給するループフィルタと、
該位相比較器による該比較結果に応じて該ループフィルタの電荷量を制御するチャージポンプ
を更に含むことを特徴とする請求項８記載のＤＬＬ回路。
【請求項１０】
該位相比較器は、該制御回路により停止されていた後に供給が開始された該第１のクロック信号の最初のエッジを、該エッジより前のタイミングで供給された該第２のクロック信号のエッジと対応させて、該タイミング差を比較することを特徴とする請求項１記載のＤＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にＤＬＬ回路に関し、詳しくは外部から入力されるクロック信号に対して所定の遅延を有したクロック信号を生成するＤＬＬ回路に関する。
【背景技術】
【０００２】
ＤＬＬ（Delay Locked Loop）回路は、入力クロック信号を遅延素子により遅延させ、遅延クロック信号と入力クロック信号とが所定の遅延時間差を有するように、フィードバックループにより遅延素子の遅延時間を制御する回路である。
【０００３】
図１は、従来のＤＬＬ回路の構成の一例を示す。
【０００４】
図１のＤＬＬ回路１０は、位相比較器１０１、チャージポンプ１０２、ループフィルタ１０３、電圧制御遅延素子（ＶＣＤＬ）１０４、及び電圧制御遅延素子（ＶＣＤＬ）１０５を含む。外部から入力されるクロック信号ＣＬＫが、電圧制御遅延素子１０４に入力される。電圧制御遅延素子１０４は、ループフィルタ１０３の出力を入力制御電圧として受け取り、この制御電圧に応じた遅延時間だけクロック信号ＣＬＫを遅延させる。電圧制御遅延素子１０４の構成としては、入力制御電圧が低下した場合に遅延時間が減少する構成もあれば、入力制御電圧が上昇した場合に遅延時間が減少する構成もある。ここでは説明の都合上、入力制御電圧が低下した場合に遅延時間が減少する構成であるとする。
【０００５】
電圧制御遅延素子１０４の出力である遅延クロック信号は、位相比較器１０１の一方の入力に供給される。位相比較器１０１のもう一方の入力には、外部から入力されるクロック信号ＣＬＫがそのまま供給される。
【０００６】
位相比較器１０１は、クロック信号ＣＬＫのエッジと遅延クロック信号のエッジとのタイミングを比較する。クロック信号ＣＬＫの方がタイミングが早い場合、位相比較器１０１はチャージポンプ１０２にダウン指示信号を供給する。このダウン指示信号に応答してチャージポンプ１０２がループフィルタ１０３から電荷を引き抜き、ループフィルタ１０３の出力電圧が低下する。この結果、電圧制御遅延素子１０４の遅延時間が減少する。
【０００７】
クロック信号ＣＬＫの方がタイミングが遅い場合、位相比較器１０１はチャージポンプ１０２にアップ指示信号を供給する。このアップ指示信号に応答してチャージポンプ１０２がループフィルタ１０３に電荷を供給し、ループフィルタ１０３の出力電圧が上昇する。この結果、電圧制御遅延素子１０４の遅延時間が増大する。
【０００８】
このようなフィードバック制御により、電圧制御遅延素子１０４の出力である遅延クロック信号のエッジと外部から入力されるクロック信号ＣＬＫとのエッジとが一致する方向に、遅延クロック信号の遅延量が調整される。具体的には、電圧制御遅延素子１０４の遅延量が、クロック信号ＣＬＫの１周期と等しくなるように調整される。
【０００９】
電圧制御遅延素子１０５は、電圧制御遅延素子１０４と同一構成の回路であり、電圧制御遅延素子１０４に供給されるのと同一の出力電圧をループフィルタ１０３から受け取る。これにより電圧制御遅延素子１０５は、クロック信号の１周期分だけデータ信号ＤＡＴＡを遅延させることができる。ＤＬＬ回路１０により制御されるこの遅延量は、ＤＬＬ回路１０の動作電圧や周囲の温度に依存しない安定したものであり、このようにして所望の遅延量のデータの経路を提供することができる。
【特許文献１】特開２０００−１６３９６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
図１に示すＤＬＬ回路１０の構成において、遅延量がクロック信号ＣＬＫの１周期分に等しくなるためには、位相比較器１０１によるエッジ比較の対応関係が1周期分のずれでなくてはならない。即ち、クロック信号ＣＬＫの第1のエッジが遅延されて遅延クロックの第1のエッジになるとして、位相比較器１０１によるエッジ比較の対象として、クロック信号ＣＬＫの第1のエッジの次の第2のエッジと遅延クロックの第1のエッジとが比較される必要が有る。従って、電圧制御遅延素子１０４の遅延時間の初期値がクロック信号ＣＬＫの１周期以上且つ２周期以下の範囲にないと、ＤＬＬ回路１０が安定した時に電圧制御遅延素子１０４の遅延量がクロックの１周期分の遅延値にならないという問題がある。
【００１１】
例えば、電圧制御遅延素子１０４の遅延時間の初期値がクロック信号ＣＬＫの１周期未満の場合は、遅延クロックの第1のエッジが時間的に直前にあるクロック信号ＣＬＫの第1のエッジと比較されるために、遅延時間を短縮する方向に制御されてしまう。この結果、遅延時間が電圧制御遅延素子１０４の設定可能な最小遅延量に達したところで、制御動作が安定状態になってしまう。また電圧制御遅延素子１０４の遅延時間の初期値がクロック信号ＣＬＫの２周期より大きい場合は、遅延クロックの第1のエッジが時間的に直前にあるクロック信号ＣＬＫの第3のエッジと比較されてしまう。この結果、遅延クロックの第1のエッジがクロック信号ＣＬＫの第3のエッジと一致した時点、即ち遅延時間がクロックの２周期に等しくなった時点で安定してしまう。
【００１２】
またＤＬＬ回路１０が安定した状態でクロック信号ＣＬＫが一旦停止し、その後再度入力されると、クロック信号ＣＬＫの整数倍の周期のうち電圧制御遅延素子１０４の最大遅延時間と最も近い点に遅延量が安定してしまうという問題があった。
【００１３】
特に半導体集積回路においては、電圧制御遅延素子１０４の遅延時間の初期値をクロック信号ＣＬＫの１周期から２周期の間に設定することが困難であり、遅延量をクロック信号ＣＬＫの１周期分に等しくすることが難しいという問題があった。
【００１４】
以上を鑑みて、本発明は、遅延時間を入力クロック信号の１周期に確実に安定させることが可能なＤＬＬ回路を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の少なくとも１つの実施例によるＤＬＬ回路は、第１のクロック信号と第２のクロック信号とのタイミング差を比較する位相比較器と、該位相比較器による比較結果に応じた遅延量だけ該第１のクロック信号を遅延させて該第２のクロック信号を生成する遅延回路と、該位相比較器へ該第２のクロック信号が供給されている状態で該位相比較器への該第１のクロック信号の供給を一時的に停止する制御回路を含むことを特徴とする。
【発明の効果】
【００１６】
上記本発明の少なくとも１つの実施例によるＤＬＬ回路においては、制御回路によりある期間一時的に第１のクロック信号の供給が停止されるので、位相比較器は遅延回路からの第２のクロック信号のエッジを検出して、それと比較対象となるエッジを待っている状態にある。従って制御回路が第１のクロック信号の供給を開始すると、位相比較器は、第２のクロック信号のエッジを先のタイミングのエッジとして、このタイミングの直後の第１のクロック信号のエッジとの比較動作を実行する。遅延回路がクロック１周期よりも小さい遅延時間に設定されているとすれば、第２のクロック信号のエッジは、第１のクロック信号の対応エッジより１サイクル後のエッジと比較されることになる。従って、ＤＬＬ回路の遅延回路の遅延量を、第１のクロック信号の１周期と等しくなるように調整することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１８】
図２は、本発明によるＤＬＬ回路の第１の実施例の構成の一例を示すブロック図である。図２のＤＬＬ回路２０は、位相比較器１０１、チャージポンプ１０２、ループフィルタ１０３、電圧制御遅延素子（ＶＣＤＬ）１０４、電圧制御遅延素子（ＶＣＤＬ）１０５、制御回路２０５、及びリセット回路２０６を含む。図２のＤＬＬ回路２０は好ましくは半導体集積回路により実現される。
【００１９】
外部から入力されるクロック信号ＣＬＫが、電圧制御遅延素子１０４に入力される。電圧制御遅延素子１０４は、ループフィルタ１０３の出力を入力制御電圧として受け取り、この制御電圧に応じた遅延時間だけクロック信号ＣＬＫを遅延させる。電圧制御遅延素子１０４の構成としては、入力制御電圧が低下した場合に遅延時間が減少する構成もあれば、入力制御電圧が上昇した場合に遅延時間が減少する構成もある。ここでは説明の都合上、入力制御電圧が低下した場合に遅延時間が減少する構成であるとする。
【００２０】
電圧制御遅延素子１０４の出力である遅延クロック信号は、位相比較器１０１の一方の入力に供給される。位相比較器１０１のもう一方の入力には、制御回路２０５を介してクロック信号ＣＬＫが供給される。
【００２１】
初期状態において、リセット信号ＲＥＳＥＴはＬＯＷに設定される。これにより制御回路２０５はクロック信号ＣＬＫを遮断して、位相比較器１０１に供給しない。またリセット信号ＲＥＳＥＴがＬＯＷであるのでリセット回路２０６のＮＭＯＳトランジスタが導通し、ループフィルタ１０３の入力をグランド電位に接続することで、ループフィルタ１０３から電荷を引き抜く。これによりループフィルタ１０３の出力電圧を低下させて、電圧制御遅延素子１０４を最小遅延時間に設定する。
【００２２】
この後リセット信号ＲＥＳＥＴをＨＩＧＨにすると、所定の時間が経過した後に制御回路２０５は位相比較器１０１へクロック信号ＣＬＫを供給する。所定の時間が経過する間はクロック信号ＣＬＫが供給されないので、位相比較器１０１は電圧制御遅延素子１０４からの遅延クロック信号のエッジを検出して、それと比較対象となるエッジを待っている状態にある。従って制御回路２０５からのクロック信号ＣＬＫの供給が開始されると、位相比較器１０１は、遅延クロック信号のエッジを先のタイミングのエッジとして、このタイミングの直後のクロック信号ＣＬＫのエッジとの比較動作を実行する。電圧制御遅延素子１０４は最小の遅延量に設定されているので、最小の遅延量がクロック１周期よりも小さいとすれば、遅延クロックのエッジは、クロック信号ＣＬＫの対応エッジより１サイクル後のエッジと比較されることになる。
【００２３】
図３は、図２のＤＬＬ回路２０の動作を示す信号波形図である。図３に示されるように、リセット信号がＨＩＧＨになった後所定の時間経過後に、位相比較器入力としてクロック信号ＣＬＫが供給される。位相比較器入力であるクロック信号ＣＬＫのエッジと遅延クロック信号のエッジとのタイミングが比較されると、クロック信号ＣＬＫの方がタイミングが遅い。従って位相比較器１０１からチャージポンプ１０２及びループフィルタ１０３を介した制御により、電圧制御遅延素子１０４の遅延時間が増大する。この結果電圧制御遅延素子１０４の遅延時間は、図３に示される最小の遅延値から増大し、１クロック分に等しい遅延値に達したところで安定する。
【００２４】
このようなフィードバック制御により、電圧制御遅延素子１０４の遅延量が、クロック信号ＣＬＫの１周期と等しくなるように調整される。
【００２５】
電圧制御遅延素子１０５は、電圧制御遅延素子１０４と同一構成の回路であり、電圧制御遅延素子１０４に供給されるのと同一の出力電圧をループフィルタ１０３から受け取る。これにより電圧制御遅延素子１０５は、クロック信号の１周期分だけデータ信号ＤＡＴＡを遅延させることができる。ＤＬＬ回路１０により制御されるこの遅延量は、ＤＬＬ回路１０の動作電圧や周囲の温度に依存しない安定したものであり、このようにして所望の遅延量のデータの経路を提供することができる。
【００２６】
なお上記説明において、リセット回路２０６により電圧制御遅延素子１０４の遅延量を最小とするように制御しているが、リセット回路２０６は必ずしも必要ではない。例えば、制御回路２０５がクロック信号ＣＬＫの供給を停止している間、位相比較器１０１は電圧制御遅延素子１０４から遅延クロック信号のみを受け取るが、このような状態において電圧制御遅延素子１０４の遅延量が減少する方向に制御動作が行われるような構成となっていれば、クロック信号ＣＬＫの供給停止期間を十分にとることで、クロック信号ＣＬＫの供給を開始した時点で遅延量を最小値にまで調整することが可能である。
【００２７】
また図３の説明図では、クロック信号ＣＬＫの供給停止期間はパルス１つ分であるが、クロック供給停止期間は１パルス分以上でよく、例えば３パルス分程度の時間に設定することで安定した動作を確実に行えるようにしてもよい。
【００２８】
また上記説明では、電圧制御遅延素子１０４の遅延時間が最小の遅延量に設定されると説明したが、必ずしも最小の遅延量まで到達している必要は無い。具体的には、電圧制御遅延素子１０４の遅延時間がクロック信号ＣＬＫの１周期以下になるように調整されていればよい。
【００２９】
図４は、制御回路２０５の構成の一例を示す回路図である。図４の制御回路２０５は、カウンタ３０６及び２入力ＡＮＤ回路３０７を含む。カウンタ３０６は、リセット信号ＲＥＳＥＴがＬＯＷの時には動作しない。このときのカウンタ３０６の出力はＬＯＷであり、２入力ＡＮＤ回路３０７の出力はＬＯＷに維持される。リセット信号ＲＥＳＥＴがＨＩＧＨになると、カウンタ３０６はクロック信号ＣＬＫのパルスをカウントする。カウンタ３０６は、所定の値をカウントした時点でその出力をＨＩＧＨにする。カウンタ３０６の出力がＨＩＧＨになると、クロック信号ＣＬＫが２入力ＡＮＤ回路３０７を通過して、位相比較器１０１に供給される。
【００３０】
このようにして制御回路２０５は、リセット信号ＲＥＳＥＴがＨＩＧＨになってから所定の時間が経過した後に、位相比較器１０１へのクロック信号ＣＬＫの供給を開始することができる。
【００３１】
図５は、本発明によるＤＬＬ回路の第２の実施例の構成の一例を示すブロック図である。図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。図２のＤＬＬ回路２０と図５のＤＬＬ回路２０Ａとの違いは、制御回路２０５が制御回路２０５Ａで置き換えられ、またリセット回路２０６がリセット回路２０６Ａで置き換えられている点である。
【００３２】
図６は、制御回路２０５Ａの構成の一例を示す回路図である。図６の制御回路２０５Ａは、カウンタ４０８、カウンタ４０９、及び２入力ＡＮＤ回路３０７を含む。図７は、図６の制御回路２０５Ａの動作を示す信号波形図である。
【００３３】
カウンタ４０８は、リセット信号ＲＥＳＥＴがＬＯＷの時には動作しない。このときのカウンタ４０８の出力（ＤＬＬリセット）はＬＯＷであり、カウンタ４０９は動作することなく、また図５のリセット回路２０６ＡのＮＭＯＳトランジスタはオフである。このときカウンタ４０９の出力はＬＯＷであり、２入力ＡＮＤ回路３０７の出力はＬＯＷに維持される。
【００３４】
リセット信号ＲＥＳＥＴがＨＩＧＨになると、カウンタ４０８はその出力（ＤＬＬリセット）をＨＩＧＨにすると共に、クロック信号ＣＬＫのパルスのカウント動作を開始する。図６に「第１のカウンタが動作」として、カウンタ４０８の動作期間が示される。この動作期間の間、ＤＬＬリセットはＨＩＧＨであり、図５においてリセット回路２０６ＡのＮＭＯＳトランジスタが導通して、電圧制御遅延素子１０４の遅延時間が最小遅延量に調整される。
【００３５】
カウンタ４０８は、所定の値をカウントした時点でその出力をＬＯＷに戻す。カウンタ４０８の出力の立ち下がりに応答して、カウンタ４０９がクロック信号ＣＬＫのパルスのカウント動作を開始する。図６に「第２のカウンタが動作」として、カウンタ４０９の動作期間が示される。カウンタ４０９は、所定の値をカウントした時点でその出力をＨＩＧＨにする。カウンタ４０９の出力がＨＩＧＨになると、クロック信号ＣＬＫが２入力ＡＮＤ回路３０７を通過して、位相比較器１０１に供給される。
【００３６】
このようにして制御回路２０５Ａは、リセット信号ＲＥＳＥＴがＨＩＧＨになった後第１の所定期間中に電圧制御遅延素子１０４の遅延量を最小値に調整し、その後第２の所定の期間が経過した後に、位相比較器１０１へのクロック信号ＣＬＫの供給を開始することができる。第１の実施例においては、電圧制御遅延素子１０４の遅延量を調整する時間はリセット信号がＬＯＷである期間に依存するために、リセット信号をＬＯＷにする期間についてシステム側で適切な制御が必要である。それに対して第２の実施例においては、カウンタ４０８のカウント動作によって遅延量を調整する時間を規定しているので、システム側においてリセット信号の維持時間等の詳細については特に考慮する必要が無く、ＤＬＬ回路を使用する際の制御が容易になる。
【００３７】
図８は、制御回路２０５Ａの変形例を示す回路図である。図６の制御回路２０５Ａにおいては、第１のカウント値を数えるカウンタと第２のカウント値を数えるカウンタとを設け、遅延量調整期間とクロック供給停止期間とを規定していた。これら２つの期間を規定するためには必ずしも２つのカウンタを設ける必要は無く、１つのカウンタにより単一のカウント動作を実行し、カウントが第１の値に達した時点と第２の値に達した時点との双方において信号を出力するような構成とすればよい。
【００３８】
図８の制御回路２０５Ｂにおいては、図６のカウンタ４０８及びカウンタ４０９の代わりに、単一のカウンタ４１０を設けてある。カウンタ４１０は、リセット信号ＲＥＳＥＴのＨＩＧＨへの変化に応じてクロック信号ＣＬＫのパルスのカウントを開始すると同時にＤＬＬリセット信号をＨＩＧＨに変化させ、カウント値が第１の値に到達するとＤＬＬリセット信号をＬＯＷに変化させる。またその後もカウントを実行し、カウント値が第２の値に到達すると２入力ＡＮＤ回路３０７への出力をＨＩＧＨに変化させる。
【００３９】
このような制御回路によっても図７に示すような動作を実現することができる。
【００４０】
図９は、制御回路の別の構成例を示す回路図である。図９において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００４１】
図９においては、図６の制御回路２０５の構成に加えて、発振器５１０、カウンタ５１１、及び２入力ＡＮＤ回路５１２が設けられる。発振器５１０は、所定の周波数で常時発振している。カウンタ５１１は、発振器５１０の発振クロックに基づいてカウント動作をする。カウンタ５１１のリセット端子にはクロック信号ＣＬＫが入力されており、クロック信号ＣＬＫが供給されている間、カウンタ５１１はリセットされ続けていることになる。
【００４２】
クロック信号ＣＬＫの供給が何らかの原因で停止すると、カウンタ５１１はリセット状態から抜け出して、発振器５１０の発振クロックに基づいてカウント動作を実行する。カウント値が所定の値に到達すると、カウンタ５１１は２入力ＡＮＤ回路５１２への出力をＨＩＧＨにする。リセット信号ＲＥＳＥＴはネゲート（ＨＩＧＨ）状態にあるので、２入力ＡＮＤ回路５１２は、カウンタ５１１の出力がＨＩＧＨになると、ＨＩＧＨ信号をカウンタ４０８に供給する。この構成においては、カウンタ４０８はＨＩＧＨ信号の入力によりリセットされる。
【００４３】
このようにして図９の制御回路においては、ＤＬＬ回路が安定して動作している状態においてクロック信号ＣＬＫの供給が何らかの原因で停止すると、カウンタ５１１が計時する所定の時間が経過した後にカウンタ４０８をリセット状態とする。これにより図６に示される制御回路２０５Ａと同一の回路構成の部分がリセット状態となる。
【００４４】
その後クロック信号ＣＬＫの供給が再開されると、カウンタ５１１はリセットされて、２入力ＡＮＤ回路５１２の出力はＬＯＷとなる。これによりカウンタ４０８はリセット状態から回復し、図７に示す制御回路２０５Ａの動作と同様の動作を実行することになる。
【００４５】
このようにして、クロック信号ＣＬＫの供給が何らかの原因で停止しその後回復した場合に、図７に示すような遅延量調整期間とクロック供給停止期間とを設けて、遅延量を最小遅延量に設定すると共にエッジ比較について適切なエッジ対応関係を確立することができる。従って、クロック信号ＣＬＫが停止して回復した場合であっても、ＤＬＬ回路の遅延量をクロック１周期に確実に設定することが可能となる。
【００４６】
図１０は、位相比較器１０１の構成の一例を示す回路図である。図１０の位相比較器１０１は、ＮＡＮＤ回路５１乃至５９、インバータ６０及び６１、及びバッファ６２乃至６６を含む。
【００４７】
位相比較器１０１の出力ＤＯＷＮ及びＵＰは負論理信号である。即ち、出力ＤＯＷＮ及びＵＰは普段はＨＩＧＨに維持されており、信号をアサートするときにＬＯＷとなる。例えばクロック信号ＣＬＫの立ち上がりエッジが遅延クロック信号の立ち上がりエッジよりも先に到来すると、ＮＡＮＤ回路５１の出力がＨＩＧＨとなり、これによりＤＯＷＮ信号がＬＯＷにアサートされる。その後遅延クロック信号の立ち上がりが到来すると、ＮＡＮＤ回路５６の出力がＨＩＧＨとなるが、このＨＩＧＨ信号がバッファ６５を介してＮＡＮＤ回路５９に到達する前にＮＡＮＤ回路５７の出力がＬＯＷとなるので、ＵＰ信号はＨＩＧＨのままに維持される。またＮＡＮＤ回路５７の出力がＬＯＷになることにより、ＤＯＷＮ信号はＨＩＧＨに戻される。このようにして、クロック信号ＣＬＫの立ち上がりエッジの方が早い場合は、クロック信号ＣＬＫの立ち上がりエッジから遅延クロック信号の立ち上がりエッジまでの期間、ＤＯＷＮ信号がアサートされることになる。またこの逆に、遅延クロック信号の立ち上がりエッジの方が早い場合は、遅延クロック信号の立ち上がりエッジからクロック信号ＣＬＫの立ち上がりエッジまでの期間、ＵＰ信号がアサートされることになる。
【００４８】
図１１は、チャージポンプ１０２の回路構成の一例を示す回路図である。図１１のチャージポンプ１０２は、インバータ７１乃至７３、ＰＭＯＳトランジスタ７４、及びＮＭＯＳトランジスタ７５を含む。ＰＭＯＳトランジスタ７４及びＮＭＯＳトランジスタ７５の接続点が出力端子ＯＵＴであり、この出力端子ＯＵＴがループフィルタ１０３の入力に接続される。
【００４９】
ＵＰ信号がアサートされると、ＰＭＯＳトランジスタ７４がオンとなり、出力端子ＯＵＴを介してループフィルタ１０３に電荷が供給させる。またＤＯＷＮ信号がアサートされると、ＮＭＯＳトランジスタ７５がオンとなり、出力端子ＯＵＴを介してループフィルタ１０３から電荷が引き抜かれる。
【００５０】
図１２は、ループフィルタ１０３の構成の一例を示す回路図である。図１２に示すループフィルタ１０３は、抵抗８１及び容量８２を含む。入力端子ＩＮは、チャージポンプ１０２の出力端子に接続されている。チャージポンプ１０２から電荷を供給されると、抵抗８１を介して容量８２に電荷が蓄えられ、ループフィルタ１０３の出力端子ＯＵＴの電圧が上昇する。またチャージポンプ１０２により電荷を引き抜かれる場合には、抵抗８１を介して容量８２から電荷が放電され、ループフィルタ１０３の出力端子ＯＵＴの電圧が下降する。
【００５１】
図１３は、電圧制御遅延素子１０４の回路構成の一例を示す回路図である。図１３の電圧制御遅延素子１０４は、遅延素子９１乃至９４を含む。遅延素子９１乃至９４は、駆動電源として直流電圧ＶＩＮを受け取る。この直流電圧ＶＩＮは、ループフィルタ１０３の出力端子に現れる電圧である。遅延素子９１乃至９４は例えば単純なバッファでよく、駆動電源である直流電圧ＶＩＮが高くなれば、応答速度が速くなり遅延時間が減少することになる。逆に直流電圧ＶＩＮが低くなれば、応答速度が遅くなり遅延時間が増大することになる。なお上記実施例の説明では、入力制御電圧が高いほど電圧制御遅延素子１０４の遅延時間が大きくなるものとして説明したが、そのような特性とするためには、直流電圧ＶＩＮをインバータにより反転してから遅延素子９１乃至９４に入力する等の構成とすればよい。
【００５２】
図１３においては、各遅延素子９１乃至９４の出力を取り出している。従って、電圧制御遅延素子１０４がクロック１周期に等しい遅延量に調整された場合に、９０度遅延、１８０度遅延、２７０度遅延、３６０度遅延のクロックを生成して、他の回路等で利用することが可能となる。
【００５３】
以上の説明において、ＤＬＬ回路は遅延素子１０４が電圧によりアナログ制御される構成を例として説明したが、本発明はアナログ制御のＤＬＬ回路に適用が限られるものではなく、遅延素子の遅延量がデジタル値で制御されるデジタル制御のＤＬＬ回路に適用することも可能である。一般にアナログ制御ＤＬＬ回路の方が、初期遅延量を所望の初期値に設定することが難しく、ロックして安定する遅延量についても所望の値に設定することが難しい。従って本発明は、アナログ制御ＤＬＬ回路に適用した場合に、特にその有効にその効果を発揮することができる。
【００５４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００５５】
【図１】従来のＤＬＬ回路の構成の一例を示す図である。
【図２】本発明によるＤＬＬ回路の第１の実施例の構成の一例を示すブロック図である。
【図３】図２のＤＬＬ回路の動作を示す信号波形図である。
【図４】制御回路の構成の一例を示す回路図である。
【図５】本発明によるＤＬＬ回路の第２の実施例の構成の一例を示すブロック図である。
【図６】制御回路の構成の一例を示す回路図である。
【図７】図６の制御回路の動作を示す信号波形図である。
【図８】制御回路の変形例を示す回路図である。
【図９】制御回路の別の構成例を示す回路図である。
【図１０】位相比較器の構成の一例を示す回路図である。
【図１１】チャージポンプの回路構成の一例を示す回路図である。
【図１２】ループフィルタの構成の一例を示す回路図である。
【図１３】電圧制御遅延素子の回路構成の一例を示す回路図である。
【符号の説明】
【００５６】
２０  ＤＬＬ回路
１０１  位相比較器
１０２  チャージポンプ
１０３  ループフィルタ
１０４  電圧制御遅延素子（ＶＣＤＬ）
１０５  電圧制御遅延素子（ＶＣＤＬ）
２０５  制御回路
２０６  リセット回路
【図１】
2005311543.tif 000003
【図２】
2005311543.tif 000004
【図３】
2005311543.tif 000005
【図４】
2005311543.tif 000006
【図５】
2005311543.tif 000007
【図６】
2005311543.tif 000008
【図７】
2005311543.tif 000009
【図８】
2005311543.tif 000010
【図９】
2005311543.tif 000011
【図１０】
2005311543.tif 000012
【図１１】
2005311543.tif 000013
【図１２】
2005311543.tif 000014
【図１３】
2005311543.tif 000015