(57)【要約】  【課題】  電源電圧ＶＤＣの立ち上がり時や電池の消耗により電源電圧ＶＤＣが低いときの電圧変換効率を向上させるとともに、消費電流を低減させる。  【解決手段】  電源電圧ＶＤＣが所定電圧より高い定常時は、電圧供給部３０のＤ／Ａ変換器２１からの出力によりチャージポンプ１０を昇圧する。電源電圧ＶＤＣの立ち上がり時や電池の消耗により電源電圧ＶＤＣが低いときは、その電源電圧ＶＤＣを制御部４０により検出比較し、その結果信号により電圧供給部３０のオペアンプ３２のＭＯＳトランジスタＭ８をオン制御してオペアンプ３２のＭＯＳトランジスタＭ６をフルドライブさせ、電源電圧ＶＤＣをＭＯＳトランジスタＭ６を介してチャージポンプ１０に供給する。そのとき、ＭＯＳトランジスタＭ６，Ｍ８を除いたオペアンプを構成する他の回路はオフ制御される。【選択図】図１
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【特許請求の範囲】
【請求項１】
チャージポンプと、チャージポンプへの供給電圧として電源電圧を降圧手段で降圧しオペアンプの出力用ＭＯＳトランジスタを通して出力する電圧供給部とを具備した昇圧回路において、
前記オペアンプは出力用ＭＯＳトランジスタをフルドライブするためのドライブ用ＭＯＳトランジスタを有し、
昇圧回路は、さらに、電源電圧が所定電圧以下の場合に前記ドライブ用ＭＯＳトランジスタをオン制御する制御部を有することを特徴とする昇圧回路。
【請求項２】
前記制御部は、前記ドライブ用ＭＯＳトランジスタのオン制御信号により、前記ドライブ用ＭＯＳトランジスタおよび出力用ＭＯＳトランジスタを除く前記オペアンプを構成する他の回路をオフ制御することを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記制御部は、前記電源電圧を検出する分圧抵抗と、分圧抵抗の分圧電圧を基準電圧と比較する比較器と、基準電圧を生成する基準電圧源とを有することを特徴とする請求項１記載の昇圧回路。
【請求項４】
前記制御部は、前記電源電圧の所定電圧の設定にヒステリシス特性が付与されていることを特徴とする請求項１記載の昇圧回路。
【請求項５】
前記降圧手段は、前記電源電圧として使用する電圧を複数の電源電圧から選択可能なデジタル／アナログ変換器であることを特徴とする請求項１記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関し、チャージポンプと、チャージポンプへの供給電圧として電源電圧を降圧手段で降圧しオペアンプの出力用ＭＯＳトランジスタを通して出力する電圧供給部とを具備した昇圧回路に関する。
【背景技術】
【０００２】
携帯電話やＰＤＡなどの携帯機器の表示装置を駆動するドライバＩＣは、電池を電源とする昇圧回路を内蔵している。この昇圧回路には、通常、チャージポンプが用いられている。
【０００３】
チャージポンプの基本回路について、２倍昇圧型を例に、図３を参照して説明する。チャージポンプ１０は、昇圧コンデンサ１１、平滑コンデンサ１２およびスイッチ１３，１４，１５，１６を有している。電源ラインＶＤＣと接地ラインＧｎｄ間にスイッチ１３、昇圧コンデンサ１１およびスイッチ１４が直列接続されている。電源ラインＶＤＣと昇圧コンデンサ１１およびスイッチ１４の接続点間にスイッチ１５が接続されている。スイッチ１３および昇圧コンデンサ１１の接続点と接地ラインＧｎｄ間にスイッチ１６および平滑コンデンサ１２が直列接続され、その直列接続点がチャージポンプ１０の出力端に接続されている。スイッチ１３，１４とスイッチ１５，１６とは、クロック信号ＣＬＫ入力により相補的にオン／オフ制御される。スイッチ１３，１４，１５，１６は、例えば、ＭＯＳトランジスタで構成される。
【０００４】
チャージポンプ１０の基本的な昇圧動作について説明する。先ず、"Ｈ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオン、スイッチ１５，１６がオフになり、電源電圧ＶＤＣにより昇圧コンデンサ１１が充電される。次に、"Ｌ"レベルのクロック信号ＣＬＫ入力により、スイッチ１３，１４がオフ、スイッチ１５，１６がオンになり、昇圧コンデンサ１１は放電し、昇圧コンデンサ１１に充電された電圧に電源電圧ＶＤＣが加算された昇圧電圧Ｖoが出力端に出力されるとともに平滑コンデンサ１２に充電される。このオン／オフ制御が繰り返されて、チャージポンプ１０の出力端に昇圧電圧Ｖｏが出力される。チャージポンプ１０は、クロック信号ＣＬＫ入力により、コンデンサ１１，１２の充電電圧が飽和するようにオン／オフ制御され、チャージポンプ１０の出力端に電源電圧ＶＤＣの２倍の昇圧電圧Ｖｏが出力される。
【０００５】
このチャージポンプ１０の電源ラインＶＤＣに、電池が直接接続された場合、例えば、電源電圧ＶＤＣ＝３ｖの電池が接続されると、チャージポンプ１０からＶｏ＝２×ＶＤＣ＝６ｖの昇圧電圧が出力される。
【０００６】
ところで、チャージポンプ１０の出力Ｖｏを電源とする回路を半導体集積回路内に、例えば、耐圧５．５ｖの低圧プロセスにて構成する必要があり、このチャージポンプ１０から、例えば、Ｖｏ＝２×ＶＤＣ＝５．４ｖの昇圧電圧を出力する場合、電源電圧ＶＤＣ＝２．７ｖの電池を接続すればよいが、チャージポンプ１０を内蔵したドライバＩＣのユーザーが電源電圧ＶＤＣ＝３ｖの電池を用いたい場合、電源電圧ＶＤＣ＝３ｖを２．７ｖに降圧してチャージポンプ１０に供給する必要がある。そのために、電源電圧ＶＤＣを降圧してチャージポンプに供給するための降圧手段を有する昇圧回路が用いられている（例えば、特許文献１を参照。）。
【０００７】
以下、この種の従来の昇圧回路１００について、図４を参照して説明する。昇圧回路１００は、チャージポンプ１０と、電源電圧ＶＤＣを降圧することによりチャージポンプへの供給電圧Ｖｃｉを生成する電圧供給部２０とを有している。電圧供給部２０は、電源電圧ＶＤＣを入力するとともに使用する電源電圧ＶＤＣに応じてｎビットデータを設定することにより供給電圧Ｖｃｉとして用いる電圧Ｖｄａｃを生成することができるＤ／Ａ（デジタル／アナログ）変換器２１と、Ｄ／Ａ変換器２１からの出力電圧Ｖｄａｃを供給電圧Ｖｃｉにインピーダンス変換するオペアンプ２２とを有している。
【０００８】
Ｄ／Ａ変換器２１は、例えば、電源電圧ＶＤＣ＝３ｖの電池を用いて、出力電圧Ｖｄａｃ＝２．７ｖを得たい場合、ｎビットデータとして、例えば、３ビットデータ＝"０００"が設定され、電源電圧ＶＤＣ＝３．３ｖの電池を用いて、出力電圧Ｖｄａｃ＝２．７ｖを得たい場合、ｎビットデータとして、３ビットデータ＝"００１"が設定される。
【０００９】
オペアンプ２２は、基本回路例を図５に示すように、ＰチャネルＭＯＳトランジスタＭ１，Ｍ２とＮチャネルＭＯＳトランジスタＭ３〜Ｍ５とからなる差動増幅段と、ＰチャネルＭＯＳトランジスタＭ６とＮチャネルＭＯＳトランジスタＭ７とからなる出力段とで構成されている。ＭＯＳトランジスタＭ６は、電源ラインＶＤＣからの電源電圧ＶＤＣがソースに電源入力され、ドレインから電圧Ｖｏｕｔが出力される出力用ＭＯＳトランジスタとして機能する。
【００１０】
この昇圧回路１００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２は、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給されるか、または半導体集積回路内部に構成される発振回路から供給される。
【００１１】
上記構成の昇圧回路１００の動作について、電源ラインＶＤＣに接続される電池が未使用状態の電源電圧ＶＤＣ＝３ｖで、チャージポンプ１０から出力電圧Ｖｏ＝５．４ｖを出力する場合を例に説明する。Ｄ／Ａ変換器２１へのｎビットデータがチャージポンプ１０の入力に必要な電圧Ｖｃｉ＝２．７ｖをＤ／Ａ変換器２１の出力電圧Ｖｄａｃとして選択するように設定される。電源ラインＶＤＣに、電池からの電源電圧ＶＤＣ＝３ｖが供給されると、Ｄ／Ａ変換器２１へのｎビットデータに基づいてＤ／Ａ変換器２１から出力電圧Ｖｄａｃ＝２．７ｖが出力され、オペアンプ２２を介して、チャージポンプ１０にＶｃｉとして供給され、チャージポンプ１０から出力端子ＶｏにＶｏ＝２×Ｖｃｉ＝５．４ｖが出力される。
【特許文献１】特開２００１−３３９９３９号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、従来の昇圧回路１００は、電池の消耗等により電池からの電源電圧が未使用状態のＶＤＣ＝３ｖから例えば、ＶＤＣ＝２．７ｖに低下した場合、Ｄ／Ａ変換器２１へのｎビットデータがＤ／Ａ変換器２１の出力電圧ＶｄａｃとしてＶＤＣ＝２．７ｖを選択するように設定される。しかし、Ｄ／Ａ変換器２１からの出力電圧Ｖｄａｃ＝２．７ｖがオペアンプ２２からＶｃｉとして出力されるとき、オペアンプ２２の電源もＶＤＣ＝２．７ｖを用いるため、出力用ＭＯＳトランジスタＭ６のオン抵抗による電圧低下でＶｃｉとしてのオペアンプ２２の出力が低下し、それによりチャージポンプ１０からの出力電圧Ｖｏも低下するという問題がある。また、電源ラインＶＤＣの電源電圧ＶＤＣが十分に立ち上がるまで、チャージポンプ１０から所望の昇圧電圧Ｖｏが出力されず、昇圧回路１００が立ち上がるまでの時間が長いという問題がある。また、チャージポンプ１０から所望の昇圧電圧が出力されるまでの立ち上がり時もオペアンプ２２は駆動しており、オペアンプ２２はその期間も電流を消費しているという問題がある。
従って、本発明の目的は、電源電圧ＶＤＣの立ち上がり時や電池の消耗により電源電圧ＶＤＣが低いときは、Ｄ／Ａ変換器を介さずに電源電圧ＶＤＣをオペアンプの出力用ＭＯＳトランジスタをフルドライブさせてチャージポンプに供給するとともに、出力用ＭＯＳトランジスタおよび出力用ＭＯＳトランジスタをフルドライブさせる回路を除いたオペアンプを構成する他の回路をオフさせることにより、低消費で電圧変換効率を向上させた昇圧回路を提供することである。
【課題を解決するための手段】
【００１３】
本発明の昇圧回路は、チャージポンプと、チャージポンプへの供給電圧として電源電圧を降圧手段で降圧しオペアンプの出力用ＭＯＳトランジスタを通して出力する電圧供給部とを具備した昇圧回路において、前記オペアンプは出力用ＭＯＳトランジスタをフルドライブするためのドライブ用ＭＯＳトランジスタを有し、昇圧回路は、さらに、電源電圧が所定電圧以下の場合に前記ドライブ用ＭＯＳトランジスタをオン制御する制御部を有することを特徴とする。
本発明の昇圧回路は、上記昇圧回路において、前記制御部が、前記ドライブ用ＭＯＳトランジスタのオン制御信号により、前記ドライブ用ＭＯＳトランジスタおよび出力用ＭＯＳトランジスタを除く前記オペアンプを構成する他の回路をオフ制御することを特徴とする。
本発明の昇圧回路は、上記昇圧回路において、前記制御部が、前記電源電圧を検出する分圧抵抗と、分圧抵抗の分圧電圧を基準電圧と比較する比較器と、基準電圧を生成する基準電圧源とを有することを特徴とする。
本発明の昇圧回路は、上記昇圧回路において、前記制御部が、前記電源電圧の所定電圧の設定にヒステリシス特性を付与されていることを特徴とする。
本発明の昇圧回路は、上記昇圧回路において、前記降圧手段が、前記電源電圧として使用する電圧を複数の電源電圧から選択可能なデジタル／アナログ変換器であることを特徴とする。
上記手段によれば、電源電圧が所定電圧以下の場合、制御部によりオペアンプの出力用ＭＯＳトランジスタをフルドライブしてその電源電圧をチャージポンプへの供給電圧とすることができ、電源電圧が所定電圧程度に低くてもチャージポンプを所望電圧に昇圧することができる。また、出力用ＭＯＳトランジスタをフルドライブしているとき、制御部によりドライブ用ＭＯＳトランジスタおよび出力用ＭＯＳトランジスタを除くオペアンプを構成する他の回路をオフ制御するので消費電流を低減することができる。
【発明の効果】
【００１４】
本発明によれば、従来の昇圧回路よりも、電源電圧ＶＤＣの立ち上がり時や電池の消耗により電源電圧ＶＤＣが低いときの電圧変換効率が向上するとともに、消費電流が低減できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の一実施形態の昇圧回路２００について図１を参照して説明する。尚、図４に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図４に示す従来の昇圧回路１００と異なる点は、電圧供給部２０に替わり電圧供給部３０を有するとともに、新たに電圧供給部３０を制御する制御部４０を有している点である。
【００１６】
電圧供給部３０は、オペアンプ２２に替わり制御端子付きオペアンプ３２を有している。オペアンプ３２は、図２に示すように、オペアンプ２２と同一構成のＭＯＳトランジスタＭ１〜Ｍ７に加え，ＭＯＳトランジスタＭ６のゲートと接地間にＭＯＳトランジスタＭ６をフルドライブするドライブ用ＭＯＳトランジスタであるＮチャネルＭＯＳトランジスタＭ８が接続され、ＭＯＳトランジスタＭ８のゲートは制御端子３２ａに接続されている。ＭＯＳトランジスタＭ６，Ｍ８を除くオペアンプ３２を構成する他の回路をオフ制御するための回路は図示および説明を省略する。オペアンプ３２は、制御端子３２ａへの制御信号によりＭＯＳトランジスタＭ８がオン制御されることにより、ＭＯＳトランジスタＭ６がオン制御されてフルドライブされるとともに、ＭＯＳトランジスタＭ６がフルドライブされている期間、ＭＯＳトランジスタＭ６，Ｍ８を除くオペアンプ３２を構成する他の回路はオフ制御されている。
【００１７】
制御部４０は、電源ラインＶＤＣと接地間に接続された分圧抵抗４１と、分圧抵抗４１の第１分圧点Ｐ１に非反転入力端（＋）が接続された比較器４２と、比較器４２の反転入力端（−）と接地間に接続された基準電圧源４３と、分圧抵抗４１の第２分圧点Ｐ２と接地間にドレインとソースとで接続されたＮチャネルＭＯＳトランジスタ４４と、比較器４２の出力端とオペアンプ３２の制御端子３２ａおよびＭＯＳトランジスタ４４のゲート間に接続されたインバータ４５とを有している。この制御部４０は、電源電圧ＶＤＣを分圧抵抗４１の第１分圧点Ｐ１で検出し、その検出した第１分圧点Ｐ１の電位Ｖｐ１を比較器４２で基準電圧源４３からの基準電圧Ｖｒｅｆと比較し、その結果信号を制御信号としてインバータ４５を介して出力する。ＭＯＳトランジスタ４４は、電源電圧ＶＤＣの検出にヒステリシス特性を付与するためのヒステリシス特性付与用ＭＯＳトランジスタとして設けられている。
【００１８】
制御部４０のヒステリシス特性について説明する。比較器４２の非反転入力端（＋）の電位が反転入力端（−）の電位より低いレベルから高くなるまで（比較器４２の出力が"Ｌ"レベルから"Ｈ"レベルになるまで）は、ＭＯＳトランジスタ４４がオン制御されて分圧抵抗４１の第２分圧点Ｐ２が接地電位となり、第１分圧点Ｐ１の電位Ｖｐ１＝ＶＤＣ×Ｒ２／（Ｒ１＋Ｒ２）となる。また、比較器４２の非反転入力端（＋）の電位が反転入力端（−）の電位より高いレベルから低くなるまで（比較器４２の出力が"Ｈ"レベルから"Ｌ"レベルになるまで）は、ＭＯＳトランジスタ４４がオフ制御されて、第１分圧点Ｐ１の電位Ｖｐ１＝ＶＤＣ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）となる。従って、比較器４２の出力が"Ｌ"レベルから"Ｈ"レベルになるときの電源電圧ＶＤＣをＶＤＣ１、"Ｈ"レベルから"Ｌ"レベルになるときの電源電圧ＶＤＣをＶＤＣ２とすると、ＶＤＣ１とＶＤＣ２の関係は以下のようになる。
ＶＤＣ１×Ｒ２／（Ｒ１＋Ｒ２）
＝ＶＤＣ２×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）……（１）
（１）式より
ＶＤＣ１／ＶＤＣ２
＝（１＋Ｒ３／Ｒ２）／（１＋Ｒ３／（Ｒ１＋Ｒ２））>１……（２）
（２）式より比較器４２の出力が"Ｌ"レベルから"Ｈ"レベルになるときの電源電圧ＶＤＣ１のほうが"Ｈ"レベルから"Ｌ"レベルになるときの電源電圧ＶＤＣ２より高くなり、電源電圧ＶＤＣの検出にヒステリシス特性が付与されていることが理解される。尚、ＭＯＳトランジスタ４４を用いずに比較器４２としてヒステリシス特性を有する比較器を用いてもよい。
【００１９】
この昇圧回路２００は、１チップの半導体集積回路で構成され、チャージポンプ１０を構成する昇圧コンデンサ１１および平滑コンデンサ１２は、半導体集積回路に外付け素子として接続される。チャージポンプ１０へのクロック信号ＣＬＫ入力は、半導体集積回路の外部から供給してもよいし、または半導体集積回路内部で発振回路により供給してもよい。また、Ｄ／Ａ変換器４１へのｎビット信号は半導体集積回路の外部から設定される。
【００２０】
上記構成の昇圧回路２００の動作を説明する。電源ラインＶＤＣに接続される電池が未使用状態の電源電圧ＶＤＣ＝３ｖで、チャージポンプ１０から出力電圧Ｖｏ＝５．４ｖを出力する場合を例に説明する。Ｄ／Ａ変換器２１へのｎビットデータが電源ラインＶＤＣに接続される電池の未使用状態の電源電圧ＶＤＣ＝３ｖに対してチャージポンプ１０の入力に必要な電圧Ｖｃｉ＝２．７ｖをＤ／Ａ変換器２１の出力電圧Ｖｄａｃとして選択するように設定される。
【００２１】
（１）昇圧回路２００の起動時（Ｖｐ１>Ｖｒｅｆになるまで）：電池からの電源電圧ＶＤＣが電源ラインＶＤＣに供給されると、電源電圧ＶＤＣが制御部４０の分圧抵抗４１で分圧され、分圧点Ｐ１の電位Ｖｐ１が比較器４２の非反転入力端（＋）に入力される。この分圧点Ｐ１の電位Ｖｐ１は、比較器４２の反転入力端（−）に入力されている基準電圧源４３からの基準電圧Ｖｒｅｆと比較される。昇圧回路２００の起動時においては、電源ラインＶＤＣの電源電圧ＶＤＣは零から立ち上がり、分圧点Ｐ１の電位Ｖｐ１も零から立ち上がり、Ｖｐ１>Ｖｒｅｆとなるまで、比較器４２出力端の電位は"Ｌ"レベルとなり、インバータ４５を介した制御部４０からは"Ｈ"レベルの制御信号がオペアンプ３２の制御端子３２ａへ出力される。このとき、"Ｈ"レベルの制御信号はＭＯＳトランジスタ４４のゲートへも出力され、ＭＯＳトランジスタ４４はオン制御され、分圧抵抗４１の分圧点Ｐ２の電位を接地電位にして第１分圧点Ｐ１の電位Ｖｐ１＝ＶＤＣ×Ｒ２／（Ｒ１＋Ｒ２）としている。例えば、電源電圧ＶＤＣ>２．７Ｖとなるまで、比較器４２出力端の電位が"Ｌ"レベルとなるように、分圧抵抗４１の各抵抗Ｒ１，Ｒ２，Ｒ３が設定される。
【００２２】
一方、オペアンプ３２は、制御端子３２ａに入力された"Ｈ"レベルの制御信号により、ＭＯＳトランジスタＭ８がオン制御され、ＭＯＳトランジスタＭ６のゲート電位が接地電位にプルダウンされることによりＭＯＳトランジスタＭ６もオンしてフルドライブされる。このとき、ＭＯＳトランジスタＭ６，Ｍ８を除くオペアンプ３２を構成する他の回路はオフ制御される。従って、Ｖｐ１>Ｖｒｅｆとなるまで、本例では、電源電圧ＶＤＣ>２．７Ｖとなるまでは、立ち上がり時の電源電圧ＶＤＣがオペアンプ３２のＭＯＳトランジスタＭ６を介して、チャージポンプ１０にＶｃｉとして供給され、チャージポンプ１０から出力端子ＶｏにＶｏ＝２×Ｖｃｉが出力される。従って、電源電圧ＶＤＣ＝３ｖに立ち上がるまでの電源電圧ＶＤＣ＝２．７Ｖの時点で、Ｖｏ＝２×Ｖｃｉ＝５．４ｖが出力される。また、電源電圧ＶＤＣが低下、例えば、電源電圧ＶＤＣ＝２．７ｖに消耗した電池を使用した場合においては、電源電圧ＶＤＣ＝２．７ｖに立ち上がった後も比較器４２出力端の電位が"Ｌ"レベルであり、同様に電源電圧ＶＤＣ＝２．７ｖがオペアンプ３２のＭＯＳトランジスタＭ６を介して、チャージポンプ１０にＶｃｉとして供給され、チャージポンプ１０から出力端子ＶｏにＶｏ＝２×Ｖｃｉ＝５．４ｖが出力される。
【００２３】
（２）昇圧回路２００の起動後（Ｖｐ１>Ｖｒｅｆになった後）：電源電圧ＶＤＣがＶＤＣ＝２．７Ｖからさらに立ち上がり、Ｖｐ１>Ｖｒｅｆとなると、比較器４２出力端の電位は"Ｈ"レベルとなり、インバータ４５を介した制御部４０からは"Ｌ"レベルの制御信号がオペアンプ３２の制御端子３２ａへ出力される。このとき、"Ｌ"レベルの制御信号はＭＯＳトランジスタ４４のゲートへも出力され、ＭＯＳトランジスタ４４はオフ制御され、分圧抵抗４１のＲ２と接地間のＲ３は抵抗として機能するようになり、第１分圧点Ｐ１の電位Ｖｐ１＝ＶＤＣ×（Ｒ２＋Ｒ３）／（Ｒ１＋Ｒ２＋Ｒ３）としている。例えば、電源電圧ＶＤＣ<２．６Ｖとなるまで、比較器４２出力端の電位が"Ｈ"レベルとなるように、分圧抵抗４１の各抵抗Ｒ１，Ｒ２，Ｒ３が設定される。
【００２４】
一方、オペアンプ３２は、制御端子３２ａに入力された"Ｌ"レベルの制御信号により、ＭＯＳトランジスタＭ８がオフ制御されるとともに、ＭＯＳトランジスタＭ６，Ｍ８を除くオペアンプ３２を構成する他の回路がオン制御される。これにより、Ｄ／Ａ変換器２１へのｎビットデータに基づいてＤ／Ａ変換器２１から出力電圧Ｖｄａｃが出力され、オペアンプ３２を介して、チャージポンプ１０にＶｃｉとして供給され、チャージポンプ１０から出力端子ＶｏにＶｏ＝２×Ｖｃｉが出力される。電源電圧ＶＤＣがＶＤＣ＝２．７ＶからＶＤＣ＝３．０ｖに立ち上がるまでの期間は、出力電圧Ｖｄａｃ<２．７ｖとなり、チャージポンプ１０にＶｃｉ<２．７ｖが供給されるが、起動時に一旦Ｖｃｉ＝２．７ｖが供給されており、影響は少ない。そして、ＶＤＣ＝３．０ｖに立ち上がると、出力電圧Ｖｄａｃ＝２．７ｖとなり、チャージポンプ１０から出力端子ＶｏにＶｏ＝２×Ｖｃｉ＝５．４ｖが出力される。尚、昇圧回路２００は、電源電圧ＶＤＣの検出にヒステリシス特性が付与されているため、起動後に電池の電源電圧ＶＤＣが低下した場合、本例では電源電圧ＶＤＣ<２．６Ｖとなるまで、比較器４２出力端の電位は"Ｌ"レベルとならない。
【００２５】
以上のように、制御部４０により電源電圧ＶＤＣを検出比較し、その結果信号により電源電圧ＶＤＣが、例えば未使用状態の電池の電源電圧ＶＤＣ、例えば、３．０ｖに対して所定電圧、例えば、２．７ｖになるまで、または、電源電圧ＶＤＣが電池の消耗等により所定電圧、例えば、２．７ｖ程度に低い場合、その電源電圧ＶＤＣをオペアンプ３２のＭＯＳトランジスタＭ６を介してチャージポンプ供給するようにしたので、電源電圧ＶＤＣが立ちあがるまでに、または電源電圧ＶＤＣがある程度低い場合でも、所望の昇圧電圧を出力することができる。
【００２６】
尚、上記実施例では、チャージポンプを２倍昇圧型を例に説明したが、他の整数倍昇圧型のチャージポンプに適用することもできる。また、チャージポンプを正のチャージポンプを例に説明したが、負のチャージポンプに適用することもできる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態の昇圧回路２００の回路図。
【図２】図１の昇圧回路２００に用いられるオペアンプ３２の一例の回路図。
【図３】チャージポンプ１０の一例の回路図。
【図４】図３のチャージポンプ１０が用いられる従来の昇圧回路１００の回路図。
【図５】図４の昇圧回路１００に用いられるオペアンプ２２の一例の回路図。
【符号の説明】
【００２８】
１０  チャージポンプ
２１  Ｄ／Ａ変換器
３０  電圧供給部
３２  オペアンプ
４０  制御部
４１  分圧抵抗
４２  比較器
４３  基準電圧源
４４  ＮチャネルＭＯＳトランジスタ（ヒステリシス特性付与用ＭＯＳトランジスタ）
Ｍ６  ＰチャネルＭＯＳトランジスタ（出力用ＭＯＳトランジスタ）
Ｍ８  ＮチャネルＭＯＳトランジスタ（ドライブ用ＭＯＳトランジスタ）
２００  昇圧回路
【図１】
2005229763.tif 000003
【図２】
2005229763.tif 000004
【図３】
2005229763.tif 000005
【図４】
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【図５】
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