(57)【要約】【課題】  周辺回路であるカラムゲートを構成するトランジスタの性能を向上させることが可能なＮＯＲ型ＥＥＰＲＯＭを提供する。【解決手段】  カラムゲート２９を構成するトランジスタＱＮにより、ビット線ＢＬとメインビット線ＭＢＬとの接続・切り離しの制御がされる。ビット線ＢＬは図示しないＮＯＲ型セルアレイを構成するメモリセルのドレイン領域に接続されている。トランジスタＱＮのソース／ドレイン領域のコンタクト孔に形成されているソース／ドレイン用埋込導電部８７，８９は、メモリセルのローカルインターコネクション層形成時に同時に形成されたものであり、長方形状の平面を有する。【選択図】  図６
2005311131.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のセルアレイ領域に互いに隔離して形成されたソース領域及びドレイン領域とこれらの領域の間のチャネル領域上に形成された電荷蓄積層及び制御ゲートとを含むと共に電気的にデータの書換えが可能な不揮発性のメモリセルと、
ワード線に沿って配置されている複数の前記メモリセルのソース領域のコンタクト孔が互いにつながるように形成してそこに埋め込まれたソース用埋込導電部により複数の前記メモリセルの前記ソース領域を共通接続するソース線と、
複数の前記メモリセルの前記ドレイン領域のコンタクト孔に埋め込まれたドレイン用埋込導電部と、
前記半導体基板の周辺回路領域に互いに隔離して形成された一対のソース／ドレイン領域とこれら領域の間のチャネル領域上に形成されたゲート電極とを含むトランジスタと、
前記ソース／ドレイン領域のコンタクト孔に埋め込まれると共に平面から見て前記ドレイン用埋込導電部よりも長く形成されているソース／ドレイン用埋込導電部と、を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板のセルアレイ領域に互いに隔離して形成されたソース領域及びドレイン領域とこれらの領域の間のチャネル領域上に形成された電荷蓄積層及び制御ゲートとを含むと共に電気的にデータの書換えが可能な不揮発性のメモリセルと、
ワード線に沿って配置されている複数の前記メモリセルのソース領域のコンタクト孔が互いにつながるように形成してそこに埋め込まれたソース用埋込導電部により複数の前記メモリセルの前記ソース領域を共通接続するソース線と、
複数の前記メモリセルの前記ドレイン領域のコンタクト孔に埋め込まれたドレイン用埋込導電部と、
前記半導体基板の周辺回路領域に互いに隔離して形成された一対のソース／ドレイン領域とこれら領域の間のチャネル領域上に形成されたゲート電極とを含むトランジスタと、
前記ソース／ドレイン領域のコンタクト孔に埋め込まれると共に長方形状の平面を有するソース／ドレイン用埋込導電部と、を備える
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
半導体基板のセルアレイ領域に互いに隔離して形成されたソース領域及びドレイン領域とこれらの領域の間のチャネル領域上に形成された電荷蓄積層及び制御ゲートとを含むと共に電気的にデータの書換えが可能な不揮発性のメモリセルを形成し、かつ前記半導体基板の周辺回路領域に互いに隔離して形成された一対のソース／ドレイン領域とこれら領域の間のチャネル領域上に形成されたゲート電極とを含むトランジスタを形成する工程と、
前記メモリセルと前記トランジスタを覆うように前記半導体基板の上に層間絶縁層を形成する工程と、
前記ドレイン領域にコンタクト孔を形成すること、ワード線に沿って配置されている複数の前記メモリセルの前記ソース領域にコンタクト孔が互いにつながるように形成すること及び平面から見て前記ドレイン領域のコンタクト孔よりも長いコンタクト孔を前記ソース／ドレイン領域に形成すること、を前記層間絶縁層の選択的除去により同時に行う工程と、
前記ドレイン領域のコンタクト孔にドレイン用埋込導電部を形成すること、複数の前記メモリセルの前記ソース領域のコンタクト孔に各ソース領域を共通接続するソース線となるソース用埋込導電部を形成すること及び前記ソース／ドレイン領域のコンタクト孔にソース／ドレイン用埋込導電部を形成すること、を同時に行う工程と、を備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
半導体基板のセルアレイ領域に互いに隔離して形成されたソース領域及びドレイン領域とこれらの領域の間のチャネル領域上に形成された電荷蓄積層及び制御ゲートとを含と共に電気的にデータの書換えが可能な不揮発性のメモリセルを形成し、かつ前記半導体基板の周辺回路領域に互いに隔離して形成された一対のソース／ドレイン領域とこれら領域の間のチャネル領域上に形成されたゲート電極とを含むトランジスタを形成する工程と、
前記メモリセルと前記トランジスタを覆うように前記半導体基板の上に層間絶縁層を形成する工程と、
前記ドレイン領域にコンタクト孔を形成すること、ワード線に沿って配置されている複数の前記メモリセルの前記ソース領域にコンタクト孔が互いにつながるように形成すること及び前記ソース／ドレイン領域に長方形状の平面を有するコンタクト孔を形成すること、を前記層間絶縁層の選択的除去により同時に行う工程と、  
前記ドレイン領域のコンタクト孔にドレイン用埋込導電部を形成すること、複数の前記メモリセルのソース領域のコンタクト孔に各ソース領域を共通接続するソース線となるソース用埋込導電部を形成すること及び前記ソース／ドレイン領域のコンタクト孔にソース／ドレイン用埋込導電部を形成すること、を同時に行う工程と、を備える
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書換えが可能な不揮発性半導体記憶装置及びその製造方法に関する。                                              
【背景技術】
【０００２】
従来より、半導体メモリの一つとして、データを電気的に書換え可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。ＥＥＰＲＯＭは、チャネル領域となる半導体基板上に絶縁膜を介して電荷蓄積層（フローティングゲート）と制御ゲートとが積層されたＦＥＴ-ＭＯＳ構造のメモリセルを有する。メモリセルは１ビットを記憶する単位であり、複数のメモリセルが行列状に配置されたものがセルアレイである。
【０００３】
フラッシュメモリは、データの一括消去ができるＥＥＰＲＯＭであり、微細加工技術の進歩により大容量化している（例えば６４Ｍビット）。フラッシュメモリはＤＲＡＭやＳＲＡＭと同じように、ページモードやバーストモードのような各種機能を装備している。これらの機能の高速化がユーザ側から要求されており、このためには、フラッシュメモリとＣＰＵの間でＩＯデータを高速で転送できるようにすることが重要である。また、フラッシュメモリはプログラミング後に出荷されるが、フラッシュメモリはデータの書込みや消去が遅いため、プログラミングに時間を要する。これがフラッシュメモリのコストを上昇させる原因の一つになっている。
【０００４】
さて、フラッシュメモリのデータの消去は、一括消去するメモリセル群の各ソース領域にソース線を用いて高電圧を印加し、電荷蓄積層の電子をトンネル現象により引き抜くことにより行う。ソース線の抵抗を下げて消去の高速化を図るために、一括消去するメモリセル群の各ソース領域のコンタクト孔を互いにつなげた溝をワード線に沿って形成して、そこにソース線を埋め込んでいる（例えば特許文献１）。このようなソース線は、いわゆるローカルインターコネクション（ＬＩ）層と呼ばれる高融点金属層が用いて形成される。ＬＩ層はメモリセルのような半導体素子の微細化を図るために設けられたものである。例えば特許文献２，３には、ＬＩ層を利用した半導体装置が開示されている。
【特許文献１】特開２０００-９１４５０号公報（段落００２１、図１、図２）
【特許文献２】特開平５-１３６０８６号公報（段落０００２〜段落０００４、図１〜図３）
【特許文献３】特開２００２-２９９４７２号公報（段落００１６、段落００１７、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、フラッシュメモリも他の半導体メモリと同様に、同一の半導体基板にセルアレイと周辺回路（例えばデコーダ）が形成されている。メモリセルの微細化によりセルアレイのサイズも小さくなるため、セルアレイとレイアウト的に密接に関係する周辺回路も縮小する必要がある。
【０００６】
しかし、周辺回路のトランジスタは、メモリセルの動作電圧によりデバイスパラメータ（ゲート酸化膜厚、最小ゲート幅、接合耐圧等）が一意的に決まる。このため、周辺回路のトランジスタはスケーリング（比例縮小）が困難であった。周辺回路を構成するトランジスタの性能は、メモリセルの読出し、書き込み及び消去の高速化と密接に関係するので、周辺回路を縮小した際にトランジスタの性能を如何に向上させるかが問題となる。
【０００７】
本発明は、周辺回路のトランジスタの性能を向上させることが可能な不揮発性半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る不揮発性半導体記憶装置の一態様は、半導体基板のセルアレイ領域に互いに隔離して形成されたソース領域及びドレイン領域とこれらの領域の間のチャネル領域上に形成された電荷蓄積層及び制御ゲートとを含むと共に電気的にデータの書換えが可能な不揮発性のメモリセルと、ワード線に沿って配置されている複数の前記メモリセルのソース領域のコンタクト孔が互いにつながるように形成してそこに埋め込まれたソース用埋込導電部により複数の前記メモリセルの前記ソース領域を共通接続するソース線と、複数の前記メモリセルの前記ドレイン領域のコンタクト孔に埋め込まれたドレイン用埋込導電部と、前記半導体基板の周辺回路領域に互いに隔離して形成された一対のソース／ドレイン領域とこれら領域の間のチャネル領域上に形成されたゲート電極とを含むトランジスタと、前記ソース／ドレイン領域のコンタクト孔に埋め込まれると共に平面から見て前記ドレイン用埋込導電部よりも長く形成されているソース／ドレイン用埋込導電部と、を備えることを特徴とする。
【０００９】
本発明に係る不揮発性半導体記憶装置の他の態様は、上記一態様の「前記ソース／ドレイン領域のコンタクト孔に埋め込まれると共に平面から見て前記ドレイン用埋込導電部よりも長く形成されているソース／ドレイン用埋込導電部」の替わりに、「前記ソース／ドレイン領域のコンタクト孔に埋め込まれると共に長方形状の平面を有するソース／ドレイン用埋込導電部」としたことを特徴とする。
【００１０】
本発明に係る不揮発性半導体記憶装置の製造方法の一態様は、半導体基板のセルアレイ領域に互いに隔離して形成されたソース領域及びドレイン領域とこれらの領域の間のチャネル領域上に形成された電荷蓄積層及び制御ゲートとを含むと共に電気的にデータの書換えが可能な不揮発性のメモリセルを形成し、かつ前記半導体基板の周辺回路領域に互いに隔離して形成された一対のソース／ドレイン領域とこれら領域の間のチャネル領域上に形成されたゲート電極とを含むトランジスタを形成する工程と、前記メモリセルと前記トランジスタを覆うように前記半導体基板の上に層間絶縁層を形成する工程と、前記ドレイン領域にコンタクト孔を形成すること、ワード線に沿って配置されている複数の前記メモリセルの前記ソース領域にコンタクト孔が互いにつながるように形成すること及び平面から見て前記ドレイン領域のコンタクト孔よりも長いコンタクト孔を前記ソース／ドレイン領域に形成すること、を前記層間絶縁層の選択的除去により同時に行う工程と、前記ドレイン領域のコンタクト孔にドレイン用埋込導電部を形成すること、複数の前記メモリセルの前記ソース領域のコンタクト孔に各ソース領域を共通接続するソース線となるソース用埋込導電部を形成すること及び前記ソース／ドレイン領域のコンタクト孔にソース／ドレイン用埋込導電部を形成すること、を同時に行う工程と、を備えることを特徴とする。
【００１１】
本発明に係る不揮発性半導体記憶装置の製造方法の他の態様は、上記一態様の「前記ドレイン領域にコンタクト孔を形成すること、ワード線に沿って配置されている複数の前記メモリセルの前記ソース領域にコンタクト孔が互いにつながるように形成すること及び平面から見て前記ドレイン領域のコンタクト孔よりも長いコンタクト孔を前記ソース／ドレイン領域に形成すること、を前記層間絶縁層の選択的除去により同時に行う工程」の替わりに、「前記ドレイン領域にコンタクト孔を形成すること、ワード線に沿って配置されている複数の前記メモリセルの前記ソース領域にコンタクト孔が互いにつながるように形成すること及び前記ソース／ドレイン領域に長方形状の平面を有するコンタクト孔を形成すること、を前記層間絶縁層の選択的除去により同時に行う工程」としたことを特徴とする。
【発明の効果】
【００１２】
本発明に係る不揮発性半導体記憶装置によれば、周辺回路を構成するトランジスタの寄生抵抗を下げることができるので、上記トランジスタの性能を向上させることができる。また、本発明に係る不揮発性半導体記憶装置の製造方法によれば、製造工程を増加することなく上記トランジスタを作製することができる。
【発明を実施するための最良の形態】
【００１３】
本実施形態は、ＮＯＲ型のフラッシュメモリにおいて、カラムゲート（周辺回路の一例）を構成するトランジスタのソース／ドレイン領域と接続するソース／ドレイン用埋込導電部を、平面から見て、メモリセルのドレイン領域と接続するドレイン用埋込導電部よりも長く形成した点を特徴の一つとする。この特徴の理解の前提として、ＮＯＲ型のフラッシュメモリ、このフラッシュメモリの回路ブロックから説明する。したがって、本実施形態を以下の項目に分けて説明する。
【００１４】
［ＮＯＲ型のフラッシュメモリ］
［フラッシュメモリの回路ブロック］
［セルアレイとカラムゲートの構造］
［フラッシュメモリの製造方法］
［２Ｔｒ．ＮＡＮＤ型及び３Ｔｒ．ＮＡＮＤ型のフラッシュメモリ］
［電子カードおよび電子装置への適用］
なお、本実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【００１５】
［ＮＯＲ型のフラッシュメモリ］
図１は、本実施形態に係るメモリセルの断面構造を示す模式図である。図２は、本実施形態に係るセルアレイの一部を示す等価回路図である。図１に示すように、メモリセルＭＣは、ｐ型半導体基板１の上に電荷蓄積層３と制御ゲート５が積層されたＭＩＳＦＥＴ構造を有する不揮発性メモリトランジスタである。詳細には、ｐ型半導体（例えばシリコン）基板１にｎ型ウェル７が形成され、ｎ型ウェル７内にｐ型ウェル９が形成されて、このｐ型ウェル９にメモリセルＭＣが形成されている。
【００１６】
メモリセルＭＣは、ｐ型ウェル９上にゲート絶縁層１１を介して形成されたポリシリコンからなる電荷蓄積層３と、電荷蓄積層３上に絶縁層（例えばＯＮＯ層）１３を介して形成されたポリシリコンからなる制御ゲート５と、制御ゲート５に自己整合的にｐ型ウェル９に形成されたｎ＋型のソース領域１５、ドレイン領域１７と、を備える。ソース領域１５とドレイン領域１７は互いに隔離して形成されており、これらの間がチャネル領域１９となる。
【００１７】
制御ゲート５は、一方向に連続的に形成されてワード線ＷＬとなる。ドレイン領域１７はビット線ＢＬに接続され、ソース領域１５はソース線ＳＬに接続される。
【００１８】
図２に示すように、セルアレイ２１は、ワード線ＷＬとビット線ＢＬが複数本ずつ互いに交差して配設し、各交差部にメモリセルＭＣを配置して構成される。ＮＯＲ型では、個々のメモリセルＭＣのドレイン領域をビット線ＢＬに接続する。図１のｐ型ウェル９は、データの一括消去の単位（以下、これをブロックという）毎に独立に形成される。ソース線ＳＬにはブロック内の全メモリセルＭＣのソース領域１５が共通接続される。従って、後に説明するように、ブロック毎に独立のビット線ＢＬは、ローカルビット線となり、これが選択的に上位のメインビット線に接続されることになる。
【００１９】
ＮＯＲ型の動作は、例えば、次の通りである。データ書き込みは、ｐ型ウェル９及びソース線ＳＬを０Ｖとし、データを書込むために選択されたワード線ＷＬに９Ｖの書き込み電位を与え、ビット線ＢＬにはデータ“０”，“１”に応じて、４．５Ｖ，０Ｖを与える。“０”データが与えられたメモリセルでは、ドレイン領域１７とソース領域１５との間の強い横方向電界により、ドレイン領域１７の近傍でホットエレクトロンが生成され、これが電荷蓄積層３に注入される。“１”データの場合この様な電子注入は生じない。
【００２０】
これにより、電荷蓄積層３に電子が注入されてしきい値が高くなった状態が“０”である。“１”データの場合はホットエレクトロンが生成されず、従って電荷蓄積層３に電子が注入されず、消去状態即ちしきい値の低い“１”データ状態を保持する。
【００２１】
データ消去は、ブロック単位で一括消去が行われる。このとき、ｎ型ウェル７と共に選択されたブロックのｐ型ウェル９及びソース線ＳＬに１０Ｖの電圧を印加し、選択されたブロック内の全ワード線ＷＬに−７Ｖの電圧を印加し、また、選択されたブロックの内の全ビット線ＢＬをフローティングにする。これにより、ブロック内のメモリセルＭＣのゲート絶縁層１１に大きな電界がかかり、Ｆｏｗｌｅｒ−Ｎｏｌｄｈｅｉｍ電流（トンネル電流）により電荷蓄積層３の電子がチャネル領域１９側に放出されて、データ“１”の消去状態になる。
【００２２】
データ読み出しは、選択されたブロックのｐ型ウェル９及びソース線ＳＬを０Ｖにすると共にビット線ＢＬを０．８Ｖとし、選択されたワード線ＷＬに、データ“０”，“１”のしきい値の中間値に設定された読み出し電圧（４．７５Ｖ）を与え、メモリセルＭＣの電流引き込みの有無をビット線ＢＬに接続されるセンスアンプで判定する。
【００２３】
［フラッシュメモリの回路ブロック］
図３は、本実施形態に係るフラッシュメモリの回路ブロック図である。フラッシュメモリは、セルアレイ２１と周辺回路２３が同一の半導体基板（つまり図１のｐ型半導体基板１）に形成されている。半導体基板のうち、セルアレイ２１が形成される領域がセルアレイ領域であり、周辺回路２３が形成される領域が周辺回路領域である。以下、周辺回路２３の構成について説明する。
【００２４】
セルアレイ２１のワード線選択のためにロウデコーダ２５が設けられ、ビット線選択のためにカラムデコーダ２７とこれにより選択的に活性化されるカラムゲート２９が設けられている。アドレスは、アドレスバッファ３１を介してコントロール回路３３に送られ、内部ロウアドレス信号及び内部カラムアドレス信号がそれぞれロウデコーダ２５及びカラムデコーダ２７に転送される。
【００２５】
データ書き込み及び消去には、電源電位を昇圧した電位が用いられる。このため、コントロール回路３３により動作モードに応じて制御される昇圧回路３５が設けられている。昇圧回路３５の出力はロウデコーダ２５やカラムデコーダ２７を介して、ワード線ＷＬやビット線ＢＬに供給される。またセルアレイ２１は一括消去の単位毎にブロックに分けられているため、各ブロックのウェル電位を制御するために、周辺回路２３にはウェルデコーダ３７が設けられている。
【００２６】
本実施形態のフラッシュメモリは、ページモード搭載であり、センスアンプ回路３９は、１ページ分（例えば、１２８ビット分）のデータ線ＤＬにそれぞれ接続されるセンスアンプ３９を有する。センスアンプ３９により読み出されたデータは、ページバッファ４１に保持され、コントロール回路３３からの制御により、１ページ分のデータがランダムアクセスされ、データ出力バッファ４３を介して出力されるようになっている。書き込みデータは、データ入力バッファ４５を介してページバッファ４１に一旦保持され、コントロール回路３３の制御によりデータ線ＤＬに転送される。
【００２７】
図４は、図３のカラムデコーダ２７及びカラムゲート２９の等価回路図である。前述のように、セルアレイ２１の各ブロックＢＬＫｉ，ＢＬＫｉ＋１，…毎のビット線ＢＬは、例えば４本ずつ、カラムゲートトランジスタＱＮ０〜ＱＮ３，ＱＮ４〜ＱＮ７，…を介してメインビット線ＭＢＬ０，ＭＢＬ１，…に選択的に接続される。カラムデコーダ２７は、各ブロックのビット線選択を行うカラムデコード回路ＣＤ１と、メインビット線選択を行うカラムデコード回路ＣＤ２を有する。
【００２８】
カラムデコード回路ＣＤ１の出力線であるカラム選択線Ｈｉ，Ｈｉ＋１，…によりカラムゲートトランジスタＱＮ０〜ＱＮ３，ＱＮ４〜ＱＮ７，…のゲートが制御される。カラムデコード回路ＣＤ２の出力線であるカラム選択線ｈによりメインビット線選択を行うカラムゲートトランジスタＱＮ２１，ＱＮ２２，…のゲートが制御される。以上により、カラム選択線Ｈｉ，Ｈｉ＋１，…により活性化されたカラムゲートトランジスタを介して、選択ブロックの選択ビット線ＢＬがメインビット線ＭＢＬに接続され、更にメインビット線ＭＢＬがカラム選択線ｈにより活性化されるカラムゲートトランジスタを介して、データ線ＤＬに接続されることになる。
【００２９】
［セルアレイとカラムゲートの構造］
図５は、セルアレイ２１の一部の平面レイアウトを示す図である。図６は、カラムゲート２９の一部の平面レイアウトを示す図である。図７Ａは、図５のＡ１−Ａ２断面の模式図である。図７Ｂは、図５のＢ１−Ｂ２断面の模式図である。図７Ｃは、図６のＣ１−Ｃ２断面の模式図である。図７Ｄは、図６のＤ１−Ｄ２断面の模式図である。Ｒ１はセルアレイ領域を示し、Ｒ２は周辺回路領域を示している。なお、図７Ａ-図７Ｄ、図９、図１０Ａ-図１０Ｄ〜図１３Ａ-図１３Ｄでは、図１で説明したｐ型シリコン基板１及びｎ型ウェル７が省略されている。
【００３０】
まず、図５、図７Ａ及び図７Ｂを用いてセルアレイ２１の構造から説明する。ワード線ＷＬとビット線ＢＬの交差部にメモリセルＭＣが配置されている。メモリセルＭＣの構造は図１で説明した通りである。素子分離絶縁層５１が間隔を設けて並べられており、これらはビット線ＢＬ方向に延びている。
【００３１】
ワード線ＷＬ間には、ソース領域１５に接続するソース用埋込導電部５３と、ドレイン領域１７に接続するドレイン用埋込導電部５５と、が交互に形成されている。ソース領域１５はソース用埋込導電部５３とコンタクトしており、電荷蓄積層３の側部下まで延びている。ドレイン領域１７はドレイン用埋込導電部５５とコンタクトしており、電荷蓄積層３の側部下まで延びている。各ワード線ＷＬに沿って配置されている複数のメモリセルＭＣのソース領域１５のコンタクト孔５７は、互いにつながっており、そこにソース用埋込導電部５３が埋め込まれている。ソース用埋込導電部５３により、ワード線ＷＬに沿って配置されている複数のメモリセルＭＣのソース領域１５を共通接続するソース線ＳＬが形成される。ソース用埋込導電部５３をこのような構造とすることにより、ソース領域１５にシリサイドを形成しなくても、ソース線ＳＬの低抵抗化を図ることができる。一方、ドレイン用埋込導電部５５は、ドレイン領域１７のコンタクト孔５９に埋め込まれている。埋込導電部５３，５５は、タングステンのような高融点金属を含むローカルインターコネクション層である。
【００３２】
図７Ａに示すように、メモリセルＭＣの電荷蓄積層３及び制御ゲート５の側壁にはサイドウォール絶縁層６１が形成されている。メモリセルＭＣを覆うように、層間絶縁層６３が設けられており、そこにコンタクト孔５７，５９が形成されている。層間絶縁層６３の上にはスルーホール６５を有する層間絶縁層６７が設けられている。スルーホール６５には、ドレイン用埋込導電部５５と接続する導電プラグ９０が埋め込まれている。層間絶縁層６７には、導電プラグ９０及びドレイン用埋込導電部５５を介してドレイン領域１７と接続するビット線ＢＬが形成される。
【００３３】
次に、図６、図７Ｃ及び図７Ｄを用いてカラムゲート２９の構造を説明する。図６には、カラムゲート２９を構成するトランジスタのうち、カラムゲートトランジスタＱＮ０〜７が示されている。二つのカラムゲートトランジスタで、一対のソース／ドレイン領域のうちの一方を共有している。この共有されるソース／ドレイン領域には、メインビット線ＭＢＬ０，１が接続されている。また、非共有のソース／ドレイン領域には、対応するビット線ＢＬ０〜ＢＬ７が接続されている。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。
【００３４】
トランジスタＱＮ０〜７は同じ構造をしており、トランジスタＱＮ０を例にすれば、半導体基板のｐ型ウェル９に互いに隔離して形成された一対のソース／ドレイン領域７１，７３と、これらの間のチャネル領域７５と、チャネル領域７５の上にゲート絶縁層７７を介して形成されたゲート電極７９と、を備える。ゲート電極７９の側壁にはサイドウォール絶縁層８１が設けられている。
【００３５】
ゲート電極７９を覆うように層間絶縁層６３が形成されている。層間絶縁層６３には、ソース／ドレイン領域７１，７３を露出するコンタクト孔８３，８５が形成されている。コンタクト孔８３，８５にはそれぞれ、ゲート電極７９が延びる方向に延びているソース／ドレイン用埋込導電部８７，８９が埋め込まれている。埋込導電部８７，８９は、ソース用埋込導電部５３及びドレイン用埋込導電部５５と同時に形成されたものであり、よって、タングステンのような高融点金属を含むローカルインターコネクション層である。
【００３６】
層間絶縁層６３の上には層間絶縁層６７が形成されている。層間絶縁層６７には、ソース／ドレイン用埋込導電部８７，８９と接続する導電プラグ９０が埋め込まれている。
【００３７】
ここで、本実施形態の主な効果について説明する。ＮＯＲ型では、メモリセルにデータ“０”を書込む場合、ドレイン領域の近傍でホットエレクトロンを生成して電荷蓄積層に注入する書込動作をする。本実施形態では、データ“０”を書込む場合、メモリセルＭＣのドレイン領域１７に４．５Ｖの電圧を印加している（［ＮＯＲ型のフラッシュメモリ］参照）。このためビット線ＢＬの電圧を４．５Ｖにしなければならないので、カラムゲート２９のトランジスタＱＮは、４．５Ｖ電圧をビット線ＢＬに供給する必要がある。４．５Ｖは電源電圧よりも高いので、図３の昇圧回路３５で電源電圧を昇圧し、昇圧された電圧がカラムゲート２９に供給される。ソース／ドレイン用埋込導電部８７，８９の寄生抵抗が大きいと、昇圧された電圧が降下し、これに伴いビット線ＢＬに供給される電圧も降下する。これが書込み動作遅延の原因となる。カラムゲートトランジスＱＮのゲート幅を大きくすれば、上記電圧降下を防止できるが、その分だけトランジスタＱＮの面積が大きくなり、結果としてフラッシュメモリが形成される半導体チップの面積が増大する。したがって、ビット線ＢＬに所望の電圧を供給できるようにカラムゲート２９のトランジスタＱＮの性能向上が望まれる。
【００３８】
本実施形態によれば、トランジスタの性能が向上することを、図５及び図６を用いて説明する。ソース／ドレイン用埋込導電部８７，８９は、ゲート電極７９が延びる方向に延びているため、図６に示すように長方形状の平面を有している。これに対して、ドレイン用埋込導電部５５は、正方形状の平面を有している。ソース／ドレイン用埋込導電部８７，８９の長辺の長さＬ１は、ドレイン用埋込導電部５５の一辺Ｌ２の長さよりも大きい（なお、埋込導電部８７，８９の短辺の長さＬ３は、埋込導電部５５の一辺Ｌ２の長さと同じ又は略同じである）。以上のように、ソース／ドレイン用埋込導電部８７，８９は、平面から見てドレイン用埋込導電部５５よりも長く形成されている。
【００３９】
したがって、ソース／ドレイン用埋込導電部８７，８９の平面の面積を、ドレイン用埋込導電部５５のそれと同じにした場合と比べて、ソース／ドレイン用埋込導電部８７，８９の平面の面積を大きくできる。よって、ソース／ドレイン用埋込導電部８７，８９の寄生抵抗を下げることができる。この結果、カラムゲート２９（周辺回路の一例）のトランジスタＱＮの性能が向上するので、ビット線ＢＬに所望の電圧を供給することができる。
【００４０】
なお、カラムゲート２９の構成要素となるトランジスタＱＮで説明したが、デコーダ（図３のロウデコーダ２５、カラムデコーダ２７、ソースウェルデコーダ３７）の構成要素となるトランジスタも電源電圧を昇圧させた電圧により動作する。したがって、デコーダを構成するトランジスタにも本実施形態を適用することができる。
【００４１】
また、カラムゲート２９やデコーダのように、電源電圧を昇圧させて動作するトランジスタで構成される回路に限定して本実施形態を適用してもよいが、周辺回路を構成するトランジスタの全てに本実施形態を適用してもよい。このようにすれば、周辺回路のうち電源電圧で動作する回路（例えば図３のアドレスバッファ３１、データ出力バッファ４３、データ入力バッファ４５）を構成するトランジスタも、寄生抵抗の低減を図ることができる。
【００４２】
ここまでは、ローカルインターコネクション層をソース／ドレイン用埋込導電部８７，８９に利用した場合について説明したが、この層を周辺回路の配線にも利用することができる。これについて図８及び図９を用いて説明する。図８は、カラムゲートを構成するあるトランジスタＱＮの平面図である。図９は図８のIX(a)-IX(b)断面の模式図である。
【００４３】
層間絶縁層６７の上には配線９１，９２が形成されている。配線９１は、トランジスタＱＮのソース／ドレイン領域７１，７３と接続している。配線９２は、領域７１，７３と接続していない。配線９１が延びる経路に配線９２が位置している。配線９１が配線９２と交差するのを避けるために、配線９２の下の素子分離絶縁層５１上にローカルインターコネクション層である配線用埋込導電部９３を形成している。そして、埋込導電部９３を導電プラグ９０により配線９１に接続している。
【００４４】
以上から分かるように、本実施形態によれば、ローカルインターコネクション層の配線用埋込導電部９３を、配線９１が配線９２と交差するのを防ぐために利用している。したがって、配線９１，９２よりも上層に位置する配線のレイアウトの自由度を高めることができる。なお、配線用埋込導電部９３は、層間絶縁層６３に設けられた配線溝９４に埋め込まれている。配線溝９４はコンタクト孔８３，８５と同時に形成される。配線用埋込導電部９３は、ソース／ドレイン用埋込導電部８７，８９と同時に形成される。
【００４５】
［フラッシュメモリの製造方法］
図１０Ａ-図１０Ｄ〜図１３Ａ-図１３Ｄは、本実施形態に係るフラッシュメモリの製造方法を工程順に示す図であり、図７Ａ-図７Ｄの断面と対応している。まず、図１０Ａ-図１０Ｄに示すように、半導体基板のｐ型ウェル９上に、メモリセルＭＣやカラムゲートトランジスタＱＮを形成する。そして、これらを覆うように、例えばＣＶＤにより、シリコン酸化膜からなる層間絶縁層６３を形成する。層間絶縁層６３を例えばＣＭＰにより研磨して平坦化する。
【００４６】
図１１Ａ-図１１Ｄに示すように、フォトリソグラフィとエッチングにより、層間絶縁層６３を選択的に除去する。これにより、メモリセルＭＣのドレイン領域１７にコンタクト孔５９が形成され、ソース領域１５にコンタクト孔５７が形成されると共にカラムゲートトランジスタＱＮのソース／ドレイン領域７１，７３にコンタクト孔８３，８５が形成される。
【００４７】
コンタクト孔５７，５９，８３，８５は、上記のように層間絶縁層６３の選択的除去により同時に形成される。コンタクト孔５７，５９，８３，８５を平面的に示したものが図１４及び図１５である。図１４は図５と対応し、図１５は図６と対応する。ソース領域１５のコンタクト孔５７は、ワード線ＷＬに沿って配置されている複数のメモリセルＭＣのソース領域１５のコンタクト孔５７が互いにつながるように形成されている。ソース／ドレイン領域７１，７３のコンタクト孔８３，８５は、平面から見てドレイン領域１７のコンタクト孔５９よりも長く形成されている。
【００４８】
次に、図１２Ａ-図１２Ｄに示すように、例えばタングステンをスパッタリングによりコンタクト孔５７，５９，８３，８５が埋まるように、層間絶縁層６３の上に形成する。そして、このタングステンをＣＭＰ等で研磨して層間絶縁層６３を露出させる。これにより、ドレイン領域１７のコンタクト孔５９にドレイン用埋込導電部５５を形成すること、ソース領域１５のコンタクト孔５７に各ソース領域を共通接続するソース線ＳＬとなるソース用埋込導電部５３を形成すること、ソース／ドレイン領域７１，７３のコンタクト孔８３，８５にソース／ドレイン用埋込導電部８７，８９を形成すること、が同時に行われる。
【００４９】
図１３Ａ-図１３Ｄに示すように、層間絶縁層６３の上に例えばＣＶＤによりシリコン酸化膜からなる層間絶縁層６７を形成する。そして、フォトリソグラフィとエッチングにより、層間絶縁層６７にスルーホール６５を形成して、埋込導電部５５，８７，８９を露出させる。そして、例えばスパッタリングにより、タングステンをスルーホール６５が埋まるように層間絶縁層６７の上に形成する。これをＣＭＰにより研磨して導電プラグ９０を形成する。この後は配線形成工程であり、図７Ａ，図７Ｂに示すように、層間絶縁層６７の上に導電プラグ９０と接続するビット線ＢＬ等が形成される。
【００５０】
以上説明したように、本実施形態に係るフラッシュメモリの製造方法によれば、寄生抵抗を低減するためのソース／ドレイン用埋込導電部８７，８９にメモリセルのローカルインターコネクション層を用いている。このため、製造工程を追加することなく、寄生抵抗が小さいカラムゲートトランジスタＱＮを作製することができる。
【００５１】
［２Ｔｒ．ＮＡＮＤ型及び３Ｔｒ．ＮＡＮＤ型のフラッシュメモリ］
ここまでは、本実施形態に係るＮＯＲ型のフラッシュメモリについて説明した。本実施形態は、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成されるＮＡＮＤセルを有するＮＡＮＤ型のフラッシュメモリにも適用することができる。
【００５２】
このようなフラッシュメモリとして、２Ｔｒ．ＮＡＮＤ型及び３Ｔｒ．ＮＡＮＤ型がある。２Ｔｒ．ＮＡＮＤとは、１個のメモリセルと１個の選択トランジスタとからメモリセルユニットが構成され、高速アクセスなど、ＮＯＲ型フラッシュメモリの特徴を備えたメモリのことである。３Ｔｒ．ＮＡＮＤとは、１個のメモリセルとこれを挟み込む２個の選択トランジスタとからメモリセルユニットが構成されるメモリのことである。
【００５３】
２Ｔｒ．／３Ｔｒ．ＮＡＮＤのメモリセル及び選択トランジスタは、ＮＡＮＤ型フラッシュメモリのメモリセル及び選択トランジスタと同じ構造を有し、書き込み／消去原理については、三者、共に、同じとなる。つまり、２Ｔｒ．／３Ｔｒ．ＮＡＮＤは、ＮＡＮＤ型フラッシュメモリと同一プロセスで形成できるため、これらを１チップ内に混載することが容易となる。
【００５４】
まず、２Ｔｒ．ＮＡＮＤについて説明する。図１６は、本実施形態に係る２Ｔｒ．ＮＡＮＤ型のセルアレイの一部の断面を示す模式図であり、図７Ａと対応する。図１７は、このセルアレイの一部の平面レイアウト図である。メモリセルＭＣとソース用埋込導電部５３との間に、これらを接続するスイッチとなる選択トランジスタＳＴが配置されている。選択トランジスタＳＴは、ソース領域１５及びｎ＋型拡散領域９５を備える。ｎ＋型拡散領域９５は、選択トランジスタＳＴとメモリセルＭＣとにより共用される。
【００５５】
メモリセルＭＣのドレイン領域１７側には選択トランジスタが配置されていない。したがって、ドレイン用埋込導電部５５とコンタクトしているドレイン領域１７は、電荷蓄積層３の側部下まで延びている。選択トランジスタＳＴのゲートである選択ゲートＳＧはワード線ＷＬと同じ方向に延びている。
【００５６】
通常のＮＯＲ型フラッシュメモリは、１個のトランジスタ（メモリセル）のみから構成される１Ｔｒ．タイプである。このため、“０”及び“１”の閾値分布を共に正にしなければならない。したがって、ホットエレクトロン注入により書き込みを行うため、消費電流が増大することや多数ビットの同時書き込みができないことが生じる。
【００５７】
そこで、１個のメモリセルＭＣと、そのメモリセルＭＣとソース線ＳＬとの間に接続される１個の選択トランジスタＳＴとから構成される２Ｔｒ．タイプのセルユニットを提案する。このセルユニットの特徴は、ＮＯＲ型フラッシュメモリの特徴を持つが、製造プロセスや書き込み／消去原理などは、ＮＡＮＤ型フラッシュメモリと同じ点にある。つまり、セルユニットは、ＮＡＮＤセルユニットのメモリセルを１個とし、さらに、ドレイン側の選択トランジスタを省略したものと考えることができる。
【００５８】
また、２Ｔｒ．ＮＡＮＤでは、メモリセルに対するデータ書き込み／消去をＦＮトンネル電流により行い、例えば、消去状態（“１”状態）の閾値分布を負にすることができる。従って、２Ｔｒ．ＮＡＮＤは、ＮＯＲ型フラッシュメモリに比べて、書き込み時の消費電流を低減できること、多数ビットの同時書き込みを実現できること、過消去問題がないこと、さらには、ＮＡＮＤ型フラッシュメモリと同一プロセスで形成できること等の利点を持つことになる。
【００５９】
次に、３Ｔｒ．ＮＡＮＤについて簡単に説明する。図１８は、本実施形態に係る３Ｔｒ．ＮＡＮＤ型のセルアレイの一部の断面を示す模式図であり、図７Ａと対応する。図１９は、このセルアレイの一部の平面レイアウト図である。メモリセルＭＣとソース用埋込導電部５３との間に、これらを接続するスイッチとなる一方の選択トランジスタＳＴが配置されている。また、メモリセルＭＣとドレイン用埋込導電部５５との間に、これらを接続するスイッチとなる他方の選択トランジスタＳＴが配置されている。したがって、３Ｔｒ．ＮＡＮＤは、ＮＡＮＤセルを構成するメモリセル数が一個の場合のＮＡＮＤ型のフラッシュメモリに該当する。
【００６０】
さて、図１６及び図１８に示すように、本実施形態に係る２Ｔｒ．／３Ｔｒ．ＮＡＮＤによれば、ソース用埋込導電部５３により、ワード線ＷＬに沿って配置されている複数のメモリセルＭＣのソース領域１５を共通接続するソース線ＳＬが形成される。ソース用埋込導電部５３をこのような構造とすることにより、ソース領域１５にシリサイドを形成しなくても、ソース線ＳＬの低抵抗化を図ることができる。したがって、メモリセルＭＣからデータを読出す際にセル電流の損失を小さくできるので、読出しの高速化を図ることができる。なお、２Ｔｒ．／３Ｔｒ．ＮＡＮＤのカラムゲート（周辺回路の一例）は、上記［セルアレイとカラムゲートの構造］欄で説明したものと同じである。
【００６１】
［電子カードおよび電子装置への適用］
次に、本実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図２０は、本実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１１９である。メモリカード１１９は、本実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【００６２】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１１９は、カードスロット１０２に取り外し可能に装着される。メモリカード１１９は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【００６３】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００６４】
図２１は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００６５】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００６６】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００６７】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１１９に記録される。
【００６８】
記録した画像を再生する場合、メモリカード１１９に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００６９】
なおこの構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【００７０】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【００７１】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００７２】
以上のように本実施形態に係る電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図２２Ａ−２２Ｊに示すような他の各種電子機器に適用することができる。即ち、図２２Ａに示すビデオカメラ、図２２Ｂに示すテレビジョン、図２２Ｃに示すオーディオ機器、図２２Ｄに示すゲーム機器、図２２Ｅに示す電子楽器、図２２Ｆに示す携帯電話、図２２Ｇに示すパーソナルコンピュータ、図２２Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図２２Ｉに示すヴォイスレコーダ、図２２Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【図面の簡単な説明】
【００７３】
【図１】本実施形態に係るメモリセルの断面構造を示す模式図である。
【図２】本実施形態に係るセルアレイの一部を示す等価回路図である。
【図３】本実施形態に係るフラッシュメモリの回路ブロック図である。
【図４】図３のカラムデコーダ及びカラムゲートの等価回路図である。
【図５】本実施形態に係るセルアレイの一部の平面レイアウトを示す図である。
【図６】本実施形態に係るカラムゲートの一部の平面レイアウトを示す図である。
【図７Ａ】図５のＡ１−Ａ２断面の模式図である。
【図７Ｂ】図５のＢ１−Ｂ２断面の模式図である。
【図７Ｃ】図６のＣ１−Ｃ２断面の模式図である。
【図７Ｄ】図６のＤ１−Ｄ２断面の模式図である。
【図８】本実施形態に係るカラムゲートを構成するあるトランジスタの平面図である。
【図９】図８のIX(a)-IX(b)断面の模式図である。
【図１０Ａ】本実施形態に係るフラッシュメモリの製造方法を説明するための第１工程図であり、図７Ａと対応する。
【図１０Ｂ】同第１工程図であり、図７Ｂと対応する。
【図１０Ｃ】同第１工程図であり、図７Ｃと対応する。
【図１０Ｄ】同第１工程図であり、図７Ｄと対応する。
【図１１Ａ】本実施形態に係るフラッシュメモリの製造方法を説明するための第２工程図であり、図７Ａと対応する。
【図１１Ｂ】同第２工程図であり、図７Ｂと対応する。
【図１１Ｃ】同第２工程図であり、図７Ｃと対応する。
【図１１Ｄ】同第２工程図であり、図７Ｄと対応する。
【図１２Ａ】本実施形態に係るフラッシュメモリの製造方法を説明するための第３工程図であり、図７Ａと対応する。
【図１２Ｂ】同第３工程図であり、図７Ｂと対応する。
【図１２Ｃ】同第３工程図であり、図７Ｃと対応する。
【図１２Ｄ】同第３工程図であり、図７Ｄと対応する。
【図１３Ａ】本実施形態に係るフラッシュメモリの製造方法を説明するための第４工程図であり、図７Ａと対応する。
【図１３Ｂ】同第４工程図であり、図７Ｂと対応する。
【図１３Ｃ】同第４工程図であり、図７Ｃと対応する。
【図１３Ｄ】同第４工程図であり、図７Ｄと対応する。
【図１４】上記第２工程におけるセルアレイ領域の平面図である。
【図１５】上記第２工程における周辺回路領域の平面図である。
【図１６】本実施形態に係る２Ｔｒ．ＮＡＮＤ型のセルアレイの一部の断面の模式図である。
【図１７】図１６のセルアレイの一部の平面レイアウトを示す図である。
【図１８】本実施形態に係る３Ｔｒ．ＮＡＮＤ型のセルアレイの一部の断面の模式図である。
【図１９】図１８のセルアレイの一部の平面レイアウトを示す図である。
【図２０】本実施形態に係る電子カード及び電子装置の構成図である。
【図２１】本実施形態に係る電子装置の第１例であるディジタルスチルカメラの基本的な構成図である。
【図２２Ａ】本実施形態に係る電子装置の第２例であるビデオカメラを示す図である。
【図２２Ｂ】本実施形態に係る電子装置の第３例であるテレビジョンを示す図である。
【図２２Ｃ】本実施形態に係る電子装置の第４例であるオーディオ機器を示す図である。
【図２２Ｄ】本実施形態に係る電子装置の第５例であるゲーム機器を示す図である。
【図２２Ｅ】本実施形態に係る電子装置の第６例である電子楽器を示す図である。
【図２２Ｆ】本実施形態に係る電子装置の第７例である携帯電話を示す図である。
【図２２Ｇ】本実施形態に係る電子装置の第８例であるパーソナルコンピュータを示す図である。
【図２２Ｈ】本実施形態に係る電子装置の第９例であるパーソナルディジタルアシスタント（ＰＤＡ）を示す図である。
【図２２Ｉ】本実施形態に係る電子装置の第１０例であるヴォイスレコーダを示す図である。
【図２２Ｊ】本実施形態に係る電子装置の第１１例であるＰＣカードを示す図である。
【符号の説明】
【００７４】
１・・・ｐ型半導体基板、３・・・電荷蓄積層、５・・・制御ゲート、７・・・ｎ型ウェル、９・・・ｐ型ウェル、１１・・・ゲート絶縁層、１３・・・絶縁層、１５・・・ソース領域、１７・・・ドレイン領域、１９・・・チャネル領域、２１・・・セルアレイ、２３・・・周辺回路、５１・・・素子分離絶縁層、５３・・・ソース用埋込導電部、５５・・・ドレイン用埋込導電部、５７，５９・・・コンタクト孔、６１・・サイドウォール絶縁層、６３・・・層間絶縁層、６５・・・スルーホール、６７・・・層間絶縁層、７１，７３・・・ソース／ドレイン領域、７５・・・チャネル領域、７７・・・ゲート絶縁層、７９・・・ゲート電極、８１・・・サイドウォール絶縁層、８３，８５・・・コンタクト孔、８７，８９・・・ソース／ドレイン用埋込導電部、９０・・・導電プラグ、９１，９２・・・配線、９３・・・配線用埋込導電部、９４・・・配線溝、９５・・・ｎ＋型拡散領域、ＷＬ・・・ワード線、ＭＣ・・・メモリセル、ＢＬ・・・ビット線、ＳＬ・・・ソース線、Ｒ１・・・セルアレイ領域、Ｒ２・・・周辺回路領域、ＱＮ・・・カラムゲートトランジスタ、ＢＬＫ・・・セルアレイの各ブロック、ＭＢＬ・・・メインビット線、ＣＤ１，２・・・カラムデコーダ回路、Ｈｉ，ｈ・・・カラム選択線、Ｌ１・・・長辺の長さ、Ｌ２・・・一辺の長さ、Ｌ３・・・短辺の長さ、ＳＴ・・・選択トランジスタ、ＳＧ・・・選択ゲート
【図１】
2005311131.tif 000003
【図２】
2005311131.tif 000004
【図３】
2005311131.tif 000005
【図４】
2005311131.tif 000006
【図５】
2005311131.tif 000007
【図６】
2005311131.tif 000008
【図７Ａ】
2005311131.tif 000009
【図７Ｂ】
2005311131.tif 000010
【図７Ｃ】
2005311131.tif 000011
【図７Ｄ】
2005311131.tif 000012
【図８】
2005311131.tif 000013
【図９】
2005311131.tif 000014
【図１０Ａ】
2005311131.tif 000015
【図１０Ｂ】
2005311131.tif 000016
【図１０Ｃ】
2005311131.tif 000017
【図１０Ｄ】
2005311131.tif 000018
【図１１Ａ】
2005311131.tif 000019
【図１１Ｂ】
2005311131.tif 000020
【図１１Ｃ】
2005311131.tif 000021
【図１１Ｄ】
2005311131.tif 000022
【図１２Ａ】
2005311131.tif 000023
【図１２Ｂ】
2005311131.tif 000024
【図１２Ｃ】
2005311131.tif 000025
【図１２Ｄ】
2005311131.tif 000026
【図１３Ａ】
2005311131.tif 000027
【図１３Ｂ】
2005311131.tif 000028
【図１３Ｃ】
2005311131.tif 000029
【図１３Ｄ】
2005311131.tif 000030
【図１４】
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【図１５】
2005311131.tif 000032
【図１６】
2005311131.tif 000033
【図１７】
2005311131.tif 000034
【図１８】
2005311131.tif 000035
【図１９】
2005311131.tif 000036
【図２０】
2005311131.tif 000037
【図２１】
2005311131.tif 000038
【図２２Ａ】
2005311131.tif 000039
【図２２Ｂ】
2005311131.tif 000040
【図２２Ｃ】
2005311131.tif 000041
【図２２Ｄ】
2005311131.tif 000042
【図２２Ｅ】
2005311131.tif 000043
【図２２Ｆ】
2005311131.tif 000044
【図２２Ｇ】
2005311131.tif 000045
【図２２Ｈ】
2005311131.tif 000046
【図２２Ｉ】
2005311131.tif 000047
【図２２Ｊ】
2005311131.tif 000048