(57)【要約】【課題】  組み合わせによるワーストケースに基づく電気特性データの規格範囲を適正化することにより良品を不良品と誤認しにくくし、製品の歩留りを上げることができる製造工程の管理方法を提供する。【解決手段】  製品チップの回路特性を反映するために、評価式Ｚとして、電気特性データの他に、２種類以上の電気特性データの関数である、Ｎ／Ｐドレイン電流比や時定数、配線とコンタクトの直列抵抗の項目を追加している。ＣＰＵ１０３ａにより各管理項目の評価値Ｚを算出し（工程Ｐ１０３）、各管理項目について評価値Ｚが規格内か否かの判定を行う（工程Ｐ１０４）。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたテスト用チップの電気特性を測定する工程と、前記電気特性を測定して得られたデータを記憶装置に保存する工程と、前記電気特性の前記データから評価式に基づいて評価値を算出する工程と、前記評価値をあらかじめ定められた規格値と比較する工程とを含み、前記評価式に用いる前記電気特性の前記データは２種類以上であることを特徴とする半導体製造工程の管理方法。
【請求項２】
基板上のテスト用チップの寸法データを測定する工程と、前記基板上に形成された前記テスト用チップの電気特性を測定する工程と、前記電気特性を測定して得られたデータと寸法データを記憶装置に保存する工程と、前記電気特性の前記データと前記寸法データとから評価式に基づいて評価値を算出する工程と、前記評価値をあらかじめ定められた規格値と比較する工程とを含む半導体製造工程の管理方法。
【請求項３】
前記電気特性は、Ｎ／Ｐドレイン電流比、時定数、配線抵抗またはコンタクト抵抗である請求項１または請求項２記載の半導体製造工程の管理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体製造工程の管理方法に関するものである。
【背景技術】
【０００２】
近年、半導体製造においては、試験用の素子並びに回路の集合体、いわゆるＴＥＧ（テスト  エレメント  グループ）の電気特性の測定値、すなわち電気特性データが、予め設定された規格値の範囲に入っているか否かによって、製造工程の管理が行われている。この管理方法の従来技術として例えば、特許文献１のようなものがある。
【０００３】
ここでは、図８から図１２を用いて、従来の半導体製造工程の管理方法を説明する。
図８は、従来の半導体製造工程の管理方法のフローチャートを示すものである。
図９は、従来の半導体製造工程の管理方法における装置構成を示すものである。図９において、１は半導体製造工程の管理装置、２はディスプレイ、３はデータ処理装置、３ａはＣＰＵ、３ｂは記憶装置、４はキーボード、５は電気特性測定装置、５ａは測定器、５ｂはプロ−バー、５ｃは制御装置である。半導体製造工程の管理装置１は、ディスプレイ２とデータ処理装置３とキーボード４から構成されており、データ処理装置３はＣＰＵ３ａと記憶装置３ｂから構成されている。半導体製造工程の管理装置１はネットワークを介して電気特性測定装置５から電気特性データＶの収集ができる。
【０００４】
図１０は、製品ウエハを上面から見た図である。製品ウエハ６は、大半の面積が製品チップ６ａで占められており、製品チップ６ａの隙間にウエハ面内で均等に数チップないし数百チップのＴＥＧ６ｂが配置されている。
【０００５】
まず工程Ｐ１において、電気特性測定装置５により拡散工程終了後の製品ウエハ６のＴＥＧ６ｂの電気特性が測定される。次に工程Ｐ２において、半導体製造工程の管理装置１がネットワークを介して電気特性測定装置５から電気特性データＶの収集を行い、記憶装置３ｂに保存する。記憶装置３ｂには、電気特性データＶの規格上限ＵＶ、規格下限ＬＶが保存されており、工程Ｐ３において、電気特性データの各管理項目Ｎについて、規格内か否かの判定を行う。図１１、１２は、従来の半導体製造工程の管理方法における管理項目Ｎと判定結果の表を示すものである。最後に工程Ｐ４において、各管理項目の判定結果から製品ウエハの合否判定を行う。製品ウエハＡは、全管理項目が○であり、合格ウエハの判定がなされる。一方、製品ウエハＢは、×の管理項目があるので、不合格ウエハの判定がなされ、さらに、製造工程に×となった管理項目の通知がなされる。
【特許文献１】特開平０１−０３６０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記従来の構成では、以下のような欠点がある。
【０００７】
製品のような大規模半導体集積回路の動作特性は、個々の素子の電気特性が複合して得られるものであるが、個々の素子の電気特性データが規格の範囲内であるか否かだけで管理した場合、組み合わせによるワーストケースを想定して規格を厳し目にせざるを得ず、過剰に厳しい判定をして良品を不良品と誤認する恐れがある。
【０００８】
また、半導体素子は主要な寸法と電気特性の間に相関関係があるが、電気特性データを個別に判定することにより、半導体素子として本来あるべき寸法と電気特性の関係が満たされていないことを見落とし、ひいては製造工程の問題を見過ごし、後続の製品ロットも同様の問題を抱えたまま製造する恐れがある。
【０００９】
本発明は、上記課題について鑑み、良品の判定を適切に行うことができる半導体製造工程の管理方法を提供することを目的とする。また、個々の電気特性データの管理だけでは見つけられない製造工程の問題を発見し、製造工程の安定性、完成度を早期に向上させることができる半導体製造工程の管理方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この目的を達成するために、この発明の半導体製造工程の管理方法は、基板上に形成されたテスト用チップの電気特性を測定する工程と、電気特性を測定して得られたデータを記憶装置に保存する工程と、電気特性のデータから評価式に基づいて評価値を算出する工程と、評価値をあらかじめ定められた規格値と比較する工程とを含み、評価式に用いる電気特性のデータは２種類以上であることを特徴とするものである。
【００１１】
この発明の半導体製造工程の管理方法は、基板上のテスト用チップの寸法データを測定する工程と、基板上に形成されたテスト用チップの電気特性を測定する工程と、前記電気特性を測定して得られたデータと寸法データを記憶装置に保存する工程と、前記電気特性の前記データと前記寸法データとから評価式に基づいて評価値を算出する工程と、前記評価値をあらかじめ定められた規格値と比較する工程とを含むものである。
【００１２】
上記構成において、前記電気特性は、Ｎ／Ｐドレイン電流比、時定数、配線抵抗またはコンタクト抵抗である。
【発明の効果】
【００１３】
この発明の半導体製造工程の管理方法によれば、少なくとも２種類以上の電気特性データを用いて、データから得られた評価式などの評価式から、工程管理の評価値を算出し、評価値が所定の許容範囲内であるか否かについて比較により判断を行う。例えば、抵抗値と容量値のバランスや、NchMOSFETとPchMOSFETの駆動能力比など、複数の電気特性データの複合的な管理が可能になり、実際の製品の動作性能を反映した適切な良品判定を行うことができる。このように、組み合わせによるワーストケースにより設定された電気特性データの規格値を、製品の回路動作を反映させて適正化することにより、良品を不良品と誤認しにくくなり、製品の歩留りを上げることができる。
【００１４】
この発明の別の半導体製造工程の管理方法によれば、例えば基板上にテスト用チップを形成する過程において測定する寸法測定データと電気特性データを用いて、これらのデータから得られた評価式などの評価式から工程管理の評価値を算出し、評価値が所定の許容範囲内であるか否かについて、比較により判断を行う。絶縁膜厚とリーク電流の関係や、線幅および膜厚と抵抗値の関係など、本来あるべき寸法と電気特性の関係を判定し、予期していなかった製造工程の問題を早期に発見して、製造工程の完成度・安定度を早期に向上させることができる。このように、素子の寸法変動によるものとして容認される電気特性の変動と、製造工程の異常による電気特性の変動を分離することができ、製造工程の異常を早期に発見し、後続の製品ロットの被害を減少させることができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
図１は本発明の第１の実施の形態における半導体製造工程の管理方法のフローチャートを示すものである。
【００１６】
図２は、本発明の第１の実施の形態における装置構成を示すものである。図２において、１０１は半導体製造工程の管理装置、１０２はディスプレイ、１０３はデータ処理装置、１０３ａはＣＰＵ、１０３ｂは記憶装置、１０４はキーボードである。半導体製造工程の管理装置１０１は、ディスプレイ１０２とデータ処理装置１０３とキーボード１０４から構成されており、データ処理装置１０３はＣＰＵ１０３ａと記憶装置１０３ｂから構成されている。なお、電気特性測定装置５は従来例と同じ構成である。半導体製造工程の管理装置１０１はネットワークを介して電気特性測定装置５から電気特性データＶの収集ができる。
【００１７】
まず工程Ｐ１０１において、電気特性測定装置５によりＴＥＧ６ｂの電気特性が測定される。次に工程Ｐ１０２において、半導体製造工程の管理装置１０１がネットワークを介して電気特性測定装置５から電気特性データＶの収集を行い、記憶装置１０３ｂに保存する。記憶装置１０３ｂには、管理項目Ｍの評価式Ｚ＝ｆ（Ｖ１，Ｖ２，…，Ｖｎ）と規格上限ＵＺと規格下限ＬＺが保存されている。製品チップ６ａの回路特性を反映するために、評価式Ｚとして、電気特性データの他に、２種類以上の電気特性データの関数である、Ｎ／Ｐドレイン電流比や時定数、配線とコンタクトの直列抵抗の項目を追加している。Ｎ／Ｐドレイン電流比はインバーターの動作点、時定数は回路動作速度を評価する指標となる。一方で、電気特性データの規格は、組み合わせによるワーストケースの判定を行う必要が無くなるので、規格の範囲は電気特性データだけで判定する場合よりも広くなる。続いて工程Ｐ１０３において、ＣＰＵ１０３ａにより各管理項目Ｍの評価値Ｚを算出する。工程Ｐ１０４において、各管理項目について、評価値Ｚが規格内か否かの判定を行う。図３および図４は、本発明の第１の実施の形態における管理項目と判定結果の表を示すものである。最後に工程Ｐ１０５において、各管理項目の判定結果から製品ウエハの合否判定を行う。製品ウエハＣは、全管理項目が○であり、合格ウエハの判定がなされる。一方、製品ウエハＤは、Ｎ／Ｐドレイン電流比と時定数が×であり、不合格ウエハの判定がなされ、さらに、製造工程に×となった管理項目の通知がなされる。
【００１８】
この実施の形態によれば、２種類以上の電気特性データの関数により算出される製品の回路動作を反映するための管理項目を追加しており、電気特性データは組み合わせによるワーストケースの判定を行う必要が無くなるので規格の範囲は電気特性データだけで判定する場合よりも広くなり、良品を不良品と誤認しにくくなる。
【００１９】
なお、本実施の形態では、２種類以上の電気特性データの関数である管理項目として、Ｎ／Ｐドレイン電流比や時定数、配線とコンタクトの直列抵抗を挙げているが、本発明の適用範囲がこれに限るものではないことは言うまでもない。また、関数式、規格下限、規格上限についても、本発明の適用範囲が図３および図４に示すものに限られるものではないことは言うまでもない。
【００２０】
（第２の実施形態）
図５は本発明の第２の実施の形態における半導体製造工程の管理方法のフローチャートを示すものである。
【００２１】
図６は、本発明の第２の実施の形態における装置構成を示すものである。図６において、２０１は半導体製造工程の管理装置、２０２はディスプレイ、２０３はデータ処理装置、２０３ａはＣＰＵ、２０３ｂは記憶装置、２０４はキーボード、２１０は測長ＳＥＭである。半導体製造工程の管理装置２０１は、ディスプレイ２０２とデータ処理装置２０３とキーボード２０４から構成されており、データ処理装置２０３はＣＰＵ２０３ａと記憶装置２０３ｂから構成されている。なお、電気特性測定装置５は従来例と同じ構成である。半導体製造工程の管理装置２０１はネットワークを介して測長ＳＥＭ２１０から寸法測定データＷを、電気特性測定装置５から電気特性データＶを収集できる。
【００２２】
まず工程Ｐ２０１において、測長ＳＥＭ２１０によりＴＥＧ６ｂの素子の主要な寸法を測定する。次に工程Ｐ２０２において、半導体製造工程の管理装置２０１がネットワークを介して測長ＳＥＭ２１０から寸法測定データＷの収集を行い、記憶装置２０３ｂに保存する。続いて工程Ｐ２０３において、電気特性測定装置５によりＴＥＧ６ｂの電気特性が測定される。工程Ｐ２０４において、半導体製造工程の管理装置２０１がネットワークを介して電気特性測定装置５から電気特性データＶの収集を行い、記憶装置２０３ｂに保存する。記憶装置２０３ｂには、管理項目Ｍの評価式Ｙ＝ｇ（Ｖ１，Ｖ２，…，Ｖｎ，Ｗ１，Ｗ２，…，Ｗｎ）と規格上限ＵＹと規格下限ＬＹが保存されている。半導体素子として本来あるべき寸法と電気特性の関係が満たされているか否かを判定するために、評価式Ｙとして、キャパシタリーク関数の計算式を追加している。この関数は、予め正常なキャパシタについて容量薄膜の膜厚とリーク電流の関係を測定して測定値のフィッティングにより作成した関数であり、規格下限ＬＹ、規格上限ＵＹは平均値から６σの値に設定してある。キャパシタリーク関数は、キャパシタリークＩｌが当該プロセスにより製造されたキャパシタとして、容量薄膜の膜厚変動により起こりうる範囲か否かを判定するのに利用する。この関数は、キャパシタリークの判定だけでは捉えられなかった、容量薄膜の欠陥によるリーク電流の増加を容量薄膜の膜厚変動によるリーク電流の増加と分離する。続いて工程Ｐ２０５において、ＣＰＵ１０３ａにより各管理項目Ｌの評価値Ｙを算出する。工程Ｐ２０６において、各管理項目について、評価値Ｙが規格内か否かの判定を行う。図７は、本発明の第２の実施の形態における管理項目と判定結果の表を示すものである。最後に工程Ｐ２０７において、各管理項目の判定結果から製品ウエハの合否判定を行う。製品ウエハＥは、キャパシタリーク関数は規格上限ＵＹが超えており、不合格ウエハの判定がなされ、さらに、製造工程に×となった管理項目の通知がなされる。
【００２３】
この実施の形態によれば、寸法測定データと電気特性データの関数により算出されるキャパシタリーク関数の項目を追加しており、容量薄膜の膜厚変動によるリーク電流の増加と分離して容量薄膜の欠陥によるリーク電流の増加を捉えることにより、製造工程の問題を早期に見つけ出すことができる。
【００２４】
なお、本実施の形態では、寸法測定データと電気特性データの関数である管理項目として、キャパシタリーク関数を挙げているが、本発明の適用範囲がこれに限るものではないことは言うまでもない。また、関数式、規格下限、規格上限についても、本発明の適用範囲が図７に示すものに限られるものではないことは言うまでもない。
【産業上の利用可能性】
【００２５】
この発明にかかる半導体製造工程の管理方法は、良品を不良品と誤認しにくくなり、製品の歩留りを上げることができる等の効果を有し、半導体製造工程の管理方法等として有用である。
【図面の簡単な説明】
【００２６】
【図１】本発明の第１の実施の形態における半導体製造工程の管理方法のフローチャートである。
【図２】本発明の第１の実施の形態における装置構成図である。
【図３】本発明の第１の実施の形態における管理項目と判定結果の表である。
【図４】本発明の第１の実施の形態における管理項目と判定結果の別の表である。
【図５】本発明の第２の実施の形態における半導体製造工程の管理方法のフローチャートである。
【図６】本発明の第２の実施の形態における装置構成図である。
【図７】本発明の第２の実施の形態における管理項目と判定結果の表である。
【図８】従来の半導体製造工程の管理方法のフローチャートである。
【図９】従来の半導体製造工程の管理方法における装置構成図である。
【図１０】製品ウエハを上面から見た図である。
【図１１】従来の半導体製造工程の管理方法における管理項目Ｎと判定結果の表である。
【図１２】従来の半導体製造工程の管理方法における管理項目Ｎと判定結果の別の表である。
【符号の説明】
【００２７】
１、１０１、２０１    半導体製造工程の管理装置
３、１０３、２０３    データ処理装置
３ａ、１０３ａ、２０３ａ  ＣＰＵ
３ｂ、１０３ｂ、２０３ｂ  記憶装置
５    電気特性測定装置
６    製品ウエハ６
６ａ  製品チップ
６ｂ  ＴＥＧ
２１０  測長ＳＥＭ
【図１】
2005197458.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005197458.tif 000010
【図９】
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【図１０】
2005197458.tif 000012
【図１１】
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【図１２】
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