(57)【要約】【課題】  同じパターンまたは異なるパターンでダマシン工程を少なくとも２回以上採用してインダクタ用配線をより厚く形成することによって、抵抗を低減させ、優れたＱ(Ｑｕａｌｉｔｙ ｆａｃｔｏｒ)値を得ることができるため、工程の信頼性及び素子の電気的特性を向上できる半導体素子のインダクタ製造方法を提供すること。【解決手段】  半導体基板上に層間絶縁膜を形成する第１ステップと、前記層間絶縁膜にダマシンパターンを形成する第２ステップと、前記ダマシンパターン内に金属配線を形成する第３ステップを含み、前記第１ないし第３ステップを繰り返して行って幅の変化なしに垂直に接続されて厚さが厚くなった配線を形成する。【選択図】  図４
2005197641.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に層間絶縁膜を形成する第１ステップと、
前記層間絶縁膜にダマシンパターンを形成する第２ステップと、
前記ダマシンパターン内に金属配線を形成する第３ステップを含み、
前記第１ないし第３ステップを繰り返して行って、幅の変化なしに垂直に接続されて厚さが厚くなった配線を形成する半導体素子のインダクタ製造方法。
【請求項２】
前記金属配線が銅からなることを特徴とする請求項１に記載の半導体素子のインダクタ製造方法。
【請求項３】
前記金属配線を形成するステップは、
前記ダマシンパターンを含む全体構造上にバリアメタル層を形成するステップと、
前記ダマシンパターンを含む全体構造上に金属シード層を形成するステップと、
電気メッキ法により前記ダマシンパターンの内部に前記金属配線を形成するステップと
を備えることを特徴とする請求項１に記載の半導体素子のインダクタ製造方法。
【請求項４】
前記金属配線を形成するステップは、
前記ダマシンパターンを含む全体構造上にバリアメタル層を形成するステップと、
前記ダマシンパターンを含む全体構造上に金属シード層を形成するステップと、
前記層間絶縁膜上部の前記金属シード層を除去して、前記金属シード層を前記ダマシンパターンの内部にのみ残留させるステップと、
電気メッキ法により前記ダマシンパターンの内部に前記金属配線を形成するステップと
を備えることを特徴とする請求項１に記載の半導体素子のインダクタ製造方法。
【請求項５】
前記金属配線を形成するステップは、
前記ダマシンパターンを含む全体構造上にバリアメタル層を形成するステップと、
前記ダマシンパターンを含む全体構造上に金属シード層を形成するステップと、
前記層間絶縁膜上部の前記金属シード層及び前記バリアメタル層を除去して、前記バリアメタル層及び前記金属シード層を前記ダマシンパターンの内部にのみ残留させるステップと、
無電解メッキ法により前記ダマシンパターンの内部に前記金属配線を形成するステップと
を備えることを特徴とする請求項１に記載の半導体素子のインダクタ製造方法。
【請求項６】
前記バリアメタル層が単原子蒸着法により形成されることを特徴とする請求項３ないし請求項５の何れか一項に記載の半導体素子のインダクタ製造方法。
【請求項７】
前記バリアメタル層を形成した後、
前記ダマシンパターン底面の前記バリアメタル層を除去するステップをさらに備えることを特徴とする請求項３ないし請求項５の何れか一項に記載の半導体素子のインダクタ製造方法。
【請求項８】
前記ダマシンパターン底面の前記バリアメタル層がＰＶＤ反応器でＲＦエッチング方式で除去されるか、ＲＩＥ反応器またはＭＥＲＩＥ反応器で異方性エッチング方式で除去されることを特徴とする請求項７に記載の半導体素子のインダクタ製造方法。
【請求項９】
前記金属配線を形成した後、
アニール工程を行うステップをさらに備えることを特徴とする請求項３ないし請求項５の何れか一項に記載の半導体素子のインダクタ製造方法。
【請求項１０】
前記アニール工程は、Ｎ2/Ｈ2雰囲気で１００℃ないし２００℃の温度で３０分〜３時間炉で行われることを特徴とする請求項９に記載の半導体素子のインダクタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子のインダクタ製造方法に関し、特にインダクタ用配線を厚く形成できる半導体素子のインダクタ製造方法に関する。
【背景技術】
【０００２】
一般に、ＣＭＯＳ ＲＦ技術は直接変換方式などを利用してＲＦを基底帯域レベルに低下させて通常のＣＭＯＳ工程によってもＲＦチップを製造できるようにする。これは、基底帯域とＲＦを一つのチップに統合する核心技術であり、無線通信機器用のシステム-オン-チップ(Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ;以下、ＳｏＣと称す)の開発を可能にする。ＳｏＣのためには能動素子と受動素子を１つの半導体基板上に一括工程で形成して高周波集積回路を製作しなければならない。このような高周波集積回路の製作時には微弱な信号の増幅や、周波数変換などの機能を行うことができる部品を利用して高周波システムの小型・軽量化はもちろん使用部品の数を大幅に減らすことによって、生産収率を向上させることができる。
【０００３】
図１は同一基板上に形成された能動素子及び受動素子からなるＲＦ ＣＭＯＳの例を示す立体図である。図１に示すように、半導体基板上に能動素子と受動素子のみならず、単位素子との電気的接続まで一括工程で同時に形成されるので、従来の高周波回路基板に比べ、大きさが小さく、信頼性が高い上、特性が均一である。また、別途に個別部品をパッケージする必要がないので、個別部品を用いて高周波回路を製作する場合に比べて、製造コストを低減でき、無線通信機器の市場競争力を高めることができる。すなわち、高周波回路の製作のために、従来はセラミック基板などに個別部品である能動素子及び受動素子を装着した高周波回路基板を用いていたが、無線システムが小型化になり、大量生産が可能となるにつれて、回路基板から半導体基板に代わりつつある。
【０００４】
このように、ＲＦ ＣＭＯＳ素子は能動素子と受動素子とに大別されるが、受動素子には抵抗、インダクタ、キャパシタがあり、能動素子と受動素子間の配線が含まれることもできる。ここで、受動素子の特性は画定された構造と大きさの標準素子からＲＦ特性を測定し、等価回路パラメーターを抽出して特性ルールを導き出してデータに提供される。このとき、インダクタは通常螺旋状の構造に製作されるが、金属の線幅と間隔、螺旋の数などにより特性が変わる。そして、このような特性はＲＦ ＣＭＯＳ素子において等価回路パラメーターを抽出し特性ルールを導き出してデータに提供される。
【０００５】
受動素子であるインダクタの場合、高いＱ(Ｑｕａｌｉｔｙ ｆａｃｔｏｒ)値を得るためには、抵抗を下げ、配線間の寄生キャパシタンスを減少させなければならない。現在、インダクタ製造工程は所望のパターンを実現するために配線を銅(Ｃｕ)で形成する場合、ダマシン工程を採用している。ここで、ダマシン工程は酸化膜蒸着工程や露光工程、エッチング工程、化学的機械的研磨工程、金属蒸着工程なとのような多様な工程を組み合わせることによって行われる。
【０００６】
このような工程において、インダクタ配線の形成時にインダクタ用配線を厚く形成するために、インダクタパターンの形成後にエッチング工程を行って配線を形成する。このとき、感光膜と酸化膜とのエッチング選択比のため、現在深いインダクタパターンを形成するのに限界がある。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、同じパターンまたは異なるパターンでダマシン工程を少なくとも２回以上採用してインダクタ用配線をより厚く形成することによって、抵抗を低減させ、優れたＱ(Ｑｕａｌｉｔｙ ｆａｃｔｏｒ)値を得ることができるため、工程の信頼性及び素子の電気的特性を向上できる半導体素子のインダクタ製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る半導体素子のインダクタ製造方法は、半導体基板上に層間絶縁膜を形成する第１ステップと、前記層間絶縁膜にダマシンパターンを形成する第２ステップと、前記ダマシンパターン内に金属配線を形成する第３ステップを含み、前記第１ないし第３ステップを繰り返して行って幅の変化なしに垂直に接続されて厚さが厚くなった配線を形成することを特徴とする。前記金属配線はＣｕからなることが好ましい。
【０００９】
金属配線を形成するステップは、ダマシンパターンを含む全体構造上にバリアメタル層を形成するステップと、ダマシンパターンを含む全体構造上に金属シード層を形成するステップと、電気メッキ法により前記ダマシンパターンの内部に金属配線を形成するステップとを備える。
【００１０】
金属配線を形成するステップは、ダマシンパターンを含む全体構造上にバリアメタル層を形成するステップと、ダマシンパターンを含む全体構造上に金属シード層を形成するステップと、層間絶縁膜上部の前記金属シード層を除去して、金属シード層をダマシンパターンの内部にのみ残留させるステップと、電気メッキ法により前記ダマシンパターンの内部に金属配線を形成するステップとを備えることもできる。
【００１１】
金属配線を形成するステップは、ダマシンパターンを含む全体構造上にバリアメタル層を形成するステップと、ダマシンパターンを含む全体構造上に金属シード層を形成するステップと、層間絶縁膜上部の前記金属シード層及びバリアメタル層を除去して、バリアメタル層及び金属シード層を前記ダマシンパターンの内部にのみ残留させるステップと、無電解メッキ法によりダマシンパターンの内部に金属配線を形成するステップとを備えることもできる。
【００１２】
バリアメタル層は単原子蒸着法により形成されることができる。
【００１３】
バリアメタル層を形成した後、ダマシンパターン底面のバリアメタル層を除去するステップをさらに備えることができる。ダマシンパターン底面のバリアメタル層はＰＶＤ反応器でＲＦエッチング方式で除去するか、ＲＩＥ反応器またはＭＥＲＩＥ反応器で異方性エッチング方式で除去することができる。
【００１４】
金属配線を形成した後、アニール工程を行うステップをさらに備えることができ、アニール工程はＮ2/Ｈ2雰囲気で１００℃ないし２００℃の温度で３０分〜３時間炉で行うことができる。
【発明の効果】
【００１５】
本発明によれば、同じパターンまたは異なるパターンでダマシン工程を少なくとも２回以上採用してインダクタ用配線をより厚く形成することによって、抵抗を低減させ、優れたＱ(Ｑｕａｌｉｔｙ ｆａｃｔｏｒ)値を得ることができるため、工程の信頼性及び素子の電気的特性を向上させることができるという、効果を奏する。
【発明を実施するための最良の形態】
【００１６】
以下、添付する図面を参照しつつ発明の好ましい実施の形態を説明する。ここで、ある膜が他の膜または半導体基板の「上」にあると記載されている場合、前記ある膜は前記他の膜または半導体基板に直接接触して存在することができ、またはそれらの間に第３の膜が介在することもできる。また、図における各層の厚さや大きさは説明の便宜上及び明確にするために誇張している。なお、図における同一要素には同一符号を付している。
【００１７】
図２ないし図４は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。
【００１８】
図２(a)を参照すると、半導体素子を形成するための複数の要素(図示せず)が形成された半導体基板２０１上に第１層間絶縁膜２０２を順次形成する。
【００１９】
そして、断面図には示していないが、第１層間絶縁膜２０２の所定領域にはビアホールが形成され、ビアホールには半導体基板２０１の接合領域や下部の金属配線と接続されるビアプラグが形成される。
【００２０】
次に、第１層間絶縁膜２０２上に第１絶縁バリア層２０３と第２層間絶縁膜２０４を順次形成する。ここで、第１絶縁バリア層２０３はＳｉＮ膜から形成することができる。
【００２１】
続いて、ダマシン工程により第２層間絶縁膜２０４にビアホールまたはトレンチのような第１ダマシンパターン２０４ａを形成する。その後、第１ダマシンパターン２０４ａの内部に第１金属配線２０６を形成する。第１金属配線２０６は第１層間絶縁膜２０２に形成されたビアプラグ(図示せず)を介して半導体基板１０１の接合領域や下部金属配線(図示せず)と接続される。このとき、第１金属配線２０６はＣｕで形成することが好ましい。
【００２２】
一方、第１金属配線２０６を形成する前に、第１金属配線２０６の金属成分が第２層間絶縁膜２０４に広がることを防止するために、第１ダマシンパターン２０４ａの側壁及び底面に第１バリアメタル層２０５を先に形成することが好ましい。第１金属配線２０６と第２層間絶縁膜２０４との間に形成された第１バリアメタル層２０５により第１金属配線２０６の金属成分が第２層間絶縁膜２０４に拡散することを防止できる。
【００２３】
図２(b)を参照すると、第１金属配線２０６を含む全体構造上に第２絶縁バリア層２０７及び第３層間絶縁膜２０８を順次形成する。
【００２４】
ここで、第２絶縁バリア層２０７はＳｉＮ膜で形成できる。より詳細に説明すると、２００℃ないし４００℃の温度でＳｉＨ4、Ｎ2、ＮＨ3を供給して１００Åないし２０００Åの厚さに形成できる。このとき、ＳｉＨ4の供給流量は５０ｓｃｃｍないし５００ｓｃｃｍに設定し、Ｎ2の供給流量は１００ｓｃｃｍないし１００００ｓｃｃｍに設定し、ＮＨ3の供給流量は５ｓｃｃｍないし１０００ｓｃｃｍに設定できる。
【００２５】
一方、第３層間絶縁膜２０８はＦＳＧのように誘電率の低い絶縁物質で形成することが好ましい。そして、第３層間絶縁膜２０８の厚さは後続する工程で形成する第２金属配線２１２の厚さと幅を考慮して決定することが好ましく、２５０００Åないし４００００Åの厚さに形成することができる。
【００２６】
図３(a)を参照すると、ダマシン工程によりビアホールまたはトレンチのような第２ダマシンパターン２０９を形成する。このとき、第２ダマシンパターン２０９は第１ダマシンパターン２０４ａと同様のパターンで形成することができ、幅は場合によって狭くしたり、広くしたりして形成することができる。
【００２７】
その後、第２ダマシンパターン２０９により露出された第２絶縁バリア層２０７をエッチングする。第２絶縁バリア層２０７は第１金属配線２０６よりも相対的に抵抗が高いため、抵抗を下げるために除去することが好ましい。第２絶縁バリア層２０７がエッチングされると下部の第１金属配線２０６が露出する。
【００２８】
図３(b)を参照すると、第２ダマシンパターン２０９を含む全体構造上に第２バリアメタル層２１０を形成する。このとき、第２バリアメタル層２１０はＴａまたはＴａＮで形成することができる。その後、第２ダマシンパターン２０９に形成される金属配線と第１金属配線２０６の接触抵抗が増加することを防止するために、第２ダマシンパターン２０９の底面の第２バリアメタル層２１０を除去することが好ましい。このとき、第２バリアメタル層２１０はＰＶＤ反応器でＲＦエッチング方式で除去するか、ＲＩＥ(Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ)反応器やＭＥＲＩＥ(Ｍａｇｎｅｔｉｃａｌｌｙ Ｅｎｈａｎｃｅｄ Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ)反応器で異方性エッチングで除去することができる。一方、第２バリアメタル層２１０を単原子蒸着法により形成する場合は薄く形成され、抵抗もそれほど高くないため、第２ダマシンパターン２０９の底面の第２バリアメタル層２１０をエッチングする工程を省略できる。
【００２９】
次に、金属シード層２１１を順次形成する。金属シード層２１１はＣｕで形成することが好ましく、１０００Åないし２０００Åの厚さに形成できる。
【００３０】
図４(a)を参照すると、第２ダマシンパターン２０９が完全に埋め込まれるように電気メッキ法で金属シード層２１１上に電気メッキ層２１２ａを形成する。その後、アニール工程を行う。アニール工程はＮ2/Ｈ2雰囲気で１００℃ないし２００℃の温度で３０分ないし３時間炉で行う。
【００３１】
一方、図には示していないが、電気メッキ法を行う前に第３層間絶縁膜２０８の上部の金属シード層のみを選択的に除去してダマシンパターン２０９の内部にのみ金属シード層２１１を残留させることによって、電気メッキ層２１２ａをダマシンパターン２０９の内部にのみ形成させることができる。この場合、後続する工程として行われる化学的機械的研磨工程における研磨負担を低減できるという長所がある。
【００３２】
また、電気メッキ法を行う前に、第３層間絶縁膜２０８の上部のバリアメタル層及び金属シード層を選択的に除去してダマシンパターン２０９の内部にのみ金属シード層２１１及びバリアメタル層２１０を残留させた後、無電解メッキ法により電気メッキ層２１２ａを形成することによって、電気メッキ層２１２ａがダマシンパターン２０９の内部にのみ形成されるようにすることができる。この場合にも、後続工程として行われる化学的機械的研磨工程の研磨負担を低減できるという長所がある。
【００３３】
図４(b)を参照すると、化学的機械的研磨工程を行って第３層間絶縁膜２０８の上部の電気メッキ層(図４(a)の２１２ａ)と、第２バリアメタル層２１０と、その他の導電性物質とを除去する。一方、図２(a)で形成した第１金属配線２０６も第２金属配線２１２を形成した方法と同様の方法で形成できる。これにより、第１金属配線２０６と第２金属配線２１２とからなるインダクタの配線２１３が形成される。
【００３４】
第２金属配線２１２は第１金属配線２０６と直接接触する。また、第２ダマシンパターン２０９と第１ダマシンパターン２０４ａが同じパターンで形成されるため、第２金属配線２１２は第１金属配線２０６と同じパターンで形成される。結局、２回のダマシン工程により第１金属配線２０６と第２金属配線２１２とからなる1つのインダクタ配線２１３が形成される。このように２回のダマシン工程を通して高い縦横比を有しながらも従来よりも厚いインダクタ配線２１３を形成できる。
【００３５】
また、図には示していないが、図２(b)ないし図４(b)に示す方法を繰り返して行うと、高い縦横比でもインダクタ配線をより厚く形成できる。
【図面の簡単な説明】
【００３６】
【図１】同一基板上に形成された能動素子及び受動素子からなるＲＦ ＣＭＯＳの例を示す立体図である。
【図２】(a)は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。(b)は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。
【図３】(a)は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。(b)は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。
【図４】(a)は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。(b)は本発明の実施の形態に係る半導体素子のインダクタ製造方法を説明するための素子の断面図である。
【符号の説明】
【００３７】
２０１      半導体基板
２０２      第１層間絶縁膜
２０３      第１絶縁バリア層
２０４      第２層間絶縁膜
２０５      第１バリアメタル層
２０６      第１金属配線
２０７      第２絶縁バリア層
２０８      第３層間絶縁膜
２０４a、２０９      ダマシンパターン
２１０      第２バリアメタル層
２１１      金属シード層
２１２      第２金属配線
２１３      インダクタ配線
【図１】
2005197641.tif 000003
【図２】
2005197641.tif 000004
【図３】
2005197641.tif 000005
【図４】
2005197641.tif 000006