(57)【要約】【課題】  使用していないスレーブ音源のアクセスタイミングを有効に利用できる波形再生装置を提供する。【解決手段】  モード切替手段１と、累算器２と、上位アドレス加工手段３と、他音源アドレス記憶手段４と、アドレス切替出力手段５と、波形データレジスタ６と、サンプルバッファ７と、補間係数記憶手段８と、補間係数抽出手段９と、サンプル補間手段１０と、選択手段１１とを備えたマスタ音源１００により構成されている。【選択図】        図２
2005172875.tif 000002
【特許請求の範囲】
【請求項１】
波形メモリに対して、１チャンネルのタイミング中に複数のアクセスタイミングで波形読み出しが可能な音源を備えた波形再生装置であって、
音源単体使用モードと複数使用モードの切り替えを行うモード切替手段と、
指定したピッチを累算する累算器と、
累算器の上位データを連続したアドレスに加工する上位アドレス加工手段と、
他の音源からの波形メモリへのアドレスを受信し記憶する他音源アドレス記憶手段と、
上記モード切替手段によるモード切り替えとアクセスタイミングに応じて、上記累算器の上位データが示すアドレスと他音源アドレス記憶手段に記憶されたアドレスとを切り替えて出力すると共に、音源単体使用モードの時は、上記累算器の上位データが示すアドレス及びそのアドレスに連続する上位アドレス加工手段で加工されたアドレスを出力するアドレス切替出力手段と、
出力されたアドレスに基づいて、波形メモリから読み出された波形データを記憶する波形データレジスタと、
前のアクセスタイミングで読み出され該波形データレジスタに記憶されている波形データを、補間ポイント数−１だけ記憶するサンプルバッファと、
補間係数データを記憶する補間係数記憶手段と、
上記累算器の下位データに基づいて補間係数記憶手段から対応する補間係数を抽出する補間係数抽出手段と、
上記波形データレジスタ及びサンプルバッファに夫々記憶された波形データに対し、補間係数抽出手段により抽出された補間係数に基づいて該データの補間を行うサンプル補間手段と、
サンプル補間手段に入力するサンプルバッファ及び波形データレジスタに記憶された波形データを、上記モード切替手段のモード切替信号及び累算器の上位データが示すアドレス値に応じて、サンプルバッファ及び波形データレジスタの中から選択する選択手段と
を有することを特徴とする波形再生装置。
【請求項２】
上記サンプル補間手段によるサンプル補間が、４ポイント補間で行われることを特徴とする請求項１記載の波形再生装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、波形メモリを複数で共有する機能を持った音源チップを備えている波形再生装置に関する。
【背景技術】
【０００２】
同時発音数を増やすための手段として、音源ＬＳＩを複数使用するシステムがある。またこれらの構成では、波形メモリをその複数の音源ＬＳＩが共有し、波形メモリのコストを抑える方法がとられることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
このような複数の音源ＬＳＩを備えている上記システムにおいて、同時発音数を増やさずに、上記音源を単体で使用する場合もある。この時、主たる音源（マスタ音源）以外の音源（スレーブ音源）用に割り当てられたアクセスタイミングが空いてしまうことになる。
【０００４】
この場合、使用していないアクセスタイミングをそのままにする（後述する図９中段左側）か、或いはマスタ音源のアクセスタイミングを延長して（後述する図９中段右側）、遅いメモリの使用を可能にするなどの方法がとられることもある。
【０００５】
しかし、マスタ音源のアクセスタイミングだけでアクセス時間が十分満たされている場合には、アドレスタイミングの延長は意味がない。またスレーブ音源のアクセスタイミングを活用したとしても、再生される楽音への制御のし易さや音質などの向上はない。
【０００６】
本発明は、以上のような問題に鑑み創案されたもので、使用していないスレーブ音源のアクセスタイミングを有効に利用できる波形再生装置を提供せんとするものである。
【課題を解決するための手段】
【０００７】
そのため本発明の構成は、
波形メモリに対して、１チャンネルのタイミング中に複数のアクセスタイミングで波形読み出しが可能な音源を備えた波形再生装置であって、
音源単体使用モードと複数使用モードの切り替えを行うモード切替手段と、
指定したピッチを累算する累算器と、
累算器の上位データ（整数部）を連続したアドレスに加工する上位アドレス加工手段と、
他の音源からの波形メモリへのアドレスを受信し記憶する他音源アドレス記憶手段と、
上記モード切替手段によるモード切り替えとアクセスタイミングに応じて、上記累算器の上位データが示すアドレスと他音源アドレス記憶手段に記憶されたアドレスとを切り替えて出力すると共に、音源単体使用モードの時は、上記累算器の上位データが示すアドレス及びそのアドレスに連続する上位アドレス加工手段で加工されたアドレスを出力するアドレス切替出力手段と、
出力されたアドレスに基づいて、波形メモリから読み出された波形データを記憶する波形データレジスタと、
前のアクセスタイミングで読み出され該波形データレジスタに記憶されている波形データを、補間ポイント数−１だけ記憶するサンプルバッファと、
補間係数データを記憶する補間係数記憶手段と、
上記累算器の下位データ（少数部）に基づいて補間係数記憶手段から対応する補間係数を抽出する補間係数抽出手段と、
上記波形データレジスタ及びサンプルバッファに夫々記憶された波形データに対し、補間係数抽出手段により抽出された補間係数に基づいて該データの補間を行うサンプル補間手段と、
サンプル補間手段に入力するサンプルバッファ及び波形データレジスタに記憶された波形データを、上記モード切替手段のモード切替信号及び累算器の上位データが示すアドレス値に応じて、サンプルバッファ及び波形データレジスタの中から選択する選択手段と
を有することを基本的特徴としている。
【０００８】
上記構成によれば、モード切替手段で、音源単体使用モードに設定されている場合に、使用されていない他の音源のアクセスタイミングを使用している音源のアクセスタイミングとして割り当てることで、再生ピッチの範囲の上限を１オクターブ拡張できるようになる。
【発明の効果】
【０００９】
本発明の請求項１乃至請求項２記載の波形再生装置によれば、使用されていない他の音源のアクセスタイミングの有効利用を図り、再生ピッチの範囲の上限を１オクターブ拡張できるようになるという優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態を図示例と共に説明する。
【００１１】
（実施例１）
図１は、本発明に係る波形再生装置の構成が用いられた電子楽器（例えば電子オルガン）の回路概略図である。
【００１２】
本電子楽器は、上中下段の鍵盤及びフットペダルなどに夫々異なる音色が割り当てることができるようになっており、しかも鍵盤は、左右でスプリットされ、夫々の位置で同じく違う音色が設定できるようになっている。従って、これらの鍵盤などを押鍵すると、夫々の楽音が同時に発生するのに必要なチャンネル数は、３２音色分のチャンネル数を超えることも多い。
【００１３】
本電子楽器は、図１に示すように、システムバス１１０を介して、ＣＰＵ１１１、ＲＯＭ１１２、ＲＡＭ１１３、パネルスキャン回路１１４ａ、鍵盤スキャン回路１１５ａ、マスタ音源１００及びスレーブ音源１０１が相互に接続されて構成されている。システムバス１１０は、アドレス信号、データ信号又は制御信号等を送受するために使用される。
【００１４】
ＣＰＵ１１１は、ＲＯＭ１１２に記憶されている制御プログラムに従って動作することにより本電子楽器の全体を制御する。
【００１５】
上記ＲＯＭ１１２は、上述した制御プログラムの他に、ＣＰＵ１１１が参照する種々のデータを記憶する。
【００１６】
上記ＲＡＭ１１３は、ＣＰＵ１１１が各種処理を実行する際に、種々のデータを一時記憶するために使用される。このＲＡＭ１１３には、レジスタ、カウンタ、フラグ等が定義されている。このうちの主なものについて説明する。なお、下記以外については、必要の都度説明する。
【００１７】
（ａ）音色設定フラグ：後述する操作パネル１１４の設定により、マスタ音源１００やスレーブ音源１０１から発生させる音色をどのチャンネルから発生させるかを示すためのデータを記憶する。
【００１８】
（ｂ）１チップモードフラグ：本電子楽器は、楽音の発生に関し後述するようにマスタ音源１００及びスレーブ音源１０１と、それらが共用して使う波形メモリ１０２が備えられているが、上記音色設定フラグの設定によって、マスタ音源だけで楽音を発生させる場合や、演奏者の操作パネル１１４の操作により、音色設定フラグが変更され、マスタ音源だけで楽音を発生させる場合がある。その場合このフラグが立つことになる（＝１）。この時後述するモード切替手段１は、該１チップモードフラグを参照し、モード切替信号（SNGF4）を出力する（０：２チップモード、１：１チップモード）。
【００１９】
パネルスキャン回路１１４ａには、操作パネル１１４が接続されている。操作パネル１１４には、例えば同時発音数を増やさず、例えば６４チャンネルから逆に３２チャンネルにするなど、音源を単体（マスタ音源１００だけ）で使用する場合があり（使用する音色数が少ない場合など）、その場合は、該操作パネル１１４の音色選択により音色設定フラグの設定がなされ、３２チャンネルなどのチャンネル設定を行うことがある。また、上述のように、演奏者の操作パネル１１４の操作により、音色設定フラグが変更され、マスタ音源だけで楽音を発生させる場合もある。ピッチ変化の範囲が広い音色もあり、その場合マスタ音源だけで楽音を発生させる場合がある。尚、図示は省略するが、各スイッチの設定状態を表示するＬＥＤ表示器、種々のメッセージを表示するＬＣＤ等が設けられている。
【００２０】
上記チャンネル設定や演奏者の操作パネル１１４の操作により、上記１チップモードフラグが立つと、マスタ音源１００だけが使用される状態となる。またそのチャンネル設定変更や操作パネル１１４の操作により、１チップモードフラグが解除されると、マスタ音源１００及びスレーブ音源１０１により、３２チャンネルを超えるチャンネル設定ができるようになる。
【００２１】
上記パネルスキャン回路１１４ａは、ＣＰＵ１１１からの指令に応答して操作パネル１１４上の各スイッチをスキャンし、このスキャンにより得られた各スイッチの開閉状態を示す信号に基づいて、各スイッチを１ビットに対応させたパネルデータを作成する。各ビットは、例えば「１」でスイッチオン状態、「０」でスイッチオフ状態を表す。このパネルデータは、システムバス１１０を介してＣＰＵ１１１に送られる。このパネルデータは、操作パネル１１４上のスイッチのオンイベント又はオフイベントが発生したかどうかを判断するために使用される。
【００２２】
また、パネルスキャン回路１１４ａは、ＣＰＵ１１１から送られてきた表示データを操作パネル１１４上のＬＥＤ表示器及びＬＣＤに送る。これにより、ＣＰＵ１１１から送られてきたデータに従って、ＬＥＤ表示器が点灯／消灯され、またＬＣＤにメッセージが表示される。
【００２３】
上記鍵盤スキャン回路１１５ａには、鍵盤１１５で生成される押鍵データを検出する。すなわち、これらの鍵盤１１５には、夫々２点スイッチが設けられており、任意の鍵盤１１５が所定以上の深さまで押し下げられたことを検出すると、その鍵盤の音高データ（キーナンバ）の押鍵信号を生成すると共に、２点スイッチ間を通過する速度からベロシティを生成し、それらを押鍵データとして、鍵盤スキャン回路１１５ａに送る。２点スイッチとしては、鍵が所定以上の深さまで押し下げられたことを検出できる光センサ、圧力センサ、その他のセンサを使用できる。鍵盤スキャン回路１１５ａは、２点スイッチからの押鍵データを受け取ると、それをＣＰＵ１１１に送る。
【００２４】
鍵盤スキャン回路１１５ａからの押鍵データは、ＣＰＵ１１１により、ＲＡＭ１１３上の音色設定フラグ及び１チップモードフラグが参照され、夫々のチャンネルに対応するマスタ音源１００、乃至マスタ音源１００及びスレーブ音源１０１に送られることになる。
【００２５】
マスタ音源１００及びスレーブ音源１０１は、１つの波形メモリ１０２を共用し、該波形メモリ１０２に対して、読み出しアドレスを発生し、原データを読み出す。読み出された原データの補間処理を行った後、同じく同回路で生成された音色毎のエンベロープを乗算し、夫々の音色の波形データを設定されたチャンネル分累算して、外部に波形データとして出力する。ただし、上記スレーブ音源１０１は、通常の音源構成を有しているが、そこから発せられる波形メモリ１０２の読み出しアドレスは、マスタ音源１００に入力され、後述するように、他音源アドレス記憶手段４に一時的に記憶される。また波形メモリ１０２から読み出された原データは夫々の音源１００及び１０２に入力される。さらに、これらの音源から出力された波形データは、Ｄ／Ａ変換回路１１６に入力され、デジタル−アナログ変換され、アンプ１１７で増幅され、スピーカ１１８から外部に楽音として放出される。
【００２６】
上記マスタ音源１００は、図２に示すように、モード切替手段１と、累算器２と、上位アドレス加工手段３と、他音源アドレス記憶手段４と、アドレス切替出力手段５と、波形データレジスタ６と、サンプルバッファ７と、補間係数記憶手段８と、補間係数抽出手段９と、サンプル補間手段１０と、選択手段１１とを備えている。
【００２７】
該マスタ音源１００は、専用のＬＳＩで設計されており、図示しないが、内部に、バッファやレジスタと、補間時の所定の係数を記憶する固定記憶部などから構成されている。それによって、上記各手段が構成されることになる。
【００２８】
そのうちモード切替手段１は、上記ＣＰＵ１１１によりＲＡＭ１１３上に設定された１チップモードフラグを参照し、モード切替信号（SNGF4）を、後述するアドレス切替出力手段５、累算器２のセレクタ２３及び選択手段１１を構成するＡＮＤ回路の入力側へ出力する［０：２チップモード（＝音源複数使用モード）であって、マスタ音源１００及びスレーブ音源１０１を使用することを意味する、１：１チップモード（＝音源単体使用モード）であって、マスタ音源１００のみを使用することを意味する］。
【００２９】
累算器２は、後述する図３に示すような構成により、指定したピッチが出力され、その値を従前の値と累算するアキュムレータ２０及び加算器２１を主な構成としている。すなわち、同図に示すように、すなわち、上記固定記憶部に浮動小数点形式のピッチパラメータ（omg）が記憶されており、それが読み出された際、その指数部は、後述するバレルシフタ２４に入力され、その仮数部は、乗算器２２及びセレクタ２３に直接入力される。乗算器２２では、仮数部の値を２倍にしており、セレクタ２３は、上記モード切替手段１によるモード切替信号（SNGF4）によって、２チップモードの時は、仮数部のそのままの値を、また１チップモードの時は、仮数部を２倍した値をバレルシフタ２４に入力している。そして該バレルシフタ２４により、固定小数点形式へ変換された後、指定したピッチとして上記加算器２１に入力される。それから後は、上述のように、該ピッチの値が従前の値と累算される。１チップモードの時に、仮数部を２倍した値をバレルシフタ２４に入力しているのは、ピッチパラメータは設定可能な最大値で正規化されており、２チップモードに比べ１チップモードは絶対値で倍のピッチが設定可能になるためである。
【００３０】
上位アドレス加工手段３は、累算器２の上位データ（整数部）を連続したアドレスに加工する。すなわち、図４に示すように、該上位アドレス加工手段３は、レジスタ（WAMtr）３０及びＬＳＢ制御部３１から構成されており、累算器２から出力された上位データ（整数部）を偶数アドレス値に丸め（ＬＳＢ制御部３１は整数部最下位ビットの値を０にマスクする加工を行う）最初のアドレスとし、それに続くアドレスを生成する（ＬＳＢ制御部３１は整数部最下位ビットの値を１にマスクする加工を行う）。すなわち、ここで生成されたアドレスは、波形メモリアクセスのタイミングにより、同一チャンネル前半時（タイミング制御信号０）に上位アドレス加工手段３から出力された最初のアドレスがアドレス切替出力手段５に入力された（SNGF4MA）後、同一チャンネル後半時（タイミング制御信号１）に、同じくアドレス切替出力手段５に入力される（SNGF4MA）。
【００３１】
他音源アドレス記憶手段４は、スレーブ音源１０１から出力される波形読み出しアドレス値を受信し記憶する。このアドレス値は、モード切替手段１のモード設定信号が０である２チップモードの際、波形メモリ１０２アクセスのタイミング信号が１の同一チャンネル後半に変わった場合に、後述するアドレス切替出力手段５からスレーブ音源１０１の波形読み出しのアドレスとして出力されることになる。
【００３２】
アドレス切替出力手段５は、上記モード切替手段１によるモード切替信号（SNGF4）と波形メモリ１０２アクセスのタイミングに応じて、上記累算器２の上位データが示すアドレス（マスタ音源１００の読み出しアドレス）と他音源アドレス記憶手段４に記憶されたアドレス（スレーブ音源１０１の読み出しアドレス）とを切り替えて出力する（SNGF2MA：２チップモード、すなわちSNGF4=0の時のアドレス）。また上記モード切替手段１によるモード切替信号（SNGF4）が１チップモード（音源単体使用モード）を示す時（すなわちSNGF4=1の時）は、上記累算器２の上位データが示すアドレスを上位アドレス加工手段３で加工されたアドレス（ＬＳＢ制御部３１により最下位ビットが０にマスク加工された整数部の値）、及びそのアドレスに連続する上位アドレス加工手段３で加工されたアドレス（最初のアドレスに続くアドレス；ＬＳＢ制御部３１により最下位ビットが１にマスク加工された整数部の値）を出力する（SNGF4MA）。
【００３３】
波形データレジスタ６は、図２及び図４に示すようにして出力されたアドレスに基づいて、波形メモリ１０２から読み出された波形データを記憶する。後述する図５及び図６では、ＤＷａ及びＤＷｂで示される。
【００３４】
サンプルバッファ７は、前のアクセスタイミングで読み出され該波形データレジスタ６に記憶されている波形データを、（補間ポイント数−１）だけ記憶するバッファである。例えば、後にサンプル補間手段１０によって行われる補間処理が４ポイント補間処理の場合は、新しく入力されてくる前の３つの波形データを記憶しておく。後述する図５及び図６では、Ｚ１、Ｚ２及びＺ３で示される。また２ポイント補間処理の場合は、新しく入力されてくる前の１つの波形データを記憶しておくことになる。尚、波形データにおける４ポイント補間処理とは、前後の２ポイントの値が求められることで、その間の１ポイントの値を補間値とするという処理である。また同２ポイント補間処理とは、ポイントとポイントの間の値が、補間しようとする値として求められる処理である。
【００３５】
補間係数記憶手段８は、図５（ａ）に示すような補間係数カーブを記憶してある。
【００３６】
補間係数抽出手段９は、上記累算器２の下位データ（少数部）に基づいて、上記補間係数記憶手段８から、対応する補間係数を抽出する。すなわち、図５（ａ）の例では、補間係数記憶手段８に５１２ワード（９ｂｉｔ）で上記補間係数カーブが記憶されており、補間係数カーブのメモリアドレスが０〜１２７、１２８〜２５５、２５６〜３８３、３８４〜５１１の４つのグループに分類されていれば、累算器２から出力される小数部は、下位７ｂｉｔあれば、同時に４つの補間係数を抽出することができる。すなわち、１つ目の補間係数Ｃ０は、０＋（０〜１２７）のアドレスの値の係数値が、２つ目Ｃ１は、１２８＋（０〜１２７）のアドレスの値の係数値が、３つ目Ｃ２は、２５６＋（０〜１２７）のアドレスの値の係数値が、４つ目Ｃ３は、３８４＋（０〜１２７）のアドレスの値の係数値が、抽出される。
【００３７】
通常の４ポイント補間を行う従来の構成では、図５（ｂ）に示すように、波形メモリ１０２から読み出されてレジスタＭＷｐＤを介して、波形データレジスタＤＷａに記憶された波形データに補間係数Ｃ０が乗算され、それ以前にサンプルバッファＺ１、Ｚ２及びＺ３に読み出された波形データの値に、夫々補間係数Ｃ１、Ｃ２及びＣ３の値が乗算され、最後にこれらの値が累算されて波形データとして出力されることになる（ここでは、１サンプル進行毎に波形データレジスタＤＷａに記憶されていたデータは、サンプルバッファＺ１に、サンプルバッファＺ１に記憶されていたデータは、サンプルバッファＺ２に、サンプルバッファＺ２に記憶されていたデータは、サンプルバッファＺ３に、シフトし更新される）。本発明の構成の場合は後述する図６で説明する。
【００３８】
サンプル補間手段１０は、図２に示すように、上記波形データレジスタ６及びサンプルバッファ７に夫々記憶された波形データに対し、補間係数抽出手段９により抽出された補間係数に基づいて、該データの補間を行う。より具体的な構成は、後述する図６に示されるように、乗算器１０ａ〜１０ｄと、累算器１０ｅとにより構成される。この補間方法については後述する。
【００３９】
選択手段１１は、後述する図７のＣｓｅｌ信号を出力するＡＮＤ回路で構成され、サンプル補間手段１０の乗算器１０ａ〜１０ｄに入力するサンプルバッファ７及び波形データレジスタ６に記憶された波形データを、上記モード切替手段１のモード切替信号及び累算器２の上位データが示すアドレス値のＬＳＢに応じて、サンプルバッファ７及び波形データレジスタ６の中から選択する。その状態を、図６及び図７を用いて説明する。
【００４０】
本実施例のサンプル補間手段１０で行われる補間も、基本的には４ポイント補間である。図６に示すサンプル補間手段１０の乗算器１０ａ〜１０ｄに保持されるＣａ、Ｃｂ、Ｃｃ、Ｃｄはいずれも、補間係数抽出手段９から抽出された補間係数である。またレジスタＭＷｐＤには、波形メモリ１０２から読み出された波形データが取り込まれる。尚、図中ＤＷａ及びＤＷｂは、上記波形データレジスタ６であり、またＺ１、Ｚ２及びＺ３は、サンプルバッファ７である。
【００４１】
２チップモードの時であれば、図８に示すように、波形データレジスタＤＷａには、上記アドレス切替出力手段５により、同一１チャンネル時間の前半にマスタ音源１００の累算器２の上位アドレス（整数部：SNGF2MA）で指定され読み出された波形データと、上記アドレス切替出力手段５により、同一１チャンネル時間の後半にマスタ音源１００の他音源アドレス記憶手段４に記憶されているアドレス（SNGF2MA）で指定され読み出された波形データとが、順次取得され、もう一方の波形データレジスタＤＷｂは使用されない。
【００４２】
また１チップモードの時であれば、波形データレジスタＤＷａには、上記アドレス切替出力手段５により、上位アドレス加工手段３から出力される最初のアドレス（ＬＳＢ制御部３１により最下位ビットが０にマスク加工された整数部の値：SNGF4MA）で指定され、同一１チャンネル時間の前半に読み出された波形データが取得され、また波形データレジスタＤＷｂには、同じくアドレス切替出力手段５により、上位アドレス加工手段３により加工された最初のアドレスに連続するアドレス（最初のアドレスに続くアドレス；ＬＳＢ制御部３１により最下位ビットが１にマスク加工された整数部の値：SNGF4MA）で指定され、同一１チャンネル時間の後半に読み出された波形データが取得される。
【００４３】
このような波形データの取得の選択は、上述のように、選択手段１１によってなされるが、そのＣｓｅｌ信号の切替を、図７を使用して説明する。すなわち、選択手段１１を構成するＡＮＤ回路の入力側の一方には、マスタ音源１００の累算器２から出力された上位アドレス（整数部）のＬＳＢ（最下位ビット；It0）が、またその入力側の他方には、上記モード切替手段１のモード切替信号（SNGF4；０:２チップモード、１:１チップモード）が、夫々入力信号として取り込まれる。
【００４４】
上述のように、モード切替信号（SNGF4）が０の場合は、２チップモードであり、波形データレジスタＤＷａだけが使用され、上位アドレスのＬＳＢ（It0）が０及び１であっても、Ｃｓｅｌ信号出力は０であり、上述の図８に示すように、波形データレジスタＤＷａには、上記アドレス切替出力手段５により、同一チャンネル時間の前半にマスタ音源１００の累算器２の上位アドレス（整数部）で指定され読み出された波形データと、上記アドレス切替出力手段５により、同一チャンネル時間の後半にマスタ音源１００の他音源アドレス記憶手段４に記憶されているアドレスで指定され読み出された波形データとが、順次取得され、サンプリングバッファＺ１、Ｚ２及びＺ３に記憶されている従前の波形データと共に、夫々補間係数Ｃａ、Ｃｂ、Ｃｃ及びＣｄが乗算されて出力される。
【００４５】
他方モード切替信号（SNGF4）が１の場合は、１チップモードであり、波形データレジスタＤＷａ及びＤＷｂが共に使用される。
【００４６】
上位アドレスのＬＳＢ（It0）が０の時Ｃｓｅｌ信号出力は０であり、波形データレジスタＤＷａに読み出された同一チャンネル時間の前半に読み出された波形データ、並びにサンプルバッファＺ１、Ｚ２及びＺ３に記憶された波形データが夫々出力されて、上記乗算器１０ａ〜１０ｄにより、補間係数Ｃａ、Ｃｂ、Ｃｃ及びＣｄと乗算され、これらの乗算値が出力される。
【００４７】
それが終了すると、図７の右下に記したように、波形データレジスタＤＷｂに記憶されていたデータは、サンプルバッファＺ１に、波形データレジスタＤＷａに記憶されていたデータは、サンプルバッファＺ２に、サンプルバッファＺ１に記憶されていたデータは、サンプルバッファＺ３に、シフトし、更新される。本実施例構成では、３つのサンプルバッファの内、（累算器２のアドレスが）２サンプル進行した場合のみバッファが更新される。常に偶数・奇数の順でデータを読み込んでいないと、連続したサンプルにならないからである。よってＬＳＢ制御部３１で常に偶数・奇数の順となるように制御している。
【００４８】
次に上位アドレスのＬＳＢ（It0）が１の時Ｃｓｅｌ信号出力は１であり、波形データレジスタＤＷｂに読み出された同一チャンネル時間の後半に読み出された波形データ、波形データレジスタＤＷａに読み出された同一チャンネル時間の前半に読み出された波形データ、並びにサンプルバッファＺ１に記憶された波形データ、Ｚ２に記憶された波形データが夫々出力されて、上記乗算器１０ａ〜１０ｄにより、補間係数Ｃａ、Ｃｂ、Ｃｃ及びＣｄと乗算され、これらの乗算値が出力される。
【００４９】
それが終了すると、波形データレジスタＤＷｂに記憶されていたデータは、サンプルバッファＺ１に、波形データレジスタＤＷａに記憶されていたデータは、サンプルバッファＺ２に、サンプルバッファＺ１に記憶されていたデータは、サンプルバッファＺ３に、シフトし、更新される。
【００５０】
１チップモードでは、２回のアクセスタイミング（１チャンネル時間）毎に演算を行う。よって、１チャンネル時間毎に上述の処理が繰り返されることになる。
【００５１】
以上の本実施例構成によれば、モード切替手段１がＲＡＭ１１３上の１チップモードフラグを参照して、マスタ音源１００だけを使用する１チップモード（＝０）の時に、アドレス切替出力手段５が、上位アドレス加工手段３から出力される最初のアドレスを、同一チャンネルの前半に波形メモリ１０２にアクセスするアドレスとして出力し、また上位アドレス加工手段３によって該前半アドレスに連続するアドレスを、同一チャンネルの後半に波形メモリ１０２にアクセスするアドレスとして出力することになる。これらのアドレスに基づいて、波形メモリ１０２から波形データが波形データレジスタ６側に読み出される。
【００５２】
他方１チップモードであることを上記モード切替手段１から受けた選択手段１１（図７のＡＮＤ回路）は、累算器２の整数部（波形メモリ１０２アドレスの整数部のＬＳＢ）が、０か１かによって、サンプル毎に、波形データレジスタ６及びサンプルバッファ７の波形データを選択し、サンプル補間手段１０の乗算器１０ａ〜１０ｄに出力することになる。
【００５３】
また累算器２の小数部（７ｂｉｔ）に基づき、補間係数抽出手段９によって、補間係数記憶手段８に記憶されている補間係数カーブ（５１２ワード）から、４点の補間係数が抽出され、同じくサンプル補間手段１０の乗算器１０ａ〜１０ｄに出力することになる。
【００５４】
従って、該サンプル補間手段１０の乗算器１０ａ〜１０ｄでは、選択手段１１から選択されて出力されてくる波形データレジスタ６のＤＷａ及びサンプルバッファ７のＺ１、Ｚ２及びＺ３、または波形データレジスタ６のＤＷｂ、ＤＷａ及びサンプルバッファ７のＺ１、Ｚ２の波形データに対し、抽出された補間係数Ｃ0、Ｃ1、Ｃ2及びＣ3が掛けられた上で出力され累算されて、１つの波形データとして出力されることになる。
【００５５】
このように処理がなされると、図９の本発明に係るタイミングチャートに示すように、１チップモードの時には、あるｔチャンネルの同一チャンネル時間中に、前半のメモリアクセス（ＴＧ１）による波形データと後半のメモリアクセス（ＴＧ２）による波形データが読み出され、使用されていないスレーブ音源１０１のアクセスタイミングを、マスタ音源１００のアクセスタイミングとして割り当てることができるようになる。そのため、再生ピッチの範囲の上限を１オクターブ拡張可能となる。
【００５６】
これに対し、従来構成では、同図の従来として表されたタイミングチャートに示されるように、使用していないスレーブ音源１０１側のアクセスタイミングをそのままにする（図９中段左側）か、或いはマスタ音源１００のアクセスタイミングを延長する（図９中段右側）ことになる。
【００５７】
（実施例２）
図１０は、サンプル補間手段１０による補間処理が２サンプル補間処理で行われる場合の本発明に係る別実施例構成における、読み出し波形データの補間処理部分だけを取り出して示す概略説明図である。また図１１は補間係数記憶手段８に記憶される２点補間の場合の補間係数データである。最初の場合補間係数Ａは０であり、補間係数Ｂは１であるが、Ｙ軸方向の値で示される累算器２の小数部の値が大きくなると、次第に補間係数Ａは上昇し、補間係数Ｂは下降する。途中でクロスして、補間係数Ａは１となり、補間係数Ｂは０になる。その後は再び双方が反転して同じ状態を繰り返す。そうして抽出された補間係数が２点補間を行う係数として、サンプル補間手段１０に出力される。
【００５８】
以上の第２実施例構成においても、補間処理が２ポイント補間になるだけで、使用されていないスレーブ音源１０１のアクセスタイミングを、マスタ音源１００のアクセスタイミングとして割り当てることができるようになるため、同様に、再生ピッチの範囲の上限を１オクターブ拡張可能となる。
【００５９】
（実施例３）
図１２は、サンプル補間手段１０による補間処理が最初の実施例と同じく４サンプル補間処理で行われる場合の本発明に係る他の実施例構成における、読み出し波形データの補間処理部分だけを取り出して示す概略説明図である。上記第１実施例構成では、波形メモリ１０２が１６ビットバスで、１サンプル１６ビットのデータが記憶されている状態である。それに対し本実施例では、同じく波形メモリ１０２が１６ビットバスで、１サンプル８ビットのデータが記憶されている構成である。従って、本実施例構成では、２チップモードの際に、夫々の音源用に２つの波形データが読み出される。また１チップモードの際には、１度のアクセスタイミングで、２つの波形データの読み出しを行い、波形データレジスタ６に、同一チャンネルの前半と後半のアクセスタイミングで、計４つの波形データが取得できることになる。そこで図６のＤＷａ及びＤＷｂとして示したレジスタは、ＤＷａ〜ＤＷｄの４つが必要となる。また選択手段１１の乗算器に出力される波形データレジスタ６及びサンプルバッファ７のデータは、ＤＷｄ、ＤＷｃ、ＤＷｂ、ＤＷａ、Ｚ１、Ｚ２及びＺ３の値のうち連続する４つのデータになる。
【００６０】
以上の第３実施例構成においても、波形データレジスタ６に、同一チャンネルの前半と後半のアクセスタイミングで、計４つの波形データが取得できるようになるだけで、使用されていないスレーブ音源１０１のアクセスタイミングを、マスタ音源１００のアクセスタイミングとして割り当てることができるようになるため、このような構成においても同様に、再生ピッチの範囲の上限を１オクターブ拡張可能となる。
【００６１】
尚、本発明の波形再生装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る波形再生装置の構成が用いられた電子楽器の回路概略図である。
【図２】マスタ音源１００の機能ブロック構成を示す説明図である。
【図３】累算器２の構成を示す説明図である。
【図４】上位アドレス加工手段３とアドレス切替出力手段５の構成を示す説明図である。
【図５】補間係数カーブの記憶される補間係数記憶手段８の構成と、従来の構成における該補間係数カーブを用いた４ポイント補間処理の構成の一例を示す説明図である。
【図６】本発明の第１実施例構成における上記補間係数カーブを用いた４ポイント補間処理の構成を示す説明図である。
【図７】選択手段１１の構成とその入出力信号の状態を示す説明図である。
【図８】本実施例構成の２チップモードにおけるマスタ音源１００及びスレーブ音源１０１から波形メモリ１０２へのアクセスタイミング状態を示すタイミングチャートである。
【図９】本実施例構成及び従来構成の１チップモードにおけるマスタ音源１００から波形メモリ１０２へのアクセスタイミング状態を示すタイミングチャートである。
【図１０】本発明の第２実施例構成における読み出し波形データの補間処理部分だけを取り出して示す概略説明図である。
【図１１】２点補間の場合の補間係数データの記憶状態を示す説明図である。
【図１２】本発明の第３実施例構成における、同じく読み出し波形データの補間処理部分だけを取り出して示す概略説明図である。
【符号の説明】
【００６３】
１            モード切替手段
２            累算器
３            上位アドレス加工手段
４            他音源アドレス記憶手段
５            アドレス切替出力手段
６            波形データレジスタ
７            サンプルバッファ
８            補間係数記憶手段
９            補間係数抽出手段
１０            サンプル補間手段
１０ａ〜１０ｄ  乗算器
１０ｅ          累算器
１１            選択手段
２０            アキュムレータ
２１            加算器
２２            乗算器
２３            セレクタ
２４            バレルシフタ
３０            ＷＡＭｔｒレジスタ
３１            ＬＳＢ制御部
１００            マスタ音源
１０１            スレーブ音源
１０２            波形メモリ
１１０            システムバス
１１１            ＣＰＵ
１１２            ＲＯＭ
１１３            ＲＡＭ
１１４            操作パネル
１１４ａ          パネルスキャン回路
１１５            鍵盤
１１５ａ          鍵盤スキャン回路
１１６            Ｄ／Ａ変換回路
１１７            アンプ
１１８            スピーカ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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