(57)【要約】【課題】  接地分離型電界放出ディスプレイ装置を提供する。【解決手段】  高電圧素子のための接地を提供する高電圧用接地と、低電圧素子のための接地を提供する低電圧用接地と、前記高電圧用接地と前記低電圧用接地間に介在し、前記高電圧用接地からの高周波ノイズを遮断するフェライトビードと、を備えることを特徴とする電界放出ディスプレイ装置。これにより、高電圧素子と低電圧論理素子間のノイズ影響を低減しうる。【選択図】図７
2005316373.tif 000002
【特許請求の範囲】
【請求項１】
高電圧素子のための接地を提供する高電圧用接地と、
低電圧素子のための接地を提供する低電圧用接地と、
前記高電圧用接地と前記低電圧用接地間に介在し、前記高電圧用接地からの高周波ノイズを遮断するフェライトビードと、を備えることを特徴とする電界放出ディスプレイ装置。
【請求項２】
相異なる高電圧により駆動される複数の高電圧素子のための複数の高電圧用接地を備え、それぞれの前記複数の高電圧用接地間に介在する複数のフェライトビードを備えることを特徴とする請求項１に記載の電界放出ディスプレイ装置。
【請求項３】
前記複数の高電圧用接地のうち少なくとも１つは、前記電界放出ディスプレイパネルのアノード電極に接続されることを特徴とする請求項２に記載の電界放出ディスプレイ装置。
【請求項４】
前記複数の高電圧用接地のうち少なくとも１つは、前記電界放出ディスプレイパネルのカソード電極ラインに接続されることを特徴とする請求項２に記載の電界放出ディスプレイ装置。
【請求項５】
前記複数の高電圧用接地のうち少なくとも１つは、前記電界放出ディスプレイパネルのゲート電極ラインに接続されることを特徴とする請求項２に記載の電界放出ディスプレイ装置。
【請求項６】
前記低電圧用接地は前記電界放出ディスプレイパネルにデータ信号を出力するデータ駆動部に接続されることを特徴とする請求項１に記載の電界放出ディスプレイ装置。
【請求項７】
前記低電圧用接地は前記電界放出ディスプレイパネルに走査信号を出力するカソード駆動部に接続されることを特徴とする請求項１に記載の電界放出ディスプレイ装置。
【請求項８】
前記低電圧用接地はデジタル論理素子のためのデジタル論理電源と、アナログ論理素子のためのアナログ論理電源とに共通接続され、
前記デジタル論理電源と前記アナログ論理電源との間に介在して相互間のノイズを遮断するフェライトビードを備えることを特徴とする請求項１に記載の電界放出ディスプレイ装置。
【請求項９】
前記デジタル論理電源と前記低電圧用接地間及び前記アナログ論理電源と前記低電圧用接地間にはキャパシタを各々備え、前記デジタル論理電源と前記アナログ論理電源間に介在された前記フェライトビードと共にπ型ノイズ減衰回路を構成することを特徴とする請求項８に記載の電界放出ディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電界放出ディスプレイ装置に係り、特に高電圧素子と低電圧素子間に接地を通じて伝達されるノイズ影響が低減された電界放出ディスプレイ装置に関する。
【背景技術】
【０００２】
電界放出ディスプレイ装置は、電界放出ディスプレイパネルとその駆動装置とで構成され、駆動装置が電界放出ディスプレイパネルのアノード電極に正の電圧を印加した状態で、ゲート電極に正の電圧、カソード電極に負の電圧を印加すれば、カソード電極から電子が放出されてゲート電極に加速されてアノード電極に向かって収束され、アノード電極の前にある蛍光セルに衝突して光を発散する。
【０００３】
電界放出ディスプレイパネルの駆動装置は、外部アナログ映像信号をデジタル信号に変換する映像処理部、内部映像信号によって駆動制御信号を発生させるパネル制御部、パネル制御部から駆動制御信号を処理してパネルの電極ラインに印加するデータ駆動部及び走査駆動部を含む。電界放出ディスプレイパネルの電極ラインは前記データ駆動部及び走査駆動部から高周波の高電圧を印加されるカソード電極ライン、ゲート電極ラインを含み、高電圧電源に接続されたアノード電極を含む。
【０００４】
前記カソード電極ライン、ゲート電極ライン及びアノード電極に印加される電圧は駆動装置の論理回路に印加される電圧に比べて著しく高い電圧を有する。したがって、高電圧素子に接続される接地と低電圧素子に接続される接地とが共通で使われる場合、高電圧素子で発生した高周波ノイズが接地を通じて低電圧素子に流れ込むので低電圧素子、例えば論理回路にエラーが誘発されうる。
【０００５】
また、カソード電極ライン、ゲート電極ライン及びアノード電極ラインに印加される電圧は同じ高電圧ではなく相異なる高電圧を印加され、これにより発生した高周波ノイズは相互間に悪影響を及ぼす。特に、駆動部から印加される高電圧パルスの周波数が高まるほど高周波ノイズが多くなる。パネルを大型化させるためには同じ水平同期信号及び垂直同期信号に対してさらに多くの画素にデータ信号及び走査信号を印加しなければならないために必然的に周波数が高まるので、パネルが大型化されるほどノイズ低減に注意して設計する必要がある。
【０００６】
また、低電圧素子（論理素子）間でもデジタル論理素子とアナログ論理素子とが高周波で動作する時には相互間に高周波ノイズの影響を受ける恐れがある。したがって、デジタル論理素子とアナログ論理素子間でノイズ遮断が必要である。
【０００７】
図１は、電界放出ディスプレイ装置で低電圧素子（論理素子）と高電圧素子とが共通接地された状態を示す概略図である。図１の左側は高電圧素子１１０と低電圧素子３１０、３２０とが混合されて実装された基板を、図１の右側は高電圧素子２１０を示す。
【０００８】
低電圧論理素子にはデジタル論理素子３１０とアナログ論理素子３２０とを含み、これらは通常に±５Ｖの範囲で動作する。高電圧素子２１０のうちパネルのゲート電極ラインまたはデータ電極ラインには±５０〜１００Ｖ程度の高電圧ＶＨ２の電源が供給され、特にアノード電極ラインには約４０００Ｖの高電圧が供給される。デジタル論理素子３１０のうち駆動部はパネルのデータ電極ライン及び走査電極ラインに供給される高電圧電源を制御するために高電圧ＶＨ１の電源を供給されうる。したがって、高電圧ＶＨ１の電源を制御する駆動部のような論理回路は低電圧素子であり、かつ高電圧素子である。高電圧素子１１０、２１０は高周波高電圧で駆動されるので、ノイズが発生し、ここで発生したノイズは接地１００を通じて低電圧素子３１０、３２０に影響を及ぼす。
【０００９】
例えば、アノード２１０電極の４ｋＶの電位で発生したノイズは接地を通じてデジタル論理素子３１０及びアナログ論理素子３２０に影響を与えうる。また、高電圧素子１１０で発生した高周波ノイズは接地を通じて他のデジタル論理素子に影響を与え、これによって電界放出ディスプレイパネルから出力される映像画質が劣化する問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は前記従来の技術の問題点を解決するために創案されたものであって、本発明の目的は、高電圧素子と低電圧素子間に接地を通じて伝達されるノイズ影響が低減された電界放出ディスプレイ装置を提供することである。
【００１１】
本発明の他の目的は、相互影響を与えうる高電圧素子相互間に接地を間接的に分離してノイズ影響が低減された電界放出ディスプレイ装置を提供することである。
【００１２】
本発明のさらに他の目的は、デジタル論理素子及びアナログ論理素子の電源は別途に使用し、接地は共通で使用するが、π型ノイズフィルター回路を構成して相互間のノイズ影響が低減された電界放出ディスプレイ装置を提供することである。
【課題を解決するための手段】
【００１３】
本発明は前記目的を達成するためのものであって、高電圧素子のための接地を提供する高電圧用接地と、低電圧素子のための接地を提供する低電圧用接地と、前記高電圧用接地と前記低電圧用接地間に介在し、前記高電圧用接地からの高周波ノイズを遮断するフェライトビードと、を備えることを特徴とする電界放出ディスプレイ装置を提供する。すなわち、高電圧素子用の接地と低電圧素子用の接地とが相互独立的に存在するが、その間にフェライトビードが介在されることによって接地電位が共通的に保持されると同時に、高周波に対しては高いインピーダンスにより高周波ノイズが遮断されうる。
【００１４】
本発明の他の特徴によれば、前記電界放出ディスプレイ装置は、相異なる高電圧により駆動される複数の高電圧素子のための複数の高電圧用接地を備え、それぞれの前記複数の高電圧用接地間に介在する複数のフェライトビードを備えうる。
【００１５】
本発明のさらに他の特徴によれば、前記複数の高電圧用接地のうち少なくとも１つは、前記電界放出ディスプレイパネルのアノード電極、ゲート電極ライン、またはカソード電極ラインに接続されうる。
【００１６】
本発明のさらに他の特徴によれば、前記低電圧用接地は前記電界放出ディスプレイパネルにデータ信号を出力するデータ駆動部に接続されうる。また、前記低電圧用接地は前記電界放出ディスプレイパネルに走査信号を出力する走査駆動部に接続されうる。
【００１７】
本発明のさらに他の特徴によれば、前記低電圧用接地はデジタル論理素子のためのデジタル論理電源と、アナログ論理素子のためのアナログ論理電源に共通接続され、前記デジタル論理電源と前記アナログ論理電源との間に介在して相互間のノイズを遮断するフェライトビードと、を備えられる。
【００１８】
本発明のさらに他の特徴によれば、前記デジタル論理電源と前記低電圧用接地間及び前記アナログ論理電源と前記低電圧用接地間にはキャパシタを各々備え、前記デジタル論理電源と前記アナログ論理電源間に介在された前記フェライトビードと共にπ型ノイズ減衰回路を構成しうる。
【発明の効果】
【００１９】
本発明に係る電界放出ディスプレイ装置によれば次のような効果がある。
【００２０】
第１に、互いに影響を与えうる高電圧素子及び低電圧素子間で接地を間接的に分離してノイズ影響が低減された電界放出ディスプレイ装置が提供される。すなわち、高電圧素子用の接地と低電圧素子用の接地間に高周波成分に対してだけ高いインピーダンスを有するフェライトビードＢ１を介在し、高電圧素子と低電圧素子間でノイズ影響が低減される。
【００２１】
第２に、高電圧素子用の接地を個別的に備え、各接地間には高周波成分に対してだけ高いインピーダンスを有するフェライトビードＢ１、Ｂ２を介在し、高電圧素子相互間のノイズ影響が低減される。
【００２２】
第３に、低電圧素子において、デジタル論理素子とアナログ論理素子の電源は別途に使用して接地は共通で使用するが、π型ノイズフィルター回路を構成して低電圧素子相互間のノイズ影響が低減された電界放出ディスプレイ装置が提供される。すなわち、低電圧素子である論理素子は接地を共通で使用するが、デジタル論理電源とアナログ論理電源間にはπ型ノイズフィールダー回路が構成されて相互間のノイズ影響が低減される。
【発明を実施するための最良の形態】
【００２３】
以下では、添付された図面を参照して本発明に係る電界放出ディスプレイ装置の望ましい実施例を説明する。
【００２４】
図２は、本発明の一実施例による電界放出ディスプレイ装置のうち電界放出ディスプレイパネルの斜視図である。
【００２５】
図２を参照すれば、本発明の一実施例において、電界放出ディスプレイパネル１は前面パネル２と後面パネル３とがスペースバー４１，．．．，４３によって支持される。
【００２６】
後面パネル３は後面基板３１、カソード電極ラインＣＲ１，．．．，ＣＢｍ、電子放出源ＥＲ１１，．．．，ＥＢｎｍ、絶縁層３３、ゲート電極ラインＧ１，．．．，Ｇｎを含む。
【００２７】
データ信号が印加されるカソード電極ラインＣＲ１，．．．，ＣＢｍは電子放出源ＥＲ１１，．．．，ＥＢｎｍと電気的に連結される。第１絶縁層３３、ゲート電極ラインＧ１，．．．，Ｇｎには電子放出源ＥＲ１１，．．．，ＥＢｎｍに対応する貫通孔ＨＲ１１，．．．，ＨＢｎｍが形成される。したがって、走査信号が印加されるゲート電極ラインＧ１，．．．，Ｇｎで、カソード電極ラインＣＲ１，．．．，ＣＢｍと交差される領域に貫通孔ＨＲ１１，．．．，ＨＢｎｍが形成される。
【００２８】
前面パネル２は前面透明基板２１、アノード電極２２、及び蛍光セルＦＲ１１，．．．，ＦＢｎｍを含む。アノード電極２２には電子放出源ＥＲ１１，．．．，ＥＢｎｍからの電子が蛍光セルに移動するように１ないし４ＫＶの高い正の電位が印加される。
【００２９】
図３は、本発明の一実施例による電界放出ディスプレイ装置のブロック図である。
【００３０】
電界放出ディスプレイ装置は電界放出ディスプレイパネル１０及びその駆動装置を含む。電界放出ディスプレイパネル１０の駆動装置は映像処理部１５、パネル制御部１６、走査駆動部１７、データ駆動部１８、及び電源供給部１９を含む。
【００３１】
映像処理部１５はコンピュータからの映像信号、ＤＶＤプレーヤーからの映像信号、ＴＶセットトップボックスからの映像信号などの外部アナログ映像信号をデジタル信号に変換して内部映像信号を発生させる。内部映像信号は、例えば、各々８ビットの赤色（Ｒ）、緑色（Ｇ）及び青色（Ｂ）映像データ、クロック信号、垂直及び水平同期信号などである。
【００３２】
パネル制御部１６は映像処理部１５からの内部映像信号によってデータ−駆動制御信号ＳＤ及び走査−駆動制御信号ＳＳよりなる駆動制御信号ＳＤ、ＳＳを発生させる。データ駆動部１８は、パネル制御部１６からの駆動制御信号ＳＤ、ＳＳのうちデータ−駆動制御信号ＳＤを処理して表示データ信号を発生させ、発生された表示データ信号を電界放出ディスプレイパネル１０のカソード電極ラインＣＲ１，．．．，ＣＢｍに印加する。走査駆動部１７はパネル制御部１６からの駆動制御信号ＳＤ、ＳＳのうち走査−駆動制御信号ＳＳを処理してゲート電極ラインＧ１，．．．，Ｇｎに印加する。
【００３３】
電源供給部１９は映像処理部１５、パネル制御部１６、走査駆動部１７、データ駆動部１８、及び電界放出ディスプレイパネルのアノード電極２２に、例えば１ないし４ＫＶの電位を印加する。
【００３４】
図４は、本発明の一実施例に係る電界放出ディスプレイ装置で低電圧素子（論理素子）と高電圧素子とが共通接地された状態を示す概略図である。
【００３５】
図４において、左側には基板５１上に配置された素子３１０、３２０が図示されており、右側には高電圧素子２１０が配置された回路が図示されている。左側の基板５１上には接地層５０、第１電圧ＶＨ１の電源を供給する層５２、第１絶縁層５３、低電圧論理電源ＶＬを供給する層５４及び第２絶縁層５５が備えられている。低電圧論理電源ＶＬ層には低電圧アナログ素子３２０と低電圧デジタル素子３１０とが接続され、第１電圧ＶＨ１の電源を供給する層５２には高電圧素子１１０が接続されている。一実施例において、素子１１０、３１０は低電圧アナログ素子であり、かつ高電圧素子である。例えば、高電圧パルスを制御するデータ駆動部１８や走査駆動部１７は低電圧デジタル論理電源ＶＬにより作動するが、通常Ｖｐｐと呼ばれる高電圧ＶＨ１を供給されて高電圧のパルスを出力する。
【００３６】
右側の高電圧素子２１０はパネルのアノード電極２２、ゲート電極ラインＧ１，．．．，Ｇｎ、カソード電極ラインＣＲ１，．．．，ＣＢｍのうち何れか１つでありうる。以下の実施例では右側の高電圧ＶＨ２が印加される高電圧素子２１０はアノード電極２２であって第２高電圧素子２１０と称し、左側の高電圧ＶＨ１が供給される高電圧素子１１０はデータ駆動部１８であって第１高電圧素子１１０と称して説明する。
【００３７】
低電圧素子のうち走査駆動部１７やデータ駆動部１８のようにパネル１０に高電圧のパルス電源を印加する集積回路は高電圧ＶＨ１のソース電源を入力されなければならないので、高電圧素子１１０を兼ねるという点に留意しなければならない。
【００３８】
左側の第１高電圧ＶＨ１は第１高電圧素子１１０に供給され、右側の第２高電圧ＶＨ２は第２高電圧素子２１０に供給される。そして、低電圧アナログ素子３２０と低電圧デジタル素子３１０とが共通的に低電圧ＶＬの電源により作動される。
【００３９】
第１高電圧素子１１０のデータ駆動部は±５０〜１００Ｖの電圧で、少なくとも（フレーム数）×（垂直画素数）以上の周波数を有する高電圧パルスにより作動するので、強いノイズが発生し、このようなノイズは接地を通じて他のノードに流れ込む恐れがある。しかし、第１高電圧素子１１０に接続された接地１００はフェライトビードＢ１によって低電圧素子３１０、３２０に接続された接地３００から高周波ノイズに対して分離されているので、高周波ノイズは接地１００を通じて低電圧論理素子３２０に影響を及ぼさない。
【００４０】
第２高電圧素子２１０であるアノード電極２２には４０００Ｖに至る高電圧ＶＨ２が印加され、高電圧ＶＨ２及び第２高電圧素子２１０は一時的に接地３００電位を０電位でない電位に作るノイズ発生源となり、接地２００だけではこのようなノイズを消去させるのに不十分である。高電圧ＶＨ２の電源及び第２高電圧素子２１０により接地３００電位を変更させるノイズは低電圧素子３１０、３２０に影響を及ぼす恐れがあるが、高電圧用接地２００と論理回路のための低電圧ＶＬ用の接地３００とはフェライトビードＢ２により高周波ノイズだけに対しては互いに分離されているので、高電圧用接地２００側からのノイズ影響は遮断される。
【００４１】
一方、低電圧論理素子はデジタル論理素子３１０とアナログ論理素子３２０とを含み、これらは通常的に±５Ｖ内外で動作する。高電圧素子２１０のうちパネルのゲート電極ラインまたはデータ電極ラインには±５０〜１００Ｖ程度の高電圧ＶＨ２の電源が供給され、特にアノード電極ラインには約４０００Ｖの高電圧が供給される。デジタル論理素子３１０のうちデータ駆動部１８及び走査駆動部１７はパネルのカソード電極ライン及びゲート電極ラインに供給せねばならない高電圧電源を制御するために高電圧ＶＨ１の電源を供給されうる。したがって、高電圧ＶＨ１の電源を制御する走査駆動部１７及びデータ駆動部１８のような論理回路は高電圧素子１１０であり、かつ低電圧素子３１０である。高電圧素子１１０、２１０は高電圧で駆動されるので、ノイズが発生し、ここで発生したノイズは接地１００の電位を変更して低電圧素子３１０、３２０に影響を与えられるが、本発明に係る電界放出ディスプレイ装置ではフェライトビードＢ１、Ｂ２によりノイズに対して接地３００が分離されているのでノイズの影響が与えない。
【００４２】
図５は、本発明に係る電界放出ディスプレイ装置で、高電圧素子用の接地と低電圧論理素子用の接地とがフェライトビードにより分離された状態を示す回路図である。低電圧用接地３００、第１高電圧用接地１００及び第２高電圧用接地２００が各々別途に備えられており、接地電位を一致させるために、これらの間にフェライトビードＢ１，Ｂ２，．．．が介在されている。
【００４３】
一実施例として、第１高電圧素子１１０がデータ駆動部１８である時−７０Ｖのパルスを発生させ、この高電圧パルスは第１高電圧用接地１００の電位に影響を及ぼすノイズ発生源となる。また、第２高電圧素子２１０はアノード電極２２であって１〜４０００Ｖの電圧が加えられ、この高電圧は第２高電圧用接地２００に影響を及ぼすノイズ発生源となる。フェライトビードＢ１，Ｂ２，．．．は第１高電圧用接地１００と第２高電圧用接地２００間のノイズ影響を減少させ、第１及び第２高電圧用接地１００、２００と論理素子のための低電圧用接地３００間のノイズ影響を減少させる。
【００４４】
図６は、図５の回路図における低電圧論理素子側に対してノイズ低減フィルター回路が構成された回路図である。
【００４５】
図６の回路図は低電圧論理素子がデジタル論理素子３１０とアナログ論理素子３２０とに分けられ、これらのための電源が別途に設置され、フェライトビードＢＬ及びキャパシタが備えられた状態を示す。論理回路のための低電圧用接地３００は、デジタル論理素子３１０のためのデジタル論理電源ＶＤＬとアナログ論理素子３２０のためのアナログ論理電源ＶＡＬとに共通接続される。デジタル論理電源ＶＤＬとアナログ論理電源ＶＡＬとの間には相互間のノイズを遮断するフェライトビードＢＬが介在される。例えば、低電圧素子のうちデジタル論理素子３１０は高周波のパルスを使用し、アナログ論理素子３２０は高周波スイッチング作用を行う時、これらは相互間に悪影響を与えられる恐れのあるノイズを発生させる。フェライトビードＢＬはデジタル論理素子３１０で発生するノイズがアナログ論理素子３２０に影響を及ぼさないように高周波ノイズに対する遮断作用を行う。また、フェライトビードＢＬはアナログ論理素子３１０で発生するノイズがデジタル論理素子３２０に影響を及ぼさないように高周波ノイズに対する遮断作用を行う。
【００４６】
一方、デジタル論理電源ＶＤＬと低電圧用接地３００間にキャパシタＣ１が介在され、アナログ論理電源ＶＡＬと低電圧用接地３００間にキャパシタＣ２が介在される。これにより、フェライトビードＢＬをインダクタと見なす時、低電圧論理素子３１０、３２０はπ型ノイズ減衰回路によりノイズに対して保護される。
【００４７】
図７は、図６の回路図を等価的に再配列した回路図である。左側の低電圧論理素子側の回路図を見れば、デジタル論理素子３１０に電源を供給するデジタル論理電源ＶＤＬ、アナログ論理素子３２０に電源を供給するアナログ論理電源ＶＡＬ、及びデジタル論理電源ＶＤＬとアナログ論理電源ＶＡＬ間に介在されたフェライトビードＢＬによるインダクタンスが備えられる。フェライトビードＢＬは直流損失はほとんどなく、高周波ノイズに対してだけ約１０２〜１０１０Ω内外の高いインピーダンス特性を有するので、高周波ノイズ成分は大きく減らせるが、直流成分にはほとんど影響を及ぼさないので、ノイズ除去の役割を行える。除去されるノイズはフェライトビードＢＬ内で熱エネルギーに変換されて消耗される。フェライトビードＢＬはＦｅ２Ｏ３、ＮｉＯ、ＺｎＯを主成分としてなされ、その他に補助成分としてＣｏＯまたはＭｇＯが添加されることもある。
【００４８】
デジタル論理電源ＶＤＬと低電圧用接地３００間にキャパシタＣ１が介在され、アナログ論理電源ＶＡＬと低電圧用接地３００間にキャパシタＣ２が介在される。すなわち、フェライトビードＢＬを中心に１対のキャパシタＣ１、Ｃ２が両側の電源ＶＤＬ、ＶＡＬに対して並列に連結されている。フェライトビードＢＬと１対のキャパシタＣ１、Ｃ２は受動型ローパスフィルターを構成して高周波ノイズに対する遮断機能を行う。
【００４９】
以上、本発明を最も望ましい実施例を基準に説明したが、前記実施例は本発明の理解を助けるためのものであるだけで、本発明の内容がそれに限定されるものではない。本発明の構成に関する一部構成要素の付加、削減、変更、修正などがあるとしても、特許請求の範囲によって定義される本発明の技術的思想に属する限り、本発明の範囲に該当する。
【００５０】
例えば、前記実施例では第１高電圧素子１１０をデータ駆動部１８、第２高電圧素子２１０をアノード電極２２として仮定して説明したが、これは説明の便宜上表現したものであり、前記高電圧素子は電界放出ディスプレイパネル１０の構造設計及び電極ラインの接続関係によってデータ駆動部、走査駆動部、カソード電極ライン、ゲート電極ライン、アノード電極のうち何れか１つになりうる。特に、前記実施例ではトップゲート型電界放出ディスプレイ装置を基準として説明したが、アンダーゲート型またはメッシュ型に適するように設計することは当業者なら容易に設計変更可能な程度のものであり、本発明の均等な範囲に属すると理解せねばならない。
【産業上の利用可能性】
【００５１】
本発明の電界放出ディスプレイ装置は、高電圧素子と低電圧素子間に接地を通じて伝達されるノイズ影響を低減できて、改善された電界放出ディスプレイ技術として好適に用いられる。
【図面の簡単な説明】
【００５２】
【図１】電界放出ディスプレイ装置で低電圧素子（論理素子）と高電圧素子とが共通接地された状態を示す概略図である。
【図２】本発明の一実施例による電界放出ディスプレイ装置のうち電界放出ディスプレイパネルの斜視図である。
【図３】本発明の一実施例による電界放出ディスプレイ装置のブロック図である。
【図４】本発明の一実施例に係る電界放出ディスプレイ装置で低電圧素子（論理素子）と高電圧素子とが共通接地された状態を示す概略図である。
【図５】本発明に係る電界放出ディスプレイ装置において、高電圧素子用の接地と低電圧論理素子用接地とがフェライトビードにより分離された状態を示す回路図である。
【図６】図５の回路図で低電圧論理素子側に対してノイズ低減フィルター回路が構成された回路図である。
【図７】図６の回路図を等価的に再配列した回路図である。
【符号の説明】
【００５３】
１０        電界放出ディスプレイパネル
１５        映像処理部
１６        パネル制御部
１７        走査駆動部
１８        データ駆動部
１９        電源供給部
２１        前面基板
２２        アノード電極
３１        後面基板
１００        第１高電圧用接地
１１０        第１高電圧素子
２００        第２高電圧用接地
２１０        第２高電圧素子
３００        低電圧用接地
３１０        低電圧デジタル論理素子
３２０        低電圧アナログ論理素子
Ｂ１、Ｂ２、ＢＬ        フェライトビード
Ｃ１、Ｃ２        キャパシタ
ＦＲ１１，．．．，ＦＢｎｍ        蛍光セル
ＣＲ１，．．．，ＣＢｍ        カソード電極ライン
ＥＲ１１，．．．，ＥＢｎｍ        電子放出源
Ｇ１，．．．，Ｇｎ        ゲート電極ライン
ＨＲ１１，．．．，ＨＢｎｍ        貫通孔
【図１】
2005316373.tif 000003
【図２】
2005316373.tif 000004
【図３】
2005316373.tif 000005
【図４】
2005316373.tif 000006
【図５】
2005316373.tif 000007
【図６】
2005316373.tif 000008
【図７】
2005316373.tif 000009