(57)【要約】  【課題】  チャージポンプ回路の起動時の寄生トランジスタによるサイリスタ動作を防止する。  【解決手段】  チャージポンプ回路２００を構成するラッチアップ防止回路２３１は、以下のように構成されている。負極出力端子４と接地端子２間にデプレッション型ＰチャネルＭＯＳトランジスタＭ３１と抵抗Ｒ３１が直列接続されている。トランジスタＭ３１のバックゲートと接地端子２間に双方向性ＰＮＰトランジスタＱ３１が接続され、トランジスタＭ３１のバックゲートと負極出力端子４間に双方向性ＰＮＰトランジスタＱ３２が接続されている。また、抵抗Ｒ３１の両端に抵抗Ｒ３１を短絡させるための双方向性ＰＮＰトランジスタＱ３３が接続されている。トランジスタＱ３１のベースは負極出力端子４に接続され、トランジスタＭ３１のゲートとトランジスタＱ３２，Ｑ３３のベースとは接地端子２に接続されている。【選択図】  図２
2005192302.tif 000002
【特許請求の範囲】
【請求項１】
単一半導体基板に集積化され、単一の一極性入力電圧より絶対値が大きな一極性および他極性出力電圧を生成するチャージポンプ回路において、デプレッション型ＭＯＳトランジスタを有するラッチアップ防止回路を前記半導体基板に内蔵し、起動時に前記他極性出力電圧の端子を前記デプレッション型ＭＯＳトランジスタを介して接地電位とすることを特徴とするチャージポンプ回路。
【請求項２】
前記ラッチアップ防止回路が、さらに、前記他極性出力電圧の端子と接地間に前記デプレッション型ＭＯＳトランジスタとで直列接続された抵抗と、前記デプレッション型ＭＯＳトランジスタのバックゲートを接地電位に接続する第１の双方向性バイポーラトランジスタと、前記デプレッション型ＭＯＳトランジスタのバックゲートを前記他極性出力電圧の端子電位に接続する第２の双方向性バイポーラトランジスタと、前記抵抗を短絡させる第３の双方向性バイポーラトランジスタとを有することを特徴とする請求項１記載のチャージポンプ回路。
【請求項３】
前記一極性が正極性および他極性が負極性であり、前記半導体基板の導電型がＰ型であり、前記半導体基板の電位が前記他極性出力電圧の端子電位であり、前記デプレッション型ＭＯＳトランジスタがＰチャネル型および前記各バイポーラトランジスタがＰＮＰ型であり、前記デプレッション型ＭＯＳトランジスタおよび抵抗のうちデプレッション型ＭＯＳトランジスタが前記他極性出力電圧の端子側および抵抗が接地電位側に接続され、前記第１のバイポーラトランジスタのベースが前記他極性出力電圧の端子に接続され、前記デプレッション型ＭＯＳトランジスタのゲートと前記第２および第３のバイポーラトランジスタのベースが接地電位に接続されていることを特徴とする請求項２記載のチャージポンプ回路。
【請求項４】
前記一極性が正極性および他極性が負極性であり、前記半導体基板の導電型がＮ型であり、前記半導体基板に形成されたＰウェルの電位が前記他極性出力電圧の端子電位であり、前記デプレッション型ＭＯＳトランジスタがＮチャネル型および前記各バイポーラトランジスタがＮＰＮ型であり、前記デプレッション型ＭＯＳトランジスタおよび抵抗のうち抵抗が前記他極性出力電圧の端子側およびデプレッション型ＭＯＳトランジスタが接地電位側に接続され、前記デプレッション型ＭＯＳトランジスタのゲートと前記第１および第３のバイポーラトランジスタのベースが前記他極性出力電圧の端子に接続され、前記第２のバイポーラトランジスタのベースが接地電位に接続されていることを特徴とする請求項２記載のチャージポンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単一供給電源から供給電源電圧より絶対値が大きな正および負の出力電圧を得ることができるチャージポンプ回路に関し、特に単一半導体基板に集積化されたチャージポンプ回路に関する。
【背景技術】
【０００２】
単一供給電源から供給電源電圧より絶対値の大きな正および負の出力電圧を得ることができるチャージポンプ回路が使用されている（例えば、特許文献１を参照。）。以下、従来のチャージポンプ回路１００について図６を参照して説明する。チャージポンプ回路１００は、正電圧生成回路１１０と負電圧生成回路１２０とを有している。電源ＶＤＤを入力端子１と接地端子２間に接続して電源電圧ＶＤＤを供給することにより、正電圧生成回路１１０で電源電圧ＶＤＤの２倍の正電圧（＋２ＶＤＤ）が生成され、この正電圧（＋２ＶＤＤ）が負電圧生成回路１２０に供給され、負電圧生成回路１２０で電源電圧ＶＤＤの２倍の負電圧（−２ＶＤＤ）が生成される。そして、正極出力端子３と接地端子２間に正電圧（＋２ＶＤＤ）が出力され、負極出力端子４と接地端子２間に負電圧（−２ＶＤＤ）が出力される。
【０００３】
正電圧生成回路１１０において、Ｓ１１〜Ｓ１４はスイッチ、Ｃ１１，Ｃ１２はコンデンサである。先ず、電源電圧ＶＤＤが入力端子１に供給され、スイッチＳ１１，Ｓ１２がオン制御、およびスイッチＳ１３，Ｓ１４がオフ制御されたとき、コンデンサＣ１１が充電される。次に、スイッチＳ１１，Ｓ１２がオフ制御、およびスイッチＳ１３，Ｓ１４がオン制御されたとき、コンデンサＣ１１は放電し、コンデンサＣ１１に充電された電圧に電源電圧ＶＤＤが重畳された電圧でコンデンサＣ１２が充電される。以下、スイッチＳ１１，Ｓ１２とＳ１３，Ｓ１４を交互に切替えることにより、コンデンサＣ１２に電荷が蓄積され、正電圧生成回路１１０から負電圧生成回路１２０および正極出力端子３に電源電圧ＶＤＤの２倍の正電圧（＋２ＶＤＤ）が出力される。
【０００４】
負電圧生成回路１２０において、Ｓ２１〜Ｓ２４はスイッチ、Ｃ２１，Ｃ２２はコンデンサである。先ず、正電圧生成回路１１０から正電圧（＋２ＶＤＤ）が供給され、スイッチＳ２１，Ｓ２２がオン制御、およびスイッチＳ２３，Ｓ２４がオフ制御されたとき、コンデンサＣ２１が充電される。次に、スイッチＳ２１，Ｓ２２がオフ制御、およびスイッチＳ２３，Ｓ２４がオン制御されたとき、コンデンサＣ２１に充電された電荷が放電してコンデンサＣ２２が充電される。以下、スイッチＳ２１，Ｓ２２とＳ２３，Ｓ２４を交互に切替えることにより、コンデンサＣ２２に電荷が蓄積され、負電圧生成回路１２０から負極出力端子４に電源電圧ＶＤＤの２倍の負電圧（−２ＶＤＤ）が出力される。
【０００５】
上記のチャージポンプ回路１００のスイッチＳ１１〜Ｓ１４およびＳ２１〜Ｓ２４をＭＯＳトランジスタで構成した例を図７に示す。図において、Ｍ１１，Ｍ１３，Ｍ１４，Ｍ２１はそれぞれスイッチＳ１１，Ｓ１３，Ｓ１４，Ｓ２１としてのエンハンスメント型ＰチャネルＭＯＳトランジスタ、Ｍ１２，Ｍ２２〜Ｍ２４はスイッチＳ１２，Ｓ２２〜Ｓ２４としてのエンハンスメント型ＮチャネルＭＯＳトランジスタである。従って、正電圧生成回路１１０においては、ＭＯＳトランジスタＭ１１，Ｍ１２がオン制御、およびＭＯＳトランジスタＭ１３，Ｍ１４がオフ制御されることにより電源電圧ＶＤＤによりコンデンサＣ１１が充電される。また、ＭＯＳトランジスタＭ１３，Ｍ１４がオン制御、およびＭＯＳトランジスタＭ１１，Ｍ１２がオフ制御されることによりコンデンサＣ１１に充電された電荷が放電し、コンデンサＣ１１に充電された電圧に電源電圧VDDが重畳された電圧でコンデンサＣ１２が充電される。また、負電圧生成回路１２０においては、ＭＯＳトランジスタＭ２１，Ｍ２２がオン制御、およびＭＯＳトランジスタＭ２３，Ｍ２４がオフ制御されることによりコンデンサＣ２１が充電され、また、ＭＯＳトランジスタＭ２３，Ｍ２４がオン制御、およびＭＯＳトランジスタＭ２１，Ｍ２２がオフ制御されることによりコンデンサＣ２１に充電された電荷が放電してコンデンサＣ２２に充電される。尚、入力端子１と正極出力端子３間には、静電気保護用ダイオードＤｉが接続されている。
【０００６】
図７に示すチャージポンプ回路１００は、各コンデンサを外付けにして、半導体集積回路として、単一半導体基板に集積化される。例えば、Ｐ型半導体基板を用いて、各ＮチャネルＭＯＳトランジスタＭ１２，Ｍ２２〜Ｍ２４はＰ型半導体基板をバックゲートとしてＰ型半導体基板にＮ型領域によるソース・ドレインが形成されて構成され、各ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３，Ｍ１４，Ｍ２１はＰ型半導体基板に形成されたＮウェルをバックゲートとしてＮウェルにＰ型領域によるソース・ドレインが形成されて構成されている。従って、Ｐ型半導体基板の電位は負極出力端子４の電位となる。静電気保護用ダイオードＤｉはＰ型半導体基板に形成されたＮウェルをカソードとしてＮウェルにＰ型領域によるアノードが形成されて構成されている。
【特許文献１】特開平６−１６５４８２号公報（第２頁−第３頁、図１３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、上記の半導体集積化されたチャージポンプ回路１００には寄生トランジスタを有している。図８にＰ型半導体基板に形成されたチャージポンプ回路１００の要部を示して説明する。図において、１１はＰ型半導体基板で、Ｐ型半導体基板１１にＮ型領域１２，１３によるソース・ドレインが形成されてＭＯＳトランジスタＭ１２が構成されている。また、Ｐ型半導体基板１１にＮウェル１４，１５が形成されている。Ｎウェル１４にはＰ型領域１６，１７によるソース・ドレインが形成されてＭＯＳトランジスタＭ１３が構成されている。Ｎウェル１５にはＰ型領域１８が形成されて静電気保護用ダイオードＤｉが構成されている。ＭＯＳトランジスタＭ１２のソースであるＮ型領域１２は接地され、ドレインであるＮ型領域１３はＭＯＳトランジスタＭ１３のドレインであるＰ型領域１７に接続されている。ＭＯＳトランジスタＭ１３のソースであるＰ型領域１６は入力端子１に接続され、Ｎウェル１４は正極出力端子３に接続されている。静電気保護用ダイオードＤｉのアノードであるＰ型領域１８は入力端子１に接続され、カソードであるＮウェル１５は正極出力端子３に接続されている。Ｐ型半導体基板１１は負極出力端子４に接続されている。
【０００８】
チャージポンプ回路１００の起動時において、入力端子１に電源電圧ＶＤＤを印加した瞬間に静電気保護用ダイオードＤｉを構成するＰ型領域１８およびＮウェル１５間やＭＯＳトランジスタＭ１３を構成するＰ型領域１６およびＮウェル１４間に順方向電流が流れ、正極出力端子３の電位がＶＤＤ方向に持ち上げられる。このとき、Ｐ型半導体基板１１の電位はフローテイングのため、このダイオードＤｉを構成するＰ型領域１８およびＮウェル１５やＭＯＳトランジスタＭ１３を構成するＰ型領域１６およびＮウェル１４とＰ型半導体基板１１とからなる寄生ＰＮＰトランジスタＱｐ１がオンし、Ｐ型半導体基板１１の電位がＶＤＤ方向に持ち上げられる。この持ち上がりにより、静電気保護用ダイオードＤｉを構成するＮウェル１５やＭＯＳトランジスタＭ１３を構成するＮウェル１４と、Ｐ型半導体基板１１と、ＭＯＳトランジスタＭ１２のソースである接地電位のＮ型領域１２とからなる寄生ＮＰＮトランジスタＱｐ２がオンする。その結果、寄生トランジスタＱｐ１とＱｐ２とでサイリスタ動作になり入力端子１と接地端子２間に大電流が流れ、チャージポンプ回路１００が起動しない。このチャージポンプ回路１００を正常に起動させるためには、寄生トランジスタＱｐ１がオンしないように、入力端子１と正極出力端子３間に、または、接地端子２と負極出力端子４間に、Ｐ型領域１６，１８およびＮウェル１４，１５間やＰ型半導体基板１１およびＮ型領域１２間の順方向電圧Ｖｆより小さいＶｆを有するショットキーダイオードを接続しなければならない。そのため、ショットキーダイオードを接続すると、外付け部品が多くなり、実装面積が増大するなどの問題がある。
【０００９】
本発明は、上記問題を解決するためになされたもので、チャージポンプ回路の起動時の他極性出力電圧の端子の電位が接地電位に対し一極性入力電圧方向にわずかしかプルされないようにして寄生トランジスタによるサイリスタ動作を防止したチャージポンプ回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
（１）本発明のチャージポンプ回路は、単一半導体基板に集積化され、単一の一極性入力電圧より絶対値が大きな一極性および他極性出力電圧を生成するチャージポンプ回路において、デプレッション型ＭＯＳトランジスタを有するラッチアップ防止回路を前記半導体基板に内蔵し、起動時に前記他極性出力電圧の端子を前記デプレッション型ＭＯＳトランジスタを介して接地電位とすることを特徴とする。
（２）本発明のチャージポンプ回路は、上記（１）項において、前記ラッチアップ防止回路が、さらに、前記他極性出力電圧の端子と接地間に前記デプレッション型ＭＯＳトランジスタとで直列接続された抵抗と、前記デプレッション型ＭＯＳトランジスタのバックゲートを接地電位に接続する第１の双方向性バイポーラトランジスタと、前記デプレッション型ＭＯＳトランジスタのバックゲートを前記他極性出力電圧の端子電位に接続する第２の双方向性バイポーラトランジスタと、前記抵抗を短絡させる第３の双方向性バイポーラトランジスタとを有することを特徴とする。
（３）本発明のチャージポンプ回路は、上記（２）項において、前記一極性が正極性および他極性が負極性であり、前記半導体基板の導電型がＰ型であり、前記半導体基板の電位が前記他極性出力電圧の端子電位であり、前記デプレッション型ＭＯＳトランジスタがＰチャネル型および前記各バイポーラトランジスタがＰＮＰ型であり、前記デプレッション型ＭＯＳトランジスタおよび抵抗のうちデプレッション型ＭＯＳトランジスタが前記他極性出力電圧の端子側および抵抗が接地電位側に接続され、前記第１のバイポーラトランジスタのベースが前記他極性出力電圧の端子に接続され、前記デプレッション型ＭＯＳトランジスタのゲートと前記第２および第３のバイポーラトランジスタのベースが接地電位に接続されていることを特徴とする。
（４）本発明のチャージポンプ回路は、上記（２）項において、前記一極性が正極性および他極性が負極性であり、前記半導体基板の導電型がＮ型であり、前記半導体基板に形成されたＰウェルの電位が前記他極性出力電圧の端子電位であり、前記デプレッション型ＭＯＳトランジスタがＮチャネル型および前記各バイポーラトランジスタがＮＰＮ型であり、前記デプレッション型ＭＯＳトランジスタおよび抵抗のうち抵抗が前記他極性出力電圧の端子側およびデプレッション型ＭＯＳトランジスタが接地電位側に接続され、前記デプレッション型ＭＯＳトランジスタのゲートと前記第１および第３のバイポーラトランジスタのベースが前記他極性出力電圧の端子に接続され、前記第２のバイポーラトランジスタのベースが接地電位に接続されていることを特徴とする。
本手段によれば、チャージポンプ回路の他極性出力電圧の端子と接地端子間にラッチアップ防止回路を構成したので、チャージポンプ回路の起動時に他極性出力電圧の端子の電位が一極性入力電圧方向にプルされたとき、他極性出力電圧の端子と接地端子間はラッチアップ防止回路を介して低インピーダンスで接続され、他極性出力電圧の端子の電位は、わずかしかプルされない。その結果、ショットキーダイオードを一極性入力電圧の端子と一極性出力電圧の端子間に、または、接地端子と他極性出力電圧の端子間に接続しなくても、起動時の寄生トランジスタによるサイリスタ動作が生じなくなる。
【発明の効果】
【００１１】
本発明によれば、ラッチアップ防止回路により、チャージポンプ回路の起動時の他極性出力電圧の端子の電位が一極性入力電圧方向にわずかしかプルされないので、サイリスタ動作防止のためのショットキーダイオードを接続する必要がなくなる。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の一実施形態のチャージポンプ回路２００について、一極性が正極性、他極性が負極性の例で、図１を参照して説明する。尚、図６および図７に示すものと基本的な構成が同一のものについては同一符号を付して、その説明を省略する。図６および図７のチャージポンプ回路１００と異なる点は、負極出力端子４と接地端子２間に接続されたラッチアップ防止回路２３０を有する点である。
【００１３】
ラッチアップ防止回路２３０について、チャージポンプ回路２００の各ＮチャネルＭＯＳトランジスタがＰ型半導体基板をバックゲートとして形成され、各ＰチャネルＭＯＳトランジスタがＰ型半導体基板に形成されたＮウェルをバックゲートとして形成された場合のラッチアップ防止回路２３１を図２を参照して説明する。負極出力端子４と接地端子２間にデプレッション型ＰチャネルＭＯＳトランジスタＭ３１と抵抗Ｒ３１が直列接続されている。ＭＯＳトランジスタＭ３１のバックゲートを接地端子２および負極出力端子４に切り換え接続するために、ＭＯＳトランジスタＭ３１のバックゲートと接地端子２間に双方向性ＰＮＰトランジスタＱ３１が接続され、ＭＯＳトランジスタＭ３１のバックゲートと負極出力端子４間に双方向性ＰＮＰトランジスタＱ３２が接続されている。また、抵抗Ｒ３１の両端に抵抗Ｒ３１を短絡させるための双方向性ＰＮＰトランジスタＱ３３が接続されている。トランジスタＱ３１のベースは負極出力端子４に接続され、ＭＯＳトランジスタＭ３１のゲートとトランジスタＱ３２，Ｑ３３のベースとは接地端子２に接続されている。
【００１４】
次に、ラッチアップ防止回路２３１の動作について、説明する。
（１）負極出力端子４の電位がＶＤＤ方向に持ち上がろうとしたとき（図３（ａ），（ｂ）参照）
チャージポンプ回路２００の入力端子１に電源電圧ＶＤＤが印加されると、静電気保護用ダイオードＤｉや寄生ダイオードに順方向電流が流れ、正極出力端子３の電位がＶＤＤ方向に持ち上げられる。このとき、負極出力端子４の電位がＶＤＤ方向に持ち上げられ、トランジスタＱ３２のベース・エミッタ間電圧ＶＢＥがトランジスタＱ３２のコレクタ・エミッタ間飽和電圧ＶＣＥ（ＳＡＴ）≒０．２ｖ以上になると、図３（ａ）に示すように、トランジスタＱ３２は高インピーダンスでオンし始め、図３（ｂ）に示すように、ＭＯＳトランジスタＭ３１のバックゲートが負極出力端子４に接続され、ＭＯＳトランジスタＭ３１は負極出力端子４に接続される側がソースとなり、接地端子２に接続される側がドレインとなる。このとき、ＭＯＳトランジスタＭ３１のゲート・ソース間電圧ＶＧＳはＭＯＳトランジスタＭ３１の閾値電圧ＶＴＤ以下（ＶＴＤが正の電圧であるのに対してＶＧＳは負の電圧）であるため、ＭＯＳトランジスタＭ３１はオンしており、負極出力端子４は抵抗Ｒ３１を介して接地端子２に接続される。そして、トランジスタＱ３３もベース・エミッタ間がバイアスされ、ベース・エミッタ間電圧ＶＢＥが上昇するとオンし、抵抗Ｒ３１の両端の電圧はトランジスタＱ３３のオン電圧に等しくなる。その結果、負極出力端子４と接地端子２間はＭＯＳトランジスタＭ３１およびトランジスタＱ３３のオン抵抗を介して低インピーダンスで接続され、負極出力端子４の電位は、接地電位からＭＯＳトランジスタＭ３１のオン電圧＋トランジスタＱ３３のオン電圧以上には持ち上がらない。そのため、寄生トランジスタＱｐ１，Ｑｐ２はオンせず、寄生トランジスタＱｐ１，Ｑｐ２によるサイリスタ動作は発生しない。
【００１５】
（２）負極出力端子４の電位が負電位方向に持ち下がろうとしたとき（図４（ａ），（ｂ）参照）
チャージポンプ回路２００の入力端子１に電源電圧ＶＤＤが印加され、チャージポンプ回路２００の正電圧生成回路１１０および負電圧生成回路１２０が起動すると、負極出力端子４の電位が負電位（−２ＶＤＤ）方向に持ち下げられる。ＭＯＳトランジスタＭ３１はノーマリオンであり、以下に説明するように、負極出力端子４の電位が負電位方向に所定電位に持ち下げられるまでは低インピーダンスのオン状態であり、所定電位に持ち下げられるとＭＯＳトランジスタＭ３１は低インピーダンスのオン状態から高インピーダンスのオン状態となる。負極出力端子４の電位が負電位になり、トランジスタＱ３１のベース・エミッタ間電圧ＶＢＥがトランジスタＱ３１のコレクタ・エミッタ間飽和電圧ＶＣＥ（ＳＡＴ）≒０．２ｖ以上になると、図４（ａ）に示すように、トランジスタＱ３１は高インピーダンスでオンし始め、図４（ｂ）に示すように、ＭＯＳトランジスタＭ３１のバックゲートが接地端子２に接続され、ＭＯＳトランジスタＭ３１は接地端子２に接続される側がソースとなり、負極出力端子４に接続される側がドレインとなる。このとき、トランジスタＱ３３はベースとエミッタが接地電位でありオフし、ＭＯＳトランジスタＭ３１のソースは抵抗Ｒ３１を介して接地される。
【００１６】
図４（ｂ）に示す等価回路において、負極出力端子４の電位が負電位方向に持ち下げられると、ＭＯＳトランジスタＭ３１を介して抵抗Ｒ３１に電流Ｉ１が流れ、ＭＯＳトランジスタＭ３１のソースの電位は接地電位からＶ１＝Ｒ３１×Ｉ１降下した電位となる。これによりＭＯＳトランジスタＭ３１のゲート・ソース間電圧ＶＧＳはＶＧＳ＝Ｖ１となる。また、ＭＯＳトランジスタＭ３１のバックゲートとソース間にもその電圧降下Ｖ１＝Ｒ３１×Ｉ１が印加され、そのときのバックゲート効果による閾値の変動（下降）分をΔＶＴＤとすると、ＭＯＳトランジスタＭ３１がオフする条件は、ＶＴＤ−ΔＶＴＤ<ＶＧＳ＝Ｖ１となる。
従って、Ｖ１がＶＴＤ−ΔＶＴＤに近づくとＭＯＳトランジスタＭ３１がオフになろうとするが、オフになろうとすると、逆に抵抗Ｒ３１に流れる電流が少なくなりオンになろうと負帰還がかかり、平衡状態でＭＯＳトランジスタＭ３１のゲート・ソース間電圧ＶＧＳは一定値に収束してＭＯＳトランジスタＭ３１は高インピーダンスのオン状態となる。ＭＯＳトランジスタＭ３１が高インピーダンスのオン状態で、負極出力端子４の電位は負電位方向にさらに持ち下げられ、電源電圧ＶＤＤの２倍の負電圧（−２ＶＤＤ）となる。
【００１７】
次に、ラッチアップ防止回路２３０について、チャージポンプ回路２００の各ＰチャネルＭＯＳトランジスタがＮ型半導体基板をバックゲートとして形成され、各ＮチャネルＭＯＳトランジスタがＮ型半導体基板に形成されたＰウェルをバックゲートとして形成された場合のラッチアップ防止回路２３２を図５を参照して説明する。負極出力端子４と接地端子２間に抵抗Ｒ４１とデプレッション型ＮチャネルＭＯＳトランジスタＭ４１とが直列接続されている。ＭＯＳトランジスタＭ４１のバックゲートを接地端子２および負極出力端子４に切り換え接続するために、ＭＯＳトランジスタＭ４１のバックゲートと接地端子２間に双方向性ＮＰＮトランジスタＱ４１が接続され、ＭＯＳトランジスタＭ４１のバックゲートと負極出力端子４間に双方向性ＮＰＮトランジスタＱ４２が接続されている。また、抵抗Ｒ３１の両端に抵抗Ｒ４１を短絡させるための双方向性ＮＰＮトランジスタＱ４３が接続されている。ＭＯＳトランジスタＭ４１のゲートとトランジスタＱ４１，Ｑ４３のベースとは負極出力端子４に接続され、トランジスタＱ４２のベースは接地端子２に接続されている。ラッチアップ防止回路２３２の動作については、ラッチアップ防止回路２３１と同様に動作するので説明を省略する。
【００１８】
以上のように、チャージポンプ回路２００の負極出力端子４と接地端子２間にラッチアップ防止回路２３１，２３２を構成したので、負極出力端子４の電位がＶＤＤ方向に持ち上げられたとき、負極出力端子４と接地端子２間はＭＯＳトランジスタＭ３１，Ｍ４１とトランジスタＱ３３，Ｑ４３とを介して低インピーダンスで接続され、負極出力端子４の電位は、わずかしか持ち上がらない。従って、寄生トランジスタによるサイリスタ動作は発生せず、ショットキーダイオードを接続する必要がなくなる。
【００１９】
尚、上記実施例では、一極性が正極性および他極性が負極性である例で説明したが、一極性が負極性および他極性が正極性であってもよい。
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施形態のチャージポンプ回路２００を示すブロック図。
【図２】図１に示すチャージポンプ回路２００がＰ型半導体基板に形成された場合に用いられるラッチアップ防止回路２３１の回路図。
【図３】負極出力端子４の電位がＶＤＤ方向に持ち上がろうとしたときの図２に示すラッチアップ防止回路２３１の動作を説明する回路図。
【図４】負極出力端子４の電位が負電位に持ち下がろうとしたときの図２に示すラッチアップ防止回路２３１の動作を説明する回路図。
【図５】図１に示すチャージポンプ回路２００がＮ型半導体基板に形成された場合に用いられるラッチアップ防止回路２３２の回路図。
【図６】従来のチャージポンプ回路１００の回路図。
【図７】図６に示すチャージポンプ回路１００のスイッチとしてＭＯＳトランジスタを使用した回路図。
【図８】図７に示すチャージポンプ回路１００を半導体集積回路として半導体基板に形成したときの要部概略断面図。
【符号の説明】
【００２１】
１  入力端子
２  接地端子
３  正極出力端子
４  負極出力端子
１１  Ｐ型半導体基板
１２，１３  Ｎ型領域  
１４，１５  Ｎウェル
１６，１７，１８  Ｐ型領域
１１０  正電圧生成回路
１２０  負電圧生成回路
２００  チャージポンプ回路
２３０，２３１，２３２  ラッチアップ防止回路
Ｓ１１〜１４、Ｓ２１〜Ｓ２４  スイッチ
Ｃ１１、Ｃ１２、Ｃ２１，Ｃ２２  コンデンサ
Ｍ１１、Ｍ１３、Ｍ１４、Ｍ２１  エンハンスメント型ＰチャネルＭＯＳトランジスタ
Ｍ１２、Ｍ２２〜Ｍ２４  エンハンスメント型ＮチャネルＭＯＳトランジスタ
Ｍ３１  デプレッション型ＰチャネルＭＯＳトランジスタ
Ｍ４１  デプレッション型ＮチャネルＭＯＳトランジスタ
Ｑ３１〜Ｑ３３  ＰＮＰトランジスタ
Ｑ４１〜Ｑ４３  ＮＰＮトランジスタ
Ｄｉ  静電気保護用ダイオード
抵抗  Ｒ３１，Ｒ４１
【図１】
2005192302.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005192302.tif 000007
【図６】
2005192302.tif 000008
【図７】
2005192302.tif 000009
【図８】
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