(57)【要約】    【課題】  消費電力の少ない電位設定回路を提供する。    【解決手段】  電圧信号の電位を設定する電位設定回路であって、一端及び他端を有する強誘電体キャパシタと、他端に電気的に接続された容量手段と、強誘電体キャパシタの分極を反転させることにより、他端の電位を制御する制御手段と、他端の電位に基づいて所定の電位を生成する電源手段と、所定の電位を電圧信号として出力する出力端子とを備えた電位設定回路。電源手段は、ゲートが他端に電気的に接続され、ソース又はドレインの一方に所定の電圧が供給されたｎ型ＭＯＳトランジスタを有し、出力端子は、ｎ型ＭＯＳトランジスタのソース又はドレインの他方の電位に基づいて電圧信号を出力することが好ましい。【選択図】  図２
2005174451.tif 000002
【特許請求の範囲】
【請求項１】
電圧信号の電位を設定する電位設定回路であって、
一端及び他端を有する強誘電体キャパシタと、
前記他端に電気的に接続された容量手段と、
前記強誘電体キャパシタの分極を反転させることにより、前記他端の電位を制御する制御手段と、
前記他端の電位に基づいて所定の電位を生成する電源手段と、
前記所定の電位を前記電圧信号として出力する出力端子と
を備えたことを特徴とする電位設定回路。
【請求項２】
前記電源手段は、ゲートが前記他端に電気的に接続され、ソース又はドレインの一方に所定の電圧が供給されたｎ型ＭＯＳトランジスタを有し、
前記出力端子は、前記ｎ型ＭＯＳトランジスタの前記ソース又は前記ドレインの他方の電位に基づいて前記電圧信号を出力することを特徴とする請求項１に記載の電位設定回路。
【請求項３】
前記容量手段の容量は、前記ｎ型ＭＯＳトランジスタの容量よりも大きいことを特徴とする請求項２に記載の電位設定回路。
【請求項４】
入力信号の電位に基づいて電圧信号を生成する電位設定回路であって、
ゲートに前記入力信号が供給され、ソース又はドレインの一方に所定の電圧が供給された第１のｎ型ＭＯＳトランジスタと、
ソース又はドレインの一方が前記第１のｎ型ＭＯＳトランジスタの前記ソース又は前記ドレインの他方に電気的に接続された第２のｎ型ＭＯＳトランジスタと、
前記第１のｎ型ＭＯＳトランジスタの前記ソース又は前記ドレインの前記他方の電位を前記電圧信号として出力する出力端子と
を備えたことを特徴とする電位設定回路。
【請求項５】
請求項１乃至４のいずれか１項に記載の電位設定回路を備えたことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電位設定回路、半導体装置、及び電子機器に関する。
【背景技術】
【０００２】
従来の電源発生回路として、特開２００３−５９２６０号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された電源発生回路には、待機用の降圧回路と動作用の降圧回路とが設けられており、外部電源電圧より低い内部電源電圧を発生する。
【特許文献１】特開２００３−５９２６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記特許文献１に開示された従来の電源発生回路は、内部電源電圧の電位を設定するために、待機用の降圧回路及び／又は動作用の降圧回路において定常的に電流が流れるため、消費電流が大きいという問題が生じていた。
【０００４】
よって、本発明は、上記の課題を解決することのできる電位設定回路、半導体装置、及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、本発明の第１の形態によれば、電圧信号の電位を設定する電位設定回路であって、一端及び他端を有する強誘電体キャパシタと、前記他端に電気的に接続された容量手段と、前記強誘電体キャパシタの分極を反転させることにより、前記他端の電位を制御する制御回路と、前記他端に電気的に接続され、前記他端の電位に基づいて所定の電位を生成する電源手段と、前記所定の電位を前記電圧信号として出力する出力端子とを備えたことを特徴とする電位設定回路を提供する。
【０００６】
かかる構成では、強誘電体キャパシタの分極を反転させることにより電位を設定することとなる。したがって、定電位を設定する場合において、定常的な電流が流れることのない、すなわち、消費電流の少ない電位設定回路を提供することができる。
【０００７】
また、かかる構成では、強誘電体キャパシタと容量手段との容量比に基づいて、電圧信号の電位が制御されることとなる。したがって、電圧信号の電位を幅広く制御することができる電位設定回路を提供することができる。
【０００８】
さらに、かかる構成によれば、強誘電体キャパシタを有することにより、少ない面積で大きな振幅を有する電圧信号を設定することができる。
【０００９】
また、前記電源手段は、ゲートが前記他端に電気的に接続され、ソース又はドレインの一方に電圧が供給されたｎ型ＭＯＳトランジスタを有し、前記出力端子は、前記ｎ型ＭＯＳトランジスタの前記ソース又は前記ドレインの他方の電位に基づいて前記電圧信号を出力することが好ましい。出力端子とは、トランジスタの各端子や、インバータ等の論理回路の出力端を含む。
【００１０】
また、前記容量手段の容量は、前記ｎ型ＭＯＳトランジスタの容量よりも大きいことが好ましい。かかる構成によれば、強誘電体キャパシタから効率よく電荷を掃き出すことができる。したがって、電圧信号の電位をさらに幅広く制御することができる。
【００１１】
本発明の第２の形態によれば、入力信号の電位に基づいて電圧信号を生成する電位設定回路であって、ゲートに前記入力信号が供給され、ソース又はドレインの一方に所定の電圧が供給された第１のｎ型ＭＯＳトランジスタと、ソース又はドレインの一方が前記第１のｎ型ＭＯＳトランジスタの前記ソース又は前記ドレインの他方に電気的に接続された第２のｎ型ＭＯＳトランジスタと、前記第１のｎ型ＭＯＳトランジスタの前記ソース又は前記ドレインの前記他方の電位を前記電圧信号として出力する出力端子とを備えたことを特徴とする電位設定回路を提供する。
【００１２】
本発明の第３の形態によれば、上記遅延回路を備えたことを特徴とする半導体装置を提供する。ここで、半導体装置とは、本発明に係る遅延回路を備えた、半導体により構成された装置一般をいい、その構成に特に限定は無いが、例えば、上記遅延回路を備えた強誘電体メモリ装置、ＤＲＡＭ、フラッシュメモリ等の記憶装置等の信号遅延を必要とするあらゆる装置が含まれる。
【００１３】
本発明の第４の形態によれば、上記半導体装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係る半導体装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記半導体装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ、ＰＤＡ、電子手帳、ＩＣカード等といった、ＣＰＵ、ＲＡＭ又はＲＯＭを必要とするあらゆる装置が含まれる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１５】
図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示す機能ブロック図である。強誘電体メモリ装置１００は、キャパシタアレイ１１０と、ワード線制御部１２０と、プレート線制御部１３０と、読出回路１４０及び書込回路１６０を有するビット線制御部とを備えて構成される。読出回路１４０及び書込回路１６０は、所定の電圧を生成する電位設定回路１５０を有して構成される。
【００１６】
キャパシタアレイ１１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。強誘電体キャパシタは、ビット線ＢＬに電気的に接続されており、ワード線ＷＬ及びプレート線ＰＬの電位に基づいてデータの書き込み及び読み出しが制御される。
【００１７】
ワード線制御部１２０及びプレート線制御部１３０は、ワード線ＷＬ及びプレート線ＰＬの電位を制御することにより、ビット線ＢＬに電気的に接続された強誘電体キャパシタの両端の電位を制御する。
【００１８】
読出回路１４０は、強誘電体キャパシタに書き込まれたデータをビット線ＢＬを介して読み出す。本実施形態において読出回路１４０は、電位設定回路１５０を有しており、ビット線ＢＬの電位と電位設定回路１５０が生成した電位とを比較することにより、強誘電体キャパシタに書き込まれたデータを判断する。
【００１９】
書込回路１６０は、ビット線ＢＬを介して強誘電体キャパシタにデータを書き込む。本実施形態において書込回路１６０は、電位設定回路１５０を有しており、電位設定回路１５０が生成した電圧をビット線ＢＬを介して強誘電体キャパシタに供給することにより、強誘電体キャパシタにデータを書き込む。
【００２０】
図２は、電位設定回路１５０の回路構成の第１実施例を示す図である。本例の電位設定回路１５０は、入力信号Ｓ０〜Ｓ３に基づいて電位が制御された電圧信号ＯＵＴを出力する回路である。電位設定回路１５０は、ｎ型ＭＯＳトランジスタ２１０及び２２０と、ｐ型ＭＯＳトランジスタ２３０と、ｎ型ＭＯＳトランジスタ２１０のゲートの電位を制御する第１の電位制御部３００と、ｎ型ＭＯＳトランジスタ２２０及びｐ型ＭＯＳトランジスタ２３０のゲートの電位を制御する第２の電位制御部４００とを有して構成される。
【００２１】
ｎ型ＭＯＳトランジスタ２１０は、ドレインに駆動電圧ＶＣＣが供給されており、ゲートの電位に応じてソースの電位を変動させる。ｐ型ＭＯＳトランジスタ２３０は、ソースがｎ型ＭＯＳトランジスタ２１０のソースと電気的に接続されており、ドレインがｎ型ＭＯＳトランジスタ２２０のドレインに電気的に接続されている。したがって、ｐ型ＭＯＳトランジスタ２３０は、ゲートの電位に基づいて、電圧信号ＯＵＴとしてｎ型ＭＯＳトランジスタ２１０のソースの電位を出力するか否かを切り換える。また、ｎ型ＭＯＳトランジスタ２３０はソースが接地されており、電圧信号ＯＵＴとして接地電位を出力するか否かを切り換える。すなわち、ｎ型ＭＯＳトランジスタ２２０及びｐ型ＭＯＳトランジスタ２３０は、それぞれのゲートの電位に基づいて、電圧信号ＯＵＴとして、ｎ型ＭＯＳトランジスタ２１０のソースの電位を出力するか、又は接地電位を出力するかを切り換える。
【００２２】
第１の電位制御部３００は、入力信号Ｓ０及びＳ１の電位に基づいてｎ型ＭＯＳトランジスタ２１０のゲートの電位を制御しており、第２の電位制御部４００は、入力信号Ｓ２及びＳ３の電位に基づいてｎ型ＭＯＳトランジスタ２２０及びｐ型ＭＯＳトランジスタ２３０のゲートの電位を制御する。
【００２３】
第１の電位制御部３００は、強誘電体キャパシタ３１０と、容量手段の一例である常誘電体キャパシタ３２０と、強誘電体キャパシタ３１０の両端の電位を制御するキャパシタ電位制御部３５０を有して構成される。
【００２４】
強誘電体キャパシタ３１０及び常誘電体キャパシタ３２０は、それぞれ一端及び他端を有しており、強誘電体キャパシタ３１０の一端及び他端は第３の制御部３５０に電気的に接続されている。また、常誘電体キャパシタ３２０の一端は、強誘電体キャパシタ３１０の他端、第３の制御部３５０、及びｎ型ＭＯＳトランジスタ２１０のゲートに電気的に接続されており、他端は接地されている。また、常誘電体キャパシタ３２０の容量は、ｎ型ＭＯＳトランジスタ２１０のゲートに付加される容量より大きいことが望ましい。これにより、強誘電体キャパシタ３１０に蓄積された電荷を効率よく取り出すことができる。
【００２５】
キャパシタ電位制御部３５０は、強誘電体キャパシタ３１０の一端及び他端の電位を制御する。第３の電位制御部３５０は、伝送ゲート３３０と、インバータ３４０、３４２、及び３４４と、ＮＡＮＤ回路３４６及び３４８とを有して構成される。
【００２６】
ＮＡＮＤ回路３４６は、入力として入力信号Ｓ０及び入力信号Ｓ１の反転信号を受け取り、これらの否定論理積を出力信号としてインバータ３４０に供給する。インバータ３４０は、当該出力信号を反転した信号を強誘電体キャパシタ３１０の一端に供給する。また、ＮＡＮＤ回路３４８は、入力として入力信号Ｓ０及びＳ１を受け取り、これらの否定論理積を出力信号としてインバータ３４４に供給する。インバータ３４４は、当該出力信号を反転した信号を伝送ゲート３３０を介して強誘電体キャパシタ３１０の他端、常誘電体キャパシタ３２０の一端、及びｎ型ＭＯＳトランジスタ２１０のゲートに供給する。
【００２７】
また、入力信号Ｓ１及びこの反転信号が、それぞれ伝送ゲート３３０を構成するｎ型ＭＯＳトランジスタ及びｐ型ＭＯＳトランジスタのゲートに供給される。すなわち、伝送ゲート３３０は、入力信号Ｓ１の電位に基づいて、伝送ゲート３３０を導通するか、非導通とするかを制御する。したがって、伝送ゲート３３０が導通している場合、強誘電体キャパシタ３１０の他端の電位は、インバータ３４４の出力と略等しい電位となる。一方、伝送ゲート３３０が非導通の場合、強誘電体キャパシタ３１０の他端は浮遊状態となる。
【００２８】
第２の電位制御部４００は、インバータ４０２と、ＮＡＮＤ回路４０４及び４０６とを有して構成される。ＮＡＮＤ回路４０４は、入力として入力信号Ｓ２及びＳ３を受け取り、これらの否定論理積を出力信号としてｐ型ＭＯＳトランジスタ２３０のゲートに供給する。また、インバータ４０２は、入力信号Ｓ３を反転した反転信号をＮＡＮＤ回路４０６に供給する。そして、ＮＡＮＤ回路４０６は、入力として入力信号Ｓ２及び当該反転信号を受け取り、これらの否定論理積を出力信号としてｎ型ＭＯＳトランジスタ２２０のゲートに供給する。すなわち、ｎ型ＭＯＳトランジスタ２２０及びｐ型ＭＯＳトランジスタ２３０のゲートに供給される信号は、それぞれ異なる論理値を示す。
【００２９】
図３は、第１実施例の電位設定回路１５０の動作を示すタイミングチャートである。図２及び図３を参照して、第１実施例の電位設定回路１５０の動作について説明する。本例において、入力信号Ｓ１、Ｓ２、Ｓ３、及びＳ４は、Ｈ論理又はＬ論理を示すディジタル信号である。また、入力信号Ｓ１、Ｓ２、Ｓ３、及びＳ４の論理値がＨ論理である場合の当該信号の電位はＶＣＣであり、また、当該論理値がＬ論理である場合の当該電位は０Ｖである。
【００３０】
まず、初期状態において、入力信号Ｓ０及びＳ２は、それぞれＬ論理を示しており、また、入力信号Ｓ１及びＳ３はＨ論理を示している。したがって、伝送ゲート３３０は導通しており、また、インバータ３４０及び３４４は、それぞれＬ論理を出力するため、強誘電体キャパシタ３１０の一端（ａ点）及び他端（ｂ点）の電位は０Ｖとなる。また、ＮＡＮＤ回路４０４及び４０６は、それぞれＨ論理及びＬ論理を出力するため、ｐ型ＭＯＳトランジスタ２３０は非導通となり、また、ｎ型ＭＯＳトランジスタ２２０は導通する。したがって、電圧信号ＯＵＴの電位は０Ｖとなる。
【００３１】
次に、入力信号Ｓ０の論理値がＨ論理に変化すると、インバータ３４４の出力がＨ論理となるため、ｂ点の電位がＶＣＣまで上昇する。一方、インバータ３４０の出力は０Ｖのままであるため、ａ点の電位も０Ｖのままである。したがって、強誘電体キャパシタ３１０の両端の電位差がＶＣＣとなるため、強誘電体キャパシタ３１０にはデータ“１”が書き込まれる。そして、入力信号Ｓ０の論理値がＬ論理に変化すると、強誘電体キャパシタ３１０にはデータ“１”が保持されたまま、ａ点及びｂ点の電位はそれぞれ０Ｖとなる。
【００３２】
次に、入力信号Ｓ１の論理値がＬ論理に変化すると、伝送ゲート３３０が非導通となるため、ｂ点は０Ｖにチャージされたまま浮遊状態となる。そして、入力信号Ｓ０の論理値がＨ論理に変化すると、インバータ３４０の出力がＨ論理に変化するため、ａ点の電位はＶＣＣまで上昇する。ａ点の電位がＶＣＣまで上昇すると、強誘電体キャパシタ３１０の両端にＶＣＣの電位差が生じるため、データ“１”が書き込まれた強誘電体キャパシタ３１０の分極が反転する。
【００３３】
強誘電体キャパシタ３１０の分極が反転すると、強誘電体キャパシタ３１０に蓄積された電荷が掃き出される。すなわち、強誘電体キャパシタ３１０に書き込まれたデータ“１”が読み出されることとなり、ｂ点の電位がＶｂまで上昇する。ここで、電位Ｖｂは、強誘電体キャパシタ３１０から掃き出された電荷量をＱ、常誘電体キャパシタ３２０の容量をＣ、また、ｂ点に付加されるその他の容量（寄生容量）をＣ´とすると、Ｖｂ＝Ｑ／（Ｃ＋Ｃ´）で表される電位である。
【００３４】
ｂ点の電位がＶｂまで上昇すると、ｎ型ＭＯＳトランジスタ２１０のゲートにかかる電圧が閾値電圧Ｖｔを超えるため、ｎ型ＭＯＳトランジスタ２１０は導通する。そして、ｎ型ＭＯＳトランジスタ２１０のソースの電位は、Ｖｂ−Ｖｔまで上昇する。すなわち、ｎ型ＭＯＳトランジスタ２１０のゲートには、略一定の電圧であるＶｂが供給されているため、ｎ型ＭＯＳトランジスタ２１０はソースも略一定の電位Ｖｂ−Ｖｔとなる。
【００３５】
次に、入力信号Ｓ２の論理値がＨ論理に変化すると、ｎ型ＭＯＳトランジスタ２２０は非導通となり、また、ｐ型ＭＯＳトランジスタ２３０は導通する。したがって、電圧信号ＯＵＴの電位は、０Ｖからｎ型ＭＯＳトランジスタ２１０のソースと略等しい電位に上昇し、ｐ型ＭＯＳトランジスタ２３０が導通している間、当該電位を保持する。すなわち、電圧信号ＯＵＴの電位は定電位となる。
【００３６】
次に、入力信号Ｓ２の論理値がＬ論理に変化すると、ｐ型ＭＯＳトランジスタ２３０は非導通となり、また、ｎ型ＭＯＳトランジスタ２２０は導通するため、電圧信号ＯＵＴの電位は接地電位となる。そして、入力信号Ｓ０の論理値がＬ論理に変化すると、ａ点及びｂ点の電位は０Ｖとなり、さらに入力信号Ｓ１の論理値がＨ論理に変化すると、電位設定回路１５０の動作状態は初期状態に戻る。以上の動作を所定のタイミングで繰り返すことにより、所望のタイミングにおいて所望の期間、電圧信号ＯＵＴの電位を定電位とすることができる。
【００３７】
図４は、電位設定回路１５０の回路構成の第２実施例を示す図である。以下、本実施例の電位設定回路１５０について、第１実施例との相違点を中心に説明する。なお、本実施例において第１実施例と同じ符号を付した構成は、第１実施例の当該構成と同様の構成及び機能を有する。
【００３８】
本実施例の電位設定回路１５０は、入力信号ＩＮの電位に基づいて電位が制御された電圧信号ＯＵＴを出力する回路である。電位設定回路１５０は、ｎ型ＭＯＳトランジスタ２１０及び２４０と、第１の電位制御部３００と、ＮＯＲ回路５０２及び５０４と、インバータ５０６及び５０７と、遅延回路５０８及び５１０とを有して構成される。ｎ型ＭＯＳトランジスタ２４０は、ドレインがｎ型ＭＯＳトランジスタ２１０のソースに電気的に接続されており、ゲートに供給される入力信号ＩＮの電位に基づいて、電圧信号ＯＵＴの電位を接地電位にするか否かを切り換える。
【００３９】
遅延回路５０８は、入力信号ＩＮを遅延させた遅延信号を生成し、ＮＯＲ回路５０２に供給する。ＮＯＲ回路５０２は、入力として入力信号ＩＮ及び当該遅延信号を受け取り、これらの否定論理和を出力信号として第１の電位制御部３００に供給する。
【００４０】
また、遅延回路５１０は、入力信号ＩＮを遅延した遅延信号を生成し、インバータ５０６に供給する。ここで、遅延回路５１０は、入力信号ＩＮを、遅延回路５０８よりも多く遅延することにより当該遅延信号を生成する。インバータ５０６は、当該遅延信号を反転した信号を生成し、ＮＯＲ回路５０４に供給する。ＮＯＲ回路５０４は、入力として当該信号及び入力信号ＩＮを受け取り、これらの否定論理和を出力信号としてインバータ５０７に供給する。インバータ５０７は、当該出力信号を反転した信号を生成し、第１の電位制御部３００に供給する。
【００４１】
図５は、第２実施例の電位設定回路１５０の動作を示すタイミングチャートである。図４及び図５を参照して、第２実施例の電位設定回路１５０の動作について説明する。本例において、入力信号ＩＮは、Ｈ論理又はＬ論理を示すディジタル信号である。また、入力信号ＩＮの論理値がＨ論理である場合の当該信号の電位はＶＣＣであり、また、当該論理値がＬ論理である場合の当該電位は０Ｖである。また、本例の電位設定回路１５０は、初期状態において強誘電体キャパシタ３１０にデータ“１”が書き込まれている。
【００４２】
まず、初期状態において、入力信号ＩＮはＨ論理を示している。したがって、ＮＯＲ回路５０２の出力（ｃ点）及びインバータ５０７の出力（ｄ点）の論理値は、それぞれＬ論理及びＨ論理となる。したがって、伝送ゲート３３０は導通しており、また、インバータ３４０及び３４４は、それぞれＬ論理を出力するため、強誘電体キャパシタ３１０の一端（ａ点）及び他端（ｂ点）の電位は０Ｖとなる。したがって、ｎ型ＭＯＳトランジスタ２１０のゲートの電位も０Ｖとなるため、ｎ型ＭＯＳトランジスタ２１０は非導通となる。一方、ｎ型ＭＯＳトランジスタ２４０のゲートには入力信号ＩＮが供給されているため、初期状態においてｎ型ＭＯＳトランジスタ２４０は導通する。すなわち、初期状態において、電圧信号ＯＵＴの電位は０Ｖとなる。
【００４３】
次に、入力信号ＩＮの論理値がＬ論理に変化すると、遅延回路５０６が当該変化を遅延させてＮＯＲ回路５０４に供給するため、インバータ５０７の出力、すなわち、ｄ点の論理値はＨ論理からＬ論理に変化する。ｄ点の論理値がＬ論理に変化すると、伝送ゲート３３０が非導通となるため、ｂ点は０Ｖにチャージされたまま浮遊状態となる。
【００４４】
一方、入力信号ＩＮの論理値がＬ論理に変化すると、遅延回路５０８が当該変化を時間ｔ１遅延させてＮＯＲ回路５０２に供給するため、ＮＯＲ回路５０２の出力、すなわち、ｃ点の論理値は、入力信号ＩＮの論理値の変化に対して時間ｔ１遅延してＨ論理に変化する。ｃ点の論理値がＨ論理に変化すると、インバータ３４０の出力がＨ論理に変化するため、ａ点の電位はＶＣＣまで上昇する。ａ点の電位がＶＣＣまで上昇すると、強誘電体キャパシタ３１０の両端にＶＣＣの電位差が生じるため、データ“１”が書き込まれた強誘電体キャパシタ３１０の分極が反転する。
【００４５】
強誘電体キャパシタ３１０の分極が反転すると、強誘電体キャパシタ３１０に蓄積された電荷が掃き出される。すなわち、強誘電体キャパシタ３１０に書き込まれたデータ“１”が読み出されることとなり、ｂ点の電位がＶｂまで上昇する。
【００４６】
ｂ点の電位がＶｂまで上昇すると、ｎ型ＭＯＳトランジスタ２１０のゲートにかかる電圧が閾値電圧Ｖｔを超えるため、ｎ型ＭＯＳトランジスタ２１０は導通する。そして、ｎ型ＭＯＳトランジスタ２１０のソースの電位は、Ｖｂ−Ｖｔまで上昇する。すなわち、ｎ型ＭＯＳトランジスタ２１０のゲートには、略一定の電圧であるＶｂが供給されているため、ｎ型ＭＯＳトランジスタ２１０はソースも略一定の電位Ｖｂ−Ｖｔとなる。
【００４７】
入力信号ＩＮの論理値がＬ論理に変化したことに伴い、ｎ型ＭＯＳトランジスタ２４０は非導通となる。したがって、電圧信号ＯＵＴの電位は、０Ｖからｎ型ＭＯＳトランジスタ２１０のソースと略等しい電位に上昇し、ｎ型ＭＯＳトランジスタ２１０が導通している間、当該電位を保持する。すなわち、電圧信号ＯＵＴの電位は定電位となる。そして、後述するように、入力信号ＩＮがＨ論理となる、すなわち、ｎ型ＭＯＳトランジスタ２４０が導通するまでの間、当該電位を保持する。すなわち、電圧信号ＯＵＴの電位は定電位となる。
【００４８】
また、遅延回路５１０は、入力信号ＩＮの論理値がＬ論理に変化したことに伴い、当該変化を時間ｔ１より長い時間ｔ２遅延させてＮＯＲ回路５０４に供給する。したがって、Ｌ論理に変化したｄ点の論理値は、時間ｔ２経過した後に、Ｈ論理に変化する。
【００４９】
ｄ点の論理値がＨ論理に変化すると、伝送ゲート３３０は導通し、また、インバータ３４４の出力はＨ論理となるため、ｂ点の電位はＶＣＣとなる。一方、インバータ３４０の出力はＬ論理となるため、ａ点の電位は０Ｖとなる。したがって、強誘電体キャパシタ３１０の両端の電位差がＶＣＣとなるため、強誘電体キャパシタ３１０にはデータ“１”が書き込まれる。
【００５０】
そして、入力信号ＩＮの論理値がＨ論理に変化すると、ａ点及びｂ点の電位は０Ｖとなり、また、ｎ型ＭＯＳトランジスタ２４０は非導通となるため、電位設定回路１５０の動作状態は初期状態に戻る。以上の動作を所定のタイミングで繰り返すことにより、所望のタイミングにおいて所望の期間、電圧信号ＯＵＴの電位を定電位とすることができる。
【００５１】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５２】
【図１】本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示す機能ブロック図である。
【図２】電位設定回路１５０の回路構成の第１実施例を示す図である。
【図３】第１実施例の電位設定回路１５０の動作を示すタイミングチャートである。
【図４】電位設定回路１５０の回路構成の第２実施例を示す図である。
【図５】第２実施例の電位設定回路１５０の動作を示すタイミングチャートである。
【符号の説明】
【００５３】
１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・ワード線制御部、１３０・・・プレート線制御部、１４０・・・読出回路、１５０・・・電位設定回路、１６０・・・書込回路、３００・・・第１の電位制御部、３１０・・・強誘電体キャパシタ、３２０・・・常誘電体キャパシタ、３３０・・・伝送ゲート、３５０・・・キャパシタ電位制御部、４００・・・第２の電位制御部
【図１】
2005174451.tif 000003
【図２】
2005174451.tif 000004
【図３】
2005174451.tif 000005
【図４】
2005174451.tif 000006
【図５】
2005174451.tif 000007