(57)【要約】【課題】  基板の凹凸プロファイルを設計情報に系統的に反映させることができ、凹凸発生の設計上の要因を確実かつ簡単に突き止めることができ、ひいては試行錯誤を経ずとも所期の平坦度を有した基板を容易に設計することができる電子回路基板の設計システムを提供する。【解決手段】  設計情報として必須入力される図形情報に基づき、予め定められた凹凸情報発生面の凹凸情報も作成・発生させるようにした。これにより、基板の凹凸プロファイルを設計情報に系統的に反映させることができ、ひいては凹凸発生の設計上の要因を確実かつ簡単に突き止めることができるようになる。【選択図】      図８
2005190183.tif 000002
【特許請求の範囲】
【請求項１】
複数の導体層が誘電体よりなるビア層を介して積層された電子回路基板の設計システムであって、
電子回路基板に形成すべき導体層に対応する複数の導体レイヤと、前記ビア層に対応する複数のビアレイヤとを設定するレイヤ設定手段と、
前記導体レイヤに、導体図形を含むエレメント図形を入力する導体図形入力手段と、
前記ビアレイヤに、該ビア層を挟んで隣接する導体図形同士を連結するビアの図形を入力するビア図形入力手段と、
個々の前記導体レイヤに入力されたエレメント図形の分布情報に基づいて、前記導体層と前記ビア層との積層体よりなる前記電子回路基板の、厚さ方向の予め定められた位置に設定された凹凸情報発生面における凹凸情報を発生させる凹凸情報発生手段と、
前記凹凸情報を出力する凹凸情報出力手段と、
を備えたことを特徴とする電子回路基板の設計システム。
【請求項２】
前記凹凸情報発生手段は、
各前記導体レイヤにおいて、前記エレメント図形の存在する領域と存在しない領域との間で該導体レイヤの占有厚さに差が生ずるように、レイヤ別厚さ分布情報を発生させるレイヤ別厚さ分布情報発生手段と、
前記レイヤ別厚さ分布情報を複数の導体レイヤ間で合成することにより、前記凹凸情報を生成するレイヤ別厚さ分布情報合成手段と、を有する請求項１記載の電子回路基板の設計システム。
【請求項３】
前記レイヤ別厚さ分布情報発生手段は、各前記導体レイヤの凹凸情報発生面に対応する領域を厚さ分布演算用のセルに分割するセル分割手段と、前記セル毎に前記エレメント図形の存在を判定するセル別エレメント図形判定手段と、エレメント図形が存在すると判定されたセルと非存在と判定されたセルとの間で厚さパラメータ値に差が生ずるように、各セルに厚さパラメータ値を設定するセル別厚さパラメータ設定手段と、を備え、
前記レイヤ別厚さ分布情報合成手段は、対応するセル毎に複数の前記導体レイヤ間で前記厚さパラメータ値を加算し、各セルの厚さパラメータ加算値に基づいて前記凹凸情報を生成する厚さパラメータ加算手段を有する請求項２記載の電子回路基板の設計システム。
【請求項４】
前記凹凸情報出力手段は、前記凹凸情報発生面における三次元的な凹凸分布情報を前記凹凸情報として視覚表示する凹凸分布情報表示手段を有する請求項１ないし請求項３のいずれか１項に記載の電子回路基板の設計システム。
【請求項５】
前記凹凸情報発生手段による凹凸情報に基づいて、前記凹凸情報発生面における凹凸差が縮小するように、前記導体レイヤの図形入力状態を補正する凹凸補正手段を有する請求項１ないし請求項４のいずれか１項に記載の電子回路基板の設計システム。
【請求項６】
請求項２記載の要件を備え、前記凹凸補正手段は、前記導体レイヤに、前記凹凸情報発生面における凹凸差を縮小するための、前記エレメント図形をなす補正層図形を入力する補正層図形入力手段を有する請求項５記載の電子回路基板の設計システム。
【請求項７】
前記補正層図形は、前記導体レイヤにおいて、補正前の状態にて前記導体図形が非配置となる領域に配置される請求項６記載の電子回路基板の設計システム。
【請求項８】
前記補正層図形は絶縁体層又は補正用面導体層の図形として入力される請求項６又は請求項７に記載の電子回路基板の設計システム。
【請求項９】
前記電子回路基板は前記ビア層をなす前記誘電体がセラミックであるセラミック基板であり、前記補正層図形がセラミック粉末ペースト塗付層又は／及び金属ペースト塗付層の図形として入力される請求項８記載の電子回路基板の設計システム。
【請求項１０】
請求項３記載の要件を備え、前記補正層図形入力手段は、前記導体図形が非配置となる前記セルに前記補正層図形をセル単位にて入力する請求項６ないし請求項９のいずれか１項に記載の電子回路基板の設計システム。
【請求項１１】
前記補正層図形入力手段は、前記セル毎の前記厚さパラメータ加算値のうち、予め定められた厚さ基準値に対し規定値を超えて不足するパラメータ加算値を検索し、その検索されたパラメータ加算値に対応する前記セルのうち、前記エレメント図形が非配置となっているレイヤのセルである空きレイヤセルを見出し、該空きレイヤセルに前記補正層図形を自動入力する自動補正手段を有する請求項１０記載の電子回路基板の設計システム。
【請求項１２】
前記自動補正手段は、共通の前記不足パラメータ加算値に対応する複数の前記空きレイヤセルが存在するとき、前記厚さ基準値に対する不足偏差が解消されるのに必要な数の空きレイヤセルを選んで、それら空きレイヤセルに前記補正層図形を自動入力する請求項１１記載の電子回路基板の設計システム。
【請求項１３】
前記自動補正手段は、前記補正層図形を自動入力する前記空きレイヤセルのうち、前記凹凸情報発生面に近い前記導体レイヤのセルから前記補正層図形を優先的に入力する請求項１１又は請求項１２に記載の電子回路基板の設計システム。
【請求項１４】
前記自動補正手段は、前記セル毎の前記厚さパラメータ加算値のうち最大値となるものを、前記厚さパラメータ加算値の前記厚さ基準値として設定する請求項１１ないし請求項１３のいずれか１項に記載の電子回路基板の設計システム。
【請求項１５】
前記自動補正手段は、前記厚さパラメータ加算値が前記最大値よりも小さくなっている各前記セルについて、それぞれの厚さパラメータ加算値が前記最大値と一致する方向に、前記空きレイヤセルへの前記補正層図形の入力を繰り返す請求項１４記載の電子回路基板の設計システム。
【請求項１６】
前記導体レイヤの一部の領域に、前記補正層図形入力手段による前記補正層図形の入力が禁止された禁止エリアを設定する禁止エリア設定手段を有する請求項６ないし請求項１５のいずれか１項に記載の電子回路基板の設計システム。
【請求項１７】
前記禁止エリアは、前記導体図形をなす配線図形が一定密度以上に密集した配線密集領域に設定される請求項１６記載の電子回路基板の設計システム。
【請求項１８】
複数の前記導体レイヤの一部のものを、前記補正層図形入力手段による前記補正層図形の入力が禁止された禁止レイヤとして設定する禁止レイヤ設定手段を有する請求項６ないし請求項１７のいずれか１項に記載の電子回路基板の設計システム。
【請求項１９】
前記禁止レイヤは、前記導体図形をなす面導体図形又は配線図形が一定面積率以上に密集入力された導体密集レイヤに設定される請求項１８記載の電子回路基板の設計システム。
【請求項２０】
請求項１ないし請求項１９のいずれか１項に記載の電子回路基板の設計システムにより、所期の電子回路基板の設計情報を作成し、該設計情報に基づいて前記電子回路基板を製造することを特徴とする電子回路基板の製造方法。
【請求項２１】
請求項５ないし請求項１９のいずれか１項に記載の電子回路基板の設計システムを用い、
前記導体レイヤに前記導体図形入力手段により導体図形を含むエレメント図形を入力し、前記ビア図形入力手段によりビアレイヤに、該ビア層を挟んで隣接する導体図形同士を連結するビアの図形を入力することにより補正前設計情報を作成し、
前記凹凸補正手段により、該補正前設計情報における前記導体レイヤの図形入力状態を補正し、その補正後の設計情報に基づいて前記電子回路基板を製造する請求項２０記載の電子回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電子回路基板の設計システム及びそれを用いた電子回路基板の製造方法に関する。
【背景技術】
【０００２】
【特許文献１】特開２０００−２７６５０５号公報
【０００３】
ＩＣやマイクロプロセッサ等の半導体チップは、近年高集積化が急速に進んでいることから、チップの入出力部の端子数も大幅に増大しつつある。これを受けて、そのようなチップを接続するための電子回路基板も線路導体の数が急増しており、高分子材料やセラミック等の誘電体層（上下の隣接する導体層同士を電気的に接続するビアが形成される層なので、ビア層とも称される）を介して多層の線路導体を作り込んだ積層型のパッケージ基板が増えてきている。最近では、このような電子回路基板の設計を効率よく行なうために、コンピュータ作図処理を用いた設計システムが使用されている（特許文献１）。これは、表示装置上に作図画面を開き、配線部、面導体（電源層、グランド層、パッド、ランドなど）及びビアなどの基板要素（エレメント）の図形を、導体層ないしビア層のレイヤ毎にマウス等の入力装置を用いて入力して基板設計図を得るものである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来の基板設計システムは、当然のことながら、レイヤ面内のエレメントの二次元的なレイアウトを作図することに主眼が置かれており、完成基板の厚さ方向プロファイルに影響を及ぼす設計情報は反映できないようになっている。図１５は、セラミック電子回路基板の積層構造の一例を分解形態で示すものであり、セラミック誘電体層５０と金属導体層５１とが交互に積層されており、最上層の領域ＦＡは半導体部品の実装領域をなす。該領域は、半導体部品をフリップチップ接続するために一定以上の平坦度が確保されている必要がある。しかし、領域ＦＡ内の各層の導体パターンの分布は層によってまちまちであり、導体パターンの存在領域と非存在領域との間では、導体パターンに相当する分だけ厚さの差を生ずる。従って、多数の導体層を、誘電体層を介して積層したとき、図１６左に示すように、実装領域ＦＡ内にて、導体パターンの重なり数が多い領域と少ない領域との間で大きな凹凸差が生じ、実装領域ＦＡの平坦性を確保できなくなって部品実装の信頼性が低下する不具合につながる。
【０００５】
こうした基板の凹凸解消のためには、単純な手法としては次のようなものが考えられる。まず、各層に所期の配線パターンを形成して積層体の試作品を製造し、実装領域など具体的に平坦性の要求される領域の平坦度を形状プロファイラなどで測定して、凹凸の発生状況を確認する。そして、極端に凹となっている領域については、当該の領域が空白領域となっている導体層を探して絶縁ペーストなどで補正層を挿入し、再度積層体を試作して再度凹凸形状を測定する。しかし、補正層の挿入は、積層体の再試作後の凹凸改善状況をフィードバックしながら試行錯誤的に行なわれるため、凹凸解消の精度も低く、また、満足できる凹凸状態を得るまでに、補正層形成のための設計図面作成、ペースト塗布マスクの設計及びその加工と検査とを何度も繰り返す必要があり、製品出荷までの納期遅れや製造能率低下による数量不足など、さまざまな弊害を生ずることにつながる。
【０００６】
本発明の課題は、基板の凹凸プロファイルを設計情報に系統的に反映させることができ、凹凸発生の設計上の要因を確実かつ簡単に突き止めることができ、ひいては試行錯誤を経ずとも所期の平坦度を有した基板を容易に設計することができる電子回路基板の設計システムと、それを用いた電子回路基板の製造方法とを提供することにある。
【課題を解決するための手段及び発明の効果】
【０００７】
上記の課題を解決するために、本発明の電子回路基板の設計システムは、
複数の導体層が誘電体よりなるビア層を介して積層された電子回路基板の設計システムであって、
電子回路基板に形成すべき導体層に対応する複数の導体レイヤと、ビア層に対応する複数のビアレイヤとを設定するレイヤ設定手段と、
導体レイヤに、導体図形を含むエレメント図形を入力する導体図形入力手段と、
ビアレイヤに、該ビア層を挟んで隣接する導体図形同士を連結するビアの図形を入力するビア図形入力手段と、
個々の導体レイヤに入力されたエレメント図形の分布情報に基づいて、導体層とビア層との積層体よりなる電子回路基板の、厚さ方向の予め定められた位置に設定された凹凸情報発生面における凹凸情報を発生させる凹凸情報発生手段と、
凹凸情報を出力する凹凸情報出力手段と、を備えたことを特徴とする。
【０００８】
また、本発明の電子回路基板の製造方法は、上記本発明の電子回路基板の設計システムにより、所期の電子回路基板の設計情報を作成し、該設計情報に基づいて電子回路基板を製造することを特徴とする。
【０００９】
なお、導体図形入力手段とビア図形入力手段とは、該システム内で導体図形とビア図形とを作図入力する作図入力手段を含むものとしてもよいし、外部の別システムで作製された図形データを単に各レイヤに流し込むだけのデータ挿入手段を含むものとしてもよく、本発明においては、いずれも導体図形入力手段とビア図形入力手段の概念に属するものとみなす。
【００１０】
上記本発明の電子回路基板の設計システムによると、個々の導体レイヤに入力されたエレメント図形（後述するごとく、導体図形だけでなく、絶縁体で形成される補正層がエレメント図形として入力されることもある）の分布情報に基づいて、導体層とビア層との積層体よりなる電子回路基板の、厚さ方向の予め定められた位置に設定された凹凸情報発生面における凹凸情報を発生させる凹凸情報発生手段を設けた。つまり、設計情報として必須入力される図形情報に基づき、予め定められた凹凸情報発生面の凹凸情報も作成・発生させるようにしたから、基板の凹凸プロファイルを設計情報に系統的に反映させることができ、ひいては凹凸発生の設計上の要因を確実かつ簡単に突き止めることができるようになる。
【００１１】
凹凸情報発生手段は、具体的には、各導体レイヤにおいて、エレメント図形の存在する領域と存在しない領域との間で該導体レイヤの占有厚さに差が生ずるように、レイヤ別厚さ分布情報を発生させるレイヤ別厚さ分布情報発生手段と、レイヤ別厚さ分布情報を複数の導体レイヤ間で合成することにより、凹凸情報を生成するレイヤ別厚さ分布情報合成手段とを有するものとして構成できる。つまり、同一導体レイヤにおいてエレメント図形の存在する領域は、エレメントの分だけ積層体の厚さが増加するから、該導体レイヤ内のエレメントの分布状態は、該レイヤ一層に限った見方をすれば、そのレイヤの厚さ分布も反映した情報を与えることになる。従って、各レイヤのエレメントの分布状態に基づくレイヤ単位の厚さ分布情報を、複数の導体レイヤ間で合成すれば、凹凸情報発生面の凹凸情報を簡単に作製することができる。この場合、全てのレイヤについてエレメントの厚さが同じであれば、凹凸情報発生面の各位置にて、その位置にエレメントが存在するレイヤの数を単純に合計することで、各位置の相対的な高さ情報、すなわち凹凸情報を得ることができる。他方、レイヤ間でエレメントの厚さが違っていれば、厚さ変換用の重み係数をレイヤ毎に設定し、エレメントが存在するレイヤの数を、レイヤ毎に重み係数を乗じた形で合計すればよい。なお、この重み係数は、同一エレメント内で異なる値に設定することも可能である。
【００１２】
具体的には、レイヤ別厚さ分布情報発生手段は、各導体レイヤの凹凸情報発生面に対応する領域を厚さ分布演算用のセルに分割するセル分割手段と、セル毎にエレメント図形の存在を判定するセル別エレメント図形判定手段と、エレメント図形が存在すると判定されたセルと非存在と判定されたセルとの間で厚さパラメータ値に差が生ずるように、各セルに厚さパラメータ値を設定するセル別厚さパラメータ設定手段とを備えたものとして構成できる。この場合、レイヤ別厚さ分布情報合成手段は、対応するセル毎に複数の導体レイヤ間で厚さパラメータ値を加算し、各セルの厚さパラメータ加算値に基づいて凹凸情報を生成する厚さパラメータ加算手段を有するものとして構成できる。凹凸情報発生面および各レイヤの対応する領域を上記のようにセルに区切り、各レイヤにおいてセル毎にエレメント図形の存在を判定するようにすれば、レイヤ毎のエレメントの分布状態を厚さ分布に変換する処理を、セル毎の厚さパラメータ値を決定することでデジタル演算処理化でき、凹凸情報の作成処理を、セル毎の簡便な加算処理にて実現できる。
【００１３】
次に、凹凸情報出力手段は、凹凸情報発生面における三次元的な凹凸分布情報を凹凸情報として視覚表示する凹凸分布情報表示手段を有するものとして構成できる。この構成によると、基板のどの部分に凹凸が強く生じているかを一目で把握することができ、凹凸解消のための設計修正ないし変更をより的確に行うことができる。
【００１４】
また、凹凸情報発生手段による凹凸情報に基づいて、凹凸情報発生面における凹凸差が縮小するように、導体レイヤの図形入力状態を補正する凹凸補正手段を設けることができる。この場合、本発明の電子回路基板の製造方法は、該構成の電子回路基板の設計システムを用い、導体レイヤに導体図形入力手段により導体図形を含むエレメント図形を入力し、ビア図形入力手段によりビアレイヤに、該ビア層を挟んで隣接する導体図形同士を連結するビアの図形を入力することにより補正前設計情報を作成し、凹凸補正手段により、該補正前設計情報における導体レイヤの図形入力状態を補正し、その補正後の設計情報に基づいて電子回路基板を製造するものとされる。上記システム及びそれを用いた製造法によれば、修正が必要な凹部を、作製した凹凸情報に基づいて的確に特定でき、この凹部が解消されるように導体レイヤの図形入力状態を補正することで、凹凸情報に基づいて設計段階で凹凸を最適化補正することが可能となる。その結果、補正層や導体のパターンを形成するためのマスク等の治工具作成回数を大幅に削減でき、試行錯誤を経ずとも所期の平坦度を有した基板を容易に設計・製造することができる。
【００１５】
凹凸補正手段は、導体レイヤに、凹凸情報発生面における凹凸差を縮小するための、エレメント図形をなす補正層図形を入力する補正層図形入力手段を有するものとして構成できる。補正前の状態で入力されていた導体図形とは別に補正層図形を入力することで、基板性能（特に、導体図形が構築する導体要素のインピーダンスやその他の電気的パラメータ）に大きな影響を与えることなく凹凸補正を簡便に行なうことができる。補正層図形は、導体レイヤにおいて、補正前の状態にて導体図形が非配置となる領域に配置すれば、例えば基板製造時に導体図形と補正層図形とが同一面内で重ならず、形成される導体パターン（特にセラミック基板製造時の金属ペーストによる導体パターン）が補正層パターンの重なりによって損傷する等の不具合が生じにくい。
【００１６】
補正層図形は絶縁体層又は補正用面導体層の図形として入力することができる。補正用面導体層は、例えば電源層やグランド層の一部を形成するものとして形成すれば、基板性能に与える影響も小さいが、他の電源層やグランド層とのビア接続等を別途考慮する必要がある。他方、補正層を絶縁体層とすれば、下地をなすビア層の誘電体（絶縁体）と電気的には一体に扱えるので、基板性能に与える影響はより小さく、補正層を配置する上での制約や設計修正も少なくて済む。特に、電子回路基板が、ビア層をなす誘電体がセラミックであるセラミック基板である場合、補正層図形は、セラミック粉末ペースト塗付層又は／及び金属ペースト塗付層（ダミー導体層となる）の図形として入力でき、補正層の形成も単純な印刷工程に置き換えることができるので工程上非常に簡便である。
【００１７】
導体レイヤを前述のごときセルに分割する場合、補正層図形入力手段は、導体図形が非配置となるセルに補正層図形をセル単位にて入力するものとして構成することができる。この方法により、セル毎に補正層図形の厚さを、既存の導体図形の厚さに対し一元的に加算処理することが可能となり、凹凸補正処理を一層簡便に行なうことができる。具体的には、補正層図形入力手段は、セル毎の厚さパラメータ加算値のうち、予め定められた厚さ基準値に対し規定値を超えて不足するパラメータ加算値を検索し、その検索されたパラメータ加算値に対応するセルのうち、エレメント図形が非配置となっているレイヤのセルである空きレイヤセルを見出し、該空きレイヤセルに補正層図形を自動入力する自動補正手段を有するものとして構成できる。これにより、厚さ補正の必要なセル位置にて、どのレイヤに補正層図形入力が可能なセルが存在しているかを容易に判定することができ、凹凸補正を的確かつ能率よく行なうことができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を、図面を用いて説明する。
図２は本発明の電子回路基板設計システム１００（以下、単に電子回路基板設計システムともいう）の一実施例の全体構成を示すブロック図である。電子回路基板設計システム１００は、ＣＰＵ１０３と、ＲＯＭ１０４、ＲＡＭ１０５、入出力インターフェース１０２等からなるコンピュータ本体１１２を備え、これに周辺機器として、キーボード１０６あるいはマウス１０７等の入力手段、ＣＤ−ＲＯＭドライブ１０８あるいはフレキシブルディスクドライブ（以下、ＦＤＤと記す）１０９等の記録媒体読取手段、ハードディスクドライブ（以下、ＨＤＤと記す）１１０、モニタ制御部１１１を介して接続されるモニタ１１３、プリンタ１１４等が接続されたコンピュータシステムとして、全体が構築されている。
【００１９】
なお、ＣＰＵ１０３は、レイヤ設定手段、導体図形入力手段、ビア図形入力手段、凹凸情報発生手段、及び凹凸情報出力手段等の主体をなすものである。また、キーボード１０６あるいはマウス１０７は、ＣＰＵ１０３とともに導体図形入力手段、ビア図形入力手段の主体をなすものである。なお、導体図形あるいはビア図形を含む別途作製された図面データをレイヤに流し込んで使用する場合は、その図面データの転送手段（例えばＦＤＤ１０９やＨＤＤ１１０、さらには入出力インターフェース１０２に接続された通信手段など）が、導体図形入力手段やビア図形入力手段の主体をなすこととなる。また、入出力インターフェース１０２は、プリンタ１１４やモニタ１１３とともに、作図が終了した電子回路基板の設計図面を印刷出力する図面出力手段あるいは凹凸情報出力手段として機能する。
【００２０】
ＨＤＤ１１０には、オペレーティングシステムプログラム（以下、ＯＳという）１６１及びアプリケーションプログラム（以下、アプリケーションという）１６２が格納されている。アプリケーション１６２は、電子回路基板設計システム１００の機能を実現するためのコンピュータプログラムであり、ＯＳ１６１上にてアプリケーションワークメモリ１５２を作業領域とする形で作動するものである。これは、例えばＣＤ−ＲＯＭ１２０等にコンピュータ読み取り可能な状態で記憶され、ＨＤＤ１１０上の所定の記憶領域にインストールされる。また、ＨＤＤ１１０には、作成済の図面データファイル１６３と、レイヤ別厚さデータファイル１６４、凹凸マッピング用厚さカウンタデータファイル１６５、及び補正層図形の作図を禁止するエリアやレイヤを規定する禁止設定データファイル１６６が記憶されている。一方、ＲＡＭ１０５には、ＯＳ１６１のワークメモリ１５１、及びアプリケーションのワークメモリ１５２がそれぞれ形成される。さらに、ＨＤＤ１１０に記憶された上記データのうち、作業を行なう図面に使用するデータを格納するための、図面データメモリ１５２ｇ、レイヤ別厚さデータメモリ１５２ｉ、凹凸マッピング用厚さカウンタデータメモリ１５２ｊ、凹凸マッピング表示メモリ１５２ｋ及び禁止設定データメモリ１５２ｌが形成されている。
【００２１】
図１は、上記電子回路基板設計システム１００の適用対象となる電子回路基板４０の一例を断面構造にて示している（この電子回路基板２はセラミック配線基板として構成されているが、本発明はこれに限定されるものではなく、オーガニック基板への適用も可能である）。セラミック配線基板２は、複数のセラミック誘電体層（以下、ビア層ともいう）５０と、配線部３０、面導体５６又はパッド１５４からなる導体エレメントをそれぞれ有する複数の金属導体層５１とが交互に積層された積層体を有する。その積層体の第一主表面ＭＰ１には、集積回路部品として構成された電子部品としての半導体部品１を接続するための端子接続パッドアレイ１５５が形成されている。他方、半導体部品１は部品側端子パッド１０１を有し、基板側の端子接続パッドアレイ１５５にこれら部品側端子パッド１０１が半田接続部１０２を介してフリップチップ接続されることにより面実装され、基板２とともに電子回路基板４０を構成する。一方、セラミック配線基板２は、セラミック誘電体層５０にて隔てられた２つの金属導体層５１にそれぞれ含まれる層状導体要素３０同士が、セラミック誘電体層５０を厚さ方向に貫通して形成されたビアホール内部を充填するビア導体３５により互いに導通接続された構造を有する。ビア導体３５は、金属導体層５１に形成されたビア受け用のパッド１５４、ないしグランド層ないし電源層として機能する面導体５６に結合される。また、セラミック配線基板２の第二主表面ＭＰ２には、該基板２自身をマザーボード等の接続先基板に実装するためのパッドアレイ１５６（例えばＢＧＡパッドあるいはＰＧＡパッドからなる）が形成されている。
【００２２】
上記のセラミック配線基板２は、例えば以下のような方法により製造できる。まず、ビア層（セラミック誘電体層５０）となるべきセラミックグリーンシートを用意する。該セラミックグリーンシートは、セラミック誘電体層の原料セラミック粉末に、溶剤、結合剤、可塑剤、解膠剤、湿潤剤などの周知の添加剤を配合して混練し、ドクターブレード法等によりシート状に成形したものである。このセラミックグリーンシート上に、配線部や面導体などの導体エレメントのパターンを、金属粉末ペーストを用いて印刷形成する。このとき、この導体エレメントが非占有となっている領域に、後述のごとく、基板の対象エリア（凹凸情報発生面）における凹凸が縮小方向に最適化されるように補正層の配置位置をレイヤ毎に定め、セラミックペーストを用いて該補正層のパターンを同様に印刷形成する。これらの導体パターン及び補正層パターンを形成したら、その上に別のセラミックグリーンシートを重ね、さらにパターン印刷／セラミックグリーンシート積層の工程を繰り返し、これらを積層してグリーン積層体を得る。なお、ビアのパターンは、セラミックグリーンシートのビア形成位置にドリル等を用いてビアホールを穿孔しておき、ここに金属粉末ペーストを充填して形成する。上記のグリーン積層体を焼成することにより、セラミック配線基板２を得ることができる。
【００２３】
なお、適用対象となる基板がオーガニック基板である場合は、ビア層（誘電体層）は高分子材料からなるビルドアップ層とされる。この場合、補正層は金属層又は高分子材料で形成され、前者の場合はメッキ工程により、後者の場合はセラミックペースト印刷に代えて塗料印刷や感光性フィルムを用いたフォトリソグラフィー工程により形成することができる。
【００２４】
さて、電子回路基板設計システム１００は、上記のような基板を設計・作図するために、従来の電子回路基板設計システムとほぼ同様の作図処理機能を有している。アプリケーションプログラム１６２を起動させると、モニタ１１３（図２）には、図３に示すように、作図画面４４０が表示される。アプリケーションプログラム１６２の作図処理部分は、公知のＣＡＤシステムと同様にドロー系グラフィックソフトウェアとして構築されており、作図画面４４０上にて、マウス１０７の操作により、電子回路基板４０の導体（配線や面導体）エレメントの図形を、ＣＡＤデータとして個別に入力しながら作図作業を進めるものである。形成すべき導体層とビア層に対応する複数の作図レイヤが作図画面４４０に対して設定される。これら作図レイヤ（以下、単にレイヤともいう）は、図３においては重なっているため視覚的には判別できない。また、各レイヤに書き込まれた図形は作図画面４４０上では重ね表示されるが、特定のレイヤ上の図形のみを表示させたり、あるいは色彩、明るさ、濃淡、塗りつぶしパターンの変更等により、他のレイヤ上の図形とは表示状態を異ならせることが可能である。
【００２５】
図９は、作図処理の流れを示すフローチャートである。まずＳ１では、エレメントを書き込みたいレイヤを選択する。このレイヤ選択は、例えばマウス１０７（図２）により、画面上に表示されたレイヤ選択のためのソフトボタン（図示せず）をクリックすることで行なうことができる。図形として入力できるのは上記した導体エレメントと、異レイヤ間の導体エレメント同士を接続するためのビアの図形であり、Ｓ２及びＳ８では、そのどちらを選択するかがコマンド入力により決定される。このコマンド入力も、エレメント入力あるいはビア入力を選択するソフトボタン（図示せず）のマウスクリックにより行なうことができる。また、後述の補正層図形をマニュアル入力作図できるようにすることもできる。
【００２６】
エレメント入力が選択されたらＳ２からＳ３に進み、エレメント描画を行なう。エレメントの描画に際しては、公知のＣＡＤシステムソフトウェアと同様に、配線部描画、パッドやランドあるいは面導体の描画など、描きたいエレメントの種別毎に描画ツールが用意されている。描画ツールも、画面上にソフトボタンとして形成された描画ツール選択ボタン（図示せず）のマウスクリックにより選択できる。そして、所望の描画ツールを選択したら、作図位置を示すポインタＰをマウス操作により移動させつつ、マウスクリックあるいはドラッグ（マウスボタンを押したままマウスを移動させること）等の操作を組み合せながらエレメントを描いてゆく。
【００２７】
図４に示すように、エレメントは１つ描き終わる毎に、その図形データであるエレメント記述データが、エレメント特定データ（例えばエレメントコード）及びレイヤ特定データ（例えばレイヤ番号）と対応付けた形で、図２の図面データメモリ１５２ｇに記憶されてゆく。エレメント記述データは、例えば図４に示すように、エレメントＯＢ11，ＯＢ12，ＯＢ13，ＯＢ14等の形状、大きさ及び描画位置を、作図画面４４０（図３）上に設定される座標平面上で規定するためのベクトルデータ、関数式データあるいは特定の基準点の座標及び半径や長さ等の寸法規定データの組として表される。例えば、エレメントＯＢ11は面導体であり、外径輪郭（外形線）の特定により、当該外形線の内側の面領域を規定する面データとして記述され、基準点Ａ11（ｘ0，ｙ0）を起点として所定の向き（例えば右回り）に周回しながら、Ａ11（ｘ1，ｙ1）、Ａ11（ｘ2，ｙ2）、Ａ11（ｘ3，ｙ3）、Ａ11（ｘ0，ｙ0）の順でベクトルを連ねることによりエレメントの外形輪郭を描いた場合の、各ベクトル（線分）の終点位置の座標のデータ組として表わされている。エレメントＯＢ12も同じである。また、パッドやランド等を表す円形のエレメントＯＢ13は、その中心座標Ｃ13と半径ｒ13とのデータ組として表わされている。さらに、例えば幅Ｗが一定した配線部の図形であるエレメントＯＢ14などは、その起点位置Ｂ14（ｘ0，ｙ0）及び終点位置Ｂ14（ｘ1，ｙ1）の座標と線幅Ｗ14のデータ組として表わすことができる。なお、図３では、４つのエレメントＯＢ11，ＯＢ12，ＯＢ13，ＯＢ14が全て同じレイヤ（Ｍ１）に描かれている。
【００２８】
一方、図９においてビア入力が選択された場合には、Ｓ９に進んでビア入力処理となる。具体的には、ビアを入力すべきレイヤを指定しながら、所期の位置にビアを個別に入力することができる。なお、３つ以上のビア層が設けられ、３つ以上のビア層にまたがるビアを入力する場合は、ビア開始層とビア終了層とを指定することにより、中間層のビアを自動発生させるようにしてもよい。そして、このビア図形（これも基板要素の一つである）のデータは、ビア位置データと、ビア層に対応したレイヤの特定情報（ビア形成レイヤＶＬＹ＃＃）との組として、ビア特定データ（例えばビアコード）と対応付けた形で図面データメモリ１５２ｇに記憶される。上記の処理を繰り返して所望の電子回路基板の設計図を作成してゆく。上記のようなエレメントやビアの入力の作図入力を繰り返した後、作図作業を終了する場合は、図面データメモリ１５２ｇ内に蓄積されている図形のデータ、すなわち図面データを、ファイル名を付与して、ＨＤＤ１１０（図２）の図面データファイル１６３に書き込み、保存する。なお、電子回路基板用の設計システムでは導体間の導通情報の作成も行なわれるが、周知の事項なので詳細な説明は省略する。
【００２９】
なお、上記の態様では、ビア層用のレイヤと導体層用のレイヤとを独立したレイヤとして設定していたが、これを見かけ上１つのレイヤに集約することもできる。しかし、この場合も、見かけ上は同一レイヤ上のエレメントして扱われていても、ビアと導体とは種別の異なるエレメントとして互いに識別可能なインデックスが付与されるので、実質的にビアレイヤと導体レイヤとを個別に設定する概念に属するものとみなす。
【００３０】
次に、電子回路基板設計システム１００は、上記の作図処理機能のほかに、本発明特有の機能である凹凸情報発生及びその表示出力機能と、その凹凸情報に基づいて基板に発生している凹凸を補正する凹凸補正処理機能を有している。該機能は、アプリケーションプログラム１６２（図２）のうち、図１０の凹凸マッピング主処理によって実現される。まず、凹凸情報の作成対象となる図面データ（補正前設計情報）を読み込む。この図面データは、本システムで作成されたものであってもよいし、他のシステムで作成されたものであってもいずれでもよい。
【００３１】
回路基板設計時には、凹凸情報をその都度フィードバックし、対象エリアに凹凸が極力生じないように、初めから導体パターンのレイアウトを考慮しながら図形入力する方法も原理的には可能であるが、設計上の制約が非常に大きくなるので、図面完成までに多大な時間を要し現実的ではない。従って、部分的に凹凸調整を考慮することはあっても、基本的には凹凸プロファイルの制約を受けない形で、要求される基板仕様を充足する導体レイアウトが得られるように導体図形およびビア図形の入力を行なって仮図面データ（補正前設計情報）の形でまず完成させておき、その後、補正層を適宜挿入して凹凸補正し、最終的な図面データを得る方法が最も能率的であるといえる。仮図面データは、基板製造者が製造受注するクライアント側から、希望仕様という形で予め準備されていることもある。
【００３２】
このような仮図面データは、基板本来の電気的な仕様を優先させて作成されているから、通常は、対象エリアの凹凸プロファイルは適正化されたものになっていない。さしあたっては、仮図面データの状態で対象エリアにどの程度の凹凸を生じているかを、客観的かつ定量的に評価・確認することが重要である。そこで、仮図面データを、ＨＤＤ、ＣＤ−ＲＯＭ、あるいは通信回線などを介して読み取り、これに含まれている導体図形及びビア図形のデータを、システム内に設定された各レイヤに流し込むことができる（データ挿入手段：この読取り及びレイヤ流し込みの処理が、導体図形入力手段及びビア図形入力手段の機能を実現していると見ることもできる）。
【００３３】
次に、Ｔ１では基本情報設定処理が行なわれる。図１１はその詳細を示すものである。Ｔ１０１では導体層厚さをレイヤ別に設定する。全てのレイヤで導体層厚さが同じであれば、その値をデフォルト設定しておけばよい。他方、レイヤによって異なる導体層厚さで基板設計したい場合は、レイヤ毎に所望の導体層厚さを設定する。この設定した厚さが、凹凸情報作成時に使用する、当該レイヤのレイヤセルに設定する厚さパラメータ値（あるいは、前述の重み係数）となる。
【００３４】
Ｔ１０２では、凹凸マッピング用データ（凹凸情報）を作成する対象エリア（凹凸情報発生面）の設定を行なう。該対象エリアは、基板の第一主表面、例えば図１の基板２の場合は、半導体部品１がフリップチップ接続される基板側パッドアレイ１５５のエリアに設定できる。また、基板の第二主表面、例えば図１の基板２の場合は、基板２自身をマザーボード等の接続先基板に実装するためのパッドアレイ１５６のエリアにも設定できる。さらに、基板側パッドアレイ１５５の周囲を取り囲む形で部品密封用の壁部（スティフナ）が半導体部品１の第一主表面側に形成され、該壁部内側の形成される凹部内に半導体部品１が実装される場合は、その凹部底に形成された部品実装面を対象エリアとして設定することができる。
【００３５】
Ｔ１０３では、レイヤ別厚さ分布情報発生手段の一部機能を担うセル分割手段、すなわち、導体レイヤの凹凸情報発生面に対応する領域を厚さ分布演算用のセルに分割する手段が機能実現される。具体的には、各導体レイヤの対象エリア（凹凸情報発生面）に対応する領域を、厚さ分布演算用のセル（レイヤセル）に分割するための予備処理として、対象エリアのセル分割数、例えば図５に示すごとく格子状にセル分割する場合は、その縦横のセル分割数の設定を行なう。
【００３６】
レイヤセルは、図５に示すように、凹凸情報の発生の要求される解像度に合わせて分割数が設定されている。このうち、導体エレメント（図では配線部を描いている）ＣＬが占有しているセルを、占有済みセル（図中では記号「×」で表している：また、セルにセットするフラグ値は「１」である）として設定する。なお、導体エレメントに完全に占有されたセルが占有済みセルとして設定されるのはもちろんであるが、部分的にしか占有されていないセルの取り扱いにはいくつかの選択肢がある。例えば、占有面積率が閾面積率を超えたときに占有済みとして設定することが可能であるが、セル毎の占有面積率が煩雑になる可能性がある。他方、部分的にしか占有されていないセルは、占有面積率とは無関係に占有済み又は非占有のいずれかに設定する方法もある。この方法は占有／非占有の判定が容易である。また、金属ペーストによる印刷にて形成される導体エレメントが後述の補正層との重なりにより損傷する不具合を回避する観点においては、部分的にしか占有されていないセルは占有面積率とは無関係に占有済みとすることがより有利であり、本実施形態でも該方式を採用する（以上、セル毎にエレメント図形の存在を判定するセル別エレメント図形判定手段が機能実現されていることが明らかである）。
【００３７】
また、後述の補正層が配置されたセル（図中ではハッチングを施したセルで表している：また、セルにセットするフラグ値も同じ「１」）も一種の占有済みセルである。他方、導体エレメントも補正層も配置されていないセルは非占有セル（図中では空白セルで表している：また、セルにセットするフラグ値は「０」（デフォルト値））である。一方、後述する禁止エリアに設定されたセル（図中には表示なし：セルにセットするフラグ値は「２」）は、占有済みセルではないが、補正層の配置は禁止される。なお、補正層図形の入力はセル単位で、マニュアルで行なってもよいが、本実施形態では後述するごとく、凹凸補正処理の形で自動入力される（以上は、補正層図形入力手段の機能である）。
【００３８】
各導体レイヤにおいて各セルには、厚さパラメータ値（以下、単に「厚さ値」ともいう）が設定される。該厚さ値は、占有済みセル（エレメント図形が存在すると判定された）と、非占有セル（エレメント図形が非存在と判定されたセル）との間で値に差が生ずるように各セルに設定される。具体的には、エレメント図形が非存在のセルには厚さ値としてゼロを設定し、エレメント図形が存在するセルには、レイヤ別に定められたゼロでない有限の厚さ値を設定することができる。この場合、同一レイヤ内の全ての占有済みセルにつき同じ厚さ値を設定してもよいし、エレメントの種別（例えば導体エレメントと補正層エレメント）、エレメントのレイヤ内の位置、エレメントの寸法及び形状、さらには同一エレメント内の部位の違い、等に応じて異なる厚さ値を設定することもできる。以上、セル別厚さパラメータ設定手段の機能が実現されている。
【００３９】
各導体レイヤは、対象エリアの直下に位置するエリアにて幾何学的に等価にセル分割される。そして、レイヤ間で面内位置が共通する全てのレイヤセルに共通に対応して、凹凸マッピング用のセルであるマッピングセルを概念的に考えることができる。このマッピングセルには、それぞれ、各導体レイヤのセルの厚さ値（厚さパラメータ値）が加算される凹凸マッピング用厚さカウンタ（以下、単に「カウンタ」ともいう）が格納され、それらカウンタの集合が凹凸マッピング用厚さカウンタデータファイル１６５（図２）に記憶されている。該カウンタの集合により、レイヤ別厚さ分布情報合成手段、すなわち、レイヤ別厚さ分布情報を複数の導体レイヤ間で合成することにより、凹凸情報を生成する手段が、対応するセル毎に複数の導体レイヤ間で厚さパラメータ値を加算し、各セルの厚さパラメータ加算値に基づいて凹凸情報を生成する厚さパラメータ加算手段を有するものとして機能実現されていることは明らかである。
【００４０】
次に、Ｔ１０４に進み、各導体レイヤの一部の領域に、（補正層図形入力手段による）補正層図形の入力が禁止された禁止エリアを設定する処理が行なわれる（禁止エリア設定手段の機能である）。このような禁止エリアを設定することで、補正層が配置されると不都合なエリアを予め禁止エリアとして設定しておくことで、該エリアに補正層が誤って配置されることに基づく不良等を効果的に回避することができる。
【００４１】
具体的には、図６に示すように、導体図形をなす配線図形ＬＮが一定密度以上に密集した配線密集領域Ｂ１を禁止エリアとして設定することができる。このような配線密集領域Ｂ１においては、狭い配線間スペースに無理に補正層を配置しようとすると、補正層パターンが配線パターンと重なって、配線パターンに損傷を与え、断線や導通不良あるいは短絡等の原因になったり、あるいはパターン重なりによる異常凸部を生じたりすることがある。特に、セラミック基板のように、配線パターンが金属ペーストの印刷により形成され、補正層をセラミックペーストの印刷で形成する場合、狭い配線間スペースに補正層をペースト印刷により形成しようとすると、マスク精度等の影響により補正層印刷パターンが配線印刷パターンに重なり、配線印刷パターンが崩れたり、滲んだりして断線や導通不良あるいは短絡等の不具合が特に生じやすい。従って、該配線密集領域Ｂ１を禁止エリアとして設定することは、これらの不良を低減する意味で非常に効果的である。
【００４２】
また、図６に示すように、面導体ＰＬの占有エリアに関しては、その周囲に一定のマージン部ΔＰＬが生ずるように禁止エリアＢ２を設定することにより、面導体ＰＬに近接配置される補正層が該面導体ＰＬと重なって、面導体ＰＬのエッジ部を損傷させたり、異常凸部を生じたりする不具合を効果的に回避できる。なお、禁止エリアＢ２はマージン部ΔＰＬが包含されていれば、その内部領域が特に禁止エリアＢ２に属していなくとも、面導体ＰＬの存在により補正層配置はいずれにしろ禁止される。しかし、面導体ＰＬ全体を包含するように禁止エリアＢ２を設定するほうが、エリア設定入力は明らかに簡便である。
【００４３】
なお、禁止エリアの設定は、配線密度（占有面積率）を演算して自動設定することも可能であるが、熟練した設計者であれば、不具合を生じそうな配線密集領域はだいたい判別できるので、レイヤ毎の配線レイアウトを目視確認しながらマウス等で手動入力する方式を採用するほうが、機能的には簡便で扱いやすい。
【００４４】
また、禁止エリアの概念に属するものであるが、特定の導体レイヤの全体を禁止レイヤとして設定することもできる。補正層が配置されると不都合なレイヤを予め禁止レイヤとして設定しておくことで、該レイヤに補正層が誤って配置されることに基づく不良等を効果的に回避することができる。この場合も、禁止エリアの場合と同様に、導体図形をなす面導体図形又は配線図形が一定面積率以上に密集入力された導体密集レイヤを、禁止レイヤとして設定すると、パターン重なりによる断線、導通不良、短絡、異常凸部等の不良回避を図る上で効果的である。
【００４５】
図１１に戻り、Ｔ１０４にて補正禁止エリアないし補正禁止レイヤの入力設定が終了すれば、図１０のＴ２に進み、凹凸データ作成処理に移る。詳細を図１２に示している。図１２の凹凸データ作成処理では、Ｔ２０１において、対象エリアが存在するマッピング対象面（つまり、基板の第一主表面及び第二主表面のいずれに存在するか）を特定する。Ｔ２０２〜Ｔ２０４では、マッピング対象面と反対側の主表面を、凹凸算出の基準面として設定し、Ｔ２０５ではその基準面に近い側から、各導体レイヤにナンバリングを行なう。なお、Ｔ２０１Ａで基準面のマニュアル設定が選択された場合はＴ２０１Ｂに進み、厚さ方向の任意の所望位置に基準面を設定することができる。そして、Ｔ２０６でレイヤ番号ＬＮを初期化する。Ｔ２０７ではレイヤ番号ＬＮの導体レイヤを前述のレイヤセルに分割する。レイヤセルの各フラグ値は、全て非占有（０）に設定しておく。また、同時に、対応するマッピングセルの各セルに対応するカウンタを発生させる。各カウンタの初期値は、凹凸算出の基準面が完全に平坦ならば全て一定値（例えばゼロ）に設定し、不可避的に基準面の変形が生ずる（例えば焼成時に生ずる基板の反りなど）場合は、その変形を反映した凹凸情報を与えるカウンタ値を各セルにデフォルト設定する。
【００４６】
次に、Ｔ２０８に進み、そのレイヤのセル番号ＣＮを初期値に設定する。Ｔ２０９では、番号ＣＮのセルに導体エレメント（予め補正層が挿入されている場合は、補正層エレメント）の図形が重なっていないかどうかを、周知のグラフィック処理により判定し、ＹｅｓであればＴ２１０に進んで、その導体エレメントの厚さ値を対応するカウンタに加算する。また、Ｔ２１１では、そのレイヤセルのフラグ値を導体占有済（１）に設定する。他方、Ｔ２０９でＮｏ（導体エレメントの重なりなし）ならば、カウンタへの加算を行なわずにＴ２１２へ進み、そのセルが禁止エリアに属しているか否かを判定し、禁止エリアに属していれば、そのセルのフラグ値を禁止セル（２）に設定する。
【００４７】
次に、Ｔ２１４に進み、次のレイヤセルがあればＴ２１５でセル番号ＣＮをインクリメントしてＴ２０９に戻り、以降の処理をそのレイヤの全てのセルについて繰り返し行なう。その結果、該レイヤの各セルの厚さ値が対応するカウンタに加算される。そして、該レイヤの処理が終わればＴ２１６からＴ２１７に進み、レイヤ番号ＬＮをインクリメントしてＴ２０７に戻り、以降の処理を全てのレイヤについて繰り返し行ない、処理を終了する。
【００４８】
該処理を終了した状態を図８の工程１に示している。メモリ１５２ｊ内の各マッピングセルのカウンタには、占有済みセルとなっている各レイヤの厚さ値が加算されている。導体エレメントが少数しか存在していない（つまり凹部となる）セルのカウンタ値は小さく表れ、導体エレメントが多数存在している（つまり凸部となる）セルのカウンタ値は大きく表れて、相対的な凹凸分布がカウンタ値により定量化されている。なお、図ではマッピングセルを、理解を容易にするため、便宜的に横一列のセルの集合として描いているが、実際には図５に対応する格子状に配置されるものである。
【００４９】
図１０に戻り、Ｔ３に進んで凹凸マッピング表示処理となる。ここでは、凹凸情報発生面における三次元的な凹凸分布情報を凹凸情報として視覚表示する凹凸分布情報表示手段の機能が実現されることとなる。図１３にその詳細を示している。該処理は、３次元マッピング処理として周知の手法を流用して行なうことができる。本実施形態では、その凹凸マッピングを、表示メモリ１５２ｋを利用して行なう。最も簡便な方法としては、各マッピングセルのカウンタ値を、表示装置（あるいは印刷装置）のピクセル（表示メモリ１５２ｋのアドレスにて特定される）に対応させ、各カウンタ値に一義的に対応した表示状態（色、濃度、パターン、あるいは等高線マーキングなど）に各ピクセルを設定して、マッピングを行なう方法を例示できる。Ｔ３０１ではマッピングセル番号ＣＮを初期化し、Ｔ３０２で番号ＣＮのカウンタをリードし、Ｔ３０３でそのカウンタに対応するピクセルを、カウンタ値に応じた表示状態に設定する。Ｔ３０５で次のマッピングセルがあれば、Ｔ３０６でセル番号ＣＮをインクリメントしてＴ３０２に戻り、以降の処理を全てのセル（カウンタ）について繰り返し行なう。こうしての表示メモリ１５２ｋにおいて、全てのカウンタに対応するピクセルの表示状態を設定し終わったらＴ３０７に進み、その表示メモリ１５２ｋの記憶内容に従ってマッピング画像をモニタ１１３ないしプリンタ１１４に出力する。
【００５０】
なお、対象エリア上のマッピングセルの位置座標にカウンタ値の座標を加えた３次元座標を用いると、上記の凹凸マッピングを３次元的に行なうこともできる。具体的には、該３次元座標のプロット空間を、表示画面（ないし印刷画面）上に所望の角度で二次元投影したときの、上記３次元座標点の２次元投影を周知のアフィン変換処理により求め、該２次元投影点を表示ないし印刷出力すればよい。この場合、投影されるプロット点に、そのプロット点のカウンタ値に一義的に対応した表示状態（色、濃度、パターン、あるいは等高線マーキングなど）を設定すれば、凹凸プロファイルを視覚的に把握しやすくすることができる。さらに、プロット点を用いて凹凸プロファイルの近似曲面データを、周知の３次元グラフィックスの手法により発生させ、さらに必要に応じてシェーディング等を施せば、よりリアルな凹凸プロファイルの表示が可能である。図７は、そのような凹凸プロファイルの表示出力例を示すものである。
【００５１】
図１０に戻り、凹凸プロファイルの表示が終了すれば、Ｔ４で直ちに凹凸補正処理に移行するか、とりあえず凹凸プロファイルの確認だけで処理を終了するかを選択する。そして、凹凸補正処理に移行する場合はＴ５に進む。本実施形態の凹凸補正処理では、自動補正手段、すなわち、セル毎の厚さパラメータ加算値のうち、予め定められた厚さ基準値に対し規定値を超えて不足するパラメータ加算値を検索し、その検索されたパラメータ加算値に対応するセルのうち、エレメント図形が非配置となっているレイヤのセルである空きレイヤセルを見出し、該空きレイヤセルに補正層図形を自動入力する手段の機能が実現される。具体的には、共通の不足パラメータ加算値（マッピングセル）に対応する複数の空きレイヤセルが存在するとき、厚さ基準値に対する不足偏差が解消されるのに必要な数の空きレイヤセルを選んで、それら空きレイヤセルに補正層図形を自動入力するようにする。これにより、マッピングセル毎に必要十分な空きレイヤセルを見出して、これに補正層図形を（セル単位で）挿入することにより、各マッピングセルにおける厚さ基準値に対する不足偏差を容易に解消でき、ひいては対象エリアの凹凸解消効果を高めることができる。
【００５２】
この場合、図８の工程２及び工程３のように、補正層図形を自動入力する空きレイヤセルのうち、対象エリア（凹凸情報発生面）に近い導体レイヤのセルから補正層図形を優先的に入力すると、挿入される補正層が対象エリアに近いため、個々の補正層による対象エリアの凹凸プロファイルへの寄与も大きく現れ、ひいては凹凸補正効果を高めることができる。また、厚さパラメータ加算値の厚さ基準値としては、セル毎の厚さパラメータ加算値のうち最大値となるものを選択するとよい。つまり、最大値となる厚さパラメータ加算値を目標値とすれば、補正前の状態にて該最大値よりも突出した部分が存在しないため、補正層挿入により各厚さパラメータ加算値を目標値に接近させて凹凸プロファイルを最適化したとき、残留する凸部の数を少なくすることができる利点がある。特に、厚さパラメータ加算値が最大値よりも小さくなっている各セルについて、それぞれの厚さパラメータ加算値が最大値と一致する方向に、空きレイヤセルへの補正層図形の入力を繰り返すようにすると、（各マッピングセルの）厚さパラメータ加算値を一律に上記最大値に一致させることができ、対象エリアの平坦性を極めて高めることができる。図８では、補正前の厚さパラメータ値（カウンタ値）の最大値は「２」であり、補正後には厚さパラメータ値（カウンタ値）が全て最大値「２」となるように、空きレイヤセルに補正層５１が挿入されている。
【００５３】
図１４は、凹凸補正処理の詳細を示すものである。まず、Ｔ５０１では、全てのマッピングセルを検索し、最大となっているカウンタ値Ｈmaxを見出す。Ｔ５０２で、そのカウンタ値が許容範囲内のものであれば該Ｈmaxを補正目標値ＨＡとして設定する。他方、許容範囲外であればそのＨmaxを採用除外設定し、Ｔ５０１に戻って再度検索を行なう。次に、Ｔ５０５では、補正目標値ＨＡに対する許容偏差（不足値）ΔＨＯＫを設定する。これは、対象エリアをなるべく平坦化する目的からすれば、全てのカウンタ値が補正目標値ＨＡに一致するように補正層挿入を行なうことが望ましいが、マッピングセルの全てについて空きレイヤセルが常に十分な数だけ存在する保証はないので、補正目標値ＨＡへのカウント値がΔＨＯＫまでなら不足していても許容できるようにするためである。
【００５４】
次に、Ｔ５０６に進んでマッピングセル番号ＣＮを初期化し、Ｔ５０７で番号ＣＮのカウンタ値Ｈをリードし、Ｔ５０８で該カウンタ値Ｈの補正目標値ＨＡからの不足値ΔＨを算出する。この不足値ΔＨが解消されるように、その番号ＣＮに対応するレイヤセルのうち空きレイヤセルとなっているものに補正層を配置する。具体的にはＴ５０９でレイヤ番号ＬＮを初期化する。ＬＮ＝１は、図１２の凹凸データ作成処理の流れから明らかな通り対象エリアに最も近いレイヤであり、ＬＮがインクリメントされるに従い対象エリアからだんだん遠くなるようにレイヤ選択がされることになる。
【００５５】
Ｔ５１０では、番号ＬＮのレイヤセルのフラグの設定状態をチェックする。フラグが「０」（非占有）となっていれば補正層配置が可能であり、「１」（占有）又は「２」（禁止）となっていれば配置不能である。前者の場合はＴ５１１からＴ５１２に進み、そのセルに補正層を配置し、Ｔ５１３で対応するマッピングセルのカウンタＨを、そのレイヤに設定された補正層厚分だけ加算し、Ｔ５１４でΔＨ＝ＨＡ−Ｈを再演算する。ΔＨがゼロになっていなければＴ５１８に進んで次のレイヤがあるかどうかを調べ、レイヤがあればＴ５１９でレイヤ番号をインクリメントしてＴ５１０に戻り、以降の処理を繰り返す。こうして、対象エリアに最も近い空きレイヤセルから順に補正層が挿入されてゆく。そして、ΔＨがゼロになれば、そのマッピングセルの処理は正常完了となりＴ５１６に進む。
【００５６】
しかし、該処理の繰り返し途中でΔＨがゼロに到達しないまま空きレイヤセルのあるレイヤがなくなってしまったときは、Ｔ５２０に進み、そのときのΔＨが許容偏差ΔＨＯＫ以下になっているかどうかを調べる。許容偏差ΔＨＯＫ以下になっていれば、そのマッピングセルの処理を正常完了としてＴ５１６に進む。しかし、許容偏差ΔＨＯＫを超えている場合は、そのマッピングセルについては空きレイヤセルが始めから不足していたのであり、補正層の挿入だけでは凹凸解消できないことを意味する。従って、Ｔ５２６に進んでエラー表示を行なう。この場合、導体図形のレイアウト変更など、補正層配置以外の方法で凹凸解消することを試みることになる。ただし、許容偏差ΔＨＯＫを超えているセルと判定された場合でも、対象エリア内での部品接続等にも影響を及ぼさない位置であって、一定の凹部残留が許される場合は正常終了としたり、許容偏差ΔＨＯＫを超えているセルが一定数密集している場合に限って異常（エラー）と判定する、といった方法ももちろん可能である。
【００５７】
次に、Ｔ５１６でマッピングセルがあれば、Ｔ５１７でセル番号ＣＮをインクリメントしてＴ５０７に戻り、以降の処理を全てのセル（カウンタ）について繰り返し行なう。そして、全てのマッピングセルについて正常終了となればＴ５２１以下に進み、レイヤ毎の補正層図形をマージする処理（Ｔ５２２）を行なう。マージされた図形の外形線は、最終的に補正ペースト塗布マスク製造等に使用するための補正層エレメント（補正ペーストパターン）図形として図面データに登録する（Ｔ５２３）。この処理を全てのレイヤについて繰り返し（Ｔ５２５→Ｔ５２２）、凹凸補正処理を終了する。この後、図１０に戻り、Ｔ６にて再度凹凸マッピング表示処理を行ない、補正の結果を確認すれば凹凸マッピング主処理を終了する。
【図面の簡単な説明】
【００５８】
【図１】本発明の適用対象となる電子回路基板の一例を示す断面図。
【図２】本発明の電子回路基板設計システムの構成例を示すブロック図。
【図３】導体エレメントの入力例を示す模式図。
【図４】図面データの構成例を示す模式図。
【図５】レイヤセルの模式図。
【図６】禁止エリアの設定例を示す模式図。
【図７】凹凸マッピング表示の出力画像例。
【図８】凹凸補正処理の一例を示す概念図。
【図９】本発明の電子回路基板設計システムの機能をコンピュータ上にて実現するプログラムの処理概念を示す第一のフローチャート。
【図１０】同じく第二のフローチャート。
【図１１】同じく第三のフローチャート。
【図１２】同じく第四のフローチャート。
【図１３】同じく第五のフローチャート。
【図１４】同じく第六のフローチャート。
【図１５】導体層とビア層の積層例を示す分解図。
【図１６】電子回路基板の対象エリアに凹凸発生する理由と、その凹凸を補正層挿入により解消する概念とを説明する図。
【符号の説明】
【００５９】
５０  導体層
５１  ビア層
１００  電子回路基板の設計システム
１０３  ＣＰＵ（レイヤ設定手段、導体図形入力手段、ビア図形入力手段、凹凸情報発生手段、及び凹凸情報出力手段、レイヤ別厚さ分布情報発生手段、レイヤ別厚さ分布情報合成手段、凹凸補正手段、補正層図形入力手段、自動補正手段）
１０６  キーボード（導体図形入力手段、ビア図形入力手段）
１０７  マウス（導体図形入力手段、ビア図形入力手段）
１１４  プリンタ（凹凸情報出力手段）
１１３  モニタ（凹凸情報出力手段）
１５２ｉ  レイヤ別厚さデータメモリ（セル分割手段、セル別厚さパラメータ設定手段）
１５２ｊ  凹凸マッピング用厚さカウンタメモリ（レイヤ別厚さ分布情報合成手段、厚さパラメータ加算手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図７】
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