(57)【要約】【課題】  チャネルの特性を正確に制御することができる半導体装置の製造方法を得る。【解決手段】  半導体基板１１の表面に不純物を注入して拡散層１４を形成する工程と、第１の熱処理により拡散層１４を活性化させる工程と、拡散層１４をエッチングしてトレンチ１６を形成する工程と、トレンチ１６内に半導体層１７を形成する工程と、半導体層１７上にゲート絶縁膜１８を形成する工程と、ゲート絶縁膜１８上にゲート電極１９を形成する工程とを有する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面に不純物を注入して拡散層を形成する工程と、
第１の熱処理により前記拡散層を活性化させる工程と、
前記拡散層をエッチングしてトレンチを形成する工程と、
前記トレンチ内に半導体層を形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に不純物を注入して拡散層を形成する工程と、
第１の熱処理により前記拡散層を活性化させる工程と、
前記半導体基板上に窒化膜を形成する工程と、
前記窒化膜をパターニングする工程と、
前記窒化膜をマスクとして前記拡散層をエッチングしてトレンチを形成する工程と、
前記トレンチ内に半導体層を選択エピタキシャル成長により形成する工程と、
前記半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記窒化膜を除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体層を形成する際の温度は、前記第１の熱処理の温度よりも低いことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極の側壁にスペーサーを形成する工程と、
前記ゲート電極及び前記スペーサーをマスクとして、前記半導体基板の表面に不純物を注入してソース・ドレイン領域を形成する工程と、
第２の熱処理により前記ソース・ドレイン領域を活性化させる工程とを更に有し、
前記第２の熱処理の温度は、前記第１の熱処理の温度よりも低いことを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
Ｓｉ基板の表面にＧｅ原子を注入して第１のＳｉＧｅ層を形成する工程と、
第１のＳｉＧｅ層に不純物を注入して拡散層を形成する工程と、
熱処理により前記拡散層を活性化させる工程と、
前記拡散層をエッチングしてトレンチを形成する工程と、
前記トレンチ内に第２のＳｉＧｅ層を形成する工程と、
前記第２のＳｉＧｅ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
Ｓｉ基板の表面にＧｅ原子及びＣ原子を注入して第１のＳｉＧｅＣ層を形成する工程と、
第１のＳｉＧｅＣ層に不純物を注入して拡散層を形成する工程と、
熱処理により前記拡散層を活性化させる工程と、
前記拡散層をエッチングしてトレンチを形成する工程と、
前記トレンチ内に第２のＳｉＧｅＣ層を形成する工程と、
前記第２のＳｉＧｅＣ層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。  
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ等の半導体装置の製造方法に関し、特に、チャネルの特性を正確に制御することができる半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）等の半導体装置において、処理スピードを速め、製造コストを減少させるために小型化が進んでいる。特に、ゲート長を数ｎｍ程度まで小型化するには、チャネルの特性を正確に制御する必要がある。このチャネルの特性が半導体装置の特性を決めるため、その制御は重要である。そして、チャネルの特性を制御するため様々な製造方法が提案されている（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２０００−４９３３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の製造方法では、チャネル領域を形成した後に、拡散層の不純物注入及び熱処理を行うため、拡散層からチャネル領域へ不純物が拡散していた。従って、結晶性、不純物濃度及び不純物分布等のチャネル領域の特性、及び、チャネル領域と拡散層の接合の急峻性やサイズ等の接合形状が、元のバルク状態から変わってしまっていた。このため、チャネル特性が変わることを考慮したシミュレーションを予め行っておく必要があり、チャネルの特性を正確に制御することは困難であった。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、その目的は、チャネルの特性を正確に制御することができる半導体装置の製造方法を得るものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置の製造方法は、半導体基板の表面に不純物を注入して拡散層を形成する工程と、第１の熱処理により拡散層を活性化させる工程と、拡散層をエッチングしてトレンチを形成する工程と、トレンチ内に半導体層を形成する工程と、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程とを有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００７】
本発明により、チャネルの特性を正確に制御することができる。
【発明を実施するための最良の形態】
【０００８】
実施の形態１．
以下、図１〜図３を参照しながら、本発明の実施の形態１に係る半導体装置の製造方法について説明する。
【０００９】
まず、図１（ａ）に示すように、半導体基板であるＳｉ基板１１上に、熱酸化法によりＳｉＯ２膜１２を形成する。
【００１０】
次に、図１（ｂ）に示すように、不純物を注入して、Ｓｉ基板１１表面から深い位置にディープチャネル１３を形成する。ここで、Ｐ型トランジスタの場合は、不純物としてＰ，Ａｓ，Ｓｂ等を用い、Ｎ型トランジスタの場合は、不純物としてＢ，Ｇａ，Ｉｎ等を用いる。
【００１１】
次に、図１（ｃ）に示すように、Ｓｉ基板１１の表面に不純物を注入して、拡散層であるＳＤＥ（Source Drain Extension）層１４を形成する。ここで、Ｐ型トランジスタの場合は、不純物としてＢ，Ｇａ，Ｉｎ等を用い、Ｎ型トランジスタの場合は、不純物としてＰ，Ａｓ，Ｓｂ等を用いる。
【００１２】
その後、第１の熱処理として、1０５０℃程度で急速熱アニール（Rapid Thermal Annealing : RTA）を行って、ディープチャネル１３及びＳＤＥ層１４を活性化し、最終的な不純物プロファイルを得る。なお、ディープチャネル１３は、ＳＤＥ層１４とＳｉ基板１１間の接合容量の低減をはかり、短チャネル効果を抑制するために設けている。
【００１３】
次に、図２（ａ）に示すように、ＳｉＯ２膜１２上にＳｉＮ膜１５を形成し、このＳｉＮ膜１５をフォトリソグラフィでパターニングして、後にチャネル領域を形成する領域上に開口部を形成する。そして、このパターニングしたＳｉＮ膜１５をマスクとして、ＳｉＯ２膜１２及びＳＤＥ層１４をディープチャネル１３が露出するまでドライエッチングして、トレンチ１６を形成する。
【００１４】
このトレンチ１６の深さは、ゲート長が２０〜５０ｎｍのＭＯＳＦＥＴの場合、約１０〜２０ｎｍである。また、ドライエッチングの代わりに、ウェットエッチングを用いることもできるが、ドライエッチングの方が、半導体層（後述）とＳＤＥ層１４との接合形状を急峻にすることができるので好ましい。
【００１５】
次に、図２（ｂ）に示すように、トレンチ１６内に、第１の熱処理の温度よりも低い成長温度３００℃程度で、ＳｉＮ膜１５上には結晶成長しないような選択エピタキシャル成長を用いて、Ｓｉからなる半導体層１７を形成する。半導体層１７の膜圧は数ｎｍである。この半導体層１７がチャネル領域となる。
【００１６】
次に、図２（ｃ）に示すように、半導体層１７上にゲート絶縁膜１８を形成する。そして、ゲート絶縁膜１８上にゲート電極１９を形成する。ゲート電極の材料として、例えば、ポリシリコンや金属を用いることができる。
【００１７】
次に、図３（ａ）に示すように、ＳｉＮ膜１５及びＳｉＯ２膜１２を除去する。そして、図３（ｂ）に示すように、ゲート電極１９の側壁にスペーサー２１を形成する。
【００１８】
次に、図３（ｃ）に示すように、ゲート電極１９及びスペーサー２１をマスクとしてＳｉ基板１１の表面に不純物を注入してソース・ドレイン領域２２を形成する。ここで、Ｐ型トランジスタの場合は、不純物としてＢ，Ｇａ，Ｉｎ等を用い、Ｎ型トランジスタの場合は、不純物としてＰ，Ａｓ，Ｓｂ等を用いる。
【００１９】
そして、第２の熱処理として、第１の熱処理の温度よりも低い８００〜８５０℃で熱処理することにより、ソース・ドレイン領域２２を活性化させる。その後、ソース・ドレイン領域２２上にソース電極２３、ドレイン電極２４を形成する。
【００２０】
このように、拡散層であるディープチャネル１３やＳＤＥ層１４の不純物注入及び熱処理を行った後に、チャネル領域である半導体層１７を形成することで、拡散層からチャネル領域への不純物の拡散を防ぐことができ、結晶性、不純物濃度及び不純物分布等のチャネル領域の特性、及び、チャネル領域と拡散層の接合の急峻性やサイズ等の接合形状を正確に制御することができる。即ち、本発明により、チャネルの特性を正確に制御することができる。これにより、例えば、チャネル長を正確に制御できるため、製造する半導体装置のスレッシュホールド電圧を均一に制御することができる。
【００２１】
また、選択エピタキシャル成長を用いることで、窒化膜上には結晶成長せず、トレンチ内に半導体層を選択的に形成することができる。
【００２２】
また、チャネル領域である半導体層を形成する前に行う第１の熱処理の温度を、半導体層を形成する際の成長温度や、ソース・ドレイン領域を活性化させる第２の熱処理の温度よりも高くしている。これにより、チャネル領域近傍の拡散層における不純物は、第１の熱処理により安定化し、半導体層の成長や、第２の熱処理ではほとんど拡散しないため、拡散層からチャネル領域への不純物の移動を抑制することができる。
【００２３】
なお、短チャネル効果を抑制するために、ディープチャネル１３を形成する代わりに、ゲート電極１９の形成後にイオン注入することで、ＳＤＥ層１４の下側にポケット層を形成してもよい。
【００２４】
実施の形態２．
以下、図４及び図５を参照しながら、本発明の実施の形態２に係る半導体装置の製造方法について説明する。図１〜３と同様の構成要素には同じ番号を付し、説明を省略する。
【００２５】
まず、図４（ａ）に示すように、半導体基板であるＳｉ基板１１上に、熱酸化法によりＳｉＯ２膜１２を形成する。そして、Ｓｉ基板１１の表面にＧｅ原子を注入して、第１のＳｉＧｅ層２５を形成する。
【００２６】
次に、図４（ｂ）に示すように、不純物を注入して、Ｓｉ基板１１表面から深い位置にディープチャネル１３を形成する。
【００２７】
次に、図４（ｃ）に示すように、Ｓｉ基板１１の表面に不純物を注入して、拡散層であるＳＤＥ層２６を形成する。ここで、Ｐ型トランジスタの場合は、不純物としてＢ，Ｇａ，Ｉｎ等を用い、Ｎ型トランジスタの場合は、不純物としてＰ，Ａｓ，Ｓｂ等を用いる。
【００２８】
また、図４（ａ）に示す第１のＳｉＧｅ層２５は、図４（ｃ）に示すＳＤＥ層２６よりも同じか、又は深く形成されている。従って、ＳＤＥ層２６は、ＳｉＧｅに不純物が注入された層となっている。
【００２９】
その後、第１の熱処理として、1０５０℃程度の急速熱アニールを行って、ディープチャネル１３及びＳＤＥ層２６を活性化し、最終的な不純物プロファイルを得る。
【００３０】
次に、図５（ａ）に示すように、ＳｉＯ２膜１２上にＳｉＮ膜１５を形成し、このＳｉＮ膜１５をフォトリソグラフィでパターニングして、後にチャネル領域を形成する領域上に開口部を形成する。そして、このパターニングしたＳｉＮ膜１５をマスクとして、ＳｉＯ２膜１２及びＳＤＥ層２６をディープチャネル１３が露出するまでドライエッチングして、トレンチ１６を形成する。
【００３１】
次に、図５（ｂ）に示すように、トレンチ１６内に、第１の熱処理の温度よりも低い成長温度３００℃で、ＳｉＮ膜１５上には結晶成長しないような選択エピタキシャル成長を用いて、ＳｉＧｅからなる半導体層２７を形成する。半導体層２７の膜圧は数ｎｍである。この半導体層２７がチャネル領域となる。
【００３２】
次に、図５（ｃ）に示すように、半導体層２７上にゲート絶縁膜１８を形成する。そして、ゲート絶縁膜１８上にゲート電極１９を形成する。これ以降の工程は、実施の形態１に係る図３（ａ）〜（ｃ）の工程と同様である。
【００３３】
これにより、実施の形態１と同様の効果を奏する他、ＳＤＥ層２６及び半導体層２７をＳｉＧｅで形成するため、キャリアの移動度が高く、より高性能の半導体装置を製造することができる。なお、ＳＤＥ層２６と半導体層２７は、同じＳｉＧｅから構成されるため、ＳＤＥ層２６と半導体層２７の間にエネルギー障壁は存在しない。
【００３４】
実施の形態３．
本発明の実施の形態３に係る半導体装置の製造方法が、実施の形態２と異なる点は、第１のＳｉＧｅ層２５を形成する代わりに、Ｓｉ基板１１の表面にＧｅ原子及びＣ原子を注入して、第１のＳｉＧｅＣ層を形成する点と、トレンチ１６内に第２のＳｉＧｅ層２７を形成する代わりに、第２のＳｉＧｅＣ層を形成する点である。これら以外の点については、実施の形態２と同様である。
【００３５】
これにより、本実施の形態３に係る半導体装置の製造方法は、実施の形態２と同様の効果を奏する。  
【００３６】
なお、ＳＤＥ層１４、２６、半導体層１７，２７として、引っ張り歪み又は圧縮歪みが加えられた歪みＳｉ層、歪みＳｉＧｅ層、歪みＳｉＧｅＣ層を用いることもできる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（１）である。
【図２】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（２）である。
【図３】本発明の実施の形態１に係る半導体装置の製造方法を示す断面図（３）である。
【図４】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図（１）である。
【図５】本発明の実施の形態２に係る半導体装置の製造方法を示す断面図（２）である。
【符号の説明】
【００３８】
１１  Ｓｉ基板（半導体基板）
１４，２６  ＳＤＥ層（拡散層）
１５  ＳｉＮ膜（窒化膜）
１６  トレンチ
１７，２７  半導体層
１８  ゲート絶縁膜
１９  ゲート電極
２１  スペーサー
２２  ソース・ドレイン領域
２５  第１のＳｉＧｅ層
２７  第２のＳｉＧｅ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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