(57)【要約】【課題】  動作保証電圧を低減させた基準電圧発生回路、電源電圧依存性を改善した基準電圧発生回路を提供することにある。【解決手段】  コレクタとベースとが回路の接地電位点に接続され、エミッタに第１電流が流れる第１トランジスタの第１電圧と、コレクタとベースとが上記回路の接地電位点に接続され、上記第１トランジスタのエミッタの電流密度よりも小さな電流密度と第２電流が第１抵抗を介してエミッタに流れる第２トランジスタで形成された第２電圧とを差動増幅回路に入力し、その出力電圧を第２抵抗及び第３抵抗を介して上記第１トランジスタのエミッタ及び上記第１抵抗に帰還して、上記両入力電圧を一致させるように動作してシリコンバンドギャップに対応した出力電圧を形成するとともに、上記出力電圧を利用してスイッチ素子を制御して上記第１及び第２トランジスタに電流が流れるよう差動素子の一方を強制的にオフ方向に制御する。【選択図】  図１
2005208692.tif 000002
【特許請求の範囲】
【請求項１】
コレクタとベースとが回路の接地電位点に接続され、エミッタに第１電流が流れるようにされた第１トランジスタと、
コレクタとベースとが上記回路の接地電位点に接続され、上記第１トランジスタのエミッタの電流密度よりも小さな電流密度となるような第２電流が第１抵抗を介してエミッタに流れるようにされた第２トランジスタと、
上記第１トランジスタのエミッタ電位の第１電圧と、上記第２トランジスタのエミッタの第３電圧に上記第１抵抗での電圧降下分を加えた第２電圧とを受けて、その出力電圧を第２抵抗及び第３抵抗を介して上記第１トランジスタのエミッタ及び上記第１抵抗に帰還して、上記第１電圧と第２電圧とを一致させるように動作して上記出力電圧をシリコンバンドギャップに対応した基準電圧とする差動増幅回路と、
上記出力電圧を受け、上記第１及び第２トランジスタに電流が流れるよう上記差動増幅回路を構成する差動素子の一方を強制的にオフ方向に制御するスイッチ素子を設けてなることを特徴とする基準電圧発生回路。
【請求項２】
請求項１において、
上記差動増幅回路はＣＭＯＳ構成の差動増幅回路からなり、
上記第１電圧と第２電圧を受ける差動素子は、Ｐチャネル型の第１と第２ＭＯＳＦＥＴからなり
上記スイッチ素子は、Ｐチャネル型の第３ＭＯＳＦＥＴからなることを特徴とする基準電圧発生回路。
【請求項３】
請求項２において、
上記差動増幅回路は、
上記第１と第２ＭＯＳＦＥＴの共通ソースと電源電圧との間に設けられた電流源を構成するＰチャネル型の第４ＭＯＳＦＥＴと、
上記第１と第２ＭＯＳＦＥＴのそれぞれドレインと回路の接地電位との間に設けられたダイオード形態のＮチャネル型からなる第５と第６ＭＯＳＦＥＴ及びそれぞれミラー電流を発生する第１２と第１３ＭＯＳＦＥＴと、
上記第１２ＭＯＳＦＥＴのドレインの出力電流を受けて、それに対応した第１出力電流を形成するＰチャネル型の第７と第８ＭＯＳＦＥＴからなる電流ミラー回路と、
上記第１出力電流と、上記第１３ＭＯＳＦＥＴのドレインから得られる第２出力電流の差電流を受けて上記出力電圧を形成するＰチャネル型の第９ＭＯＳＦＥＴからなり、  上記第３ＭＯＳＦＥＴのドレイン及びソースは、上記第１ＭＯＳＦＥＴのゲートとソース間に設けられてなることを特徴とする基準電圧発生回路。
【請求項４】
請求項３において、
上記第４ＭＯＳＦＥＴは、ダイオード接続されたＰチャネル型の第１０ＭＯＳＦＥＴと電流ミラー形態に接続され、
上記第１０ＭＯＳＦＥＴのドレインと上記接地電位との間には第４抵抗が接続されて上記第４ＭＯＳＦＥＴの電流が設定され、
上記第１０ＭＯＳＦＥＴには、Ｐチャネル型の第１１ＭＯＳＦＥＴが並列形態に接続されて電圧検出回路の制御により電源電圧が所定電圧以上になるとかかる第１１ＭＯＳＦＥＴに電流が流れて、上記電源電圧の上昇による第１０ＭＯＳＦＥＴに流れる電流の増大を制限するようにしてなることを特徴とする基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基準電圧発生回路に関し、特にシリコンバンドギャップを利用した基準電圧発生回路に適用して有効な技術に関するものである。
【背景技術】
【０００２】
図５に示したようなシリコンバンドギップを利用した基準電圧発生回路の例として、特開２００２−１５１６３公報がある。
【特許文献１】特開２００２−１５１６３公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図５に示した回路では、抵抗Ｒ２とダイオード接続のＮチャネルＭＯＳＦＥＴＭＮ８とＭＮ９からなる直列回路を電源電圧と回路の接地電位との間に設け、上記抵抗Ｒ２の電圧降下分をＮチャネルＭＯＳＦＥＴＭＮ７のゲート，ソース間に供給して、電源電圧ＶＤＤから出力電圧ＶＲ０を立ち上げるようなスタートアップ回路が設けられている。しかしながら、このようなスタートアップ回路では差動アンプ回路の両方の入力電圧を同時に立ち上げるように制御しているため、差動アンプ回路での入力オフセットに対する配慮に欠けるものであることが本願発明者等の回路解析で判明した。
【０００４】
すなわち、Ｐチャネル型の差動ＭＯＳＦＥＴＭＰ６、ＭＰ７と、これらのドレイン電流の差分を取り出す電流ミラー回路を構成するＮチャネル型ＭＯＳＦＥＴＭＮ３、ＭＮ４、ＭＮ５、ＭＮ６及びＰチャネル型ＭＯＳＦＥＴＭＰ２、ＭＰ３で構成した差動アンプ回路において、入力オフセットによってＰチャネルＭＯＳＦＥＴＭＰ７がオンしにくい状態であるとノードＮ１２は電源電圧ＶＤＤレベルに近い電位となり、出力電圧ＶＲ０を形成するＰチャネルＭＯＳＦＥＴＭＰ８がオフのままの状態となり、電源電圧ＶＤＤが十分高い電圧が与えられても出力電子ＶＲ０の電位は０Ｖのままとなる。
【０００５】
図６には、図５の基準電圧発生回路のシミュレーション結果が示されている。同図においては、横軸に電源電圧ＶＤＤを示し、縦軸は出力電圧ＶＲ０を示している。９本の特性曲線は、それぞれ入力オフセット電圧が−２０ｍＶから＋２０ｍＶまで５ｍＶステップで変化させた時の特性をそれぞれ示している。上記スタートアップ回路では、上記差動アンプ回路の両方の電圧を同時に立ち上げるよう制御するものであるために、上記入力オフセットに対して効果が小さく、入力オフセットが−２０ｍＶの場合では、正常に動作する電源電圧ＶＤＤは１．５Ｖ程度になってしまう。したがって、基準電圧発生回路での正常動作開始電圧が大きいと動作保証電圧の小さな製品では不動作になるという問題が生じる。また、図５の回路では、抵抗Ｒ１によりバイアス電流を形成しているので、電源電圧ＶＤＤの上昇により差動アンプの動作電流が増大して電源依存性を持つものとなる。
【０００６】
本発明の目的は、動作保証電圧を低減させた基準電圧発生回路を提供することにある。この発明の他の目的は、電源電圧依存性を改善した基準電圧発生回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００７】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、コレクタとベースとが回路の接地電位点に接続され、エミッタに第１電流が流れる第１トランジスタの第１電圧と、コレクタとベースとが上記回路の接地電位点に接続され、上記第１トランジスタのエミッタの電流密度よりも小さな電流密度と第２電流が第１抵抗を介してエミッタに流れる第２トランジスタで形成された第２電圧とを差動増幅回路に入力し、その出力電圧を第２抵抗及び第３抵抗を介して上記第１トランジスタのエミッタ及び上記第１抵抗に帰還して、上記両入力電圧を一致させるように動作してシリコンバンドギャップに対応した出力電圧を形成するとともに、上記出力電圧を利用してスイッチ素子を制御して上記第１及び第２トランジスタに電流が流れるよう差動素子の一方を強制的にオフ方向に制御する。
【発明の効果】
【０００８】
差動アンプに入力オフセットが存在しても正常動作開始する電圧を低減させることができる。ＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得るとともに、ＣＭＯＳプロセスで回路を形成することができる。適用された製品の電源電圧動作マージンを改善することができる。電源電圧依存性を改善することができる。
【発明を実施するための最良の形態】
【０００９】
図１には、この発明に係る基準電圧発生回路の一実施例の回路図が示されている。同図の各回路素子は、公知のＣＭＯＳ集積回路の製造技術によって、図示しない他の回路素子とともに単結晶シリコンのような１個の半導体基板上において形成される。
【００１０】
トランジスタＱ１とＱ２は、コレクタとベースが回路の接地電位点に接続される。特に制限されないが、トランジスタＱ１に対してトランジスタＱ２のサイズ（エミッタ面積）をＮ倍に大きくし、トランジスタＱ１のエミッタに流れる電流密度をトランジスタＱ２のエミッタに流れる電流密度のＮ倍に大きくして、ベース，エミッタ間電圧差がシリコンバイドギャップに対応した定電圧となるようにする。上記トランジスタＱ２のエミッタには抵抗Ｒ６の一端を接続し、上記トランジスタＱ１のエミッタのノードＮ１５と、上記抵抗Ｒ６の他端ノードＮ１６の電位が等しくなるように差動アンプで制御する。
【００１１】
すなわち、上記ノードＮ１５とＮ１６の両電圧を差動アンプに入力し、その出力電圧ＶＲ０を抵抗Ｒ４及びＲ５を介して上記ノードＮ１５とＮ１６に帰還し、上記抵抗Ｒ６にはシリコンバンドギップに対応した定電圧を供給し、抵抗Ｒ６に定電流を流し、かかる定電流を抵抗Ｒ５に流して出力電圧ＶＲ０が上記シリコンバンドギャップに対応した定電圧（基準電圧）となるように制御する。抵抗Ｒ５及び抵抗Ｒ４は、その正の温度特性を利用して上記トランジスタＱ１、Ｑ２のベース，エミッタ間電圧が持つ負の温度特性を補償するものであり、上記基準電圧ＶＲ０は約１．１Ｖ程度になる。
【００１２】
上記差動アンプは、次の各回路素子により構成される。Ｐチャネル型のＭＯＳＦＥＴＭＰ６とＭＰ７が差動形態に接続される。差動ＭＯＳＦＥＴＭＰ６とＭＰ７のゲートは、上記ノートＮ１５とＮ１６に接続される。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７の共通ソースのノードＮ１０と回路の電源電圧ＶＤＤとの間には、電流源を構成するＰチャネルＭＯＳＦＥＴＭＰ１０が設けられる。上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレインと回路の接地電位との間には、ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５が設けられる。上記ダイオード形態のＮチャネルＭＯＳＦＥＴＭＮ４とＭＮ５には、ＮチャネルＭＯＳＦＥＴＭＮ３とＭＮ６が電流ミラー形態に設けられる。これにより、ＭＯＳＦＥＴＭＰ６のドレイン電流に対応した電流が上記ＭＯＳＦＥＴＭＮ３のドレイン（ノードＮ０７）から出力される。
【００１３】
上記ＭＯＳＦＥＴＭＮ３のドレイン電流は、Ｐチャネル型ＭＯＳＦＥＴＭＰ２とＭＰ３からなる電流ミラー回路を介してノードＮ１２に出力される。このノードＮ１２は、上記ＭＯＳＦＥＴＭＮ６のドレインと接続される。この結果、ノードＮ１２には、上記差動ＭＯＳＦＥＴＭＰ６とＭＰ７のドレイン電流の差電流が流れるようにされる。ノードＮ１２は、ＰチャネルＭＯＳＦＥＴＱ８のゲートに接続され、かかるＭＯＳＦＥＴＭＰ８のドレインは、上記抵抗Ｒ４及びＲ５に接続されて、上記出力電圧ＶＲ０を形成する。
【００１４】
電源電圧ＶＤＤと回路の接地電位との間に抵抗Ｒ１とダイオート形態のＮチャネルＭＯＳＦＥＴＭＮ１が接続される。このＭＯＳＦＥＴＭＮ１に電流ミラー形態にＮチャネルＭＯＳＦＥＴＭＮ２が接続される。このＭＯＳＦＥＴＭＮ２のドレインと電源電圧との間にはダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１が設けられ、かかるＭＯＳＦＥＴＭＰ１と上記ＭＯＳＦＥＭＰ４が電流ミラー形態に接続されることにより、上記抵抗Ｒ１で形成した電流に対応した電流が上記ＭＯＳＦＥＴＭＰ６に流れるようにされる。
【００１５】
上記のような差動アンプにおいては、前記説明したように入力オフセットによってＰチャネルＭＯＳＦＥＴＭＰ７がオンしにくい状態であると、それに対応してＮチャネルＭＯＳＦＥＴＭＮ６にも電流が流れないから、差動電流を取り出すノードＮ１２は電源電圧ＶＤＤレベルに近い電位となり、それを受けるＰチャネル型出力ＭＯＳＦＥＴＭＰ８がオフのままの状態となる。このため、電源電圧ＶＤＤが十分高い電圧が与えられても出力電圧ＶＲ０の電位は０Ｖのままとなる。
【００１６】
そこで、この実施例ではスタートアップ回路として、差動ＭＯＳＦＥＴＭＰ６とＭＰ７の共通ソースであるノードＮ１０にソースを接続し、上記差動ＭＯＳＦＥＴＭＰ６のゲートが接続されたノードＮ１１にドレインを接続し、上記出力電圧ＶＲ０が得られる出力端子にゲートを接続したＰチャネルＭＯＳＦＥＴＭＰ１０を設ける。このＭＯＳＦＥＴＭＰ１０は、差動アンプの入力オフセットにより出力電圧ＶＲ０立ち上がらず０Ｖであったとすると、かかる出力電圧ＶＲ０の０Ｖによりオンとなり、電流源ＭＯＳＦＥＴＭＰ４で形成された電流をノードＮ１５に電流を流してノードＮ１５の電位が上昇させる。すると差動ＭＯＳＦＥＴＭＰ６はオフ状態の方向、ＭＰ７はオン状態の方向に制御されて、ＮチャネルＭＯＳＦＥＴＭＮ６に流れる吸い込み電流が、ＰチャネルＭＯＳＦＥＴＭＰ３から流れる押し出し電流よりも大きくなって、ノードＮ１２の電位が下げられてＰチャネル出力ＭＯＳＦＥＴＭＰ８がオンにされて出力電圧ＶＲ０が立ち上がる。
【００１７】
上記のようにして出力電圧ＶＲ０が立ち上がった後では、上記スタートアップ回路を構成するＰチャネルＭＯＳＦＥＴＭＰ１０のゲート電圧は上昇するものであるために、オフ状態となり通常の差動アンプ動作に影響を与えない。この結果、この実施例のスタートアップ回路では、上記１つのＭＯＳＦＥＴＭ１０で構成されるから回路の簡素化も図られることの他、差動アンプを含めた基準電圧発生回路が正常動作状態になると、上記ＭＯＳＦＥＴＭＰ１０がオフとなり、前記図５に示したスタートアップ回路の抵抗Ｒ２−ＭＯＳＦＥＴＭＮ８，ＭＮ９の直列回路のように定常的に電流を流さないという特徴も有するものである。
【００１８】
上記トランジスタＱ１とＱ２は、ＣＭＯＳプロセスで形成されるＮチャネルＭＯＳＦＥＴを構成するＮ型のソース，ドレイン領域をコレクタとエミッタとし、Ｐウェルをベースとするような横型（ラテラル）トランジスタを用いるもの、ＮチャネルＭＯＳＦＥＴのソース，ドレイン領域を構成するＮ＋領域をエミッタとし、それが形成されるＰ型ウェルをベースとし、上記Ｐ型ウェルをＰ型基板（ＰＳＵＢ）から分離するためのＮ型のディープウェルをコレクタとして用いる縦型（バーチカル）トランジスタを用いるもの等のようにＣＭＯＳプロセスを利用して構成される。このようにＣＭＯＳ差動増幅回路のオフセットの影響を受けにくい高精度の基準電圧を得るとともに、ＣＭＯＳプロセスで回路を形成することができる。適用された製品の電源電圧動作マージンを改善することができる。
【００１９】
図３には、図１の実施例回路のシミュレーション結果の特性図が示されている。同図において、横軸に電源電圧ＶＤＤを示し、縦軸は出力電圧ＶＲ０を示している。９本の特性曲線は、それぞれ入力オフセット電圧が−２０ｍＶから＋２０ｍＶまで５ｍＶステップでで変化させた時の特性を示している。同図のシミュレーション結果から正常動作開始電圧は−２０ｍＶで１．１Ｖ程度まで低減させることができる。なお、上記差動アンプは、上記入力オフセットを含めてノードＮ１５とＮ１６の電位を等しくするよう帰還動作を行うものであるから、出力電圧ＶＲ０は、上記入力オフセットに対応してそれぞれ異なる９通りの出力電圧ＶＲ０を形成するものとなる。
【００２０】
前記図５の基準電圧発生回路においては、差動アンプの入力部にオフセット電圧（差動ＭＯＳＦＥＴＭＰ６とＭＰ７のＶthの差）があると発生電圧ＶＲ０だけでなく正常動作開始電圧も大きくなる。外部スペツクに対しマージンのある製品では問題にならないが、動作保証電圧の小さな製品では不動作になる。
【００２１】
これに対して、図１に示した実施例回路では、前記説明したように差動アンプの入力を出力電圧ＶＲ０がハイレベルになる側のＰチャネルＭＯＳＦＥＴＭＰ７に電流を流すことで強力に立ち上がると考え、差動ＭＯＳＦＥＴＭＰ６のゲートが接続されたノードＮ１５と差動ＭＯＳＦＥＴＭＰ６とＭＰ７の共通ソース部のノードＮ１０との間に電流パスを設けるためにＰチャネルＭＯＳＦＥＴＭＰ１０を挿入するものである。このとき、ＭＯＳＦＥＴＭＰ１０のゲートは出力電圧ＶＲ０が得られる出力端子に接続する。そうすることで出力電圧ＶＲ０が立ちあがらない場合が、ＭＯＳＦＥＴＭＰ１０のゲートにソースに対して負電圧が印加さて、かかるＰチャネルＭＯＳＦＥＴＭＰ１０がオン状態となり、ノードＮ１５の電位を上昇させて基準電圧ＶＲ０を立ち上げる。そして、結果的に図２に示したの様に差動アンプの入力オフセットが−２０ｍＶでも１．１Ｖ程度で正常動作開始する様に改善される。
【００２２】
この実施例では、差動アンプに入力オフセットが存在しても、基準電圧発生回路の立ち上がり電圧の高電圧側へのシフトを抑えることができる。そして、この基準電圧発生回路が適用された製品の電源電圧動作マージンを改善することができる。つまり、製品の電源電圧動作マージンの根本の特性を決める基準電圧発生回路の正常動作開始電圧が高い方にバラツキ動作保証範囲まで大きくなると、動作不良になるが、そこまで悪化しなくても動作保証範囲に十分マージンがあることが望ましい。基準電圧発生回路の立ち上がり電圧のバラツキを低い側に抑えることで、動作開始電圧を低く出来、製品の動作範囲も電源電圧の低い側で改善できる。
【００２３】
なお、入力オフセットが正方向のバラツキが生じた場合には、差動ＭＯＳＦＥＴＭＰ６に対してＭＰ７に多くの電流が流れので、その差電流分によって電位が決まるノードＮ１２の電位が低下し、出力ＭＯＳＦＥＴＭＰ８をオン状態にさせるので、上記スタートアップ回路を構成するＭＯＳＦＥＴＭＰ１０がオフ状態のままでも正常動作状態になるものである。
【００２４】
図２には、この発明に係る基準電圧発生回路の他の一実施例の回路図が示されている。図１の実施例回路では、電源電圧ＶＤＤが上昇すると、抵抗Ｒ１に流れる電流も増大して出力電圧ＶＲ０が電源電圧ＶＤＤの依存性を持つものとなってしまう。つまりＭＯＳＦＥＴＭＰ４のゲート，ソース間の電位差は電源電圧に対して一定であることが望ましい。しかし、抵抗Ｒ１とＭＯＳＦＥＴＭＰ１からなる回路では、電源電圧ＶＤＤが上昇するほど電流が流れ電位差が大きくなる。そこで、図２の実施例では、回路の接地電位側の抵抗Ｒ１と電源電圧側のＰチャネルＭＯＳＦＥＴＭＰ１とで上記差動アンプの電流源ＭＯＳＦＥＴＭＰ４の制御電圧を形成するとともに、抵抗Ｒ３とダイオード形態のＰチャネルＭＯＳＦＥＴＭＰ１１とを並列接続し、それと抵抗Ｒ２を直列接続する。
【００２５】
この構成では、上記抵抗Ｒ３とＲ２の分圧電圧がＭＯＳＦＥＴＭＰ１１のしきい値電圧以下のときにはＰチャネルＭＯＳＦＥＴＭＰ１２をオフにし、上記分圧電圧（抵抗Ｒ３の電圧降下）がしきい値電圧以上に大きくなるとＰチャネルＭＯＳＦＥＴＭＰ１２をオンにして、抵抗Ｒ１に電流を流すようする。この結果、電源電圧ＶＤＤの上昇により抵抗Ｒ１に流れる電流の増大する分を上記ＭＯＳＦＥＴＭＰ１２に流してＭＯＳＦＥＴＭＰ１の電流を一定にする様に制御し、上記上記差動アンプの電流源ＭＯＳＦＥＴＭＰ４に流れる電流も上記電源電圧ＶＤＤの上昇に対して一定にする。差動アンプを含めた基準電圧発生回路は、前記図１の実施例と同じであるので説明を省略する。
【００２６】
図４には、この発明が適用された半導体集積回路装置の一実施例の概略ブロック図が示されている。この実施例の半導体集積回路装置ＬＳＩは、外部端子から供給された電源電圧ＶＤＤと回路の基準電位（接地電位）ＶＳＳとを受けて、前記図１又は図２に示したよな基準電圧発生回路ＢＧＲにより基準電圧ＶＲ０を形成し、レギュレータ回路により増幅して、内部回路の動作に必要な内部電圧ＶＤＤＩを発生させる。特に制限されないが、電源電圧ＶＤＤは、１．５〜２Ｖ程度とされ、内部電圧ＶＤＤＩは、１．１〜１．２Ｖ程度の低電圧とされる。上記半導体集積回路装置は、超高速ＳＲＡＭ、ＣＰＵ、ＡＳＩＣ、ＳＤＲＡＭ等低電圧仕様（ＶＤＤ＝１．５Ｖ〜２Ｖ）で降圧回路等のため基準電源を必要とする製品に適用される。
【００２７】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではない。例えば、前記図１又は図２の実施例において、差動アンプの入力オフセットを無視すれば、ノードＮ１４とノードＮ１５の電位が差動アンプによって等しくされるから、Ｒ４＝Ｒ５にすることによりトランジスタＱ１とＱ２に流れる電流を等しくでき、前記のようにエミッタ面積比に対応して電流密度が設定される。したがって、トランジスタＱ１とＱ２のエミッタ面積を等しくしても抵抗Ｒ４とＲ５の抵抗比によってエミッタ電流密度を異ならせることができる。また、エミッタ面積比と抵抗比の組み合わせによりエミッタ電流密度の設定を行うものであってもよい。前記図１、図２において、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴとは逆に構成してもよい。この発明は、ＣＭＯＳプロセスで形成される半導体集積回路装置に搭載される基準電圧発生回路とし広く利用することができる。
【図面の簡単な説明】
【００２８】
【図１】この発明に係る基準電圧発生回路の一実施例を示す回路図である。
【図２】この発明に係る基準電圧発生回路の他の一実施例を示す回路図である。
【図３】図１の実施例回路のシミュレーション結果を示す特性図である。
【図４】この発明が適用された半導体集積回路装置の一実施例を示す概略ブロック図である。
【図５】従来技術の基準電圧発生回路を示す回路図である。
【図６】図５の基準電圧発生回路のシミュレーション結果を示す特性図である。
【符号の説明】
【００２９】
Ｑ１、Ｑ２…トランジスタ、Ｒ１〜Ｒ５…抵抗、ＭＰ１〜ＭＰ９…ＰチャネルＭＯＳＦＥＴ、ＭＮ１〜ＭＮ９…ＮチャネルＭＯＳＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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