(57)【要約】【課題】  低電圧で書込み・消去が可能で、書換え後の高温リテンション不良を撲滅でき、１００ｎｍ以下への微細化に適した不揮発性メモリを提供する。【解決手段】  不揮発性メモリセルのゲート絶縁膜をＯＮＯ膜とし、その上部にフローティングゲートを備え、前記フローティングゲートへのチャンネルホットエレクトロン注入による書込み動作と、前記フローティングゲートへのホットホール注入による消去動作を行うことにより、頑強なリテンション寿命を持ち、かつメモリセルの動作電圧の低い（例えば８Ｖ以下）不揮発性メモリが実現できる。【選択図】        図１
2005197624.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、ソース、ドレイン、ゲート絶縁膜、フローティングゲート、層間絶縁膜、およびコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記ゲート絶縁膜が複数種の絶縁膜の積層膜からなり、前記フローティングゲートへのチャンネルホットエレクトロン注入による書込み動作と、前記フローティングゲートへのホットホール注入による消去動作を行うことを特徴とする不揮発性記憶装置。
【請求項２】
前記ゲート絶縁膜が下部シリコン酸化膜厚、金属酸化物膜、上部シリコン酸化膜の積層膜からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記ゲート絶縁膜が下部シリコン酸化膜厚、シリコン窒化膜、上部シリコン酸化膜の積層膜からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記ゲート絶縁膜が第１下部シリコン酸化膜厚、第１シリコン窒化膜、第１上部シリコン酸化膜の積層膜からなり、前記層間絶縁膜が第２下部シリコン酸化膜厚、第２シリコン窒化膜、第２上部シリコン酸化膜の積層膜からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記ゲート絶縁膜が下部シリコン酸化膜厚、シリコン窒化膜、上部シリコン酸化膜の積層膜からなり、前記層間絶縁膜がシリコン酸化膜厚からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
第１導電型の半導体基板内に、第２導電型のソース、及びドレイン、ゲート絶縁膜、フローティングゲート、及びコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記コントロールゲートが前記フローティングゲートの直下に前記ゲート絶縁膜を介して前記半導体基板内に配置された第２導電型のウエルからなり、前記ゲート絶縁膜が複数種の絶縁膜の積層膜からなり、前記フローティングゲートへのチャンネルホットエレクトロン注入による書込み動作と、前記フローティングゲートへのホットホール注入による消去動作を行うことを特徴とする不揮発性記憶装置。
【請求項７】
前記ゲート絶縁膜が下部シリコン酸化膜厚、シリコン窒化膜、上部シリコン酸化膜の積層膜からなることを特徴とする請求項５記載の不揮発性記憶装置。
【請求項８】
第１導電型の半導体基板内に、第２導電型の第１ソース、及び第１ドレイン、ゲート絶縁膜、フローティングゲート、及び前記フローティングゲートの直下に前記ゲート膜を介して前記半導体基板内に配置された第２導電型のウエルからなる第１コントロールゲートを持つ電気的に書き込み可能な第１不揮発性記憶素子と、前記半導体基板内に、第２導電型の第２ソース、及び第２ドレイン、ゲート絶縁膜、及び前記ゲート絶縁膜の直上に配置された第２コントロールゲートを持つ電気的に書き込み可能な第２不揮発性記憶素子を備え、前記ゲート絶縁膜が複数種の絶縁膜の積層膜からなり、前記第１不揮発性記憶素子は前記フローティングゲートへの電荷蓄積により情報の記憶を行い、前記第２不揮発性記憶素子は前記ゲート絶縁膜中への電荷蓄積により情報の記憶を行うことを特徴とする不揮発性記憶装置。
【請求項９】
前記ゲート絶縁膜が下部シリコン酸化膜厚、シリコン窒化膜、上部シリコン酸化膜の積層膜からなることを特徴とする請求項７記載の不揮発性記憶装置。
【請求項１０】
Ｐ型半導体基板内に、Ｎ型の深いウエル、前記深いウエル内にＰ型のメモリウエルが内包され、前記メモリウエルの表面領域にＮ型のソース、及びドレイン、ゲート絶縁膜、フローティングゲート、層間絶縁膜、およびコントロールゲートを持つ電気的に書き込み可能な不揮発性記憶素子において、前記ゲート絶縁膜が下部シリコン酸化膜厚、シリコン窒化膜、上部シリコン酸化膜の積層膜からなり、前記層間絶縁膜がシリコン酸化膜厚からなり、前記メモリウエルへ負電圧を印加し、前記ドレインへ正電圧を印加して、前記フローティングゲートへのホットエレクトロン注入、およびホットホール注入により情報の書き込み・消去を行うことを特徴とする不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、電気的に消去及び書き込み可能な不揮発性記憶素子を有する不揮発性記憶装置に関し、１５０℃以上の高温環境においてもリテンション寿命の優れた高信頼な不揮発性記憶装置に関する。
【背景技術】
【０００２】  記憶するデータを所定の単位で一括して電気的に消去可能であり、かつ、データを電気的に書き込み可能な不揮発性記憶装置として、フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ、以下、フラッシュメモリという）が提供されている。フラッシュメモリは、電気的に消去及び書き込み可能な不揮発性記憶素子によってメモリセルが構成されており、一旦メモリセルに書き込まれたデータやプログラムを消去し、新たなデータやプログラムをメモリセルへ再度書き込み（プログラミング）する事が可能である。【０００３】  そのため、このフラッシュメモリあるいはフラッシュメモリを内蔵するマクロコンピュータを応用システムに組み込んだ後、データの変更、プログラムのバグの修正、あるいはプログラムの更新等が必要になった場合、フラッシュメモリに記憶されたデータやプログラムを応用システム上で変更できるので、応用システムの開発期間の短縮化が図れ、応用システムのプログラム開発に柔軟性を得ることができる。また、自動車のエンジン制御等に使用されるフラッシュメモリを内蔵するマクロコンピュータは、動作環境として１５０℃程度まで許容することが要求されており、高温下での信頼性が問題となっている。【０００４】  従来、フラッシュメモリの電荷蓄積は、ポリシリコン膜から成り、電気的に周囲とは絶縁されたフローティングゲート内に電子を蓄積することにより行われていた。図３２に、この従来のメモリセルはフローティングゲート型セルと呼ばれ、図３２にそのメモリセルの断面を示すように、半導体基板１９１上にトンネル絶縁膜１９２、フローティングゲート１９３と、シリコン酸化膜１９４、シリコン窒化膜１９５、シリコン酸化膜１９６の３層膜からなる層間絶縁膜、コントロールゲート１９７、ソース１９８、及びドレイン１９９から構成される。この電子蓄積動作、いわゆる書込み動作は、ホットエレクトロン注入が一般的であり、ビット線（ＢＬ）とワード線（ＷＬ）へ高電圧を印加してトランジスタをオンさせ、ソース１９８から走行してくる電子をドレイン１９９の近傍で加速し、シリコン原子との衝突によって発生する高エネルギーのホットエレクトロン２００をフローティングゲート１９３へ注入するものである。【０００５】  一方、蓄積された電子をフローティングゲート外へ放出する消去動作は、ゲート酸化膜を通過するトンネル電流により行われている。メモリセルのドレイン１９９またはソース１９８に正の高電圧を、コントロールゲート１９７へ負の高電圧を印加して、浮遊ゲート中の電子を拡散層側へ放出する、いわゆるエッジＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）放出方式が一般的に行われている。コントロールゲート負電圧のエッジＦＮ電子放出においては、バンド間トンネル現象（Ｂａｎｄ−ｔｏ−Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ、以下、ＢＴＢＴという）現象によって発生するホットホールがトンネル絶縁膜中へトラップされ、その後、電子を捕獲して中性トラップとなる。このトラップを介したトラップアシストトンネリング伝導によって、ストレス誘起漏洩電流（ＳＩＬＣ：Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａ���ｅ  Ｃｕｒｒｅｎｔ）を発生させ、書換え後のリテンション不良を誘発するという問題点があった。したがって、ホットホールの発生は信頼度の点からは不都合であるため、拡散層をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）、あるいは２重ドレイン構造として接合耐圧を向上し、ホットホールの発生を抑制する必要があった。【０００６】  この問題点を解消する方法として、近年、ＥＥＰＲＯＭの電荷蓄積を非導電性の電荷トラップ膜を使用するメモリセル方式が提案されている。筆者らの先例調査から、特許文献１から４、および非特許文献１および２が発見された。
【特許文献１】  米国特許第５，７６８，１９２号公報
【特許文献２】  米国特許第５，９６６，６０３号公報
【特許文献３】  米国特許第６，０１１，７２５号公報
【特許文献４】  米国特許第６，１８０，５３８号公報
【非特許文献１】  Ｂ．Ｅｉｔａｎらによる”Ｃａｎ  ＮＲＯＭ，ａ２−ｂｉｔ，Ｔｒａｐｐｉｎｇ  Ｓｔｏｒａｇｅ  ＮＶＭ  Ｃｅｌｌ，Ｇｉｖｅ  ａ  Ｒｅａｌ  Ｃｈａｌｌｅｎｇｅ  ｔｏ  Ｆｌｏａｔｉｎｇ  Ｇａｔｅ  Ｃｅｌｌ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，Ｔｏｋｙｏ，１９９９
【非特許文献２】  Ｓ．Ｊ．Ｂａｉｋらによる”Ｈｉｇｈ  Ｓｐｅｅｄ  ａｎｄ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｉ  Ｎａｎｏｃｒｙｓｔａｌ  Ｍｅｍｏｒｙ  ｆｏｒ  Ｓｃａｌｅｄ  Ｆｌａｓｈ  Ｔｅｃｈｎｏｌｏｇｙ  ｕｓｉｎｇ  Ｈｉｇｈｌｙ  Ｆｉｅｌｄ−Ｓｅｎｓｉｔｉｖｅ  Ｔｕｎｎｅｌ  Ｂａｒｒｉｅｒ”，Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇ，Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，ｐｐ．５４５−５４８，２００３、が発見された。
【０００７】例えば、米国特許公報第５，７６８，１９２号には、図３３にその断面図を示したように、シリコン基板２０１上にシリコン酸化膜等の絶縁膜２０２、２０４で挟まれたシリコン窒化膜２０３、いわゆるＯＮＯ（Ｏｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ）構造の積層膜をゲート絶縁膜とし、ソース２０６に０Ｖ、ドレイン２０７に５Ｖ、コントロールゲート２０５に９Ｖを印加してトランジスタをオンさせ、ドレイン２０７の近傍で発生するホットエレクトロン２０８を注入し、上記シリコン窒化膜２０３中へ電子をトラップさせることにより書込みを行う方式が開示されている。本従来のメモリセルは、窒化膜を電荷蓄積領域とすることから、ＮＲＯＭ（Ｎｉｔｒｉｄｅ  ＲＯＭ）と呼ばれており、連続した導電膜であるポリシリコン膜に電荷蓄積を行うフローティングゲート型セル方式に比較すると、シリコン窒化膜２０３中の電子トラップが非連続で離散的であるため、酸化膜２０２の一部にピンホール等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失されることがなく、リテンション特性が本質的に強固であるという特徴をもっている。また、このメモリセルの消去動作は、ソース２０６に３Ｖ、ドレイン２０７に５Ｖ、コントロールゲート２０５に−３Ｖを印加してドレイン２０７のシリコン表面近傍を強反転させ、強電界によって著しく変形したエネルギーバンドに起因するＢＴＢＴ誘起のホットホールを上記シリコン窒化膜２０３中へ注入することにより、既にトラップされている電子を中和することで行われる。【０００８】  また、Ｓ．Ｊ．Ｂａｉｋらによる”Ｈｉｇｈ  Ｓｐｅｅｄ  ａｎｄ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｓｉ  Ｎａｎｏｃｒｙｓｔａｌ  Ｍｅｍｏｒｙ  ｆｏｒ  Ｓｃａｌｅｄ  Ｆｌａｓｈ  Ｔｅｃｈｎｏｌｏｇｙ  ｕｓｉｎｇ  Ｈｉｇｈｌｙ  Ｆｉｅｌｄ−Ｓｅｎｓｉｔｉｖｅ  Ｔｕｎｎｅｌ  Ｂａｒｒｉｅｒ”には、従来のフローティングゲート型セルのトンネル絶縁膜として、下部シリコン窒化膜、シリコン酸化膜、および上部シリコン窒化膜の積層膜を用いることにより、チャンネル全面でのＦＮトンネル電子放出特性における低電界漏洩電流を低減すると同時に書込み・消去時のトンネル電流を増加させる技術が開示されている。トンネル絶縁膜の低電界漏洩電流は、リテンション状態のフローティングゲートからの電荷漏洩を律速するため、低減されることが望ましい。しかしながら、本従来の技術では、フローティングゲートへの電荷注入とその放出動作がＦＮトンネル電流によって行われることを前提としており、また、メモリトランジスタのチャンネル表面上に直接窒化膜を形成することによる界面準位の発生の問題、すなわち、トランスコンダクタンスの劣化、キャリア移動度の減少、界面電荷トラップの増加等の副作用があった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】  従来技術の問題点として、書換え後の高温リテンション寿命が著しく劣化するという問題点のあることが本発明者らによって明らかにされた。まず、フローティングゲート型セルにおいては、前述したように、書換えによってトンネル絶縁膜中に電荷トラップを発生させ、トラップを介した漏洩電流により電荷消失を誘発し、リテンション不良に至る。しかしながら、メモリチップ上の全ビットが一斉にリテンション不良を引き起こすことはなく、ほとんどのビットは問題のないリテンション特性を示すが、特に劣化の著しい数ビットが落ちこぼれて、チップとしての不良となる。この落ちこぼれの数ビットは、書換え前には正常なリテンション寿命をもつビットであり、書換えによりチップ上でランダムに発生するため、製品出荷前のスクリーニングでは不良となるビットを特定することは不可能である。【００１０】  また、ＮＲＯＭにおいては、前述したように電子トラップが非連続で離散的であるため、酸化膜欠陥等の電荷漏洩パスが発生した場合においても、蓄積された電荷のすべてが消失することはないが、図３４に模式的に示したように、窒化膜中での電荷再分布の問題がある。図３４は、ドレイン２１３の近傍の酸化膜２１０、窒化膜２１１、および酸化膜２１２において、トラップ電子２１４とトラップホール２１５の書換え後（例えば５０万回）での電子分布２１６、ホール分布２１７、および書換え後の高温（例えば１５０℃）リテンション中での電子分布２１８、ホール分布２１９が示される。ＮＲＯＭの書換えが進行すると、窒化膜中の電子とホールはトラップ位置の違いによって電荷のダイポールが形成され、この電荷ダイポールは、高温放置中に電子とホールの横方向拡散により再結合し、実効的な総電荷量が減少する。結果的に、メモリセルのしきい電圧は対数時間に対して右下がりの直線的に低下する。このしきい電圧の低下は、前述したフローティングゲート型セルの場合とは異なり、チップ上の全ビットで発生するため、１５０℃以上の高温放置においては、ある時間に達するとほぼ全ビットがリテンション不良を引き起こすことになる。【００１１】  図３５に、上記の従来フラッシュメモリの書換え後の高温リテンション特性が模式的に示される。図３６において、フローティングゲート型セルでは、ほとんどのビットは水平線２２０のようにしきい電圧（Ｖｔｈ）の変動はないが、チップ内の数ビットは曲線２２１のように変化し、読出しワード線電圧（Ｖｗ（ｒｅａｄ））以下に低下してチップの読出し不良となる。また、ＮＲＯＭでは全ビットのＶｔｈが直線２２２のように低下し、ある時間で全ビットの読出し不良に至る。【００１２】  本発明の目的は、１５０℃以上の高温環境においても、強固なリテンション寿命を達成する不揮発性メモリを提供することにある。【００１３】  本発明の別の目的は、ＩＧビットを超える大容量の不揮発性メモリに適したセル面積の小さい、かつ強固なリテンション寿命を達成する不揮発性メモリを提供することにある。【００１４】  本発明のその他の目的は、通常のＣＭＯＳトランジスタの製造工程へＯＮＯ膜の堆積工程のみを追加することにより、強固なリテンション寿命を達成する不揮発性メモリを提供することにある。【００１５】  本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】  本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。【００１７】〔１〕第１の観点は、不揮発性メモリセルのゲート絶縁膜をＯＮＯ膜とし、その上部にフローティングゲートを備え、前記フローティングゲートへの電荷蓄積により情報の記憶を行い、書換え後のフローティングゲートからの電荷漏洩が皆無である頑強なリテンション寿命を達成することを意図するものである。【００１８】〔２〕第２の観点は、不揮発性メモリセルのゲート絶縁膜をＯＮＯ膜とし、その上部にフローティングゲートを備え、前記フローティングゲートへのチャンネルホットエレクトロン注入による書込み動作と、前記フローティングゲートへのホットホール注入による消去動作を行うことにより、頑強なリテンション寿命を持ち、かつメモリセルの動作電圧の低い（例えば８Ｖ以下）不揮発性メモリの提供を企画するものである。【００１９】〔３〕第３の観点は、シリコン基板上に不揮発性メモリセルのゲート絶縁膜となるＯＮＯ膜とフローティングゲートとなるポリシリコン膜を含む積層膜を加工し、前期積層膜をマスクとして前記シリコン基板に素子分離溝を形成し、絶縁膜で埋めることにより素子分離を形成し、前記フローティングゲート上に単層のシリコン酸化膜を層間膜として備えることにより、最小設計寸法Ｆの場合のメモリセル面積を２Ｆｘ２Ｆ＝４Ｆ２とでき、かつ頑強なリテンション寿命を持つ不揮発性メモリの提供を意図するものである。【００２０】〔４〕第３の観点は、第１導電型のシリコン基板上に、第２導電型のソース、及びドレイン、ＯＮＯ膜からなるゲート絶縁膜、フローティングゲート、及びコントロールゲートを備えた不揮発性メモリにおいて、前記コントロールゲートが前記フローティングゲートの直下に前記ゲート絶縁膜を介して前記シリコン基板内に配置された第２導電型のウエルからなり、前記フローティングゲートへのチャンネルホットエレクトロン注入による書込み動作と、前記フローティングゲートへのホットホール注入による消去動作とすることにより、通常のＣＭＯＳトランジスタの製造工程へＯＮＯ膜の堆積工程のみの追加で製造可能で、かつ強固なリテンション寿命をもつ不揮発性メモリの提供を意図するものである。
【発明の効果】
【００２１】  本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。【００２２】  すなわち、ゲート絶縁膜がＯＮＯ膜であるため、３層膜であることによる初期欠陥密度の減少（１層膜の欠陥密度をＤとすると、３層膜ではＤ３へ低下）、同様に書換え後の上下酸化膜中の中性トラップが同一位置で重なり合い、電荷漏洩パスを発生させる確率の減少、および窒化膜が上下酸化膜中におけるトラップアシストトンネリング伝導のバリア膜として働くことによって、１５０℃以上の高温下においても電荷漏洩を皆無とでき、頑強なリテンション特性をもつ不揮発性メモリを提供できる。【００２３】  ホットエレクトロン注入書込みとホットホール注入消去を用いるため、使用する高電圧が±８Ｖ以下となり、層間膜へ印加される電界強度が低下するため、単層のシリコン酸化膜を使用することができ、メモリセル面積を小さくしてもメモリセルのカップリング比（コントロールゲートからフローティングゲートへの電圧伝達効率）を十分大きく設計できる。したがって、従来メモリセルではＦＮ消去に必要であった最大１５Ｖ以上の高電圧が不要であり、±８Ｖを制御する周辺回路の高耐圧トランジスタでよく、周辺回路、特にワードドライバ系回路を小さくでき、メモリセル面積の縮小化と併せて、結果的にチップ面積が飛躍的に小さく、かつ頑強なリテンション特性をもつ不揮発性メモリを提供できる。
【発明を実施するための最良の形態】
【００２４】  図１には、本発明に係る不揮発性メモリを実施する最良の形態を説明するためのメモリセルの断面構造の一例が示される。同図において、シリコン基板１の表面領域に下部シリコン酸化膜２、シリコン窒化膜３、および上部シリコン酸化膜４の３層膜からなるゲート絶縁膜、フローティングゲート５、層間絶縁膜６、コントロールゲート７、ソース８、およびドレイン９を備えた不揮発性メモリであり、ソース８（ＶＳＳ）を０Ｖ、ドレイン９（ＢＬ）へ５Ｖのような電圧を、コントロールゲート７（ＷＬ）へ８Ｖのような電圧を印加してチャネルをオンさせ、ドレイン９の近傍で電離衝突により発生するホットエレクトロン１０を前記フローティングゲート５へ注入して書き込みを行い、ソース８（ＶＳＳ）を０Ｖ、または浮遊電位とし、ドレイン９（ＢＬ）へ５Ｖのような電圧を、コントロールゲート７（ＷＬ）へ−８Ｖのような電圧を印加して、ドレイン９近傍の基板表面の強蓄積層内で発生するＢＴＢＴ誘起のホットホールを前記フローティングゲート５へ注入して消去を行うものである。【００２５】  図１において、本発明に係る不揮発性メモリへの書き込み動作では、前記フローティングゲート５へ向けて注入されるホットエレクトロン１０は、前記シリコン窒化膜２中へも捕獲されてトラップ電子１２が発生する。このトラップ電子１２のしきい電圧への影響を以下に解析する。図２に、解析するメモリセル構造を模式図が示される。同図において、ソース（Ｓ）とドレイン（Ｄ）間の実効チャンネル長さはＬ、下部シリコン酸化膜（ＯＢ）、シリコン窒化膜（Ｎ）、および上部シリコン酸化膜（ＯＴ）の３層膜からなるゲート絶縁膜のゲート容量はＣ１、フローティングゲート（ＦＧ）とコントロールゲート（Ｖｃｇ）との静電容量はＣ２とし、前記窒化膜（Ｎ）中のトラップ電子は、窒化膜（Ｎ）の中心部にドレイン（Ｄ）側から距離ｘの位置まで厚さ０の導電シートとして存在すると仮定する。フローティングゲート（ＦＧ）内の蓄積電荷をＱ１、フローティングゲート電位をＶｆｇ、前記導電シートの蓄積電荷をＱ２、導電シート電位をＶｎとする。前記導電シートと前記フローティングゲート（ＦＧ）、および基板間の静電容量は、絶縁膜厚が前記ゲート絶縁膜の１／２であることから、（２ｘ／Ｌ）Ｃ１である。また、前記フローティングゲート（ＦＧ）と基板間の静電容量は、前記導電シートが静電遮蔽する部分を除いて、（１−ｘ／Ｌ）Ｃ１となる。【００２６】  図３に、本発明に係る不揮発性メモリの等価回路（ＯＮＯ−ＦＧ）を、従来のフローティングゲート型セル（ＦＧ）、およびＮＲＯＭと比較して示される。本発明のセル（ＯＮＯ−ＦＧ）においては、次式が成り立つ。
2005197624.tif 000003
上記（１）、（２）式から、フローティングゲート（ＦＧ）電位Ｖｆｇ、および書き込みによるしきい電圧の変動量ΔＶｔｈは
2005197624.tif 000004
となる。従来のフローティングゲート型セル（ＦＧ）、およびＮＲＯＭでの書込みによるしきい電圧変動量を、それぞれ、ΔＶｔｈＦＧ、およびΔＶｔｈＮＲＯＭとし、上式（４）を書き直すと
2005197624.tif 000005
と書ける。ゲート長３００ｎｍのＮＲＯＭ動作において、蓄積電荷の空間的な拡がりｘは約３０ｎｍ程度であることから、Ｃ１＝Ｃ２と設計すると、（５）式は
2005197624.tif 000006
となる。（６）式の意味するところは、本発明に係る不揮発性メモリへの書き込み動作では、前記フローティングゲートへ向けて注入されるホットエレクトロンは、シリコン窒化膜中へも捕獲されるが、そのしきい電圧への影響力は小さく、フローティングゲート内の蓄積電荷がしきい電圧の変動量をほぼ決定している、と言える。また、高温放置において、前記シリコン窒化膜中へも捕獲されたトラップ電子が完全にデトラップした場合でも、そのしきい電圧低下への影響は高々１０％であり、この低下量を考慮したＶｔｈ設計を行えば、何ら問題はない。
【実施例】
【００２７】《単層ポリゲート型不揮発性メモリ》
図４には、本発明に係る単層ポリゲート型の不揮発性メモリセルの断面構造が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板２１の表面領域に、深さ２μｍ、平均リン濃度１ｘ１０１７ｃｍ−３の深いＮ型ウエル２５、深いＮ型ウエル２５の内部に、深さ０．８μｍ、平均ボロン濃度２ｘ１０１７ｃｍ−３のＰ型ウエル２３、平均リン濃度１ｘ１０１７ｃｍ−３のＮ型ウエル２４が配置され、深さ２５０ｎｍの素子分離２２によって分離されたメモリセルトランジスタは、膜厚６ｎｍの下部シリコン酸化膜２６、膜厚６ｎｍのシリコン窒化膜２７、および膜厚６ｎｍの上部シリコン酸化膜２８からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１５ｎｍ）と、膜厚２００ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート２９、平均砒素濃度１ｘ１０２０ｃｍ−３のソース３２、およびドレイン３３から成る。前記ソース３２はＶＳＳ端子へ、ドレイン３３はビット線（ＢＬ）へ接続されている。前記フローティングゲート２９は、前記深いＮ型ウエル２５の内部に配置された前記Ｐ型ウエル２３上へ前記ゲート絶縁膜を介して延在し、平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型拡散層３０と平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型拡散層３１が接続されてワード線（ＷＬ）として機能する。【００２８】  図５には、図４に示された本発明に係る単層ポリゲート型の不揮発性メモリセルの平面構造の概略が示される。同図において、メモリセルトランジスタを定義するための活性領域４１、コントロールゲートを定義するための活性領域４２、Ｐ型ウエル４３、Ｎ型ウエル４４、深いＮ型ウエル４５（ＤＮＷ）が所望の領域に配置され、フローティングゲート４６、コントロールゲートとなるＰ型ウエル４３へ接続するためのＰ型拡散層４７とＮ型拡散層４８がコンタクトホール５１を介して第１金属膜からなるワード線５２（ＷＬ）へ接続され、メモリセルトランジスタのドレイン５０はコンタクトホール５１を介して第１金属膜５３へ接続され、この第１金属膜５３はスルーホール５５を介して第２金属膜からなるビット線５６（ＢＬ）へ接続され、メモリセルトランジスタのソース４９はコンタクトホール５１を介して第１金属膜からなる共通ソース線５４（ＶＳＳ）へ接続されている。前記コントロールゲートを定義するための活性領域４２上のフローティングゲート４６の面積は、前記メモリセルトランジスタのゲート面積の３倍に設計されており、コントロールゲートからフローティングゲートへの静電カップリングは０．７５であった。【００２９】  図６には、図４、および図５に示された本発明に係る単層ポリゲート型の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、前記深いＮ型ウエル（ＶＤＮ）とワード線（ＷＬ）へ６Ｖのような電圧を印加した後、書込みを行うビット線（ＢＬ）へ５Ｖを書き込み時間１０μｓの期間印加してホットエレクトロン注入により行い、消去動作（Ｅｒａｓｅ）では、前記深いＮ型ウエル（ＶＤＮ）とワード線（ＷＬ）へ−６Ｖのような電圧を印加した後、消去を行うビット線（ＢＬ）へ５Ｖを消去時間１００μｓの期間印加してホットホール注入により行う。初期しき���電圧は２Ｖ、書き込み後のしきい電圧は４．５Ｖ、消去後のしきい電圧は１．５Ｖであった。【００３０】  読み出し動作（Ｒｅａｄ）においては、読出しビット線（ＢＬ）を電源電圧（Ｖｃｃ、例えば３．３Ｖ）にプリチャージした後、前記深いＮ型ウエル（ＶＤＮ）とワード線（ＷＬ）へ電源電圧（Ｖｃｃ、例えば３．３Ｖ）を読み出し時間の期間印加して、読出しビット線（ＢＬ）の電位変化をラッチして行う。【００３１】  本発明に係る単層ポリゲート型の不揮発性メモリは、通常のＣＭＯＳトランジスタの製造工程へＯＮＯ膜形成工程を追加して製造される。すなわち、周辺ＣＭＯＳロジックトランジスタは、ＯＮＯ膜堆積後に所望領域のＯＮＯ膜を除去してゲート酸化膜を成長させ、前記フローティングゲート２９をゲート電極とし、メモリトランジスタの前記ソース４９、およびドレイン５０をソース・ドレインとして製造される。【００３２】《大容量ＮＯＲ型不揮発性メモリ》
図７には、本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトが示される。同図において、フローティングゲートと素子分離を同時に定義する素子分離パターン６１、ワード線パターン６２、ビットコンタクトパターン６３、ソースコンタクト配線パターン６４、ビット線パターン６５が配置され、最小加工寸法をＦとすると、ビット線ピッチ２Ｆ、ワード線ピッチ２Ｆであり、単位セル面積は４Ｆ２となる。【００３３】  図８には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ａ−Ｂで示される位置でのメモリセル断面が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板７１の表面領域に、膜厚６ｎｍの下部シリコン酸化膜７２、膜厚６ｎｍのシリコン窒化膜７３、および膜厚５ｎｍの上部シリコン酸化膜７４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）と、膜厚８０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート７５、膜厚６ｎｍの下部シリコン酸化膜７６、膜厚６ｎｍのシリコン窒化膜７７、および膜厚５ｎｍの上部シリコン酸化膜７８からなる層間絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）、膜厚１５０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるコントロールゲート７９、膜厚１００ｎｍのシリコン窒化膜からなるキャップ膜８０、平均砒素濃度１ｘ１０２０ｃｍ−３のソース８２、およびドレイン８１、膜厚５０ｎｍのシリコン窒化膜からなるサイドスペーサ８３、第１コンタクト層間膜８４、タングステン膜からなる共通ソースコンタクトプラグ８５、およびビットコンタクトプラグ８７、第２コンタクト層間膜８６、膜厚２００ｎｍのタングステン膜からなるローカルビット線８８が配置されている。図示されてはいないが、前記ローカルビット線８８には２５６セルが接続され、ローカルビット線の選択トランジスタを介して主ビット線へ接続されており、第２金属配線からなるワード線のシャント構造、第３金属配線からなる主ビット線が配置されている。【００３４】  図９には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板７１の表面領域に、深さ２００ｎｍの素子分離９０で分離されたメモリセルトランジスタは、膜厚６ｎｍの下部シリコン酸化膜７２、膜厚６ｎｍのシリコン窒化膜７３、および膜厚５ｎｍの上部シリコン酸化膜７４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）と、膜厚８０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート７５、膜厚６ｎｍの下部シリコン酸化膜７６、膜厚６ｎｍのシリコン窒化膜７７、および膜厚５ｎｍの上部シリコン酸化膜７８からなる層間絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）、膜厚１５０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるコントロールゲート７９、膜厚１００ｎｍのシリコン窒化膜からなるキャップ膜８０、膜厚２００ｎｍのタングステン膜からなるローカルビット線８８が配置されている。【００３５】  図１０には、図７に示した本発明に係る大容��ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｅ−Ｆで示される位置でのメモリセル断面が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板７１の表面領域に、深さ２００ｎｍの素子分離９０で分離されたメモリセルトランジスタの平均砒素濃度１ｘ１０２０ｃｍ−３のドレイン８１、第１コンタクト層間膜８４、第２コンタクト層間膜８６、タングステン膜からなるビットコンタクトプラグ８７、膜厚２００ｎｍのタングステン膜からなるローカルビット線８８が配置されている。【００３６】  図７から図１０に示された本発明に係る大容量ＮＯＲ型の不揮発性メモリセルは、最小加工寸法１３０ｎｍで設計されており、ゲート長１１０ｎｍ、ビットコンタクト径１３０ｎｍ、ビット線ピッチ２６０ｎｍ、ワード線ピッチ２６０ｎｍ、セル面積は０．０６７６μｍ２である。コントロールゲートからフローティングゲートへの静電カップリングは０．５であった。【００３７】  図１１から図２１には、本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの各製造工程における断面が示される。まず、図１１は、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面が示されており、本製造工程では、抵抗率１０ΩｃｍのＰ型シリコン基板９１の表面領域のメモリアレーが形成されるべき領域に、深さ０．８μｍ、平均ボロン濃度２ｘ１０１７ｃｍ−３のＰ型ウエルを形成した後、化学気相成長法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：以下、ＣＶＤ法という）により膜厚６ｎｍの下部シリコン酸化膜９２、膜厚６ｎｍのシリコン窒化膜９３、および膜厚５ｎｍの上部シリコン酸化膜９４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）を堆積し、ＣＶＤ法で堆積した膜厚８０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート９５、膜厚２００ｎｍのシリコン窒化膜からなるキャップ膜９６をＣＶＤ法で堆積した後、リソグラフィ法とドライエッチング法によりレジストマスクで前記キャップ膜９６、フローティングゲート９５、およびゲート絶縁膜をストライプ状に加工した後、レジストマスクを酸素プラズマ中での灰化法により除去し、前記キャップ膜９６をマスクとするドライエッチングにより前記シリコン基板９１に深さ２００ｎｍの素子分離溝を形成した状態である。図１２には、本製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面が示されており、抵抗率１０ΩｃｍのＰ型シリコン基板９１の表面領域のメモリアレーが形成されるべき領域に、膜厚６ｎｍの下部シリコン酸化膜９２、膜厚６ｎｍのシリコン窒化膜９３、および膜厚５ｎｍの上部シリコン酸化膜９４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）、８０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート９５、膜厚１５０ｎｍのシリコン窒化膜からなるキャップ膜９６がストライプ状に配置されている。【００３８】  次に、図１３には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面が示されており、本製造工程では、前記素子分離溝の内壁を温度１０００℃の熱酸化法により膜厚１０ｎｍの酸化膜を成長させた後、溝内部にＣＶＤ法により膜厚５００ｎｍのシリコン酸化膜を埋め込んだ後、研磨法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：以下、ＣＭＰ法という）により平坦化して素子分離９８を形成する。本ＣＭＰは、前記キャップ膜９６の上部で停止される。【００３９】  次に、図１４には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面が示されており、本製造工程では、前記キャップ膜９６を温度１５０℃のリン酸液中でエッチング除去した後、希釈フッ酸液で処理し、前記素子分離９８の上表面を前記フローティングゲート９５の側部まで低下させた後、ＣＶＤ法により膜厚６ｎｍの下部シリコン酸化膜９２、膜厚６ｎｍのシリコン窒化膜９３、および膜厚５ｎｍの上部シリコン酸化膜９４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）を堆積する。図１５には、本製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面が示されており、抵抗率１０ΩｃｍのＰ型シリコン基板９１の表面領域のメモリアレーが形成されるべき領域に、膜厚６ｎｍの下部シリコン酸化膜９２、膜厚６ｎｍのシリコン窒化膜９３、および膜厚５ｎｍの上部シリコン酸化膜９４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）、８０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート９５、膜厚６ｎｍの下部シリコン酸化膜９９、膜厚６ｎｍのシリコン窒化膜１００、および膜厚５ｎｍの上部シリコン酸化膜１０１からなる層間絶縁膜がストライプ状に配置されている。【００４０】  次に、図１６には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面が示されており、本製造工程では、前記層間絶縁膜の上部に膜厚１５０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるコントロールゲート１０２がＣＶＤ法により堆積され、膜厚１００ｎｍのシリコン窒化膜からなるキャップ膜１０３を堆積する。その後、図１７には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面が示されており、リソグラフィ法とドライエッチング法によりレジストマスクで前記キャップ膜１０３、コントロールゲート１０２、層間絶縁膜、フローティングゲート９５、およびゲート絶縁膜を図７に示したワード線パターン６２に従って一括加工する。ワード線の一括加工の後、温度９００℃のドライ酸化により膜厚５ｎｍのライト酸化を行う。尚、本実施例では、前記コントロールゲート１０２を単層のポリシリコン膜としたが、その上部にタングステンシリサイド膜を積層した、いわゆるポリサイド膜としてもかまわない。【００４１】  次に、図１８には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ａ−Ｂで示される位置でのメモリセル断面が示されており、本製造工程では、イオン注入法により加速エネルギー３０ｋｅＶの砒素イオンを注入量５ｘ１０１４ｃｍ−２注入して表面砒素濃度１ｘ１０２０ｃｍ−３のドレイン１０４とソース１０５を形成し、ＣＶＤ法により堆積しエッチバック法により加工した膜厚５０ｎｍのシリコン窒化膜からなるサイドスペーサ１０６を形成する。【００４２】  次に、図１９には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ａ−Ｂで示される位置でのメモリセル断面が示されており、本製造工程では、ＣＶＤ法により膜厚１μｍの第１コンタクト層間膜１０７を堆積した後、ＣＭＰ法により平坦化した後、図７に示したソースコンタクト配線パターン６４を転写したレジストマスクを用いて、ドライエッチングにより開口し、ＣＶＤ法により堆積したタングステン膜をＣＭＰ法により平坦化して共通ソースコンタクトプラグ１０８を形成する。【００４３】  最後に、図２０には、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ａ−Ｂで示される位置でのメモリセル断面が示されており、本製造工程では、ＣＶＤ法により膜厚１５０ｎｍの第２コンタクト層間膜１０９を堆積した後、図７に示したビットコンタクトパターン６３を転写したレジストマスクを用いて、ドライエッチングにより開口し、ＣＶＤ法により堆積したタングステン膜をＣＭＰ法により平坦化してビットコンタクトプラグ１１０を形成し、ＣＶＤ法により膜厚２００ｎｍのタングステン膜を堆積し、図７に示したビット線パターン６５に従って加工してローカルビット線１１１を形成する。図２１には、本製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面が示されており、抵抗率１０ΩｃｍのＰ型シリコン基板９１の表面領域のメモリアレーが形成されるべき領域に、膜厚６ｎｍの下部シリコン酸化膜９２、膜厚６ｎｍのシリコン窒化膜９３、および膜厚５ｎｍの上部シリコン酸化膜９４からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１４ｎｍ）、８０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート９５、膜厚６ｎｍの下部シリコン酸化膜９９、膜厚６ｎｍのシリコン窒化膜１００、および膜厚５ｎｍの上部シリコン酸化膜１０１からなる層間絶縁膜、膜厚１５０ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるコントロールゲート１０２、膜厚７０ｎｍのシリコン窒化膜からなるキャップ膜１０３、膜厚７０ｎｍの第１コンタクト層間膜１０７、膜厚１５０ｎｍの第２コンタクト層間膜１０９、およびローカルビット線１１１がストライプ状に配置されている。【００４４】  本発明に係る大容量ＮＯＲ型の不揮発性メモリのメモリ容量は１２８Ｍビットであり、書込み動作は、ビット線に４Ｖ、ワード線に７Ｖを印加し、書込み時間は１μｓ、書き込み後のしきい電圧は５Ｖであった。また、消去動作はビット線に４Ｖ、ワード線に−７Ｖを印加し、消去時間は１０μｓ、消去後のしきい電圧は１．５Ｖであった。上記書込み・消去電圧条件で書換え回数５０万回を実施���、その後、１５０℃の大気中で５０００時間放置したが、書込みしきい電圧の低下量は、平均的ビットで０．３Ｖであり、落ち零れビットの発生は観測されなかった。【００４５】《基板バイアス型不揮発性メモリ》
図２２には、本発明に係る基板バイアス型の不揮発性メモリセルの断面が示される。同図に示されるメモリセルの平面レイアウトは、図７に示した前記実施例での大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトに同一であり、深さ２μｍ、平均リン濃度１ｘ１０１７ｃｍ−３の深いＮ型ウエル１２１、前記深いＮ型ウエル１２１の内部に、深さ０．８μｍ、平均ボロン濃度２ｘ１０１７ｃｍ−３のＰ型ウエル１２０が配置され、前記Ｐ型ウエル１２０の表面領域に形成されるメモリセルは図８に示した前記実施例に同一である。ローカルビット線１１１は、ソース１２５、ドレイン１２６、ゲート酸化膜１２２、ゲート１２３からなる選択トランジスタへプラグ１２８を介して接続されており、前記ドレイン１２６はプラグ１２８を介して第１金属配線１２９へ接続され、図示されてはいないが、前記第１金属配線１２９は第３金属配線からなる主ビット線へ接続されている。【００４６】  図２３には、本発明に係る基板バイアス型の不揮発性メモリの回路ブロックの概略が示される。同図において、ビット線数ｎ、ワード線数ｍのメモリブロックがひとつの深いＮ型ウエル（ＤＮＷ）内に配置されており、制御回路（Ｃｏｎｔｒｏｌｌｅｒ）、アドレスバッファ（ＡＩＢＵＦ）、プリデコーダ（Ｐｒｅ−Ｄｅｃｏｄｅｒ）、Ｘデコーダ（Ｘ−Ｄｅｃｏｄｅｒ）、Ｙデコーダ（Ｙ−Ｄｅｃｏｄｅｒ）、ワードドライバ（Ｗｏｒｄ  Ｄｒｉｖｅｒ）、センスラッチ（Ｓｅｎｓｅ  Ｌａｔｃｈ）、データバッファ（ＤＩ／ＯＢＵＦ）、ウェルドライバ（Ｗｅｌｌ  Ｄｒｉｖｅｒ）、書込みワード電圧とウエル電圧電源（ＶＷＷ，ＶＰＷ  ＧＥＮ）、書込みドレイン電圧電源（ＶＷＤＧＥＮ）から構成されている。例えば、書込み動作においては、書込みコマンド（ＡＣＳ）が制御回路へ入力されると、書込みワード電圧とウエル電圧電源（ＶＷＷ，ＶＰＷ  ＧＥＮ）、書込みドレイン電圧電源（ＶＷＤ  ＧＥＮ）が起動され、アドレスバッファ（ＡＩＢＵＦ）へ入力されるアドレス信号（ＡＤＲ）にしたがって、データバッファ（ＤＩ／ＯＢＵＦ）へ入力された書込みデータ（ＤＡＴ）が所望のビットへ書き込まれる。【００４７】  図２４には、本発明に係る基板バイアス型の不揮発性メモリの動作電圧条件が示される。書込み動作（Ｐｒｏｇｒａｍ）では、メモリアレーのＰ型ウエル（ＰＷ）へ−１Ｖのような電圧を印加し、選択されたワード線（ＷＬ）へ７Ｖのような電圧を印加した後、選択されたビット線（ＢＬ）へ３Ｖのような電圧が、書込み時間１μｓの期間印加される。前記Ｐ型ウエルへの基板バイアスを印加することにより、メモリセルのドレイン近傍で電離衝突によって発生したホットエレクトロン・ホールペアのうち、ホールが基板バイアスによって加速され、２次的な電離衝突を起こす結果、大量の２次ホットエレクトロンを発生する。この２次ホットエレクトロンをフローティングゲートへ注入して書込みが行われる。書込み後のしきい電圧は５．５Ｖであった。また、基板バイアスを印加することにより、書込み中のチャンネル電流を３０μＡ／ビット程度まで低減することができ、書込み動作の低電力化も達成される。【００４８】  消去動作では、メモリアレーのＰ型ウエル（ＰＷ）へ−１Ｖのような電���を印加し、選択されたワード線（ＷＬ）へ−７Ｖのような電圧を印加した後、選択された複数のビット線（ＢＬ）へ３Ｖのような電圧が、消去時間１００μｓの期間印加される。メモリセルのドレイン耐圧は約４．５Ｖであり、前記消去電圧条件によりドレイン近傍で発生するＢＴＢＴ誘起のホットホールがフローティングゲートへ注入されて消去が行われる。消去後のしきい電圧は１．８Ｖであった。【００４９】  本発明に係る基板バイアス型の不揮発性メモリでは、前記書込み・消去電圧条件下で書換えを繰り返すと、書換え回数１万回付近から、消去後のしきい電圧の上昇が観測される。これは、ゲート絶縁膜中にトラップされたホールがホール注入を阻止する方向の電界を形成することに起因する。したがって、書換え回数の進行とともに消去時間が劣化することを防止するために、消去時のドレイン電圧を漸次に上昇して追加消去を行う制御回路を追加してもよい。【００５０】  読出し動作では、ビット線（ＢＬ）を１Ｖのような電位にプリチャージした後、ワード線（ＷＬ）へ電源電圧（Ｖｃｃ）である３．３Ｖを印加して、メモリセルの状態を判定して行なわれる。【００５１】《単層層間絶縁膜型不揮発性メモリ》
図２５には、本発明に係る単層層間絶縁膜型の不揮発性メモリセルの断面が示される。同図に示されるメモリセルの平面レイアウトは、図７に示した前記実施例での大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトに同一であり、膜厚１２ｎｍのシリコン酸化膜からなる単層の層間絶縁膜１３０を用いた点を除いては、図２０に示された実施例のメモリセル構造と同一である。図２０に示した実施例での層間絶縁膜は、膜厚６ｎｍの下部シリコン酸化膜９９、膜厚６ｎｍのシリコン窒化膜１００、および膜厚５ｎｍの上部シリコン酸化膜１０１からなり、酸化膜厚換算の実効膜厚は１４ｎｍであったが、本実施例では膜厚１２ｎｍのシリコン酸化膜であるため、コントロールゲートからフローティングゲートへの静電カップリングは０．６まで改善できた。【００５２】  図２６には、本発明に係る単層層間絶縁膜型の不揮発性メモリセルの動作電圧条件が示される。書き込み・消去は、ホットエレクトロン注入とホットホール注入により行われる。書込み動作（Ｐｒｏｇｒａｍ）では、メモリアレーのＰ型ウエル（ＰＷ）へ−１Ｖのような電圧を印加し、選択されたワード線（ＷＬ）へ６Ｖのような電圧を印加した後、選択されたビット線（ＢＬ）へ３Ｖのような電圧が、書込み時間１μｓの期間印加される。書込み後のしきい電圧は５．４Ｖであった。また、消去動作では、メモリアレーのＰ型ウエル（ＰＷ）へ−１Ｖのような電圧を印加し、選択されたワード線（ＷＬ）へ−６Ｖのような電圧を印加した後、選択された複数のビット線（ＢＬ）へ３Ｖのような電圧が、消去時間１００μｓの期間印加される。消去後のしきい電圧は１．９Ｖであった。本実施例のメモリセルでは、単層層間絶縁膜を用いることによって、コントロールゲートからフローティングゲートへの静電カップリングが０．６まで改善された結果、書込み・消去動作のワード線（ＷＬ）電圧を６Ｖまで低下することができ、低電圧動作が可能となった。【００５３】  本実施例の単層層間絶縁膜型の不揮発性メモリセルでは、ＣＶＤ法により、シリコン酸化膜からなる単層の層間絶縁膜を堆積した後、酸窒化ガス（ＮＯ、Ｎ２Ｏ）を５〜２０％程度添加した窒素ガス（Ｎ２）雰囲気中で、温度９００℃程度の高温アニールを追加してもよく、これによって、緻密で低電界漏洩電流の無い層間絶縁膜が得られる。【００５４】《選択トランジスタ付単層ポリゲート型不揮発性メモリ》
図２７には、本発明に係る選択トランジスタ付単層ポリゲート型の不揮発性メモリセルの平面構造の概略が示される。同図において、メモリセルトランジスタ、および選択トランジスタを定義するための活性領域１３１、コントロールゲートを定義するための活性領域１３２、Ｐ型ウエル１３３、Ｎ型ウエル１３４、深いＮ型ウエル１３５（ＤＮＷ）が所望の領域に配置され、フローティングゲート１３６、コントロールゲートとなるＰ型ウエル１３３へ接続するためのＰ型拡散層１３７とＮ型拡散層１３８がコンタクトホール１４３を介して第１金属膜からなる書込みワード線１４４（ＰＷＬ）へ接続され、メモリセルトランジスタのドレイン１４０はコンタクトホール１４３を介して第１金属膜１４６へ接続され、この第１金属膜１４６はスルーホール１４８を介して第２金属膜からなるビット線１４９（ＢＬ）へ接続され、メモリセルトランジスタのソース１４１は選択トランジスタのドレインとしても機能し、選択トランジスタのゲート１３９は読み出しワード線（ＲＷＬ）となり、選択トランジスタのソース１４２はコンタクトホール１４３を介して第１金属膜からなる共通ソース線１４５（ＶＳＳ）へ接続されている。前記コントロールゲートを定義するための活性領域１３２上のフローティングゲート１３６の面積は、前記メモリセルトランジスタのゲート面積の３倍に設計されており、コントロールゲートからフローティングゲートへの静電カップリングは０．７５であった。【００５５】  図２８には、図２７に示された本発明に係る選択トランジスタ付単層ポリゲート型の不揮発性メモリセルの動作電圧条件が示される。先ず、書込み動作（Ｐｒｏｇｒａｍ）を行う場合には、前記深いＮ型ウエル（ＶＤＮ）と書き込みワード線（ＰＷＬ）へ７Ｖのような電圧を、読出しワード線（ＲＷＬ）へ３．３Ｖのような電圧を印加した後、書込みを行うビット線（ＢＬ）へ５Ｖを書き込み時間１０μｓの期間印加してホットエレクトロン注入により行い、消去動作（Ｅｒａｓｅ）では、前記深いＮ型ウエル（ＶＤＮ）とワード線（ＷＬ）へ−７Ｖのような電圧を印加した後、消去を行うビット線（ＢＬ）へ５Ｖを消去時間１００μｓの期間印加してホットホール注入により行う。初期しきい電圧は２Ｖ、書き込み後のしきい電圧は２Ｖ、消去後のしきい電圧は−２Ｖであった。【００５６】  読み出し動作（Ｒｅａｄ）においては、読出しビット線（ＢＬ）を電源電圧（Ｖｃｃ、例えば３．３Ｖ）にプリチャージした後、読出しワード線（ＲＷＬ）へ電源電圧（Ｖｃｃ、例えば３．３Ｖ）を読み出し時間の期間印加して、読出しビット線（ＢＬ）の電位変化をラッチして行う。読出し動作中の書込みワード線（ＰＷＬ）電位は０Ｖに固定され、書込み・消去動作がエンハンス／デプレッションで動作するＥＥＰＲＯＭに同等なため、メモリセルの初期しきい電圧は０Ｖ付近であることが望ましい。【００５７】《ＮＲＯＭ混載の単層ポリゲート型不揮発性メモリ》
図２９には、本発明に係るＮＲＯＭ混載の単層ポリゲート型不揮発性メモリの断面が示される。同図において、抵抗率１０ΩｃｍのＰ型シリコン基板１５１の表面領域に、深さ２μｍ、平均リン濃度１ｘ１０１７ｃｍ−３の深いＮ型ウエル１５５、深いＮ型ウエル１５５の内部に、深さ０．８μｍ、平均ボロン濃度２ｘ１０１７ｃｍ−３のＰ型ウエル１５３、平均リン濃度１ｘ１０１７ｃｍ−３のＮ型ウエル１５４が配置され、深さ２００ｎｍの素子分離１５２によって分離された単層ポリゲートのメモリセルトランジスタは、膜厚６ｎｍの下部シリコン酸化膜１５６、膜厚６ｎｍのシリコン窒化膜１５７、および膜厚６ｎｍの上部シリコン酸化膜１５８からなるゲート絶縁膜（酸化膜厚換算の実効膜厚１５ｎｍ）と、膜厚２００ｎｍでリン濃度２ｘ１０２０ｃｍ−３のポリシリコン膜からなるフローティングゲート１５９、平均砒素濃度１ｘ１０２０ｃｍ−３のソース１６２、およびドレイン１６３から成る。前記ソース１６２はＶＳＳ端子へ、ドレイン１６３はビット線（ＢＬ）へ接続されている。前記フローティングゲート１５９は、前記深いＮ型ウエル１５５の内部に配置された前記Ｐ型ウエル１５３上へ前記ゲート絶縁膜を介して延在し、平均ボロン濃度１ｘ１０２０ｃｍ−３のＰ型拡散層１６０と平均砒素濃度１ｘ１０２０ｃｍ−３のＮ型拡散層１６１が接続されてワード線（ＷＬ）として機能する。また、ＮＲＯＭ部においては、前記Ｐ型ウエル１５３の他の領域に、膜厚６ｎｍの下部シリコン酸化膜１５６、膜厚６ｎｍのシリコン窒化膜１５７、および膜厚６ｎｍの上部シリコン酸化膜１５８からなる積層膜を電荷蓄積領域とし、前記フローティングゲート１５９と同一のポリシリコン膜からなるワード線（ＮＷＬ）、前記ソース１６２、およびドレイン１６３と同一製造工程で形成されるソース・ドレイン１６７からＮＲＯＭメモリセルが構成されている。【００５８】  本実施例のＮＲＯＭ混載の単層ポリゲート型不揮発性メモリにおいて、単層ポリゲート型の不揮発性メモリセルの書込み・消去動作は、前期フローティングゲート１５９へのホットエレクトロン注入とホットホール注入により行われ、ＮＲＯＭの書込み・消去動作は、前記ゲート絶縁膜へのホットエレクトロン注入とホットホール注入により行われ、１セルに２ビットを記憶させる多値動作を行う。【００５９】  本実施例のＮＲＯＭ混載の単層ポリゲート型不揮発性メモリはＮＲＯＭの製造工程をベースとしており、何らの新規工程を追加することなく、単層ポリゲート型不揮発性メモリを混載することが可能である。【００６０】  ＮＲＯＭの仕様は、メモリ容量は５１２Ｍビット、書換え回数１０万回、書換え後のリテンション寿命は８０℃、１０年保証であり、単層ポリゲート型不揮発性メモリの仕様は、メモリ容量は６４ｋビット、書換え回数５０万回、書換え後のリテンション寿命は１５０℃、１０年保証である。【００６１】《ロジック混載型不揮発性メモリ》
図３０には、本発明に係るＮＲＯＭ混載の単層ポリゲート型不揮発性メモリをシステムＬＳＩへ搭載したチップ平面図が概略的に示されている。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１７０が配置され、その内側に外部入出力回路１７１、アナログ入出力回路１７２が設けられている。外部入出力回路１７１及びアナログ入出力回路１７２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１７３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路１７３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１７４、中央処理装置（ＣＰＵ）１７５、キャッシュメモリ（ＣＡＣＨ）１７６、ロジック回路（ＬＯＧ）１７７、フェーズ・ロックド・ループ回路（ＰＬＬ）１７８、アナログ・ディジタル変換回路（ＡＤＣ）１７９、及びディジタル・アナログ変換回路（ＤＡＣ）１８０、システムコントローラ（ＳＹＳＣ）１８１を有する。１８２、１８３で示されるものは夫々電気的に消去及び書き込みが可能な単層ポリゲート型不揮発性メモリ（ＳＰ−ＮＶＭ）であり、図３０で説明した不揮発性メモリモジュールをベースにメモリ容量を変更して備え、また、１８４で示されるものはＮＲＯＭである。【００６２】  前記ＳＲＡＭ１７４、ＣＰＵ１７５、ＬＯＧ１７７、ＣＡＣＨ１７６、ＳＹＳＣ１８１はレベルシフト回路１７３から供給される１．８Ｖのような内部電源電圧を動作電源として動作される。但し、ＳＲＡＭ１７４は内部電源電圧を昇圧してワード線セレクトレベルを形成し、ワードドライバなどの動作電源に用いる。単層ポリゲート型不揮発性メモリ（ＳＰ−ＮＶＭ）１８２、１８３、およびＮＲＯＭ１８４はデータ読み出し動作では内部電源電圧を用いて動作するが、消去・書き込み動作には高電圧を要し、当該高電圧は、内部昇圧回路によって形成してもよいし、また、システムＬＳＩのＥＰＲＯＭライタモードのような所定の動作モードにおいて所定の外部接続電極を介して外部から供給されるようにしてもよい。【００６３】  前記単層ポリゲート型不揮発性メモリ（ＳＰ−ＮＶＭ）１８２はＳＲＡＭ１７４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用され、前記単層ポリゲート型不揮発性メモリ（ＳＰ−ＮＶＭ）１８３はアナログ回路の発信周波数のトリミングデータの格納に利用され、ヒューズによる救済用プログラム回路に代えて搭載されている。また、前記ＮＲＯＭ１８４は、メモリ容量６４Ｍビットを搭載しており、所望のデータの格納に利用される。【００６４】《ポリＭＯＳ型不揮発性メモリ》
図３１には、本発明に係るポリＭＯＳ型の不揮発性メモリの断面が示される。同図において、膜厚１００ｎｍのシリコン酸化膜１８５、膜厚１００ｎｍのポリシリコン膜１８６を基板とする点を除いては、図２５に示された実施例でのメモリセル構造と同一である。本発明に係る不揮発性メモリはゲート絶縁膜をＣＶＤ法による堆積により形成できるため、メモリセルを形成する基板がポリシリコン膜であっても製造可能であり、したがって、メモリセルを３次元的に積層することによるメモリ容量の増加が実現できる。これにより、ビット単価の飛躍的な低コスト化が達成される。
【産業上の利用可能性】
【００６５】  本発明に係る不揮発性メモリは、メモリセルのゲート絶縁膜をＯＮＯ膜とし、その上部にフローティングゲートを備え、前記フローティングゲートへのチャンネルホットエレクトロン注入による書込み動作と、前記フローティングゲートへのホットホール注入による消去動作を行うことにより、頑強なリテンション寿命と、メモリセルの低電圧動作が可能であり、また、微細なメモリセル面積を実現できるため、大容量でチップ面積が小さく、かつ、１５０℃以上の劣悪環境においても信頼度を確保できる不揮発性メモリ製品を提供できる。例えば、自動車のエンジジンルームやトランスミッション部へベアチップで搭載しても、リテンション不良フリーのロジック混載ＬＳＩを提供でき、その産業的に著しい優位性を得ることが可能となる。
【図面の簡単な説明】
【００６６】
【図１】本発明に係る不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。
【図２】本発明に係る不揮発性メモリセルを解析するメモリセル構造を模式図である。
【図３】本発明に係る不揮発性メモリの等価回路を従来メモリセルと比較する説明図である。
【図４】図１から図３に示された本発明の不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図５】図４に示された本発明に係る単層ポリゲート型の不揮発性メモリセルの平面構造を概略的に示す説明図である。
【図６】図４、および図５に示された本発明に係る単層ポリゲート型の不揮発性メモリセルの動作電圧条件を示す図である。
【図７】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトを概略的に示す説明図である。
【図８】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ａ−Ｂで示される位置でのメモリセル断面を示す説明図である。
【図９】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面を概略的に示す説明図である。
【図１０】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｅ−Ｆで示される位置でのメモリセル断面を示す説明図である。
【図１１】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面を概略的に示す説明図である。
【図１２】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第１製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面を示す説明図である。
【図１３】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第２製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図１４】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第３製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図１５】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第３製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図１６】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第４製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図１７】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第４製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図１８】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第５製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図１９】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第６製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図２０】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第７製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図２１】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第７製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図２２】本発明に係る基板バイアス型の不揮発性メモリセルの断面を説明するための断面図である。
【図２３】本発明に係る基板バイアス型の不揮発性メモリの回路ブロックを説明するための図である。
【図２４】本発明に係る基板バイアス型の不揮発性メモリの動作電圧条件を説明するための図である。
【図２５】本発明に係る単層層間絶縁膜型の不揮発性メモリセルの断面を説明する図である。
【図２６】本発明に係る単層層間絶縁膜型の不揮発性メモリセルの動作電圧条件を説明する図である。
【図２７】本発明に係る選択トランジスタ付単層ポリゲート型の不揮発性メモリセルの平面構造を概略的に示す説明図である。
【図２８】図２７に示された本発明に係る選択トランジスタ付単層ポリゲート型の不揮発性メモリセルの動作電圧条件を説明する図である
【図２９】本発明に係るＮＲＯＭ混載の単層ポリゲート型不揮発性メモリの断面を概略的に示す説明図である。
【図３０】本発明に係るＮＲＯＭ混載の単層ポリゲート型不揮発性メモリをシステムＬＳＩへ搭載したチップ平面図を概略的に示す説明図である。
【図３１】本発明に係るポリＭＯＳ型の不揮発性メモリの断面を概略的に示す説明図である。
【図３２】従来のフローティングゲート型セルのメモリセルの断面概略的に示す説明図である。
【図３３】従来のＮＲＯＭセルの断面概略的に示す説明図である。
【符号の説明】
【００６７】１、２１、７１、９１、９９、１５１、１９１、２０１−Ｐ型シリコン基板、半導体基板
２、２６、７２、７６、９２、１００、１５６、１９４、２１０−下部シリコン酸化膜
３、２７、７３、７７、９３、１０１、１５７、１９５、２０３、２１１−シリコン窒化膜
４、２８、７４、７８、９４、１５８、１９６、２１２−上部シリコン酸化膜
５、２９、４６、７５、９５、１３６、１５９、１９３−フローティングゲート
６、１３０−層間絶縁膜
７、７９、１０２、１９７、２０５−コントロールゲート
８、３２、４９、８２、１０５、１２５、１４１、１６２、１９８、２０６−ソース
９、３３、５０、８１、１０４、１２６、１４０、１６３、１９９、２０７、２１３−ドレイン
１０、２００、２０８−ホットエレクトロン
１１、３５、１６５−蓄積電荷
１２、３４、１６４、１６８、１６９、２０９、２１４−トラップ電子
２２、９０、９８、１５２−素子分離
２３、４３、１２０、１３３、１５３−Ｐ型ウエル
２４、４４、１３４、１５４−Ｎ型ウエル
２５、４５、１２１、１３５、１５５−深いＮ型ウエル
３０、４７、１３７−Ｐ型拡散層
３１、４８、１３８−Ｎ型拡散層
４１、４２、１３１、１３２−活性領域
５１、１４３−コンタクトホール
５２、１４４−ワード線
５３、１２９、１４６−第１金属膜
５４、１４５−共通ソース線
５５、１４８−スルーホール
５６、１４９−ビット線
６１−素子分離パターン
６２−ワード線パターン
６３−ビットコンタクトパターン
６４−ソースコンタクト配線パターン
６５−ビット線パターン
８０、９６、１０３−キャップ膜
８３、１０６−サイドスペーサ
８４、１０７−第１コンタクト層間膜
８５、１０８−共通ソースコンタクトプラグ
８６、１０９−第２コンタクト層間膜
８７、１１０−ビットコンタクトプラグ
８８、１１１−ローカルビット線
１２２−ゲート酸化膜
１２３−ゲート
１２８−プラグ
１３０−層間絶縁膜
１６７−ソース・ドレイン
１７０−外部接続電極
１７１−外部入出力回路
１７２−アナログ入出力回路
１７３−レベルシフト回路
１７４−スタティク・ランダム・アクセス・メモリＳＲＡＭ
１７５−中央処理装置ＣＰＵ
１７６−キャッシュメモリＣＡＣＨ
１７７−ロジック回路ＬＯＧ
１７８−フェーズ・ロックド・ループ回路ＰＬＬ
１７９−アナログ・ディジタル変換回路ＡＤＣ
１８０−ディジタル・アナログ変換回路ＤＡＣ
１８１−システムコントローラＳＹＳＣ
１８２、１８３−単層ポリゲート型不揮発性メモリＳＰ−ＮＶＭ
１８４−ＮＲＯＭ
１８５−シリコン酸化膜
１８６−ポリシリコン膜
１９２−トンネル絶縁膜
２０２、２０４−絶縁膜
２１５−トラップホール
２１６、２１８−電子分布
２１７、２１９−ホール分布
２２０、２２１、２２２−リテンション特性
【図１】
2005197624.tif 000007
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
2005197624.tif 000019
【図１４】
2005197624.tif 000020
【図１５】
2005197624.tif 000021
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2005197624.tif 000034
【図２９】
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【図３０】
2005197624.tif 000036
【図３１】
2005197624.tif 000037
【図３２】
2005197624.tif 000038
【図３３】
2005197624.tif 000039
【図３４】
2005197624.tif 000040
【図３５】
2005197624.tif 000041
【手続補正書】
【提出日】平成16年3月18日(2004.3.18)
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
【図１】本発明に係る不揮発性メモリを実施するための最良の形態を説明するメモリセルの断面構造を概略的に示す説明図である。
【図２】本発明に係る不揮発性メモリセルを解析するメモリセル構造を模式図である。
【図３】本発明に係る不揮発性メモリの等価回路を従来メモリセルと比較する説明図である。
【図４】図１から図３に示された本発明の不揮発性メモリセルの動作電圧条件を例示する説明図である。
【図５】図４に示された本発明に係る単層ポリゲート型の不揮発性メモリセルの平面構造を概略的に示す説明図である。
【図６】図４、および図５に示された本発明に係る単層ポリゲート型の不揮発性メモリセルの動作電圧条件を示す図である。
【図７】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトを概略的に示す説明図である。
【図８】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ａ−Ｂで示される位置でのメモリセル断面を示す説明図である。
【図９】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面を概略的に示す説明図である。
【図１０】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｅ−Ｆで示される位置でのメモリセル断面を示す説明図である。
【図１１】図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトにおいて、Ｃ−Ｄで示される位置でのメモリセル断面を概略的に示す説明図である。
【図１２】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第１製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面を示す説明図である。
【図１３】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第２製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図１４】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第３製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図１５】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第３製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図１６】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第４製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図１７】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第４製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図１８】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第５製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図１９】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第６製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図２０】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第７製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＡ−Ｂで示される位置でのメモリセル断面である。
【図２１】本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの第７製造工程において、図７に示した本発明に係る大容量ＮＯＲ型の不揮発性メモリセルの平面レイアウトのＣ−Ｄで示される位置でのメモリセル断面である。
【図２２】本発明に係る基板バイアス型の不揮発性メモリセルの断面を説明するための断面図である。
【図２３】本発明に係る基板バイアス型の不揮発性メモリの回路ブロックを説明するための図である。
【図２４】本発明に係る基板バイアス型の不揮発性メモリの動作電圧条件を説明するための図である。
【図２５】本発明に係る単層層間絶縁膜型の不揮発性メモリセルの断面を説明する図である。
【図２６】本発明に係る単層層間絶縁膜型の不揮発性メモリセルの動作電圧条件を説明する図である。
【図２７】本発明に係る選択トランジスタ付単層ポリゲート型の不揮発性メモリセルの平面構造を概略的に示す説明図である。
【図２８】図２７に示された本発明に係る選択トランジスタ付単層ポリゲート型の不揮発性メモリセルの動作電圧条件を説明する図である
【図２９】本発明に係るＮＲＯＭ混載の単層ポリゲート型不揮発性メモリの断面を概略的に示す説明図である。
【図３０】本発明に係るＮＲＯＭ混載の単層ポリゲート型不揮発性メモリをシステムＬＳＩへ搭載したチップ平面図を概略的に示す説明図である。
【図３１】本発明に係るポリＭＯＳ型の不揮発性メモリの断面を概略的に示す説明図である。
【図３２】従来のフローティングゲート型セルのメモリセルの断面概略的に示す説明図である。
【図３３】従来のＮＲＯＭセルの断面概略的に示す説明図である。
【図３４】従来のＮＲＯＭセルにおける電子分布、及びホール分布を模式的に示す説明図である。
【図３５】従来フラッシュメモリの書換え後の高温リテンション特性を模式的に示す説明図である。