(57)【要約】【課題】  Ｃｂ信号およびＣｒ信号を多重して伝送する場合、それぞれの信号ごとに上位ビットと下位ビットを多重する回路を用意する必要がなく、多重化回路を共有して映像信号処理を行なう映像信号多重回路を提供する。【解決手段】  映像信号多重回路において、Ｃｂ信号１２１と第５のフリップフロップ回路２３５で位相を遅らせたＣｒ信号１３１とをＣｂ／Ｃｒ選択信号１５５ａに基づいて第２の選択回路２２６により切り替えることで、Ｃｂ信号１２１およびＣｒ信号１３１のデータを間引いてサンプリングし、Ｃｂ信号１２１とＣｒ信号１３１を多重した信号１２６を生成し、このＣｂ信号１２１とＣｒ信号１３１を多重した信号１２６について、上位ビット信号１２６ｈと下位ビット信号１２６ｌを多重して伝送を行なうようにした。【選択図】    図１
2005229541.tif 000002
【特許請求の範囲】
【請求項１】
第１のローパスフィルタ回路により特定の周波数成分を抽出されたＹ信号をデジタル信号に変換する第１のＡＤ変換回路と、
前記第１のＡＤ変換回路からのデジタル信号を保持する第１のフリップフロップ回路と、
前記第１のフリップフロップ回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第１の選択回路と、
前記第１の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第２のフリップフロップ回路と、
第２のローパスフィルタ回路により特定の周波数成分を抽出されたＣｂ信号をデジタル信号に変換する第２のＡＤ変換回路と、
前記第２のＡＤ変換回路からのデジタル信号を保持する第３のフリップフロップ回路と、
第３のローパスフィルタ回路により特定の周波数成分を抽出されたＣｒ信号をデジタル信号に変換する第３のＡＤ変換回路と、
前記第３のＡＤ変換回路からのデジタル信号を保持する第４のフリップフロップ回路と、
前記第４のフリップフロップ回路からのデジタル信号を保持する第５のフリップフロップ回路と、
前記第３のフリップフロップ回路からのデジタル信号と前記第５のフリップフロップ回路からのデジタル信号とをＣｂ／Ｃｒ選択信号に基づいて選択する第２の選択回路と、
前記第２の選択回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第３の選択回路と、
前記第３の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第６のフリップフロップ回路と、
外部からのクロック信号を分周する第１の分周回路と、
前記第１の分周回路からのクロック信号の遅延時間を調整する遅延時間調整回路と、
前記遅延時間調整回路からのクロック信号を保持し、前記ビット選択信号を前記第１の選択回路、及び前記第３の選択回路に出力する第７のフリップフロップ回路と、
前記第１の分周回路からのクロック信号を分周する第２の分周回路と、
前記第２の分周回路からのクロック信号を保持し、前記Ｃｂ／Ｃｒ選択信号を前記第２の選択回路に出力する第８のフリップフロップ回路とを備えた、
ことを特徴とする映像信号多重回路。
【請求項２】
第１のローパスフィルタ回路により特定の周波数成分を抽出されたＹ信号をデジタル信号に変換する第１のＡＤ変換回路と、
前記第１のＡＤ変換回路からのデジタル信号を保持する第１のフリップフロップ回路と、
前記第１のフリップフロップ回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第１の選択回路と、
前記第１の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第２のフリップフロップ回路と、
第４のローパスフィルタ回路により特定の周波数成分を抽出されたＣ信号と第２のローパスフィルタ回路により特定の周波数成分を抽出されたＣｂ信号とを外部からのＣ／Ｃｂ・Ｃｒ選択信号に基づいて選択する第４の選択回路と、
前記第４の選択回路からのＣ信号もしくはＣｂ信号をデジタル信号に変換する第２のＡＤ変換回路と、
前記第２のＡＤ変換回路からのデジタル信号を保持する第３のフリップフロップ回路と、
第３のローパスフィルタ回路により特定の周波数成分を抽出されたＣｒ信号をデジタル信号に変換する第３のＡＤ変換回路と、
前記第３のＡＤ変換回路からのデジタル信号を保持する第４のフリップフロップ回路と、
前記第４のフリップフロップ回路からのデジタル信号を保持する第５のフリップフロップ回路と、
前記第３のフリップフロップ回路からのデジタル信号と前記第５のフリップフロップ回路からのデジタル信号とをＣ／Ｃｂ・Ｃｒ選択信号に基づいて選択する第２の選択回路と、
前記第２の選択回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第３の選択回路と、
前記第３の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第６のフリップフロップ回路と、
外部からのクロック信号を分周する第１の分周回路と、
前記第１の分周回路からのクロック信号の遅延時間を調整する遅延時間調整回路と、
前記遅延時間調整回路からのクロック信号を保持し、前記ビット選択信号を前記第１の選択回路、及び前記第３の選択回路に出力する第７のフリップフロップ回路と、
前記第１の分周回路からのクロック信号を分周する第２の分周回路と、
前記第２の分周回路からのクロック信号を保持する第８のフリップフロップ回路と、
前記第８のフリップフロップ回路からのクロック信号と外部からのＣ／Ｃｂ・Ｃｒ選択信号との論理積をとり、前記Ｃ／Ｃｂ・Ｃｒ選択信号を前記第２の選択回路に出力する論理回路とを備えた、
ことを特徴とする映像信号多重回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、映像信号処理回路に関し、特にテレビやビデオなどに搭載されているコンポジット映像信号やコンポーネント映像信号を伝送するための多重回路に属するものである。
【背景技術】
【０００２】
Ｙ信号やＣ信号およびＣｂ／Ｃｒ信号をＡＤ変換したのちデジタル信号にて伝送する場合、元の信号をローパスフィルタ回路に通したのちにＡＤ変換を行い、デジタル信号にてパラレル−シリアル変換や多重化を行なって転送を行なう方法が一般に用いられている。例えば特許文献１にＹ信号およびＣｂ／Ｃｒ信号を多重化してパラレル−シリアル変換を行なう方式が提案されている。
【０００３】
以下に従来の映像信号多重回路について説明する。
図４は、従来の映像信号多重回路の構成を示すブロック図である。また図５は、従来の映像信号処理多重回路のタイミング図である。
図４において、１１と２１と３１は映像信号入力端子で、１１にはＹ信号が、２１にはＣｂ信号が、３１にはＣｒ信号がそれぞれ入力される。
【０００４】
４１はクロック信号入力端子で、クロック信号が入力される。
２１１と２２１と２３１は第１〜第３のローパスフィルタ回路で、それぞれＹ信号１１、Ｃｂ信号２１、Ｃｒ信号３１から特定の周波数成分を抽出する。
【０００５】
２１３と２２３と２３３は第１〜第３のＡＤ変換回路で、アナログ信号をデジタル信号に変換する。
２１４と２１８と２２４と２３４と２２８と２４４と２３８は第１〜第４、第６、第７、第９のフリップフロップ回路で、クロック信号に同期して入力信号を取り込み出力する。
【０００６】
２１７と２２７と２３７は第１、第３、第５の選択回路で、入力された上位ｎ／２ビットの信号と下位ｎ／２ビットの信号のいずれかを選択して出力する。
２４１は分周回路で、入力されたクロック信号を分周して出力する。
【０００７】
２４３は遅延時間調整回路で、入力された信号の遅延時間を調整して出力する。
１２と２２と３２は映像信号出力端子で、それぞれデジタル映像信号のＹ信号１１９とＣｂ信号１２９とＣｒ信号１３９を出力する。
【０００８】
以上のように構成された従来の映像信号処理回路について、以下に動作を説明する。
この映像信号処理回路は、アナログ映像信号のＹ信号１１１とＣｂ信号１２１とＣｒ信号１３１に対し、それぞれ多重化されたデジタル映像信号のＹ信号１１９とＣｂ信号１２９とＣｒ信号１３９を出力するものである。
【０００９】
まず、ＡＤ変換時の折り返し誤差を防ぐため、Ｙ信号１１１は第１のローパスフィルタ回路２１１に入力されアナログ映像信号１１２を出力し、Ｃｂ信号１２１は第２のローパスフィルタ回路２２１に入力されアナログ映像信号１２２を出力し、Ｃｒ信号１３１は第３のローパスフィルタ回路２３１に入力されアナログ映像信号１３４を出力する。
【００１０】
なお、Ｙ信号の帯域は６ＭＨｚであり、Ｃｂ信号およびＣｒ信号は３ＭＨｚ程度であるため、これらの帯域の信号を減衰させない特性をもつローパスフィルタであればよい。
【００１１】
周波数２ｍＭＨｚのクロック信号１４１は、分周回路２４１により周波数がｍＭＨｚのクロック信号１４２に分周される。
【００１２】
帯域制限されたアナログ映像信号１１２は、第１のＡＤ変換回路２１３において、サンプリング周波数ｍＭＨｚのクロック信号１４２によりｎビットのデジタル信号１１４に変換される。また、帯域制限されたアナログ映像信号１２２は、第２のＡＤ変換回路２２３において上記クロック信号１４２によりｎビットのデジタル信号１２４に変換され、帯域制限されたアナログ映像信号１３２は、第３のＡＤ変換回路２３３において上記クロック信号１４２によりｎビットのデジタル信号１３４に変換される。
【００１３】
遅延調整回路２４３では、第１、第３、第４、第７のフリップフロップ回路２１４、２２４、２３４、２４４で信号がラッチできるように、クロック信号１４２の位相を遅らせ、クロック信号１４４を出力する。
【００１４】
ｎビットのデジタル信号１１４は、周波数ｍＭＨｚのクロック信号１４４によって第１のフリップフロップ回路２１４に取り込まれ、ｎビットのＹ信号１１５を出力する。また、ｎビットのデジタル信号１２４は、上記クロック信号１４４によって第３のフリップフロップ回路２２４に取り込まれ、ｎビットのＣｂ信号１２５を出力し、ｎビットのデジタル信号１３４は、上記クロック信号１４４によって第４のフリップフロップ回路２３４に取り込まれ、ｎビットのＣｒ信号１３５を出力する。
【００１５】
また、クロック信号１４４は、第７のフリップフロップ回路２４４に取り込まれ、ビット選択信号１４５としてクロック信号を出力する。
【００１６】
ｎビットのＹ信号１１５は、上位ｎ／２ビットの信号１１５ｈと下位ｎ／２ビットの信号１１５ｌに分けられ、第１の選択回路２１７に入力される。第１の選択回路２１７に入力されるビット選択信号１４５は、クロック信号１４４を第７のフリップフロップ回路２４４で取り込んだ信号であり、上位ｎ／２ビットの信号１１５ｈまたは下位ｎ／２ビットの信号１１５ｌを選択する。この周波数ｍＭＨｚのビット選択信号１４５が「０」レベルの時、第１の選択回路２１７はＹ信号１１５の上位ｎ／２ビットの信号１１５ｈを選択し、「１」レベルの時には下位ｎ／２ビットの信号１１５ｌを選択する。よって第１の選択回路２１７からは、上位ｎ／２ビットもしくは下位ｎ／２ビットの多重化されたＹ信号１１８が出力される。
【００１７】
ここで、第１の選択回路２１７より出力されたｎ／２ビットのＹ信号１１８とビット選択信号１４５の位相が一致しない場合に、第１の選択回路２１７から上位ｎ／２ビットの信号１１５ｈまたは下位ｎ／２ビットの信号１１５ｌが出力されている間にｎビットのＹ信号１１５が変化し、ｎ／２ビットの多重化されたＹ信号１１８に影響する可能性がある。このため、ｎ／２ビットの多重化されたＹ信号１１８は、周波数２ｍＭＨｚのクロック信号１４１により第２のフリップフロップ回路２１８に取り込まれて出力される。
【００１８】
このようにして、アナログ映像信号であるＹ信号１１１は、周波数２ｍＭＨｚでｎ／２ビットに多重化されたＹ信号１１９となり、映像信号出力端子１２より出力される。
【００１９】
また、アナログ映像信号であるＣｂ信号１２１およびＣｒ信号１３１についても、上記Ｙ信号１１１と同じ処理が行なわれ、それぞれ周波数２ｍＭＨｚでｎ／２ビットに多重化されたＣｂ信号１２９とＣｒ信号１３９となり、映像信号出力端子２２、３２よりそれぞれ出力される。
【特許文献１】特開２００１−１５７６６５号公報 (第５頁、第２図)
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら上記従来の回路構成では、Ｃｂ信号およびＣｒ信号のそれぞれについて多重化回路が必要となるという問題があった。
【００２１】
本発明は上記問題点を解決するためになされたもので、多重化回路を共有して映像信号処理を行なう映像信号多重回路を提供することを目的とする。
【課題を解決するための手段】
【００２２】
この課題を解決するために、本発明の請求項１による映像信号多重回路は、第１のローパスフィルタ回路により特定の周波数成分を抽出されたＹ信号をデジタル信号に変換する第１のＡＤ変換回路と、前記第１のＡＤ変換回路からのデジタル信号を保持する第１のフリップフロップ回路と、前記第１のフリップフロップ回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第１の選択回路と、前記第１の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第２のフリップフロップ回路と、第２のローパスフィルタ回路により特定の周波数成分を抽出されたＣｂ信号をデジタル信号に変換する第２のＡＤ変換回路と、前記第２のＡＤ変換回路からのデジタル信号を保持する第３のフリップフロップ回路と、第３のローパスフィルタ回路により特定の周波数成分を抽出されたＣｒ信号をデジタル信号に変換する第３のＡＤ変換回路と、前記第３のＡＤ変換回路からのデジタル信号を保持する第４のフリップフロップ回路と、前記第４のフリップフロップ回路からのデジタル信号を保持する第５のフリップフロップ回路と、前記第３のフリップフロップ回路からのデジタル信号と前記第５のフリップフロップ回路からのデジタル信号とをＣｂ／Ｃｒ選択信号に基づいて選択する第２の選択回路と、前記第２の選択回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第３の選択回路と、前記第３の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第６のフリップフロップ回路と、外部からのクロック信号を分周する第１の分周回路と、前記第１の分周回路からのクロック信号の遅延時間を調整する遅延時間調整回路と、前記遅延時間調整回路からのクロック信号を保持し、前記ビット選択信号を前記第１の選択回路、及び前記第３の選択回路に出力する第７のフリップフロップ回路と、前記第１の分周回路からのクロック信号を分周する第２の分周回路と、前記第２の分周回路からのクロック信号を保持し、前記Ｃｂ／Ｃｒ選択信号を前記第２の選択回路に出力する第８のフリップフロップ回路とを備えたことを特徴とするものである。
【００２３】
本発明の請求項２による映像信号多重回路は、第１のローパスフィルタ回路により特定の周波数成分を抽出されたＹ信号をデジタル信号に変換する第１のＡＤ変換回路と、前記第１のＡＤ変換回路からのデジタル信号を保持する第１のフリップフロップ回路と、前記第１のフリップフロップ回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第１の選択回路と、前記第１の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第２のフリップフロップ回路と、第４のローパスフィルタ回路により特定の周波数成分を抽出されたＣ信号と第２のローパスフィルタ回路により特定の周波数成分を抽出されたＣｂ信号とを外部からのＣ／Ｃｂ・Ｃｒ選択信号に基づいて選択する第４の選択回路と、前記第４の選択回路からのＣ信号もしくはＣｂ信号をデジタル信号に変換する第２のＡＤ変換回路と、前記第２のＡＤ変換回路からのデジタル信号を保持する第３のフリップフロップ回路と、第３のローパスフィルタ回路により特定の周波数成分を抽出されたＣｒ信号をデジタル信号に変換する第３のＡＤ変換回路と、前記第３のＡＤ変換回路からのデジタル信号を保持する第４のフリップフロップ回路と、前記第４のフリップフロップ回路からのデジタル信号を保持する第５のフリップフロップ回路と、前記第３のフリップフロップ回路からのデジタル信号と前記第５のフリップフロップ回路からのデジタル信号とをＣ／Ｃｂ・Ｃｒ選択信号に基づいて選択する第２の選択回路と、前記第２の選択回路からのデジタル信号の上位ビット信号と下位ビット信号とをビット選択信号に基づいて選択する第３の選択回路と、前記第３の選択回路からの上位ビット信号もしくは下位ビット信号を保持する第６のフリップフロップ回路と、外部からのクロック信号を分周する第１の分周回路と、前記第１の分周回路からのクロック信号の遅延時間を調整する遅延時間調整回路と、前記遅延時間調整回路からのクロック信号を保持し、前記ビット選択信号を前記第１の選択回路、及び前記第３の選択回路に出力する第７のフリップフロップ回路と、前記第１の分周回路からのクロック信号を分周する第２の分周回路と、前記第２の分周回路からのクロック信号を保持する第８のフリップフロップ回路と、前記第８のフリップフロップ回路からのクロック信号と外部からのＣ／Ｃｂ・Ｃｒ選択信号との論理積をとり、前記Ｃ／Ｃｂ・Ｃｒ選択信号を前記第２の選択回路に出力する論理回路とを備えたことを特徴とするものである。
【発明の効果】
【００２４】
本発明の映像信号多重回路によれば、同一の信号処理回路を用いてＣｂ信号とＣｒ信号を多重し伝送することができるという効果がある。
【００２５】
また、本発明の映像信号多重回路によれば、同一の信号処理回路を用いてＣ信号もしくはＣｂ信号とＣｒ信号を外部からの選択信号により切り替えて多重し伝送することができるという効果がある。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１による映像信号多重回路の構成を示すブロック図であり、図３は、本発明の実施の形態１による映像信号多重回路のタイミング図である。
【００２７】
図１において、 ２１１と２２１と２３１は第１〜第３のローパスフィルタ回路、２１３と２２３と２３３は第１〜第３のＡＤ変換回路、２１４、２１８、２２４、２３４、２３５、２２８、２４４、２５４は第１〜第８のフリップフロップ回路である。２１７と２２６と２２７は第１〜第３の選択回路、２４１と２５３は第１、第２の分周回路、２４３は遅延時間調整回路である。
【００２８】
このように構成された映像信号処理回路について、図１の回路図および図３のタイミング図を用いてその動作を説明する。
【００２９】
まず、アナログ映像信号であるＹ信号１１１が映像信号入力端子１１から入力されると、従来例と同様にｎ／２ビットのデジタル信号のＹ信号１１９が生成され、映像信号出力端子１２より出力される。
【００３０】
次に、アナログ信号のＣｂ信号１２１が映像信号入力端子２１から入力されると、第２のローパスフィルタ回路２２１によって帯域制限された信号１２２となる。帯域制限された信号１２２は、第２のＡＤ変換回路２２３において、周波数ｍＭＨｚのクロック信号１４２によりサンプリングされ、ｎビットのデジタル信号１２４に変換される。ｎビットのデジタル信号１２４は、ｍＭＨｚのクロック信号１４４によって第３のフリップフロップ回路２２４に取り込まれ、ｎビットのデジタル信号１２５となる。
【００３１】
また、アナログ信号のＣｒ信号１３１が映像信号入力端子３１から入力されると、上記Ｃｂ信号１２１の場合と同様に、第３のローパスフィルタ回路２３１によって帯域制限された信号１３２となり、第３のＡＤ変換回路２３３によってｎビットのデジタル信号１３４に変換され、ｍＭＨｚのクロック信号１４４によって第４のフリップフロップ回路２３４に取り込まれる。この第４のフリップフロップ回路２３４からの出力信号１３５はクロック信号１４４によって第５のフリップフロップ回路２３５に取り込まれ、Ｃｒ信号１３６となる。ここで、Ｃｂ信号１２５とＣｒ信号１３６との間の位相を比べると、Ｃｒ信号１３６のほうがＣｂ信号１２５より周波数ｍＭＨｚの信号に対して１クロック分遅くなっている。
【００３２】
周波数ｍＭＨｚのクロック信号１４２は第２の分周回路２５３により分周され、周波数ｍ／２ＭＨｚのクロック信号１５４となる。この周波数ｍ／２ＭＨｚのクロック信号１５４は第８のフリップフロップ回路２５４で周波数２ｍＭＨｚのクロック信号１４１により取り込まれクロック信号１５５ａとなるが、周波数はｍ／２ＭＨｚのままである。このクロック信号１５５ａはＣｂ／Ｃｒ選択信号として第２の選択回路２２６に接続される。第２の選択回路２２６では、Ｃｂ／Ｃｒ選択信号１５５が「０」レベルのときにＣｂ信号１２５を選択し、「１」レベルのときにＣｒ信号１３６を選択する。
【００３３】
図３に示すとおり、Ｃｂ信号１２５とＣｒ信号１３６が周波数ｍＭＨｚで変化し、Ｃｂ／Ｃｒ選択信号１５５ａがｍ／２ＭＨｚで変化する。このようにして、第２の選択回路２２６はＣｂ信号とＣｒ信号が多重されたｎビットのデジタル信号１２６を出力する。また、Ｃｂ信号１２４とＣｒ信号１３４はデータを間引いてサンプリングされることになるが、色信号の特性を考えると、映像信号として処理する上で影響はない。
【００３４】
クロック信号１４５は、従来例と同様にビット選択信号として作用する。したがって、第３の選択回路２２７では、ビット選択信号１４５が「０」レベルのときにｎビットのデジタル信号１２６の上位ｎ／２ビット信号１２６ｈを選択し、「１」レベルのときにｎビットのデジタル信号１２６の下位ｎ／２ビット信号１２６ｌを選択する。よって第３の選択回路２２７からＣｂ信号またはＣｒ信号の上位ｎ／２ビットと下位ｎ／２ビットが多重化された信号１２８が出力される。
【００３５】
上記ｎ／２ビットに多重化された信号１２８は、第６のフリップフロップ回路２２８によって周波数２ｍＭＨｚのクロック信号１４１で取り込まれる。このようにして、アナログのＣｂ信号１２１とＣｒ信号１３１は、ｎ／２ビットに多重化されたデジタル信号１２９となり、映像信号出力端子２２より出力される。
【００３６】
このように本実施の形態１によれば、第３のフリップフロップ回路２２４からのＣｂ信号１２５と第５のフリップフロップ回路２３５からのＣｒ信号１３６とをＣｂ／Ｃｒ選択信号１５５ａに基づいて選択する第２の選択回路２２６と、前記第２の選択回路２２６からの上位ｎ／２ビット信号１２６ｈと下位ｎ／２ビット信号１２６ｌとをビット選択信号１４５に基づいて選択する第３の選択回路２２７と、第１の分周回路２４１からのｍＭＨｚのクロック信号１４２を分周する第２の分周回路２５３と、前記第２の分周回路２５３からのｍ／２ＭＨｚのクロック信号１５４を保持し、前記Ｃｂ／Ｃｒ選択信号１５５ａを前記第２の選択回路２２６に出力する第８のフリップフロップ回路２５４とを備えるようにしたので、同一の信号処理回路を用いてＣｂ信号とＣｒ信号を多重し伝送することができるという効果がある。
【００３７】
（実施の形態２）
図２は、本発明の実施の形態２による映像信号多重回路の構成を示すブロック図である。
【００３８】
図２において、 ２１１と２２１と２３１と２６１は第１〜第４のローパスフィルタ回路、２１３と２２３と２３３は第１〜第３のＡＤ変換回路、２１４、２１８、２２４、２３４、２３５、２２８、２４４、２５４は第１〜第８のフリップフロップ回路である。２１７と２２６と２２７と２２２は第１〜第４の選択回路、２４１と２５３は第１、第２の分周回路、２４３は遅延時間調整回路、２５５はＡＮＤ論理のゲート回路である。
【００３９】
このように構成された映像信号処理回路について、図２の回路図を用いてその動作を説明する。
まず、アナログ映像信号であるＹ信号１１１が映像信号入力端子１１から入力されると、従来例と同様にｎビットのデジタル信号のＹ信号１１９が生成され、映像信号出力端子１２より出力される。
【００４０】
次に、アナログ信号のＣｂ信号１２１が映像信号入力端子２１から入力されると、第２のローパスフィルタ回路２２１によって帯域制限された信号１２２となる。また、アナログ信号のＣ信号１６１が映像信号入力端子６１から入力されると、第４のローパスフィルタ回路２６１によって帯域制限された信号１６２となる。
【００４１】
選択信号入力端子５１からはＣ／Ｃｂ・Ｃｒ選択信号１５１が入力される。
第４の選択回路２２２では、Ｃ／Ｃｂ・Ｃｒ選択信号１５１が「０」レベルのときにＣ信号１６２を選択し、「１」レベルのときにＣｂ信号１２２を選択してＣ／Ｃｂ信号１２３を出力する。
【００４２】
Ｃ／Ｃｒ信号１２３は、第２のＡＤ変換回路２２３において、周波数ｍＭＨｚのクロック信号１４２によりサンプリングされ、ｎビットのデジタル信号１２４に変換される。ｎビットのデジタル信号１２４は、ｍＭＨｚのクロック信号１４４によって第３のフリップフロップ回路２２４に取り込まれ、ｎビットのデジタル信号１２５となる。
【００４３】
また、アナログ信号のＣｒ信号１３１が映像信号入力端子３１から入力されると、上記Ｃ信号１６１またはＣｂ信号１２１の場合と同様に、第３のローパスフィルタ回路２３１によって帯域制限された信号１３２となり、第３のＡＤ変換回路２３３によってｎビットのデジタル信号１３４に変換され、ｍＭＨｚのクロック信号１４４によって第４、第５のフリップフロップ回路２３４、２３５に取り込まれ、ｎビットのデジタル信号１３６となる。
【００４４】
周波数ｍＭＨｚのクロック信号１４２は第２の分周回路２５３により分周され、周波数ｍ／２ＭＨｚのクロック信号１５４となる。この周波数ｍ／２ＭＨｚのクロック信号１５４は、第８のフリップフロップ回路２５４で周波数２ｍＭＨｚのクロック信号１４１により取り込まれ、クロック信号１５５ｂとなる。
【００４５】
ゲート回路２５５において、外部からのＣ／Ｃｂ・Ｃｒ選択信号１５１が「０」レベルの時には信号１５６は「０」レベルに固定され、「１」レベルの時には信号１５６はＣ／Ｃｂ・Ｃｒ選択信号１５１を出力する。したがって、第２の選択回路２２６において、Ｃ／Ｃｂ・Ｃｒ信号１５１が「０」レベルの時にはＣ信号１６１が選択され、「１」レベルの時にはＣｂ信号１２１またはＣｒ信号１３１が選択される。第２の選択回路２２６は、Ｃ信号もしくはＣｂ信号とＣｒ信号が多重されたｎビットのデジタル信号１２７を出力する。
【００４６】
第３の選択回路２２７では、ビット選択信号１４５が「０」レベルのときにｎビットのデジタル信号１２７の上位ｎ／２ビット信号１２７ｈを選択し、「１」レベルのときにｎビットのデジタル信号１２７の下位ｎ／２ビット信号１２７ｌを選択する。よって、第３の選択回路２２７からＣ信号またはＣｂ信号とＣｒ信号の上位ｎ／２ビットと下位ｎ／２ビットが多重した信号１２８が出力される。信号１２８は第６のフリップフロップ回路２２８によって周波数２ｍＭＨｚのクロック信号１４１で取り込まれる。
【００４７】
このようにして、アナログのＣ信号１６１またはＣｂ信号１２１とＣｒ信号１３１はｎ／２ビットに多重化されたデジタル信号１２９となり、映像信号出力端子２２より出力される。
【００４８】
このように本実施の形態２によれば、第４のローパスフィルタ回路２６１からのＣ信号６１と第２のローパスフィルタ回路２２１からのＣｂ信号１２１とを外部からのＣ／Ｃｂ・Ｃｒ選択信号１５１に基づいて選択する第４の選択回路２２２と、第３のフリップフロップ回路２２４からのＣ信号１６１もしくはＣｂ信号１２１と第５のフリップフロップ回路２３５からのＣｒ信号１３１とをＣ／Ｃｂ・Ｃｒ選択信号１５６に基づいて選択する第２の選択回路２２６と、前記第２の選択回路２２６からの上位ｎ／２ビット信号１２７ｈと下位ｎ／２ビット信号１２７ｌとをビット選択信号１４５に基づいて選択する第３の選択回路２２７と、第１の分周回路２４１からのｍＭＨｚのクロック信号１４２を分周する第２の分周回路２５３と、前記第２の分周回路２５３からのｍ／２ＭＨｚのクロック信号１５４を保持する第８のフリップフロップ回路２５４と、前記第８のフリップフロップ回路２５４からのクロック信号１５５ｂと外部からのＣ／Ｃｂ・Ｃｒ選択信号１５１との論理積をとり、Ｃ／Ｃｂ・Ｃｒ選択信号１５６を前記第２の選択回路２２６に出力する論理回路２５５とを備えるようにしたので、同一の信号処理回路を用いてＣ信号もしくはＣｂ信号とＣｒ信号を外部からの選択信号により切り替えて多重し伝送することができるという効果がある。
【産業上の利用可能性】
【００４９】
本発明の映像信号多重回路は、多重化回路を共有して映像信号処理を行なうことができる映像信号多重回路として有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施の形態１による映像信号多重回路の構成を示すブロック図である。
【図２】本発明の実施の形態２による映像信号多重回路の構成を示すブロック図である。
【図３】本発明の実施の形態１による映像信号多重回路のタイミング図である。
【図４】従来の映像信号多重回路の構成を示すブロック図である。
【図５】従来の映像信号処理多重回路のタイミング図である。
【符号の説明】
【００５１】
１１、２１、３１、６１  映像信号入力端子
４１  クロック信号入力端子
５１  選択信号入力端子
１１１  Ｙ信号
１１２、１２２、１３２  帯域制限されたアナログ映像信号
１１４、１１５  ｎビットのデジタル信号のＹ信号
１１５ｈ  上位ｎ／２ビットのＹ信号
１１５ｌ  下位ｎ／２ビットのＹ信号
１１８、１１９  ｎ／２ビットの多重化されたＹ信号
１２１  Ｃｂ信号
１２３  Ｃ／Ｃｂ信号
１２４、１２５  ｎビットのデジタル信号のＣｂ信号
１２５ｈ  上位ｎ／２ビットのＣｂ信号
１２５ｌ  下位ｎ／２ビットのＣｂ信号
１２６  Ｃｂ信号とＣｒ信号が多重されたｎビットのデジタル信号
１２６ｈ  上位ｎ／２ビットのデジタル信号
１２６ｌ  下位ｎ／２ビットのデジタル信号
１２７  Ｃ信号、Ｃｂ信号、Ｃｒ信号が多重されたｎビットのデジタル信号
１２７ｈ  上位ｎ／２ビットのデジタル信号
１２７ｌ  下位ｎ／２ビットのデジタル信号
１２８、１２９  ｎ／２ビットに多重化されたＣｂ信号
１３１  Ｃｒ信号
１３４、１３５、１３６  ｎビットのデジタル信号のＣｒ信号
１３５ｈ  上位ｎ／２ビットのＣｒ信号
１３５ｌ  下位ｎ／２ビットのＣｒ信号
１３８、１３９  ｎ／２ビットに多重化されたＣｒ信号
１４１  ２ｍＭＨｚのクロック信号
１４２、１４４  ｍＭＨｚのクロック信号
１４５  ビット選択信号
１５１、１５６  Ｃ／Ｃｂ・Ｃｒ選択信号
１５４、１５５ｂ  ｍ／２ｍＭＨｚのクロック信号
１５５ａ  Ｃｂ／Ｃｒ選択信号
１６１  Ｃ信号
２１１、２２１、２３１、２６１  第１〜第４のローパスフィルタ回路
２１３、２２３、２３３  第１〜第３のＡＤ変換回路
２１４、２１８、２２４、２３４、２３５、２２８、２４４、２５４、２３８  第１〜第９のフリップフロップ回路
２１７、２２６、２２７、２２２、２３７  第１〜第５の選択回路
２４１、２５３  第１、第２の分周回路
２４３  遅延時間調整回路
２５５  ゲート回路
１２、２２、３２  映像信号出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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