(57)【要約】【課題】垂直電極構造を有する不揮発性強誘電体セル及び垂直電極セルを利用した不揮発性強誘電体メモリ装置を開示する。【解決手段】本発明に係る不揮発性強誘電体垂直電極セルは、ワードライン垂直電極を第１の電極にし、前記ワードライン垂直電極内で柱状に前記ワードライン垂直電極と一定間隔に分離されるストレージ垂直電極を第２の電極にし、前記第１の電極と前記第２の電極が分離された空間に強誘電体材料が埋込まれた強誘電体キャパシタと、ビットラインと前記強誘電体キャパシタとの間に連結され、前記ビットラインと前記強誘電体キャパシタとの間の電圧変化に伴い前記ビットラインと前記強誘電体キャパシタとの間の電流方向を選択的にスイッチングするシリアルPNダイオードスィッチとを備えることを特徴とする。【選択図】図９
2005311312.tif 000002
【特許請求の範囲】
【請求項１】
下部電極のストレージノード垂直電極と、
前記下部電極の周りを取り囲むよう形成される上部電極のワードライン垂直電極と、
前記下部電極及び前記上部電極の分離された空間に強誘電体材料が埋め込まれた強誘電体膜を含む強誘電体キャパシタと、
ビットラインと前記強誘電体キャパシタとの間に連結され、前記ビットラインと前記強誘電体キャパシタとの間の電圧変化に伴い前記ビットラインと前記強誘電体キャパシタとの間の電流方向を選択的にスイッチングするシリアルPNダイオードスィッチとを備える不揮発性強誘電体垂直電極セル。
【請求項２】
前記強誘電体材料は、
低温強誘電体膜の強誘電体ポリマー薄膜であることを特徴とする請求項１に記載の不揮発性強誘電体垂直電極セル。
【請求項３】
前記シリアルPNダイオードスィッチは、
前記ストレージノード電極と前記ビットラインとの間に順方向に連結されるPNダイオードと、
前記ストレージノード電極と前記ビットラインとの間に逆方向に連結されるPNPNダイオードとを備えることを特徴とする請求項１に記載の不揮発性強誘電体垂直電極セル。
【請求項４】
前記ビットラインは、
前記PNダイオードのN端子及び前記PNPNダイオードの縦断P端子と連結され、
前記ストレージノード電極は、
前記PNダイオードのP端子及びこれと隣接した前記PNPNダイオードのN端子と連結されることを特徴とする請求項３に記載の不揮発性強誘電体垂直電極セル。
【請求項５】
複数個のワードライン垂直電極と複数個のビットラインが互いに直交するよう交差し、前記ビットラインと垂直の方向に両電極及び強誘電体層が形成される強誘電体キャパシタ、及び前記強誘電体キャパシタと前記ビットラインとの間の電圧変化に伴い電流方向を選択的にスイッチングするスイッチング素子を有する複数個の垂直電極セルを備え、セルデータを読出し及び書込みする垂直電極セルアレイと、
前記ワードライン垂直電極等を選択的に活性化させるワードライン駆動部と、
前記ビットラインに印加されたセルデータをセンシングするセンスアンプ部と、
前記センスアンプ部でセンシングされた読出しデータと、前記センスアンプ部に伝送される書込みデータを伝送するデータバスと、
前記データバスから印加された前記読出しデータを増幅し、データバッファに出力するメインアンプ部とを備える垂直電極セルを利用した不揮発性強誘電体メモリ装置。
【請求項６】
前記垂直電極セルアレイは、
前記ワードライン垂直電極と前記ビットラインが交差する領域に、前記垂直電極セルが形成されるクロスポイントセル構造を有することを特徴とする請求項５に記載の垂直電極セルを利用した不揮発性強誘電体メモリ装置。
【請求項７】
前記強誘電体キャパシタは、
前記ワードライン垂直電極を前記の両電極中で第１の電極にし、前記ワードライン垂直電極内で柱状に前記ワードライン垂直電極と一定間隔に分離されるストレージ垂直電極を前記の両電極中で第２の電極にし、前記第１の電極と前記第２の電極が分離された空間に強誘電体材料が埋込まれ、前記強誘電体層を形成することを特徴とする請求項６に記載の垂直電極セルを利用した不揮発性強誘電体メモリ装置。
【請求項８】
前記強誘電体材料は、
低温強誘電体膜での強誘電体ポリマー薄膜であることを特徴とする請求項７に記載の垂直電極セルを利用した不揮発性強誘電体メモリ装置。
【請求項９】
前記スイッチング素子は、
前記第２の電極と前記ビットラインとの間に順方向に連結されるPNダイオード、及び前記第２の電極と前記ビットラインとの間に逆方向に連結されるPNPNダイオードを備えるシリアルPNダイオードスィッチであることを特徴とする請求項６に記載の垂直電極セルを利用した不揮発性強誘電体メモリ装置。
【請求項１０】
PNダイオードとPNPNダイオードが直列連結されるようにシリアルPNダイオードスィッチを形成する第１の段階と、
前記シリアルPNダイオードスィッチ上にビットラインコンタクトノードとキャパシタコンタクトノードを形成し、前記ビットラインコンタクトノードをビットラインと連結させる第２の段階と、
前記キャパシタコンタクトノード上に電極物質を垂直になるよう蒸着する第３の段階と、
前記電極物質が一定間隔でストレージ垂直電極とワードライン垂直電極に分離されるよう前記電極物質を食刻する第４の段階と、
前記ストレージ垂直電極と前記ワードライン垂直電極との間の食刻された領域、及び前記垂直電極等の上部に強誘電体材料をコーティングして強誘電体キャパシタの強誘電体層を形成する第５の段階と、
前記強誘電体材料に対するアニール工程を行なう第６の段階とを含む不揮発性強誘電体垂直電極セルの製造方法。
【請求項１１】
前記第２の段階は、
前記PNダイオードのN端子と前記PNPNダイオードのP端子に、それぞれ前記ビットラインコンタクトノードを形成して前記ビットラインと連結させ、前記PNダイオードのP端子と前記PNPNダイオードのN端子に共通連結されるよう前記キャパシタコンタクトノードを形成することを特徴とする請求項１０に記載の不揮発性強誘電体垂直電極セルの製造方法。
【請求項１２】
前記第４の段階は、
前記ストレージ垂直電極が柱状に前記ワードライン垂直電極と分離するよう、前記一定間隔の幅を有する帯状に前記電極物質を食刻することを特徴とする請求項１０に記載の不揮発性強誘電体垂直電極セルの製造方法。
【請求項１３】
前記強誘電体材料は、
低温強誘電体膜の強誘電体ポリマー薄膜であることを特徴とする請求項１０に記載の不揮発性強誘電体垂直電極セルの製造方法。
【請求項１４】
前記第５の段階は、
スピンコーティング工程を利用して前記強誘電体材料をコーティングすることを特徴とする請求項１０に記載の不揮発性強誘電体垂直電極セルの製造方法。
【請求項１５】
前記アニール工程は、
２００℃以下で行なわれることを特徴とする請求項１０に記載の不揮発性強誘電体垂直電極セルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、垂直電極セル及びこれを利用した不揮発性強誘電体メモリに関し、より詳しくは強誘電体キャパシタに用いられるセラミック強誘電体物質を、低温工程が可能で小さいサイズでも完璧なヒステリシスループ曲線特性を有する強誘電体ポリマー薄膜(Ferroelectric Polymer Thin Film)への代替が可能になるよう、セル構造が改善された垂直電極セル及びこれを利用した不揮発性強誘電体メモリに関する。
【背景技術】
【０００２】
不揮発性強誘電体メモリ、すなわちFeRAM(Ferroelectric Random Access Memory)はDRAM（Dynamic Random Access Memory)程度のデータ処理速度を有しながら、電源のオフ時にもデータが保存される特性のため次世代記憶素子として注目されている。
【０００３】
このようなFeRAMはDRAMとほぼ類似の構造を有する記憶素子として、キャパシタの材料に強誘電体を用いて強誘電体の特性である高い残留分極を利用したものである。このような残留分極特性により電界を除去してもデータが消失されなくなる（例えば、特許文献１参照。）。
【０００４】
ところが、従来の強誘電体キャパシタ材料として用いられるセラミック系統の誘電体であるPZT、SBTなどは通常６００℃以上の高温工程を要し、キャパシタの電極選択に制限を与える。さらに、従来のセラミック強誘電体材料等は各セルの特性で均一性(Uniformity)が良くなく、生産性(Yield)の向上に多くの困難が存在する。
【０００５】
このような問題を解決するための１つの方法が、従来のセラミック強誘電体を強誘電体ポリマー薄膜に取り替えることである。このような強誘電体ポリマー薄膜材料にはP(VDF-TrFE)、PVDF、Cyanopolymers、polyureas、polythioureas、odd-numbered nylonsなどが用いられる。
【０００６】
強誘電体ポリマー薄膜材料は低温、すなわち２００℃以下で工程進行が可能であり、大きさが２Pr＝５uC／cm２程度に小さいが、完璧なP-Vヒステリシス(Hysteresis)ループ曲線特性を見せる長所を有しているので、セルの均一性の改善に非常に有利である。さらに、強誘電体ポリマー薄膜材料を用いれば工程費用をかなり低めることができ、セルの均一性の改善で生産性向上及び高密度のメモリ容量を具現することができる。
【０００７】
ところが、従来の強誘電体メモリセルは低温(２００℃以下)の工程材料を用いることができない構造を有しているので、前述の強誘電体ポリマー薄膜材料の長所にも係わらずこれを用いることができない実情である。
【特許文献１】大韓民国特許出願公開第１９９９−００８０８６１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述の問題を解決するための本発明の目的は強誘電体セルの構造を改善し、低温工程を必要とする強誘電体材料を用いて不揮発性強誘電体セルを形成することができるようにすることにある。
【課題を解決するための手段】
【０００９】
本発明に係る不揮発性強誘電体垂直電極セルは、下部電極のストレージノード垂直電極と、前記下部電極の周りを取り囲むよう形成される上部電極のワードライン垂直電極と、前記下部電極及び前記上部電極の分離された空間に強誘電体材料が埋め込まれた強誘電体膜を含む強誘電体キャパシタと、ビットラインと前記強誘電体キャパシタとの間に連結され、前記ビットラインと前記強誘電体キャパシタとの間の電圧変化に伴い前記ビットラインと前記強誘電体キャパシタとの間の電流方向を選択的にスイッチングするシリアルPNダイオードスィッチとを備える。
【００１０】
本発明に係る垂直電極セルを用いた不揮発性強誘電体メモリ装置は、複数個のワードライン垂直電極と複数個のビットラインが互いに直交するように交差し、前記ビットラインと垂直の方向に両電極及び強誘電体層が形成される強誘電体キャパシタ、及び前記強誘電体キャパシタと前記ビットラインとの間の電圧変化に伴い電流方向を選択的にスイッチングするスイッチング素子を有する複数個の垂直電極セルを備え、セルデータを読出し及び書込みする垂直電極セルアレイと、前記ワードライン垂直電極等を選択的に活性化させるワードライン駆動部と、前記ビットラインに印加されたセルデータをセンシングするセンスアンプ部と、前記センスアンプ部でセンシングされた読出しデータと前記センスアンプ部に伝送される書込みデータを伝送するデータバスと、前記データバスから印加された前記読出しデータを増幅してデータバッファに出力するメインアンプ部とを備える。
【００１１】
本発明に係る不揮発性強誘電体垂直電極セルの製造方法は、PNダイオードとPNPNダイオードが直列連結されるようシリアルPNダイオードスィッチを形成する第１の段階と、前記シリアルPNダイオードスィッチ上にビットラインコンタクトノードとキャパシタコンタクトノードを形成し、前記ビットラインコンタクトノードをビットラインと連結させる第２の段階と、前記キャパシタコンタクトノード上に電極物質を垂直になるよう蒸着する第３の段階と、前記電極物質が一定間隔でストレージ垂直電極とワードライン垂直電極に分離されるよう前記電極物質を食刻する第４の段階と、前記ストレージ垂直電極と前記ワードライン垂直電極との間の食刻された領域及び前記垂直電極等の上部に強誘電体材料をコーティングし、強誘電体キャパシタの強誘電体層を形成する第５の段階と、前記強誘電体材料に対するアニール工程を行う第６の段階とを含む。
【発明の効果】
【００１２】
本発明の垂直電極セル及びこれを利用した不揮発性強誘電体メモリ装置は、セルの形成時に高温工程と低温工程を全て収容することができるようセルの構造が改善され、強誘電体キャパシタに用いられるセラミック強誘電体物質を、低温工程が可能で小さいサイズでも完璧なヒステリシスループ曲線特性を有する強誘電体ポリマー薄膜に取り替えることができるようにすることにより、工程費用を抑えてセルの均一性を向上させ生産性向上と高密度のメモリ具現が可能になるようにする。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照にして本発明の好ましい実施の形態をさらに詳しく説明する。
図１は、本発明の単位垂直電極セルの回路構成を示す回路図である。
【００１４】
垂直電極セルは、１つの強誘電体キャパシタFCと１つのシリアルPNダイオードスィッチ１０を備える。
強誘電体キャパシタFCは、垂直電極構造を有し強誘電体物質として強誘電体ポリ薄膜が用いられる。このような強誘電体キャパシタFCの一側の電極はワードラインWLに連結され、他側の電極はシリアルPNダイオードスィッチ１０のPNPNダイオード１１のN端子とPNダイオード１２のP端子に共に連結される。本発明の垂直電極構造は詳しく後述される。
【００１５】
シリアルPNダイオードスィッチ１０はシリアルPNダイオードチェーンスィッチ技術を利用し、ビットラインBLと強誘電体キャパシタFCとの間の電圧変化に伴いビットラインBLと強誘電体キャパシタFCとの間で電流の方向を選択的にスイッチングする。このようなシリアルPNダイオードスィッチ１０は、強誘電体キャパシタFCの一側の電極とビットラインBLとの間で相反する方向に並列連結されたPNPNダイオード１１とPNダイオード１２を備える。すなわち、PNPNダイオード１１はビットラインBLで強誘電体キャパシタFC側に順方向電流が流れるようにし、PNダイオード１２は強誘電体キャパシタFCでビットラインBL側に順方向電流が流れるようにする。
【００１６】
図２は、図１のシリアルPNダイオードスィッチ１０の動作原理を説明するための図である。
【００１７】
強誘電体キャパシタFC電極に基づきビットラインBLの電圧が陽の方向に増加する場合、シリアルPNダイオードスィッチ１０はPNPNダイオードの特性によりビットラインBLの電圧が動作電圧Voの場合にはオフ状態に維持される。しかし、ビットラインBLの電圧がさらに増加し臨界電圧Vcに到逹すれば、PNPNダイオード１１によりシリアルPNダイオード１０がターンオンされ、ビットラインBLで強誘電体キャパシタFC方向に流れる電流が急速に増加することになる。このとき、ビットラインBLの電圧が臨界電圧Vc以上になる場合、PNPNダイオード１１を介し流れる電流量IはビットラインBLに連結されてロードに作用する抵抗(図示省略)値に依存することになる。PNPNダイオード１１が一旦ターンオンすれば、以後ビットラインBLに極めて小さい電圧Vsのみ印加されてもPNPNダイオード１１を介し多量の電流が流れることができるようになる。このとき、PNダイオード１２は逆方向電圧によりオフ状態を維持する。
【００１８】
一方、強誘電体キャパシタFCに基づきビットラインBLの電圧が陰の方向に増加する場合、すなわち、ワードラインWLに一定電圧が印加される場合、PNダイオード１２が順方向動作特性によりターンオンされ、シリアル PNダイオードスィッチ１０を介し強誘電体キャパシタFCでビットラインBL方向に電流が流れることになる。このとき、PNPNダイオード１１は逆方向電圧によりオフ状態を維持する。
【００１９】
図３は、図１の垂直電極セルのワードラインWL電圧依存性を説明するための図である。
先ず、図１に示されているように強誘電体キャパシタFCの両端間の電圧をVfc、シリアルPNダイオードスィッチ１０の両端間の電圧をVswと定義する。
【００２０】
ビットラインBLの電圧をグラウンド電圧レベルに固定させた状態でワードラインWLの電圧が増加すれば、ワードラインWLの電圧は強誘電体キャパシタFCとシリアルPNダイオードスィッチ１０に配分される。このとき、PNダイオード１２の順方向動作によりシリアルPNダイオードスィッチ１０の両端電圧Vswには小さい電圧が配分される。一方、ワードラインWL電圧の殆どが強誘電体キャパシタFCの両端電圧Vfcに配分され強誘電体キャパシタFCの動作特性が向上する。
【００２１】
図４は、図１の垂直電極セルのビットラインBL電圧依存性を説明するための図である。
ワードラインWLの電圧をグラウンド電圧レベルに固定させた状態でビットラインBLの電圧が増加すれば、ビットラインBLの電圧は強誘電体キャパシタFCとシリアルPNダイオードスィッチ１０に配分される。このとき、強誘電体キャパシタFCとシリアルPNダイオードスィッチ１０に配分される電圧の割合は臨界電圧Vcに基づき変化する。すなわち、ビットラインBLの電圧が臨界電圧Vcに到達する以前まで、PNPNダイオード１１はPNPNダイオードの特性によりオフ状態を維持し、PNダイオード１２は逆方向電圧によりオフ状態を維持するので、殆どのビットラインBL電圧はシリアルPNダイオードスィッチ１０の両端電圧Vswに配分される。これにより、強誘電体キャパシタFCの両端電圧Vfcに小さい電圧のみ配分され、強誘電体キャパシタFCのデータの変動を起こさなくなる。しかし、ビットライン電圧BLの電圧が臨界電圧Vc以上に増加すれば、シリアルPNダイオードスィッチ１０のPNPNダイオード１１がターンオンし、殆どのビットラインBL 電圧は強誘電体キャパシタFCの両端電圧Vfcに配分される。これにより、強誘電体キャパシタFCに新しいデータで書き込むことができる状態となる。
【００２２】
図５は、本発明に係るシリアルPNダイオードチェーンレイヤーの構造をさらに詳しく示す平面図である。
【００２３】
シリアルPNダイオードチェーンレイヤー２０は、成長シリコンレイヤーやポリシリコンレイヤーの上にシリアルPNダイオード領域２１と絶縁分離層２２が形成される。シリアルPNダイオードチェーン２１はPNダイオード等がチェーン形態に直列連結され、シリアルPNダイオードチェーン等２１は一定間隔で平行に形成される。そして、各シリアルPNダイオードチェーン等２１の間には絶縁分離層２２が形成される。
【００２４】
各シリアルPNダイオードチェーン２１にはPNPNダイオード１１とPNダイオード１２が連続的に直列連結される。PNPNダイオード１１はP型領域とN型領域が交互に直列連結され、PNダイオード１２はPNPNダイオードスィッチ１１のN型領域と隣接するようP型領域とN型領域が直列連結された構造を有する。従って、シリアルPNダイオードチェーン２１で１つのPNダイオード１２と、ここに直列連結された１つのPNPNダイオード１１を連続的に選択して各垂直電極セルのシリアルPNダイオードスィッチ１０を形成することができるようになる。
【００２５】
図６〜図９は、本発明に係る垂直電極セル製造方法を示す図である。
本発明の垂直電極セルCは高温工程を必要とするCMOS素子領域３０の上部に形成される。
CMOS素子パターン３０が形成されると、その上部面に層間絶縁層４０が積層される。
層間絶縁層４０の上部面にはシリアルPNダイオードスィッチ１０を形成するための図５と同一のシリアルPNダイオードチェーンレイヤー２０が形成される。シリアルPNダイオードチェーンレイヤー２０は、層間絶縁層４０の上部面にポリシリコンを蒸着したあと、ポリシリコン上にシリアルPNダイオードチェーン２１と絶縁分離層２２を形成することによりなされる。
【００２６】
シリアルPNダイオードチェーン２１には、PNダイオード１２とPNPNダイオード１１等が交互連続的に直列連結され、１つのPNダイオード１２とこれに直列連結された１つのPNPNダイオード１１が１つのシリアルPNダイオードスィッチ１０を構成する。このとき、PNダイオード１２のN端子とPNPNダイオード１１の縦断P端子にはビットラインコンタクトノードBLCNが形成されビットラインBLと連結される。そして、PNダイオード１２のP端子とこれに隣接したPNPNダイオード１１のN端子にはキャパシタコンタクトノードCNが形成され、垂直電極構造を有する強誘電体キャパシタFCの一側の電極と連結される。
【００２７】
このような垂直電極構造の強誘電体キャパシタFCを形成するため、先ず、図６に示されているようにキャパシタコンタクトノードCNと接触するよう電極物質が一定の深さに蒸着される。このとき、用いられる電極物質には金、プラチナ（Platinum）、アルミニウム（Aluminum）、チタニウム（Titanium）、ITO、ポリアニリン（Polyaniline）、ポリピロール（Polypyrrol）及び他の導体物質等が可能である。
【００２８】
次に、図７に示されているように、蒸着された電極物質は一定間隔でストレージ電極のSN垂直電極とワードラインWL垂直電極に分離され食刻される。図７は垂直電極セルCの断面図で、電極物質の両側が一定幅に食刻された形状のみを見せているが、後述される図１０及び図１２に示されているように一定幅を有する四角帯(またはドーナツ)形状に電極物質が食刻される。すなわち、SN垂直電極はWL垂直電極と一定間隔に分離されシリアルPNダイオードスィッチ１０に垂直の四角柱状に形成される。本発明ではSN垂直電極とWL垂直電極が強誘電体キャパシタFCの両電極層となり、特にWL垂直電極はキャパシタの一側の電極及びワードラインWLの機能を同時に行なうことになる。
【００２９】
食刻が完了すれば、図８に示されているようにSN垂直電極とWL垂直電極が分離された領域、及びSN垂直電極とWL垂直電極の上部に強誘電体ポリマー薄膜溶液がスピンコーティングされる。このような強誘電体ポリマー薄膜材料にはP(VDF-TrFE)、PVDF、Cyanopolymers、polyureas、polythioureas、odd-numbered nylonsなどが用いられる。従って、本発明に係る強誘電体キャパシタFCは各シリアルPNダイオードスィッチ１０を形成するPNダイオード１２とPNPNダイオード１１の上部に、ビットラインBLに垂直になる方向にSN垂直電極とWL垂直電極が一定間隔に分離され、SN垂直電極とWL垂直電極との間の空間に強誘電体物質が形成される。
【００３０】
強誘電体ポリマー薄膜溶液のコーティング工程が完了すれば、図９に示されているように強誘電体ポリマー薄膜コーティングで分極特性が表われるようにソルベントなどを除去した後、強誘電体ポリマー薄膜の結晶化のため、強誘電体ポリマー薄膜に対するアニール工程が追加して行なわれる。このとき、アニール工程はおおよそ２００℃以下の温度で進められる。
【００３１】
このように、セル形成時に高温の工程が必要な電極形成工程を先に行なった後、最後に低温で強誘電体ポリマー薄膜溶液コーティング及びアニール工程を行なってセルを形成することにより、強誘電体キャパシタFCの強誘電体材料に低温工程を必要とする強誘電体ポリマー薄膜を用いることができるようになる。さらに、このような垂直電極セルがCMOS回路素子領域３０の上部に形成されることにより、やはり高温工程を必要とするCMOS回路素子形成工程を先に行なうことができるようになる。
【００３２】
図１０は、シリアルPNダイオードチェーンの上にワードラインWL、ビットラインBL及び垂直電極構造の強誘電体キャパシタFCが形成された形状を示す垂直電極セルの平面図である。
【００３３】
シリアルPNダイオードチェーン２１と絶縁分離層２２の接触面の上部にビットラインBLが形成され、ビットラインBLはビットラインコンタクトノードBLCNを介し対応されるシリアルPNダイオードスィッチ１０のPNダイオード１２のN端子及びPNPNダイオード１１のP端子と連結される。
【００３４】
このとき、ビットラインコンタクトノードBLCNは隣接するセルと共有されるようPNダイオード１２のN端子とPNPNダイオード１１のP端子にそれぞれ連結されるよう形成される。すなわち、ある１つのセルのPNダイオード１２のN端子は隣接するセルのPNPNダイオード１１のP端子と、１つのビットラインコンタクトノードBLCNで共通連結されビットラインBLと連結される。
【００３５】
そして、キャパシタコンタクトノードCNは各シリアルPNダイオードチェーン２１でPNダイオード１２のP端子とPNPNダイオード１１のN端子に共通連結されるように形成される。ワードラインWLは強誘電体キャパシタFCの外側垂直電極であり、強誘電体ポリマー薄膜を挟んでSN垂直電極の両側でシリアルPNダイオードチェーン２１に垂直にビットラインBLと直交する方向に平行して形成される。
【００３６】
図１１は、本発明に係る垂直電極セルアレイを有する不揮発性強誘電体メモリ装置の構成を示す図である。
【００３７】
図１１の強誘電体メモリ装置は複数個の垂直電極セルアレイ１００、複数個のワードライン駆動部２００、複数個のセンスアンプ部３００、データバス４００、メインアンプ部５００、データバッファ部６００及び入／出力ポート部７００を備える。
【００３８】
垂直電極セルアレイ１００は、図１に示されているような垂直電極セルC等がローとカラム方向にマトリックス形態に配列される。ロー方向に配列された複数個のワードラインWLは、ワードライン駆動部２００に連結されてワードライン駆動部２００により選択的に活性化される。そして、カラム方向に配列された複数個のビットラインBLはセンスアンプ部３００に連結され、センスアンプ部３００は各ビットラインBLに一対一対応される複数個のセンスアンプS／Aを備える。
【００３９】
データバス４００は複数個のセンスアンプ部３００に共有され、複数個のセンスアンプ部３００とメインアンプ部５００を連結させてデータを伝送する。
メインアンプ部５００はデータバス４００を介し各センスアンプ部３００から印加されるデータを増幅する。
【００４０】
データバッファ部６００はメインアンプ部５００で増幅されたデータをバッファリングして出力する。入／出力ポート部７００はデータバッファ部６００から印加される読出しデータを外部に出力し、外部から印加される書込みデータをデータバッファ部６００に印加する。
【００４１】
図１２は、図１１において垂直電極セルアレイ１００の構造を示す平面図である。
垂直電極セルアレイ１００は、複数個のワードラインWL<０>〜WL<n>と複数個のビットライン領域BL<０>〜BL<m>が互いに直交する方向に配列される。そして、ワードラインWLとビットライン領域BL<０>〜BL<m>が交差する領域に単位セルCが位置するクロスポイントセルが具現され、セル形成のための追加的な面積が不要となる。
【００４２】
図１２は、本発明に係る垂直電極セルCがクロスポイントセルに形成される概念を示すための図である。本図においてビットライン領域BL<０>〜BL<m>は、図１０のビットライン等BLとシリアルPNダイオードチェーン２１を含む領域である。
【００４３】
図１３は、垂直電極セルの素子構成断面を示す断面図である。
CMOS回路素子領域は最下位層に形成され、CMOS回路素子領域の上部、すなわち中間層に相互連結層(Interconnection Layer)M１〜Mn領域が形成される。
前述のワードライン駆動部２００、センスアンプ部３００、データバス４００、メインアンプ部５００、データバッファ部６００及び入／出力ポート部７００はCMOS回路素子領域に形成される。垂直電極セルアレイ１００は相互連結層の上部、すなわち最上位層に形成される。
【００４４】
図１４は、図１１の垂直電極セルアレイ１００の構成をさらに詳しく示した回路図である。
【００４５】
垂直電極構造を有する強誘電体キャパシタFCと、シリアルPNダイオードスィッチ１０がワードラインWLとビットラインBLとの間に連結され１つの単位垂直電極セルCを形成する。各ビットラインBLにはセンスアンプS／A０〜S／Amが一対一対応されるように連結され、各センスアンプS／A０〜S／Amはセンスアンプイネーブル信号によりビットラインBLに印加された電圧の大きさを既に設定された基準電圧VREFの大きさと比べてデータをセンシングする。センシングされたデータD、／Dはデータバス４００に印加されてメインアンプ部５００に伝送される。
【００４６】
さらに、各ビットラインBL<０>〜BL<m>にはビットラインプルダウン信号BLPDが活性化時に対応されるビットラインBL<０>〜BL<m>を接地電圧レベルにプルダウンさせるためのビットラインプルダウン素子N１、N２が一対一対応するよう連結される。
【００４７】
図１５は、図１４においてセンスアンプS／Aの構成をさらに詳しく示した回路図である。
【００４８】
センスアンプS／Aは増幅部３１０とカラム選択スイッチング部３２０を備える。
増幅部３１０はセンスアンプイネーブル信号SEP、SENによりビットラインBL<m>に印加されたセル電圧と、基準電圧印加ラインREFを介し印加された基準電圧VREFを比べてセルデータをセンシング及び増幅する。このような増幅部３１０はPMOSトランジスタP１〜P３及びNMOSトランジスタN１〜N３を備える。PMOS トランジスタP１は電源電圧とPMOSトランジスタP２、P３の共通ソース端子との間に連結され、ゲート端子にセンスアンプイネーブル信号SEPが印加される。PMOSトランジスタP２、P３は交差結合構造で連結されてPMOSトランジスタP１を介し印加される電源電圧をラッチする。そして、NMOSトランジスタN５は接地電圧とNMOSトランジスタN３、N４の共通ソース端子との間に連結され、ゲート端子にセンスアンプイネーブル信号SENが印加される。NMOSトランジスタN３、N４は交差結合構造で連結されNMOSトランジスタN５を介し印加される接地電圧をラッチする。このとき、センスアンプイネーブル信号SEN及びSEPは位相が相反する信号である。
【００４９】
カラム選択スイッチング部３２０は、カラム選択信号CS<m>により増幅部３１０でセンシング及び増幅されたデータD、／Dをデータバス４００に伝送する。このようなカラム選択スイッチング部３２０はNMOSトランジスタN６、N７を備える。NMOSトランジスタN６はビットラインBL<m>とデータバス４００との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<m>によりデータ／Dの入／出力を制御する。NMOSトランジスタN７は基準電圧印加ラインREFとデータバス４００との間に連結され、ゲート端子を介し印加されるカラム選択信号CS<m>によりデータDの入／出力を制御する。
【００５０】
図１６は、本発明に係る不揮発性強誘電体メモリ装置の読出しモード時の動作タイミング図である。
【００５１】
先ず、t０区間はプリチャージ区間でワードラインWLが活性化する以前にビットラインプルダウン信号BLPDが活性化し、ビットラインBLがグラウンドレベルにプリチャージされる。
【００５２】
次に、t１区間の進入時にビットラインプルダウン信号BLPDがローに遷移された後、ワードライン駆動部２００により特定ワードラインWLがハイに遷移されると、当該垂直電極セルCのシリアルPNダイオード１２がターンオンされセルデータがビットラインBLに伝えられる。
【００５３】
次に、t２区間でセンスアンプイネーブル信号SENがハイに活性化されると、ビットラインBL上のデータが増幅部３１０で増幅される。さらに、ビットライン BLに印加されたセルデータが「０」の場合、ワードラインWLの電圧レベルがハイの状態で増幅部３１０によりビットラインBLの電圧がローレベルに増幅され、２つのラインWL、BLの間の電圧差により垂直電極セルCにはデータ「０」が書き込まれる(リストア)。
【００５４】
以後、t３区間でワードラインWLの電圧が臨界電圧Vcより大きくダウンし、負電圧に遷移されることにより垂直電極セルCにデータ「１」がリストアされる。すなわち、セルデータが「０」の場合にはワードラインWLの電圧が負電圧にダウンされても、増幅されたビットラインBLの電圧がワードライン WLの電圧より臨界電圧Vc以上大きくないため、PNPNダイオード１１がオフ状態を維持する。しかし、セルデータが「１」の場合にはワードラインWLの電圧が負電圧にダウンされることにより増幅されたビットラインBLの電圧がワードラインWLの電圧より臨界電圧Vc以上大きくなり、PNPNダイオード１１がオンになり増幅されたデータ「１」が書き込まれる(リストア)。従って、t２区間ではデータ「０」がリストアされ、t３区間ではデータ「１」がリストアされる。
【００５５】
さらに、t３区間でカラム選択信号CSがハイに遷移され、増幅されたビットラインBLのデータD、／Dはデータバス４００を介しメインアンプ部５００に伝えられ、セルCに格納されたデータが読み出される。
【００５６】
t３区間でPNPNダイオード１１が一旦ターンオンされた以後は、図５の動作特性のように小さな電圧差VsによってもPNPNダイオード１１がオン状態を維持するので、ワードラインWLの電圧を負状態で再びロー状態に上昇させる。
【００５７】
図１７は、本発明に係る不揮発性強誘電体メモリ装置の書込みモード時の動作タイミング図である。
【００５８】
先ず、t０区間はプリチャージ区間でワードラインWLが活性化する以前にビットラインプルダウン信号BLPDが活性化し、ビットラインBLがグラウンドレベルにプリチャージされる。
【００５９】
t１区間の進入時にビットラインプルダウン信号BLPDがローに遷移されワードラインWLがハイに活性化すると、垂直電極セルCのデータがビットラインBLに伝えられる。
t２区間でカラム選択信号CSの活性化でデータバス４００を介し印加されたデータD、／DがビットラインBLに伝えられ、センスアンプイネーブル信号SENの活性化でビットラインBLの電圧が増幅される。このとき、書込みデータD、／Dが「０」の場合、ワードラインWLの電圧レベルがハイの状態でビットラインBLの電圧がローレベルに増幅されると、２つのラインWL、BLの間の電圧差により垂直電極セルCにはデータ「０」が書き込まれる。
【００６０】
以後、t３区間でワードラインWLの電圧が臨界電圧Vcより大きくダウンし、負電圧に遷移されることにより垂直電極セルCにデータ「１」が書き込まれる。データリストアのように、セルデータが「０」の場合にはワードラインWLの電圧が負電圧でダウンしても増幅されたビットラインBLの電圧がワードラインWLの電圧より臨界電圧Vc以上大きくないため、PNPNダイオード１１がオフ状態を維持する。しかし、セルデータが「１」の場合にはワードラインWLの電圧が負電圧にダウンされることにより増幅されたビットラインBLの電圧がワードラインWLの電圧より臨界電圧Vc以上大きくなり、PNPNダイオード１１がオンになり増幅されたデータ「１」がセルCに書き込まれる。従って、t２区間ではデータ「０」が書き込まれ、t３区間ではデータ「１」が書き込まれる。
【００６１】
t３区間でPNPNダイオード１１が一旦ターンオンされた以後には、図５の動作特性のように小さい電圧差VsによってもPNPNダイオード１１がオン状態を維持するので、ワードラインWLの電圧を負状態から再びロー状態に上昇させる。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る単位垂直電極セルの回路構成を示す回路図である。
【図２】図１のシリアルPNダイオードスィッチの動作原理を説明するための図である。
【図３】図１の垂直電極セルのワードラインWL電圧依存性を説明するための図である。
【図４】図１の垂直電極セルのビットラインBL電圧依存性を説明するための図である。
【図５】本発明に係るシリアルPNダイオードチェーンレイヤーの構造をより詳しく示す平面図である。
【図６】本発明に係る垂直電極セル製造方法を示す図である。
【図７】本発明に係る垂直電極セル製造方法を示す図である。
【図８】本発明に係る垂直電極セル製造方法を示す図である。
【図９】本発明に係る垂直電極セル製造方法を示す図である。
【図１０】シリアルPNダイオードチェーンの上にワードラインWL、ビットラインBL及び垂直電極構造の強誘電体キャパシタFCが形成された形状を示す垂直電極セルの平面図である。
【図１１】本発明に係る垂直電極セルアレイを有する不揮発性強誘電体メモリ装置の構成を示す図である。
【図１２】図１１において垂直電極セルアレイの構造を示す平面図である。
【図１３】垂直電極セルの素子構成断面を示す断面図である。
【図１４】図１１の垂直電極セルアレイの構成をより詳しく示した回路図である。
【図１５】図１４においてセンスアンプS／Aの構成をより詳しく示した回路図である。
【図１６】本発明に係る不揮発性強誘電体メモリ装置の読出しモード時の動作タイミング図である。
【図１７】本発明に係る不揮発性強誘電体メモリ装置の書込みモード時の動作タイミング図である。
【符号の説明】
【００６３】
１０    シリアルPNダイオードスィッチ
１１    PNPNダイオード
１２    PNダイオード
２０    シリアルPNダイオードチェーンレイヤー
２１    シリアルPNダイオード領域
２２    絶縁分離層
３０    CMOS素子領域
４０    層間絶縁層
１００    垂直電極セルアレイ
２００    ワードライン駆動部
３００    センスアンプ部
３１０    増幅部
３２０    カラム選択スイッチング部
４００    データバス
５００    メインアンプ部
６００    データバッファ部
７００    入／出力ポート部
【図１】
2005311312.tif 000003
【図２】
2005311312.tif 000004
【図３】
2005311312.tif 000005
【図４】
2005311312.tif 000006
【図５】
2005311312.tif 000007
【図６】
2005311312.tif 000008
【図７】
2005311312.tif 000009
【図８】
2005311312.tif 000010
【図９】
2005311312.tif 000011
【図１０】
2005311312.tif 000012
【図１１】
2005311312.tif 000013
【図１２】
2005311312.tif 000014
【図１３】
2005311312.tif 000015
【図１４】
2005311312.tif 000016
【図１５】
2005311312.tif 000017
【図１６】
2005311312.tif 000018
【図１７】
2005311312.tif 000019