(57)【要約】 【課題】  外部機器と接点で電気的に接続された記憶装置において、誤った書き込みを抑制するための技術を提供する。【解決手段】  本発明は記憶装置である。この記憶装置は、リセット信号を受信するために外部機器と接点で電気的に接続されているリセット信号端子と、クロック信号を受信するために外部機器と接点で電気的に接続されているクロック信号端子と、データ信号を送受信するために外部機器と接点で電気的に接続されているデータ信号端子と、不揮発性メモリと、記憶装置の低電位側に一方が接続されているプルダウン抵抗と、リセット信号に応じて初期化されるとともに、クロック信号とデータ信号とに応じて不揮発性メモリの書き込みと読み出しを行う制御部とを備える。データ信号は、データ信号端子の電位を高電位として不揮発性メモリへの書き込みを指令する信号を含む。データ信号端子は、プルダウン抵抗の他方に接続されていることを特徴とする。【選択図】  図３
2005190324.tif 000002
【特許請求の範囲】
【請求項１】
記憶装置であって、
リセット信号を受信するために外部機器と接点で電気的に接続されるリセット信号端子と、
クロック信号を受信するために前記外部機器と接点で電気的に接続されるクロック信号端子と、
データ信号を送受信するために前記外部機器と接点で電気的に接続されるデータ信号端子と、
不揮発性メモリと、
前記記憶装置が使用する信号電位のうちの低電位側に一方が接続されているプルダウン抵抗と、
前記リセット信号に応じて初期化されるとともに、前記クロック信号と前記データ信号とに応じて前記不揮発性メモリへの書き込みと前記不揮発性メモリからの読み出しとを行う制御部と、
を備え、
前記データ信号は、前記データ信号端子の電位を高電位として前記不揮発性メモリへの書き込みを指令する信号を含み、
前記データ信号端子は、前記プルダウン抵抗の他方に接続されていることを特徴とする、記憶装置。
【請求項２】
記憶装置であって、
リセット信号を受信するために外部機器と接点で電気的に接続されるリセット信号端子と、
クロック信号を受信するために前記外部機器と接点で電気的に接続されるクロック信号端子と、
データ信号を送受信するために前記外部機器と接点で電気的に接続されるデータ信号端子と、
不揮発性メモリと、
前記記憶装置が使用する信号電位のうちの高電位側に一方が接続されているプルアップ抵抗と、
前記リセット信号に応じて初期化されるとともに、前記クロック信号と前記データ信号とに応じて前記不揮発性メモリへの書き込みと前記不揮発性メモリからの読み出しとを行う制御部と、
を備え、
前記データ信号は、前記データ信号端子の電位を低電位として前記不揮発性メモリへの書き込みを指令する信号を含み、
前記データ信号端子は、前記プルアップ抵抗の他方に接続されていることを特徴とする、記憶装置。
【請求項３】
請求項１または２に記載の記憶装置であって、さらに、
電流に応じて電位差を発生させる第１の抵抗を備え、
前記クロック信号端子は、前記第１の抵抗を介して高電位側と低電位側のいずれか一方に接続されている、記憶装置。
【請求項４】
請求項１ないし３のいずれかに記載の記憶装置であって、さらに、
電流に応じて電位差を発生させる第２の抵抗を備え、
前記リセット信号端子は、前記第２の抵抗を介して高電位側と低電位側のいずれか一方に接続されている、記憶装置。
【請求項５】
消耗品容器であって、
請求項１ないし４のいずれかに記載の記憶装置と、
前記消耗品を格納する消耗品格納部と、
を備えることを特徴とする、消耗品容器。
【請求項６】
請求項５記載の消耗品容器であって、
前記消耗品は、インクジェットプリンタに供給するためのインクである、消耗品容器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの読み出しと書き込みの制御に関する。
【背景技術】
【０００２】
インクジェットプリンタの消耗品であるインクカートリッジに対して、消耗品の残存量その他の属性情報を格納する不揮発性メモリを装備することが行われている。不揮発性メモリに格納される情報には、たとえば消耗品の残存量のようにインクジェットプリンタによって書き込まれるものもある。消耗品の残存量を表すデータは、インクジェットプリンタによるインクの消費に応じて更新されるべきものだからである。このようなインクカートリッジには、接続端子を使用してインクジェットプリンタとの間に電気的な接続を行う物もある。
【０００３】
【特許文献１】特許公開２００２−１４８７０号公報
【０００４】
しかし、このような接続端子は、接触不良や信号の反射といった問題を生じさせてインクカートリッジに対する誤った書き込みの原因となっていた。さらに、この問題は、インクカートリッジに限られずトナーその他の消耗品を収容する消耗品容器一般に生じ得る問題である。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明は、従来技術における上述の課題を解決するためになされたものであり、外部機器と接点で電気的に接続された記憶装置において、誤った書き込みを抑制するための技術を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の第１の態様の記憶装置は、
リセット信号を受信するために外部機器と接点で電気的に接続されるリセット信号端子と、
クロック信号を受信するために前記外部機器と接点で電気的に接続されるクロック信号端子と、
データ信号を送受信するために前記外部機器と接点で電気的に接続されるデータ信号端子と、
不揮発性メモリと、
前記記憶装置が使用する信号電位のうちの低電位側に一方が接続されているプルダウン抵抗と、
前記リセット信号に応じて初期化されるとともに、前記クロック信号と前記データ信号とに応じて前記不揮発性メモリへの書き込みと前記不揮発性メモリからの読み出しとを行う制御部と、
を備え、
前記データ信号は、前記データ信号端子の電位を高電位として前記不揮発性メモリへの書き込みを指令する信号を含み、
前記データ信号端子は、前記プルダウン抵抗の他方に接続されていることを特徴とする。
【０００７】
本発明の第１の態様の記憶装置では、データ信号がデータ信号端子の電位を高電位として不揮発性メモリへの書き込みを指令する信号を含むとともに、データ信号端子がプルダウン抵抗に接続されている。これにより、接触不良や信号の反射といった現象によって不意にデータ信号端子が高電位となるといった問題を起こりにくくすることができるので、記憶装置が誤って書き込み指令を受信する可能性が小さくなる。
【０００８】
接触不良は、特に不意の切り離しによる発振現象が問題となる。しかし、プルダウン抵抗は切り離し後にデータ信号端子を直ちに低電位側とするように機能するので、データ信号端子の電位を高電位として不揮発性メモリへの書き込みを指令する信号は受信されないことになる。この結果、接触不良による不揮発性メモリへの誤った書き込みが抑制されることになる。
【０００９】
信号の反射は、データ信号端子の入力インピーダンスに起因して生ずる問題である。この問題は、データ信号端子における意図しない高電位の発生となって不意の書き込み指令の要因となり得る。このような反射もプルダウン抵抗によって抑制することができる。
【００１０】
なお、記憶装置と外部機器との間の接続方法は、バス接続であってもディスクリート接続であっても良い。
【００１１】
本発明の第２の態様の記憶装置は、
リセット信号を受信するために外部機器と接点で電気的に接続されるリセット信号端子と、
クロック信号を受信するために前記外部機器と接点で電気的に接続されるクロック信号端子と、
データ信号を送受信するために前記外部機器と接点で電気的に接続されるデータ信号端子と、
不揮発性メモリと、
前記記憶装置が使用する信号電位のうちの高電位側に一方が接続されているプルアップ抵抗と、
前記リセット信号に応じて初期化されるとともに、前記クロック信号と前記データ信号とに応じて前記不揮発性メモリへの書き込みと前記不揮発性メモリからの読み出しとを行う制御部と、
を備え、
前記データ信号は、前記データ信号端子の電位を低電位として前記不揮発性メモリへの書き込みを指令する信号を含み、
前記データ信号端子は、前記プルアップ抵抗の他方に接続されていることを特徴とする。
【００１２】
本発明の第２の態様の記憶装置では、データ信号がデータ信号端子の電位を低電位として不揮発性メモリへの書き込みを指令する信号を含むとともに、データ信号端子がプルアップ抵抗に接続されている。この構成も第１の態様と同様に、接触不良に起因する誤った書き込みを抑制することができる。ただし、本構成は、信号に含まれるノイズに起因する不意の低電位の発生を防止して誤った書き込みを抑制することができる。
【００１３】
上記記憶装置において、さらに、
電流に応じて電位差を発生させる第１の抵抗を備え、
前記クロック信号端子は、前記第１の抵抗を介して高電位側と低電位側のいずれか一方に接続されているようにしても良い。
【００１４】
こうすれば、外部機器とクロック信号端子との間にたとえば接触不良が存在するような場合にもクロック信号端子の電位を安定させることができるので、クロック信号の不意の入力による制御部の不意の動作を抑制することができる。
【００１５】
上記記憶装置において、さらに、
電流に応じて電位差を発生させる第２の抵抗を備え、
前記リセット信号端子は、前記第２の抵抗を介して高電位側と低電位側のいずれか一方に接続されているようにしても良い。
【００１６】
こうすれば、外部機器とリセット信号端子との間にたとえば接触不良が存在するような場合にもリセット信号端子の電位を安定させることができるので、リセット信号の不意の入力による制御部の不意の初期化を抑制することができる。
【００１７】
なお、本発明は、記憶装置や通信装置、それらの方法または装置の機能をコンピュータに実現させるためのコンピュータプログラム、そのコンピュータプログラムを記録した記録媒体、そのコンピュータプログラムを含み搬送波内に具現化されたデータ信号、記憶装置を備える消耗品容器等の種々の形態で実現することができる。
【発明を実施するための最良の形態】
【００１８】
Ａ．装置の構成：
図１は、本発明の実施例における複数の記憶装置とホストコンピュータを含む記憶システムの構成例を示す説明図である。この記憶システムは、ホストコンピュータ１０と、５個の記憶装置２０、２１、２２、２３、２４を有するメモリモジュール基板２００とを備えている。
【００１９】
ホストコンピュータ１０とメモリモジュール基板２００は、電力供給線ＶＤＬと、クロック信号線ＣＬと、データ信号線ＤＬと、リセット信号線ＲＬと、カートリッジアウト信号線ＣＯＬとで接続されている。これらの線は、たとえばフレキシブル・フィード・ケーブル（ＦＦＣ）として実装することができる。
【００２０】
電力供給線ＶＤＬは、５個の記憶装置２０、２１、２２、２３、２４の各々に接続されている。クロック信号線ＣＬ、データ信号線ＤＬ、およびリセット信号線ＲＬは、それぞれクロックバスＣＢ、データバスＤＢ、およびリセットバスＲＢを介して５個の記憶装置２０、２１、２２、２３、２４の各々にバス接続されている。カートリッジアウト信号線ＣＯＬは、５個の記憶装置２０、２１、２２、２３、２４のそれぞれが有する短絡された２つの接地用接続端子ＶＳＳを直列に接続して接地されている。
【００２１】
電力供給線ＶＤＬは、ホストコンピュータ１０から各記憶装置２０、２１、２２、２３、２４に電力を供給するための線である。クロック信号線ＣＬとリセット信号線ＲＬは、それぞれクロック信号ＳＣＫとリセット信号ＲＳＴとをホストコンピュータ１０から各記憶装置２０、２１、２２、２３、２４に送信するための線である。データ信号線ＤＬは、ホストコンピュータ１０と各記憶装置２０、２１、２２、２３、２４の間でデータやコマンドを授受するための線である。カートリッジアウト信号線ＣＯＬは、ホストコンピュータ１０がカートリッジアウト信号ＣＯを受信するための線である。
【００２２】
図２は、本発明の実施例における記憶装置２０、２１、２２、２３、２４の外観を示す斜視図である。各記憶装置２０、２１、２２、２３、２４は、本実施例では、インクジェットプリンタ用の５色のインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５にそれぞれ備えられている。５色のインクカートリッジＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５には、たとえば、シアン、ライトシアン、マゼンタ、ライトマゼンタ、イエローの各色のインクが収容されている。また、本実施例では、記憶素子として、不揮発的に記憶内容を保持すると共に記憶内容を書き換え可能なＥＥＰＲＯＭを使用している。
【００２３】
図３は、本発明の実施例における記憶装置２０の内部回路構成を示すブロック図である。記憶装置２０は、記憶素子としてのメモリアレイ２０１、ＩＤコンパレータ２０３、Ｉ／Ｏコントローラ２０５、オペレーションコードデコーダ２０４、およびアドレスカウンタ２０２を備えている。記憶装置２０は、電源正極端子ＶＤＤＭを介して電力供給線ＶＤＬと接続されており、また、クロック信号端子ＣＴ、データ信号端子ＤＴ、およびリセット信号端子ＲＴを介して、それぞれクロックバスＣＢ、データバスＤＢ、およびリセットバスＲＢにバス接続されている。なお、記憶装置２１、２２、２３、２４は、記憶装置２０と同一の構成を有している。
【００２４】
クロック信号端子ＣＴには、クロック信号端子用プルダウン抵抗ＲＣＴが接続されており、また、データ信号端子ＤＴとリセット信号端子ＲＴとには、それぞれデータ信号端子用プルダウン抵抗ＲＤＴと、リセット信号端子用プルダウン抵抗ＲＲＴとが接続されている。これらのプルダウン抵抗ＲＣＴ、ＲＤＴ、ＲＲＴの役割については後述する。なお、本明細書では、「抵抗」は、電流に応じて電位差を発生させるものであれば良く、たとえばトランジスタを利用しても良い。
【００２５】
アドレスカウンタ２０２は、クロック信号ＳＣＫに同期してそのカウンタ値をインクリメントする回路である。カウンタ値は、メモリアレイ２０１の記憶領域位置（アドレス）と関連付けられている。このように、本実施例では、シーケンシャルにメモリアレイ２０１における書き込み位置や読み出し位置が指定される。
【００２６】
メモリアレイ２０１は、本実施例では、図４（ａ）に示されるような２５６ビットの記憶領域を有している。この記憶領域は、識別データ格納用の記憶領域（先頭から３ビット）と、空白領域（先頭から４ビット目）と、データ格納領域（先頭から５ビット目以降）とに区分されている。データ格納領域には、インク消費量その他の情報が格納される。この記憶領域は、シーケンシャルに読み書きされるホストコンピュータ１０から記憶装置が受信するデータフィールド（図４（ｂ））に対応するように構成されている。
【００２７】
ホストコンピュータ１０から記憶装置が受信するデータフィールド（図４（ｂ））は、識別データ送信用のフィールド（先頭から３ビット）と、書き込み／読み出しコマンド送信用のフィールド（先頭から４ビット目）と、データ送信用フィールド（先頭から５ビット目以降）とに区分されている。
【００２８】
ＩＤコンパレータ２０３は、ホストコンピュータ１０からデータ信号端子ＤＴを介して入力されたデータ列に含まれる識別データとメモリアレイ２０１に格納されている識別データとが一致するか否かを判定する。両識別データが一致する場合には、ＩＤコンパレータ２０３はアクセス許可信号ＥＮをオペレーションコードデコーダ２０４に送信する。
【００２９】
オペレーションコードデコーダ２０４は、アクセス許可信号ＥＮを受信すると、取得した書き込み／読み出しコマンドに応じて、Ｉ／Ｏコントローラ２０５に対して書き込み処理要求または読み出し処理要求を送信する。
【００３０】
Ｉ／Ｏコントローラ２０５は、オペレーションコードデコーダ２０４からの要求に従ってメモリアレイ２０１に対するデータ転送方向を切り換え制御する。Ｉ／Ｏコントローラ２０５は、さらに、転送されるデータを一時的に格納するバッファメモリ（図示しない）を備えている。
【００３１】
Ｂ．記憶装置が行う処理の内容：
図５は、本発明の実施例において各記憶装置２０、２１、２２、２３、２４が行う処理の内容を示すフローチャートである。図６は、本発明の実施例におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャートである。クロックＣ１〜Ｃ６は、それぞれリセット信号ＲＳＴがハイとなってから１番目から６番目のクロックパルスである。
【００３２】
各記憶装置２０、２１、２２、２３、２４は、ホストコンピュータ１０からの信号に応じて、受動的に以下の処理を行う。
【００３３】
ステップＳ１００では、各記憶装置２０、２１、２２、２３、２４のアドレスカウンタ２０２（図３）は、カウンタ値を初期値に戻す。この処理は、ホストコンピュータ１０からのリセット信号ＲＳＴ（図６）の受信に応じて行われる。これにより、各記憶装置２０、２１、２２、２３、２４は、ホストコンピュータ１０からのデータの受信とその処理が可能な状態となる。
【００３４】
ステップＳ２００では、各記憶装置２０、２１、２２、２３、２４のＩＤコンパレータ２０３は、ホストコンピュータ１０から受信したデータのうちの先頭から３ビット（識別データ送信用フィールド（図４（ｂ）））に含まれる識別データを読み込む。読み込みの制御は、Ｉ／Ｏコントローラ２０５によって行われる。
【００３５】
ステップＳ３００では、各記憶装置２０、２１、２２、２３、２４のＩＤコンパレータ２０３は、受信した識別データとメモリアレイ２０１の識別データ格納用の記憶領域（図４（ａ））に格納されている識別データとが一致するか否かを判定する。この判定の結果、各記憶装置２０、２１、２２、２３、２４のうちのＩＤが一致しなかった記憶装置については処理が完了し、新たにリセット信号ＲＳＴを受信するまで待機することになる。
【００３６】
一方、ＩＤが一致した記憶装置については、ＩＤコンパレータ２０３がアクセス許可信号ＥＮをオペレーションコードデコーダ２０４に送信し、これにより読み書きの処理が可能とされる。このような処理によって、ホストコンピュータ１０は、読み書きの対象とする記憶装置を指定することができる。なお、本明細書では、記憶装置２０のＩＤが一致したものとして説明を進める。
【００３７】
ステップＳ４００では、オペレーションコードデコーダ２０４は、先頭から４ビット目（書き込み／読み出しコマンド送信用フィールド）のコマンドに応じて、メモリアレイ２０１へのデータの書き込み処理とメモリアレイ２０１からのデータの読み出し処理のいずれかに処理を進める。
【００３８】
受信したコマンドが読み出しコマンドのときには、記憶装置２０のオペレーションコードデコーダ２０４は、メモリ２０１からデータを読み出してホストコンピュータ１０に転送できるようなデータ転送方向をＩ／Ｏコントローラ２０５に要求する。これに応じて、メモリ２０１からのデータの読み出しが開始される（ステップＳ６００）。
【００３９】
受信したコマンドが書き込みコマンドのときには、記憶装置２０のオペレーションコードデコーダ２０４は、ホストコンピュータ１０から受信したデータをメモリ２０１に転送できるようなデータ転送方向をＩ／Ｏコントローラ２０５に要求する。これに応じて、メモリ２０１へのデータの書き込みが開始される（ステップＳ５００）。本実施例では、書き込みコマンドは、先頭から４ビット目において、データ信号端子の電位を高電位とすることによって送信される。
【００４０】
Ｉ／Ｏコントローラ２０５は、各ビット毎に「消去処理」と「記録処理」とを２５００μＳの時間をかけて行う。この時間は、ＥＥＰＲＯＭが消去処理と記録処理に要求する時間である。
【００４１】
このように、クロック信号端子ＣＴやデータ信号端子ＤＴ、リセット信号端子ＲＴといった各記憶装置２０、２１、２２、２３、２４側の端子と、クロックバスＣＢ、データバスＤＢ、リセットバスＲＢといったバスとの間に接触不良がなければ正常に読み書きを行うことが可能である。
【００４２】
Ｃ．プルダウン抵抗の役割：
記憶装置２０（図３）は、データ信号端子用プルダウン抵抗ＲＤＴを備えている。このプルダウン抵抗は、記憶装置２０への不意の書き込みによる誤った書き込みを防止するために備えられている。データ信号端子用プルダウン抵抗ＲＤＴは、２つの機能を有する。第１の機能は、接触不良による誤った書き込みの抑制である。第２の機能は、信号の反射による誤った書き込みの抑制である。
【００４３】
接触不良による誤った書き込みは、たとえば以下のように生ずる。接触不良は送受信中の不意の切り離しの原因となる。この不意の切り離しは発振現象を生じさせ得る。発振現象は、データ信号端子に意図しない電位を発生させることになる。この結果、意図しない書き込み指令の誤受信の原因となる。
【００４４】
データ信号端子用プルダウン抵抗ＲＤＴは、発振を直ちに収束させてデータ信号端子を低電位とすることができる。これにより、高電位側に設定されている書き込み指令をデータ信号端子が誤って受信する可能性を小さくすることができる。
【００４５】
信号の反射による誤った書き込みは、反射によってデータ信号端子が不意に高電位となることによって発生する。データ信号端子用プルダウン抵抗ＲＤＴは、このような反射を抑制することもできるので、高電位側に設定されている書き込み指令をデータ信号端子が誤って受信する可能性を小さくすることができる。
【００４６】
なお、本実施例では、クロック信号端子用プルダウン抵抗ＲＣＴやリセット信号端子用プルダウン抵抗ＲＲＴも装備されている。これらのプルダウン抵抗が装備されているのは、クロック信号やリセット信号を安定して伝達させることがより好ましいからである。さらに、こうすれば、各端子の電位が送受信後直ちに安定するので、データの送受信後にインクカートリッジの取り外しの許可を早く出せるという利点もある。
【００４７】
このように、本実施例では、不揮発性メモリへの書き込みを指令する信号がデータ信号端子の電位を高電位とするように構成されているとともに、データ信号端子用プルダウン抵抗ＲＤＴによってデータ信号端子が不意に高電位側とならないように構成されているので、不揮発性メモリへの誤った書き込みを抑制することができる。
【００４８】
Ｄ．変形例：
なお、この発明は上記の実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、たとえば次のような変形も可能である。
【００４９】
Ｄ−１．上述の実施例では、不揮発性メモリへの書き込みを指令する信号がデータ信号端子の電位を高電位とするように構成されているとともに、データ信号端子にプルダウン抵抗が接続されているが、不揮発性メモリへの書き込みを指令する信号がデータ信号端子の電位を低電位とするように構成されているとともに、データ信号端子にプルアップ抵抗が接続されるように構成しても良い。両者のいずれも発振現象を収束させる効果を有するが、前者には、前述のように反射を抑制することができるという利点があり、後者には、信号に含まれるノイズによる誤動作を抑制することができるという利点がある。
【００５０】
Ｄ−２．上述の実施例では、メモリアレイ２０１は、フラッシュメモリその他の消去処理が必要なメモリであるが、たとえばＭＲＡＭやＦｅＲＡＭといったオーバーライトが可能で消去処理が不要なメモリであっても良い。
【００５１】
本発明の機能の一部または全部がソフトウェアで実現される場合には、そのソフトウェア（コンピュータプログラム）は、コンピュータ読み取り可能な記録媒体に格納された形で提供することができる。この発明において、「コンピュータ読み取り可能な記録媒体」とは、フレキシブルディスクやＣＤ−ＲＯＭのような携帯型の記録媒体に限らず、各種のＲＡＭやＲＯＭ等のコンピュータ内の内部記憶装置や、ハードディスク等のコンピュータに固定されている外部記憶装置も含んでいる。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施例における複数の記憶装置とホストコンピュータを含む記憶システムの構成例を示す説明図。
【図２】本発明の実施例における記憶装置の外観を示す斜視図。
【図３】本発明の実施例における記憶装置２０の内部回路構成を示すブロック図。
【図４】メモリアレイ２０１の記憶領域とホストコンピュータ１０から記憶装置が受信するデータフィールド。
【図５】本発明の実施例において各記憶装置２０、２１、２２、２３、２４が行う処理の内容を示すフローチャート。
【図６】本発明の実施例におけるリセット信号ＲＳＴ、クロック信号ＳＣＫ、およびデータ信号ＣＤＡの時間的関係を示すタイミングチャート。
【符号の説明】
【００５３】
１０…ホストコンピュータ
２０、２１、２２、２３、２４…記憶装置
２００…メモリモジュール基板
２０１…メモリアレイ
２０２…アドレスカウンタ
２０３…ＩＤコンパレータ
２０４…オペレーションコードデコーダ
２０５…Ｉ／Ｏコントローラ
Ｃ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５…インクカートリッジ
ＣＢ…クロックバス
ＣＬ…クロック信号線
ＣＯＬ…カートリッジアウト信号線
ＣＴ…クロック信号端子
ＤＢ…データバス
ＤＬ…データ信号線
ＤＴ…データ信号端子
ＥＮ…アクセス許可信号
ＲＢ…リセットバス
ＲＣＴ…クロック信号端子用プルダウン抵抗
ＲＤＴ…データ信号端子用プルダウン抵抗
ＲＬ…リセット信号線
ＲＲＴ…リセット信号端子用プルダウン抵抗
ＲＴ…リセット信号端子
ＶＤＤＭ…電源正極端子
ＶＤＬ…電力供給線
ＶＳＳ…接地用接続端子
【図１】
2005190324.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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