(57)【要約】      （修正有）【課題】フローティングゲート用のポリシリコン層が形成された半導体基板の全体構造上に誘電体膜と保護用ポリシリコン層を形成し、ソースセレクトラインとドレインセレクトラインで形成されるポリシリコン層の上部に形成された誘電体膜を一部除去した後、コントロールゲート用のポリシリコン層とシリサイド層を形成してセレクトラインのフローティングゲートとコントロールゲートとが電気的に接続されるようにすることによって、ワードラインやセレクトラインを均一なパターンに形成してパターンの不均一によるパターン崩壊やパターンが薄くなることを防止して集積度の減少を防止できるＮＡＮＤ型フラッシュメモリ素子及びその製造方法を提供する。【解決手段】フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されている。【選択図】図４
2005311282.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、
前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、
前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されていることを特徴とするＮＡＮＤ型フラッシュメモリ素子。
【請求項２】
素子分離領域には素子分離膜が形成され、前記素子分離膜間の活性領域の上部にはトンネル酸化膜及び第１ポリシリコン層の積層構造が均一な間隔で形成されている半導体基板が提供されるステップと、
前記第１ポリシリコン層を含む全体構造上に誘電体膜を形成するステップと、
ソースセレクトラインまたはドレインセレクトラインが形成される領域の前記誘電体膜を除去するステップと、
前記誘電体膜を含む全体構造上に第２ポリシリコン層、シリサイド層及びハードマスクパターンを順次形成するステップと、
前記ハードマスクパターンをエッチング停止膜として用いるエッチング工程及び自己整列エッチング工程を順次行って複数のワードライン及び複数のセレクトラインを形成するステップと
を備えることを特徴とするＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項３】
前記誘電体膜の除去の際に、前記誘電体膜を保護するために前記誘電体膜の上部に保護用ポリシリコン層を形成した状態で前記誘電体膜を除去することを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項４】
前記ソースセレクトラインまたは前記ドレインセレクトラインが形成される領域のうちの一部の領域にのみ前記誘電体膜が残留するように前記誘電体膜の一部のみを除去することを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項５】
前記エッチング工程の際に前記誘電体膜が残留する領域では前記誘電体膜をエッチング停止膜として用い、前記誘電体膜が除去された領域では前記トンネル酸化膜をエッチング停止膜として用いることを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【請求項６】
前記自己整列エッチング工程を行う前に前記エッチング工程により前記トンネル酸化膜が露出された領域にフォトレジストパターンを形成することを特徴とする請求項２に記載のＮＡＮＤ型フラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＮＡＮＤ型フラッシュメモリ素子及びその製造方法に関し、特にワードラインやセレクトラインのパターニング特性を向上させ、集積度を高めることができるＮＡＮＤ型フラッシュメモリ素子及びその製造方法に関する。
【背景技術】
【０００２】
通常、半導体メモリ素子は実際にデータを格納するためのセルと、セルが動作するようにセルに外部電圧を伝達するための周辺トランジスタを含んでなる。
半導体メモリ素子にはＮＡＮＤ型フラッシュメモリ素子があり、ＮＡＮＤ型フラッシュメモリ素子に含まれた複数のメモリセルトランジスタはストリング(Ｓｔｒｉｎｇ)構造で接続されている。このようなストリング構造を選択するためには、選択トランジスタが必要である。
【０００３】
図１は通常のＮＡＮＤ型フラッシュメモリ素子のセルアレイを説明するためのレイアウト図である。
【０００４】
図１を参照すると、半導体基板の所定領域に互いに平行に複数の活性領域１０１が形成される。これらの活性領域１０１には不純物が注入される。一方、半導体基板上には活性領域１０１と垂直方向にドレインセレクトライン(Ｄｒａｉｎ Ｓｅｌｅｃｔ Ｌｉｎｅ；ＤＳＬ)と、複数のワードライン(ＷＬａ１ないしＷＬａｎ、ＷＬｂ１ないしＷＬｂｎ)と、ソースセレクトライン(Ｓｏｕｒｃｅ Ｓｅｌｅｃｔ Ｌｉｎｅ;ＳＳＬ)が形成される。ゲートラインが形成される。
【０００５】
このように、ＮＡＮＤ型フラッシュメモリ素子ではセレクトトランジスタが２種類に区分される。一つ目は通常のＭＯＳＦＥＴでドレインの機能をするようにセルトランジスタの電流を供給するためのドレインセレクトトランジスタである。ドレインセレクトトランジスタのゲートは電気的に互いに接続されゲートラインが形成されるが、このようなゲートラインがドレインセレクトラインＤＳＬになる。二つ目は、通常のＭＯＳＦＥＴでソースの機能をするソースセレクトトランジスタである。ソースセレクトトランジスタのゲートは電気的に互いに接続されゲートラインが形成されるが、このようなゲートラインがソースセレクトラインＳＳＬになる。
【０００６】
このように、ＮＡＮＤ型フラッシュメモリのセルアレイは、活性領域１０１、ドレインセレクトラインＤＳＬ及びソースセレクトラインＳＳＬを含んでなる。そして、活性領域１０１とドレインセレクトラインＤＳＬとが交差する領域にはドレインセレクトトランジスタが形成され、活性領域１０１とソースセレクトラインＤＳＬとが交差する領域にはソースセレクトトランジスタが形成され、活性領域１０１とワードライン(ＷＬａ１ないしＷＬａｎ、ＷＬｂ１ないしＷＬｂｎ)が交差する領域にはフラッシュメモリセルが形成される。
【０００７】
この場合、ワードライン(ＷＬａ１ないしＷＬａｎ、ＷＬｂ１ないしＷＬｂｎ)はスタックゲートの形態で形成されるのに対して、ソースセレクトラインＤＳＬやドレインセレクトラインＤＳＬはスタックゲートの構造ではないため、ソースセレクトラインＤＳＬやドレインセレクトラインＤＳＬに含まれたフローティングゲートとコントロールゲートとが電気的に接続されなければならない。フローティングゲートとコントロールゲートとの接続は、ソースセレクトラインＤＳＬとドレインセレクトラインＤＳＬを形成した後、これらラインの所定領域にコンタクト１０２を形成し、導電性物質を埋め込む方式でなる。この場合、コンタクト１０２面積を確保するためにコンタクト１０２周囲に広いゲートパッド１０２ａを形成しなければならない。この場合、セレクトライン(ＤＳＬまたはＳＳＬ)のパターンの不連続性によって図２(ａ)でのように、セレクトライン(ＤＳＬまたはＳＳＬ)や複数のワードライン(ＷＬａ１ないしＷＬａｎ、ＷＬｂ１ないしＷＬｂｎ)を画定するためのフォトレジストパターンが崩壊(Ｃｏｌｌａｐｓｅ;１０３)したり、図２(ｂ)でのようにセレクトライン(ＤＳＬまたはＳＳＬ)が薄く１０４画定されて抵抗が増加するという問題が生じる。
【０００８】
また、ゲートパッド１０２aにより集積度を高めることが困難であり、セレクトゲートをパターニングすることにおいて集積度に制限を受ける。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、フローティングゲート用のポリシリコン層が形成された半導体基板の全体構造上に誘電体膜と保護用ポリシリコン層を形成し、ソースセレクトラインとドレインセレクトラインで形成されるポリシリコン層の上部に形成された誘電体膜を一部除去した後、コントロールゲート用のポリシリコン層とシリサイド層を形成してセレクトラインのフローティングゲートとコントロールゲートとが電気的に接続されるようにすることによって、ワードラインやセレクトラインを均一なパターンに形成してパターンの不均一によるパターン崩壊やパターンが薄くなることを防止して集積度の減少を防止できるＮＡＮＤ型フラッシュメモリ素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明に係るＮＡＮＤ型フラッシュメモリ素子は、フローティングゲート、誘電体膜及びコントロールゲートを含む複数のワードラインと、前記誘電体膜の一部が除去されフローティングゲートとコントロールゲートとが直接接続された複数のセレクトラインを備え、前記複数のワードラインと前記複数のセレクトラインが均一な間隔で形成されていることを特徴とする。
【００１１】
また、本発明に係るＮＡＮＤ型フラッシュメモリ素子の製造方法は、素子分離領域には素子分離膜が形成され、前記素子分離膜間の活性領域の上部にはトンネル酸化膜及び第１ポリシリコン層の積層構造が均一な間隔で形成されている半導体基板が提供されるステップと、前記第１ポリシリコン層を含む全体構造上に誘電体膜を形成するステップと、ソースセレクトラインまたはドレインセレクトラインが形成される領域の前記誘電体膜を除去するステップと、前記誘電体膜を含む全体構造上に第２ポリシリコン層、シリサイド層及びハードマスクパターンを順次形成するステップと、前記ハードマスクパターンをエッチング停止膜として用いるエッチング工程及び自己整列エッチング工程を順次行って複数のワードライン及び複数のセレクトラインを形成するステップとを備えることを特徴とする。
【００１２】
前記で、誘電体膜の除去の際に、誘電体膜を保護するために誘電体膜の上部に保護用ポリシリコン層を形成した状態で誘電体膜を除去することができる。
【００１３】
一方、ソースセレクトラインまたはドレインセレクトラインが形成される領域のうちの一部の領域にのみ誘電体膜が残留するように誘電体膜の一部のみを除去することもできる。
【００１４】
エッチング工程の際に誘電体膜が残留する領域では誘電体膜をエッチング停止膜として用い、誘電体膜が除去された領域ではトンネル酸化膜をエッチング停止膜として用いてエッチング工程を行うことができる。
【００１５】
自己整列エッチング工程を行う前にエッチング工程によりトンネル酸化膜が露出された領域にフォトレジストパターンを形成できる。
【発明の効果】
【００１６】
本発明によれば、コンタクトなしでセレクトラインのフローティングゲートとコントロールゲートとを直接電気的に接続することによって、ワードラインやセレクトラインを均一なパターンに形成してパターンの不均一によるパターン崩壊やパターンが薄くなることを防止し、ゲートパッドを省略して集積度が減少することを防止できるという、効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下、添付する図面を参照して本発明の好ましい実施の形態を説明する。
【００１８】
図３は本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリ素子のレイアウト図である。図４乃至図６は図３のＡ-Ａ’線の状態を工程順序に従って示す断面図である。
【００１９】
図３及び図４(ａ)を参照すると、半導体基板４０１の素子分離領域には素子分離膜(図示せず)が形成され、セル領域を含む活性領域にはトンネル酸化膜４０２とフローティングゲート用の第１ポリシリコン層４０３が積層された構造で形成される半導体基板４０１が提供される。このとき、セル領域では第１ポリシリコン層４０３とトンネル酸化膜４０２が素子分離領域と同じ方向にパターニングされ、素子分離領域間の活性領域の上部にのみ残留する。一方、第１ポリシリコン層４０３のＳＡ-ＳＴＩ(Ｓｅｌｆ Ａｌｉｇｎｅｄ Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ)方式で形成する場合、第１ポリシリコン層４０３の縁は素子分離膜(図示せず)と重なる。
【００２０】
次に、第１ポリシリコン層４０３を含む全体構造上に誘電体膜４０４を形成して誘電体膜４０４を保護するために誘電体膜４０４の上部には第２ポリシリコン層４０５を形成する。この場合、第２ポリシリコン層４０５は第１ポリシリコン層４０３の間に安定的に蒸着できるように第１ポリシリコン層４０３間隔の１/２の厚さに形成することが好ましく、デザインルールに基づいて３００Åないし５００Åの厚さに形成できる。一方、誘電体膜４０４はＯＮＯ構造の誘電体膜に形成することができる。
【００２１】
その後、第２ポリシリコン層４０５の上部にはフォトレジストパターン４０６を形成する。フォトレジストパターン４０６は後続する工程で形成されるドレインセレクトラインやソースセレクトライン間の領域を画定するために形成されるが、このとき、ドレインセレクトラインやソースセレクトライン間の領域が目標とする幅よりも広く画定されたフォトレジストパターン４０６を形成する。例えば、最終的にドレインセレクトラインやソースセレクトラインに誘電体膜４０４が残留しない程度にドレインセレクトライン領域やソースセレクトライン領域がオープンされるフォトレジストパターン４０６を形成するか、誘電体膜４０４が１０ｎｍないし５０ｎｍ程度残留するようにドレインセレクトラインやソースセレクトライン間の領域が一部のみ開放されたフォトレジストパターン４０６を形成することもできる。
【００２２】
図３及び図４(ｂ)を参照すると、フォトレジストパターン４０６をエッチングマスクとして用いて第２ポリシリコン層４０５と誘電体膜４０４を順次エッチングする。このとき、第２ポリシリコン層４０５や誘電体膜４０４はプラズマを利用したドライエッチング方式でエッチングすることが好ましい。一方、誘電体膜４０４は化学製品を利用したウェットエッチング方式でエッチングすることができる。これにより、ソースセレクトゲートラインやドレインセレクトラインが形成される領域間の誘電体膜４０４が除去されるだけでなく、これらセレクトラインの上部にある誘電体膜４０４も一部除去される。
【００２３】
前記では、ソースセレクトラインまたは前記ドレインセレクトラインが形成される領域のうちの一部の領域にのみ誘電体膜４０４が残留するように誘電体膜４０４の一部のみを除去したが、ソースセレクトラインまたは前記ドレインセレクトラインが形成される領域の全ての誘電体膜４０４を除去することもできる。
【００２４】
一方、セル領域の第２ポリシリコン層４０５及び誘電体膜４０４を除去する際に、周辺回路領域(図示せず)の第２ポリシリコン層と誘電体膜もともに除去する。
【００２５】
図３及び図５(ａ)を参照すると、フォトレジストパターン(図４(ｂ)の４０６)を除去する。次に、第２ポリシリコン層４０４を含む全体構造上にコントロールゲートを形成するための第３ポリシリコン層４０７及びシリサイド層４０８を形成する。このとき、誘電体膜４０４が除去された領域では第１ポリシリコン層４０３と第３ポリシリコン層４０７とが電気的/物理的に接続される。ここで、第３ポリシリコン層４０７は５００Åないし１０００Åの厚さに形成でき、シリサイド層４０８はタングステンを用いて形成できる。
【００２６】
その後、シリサイド層４０８の上部にはワードラインとセレクトラインパターンが画定されたハードマスク４０９を形成する。従来はフローティングゲート用の第１ポリシリコン層４０３とコントロールゲート用の第３ポリシリコン層４０７を電気的に接続するためのコンタクトを形成するためにセレクトラインパターンの間隔をワードラインパターンの間隔よりも広く画定した。例えば、９０ｎｍのフラッシュメモリ素子の場合、ワードラインパターンの間隔を９５ｎｍに画定し、セレクトラインパターンの間隔はコンタクトを形成するために２２０ｎｍに画定した。しかし、本発明ではセレクトラインパターンの間隔とワードラインパターンの間隔が同一に画定されるようにハードマスク４０９をパターニングする。
【００２７】
このように、セレクトラインパターンの間隔とワードラインパターンの間隔を同一に画定するため、パターンの均一性を確保することができる。したがって、ハードマスク４０９のパターニング時にハードマスク４０９の上部に形成されるフォトレジストパターン(図示せず)が崩壊することを防止し、セレクトラインパターンが薄く画定されることを防止することができる。
【００２８】
図３及び図５(ｂ)を参照すると、ハードマスク４０９をエッチングマスクとして用いてエッチング工程を行う。この場合、誘電体膜４０４が残留する領域では誘電体膜４０４をエッチング停止膜として設定し、誘電体膜４０４が除去された領域ではトンネル酸化膜４０２をエッチング停止層として設定してエッチング工程を行う。このとき、周辺回路領域(図示せず)ではゲート酸化膜(図示せず)をエッチング停止膜として設定してシリサイド層とポリシリコン層をエッチングする。
【００２９】
上述した条件で下部層をパターニングすると、ソースセレクトラインやドレインセレクトラインが形成される領域の間ではシリサイド層４０８、第３ポリシリコン層４０７及び第１ポリシリコン層４０３が順次エッチングされ、トンネル酸化膜４０２が露出される。そして、ワードラインが形成される領域の間ではシリサイド層４０８及び第３ポリシリコン層４０７がエッチングされ、誘電体膜４０４が露出される。一方、ソースセレクトラインやドレインセレクトラインが形成される領域では誘電体膜４０４の一部が除去された状態で第３ポリシリコン層４０７が形成されているため、第１ポリシリコン層４０３と第３ポリシリコン層４０７とが電気的/物理的に接続された状態でパターニングされる。
【００３０】
図３及び図６(ａ)を参照すると、ソースセレクトラインやドレインセレクトラインが形成される領域の間に露出されたトンネル酸化膜４０２が覆われるようにフォトレジストパターン４１０を形成する。フォトレジストパターン４１０は後続のエッチング工程時にトンネル酸化膜４０２が除去されるとき、半導体基板４０１にエッチング損傷が発生することを防止するために形成される。
図３及び図６(ｂ)を参照すると、自己整列エッチング工程によりセル領域に露出された誘電体膜４０４をエッチングし、その下部の第１ポリシリコン層４０３を順次エッチングする。これにより、シリサイド層４０８と第３ポリシリコン層４０７とからなるコントロールゲート４１１と、第１ポリシリコン層からなるフローティングゲート４０３が形成される。次に、フォトレジストパターン(図６(ａ)の４１０)を除去する。
【００３１】
これにより、コントロールゲート４１１及びフローティングゲート４０３が接続されたセレクトライン(ＤＳＬ及びＳＳＬ)が複数のワードライン(ＷＬａ１ないしＷＬａｎ、ＷＬｂ１ないしＷＬｂｎ)と均一な間隔に形成される。
【００３２】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００３３】
【図１】通常のＮＡＮＤ型フラッシュメモリ素子のセルアレイを説明するためのレイアウト図である。
【図２】(ａ)はセレクトラインの不連続性によって発生する問題点を説明するための断面写真であり、(ｂ)はセレクトラインの不連続性によって発生する問題点を説明するための断面写真である。
【図３】本発明の実施の形態に係るＮＡＮＤ型フラッシュメモリ素子のレイアウト図である。
【図４】図３のＡ-Ａ’線の状態を工程順序に従って示す断面図である。
【図５】図３のＡ-Ａ’線の状態を工程順序に従って示す断面図である。
【図６】図３のＡ-Ａ’線の状態を工程順序に従って示す断面図である。
【符号の説明】
【００３４】
１０１、４０１      半導体基板
１０２      コンタクト
１０２a      ゲートパッド
１０３      パターン崩壊
１０４      薄いパターン
４０２      トンネル酸化膜
４０３      第１ポリシリコン層、フローティングゲート
４０４      誘電体膜
４０５      第２ポリシリコン層
４０６      フォトレジストパターン
４０７      第３ポリシリコン層
４０８      シリサイド層
４０９      ハードマスク
４１０      フォトレジストパターン
４１１      コントロールゲート
【図１】
2005311282.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005311282.tif 000007
【図６】
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