(57)【要約】【課題】半導体基板表面に保護構造を導入することで配線実装時の機械的な強度を向上させる。【解決手段】シリコン基板２１の両面に多層の電極を対称となる順に形成し、シリサイド層２８を含むことにより、基板の支持作用を有する表面膜として機能させる。【選択図】図１
2005311284.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板の両面に多層の表面電極を備えたパワー半導体素子において、前記基板両面に形成された多層の電極は対称となる順に形成され、シリサイド層を含むことを特徴とする半導体装置。
【請求項２】
請求項１に記載のパワー半導体素子において、前記多層電極の対称となる層は、前記シリコン基板の両面に同時に形成されたものであることを特徴とするパワー半導体素子。
【請求項３】
請求項１に記載のパワー半導体素子において、前記シリサイド層はTi，Ni，Co，Pt， Cr，Pd，V，Zr，Hf，Mo，W のいずれか若しくはそれらの合金との化合物層であることを特徴とするパワー半導体素子。
【請求項４】
前記シリサイド層上に、電極膜，W，Mo，Ti，Co，Hfのいずれか若しくはそれらの合金からなるバリア層， Ni，Au，Cuのいずれか若しくはそれらの合金からなる表面層が順次形成されたものであることを特徴とするパワー半導体素子。
【請求項５】
前記Niの表面層を応力緩和層とし、該応力緩和層上にAu，Agのいずれか若しくはそれらの合金からなる表面保護層が形成されたものであることを特徴とするパワー半導体素子。
【請求項６】
請求項１乃至請求項５に記載のパワー半導体素子の一方の面に形成された電極を絶縁基板上の回路パターンに接合し、他方の面に形成された電極を外部導出導体に接合し、該接合体を樹脂ケースに収容した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、素子の両表面に電極を有する半導体素子とこれを用いて実装性を向上させた半導体装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ（Integrated Gate Bipolar Transistor）などのパワー半導体素子は、電力変換装置のスイッチングデバイスとして用いられている。
図７は、電力変換装置に用いられる半導体モジュールの従来例を示す図であって、外部導出端子やケース上蓋などの図示を省略した要部断面図である。図７において、１は放熱ベースであり銅などの熱伝導率の高い材料が用いられる。３はセラミック基板４の表面に銅パターン５，６を直接接合した絶縁基板、７はＩＧＢＴなどの半導体チップ、８は放熱ベースに接合される放熱フィン、１１は銅パターン５と半導体チップ７との間あるいは銅パターン５と図示しない外部導出端子との間などを接続するボンディングワイヤ、１２は放熱ベースに接合される樹脂ケースである。
発熱部品である半導体チップ７が発生する熱は、絶縁基板３を介して放熱ベース１に伝達され、放熱フィン８を介して大気に放熱される。このため、絶縁基板３のセラミック基板４には熱伝導のよい材料（例えば窒化アルミニウムや酸化アルミニウム）が用いられている。
【０００３】
上記のモジュール構造では、半導体チップ７の表面電極と銅パターン５あるいは外部導出端子との接続はワイヤボンディングによって行った例を説明したが、この他にも、表面電極と銅パターンあるいは外部導出端子との間をリードフレームなどによる面接合で接続する場合もある。
近年半導体チップ７の特性の向上を目的に、半導体チップの薄型化が進められている。このような半導体チップ薄型化によって半導体チップは脆弱なものとなり、ワイヤボンディング時のチップ割れや、面接合では熱作用によるチップ表面でのクラック発生が生じるなどの問題がある。あるいは、チップに明らかな割れが認められないまでも、これらのダメージにより内部に生成した結晶欠陥によって漏れ電流が増大する等の機能劣化や、層間絶縁膜の破壊による短絡などの機能喪失が起こり、製造歩留まりを著しく悪化させる要因となる。
【０００４】
そこで、ボンディング性を改善するために、ゲート配線上の一部にシリサイド層を形成することが提案されている（特許文献１）。あるいは、メタルメッキ層の剥離を防止するためにメタルメッキ層の下層にシリサイド層を形成することが知られている（特許文献２）。
【特許文献１】特開2003-332576号公報（要約など）
【特許文献２】特開平5-335600号公報（要約など）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記の各文献に記載の技術は、ボンディング性の向上やメタルメッキ層の剥離防止をそれぞれ図ろうとするものであって、薄型化によって脆弱なものとなった半導体チップの割れや、チップ表面でのクラック発生を防ぐことについては触れられていない。
この発明は、上記の問題点に鑑みてなされたものであって、半導体基板表面に保護構造を導入することで配線実装時の機械的な強度を向上させることを課題とするものである。
【課題を解決するための手段】
【０００６】
上記の課題を解決するため、この発明では、パワー半導体素子のシリコン基板の両面に対称となる順に多層の電極を形成し、該多層の電極はシリサイド層を含むものとする。
また、前記多層電極の対称となる層は、前記シリコン基板の両面に同時に形成すればよく、前記シリサイド層はTi，Ni，Co，Pt， Cr，Pd，V，Zr，Hf，Mo，W のいずれか若しくはそれらの合金との化合物層であるものとする。
さらに、前記シリサイド層上に、電極膜，W，Mo，Ti，Co，Hfのいずれか若しくはそれらの合金からなるバリア層， Ni，Au，Cuのいずれか若しくはそれらの合金からなる表面層を順次形成するものとする。
また、前記Niの表面層を応力緩和層とし、該応力緩和層上にAu，Agのいずれか若しくはそれらの合金からなる表面保護層を形成するものでとする。
【発明の効果】
【０００７】
前記のようにこの発明は、半導体チップの表面に保護構造を導入することで配線実装時の機械的な強度を向上させることにより、化学的な安定性を実現し、品質の安定化を図ることができる。また、半導体チップの割れや、チップ表面でのクラック発生を防ぐことができ、製造上の歩留まりが向上し、信頼性を向上することができる。
【発明を実施するための最良の形態】
【０００８】
以下にこの発明を、図に示す実施例に基づいて説明する。
【実施例１】
【０００９】
図１はこの発明の第１の実施例を示すものである。図１（ａ）は代表的なパワー半導体素子であるＩＧＢＴの断面図を示したものである。図１において、２１はｎ−ドリフト層となる低濃度のｎ型半導体基板であって、ｎ−ドリフト層２１の表面にゲート絶縁膜２２，ゲート電極２３を形成する。また、ｎ−ドリフト層２１にｐウェル領域２５を選択的に形成し、ｐウェル領域２５の表面層にｎエミッタ領域２６を形成する。基板の裏面にはｐウェル領域２７を形成する。２４は層間絶縁膜である。
つぎに、ｎエミッタ領域２６の上面にあたる部分と、ｐウェル領域２７の表面にシリサイド層２８を形成する。シリサイド層２８は、表面にレジスト膜（図示せず）を形成し、選択的にＴｉなどをスパッタによって所望の個所に積層する。積層する材料はＴｉに限らず、 Ｎｉ，Ｃｏ，Ｐｔ，Ｃｒ，Ｐｄ，Ｖ，Ｚｒ，Ｈｆ，Ｍｏ，Ｗ のいずれか若しくはそれらの合金でもよい。
【００１０】
つづいてＮｉ，Ａｌ，Ａｕなどの表面電極２９を順次被着形成し、前記レジスト膜を除去した後に熱処理を施すことによって、Ｔｉ−Ｓｉの界面近傍がシリサイド化されて形成される。その後、化学機械研磨（ＣＭＰ）を施すことによって表面を平坦化する。
なお、基板の表面に対する各膜の生成およびシリサイド化工程を含む熱処理工程については、基板の両面が対称となるように、同一の膜については、表裏同時に形成することが望ましい。
このようなシリサイド層２８を形成することにより、低導電抵抗の良好なコンタクト特性が得られる。例えば、半導体チップとリードフレームとをはんだ接合するような場合、半導体チップの電極の最表面にＮｉ， Ａｕ層もしくはＮｉ，Ａｇ層を形成することで良好な接合性（濡れ性、接合強度）を得ることができ、さらにシリサイド層２８が下地となる半導体基板のシリコンの最表面への拡散を防ぐバリア層としての機能する。
【００１１】
よって、工程条件により接合状態が劣化するなどの悪影響を受けにくく、実装上の品質管理も容易とすることができる。
例えば、すべての膜を生成した後に異種膜間の密着性を高めるためのアニール工程における熱処理条件を過大に設定すると、最表面のＮｉ，ＡｇにＳｉが拡散してしまい、ＩＧＢＴをはんだ付けする際の濡れ性が劣化する要因となるが、シリサイド層２８がバリア層となるため、はんだの濡れ性が悪化することがなく、実装上の品質管理が容易となる。
また、ワイヤボンディングの場合、半導体チップの電極の最表面にワイヤ材と同質のＡｌ，Ｃｕなどの電極膜を形成することで接合性を良好にすることができる。さらにシリサイド層２８が半導体基板と良好な接合状態を有し、かつ硬質であるので、ボンディング実装時の内部構造へのダメージを防ぐことができる。
【００１２】
また、シリサイド化の工程（熱処理）を行うことにより、他のプロセス処理などで生じた半導体基板表面近傍の結晶欠陥を消滅させることができ、結晶欠陥に伴う特性不良などが改善され、歩留まり向上することができる。
図１（ｂ）は、パワー半導体素子であるＩＧＢＴの断面図の他の例を示すものである。この例では、Ｔｉ等の金属をスパッタによって積層する際にレジストによるマスクを行わず全面に積層している。また、最表面の電極膜のＣＭＰによる平坦化の工程も省略している。
図１（ｃ）は、パワー半導体素子としてのダイオードの断面図を示す。同図において、ｐ型の半導体基板３１の裏面にｎ−層３２，ｎ＋層３３を形成した後、半導体基板３１の両面にシリサイド層３４と表面電極３５を順次形成する。３４’はシリサイド化されない金属層である。
【００１３】
図１（ｂ），（ｃ）の例においても、接合性の向上や，ダメージの防止等の効果は図１（ａ）と同様であるが、半導体チップ両面のできるだけ広範囲にシリサイド層を形成するのが望ましい。
図２は、ダイシング前のウェハ状態を示す図である。ウェハ上に上記図１（ａ）〜（ｃ）に示した例のような工程で層形成を行う。
従来、ウェハ状態にある半導体チップは、ゲート絶縁膜を除く部分がＡｌなどの軟質の金属で覆われているため、各工程でハンドリングする際にウェハに印加される衝撃や、搬送状態におけるウェハの反りなどの応力が集中しやすい構造となっている。
図２に示すウェハでは、一方の面がシリサイド層２８，表面電極層より硬質でシリサイド化されない金属層ならびに硬質の絶縁膜で覆われ、他方の面（裏面）もシリサイド層２８と表面電極層より硬質のシリサイド化されない金属層で覆われている。両面が硬質の層で覆われて保護されているため、ウェハ内部に応力集中が生じにくく、ウェハの割れや欠けを防ぐことができる。シリサイド化されない金属層は、半導体基板と表面電極層との間にあって、集電機能に加えて基板の支持作用を有する表面膜としても機能する。
【００１４】
半導体の製造工程はウェハ状態でパターニングや各種の成膜処理を行う工程（前工程）と、ウェハをダイシングしてチップ状に切断し、パッケージに換装する工程（後工程）の２種類の工程に大別でき、従来は後工程のチップのはんだ接合時の熱変形が製造上の課題となっていたが、近年、半導体チップの特性を向上させるために、厚さの薄いウェハを用いることが多くなり、このような薄いウェハを前工程で取り扱う際、半導体基板と該半導体基板の表面に形成した電極材質の線膨張係数、弾性率などの機械的な物性の差異から、ウェハの熱変形が顕在化してきている。
図１に示した構成では、半導体基板（ウェハ）の表面と裏面で対象性を持った膜（層）構造を形成しているため、表裏で上記の線膨張係数、弾性率などの機械的な物性の差異に起因する応力を相殺することができ、半導体基板（ウェハ）の反りを防ぐことができる。
【００１５】
ウェハの状態で反りの発生を防ぐことにより、半導体チップに切り離した状態でも平坦性を保つことができ、例えばワイヤボンディング実装時にチップを理想的な状態に固定し接合を行うことができる。即ち、半導体チップに反りがあると、ボンディング時の振動エネルギーが接合個所に十分伝わらないが、半導体チップが平坦であるため、ボンディング時のエネルギーの逃げを防ぐことができる。
また、リードフレームなどと面状に接合する場合はボンディング母材の平面度が接合率に強く影響するが、前述のようなそりを防ぐことで高い接合率を得やすくなる。これら実装性が向上することで特性劣化、喪失などの歩留まり要因を取り除き品質を向上させることが可能となる。
図３は、第１の実施例にバリア層４１，応力緩和層４２，表面保護層４３を追加した変形例を示す図である。図４は、図３の要部の拡大図であり、図４（ａ）は図３の点線で囲んだＡ部を、図４（ｂ）は同じくＢ部をそれぞれ拡大して示している。図３，図４から明らかなようにバリア層４１，接合アシスト層４２，表面保護層４３は、表裏両面に対称に形成されている。
【００１６】
バリア層４１は、ＡｌやＣｕで形成される電極膜２９上にＷ，Ｍｏ，Ｔｉ，Ｃｏ，Ｈｆのいずれかの金属、あるいはこれらの合金によって形成した層である。本例においては、１０μｍ程度の膜厚を有する電極膜２９上に、蒸着法により１μｍ程度の厚さで積層されている。電極膜２９上にバリア層４１を形成することで剛性を維持することができる。
応力緩和層４２は、バリア層４１上にＮｉによって形成した層である。本例においては、蒸着法により５μｍ程度の厚さで積層されている。
表面保護膜４３は、応力緩和層４２上にＡｕ，Ａｇのいずれかの金属、あるいはこれらの合金によって形成した層である。本例においては、蒸着法により１μｍ程度の厚さで積層されている。
このように電極膜２９上に多層の金属層を形成することにより、パワー半導体素子の電極に異種材である引き出し用の電極材（リードフレームやボンディングワイヤ）を半田接合あるいは直接拡散接合する際に、電極材との間に合金層を形成して安定した実装性を保つことができる。同時に、接合時の部材間の必要以上の相互拡散を防ぎ、合金化の過剰な進展を防ぐため接合劣化を防止することもできる。
【００１７】
なお、応力緩和層４２と表面保護層４３はＮｉ，Ａｕ，Ｃｕのいずれかの金属、あるいはこれらの合金によって形成した１層としてもよく、この場合、応力緩和層４２を兼ねた表面保護層４３は、蒸着法により５μｍ程度の厚さに形成すればよい。
なお、上記の例では各層を蒸着法で形成したが、他のＰＶＤ法やＣＤＶ法によって形成してもよい。
【実施例２】
【００１８】
図５は、実施例１の半導体チップを換装したモジュールの要部断面図である。図５において、１はパッケージの放熱ベースであり銅などの熱伝導率の高い材料が用いられる。２は放熱ベースに接合される樹脂ケース、３はセラミック基板４の表面に銅パターン５，６を直接接合した絶縁基板、７はＩＧＢＴなどの半導体チップ、８は放熱ベースに接合される放熱フィン、９は銅パターン５と半導体チップ７との間を接続し、あるいは銅パターン５の電位を外部へ導出するリードである。
発熱部品である半導体チップ７が発生する熱は、絶縁基板３を介して放熱ベース１に伝達され、放熱フィン８を介して大気に放熱される。このため、絶縁基板３のセラミック基板４には熱伝導のよい材料（例えば窒化アルミニウムや酸化アルミニウム）が用いられている。
【００１９】
次に、前記半導体モジュールの組立工程について説明する。絶縁基板３の銅パターン５上にはんだ箔を介して（クリームはんだを塗布して）半導体チップ７を載置して加熱炉に搬入し、はんだの融点以上の温度に加熱してはんだを溶融させてはんだ接合を行う。
つづいて、放熱ベース１と絶縁基板３との間にはんだ箔を挟むか、クリームはんだを塗布しておき、仮組立状態で加熱炉に搬入し、はんだの融点以上の温度に加熱してはんだ付けを行う。この銅ベース１と絶縁基板３とのはんだ接合の際、先に半導体チップ７と銅パターン５との間のはんだが追う１０が溶融してしまわぬよう、銅ベース１と絶縁基板３との接合に用いるはんだは、半導体チップ７と銅パターン５との接合に用いるはんだ１０より融点の低いものを用いる。
そして、このように接合した放熱ベース１と絶縁基板３との接合体を半導体チップ７の搭載面を対向させ、半導体チップ７の表面に形成された電極（図示せず）あるいは銅パターン５の所定個所にはんだ箔を介して（クリームはんだを塗布して）リード９を介挿し再び加熱炉に搬入してはんだを溶融させ、リードをはんだ接合する。
【００２０】
あるいは、上記の３ヶ所のはんだ接合個所を同融点のはんだを用いて一括して接合しても良い。
つづいて、はんだ接合が完了した組立体を樹脂ケース４に組み付け、必要に応じてシリコーンゲルなどの充填材（図示せず）を樹脂ケース４の内部に充填，硬化させる。
ここでは、半導体チップ７と銅パターン５，半導体チップ７とリード９との接続をはんだ接合する例で説明したが、他のろう材や導電性接着剤などで面接合してもよい。ただし、接合にあたっては、電気的な接合のみならず放熱面を考慮すると良好な熱的接合が得られる接合手段（はんだ接合など）が有効である。
本実施例においては、半導体チップ７と銅パターン５，半導体チップ７とリード９との接続をはんだ接合している。
【００２１】
はんだ接合時、はんだが溶融して液相となることにより、半導体チップ７は周囲の応力を受けないストレスフリーの状態となるが、実際には半導体チップ７自体が多層構造となっているため、周囲を拘束されていない状態であっても、はんだ接合に伴う温度上昇により反りが発生する。
はんだが溶融して変形状態から室温状態に戻る過程で固相化する際に、はんだ層内部に引っ張り応力が、半導体チップ７には圧縮応力がそれぞれ発生する。半導体チップ７のはんだ接合前の反り変形が大きいと、この反りに対して引っ張り応力が作用して半導体チップ７の割れに到る場合がある。このような問題は、ウェハの厚さが薄くなり、半導体チップの厚さのうちＡｌやＣｕなどのパターニング電極部の厚みの比率が増加するにつれ顕著なものとなってくる。
【００２２】
このように、半導体チップ７の両面を剛的に接合した構成をとる場合、半導体チップ７の実装前の応力バランスが不均衡である、即ち、半導体チップ７の製造時にウェハに応力が残ったままであると、モジュールへの実装工程で熱履歴を作用させた直後から半導体チップ７と銅パターン５あるいはリード９との接合部に残留応力が負荷されてしまう。このような残留応力は、接合部の破断などの熱サイクル耐量を低下させる要因となり、モジュールの組立初期から信頼性を低下させる要因を有することになってしまう。
そこで、半導体チップに本発明の構成（実施例１など）を採用することにより、半導体チップ両面の応力バランスが均衡した状態であるので、モジュールへの実装前後で生じる接合部分の残留応力の増大が生じず、上下構造に関する釣り合いを保った初期の状態を比較的良好に保つことができ、良好な信頼性を向上させることができる。
【００２３】
加えて、信頼性を高める上では、はんだ接合部の厚みを十分にとり、熱応力作用によるせん断ひずみを低減する対策が有効である。チップの反りの変形が過大にある場合は、接合状態がチップのそりの影響を受ける事によって、面の傾きなどが起こり易くなり接合層の均一な厚み確保が困難となるが、本発明によれば、はんだ実装の初期及び接合後のチップのそり変形を低減し、面を平坦に保つことができるため、均一な接合層厚みを狙い通りに得ることができる。
さらに図５に示すように、積層構造が複雑化し剛的な構成を有する場合は、上述の作用が顕著に生じ、信頼性を確保することができる。
また、上記の実施例では縦型の半導体チップについて説明したが、横型の半導体チップについても裏面にシリサイド層を形成することにより同様の効果を得ることができる。
【００２４】
実施例２では、半導体チップ７と銅パターン５，半導体チップ７とリード９との接続をはんだ接合する例で説明したが、半導体チップ７をフリップチップ実装することも可能である。
図６は、半導体チップ７をフリップチップ実装した例を示す。図６において５１は、ゲート電極５３，エミッタ電極５４をそれぞれ絶縁基板３の銅パターン５に接合するはんだであり、５２は半導体チップの実装面の電極部以外を被覆する絶縁フィルムである。半導体チップ表面を絶縁フィルムで被覆することは例えば特開平11-251339号公報に開示されている。
絶縁基板３の銅パターン５にゲート電極５３，エミッタ電極５４をはんだ接合する際に、実装面を被覆する絶縁フィルム５２がソルダレジストと絶縁保護層として作用するため、両電極間を短絡させることなく同時に（同一の工程で）はんだ接合することができる。
【００２５】
また、コレクタ電極５５には、リード９が超音波接合により直接接合される。コレクタ電極は実施例１にて説明したように電極層が厚膜化されているため、大面積の超音波接合を行っても、振動エネルギーは電極層内部で吸収され、半導体チップのシリコン部分への伝播が抑制され、素子構造へのダメージを抑制することができる。
このように、半導体チップをフリップチップ実装する構成は、図７の点線で囲んだＣ部に適用することができる。図７のＣ部に適用する場合、半導体チップ７は絶縁基板３の銅パターン５上にフリップチップ実装され、半導体チップ７の電極を銅パターン５とをはんだ接合などにより面接合する。つづいて、半導体チップの実装面とは反対面の電極にリード９を超音波接合する。リード９は、半導体チップ７と銅パターン５との間あるいは複数の半導体チップ７を相互に接続するものであってもよいし、外部導出端子としてもよい。半導体チップ７の両面が面接合によって接続されるため、放熱効率向上する。
【００２６】
あるいは、図５の点線で囲んだＤ部にも適用が可能である。図５のＤ部に適用する場合、半導体チップ７を絶縁基板３の銅パターン５上にフリップチップ実装して、半導体チップ７の電極を銅パターン５とをはんだ接合などにより面接合し、半導体チップの実装面とは反対面の電極にリード９を超音波接合したものを、リード９の面を内側に向かい合わせてパッケージ化してもよい。半導体チップ７とリード９の超音波接合を先に行い、銅パターン５とのはんだ接合工程を後から行ってもよい。リード９は、対向する半導体チップ７間（例えばＩＧＢＴとダイオード）を接続し、あるいは、半導体チップと対向する絶縁基板の銅パターンと接続するものであってもよい。
【図面の簡単な説明】
【００２７】
【図１】第１の実施例を示す図である。
【図２】ダイシング前のウェハ状態を示す図である。
【図３】図１の変形例を示す図である。
【図４】図３の要部の拡大図である。
【図５】第２の実施例を示す図である。
【図６】フリップチップ実装の例を示す図である。
【図７】半導体モジュールの従来例を示す図である。
【符号の説明】
【００２８】
２１  ｎ−ドリフト層（ｎ型半導体基板）
２２  ゲート絶縁膜
２３  ゲート電極
２４  層間絶縁膜
２５，２７，３１  ｐウェル領域
２６  ｎエミッタ領域２６
２８，３４  シリサイド層
２９，３５  表面電極
３２  ｎ−領域
３３  ｎ＋領域
４１  バリア層
４２  応力緩和層
４３  表面保護層
５１  はんだ
５２  絶縁フィルム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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