(57)【要約】  【課題】  少数のスタンダードセルを用いて、面積、電力、性能において最適な半導体集積回路を実現する。  【解決手段】  本発明によるスタンダードセルは、同一機能ならば、入出力配線（ピン）、電源線、接地線が隣接配置により共有可能であり、また異なるセル間においても、電源線及び接地線だけでなく、ある出力ピンの位置をもう一方の入力ピンの位置と合わすことにより、隣接配置を可能とする。このことによって、駆動能力の異なる機能セルを複数有する従来のセルライブラリに比べて、少数のスタンダードセルの開発で、従来以上の多様な駆動能力を調整でき、面積、電力、性能において最適な半導体集積回路を実現する。【選択図】  図１１
2005229061.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルの隣接配置を可能とする第１の境界上に、電源線、接地線、入力配線、出力配線および拡散領域のそれぞれが、隣接スタンダードセルの電源線、接地線、入力配線、出力配線および拡散領域と接触可能となる状態で形成されているスタンダードセル。
【請求項２】
請求項１に記載のスタンダードセルの複数を隣接配置して構成されるセル列であって、隣接スタンダードセル間で前記電源線どうし、前記接地線どうしを接触接続させる状態で、一方のスタンダードセルの入力配線と他方のスタンダードセルの入力配線とが接触接続され、かつ、前記一方のスタンダードセルの出力配線と前記他方のスタンダードセルの出力配線とが接触接続されるように構成されているセル列。
【請求項３】
請求項１に記載のスタンダードセルの複数を隣接配置して構成されるセル列であって、隣接スタンダードセル間で前記電源線どうし、前記接地線どうしを接触接続させる状態で、一方のスタンダードセルの出力配線と他方のスタンダードセルの入力配線とが接触接続されるように構成されているセル列。
【請求項４】
請求項２に記載のセル列として、機能の異なる複数種類のセル列を用意し、これら複数種類のセル列を隣接配置して構成される複合セル列であって、隣接セル列間で前記電源線どうし、前記接地線どうしを接触接続させる状態で、一方のセル列の出力配線と他方のセル列の入力配線とが接触接続されるように構成されている複合セル列。
【請求項５】
前記第１の境界の外側に第２の境界を有し、前記電源線および前記接地線は、その両端が前記第２の境界に一致し、単独で採用可能にされた請求項１に記載のスタンダードセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動配置配線方式で用いられるスタンダードセルと、複数のスタンダードセルを組み合わせて実現されるセル列、複合セル列に関する。
【背景技術】
【０００２】
スタンダードセル方式に代表される自動配置配線設計においては、ある同じ論理機能のセルに対して、駆動能力の異なる複数のセルがセルライブラリとして登録される。そのセルライブラリに登録されている各種セルを用いて、ネットリストを作成し、そのネットリストを用いて自動配置配線によってレイアウトパターンを作成する。そのレイアウトパターンより得られた回路上の信号線のタイミング及び配線負荷容量が、各信号線に対応したセルの駆動能力に適しているかどうかを評価する。評価が不適確な場合には、その評価値に応じてセルライブラリから新たにセルを抽出し、レイアウトパターンのレイアウトセルを置換する。
【０００３】
セミカスタム設計においては、あるフリップフロップの出力の駆動能力をバッファの追加によってマクロセルを構成するものもある（例えば、特許文献１参照）。
【特許文献１】特開平４−３４５０５１号公報（第２−３頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
通常、セルライブラリは、同じ論理機能で違う駆動能力を持つセルが多数用意される。しかし、無限に用意することは不可能である。現実問題としては、一つ上の駆動能力を持つセルに置換する場合に、大き過ぎる駆動能力を持つセルになってしまうことがある。これでは、逆に性能を落としてしまう結果を招く。また、配置配線後に駆動能力のより高いセルに置き換える場合、そのセルの大きさ故に空きスペースがなくて、配置そのものを変更せざるを得ない状況が発生する場合がある。
【０００５】
また最近、微細化に伴う物理パラメータの増加や、電源制御、基板制御といった技術に対応したセルライブラリの開発工数は、増加する一方である。
【０００６】
本発明は、上記した問題点に対して、従来より少ない工数、セルライブラリで、面積、消費電力、性能の面で柔軟に半導体集積回路を設計できるようにすることを目的としている。
【課題を解決するための手段】
【０００７】
本発明は、上記の課題を解決するために次のような手段を講じる。
【０００８】
複数のスタンダードセルを隣接配置するときに、セルどうしの接触線となるものを、スタンダードセル内に第１の境界として設定する。スタンダードセルには、電源線、接地線や、ＭＯＳトランジスタ等の回路素子に対する入力配線、出力配線が存在する。また、回路素子を構成するソース領域となる拡散層、ドレイン領域となる拡散層が存在する。あるスタンダードセルの電源線、接地線が隣接するスタンダードセルの電源線、接地線と接触して電気的に接続されるように、電源線、接地線を、その両端が前記の第１の境界上に臨むように形成する。また、あるスタンダードセルの回路素子に対する入力配線、出力配線が隣接するスタンダードセルの入力配線、出力配線と接触して電気的に接続されるように、入力配線、出力配線を、その両端が前記の第１の境界上に臨むように形成する。さらに、あるスタンダードセルの回路素子のソース領域となる拡散層、ドレイン領域となる拡散層が隣接するスタンダードセルのソース領域となる拡散層、ドレイン領域となる拡散層と接触して一体となるように、各拡散領域を前記の第１の境界上に臨むように形成する。
【０００９】
上記をまとめると、スタンダードセルの隣接配置を可能とする第１の境界上に、電源線、接地線、入力配線、出力配線および拡散領域のそれぞれが、隣接スタンダードセルの電源線、接地線、入力配線、出力配線および拡散領域と接触可能となる状態で形成されている、ということである。
【００１０】
上記のスタンダードセルは、その複数の組み合わせでセル列を構成すること以外に、単独での使用にも応じられるようにするのが好ましい。その場合、前記第１の境界の外側に第２の境界を有し、前記電源線および前記接地線は、その両端が前記第２の境界に一致した状態となる。
【００１１】
スタンダードセルを用いて半導体集積回路を構成する場合に、駆動能力が１つのスタンダードセルでは不足するとき、同じ種類のスタンダードセルを複数用いて、これらを隣接配置する。隣接するスタンダードセルは、互いにそれぞれの第１の境界において接触する。このとき、隣接するスタンダードセルどうしの、電源線どうし、接地線どうし、入力配線どうし、出力配線どうし、同一極性の拡散領域どうしを第１の境界において接触して一体化し、それぞれ共有化させる。拡散領域の上部のコンタクトも同様である。
【００１２】
この場合、隣接スタンダードセル間で前記電源線どうし、前記接地線どうしを接触接続させる状態で、一方のスタンダードセルの入力配線と他方のスタンダードセルの入力配線とが接触接続され、かつ、前記一方のスタンダードセルの出力配線と前記他方のスタンダードセルの出力配線とが接触接続されるように構成されている。
【００１３】
隣接するスタンダードセル間で電源線どうし、接地線どうし、入力配線どうし、出力配線どうしを接触で電気的に接続しているから、別途に配線を行う必要はなく、複数の同一種類のスタンダードセルを用いて駆動能力を簡単に調整することができる。
【００１４】
以上のように本発明によれば、同一機能を有しながら駆動能力の異なる半導体集積回路を簡単に構成でき、しかも構成要素の共有によりセル列をセル並び方向で縮小することができる。結果として、セルライブラリに登録すべきスタンダードセルの種類数を減らすことができ、セルの開発工数を抑えることができる。
【００１５】
異なる種類の複数のスタンダードセルを組み合わせて、新しい機能の回路素子を構成する場合には、あるスタンダードセルの回路素子に対する出力配線が隣接するスタンダードセルの入力配線と接触して電気的に接続されるように、入力配線、出力配線を、その両端が前記の第１の境界上に臨むように形成する。
【００１６】
この場合、隣接スタンダードセル間で前記電源線どうし、前記接地線どうしを接触接続させる状態で、一方のスタンダードセルの出力配線と他方のスタンダードセルの入力配線とが接触接続されるように構成される。隣接するスタンダードセル間で電源線どうし、接地線どうし、拡散領域どうしが接触して電気的に接続されている点は、前述同様である。
【００１７】
隣接するスタンダードセル間で電源線どうし、接地線どうし、および、出力配線と入力配線とを接触で電気的に接続しているから、別途に配線を行う必要はなく、異なる種類のスタンダードセルを用いて新しい機能の回路素子を構成することができる。
【００１８】
以上のように本発明によれば、複数種類のスタンダードセルの隣接配置により新しい機能の半導体集積回路を簡単に構成でき、しかも構成要素の共有によりセル列をセル並び方向で縮小することができる。
【００１９】
発展形として、次のように構成された複合セル列も有効である。すなわち、同一種類のスタンダードセルの隣接配置からなるセル列として、機能の異なる複数種類のセル列を用意する。これら複数種類のセル列を隣接配置して複合セル列を構成するものとする。複合セル列におけるある種類のセル列は、その基本のスタンダードセルが複数隣接配置されたものであり、別の種類のセル列も、その基本のスタンダードセルが複数隣接配置されたものである。その複合セル列は、隣接セル列間で前記電源線どうし、前記接地線どうしを接触接続させる状態で、一方のセル列の出力配線と他方のセル列の入力配線とが接触接続されるように構成される。
【００２０】
これによれば、新しい機能の半導体集積回路について、駆動能力を異にする複数種類の半導体集積回路を比較的簡単に構成できる。
【発明の効果】
【００２１】
以上説明したように、本発明によれば、駆動能力を柔軟に調整できるので、配置配線後の修正に対して、配置への後戻りを防ぐことができる。また、同じ論理機能のセルにつき、複数の駆動能力のセルを個別的に開発する労力を軽減することができる。また、セルライブラリに登録すべきスタンダードセルの種類数を削減でき、セルライブラリの開発工数を減らすことができる。これは、セルライブラリの容量を抑制する上でも有用である。
【００２２】
また、隣接配置により、新たな論理機能を容易に実現することができる。そのため、その論理機能セルの開発に要する労力・工期を軽減することができる。
【００２３】
そして、上記の駆動能力調整、新論理機能実現のいずれの場合も、通常のセル間をつなぐための配線領域を節約することができる。そして、離散配置される場合に比べて、タイミング計算を容易化することができる。もちろん、自動配置配線ツールによる対応は可能である。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２５】
まず最初に、本発明にかかわるスタンダードセルについて４つの実施の形態を説明し、次に、本発明にかかわる半導体集積回路のレイアウト装置及び方法について説明する。
【００２６】
（実施の形態１）
図１は本発明の実施の形態１における基本２入力ＮＡＮＤ回路を構成するスタンダードセルの平面図である。図１の基本２入力ＮＡＮＤ回路の構造の理解を助けるため図２を用いる。図２は図１の基本２入力ＮＡＮＤ回路のスタンダードセルの素子配置に対応させて回路を作図したものである。
【００２７】
まず、図２の基本２入力ＮＡＮＤ回路を構成するスタンダードセルＳＣ１の回路構成を説明する。
【００２８】
このスタンダードセルＳＣ１は、２つのｐ型トランジスタＰ１，Ｐ２と２つのｎ型トランジスタＮ１，Ｎ２を備えている。ｐ型トランジスタＰ１，Ｐ２は、ともにそのソースＳが高電位側電源ＶＤＤに接続され、ドレインＤどうしが互いに接続されている。つまり、ｐ型トランジスタＰ１，Ｐ２は並列接続されている。また、ｎ型トランジスタＮ１のドレインＤがｐ型トランジスタＰ１，Ｐ２の共通接続のドレインＤに接続され、ｎ型トランジスタＮ１のソースＳがｎ型トランジスタＮ２のドレインＤに接続され、ｎ型トランジスタＮ２のソースＳが低電位側電源ＶＳＳに接続されている。つまり、ｎ型トランジスタＮ１，Ｎ２は直列接続されている。そして、入力配線ＩＮ１がｐ型トランジスタＰ１のゲートＧとｎ型トランジスタＮ１のゲートＧに接続され、入力配線ＩＮ２がｐ型トランジスタＰ２のゲートＧとｎ型トランジスタＮ２のゲートＧに接続されている。ｐ型トランジスタＰ１，Ｐ２およびｎ型トランジスタＮ１の共通接続のドレインＤが出力配線ＯＵＴ１に接続されている。これが基本２入力ＮＡＮＤ回路の回路構成である。
【００２９】
この図２に示した回路構成が図１の基本２入力ＮＡＮＤ回路のスタンダードセルＳＣ１に反映されている。図１に示す符号が図２において対応する箇所に書かれている。
【００３０】
次に、図１のスタンダードセルの構造を説明する。
【００３１】
ｐ型トランジスタＰ１は、ゲートとなるポリシリコン１０、ソース領域となる拡散層３０とドレイン領域となる拡散層３１からなる。ソース領域となる拡散層３０は、コンタクト５０を介して電源線２０（高電位側電源ＶＤＤ）に接続されている。ドレイン領域となる拡散層３１は、コンタクト５１を介して出力配線８０（出力配線ＯＵＴ１）に接続されている。
【００３２】
同様に、ｐ型トランジスタＰ２は、ゲートとなるポリシリコン１１、ソース領域となる拡散層３２とドレイン領域となる拡散層３１とからなる。ソース領域となる拡散層３２は、コンタクト５２を介して電源線２０に接続されている。ドレイン領域となる拡散層３１は、コンタクト５１を介して出力配線８０に接続されている。
【００３３】
一方、ｎ型トランジスタＮ１は、ゲートとなるポリシリコン１０、ドレイン領域となる拡散層４０とソース領域となる拡散層４１とから成り立っている。ドレイン領域となる拡散層４０は、コンタクト６０を介して出力配線８０に接続されている。
【００３４】
また、ｎ型トランジスタＮ２は、ゲートとなるポリシリコン１１、ドレイン領域となる拡散層４１とソース領域となる拡散層４２とからなる。ソース領域となる拡散層４２は、コンタクト６２を介して接地線２１（低電位側電源ＶＳＳ）に接続されている。
【００３５】
ポリシリコン１０，１１は各々、コンタクト及びビアを通して上層の入力配線７０，７１（入力配線ＩＮ１，ＩＮ２）に接続されている。
【００３６】
またこのセルは、隣接配置可能な第１の境界１ａと第２の境界１ｂとを有している。第２の境界１ｂは、第１の境界１ａの外側に位置している。第１の境界１ａは、コンタクト５０，６０の中心どうしを結ぶ線上およびコンタクト５２，６２の中心どうしを結ぶ線上にある。スタンダードセルを単独で用いる場合には、外側の第２の境界１ｂが採用される。駆動能力を高めるために複数のスタンダードセルを並べるときや、新機能の回路を実現するために他の機能のスタンダードセルと隣接配置するときには、内側の第１の境界１ａが採用される。
【００３７】
図３は、図１のスタンダードセルを３つ用いて駆動能力を３倍に高めた２入力ＮＡＮＤ回路の平面図である。図３の３倍駆動能力の２入力ＮＡＮＤ回路の構造の理解を助けるため図４を用いる。図４は図３の３倍駆動能力の２入力ＮＡＮＤ回路の素子配置に対応させて回路を作図したものである。
【００３８】
まず、図４の３倍駆動能力の２入力ＮＡＮＤ回路の回路構成を説明する。
【００３９】
図４において、ＳＣ１およびＳＣ３は、図１、図２に示すスタンダードセルにそのまま対応する。また、ＳＣ２は、図１、図２に示すスタンダードセルを左右反転させた形態のスタンダードセルに対応する。
【００４０】
隣接する２つのスタンダードセルＳＣ１，ＳＣ２どうしは、内側の第１の境界１ａ，１ａどうしで隣接し、また、隣接する２つのスタンダードセルＳＣ２，ＳＣ３どうしも、内側の第１の境界１ａ，１ａどうしで隣接している。
【００４１】
隣接する２つのスタンダードセルＳＣ１，ＳＣ２において、ｐ型トランジスタＰ２，Ｐ２どうしが隣接しかつ接続され、ｎ型トランジスタＮ２，Ｎ２どうしが隣接しかつ接続されている。また、隣接する２つのスタンダードセルＳＣ２，ＳＣ３において、ｐ型トランジスタＰ１，Ｐ１どうしが隣接しかつ接続され、ｎ型トランジスタＮ１，Ｎ１どうしが隣接しかつ接続されている。
【００４２】
あるスタンダードセルの電源線２０，２０どうしは、第１の境界１ａ上に位置する一方の右端が他方の左端に接触している。接地線２１，２１どうしについても同様である。
【００４３】
各トランジスタのゲートにつながる隣接する入力配線７０，７０どうしは、第１の境界１ａ上に位置する一方の右端が他方の左端に接触している。入力配線７１，７１どうしについても同様である。
【００４４】
各スタンダードセルの隣接する出力配線８０，８０どうしも、第１の境界１ａ上に位置する一方の右端が他方の左端に接触している。
【００４５】
あるスタンダードセルのｐ型トランジスタＰ２のソース領域となる拡散層３２は、隣接するスタンダードセルのｐ型トランジスタＰ２のソース領域となる拡散層３２に対して、第１の境界１ａ上で接触している。また、あるスタンダードセルのｐ型トランジスタＰ１のソース領域となる拡散層３０は、隣接するスタンダードセルのｐ型トランジスタＰ１のソース領域となる拡散層３０に対して、第１の境界１ａ上で接触している。すなわち、隣接するスタンダードセルどうしは、それぞれのｐ型トランジスタのソース拡散層を共有している。
【００４６】
あるスタンダードセルのｎ型トランジスタＮ２のソース領域となる拡散層４２は、隣接するスタンダードセルのｎ型トランジスタＮ２のソース領域となる拡散層４２に対して、第１の境界１ａ上で接触している。すなわち、隣接するスタンダードセルどうしは、それぞれのｎ型トランジスタのソース拡散層を共有している。また、あるスタンダードセルのｎ型トランジスタＮ１のドレイン領域となる拡散層４０は、隣接するスタンダードセルのｎ型トランジスタＮ１のドレイン領域となる拡散層４０に対して、第１の境界１ａ上で接触している。すなわち、隣接するスタンダードセルどうしは、それぞれのｎ型トランジスタのドレイン拡散層を共有している。
【００４７】
つまり、本発明の実施の形態１では、隣接するスタンダードセル間で、電源・接地線、ソース拡散層およびその上部のコンタクト、入出力配線（ピン）を、共有可能な境界線によって共有させている。したがって、セル列を隣接配置することによって、セル列並び方向に縮小することができる。
【００４８】
上記では駆動能力を増した回路としてスタンダードセルを３つ並べた３倍駆動能力の２入力ＮＡＮＤ回路を例示したが、並べるスタンダードセルの数は任意であり、多くの駆動能力を持った半導体集積回路を容易に構成することができる。
【００４９】
以上のように、本実施の形態によれば、チップ面積の縮小化、集積密度の向上、速度、電力の最適化を図ることができる。
【００５０】
（実施の形態２）
図５は本発明の実施の形態２における基本インバータ回路を構成するスタンダードセルの平面図である。図５の基本インバータ回路の構造の理解を助けるため図６を用いる。図６は図５の基本インバータ回路のスタンダードセルの素子配置に対応させて回路を作図したものである。
【００５１】
まず、図６の基本インバータ回路を構成するスタンダードセルＳＣ４の回路構成を説明する。
【００５２】
このスタンダードセルＳＣ４は、１つのｐ型トランジスタＰ３と１つのｎ型トランジスタＮ３を備えている。ｐ型トランジスタＰ３は、そのソースＳが高電位側電源ＶＤＤに接続され、ドレインＤがｎ型トランジスタＮ３のドレインに接続されている。ｎ型トランジスタＮ３のソースＳが低電位側電源ＶＳＳに接続されている。つまり、ｐ型トランジスタＰ３とｎ型トランジスタＮ３とは直列接続されている。そして、入力配線ＩＮ３がｐ型トランジスタＰ３のゲートＧとｎ型トランジスタＮ３のゲートＧに接続されている。ｐ型トランジスタＰ３とｎ型トランジスタＮ３の共通接続のドレインＤが出力配線ＯＵＴ２に接続されている。これが基本インバータ回路の回路構成である。
【００５３】
この図６に示した回路構成が図５の基本インバータ回路のスタンダードセルＳＣ４に反映されている。図５に示す符号が図６において対応する箇所に書かれている。
【００５４】
次に、図５のスタンダードセルの構造を説明する。
【００５５】
ｐ型トランジスタＰ３は、ゲートとなるポリシリコン１１０、ソース領域となる拡散層１３０とドレイン領域となる拡散層１３１からなる。ゲートとなるポリシリコン１１０は上層の入力配線１７０に接続されている。ソース領域となる拡散層１３０は、コンタクト１５０を介して電源線１２０（高電位側電源ＶＤＤ）に接続されている。ドレイン領域となる拡散層１３１は、コンタクト１５１を介して出力配線１８０（出力配線ＯＵＴ２）に接続されている。
【００５６】
一方、ｎ型トランジスタＮ３は、ゲートとなるポリシリコン１１０、ソース領域となる拡散層１４０とドレイン領域となる拡散層１４１とから成り立っている。ソース領域となる拡散層１４０は、コンタクト１６０を介して接地線１２１（低電位側電源ＶＳＳ）と接続されている。ドレイン領域となる拡散層１４１は、コンタクト１６１を介して上層の出力配線１８０に接続されている。
【００５７】
また、このセルは、隣接配置可能な第１の境界１１ａと、第２の境界１１ｂとを有している。第２の境界１１ｂは、第１の境界１１ａの外側に位置している。第１の境界１１ａは、コンタクト１５０，１６０の中心どうしを結ぶ線上およびコンタクト１５１，１６１の中心どうしを結ぶ線上にある。スタンダードセルを単独で用いる場合には、外側の第２の境界１１ｂが採用される。駆動能力を高めるために複数のスタンダードセルを並べるときは、内側の第１の境界１１ａが採用される。
【００５８】
図７は、図５のスタンダードセルを３つ用いて駆動能力を３倍に高めたインバータ回路の平面図である。図７の３倍駆動能力のインバータ回路の構造の理解を助けるため図８を用いる。図８は図７の３倍駆動能力のインバータ回路の素子配置に対応させて回路を作図したものである。
【００５９】
まず、図８の３倍駆動能力のインバータ回路の回路構成を説明する。
【００６０】
図８において、ＳＣ４およびＳＣ６は、図５、図６に示すスタンダードセルにそのまま対応する。また、ＳＣ５は、図５、図６に示すスタンダードセルを左右反転させた形態のスタンダードセルに対応する。
【００６１】
隣接する２つのスタンダードセルＳＣ４，ＳＣ５どうしは、内側の第１の境界１１ａ，１１ａどうしで隣接し、また、隣接する２つのスタンダードセルＳＣ５，ＳＣ６どうしも、内側の第１の境界１１ａ，１１ａどうしで隣接している。
【００６２】
隣接する２つのスタンダードセルＳＣ４，ＳＣ５において、ｐ型トランジスタＰ３，Ｐ３どうしが隣接しかつ接続され、ｎ型トランジスタＮ３，Ｎ３どうしが隣接しかつ接続されている。また、隣接する２つのスタンダードセルＳＣ５，ＳＣ６において、ｐ型トランジスタＰ３，Ｐ３どうしが隣接しかつ接続され、ｎ型トランジスタＮ３，Ｎ３どうしが隣接しかつ接続されている。
【００６３】
あるスタンダードセルの電源線１２０，１２０どうしは、第１の境界１１ａ上に位置する一方の右端が他方の左端に接触している。接地線１２１，１２１どうしについても同様である。
【００６４】
各トランジスタのゲートにつながる隣接する上層の入力配線１７０，１７０どうしは、第１の境界１１ａ上に位置する一方の右端が他方の左端に接触している。
【００６５】
各スタンダードセルの隣接する出力配線１８０，１８０どうしも、第１の境界１１ａ上に位置する一方の右端が他方の左端に接触している。
【００６６】
あるスタンダードセルのｐ型トランジスタＰ３のドレイン領域となる拡散層１３１は、隣接するスタンダードセルのｐ型トランジスタＰ３のドレイン領域となる拡散層１３１に対して、第１の境界１１ａ上で接触している。また、あるスタンダードセルのｐ型トランジスタＰ３のソース領域となる拡散層１３０は、隣接するスタンダードセルのｐ型トランジスタＰ３のソース領域となる拡散層１３０に対して、第１の境界１１ａ上で接触している。すなわち、隣接するスタンダードセルどうしは、それぞれのｐ型トランジスタのドレイン拡散層を共有し、ソース拡散層を共有している。
【００６７】
あるスタンダードセルのｎ型トランジスタＮ３のドレイン領域となる拡散層１４１は、隣接するスタンダードセルのｎ型トランジスタＮ３のドレイン領域となる拡散層１４１に対して、第１の境界１１ａ上で接触している。また、あるスタンダードセルのｎ型トランジスタＮ３のソース領域となる拡散層１４０は、隣接するスタンダードセルのｎ型トランジスタＮ３のソース領域となる拡散層１４０に対して、第１の境界１１ａ上で接触している。すなわち、隣接するスタンダードセルどうしは、それぞれのｎ型トランジスタのドレイン拡散層を共有し、ソース拡散層を共有している。
【００６８】
つまり、本発明の実施の形態２では、隣接するスタンダードセル間で、電源・接地線、ソース拡散層、ドレイン拡散層およびその上部のコンタクト、入出力配線（ピン）を、共有可能な境界線によって共有させている。したがって、セル列を隣接配置することによって、セル列並び方向に縮小することができる。
【００６９】
上記では駆動能力を増した回路としてスタンダードセルを３つ並べた３倍駆動能力のインバータ回路を例示したが、並べるスタンダードセルの数は任意であり、多くの駆動能力を持った半導体集積回路を容易に構成することができる。
【００７０】
以上のように、本実施の形態によれば、チップ面積の縮小化、集積密度の向上、速度、電力の最適化を図ることができる。
【００７１】
（実施の形態３）
図９は本発明の実施の形態３におけるＡＮＤ回路を示す平面図である。このＡＮＤ回路は、図１に示す基本２入力ＮＡＮＤ回路と、図５に示す基本インバータ回路を隣接配置したものである。図９のＡＮＤ回路の構造の理解を助けるため図１０を用いる。図１０は図９のＡＮＤ回路の素子配置に対応させて回路を作図したものである。
【００７２】
図２に示す基本２入力ＮＡＮＤ回路のスタンダードセルＳＣ１と、図６に示す基本インバータ回路のスタンダードセルＳＣ４とを用いて構成している。スタンダードセルＳＣ１の第１の境界１ａとスタンダードセルＳＣ４の第１の境界１１ａとが接触されている。電源線２０と電源線１２０とが接触接続され、接地線２１と接地線１２１とが接触接続され、ｐ型トランジスタＰ２のソース領域となる拡散層３２と同じくソース領域となる拡散層１３０とが接触接続され、コンタクト５２とコンタクト１５０とが半分ずつ接触接続され、ソース領域となる拡散層４２と同じくソース領域となる拡散層１４０とが接触接続され、コンタクト６２とコンタクト１６０とが半分ずつとが接触接続され、出力配線８０である出力配線ＯＵＴ１と上層の入力配線１７０である入力配線ＩＮ３とが接触接続されている。
【００７３】
以上のように、種類を異にするスタンダードセルＳＣ１，ＳＣ４を用いて、電源線どうし、接地線どうし、コンタクトどうしを接触接続し、拡散層を共有し、一方のセルの出力ピンをもう一方のセルの入力ピンに接触接続することによって、新たな機能を持つ半導体集積回路を効率良く構成することができる。その結果として、新たな機能の半導体集積回路につき、チップ面積の縮小化、集積密度の向上、速度、電力の最適化を図ることができる。
【００７４】
（実施の形態４）
図１１は本発明の実施の形態４におけるＡＮＤ回路を示す平面図である。このＡＮＤ回路は、図３に示す駆動能力を３倍に高めた２入力ＮＡＮＤ回路と、図７に示す駆動能力を３倍に高めたインバータ回路を隣接配置したものである。図１１のＡＮＤ回路の構造の理解を助けるため図１２を用いる。図１２は図１１のＡＮＤ回路の素子配置に対応させて回路を作図したものである。
【００７５】
２入力ＮＡＮＤ回路としての最終段のスタンダードセルＳＣ３の第１の境界１ａとインバータ回路としての初段のスタンダードセルＳＣ４の第１の境界１１ａとが接触されている。実施の形態３の場合と同様に、電源線２０と電源線１２０とが接触接続され、接地線２１と接地線１２１とが接触接続され、ｐ型トランジスタＰ２のソース領域となる拡散層３２と同じくソース領域となる拡散層１３０とが接触接続され、コンタクト５２とコンタクト１５０とが半分ずつ接触接続され、ソース領域となる拡散層４２と同じくソース領域となる拡散層１４０とが接触接続され、コンタクト６２とコンタクト１６０とが半分ずつとが接触接続され、出力配線８０である出力配線ＯＵＴ１と入力配線１７０である入力配線ＩＮ３とが接触接続されている。
【００７６】
本発明の実施の形態４では、新たな論理機能とそれに対する多くの駆動能力を有する半導体集積回路を構成することができる。
【００７７】
本発明によるスタンダードセルにおいて、第２の境界が使われるときは、従来のように単独の半導体集積回路として扱われる。
【００７８】
（実施の形態５）
図１３は、本発明の実施の形態５における半導体集積回路のレイアウト装置の概略構成を示す。
【００７９】
このレイアウト装置２００は、ＲＴＬ記述２１０、セルライブラリ２２５、論理合成手段２２０、自動配置手段２３０および自動配線手段２４０を備えている。セルライブラリ２２５は、スタンダードセルや高機能化したブロック（マクロ・セル）を有する。
【００８０】
論理合成手段２２０は、ライブラリ２２５を用いながら、ＲＴＬ記述２１０に従って論理合成を行う。自動配置手段２３０は、論理合成結果に基づいてスタンダードセルや高機能化したブロック（マクロ・セル）等を配置する。自動配線手段２４０は、配置されたセル間の配線を経路を決定する。最終的に、レイアウト結果であるレイアウト・ブロック（パターン）２５０を出力する。
【００８１】
次に、本発明にかかわるレイアウト方法について説明する。ここでは図１３を基本的な処理手順を示すフローチャートとみなして説明する。
【００８２】
通常、ステップ２２０の論理合成の工程においては、プロセスに依存しない回路接続情報をゲートレベルに合成する。次に、対象とするプロセスにマッピングを行う際、セルの駆動能力や配線容量、制約に基づいて、適切なセルを選択する。
【００８３】
本発明では、適切なセルを選択する段階において、同一機能のセルを並列接続することによって、駆動能力の調整を行い、所望の回路接続情報を得る。
【００８４】
図１４（ａ）は従来方法を説明する図、図１４（ｂ）は本発明による方法を説明する図である。これらは、論理合成による回路接続情報を示している。
【００８５】
従来では、駆動能力の低いセルは、駆動能力の大きなセルに置き換えられる。
【００８６】
本発明では、論理合成時に、パラメータの増減によって並列接続するセル数を調整して駆動能力の調整を行う。これにより、基本のセルの任意の整数倍の駆動能力を得ることができる。
【００８７】
その後、ステップ２３０の自動配置の工程において、並列接続すべき同一機能セルを隣接配置する。また、隣接配置すべき複数種類のセルを隣接配置する。これにより、チップ面積の最小化、配線長最小化を図る。
【００８８】
次に、ステップ２４０の自動配線の工程において、セル間の配線のレイアウトを行う。その実際の処理においては、配線数が膨大であるため、まず大まかなグローバル配線を実行し、次に詳細配線を実行する。配線の終了よって、所望の半導体集積回路のレイアウトパターンの生成が終了する。
【００８９】
その後、生成されたレイアウトに基づきマスクパターンが生成される。マスクパターンは半導体製造のための後処理に渡される。
【産業上の利用可能性】
【００９０】
本発明のスタンダードセル、セル列、複合セル列は、自動配置配線設計手法を用いた半導体集積回路等において有用である。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施の形態１における基本２入力ＮＡＮＤ回路を構成するスタンダードセルの平面図
【図２】図１の基本２入力ＮＡＮＤ回路のスタンダードセルの素子配置に対応させて作図した回路図
【図３】図１のスタンダードセルを３つ用いて駆動能力を３倍に高めた２入力ＮＡＮＤ回路の平面図
【図４】図３の３倍駆動能力の２入力ＮＡＮＤ回路の素子配置に対応させて回路を作図した回路図
【図５】本発明の実施の形態２における基本インバータ回路を構成するスタンダードセルの平面図
【図６】図５の基本インバータ回路のスタンダードセルの素子配置に対応させて作図した回路図
【図７】図５のスタンダードセルを３つ用いて駆動能力を３倍に高めたインバータ回路の平面図
【図８】図７の３倍駆動能力のインバータ回路の素子配置に対応させて作図した回路図
【図９】本発明の実施の形態３におけるＡＮＤ回路を示す平面図
【図１０】図９のＡＮＤ回路の素子配置に対応させて作図した回路図
【図１１】本発明の実施の形態４におけるＡＮＤ回路を示す平面図
【図１２】図１１のＡＮＤ回路の素子配置に対応させて作図した回路図
【図１３】本発明の実施の形態５における半導体集積回路のレイアウト装置の概略構成を示す構成兼フローチャート
【図１４】論理合成による回路接続情報について、従来方法と本発明による方法を説明する図
【符号の説明】
【００９２】
ＳＣ１，ＳＣ２，ＳＣ３  基本２入力ＮＡＮＤ回路を構成するスタンダードセル
ＳＣ４，ＳＣ５，ＳＣ６  基本インバータ回路を構成するスタンダードセル
Ｐ１，Ｐ２，Ｐ３  ｐ型トランジスタ
Ｎ１，Ｎ２，Ｎ３  ｎ型トランジスタ
ＩＮ１，ＩＮ２，ＩＮ３  入力配線
ＯＵＴ１，ＯＵＴ２  出力配線
１ａ，１１ａ  第１の境界
１ｂ，１１ｂ  第２の境界
１０，１１，１１０  ゲートとなるポリシリコン
２０，１２０  電源線
２１，１２１  接地線
３０,３２,４１,４２，１３０，１４０  ソース領域となる拡散層
３１,４０,４１,１３１，１４１  ドレイン領域となる拡散層
５０,５１,５２,６０,６２，１５０，１５１，１６０，１６１  コンタクト
７０，７１，１７０  入力配線（ピン）
８０，１８０  出力配線（ピン）
２００  レイアウト装置
２１０  ＲＴＬ記述
２２０  論理合成手段
２２５  セルライブラリ
２３０  自動配置手段
２４０  自動配線手段
【図１】
2005229061.tif 000003
【図２】
2005229061.tif 000004
【図３】
2005229061.tif 000005
【図４】
2005229061.tif 000006
【図５】
2005229061.tif 000007
【図６】
2005229061.tif 000008
【図７】
2005229061.tif 000009
【図８】
2005229061.tif 000010
【図９】
2005229061.tif 000011
【図１０】
2005229061.tif 000012
【図１１】
2005229061.tif 000013
【図１２】
2005229061.tif 000014
【図１３】
2005229061.tif 000015
【図１４】
2005229061.tif 000016