(57)【要約】【課題】高周波増幅装置の性能が低下することなく、低コスト且つ小型化を実現する。【解決手段】高周波増幅装置１は、入力端子と出力端子とを有する高周波増幅器６と、第１及び第２電極と、前記第１電極と前記第２電極との間に形成された第１絶縁膜とを有し、且つ前記第１電極が第１インダクタ１４を介して前記出力端子に接続され、前記第２電極がグランドに接続されたた第１コンデンサ１７と、前記第１及び第２電極と同じ材料からなる第３及び第４電極と、前記第３電極と前記第４電極との間に形成され、前記第１絶縁膜と同じ材料及び略同じ厚さからなる第２絶縁膜とを有し、且つ前記第３電極が前記第１電極に接続された第２コンデンサ１８とを含む。【選択図】      図１
2005311852.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子とを有する高周波増幅器と、
第１及び第２電極と、前記第１電極と前記第２電極との間に形成された第１絶縁膜とを有し、且つ前記第１電極が第１インダクタを介して前記出力端子に接続され、前記第２電極がグランドに接続されたた第１コンデンサと、
前記第１及び第２電極と夫々同じ材料からなる第３及び第４電極と、前記第３電極と前記第４電極との間に形成され、前記第１絶縁膜と同じ材料及び略同じ厚さからなる第２絶縁膜とを有し、且つ前記第３電極が前記第１電極に接続された第２コンデンサと、
を具備することを特徴とする高周波増幅装置。
【請求項２】
半導体基板をさらに具備し、
前記高周波増幅器は、前記半導体基板に形成され、
前記第１コンデンサ及び第２コンデンサは、前記半導体基板の上に形成されることを特徴とする請求項１記載の高周波増幅装置。
【請求項３】
誘電体基板をさらに具備し、
前記第１インダクタは、前記誘電体基板の上に形成されることを特徴とする請求項２記載の高周波増幅装置。
【請求項４】
前記第１インダクタは、銅メッキにより形成されることを特徴とする請求項３記載の高周波増幅装置。
【請求項５】
前記第１及び第２電極と夫々同じ材料からなる第５及び第６電極と、前記第５電極と前記第６電極との間に形成され、前記第１絶縁膜と同じ材料及び略同じ厚さからなる第３絶縁膜とを有し、且つ前記第５電極が前記出力端子に接続され、前記第６電極が第２インダクタを介してグランドに接続された第３コンデンサをさらに具備することを特徴とする請求項３記載の高周波増幅装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば移動通信端末で使用される高周波信号の電力増幅に用いる高周波増幅器に係り、特に入出力整合回路を備えた高周波増幅装置に関する。
【背景技術】
【０００２】
高周波増幅器は、例えば移動通信端末から発信される高周波信号の電力増幅に用いられている。この高周波増幅器には、外部回路との入出力インピーダンスの整合を行うための入力整合回路及び出力整合回路が接続される。
【０００３】
ところで、例えば移動通信端末の分野では、端末自身の小型化が進んでいる。これに伴い、移動通信端末に使用される回路規模の大きな高周波増幅器及び整合回路にも小型化が要求される。この小型化の対策として、整合回路を半導体チップ上に形成するという技術が提案されている（特許文献１参照）。この従来例では、誘電体基板上に形成されていた整合回路の全てを高周波増幅器が形成される半導体チップ上に形成することにより、チップ部品の存在に起因する回路規模の増大を抑制できる。
【０００４】
高周波信号を扱う半導体チップの基板には、例えばＧａＡｓ基板が用いられている。ところが、上記従来例では、インダクタ成分となる伝送線路の形成のためにチップ上に大きな面積を必要とし、半導体チップのコスト上昇が避けられない。ＧａＡｓ基板はＳｉ基板に比べ高価である上に、ヘテロ接合バイポーラトランジスタ（ＨＢＴ:Hetero-junction Bipolar Transistor）などのヘテロ接合構造を有したデバイスが形成される場合には、エピタキシャル成長工程を基板に対して施す必要があるためさらに高価となる。そのため、半導体チップ上に大きな面積を必要とする伝送線路の存在は、無視し得ないコスト上昇となってしまう。
【０００５】
また、半導体チップ上に形成した伝送線路の配線抵抗は、誘電体基板上に形成した伝送線路の配線抵抗に比べて大きくなってしまう。これは、チップ面積の増大を防ぐため、伝送線路の幅を数十μｍオーダーにまで細くして形成することが理由の一つである。また、半導体プロセスを使用して形成するため、導体厚も数μｍ程度であり、このことも配線抵抗の増大の原因となってしまう。
【０００６】
誘電体基板上に伝送線路を形成した場合、伝送線路は１００μｍ以上の幅を有し、導体厚も少なくとも十数μｍあるため、半導体チップ上に形成した場合と比べて配線抵抗の差が大きいことがわかる。大きな配線抵抗は整合回路における電力損失を生じさせるため、高周波増幅器の効率を悪化させてしまう。
【特許文献１】特開平８−８８５２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記のような事情に鑑みてなされたもので、性能が低下することなく、低コストで且つ小型化が可能な高周波増幅装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一視点に係る高周波増幅装置は、入力端子と出力端子とを有する高周波増幅器と、第１及び第２電極と、前記第１電極と前記第２電極との間に形成された第１絶縁膜とを有し、且つ前記第１電極が第１インダクタを介して前記出力端子に接続され、前記第２電極がグランドに接続されたた第１コンデンサと、前記第１及び第２電極と夫々同じ材料からなる第３及び第４電極と、前記第３電極と前記第４電極との間に形成され、前記第１絶縁膜と同じ材料及び略同じ厚さからなる第２絶縁膜とを有し、且つ前記第３電極が前記第１電極に接続された第２コンデンサとを含む。
【発明の効果】
【０００９】
本発明によれば、性能が低下することなく、低コストで且つ小型化が可能な高周波増幅装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明者等は、本発明の開発の過程において、以下に示すような高周波増幅装置を開発した。
【００１１】
図１６は、高周波増幅装置８０の一実施例を示す回路図である。図１７は、図１６に示した高周波増幅装置８０の平面図である。この高周波増幅装置８０は、例えば出力インピーダンスが５０Ωに整合され、電源供給回路に接続される電圧平滑用のバイパスコンデンサ以外は外付け部品が必要とならないように形成されている。
【００１２】
この高周波増幅装置８０は、出力整合回路８３が形成されたセラミック基板８２と、セラミック基板８２上に銀ペーストなどで実装された半導体チップ８１とにより構成されている。出力整合回路８３は、ストリップ線路からなるインダクタ８８，９０と、チップ部品からなるキャパシタ８９，９１，９２と、電流を供給するための電流供給線路８７（スパイラル形状のインダクタからなる）とで構成されている。
【００１３】
半導体チップ８１には、能動素子としてのヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと称す）６が形成されている。ＨＢＴ６と出力整合回路８３とは、パッド７を介して金（Ａｕ）からなるワイヤ８，８６，９４で接続されている。ＨＢＴ６のエミッタとグランド（ＧＮＤ）９３とは、パッド２５を介してＡｕからなるワイヤ９４で接続されている。出力信号は、出力端子２１から出力される。
【００１４】
この一実施例では、出力整合回路８３に使用される３個のチップキャパシタがセラミック基板８２上に半田実装されている。出力整合回路８３は、基本波整合回路８４と高調波整合回路８５とを有する。
【００１５】
このような高周波増幅装置８０を開発した場合、以下のような知見を得た。
【００１６】
ＨＢＴ６から出力される基本波における出力インピーダンスは、インダクタ９０と、キャパシタ９１，９２との値によって決定される。キャパシタ９１，９２をチップ部品で構成した場合、実装時のチップ部品の位置ずれやチップ部品そのものに存在する公差によって性能バラツキが生じるため、歩留まりの低下が発生する。これは、コストの増加を招いてしまう。
【００１７】
性能バラツキについては、公差を抑えるように部品の容量値の管理を厳しくすることが考えられるが、その分コストが増加し、本質的な改善にはならない。さらにチップ部品そのものによるコスト、実装のためのコスト、実装時の歩留まりが１００％では無い事によるコストの増加が生じる。
【００１８】
近年、チップ部品そのものの小型化が進み、底面が０．６ｍｍ×０．３ｍｍ、高さが０．３ｍｍまで小さくなっている。しかし、部品を実装するには少なくとも部品の大きさよりも大きな実装面積を必要とする。さらに、半田流れなどによる隣接する部品や配線との短絡を防ぐために、部品周辺にも配線や部品が置けない領域が必要である。そのため、小型化においては、部品実装に必要な面積は決して無視できない面積を要し、チップ部品を必要とするこの一実施例では、小型化に限界が生じてしまう。
【００１９】
以下、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２０】
（第１の実施形態）
図１は、本発明の第1の実施形態に係る高周波増幅装置１を示す回路図である。図２は、図１に示した高周波増幅装置１の平面図である。
【００２１】
ＨＢＴ６のエミッタは、パッド２５を介してグランド（ＧＮＤ）３０に接続されている。ＨＢＴ６のベースには、入力信号が入力される。ＨＢＴ６のベースには、上記入力信号を入力する入力回路或いは入力整合回路（図示せず）が接続される。ＨＢＴ６のコレクタには、パッド７が接続されている。またＨＢＴ６のコレクタには、出力整合回路３が接続されている。出力整合回路３は、高周波増幅装置１の出力側に接続される外部回路（図示せず）とのインピーダンス整合を行う。出力整合回路３は、電流供給線路９と基本波整合回路４と高調波整合回路５とから構成されている。
【００２２】
電流供給線路９は、インダクタにより形成されている。電流供給線路９の一方の端子は、電源端子２２に接続されている。電源端子２２には、ＨＢＴ６に供給するための電源電圧が供給される。電流供給線路９の他方の端子は、ワイヤ８を介してパッド７に接続されている。
【００２３】
高調波整合回路５は、ＭＩＭ（Metal Insulator Metal）キャパシタ１０と、インダクタ１３とにより構成されている。ＭＩＭキャパシタ１０の一方の電極は、ＨＢＴ６のコレクタに接続されている。ＭＩＭキャパシタ１０の他方の電極は、パッド１１に接続されている。インダクタ１３の一方の端子は、ワイヤ１２を介してパッド１１に接続されている。インダクタ１３の他方の端子は、ＧＮＤ３０に接続されている。
【００２４】
基本波整合回路４は、インダクタ１４と、ＭＩＭキャパシタ１７，１８とにより構成されている。インダクタ１４の一方の端子は、ワイヤ８を介してパッド７に接続されている。インダクタ１４の他方の端子は、ワイヤ１５を介してパッド１６に接続されている。なお、インダクタ１４は、スパイラル形状を有している。またこれに限定されず、例えばミアンダ（meander）形状を有していてもよい。ＭＩＭキャパシタ１７の一方の電極は、パッド１６に接続されている。ＭＩＭキャパシタ１７の他方の電極は、パッド２７を介してＧＮＤ３０に接続されている。ＭＩＭキャパシタ１８の一方の電極は、パッド１６に接続されている。ＭＩＭキャパシタ１８の他方の電極は、パッド１９に接続されている。パッド１９は、ワイヤ２０を介して出力端子２１に接続されている。
【００２５】
電流供給線路９は、ＨＢＴ６のコレクタに直流電流を供給するために用いられる。また電流供給線路９は、高周波的には高インピーダンスとなり、直流的には低インピーダンスとなる。これにより、高周波信号を遮断し、且つ電源端子２２に供給される電源の直流電流をＨＢＴ６のコレクタに供給することができる。
【００２６】
高調波整合回路５は、増幅する対象であるＲＦ（Radio Frequency）信号（基本波）の２倍の周波数を持つ成分に対してインピーダンスを略０Ωに調整するための２倍波整合回路として用いられている。具体的には、ＭＩＭキャパシタ１０の容量成分と、インダクタ１３及びワイヤ１２のインダクタ成分とによる直列共振によって２倍波周波数におけるインピーダンスを略０Ωにする。
【００２７】
基本波整合回路４は、基本波信号に対するインピーダンス整合回路として用いられている。本実施形態において、基本波整合回路４は、インダクタ１４とＭＩＭキャパシタ１７とによりローパスフィルタ型の整合回路として構成されている。またＭＩＭキャパシタ１８は、出力端子２１にＤＣ（Direct Current）電流が漏れ出すのを防ぐ働きも兼ねている。
【００２８】
次に、このように構成された高周波増幅装置１の構造について説明する。  
高周波増幅装置１は、誘電体基板２３と半導体チップ２とにより構成されている。誘電体基板２３は、配線層と、ガラスエポキシ等の樹脂系の材料で形成された誘電体層とによる多層構造を有しており、例えば誘電体層が３層、配線層が４層からなる。本実施形態の高周波増幅装置１は、例えば９００ＭＨｚ帯のＣＤＭＡ（Code Division Multiple Access）信号を出力するための電力増幅回路として設計されている。誘電体基板２３の底面の各辺は４ｍｍである。
【００２９】
誘電体基板２３の最下層は、高周波増幅装置１が実装される基板との接続を行うためのグランドパターン及びランドパターンが形成されている。誘電体基板２３の最上層には半導体チップ２が実装される。誘電体基板２３と半導体チップ２との間の電気的な接続は、Ａｕワイヤによって行われている。なお図２において、各端子（出力端子２１、電源端子２２等）は、誘電体基板２３の最上層より下層に形成されている。
【００３０】
誘電体基板２３には、回路の入出力端子等を高周波増幅装置１のランドパターンまで接続するために必要な配線（図示せず）、電流供給線路９及び出力整合回路３のインダクタ１３，１４が配線層として形成されている。これらの配線層は、厚さ数十μｍの銅メッキ層を、配線幅１００μｍ程度にパターニングすることによって形成する。下層との接続には、例えばレーザーやドリルにより形成されたヴィアホール（図示せず）が用いられる。また誘電体基板２３には、当該出力端子２１に接続されたパッド２９と、グランド（ＧＮＤ）３０とが形成されている。
【００３１】
半導体チップ２は、ＨＢＴ６と、ＭＩＭキャパシタ１０，１７，１８とを備えている。半導体チップ２が形成される半導体基板２４は、例えば素子が形成される層をエピタキシャル成長（epitaxial growth）により形成したＧａＡｓ基板により構成されている。ＨＢＴ６と、ＭＩＭキャパシタ１０，１７，１８とは、半導体基板２４に形成される。また半導体基板２４には、外部回路と接続するためのパッド７，１１，１６，１９，２５，２７が形成されている。なお、図２において、破線で囲んでいる半導体基板２４に形成されたＨＢＴ６と、ＭＩＭキャパシタ１０，１７，１８とは、表記方法を変えて表現している。上記破線内の各素子のレイアウトは、各素子を接続する配線が短くなるように決定される。半導体基板２４上に形成される配線は、厚さ５μｍのＡｕメッキ層を、配線幅１０μｍ程度にパターニングすることによって形成する。
【００３２】
半導体基板２４に形成されたパッド１９と誘電体基板２３に形成されたパッド２９とは、ワイヤ２０により接続されている。パッド２５は、ＨＢＴ６のエミッタに接続されている。またパッド２５とＧＮＤ３０とは、ワイヤ２６により接続されている。パッド２７は、ＭＩＭキャパシタ１７に接続されている。またパッド２７とＧＮＤ３０とは、ワイヤ２８により接続されている
ところで、出力整合回路３に用いられているＭＩＭキャパシタ１０，１７，１８は半導体チップ作成工程において、同時に形成されている。図３乃至図７を参照して、ＭＩＭキャパシタ１７，１８の製造プロセスを説明する。  
図３において、半導体基板２４の上には、絶縁層３１が形成される。この絶縁層３１は、例えばＳｉＯ２により構成される。次に、絶縁層３１の上には、所定の位置にＭＩＭキャパシタ１７，１８の下部電極１７ａ，１８ａが形成される。具体的には、所定の厚さの金属層（例えば、膜厚２０ｎｍ程度のＴｉと、膜厚３０ｎｍ程度のＰｔと、膜厚２５０ｎｍ程度のＡｕとを順次積層した金属層）を形成し、この金属層を例えばフォトリソグラフィを用いたリフトオフ法によりパターニングする。上部電極１７ｂ，１８ｂの面積は、ＭＩＭキャパシタ１７，１８の容量値に基づいて決定される。
【００３３】
次に、下部電極１７ａ，１８ａの上には、所定の厚さを有する絶縁膜３２が形成される。この絶縁膜３２は、例えばＳｉＮにより構成される。また絶縁膜３２は、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法により形成する。絶縁膜３２の材料は、ＳｉＮに限定されず、ＳｉＯ２等であってもよい。下部電極１７ａ，１８ａに対応する絶縁膜３２の上には、ＭＩＭキャパシタ１７，１８の上部電極１７ｂ，１８ｂが形成される。この上部電極１７ｂ，１８ｂは、下部電極と同様に、フォトリソグラフィによりパターニングすることで、所定の面積に形成される。下部電極１７ａ，１８ａの面積は、ＭＩＭキャパシタ１７，１８の容量値に基づいて決定される。
【００３４】
次に、上部電極１７ｂ，１８ｂの上には、絶縁膜３３が形成される。この絶縁膜３３は、例えばポリイミド（Polyimide）樹脂により構成される。絶縁膜３２の材料は、ポリイミドに限定されず、ＳｉＯ２等であってもよい。絶縁膜３３の上には、上部電極１７ｂ，１８ｂに接続するように配線３４が形成される。このようにして、図７に示したＭＩＭキャパシタ１７，１８が形成される。なお、ＭＩＭキャパシタ１７，１８の製造プロセスを例に説明したが、半導体基板２４の上に形成される他のＭＩＭキャパシタについても同一工程で形成されている。
【００３５】
このように、ＭＩＭキャパシタ１７，１８を同一工程で形成しているため、製造バラツキは同じ方向性を有することになる。なお、ＭＩＭキャパシタ１７，１８の容量が違うため、電極の面積は異なるが、製造工程が同一のため同様の比率で製造誤差が発生する。ＭＩＭキャパシタの容量値を変動させる要因としては、電極面積の変動と電極間の絶縁膜の厚さの変動とが考えられる。電極面積の変動は、フォトリソグラフィの露光条件や現像条件の変動によって引き起こされる。また絶縁膜の厚さの変動は、堆積時の条件（温度や製造方法等）の変動によって引き起こされる。しかし、ＭＩＭキャパシタ１７，１８を同一工程で形成しているため、ＭＩＭキャパシタ１７，１８の容量値の変動は同じ方向性且つ同じ程度生じることになる。
【００３６】
本実施形態では、９００ＭＨｚにおけるＨＢＴ６の出力インピーダンスが４．３Ωになるように出力整合回路３を設計している。このとき、ＭＩＭキャパシタ１７、１８の容量値は、それぞれ５ｐＦ、８ｐＦである。ＭＩＭキャパシタ１７、１８の容量値の変動量として、容量値の５％の分散が生じるとした場合に、出力インピーダンスにどの程度のバラツキが生じるかをシミュレーションした結果を図８，図９に示す。また、出力整合回路３と同じ整合回路をチップ部品によって構成し、チップ部品の容量値の変動として同じく容量値の５％の分散が生じるとした場合に、出力インピーダンスにどの程度のバラツキが生じるかをシミュレーションした結果を図１０，１１に示す。
【００３７】
サンプル数（Ｎ）は、２０００個である。図８，図１０は、縦軸に頻度、横軸に出力インピーダンスの実数部を表している。図９，図１１は、縦軸に頻度、横軸に出力インピーダンスの虚数部を表している。ＭＩＭキャパシタの場合、出力インピーダンスの実数部の平均値は４．３Ω、分散は０．１８Ωであった。また出力インピーダンスの虚数部の平均値は０．０Ω、分散は０．６６Ωであった。一方チップキャパシタの場合、出力インピーダンスの実数部の平均値は４．３Ω、分散は０．３６Ωであった。また出力インピーダンスの虚数部の平均値は０．０Ω、分散は０．６４Ωであった。
【００３８】
比較結果から分かるように、出力インピーダンスの虚数部の分散は変わらない。ところが実数部の分散は、半導体チップ２上にＭＩＭキャパシタを搭載した場合（図８）に、半分まで低減していることがわかる。これは、ＭＩＭキャパシタ１７，１８の容量値の変動が同じ方向性且つ同じ程度生じたためである。なお、同じ方向性とは、容量値が増減する方向が同じことをいう。
【００３９】
高周波増幅装置１の出力特性は、出力インピーダンスの実数部の値に大きな依存性を有している。出力インピーダンスの実数部のバラツキを半分に低減することで出力特性のバラツキを低減させることができる。これにより、高周波増幅装置１の出力特性のバラツキによる歩留まりを改善でき、結果としてコスト低減を実現することができる。
【００４０】
また、ＭＩＭキャパシタは、高精度な半導体プロセスによって形成されるため、実際には５％以下の分散で容量値を管理、再現させることが可能である。一方、チップ部品を用いた場合では、実装時のチップ部品の位置ずれに起因した変動も生じてしまう。よって、実際には、図８，図１０で示した分布の改善以上の歩留まり改善が可能である。
【００４１】
さらに本実施形態では、出力整合回路３にチップ部品が不要となるため、誘電体基板２３に実装する必要があるのは半導体チップ２のみとなる。このため、コスト増加の原因となっていたチップ部品のコスト、及びチップ部品実装のためのコストが低減される。また、実装する部品が少ないことによる実装歩留まりも向上するため、これに起因したコストの低減を実現することができる。
【００４２】
また、インダクタを誘電体基板２３上の銅配線を用いて形成することにより、配線抵抗が小さいままで出力整合回路３を実現することが可能となる。その結果、出力整合回路３における電力損失の増大による高周波増幅装置１の効率の低下が生じない。
【００４３】
以上詳述したように本実施形態では、コストの低減及び高周波増幅装置１の効率の向上が可能となり、さらに高周波増幅装置１の小型化が可能となる。
【００４４】
なお、ＨＢＴ６を形成する半導体チップとＭＩＭキャパシタを形成する半導体チップとを別チップにすることも可能である。図１２は、ＨＢＴ６を形成する半導体チップ２ａとＭＩＭキャパシタを形成する半導体チップ２ｂとを別チップにした高周波増幅装置を示す回路図である。ＨＢＴ６のコレクタとＭＩＭキャパシタ１０との接続は、パッド３５及びワイヤ３６を用いて接続されている。その他の構成は、図１に示した高周波増幅装置１と同様である。
【００４５】
このようにして高周波増幅装置を構成しても、上記同様の効果を得ることができる。また、別チップにすることで、ＭＩＭキャパシタを形成する半導体チップ２ｂにエピタキシャル成長により素子形成層を形成した高価なＧａＡｓ基板を使用する必要が無くなる。その結果、素子構造を作りこんでいない安価な半絶縁性ＧａＡｓ基板を使用することができ、コストをさらに低減することが可能となる。さらにＭＩＭキャパシタを形成する基板は、ＧａＡｓ基板より安価な誘電体基板等であってもよい。誘電体基板を用いることで、よりコストを低減することが可能となる。
【００４６】
（第２の実施形態）
第２の実施形態は、ＨＢＴ６及びＭＩＭキャパシタを備えた半導体チップと、インダクタを備えた誘電体基板とをフリップチップ実装して高周波増幅装置４０を構成したものである。
【００４７】
図１３は、本発明の第２の実施形態に係る高周波増幅装置４０を示す回路図である。図１４は、図１３に示した高周波増幅装置４０の平面図である。本実施形態では、第１の実施形態とは異なり、半導体チップ４１と誘電体基板４３上の配線との接続をワイヤではなく、バンプによって行っている。
【００４８】
半導体チップ４１が形成される半導体基板４２の表面（ＨＢＴ６が形成されている面）には、所定の位置にバンプ４４，４５，４６，４７，４８，４９が形成されている。上記各バンプは、Ａｕにより構成され、直径８０μｍ、高さ２０μｍの大きさを有する。なお、図１４において、破線で囲んでいる半導体基板４２の表面に形成されたＨＢＴ６と、ＭＩＭキャパシタ１０，１７，１８とは、表記方法を変えて表現している。
【００４９】
電流供給線路９の上記他方の端子及びインダクタ１４の上記一方の端子は、バンプ４４を介してパッド７に接続されている。インダクタ１３の上記一方の端子は、バンプ４５を介してパッド１１に接続されている。インダクタ１４の上記他方の端子は、バンプ４６を介してパッド１６に接続されている。パッド１９は、バンプ４７を介して出力端子２１に接続されている。パッド２５とＧＮＤ３０とは、バンプ４８により接続されている。パッド２７とＧＮＤ３０とは、バンプ４９により接続されている。
【００５０】
半導体チップ４１の表面と誘電体基板４３とは、フリップチップ実装機を用いて所定の位置に実装される。
【００５１】
したがって本実施形態によれば、上記第１の実施形態と同様、コストの低減及び高周波増幅装置４０の効率の向上が可能となり、さらに高周波増幅装置４０の小型化が可能となる。
【００５２】
また、上記第１の実施形態では、誘電体基板２３と半導体チップ２とを接続するワイヤをボンディングするために誘電体基板２３上に形成されるパッドを半導体チップ４１が占める領域より外側に設けていた。ところが、本実施形態のようにフリップチップ実装とすることにより、誘電体基板４３と半導体チップ４１とを接続するために誘電体基板４３上に形成されるパッドを半導体チップ４１が占める領域内に設けることができるため、より高周波増幅装置１を小型化することができる。
【００５３】
さらに、フリップチップ実装とすることにより半導体チップ４１の位置ずれが十数μｍ以下に抑制される。これにより、上記第１の実施形態で発生する半導体チップの位置ずれや、ワイヤの形状の変化によって生じるＲＦ特性のバラツキ等が無くなることで、歩留まりの向上を実現することができる。その結果として、コストを低減することが可能となる。
【００５４】
（第３の実施形態）
第３の実施形態は、増幅器として２段のＨＢＴを備え、且つ入力整合回路及び出力整合回路を備えて高周波増幅装置５０を構成したものである。
【００５５】
図１５は、本発明の第３の実施形態に係る高周波増幅装置５０を示す回路図である。
【００５６】
入力端子６８には、電力増幅する対象である入力信号が入力される。入力端子６８とＨＢＴ５９のべースとの間には、入力整合回路５３が接続されている。入力整合回路５３は、入力インピーダンスを５０Ωに整合する。入力整合回路５３は、ＭＩＭキャパシタ５６，５７と、インダクタ５８とにより構成されている。キャパシタ５６は、整合回路とＤＣ分離との働きを兼ねている。インダクタ５８は、スパイラル形状を有している。またこれに限定されず、例えばミアンダ形状を有していてもよい。
【００５７】
入力端子６８には、ＭＩＭキャパシタ５６の一方の端子が接続されている。ＭＩＭキャパシタ５６の他方の端子には、ＭＩＭキャパシタ５７の一方の端子と、インダクタ５８の一方の端子が接続されている。ＭＩＭキャパシタ５７の他方の端子は、ＧＮＤに接続されている。インダクタ５８の他方の端子は、ＨＢＴ５９のべースに接続されている。
【００５８】
ＨＢＴ５９のコレクタには、電源電圧が供給される。すなわち、電源端子６９には、電源電圧が供給される。電源端子６９は、インダクタ６０の一方の端子に接続されている。インダクタ６０の他方の端子には、インダクタ６１の一方の端子が接続されている。インダクタ６１の他方の端子には、ＨＢＴ５９のコレクタが接続されている。なお、インダクタ６０とインダクタ６１とで電流供給線路を構成している。電流供給線路は、ＨＢＴ５９のコレクタに直流電流を供給するために用いられる。また電流供給線路は、高周波的には高インピーダンスとなり、直流的には低インピーダンスとなる。
【００５９】
ＨＢＴ５９のベース−コレクタ間には、ＭＩＭキャパシタ６３と抵抗器６２とが直列に接続されている。すなわち、ＨＢＴ５９のコレクタには、抵抗器６２の一方の端子が接続されている。抵抗器６２の他方の端子には、ＭＩＭキャパシタ６３の一方の端子が接続されている。ＭＩＭキャパシタ６３の他方の端子には、ＨＢＴ５９のベースが接続されている。このＭＩＭキャパシタ６３と抵抗器６２とは、ＨＢＴ５９に対し負帰還回路を構成し、高周波増幅装置５０の利得の調整回路として動作する。
【００６０】
ＨＢＴ５９のコレクタとＨＢＴ６のベースとの間には、整合回路５４が接続されている。整合回路５４は、ＭＩＭキャパシタ６４，６５と、インダクタ６６とにより構成されている。キャパシタ６５は、整合回路とＤＣ分離との働きを兼ねている。整合回路５４の構成は、上記入力整合回路５３と同様である。また整合回路５４とＨＢＴ６のベースとの間には、抵抗器６７が接続されている。
【００６１】
ＨＢＴ６とＨＢＴ５９とのベースには、夫々バイアス電流が供給されている。これらのバイアス電流は、バイアス回路５５により供給されている。バイアス回路５５は、例えばエミッタフォロワを有し、このエミッタフォロワによりバイアス電流を供給する。またエミッタフォロワを構成するトランジスタのベースには、トランジスタをダイオード接続したカレントミラー回路により安定したベース電流を供給する。
【００６２】
バイアス回路５５には、電源端子７０，７１が接続されている。電源端子７０には、バイアス回路電源が供給されている。電源端子７１には、制御電圧が供給されている。この制御電圧は、バイアス電流の大きさ、或いはバイアス回路５５が有するトランジスタの特性であるベース−エミッタ間電圧等に応じて決定される。
【００６３】
また、ＨＢＴ５９は、入力信号の１段目の増幅を行う。ＨＢＴ６は、入力信号の２段目の増幅を行う。なお、これに限定されず、ＨＢＴ６のみで入力信号を増幅するように構成してもよい。
【００６４】
次に、高周波増幅装置５０の構造について説明する。  
ＭＩＭキャパシタ１０，１７，１８，５６，５７，６３，６４，６５は、同一工程により形成されている。製造プロセスは、上記第１の実施形態と同様である。半導体チップ５１上のインダクタ５８，６１，６６は、厚さ５μｍのＡｕメッキ層をパターニングすることにより形成する。また誘電体基板５２上のインダクタ９，１３，１４，６０は、厚さ数十μｍの銅メッキ層を形成し、この銅メッキ層をパターニングすることによって形成する。なお、半導体チップ５１上のインダクタは、絶縁層を介して形成されている。また電流供給線路を構成しているインダクタ６０とインダクタ６１とでは、誘電体基板５２上に形成されるインダクタ６０の方がインダクタンスを小さく設定している。これにより、誘電体基板５２の面積を小さくすることができる。
【００６５】
誘電体基板５２の最上層には半導体チップ５１が実装される。半導体チップ５１と誘電体基板５２とは、ワイヤ８，１２，１５，２０，７２〜７５により接続されている。各ワイヤは、例えばＡｕにより構成される。
【００６６】
以上詳述したように本実施形態では、出力整合回路３に加えて入力整合回路５３を備えている。また、入力信号を２段で増幅するようにしている。さらに、容量成分をＭＩＭキャパシタとして同一基板上に同一工程で形成し、インダクタ成分をチップ部品を用いず、基板上にパターニングにより形成するようにしている。
【００６７】
したがって本実施形態によれば、第１の実施形態同様、コストの低減及び高周波増幅装置５０の効率の向上が可能となり、さらに高周波増幅装置５０の小型化が可能となる。
【００６８】
本実施形態では、高周波増幅装置５０には半導体チップ５１のみが実装されており、別途半田などによって実装されるチップ部品は一切存在していない。その結果、上記第１の実施形態で示した効果に加え、さらに、チップ部品のコスト、実装のためのコストの削減が可能となる。
【００６９】
また、実装する部品が半導体チップのみであることにより実装歩留まりが向上し、コストの低減に効果を有する。勿論、高周波増幅装置５０の小型化にもさらに有効である。
【００７０】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施形態に係る高周波増幅装置１を示す回路図。
【図２】図１に示した高周波増幅装置１の平面図。
【図３】ＭＩＭキャパシタ１７，１８の製造プロセスを説明するための断面図。
【図４】図３に続く製造プロセスを説明するための断面図。
【図５】図４に続く製造プロセスを説明するための断面図。
【図６】図５に続く製造プロセスを説明するための断面図。
【図７】図６に続く製造プロセスを説明するための断面図。
【図８】図１に示した高周波増幅装置１の出力インピーダンスのバラツキをシミュレーションした結果を示す図。
【図９】図１に示した高周波増幅装置１の出力インピーダンスのバラツキをシミュレーションした結果を示す図。
【図１０】チップ部品で高周波増幅装置１を形成した場合の出力インピーダンスのバラツキをシミュレーションした結果を示す図。
【図１１】チップ部品で高周波増幅装置１を形成した場合の出力インピーダンスのバラツキをシミュレーションした結果を示す図。
【図１２】ＨＢＴ６を形成する半導体チップ２ａとＭＩＭキャパシタを形成する半導体チップ２ｂとを別チップにした高周波増幅装置を示す回路図。
【図１３】本発明の第２の実施形態に係る高周波増幅装置４０を示す回路図。
【図１４】図１３に示した高周波増幅装置４０の平面図。
【図１５】本発明の第３の実施形態に係る高周波増幅装置５０を示す回路図。
【図１６】高周波増幅装置８０の一実施例を示す回路図。
【図１７】図１６に示した高周波増幅装置８０の平面図。
【符号の説明】
【００７２】
１，４０，５０，８０…高周波増幅装置、２，２ａ，２ｂ，４１，５１，８１…半導体チップ、３，８３…出力整合回路、４…，８４基本波整合回路、５…，８５高調波整合回路、６，５９…ヘテロ接合バイポーラトランジスタ、７，１１，１６，１９，２５，２７，２９…パッド、８，１２，１５，２０，２６，２８，８６，９４…ワイヤ、９，８７…電流供給線路、１０，１７，１８，５６，５７，６３，６４，６５…ＭＩＭキャパシタ、１３，１４，５８，６０，６１，６６…インダクタ、１７ａ，１８ａ…下部電極、１７ｂ，１８ｂ…上部電極、２１…出力端子、２２，６９，７０，７１…電源端子、２３，４３，５２…誘電体基板、２４，４２…半導体基板、３０…ＧＮＤ、３１…絶縁層、３２，３３…絶縁膜、３４…配線、４４，４５，４６，４７，４８，４９…バンプ、５３…入力整合回路、５４…整合回路、５５…バイアス回路、６２，６７…抵抗器、６８…入力端子、８２…セラミック基板、８９，９１，９２…キャパシタ、８８，９０…インダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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