(57)【要約】【課題】結晶質半導体層に含まれる触媒元素を効率良くゲッタリングされた薄膜トランジスタを備えた装置を提供する。【解決手段】結晶質半導体層から形成されたチャネル形成領域１３ａと、ソース領域１４ａと、ドレイン領域１５ａとを含む半導体層１１ａと、チャネル形成領域１３ａの導電性を制御するゲート電極１２ａと、半導体層１１ａとゲート電極１２ａとの間に設けられたゲート絶縁膜と、ソース領域１４ａおよびドレイン領域１５ａにそれぞれ接続されたソース電極およびドレイン電極とを有する薄膜トランジスタを備えた装置であって、半導体層１１ａは、ソース領域１４ａおよびドレイン領域１５ａ以外の領域にゲッタリング領域１６ａをさらに有し、ゲッタリング領域１６ａは、チャネル形成領域１３ａと接触している。【選択図】図１
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【特許請求の範囲】
【請求項１】
結晶質半導体層から形成されたチャネル形成領域と、ソース領域と、ドレイン領域とを含む半導体層と、
前記チャネル形成領域の導電性を制御するゲート電極と、
前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、
前記ソース領域およびドレイン領域にそれぞれ接続されたソース電極およびドレイン電極と
を有する薄膜トランジスタを備えた装置であって、
前記半導体層は、前記ソース領域およびドレイン領域以外の領域にゲッタリング領域をさらに有し、前記ゲッタリング領域は、前記チャネル形成領域と接触している装置。
【請求項２】
前記ゲッタリング領域の導電型は、前記ソース領域およびドレイン領域の導電型と異なっている、請求項１に記載の装置。
【請求項３】
前記ゲッタリング領域の導電型は、前記ソース領域およびドレイン領域の導電型と同じである、請求項１に記載の装置。
【請求項４】
前記ゲッタリング領域と電気的に接続されたさらなる電極を有し、前記さらなる電極には、前記ソース電極あるいはドレイン電極に入力される電気信号とは異なる電気信号が入力される、請求項１から３のいずれかに記載の装置。
【請求項５】
前記さらなる電極に入力される電気信号は定電圧の電気信号である、請求項４に記載の装置。
【請求項６】
前記さらなる電極に入力される電気信号はグランド信号あるいはコモン信号である、請求項５に記載の装置。
【請求項７】
前記ゲッタリング領域は、非晶質半導体膜の結晶化を促進する触媒元素を含んでいる、請求項１から６のいずれかに記載の装置。
【請求項８】
前記ゲッタリング領域に含まれる前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕからなる群から選ばれた一種または複数種の元素である、請求項７に記載の装置。
【請求項９】
前記ゲッタリング領域における前記触媒元素の濃度は１×１０18ａｔｏｍｓ／ｃｍ3以上である、請求項７または８に記載の装置。
【請求項１０】
前記ゲッタリング領域は、ゲッタリング効果を有するゲッタリング元素を含んでいる、請求項１から９のいずれかに記載の装置。
【請求項１１】
前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を含む、請求項１０に記載の装置。
【請求項１２】
前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素、およびｐ型を付与する周期表第３族Ｂに属する不純物元素を含む、請求項１０または１１に記載の装置。
【請求項１３】
前記ゲッタリング元素は、Ａｒ、Ｋｒ、Ｘｅからなる群から選ばれた一種または複数種類の希ガス元素を含む、請求項１０から１２のいずれかに記載の装置。
【請求項１４】
前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏからなる群から選ばれた元素、または前記元素の合金材料の一種または複数種から形成されている、請求項１から１３に記載の装置。
【請求項１５】
前記チャネル形成領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている、請求項１から１４のいずれかに記載の装置。
【請求項１６】
前記〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域である、請求項１５に記載の装置。
【請求項１７】
前記チャネル形成領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成された複数の結晶ドメインを有し、前記結晶ドメインのドメイン径は、２μｍ以上１０μｍ以下である、請求項１５または１６のいずれかに記載の装置。
【請求項１８】
結晶化を促進する触媒元素が添加された領域を有する非晶質半導体膜を用意する工程と、
前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜における前記触媒元素が添加された領域から前記非晶質半導体膜を結晶化させて、結晶質領域を含む半導体膜を形成する工程と、
前記結晶質領域を含む半導体膜をパターニングすることにより、結晶質領域を含む少なくとも１つの半導体層を形成する工程と、
前記半導体層において、チャネル形成領域、ソース領域およびドレイン領域となる領域以外の領域に、前記チャネル形成領域となる領域と接するようにゲッタリング領域を形成する工程と、
第２の加熱処理を行うことにより、前記半導体層に添加された前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程と
を包含する薄膜トランジスタを含む装置の製造方法。
【請求項１９】
前記ゲッタリング領域を形成する工程は、前記半導体層においてゲッタリング領域となる領域に、ゲッタリング効果を有するゲッタリング元素を選択的にドーピングする工程を含む、請求項１８に記載の装置の製造方法。
【請求項２０】
前記半導体層にソース領域あるいはドレイン領域を形成する工程をさらに含み、前記ソース領域あるいはドレイン領域を形成する工程は、前記半導体層においてゲッタリング領域となる領域に、ゲッタリング元素を選択的にドーピングする工程と同時に行われる、請求項１９に記載の方法。
【請求項２１】
前記第２の加熱処理を行う工程の後、前記ゲッタリング領域に接続される電極および配線を形成する工程をさらに含む、請求項１から２０のいずれかに記載の製造方法。
【請求項２２】
前記ゲッタリング領域に接続される電極および配線を形成する工程において、前記ゲッタリング領域に接続される電極および配線は、前記ソース領域あるいはドレイン領域に接続される電極および配線と同一の導電層を用いて形成される、請求項２１に記載の装置の製造方法。
【請求項２３】
前記ゲッタリング元素をドーピングする工程において、前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を含む、請求項２０に記載の装置の製造方法。
【請求項２４】
前記ゲッタリング元素をドーピングする工程において、前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含む、請求項２０に記載の装置の製造方法。
【請求項２５】
前記ゲッタリング元素をドーピングする工程において、前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも１種の希ガス元素を含む、請求項２０に記載の装置の製造方法。
【請求項２６】
前記ゲッタリング領域における前記ゲッタリング元素の濃度は１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3である請求項１９から２５に記載の装置の製造方法。
【請求項２７】
前記結晶質領域を備えた少なくとも１つの半導体層を形成する工程は、それぞれが結晶質領域を備えた複数の半導体層を形成する工程であって、前記結晶質領域を備えた少なくとも１つの半導体層を形成する工程および前記ゲッタリング領域を形成する工程の間に、
前記複数の半導体層のうち第１の選択された領域にｎ型を付与する不純物元素を第１ドーズ量でドーピングする工程と、
前記複数の半導体層のうち第２の選択された領域にｐ型を付与する不純物元素を第２ドーズ量でドーピングする工程と
をさらに含む、請求項１８から２６のいずれかに記載の装置の製造方法。
【請求項２８】
前記ｎ型を付与する不純物元素をドーピングする工程において、前記第１の選択された領域は、ｎチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域、および前記ｎチャネル型薄膜トランジスタのゲッタリング領域となる領域を含み、
前記ｐ型を付与する不純物元素をドーピングする工程において、前記第２の選択された領域は、前記ｎチャネル型薄膜トランジスタのゲッタリング領域となる領域を含む、
請求項２７に記載の装置の製造方法。
【請求項２９】
前記ｐ型を付与する不純物元素をドーピングする工程における第２ドーズ量は、前記ｎ型を付与する不純物元素をドーピングする工程における第１ドーズ量よりも高い、請求項２８に記載の装置の製造方法。
【請求項３０】
前記ｎ型を付与する不純物元素をドーピングする工程において、前記第１の選択された領域は、ｐチャネル型薄膜トランジスタのゲッタリング領域となる領域をさらに含み、
前記ｐ型を付与する不純物元素をドーピングする工程は、前記第２の選択された領域は、前記ｐチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域をさらに含む、請求項２８または２９に記載の装置の製造方法。
【請求項３１】
前記第２の加熱処理を行う工程により、前記複数の半導体層のうち前記第１および第２の選択された領域にドーピングされたｎ型不純物およびｐ型不純物が活性化される、請求項２７から３０のいずれかに記載の装置の製造方法。
【請求項３２】
前記触媒元素が添加された非晶質半導体膜を用意する工程は、非晶質半導体膜の表面に触媒元素を含む溶液を塗布する工程を含む、請求項１８から３１のいずれかに記載の装置の製造方法。
【請求項３３】
前記触媒元素が添加された非晶質半導体膜を用意する工程は、
開口部を有するマスクを非晶質半導体膜上に形成する工程と、
前記開口部を通して前記非晶質半導体膜の所定の領域のみに前記触媒元素を添加する工程と
を含む、請求項１８から３２のいずれかに記載の装置の製造方法。
【請求項３４】
前記触媒元素が添加された非晶質半導体膜を用意する工程において、前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択された少なくとも１種の元素である、請求項１８から３３のいずれかに記載の装置の製造方法。
【請求項３５】
前記触媒元素が添加された非晶質半導体膜を用意する工程において、前記非晶質半導体膜の表面あるいは前記非晶質半導体膜の前記所定の領域に添加された前記触媒元素の面密度は、１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2である、請求項１８から３４のいずれかに記載の装置の製造方法。
【請求項３６】
前記第１の加熱処理を行う工程の後、前記結晶質領域を含む半導体膜にレーザー光を照射する工程をさらに包含する請求項１８から３５のいずれかに記載の装置の製造方法。
【請求項３７】
請求項１から１７のいずれかに記載の装置を備えた電子機器。
【請求項３８】
前記装置を有する表示部を備えた請求項３７に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ：以下、「ＴＦＴ」と略す。）を備えた装置およびその製造方法に関する。さらに詳しく言えば、非晶質半導体膜を結晶化することにより得られた結晶質半導体膜を半導体層（活性領域）とする薄膜トランジスタを備えた装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、大型で高解像度の液晶表示装置や有機ＥＬ表示装置、高速で高解像度の密着型イメージセンサー、三次元ＩＣなどへの実現に向けて、ガラス等の絶縁基板上や、絶縁膜上に高性能な半導体素子を形成する試みがなされている。特に、同一基板上に画素部と駆動回路が設けられた液晶表示装置はパーソナルコンピュータ（ＰＣ）向けのモニターとしてだけでなく、一般家庭の中に進出し始めている。例えば、ＣＲＴ（Ｃａｔｈｏｄｅ−ｒａｙ  Ｔｕｂｅ）のかわりにテレビジョンとして液晶ディスプレイが、また、娯楽として映画を観たりゲームをしたりするためのフロントプロジェクターが、一般家庭に導入されるようになり、液晶表示装置の市場規模はかなりの勢いで大きくなってきている。さらに、ガラス基板上にメモリ回路やクロック発生回路等のロジック回路を内蔵したシステムオンパネルの開発もさかんに進められている。
【０００３】
高解像度な画像表示を行うために画素に書き込む情報量が増え、さらにその情報は短時間で書き込まれなければ、高精細な表示のための膨大な情報量を有する画像を動画表示したりすることは不可能である。そこで、駆動回路に用いられるＴＦＴには、高速動作が求められている。高速動作を可能にするためには、高い電界効果移動度を得られる良質な結晶性を有する結晶質半導体膜を用いてＴＦＴを実現することが求められている。
【０００４】
ガラス基板上に良好な結晶質半導体膜を得る方法として、本発明者らは、非晶質半導体膜に結晶化を促進する作用を有する金属元素を添加した後、加熱処理を施すことにより、従来より低温・短時間の加熱処理で、結晶の配向性が揃った良好な半導体膜が得られる技術を開発している。
【０００５】
しかし、触媒元素を用いて得られた結晶質ケイ素膜をそのまま半導体層（活性領域）として用いて作製されたＴＦＴには、オフ電流が突発的に増加してしまうという問題がある。触媒元素が半導体膜中で不規則に偏析すること、特に結晶粒界においてこの偏析が顕著に確認され、この触媒元素の偏析が、電流の逃げ道（リークパス）となり、これが原因でオフ電流の突発的な増加を引き起こしているのではないかと考えられる。そこで、結晶質ケイ素膜の作製工程の後、触媒元素を半導体膜から移動させて、半導体膜における触媒元素濃度を低減させるために、様々なゲッタリング方法が提案された。なお、本明細書では、半導体膜あるいは半導体膜のうちの活性領域から触媒元素を取り除くことを「ゲッタリング」と称する。
【０００６】
しかしながら、上記のような半導体膜から触媒元素を取り除くためにゲッタリングを行うと、製造工程数が増加し、プロセスの複雑化と高コスト化が問題となる。この問題の解決策として、半導体膜から触媒元素を全て取り除く代わりに、半導体層のうちソース領域またはドレイン領域となる領域に触媒元素を移動させることにより、半導体層のうちチャネル領域となる領域から触媒元素を取り除く方法が提案されている。
【０００７】
例えば特許文献１では、リンのもつゲッタリング作用に注目し、ＴＦＴの活性領域からソースおよびドレイン領域へ触媒元素を移動させることによりゲッタリングを行う方法が提案されている。この方法では、触媒元素を用いて結晶化させた結晶質ケイ素膜から、ＴＦＴの活性領域（半導体層）を形成する。この活性領域を用いてＮチャネル型ＴＦＴを作製する場合は、ソースおよびドレイン領域にリンをドーピングした後、加熱処理することにより、活性領域中の触媒元素をソースおよびドレイン領域へ移動させる。一方、Ｐチャネル型ＴＦＴを作製する場合には、ゲッタリングに用いるためのリンと、リンの濃度よりも高い濃度のホウ素とをソースおよびドレイン領域にドーピングする。この後、加熱処理することにより、触媒元素をソースおよびドレイン領域へ移動させる。
【０００８】
特許文献１に提案されているような方法では、ｎチャネル型ＴＦＴにおいて、ソース領域およびドレイン領域にドープされたｎ型を付与する５族Ｂに属する元素（リン等）は単独でゲッタリング元素として作用するが、ｐチャネル型ＴＦＴにおいて、ｐ型を付与する３族Ｂに属する元素（ボロン等）はゲッタリング元素として作用しないため、ｐチャネル型ＴＦＴのソース領域およびドレイン領域にもゲッタリング元素としてｎ型を付与する５族Ｂに属する元素を添加する必要がある。すなわち、ｐチャネル型ＴＦＴにおいては、触媒元素に対するゲッタリングのために高濃度にｎ型不純物元素が添加された領域をｐ型に反転させる（カウンタードープという）必要がある。ＴＦＴの半導体層において、ソース領域およびドレイン領域の電気抵抗は、ＴＦＴオン動作時に寄生抵抗となり、ＴＦＴの電流値を低下させるため、出来る限り低抵抗であることが望ましい。しかしながら、ｎ型をｐ型に反転させ、その抵抗を十分に低減させるためには、ｎ型不純物元素に対して２〜３倍以上の濃度のｐ型不純物元素を添加しなければならない。したがって、ゲッタリング効果を上げるためにｎ型を付与する５族Ｂに属する元素の添加量を上げると、ｐ型を付与する３族Ｂに属する元素の添加量もそれを反転させるために非常に高い濃度にまで上げる必要があり、ドーピング装置の処理能力を大きく圧迫していた。
【０００９】
上記の問題を解決するために、ｐチャネル型ＴＦＴにおいて、ソース領域およびドレイン領域の外側にゲッタリング領域を別に設け、このゲッタリング領域にゲッタリングのためのｎ型不純物元素を高濃度で導入する方法も考えられる。
【００１０】
例えば、特許文献２では、触媒元素を用いて結晶化させた結晶質ケイ素膜に対して、その一部にリンなど５族Ｂ元素を選択的に導入し、基板の歪点を超えない温度範囲で加熱処理を行うことで、５族Ｂの元素が導入された領域に、触媒元素を移動（ゲッタリング）させる技術を開示している。この技術では、ゲッタリング工程の後、５族Ｂの元素が導入された領域（ゲッタリング領域）を除去し、５族Ｂ元素が導入された以外の領域、すなわち触媒元素が除去された領域を使用して半導体装置の活性領域を形成している。
【００１１】
特許文献２のように、ソースおよびドレイン領域の外側にゲッタリング領域を設ける方法では、ゲッタリングに必要な距離（触媒元素を移動させる距離：ここではチャネル形成領域からゲッタリング領域までの距離）が大きくなるという課題がある。ゲッタリングに必要な距離が大きいと、ゲッタリング移動を行わせるための加熱処理の時間が延びることになり、その効率も低下する。大型のガラス基板等を用いる液晶表示用の半導体装置等では、ガラス基板のシュリンク（熱による収縮）や歪みが生じるため、特にパターン形成後は５００℃以上で長時間の加熱処理を行うことはできない。
【特許文献１】特開平８−３３０６０２号公報
【特許文献２】特開平１０−２７０３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明の目的は、結晶質半導体層を用いて形成された薄膜トランジスタを備えた装置において、結晶質半導体層に含まれる触媒元素を効率良くゲッタリングすることである。また、そのような装置を、工程数を増やすことなく、かつ低コストに製造することである。
【課題を解決するための手段】
【００１３】
本発明の装置は、結晶質半導体層から形成されたチャネル形成領域と、ソース領域と、ドレイン領域とを含む半導体層と、前記チャネル形成領域の導電性を制御するゲート電極と、前記半導体層と前記ゲート電極との間に設けられたゲート絶縁膜と、前記ソース領域およびドレイン領域にそれぞれ接続されたソース電極およびドレイン電極とを有する薄膜トランジスタを備えた装置であって、前記半導体層は、前記ソース領域およびドレイン領域以外の領域にゲッタリング領域をさらに有し、前記ゲッタリング領域は、前記チャネル形成領域と接触している。
【００１４】
ある好ましい実施形態において、前記ゲッタリング領域の導電型は、前記ソース領域およびドレイン領域の導電型と異なっている。
【００１５】
ある好ましい実施形態において、前記ゲッタリング領域の導電型は、前記ソース領域およびドレイン領域の導電型と同じである。
【００１６】
ある好ましい実施形態において、前記ゲッタリング領域と電気的に接続されたさらなる電極を有し、前記さらなる電極には、前記ソース電極あるいはドレイン電極に入力される電気信号とは異なる電気信号が入力される。
【００１７】
前記さらなる電極に入力される電気信号は定電圧の電気信号であることが好ましい。
【００１８】
前記さらなる電極に入力される電気信号はグランド信号あるいはコモン信号であってもよい。
【００１９】
ある好ましい実施形態において、前記ゲッタリング領域は、非晶質半導体膜の結晶化を促進する触媒元素を含んでいる。
【００２０】
前記ゲッタリング領域に含まれる前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕからなる群から選ばれた一種または複数種の元素であってもよい。
【００２１】
ある好ましい実施形態において、前記ゲッタリング領域における前記触媒元素の濃度は１×１０18ａｔｏｍｓ／ｃｍ3以上である。
【００２２】
前記ゲッタリング領域は、ゲッタリング効果を有するゲッタリング元素を含んでいることが好ましい。
【００２３】
前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を含んでいてもよい。
【００２４】
前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素、およびｐ型を付与する周期表第３族Ｂに属する不純物元素を含んでいてもよい。
【００２５】
前記ゲッタリング元素は、Ａｒ、Ｋｒ、Ｘｅからなる群から選ばれた一種または複数種類の希ガス元素を含んでいてもよい。
【００２６】
前記ゲート電極は、Ｗ、Ｔａ、Ｔｉ、Ｍｏからなる群から選ばれた元素、または前記元素の合金材料の一種または複数種から形成されていてもよい。
【００２７】
ある好ましい実施形態において、前記チャネル形成領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成されている。
【００２８】
前記〈１１１〉晶帯面が配向した領域のうちの５０％以上が、（１１０）面配向または（２１１）面配向した領域であってもよい。
【００２９】
ある好ましい実施形態において、前記チャネル形成領域は、結晶の〈１１１〉晶帯面が配向した領域で主に構成された複数の結晶ドメインを有し、前記結晶ドメインのドメイン径は、２μｍ以上１０μｍ以下である。
【００３０】
本発明による薄膜トランジスタを含む装置の製造方法は、結晶化を促進する触媒元素が添加された領域を有する非晶質半導体膜を用意する工程と、前記非晶質半導体膜に対して第１の加熱処理を行うことにより、前記非晶質半導体膜における前記触媒元素が添加された領域から前記非晶質半導体膜を結晶化させて、結晶質領域を含む半導体膜を形成する工程と、前記結晶質領域を含む半導体膜をパターニングすることにより、結晶質領域を含む少なくとも１つの半導体層を形成する工程と、前記半導体層において、チャネル形成領域、ソース領域およびドレイン領域となる領域以外の領域に、前記チャネル形成領域となる領域と接するようにゲッタリング領域を形成する工程と、第２の加熱処理を行うことにより、前記半導体層に添加された前記触媒元素の少なくとも一部を前記ゲッタリング領域に移動させる工程とを包含する。
【００３１】
ある好ましい実施形態において、前記ゲッタリング領域を形成する工程は、前記半導体層においてゲッタリング領域となる領域に、ゲッタリング効果を有するゲッタリング元素を選択的にドーピングする工程を含む。
【００３２】
ある好ましい実施形態において、前記半導体層にソース領域あるいはドレイン領域を形成する工程をさらに含み、前記ソース領域あるいはドレイン領域を形成する工程は、前記半導体層においてゲッタリング領域となる領域に、ゲッタリング元素を選択的にドーピングする工程と同時に行われる。
【００３３】
ある好ましい実施形態において、前記第２の加熱処理を行う工程の後、前記ゲッタリング領域に接続される電極および配線を形成する工程をさらに含む。
【００３４】
前記ゲッタリング領域に接続される電極および配線を形成する工程において、前記ゲッタリング領域に接続される電極および配線は、前記ソース領域あるいはドレイン領域に接続される電極および配線と同一の導電層を用いて形成されてもよい。
【００３５】
前記ゲッタリング元素をドーピングする工程において、前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素を含んでもよい。
【００３６】
前記ゲッタリング元素をドーピングする工程において、前記ゲッタリング元素は、ｎ型を付与する周期表第５族Ｂに属する不純物元素と、ｐ型を付与する周期表第３族Ｂに属する不純物元素とを含んでもよい。
【００３７】
前記ゲッタリング元素をドーピングする工程において、前記ゲッタリング元素は、Ａｒ、ＫｒおよびＸｅからなる群から選択された少なくとも１種の希ガス元素を含んでもよい。
【００３８】
ある好ましい実施形態において、前記ゲッタリング領域における前記ゲッタリング元素の濃度は１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3である。
【００３９】
ある好ましい実施形態において、前記結晶質領域を備えた少なくとも１つの半導体層を形成する工程は、それぞれが結晶質領域を備えた複数の半導体層を形成する工程であって、前記結晶質領域を備えた少なくとも１つの半導体層を形成する工程および前記ゲッタリング領域を形成する工程の間に、前記複数の半導体層のうち第１の選択された領域にｎ型を付与する不純物元素を第１ドーズ量でドーピングする工程と、前記複数の半導体層のうち第２の選択された領域にｐ型を付与する不純物元素を第２ドーズ量でドーピングする工程とをさらに含む。
【００４０】
ある好ましい実施形態において、前記ｎ型を付与する不純物元素をドーピングする工程において、前記第１の選択された領域は、ｎチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域、および前記ｎチャネル型薄膜トランジスタのゲッタリング領域となる領域を含み、前記ｐ型を付与する不純物元素をドーピングする工程において、前記第２の選択された領域は、前記ｎチャネル型薄膜トランジスタのゲッタリング領域となる領域を含む。
【００４１】
ある好ましい実施形態において、前記ｐ型を付与する不純物元素をドーピングする工程における第２ドーズ量は、前記ｎ型を付与する不純物元素をドーピングする工程における第１ドーズ量よりも高い。
【００４２】
ある好ましい実施形態において、前記ｎ型を付与する不純物元素をドーピングする工程において、前記第１の選択された領域は、ｐチャネル型薄膜トランジスタのゲッタリング領域となる領域をさらに含み、前記ｐ型を付与する不純物元素をドーピングする工程は、前記第２の選択された領域は、前記ｐチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域をさらに含む。
【００４３】
好ましくは、前記第２の加熱処理を行う工程により、前記複数の半導体層のうち前記第１および第２の選択された領域にドーピングされたｎ型不純物およびｐ型不純物が活性化される。
【００４４】
前記触媒元素が添加された非晶質半導体膜を用意する工程は、非晶質半導体膜の表面に触媒元素を含む溶液を塗布する工程を含んでもよい。
【００４５】
前記触媒元素が添加された非晶質半導体膜を用意する工程は、開口部を有するマスクを非晶質半導体膜上に形成する工程と、前記開口部を通して前記非晶質半導体膜の所定の領域のみに前記触媒元素を添加する工程とを含んでもよい。
【００４６】
前記触媒元素が添加された非晶質半導体膜を用意する工程において、前記触媒元素は、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、およびＣｕからなる群から選択された少なくとも１種の元素であってもよい。
【００４７】
ある好ましい実施形態では、前記触媒元素が添加された非晶質半導体膜を用意する工程において、前記非晶質半導体膜の表面あるいは前記非晶質半導体膜の前記所定の領域に添加された前記触媒元素の面密度は、１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2である。
【００４８】
前記第１の加熱処理を行う工程の後、前記結晶質領域を含む半導体膜にレーザー光を照射する工程をさらに包含してもよい。
【００４９】
本発明の電子機器は、上記のいずれかの装置を備えている。
【００５０】
前記電子機器は、上記のいずれかの装置を有する表示部を備えていてもよい。
【発明の効果】
【００５１】
本発明によれば、触媒元素のゲッタリングに必要な距離を短くできるので、結晶質半導体層のうちチャネル形成領域となる領域から、触媒元素を効率良く除去（ゲッタリング）できる。そのため、高性能な薄膜トランジスタを備えた装置を提供できる。
【００５２】
また、本発明によれば、製造工程数を増やすことなく、かつ低コストに上記装置を製造する方法を提供できる。
【発明を実施するための最良の形態】
【００５３】
本発明の装置は、チャネル形成領域、ソース領域、およびドレイン領域を含む結晶質領域を備えた半導体層と、チャネル形成領域の導電性を制御するゲート電極と、半導体層とゲート電極とに挟まれたゲート絶縁膜と、ソース領域およびドレイン領域に接続されたソース電極およびドレイン電極とを有する薄膜トランジスタを備えた装置である。半導体層は、ゲッタリング領域をさらに有している。ゲッタリング領域は、半導体層のうちソース領域およびドレイン領域以外の領域に設けられており、かつ、チャネル形成領域と接触している。
【００５４】
このように、本発明では、ソース領域およびドレイン領域とは別にゲッタリング領域を設け、かつ、ゲッタリング領域をチャネル形成領域と接するように配置している。すなわち、ソース領域およびドレイン領域は、ゲッタリング領域と分離できるため、ドーピング時のドーズ量の低減と低抵抗化とを両立でき、且つゲッタリング効率の向上とゲッタリングのためのアニール時間の短縮が実現できる。
【００５５】
さらに本発明では、ゲッタリング領域は、ソース領域およびドレイン領域と同じあるいは異なる導電型を有するように構成される。ゲッタリング領域には電気信号を入力することができる。ソース領域およびドレイン領域と同じあるいは反対の導電型を有するゲッタリング領域を、比較的低抵抗化し（ソース領域およびドレイン領域ほどの低抵抗値は必要ない）、ゲッタリング領域に電極を接続してもよい。ゲッタリング領域に接続された電極には、ソース電極あるいはドレイン電極に入力される電気信号とは異なる電気信号が入力されることが好ましい。このようにゲッタリング領域に電極を接続し、ソース領域およびドレイン領域と異なる電気信号を入力することにより、以下に説明するような２つの効果が得られる。
【００５６】
一つは、薄膜トランジスタのチャネル形成領域は、Ｓｉウエハーという基板自体を母体としてチャネル領域が形成されるＩＣのＭＯＳトランジスタとは異なり、個々のＴＦＴでチャネル形成領域の電位がそれぞれ浮遊しており、それが揺らぐことにより、ＴＦＴの閾値電圧（Ｖｔｈ）が揺らぎ、Ｖｔｈばらつきの原因の一つとなっている。これを防ぐために、チャネル形成領域に直接接続されて成るゲッタリング領域を利用し、電気信号を入力することで、個々のＴＦＴのチャネル形成領域の電位を一定にし、Ｖｔｈを安定化させることができる。この目的から、ゲッタリング領域に入力される電気信号は、グランド信号（０Ｖ）またはコモン信号（コモン電圧）であることが好ましい。コモン電圧とは、ここでは、複数の薄膜トランジスタに対して共通の一定電圧を意味する。
【００５７】
もう一つは、ゲッタリング領域の安定化である。ゲッタリング領域に電極を接続し一定の電気信号を入力する場合としない場合とでは、ＴＦＴの長期信頼性に差が見られる。この原因は、まだ解明できていないが、ゲッタリング領域に電極を接続し一定の電気信号を入力することで、ゲッタリング領域における触媒元素のトラップ性が安定し、ＴＦＴ駆動時におけるゲッタリング領域からチャネル形成領域への触媒元素の逆拡散が抑制されるものと考えられる。
【００５８】
上述したような本発明による装置は、次のような方法で製造できる。まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次いで、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。島状半導体層において、チャネル形成領域、ソース領域およびドレイン領域が形成される部分以外の部分に対して、チャネル形成領域に隣接するゲッタリング領域を形成する。続いて、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【００５９】
上記ゲッタリング領域を形成する工程は、島状半導体層においてゲッタリング領域となる領域に、選択的にゲッタリング効果を有する元素（ゲッタリング元素）をドーピングすることにより行われる。このとき、島状半導体層においてゲッタリング領域となる領域に、選択的にゲッタリング元素をドーピングする工程は、ソース領域あるいはドレイン領域の形成工程と同時に行われることが望ましい。これにより、ドーピング工程を簡略化でき、ゲッタリング領域を付加工程なく形成することができる。
【００６０】
本発明の装置は、上述したような方法により製造されるため、ゲッタリング領域に非晶質半導体膜の結晶化を促進する触媒元素が存在している。触媒元素としては、Ｎｉ、Ｃｏ、Ｓｎ、Ｐｂ、Ｐｄ、Ｆｅ、Ｃｕからなる群から選ばれた一種または複数種の元素を用いることができる。上記のいずれかの元素であれば、微量でも結晶化を助長する効果がある。なかでも、触媒元素としてＮｉを用いた場合に、最も顕著な効果を得ることができる。したがって、本発明の半導体装置では、ゲッタリング領域に触媒元素種が存在しており、その濃度は１×１０18ａｔｏｍｓ／ｃｍ3以上となっている。このときのチャネル形成領域中の触媒元素濃度は、１×１０14〜１×１０17ａｔｏｍｓ／ｃｍ3程度にまで低減されており、その結果としてゲッタリング領域の触媒元素濃度が１〜４桁上昇している。
【００６１】
また、ゲッタリング領域には、ゲッタリング効果を有する元素（ゲッタリング元素）も含まれている。ここで、ゲッタリング元素としては、ｎ型を付与する周期表第５族Ｂに属する不純物元素を利用することができる。このような元素を半導体膜に導入した場合には、その領域での触媒元素に対する固溶度が上がり、そこに触媒元素を移動させる作用が引き起こされる。
【００６２】
ｎ型を付与する周期表第５族Ｂに属する不純物元素に加えて、ｐ型を付与する周期表第３族Ｂに属する不純物元素を同時に用いることで、ゲッタリング元素としてさらに大きな効果が得られる。ゲッタリング領域に５族Ｂ元素だけでなく、３族Ｂ元素をドープすると、ゲッタリングメカニズムが変わり、５族Ｂ元素のみの場合のゲッタリング作用に加えて、さらに触媒元素をトラップするような欠陥あるいは局所的な偏析サイトを形成し、そこに触媒元素を移動させトラップさせるゲッタリング作用が引き起こされる。これにより、ゲッタリング能力は高められ、より大きなゲッタリング効果が得られる。このときのそれぞれの具体的な元素としては、５族Ｂから選ばれた元素としてＰ（燐）、３族Ｂ元素から選ばれた元素としてＢ（ホウ素）を用いた場合に最も効果が高い。
【００６３】
本発明において、上記元素以外に利用できるゲッタリング元素としては、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素がある。ゲッタリング領域にこれらの希ガス元素が存在すると、そこで大きな格子間歪みが生じ、欠陥・偏析サイトが形成され、そこに触媒元素を移動させトラップさせるゲッタリング作用が強力に働く。
【００６４】
ゲッタリング領域に含まれるこれらのゲッタリング元素の濃度としては、１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3の範囲内であることが望ましい。この範囲内の濃度であれば、十分なゲッタリング効率が得られる。ゲッタリング元素の濃度を上記範囲よりも高く設定しても、ゲッタリング効率は飽和しており、余分な処理時間が必要となるだけでメリットは無い。
【００６５】
本発明では、ゲッタリングのための第２の加熱処理をゲート電極形成後に行う必要がある。この加熱処理には５００℃以上の温度が必要であるため、本発明の装置におけるゲート電極は、耐熱性の観点から、高融点金属であることが望ましい。従って、本発明の装置におけるゲート電極の材料は、Ｗ、Ｔａ、Ｔｉ、Ｍｏから選ばれた元素、または元素の合金材料の一種または複数種であることが望ましい。
【００６６】
本発明では、触媒元素を用いて非晶質半導体膜を結晶成長させている。結晶成長によって得られる結晶質半導体膜では、その結晶の面配向が主に〈１１１〉晶帯面で構成されている。さらに、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。したがって、本発明の装置において、少なくともチャネル形成領域は、上記のような結晶構造となっている。
【００６７】
一般的に触媒元素を用いない結晶化では、半導体膜下地の絶縁体の影響（特に非晶質二酸化ケイ素の場合）で、結晶質半導体膜の面配向は、（１１１）に向きやすい。これに対して、非晶質半導体膜に触媒元素を添加し結晶化させた場合には、図９（Ａ）に示すような特異な成長が行われる。図９（Ａ）で、６１は下地絶縁体、６２は未結晶化領域の非晶質半導体膜、６３は結晶質半導体膜、６４は結晶成長のドライビングフォースとなっている触媒元素の半導体化合物である。図９（Ａ）に示すように、触媒元素化合物６４が結晶成長の最前線に存在し、隣接する非晶質領域６２を紙面右方向に向かって次々と結晶化していくのであるが、このとき触媒元素化合物６４は、〈１１１〉方向に向かって強く成長する性質がある。その結果、得られる結晶質半導体膜の面方位としては、図９（Ａ）に示すように〈１１１〉晶帯面が現れる。
【００６８】
図９（Ｂ）には、〈１１１〉晶帯面を示す。図９（Ｂ）において、横軸は（−１１０）面からの傾斜角度で、縦軸は表面エネルギーを表す。グループ６５は、〈１１１〉晶帯面となる結晶面である。（１００）面と（１１１）面は〈１１１〉晶帯面ではないが、比較のために示してある。また、図９（Ｃ）には、結晶方位の標準三角形を示す。ここで、〈１１１〉晶帯面の分布は、破線のようになる。数字は代表的な極点の指数である。これらの〈１１１〉晶帯面の中でも、本発明で得られる結晶質半導体膜では、特に（１１０）面あるいは（２１１）面が優勢配向となり、これらの面が全体の５０％以上を占めるときに優位性が得られる。これらの２つの結晶面は他の面に比べてホール移動度が非常に高く、Ｎチャネル型ＴＦＴに比べ性能の劣るＰチャネル型ＴＦＴの性能を特に向上でき、半導体回路においてもバランスがとり易いというメリットがある。
【００６９】
本発明で触媒元素を利用することにより得られた結晶質半導体膜の面方位分布を図１０に示す。図１０はＥＢＳＰ測定による結果で、個々の微小領域に分けてその結晶方位を特定し、それをつなぎ合わせてマッピングしたものである。図１０（Ａ）に示すのは、本発明の結晶質半導体膜における面方位分布であり、図１０（Ｂ）は、図１０（Ａ）のデータに基づいて、隣接する各マッピング点間の面方位の傾角が一定値以下（ここでは５°以下）のものを同色で塗り分け、個々の結晶ドメインの分布を浮かび上がらせたものである。また、図１０（Ｃ）には、先ほど図１０（Ｃ）で説明した結晶方位の標準三角形を示す。
【００７０】
図１０（Ｃ）からわかるように、本発明による結晶質半導体膜は、概ね〈１１１〉晶帯面に乗った面配向を示しており、特に（１１０）と（２１１）に強く配向しているのがわかる。また、図１０（Ｂ）に示される個々の結晶ドメイン（ほぼ同一の面方位領域）のサイズは、２〜１０μｍの範囲で分布する。したがって、本発明の半導体装置においては、結果として、少なくともチャネル形成領域を構成する結晶質半導体膜の結晶ドメイン（ほぼ同一の面方位領域）のドメイン径が、２〜１０μｍである。以上の面配向および面配向の割合、結晶ドメインのドメイン径は、例えばＥＢＳＰ測定により測定された値である。
【００７１】
本発明では、ｐチャネル型薄膜トランジスタは次のような方法で製造できる。まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次いで、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。島状半導体層において、ｐチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域に、ｐ型を付与する不純物元素をドーピングする。また、島状半導体層において、ｐチャネル型薄膜トランジスタのチャネル形成領域に隣接するゲッタリング領域となる領域に、ｎ型を付与する不純物元素をドーピングする。続いて、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。
【００７２】
また、ｎチャネル型薄膜トランジスタは次のような方法で製造できる。まず、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する。次いで、非晶質半導体膜に対して第１の加熱処理を行うことにより、非晶質半導体膜の少なくとも一部を結晶化し、結晶質領域を含む半導体膜を得る。この後、半導体膜をパターニングすることにより、結晶質領域を備えた島状半導体層を形成する。島状半導体層において、ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域、及びｎチャネル型薄膜トランジスタのチャネル形成領域に隣接するゲッタリング領域となる領域に、ｎ型を付与する不純物元素をドーピングする。また、島状半導体層において、ｎチャネル型薄膜トランジスタのゲッタリング領域となる領域にｐ型を付与する不純物元素をドーピングする。続いて、第２の加熱処理を行うことにより、島状半導体層中の触媒元素の少なくとも一部をゲッタリング領域に移動させる。ここで、ゲッタリング領域にｐ型を付与する不純物元素をドーピングする工程は、ｎ型を付与する不純物元素よりも高い濃度にてドーピングし、ゲッタリング領域を全体的にｐ型化させる。
【００７３】
さらに、ｎチャネル型薄膜トランジスタとｐチャネル型薄膜トランジスタとを同一基板上に形成する際には、ｎ型を付与する不純物元素をドーピングする工程は、ｎチャネル型薄膜トランジスタのソース領域及びドレイン領域となる領域、及びｎチャネル型薄膜トランジスタのチャネル形成領域に隣接して成るゲッタリング領域となる領域と、ｐチャネル型薄膜トランジスタのチャネル形成領域に隣接するゲッタリング領域となる領域とに対して、同時に行うことができる。同様に、ｐ型を付与する不純物元素をドーピングする工程は、ｎチャネル型薄膜トランジスタのゲッタリング領域となる領域と、ｐチャネル型薄膜トランジスタのソース領域およびドレイン領域となる領域とに対して、同時に行うことができる。
【００７４】
このような製造方法により、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおいて、それぞれのソース領域およびドレイン領域とドーピング工程を効率的に行うことができ、ドーピング工程を簡略にできる。特に、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴとを相補的に構成するＣＭＯＳ回路等を作製する場合には、それぞれのＴＦＴのドーピング工程をお互い利用でき、より効果的に工程を簡略化することが可能になる。尚、ｎ型を付与する不純物元素のドーピング工程と、ｐ型を付与する不純物元素のドーピング工程とは、どちらを先に行ってもよい。
【００７５】
上記の製造方法において、第２の加熱処理後に、ゲッタリング領域に接続される電極および配線を形成する工程を行うことが好ましい。この電極および配線により、チャネル形成領域に接続して成るゲッタリング領域に電気信号が入力され、ＴＦＴのＶｔｈを安定化でき、信頼性を向上できる。さらに、ゲッタリング領域に接続される電極および配線を、ソース領域あるいはドレイン領域に接続される電極および配線と同一層を用いて形成すると、製造工程をさらに簡略化できるので有利である。
【００７６】
また、第２の加熱処理により、島状半導体層のソース領域およびドレイン領域、およびゲッタリング領域にドープされたｎ型不純物およびｐ型不純物の活性化を行うことが好ましい。これによりアニール工程を簡略化でき、ゲッタリングに伴う工程付加を軽減することができる。
【００７７】
本発明において、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程は、好ましくは、非晶質半導体膜表面に触媒元素を含む溶液をスピンコートすることにより行われる。また、このとき添加される触媒元素の面密度は、１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2であることが望ましい。この面密度が、触媒元素が最も効率的に作用する範囲で、この値より大きいとゲッタリングに支障を来たし、十分なゲッタリングが出来なくなる。また、この面密度の範囲は、Ｎｉの場合、単原子層の１／１０００から１／１０という極微量であり、それを十分にコントロールするために、触媒元素を溶かせた溶液を非晶質半導体膜表面にスピンコートする方法が有効である。この場合、溶液濃度により、簡易に触媒元素の添加量をコントロールできるからである。
【００７８】
本発明では、結晶化を促進する触媒元素が少なくとも一部に添加された非晶質半導体膜を用意する工程は、開口部を有するマスクを非晶質半導体膜上に形成する工程と、開口部を通して触媒元素を非晶質半導体膜の選択された領域に添加する工程とを含んでいてもよい。このようにして、非晶質半導体膜に選択的に触媒元素を添加し、第１の加熱処理において、触媒元素が選択的に添加された領域からその周辺部へと横方向に結晶成長させ、結晶質半導体膜を形成することで、結晶成長方向がほぼ一方向にそろった良好な結晶質半導体膜を得ることができ、ＴＦＴの電流駆動能力をより高めることが可能となる。
【００７９】
第１の加熱処理の後、好ましくは、結晶質半導体膜にレーザー光を照射する工程を行う。本発明で得られる結晶質半導体膜にレーザー光を照射した場合、結晶質部分と非晶質と部分の融点の相違から結晶粒界部や微小な残留非晶質領域（未結晶化領域）が集中的に処理される。触媒元素を導入し結晶化した結晶質ケイ素膜は、柱状結晶で形成されており、その内部は単結晶状態であるため、レーザー光の照射により結晶粒界部が処理されると基板全面にわたって単結晶状態に近い良質の結晶質半導体膜が得られ、結晶性が大きく改善される。この結果、ＴＦＴのオン特性は大きく向上し、電流駆動能力により優れた半導体装置が実現できる。
【００８０】
（第１実施形態）
上述してきたように、本発明では、ＴＦＴの活性領域を形成する半導体層は、ソースおよびドレイン領域とは異なる領域に、チャネル形成領域と接するゲッタリング領域を有している。
【００８１】
以下、図面を参照しながら、本発明による装置の第１の実施形態を説明する。本実施形態の装置は少なくとも１つのＴＦＴを備えている。なお、本明細書における「ＴＦＴを備えた装置」または「装置」とは、単数または複数のＴＦＴを備えていればよく、ＴＦＴを備えた基板、アクティブマトリクス基板、ＴＦＴを含む回路、各種表示装置、電子機器などを広く含む。本実施形態の装置におけるＴＦＴは、ゲッタリング領域を含む半導体層を有している。本実施形態において、半導体層に形成されるゲッタリング領域の形状及び配置の具体例を以下に説明する。
【００８２】
図１（Ａ）〜（Ｆ）は、本実施形態における種々の半導体層１１ａ〜１１ｆを例示する平面図である。なお、本実施形態におけるゲッタリング領域の形状および配置は図１に示す例に限定されない。
【００８３】
図１（Ａ）に示す半導体層１１ａは凸型形状に形成されており、ゲート電極１２ａがその凸部の中央を覆うように形成されている。半導体層１１ａにおいて、ゲート電極１２ａに覆われた領域がチャネル形成領域１３ａであり、ソース領域１４ａとドレイン領域１５ａとの間で電流が流れ、トランジスタ動作が行われる。ソース領域１４ａとドレイン領域１５ａには、電気信号を入力するための電気配線が接続されるコンタクト領域１７ａ、１８ａがそれぞれ形成されている。ゲッタリング領域１６ａは、ソースおよびドレイン領域１４ａ、１５ａを結ぶ方向に対して略直角に配置されている。ゲッタリング領域１６ａは、チャネル領域１３ａと接し、かつソース領域およびドレイン領域１４ａ、１５ａと完全に切り離されている。
【００８４】
図１（Ｂ）〜（Ｆ）における参照符号１１ｂ〜１１ｆは、図１（Ａ）における半導体層１１ａを表している。同様に、図１（Ｂ）〜（Ｆ）における参照符号１２ｂ〜１２ｆ、１３ｂ〜１３ｆ、１４ｂ〜１４ｆ、１５ｂ〜１５ｆ、１６ｂ〜１６ｆ、１７ｂ〜１７ｆ、１８ｂ〜１８ｆは、図１（Ａ）における参照符号１２ａ〜１８ｆとそれぞれ同様の構成要素を表している。
【００８５】
図１（Ｂ）に示す半導体層１１ｂは、図１（Ａ）の半導体層１１ａとほぼ同様の構成を有している。ただし、図１（Ｂ）のゲッタリング領域１６ｂには、電気配線と接続するためのコンタクト領域１９ｂが設けられている。この構成では、コンタクト領域１９ｂを介して、ゲッタリング領域１６ａに電気信号を入力できる。
【００８６】
図１（Ｃ）の半導体層１１ｃは、ゲート電極１２ｃに覆われたチャネル形成領域１３ｃと、チャネル形成領域１３ｃを挟むように配置されたソース領域１４ｃおよびドレイン領域１５ｃと、ソース領域１４ｃおよびドレイン領域１５ｃと並列に配置されたゲッタリング領域１６ｃとを有している。ソース領域１４ｃとドレイン領域１５ｃには、電気信号を入力するための電気配線が接続されるコンタクト領域１７ｃ、１８ｃがそれぞれ形成されている。
【００８７】
図１（Ｄ）の半導体層１１ｄは、図１（Ｃ）の半導体層１１ｃとほぼ同様の構成を有している。ただし、図１（Ｄ）のゲッタリング領域１６ｄのチャネル方向のサイズは、図１（Ｃ）のゲッタリング領域１６ｃのチャネル方向のサイズよりも大きい。また、ゲッタリング領域１６ｄは、ソース領域１４ｄまたはドレイン領域１５ｄの外側に、電気配線と接続するためのコンタクト領域１９ｄを有している。この構成では、コンタクト領域１９ｄを介して、ゲッタリング領域１６ｄに電気信号を入力できる。
【００８８】
図１（Ｅ）の半導体層１１ｅは、特異な形状に形成されている。半導体層１１ｅでは、ゲート電極１２ｅに覆われたチャネル形成領域１３ｅに対して略垂直な方向に、ソース領域１４ｅ、ドレイン領域１５ｅおよびゲッタリング領域１６ｅが間隔を空けて並列に配置されている。図１（Ｃ）の半導体層１１ｃと異なり、半導体層１１ｅの形状により、ソース領域１４ｅ、ドレイン領域１５ｅと、ゲッタリング領域１６ｅとは互いに隣接せず、完全に分離されている。ソース領域１４ｅおよびドレイン領域１５ｅには、電気信号を入力するための電気配線が接続されるコンタクト領域１７ｅ、１８ｅがそれぞれ形成されている。
【００８９】
図１（Ｆ）の半導体層１１ｆは、図１（Ｅ）の半導体層１１ｅとほぼ同様の構成を有している。ただし、半導体層１１ｆにおけるゲッタリング領域１６ｆのチャネル方向のサイズが拡大されている。ゲッタリング領域１６ｆは、ソースまたはドレイン領域１４ｆ、１５ｆの外側に電気配線と接続するためのコンタクト領域１９ｆを有している。この構成では、コンタクト領域１９ｆを介して、ゲッタリング領域１６ｆに電気信号を入力できる。
【００９０】
なお、本実施形態におけるＴＦＴの半導体層の形状は、上記半導体層１１ａ〜１１ｆの形状に限定されず、そのＴＦＴに要求される電流量により異なる。ソースおよびドレイン領域の幅とチャネル領域の幅とが同一で、ずん胴形となっている場合と、ソースおよびドレイン領域の幅よりもチャネル領域の幅が狭められ、くさび形となっている場合とがあるが、どちらの場合であっても同様に本発明を適用できる。
【００９１】
また、オフ電流を低減し、信頼性を向上させるために、ソースおよびドレイン領域とチャネル形成領域との接合部にＬＤＤ領域が設けられていてもよい。
【００９２】
本発明における半導体層の構成は、上記の半導体層１１ａ〜１１ｆの構成に限られない。ゲッタリング領域が、ソースおよびドレイン領域とは別に、チャネル領域と隣接して形成されていれば、上記半導体層１１ａ〜１１ｆと同様の効果が得られる。従って、ゲッタリング領域の配置を含む半導体層の構成は、用途や製造条件などに応じて適宜決定すればよい。
【００９３】
以下、図面を参照しながら、本実施形態におけるＴＦＴを作製する方法について説明する。
【００９４】
ここでは、図１（Ａ）の半導体層１１ａを有するｎチャネル型ＴＦＴをガラス基板上に作製する方法について説明する。なお、以下に説明する方法は、図１に示すいずれの半導体層を有するＴＦＴに対しても、同様に適用できる。
【００９５】
図２（Ａ）〜（Ｇ）は、ｎチャネル型ＴＦＴのそれぞれの作製工程における、図１（Ａ）に示すＸ−Ｘ’ラインで切った断面図、及びＹ−Ｙ’ラインで切った断面図である。
【００９６】
まず、基板１０１を用意する。基板１０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では、基板１０１として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。基板１０１の主面（ＴＦＴを形成する表面）には、基板１０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、図２（Ａ）に示すように、例えば、プラズマＣＶＤ法でＳｉＨ4、ＮＨ3、Ｎ2Ｏの材料ガスから作製される酸化窒化ケイ素膜を、下層の第１下地膜１０２として成膜し、その上に同様にプラズマＣＶＤ法によりＳｉＨ４、Ｎ２Ｏを材料ガスとして第２の下地膜１０３を積層形成する。このときの第１下地膜１０２の酸化窒化ケイ素膜の膜厚は、２５〜２００ｎｍ、例えば１００ｎｍとし、第２下地膜１０３の酸化ケイ素膜の膜厚は、２５〜３００ｎｍ、例えば１００ｎｍとする。本実施形態では、２層の下地膜を使用したが、例えば酸化ケイ素膜の単層でも問題ない。
【００９７】
次に、図２（Ａ）に示すように、非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）１０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。ケイ素膜１０４の厚さは２０〜１５０ｎｍ、好ましくは３０〜８０ｎｍとする。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜１０４（厚さ：５０ｎｍ）を形成する。また、下地膜１０２、１０３と非晶質ケイ素膜１０４とは同じ成膜法で形成することが可能であるので、両者を連続形成しても良い。下地膜を形成した後、一旦大気雰囲気に晒さないことでその表面の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【００９８】
続いて、ａ−Ｓｉ膜１０４に触媒元素を添加し、加熱処理を行う。ａ−Ｓｉ膜１０４に対して、重量換算で例えば８ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）をスピンコート法で塗布して、触媒元素含有層１０５を形成する。ここで使用可能な触媒元素は、ニッケル（Ｎｉ）以外に、鉄（Ｆｅ）、コバルト（Ｃｏ）、スズ（Ｓｎ）、鉛（Ｐｂ）、パラジウム（Ｐｄ）、銅（Ｃｕ）から選ばれた一種または複数種の元素である。これらの元素よりも触媒効果は小さいが、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）、金（Ａｕ）等も触媒元素として機能する。このとき、添加する触媒元素の量は極微量であり、ａ−Ｓｉ膜１０４の表面における触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により、管理される。このときの触媒元素の面密度は、１×１０12〜１×１０14ａｔｏｍｓ／ｃｍ2であることが望ましく、本実施形態では、７×１０12ａｔｏｍｓ／ｃｍ2程度である。
【００９９】
なお、本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素でなる薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜１０４の上に形成する手段をとっても良い。
【０１００】
この後、不活性雰囲気下、例えば窒素雰囲気にて基板１０１の加熱処理を行う。好ましくは、５５０〜６２０℃の温度２０分〜４時間のアニール処理を行う。本実施形態では、一例として５８０℃にて１時間の加熱処理を行う。この加熱処理において、ａ−Ｓｉ膜１０４の表面に添加されたニッケルがａ−Ｓｉ膜１０４の中に拡散するとともに、ニッケルのシリサイド化が起こり、それを核としてａ−Ｓｉ膜１０４の結晶化が進行する。その結果、ａ−Ｓｉ膜１０４は結晶化され、結晶質ケイ素膜１０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。
【０１０１】
続いて、図２（Ｂ）に示すように、加熱処理により得られた結晶質ケイ素膜１０４ａにレーザー光１０６を照射することにより、結晶質ケイ素膜１０４ａをさらに再結晶化させて、結晶性を向上させた結晶質ケイ素膜１０４ｂを形成する。このときのレーザー光１０６としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。レーザー光１０６のビームサイズは、基板１０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜１０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。このようにして、固相結晶化により得られた結晶性ケイ素膜１０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜１０４ｂとなる。
【０１０２】
その後、結晶質ケイ素膜１０４ｂの不要な部分を除去して素子間分離を行う。この工程により、図２（Ｃ）に示すように、後にＴＦＴの活性領域（ソースおよびドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）１０７が形成される。ここで、本実施形態では、図１（Ａ）のＴＦＴ配置を用いているので、このときの島状の結晶質ケイ素膜の平面的な形状は、図１（Ａ）の半導体層１１ａのように凸形となっている。
【０１０３】
次に、図２（Ｄ）に示すように、これらの島状の結晶質ケイ素膜１０７を覆うゲート絶縁膜１０８を形成する。ゲート絶縁膜１０８としては、厚さが２０〜１５０ｎｍの酸化ケイ素膜が好ましい。本実施形態では、厚さが１００ｎｍの酸化ケイ素膜を用いる。
【０１０４】
続いて、ゲート絶縁膜１０８の上に導電膜をスパッタ法またはＣＶＤ法などを用いて堆積し、これをパターニングすることにより、ゲート電極１０９を設ける。このときの平面状態は、図１（Ａ）に示す状態と同様である。すなわち、半導体層１０７（図１（Ａ）における半導体層１１ａ）のそれぞれの凸部は、ゲート電極１０９（図１（Ａ）におけるゲート電極１２ａ）と重なっておらず、はみ出た状態となっている。ゲート電極１０９を形成するための導電膜の材料としては、高融点金属のＷ、Ｔａ、Ｔｉ、Ｍｏまたはその合金材料のいずれかを用いればよい。また、導電膜の厚さは、３００〜６００ｎｍが望ましい。本実施形態では、微量の窒素が添加されたＴａ（厚さ：例えば４５０ｎｍ）を用いる。
【０１０５】
次いで、図２（Ｄ）に示すように、イオンドーピング法によって、ゲート電極１０９をマスクとして半導体層１０７に低濃度の不純物（リン）１１０を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を４０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば８×１０12ｃｍ-2とする。この工程により半導体層１０７において、ゲート電極１０９に覆われていない領域１１２には低濃度のリン１１０が注入され、ゲート電極１０９にマスクされているためリン１１０が注入されない領域は、後にＴＦＴのチャネル領域１１１となる。
【０１０６】
続いて、図２（Ｅ）に示すように、Ｘ−Ｘ’断面方向に対しては、ゲート電極１０９を一回り大きく覆い、Ｙ−Ｙ’断面方向に対しては、ゲート電極１０９を越えないような形状にフォトレジストによるドーピングマスク１１３を設ける。その後、イオンドーピング法によって、レジストマスク１１３をマスクとして半導体層１０７に不純物（リン）１１４を高濃度に注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を４０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０15〜８×１０15ｃｍ-2、例えば４×１０15ｃｍ-2とする。このとき、半導体層１０７において、マスク１１３及びゲート電極１０９に覆われていない領域１１６、１１７にリンがドーピングされる。
【０１０７】
この工程により、Ｘ−Ｘ’断面図における領域１１６は、後のＴＦＴのソースおよびドレイン領域となり、Ｙ−Ｙ’断面図における領域１１７は、ゲッタリング領域となる。半導体層１０７において、レジストマスク１１３に覆われ、高濃度のリン１１４がドーピングされなかった領域１１５は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域となる。ここで、ゲッタリング領域１１７は、ソースおよびドレイン領域１１６のようにＬＤＤ領域１１５を介さず、直接チャネル形成領域１１１に隣接した配置となっている。また、このように、ＬＤＤ領域１１５を形成することで、チャネル領域とソースおよびドレイン領域１１６との接合部における電界集中を緩和でき、ＴＦＴオフ動作時のリーク電流を低減できるとともに、ホットキャリアによる劣化を抑えることができＴＦＴの信頼性を向上できる。
【０１０８】
そして、前工程でマスクとして用いたレジスト１１３を除去した後、不活性雰囲気下、例えば窒素雰囲気にて基板１０１に対して第２の加熱処理を行う。この熱処理工程で、ソースおよびドレイン領域１１６およびゲッタリング領域１１７にドーピングされた高濃度のリンがニッケルに対するケイ素膜の固溶度を高める。その結果、図２（Ｆ）に示すように、チャネル領域１１１およびＬＤＤ領域１１５に残存しているニッケルを、矢印１１８に示すような方向に移動させる。ゲッタリング領域１１７は、ソースおよびドレイン領域１１６と異なり、直接チャネル形成領域１１１と接しているため、チャネル領域に対してはゲッタリング効率がより高くなる。この加熱処理工程により、ゲッタリング領域１１７には、触媒元素が移動してくるため、触媒元素が、１×１０18／ｃｍ3以上の濃度となる。
【０１０９】
第２の加熱処理には、一般的な加熱炉を用いてもよいが、大型のガラス基板１０１を用いる場合には、基板の熱的変形の問題から、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を用いることがより望ましい。特に、基板表面に高温の不活性ガスを吹き付け、瞬時に昇降温を行う方式の炉が適している。加熱条件は適宜選択されるが、例えば保持温度を５５０〜７５０℃、保持時間を３０秒〜１０分程度とすることができる。昇温速度および降温速度としては、ともに１００℃／分以上で行うことが好ましい。なお、第２の加熱処理工程で、ソースおよびドレイン領域１１６およびＬＤＤ領域１１５にドーピングされたリンの活性化も同時に行われ、ソースおよびドレイン領域１１６のシート抵抗は、１ｋΩ／□以下まで低抵抗化され、ＬＤＤ領域１１５のシート抵抗は、３０〜１００ｋΩ／□となる。
【０１１０】
続いて、図２（Ｇ）に示すように、酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜１１９として形成する。層間絶縁膜１１９およびゲート絶縁膜１０８にコンタクトホールを形成して、金属材料を用いてＴＦＴの電極および配線１２０を形成する。この後、１気圧の窒素雰囲気あるいは水素混合雰囲気で３５０℃、１時間のアニールを行う。これにより、薄膜トランジスタ１２１が得られる。薄膜トランジスタ１２１を画素ＴＦＴとして用いる場合には、画素電極をスイッチングする素子であるので、一方の電極１２０には、ＩＴＯなど透明導電膜からなる画素電極を設ける。この場合、他方の電極１２０は、ソースバスラインを構成することになり、ソースバスラインを介してビデオ信号が供給され、ゲートバスライン１０９のゲート信号に基づいて画素電極に必要な電荷が書き込まれる。また、薄膜トランジスタ１２１は薄膜集積回路などにも簡単に応用できる。その場合にはゲート電極１０９の上にもコンタクトホールを形成し、必要とする配線を施せばよい。
【０１１１】
必要に応じて、薄膜トランジスタ１２１を保護するために、薄膜トランジスタ１２１を覆う保護膜（例えば窒化ケイ素膜など）を設けてもよい。
【０１１２】
以上の方法によって作製された薄膜とランジスタ１２１は、電界効果移動度が２００ｃｍ2／Ｖｓ程度、閾値電圧が１．５Ｖ程度と非常に高性能であるにもかかわらず、ＴＦＴオフ動作時のリーク電流の異常な増大が無く、単位Ｗ当たり０．数ｐＡ以下と非常に低いリーク電流値を安定して示す。このリーク電流の値は、触媒元素を用いずに作製した従来のＴＦＴと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、ほとんど特性劣化は見られず、従来のＴＦＴよりも非常に高い信頼性を有する。
【０１１３】
本実施形態に基づいて作製された薄膜トランジスタ１２１をデュアルゲート構造として液晶表示用アクティブマトリクス基板の画素ＴＦＴに適用すると、従来の製造方法により作製されたものと比べて、表示むらが明らかに少なく、ＴＦＴリークによる画素欠陥も極めて少なく、コントラスト比の高い高表示品位の液晶パネルが得られる。
【０１１４】
（第２実施形態）
以下、本発明による装置の第３の実施形態を説明する。本実施形態の装置は、図１（Ａ）の半導体層１１ａを有するｐチャネル型ＴＦＴをガラス基板上に備えている。本実施形態におけるＴＦＴは、アクティブマトリクス型の液晶表示装置や有機ＥＬ表示装置のドライバー回路や画素部分に好適に用いられる他、薄膜集積回路を構成する素子としても利用することができる。
【０１１５】
以下、図面を参照しながら、本実施形態におけるｐチャネル型ＴＦＴを作製する方法を説明する。以下に説明する方法は、図１に示したいずれの半導体層を有するｐチャネル型ＴＦＴに対しても、同様に適用できる。
【０１１６】
図３（Ａ）〜（Ｇ）は、ｐチャネル型ＴＦＴのそれぞれの作製工程における、図１（Ａ）に示すＸ−Ｘ’ラインで切った断面図、及びＹ−Ｙ’ラインで切った断面図である。
【０１１７】
まず、図３（Ａ）に示すように、ガラス基板２０１の上に例えばプラズマＣＶＤ法によって酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。これらの下地膜は、ガラス基板からの不純物の拡散を防ぐために設けられる。本実施形態では、ＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスを用いて作製される酸化窒化ケイ素膜（厚さ：１００ｎｍ程度）を、下層の第１下地膜２０２として形成し、その上に、有機系シラン（ＴＥＯＳ等）および酸素を材料ガスとして第２の下地膜（厚さ：１００ｎｍ程度）２０３を形成する。次に、厚さが２０〜８０ｎｍ程度、例えば４０ｎｍの真性（Ｉ型）の非晶質ケイ素膜（ａ−Ｓｉ膜）２０４をプラズマＣＶＤ法などによって成膜する。
【０１１８】
次に、図３（Ａ）に示すように、ａ−Ｓｉ膜２０４表面上に微量のニッケル２０５を添加する。ニッケル２０５の添加は、ニッケルを溶解した溶液をａ−Ｓｉ膜２０４の上に保持し、スピナーを用いて溶液を基板２０１上に均一に延ばした後、乾燥させることにより行う。本実施形態では、溶質として酢酸ニッケルを用い、溶媒として水を用い、溶液中のニッケル濃度は５ｐｐｍとなるように設定する。添加する触媒元素の量は極微量であり、ａ−Ｓｉ膜２０４の表面における触媒元素濃度は、全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により管理される。本実施形態では、５×１０12ａｔｏｍｓ／ｃｍ2程度である。なお、触媒元素を添加する前に、スピン塗布時のａ−Ｓｉ膜２０４の表面における濡れ性を向上させる目的で、オゾン水等でａ−Ｓｉ膜２０４の表面をわずかに酸化させてもよい。
【０１１９】
続いて、不活性雰囲気下、例えば窒素雰囲気にて、基板２０１に対して第１の加熱処理を行う。例えば、５３０〜６２０℃の温度で２０分〜８時間のアニール処理を行う。本実施形態では、一例として、５６０℃で３時間の加熱処理を行う。第１の加熱処理において、ａ−Ｓｉ膜１０４の表面に添加されたニッケルがａ−Ｓｉ膜２０４に拡散するとともに、ニッケルのシリサイド化が起こり、それを核としてａ−Ｓｉ膜２０４の結晶化が進行する。その結果、ａ−Ｓｉ膜２０４は結晶化され、結晶質ケイ素膜２０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、ランプ等を熱源として用いるＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜２０４ａの結晶面配向は、主に〈１１１〉晶帯面で構成された複数の結晶ドメインを有している。これらの結晶ドメインでは、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の領域が占められている。また、結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、２〜１０μｍとなっている。
【０１２０】
続いて、図３（Ｂ）に示すように、加熱処理により得られた結晶質ケイ素膜２０４ａにレーザー光２０７を照射することで、この結晶質ケイ素膜２０４ａをさらに再結晶化し、結晶性を向上させた結晶質ケイ素膜２０４ｂを形成する。このときのレーザー光としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）やＫｒＦエキシマレーザー（波長２４８ｎｍ）が適用できる。このときのレーザー光２０７のビームサイズは、基板２０１表面で長尺形状となるように成型されており、長尺方向に対して垂直方向に順次走査を行うことで、基板全面の再結晶化を行う。このとき、ビームの一部が重なるようにして走査することで、結晶質ケイ素膜２０４ａの任意の一点において、複数回のレーザー照射が行われ、均一性の向上が図れる。本実施形態では、レーザー光２０７の照射エネルギー密度３００〜５００ｍＪ／ｃｍ2、例えば４００ｍＪ／ｃｍ2で照射する。また、本実施形態では、ビームサイズは基板２０１表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行う。すなわち、結晶質ケイ素膜２０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このときのレーザー光のエネルギーは、低すぎると結晶性改善効果が小さく、高すぎると前工程で得られた結晶質ケイ素膜２０４ａの結晶状態がリセットされてしまうため、適切な範囲に設定する必要がある。このようにして、固相結晶化により得られた結晶質ケイ素膜２０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶質ケイ素膜２０４ｂとなる。なお、このレーザー照射工程後においても、レーザー照射前の結晶面配向及び結晶ドメイン状態はそのまま維持され、ＥＢＳＰ測定において大きな変化は見られない。ただし、結晶質ケイ素膜２０４ｂ表面にはリッジが発生しており、その平均表面粗さＲａは４〜９ｎｍとなっている。
【０１２１】
この後、結晶質ケイ素膜２０４ｂの不要な部分を除去して素子間分離を行う。これにより、図３（Ｃ）に示すように、後にＴＦＴの活性領域（ソースおよびドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）２０７が形成される。本実施形態では、半導体層２０７の平面的な形状は、図１（Ａ）の半導体層１１ａのように凸形となっている。
【０１２２】
次に、活性領域となる半導体層２０７を覆うように、厚さが２０〜１５０ｎｍ、ここでは１００ｎｍの酸化ケイ素膜をゲート絶縁膜２０８として形成する。本実施形態では、酸化ケイ素膜２０８は、原料とするＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）と酸素とを用いて、ＲＦプラズマＣＶＤ法で分解し、堆積させることができる。このとき、基板温度を１５０〜６００℃、好ましくは３００〜４５０℃とする。あるいは、基板温度を３５０〜６００℃、好ましくは４００〜５５０℃とし、原料とするＴＥＯＳとオゾンガスとを用いて、減圧ＣＶＤ法もしくは常圧ＣＶＤ法によって形成できる。ゲート絶縁膜２０８を形成した後、ゲート絶縁膜２０８のバルク特性および結晶質ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下でアニールを行ってもよい。
【０１２３】
続いて、スパッタリング法によって、厚さが３００〜６００ｎｍの高融点メタル膜を形成する。本実施形態では、タングステン（Ｗ）膜（厚さ：例えば４５０ｎｍ）を形成する。この後、タングステン膜をパターニングして、ゲート電極２０９を形成する。このときの平面状態としては、図１（Ａ）に示すように、ゲート電極２０９（図１（Ａ）におけるゲート電極１２）から半導体層２０７（図１（Ａ）における半導体層１１ａ）のそれぞれの凸部がはみ出た状態となっている。
【０１２４】
次に、図３（Ｄ）に示すように、イオンドーピング法によって、ゲート電極２０９をマスクとして半導体層２０７にｐ型を付与する不純物（ホウ素）２１０を注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば６５ｋＶとし、ドーズ量は１×１０15〜１×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。この工程により半導体層２０７において、ゲート電極２０９に覆われていない領域にはホウ素２１０が注入され、後のソースおよびドレイン領域２１２が形成される。また、ゲッタリング領域となる領域２１３にも同様にホウ素がドーピングされる。また、ゲート電極２０９にマスクされホウ素２１０が注入されない領域は、後にＴＦＴのチャネル領域２１１となる。
【０１２５】
続いて、図３（Ｅ）に示すように、ソースおよびドレイン領域２１２を覆うように、ゲート電極２０９及びゲート絶縁膜２０８の上にレジストからなるマスク２１４を形成する。このとき、Ｘ−Ｘ’断面方向においては、半導体層２０７が完全にマスク２１４で覆われており、Ｙ−Ｙ’断面方向においては、ゲート電極１０９の一部が露出するようにマスク２１４が設けられている。従って、半導体層２０７のうちゲッタリング領域となる領域２１３のみが露呈している。
【０１２６】
この後、イオンドーピング法によって、半導体層２０７にｎ型不純物（リン）２１５を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜１×１０16ｃｍ-2、例えば５×１０15ｃｍ-2とする。ここで、リンはゲッタリング元素として用いられ、半導体層２０７において、領域２１３のみにリン２１５が注入されて、ゲッタリング領域２１６となる。ゲッタリング元素として、ｎ型不純物元素以外に、Ａｒ、Ｋｒ、Ｘｅから選ばれた一種または複数種類の希ガス元素を用いてもよい。この場合、希ガスそのものを材料ガスとして用い、同様にイオンドーピングを行えばよい。また、ドーピング条件は、ゲッタリング領域２１６のリン２１５の濃度が、１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3となるように設定されることが好ましい。本実施形態では、ゲッタリング領域２１６に電気信号を入力しないため、ゲッタリング領域は、ドーピングによって結晶性が完全に破壊されて非晶質化されており、後の熱処理工程でも回復しないような状態であっても構わない。
【０１２７】
次に、不活性雰囲気下、例えば窒素雰囲気にて基板２０１に対して第２の加熱処理を行う。本実施形態では、窒素雰囲気中にて５００℃から６００℃の温度で３０分から８時間、例えば５５０℃で２時間の熱処理を行う。このとき、図３（Ｆ）に示すように、ゲッタリング領域２１６にドーピングされたリンおよびホウ素と、それぞれのドーピング時に生じた格子欠陥等が、チャネル領域２１１に存在しているニッケルを、チャネル領域２１１からゲッタリング領域２１６へと、矢印２１７で示される方向に移動させる。第２の加熱処理工程により、ゲッタリング領域２１６にはニッケルが移動してくるため、ゲッタリング領域２１６におけるニッケル濃度は、１×１０18／ｃｍ3以上となる。これにより、ＴＦＴ半導体層のチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部において残留している触媒元素を効率よくゲッタリングでき、触媒元素の偏析によるリーク電流の発生を抑制することができる。
【０１２８】
また、第２の加熱処理工程により、ソースおよびドレイン領域２１２にドーピングされたｐ型不純物（ホウ素）の活性化も同時に行われる。その結果、ソースおよびドレイン領域２１２のシート抵抗値は、１〜１．５ｋΩ／□程度となる。
【０１２９】
続いて、図３（Ｇ）に示すように、厚さが４００〜９００ｎｍ程度の酸化ケイ素膜あるいは窒化ケイ素膜を層間絶縁膜２１８として形成する。酸化ケイ素膜は、原料であるＴＥＯＳと酸素とを用いてプラズマＣＶＤ法、もしくはＴＥＯＳとオゾンガスとを用いて減圧ＣＶＤ法あるいは常圧ＣＶＤ法によって形成すると、段差被覆性に優れた良好な層間絶縁膜２１８が得られる。また、層間絶縁膜２１８として、ＳｉＨ4とＮＨ3とを原料ガスとしてプラズマＣＶＤ法で窒化ケイ素膜を形成してもよい。この場合、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手を低減する効果がある。
【０１３０】
次に、層間絶縁膜２１８にコンタクトホールを形成して、金属材料、例えば、窒化チタンおよびアルミニウムの二層膜によってＴＦＴの電極および配線２１９を形成する。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。
【０１３１】
最後に、窒素雰囲気あるいは水素雰囲気で３５０℃、１時間のアニールを行い、図３（Ｇ）に示す薄膜トランジスタ２２０を完成させる。さらに必要に応じて、薄膜トランジスタ２２０を保護する目的で、薄膜トランジスタ２２０上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１３２】
上記方法で作製された薄膜トランジスタ２２０は、電界効果移動度が１２０〜１５０ｃｍ2／Ｖｓ程度、閾値電圧が−１．５Ｖ程度と高性能であるにもかかわらず、従来の方法で作製されたＴＦＴで頻繁に見られたＴＦＴオフ動作時のリーク電流の異常な増大が全く無く、単位Ｗ当たり０．数ｐＡ以下と非常に低いリーク電流値を安定して示す。この値は、触媒元素を用いずに作製した従来のＴＦＴと比べても全く差が無いものであり、製造歩留まりを大きく向上することができる。また、繰り返し測定やバイアスや温度ストレスによる耐久性試験を行っても、特性劣化はほとんど見られず、従来のＴＦＴと比べて非常に高い信頼性を有する。
【０１３３】
本実施形態において、一部の工程を変更することで、図１（Ｂ）に示すようなゲッタリング領域に電気信号を入力する構成に、簡単に変更することができる。この場合には、図３（Ｄ）に示すホウ素２１０のドーピング工程において、フォトレジストマスクにより後のゲッタリング領域２１３のみを覆って、領域２１３にホウ素がドーピングされないようにする。また、図３（Ｅ）において、領域２１３にリンをドープしてｎ型化させることにより、ゲッタリング領域２１６を形成する。この後、第２の加熱処理工程において、ゲッタリング領域２１６も同時に活性化する。さらに、図３（Ｆ）において、ゲッタリング領域２１６の上にもコンタクトホールを形成し、ソースおよびドレイン領域２１２の上に電極および配線２１９を形成する工程と同様に、ゲッタリング領域２１６の上にも電極および配線２１９を形成すればよい。
【０１３４】
（第３実施形態）
以下、本発明による装置の第４の実施形態を説明する。本実施形態の装置は、同一基板上にｐチャネル型ＴＦＴおよびｎチャネル型ＴＦＴを備えている。本実施形態におけるＴＦＴは、アクティブマトリクス型液晶表示装置の周辺駆動回路や、一般の薄膜集積回路を形成するｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴを相補型に構成したＣＭＯＳ構造の回路などに適用できる。
【０１３５】
図面を参照しながら、本実施形態の装置を作製する方法を説明する。
【０１３６】
図４は（Ａ）〜（Ｃ）は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの各作製工程を示す平面図である。図５および図６は、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのそれぞれの作製工程における、図４（Ｃ）に示すＡ−Ａ’ライン、Ｂ−Ｂ’ライン及びＣ−Ｃ’ラインでそれぞれ切った断面図である。
【０１３７】
図面では、簡単のため、ｐチャネル型およびｎチャネル型ＴＦＴをそれぞれ１つずつ示すが、典型的にはそれぞれ複数個のｐチャネル型およびｎチャネル型ＴＦＴが同一基板上に形成される。
【０１３８】
まず、基板３０１を用意する。基板３０１には低アルカリガラス基板や石英基板を用いることができる。本実施形態では、基板３０１として低アルカリガラス基板を用いる。この場合、ガラス歪み点よりも１０〜２０℃程度低い温度であらかじめ熱処理しておいても良い。基板３０１の主面には、基板３０１からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第１下地膜３０２として、例えばＳｉＨ４、ＮＨ３、Ｎ２Ｏの材料ガスを用いてプラズマＣＶＤ法で作製される酸化窒化ケイ素膜を形成し、その上にＴＥＯＳおよび酸素を材料ガスとしてプラズマＣＶＤ法により酸化ケイ素膜からなる第２の下地膜３０３を形成する。このときの第１下地膜３０２の酸化窒化ケイ素膜の厚さは２５〜２００ｎｍ、例えば５０ｎｍとし、第２下地膜３０３の酸化ケイ素膜の厚さは２５〜３００ｎｍ、例えば１００ｎｍとする。
【０１３９】
次に、非晶質構造を有するケイ素膜（ａ−Ｓｉ膜）３０４を、プラズマＣＶＤ法やスパッタ法などの公知の方法で形成する。ケイ素膜３０４の厚さは２０〜１５０ｎｍ、好ましくは３０〜８０ｎｍとする。本実施形態では、プラズマＣＶＤ法で非晶質ケイ素膜（厚さ：５０ｎｍ）を形成する。また、本実施形態では、マルチチャンバー型のプラズマＣＶＤ装置を用い、下地膜３０２、３０３と非晶質ケイ素膜３０４とを大気雰囲気に晒さないで連続形成した。このようにすることで、下地膜とａ−Ｓｉ膜との界面（ＴＦＴではバックチャネルとなる）の汚染を防ぐことが可能となり、作製するＴＦＴの特性バラツキやしきい値電圧の変動を低減させることができる。
【０１４０】
この後、ａ−Ｓｉ膜３０４の表面に、微量の触媒元素（本実施形態ではニッケル）３０５を添加する（図５（Ａ））。ニッケル３０５の添加は、ニッケルを溶解させた溶液をａ−Ｓｉ膜３０４の上に保持し、スピナーを用いて溶液を基板３０１上に均一に延ばした後、乾燥させることにより行う。本実施形態では、溶質として酢酸ニッケルを用い、溶媒として水を用い、溶液中のニッケル濃度が８ｐｐｍとなるように、上記溶液を調整する。このようにして添加されたａ−Ｓｉ膜３０４の表面におけるニッケル濃度を全反射蛍光Ｘ線分析（ＴＲＸＲＦ）法により測定すると、７×１０12ａｔｏｍｓ／ｃｍ2程度である。触媒元素をアモルファスシリコン膜に添加する方法としては、触媒元素を含有する溶液を塗布する方法以外に、プラズマドーピング法、蒸着法もしくはスパッタ法等の気相法なども利用することができる。溶液を用いる方法は、触媒元素の添加量の制御が容易であり、ごく微量な添加を行うのも容易である。
【０１４１】
続いて、不活性雰囲気下、例えば窒素雰囲気にて基板３０１に対して加熱処理を行う。加熱処理として、例えば５２０〜６２０℃の温度で２０分〜８時間のアニール処理を行う。本実施形態では、一例として５９０℃にて１時間の加熱処理を行う。この加熱処理によって、ａ−Ｓｉ膜３０４の表面に添加されたニッケル３０５がａ−Ｓｉ膜３０４に拡散するとともに、ニッケル３０５のシリサイド化が起こり、それを核としてａ−Ｓｉ膜３０４の結晶化が進行する。その結果、図５（Ｂ）に示すように、ａ−Ｓｉ膜３０４は結晶化され、結晶質ケイ素膜３０４ａとなる。なお、ここでは炉を用いた加熱処理により結晶化を行ったが、急速に昇降温を行うＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）装置で結晶化を行ってもよい。このようにして得られた結晶質ケイ素膜３０４ａは、主に〈１１１〉晶帯面で構成された複数の結晶ドメイン（ほぼ同一の結晶面方位領域）を有する。これらの結晶ドメインでは、〈１１１〉晶帯面の中でも、特に（１１０）面配向と（２１１）面配向とで全体の５０％以上の割合が占められている。また、結晶ドメイン（ほぼ同一の面方位領域）のドメイン径は、典型的には２μｍ以上１０μｍ以下となっている。
【０１４２】
次に、図５（Ｃ）に示すように、レーザー光３０６を照射することで、この結晶質ケイ素膜３０４ａをさらに再結晶化し、その結晶性を向上させる。レーザー光３０６としては、ＸｅＣｌエキシマレーザー（波長３０８ｎｍ、パルス幅４０ｎｓｅｃ）を用いる。レーザー光３０６は、３５０〜５００ｍＪ／ｃｍ2、例えば４００ｍＪ／ｃｍ2のエネルギー密度で照射した。ビームサイズは、基板３０１の表面で１５０ｍｍ×１ｍｍの長尺形状となるように成型されており、長尺方向に対して垂直方向に０．０５ｍｍのステップ幅で順次走査を行った。すなわち、結晶質ケイ素膜３０４ａの任意の一点において、計２０回のレーザー照射が行われることになる。このようにして、固相結晶化により得られた結晶質ケイ素膜３０４ａは、レーザー照射による溶融固化過程により結晶欠陥が低減され、より高品質な結晶性ケイ素膜３０４ｂとなる。この時使用できるレーザーとしては、パルス発振型または連続発光型のＫｒＦエキシマレーザー、ＸｅＣｌエキシマレーザー、ＹＡＧレーザーまたはＹＶＯ4レーザーを用いることができる。結晶化の条件は、ＴＦＴの用途や製造条件などに応じて適宜選択すればよい。
【０１４３】
その後、結晶質ケイ素膜３０４ｂの不要な部分を除去して素子間分離を行う。このときの平面的な形状は、図４（Ａ）に示されるように凸形となるよう構成される。したがって、この工程により、図４（Ａ）および図５（Ｄ）に示すように、後にｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのそれぞれの活性領域（ソースおよびドレイン領域、チャネル領域）となる島状の結晶質ケイ素膜（半導体層）３０７ｎ、３０７ｐが形成される。
【０１４４】
ここで、ｎチャネル型ＴＦＴの半導体層３０７ｎおよび／またはｐチャネル型ＴＦＴの半導体層３０７ｐの全面に、しきい値電圧を制御する目的で１×１０16〜５×１０17／ｃｍ3程度の低濃度でｐ型を付与する不純物元素としてホウ素（Ｂ）を添加してもよい。ホウ素（Ｂ）の添加はイオンドープ法で実施しても良いし、非晶質シリコン膜を成膜するときに同時に添加しておくこともできる。
【０１４５】
次に、半導体層３０７ｎ、３０７ｐを覆うようにゲート絶縁膜３０８を形成する。本実施形態では、ゲート絶縁膜３０８として、厚さが２０〜１５０ｎｍ、例えば１００ｎｍの酸化ケイ素膜を形成する。酸化ケイ素膜は、基板温度を１５０〜６００℃、好ましくは３００〜４５０℃とし、原料とするＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｏｘｙ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）と酸素と用いてＲＦプラズマＣＶＤ法で分解および堆積させることができる。ゲート絶縁膜３０８の形成後、ゲート絶縁膜３０８のバルク特性および結晶性ケイ素膜＼ゲート絶縁膜の界面特性を向上するために、不活性ガス雰囲気下でアニールを行ってもよい。また、ゲート絶縁膜３０８には、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【０１４６】
続いて、図４（Ａ）および図５（Ｅ）に示すように、スパッタリング法によって高融点メタルを堆積し、これをパターニングすることにより、ゲート電極３０９ｎ、３０９ｐを形成する。このとき、図４（Ａ）に示すように、それぞれの半導体層３０７ｎ、３０７ｐにおける３つの領域（後にソース領域、ドレイン領域およびゲッタリング領域となるそれぞれの領域）が、対応するゲート電極３０９ｎ、３０９ｐから露呈している状態となっている。ゲート電極３０９ｎ、３０９ｐの材料となる高融点メタルとしては、タンタル（Ｔａ）あるいはタングステン（Ｗ）、モリブデン（Ｍｏ）チタン（Ｔｉ）から選ばれた元素、または上記元素を主成分とする合金か、上記元素を組み合わせた合金膜（代表的にはＭｏ−Ｗ合金膜、Ｍｏ−Ｔａ合金膜）を用いることができる。また、代替材料として、タングステンシリサイド、チタンシリサイド、モリブデンシリサイドを適用しても良い。本実施形態では、タングステン（Ｗ）を用い、厚さが３００〜６００ｎｍ、例えば４５０ｎｍの高融点メタルを堆積する。このとき、ゲート電極３０９ｎ、３０９ｐの低抵抗化を図るために、高融点メタルに含まれる不純物濃度を低減させると良い。例えば、酸素濃度を３０ｐｐｍ以下としてスパッタリングすることで２０μΩｃｍ以下の比抵抗値を実現することができる。
【０１４７】
次に、図５（Ｅ）に示すように、ゲート電極３０９ｎ、３０９ｐをマスクとして、イオンドーピング法によって、低濃度の不純物（リン）３１０を半導体層３０７ｎ、３０７ｐに注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば７０ｋＶ、ドーズ量を１×１０12〜１×１０14ｃｍ-2、例えば１×１０13ｃｍ-2とする。この工程により半導体層３０７ｎ、３０７ｐのうち、ゲート電極３０９ｎ、３０９ｐに覆われていない領域は、低濃度のリン３１０が注入された領域３１２となり、ゲート電極３０９ｎ、３０９ｐにマスクされて不純物３１０が注入されない領域は、後にｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴのチャネル領域３１１ｎ、３１１ｐとなる。
【０１４８】
次いで、図６（Ａ）に示すように、ｎチャネル型ＴＦＴを形成しようとする領域においては、Ａ−Ａ’方向の断面では、ゲート電極３０９ｎを一回り大きく覆い、Ｂ−Ｂ’方向の断面では、ゲート電極３０９ｎの一部が露出するようにフォトレジストによるドーピングマスク３１３を設ける。また、ｐチャネル型ＴＦＴを形成しようとする領域においては、Ａ−Ａ’方向の断面では、半導体層３０７ｐの全体が覆われ、Ｃ−Ｃ’方向の断面では、ゲート電極３０９ｐの一部が露出するようにフォトレジストによるドーピングマスク３１４を設ける。
【０１４９】
その後、レジストマスク３１３、３１４をマスクとして、イオンドーピング法によって、それぞれの半導体層３０７ｎ、３０７ｐに不純物（リン）３１５を注入する。ドーピングガスとして、フォスフィン（ＰＨ3）を用い、加速電圧を６０〜９０ｋＶ、例えば８０ｋＶ、ドーズ量を１×１０15〜１×１０16ｃｍ-2、例えば４×１０15ｃｍ-2とする。この工程により、ｎチャネル型ＴＦＴの半導体層３０７ｎのうち、レジストマスク３１３から露呈している領域に高濃度に不純物（リン）３１５が注入される。その結果、ｎチャネル型ＴＦＴのソースおよびドレイン領域となる領域３１７と、ゲッタリング領域となる領域３１８とが形成される。また、半導体層３０７ｎのうち、レジストマスク３１３に覆われていて高濃度のリン３１５がドーピングされなかった領域３１６は、低濃度にリンが注入された領域として残り、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域となる。一方、ｐチャネル型ＴＦＴの半導体層３０７ｐのうち、レジストマスク３１４から露呈している領域に高濃度に不純物（リン）３１５が注入され、ゲッタリング領域となる領域３１９が形成される。ゲッタリング領域３１８、３１９におけるｎ型不純物元素（リン）３１５の濃度は１×１０19〜１×１０21／ｃｍ3となっている。また、ｎチャネル型ＴＦＴのＬＤＤ領域３１６におけるｎ型不純物元素（リン）３１５の濃度は、１×１０17〜１×１０19／ｃｍ3となっており、このような範囲であるときにＬＤＤ領域として機能する。ＬＤＤ領域は、チャネル領域とソースおよびドレイン領域との接合部における電界集中を緩和し、ＴＦＴオフ動作時のリーク電流を低減できると共に、ホットキャリアによる劣化を抑えるために設けられる。
【０１５０】
次に、レジストマスク３１３、３１４を除去した後、図６（Ｂ）に示すように、新たにフォトレジストによるマスク３２０、３２１を設ける。ｎチャネル型ＴＦＴを形成しようとする領域において、Ａ−Ａ’方向の断面では、半導体層３０７の全体が覆われ、Ｂ−Ｂ’方向の断面では、ゲート電極３０９ｎの一部が露出するようにレジストマスク３２０を設ける。また、ｐチャネル型ＴＦＴを形成しようとする領域において、Ａ−Ａ’方向の断面では、半導体層３０７ｐおよびゲート電極３０９ｐと重ならず、Ｃ−Ｃ’方向の断面では、ゲッタリング領域３１９の全体を覆うように、レジストマスク３２１を設ける。
【０１５１】
この後、レジストマスク３２０、３２１およびゲート電極３０９ｎ、３０９ｐをマスクとして、イオンドーピング法によってｐ型を付与する不純物（ホウ素）３２２を半導体層３０７ｎ、３０７ｐに注入する。ドーピングガスとして、ジボラン（Ｂ2Ｈ6）を用い、加速電圧を４０ｋＶ〜８０ｋＶ、例えば７０ｋＶとし、ドーズ量は１×１０15〜２×１０16ｃｍ-2、例えば１×１０16ｃｍ-2とする。この工程により、ｐチャネル型ＴＦＴの半導体層３０７ｐのうち、マスク３２１またはゲート電極に３０９ｐに覆われている領域以外の領域３２３に高濃度にホウ素３２２が注入される。その結果、領域３２３は、先の工程で低濃度に注入されているｎ型不純物のリン３１０を反転されるためｐ型となる。この領域３２３は、ｐチャネル型ＴＦＴのソースおよびドレイン領域となる。また、マスク３２１に覆われているゲッタリング領域３１９、およびゲート電極３０９ｐの下にあるチャネル領域３１１ｐには、ホウ素３２２は注入されない。一方、半導体層３０７ｎのうち、マスク３２０またはゲート電極に３０９ｎに覆われている領域以外の領域３１８に高濃度にホウ素３２２が注入される。その結果、領域３１８は、先の工程で注入されているｎ型不純物のリン３１５が反転されるためｐ型となる。この領域３１８は、ｎチャネル型ＴＦＴのゲッタリング領域３２４となる。
【０１５２】
このようにして、簡易に、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴにおけるゲッタリング領域とソースおよびドレイン領域とを、それぞれの目的に見合った状態で作り分けることができる。このときのｎチャネル型ＴＦＴのゲッタリング領域３２４におけるｐ型不純物元素（ホウ素）３２２の濃度は１．５×１０19〜３×１０21／ｃｍ3となっている。この後、レジストマスク３２０、３２１を除去する。レジストマスク３２０、３２１を除去した後の平面状態を図４（Ｂ）に示す。
【０１５３】
次に、不活性雰囲気下、例えば窒素雰囲気にて基板３０１に対して第２の加熱処理を行う。第２の加熱処理は、例えばＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌｉｎｇ）を用いて行うことができる。本実施形態では、窒素雰囲気中にて、基板表面に高温の窒素ガスを吹き付け、瞬時に昇降温を行う方式のＲＴＡ装置を用いる。第２の加熱処理は、５５０〜７５０℃の保持温度で３０秒〜１５分程度の保持時間、より好ましくは６００〜７００℃の保持温度で１分〜７分程度の保持時間で行う。本実施形態では、６７０℃で１０分のＲＴＡ処理を行う。昇温速度および降温速度としては、ともに１００℃／分以上で行うことが好ましく、本実施形態では、２５０℃／分程度とする。第２の加熱処理は、上記装置以外の装置を用いて、上記条件と異なる条件で行ってもよい。処理条件については、用途や製造条件などに応じて便宜設定すればよい。
【０１５４】
第２の熱処理工程により、図６（Ｃ）に示すように、半導体層３０７ｎにおいては、ソースおよびドレイン領域３１７にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域３１１ｎおよびＬＤＤ領域３１６に存在しているニッケルを、チャネル領域からＬＤＤ領域、そしてソースおよびドレイン領域３１７へと、矢印３２５で示される方向に移動させる。同時に、ゲッタリング領域３２４に高濃度にドーピングされているリンおよびホウ素と、ホウ素のドーピング時に生じた格子欠陥等が、チャネル領域３１１ｎに存在しているニッケルを、チャネル領域からゲッタリング領域３２４へと、同様に矢印３２５で示される方向により強力に移動させる。一方、半導体層３０７ｐにおいても、ゲッタリング領域３１９に高濃度にドーピングされているリンが、その領域でのニッケルの固溶度を高め、チャネル領域３１１ｐに存在しているニッケルを、チャネル領域からゲッタリング領域３１９へと、矢印３２５で示される方向に移動させる。このようにｎチャネル型ＴＦＴのゲッタリング領域３２４及びｐチャネル型ＴＦＴのゲッタリング領域３１９にニッケルが移動してくるため、これらのゲッタリング領域３１９、３２４におけるニッケル濃度は１×１０18／ｃｍ3以上となる。
【０１５５】
また、この第２の加熱処理工程により、上記ゲッタリングが行われるとともに、ｎチャネル型ＴＦＴのソースおよびドレイン領域３１７、ゲッタリング領域３２４、ＬＤＤ領域３１６、ｐチャネル型ＴＦＴのゲッタリング領域３１９にドーピングされたｎ型不純物（リン）と、ｐチャネル型ＴＦＴのソースおよびドレイン領域３２３、ｎチャネル型ＴＦＴのゲッタリング領域３２４にドーピングされたｐ型不純物（ホウ素）とが活性化される。その結果、ｎチャネル型ＴＦＴのソースおよびドレイン領域３１７のシート抵抗値、およびｐチャネル型ＴＦＴのゲッタリング領域３１９のシート抵抗値は、０．５〜１ｋΩ／□程度となり、ＬＤＤ領域３１６のシート抵抗値は、３０〜１００ｋΩ／□となる。また、ｐチャネル型ＴＦＴのソースおよびドレイン領域３２３のシート抵抗値は、０．７〜１．２ｋΩ／□程度であり、ｎチャネル型ＴＦＴのゲッタリング領域３２４のシート抵抗値は、２〜３ｋΩ／□程度である。
【０１５６】
ここで、ｎチャネル型ＴＦＴのゲッタリング領域３２４は、高濃度のリン３１５をより高濃度のホウ素３２２で反転させてｐ型化されている。そのため、ゲッタリング領域３２４の抵抗は、同じｐ型領域であるｐチャネル型ＴＦＴのソースおよびドレイン領域３２３の抵抗値より高くなる。本実施形態では、ゲッタリング領域３２４から定電圧信号を入力できる構成のＴＦＴを形成するが、ゲッタリング領域３２４を介して多くの電流を流す必要はなく、シート抵抗が上記の値程度であれば、全く問題はない。但し、ｎチャネル型ＴＦＴのゲッタリング領域３２４の抵抗を下げたい場合には、図６（Ａ）を参照しながら説明したｎ型不純物のドーピング工程において、ｎチャネル型ＴＦＴのゲッタリング領域３１８の上をフォトレジストマスクで覆い、ｎ型不純物がドーピングされないようにすればよい。この場合、ｎチャネル型ＴＦＴのゲッタリング領域３２４には、ｐ型不純物のみがドーピングされるので、ゲッタリング領域３２４は、ｐチャネル型ＴＦＴのソースおよびドレイン領域３２３と同等の抵抗値を有する。また、この場合、ｎチャネル型ＴＦＴにおいて、ゲッタリング領域３２４は、チャネル形成領域３１１ｎへのコンタクト機能のみを有することになるので、ゲッタリング作用はもたない。従って、ｎチャネル型ＴＦＴにおけるゲッタリングは、ｎ型不純物がドーピングされたソースおよびドレイン領域３１７により行われることになる。
【０１５７】
次いで、図６（Ｄ）に示すように、層間絶縁膜３２７を形成する。層間絶縁膜３２７は、例えば窒化ケイ素膜、酸化ケイ素膜、または窒化酸化ケイ素膜である。層間絶縁膜３２７の厚さは４００〜１５００ｎｍ、代表的には６００〜１０００ｎｍとする。本実施形態では、厚さが２００ｎｍの窒化ケイ素膜３２６と厚さが７００ｎｍの酸化ケイ素膜３２７とを積層することにより、２層構造の層間絶縁膜３２７を形成する。２層構造の層間絶縁膜３２７は、プラズマＣＶＤ法により、ＳｉＨ4とＮＨ3とを原料ガスとして窒化ケイ素膜を形成した後、連続してＴＥＯＳとＯ2とを原料として酸化ケイ素膜を形成することにより得られる。層間絶縁膜３２７は、上記の構造に限定されるものではなく、他のシリコンを含む絶縁膜の単層または積層構造を有していてもよいし、上層にアクリル等の有機絶縁膜を設けた構造を有していてもよい。
【０１５８】
この後、３００〜５００℃の温度で３０分〜４時間程度の熱処理を行い、半導体層３０７ｎ、３０７ｐを水素化させる。この工程は、活性領域／ゲート絶縁膜の界面へ水素原子を供給し、ＴＦＴ特性を劣化させる不対結合手（ダングリングボンド）を終端化し不活性化する工程である。本実施形態では、水素を約３％含む窒素雰囲気下で、４００℃、１時間の熱処理を行う。層間絶縁膜３２７（特に窒化ケイ素膜３２６）に含まれる水素の量が十分である場合には、窒素雰囲気で熱処理を行っても効果が得られる。水素化の他の手段としては、プラズマ水素化（プラズマにより励起された水素を用いる）を行ってもよい。
【０１５９】
次に、層間絶縁膜３２７にコンタクトホールを形成して、金属材料、例えば、窒化チタンおよびアルミニウムの二層膜によってＴＦＴの電極および配線３２８、３２９、３３０、３３１を形成する（図４（Ｃ））。特に電極および配線３３１は、ｎチャネル型ＴＦＴのゲッタリング領域３２４とｐチャネル型ＴＦＴのゲッタリング領域３１９とにコンタクトホールを介して接続される。窒化チタン膜は、アルミニウムが半導体層に拡散するのを防止する目的のバリア膜として設けられる。最後に、３５０℃、１時間のアニールを行い、これにより、図４（Ｃ）及び図６（Ｄ）に示すｎチャネル型薄膜トランジスタ３３２とｐチャネル型薄膜トランジスタ３３３とが完成する。必要に応じて、ゲート電極３０９ｎ、３０９ｐの上にもコンタクトホールを設けて、配線により必要な電極間を接続する。また、ＴＦＴを保護する目的で、それぞれの薄膜トランジスタ３３２、３３３の上に窒化ケイ素膜などからなる保護膜を設けてもよい。
【０１６０】
上記の方法で作製されたｎチャネル型薄膜トランジスタ３３２の電界効果移動度は２００〜２５０ｃｍ2／Ｖｓであり、ｐチャネル型薄膜トランジスタ３３３の電界効果移動度は１２０〜１５０ｃｍ2／Ｖｓであり、いずれも高い値が得られる。また、ゲッタリング領域３２４、３１９に接続された配線３３１から定電圧（本実施形態では０Ｖ）の電気信号を入力することにより、ｎチャネル型薄膜トランジスタ３３２の閾値電圧は１Ｖ±０．２Ｖ程度となり、ｐチャネル型薄膜トランジスタ３３３の閾値電圧は−１．５Ｖ±０．２Ｖ程度となり、いずれのＴＦＴもバラツキの少ない安定した閾値電圧を示す。また、本実施形態で作製したｎチャネル型薄膜トランジスタ３３２とｐチャネル型薄膜トランジスタ３３３とを相補的に用いてＣＭＯＳ構造回路を構成し、インバーターチェーンやリングオシレーター等の回路を形成すると、従来の回路と比べて、信頼性が高く、安定した回路特性を示す。
【０１６１】
上記の第１〜第３実施形態では、非晶質半導体膜の前面に触媒元素を添加した後、所定の加熱処理を施すことにより、非晶質半導体膜の結晶化を行っているが、この方法と異なる方法で非晶質半導体膜の結晶化を行ってもよい。
【０１６２】
以下、図７（Ａ）〜（Ｅ）を参照しながら、非晶質半導体膜の他の結晶化方法について説明する。
【０１６３】
まず、上記実施形態と同様に、基板（本実施形態ではガラス基板）４０１の上に、基板からの不純物拡散を防ぐために、酸化ケイ素膜、窒化ケイ素膜または酸化窒化ケイ素膜などの下地膜を形成する。本実施形態では、下層の第１下地膜４０２として窒化ケイ素膜を形成した後、第２の下地膜４０３として酸化ケイ素膜を形成する。次に、ａ−Ｓｉ膜（厚さ：３０〜８０ｎｍ）４０４を、第１〜第３実施形態におけるａ−Ｓｉ膜の形成方法と同様の方法で形成する。これらの工程は、下地膜４０２、４０３と非晶質半導体膜４０４とを大気解放しないで連続的に形成しても構わない。
【０１６４】
次に、下地膜４０３の上に、酸化ケイ素膜からなるマスク絶縁膜４０５（厚さ：２００ｎｍ程度）を形成する。マスク絶縁膜４０５は、図７（Ａ）に示すように、ａ−Ｓｉ膜４０４に触媒元素を添加するための開口部４００を有している。
【０１６５】
次に、図７（Ｂ）に示すように、重量換算で１００ｐｐｍの触媒元素（本実施形態ではニッケル）を含む水溶液（酢酸ニッケル水溶液）を基板４０１の露出表面にスピンコート法で塗布して、触媒元素層４０６を形成する。このとき、触媒元素４０６は、マスク絶縁膜４０５の開口部４００において、選択的にａ−Ｓｉ膜４０４に接触する。この結果、開口部４００によって露出された非晶質半導体膜４０４の表面に、触媒元素添加領域４００ｃが形成される。
【０１６６】
本実施形態ではスピンコート法でニッケルを添加する方法を用いたが、蒸着法やスパッタ法などにより触媒元素からなる薄膜（本実施形態の場合はニッケル膜）をａ−Ｓｉ膜４０４の上に形成する手段をとっても良い。
【０１６７】
次に、５００〜６５０℃（好ましくは５５０〜６００℃）の温度で６〜２０時間（好ましくは８〜１５時間）の加熱処理を行う。本実施形態では、５７０℃で１４時間の加熱処理を行う。その結果、図７（Ｃ）に示すように、触媒元素添加領域４００ｃに結晶核が発生し、ａ−Ｓｉ膜４０４における触媒元素添加領域４００ｃがまず結晶化されて、結晶質ケイ素膜４０４ａとなる。さらにこの結晶化された領域４０４ａを起点として、概略基板と平行な方向（矢印４０７で示した方向）に結晶化が進行し、巨視的な結晶成長方向が揃った結晶質ケイ素膜４０４ｂが形成される。このとき、マスク４０５の上に存在するニッケル４０６は、マスク膜４０５に阻まれ、下層のａ−Ｓｉ膜４０４へは到達しないので、触媒元素添加領域４００ｃに導入されたニッケルのみによりａ−Ｓｉ膜４０４の結晶化が行われる。また、横方向への結晶成長が到達しない領域は非晶質領域４０４ｃとして残る。但し、レイアウトによっては、隣接した開口部より横方向に結晶成長した領域とぶつかり合って境界が生じる場合もあり、この場合、非晶質領域４０４ｃは残らない。
【０１６８】
マスクとして用いた酸化ケイ素膜４０５を除去した後、得られた結晶質シリコン膜を、図７（Ｄ）で示すようにレーザー光４０８で照射して、第２〜第４の実施形態と同様に、結晶性を改善してもよい。これにより、横方向に結晶成長した領域４０４ｂの結晶質ケイ素膜は、より高品質化され、結晶質ケイ素膜４０４ｄとなる。
【０１６９】
続いて、横方向に結晶成長した領域４０４ｄの結晶質ケイ素膜を所定の形状にエッチングして、後のＴＦＴの結晶質半導体層４０９を形成する。
【０１７０】
この後の工程は、上記実施形態と同様である。これにより、結晶質半導体層４０９を用いて、より電流駆動能力の高い高性能なＴＦＴを実現することができる。
【０１７１】
以上、本発明の実施形態について具体的に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。
【０１７２】
例えば、本発明で対象となる半導体膜としては、前記実施形態で示した純粋なケイ素膜以外に、ゲルマニウムとケイ素との混成膜（シリコン・ゲルマニウム膜）や純粋なゲルマニウム膜も利用できる。
【０１７３】
また、ニッケルを導入する方法としては、非晶質ケイ素膜表面にニッケル塩を溶かした溶液を塗布する方法を採用したが、非晶質ケイ素膜を形成する前に、下地膜表面にニッケルを導入し、非晶質ケイ素膜の下層よりニッケルを拡散させて結晶成長を行わせる方法でもよい。また、ニッケルの導入方法としても、様々な手法を用いることができる。例えば、ニッケル塩を溶かせる溶媒としてＳＯＧ（スピンオングラス）材料を用い、ＳｉＯ2膜より拡散させる方法もある。また、スパッタリング法や蒸着法、メッキ法により薄膜形成する方法や、イオンドーピング法により直接導入する方法なども利用できる。
【０１７４】
また、上記実施形態では、ゲッタリング工程でリンを用いたが、それ以外にヒ素、アンチモンを利用しても良い。また、ゲッタリングのための希ガス元素としてもアルゴンやクリプトン以外にキセノンでも大きな効果がある。
【０１７５】
さらに、前述の一部の実施形態では、ソースおよびドレイン領域とチャネル領域との間にＬＤＤ領域を設けたが、このＬＤＤ領域は、前述の実施形態のようにゲート電極の外側に設けられるだけでなく、ゲート電極の内側に設けてもよい。このような構成とすることで、ＴＦＴオフ動作時のリーク電流の低減効果は薄れるが、ホットキャリア耐性が非常に強くなり、より信頼性の高いＴＦＴが得られる。
【０１７６】
また、半導体層に添加するｎ型不純物元素とｐ型不純物とのドーピング工程順は、本実施形態に限定されず、適宜決定できる。
【０１７７】
また、第１実施形態から第３実施形態は、図１（Ａ）あるいは図１（Ｂ）の半導体層を有するＴＦＴを備えているが、代わりに、図１（Ｃ）から図１（Ｆ）の半導体層を有するＴＦＴ、あるいは本発明のコンセプトに準ずる他の構成を有するＴＦＴを備えていてもよい。
【０１７８】
上述してきたように、本発明はＴＦＴを含む種々の装置に適用できる。そのような装置の一例は、図８（Ａ）および（Ｂ）に示す回路構成を有するアクティブマトリクス基板である。これらのアクティブマトリクス基板は、例えば液晶表示装置に好適に用いられる。
【０１７９】
図８（Ａ）は、アナログ駆動を行うための回路構成を示すブロック図である。図８（Ａ）に示す回路構成を有するアクティブマトリクス基板は、ソース側駆動回路５０、画素部５１およびゲート側駆動回路５２を有している。本明細書中において、「駆動回路」はソース側処理回路およびゲート側駆動回路を含めた総称である。
【０１８０】
ソース側駆動回路５０は、シフトレジスタ５０ａ、バッファ５０ｂおよびサンプリング回路（トランスファゲート）５０ｃを有している。また、ゲート側駆動回路５２は、シフトレジスタ５２ａ、レベルシフタ５２ｂおよびバッファ５２ｃを有している。必要であれば、サンプリング回路５０ｃとシフトレジスタ５２ａとの間にレベルシフタ回路を設けてもよい。
【０１８１】
画素部５１は複数の画素からなり、その複数の画素のそれぞれがＴＦＴ素子を含んでいる。
【０１８２】
なお、図示していないが、画素部５１を挟んでゲート側駆動回路５２の反対側にさらにゲート側駆動回路を設けても良い。
【０１８３】
また、図８（Ｂ）は、デジタル駆動を行うための回路構成を示すブロック図である。図８（Ｂ）に示す回路構成を有するアクティブマトリクス基板は、ソース側駆動回路５３、画素部５４およびゲート側駆動回路５５を有している。デジタル駆動させる場合は、図８（Ｂ）に示すように、サンプリング回路の代わりにラッチ（Ａ）５３ｂ、ラッチ（Ｂ）５３ｃを設ければよい。ソース側駆動回路５３は、シフトレジスタ５３ａ、ラッチ（Ａ）５３ｂ、ラッチ（Ｂ）５３ｃ、Ｄ／Ａコンバータ５３ｄおよびバッファ５３ｅを有している。また、ゲート側駆動回路５５は、シフトレジスタ５５ａ、レベルシフタ５５ｂおよびバッファ５５ｃを有している。必要であれば、ラッチ（Ｂ）５３ｃとＤ／Ａコンバータ５３ｄとの間にレベルシフタ回路を設けてもよい。
【０１８４】
図８（Ａ）および（Ｂ）では画素部および駆動回路の構成のみを示しているが、本発明におけるＴＦＴを用いてメモリやマイクロプロセッサをも形成し得る。
【０１８５】
本発明は、アクティブマトリクス基板の画素部および駆動回路の両方に適用してもよいし、アクティブマトリクス基板における画素部のみ、あるいは駆動回路などの周辺回路（ＣＭＯＳ回路）のみに適用してもよい。そのようなＣＭＯＳ回路や画素部はアクティブマトリクス型液晶表示装置や有機ＥＬ表示装置に好適に用いられる。従って、本発明は、液晶表示装置や有機ＥＬ表示装置を表示部とする電気器具全てに適用可能である。
【０１８６】
本発明を適用することができる電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター（リア型またはフロント型）、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。このように、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。
【０１８７】
本発明を適用することにより、触媒元素を用いた良好な結晶性を有する結晶質半導体膜を形成することができ、さらに、そのような結晶質半導体膜のうちチャネル形成領域における触媒元素の量をゲッタリングにより十分に低減できる。また、ＴＦＴのおけるチャネル形成領域の浮遊電位を安定化できる。その結果、ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴの特性を向上できるので、信頼性の高い、安定した回路特性を有する良好なＣＭＯＳ駆動回路を実現できる。また、オフ動作時のリーク電流が問題となる画素ＴＦＴ（スイッチングＴＦＴ）や、アナログスイッチ部のサンプリング回路のＴＦＴ等でも、触媒元素の偏析によると考えられるリーク電流の発生を十分に抑制することができる。その結果、表示ムラのない良好な表示が可能になる。また表示ムラがない良好な表示であるため、光源を必要以上に使用する必要がなく無駄な消費電力を低減することができ、低消費電力化も可能な電気器具（携帯電話、携帯書籍、ディスプレイ）を実現することができる。
【産業上の利用可能性】
【０１８８】
本発明によれば、触媒元素を用いて作製された良好な結晶性を有する結晶質半導体膜の素子領域（特にチャネル形成領域やチャネル形成領域とソース領域またはドレイン領域との接合部）に残留する触媒元素を十分に低減することができる。このような半導体膜を用いてＴＦＴを形成することにより、リーク電流の発生が抑制された信頼性の高い装置を提供できる。また、上記ＴＦＴは特性ばらつきの小さい安定した性能を示し得るため、より高性能な装置を実現できる。
【０１８９】
さらに、本発明によれば、ＴＦＴの形成プロセスにおいて、ゲッタリングのための付加工程を低減することができるので、製造工程の簡略化を図ることができる。その結果、ＴＦＴの形成プロセスにおける良品率を大きく向上できるとともに、そのようなＴＦＴを備えた装置の製造コストを低減できる。
【０１９０】
本発明を適用すると、簡便な製造プロセスで、集積度の高い高性能半導体装置（液晶表示装置や有機ＥＬ表示装置、密着型イメージセンサー、三次元ＩＣなど）を提供できる。本発明は、特に液晶表示装置に好適に用いられる。本発明を液晶表示装置に適用すると、アクティブマトリクス基板に要求される画素スイッチング用のＴＦＴにおけるスイッチング特性を向上できるとともに、周辺駆動回路部を構成するＴＦＴの高性能化や高集積化を実現できる。さらに、同一基板上にアクティブマトリクス部と周辺駆動回路部とを構成するドライバモノリシック型アクティブマトリクス基板に本発明を適用すると、モジュールのコンパクト化、高性能化、低コスト化などを実現できる。
【図面の簡単な説明】
【０１９１】
【図１】（Ａ）〜（Ｆ）は、本発明による第１の実施形態における半導体層を模式的に示す平面図である。
【図２】（Ａ）〜（Ｇ）は、本発明による第１の実施形態の製造方法を説明するための断面工程図である。
【図３】（Ａ）〜（Ｇ）は、本発明による第２の実施形態の製造方法を説明するための断面工程図である。
【図４】（Ａ）〜（Ｃ）は、本発明による第３の実施形態の製造方法を説明するための平面図である。
【図５】（Ａ）〜（Ｅ）は、本発明による第３の実施形態の製造方法を説明するための断面工程図である。
【図６】（Ａ）〜（Ｄ）は、本発明による第３の実施形態の製造方法を説明するための断面工程図である。
【図７】（Ａ）〜（Ｅ）は、本発明による第１から第３の実施形態における、他の結晶化方法を説明するための断面工程図である。
【図８】（Ａ）および（Ｂ）は、本発明による装置の構成例を説明するためのブロック図である。
【図９】非晶質半導体膜に触媒元素を添加し結晶化させた場合における、（Ａ）は結晶成長を示す図であり、（Ｂ）は〈１１１〉晶帯面を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【図１０】（Ａ）および（Ｂ）は触媒元素を利用することにより得られた結晶質半導体層の面方位分布を示す図であり、（Ｃ）は結晶方位の標準三角形を示す図である。
【符号の説明】
【０１９２】
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ    半導体層
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、１２ｆ    ゲート電極
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ、１３ｆ    チャネル形成領域
１４ａ、１４ｂ、１４ｃ、１４ｄ、１４ｅ、１４ｆ    ソース領域
１５ａ、１５ｂ、１５ｃ、１５ｄ、１５ｅ、１５ｆ    ドレイン領域
１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ、１６ｆ    ゲッタリング領域
１７ａ、１７ｂ、１７ｃ、１７ｄ、１７ｅ、１７ｆ    コンタクト領域
１８ａ、１８ｂ、１８ｃ、１８ｄ、１８ｅ、１８ｆ    コンタクト領域
１９ｂ、１９ｄ、１９ｆ                            コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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