(57)【要約】【課題】ＮＡＮＤフラッシュメモリ素子及びその読み取り方法を提供すること。【解決手段】  本発明は、ローカルストリング選択信号によって複数のビットライン信号を伝送するストリング選択部と、ローカルソース選択信号によって共通ソースライン信号を伝送するソース選択部と、複数のビットライン信号、共通ソースライン信号及び複数のローカルワードライン信号によって所定のデータを格納するセルストリング部とを含むセルブロックと、動作信号によってグローバルストリング選択信号、グローバルソース選択信号及び複数のグローバルワードライン信号をそれぞれ前記ローカルストリング選択信号、前記ローカルソース選択信号及び前記複数のローカルワードライン信号に伝送するＸデコーダ部と、所定の制御信号によって前記ローカルストリング選択信号及び前記ローカルソース選択信号に接地電源信号を印加するスイッチ部とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
ローカルストリング選択信号によって複数のビットライン信号を伝送するストリング選択部と、ローカルソース選択信号によって共通ソースライン信号を伝送するソース選択部と、複数のビットライン信号、共通ソースライン信号及び複数のローカルワードライン信号によって所定のデータを格納するセルストリング部とを含むセルブロックと、
動作信号によってグローバルストリング選択信号、グローバルソース選択信号及び複数のグローバルワードライン信号をそれぞれ前記ローカルストリング選択信号、前記ローカルソース選択信号及び前記複数のローカルワードライン信号に伝送するＸデコーダ部と、
所定の制御信号によって前記ローカルストリング選択信号及び前記ローカルソース選択信号に接地電源信号を印加するスイッチ部と
を備えることを特徴とするＮＡＮＤフラッシュメモリ素子。
【請求項２】
前記スイッチ部は、
前記制御信号によってそれぞれ前記ローカルストリング選択信号に接地電源を伝送するストリング放電トランジスタと、
前記ローカルソース選択信号に接地電源を伝送するソース放電トランジスタと
を備えることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項３】
選択された前記セルブロックと接続した前記スイッチ部に印加する前記制御信号はロジックローであり、選択されない前記セルブロックと接続した前記スイッチ部に印加する前記制御信号はロジックハイであることを特徴とする請求項２に記載のＮＡＮＤフラッシュメモリ素子。
【請求項４】
読み出し動作信号によって前記ビットラインに検出電圧を印加し、前記検出電圧の状態によってセルのプログラム及び消去状態をセンシングするページバッファ部をさらに備えることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項５】
前記セルブロックは、
複数のビットラインにそれぞれ接続され前記ローカルストリング選択信号によって前記ビットライン信号を伝送する複数のストリング選択トランジスタと、
共通ソースラインに接続され前記ローカルソース選択信号によって前記共通ソースライン信号を伝送する複数のソース選択トランジスタと、
直列接続された複数のセルが前記複数のストリング選択トランジスタと前記複数のソース選択トランジスタとの間にそれぞれ接続された複数のセルストリングを含み、複数のセルストリング内の同一位置にある前記セルのゲート各々にローカルワードラインが接続され前記複数のビットライン信号、前記共通ソースライン信号及び前記複数のローカルワードライン信号によって所定のデータを格納したり消去することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項６】
前記Ｘデコーダ部は、
前記動作信号によってそれぞれ前記グローバルストリング選択信号を前記ローカルストリング選択信号に伝送するストリング伝送トランジスタと、
前記グローバルソース選択信号を前記ローカルソース選択信号に伝送するソース伝送トランジスタと、
前記複数のグローバルワードライン信号を前記複数のローカルワードライン信号に伝送する複数のワードライン伝送トランジスタと
を備えることを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項７】
少なくとも２個以上の前記セルブロックの前記ソース選択部に同じ前記ローカルソース選択信号が印加されるように、前記セルブロック間の前記ソース選択部を電気的に接続することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項８】
前記セルブロックの前記ソース選択部にそれぞれ独立された前記ローカルソース選択信号が印加されるように、前記セルブロックの前記ソース選択部を電気的に分離することを特徴とする請求項１に記載のＮＡＮＤフラッシュメモリ素子。
【請求項９】
複数のビットラインに接続された複数のストリング選択トランジスタと共通ソースラインに接続された複数のソース選択トランジスタとの間に直列接続された複数のセルストリングと、前記複数のストリング選択トランジスタのゲート端子に接続されたローカルストリング選択ラインと、前記複数のソース選択トランジスタのゲート端子に接続されたローカルソース選択ライン及び前記セルストリング内のセル各々のゲート端子に接続された複数のローカルワードラインとを含む複数のセルブロックと、
それぞれ動作電圧によって駆動しグローバルストリング選択ラインと前記ローカルストリング選択ラインとに接続されたストリング伝送トランジスタと、グローバルソース選択ラインと前記ローカルソース選択ラインとに接続されたソース伝送トランジスタ、複数のグローバルワードラインと前記複数のローカルワードラインとに接続された複数のワードライン伝送トランジスタとを含むＸデコーダ部と、
それぞれ制御電圧によって駆動し接地電源と前記ローカルストリング選択ラインとに接続されたストリング放電トランジスタと、接地電源と前記ローカルソース選択ラインとに接続されたソース放電トランジスタとを含むスイッチ部と、
読み出し動作信号によって前記ビットラインに検出電圧を印加し、前記検出電圧の状態によってセルのプログラム及び消去状態を判断するページバッファ部と
を備えるＮＡＮＤフラッシュメモリ素子の読み取り方法において、
前記Ｘデコーダ部にグローバルストリング選択電圧、グローバルソース選択電圧及び選択されない複数のワードラインにはパス電圧を印加し、選択されたワードラインには読み出し電圧を印加し、選択された前記セルブロックと接続された前記Ｘデコーダ部にロジックハイの動作電圧を印加し、選択されない前記セルブロックと接続された前記Ｘデコーダ部にロジックローの動作電圧を印加するステップと、
選択された前記セルブロックと接続された前記スイッチ部にロジックローの制御電圧を印加し、選択されない前記セルブロックと接続された前記スイッチ部にロジックハイの制御電圧を印加するステップと、
前記共通ソースラインとバルクとに接地電圧を印加し、前記ページバッファを介して選択された前記ビットラインに検出電圧を印加した後、前記検出電圧の変化をセンシングするステップと
を備えることを特徴とするＮＡＮＤフラッシュメモリ素子の読み取り方法。
【請求項１０】
前記グローバルストリング選択電圧、前記グローバルソース選択電圧及び前記パス電圧として４.０ないし５.０Ｖの電圧を使用し、前記読み出し電圧として接地電圧を使用することを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ素子の読み取り方法。
【請求項１１】
選択された前記セルブロックと接続された前記Ｘデコーダ部に印加されるロジックハイの動作電圧として４.０Ｖ+２Ｖｔないし５.０Ｖ+２Ｖｔ電圧を使用し、選択されない前記セルブロックと接続された前記Ｘデコーダ部に印加されるロジックローの動作電圧として接地電圧を使用することを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ素子の読み取り方法。
【請求項１２】
前記選択されたセルブロックと接続した前記スイッチ部に印加する前記制御電圧はロジックローであり、前記選択されないセルブロックと接続した前記スイッチ部に印加する前記制御電圧はロジックハイであることを特徴とする請求項９に記載のＮＡＮＤフラッシュメモリ素子の読み取り方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリ素子及びその読み取り方法に関し、特に、素子の漏れ電流を減少させることのできるＮＡＮＤフラッシュメモリ素子に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュ素子は、ドレイン選択トランジスタとソース選択トランジスタとの間に１６個または３２個単位でセルがストリング(Ｓｔｒｉｎｇ)形態で直列接続している。同一ワードラインを共有しているセルストリングをグループ化して一つのブロックと定義する。
【０００３】
ブロックに印加される電圧の状態によって、読み出し動作のために選択されたブロックと選択されないブロックとに分けられる。
【０００４】
まず、読み出し動作時選択されたブロックに印加される電圧状態を述べると、Ｘデコーダを介して選択されたワードラインには０Ｖを印加し、パスワードライン、ドレイン選択トランジスタ及びソース選択トランジスタには４.５Ｖの電圧を印加する。共通ソースラインとバルクとには０Ｖを印加し、ビットラインには１Ｖの電圧を印加する。
【０００５】
次に、選択されないブロックを述べると、Ｘデコーダを介して全体ワードライン、ドレイン選択トランジスタ及びソース選択トランジスタをフローティングさせる。ソース選択トランジスタは、選択されたブロックと選択されないブロックとが電気的に接続されている。選択されないブロックのソース選択トランジスタには４.５Ｖの電圧が印加されることができる。共通ソースライン、バルク及びビットラインに印加される電圧状態は選択されたブロックと同じである。
【０００６】
このような電圧印加時、選択されないブロックのドレイン選択トランジスタ及びソース選択トランジスタにより発生した漏れ電流により素子の動作に悪影響を及ぼしている。一般にストリング単位のＮＡＮＤアレイは根本的なオン電流(Ｏｎ-Ｃｕｒｒｅｎｔ)が２００ないし４００ｎＡ程度で非常に小さい。短いセンシングタイム(Ｓｅｎｓｉｎｇ Ｔｉｍｅ）を持っていくためには、選択されないブロックの漏れ電流が漏れないように制御しなければならない。
【０００７】
また、ＮＡＮＤフラッシュセルは接合漏れ(Ｊｕｎｃｔｉｏｎ Ｌｅａｋａｇｅ)によるプログラムディスターブ(Ｐｒｏｇｒａｍ Ｄｉｓｔｕｒｂ)発生を防止するため、８Ｖ電圧において数pAの漏れ電流だけを許容する。したがって、ゲート長さが０.１umのセルと０.１８umの選択トランジスタにもディップ接合(ＤｅｅｐＪｕｎｃｔｉｏｎ)構造を形成しなければならない。これにより接合部と接合部(Ｊｕｎｃｔｉｏｎ Ｔｏ Ｊｕｎｃｔｉｏｎ)との間の漏れ、すなわち、パンチスルー(Ｐｕｎｃｈ-Ｔｈｏｒｏｕｇｈ)に弱い問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明は上述した問題点に鑑みてなされたものであって、その目的とするところは、読み出し動作時選択トランジスタのソースサイド抵抗を大きくして漏れ電流を減少させることのできるＮＡＮＤフラッシュメモリ素子及びその読み出し方法を提供する。
【課題を解決するための手段】
【０００９】
本発明に係るローカルストリング選択信号によって複数のビットライン信号を伝送するストリング選択部と、ローカルソース選択信号によって共通ソースライン信号を伝送するソース選択部と、複数のビットライン信号、共通ソースライン信号及び複数のローカルワードライン信号によって所定のデータを格納するセルストリング部とを含むセルブロックと、動作信号によってグローバルストリング選択信号、グローバルソース選択信号及び複数のグローバルワードライン信号をそれぞれ前記ローカルストリング選択信号、前記ローカルソース選択信号及び前記複数のローカルワードライン信号に伝送するＸデコーダ部と、所定の制御信号によって前記ローカルストリング選択信号及び前記ローカルソース選択信号に接地電源信号を印加するスイッチ部とを備えるＮＡＮＤフラッシュメモリ素子を提供する。
【００１０】
また、複数のビットラインに接続された複数のストリング選択トランジスタと共通ソースラインに接続された複数のソース選択トランジスタとの間に直列接続された複数のセルストリングと、前記複数のストリング選択トランジスタのゲート端子に接続されたローカルストリング選択ラインと、前記複数のソース選択トランジスタのゲート端子に接続されたローカルソース選択ライン及び前記セルストリング内のセル各々のゲート端子に接続された複数のローカルワードラインとを含む複数のセルブロックと、それぞれ動作電圧によって駆動しグローバルストリング選択ラインと前記ローカルストリング選択ラインとに接続されたストリング伝送トランジスタと、グローバルソース選択ラインと前記ローカルソース選択ラインとに接続されたソース伝送トランジスタ、複数のグローバルワードラインと前記複数のローカルワードラインとに接続された複数のワードライン伝送トランジスタとを含むＸデコーダ部と、それぞれ制御電圧によって駆動し接地電源と前記ローカルストリング選択ラインとに接続されたストリング放電トランジスタと、接地電源と前記ローカルソース選択ラインとに接続されたソース放電トランジスタとを含むスイッチ部と、読み出し動作信号によって前記ビットラインに検出電圧を印加し、前記検出電圧の状態によってセルのプログラム及び消去状態を判断するページバッファ部とを備えるＮＡＮＤフラッシュメモリ素子において、前記Ｘデコーダ部にグローバルストリング選択電圧、グローバルソース選択電圧及び選択されない複数のワードラインにはパス電圧を印加し、選択されたワードラインには読み出し電圧を印加し、選択された前記セルブロックと接続された前記Ｘデコーダ部にロジックハイの動作電圧を印加し、選択されない前記セルブロックと接続された前記Ｘデコーダ部にロジックローの動作電圧を印加するステップと、選択された前記セルブロックと接続された前記スイッチ部にロジックローの制御電圧を印加し、選択されない前記セルブロックと接続された前記スイッチ部にロジックハイの制御電圧を印加するステップと、前記共通ソースラインとバルクとに接地電圧を印加し、前記ページバッファを介して選択された前記ビットラインに検出電圧を印加した後、前記検出電圧の変化をセンシングするステップとを備えることを特徴とするＮＡＮＤフラッシュメモリ素子の読み取り方法を提供する。
【発明の効果】
【００１１】
上述したように、本発明は読み出し動作時、選択されないセルブロックのストリング選択のためのトランジスタとソース選択のためのトランジスタとに接地電源を印加することによって、ドレイン選択ラインの抵抗を増加させてバックバイアス効果による漏れ電流を防止できる。
【００１２】
また、ビットライン漏れ電流が減少してプログラムされたセルと消去されたセルとの間のオン/オフ電流比が増加することになって、素子のセンシングタイムが減少し、リ―ドトリップレンジが増加してデータ保損力及び読み出しディスターブによるしきい電圧変化を防止できる。
【００１３】
また、しきい電圧変化に対するマージンを増加させることができ、ページバッファ変化(Ｐａｇｅ Ｂｕｆｆｅｒ Ｖａｒｉａｔｉｏｎ)に対するマージンを増加させることができる。
【００１４】
また、セルブロック間のソース選択トランジスタ各々を分離してソース選択ラインに独立的な電圧を印加することもでき、隣接したセルブロック間のソース選択トランジスタを電気的に接続してソース放電トランジスタの数字を低減できる。
【発明を実施するための最良の形態】
【００１５】
以下、添付した図面を参照して本発明の実施の形態をさらに詳細に説明する。
【００１６】
複数のフラッシュセルがストリング形態で構成されたセルストリングのようなワードラインを共有しているストリングをグループ化して一つのブロックで構成した。このようなブロックを構成している各々のストリングは、グローバルビットラインに１０２４、２０４８のような２の倍数単位で並列接続している。また、ブロック配列は、選択トランジスタを基準としてミラー(Ｍｉｒｒｏｒ)構造で形成されているため、選択トランジスタのストリングアウトサイド接合部(Ｏｕｔ-Ｓｉｄｅ Ｊｕｎｃｔｉｏｎ）を隣接したブロックの選択トランジスタと共有している。
【００１７】
高度な集積化のため、データ入出力パスであるビットラインと接続したストリング選択トランジスタには、その構成上ブロックと別にストリング選択トランジスタゲートバイアスを印加することが効果的である。また、共通ソースラインと接続したソース選択トランジスタは隣接したソース選択トランジスタとゲートバイアス(Ｇａｔｅ Ｂｉａｓ)とを共有したり、別のゲートバイアスを印加されることが好ましい。
【００１８】
ＮＡＮＤフラッシュ素子の読み取り動作時、あらゆるブロックはソースラインには０Ｖを印加し、ビットラインには最大１.３Ｖ程度の電圧を印加する。この場合、ビットラインによる漏れ電流をほぼ無視できるが、ストリング選択トランジスタあるいはソース選択トランジスタのソース/ドレイン間漏れ電流は無視できない程度となる。また、ビットラインには１０２４個のストリングが並列接続しているため、漏れ電流は１０２４倍に増幅されて流れるようになる。
【００１９】
図１は、選択されないブロックのストリング選択トランジスタには０Ｖのゲート電圧を印加し、ソース選択トランジスタはフローティングさせた状態の概念図である。
【００２０】
図１を参照すれば、セルの読み取り動作時選択されないブロックのストリング選択トランジスタＴ１にだけ０Ｖのゲート電圧を印加し、ソース選択トランジスタＴ１０とセルストリングのゲートをフローティングさせる場合は次の通りである。セルストリング内のセルが消去された状態であれば、大部分のセルが-７ないし-９Ｖ程度のしきい電圧(Ｖｔ=-９）を有する。この場合、フローティングゲートはポジティブチャージングされている。したがって、容量性カップリング(ＣａｐａｃｉｔｉｖｅＣｏｕｐｌｉｎｇ）を考慮すれば、フローティングゲートの電位(Ｐｏｔｅｎｔｉａｌ）が４.０ないし５.０Ｖ程度となって、セルのワードラインがフローティングされていても事実上セルが完全にターンオンされた状態となる。
【００２１】
また、ソース選択トランジスタＴ１０も隣接したセル、ソースライン及び半導体基板間の容量性カップリングにより約０.４ないし０.５Ｖ程度の電位を持つようになる。これによりソース選択トランジスタはほぼターンオンされた状態となる。
【００２２】
上述したことにより、ストリング選択トランジスタＴ１のソースサイドであるソース選択トランジスタＴ１０からセルストリング全体までの直列抵抗が大きく減少するので漏れ電流が流れるようになる。したがって、セルのターンオン状態を防止できなくても、ソース選択トランジスタのほぼターンオンされた状態のみを予防できれば、ストリング選択トランジスタのソースサイド抵抗を増加させてストリング単位の漏れ電流を減少させることができる。
【００２３】
これに関し素子の構成とそれにともなう素子の読み取り動作に関し図面を参照して詳細に説明する。
【００２４】
図２は、本発明に係るＮＡＮＤフラッシュメモリ素子の回路図である。
【００２５】
図２を参照すれば、本発明のＮＡＮＤフラッシュメモリ素子はローカルストリング選択信号ＤＳＬによって複数のビットライン信号ＢＬを伝送するストリング選択部１２０と、ローカルソース選択信号ＳＳＬによって共通ソースライン信号ＳＬを伝送するソース選択部１３０と、複数のビットライン信号ＢＬ、共通ソースライン信号ＳＬ及び複数のローカルワードライン信号ＷＬＯないしＷＬｎによって所定のデータを格納するセルストリング部１１０を含むセルブロック１００と、動作信号ＢＬＫＷＬによってグローバルストリング選択信号ＧＤＳＬ、グローバルソース選択信号ＧＳＳＬ及び複数のグローバルワードライン信号ＧＷＬないしＧＷＬｎをそれぞれローカルストリング選択信号ＤＳＬ、ローカルソース選択信号ＳＳＬ及び複数のローカルワードライン信号ＷＬ０ないしＷＬｎに伝送するＸデコーダ部２００と、所定の制御信号ＣＳによってローカルストリング選択信号ＤＳＬ及びローカルソース選択信号ＳＳＬに接地電源信号を印加するスイッチ部３００とを備える。
【００２６】
読み出し動作信号(図示せず)によって前記ビットラインＢＬに検出電圧を印加し、前記検出電圧の状態によってセルのプログラム及び消去状態をセンシングするページバッファ部(図示せず)をさらに備えることができる。
【００２７】
セルブロック１００のストリング選択部１２０は、複数のビットラインＢＬにそれぞれ接続されローカルストリング選択信号ＳＳＬによってビットラインＢＬ信号を伝送する複数のストリング選択トランジスタＴ１ないしＴｎを備える。ソース選択部１３０は、共通ソースラインＳＬに接続されローカルソース選択信号ＳＳＬによって共通ソースラインＳＬ信号を伝送する複数のソース選択トランジスタＴ１００ないしＴｍを備える。
【００２８】
セルストリング部は直列接続された複数のセルが複数のストリング選択トランジスタＴ１ないしＴｎと複数のソース選択トランジスタＴ１００ないしＴｍとの間にそれぞれ接続された複数のセルストリングを含み、複数のセルストリング内の同一位置にあるセルのゲート各々にローカルワードラインＷＬが接続され複数のビットライン信号ＢＬ、共通ソースライン信号ＳＳＬ及び複数のローカルワードライン信号ＷＬ０ないしＷＬｎによって所定のデータを格納したり消去する。
【００２９】
Ｘデコーダ部２００は、動作信号ＢＬＫＷＬによってそれぞれグローバルストリング選択信号ＧＤＳＬをローカルストリング選択信号ＧＳＬに伝送するストリング伝送トランジスタ２１０と、グローバルソース選択信号ＧＳＳＬをローカルソース選択信号ＳＳＬに伝送するソース伝送トランジスタ２３０と、複数のグローバルワードライン信号ＧＷＬ０ないしＧＷＬｍを複数のローカルワードライン信号ＷＬ０ないしＷＬｎに伝送する複数のワードライン伝送トランジスタ２２０とを備える。
【００３０】
スイッチ部３００は、制御信号ＣＳによってそれぞれローカルストリング選択信号ＤＳＬに接地電源を伝送するストリング放電トランジスタ３１０と、ローカルソース選択信号ＳＳＬに接地電源を伝送するソース放電トランジスタ３２０とを備える。
【００３１】
この場合、隣接した前記セルブロック１００ａと１００ｂの前記ソース選択部１３０ａと１３０ｂに同じ前記ローカルソース選択信号ＳＳＬが印加されるように、隣接した前記セルブロック間１００ａと１００ｂの前記ソース選択部１３０ａと１３０ｂを電気的に接続したり、隣接した前記セルブロック１００ａと１００ｂの前記ソース選択部１３０ａと１３０ｂにそれぞれ独立された前記ローカルソース選択信号ＳＳＬが印加されるように、隣接した前記セルブロック間１００ａと１００ｂの前記ソース選択部１３０ａと１３０ｂを電気的に分離することができる。また、２個以上のソース選択部１３０に同じローカルソース選択信号ＳＳＬが印加されるように、ソース選択部１３０を電気的に接続できる。
【００３２】
複数のストリング選択トランジスタＴ１ないしＴｎと複数のソース選択トランジスタＴ１００ないしＴｍとは、ＮＭＯＳトランジスタを使用することが好ましい。複数のストリング選択トランジスタＴ１ないしＴｎと複数のソース選択トランジスタＴ１００ないしＴｍのうち、最初のトランジスタＴ１及びＴ１００らの間に複数のセルストリングのうち最初のセルストリングが接続される。複数のセルストリングのうち、最初のセルらは最初のワードライン信号ＷＬ０によって動作する。セルストリング１１０に１６の２の倍数個数ぐらいのセルが直列接続されることが好ましい。
【００３３】
ストリング伝送トランジスタ２１０、ソース伝送トランジスタ２３０と複数のワードライン伝送トランジスタ２２０として、１ないし２５Ｖの電圧でも動作が可能な高電圧ＮＭＯＳトランジスタを使用することが好ましい。すなわち、２０Ｖ以上の接合ブレークダウン電圧を有するトランジスタを使用することが効果的である。また、上述したトランジスタとしてイオンが注入されない半導体基板上に形成されるネガティブ高電圧トランジスタを使用することが好ましい。
【００３４】
ストリング放電トランジスタ３１０とソース放電トランジスタ３２０として、高電圧ＮＭＯＳトランジスタまたは一般ＮＭＯＳトランジスタを使用することが好ましい。
【００３５】
本発明のＮＡＮＤフラッシュ素子においては、１０２４の２の倍数個数ぐらいのセルブロック１００が位置していることが好ましい。また、上述したように少なくとも２個以上のソース選択トランジスタ間のゲート端子を一つのラインで接続することもでき、それぞれ分離されたラインで接続することもできる。ゲート端子を一つのラインで接続する場合、ソース放電トランジスタの数字を減らすことができ、それぞれ分離されたラインで接続する場合、独立的な電圧を印加できる。
【００３６】
上述した構成を有する本発明において、選択されたセルブロック内の所定のセル内のデータを読み出すための過程を説明すれば次の通りである。この場合、選択されたセルブロックを図２の１００aとし、選択されないセルブロックを図１の１００bとして説明する。
【００３７】
複数のビットラインＢＬ０ないしＢＬｎに接続された複数のストリング選択トランジスタＴ１ないしＴｎと共通ソースラインＳＬに接続された複数のソース選択トランジスタＴ１００ないしＴｍとの間に直列接続された複数のセルストリング１１０、前記複数のストリング選択トランジスタＴ１ないしＴｎのゲート端子に接続されたローカルストリング選択ラインＤＳＬ、前記複数のソース選択トランジスタＴ１００ないしＴｍのゲート端子に接続されたローカルソース選択ラインＳＳＬ及び前記セルストリング１１０内のセル各々のゲート端子に接続された複数のワードラインＷＬ０ないしＷＬｎを含む複数のセルブロック１００と、それぞれ動作電圧ＢＬＫＷＬによって駆動しグローバルストリング選択ラインＧＤＳＬとローカルストリング選択ラインＤＳＬとに接続されたストリング伝送トランジスタ２１０、グローバルソース選択ラインＧＳＳＬとローカルソース選択ラインＳＳＬとに接続されたソース伝送トランジスタ２３０及び複数のグローバルワードラインＧＷＬ０ないしＧＷＬｎと複数のローカルワードラインＷＬ０ないしＷＬｎとに接続された複数のワードライン伝送トランジスタ２２０を含むＸデコーダ部２００と、それぞれ制御電圧ＣＳによって駆動し接地電源とローカルストリング選択ラインＤＳＬとに接続されたストリング放電トランジスタ３１０と、接地電源とローカルソース選択ラインＳＳＬとに接続されたソース放電トランジスタＳＳＬを含むスイッチ部３００と、読み出し動作信号(図示せず)によって前記ビットラインＢＬに検出電圧を印加し、前記検出電圧の状態によってセルのプログラム及び消去状態をセンシングするページバッファ部(図示せず)を含むＮＡＮＤフラッシュメモリ素子において、Ｘデコーダ部２００にグローバルストリング選択電圧、グローバルソース選択電圧、選択されない複数のワードラインにはパス電圧を印加し、選択されたワードラインには読み出し電圧を印加し、選択されたセルブロック１００ａと接続されたＸデコーダ部２００ａとにロジックハイの動作電圧ＢＬＫＷＬａを印加し、選択されないセルブロック１００ｂと接続されたＸデコーダ部２００ｂとにロジックローの動作電圧ＢＬＫＷＬｂを印加する。
【００３８】
選択されたセルブロック１００ａと接続されたスイッチ部３００ａとにロジックローの制御電圧ＣＳａを印加し、選択されないセルブロック１００ｂと接続されたスイッチ部３００ｂにロジックハイの制御電圧ＣＳｂを印加する。
【００３９】
共通ソースラインＳＬとバルク(図示せず)に接地電圧を印加する。ページバッファを介して選択されたビットラインに検出電圧を印加した後、検出電圧の変化をセンシングする。
【００４０】
本実施の形態では上述した電圧の印加順序は素子の読み取り方法によって多様に変更できる。すなわち、スイッチ部３００に制御電圧を先に印加した後、Ｘデコーダ２００に所定の電圧を印加することもできる。
【００４１】
グローバルストリング選択電圧、グローバルソース選択電圧及びパス電圧として４.０ないし５.０Ｖの電圧を使用することが好ましい。読み出し電圧として接地電圧を使用することが好ましい。
【００４２】
選択されたセルブロック１００ａと接続されたＸデコーダ部２００aとにロジックハイの動作電圧ＢＬＫＷＬａとして４.０Ｖ+２Ｖｔないし５.０Ｖ+２Ｖｔだけの電圧を使用することが好ましく、選択されないセルブロック１００ｂと接続されたＸデコーダ部２００ｂにロジックローの動作電圧ＢＬＫＷＬｂとして接地電圧を使用することが好ましい。上記のＶｔはＸデコーダ部２００内のトランジスタ等のしきい電圧を意味する。
【００４３】
検出電圧としては０.８ないし１.５Ｖの電圧を使用することが好ましい。
【００４４】
以下、上述した説明に基づきＮＡＮＤフラッシュ素子の読み出し動作時に印加される電圧を表に整理すれば次の通りである。
【００４５】
表１は、本発明に係るＮＡＮＤフラッシュメモリ素子に印加される電圧を示した表である。
【００４６】
【表１】
2005293813.tif 000003
【００４７】
表１を参照し本発明の読み出し動作を具体的に説明すれば次の通りである。
【００４８】
外部のアドレス入力を介して読み出すためのセルを選択(ワードラインとビットライン選択)し、これに伴い選択されたセルが位置しているセルブロックを選択されたセルブロック１００ａと定義する。
【００４９】
Ｘデコーダ部２００のグローバルストリング選択ラインＧＤＳＬ、グローバルソース選択ラインＧＳＳＬ及び選択されないグローバルワードラインＧＷＬに各々４.５Ｖのグローバルストリング選択電圧、グローバルソース選択電圧及びパス電圧を印加し、選択されたグローバルワードラインＧＷＬには０Ｖの電圧を印加する。
【００５０】
選択されたセルブロック１００ａと接続されたＸデコーダ部２００ａには４.５＋２Ｖｔの動作電圧ＢＬＫＷＬａを印加し、選択されないセルブロック１００ｂと接続されたＸデコーダ部２００ｂには０Ｖの動作電圧ＢＬＫＷＬｂを印加する。選択されたセルブロック１００ａと接続されたスイッチ部３００ａに０Ｖの電圧を印加し、選択されないセルブロック１００ｂと接続されたスイッチ部３００ｂに電源電圧Ｖｃｃを印加する。
【００５１】
これにより、選択されたセルブロック１００ａのローカルストリング選択ラインＤＳＬ,ローカルソース選択ラインＳＳＬ及び選択されないローカルワードラインＷＬには各々４.５Ｖのローカルストリング選択電圧、ローカルソース選択電圧及びパス電圧が印加され、選択されたローカルワードラインＷＬには０Ｖの電圧が印加される。一方、選択されないセルブロック１００ｂのあらゆるローカルワードラインＷＬはフローティングされ、ローカルストリング選択ラインＤＳＬとローカルソース選択ラインＳＳＬとには０Ｖの電圧が印加される。
【００５２】
共通ソースラインＳＬとバルクに０Ｖの電圧を印加し、ビットラインＢＬに接続されているページバッファを介して選択されたビットラインに１Ｖの検出電圧を印加する。所定時間後にビットラインＢＬに印加された１Ｖの検出電圧の変化をページバッファが判断してセルのデータを検出する。これはセルのプログラムまたは消去されている状態のしきい電圧差によってビットラインに充電されている検出電圧が放電されたり、その状態を維持するようになる。
【００５３】
これによりプログラムセルを読み出す場合、ビットラインの漏れ電流が減少するようになって、プログラムされたセルと消去されたセルとの間のオン/オフ電流比が増加するようになる。したがって、素子のセンシングタイム(Ｓｅｎｓｉｎｇ Ｔｉｍｅ）が減少するようになり、リ―ドトリップレンジ(ＲｅａｄＴｒｉｐ Ｒａｎｇｅ)が増加してデータ保存力(Ｄａｔａ Ｒｅｔｅｎｔｉｏｎ)及び読み出しディスターブ(Ｒｅａｄ Ｄｉｓｔｕｒｂ)によるしきい電圧変化を防止できる。すなわち、しきい電圧変化に対するマージンを増加させることができる。また、２Ｋバイトであるページバッファ変化(ＰａｇｅＢｕｆｆｅｒ Ｖａｒｉａｔｉｏｎ)に対するマージンを増加させることができる。
【００５４】
図３及び図４は、本発明に係るＮＡＮＤフラッシュメモリ素子の漏れ電流を測定したグラフである。
【００５５】
図３は、テストパターンにおいてセルのしきい電圧が約-５Ｖの場合、ソース選択ラインをフローティングノードで維持した場合と、０Ｖに維持した場合の漏れ電流をモニタした結果である。ソース選択ラインとこれと隣接したワードラインの容量性カップリング比(ＣａｐａｃｉｔｉｖｅＣｏｕｐｌｉｎｇ ＲａｔＩＯ)が小さくて誘起されたポテンシャルが０.２ないし０.３Ｖ程度にも関わらず、２ないし３倍程度の漏れ電流差を示している。すなわち、ソース選択ラインをフローティングさせた場合より強制的に０Ｖを印加した場合が漏れ電流が減少することが分かる。
【００５６】
図４Ａは、ソース選択ラインを０Ｖにした場合の漏れ電流をモニタした結果であり、図４Ｂは、従来１０２４ブロックの５１２Ｍ製品においてソース選択ラインをフローティングで維持した場合の漏れ電流をモニタした結果である。図４Ａないし図４Ｂに比べて漏れ電流が減少することはもちろん、漏れ電流が均一であることがわかる。すなわち、図４Ａが図４Ｂに比べて約１/４水準に漏れ電流が減少した。
【００５７】
尚、本発明は、上記した本実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００５８】
【図１】選択されないブロックのストリング選択トランジスタには０Ｖのゲート電圧を印加し、ソース選択トランジスタはフローティングさせた状態の概念図である。
【図２】本発明に係るＮＡＮＤフラッシュメモリ素子の回路図である。
【図３】本発明に係るＮＡＮＤフラッシュメモリ素子の漏れ電流を測定したグラフである。
【図４】本発明に係るＮＡＮＤフラッシュメモリ素子の漏れ電流を測定したグラフである。
【符号の説明】
【００５９】
１００  セルブロック
１１０  セルストリング部
１２０  ストリング選択部
１３０  ソース選択部
２００  Ｘデコーダ部
２１０  ストリング伝送トランジスタ
２２０  ワードライン伝送トランジスタ
２３０  ソース伝送トランジスタ
３００  スイッチ部
３１０  ストリング放電トランジスタ
３２０  ソース放電トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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