(57)【要約】【課題】本発明はＳＡＳ工程やＳＡ−ＳＴＩ工程を使わないで最小の面積（２Ｆ２）を持つＮＯＲフラッシュセルを具現することができる不揮発性メモリー素子の製造方法を提供する。【解決手段】不揮発性メモリー素子の製造方法は、半導体基板の全面に第１バッファ酸化膜及び第１バッファ窒化膜を形成してパターニングする段階；前記パターニングされたバッファ窒化膜の側壁にサイドウォール・フローティングゲートを形成する段階；前記基板の全面にブロック酸化膜を形成する段階；前記ブロック酸化膜の上部にポリシリコーン、第２バッファ酸化膜及び第２バッファ窒化膜を蒸着してからパターニングしてポリシリコーンの主ゲートを形成する段階；前記サイドウォール・フローティングゲート及びポリシリコーンの主ゲートの側壁に第１サイドウォール・スペイサを形成する段階；前記基板に不純物イオンを注入して共通ソース／ドレーン領域を形成する段階；前記基板に絶縁膜を蒸着して平坦化してポリシリコーンゲートの間をギャップフィルする段階；前記基板にワードライン用ポリシリコーンを蒸着する段階；前記基板をワードラインの方向に前記ワードライン用ポリシリコーン、ポリシリコーンの主ゲートをパターニングする段階及び前記ワードライン及びポリシリコーンゲートの側壁に第２サイドウォール・スペイサを形成する段階によって達成される。【選択図】図３
2005197725.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリー素子の製造方法において、
半導体基板の全面にゲート酸化膜、第１コントロールゲート用ポリシリコーン、バッファ酸化膜及びバッファ窒化膜を形成する段階と；
前記バッファ窒化膜、バッファ酸化膜及び第１コントロールゲートを列の方向にパターニングする段階と；
前記第１コントロールゲートの側壁にサイドウォール・フローティングゲートを形成する段階と；
前記基板に共通ソース／ドレーン領域を形成する段階と；
前記基板を行の方向にパターニングしてワードラインとワードラインの間に形成されたサイドウォール・フローティングゲートをとり除く段階と；
前記基板に絶縁膜を形成して平坦化して前記第１コントロールゲートの間をギャップフィルする段階と；
前記バッファ窒化膜とバッファ酸化膜をとり除く段階と；
前記基板に第２コントロールゲート用ポリシリコーンを蒸着する段階と；
ワードラインの方向に前記第１コントロールゲート及び第２コントロールゲートをパターニングしてステックゲートを形成する段階と；及び
前記ステックゲートの側壁にサイドウォール・スペイサを形成する段階
を含むことを特徴とする不揮発性メモリー素子の製造方法。
【請求項２】
前記ゲート酸化膜は１０乃至２００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
【請求項３】
前記第１コントロールゲートは５００乃至４０００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
【請求項４】
前記バッファ酸化膜は１００乃至２００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
【請求項５】
前記バッファ窒化膜は１００乃至２０００Åの厚さで形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
【請求項６】
前記第１コントロールゲートの側壁にサイドウォール・フローティングゲートを形成する前に、オープンされた領域のゲート酸化膜をとり除いた後、トンネル酸化膜を形成することを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
【請求項７】
前記トンネル酸化膜の成長の時第１コントロールゲートの側面にカップルリング酸化膜が同時に形成されることを特徴とする請求項６に記載の不揮発性メモリー素子の製造方法。
【請求項８】
前記第２コントロールゲートは前記第１コントロールゲートをワードラインの方向に互いに連結させることを特徴とする請求項１に記載の不揮発性メモリー素子の製造方法。
【請求項９】
不揮発性メモリー素子の製造方法において、
半導体基板の全面に第１バッファ酸化膜及び第１バッファ窒化膜を形成してパターニングする段階と；
前記パターニングされた第１バッファ窒化膜の側壁にサイドウォール・フローティングゲートを形成する段階と；
前記基板の全面にブロック酸化膜を形成する段階と；
前記ブロック酸化膜の上部にポリシリコーン、第２バッファ酸化膜及び第２バッファ窒化膜を蒸着してパターニングしてポリシリコーンの主ゲートを形成する段階と；
前記サイドウォール・フローティングゲート及びポリシリコーンの主ゲートの側壁に第１サイドウォール・スペイサを形成する段階と；
前記基板に不純物イオンを注入して共通ソース／ドレーン領域を形成する段階と；
前記基板に絶縁膜を蒸着して平坦化してポリシリコーンゲートの間をギャップフィルする段階と；
前記基板にワードライン用ポリシリコーンを蒸着する段階と；
前記基板をワードラインの方向に前記ワードライン用ポリシリコーン、ポリシリコーンの主ゲートをパターニングする段階と；及び
前記ワードライン及びポリシリコーンゲートの側壁に第２サイドウォール・スペイサを形成する段階
を含むことを特徴とする不揮発性メモリー素子の製造方法。
【請求項１０】
前記第１バッファ酸化膜は５０乃至３００Åの厚さで形成することを特徴とする請求項９に記載の不揮発性メモリー素子の製造方法。
【請求項１１】
前記第２バッファ窒化膜は１００乃至２０００Åの厚さで形成することを特徴とする請求項９に記載の不揮発性メモリー素子の製造方法。
【請求項１２】
前記ポリシリコーンの主ゲートの形成のためのポリシリコーンは５００乃至４０００Åの厚さで形成することを特徴とする請求項９に記載の不揮発性メモリー素子の製造方法。
【請求項１３】
前記ワードラインの形成のためのポリシリコーンは５００乃至３０００Åの厚さで形成することを特徴とする請求項９に記載の不揮発性メモリー素子の製造方法。
【請求項１４】
前記ワードラインは前記ポリシリコーンの主ゲートをワードラインの方向に互いに連結させることを特徴とする請求項９に記載の不揮発性メモリー素子の製造方法。
【請求項１５】
前記ブロック酸化膜は第１ブロック酸化膜と第２ブロック酸化膜の積層構造であることを特徴とする請求項９に記載の不揮発性メモリー素子の製造方法。
【請求項１６】
前記第１ブロック酸化膜はＡｌ２Ｏ３またはＹ２Ｏ３を４０乃至４００Åの厚さで形成することを特徴とする請求項１５に記載の不揮発性メモリー素子の製造方法。
【請求項１７】
前記第２ブロック酸化膜はＳｉＯ２を２０乃至２００Åの厚さで形成することを特徴とする請求項１５に記載の不揮発性メモリー素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に関し、より詳しくは最小の面積を持ってＮＯＲフラッシュのセルアレイを效果的に具現することができる不揮発性メモリー素子の製造方法に関する。
【背景技術】
【０００２】
従来では、一般的に半導体メモリー装置は大きく揮発性メモリー（ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）と不揮発性メモリー（Ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ）に仕分けされる。揮発性メモリーの大部分はＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）などのＲＡＭが占めているし、電源の印加の時データの入力及び保存が可能だが、電源除去の時データが揮発されて保存が不可能な特徴を持つ。一方に、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が大部分を占めている不揮発性メモリーは電源が印加されなくてもデータが保存される特徴を持つ。
【０００３】
現在、工程技術の側面で不揮発性メモリー装置はフローティングゲート（Ｆｌｏａｔｉｎｇ  Ｇａｔｅ）系列と二つの種類以上の誘電膜が二重または三重に積層されるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）系列に仕分けされる。
【０００４】
フローティングゲート系列のメモリー装置は電位の井戸（ｐｏｔｅｎｔｉａｌ  ｗｅｌｌ）を利用して記憶特性を具現して、現在フラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）で一番広く応用されている単純積層構造のＥＴＯＸ（ＥＰＲＯＭ  Ｔｕｎｎｅｌ  Ｏｘｉｄｅ）構造と一つのセルに二つのトランジスターが具備されたチャンネル分離（Ｓｐｌｉｔ  ｇａｔｅ）構造を持つことができる。
【０００５】
一方では、ＭＩＳ系列は誘電膜バルク、誘電膜―誘電膜界面及び誘電膜―半導体界面に存在するトラップ（ｔｒａｐ）を利用して記憶機能を遂行する。現在フラッシュＥＥＰＲＯＭに主に応用されているＭＯＮＯＳ／ＳＯＮＯＳ（Ｍｅｔａｌ／Ｓｉｌｉｃｏｎ  ＯＮＯ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が代表的な例である。
【０００６】
従来技術のフラッシュメモリーセルの製造方法を図１で手短に説明すれば、素子分離膜１１が形成された半導体基板１０の上部にゲート酸化膜１２を形成して、その上に第１ポリシリコーン層１３を形成してフローティングゲートで使う。このフローティングゲート１３の上部に誘電体層１５と第２ポリシリコーン層１６を形成してこの第２ポリシリコーン層１６をコントロールゲートで使う。このコントロールゲート１６の上部に金属層１７と窒化膜１８を形成して、セル構造にパターニングしてフラッシュメモリーセルを形成する。
【０００７】
現在のＮＯＲフラッシュメモリー製造工程の場合、ＮＯＲフラッシュ・ユニットセルの面積を最小で作るためにＳＡＳ工程やＳＡ−ＳＴＩ工程を主に使う。またＳＡＳ工程やＳＡ−ＳＴＩ工程またはこの二つの工程をすべて使う場合にもビートコンテックを形成させなければならないからデータフラッシュメモリーに主に使うＮＡＮＤフラッシュセルの最小面積（４Ｆ２）位減らすことができない。
【０００８】
それだけではなく、本発明で使う２ビートサイドウォール・フローティングゲート素子の場合、ソース／ドレーンにそれぞれのコンテックを形成させてそれぞれのビートラインを形成させなければならない。それぞれのビートライン形成のために追加的な面積が必要するので面積を最小化させるためにはビートコンテックがないセル構造を形成させなければならない。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は前記のような従来技術の問題点を解決するためのことで、ＳＡＳ工程やＳＡ−ＳＴＩ工程を使わないで最小の面積(２Ｆ２）を持つＮＯＲフラッシュセルを具現することができる不揮発性メモリー素子の製造方法を提供する処に本発明の目的がある。
【００１０】
また本発明は、消去の時しきい値電圧が決まった値打ちへ収斂する特性を持つ自体的に収斂する２ビートサイドウォール・フローティングゲート素子を使って構成したビートコンテックがないＮＯＲフラッシュのセルアレイを效果的に具現することができる工程を提供することで、ＮＯＲフラッシュ・ユニットセルを２Ｆ２の大きさに作って、消去のしきい値電圧の自体的に収斂する特性と主ゲートのセレクトゲート特性を利用してマルチレベルビートで動作させて１Ｆ２までユニットセルの大きさを減らすことができる不揮発性メモリー素子の製造方法を提供する点に本発明の目的がある。
【課題を解決するための手段】
【００１１】
本発明の前記目的は不揮発性メモリー素子の製造方法において、半導体基板の全面に第１バッファ酸化膜及び第１バッファ窒化膜を形成してパターニングする段階、前記パターニングされたバッファ窒化膜の側壁にサイドウォール・フローティングゲートを形成する段階、前記基板の全面にブロック酸化膜を形成する段階、前記ブロック酸化膜の上部にポリシリコーン、第２バッファ酸化膜及び第２バッファ窒化膜を蒸着してからパターニングしてポリシリコーンの主ゲートを形成する段階、前記サイドウォール・フローティングゲート及びポリシリコーンの主ゲートの側壁に第１サイドウォール・スペイサを形成する段階、前記基板に不純物イオンを注入して共通ソース／ドレーン領域を形成する段階；前記基板に絶縁膜を蒸着して平坦化してポリシリコーンゲートの間をギャップフィルする段階、前記基板にワードライン用ポリシリコーンを蒸着する段階、前記基板をワードラインの方向に前記ワードライン用ポリシリコーン、ポリシリコーンの主ゲートをパターニングする段階及び前記ワードライン及びポリシリコーンゲートの側壁に第２サイドウォール・スペイサを形成する段階を含むことを特徴とする不揮発性メモリー素子の製造方法によって達成される。
【００１２】
本発明のまた他の目的は不揮発性メモリー素子の製造方法において、半導体基板の全面にゲート酸化膜、第１コントロールゲート用ポリシリコーン、バッファ酸化膜及びバッファ窒化膜を形成する段階、前記バッファ窒化膜、バッファ酸化膜及び第１コントロールゲートを列の方向にパターニングする段階、前記第１コントロールゲートの側壁にサイドウォール・フローティングゲートを形成する段階、前記基板に共通ソース／ドレーン領域を形成する段階；前記基板を行の方向にパターニングしてワードラインとワードラインの間に形成されたサイドウォール・フローティングゲートをとり除く段階、前記基板に絶縁膜を形成して平坦化して前記第１コントロールゲートの間をギャップフィルする段階、前記バッファ窒化膜、バッファ酸化膜をとり除く段階、前記基板に第２コントロールゲート用ポリシリコーンを蒸着する段階、ワードラインの方向に前記第１コントロールゲート及び第２コントロールゲートをパターニングしてステックゲートを形成する段階及び前記ステックゲートの側壁にサイドウォール・スペイサを形成する段階を含むことを特徴とする不揮発性メモリー素子の製造方法によって達成される。
【発明の効果】
【００１３】
本発明で提案された製造工程を使えばビートコンテックがない自体的に収斂する２ビートサイドウォール・フローティングゲートＮＯＲフラッシュメモリーセルを效果的に具現することができて、ＮＯＲフラッシュ・ユニットセルを２Ｆ２の大きさに作ることだけではなく、消去のしきい値電圧の自体的に収斂する特性と主ゲートのセレクトゲート特性を利用してマルチレベルビットで動作させて１Ｆ２までユニットセルの大きさを減らすことができて従来のフラッシュメモリーの製造工程を使ったＮＯＲフラッシュメモリーセルが占める面積を８３％〜９０.５％位まで減少させてフラッシュメモリーの密度を画期的に増加させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る好ましい実施形態を添付図面を参照しつつ詳細に説明する。
まず、図２は従来のビートコンテックを持つＮＯＲフラッシュ・ユニットセルの面積と本発明の製造工程で具現するビートコンテックがない２ビートサイドウォール・フローティングゲート不揮発性メモリー素子のユニットセルの面積を比べた図面である。
【００１５】
図２（ａ）はＳＡＳ工程とＳＡ−ＳＴＩ工程を皆使わない場合、ビートコンテックを持つＮＯＲフラッシュ・ユニットセルの面積を現わしたことでおおよそ１０.５Ｆ２位の面積を占める。
【００１６】
図２（ｂ）はＳＡＳ工程を使いながらＳＡ−ＳＴＩ工程を使わない場合、ビートコンテックを持つＮＯＲフラッシュ・ユニットセルの面積を現わしたことで、おおよそ９Ｆ２位の面積を占めるようになる。したがってＳＡＳ工程を使うことで図２（ａ）に比べておおよそ１５％位のセルの面積を減らすことができる。
【００１７】
図２（ｃ）はＳＡＳ工程とＳＡ−ＳＴＩ工程を皆使う場合、ビートコンテックを持つＮＯＲフラッシュ・ユニットセルの面積を現わしたことでおおよそ６Ｆ２位の面積を占めるようになる。したがってＳＡＳ工程とＳＡ−ＳＴＩ工程皆を使うことで図２（ａ）に比べておおよそ４３％位のセルの面積を減らすことができるし、図２（ｂ）に比べておおよそ３３％位のセルの面積を減らすことができる。
【００１８】
図２（ｄ）は本発明の一つの実試例によるビートコンテックがない２ビートサイドウォール・フローティングゲートＮＯＲフラッシュ・ユニットセルの面積を現わしたことでおおよそ２Ｆ２位の面積を占めるようになる。これは従来のＳＡ−ＳＴＩ工程を使うＮＡＮＤフラッシュ・ユニットセルの半分水準で、図２（ａ）に比べておおよそ８１％位のセルの面積を減らすことができるし、図２（ｂ）に比べておおよそ７８％位のセルの面積を減らすことができるし、図２（ｃ）に比べておおよそ６７％位のセルの面積を減らすことができる。
【００１９】
本発明のまた他の実試例による自体的に収斂する２ビートサイドウォール・フローティングゲートＮＯＲフラッシュ・ユニットセルの場合には、消去のしきい値電圧の自体的に収斂する特性と主ゲートのセレクトゲート特性を利用して、マルチレベルビートで動作させる場合、一つのトランジスターで４ビートを具現することができて、ユニットセルの面積を１Ｆ２まで縮めることができる。１Ｆ２はＳＡ−ＳＴＩ工程を使うＮＡＮＤフラッシュ・ユニットセルの面積（４Ｆ２）の１／４水準で図２（ａ）に比べておおよそ９０.５％位のセルの面積を減らすことができるしｂに比べておおよそ８９％位のセルの面積を減らすことができるし図２（ｃ）に比べておおよそ８３％位のセルの面積を減らすことができる。
【００２０】
図３は本発明による不揮発性メモリー素子のセルアレイ・レイアウトを現わした図面である。図３のＡ−Ａ’、Ｂ−Ｂ'、Ｃ−Ｃ’方向の断面図を以下図４乃至１１及び図１２乃至２０で工程手順によって説明する。
【００２１】
図４乃至図１１は本発明の一つの実試例による不揮発性メモリー素子の製造方法の工程断面図である。
【００２２】
先ず、図４に示されたように、Ｐ型半導体基板５０１の全面にイオン注入工程でディップＮウェル５０２とＰウェル５０３をそれぞれ形成させる。この時Ｐウェルを形成の時しきい値電圧調整とＰｕｎｃｈ−Ｔｈｒｏｕｇｈ防止のためのイオン注入を一緒に実施する。それに前記基板の上部にゲート酸化膜５０４を１０Å〜２００Åの範囲で成長させて、前記ゲート酸化膜の上部に第１コントロールゲート５０５、バッファ酸化膜５０６、バッファ窒化膜５０７を順に蒸着させる。前記第１コントロールゲートはドーピングされたポリを使うこともできて、ドーピングされないポリを蒸着した後、イオン注入工程を通じてドーピングさせることもできる。前記第１コントロールゲートの蒸着の厚さは５００乃至４０００Åの範囲で蒸着することが望ましい。前記バッファ酸化膜は１００乃至２００Åの範囲で蒸着することが望ましい。前記バッファ窒化膜は１００乃至２０００Åの範囲で蒸着することが望ましい。
【００２３】
次に、図５に示されたように、Ｂ−Ｂ’方向に前記バッファ酸化膜、第１コントロールゲートをパターニングする。
【００２４】
次に、図６に示されたように、オープンされた領域のゲート酸化膜をとり除いた後、また酸化膜の成長工程を通じてオープンされたシリコーン基板の上にトンネル酸化膜５０８を成長させる。前記トンネル酸化膜の成長の時第１コントロールゲートの側面にはカップルリング酸化膜が同時に成長される。
【００２５】
次いで半導体基板の全面にサイドウォール・フローティングゲート形成のためのポリシリコーンを蒸着した後、ブランケット蝕刻を通じて第１コントロールゲートの側面にサイドウォール・フローティングゲート５０９を形成させる。前記サイドウォール・フローティングゲートを形成させる時、過剰蝕刻を少し多めに実施して、サイドウォール・フローティングゲートの最上端を第１コントロールゲートの最上端より低く形成させて、以後第２コントロールゲートの蒸着の時サイドウォール・フローティングゲートと短絡が発生しないようにする。
【００２６】
前記サイドウォール・フローティングゲートを形成するために蒸着するポリシリコーンの蒸着の厚さは１００乃至１５００Åの範囲で蒸着することが望ましい。ブランケット蝕刻を通じてサイドウォール・フローティングゲートを形成させた後、酸化膜の成長工程を進行して形成されたサイドウォール・フローティングゲートに酸化膜を成長させるとかＣＶＤ工程を進行して酸化膜を蒸着させることもできる。引き継いで、第１コントロールゲートとサイドウォール・フローティングゲートをマスクでイオン注入工程を実施して共通ソース／ドレーン領域５１０を形成する。
【００２７】
次いで、図７に示されたように、ワードラインの方向にパターニングしてワードラインとワードラインの間に形成されたサイドウォール・フローティングゲートを皆とり除く。この時蝕刻工程は湿式蝕刻または乾式蝕刻を使うことができる。ワードラインとワードラインの間に形成されたサイドウォール・フローティングゲートをとり除く前にイオン注入工程を使って共通ソース／ドレーン領域を形成させることにしたが、もし共通ソース／ドレーン領域の抵抗をもっと減少させたければワードラインとワードラインの間に形成されたサイドウォール・フローティングゲートを皆とり除いた後、イオン注入工程を通じて共通ソース／ドレーン領域を形成させて共通ソース／ドレーン領域を減らすこともできる。
【００２８】
その後、図８に示されたように、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程やＨＤＰ−ＣＶＤ
【００２９】
（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を使って第１コントロールゲートの間の空隙を満たしてエチバック（Ｅｔｃｈ  Ｂａｃｋ）工程を通じてギャップフィル（Ｇａｐ  Ｆｉｌｌ）を行った酸化膜５１１を平坦化させながらバッファ窒化膜の中間位までリセスされる。この時エチバック工程の代わりにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を使うことができる。
【００３０】
更に、図９に示されたように、第１コントロールゲートに形成されたバッファ窒化膜と酸化膜を湿式蝕刻の過程を通じてとり除いた後、第２コントロールゲート５１２を形成させるためにウェハの全面にポリシリコーンを蒸着する。前記第２コントロールゲートはドーピングされたポリを使うこともできてドーピングされないポリを蒸着した後、イオン注入工程を通じてドーピングさせることもできる。前記第１コントロールゲートの蒸着の厚さは５００乃至３０００Åの範囲で蒸着することが望ましい。
【００３１】
その後、図１０に示されたように、ワードラインの方向にパターニングする。ワードラインの方向で第２コントロールゲート及び第１コントロールゲートを蝕刻して第１コントロールゲートと第２コントロールゲートが積層されてあるステックゲート形態を作る。前記第２コントロールゲートは以前工程で各々形成された第１コントロールゲートをワードラインの方向に互いに連結させる役目をする。ワードラインの方向にパターニングした後、酸化膜の成長工程を追加で進行することもできる。
【００３２】
前記のようにワードラインの方向に第２コントロールゲートを形成の後第１コントロールゲートの側面から基板に形成される寄生トランジスターやフィールドトランジスターのしきい値電圧を増加させる目的に基板にイオン注入工程を進行することもできる。
【００３３】
次に、図１１に示されたように、基板の全面にサイドウォール・スペイサ形成のための絶縁膜を蒸着した後、ブランケット蝕刻を通じてサイドウォール・スペイサ５１４を形成した後、シリサイド工程を通じて第２コントロールゲート（ワードライン）に選択的にシリサイド５１３を形成させる。前記サイドウォール・スペイサの形成のために蒸着する絶縁膜は酸化膜が望ましくて窒化膜も蒸着させることができる。
【００３４】
前記サイドウォール・スペイサ工程の代わりに、ＡＰＣＶＤ工程やＨＤＰ工程を使ってステックゲートの間の空隙を満たして、エチバック工程を通じてギャップフィルした酸化膜を平坦化させながらワードライン表面が現われるようにした後、シリサイド工程を通じて現われたワードラインの表面に選択的にシリサイドを形成させることもできる。以後工程は従来のＭＯＳトランジスターの製造工程と等しい工程を使って本発明の不揮発性メモリー素子を製造する。
【００３５】
前記のようにＳＴＩ形成工程を別に進行しないで、Ｐウェルと共通ソース／ドレーンによって自主的に素子の分離領域が形成されるようにして、ＳＡＳ工程やＳＡ−ＳＴＩ工程を使わなくてＮＯＲフラッシュセルが占める面積を效果的に減らすことだけではなく、一つのトランジスターで２ビートを具現することができるサイドウォール・フローティングゲートを效果的に具現することができるし、ビートコンテックを各々のユニットセル毎に形成させる必要がなくて、セルが占める面積を最小化させることで、従来のビートコンテックを持つＮＯＲフラッシュメモリーセルが占める面積を６７〜８１％位まで減少させることができる。またビートコンテックがない２ビートサイドウォール・フローティングゲートＮＯＲフラッシュセルを效果的に具現することで、ＮＡＮＤフラッシュセルが占める面積の半分水準まで減らすことができる。
【００３６】
図１２乃至図２０は本発明のまた別の実施例による不揮発性メモリー素子の製造方法を示す工程断面図である。
【００３７】
先に、図１２に示されたように、Ｐ型半導体基板５０１の全面にイオン注入工程でディップＮウェル５０２とＰウェル５０３をそれぞれ形成させる。この時Ｐウェルを形成の時しきい値電圧調整とＰｕｎｃｈ−Ｔｈｒｏｕｇｈ防止のためのイオン注入を一緒に実施する。引き続き前記基板に第１バッファ酸化膜５０４を成長あるいは蒸着して、前記第１バッファ酸化膜の上部にバッファ窒化膜５０５を蒸着する。前記第１バッファ酸化膜を形成させる工程の代わりにウェルの形成のイオン注入工程の時に使われた酸化膜を使うこともできる。
【００３８】
次に、前記バッファ窒化膜とバッファ酸化膜をワードラインの方向にパターニングする。引き継いで、前記パターニングの後に露出したシリコーン基板にトンネル酸化膜５０６を形成する。前記第１バッファ酸化膜は５０Å〜３００Åの範囲で成長あるいは蒸着することが望ましくて、前記バッファ窒化膜は１００Å〜２０００Åの範囲で蒸着することが望ましい。トンネル酸化膜は３０Å〜３００Åの範囲で成長あるいは蒸着することが望ましい。
【００３９】
次いで、図１３に示されたように、サイドウォール・フローティングゲートの形成のためにポリシリコーンをウェハの全面に蒸着した後、ブランケットエッチング工程を通じてバッファ窒化膜の側面にサイドウォール・フローティングゲート５０７を形成させる。前記サイドウォール・フローティングゲートを形成させるために蒸着するポリシリコーンの蒸着の厚さは１００乃至１５００Åの範囲で蒸着することが望ましい
【００４０】
更に、図１４に示されたように、露出したシリコーン基板に形成されたトンネル酸化膜をとり除いた後、ウェハの全面にブロック酸化膜５０８を形成する。前記ブロック酸化膜は第１ブロック酸化膜と第２ブロック酸化膜の積層構造である。ここでサイドウォール・フローティングゲートの上に蒸着される第１ブロック酸化膜と第２ブロック酸化膜は消去の動作の時消去のしきい値電圧が決まった値打ちに収斂するようにして、シリコーン基板の上に蒸着される第１ブロック酸化膜と第２ブロック酸化膜は主ゲート酸化膜で作用するようになる。
【００４１】
第１ブロック酸化膜はＡｌ２Ｏ３やＹ２Ｏ３を使って４０Å〜４００Åの範囲で蒸着することが望ましい。第２ブロック酸化膜はＳｉＯ２を使って２０Å〜２００Åの範囲で蒸着することが望ましい。
【００４２】
次に、パターニングを通じてワードラインとワードラインの間（Ｃ−Ｃ方向）をオープンさせた後、エッチング工程を進行してオープンされた領域に蒸着されている第１ブロック酸化膜、第２ブロック酸化膜、サイドウォール・フローティングゲートを皆とり除く。
【００４３】
その後、図１５に示されたように、ポリシリコーンの主ゲート形成のためにウェハの全面にポリシリコーン５０９、第２バッファ酸化膜５１０、第２バッファ窒化膜５１１を順に蒸着した後、パターニングする。前記ポリシリコーンの主ゲートを形成させるために蒸着するポリシリコーンはドーピングされたポリを使うこともできドーピングされないポリを蒸着した後、イオン注入工程を通じてドーピングさせることもできる。ポリシリコーンゲート形成のためのポリシリコーンの蒸着の厚さは５００Å〜４０００Åの範囲で蒸着することが望ましい。第２バッファ酸化膜の蒸着工程は進行しないこともある。
【００４４】
次ぎに、図１６に示されたように、第１バッファ窒化膜を湿式蝕刻でとり除いた後、酸化膜工程を進行してポリシリコーンの主ゲートの側面とサイドウォール・フローティングゲートの側面に酸化膜５１２を成長あるいは蒸着させる。引き継いで、ポリシリコーンの主ゲートをマスクでイオン注入工程を進行してＬＤＤまたはソース／ドレーン拡張領域５１４を形成させて、ウェハの全面に絶縁膜を蒸着した後、ブランケットエッチングを通じてポリシリコーンの主ゲートの側面にサイドウォール・スペイサ５１３を形成させる。
【００４５】
引き継いで、ポリシリコーンゲートとサイドウォール・スペイサをマスクでイオン注入工程を進行してソース／ドレーン領域５１５を形成する。次いで、シリサイド工程を進行して共通ソース／ドレーンで使われる領域にシリサイド５１６を選択的に形成させて抵抗値を減少させる。ここでＬＤＤを別に形成させないで、サイドウォール・スペイサの形成の前にソース／ドレーン領域を形成させることもできる。前記サイドウォール・スペイサは酸化膜で形成させることが望ましいし、窒化膜または酸化膜と窒化膜を使って形成させることもできる。必要によって共通ソース／ドレーン領域にシリサイド工程を略することができる。
【００４６】
その後、図１７に示されたように、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程やＨＤＰ−ＣＶＤ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｕｒ  Ｄｅｐｏｓｉｔｉｏｎ）工程を使ってポリシリコーンの主ゲートの間の空隙を満たして、エチバック（Ｅｔｃｈ  Ｂａｃｋ）工程を通じてギャップフィル（Ｇａｐ  Ｆｉｌｌ）した酸化膜５１７を平坦化させながら第２バッファ窒化膜の中間位までリセスさせる。この時エチバック工程の代わりにＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程を使うことができる。
【００４７】
次ぎに、図１８に示されたように、ポリシリコーンの主ゲートに形成された第２バッファ窒化膜と第２バッファ酸化膜を湿式蝕刻工程で皆とり除いた後、ワードラインを形成させるためにウェハの全面にポリシリコーン５１８を蒸着する。前記ワードラインを形成させるために蒸着するポリシリコーンはドーピングされたポリを使うこともできドーピングされないポリを蒸着した後、イオン注入工程を通じてドーピングさせることもできる。前記ワードライン形成のためのポリシリコーンの蒸着の厚さは５００Å〜３０００Åの範囲で蒸着することが望ましい。
【００４８】
次いで、図１９に示されたように、ワードラインの方向にワードライン、ポリシリコーンの主ゲートをパターニングする。前記パターニング工程を通じてＢ−Ｂ’方向にワードラインとポリシリコーンゲートがステックゲートの形態になる。前記ワードラインは以前の工程で各々形成されたポリシリコーンゲートをワードラインの方向に互いに連結させる役目をする。
【００４９】
前記パターニング工程の後、酸化膜の成長工程を追加で進行することもできる。前記のようにパターニング後、ポリシリコーンの主ゲートの側面からシリコーン基板に形成される寄生トランジスターやピルトトランジスターのしきい値電圧を増加させるために、ワードラインをマスクでイオン注入工程を進行して不純物を注入することもできる。
【００５０】
次に、図２０に示されたように、基板の全面にサイドウォール・スペイサ形成のための絶縁膜を蒸着した後、ブランケット蝕刻を通じてサイドウォール・スペイサ５２０を形成した後、シリサイド工程を通じてワードラインに選択的にシリサイド５１９を形成させる。前記サイドウォール・スペイサの形成のために蒸着する絶縁膜は酸化膜が望ましくて、窒化膜または酸化膜と窒化膜皆を蒸着させることもできる。以後の工程は従来のＭＯＳトランジスターの製造工程と等しい工程を使って本発明の不揮発性メモリー素子を製造する。
【００５１】
つぶさに説明された本発明によって、本発明の特徴部及び本発明の特徴部を含む変形態様は、本発明の技術分野で熟練された普通の人々に容易に理解される事は自明である。本発明のそういう変形態様の範囲は本発明の特徴部を含むあって技術分野に熟練された通常の知識を持った者等の範囲内にあり、そういう変形態様は本発明の請求項の範囲内にあると見なされる。
【図面の簡単な説明】
【００５２】
【図１】図１は、従来技術によるフラッシュメモリーセルの断面図である。
【図２】図２は、従来のＮＯＲフラッシュ・ユニットセルの面積と本発明の不揮発性メモリー素子のユニットセルの面積を比べた図面である。
【図３】図３は、本発明による不揮発性メモリー素子のセルアレイレイアウトの例を示す図である。
【図４】図４は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図５】図５は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図６】図６は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図７】図７は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図８】図８は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図９】図９は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１０】図１０は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１１】図１１は、本発明の一つの実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１２】図１２は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１３】図１３は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１４】図１４は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１５】図１５は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１６】図１６は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１７】図１７は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１８】図１８は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図１９】図１９は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【図２０】図２０は、本発明の他の実施例による不揮発性メモリー素子の製造方法の一具体例における一部の工程を示す断面図である。
【符号の説明】
【００５３】
１０    半導体基板
１１    素子分離膜
１２    ゲート酸化膜
１３    第１ポリシリコーン層
１５    誘電体層
１６    第２ポリシリコーン層
１７    金属層
１８    窒化膜
５０１  Ｐ型半導体基板
５０２  Ｎウェル
５０３  Ｐウェル
５０４  ゲート酸化膜
５０５  第１コントロールゲート
５０６  バッファ酸化膜
５０７  バッファ窒化膜
５０８  トンネル酸化膜
５０９  サイドウォール・フローティングゲート
５１０  共通ソース／ドレーン領域
５１１  酸化膜
５１２  第２コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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