(57)【要約】【課題】光信号を電気信号に変換することなく、ビットレートの変換を行うクロック変換装置及び光時分割多重装置を提供する。【解決手段】クロック変換装置は、光分岐部11と、クロック抽出回路21と、基準ビットレート信号発生器90と、電気回路部30と、ビットレート変換部20とを備えている。光分岐部により、入力光信号は第１及び第２の入力分岐光信号に分岐され、クロック抽出回路により、入力ビットレート信号が抽出される。電気回路部は、入力ビットレート信号と基準ビットレート信号発生器で発生した基準ビットレート信号とによりビットレート制御信号を生成する。ビットレート変換部は、第１の入力分岐光信号を複数個の分配光信号に分配する分配器13、分配光信号の各々をビットレート制御信号により、同一の遅延時間だけ順次に遅延して複数個の光遅延信号を生成するとともに、順次に、一つの光遅延信号を抽出するビットレート調整部22及び抽出された光遅延信号を多重させて基準ビットレートの出力光信号として出力する結合器19を含んでいる。【選択図】図１
2005311867.tif 000002
【特許請求の範囲】
【請求項１】
１パケットに順次の複数個の光パルスを含み、かつ、光パルスのビットレートが正規のビットレートからずれている入力光信号を第１及び第２の入力分岐光信号に分岐する光分岐部と、
前記第２の入力分岐光信号からクロック信号として入力ビットレート信号を抽出するクロック抽出回路と、
前記入力光信号が正常時に有する前記正規のビットレートと等しいビットレートで基準ビットレート信号を発生する基準ビットレート信号発生器と、
前記入力ビットレート信号と前記基準ビットレート信号とにより遅延制御信号及び抽出信号をビットレート制御信号としてそれぞれ生成する電気回路部と、
前記第１の入力分岐光信号を複数個の分配光信号に分配する分配器、該分配光信号の各々を前記遅延制御信号で制御して同一の遅延時間だけ順次に遅延して複数個の光遅延信号を生成するとともに、前記抽出信号によって、生成された前記光遅延信号の中から、順次に、一つの光遅延信号を抽出して出力するビットレート調整部、及び１つずつ抽出された前記光遅延信号を多重させて基準ビットレートの出力光信号として出力する結合器とを含むビットレート変換部とを備える
ことを特徴とするクロック変換装置。
【請求項２】
前記ビットレート調整部は、光移相器及び光変調器を備え、
前記光移相器は、前記分配光信号の各々を前記遅延制御信号で制御して同一の遅延時間だけ順次に遅延して複数個の光遅延信号を生成し、
前記光変調器は、前記抽出信号によって、生成された前記光遅延信号の中から、順次に、一つの光遅延信号を抽出して出力する
ことを特徴とする請求項１に記載のクロック変換装置。
【請求項３】
１パケットに含まれる光パルスの個数がｍ個（ｍは２以上の整数）であり、
基準ビットレート信号が基準ビットレートｆ０及び基準周期Ｔ０（＝１／ｆ０）を有し、
入力ビットレート信号が基準ビットレートｆ０とは異なる入力ビットレートｆ１及び入力周期Ｔ１（＝１／ｆ１）を有し、
前記分配器は前記第１の入力分岐信号をｍに分配して第１〜ｍの分配光信号とし、
前記光移相器は第１〜ｍのセルを備え、前記光移相器の前記第１〜ｍのセルに、第１〜ｍの分配光信号が入力され、前記遅延制御信号により、第ｋ（ｋは１以上ｍ以下の整数）の分配光信号にτ０＋（ｋ−１）×（Ｔ０−Ｔ１）の遅延を与えて第ｋの光遅延信号を生成し、Ｔ０−Ｔ１が正のときは、基準遅延τ０は、０又は正であり、Ｔ０−Ｔ１が負の時は、前記基準遅延τ０は、（ｍ−１）×｜Ｔ０−Ｔ１｜と等しいか又は（ｍ−１）×｜Ｔ０−Ｔ１｜以上であり、
前記抽出信号はｍ分岐され、第ｋの抽出信号は、入力周期Ｔ１と等しいゲート幅を有し、かつ、基準遅延τ０及び前記基準周期Ｔ０に基づくτ０＋（ｋ−１）×Ｔ０の遅延を受けており、
前記光変調器は第１〜ｍのセルを備え、前記光変調器の第ｋのセルに、前記光移相器で遅延した第ｋの光遅延信号が入力され、前記第ｋの抽出信号によって、前記第ｋの光遅延信号から１つずつ抽出し、
前記結合器は、第１〜ｍの光変調信号を多重して基準ビットレートｆ０を有する出力光信号を出力する
ことを特徴とする請求項２に記載のクロック変換装置。
【請求項４】
第１〜ｐ（ｐは１以上の整数）のクロック変換部と、第１〜ｐの変調部、多重部及び基準ビットレート発生器を備える光時分割多重装置であって、
第ｑ（ｑは１以上ｐ以下の整数）のクロック変換部は、前記基準ビットレート発生器で発生した基準ビットレートｆ０及び基準周期Ｔ０（＝１／ｆ０）を有する基準ビットレート信号により、第ｑの入力光信号を、基準ビットレートｆ０を有する第ｑの出力光信号に変換した後、出力し、
第ｑの変調部は、第ｑの時間遅延装置を備え、前記第ｑの時間遅延装置により、第ｑの出力光信号は、Ｔ０×（ｑ―１）／ｐの時間遅延を受けて第ｑの変換信号となり、
前記多重部は、第１〜ｐの変換信号を時分割多重して、ビットレートｐ×ｆ０の光時分割多重信号を出力し、
前記クロック変換部として、請求項1〜３のいずれか1項に記載のクロック変換装置を用いる
ことを特徴とする光時分割多重装置。
【請求項５】
請求項４に記載の光時分割多重装置において、
前記第ｑの変調部は、さらに第ｑの波長変換装置を備え、前記第ｑの波長変換装置は、第ｑの出力光信号の波長を基準波長に変換して、第ｑの波長変換光信号を出力し、
前記第ｑの時間遅延装置は、第ｑの波長変換光信号に、Ｔ０×（ｑ―１）／ｐの時間遅延を与えて第ｑの変換信号を生成する
ことを特徴とする光時分割多重装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、クロック変換装置及び光時分割多重装置に関するものである。
【背景技術】
【０００２】
各端局から伝送される光信号は、例えば、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）／ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ）で定められている９．９５３２８Ｇｂｉｔ／ｓやＩＥＥＥ８０２．３の規格で定められている１０．３１２５Ｇｂｉｔ／ｓのビットレートを持つ。
【０００３】
しかしながら、この光信号の光パルスビットレートは、各端局で個別に基準とする低ビットレートから高ビットレートに変換されているため、各端局から伝送される光信号は、互いに、ビットレートがわずかながらずれているのが現状である。
【０００４】
そこで、各端局から伝送される光信号を中継器で時分割多重して中継を行う場合、中継器において光信号相互間でビットレートを揃える必要がある。
【０００５】
図９を参照して光信号のビットレートを揃えるためのクロック変換装置の従来例について説明する。クロック変換装置に入力された入力ビットレートｆ１の入力光信号Ｓ３０１自体は、光／電気変換部２６１で入力ビットレートｆ１の入力電気信号Ｓ３０４に一旦変換される。クロック抽出回路２２２で、入力電気信号Ｓ３０４からクロック信号として入力ビットレート信号Ｓ３３２が抽出される。入力ビットレート信号Ｓ３３２を用いて、入力電気信号Ｓ３０４が、メモリ２６５に書き込まれる。メモリ２６５に書き込まれた入力電気信号Ｓ３０４は、基準ビットレート発生器２３１で発生した基準ビットレートｆ０の基準ビットレート信号Ｓ３３４により読み出されて基準ビットレートｆ０の変調電気信号Ｓ３１０となる。変調電気信号Ｓ３１０は電気／光変換部２６３で基準ビットレートｆ０の出力光信号Ｓ３１１に変換され出力される。（例えば、特許文献１参照）
【特許文献１】特開２００２−２４７０７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述の従来例のクロック変換装置は、入力信号を、一旦、入力電気信号に変換して、この入力電気信号に対してビットレートの変換を行い、然る後、得られた変調電気信号を出力光信号に変換している。また、このクロック変換装置は、信号を一度メモリに蓄えている。そのため光信号の伝送は、中継時に時間遅延を受け、この時間遅延がネットワーク全体の伝送速度を決めてしまうおそれがある。また、多重される信号が多い場合には、光／電気変換部、メモリ及び電気／光変換部を一組とする組み合わせ個数が多重される信号の数だけ必要となるため、このクロック変換装置を用いる光多重装置は、その構成が煩雑になる。
【０００７】
この発明は、上述の問題点に鑑みてなされたものであり、この発明の目的は、光信号のビットレートの変換を、当該光信号を電気信号に変換した状態で行うことなく、当該光信号の状態のまま行うクロック変換装置及びこのクロック変換装置を用いた光時分割多重装置を提供することである。
【課題を解決するための手段】
【０００８】
上述した目的を達成するために、この発明のクロック変換装置は、光分岐部と、クロック抽出回路と、基準ビットレート信号発生器と、電気回路部と、ビットレート変換部とを備えている。
【０００９】
光分岐部は、１パケットに順次の複数個の光パルスを含み、かつ、光パルスのビットレートが正規のビットレートからずれている入力光信号を第１及び第２の入力分岐光信号に分岐する。
【００１０】
クロック抽出回路は、第２の入力分岐光信号からクロック信号として入力ビットレート信号を抽出する。
【００１１】
基準ビットレート信号発生器は、入力光信号が正常時に有する正規のビットレートと等しいビットレートで基準ビットレート信号を発生する。
【００１２】
電気回路部は、入力ビットレート信号と基準ビットレート信号とにより遅延制御信号及び抽出信号をビットレート制御信号としてそれぞれ生成する。
【００１３】
ビットレート変換部は、分配器、ビットレート調整部及び結合器を含んでいる。分配器は、第１の入力分岐光信号を複数個の分配光信号に分配する。ビットレート調整部は、分配光信号の各々を遅延制御信号で制御して同一の遅延時間だけ順次に遅延して複数個の光遅延信号を生成するとともに、抽出信号によって、生成された光遅延信号の中から、順次に、一つの光遅延信号を抽出して出力する。結合器は、１つずつ抽出された光遅延信号を多重させて基準ビットレートの出力光信号として出力する。
【００１４】
この発明のクロック変換装置の好適実施例によれば、ビットレート調整部は、光移相器と光変調器を備えているのが良い。光移相器は、分配光信号の各々を遅延制御信号で制御して同一の遅延時間だけ順次に遅延して複数個の光遅延信号を生成する。光変調器は、抽出信号によって、生成された光遅延信号の中から、順次に、一つの光遅延信号を抽出して出力する。
【００１５】
また、好ましくは、１パケットに含まれる光パルスの個数がｍ個（ｍは２以上の整数）であるとき、光移相器は、第１〜ｍのセルを備え、光変調器は、第１〜ｍのセルを備えているのがよい。
【００１６】
基準ビットレート信号が基準ビットレートｆ０及び基準周期Ｔ０（＝１／ｆ０）を有し、入力ビットレート信号が基準ビットレートｆ０とは異なる入力ビットレートｆ１及び入力周期Ｔ１（＝１／ｆ１）を有する。
【００１７】
分配器は第１の入力分岐信号をｍに分配して第１〜ｍの分配光信号とする。
【００１８】
光移相器の第１〜ｍのセルに、第１〜ｍの分配光信号が入力され、遅延制御信号により、第ｋ（ｋは１以上ｍ以下の整数）の分配光信号にτ０＋（ｋ−１）×（Ｔ０−Ｔ１）の遅延を与えて第ｋの光遅延信号を生成する。Ｔ０−Ｔ１が正のときは、基準遅延τ０は、０又は正であり、Ｔ０−Ｔ１が負の時は、基準遅延τ０は、（ｍ−１）×｜Ｔ０−Ｔ１｜と等しいか又は（ｍ−１）×｜Ｔ０−Ｔ１｜以上である。
【００１９】
抽出信号はｍ分岐され、第ｋ（ｋは１以上ｍ以下の整数）の抽出信号は、入力周期Ｔ１と等しいゲート幅を有し、かつ、基準遅延τ０及び基準周期Ｔ０に基づくτ０＋（ｋ−１）×Ｔ０の遅延を受ける。
【００２０】
光変調器の第ｋのセルに、光移相器で遅延した第ｋの光遅延信号が入力され、第ｋの抽出信号によって、第ｋの光遅延信号から１つずつ抽出する。
【００２１】
結合器は、第１〜ｍの光変調信号を多重して基準ビットレートｆ０を有する出力光信号を出力する。
【００２２】
上述した目的を達成するために、この発明の光時分割多重装置は、第１〜ｐ（ｐは１以上の整数）のクロック変換部と、第１〜ｐの変調部、多重部及び基準ビットレート発生器を備えて構成される。
【００２３】
第ｑ（ｑは１以上ｐ以下の整数）のクロック変換部は、基準ビットレート発生器で発生した基準ビットレートｆ０及び基準周期Ｔ０（＝１／ｆ０）を有する基準ビットレート信号により、第ｑの入力信号を、基準ビットレートｆ０を有する第ｑの出力光信号に変換した後、出力する。
【００２４】
第ｑの変調部は、第ｑの時間遅延装置を備えていて、第ｑの時間遅延装置により、第ｑの出力光信号は、Ｔ０×（ｑ―１）／ｐの時間遅延を受けて第ｑの変換信号となる。
【００２５】
多重部は、第１〜ｐの変換信号を時分割多重して、ビットレートｐ×ｆ０の光時分割多重信号を出力する。
【００２６】
ここで、クロック変換部としては、上述のこの発明のクロック変換装置を用いている。
【００２７】
この発明の光時分割多重装置の好適実施例によれば、
第ｑの変調部は、さらに第ｑの波長変換装置を備え、第ｑの波長変換装置は、第ｑの出力光信号の波長を基準波長に変換して、第ｑの波長変換信号を出力しする。
【００２８】
第ｑの時間遅延装置は、第ｑの波長変換信号に、Ｔ０×（ｑ―１）／ｐの時間遅延を与えて第ｑの変換信号を生成する。
【発明の効果】
【００２９】
この発明のクロック変換装置によれば、光信号を電気信号に変換することなく、当該光信号自体に対してビットレートの変換を行うので、光／電気変換部及び電気／光変換部が不要となり、装置構成が簡単になる。
【００３０】
また、この発明のクロック変換装置によれば、ビットレート変換を行うために従来は必要であった電気信号を一旦記憶するためのメモリを必要としないので、メモリに信号を蓄えることによる時間遅延が生じない。
【００３１】
また、この発明のクロック変換装置によれば、１パケットに複数個の光パルスを含んでいる場合でも、１つの光移相器及び１つの光変調器でクロック変換を行うことができるので、クロック変換装置の構成が簡単になる。
【００３２】
この発明の光時分割多重装置によれば、簡単な構成で、伝送すべき光信号のビットレートを一定すなわち互いに同一にして多重することができる。
【００３３】
また、この発明の光時分割多重装置によれば、波長変換装置を備えることで、各端局から伝送される光信号の波長が異なる場合であっても、同じ波長の光に変換して多重することができる。
【発明を実施するための最良の形態】
【００３４】
以下、図を参照して、この発明の実施の形態について説明するが、構成および配置関係についてはこの発明が理解できる程度に概略的に示したものに過ぎない。なお、断面図では、ハッチングを一部省略している。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。従って、この発明は以下の実施の形態に限定されない。
【００３５】
（クロック変換装置）
図１はこの発明のクロック変換装置の構成例を説明するための概略図である。通常、伝送されるべき光信号は、正規の、すなわち規定のビットレートで発生する順次の光パルス信号で構成されている。例えば、ＳＤＨ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｉｇｉｔａｌ  Ｈｉｅｒａｒｃｈｙ）／ＳＯＮＥＴ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｏｐｔｉｃａｌ  ＮＥＴｗｏｒｋ）の規定では、９．９５３２８Ｇｂｉｔ／ｓなどのビットレートが用いられ、ＩＥＥＥ８０２．３の規定では１０．３１２５Ｇｂｉｔ／ｓなどのビットレートが用いられる。
【００３６】
しかしながら、この光パルス信号のビットレートが何らかの原因で規定のビットレートからずれた状態で光信号として伝送される場合がある。この発明のクロック変換装置は、このずれが生じているビットレートを規定のビットレートに変換して出力させる構成となっていて、光回路部１０、電気回路部３０及び基準ビットレート発生器９０を備えて構成されている。電気回路部３０は、基準ビットレート発生器９０と電気的に接続されている。光回路部１０は、光分岐部１１、クロック抽出回路２１とビットレート変換部２０を備えている。ビットレート変換部２０は、好ましくは、分配器１３、ビットレート調整部２２及び結合器１９を含み、さらに、ビットレート調整部２２は、この構成例では、光移相器１５及び光変調器１７を含んでいる。
【００３７】
図２は、分配器１３、光移相器１５、光変調器１７及び結合器１９を含んだビットレート変換部２０の構成を模式的に示した概略図である。尚、以下の説明では光信号は単一波長の光の信号とする。
【００３８】
光分岐部１１は、入力光信号Ｓ１０１を２分岐し、一方の第１の入力分岐光信号Ｓ１０３−１を分配器１３へ送り、他方の第２の入力分岐光信号Ｓ１０３−２をクロック抽出回路２１へ送る。光分岐部１１は、現状のビットレートを保持したままの状態で入力光信号Ｓ１０１を２分岐する機能を持てば良く、光分岐部１１として、ハーフミラーやファイバーカプラー等を用いることができる。
【００３９】
クロック抽出回路２１は、第２の入力分岐光信号Ｓ１０３−２から、入力光信号Ｓ１０１の現状のビットレート（以下、入力ビットレートと称する。）ｆ１を有するクロック信号すなわち入力ビットレート信号Ｓ１３１を抽出する。また、以下の説明では、入力光信号Ｓ１０１の周期を入力周期Ｔ１（＝１／ｆ１）と称する。クロック抽出回路２１は、周知のクロック抽出回路を用いれば良く、例えば、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）を用いたクロック抽出回路を用いることができる。
【００４０】
分配器１３は、レンズ等で構成され、第１の入力分岐光信号Ｓ１０３−１を好ましくは、互いに光強度が等しい複数個（ｍ個）の光信号に分配する。この分配は順次の光パルス信号ごとに行う。分配器１３は、この光強度を分配することにより、第１〜ｍ（ｍは２以上の整数とする。）の分配光信号Ｓ１０５−１〜ｍとして、ビットレート変換部２０へ並列に入力させる。
【００４１】
ビットレート変換部２０は、ビットレートの乱れている入力光信号のビットレートを正規のビットレートに変換して、規定されたビットレートの光信号として出力させる機能を備えている。そのため、このビットレート変換部２０は、光信号のビットレートを変換するために、ビットレート制御信号Ｓ１６０を用いる。このビットレート制御信号Ｓ１６０は、後で詳細に説明するが、入力光信号からこの入力光信号のビットレートに対応して抽出されたクロック信号としての入力ビットレート信号Ｓ１３１と、伝送される光信号の規定のビットレートに等しいビットレートの基準光パルス信号からなる基準ビットレート信号Ｓ１３３とからそれぞれ生成される遅延制御信号Ｓ１３５及び抽出信号Ｓ１５１を含む。これら遅延制御信号Ｓ１３５及び抽出信号Ｓ１５１の生成は、主として、電気回路部３０で行われて、ビットレート変換部２０に出力される。
【００４２】
光移相器１５はｎ×ｎ（≧ｍ）マトリックス（行列）配列の光セル（以下、単にセルとも称する。）を備えている（ｎはｎ×ｎ≧ｍを満たす整数とする）。分配光信号Ｓ１０５−１〜ｍは、光移相器１５が備える各セルに入力される。光移相器１５には、ビットレート制御信号Ｓ１６０のうち遅延制御信号Ｓ１３５が供給され、各セルに入力された分配光信号Ｓ１０５の読み出しのタイミングを調整する。すなわち、第１〜ｍの分配光信号Ｓ１０５−１〜ｍは、電気回路部３０で生成された遅延制御信号Ｓ１３５により、順次の分配光信号として互いに一定の等しい時間間隔だけの遅延を受けて第１〜ｍの光遅延信号Ｓ１０７−１〜ｍとして出力される。
【００４３】
光変調器１７は、光移相器１５と同じくｎ×ｎ（≧ｍ）マトリックス配列のセル（光セル）を備えている。第１〜ｍの光遅延信号Ｓ１０７−１〜ｍは、対応する光変調器１７の各セルに入力される。これら光遅延信号Ｓ１０７は、電気回路部３０で生成された第１〜ｍの抽出信号Ｓ１５１−１〜ｍにより、１ビットずつ抽出されて第１〜ｍの光変調信号Ｓ１０９−１〜ｍとなる。これら抽出信号Ｓ１５１は、光遅延信号Ｓ１０７の時間間隔τと等しい時間間隔で、入力光信号の順次の光パルス間隔すなわち入力周期に等しい持続時間で生成される。また、光変調信号Ｓ１０９の抽出は、順次の光パルス信号毎に出力され光遅延信号Ｓ１０７と抽出信号Ｓ１５１とが一致したとき、光遅延信号Ｓ１０７が光変調信号Ｓ１０９として出力することで行われる。なお、電気回路部３０の構成及び電気回路部３０での遅延制御信号Ｓ１３５と抽出信号Ｓ１５１の生成については、後述する。
【００４４】
第１〜ｍの光変調信号Ｓ１０９−１〜ｍは、結合器１９に送られる。結合器１９は、レンズ等で構成され、光変調信号Ｓ１０９−１〜ｍを結合して、１つの出力光信号Ｓ１１１として出力する。
【００４５】
次に、図３を参照して光移相器１５の具体的な構成例について説明する。図３（Ａ）は平面図であり、図３（Ｂ）は断面図である。図３（Ｂ）では、断面を示すハッチングは省略している。光移相器１５は、ＬｉＮｂＯ3などの一軸性結晶基板７１で構成されている。一軸性結晶基板７１の両面に、第１及び第２の電極薄膜７３ａ及び７３ｂと第１及び第２のレンズアレイ７５ａ及び７５ｂがそれぞれｎ×ｎのマトリックス状に形成されているので、光移相器１５は、ｎ×ｎ個のセルを備えることになる。
【００４６】
第１のレンズアレイ７５ａは、分配器１３から出力された分配光信号Ｓ１０５の方向を整えて、一軸性結晶基板７１に送る。第１〜ｍの分配光信号Ｓ１０５−１〜ｍは、第１及び第２の電極薄膜７３ａ及び７３ｂ間に印加された遅延制御信号Ｓ１３５で分配光信号Ｓ１０５毎に遅延を受けて第１〜ｍの光遅延信号Ｓ１０７−１〜ｍとなる。光遅延信号Ｓ１０７は第２のレンズアレイ７５ｂで方向を整えられて、光変調器１７に送られる。第１〜ｍの光遅延信号Ｓ１０７−１〜ｍのそれぞれに異なる遅延を与えるため、遅延制御信号Ｓ１３５として、第１及び第２の電極薄膜７３ａ及び７３ｂ間に印加される電圧は、セル毎に異なっている。遅延制御信号Ｓ１３５を、電気回路部３０から信号の数だけ、光移相器１５に信号を送る構成としても良いし、例えば、電極薄膜７３ａの各セルに対応する部分の間を抵抗成分で結合することにより各セルの電極薄膜７３ａ及び７３ｂ間に印加される電圧を異なるように設定して、電気回路部３０から光移相器１５に送る遅延制御信号Ｓ１３５の数を減らすこともできる。
【００４７】
光変調器１７の構成及び電極配置について図４を参照して説明する。図４（Ａ）は、平面図であり、図４（Ｂ）は断面図である。図４（Ｂ）では、断面を示すハッチングは一部省略している。光変調器１７は、図３を参照して説明した光移相器１５の構成と同様の構成であり、ＬｉＮｂＯ3などの一軸性結晶基板７２の両面に、第１及び第２の電極薄膜７４ａ及び７４ｂと第１及び第２のレンズアレイ７６ａ及び７６ｂとがそれぞれｎ×ｎのマトリックス状に形成された構成となっている。
【００４８】
第２の電極薄膜７４ｂの各セルの下部には第１のＧＮＤ用電極８１が設けられている。隣り合うセルの第１のＧＮＤ用電極８１同士が接続され、行毎に１本ずつの帯状の第１のＧＮＤ用電極８１となっている。
【００４９】
第１の電極薄膜７４ａのｎ×ｎの各セルは、２区分され、ｎ行２ｎ列のマトリックス状の構成と考えることができる。ｎ行２ｎ列のマトリックスとして考えた場合、例えば、奇数行奇数列のセル及び偶数行偶数列のセルは、信号用電極部８３を備え、かつ、奇数行偶数列のセル及び偶数行奇数列のセルは、信号用電極部８３を備えない構成とすることで、信号用電極部を備える変調用セル７８ａと信号用電極部を備えない透過用セル７８ｂとが交互に並ぶように配置されている。
【００５０】
信号用電極部８３は信号用電極８５と第２のＧＮＤ用電極８７とで構成される。信号用電極８５は、第１の電極薄膜７４ａの、一軸性結晶基板７２とは接しない面側に設けられている。第２のＧＮＤ用電極８７は、第１の電極薄膜７４ａの、一軸性結晶基板７２と接しない面側に設けられたコの字状の電極８７ａと、第１の電極薄膜７４ａの一軸性結晶基板７２と接する面側に設けられた平面電極８７ｂとを接続するように構成されている。コの字状の電極８７ａは、信号用電極８５と、上、右及び左側の透過用セル７８ｂとの間に設けられていて、平面電極８７ｂは、信号用電極８５と一軸性結晶基板７２との間に設けられている。このような構成とすることで、信号用電極部８３を備えるセルを通過する光に対して、近似的に垂直方向に電界を印加することが可能となる。
【００５１】
この光変調器は、隣接する変調用セル７８ａと透過用セル７８ｂとが１組となって１つのセルを構成して動作する。透過用セル７８ｂに入射された第１の光はそのまま通過する。変調用セル７８ａに入射された第２の光は、印加された電界に応じて位相が変化する。例えば、変調用セル７８ａを通過する第２の光の位相がπずれるように電界を印加すると、第１の光と第２の光は逆位相なので、光は弱めあう。また、第１と第２の光が同位相になるように電界を印加すると、第１の光と第２の光は強めあう。ここで、光変調器１７の一軸性結晶基板７２の厚さをＬ、セルの一辺の長さをｄ、信号用電極に印加する電圧をＶとすると、ＬｉＮｂＯ3の一軸性結晶基板７２で生じる位相遅延δは、δ＝（π／λ）ｎe3ｒ33（Ｌ／ｄ）Ｖで与えられる。但し、ｎeは異常光屈折率、ｒ33は電気光学マトリックスの項であり、それぞれ一般に、ｎe＝２．２、ｒ33＝３０．８×１０-12（ｍ／Ｖ）と知られている。このため、セルの一辺の長さｄを５０μｍ、結晶基板の厚さＬを２ｍｍとすると、波長λが１５５０ｎｍの光に対し、電圧Ｖとして１２５Ｖの電圧印加で、第１の光と第２の光にπの位相差を与えることが可能であり、第１の光と第２の光が強め合う場合と弱め合う場合を得ることができる。このように、印加する電界によって、所望のセルの組を通過する光を抽出して光変調信号とすることができる。
【００５２】
なお、光移相器１５及び光変調器１７は、信号の数だけ用意しても良いが、上述のように、それぞれ１つの１軸性結晶基板で構成することにより、より簡単な構成をとることが可能となる。また、ここでは１軸性の結晶としてＬｉＮｂＯ3を用いる例について説明したが、同様の電気光学効果を示す結晶を用いても良い。
【００５３】
図１を参照して、電気回路部３０について説明する。電気回路部３０は、ビットレート比較器３１、ゲート生成部４０及び遅延制御部５０を備えて構成される。
【００５４】
ビットレート比較器３１に、基準ビットレート発生器９０で生成された、基準のビットレート（以下、基準ビットレートと称する。）ｆ０の基準ビットレート信号Ｓ１３３が入力される。また、以下の説明では、基準ビットレート信号Ｓ１３３の周期を基準周期Ｔ０（＝１／ｆ０）と称する。基準ビットレートｆ０としては、例えば、ＳＤＨ／ＳＯＮＥＴの規定による９．９５３２８Ｇｂｉｔ／ｓなどのビットレートが基準ビットレートｆ０として、予め基準ビットレート発生器９０に対して、設定される。
【００５５】
光回路部１０のクロック抽出回路２１で抽出された入力ビットレート信号Ｓ１３１は２分岐され、その一方の第１の入力ビットレート信号Ｓ１３１−１がビットレート比較器３１に送られる。ビットレート比較器３１は、入力ビットレートｆ１及び入力周期Ｔ１の第１の入力ビットレート信号Ｓ１３１−１と基準ビットレートｆ０及び基準周期Ｔ０の基準ビットレート信号Ｓ１３３とを比較する。ビットレート比較器３１はこの２つの信号の周期の差τ＝Ｔ０−Ｔ１に基づく遅延を各分配光信号Ｓ１０５に与えるように、遅延制御信号Ｓ１３５を生成する。
【００５６】
ゲート生成部４０は、演算回路４１、１ビット遅延回路４３、排他的論理和回路４５、及び論理積回路４７を備えて構成され、入力周期Ｔ１のゲート幅、すなわち１ビットの持続時間を持つゲート信号Ｓ１４９を生成する。図５を合わせて参照して、ゲート生成部４０の動作について説明する。図５は、ゲート信号Ｓ１４９の生成について説明するためのタイムチャートである。演算回路４１は、第２の入力ビットレート信号Ｓ１３１−２の信号到達時に１となり、信号が存在する間、１レベルを持続し、信号終了時に０レベルとなるゲート生成用信号Ｓ１４１を出力する。ゲート生成用信号Ｓ１４１は３分岐される。第２のゲート生成用信号Ｓ１４１−２は、１ビット遅延回路４３で１ビットすなわち入力ビットレート信号に含まれるクロックパルス信号１つ分遅延されて、１ビット遅延信号Ｓ１４５となる。第１のゲート生成用信号Ｓ１４１−１と１ビット遅延信号Ｓ１４５とが、排他的論理和回路４５で排他的論理和を取られ、排他論理和信号Ｓ１４７となる。排他論理和信号Ｓ１４７と第３のゲート生成用信号Ｓ１４１−３とが論理積回路４７で論理積を取られ、１ビットのタイムスロットすなわち入力周期Ｔ１のゲート幅を持つゲート信号Ｓ１４９となる。ゲート信号Ｓ１４９はｍ分岐され、遅延制御部５０が備える第１〜ｍの遅延器５３−１〜ｍに入力される。
【００５７】
光移相器１５及び光変調器１７での遅延及び抽出について図６及び図７のタイミングチャートを参照して説明する。１パケットの光パルス信号の数をｍとして、入力ビットレートｆ１及び入力周期Ｔ１の入力光信号Ｓ１０１から、基準ビットレートｆ０及び基準周期Ｔ０の出力光信号Ｓ１１１を取り出すものとする。
【００５８】
図６は、τ＞０、すなわち、Ｔ０＞Ｔ１の場合について説明するためのタイミングチャートである。ここでは、簡単のため、ｍ＝４としている。
【００５９】
クロック抽出回路２１で、第２の入力分岐光信号Ｓ１０３−２から入力ビットレートｆ１及び入力周期Ｔ１の入力ビットレート信号Ｓ１３１が抽出される。基準ビットレート発生器９０で基準ビットレートｆ０及び基準周期Ｔ０の基準ビットレート信号Ｓ１３３が生成される。
【００６０】
光移相器１５は、遅延制御信号Ｓ１３５により、第１の分配光信号Ｓ１０５−１にτ０の遅延を与えて第１の光遅延信号Ｓ１０７−１とし、第２の分配光信号Ｓ１０５−２にτ０＋τの遅延を与えて第２の光遅延信号Ｓ１０７−２とし、第３の分配光信号Ｓ１０５−３にτ０＋２τの遅延を与えて第３の光遅延信号Ｓ１０７−３とし、及び第４の分配光信号Ｓ１０５−４にτ０＋３τの遅延を与えて第４の光遅延信号Ｓ１０７−４とする。ここで、τ０は任意の正の時間又は０で良いが、τ０は時間遅延となるので、小さくするのが良く、τ＞０の場合は０とするのが好適である。
【００６１】
第１〜４の遅延器５３−１〜４は、遅延制御回路５１からのゲート遅延制御信号Ｓ１３８に応じて、第１のゲート信号Ｓ１４９−１にτ０の遅延を与えて第１の抽出信号Ｓ１５１−１とし、第２のゲート信号Ｓ１４９−２にτ０＋Ｔ０の遅延を与えて第２の抽出信号Ｓ１５１−２とし、第３のゲート信号Ｓ１４９−３にτ０＋２×Ｔ０の遅延を与えて第３の抽出信号Ｓ１５１−３とし、さらに、第４のゲート信号Ｓ１４９−４にτ０＋３×Ｔ０の遅延を与えて第４の抽出信号Ｓ１５１−４とする。遅延制御回路５１は、ビットレート比較器３１からのビットレート比較信号Ｓ１３７の入力により動作する。
【００６２】
第１〜４の光信遅延号Ｓ１０７−１〜４は、それぞれ対応する第１〜４の抽出信号Ｓ１５１−１〜４により１ビットずつ抽出された後に結合され、基準周期Ｔ０の出力光信号Ｓ１１１となる。
【００６３】
ここでは、ｍ＝４の場合について説明したが、第ｋ（ｋは１以上ｍ以下の整数）の分配光信号Ｓ１０５−ｋにτ０＋（ｋ−１）×τの遅延を与えて第ｋの光遅延信号Ｓ１０７−ｋとし、第ｋのゲート信号Ｓ１４９−ｋにτ０＋（ｋ−１）×Ｔ０の遅延を与えて第ｋの抽出信号Ｓ１５１−ｋとすれば、ｍが１以上の任意の整数について適用可能となる。
【００６４】
図７は、τ＜０、すなわち、Ｔ０＜Ｔ１の場合について説明するためのタイミングチャートである。ここでは、簡単のため、ｍ＝４としている。
【００６５】
クロック抽出回路２１で、第２の入力分岐光信号Ｓ１０３−２から入力ビットレートｆ１及び入力周期Ｔ１の入力ビットレート信号Ｓ１３１が抽出される。基準ビットレート発生器９０で基準ビットレートｆ０及び基準周期Ｔ０の基準ビットレート信号Ｓ１３３が生成される。
【００６６】
光移相器１５は、遅延制御信号Ｓ１３５により、第１の分配光信号Ｓ１０５−１にτ０の遅延を与えて第１の光遅延信号Ｓ１０７−１とし、第２の分配光信号Ｓ１０５−２にτ０＋τ（＝τ０−｜τ｜）の遅延を与えて第２の光遅延信号Ｓ１０７−２とし、第３の分配光信号Ｓ１０５−３にτ０＋２τ（＝τ０−｜２τ｜）の遅延を与えて第３の光遅延信号Ｓ１０７−３とし、及び第４の分配光信号Ｓ１０５−４にτ０＋３τ（＝τ０−｜３τ｜）の遅延を与えて第４の光遅延信号Ｓ１０７−４とする。
【００６７】
第１〜４の遅延器５３−１〜４は、遅延制御回路５１からのゲート遅延制御信号Ｓ１３８に応じて、第１のゲート信号Ｓ１４９−１にτ０の遅延を与えて第１の抽出信号Ｓ１５１−１とし、第２のゲート信号Ｓ１４９−２にτ０＋Ｔ０の遅延を与えて第２の抽出信号Ｓ１５１−２とし、第３のゲート信号Ｓ１４９−３にτ０＋２×Ｔ０の遅延を与えて第３の抽出信号Ｓ１５１−３とし、さらに、第４のゲート信号Ｓ１４９−４にτ０＋３×Ｔ０の遅延を与えて第３の抽出信号Ｓ１５１−４とする。遅延制御回路５１は、ビットレート比較器３１からのビットレート比較信号Ｓ１３７の入力により動作する。
【００６８】
第１〜４の光遅延信号Ｓ１０７−１〜４は、それぞれ対応する第１〜４の抽出信号Ｓ１５１−１〜４により１ビットずつ抽出された後に結合され、出力光信号Ｓ１１１となる。
【００６９】
ここでは、ｍ＝４の場合について説明したが、第ｋ（ｋは１以上ｍ以下の整数）の分配光信号Ｓ１０５−ｋにτ０＋（ｋ−１）×τの遅延を与えて第ｋの光遅延信号Ｓ１０７−ｋとし、第ｋのゲート信号Ｓ１４９−ｋにτ０＋（ｋ−１）×Ｔ０の遅延を与えて第ｋの抽出信号Ｓ１５１−ｋとすれば、ｍが１以上の任意の整数について適用可能となる。ここで、τ０はτ０＋（ｍ−１）×τが正の時間になるように設定すれば良いが、τ０＋（ｍ−１）×τは時間遅延となるので、τ０は小さくするのが良い。従って、τ＜０の場合はτ０＋（ｍ−１）×τ＝０となるようにτ０を設定するのが好適である。
【００７０】
光移相器１５及び光変調器１７のセルの個数は、任意に選択可能であるが、例えば、ＩＥＥＥ８０２．３で規格化されたＭＡＣ（Ｍｅｄｉａ  Ａｃｃｅｓｓ  Ｃｏｎｔｒｏｌ）フレームのビット数は最大で１パケットあたり１２，１４４ビットであるため、セルの個数は１２８×１２８（＝１６３８４）個とすれば良い。光移相器に、例えば複屈折率差の大きな液晶、例えば、複屈折率差が０．２であり、膜厚１００μｍの液晶を１０段使用したものを用いた場合、０．３３ｐｓの遅延を与えることができる。例えば、１０．３１２５Ｇｂｉｔ／ｓの信号のタイムスロットは、１パケットあたりのビット数が１２，１４４ビットのとき１１７７．６ｎｓであるため、０．３３ｐｓの遅延により、１１７７．６００３３ｎｓの信号を１１７７．６ｎｓにすることができる。これは３００ｋｂｉｔ／ｓのビットレート差の緩和に相当する。
【００７１】
この発明のクロック変換装置によれば、光信号を電気信号に変換することなく、ビットレートの変換を行うので、光／電気変換部及び電気／光変換部が不要となり、装置構成が簡単になる。また、メモリに信号を蓄えることによる時間遅延が生じない。
【００７２】
（光時分割多重装置）
図８はこの発明の光時分割多重装置の構成例を説明するための概略図である。この発明の光時分割多重装置は、第１〜ｐ（ｐは１以上の整数）のクロック変換部５−１〜ｐと、第１〜ｐの変調部９５−１〜ｐ、多重部９９、基準ビットレート発生器９１及び短パルス発生装置９３を備えて構成されている。
【００７３】
第１〜ｐの入力光信号Ｓ１０１−１〜ｐは、それぞれ、光時分割多重装置が備える第１〜ｐのクロック変換部５−１〜ｐに入力される。ここでは、第１〜ｐのクロック変換部５−１〜ｐを、図１を参照して説明したクロック変換装置を用いた場合について説明する。  第ｑ（ｑは１以上ｐ以下の整数）のクロック変換部５−ｑは、第ｑの光回路部１０−ｑと第ｑの電気回路部３０−ｑとを備えている。第ｑの電気回路部３０−ｑは、第ｑの光回路部１０−ｑから、入力ビットレート信号Ｓ１３１−ｑを受け取り、遅延制御信号及び抽出信号を含むビットレート制御信号Ｓ１６０−ｑを生成して、第ｑの光回路部１０−ｑへ送る。
【００７４】
基準ビットレート発生器９１は、第１〜ｐの入力光信号Ｓ１０１−１〜ｐを、基準ビットレートｆ０、基準周期Ｔ０（＝１／ｆ０）に揃えるための基準ビットレート信号Ｓ１３３を発生する。第ｑの基準ビットレート信号Ｓ１３３−ｑは、第ｑの電気回路部３０−ｑに送られる。
【００７５】
第ｑの光回路部１０−ｑ及び第ｑの電気回路部３０−ｑにより、基準ビットレートｆ０に揃えられた第ｑの出力信号Ｓ１１１−ｑは、第ｑの変調部９５−ｑに送られる。
【００７６】
第ｑの変調部９５−ｑは、第ｑの波長変換装置９７−ｑを備えている。波長変換装置は周知のものを使うことができるが、ここでは可飽和吸収素子を用いた場合について説明する。
【００７７】
短パルス発生装置９３に、基準ビットレート発生器９１で発生する基準ビットレート信号Ｓ１３４が入力され、この基準ビットレート信号Ｓ１３４に同期して基準波長λ０の光短パルス列Ｓ１６５を発生する。光短パルス列Ｓ１６５はｐ分岐されて、第１〜ｐの波長変換装置９７−１〜ｐに入力される。可飽和吸収素子を用いた波長変換装置は、光信号が１レベルの時だけ、出力するため、第ｑの出力光信号Ｓ１１１−ｑは、波長が基準波長λ０に変換された第ｑの波長変換光信号Ｓ１１３−ｑとなる。
【００７８】
第１〜ｐの変調部９５−１〜ｐは、さらに、それぞれ第１〜ｐの遅延器９８−１〜ｐを備えており、第ｑの遅延器９８−ｑは、第ｑの波長変換光信号Ｓ１１３−ｑに、（ｑ／ｐ）×Ｔ０の時間遅延を与えて、第ｑの変換信号Ｓ１１５−ｑとする。第１〜ｐの変換信号Ｓ１１５−１〜ｐは多重部９９で多重され、ビットレートｐｆ０の光時分割多重信号Ｓ１１７として出力される。
【００７９】
第１〜ｐの変調部９５−１〜ｐに備えられる第１〜ｐの遅延器９８−１〜ｐは、変換信号間に所定の時間差を与えられれば良く、光路長の差を用いて時間差を与えて、特に遅延器を設けない構成としても良い。
【００８０】
この発明の光時分割多重装置によれば、簡単な構成でビットレートを一定にして多重することができる。また、この発明の光時分割多重装置によれば、波長変換装置を備えることで、各端局から伝送される光信号の波長が異なる場合であっても、同じ波長の光に変換して多重することができるので、伝送における波長分散の影響を受けにくい信号を出力することができる。
【図面の簡単な説明】
【００８１】
【図１】この発明のクロック変換装置の構成例を説明するための概略図である。
【図２】この発明のクロック変換装置のビットレート変換部の構成を模式的に示した概略図である。
【図３】光移相器の構成について説明するための図である。（Ａ）は平面図であり、（Ｂ）は断面図である。
【図４】光変調器の構成及び電極配置について説明するための図である。（Ａ）は、平面図であり、（Ｂ）は断面図である。
【図５】ゲート信号の生成について説明するためのタイムチャートである。
【図６】τ＞０の場合の光移相器及び光変調器での遅延及び抽出について説明するためのタイミングチャートである。
【図７】τ＜０の場合の光移相器及び光変調器での遅延及び抽出について説明するためのタイミングチャートである。
【図８】この発明の光時分割多重装置の構成例を説明するための概略図である。
【図９】クロック変換装置の従来例について説明するための概略図である。
【符号の説明】
【００８２】
５    クロック変換部
１０    光回路部
１１    光分岐部
１３    分配器
１５    光移相器
１７    光変調器
１９    結合器
２０    ビットレート変換部
２１、２２２    クロック抽出回路
２２    ビットレート調整部
３０    電気回路部
３１    ビットレート比較器
４０    ゲート生成部
４１    演算回路
４３    １ビット遅延回路
４５    排他的論理和回路
４７    論理積回路
５０    遅延制御部
５３    遅延器
７１、７２    一軸性結晶基板
７３ａ、７４ａ    第１の電極薄膜
７３ｂ、７４ｂ    第２の電極薄膜
７５ａ、７６ａ    第１のレンズアレイ
７５ｂ、７６ｂ    第２のレンズアレイ
７８ａ    変調用セル
７８ｂ    透過用セル
８１    第１のＧＮＤ用電極
８３    信号用電極部
８５    信号用電極
８７    第２のＧＮＤ用電極
８７ａ    コの字状の電極
８７ｂ    平面電極
９０、９１、２９０    基準ビットレート発生器
９３    短パルス発生装置
９５    変調部
９７    波長変換装置
９８    遅延器
９９    多重部
Ｓ１０１、Ｓ３０１    入力光信号
Ｓ１０３    入力分岐光信号
Ｓ１０５    分配光信号
Ｓ１０７    光遅延信号
Ｓ１０９    光変調信号
Ｓ１１１、Ｓ３１１    出力光信号
Ｓ１１３    波長変換光信号
Ｓ１１５    変換信号
Ｓ１１７    光時分割多重信号
Ｓ１３１、Ｓ３３２    入力ビットレート信号
Ｓ１３３、Ｓ１３４、Ｓ３３４    基準ビットレート信号
Ｓ１３５    遅延制御信号
Ｓ１３７    ビットレート比較信号
Ｓ１４１    ゲート生成用信号
Ｓ１４５    １ビット遅延信号
Ｓ１４７    排他論理和信号
Ｓ１４９    ゲート信号
Ｓ１５１    抽出信号
Ｓ１６０    ビットレート制御信号
Ｓ１６５    光短パルス列
２６１    光／電気変換部
２６３    電気／光変換部
２６５    メモリ
Ｓ３０４    入力電気信号
Ｓ３１０    変調電気信号
【図１】
2005311867.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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