(57)【要約】【課題】  トランジスタの活性領域がフィン（fin）形態に形成されたフィントランジスタ（finFET）を提供することにある。【解決手段】  第１導電型の半導体基板と、前記半導体基板と連結され、前記半導体基板の上部表面から突出した形態を有する第１導電型のフィン活性領域と、前記半導体基板の上部に形成された絶縁膜と、前記フィン活性領域の上部及び側壁に形成されたゲート絶縁膜と、前記絶縁膜及びゲート絶縁膜の上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極と、前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含む。【選択図】  図１
2005229101.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板と連結され、前記半導体基板の上部表面から突出した形態を有する第１導電型のフィン活性領域と、
前記半導体基板の上部に形成された絶縁膜と、
前記フィン活性領域の上部及び側壁に形成されたゲート絶縁膜と、
前記絶縁膜及びゲート絶縁膜の上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極と、
前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含むことを特徴とするフィントランジスタの構造。
【請求項２】
前記ゲート電極は第２導電型の不純物でドーピングされたポリシリコン材質で形成されることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項３】
前記ゲート電極は第２導電型の不純物でドーピングされたポリシリコンよりも仕事関数の高い金属材質で形成されることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項４】
前記第１動作状態はオン動作状態で、前記第２動作状態はオフ動作状態であることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項５】
前記第１電圧は前記フィントランジスタのチャンネルをオンさせるために提供される駆動電圧であることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項６】
前記第２電圧は前記フィントランジスタのチャンネルをオフ状態に維持させるために前記ゲートに提供されるネガティブバイアス電圧であることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項７】
前記第２電圧は接地電圧レベルよりも低いレベルの電圧であることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項８】
前記第１及び第２電圧を発生して前記ゲートに提供する電圧制御部をさらに含むことを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項９】
前記電圧制御部はワードライン選択信号がイネーブルされると、前記第１電圧を発生して前記ゲートに提供し、ワードライン選択信号がディスエーブルされると、前記第２電圧を発生して前記ゲートに提供することを特徴とする請求項８に記載のフィントランジスタの構造。
【請求項１０】
前記フィン活性領域の下部にゲートのしきい電圧を調節するためのしきい電圧領域をさらに含むことを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項１１】
前記しきい電圧調節領域は第１導電型の不純物をイオン注入して１．０×１０１６cm-3以下の濃度に形成されることを特徴とする請求項１０に記載のフィントランジスタの構造。
【請求項１２】
前記半導体基板はバルクシリコン基板であることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項１３】
前記フィン活性領域は前記絶縁膜の上部表面から８０nm〜１５０nm程度の高さに形成されることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項１４】
前記フィン活性領域の幅は１００nmよりも薄く形成されることを特徴とする請求項１に記載のフィントランジスタの構造。
【請求項１５】
底部基板と、
底部基板の上部に形成された絶縁膜と、
前記絶縁膜の上部表面から突出した形態を有する第１導電型のフィン活性領域と、
前記フィン活性領域の上部及び側壁に形成されたゲート絶縁膜と、
前記絶縁膜及びゲート絶縁膜の上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極と、
前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含むことを特徴とするフィントランジスタの構造。
【請求項１６】
前記ゲート電極は第２導電型の不純物でドーピングされたポリシリコン材質で形成されることを特徴とする請求項１５に記載のフィントランジスタ構造。
【請求項１７】
前記ゲート電極は第２導電型の不純物でドーピングされるポリシリコンよりも仕事関数の高い金属材質で形成されることを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項１８】
前記第１動作状態はオン動作状態で、前記第２動作状態はオフ動作状態であることを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項１９】
前記第１電圧は前記フィントランジスタのチャンネルをオンさせるために提供される駆動電圧であることを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項２０】
前記第２電圧は前記フィントランジスタのチャンネルをオフ状態に維持させるために前記ゲートに提供されるネガティブバイアス電圧であることを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項２１】
前記第２電圧は接地電圧レベルよりも低いレベルの電圧であることを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項２２】
前記第１及び第２電圧を発生して前記ゲートに提供する電圧制御部をさらに含むことを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項２３】
前記電圧制御部はワードライン選択信号がイネーブルされると、前記第１電圧を発生して前記ゲートに提供し、ワードライン選択信号がディスエーブルされると、前記第２電圧を発生して前記ゲートに提供することを特徴とする請求項２２に記載のフィントランジスタの構造。
【請求項２４】
前記フィン活性領域は前記絶縁膜の上部表面から８０nm〜１５０nm程度の高さに形成されることを特徴とする請求項１５に記載のフィントランジスタの構造。
【請求項２５】
前記フィン活性領域の幅は１００nmよりも薄く形成されることを特徴とする請求項１５に記載のフィントランジスタの構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ素子に係るもので、詳しくは、トランジスタの活性領域がフィン（fin）形態に形成されたフィントランジスタ（finFET）に関する。
【背景技術】
【０００２】
最近では半導体使用者らが低電力、高効率、及び高速度の半導体メモリ素子を継続して要求するに従い、制限された半導体チップ内により多くの半導体メモリ素子を集積するためにデザインルールが続いて縮小されつつある。特に、DRAMにおいて、DRAMのデザインルールが１００nm以下に高集積化されるに従いゲート間の間隙が漸次減って短チャンネル効果が発生し、メモリセルを構成するトランジスタのチャンネルドーピング濃度が増加して１０１３ion atoms／cm２の水準に至ると、キャパシタのストレージノード下部の接合漏洩電流が増加してリフラッシュ特性が低下するなどの問題が発生する。
【０００３】
そこで、このような問題点を解決するため、半導体基板上に活性領域をフィン形態に形成し、前記フィン活性領域にゲート電極を形成したフィントランジスタが活発に研究されている。前記フィントランジスタは半導体基板の下部に層間絶縁膜の形成されたSOIシリコン基板を用いて形成され、バルクシリコン基板を用いて形成することもできる。前記SOIシリコン基板にフィントランジスタが形成される半導体素子に関しては、特許文献１に“SEMICONDUCTOR DEVICE HAVING MIS FIELD EFFECT TRANSISTORS OR THREE-DIMENSIONAL STRUCTURE”の題目下に開示され、前記バルクシリコン基板にフィントランジスタを形成する方法に関しては、特許文献２に“FIN FET DEVICES FROM BLUK SEMICONDUCTOR AND METHOD FOR FORMING”の題目下に開示されている。
【０００４】
前記従来の技術によるフィントランジスタは突出した部分の全面を全てチャンネルとして用いてチャンネルの長さを充分に確保することにより、短チャンネル効果を防止または最小化し、トランジスタのスイング特性を改善できるとの長所がある。しかし、技術によるフィントランジスタはフィン活性領域の幅が１００nm以下に形成される場合、プラナータイプのトランジスタ及びリセスタイプのトランジスタと比較してしきい電圧を調節することが難しいとの問題が発生する。また、フィントランジスタのオフ状態で漏洩電流が発生し、プラナータイプのトランジスタ及びリセスタイプのトランジスタと比較してゲート誘導ドレイン漏洩（GIDL：Gate Induced Drain Leakage）及び接合漏洩電流（Junction leakage current）が明らかに改善されないとの問題が発生する。
【特許文献１】米国特許第６，５２５，４０３号明細書
【特許文献２】米国特許第６，６４２，０９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明の目的は、バルクシリコン基板またはSOIシリコン基板を用いてフィントランジスタを形成することにより従来の問題点を解決することができるフィントランジスタの構造を提供することにある。
【０００６】
本発明の他の目的は、バルクシリコン基板及びSOIシリコン基板を用いるフィントランジスタ構造において、ネガティブワードラインスキムを用いてフィントランジスタのオフ動作状態でゲート電極にネガティブバイアスを印加し、チャンネルでの漏洩電流を最小化または防止することにより、チャンネルオフ状態に保持することができるフィントランジスタ構造を提供することにある。
【０００７】
本発明のまた他の目的は、フィントランジスタのゲート電極としてｎ＋不純物でドーピングされた電極を用い、しきい電圧を調節するためのチャンネルドーピングを実施しないかまたはチャンネルドーピングを低い濃度で実施することにより、フィンドランジスタのしきい電圧を高め、トランジスタのスイング特性及びリフラッシュ特性を改善させることができるフィントランジスタ構造を提供することにある。
【０００８】
本発明のまた他の目的は、ストレージノードと基板との間の接合漏洩電流及びゲート誘導ドレイン漏洩を顕著に減らすことにより、トランジスタの特性を改善させることができるフィントランジスタの構造を提供することにある。
【課題を解決するための手段】
【０００９】
このような問題点を解決するために本発明によるフィントランジスタ構造は、第１導電型の半導体基板と、前記半導体基板と連結され、前記半導体基板の上部表面から突出した形態を有する第１導電型のフィン活性領域と、前記半導体基板の上部に形成された絶縁膜と、前記フィン活性領域の上部及び側壁に形成されたゲート絶縁膜と、前記絶縁膜及びゲート絶縁膜上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極と、前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含む。
【００１０】
また、本発明によるフィントランジスタ構造は、底部基板と、前記底部基板の上部に形成された絶縁膜と、前記絶縁膜の上部表面から突出した形態を有するフィン活性領域と、前記フィン活性領域の上部及び側壁に形成されたゲート絶縁膜２０８と、前記絶縁膜及びゲート絶縁膜の上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極と、前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含む。
【発明の効果】
【００１１】
本発明は、バルクシリコン基板及びSOIシリコン基板を用いるフィントランジスタ構造において、ネガティブワードライン（NWL）スキムを用いてフィントランジスタのオフ動作状態でゲート電極にネガティブバイアスを印加し、チャンネルでの漏洩電流を最小化または防止することにより、チャンネルをオフ状態に維持させることができるとの効果がある。
【００１２】
また、本発明はフィントランジスタのゲート電極としてｎ＋不純物でドーピングされた電極を用い、しきい電圧を調節するためのチャンネルドーピングを実施しないかまたはチャンネルドーピングを低い濃度で実施することによりしきい電圧を高め、トランジスタのスイング特性及びリフラッシュ特性を改善させることができるとの効果がある。
【００１３】
また、本発明はストレージノードと基板との間の接合漏洩電流及びゲート誘導ドレイン漏洩を顕著に減らすことにより、トランジスタの特性を改善させるとの効果がある。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について図面を用いて詳しく説明する。多様な実施例での説明は本発明が属する技術分野の通常の知識を有する者に本発明の徹底した理解を助けるための意図の他、別の意図なしに例を上げて図示され限定されたものに過ぎないため、本発明の範囲を制限するものとして用いられてはならない。
【００１５】
図１は本発明の実施例によるフィントランジスタ構造を立体的に示す図で、図２は図１の電圧制御部を示す回路図である。参考として、前記電圧制御部は本発明の実施例によるフィントランジスタをDRAMのセルアレイトランジスタとして用いる場合、DRAMセルのライト動作と関連して説明される。
【００１６】
以下、前記添付の図１及び図２を参照して本発明の実施例によるフィントランジスタの構造を詳しく説明する。
【００１７】
図１に示すように、本発明の実施例によるフィントランジスタの構造は第１導電型の半導体基板１００と、前記半導体基板と連結され、前記半導体基板の上部表面から突出した形態を有する第１導電型のフィン活性領域１０８と、前記半導体基板の上部に形成された絶縁膜１０２、１０４、１０６と、前記ピン活性領域の上部及び側壁に形成されたゲート絶縁膜１１０と、前記絶縁膜及びゲート絶縁膜の上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極１１２と、前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含む。
【００１８】
前記半導体基板１００はバルクシリコン基板が用いられ、ｐ型のバルクシリコン基板を用いることができる。前記フィン活性領域１０８は前記半導体基板と連結され、前記半導体基板と同一の導電型の第１導電型から形成される。また、前記フィン活性領域１０８はSTIなどの素子分離工程で形成された素子分離膜１０６により定義され、前記素子分離膜１０６と一定高さの段差を有し、前記半導体基板の表面上部の所定領域から突出した形態から形成される。前記フィン活性領域の高さｈは、例えば、前記酸化膜の上部表面から８０cm乃至１５０mm程度の高さを有するように形成され、前記フィン活性領域の幅Ｗは、例えば、１００mmよりも薄い幅を有するように形成することができる。また、フィン活性領域の上部エッジ部分の電界集中を改善してチャンネルのパンチスルー（punch-through）現象を防止し、フィン活性領域の上部にゲート絶縁膜が均一に形成されるように前記フィン活性領域の上部エッジをラウンディングすることができる。
【００１９】
前記絶縁膜１０２、１０４、１０６はフィン活性領域及び非活性領域を定義する素子分離膜１０６と、前記素子分離膜の側壁及び下部を覆うように順次形成された酸化膜１０２及び窒化膜１０４と、を含む。また、チャンネルが先に形成されてターンオンされる現象を防止するために前記絶縁膜の下部の角部をラウンディングすることができる。
【００２０】
前記ゲート電極１１２はｎ＋不純物でドーピングされたポリシリコン材質を用いて形成され、前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数が高い金属材質を用いて形成することができる。参考として、前記仕事関数は電子が物質内部から外部へ出るときに消耗されるエネルギーと定義され、電子が充満した最高の準位（フェルミ準位）と外部の電位との差Φを意味する。前記ゲート電極１１２はｎ＋型の不純物、即ち、燐（P）、ヒ素（As）などをイオン注入して形成され、ｎ＋不純物のイオン注入濃度を調節して一定水準の仕事関数を有するように形成することができる。例えば、ポリシリコンに一定濃度のｎ＋不純物をドーピングして４．１ｅＶ程度の仕事関数を有するように形成することができる。また、前記ゲート電極１１２は前記ｎ＋不純物でドーピングされたポリシリコンの他に前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数の高い金属、例えば、チタニウム（Ti）またはタンタル（Ta）などの材質で形成することができる。本発明の実施例と異なって、仕事関数が５．２ｅＶのＰ＋不純物でドーピングされたポリシリコンをゲート電極として使用することにより、しきい電圧を高めることができる方法が学術論文誌VLSIに“Fin-Array-FET on bulk silicon for sub-100nm Trench Capacitor DRAM”の題目の下に提案された。しかし、前記従来の方法によると、フィン構造で均一なｐ型のドーピングが不可能であり、ゲート電極にドーピングされたｐ型不純物がゲート酸化膜に易しく浸透することができるため、ゲート酸化膜を劣化させる問題点が発生する。しかし、本発明の実施例のように、ｎ＋不純物でドーピングされたポリシリコンを用いる場合、ゲート電極にドーピングされたｎ型不純物がゲート酸化膜に浸透し難いため、ゲート酸化膜の特性劣化を防止できるとの特徴がある。
【００２１】
また、本発明の特徴のうち一つであるネガティブワードライン（NWL：Negative  Word  Line）スキムに応じてフィントランジスタのオフ動作状態で前記ゲート電極１１２にネガティブバイアス電圧（VBB）が印加されるようにする。従って、フィントランジスタのオン動作状態ではフィントランジスタのチャンネルをオンさせるための第１電圧（VPP）が前記ゲート電極に印加され、フィントランジスタのオフ動作状態ではフィントランジスタのチャンネルをオフ状態に維持させるための第２電圧（VBB）が前記ゲート電極１１２に印加される。前記第１電圧（VPP）は前記フィントランジスタのチャンネルをオンさせるために前記ゲートに提供される駆動電圧を示し、前記第２電圧（VBB）は前記フィントランジスタのチャンネルをオフ状態に維持させるために提供されるネガティブバイアス電圧を示す。前記ネガティブバイアス電圧（VBB）は接地電圧レベルよりも低いレベルの電圧レベルを有し、前記駆動電圧（VPP）及びネガティブバイアス電圧（VBB）は前記ゲート電極と電気的に連結された電圧制御部１２０で提供される。前記電圧制御部１２０の構成及び動作は後述される図２の説明で詳しく説明されるだろう。
【００２２】
また、一般に、フィン活性領域のしきい電圧を調節するためにｐ型のチャンネルドーピングを実施してしきい電圧調節領域を形成するが、本発明の実施例のように、フィントランジスタ構造でｎ＋不純物でドーピングされたゲート電極を用い、ネガティブワードライン（NWL）スキムを使用する場合にしきい電圧の調節のための追加的なチャンネルドーピングが不必要になる。従って、本発明の実施例ではしきい電圧調節のためのチャンネルドーピングを実施しないか、またはチャンネルドーピングを実施してもｐ型の不純物を低い濃度でイオン注入してしきい電圧調節領域の濃度が１．０×１０１８cm−３以下になるようにする。
【００２３】
プラナータイプ（planar  type）のトランジスタ及びリセスタイプ（recess  type）のトランジスタでのボディバイアスはオフ動作状態でチャンネルをオフ状態に維持させることによりトランジスタの性能を向上させるが、ストレージノードの接合漏洩電流を一緒に増加させるとの問題が発生する。しかし、本発明の実施例のフィントランジスタによると、ネガティブワードラインスキムを用いてフィントランジスタのオフ動作状態で漏洩電流を防止してチャンネルをオフ状態に維持させ、ｎ＋不純物でドーピングされたゲート電極を用い、しきい電圧を調節するためのチャンネルドーピングを実施しないかまたはチャンネルドーピングを低い濃度で実施することにより、バックバイアスが０である状態でフィントランジスタのしきい電圧を高め、トランジスタのスイング特性及びリフラッシュ特性を改善することができる。また、ストレージノード下部の基板濃度が低くなるため、ストレージノードと基板との間の接合漏洩電流が減少され、ゲート誘導ドレイン漏洩（GIDL）を顕著に減らすことができるとの特徴がある。
【００２４】
前記ソース／ドレインは前記ゲート電極の両側のフィン活性領域に形成され、ｎ型の不純物、例えば、燐（P）、ヒ素（As）などをイオン注入して形成される。また、前記ソース／ドレインは高濃度ｎ＋型ソース／ドレイン領域及び低濃度ｎ＋ソース／ドレイン領域を有するLDD（Lightly Doped Drain）構造で形成することもできる。
【００２５】
次いで、図２に示すように、前記電圧制御部１２０は一つのインバーター１１４と、一つのPMOSトランジスタ１１６と、一つのNMOSトランジスタ１１８と、から構成される。前記PMOSトランジスタ１１６の一端は第１電源VPPに連結され、他端はNMOSトランジスタ１１８の一端及び前記ゲート電極に連結された出力端Ｖ０と共通連結され、ゲートは前記インバーター１１４に連結される。前記NMOSトランジスタ１１８の他端は第２電源VBBと連結され、ゲートは前記インバーター１１４と連結される。前記インバーター１１４は入力されるワードライン選択信号を反転して前記PMOS及びNMOSトランジスタ１１６、１１８のゲートに提供する。
【００２６】
まず、DRAMメモリセルのライト動作を行うためにワードライン選択信号WLSがイネーブルされると、前記インバーター１１４は“L”信号を出力して前記PMOSトランジスタ１１６をターンオンさせることにより、選択されたフィントランジスタのゲートに第１電源電圧VPPを提供し、チャンネルがオンされてデータが貯蔵される。また、前記ライト動作を行った後、前記ワードライン選択信号WLSがディスエーブルされると、前記インバーターは“H”信号を出力して前記NMOSトランジスタ１１８をターンオンさせることにより、選択されたトランジスタのゲートに第２電源電圧VBBを提供してチャンネルがオフされるようにする。従って、フィントランジスタのオン動作状態ではデータをストレージノードに蓄積させてデータを貯蔵し、フィントランジスタのオフ状態では前記電圧制御部から提供されるネガティブバイアス電圧が印加されて漏洩電流を最小化または防止することにより、フィントランジスタのオフ動作状態が維持されるようにする。但し、前記電圧制御部１２０は本発明を詳しく説明するために提示される一実施例に過ぎなく、上述のように、フィントランジスタのオフ動作状態でネガティブバイアス電圧を提供できる多様な回路により構成されることに注意されたい。
【００２７】
図３乃至図５は図１のフィントランジスタを形成する工程を立体的に示す図で、添付図を参照して詳しく説明する。
【００２８】
図３に示すように、ｐ型バルクシリコン基板１００内に非活性領域及びフィン活性領域を定義する素子分離膜１０６が形成される。まず、前記基板１００に写真及び食刻工程を進行して一定深さのトレンチが形成された後、前記トレンチ内に酸化膜１０２及び窒化膜１０４が順次積層される。前記酸化膜１０２は工程が進行される間にトレンチ食刻のときに発生したプラズマ損傷を治し、損傷による欠陥の発生した部分を酸化させて欠陥を減少させる機能を担当し、比較的に高い温度で酸素ガスを流入させる熱的酸化法のうち乾式酸化法を用いて形成され得る。前記窒化膜１０６は素子分離工程後に発生する追加的な熱酸化のためトレンチ側壁も酸化されて増える体積による基板欠陥が発生しないように酸化を遮断する役割及び、トレンチ２０７の下部の角部分に酸素ソースの反応作用によるフィッティング欠陥を防止する機能を担当し、低圧化学気相蒸着法（LP  CVD）、スパッタリング方法または原子層蒸着法（ALD）などの蒸着方法を用いて形成することができる。また、前記窒化膜のほか、密度が高くて保護の役割をする窒化ホウ素及び酸化アルミニウムにより形成することもできる。前記酸化膜１０２及び窒化膜１０６が積層される前に、チャンネルが先に形成されてターンオンされる現象を防止できるように前記トレンチの角部をラウンディングするため、前記トレンチ内に等方性食刻工程、例えば、CDE（Chemical Dry Etching）または湿式食刻工程を進行することができる。
【００２９】
次いで、前記トレンチが充分に充填される程度にフィールド酸化膜を形成した後、前記フィールド酸化膜上に化学的機械的研磨（CMP：Chemical Mechanical Polishing）などのような平坦化工程を進行して前記フィールド酸化膜を平坦化することにより、活性領域及び非活性領域を定義する素子分離膜１０６が形成される。前記素子分離膜（またはフィールド酸化膜１０６）は約２５００Å〜３０００Å程度の深さに形成され、SOG、USG、BPSG、PSG、PE０−TEOS及び流動性酸化膜材質からなる酸化膜群のうちいずれ一つで形成されるか、前記酸化膜群のうち二つ以上を含む多重膜で形成され得る。また、前記素子分離膜１０６は化学気相蒸着法（CVD）、低圧化学気相蒸着法（LPCVD）またはプラズマ化学気相蒸着法（PE  CVD）などを用いて形成され、特に、蒸着速度が高くて充填力に優れた高密度プラズマを用いた化学気相蒸着法（HDP  CVD）を用いて形成され得る。
【００３０】
図４に示すように、前記図３の結果物に写真及び食刻工程を進行して一定深さの素子分離膜を除去した後、露出される窒化膜及び酸化膜を順次除去する。その結果として、素子分離膜で覆われ、前記素子分離膜の間に前記素子分離膜の上部表面から一定高さの段差を有しながらも前記基板の表面上部から突出した形態のフィン活性領域１０８が形成される。前記フィン活性領域の高さｈは、例えば、前記酸化膜の上部表面から８０nm〜１５０nm程度の高さを有するように形成され、前記フィン活性領域の幅Ｗは、例えば、１００nmよりも薄い幅を有するように形成され得る。また、フィン活性領域の上部エッジ部分の電界集中を改善してチャンネルのパンチスルー（punch-through）現象を防止し、フィン活性領域の上部にゲート絶縁膜が均一に形成されるように前記フィン活性領域の上部エッジがラウンディングされるようになる。前記窒化膜１０６はリン酸（H3PO4）を用いた湿式食刻で除去され、前記酸化膜１０４はフッ酸（HF）を用いた湿式食刻により除去される。
【００３１】
本発明の実施例ではしきい電圧の調節のための追加的なチャンネルドーピングが不必要であるため、しきい電圧の調節のためのチャンネルドーピングを実施しないか、または実施してもｐ型の不純物を低い濃度でイオン注入してしきい電圧調節領域の濃度が１．０×１０１８cm３以下になるようにする。従って、フィントランジスタのゲート誘導ドレイン漏洩（GIDL）及びストレージノードの接合漏洩電流を顕著に減らすことができる。
【００３２】
次いで、図５に示すように、前記フィン活性領域１０８の上部及び側壁にゲート絶縁膜１１０が形成された後、ｎ＋不純物でドーピングされたポリシリコン材質のゲート電極１１２が形成される。前記ゲート絶縁膜１１０は酸化膜材質で形成され、リセスの底面を熱酸化して形成されるか、或いは化学気相蒸着法（CVD）またはスパッタリング方法などを用いて蒸着する方式により形成され得る。前記ゲート電極１１２は前記ゲート絶縁膜及び素子分離膜を含む基板の全面にポリシリコンを形成し、写真食刻工程を進行してゲートスタックをパターニングして形成される。前記ゲート電極１１２はポリシリコンに燐（P）、ヒ素（As）などのｎ＋不純物を１０１６乃至１０１８ion atoms／cm２程度の濃度にイオン注入することにより形成される。また、前記ゲート電極１１２は前記ｎ＋不純物でドーピングされたポリシリコンの他、前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数の高い金属、例えば、チタニウム（Ti）またはタンタル（Ta）などの金属材質で形成することができる。また、前記ゲート電極の上部にキャッフィング膜が形成され、前記ゲート電極及びキャッフィング膜の側壁にゲートスペーサーがさらに形成され得る。
【００３３】
次いで、前記ゲートスタックまたはゲートスペーサーをイオン注入マスクとして用いてｎ型の不純物、例えば、燐（P）、ヒ素（As）などをイオン注入して前記ゲート電極の両側のフィン活性領域にソース／ドレイン領域を形成することにより、本発明の実施例によるフィントランジスタが形成される。前記ソース／ドレイン領域は高濃度ｎ＋型ソース／ドレイン領域の形成時、より相対的に低濃度のｎ型不純物を低いエネルギーでイオン流入して低濃度ｎ−型ソース／ドレイン領域を先に形成し、前記低濃度ｎ−型ソース／ドレイン領域の一部に前記低濃度よりも高い不純物濃度を有する高濃度ｎ＋型ソース／ドレイン領域を形成することにより、LDD構造で形成することができる。
【００３４】
図６は本発明の他の実施例によるフィントランジスタ構造を立体的に示した図で、以下、添付の図６を参照して本発明の他の実施例によるフィントランジスタの構造を説明する。
【００３５】
図６に示すように、本発明の他の実施例によるフィントランジスタの構造は第１導電型の底部基板２００（bottom substrate）と、前記底部基板２００の上部に形成された絶縁膜２０２と、前記絶縁膜２０２の上部表面から突出した形態を有するフィン活性領域２０６と、前記フィン活性領域２０６の上部及び側壁に形成されたゲート絶縁膜２０８と、前記絶縁膜２０２及びゲート絶縁膜２０８上に形成され、第１動作状態で第１電圧が印加され、第２動作状態で第２電圧が印加されるゲート電極２１０と、前記ゲート電極の両側のフィン活性領域に形成されたソース及びドレインと、を含む。
【００３６】
前記フィン活性領域２０６はSOIシリコン基板のトップ基板に写真及び食刻工程を進行して前記絶縁膜２０２と一定高さの段差を有し、前記絶縁膜の表面上部の所定領域から突出した形態で形成される。前記フィン活性領域の高さｈは、例えば、前記絶縁膜の上部表面から８０nm乃至１６０nm程度の高さを有するように形成され、前記フィン活性領域の幅ｗは、例えば、１００nmよりも薄い幅を有するように形成することができる。また、フィン活性領域の上部エッジ部分の電界集中を改善してチャンネルのパンチスルー現象を防止し、フィン活性領域の上部にゲート絶縁膜が均一に形成されるように前記フィン活性領域の上部エッジをラウンディングすることができる。
【００３７】
前記ゲート電極２１０はｎ＋不純物でドーピングされたポリシリコン材質を用いて形成され、前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数の高い金属材質を用いて形成することができる。また、前記ｎ＋不純物でドーピングされたポリシリコンの他、前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数の高い金属、例えば、チタニウムまたはタンタルなどの材質で形成することができる。
【００３８】
また、ネガティブワードライン（NWL：Negative Word Line）スキムを用いてフィントランジスタのオフ動作状態で前記ゲート電極２１０にネガティブバイアス電圧VBBが印加されるようにする。従って、フィントランジスタのオン動作状態ではフィントランジスタのチャンネルをオンさせるための第１電圧VPPが前記ゲート電極に印加され、フィントランジスタのオフ動作状態ではフィントランジスタのチャンネルをオフ状態に維持させるための第２電圧VBBが前記ゲート電極２１０に印加される。前記第１電圧VPPは前記フィントランジスタのチャンネルをオンさせるために前記ゲートに提供される駆動電圧を示し、前記第２電圧VBBは前記フィントランジスタのチャンネルをオフ状態に維持させるために提供されるネガティブバイアス電圧を示す。前記ネガティブバイアス電圧VBBは接地電圧レベルよりも低いレベルの電圧を示し、前記駆動電圧VPP及びネガティブバイアス電圧VBBは前記ゲート電極と電気的に連結された電圧制御部２００で提供される。前記電圧制御部２２０の構成及び動作は上述の第２電圧制御部の構成及び動作と同一または類似なので、本発明の他の実施例では省略される。
【００３９】
前記ソース／ドレインは前記ゲート電極の両側のフィン活性領域に形成され、ｎ型の不純物、例えば、燐、ヒ素などをイオン注入して形成される。また、前記ソース／ドレインは高濃度ｎ＋型ソース／ドレイン領域及び低濃度ｎ＋型ソース／ドレイン領域を有するLDD構造に形成することができる。
【００４０】
図７乃至図９は図６のフィントランジスタを形成する工程を立体的に示す図で、添付図を用いて詳しく説明する。
【００４１】
図７に示すように、SOIシリコン基板は底部基板２００、絶縁膜２０２及びトップ基板２０４から構成され、前記底部基板２００の上部には酸化膜材質の層間絶縁膜２０２が形成され、前記層間絶縁膜の上部にトップ基板２０４が形成された構造を有する。
【００４２】
図８に示すように、前記SOIシリコン基板上に写真工程を進行して活性領域及び非活性領域を区分するフォトレジストパターン（図示せず）を形成した後、前記フォトレジストパターンを食刻マスクとして用いて前記絶縁膜２０２が露出されるまでにトップ基板を食刻することにより、フィン活性領域２０６が形成される。即ち、絶縁膜により覆われ、前記絶縁膜の間に前記絶縁膜の上部表面から一定高さの段差を有しながら突出した形態のフィン活性領域２０６が形成されるようになる。前記フィン活性領域の高さｈは、例えば、前記絶縁膜の上部表面から８０nm乃至１５０nm程度の高さを有するように形成され、前記フィン活性領域の幅ｗは、例えば、１００nmよりも薄い幅を有するように形成され得る。また、フィン活性領域の上部エッジ部分の電界集中を改善してチャンネルのパンチスルー現象を防止し、フィン活性領域の上部にゲート絶縁膜が均一に形成されるように前記フィン活性領域の上部エッジをラウンディングすることができる。
【００４３】
次いで、図９に示すように、前記フィン活性領域２０６の上部及び側壁にゲート絶縁膜２０８が形成された後、ｎ＋不純物でドーピングされたポリシリコン材質のゲート電極２１０が形成される。前記ゲート絶縁膜２０８は酸化膜材質で形成され、リセスの底面を熱酸化して形成するか或いは化学気相蒸着法CVDまたはスパッタリング方法などを用いて蒸着する方式により形成することができる。前記ゲート電極２１０は前記ゲート絶縁膜２０８及び絶縁膜２０４を含む基板の全面にポリシリコンが形成された後、写真食刻工程を進行してゲートスタックをパターニングすることにより形成される。前記ゲート電極２１０はポリシリコンに燐（P）、ヒ素（As）などのｎ＋不純物をイオン注入することにより形成され、前記ｎ＋不純物でドーピングされたポリシリコンの他、前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数の高い金属、例えば、チタニウムまたはタンタルなどの金属材質で形成することができる。また、前記ゲート電極２１０の上部にキャッフィング膜が形成され、前記ゲート電極及びキャッピング膜の側壁にゲートスペーサーをさらに形成することができる。
【００４４】
次いで、前記ゲートスタックまたはゲートスペーサーをイオン注入マスクにしてｎ型の不純物、例えば、燐、ヒ素などをイオン注入して前記ゲート電極の両側のフィン活性領域にソース／ドレイン領域を形成することにより、本発明の実施例によるフィントランジスタが形成される。前記ソース／ドレイン領域は高濃度ｎ＋型ソース／ドレイン領域の形成のとき、相対的に低濃度のｎ型不純物を低いエネルギーでイオン注入して低濃度ｎ−型ソース／ドレイン領域を先に形成した後、前記低濃度ｎ−型ソース／ドレイン領域の一部に前記低濃度よりも高い不純物濃度を有する高濃度ｎ＋型ソース／ドレイン領域を形成することにより、LCD構造で形成され得る。
【００４５】
図１０はフィントランジスタ、プラナータイプ及びリセスタイプのトランジスタのボディバイアスとの関係を示すグラフである。前記グラフの横軸はバイアス電圧VBBを示し、縦軸はしきい電圧のシフト（Vth  shift）を示す。
【００４６】
図１０のグラフに示されるように、フィントランジスタ１は印加されるバイアス電圧が０Ｖ〜−３Ｖ（絶対値３Ｖ）に変化するに従いしきい電圧のシフト変化が少ないことに反して、相対的にプラナータイプ及びリセスタイプのトランジスタ２、３のしきい電圧が急激に変化する状態が見られる。従って、フィントランジスタはプラナータイプ及びリセスタイプのトランジスタと比較してバイアス電圧に対する依存性が微弱であることがわかる。本発明の実施例のように、フィントランジスタのオフ状態で一定レベルのネガティブバイアス電圧を印加してもトランジスタの性能には変化が少ないことが図１０のグラフから分かる。
【００４７】
以下の式１及び２を参考すると、フィントランジスタのしきい電圧はフィン活性領域のチャンネルドーピングとはかかわらずにフィン活性領域の幅により決定される特徴がある。前記式１においてＶthはしきい電圧を示し、ФMSはゲートとシリコン基板との仕事関数の差を示し、ФFはシリコン基板のペルミ準位を示し、Coxはゲートとシリコン基板との間に位置する酸化膜の単位面積当りキャパシタンスを示し、Qdは接合キャパシタンスを示す。式２においてNchはチャンネルの電子濃度を示し、Tsiはチャンネルの幅、即ち、フィン活性領域の幅を示す。
【００４８】
【数１】
2005229101.tif 000003
【００４９】
【数２】
2005229101.tif 000004
【００５０】
前記式１及び式２によると、フィン活性領域の幅が薄くなるに従いしきい電圧が０Ｖ〜−０．２５Ｖに収斂することに従い、同一なチャンネルドーピングを有するプラナータイプのトランジスタよりも顕著に低くなる。このようなフィントランジスタの特性は図１１のグラフで詳しく説明される。
【００５１】
図１１はフィントランジスタとプラナータイプのトランジスタのドレイン誘導障壁減少（DIBL）特性を示すグラフで、前記グラフの横軸はしきい電圧Ｖthを示し、縦軸はドレイン電流Idを示す。また、前記フィントランジスタはフィン活性領域の幅が８０nm、ゲートの長さが９０nm及びフィン活性領域の高さが１００nmで、前記プラナータイプのトランジスタはゲート長さが９０nmで、それぞれのドレイン電圧が０．１／１．５Ｖで、バイアス電圧が−０．７Ｖの条件でのシミュレーション結果を示す。
【００５２】
図１１に示すように、フィントランジスタ１のしきい電圧は同一なチャンネルドーピングを有するプラナータイプのトランジスタ２のしきい電圧よりも相対的に低いことがわかる。従って、フィントランジスタのしきい電圧を高めるためにｐ＋不純物でドーピングされたゲート電極を用いる従来の技術が提案されたが、フィン構造で均一なｐ型のドーピングが不可能であり、ゲート電極にドーピングされたｐ型不純物がゲート酸化膜に易しく浸透することができてゲート酸化膜を劣化させるとの問題点がある。しかし、本発明の実施例によるフィントランジスタはｎ＋不純物でドーピングされたポリシリコン材質のゲート電極を用い、しきい電圧調節のためのチャンネルドーピングを実施しないかまたはチャンネルドーピングを低い濃度で実施してフィントランジスタのしきい電圧を高めることができる。また、前記ｎ＋不純物でドーピングされたポリシリコンの他、前記ｎ＋不純物でドーピングされたポリシリコンよりも仕事関数の高い金属、例えば、チタニウムまたはタンタルなどの材質を用いてゲート電極を形成することにより、フィントランジスタのしきい電圧を高めることもできる。
【００５３】
図１２は本発明の実施例によるフィントランジスタ、プラナータイプのトランジスタ、リセスタイプのトランジスタ及び従来技術によるフィントランジスタの相互コンタクタンス関係を示すグラフである。前記グラフの横軸はしきい電圧Ｖthを示し、縦軸は相互コンダクタンスGmを示す。前記本発明の実施例によるフィントランジスタはバルクシリコン基板に形成されたフィントランジスタを示し、また、前記グラフは前記フィントランジスタのフィン活性領域の幅８０nm、ゲート長さ９０nm及びフィン活性領域の高さ１００nmであり、前記プラナータイプ及びリセスタイプのトランジスタのゲート長さが９０nmで、それぞれのドレイン電圧が０．１Ｖ及びバイアス電圧が−０．７Ｖの条件でのシミュレーション結果を示す。
【００５４】
図１２に示すように、本発明の実施例によるフィントランジスタ１はプラナータイプのトランジスタ２、リセスタイプのトランジスタ３及び従来の技術によるフィントランジスタ４と比較して相互コンダクタンスの特性が顕著に改善された状態が示される。
【００５５】
図１３は本発明の実施例によるフィントランジスタ、プラナータイプのトランジスタ、リセスタイプのトランジスタ及び従来の技術によるフィントランジスタのゲート誘導ドレイン漏洩電流GDIL及び接合漏洩電流の関係を示すグラフである。前記グラフの横軸はしきい電圧Ｖthを示し、縦軸はドレイン電流Idを示す。前記グラフのシミュレーション条件は前記図１２の条件と同一に実施される。
【００５６】
図１３に示されるように、本発明の実施例によるフィントランジスタ１はプラナータイプのトランジスタ２、リセスタイプのトランジスタ３及び従来の技術によるフィントランジスタ４と比較してゲート誘導ドレイン漏洩電流GDIL及び接合漏洩電流が顕著に減少された状態が示される。
【００５７】
図１４は本発明の実施例によるフィントランジスタのリフラッシュ特性を示すグラフで、前記グラフの横軸はネガティブワードラインポテンシャルを示し、縦軸は欠陥ビット（Fail Bit）を示す。前記リフラッシュ特性は本発明の実施例によるフィントランジスタをDRAMのセルアレイトランジスタとして用いる場合、DRAMのリフラッシュ特性を示す。
【００５８】
図１４に示されるように、フィントランジスタのゲート電極に印加されるネガティブバイアス電圧が大きくなるほど、ダイナミック及びスタティックリフラッシュ欠陥ビットが減少される状態が示される。
【００５９】
上述のように、本発明の実施例によるフィントランジスタによると、ネガティブワードライン（NWL）スキムを用いてフィントランジスタのオフ動作状態でゲート電極にネガティブバイアスを印加することにより、チャンネルでの漏洩電流を最小化または防止してチャンネルをオフ状態に維持できるとの特徴がある。また、フィントランジスタのゲート電極としてｎ＋不純物でドーピングされた電極を用い、しきい電圧を調節するためのチャンネルドーピングを実施しないか、またはチャンネルドーピングを低い濃度で実施することによりしきい電圧を高め、且つ、トランジスタのスイング特性及びリフラッシュ特性を改善させることができる。また、ストレージノードと基板との間の接合漏洩電流が減少されるようにし、ゲート誘導ドレイン漏洩（GIDL）を顕著に減らすことによりトランジスタの特性を改善できるとの特徴がある。
【００６０】
本発明の実施例によるフィントランジスタは前記実施例に限定されず、本発明の基本原理を外れない限りの範囲で多様に設計され応用されるのは、本発明の属する技術分野で通常の知識を有する者には自明な事実であろう。従って、本発明によるフィントランジスタは前記導電型以外に反対導電型の基板及び反対導電型の不純物を用いて形成され、メモリセルを形成するためにキャパシタと連結される複数のフィントランジスタで形成することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例によるフィントランジスタ構造を立体的に示す図である。
【図２】図１の電圧制御部を示す回路図である。
【図３】図１のフィントランジスタを形成する工程を立体的に示す図である。
【図４】図１のフィントランジスタを形成する工程を立体的に示す図である。
【図５】図１のフィントランジスタを形成する工程を立体的に示す図である。
【図６】本発明の他の実施例によるフィントランジスタ構造を立体的に示す図である。
【図７】図６のフィントランジスタを形成する工程を立体的に示す図である。
【図８】図６のフィントランジスタを形成する工程を立体的に示す図である。
【図９】図６のフィントランジスタを形成する工程を立体的に示す図である。
【図１０】フィントランジスタ、プラナータイプ及びリセスタイプのトランジスタのボディバイアスとの関係を示すグラフである。
【図１１】フィントランジスタとプラナータイプのトランジスタのドレイン誘導障壁減少（DIBL）特性を示すグラフである。
【図１２】本発明の実施例によるフィントランジスタ、プラナータイプのトランジスタ、リセスタイプのトランジスタ及び従来の技術によるフィントランジスタの相互コンダクタンス関係を示すグラフである。
【図１３】本発明の実施例によるフィントランジスタ、プラナータイプのトランジスタ、リセスタイプのトランジスタ及び従来の技術によるフィントランジスタのゲート誘導ドレイン漏洩電流（GDIL）及び接合漏洩電流の関係を示すグラフである。
【図１４】本発明の実施例によるフィントランジスタのリフラッシュ特性を示すグラフである。
【符号の説明】
【００６２】
１００  バルクシリコン基板
１０２  酸化膜
１０４  窒化膜
１０６  素子分離膜
１０８  フィン活性領域
１１０  ゲート絶縁膜
１１２  ゲート電極
１１４  電圧制御部
【図１】
2005229101.tif 000005
【図２】
2005229101.tif 000006
【図３】
2005229101.tif 000007
【図４】
2005229101.tif 000008
【図５】
2005229101.tif 000009
【図６】
2005229101.tif 000010
【図７】
2005229101.tif 000011
【図８】
2005229101.tif 000012
【図９】
2005229101.tif 000013
【図１０】
2005229101.tif 000014
【図１１】
2005229101.tif 000015
【図１２】
2005229101.tif 000016
【図１３】
2005229101.tif 000017
【図１４】
2005229101.tif 000018