(57)【要約】【課題】  トランジスタの移動度にばらつきがあった場合でも電気光学素子に流れる電流への影響を小さくする効果を有し、且つ水平走査期間の大部分の期間を発光期間として利用することを可能とする画素回路を提供する。【解決手段】  保持容量１１のスイッチトランジスタＴｒ１１側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、電源電圧ＶＤＤ、駆動トランジスタＴｒ１５、スイッチトランジスタＴｒ１４、信号線Ｓ２の経路で電流が流れる。スイッチトランジスタＴｒ１３によって駆動トランジスタＴｒ１５のゲート・ドレイン間は短絡されているので、保持容量Ｃ１１の駆動トランジスタＴｒ１５側の端子の電圧、すなわち駆動トランジスタＴｒ１５のゲート電圧は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。【選択図】  図２
2005292436.tif 000002
【特許請求の範囲】
【請求項１】
電流により制御されて動作する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続されたスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す他のスイッチ素子と、電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有することを特徴とする電気回路。
【請求項２】
マトリクス状に複数個配置されて表示部を構成する画素回路において、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、信号電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続された第１のスイッチ素子と、前記駆動トランジスタのゲートとドレインとの間に接続された第２のスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す第３のスイッチ素子と、前記駆動トランジスタのゲートと前記第１のスイッチ素子との間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有することを特徴とする表示装置の画素回路。
【請求項３】
前記駆動トランジスタのソースとゲートとの間に接続されて前記ゲートの電位を保持する第２の保持容量を有することを特徴とする請求項２に記載の表示装置の画素回路。
【請求項４】
前記第１のスイッチ素子と前記第１の保持容量との接続点と前記駆動トランジスタのソースとの間に接続されて前記ゲートの電位を保持する第２の保持容量を有することを特徴とする請求項２に記載の表示装置の画素回路。
【請求項５】
前記駆動トランジスタと前記電流制御素子との間に接続された第４のスイッチ素子を有することを特徴とする請求項２乃至４のいずれか１項に記載の表示装置の画素回路。
【請求項６】
前記駆動トランジスタは、電源制御線又は負電源制御線に接続されていることを特徴とする請求項２乃至４のいずれか１項に記載の表示装置の画素回路。
【請求項７】
前記電流制御素子は、電源制御線又は負電源制御線に接続されていることを特徴とする請求項２乃至４のいずれか１項に記載の表示装置の画素回路。
【請求項８】
前記各スイッチ素子は、薄膜トランジスタであることを特徴とする請求項２乃至７のいずれか１項に記載の表示装置の画素回路。
【請求項９】
前記薄膜トランジスタは、そのチャネル部がポリシリコンからなることを特徴とする請求項８に記載の表示装置の画素回路。
【請求項１０】
前記電流制御素子は、有機ＥＬ発光素子であることを特徴とする請求項２乃至９のいずれか１項に記載の表示装置の画素回路。
【請求項１１】
請求項５に記載の画素回路と、前記第１及び第２の信号線を駆動する信号線駆動回路と、前記第１乃至第４のスイッチ素子のオンオフを制御する第１及び第２の制御線を駆動する制御線駆動回路とを有し、１の前記第１及び第２の信号線はマトリックス状に配置された前記画素回路のうち列方向に配列された１群の画素回路に共通接続されており、１の前記第１及び第２の制御線は行方向に配列された１群の画素回路に共通接続されていることを特徴とする表示装置。
【請求項１２】
前記制御線駆動回路は、第１の期間に、前記第２のスイッチ素子をオフ、前記第１、第３，及び第４のスイッチ素子をオンにする信号を前記第１及び第２の制御線に出力し、第２の期間に、前記第１のスイッチ素子をオン、前記第２乃至第４のスイッチ素子をオフにする信号を前記第１及び第２の制御線に出力し、前記信号線駆動回路は、前記第１の信号線に対し、前記第１の期間に基準電圧を出力し、前記第２の期間に前記基準電圧又は前記基準電圧に対し電位差を有する電圧を出力し、前記第２の信号線に対し、前記第１の期間に基準電流を出力することを特徴とする請求項１１に記載の表示装置。
【請求項１３】
請求項６に記載の画素回路と、前記第１及び第２の信号線を駆動する信号線駆動回路と、前記第１乃至第３のスイッチ素子のオンオフを制御する第１及び第２の制御線を駆動する制御線駆動回路とを有し、１の前記第１及び第２の信号線はマトリックス状に配置された前記画素回路のうち列方向に配列された１群の画素回路に共通接続されており、１の前記第１及び第２の制御線は行方向に配列された１群の画素回路に共通接続されていることを特徴とする表示装置。
【請求項１４】
前記駆動トランジスタは、電源制御線に接続されており、前記制御線駆動回路は、第１の期間に、前記第１乃至第３のスイッチ素子をオンにする信号を前記第１及び第２の制御線に出力し、第２の期間に、前記第１のスイッチ素子をオン、前記第２及び第３のスイッチ素子をオフにする信号を前記第１及び第２の制御線に出力し、前記信号線駆動回路は、前記第１の信号線に対し、前記第１の期間に基準電圧を出力し、前記第２の期間に前記基準電圧又は前記基準電圧に対し電位差を有する電圧を出力し、前記第２の信号線に対し、前記第１の期間に基準電流を出力し、前記電源制御線は前記第１及び第２の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることを特徴とする請求項１３に記載の表示装置。
【請求項１５】
請求項７に記載の画素回路と、前記第１及び第２の信号線を駆動する信号線駆動回路と、前記第１乃至第３のスイッチ素子のオンオフを制御する第１及び第２の制御線を駆動する制御線駆動回路とを有し、１の前記第１及び第２の信号線はマトリックス状に配置された前記画素回路のうち列方向に配列された１群の画素回路に共通接続されており、１の前記第１及び第２の制御線は行方向に配列された１群の画素回路に共通接続されていることを特徴とする表示装置。
【請求項１６】
前記制御線駆動回路は、第１の期間に、前記第１乃至第３のスイッチ素子をオンにする信号を前記第１及び第２の制御線に出力し、第２の期間に、前記第１のスイッチ素子をオン、前記第２及び第３のスイッチ素子をオフにする信号を前記第１及び第２の制御線に出力し、前記信号線駆動回路は、前記第１の信号線に対し、前記第１の期間に基準電圧を出力し、前記第２の期間に前記基準電圧又は前記基準電圧に対し電位差を有する電圧を出力し、前記第２の信号線に対し、前記第１の期間に基準電流を出力し、前記負電源制御線は前記第１及び第２の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることを特徴とする請求項１５に記載の表示装置。
【請求項１７】
前記第２の期間が前記第１の期間に続く期間であり、前記第１及び第２の期間により１水平走査期間が構成されることを特徴とする請求項１２、１４及び１６のいずれか１項に記載の表示装置。
【請求項１８】
電流により制御されて動作する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続されたスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す他のスイッチ素子と、電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有する電気回路を駆動する駆動方法において、前記第１及び第２のスイッチ素子を制御して、前記第１の信号線から基準電圧の書き込みと前記第２の信号線から基準電流の書き込みを前記電気回路に行う第１の期間と、前記第１の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、前記電流制御素子を制御する第２の期間と、を有することを特徴とする電気回路の駆動方法。
【請求項１９】
画素回路がマトリクス状に複数個配置されて表示部を構成する表示装置であって、前記画素回路が、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、信号電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続された第１のスイッチ素子と、前記駆動トランジスタのゲートとドレインとの間に接続された第２のスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す第３のスイッチ素子と、前記駆動トランジスタのゲートと前記第１のスイッチ素子との間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有する表示装置を駆動する駆動方法において、前記第１乃至第３のスイッチ素子を制御して、前記第１の信号線から基準電圧の書き込みと前記第２の信号線から基準電流の書き込みを前記画素回路に行う第１の期間と、前記第１の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、階調表示を行う第２の期間と、を有することを特徴とする表示装置の駆動方法。
【請求項２０】
前記第２の期間が前記第１の期間に続く期間であり、前記第１及び第２の期間により１水平走査期間が構成されることを特徴とする請求項１８又は１９に記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子を流れる電流により制御される電流制御素子を駆動する電気回路及びその駆動方法、特に有機ＥＬ（Electro Luminescence）素子等のように素子を流れる電流により発光輝度が制御される電流制御素子を有する表示装置の画素回路、それを使用した表示装置及びその駆動方法に関する。
【背景技術】
【０００２】
行方向に配置された複数の走査線と、列方向に配置された複数の信号線によりマトリクスを形成し、その各交点の画素に有機ＥＬ素子を配置して、画像表示を行う表示装置が開発されている。このような表示装置には、画素に有機ＥＬ素子のみを形成したパッシブ型と、有機ＥＬ素子以外に回路も内蔵し画像を一定の時間内保持するアクティブ型がある。アクティブ型表示装置は、発光素子のみで構成されるパッシブ型表示装置よりも、高輝度化、高精細化、低消費電力化を図ることができる。
【０００３】
アクティブ型表示装置の画素回路としては、図２０に示す画素回路が一般に良く知られている。図２０に示すように、画素回路はソースが電源電圧ＶＤＤに接続された駆動トランジスタＴｒ２０２と、制御線２０２によって制御されスイッチ動作を行うスイッチトランジスタＴｒ２０１と、駆動トランジスタＴｒ２０２のゲートと電源電圧ＶＤＤの間に接続されゲート電圧を保持する保持容量Ｃ２０１と、発光素子である有機ＥＬ素子１００から構成される。
【０００４】
次に動作を説明する。制御線２０２によってスイッチトランジスタＴｒ２０１をオン状態にして、信号線２０１から駆動トランジスタＴｒ２０２が飽和領域で動作するような電圧を駆動トランジスタＴｒ２０２のゲートに印加する。その後、スイッチトランジスタＴｒ２０１がオン状態となっていた選択期間が終了すると、スイッチトランジスタＴｒ２０１はオフ状態となり、次の選択期間までゲート電圧が保持される。ゲート電圧の書き込みによって、有機ＥＬ素子１００には、駆動トランジスタＴｒ２０２を飽和領域で使用した場合、下記数式１に示す電流Ｉが流れ、電流に応じた輝度で発光する。ここで、Ｌ及びＷはそれぞれ駆動トランジスタＴｒ２０２のチャネル長及びチャネル幅、μは移動度、Ｃｇはゲート容量である。
【０００５】
【数１】
2005292436.tif 000003
【０００６】
しかし、駆動トランジスタＴｒ２０２及びスイッチトランジスタＴｒ２０１等、画素回路に使用されるポリシリコン薄膜トランジスタは、チャネル部が多結晶シリコンのため、単結晶シリコンに比べて特性のばらつきが大きい。従って、駆動トランジスタＴｒ２０２の特性にばらつきがあると、同じゲート電圧を書き込んでも画素毎に電流が異なるため、有機ＥＬ素子１００の輝度が画素毎にばらつき、輝度むらとなって表示品質が低下する問題がある。
【０００７】
この問題を解決するため、非特許文献１（Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ発行の「ＳＩＤ９９ＤＩＧＥＳＴ  ｐ．４３８〜４４１（Sarnoff Corp）」）では、しきい値電圧のばらつきを補正できる画素回路が提案されている。図２１及び図２２を参照して、以下にその構成と動作について説明する。図２１に示すように、画素回路はソースが電源電圧ＶＤＤに接続された駆動トランジスタＴｒ１０４と、画像信号が電圧の形で供給される信号線１０１と保持容量Ｃ１０１の間に接続され、制御線１０２によって制御されるスイッチトランジスタＴｒ１０１と、駆動トランジスタＴｒ１０４のゲートとドレイン間に接続され、制御線１０３によって制御されるスイッチトランジスタＴｒ１０２と、駆動トランジスタＴｒ１０４のドレインと有機ＥＬ素子１００のアノード間に接続され、制御線１０４によって制御されるスイッチトランジスタＴｒ１０３と、駆動トランジスタＴｒ１０４のゲート・ソース間に接続された保持容量Ｃ１０２と、駆動トランジスタＴｒ１０４のゲートとスイッチトランジスタＴｒ１０１の間に接続された保持容量Ｃ１０１と、アノードがスイッチトランジスタＴｒ１０３に接続されカソードが接地電圧ＶＳＳに接続された有機ＥＬ素子１００から構成される。
【０００８】
次に、図２２のタイミングチャートを用いて動作を説明する。図２２に示すように、画素回路の動作には４つの区間がある。まず、第（１）の区間において、スイッチトランジスタＴｒ１０１〜Ｔｒ１０３が全てオン状態となり、駆動トランジスタＴｒ１０４からＥＬ素子１００に電流が供給される。次に、第（２）の区間には、制御線１０４によってスイッチトランジスタＴｒ１０３がオフ状態となる。すると、駆動トランジスタＴｒ１０４には図２１の矢印で示した経路、すなわち、電源電圧ＶＤＤ、駆動トランジスタＴｒ１０４、スイッチトランジスタ１０２の経路で電流が流れ、ゲート・ソース間電圧Ｖｇｓは、しきい値電圧Ｖｔｈになる。次に第（３）の区間には、制御線１０３によってスイッチトランジスタＴｒ１０２をオフ状態にしたあと、信号線１０１の電圧を電源電圧ＶＤＤからＶｄａｔａだけ変化させる。すると、Ｃ１０１とＣ１０２との間で電荷の分配が起こり、Ｃ１０２の両端に発生する電圧、つまり駆動トランジスタＴｒ１０２のゲート・ソース間電圧は下記数式２のようになる。
【０００９】
【数２】
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【００１０】
第（４）の区間には、制御信号１０４によってスイッチトランジスタＴｒ１０３がオン状態になり、有機ＥＬ素子１００には電流が供給され、有機ＥＬ素子１００は電流に応じた輝度で発光する。供給される電流は、駆動トランジスタＴｒ１０４を飽和領域で使用した時に下記数式３のようになる。
【００１１】
【数３】
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【００１２】
上記数式３には、しきい値電圧Ｖｔｈの項が無く、Ｖｔｈにばらつきが有っても画素毎の有機ＥＬ素子電流のばらつきを防止することができる。
【００１３】
【非特許文献１】ＳＩＤ ９９ ＤＩＧＥＳＴ、ｐｐ．４３８−４４１  （Ｓａｒｎｏｆｆの回路）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、この画素回路では電流Ｉの計算結果の式から明らかなように、トランジスタのしきい値電圧にばらつきがあっても電気光学素子に流れる電流への影響はないが、トランジスタの移動度にばらつきがあった場合に電気光学素子に流れる電流への影響を小さくすることはできない。従って、移動度にばらつきがあると、映像信号に基づく電圧が各画素回路に入力された場合に各画素の輝度がばらついてしまい、輝度むらが発生してしまう問題がある。また、駆動トランジスタＴｒ１０４のゲート・ソース間電圧Ｖｇｓをしきい値電圧Ｖｔｈとするのに、図２２の第（１）の区間の時間と第（２）の区間の時間を足し合わせた時間が必要となり、非常に長い時間を必要とする。従って、その分画像を表示させる第（４）の期間が減少する。これは、同じ輝度で発光させようとした場合に、有機ＥＬ素子１００に流す電流が大きくなることを意味し、寿命が低下する問題がある。
【００１５】
本発明はかかる従来技術の問題点に鑑みてなされたものであって、トランジスタのしきい値電圧にばらつきがあっても電気光学素子に流れる電流への影響がないだけでなく、トランジスタの移動度にばらつきがあった場合でも電気光学素子に流れる電流への影響を小さくする効果を有し、且つ駆動トランジスタのゲート・ソース間電圧Ｖｇｓをしきい値電圧Ｖｔｈとする必要をなくすことで、１水平走査期間（第（３）の区間）を除いた期間を発光期間として利用することを可能とする画素回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本願第１発明に係る電気回路は、電流により制御されて動作する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続されたスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す他のスイッチ素子と、電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有することを特徴とする。
【００１７】
本願第２発明に係る表示装置の画素回路は、マトリクス状に複数個配置されて表示部を構成する画素回路において、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、信号電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続された第１のスイッチ素子と、前記駆動トランジスタのゲートとドレインとの間に接続された第２のスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す第３のスイッチ素子と、前記駆動トランジスタのゲートと前記第１のスイッチ素子との間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有することを特徴とする。
【００１８】
前記表示装置の画素回路は、前記駆動トランジスタのソースとゲートとの間に接続されて前記ゲートの電位を保持する第２の保持容量を有することが好ましい。
【００１９】
又は、前記表示装置の画素回路は、前記第１のスイッチ素子と前記第１の保持容量との接続点と前記駆動トランジスタのソースとの間に接続されて前記ゲートの電位を保持する第２の保持容量を有することが好ましい。
【００２０】
前記表示装置の画素回路は、前記駆動トランジスタと前記電流制御素子との間に接続された第４のスイッチ素子を有することが好ましい。又は、前記駆動トランジスタが、電源制御線又は負電源制御線に接続されるように構成することができる。又は、前記電流制御素子が、電源制御線又は負電源制御線に接続されるように構成することができる。
【００２１】
前記各スイッチ素子は、例えば薄膜トランジスタである。また、前記薄膜トランジスタは、例えばそのチャネル部がポリシリコンにより形成されている。更に、前記電流制御素子は、例えば有機ＥＬ発光素子である。
【００２２】
本願第３発明に係る表示装置は、請求項５に記載の画素回路と、前記第１及び第２の信号線を駆動する信号線駆動回路と、前記第１乃至第４のスイッチ素子のオンオフを制御する第１及び第２の制御線を駆動する制御線駆動回路とを有し、１の前記第１及び第２の信号線はマトリックス状に配置された前記画素回路のうち列方向に配列された１群の画素回路に共通接続されており、１の前記第１及び第２の制御線は行方向に配列された１群の画素回路に共通接続されていることを特徴とする。
【００２３】
この場合は、前記制御線駆動回路は、第１の期間に、前記第２のスイッチ素子をオフ、前記第１、第３，及び第４のスイッチ素子をオンにする信号を前記第１及び第２の制御線に出力し、第２の期間に、前記第１のスイッチ素子をオン、前記第２乃至第４のスイッチ素子をオフにする信号を前記第１及び第２の制御線に出力し、前記信号線駆動回路は、前記第１の信号線に対し、前記第１の期間に基準電圧を出力し、前記第２の期間に前記基準電圧又は前記基準電圧に対し電位差を有する電圧を出力し、前記第２の信号線に対し、前記第１の期間に基準電流を出力することが好ましい。
【００２４】
本願第４発明に係る表示装置は、請求項６に記載の画素回路と、前記第１及び第２の信号線を駆動する信号線駆動回路と、前記第１乃至第３のスイッチ素子のオンオフを制御する第１及び第２の制御線を駆動する制御線駆動回路とを有し、１の前記第１及び第２の信号線はマトリックス状に配置された前記画素回路のうち列方向に配列された１群の画素回路に共通接続されており、１の前記第１及び第２の制御線は行方向に配列された１群の画素回路に共通接続されていることを特徴とする。
【００２５】
この場合は、前記駆動トランジスタは、電源制御線に接続されており、前記制御線駆動回路は、第１の期間に、前記第１乃至第３のスイッチ素子をオンにする信号を前記第１及び第２の制御線に出力し、第２の期間に、前記第１のスイッチ素子をオン、前記第２及び第３のスイッチ素子をオフにする信号を前記第１及び第２の制御線に出力し、前記信号線駆動回路は、前記第１の信号線に対し、前記第１の期間に基準電圧を出力し、前記第２の期間に前記基準電圧又は前記基準電圧に対し電位差を有する電圧を出力し、前記第２の信号線に対し、前記第１の期間に基準電流を出力し、前記電源制御線は前記第１及び第２の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることが好ましい。
【００２６】
本願第５発明に係る表示装置は、請求項７に記載の画素回路と、前記第１及び第２の信号線を駆動する信号線駆動回路と、前記第１乃至第３のスイッチ素子のオンオフを制御する第１及び第２の制御線を駆動する制御線駆動回路とを有し、１の前記第１及び第２の信号線はマトリックス状に配置された前記画素回路のうち列方向に配列された１群の画素回路に共通接続されており、１の前記第１及び第２の制御線は行方向に配列された１群の画素回路に共通接続されていることを特徴とする。
【００２７】
この場合は、前記制御線駆動回路は、第１の期間に、前記第１乃至第３のスイッチ素子をオンにする信号を前記第１及び第２の制御線に出力し、第２の期間に、前記第１のスイッチ素子をオン、前記第２及び第３のスイッチ素子をオフにする信号を前記第１及び第２の制御線に出力し、前記信号線駆動回路は、前記第１の信号線に対し、前記第１の期間に基準電圧を出力し、前記第２の期間に前記基準電圧又は前記基準電圧に対し電位差を有する電圧を出力し、前記第２の信号線に対し、前記第１の期間に基準電流を出力し、前記負電源制御線は前記第１及び第２の期間において前記電流制御素子に逆バイアスが印加されるように駆動されることが好ましい。
【００２８】
本願第６発明に係る電気回路の駆動方法は、電流により制御されて動作する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、前記駆動トランジスタのゲートとドレインとの間に接続されたスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す他のスイッチ素子と、電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有する電気回路を駆動する駆動方法において、前記第１及び第２のスイッチ素子を制御して、前記第１の信号線から基準電圧の書き込みと前記第２の信号線から基準電流の書き込みを前記電気回路に行う第１の期間と、前記第１の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、前記電流制御素子を制御する第２の期間と、を有することを特徴とする。
【００２９】
本願第７発明に係る表示装置の駆動方法は、画素回路がマトリクス状に複数個配置されて表示部を構成する表示装置であって、前記画素回路が、電流により制御されて発光する電流制御素子と、この電流制御素子を駆動する駆動トランジスタと、信号電圧を与える第１の信号線と前記駆動トランジスタのゲートとの間に接続された第１のスイッチ素子と、前記駆動トランジスタのゲートとドレインとの間に接続された第２のスイッチ素子と、基準電流を与える第２の信号線と前記駆動トランジスタとの間に接続されてオン時に前記駆動トランジスタに電流を流す第３のスイッチ素子と、前記駆動トランジスタのゲートと前記第１のスイッチ素子との間に接続されて前記ゲート電圧を保持する第１の保持容量と、を有する表示装置を駆動する駆動方法において、前記第１乃至第３のスイッチ素子を制御して、前記第１の信号線から基準電圧の書き込みと前記第２の信号線から基準電流の書き込みを前記画素回路に行う第１の期間と、前記第１の信号線から前記基準電圧又は基準電圧に対し電位差のある電圧を前記書き込むことにより、階調表示を行う第２の期間と、を有することを特徴とする。
【００３０】
なお、前記第２の期間が前記第１の期間に続く期間であり、前記第１及び第２の期間により１水平走査期間が構成されていてもよい。
【発明の効果】
【００３１】
本発明においては、第１の期間に、第１の信号線による画素回路への基準電圧の書き込み及び第２の信号線による画素回路への基準電流の書き込みを行い、第２の期間に、前記第１の信号線による画素回路への基準電圧と同一又は基準電圧と電位差のある電圧の書き込みを行うので、正確な階調表示が可能となる。
【００３２】
即ち、第１の期間に、第１の信号線による保持容量の一端への基準電圧の書き込みと同時に、第２の信号線から基準電流を駆動トランジスタに流すことで、駆動トランジスタのゲートに他端が接続された前記保持容量に、基準電流に相当する駆動トランジスタ毎のゲート電圧と基準電圧の差の電圧を生成する。第２の期間に前記第１の信号線により基準電圧と電位差（ΔＶｄａｔａ）のある電圧を画素回路へ書き込むことで、電位差ΔＶｄａｔａに相当する電圧分だけ駆動トランジスタのゲート電圧を増減させる。基準電流に対してこのゲート電圧の増減分に応じた電流が増減され、この電流が電気光学素子を流れる。従って、駆動トランジスタ特性にばらつきがあっても、電気光学素子を流れる電流については、基準電流からの増減分しか駆動トランジスタ特性のばらつきの影響を受けないため、駆動トランジスタ特性にばらつきがあっても電気光学素子に流れる電流についてのばらつきは低減されることとなるからである。
【発明を実施するための最良の形態】
【００３３】
次に、本発明の実施の形態について、添付の図面を参照して詳細に説明する。図１は、本発明の第１の実施形態における有機ＥＬ表示装置のブロック図である。本発明の有機ＥＬ表示装置は、複数の画素回路５がマトリクス状に配列された表示部１１が設けられており、表示部１１はｘ列ｙ行のマトリクス構造を有している。また、表示部１１を駆動する信号線１駆動回路１２と、信号線２駆動回路１３と、制御線駆動回路１４が設けられている。
【００３４】
信号線１駆動回路１２は、列方向に配置されたｘ本の信号線Ｓ１＿１乃至Ｓ１＿ｘによって、画素回路５に接続されている。そして、外部のコントローラから入力される水平走査制御信号と映像信号によって、各水平走査期間に各信号線Ｓ１＿１乃至Ｓ１＿ｘを経由して、選択された水平ラインの各画素回路にアナログ電圧を供給する。信号線１駆動回路１２が出力するアナログ電圧としては２種類の電圧がある。第１の期間と第２の期間からなる各水平走査期間において、第１の期間にはある決まった基準電圧Ｖｒｅｆを出力し、第２の期間に映像信号によって基準電圧Ｖｒｅｆから振幅を変化させた電圧を出力する。基準電圧Ｖｒｅｆは各画素回路共通の電圧である。
【００３５】
信号線２駆動回路１３は、列方向に配置されたｘ本の信号線Ｓ２＿１乃至Ｓ２＿ｘによって、画素回路５に接続されている。そして、外部のコントローラから入力される水平走査制御信号を映像信号によって、信号線１駆動回路１２が基準電圧Ｖｒｅｆを出力している第１の期間に、各信号線Ｓ２＿１乃至Ｓ２＿ｘを経由して、選択された水平ラインの各画素回路にある決まった電流を出力する。電流の極性は、画素回路５から信号線Ｓ２を介して信号線２駆動回路１３へ流れ込む方向である。
【００３６】
制御線駆動回路１４は行方向に配置されたｙ本の制御線Ｇ１＿１乃至Ｇ１＿ｙ及び制御線Ｇ２＿１乃至Ｇ２＿ｙによって画素回路５に接続されている。そして、外部のコントローラから入力される垂直走査制御信号によって、１画面の書き換え期間に相当する１フレーム期間において順次制御線Ｇ１＿１乃至Ｇ１＿ｙ及びＧ２＿１乃至Ｇ２＿ｙに信号を出力していく。
【００３７】
次に、本発明の第１の実施形態について図面を用いて詳細に説明する。図２は、本発明の第１の実施形態における画素回路５を示した図である。画素回路５へは、信号線Ｓ１及び信号線Ｓ２と、制御線Ｇ１及び制御線Ｇ２を介して電気信号が入力される。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流を有機ＥＬ素子１００に供給する駆動トランジスタＴｒ１５と、２個の保持容量（Ｃ１１、Ｃ１２）と、信号線Ｓ１の電圧を保持容量Ｃ１１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ１１と、駆動トランジスタＴｒ１５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ１３と、駆動トランジスタＴｒ１５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ１４と、画素回路５が選択されている水平走査期間有機ＥＬ素子１００との接続を遮断するための第４のスイッチ素子としてのスイッチトランジスタＴｒ１２とから構成されている。駆動トランジスタＴｒ１５とスイッチトランジスタＴｒ１２はＰチャネル型トランジスタであり、スイッチトランジスタＴｒ１１、Ｔｒ１３、Ｔｒ１４はＮチャネル型トランジスタである。
【００３８】
次に、回路の接続について説明する。駆動トランジスタＴｒ１５のソースは電源電圧ＶＤＤと保持容量Ｃ１２の一端子に接続され、Ｔｒ１５のゲートは保持容量Ｃ１２の他端子と保持容量Ｃ１１の一端子とスイッチトランジスタＴｒ１３のドレインに接続され、Ｔｒ１５のドレインはスイッチトランジスタＴｒ１３のソースとスイッチトランジスタＴｒ１４のドレインとスイッチトランジスタＴｒ１２のソースに接続される。保持容量Ｃ１１の他端子はスイッチトランジスタＴｒ１１のソースに接続され、スイッチトランジスタＴｒ１１のドレインは信号線Ｓ１に接続され、ゲートは制御線Ｇ１に接続される。スイッチトランジスタＴｒ１２のゲートは制御線Ｇ１に接続され、ドレインは有機ＥＬ素子１００のアノードに接続される。有機ＥＬ素子１００のカソードは接地電圧ＶＳＳに接続される。スイッチトランジスタＴｒ１３及びスイッチトランジスタＴｒ１４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ１４のソースは信号線Ｓ２に接続される。
【００３９】
次に、図３のタイミングチャートを用いて本実施形態の動作について説明する。図３はある任意の１水平走査期間に選択された画素回路５の動作を示した図である。
【００４０】
１水平走査期間は第１の期間と第２の期間からなる。第１の期間、制御線Ｇ１と制御線Ｇ２が共にハイレベルとなって、スイッチトランジスタＴｒ１１、Ｔｒ１３、Ｔｒ１４がオン状態、スイッチトランジスタＴｒ１２がオフ状態となる。このとき、信号線１駆動回路１２から基準電圧Ｖｒｅｆが信号線Ｓ１に出力されているので、保持容量１１のスイッチトランジスタＴｒ１１側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、電源電圧ＶＤＤ、駆動トランジスタＴｒ１５、スイッチトランジスタＴｒ１４、信号線Ｓ２の経路で電流が流れる。スイッチトランジスタＴｒ１３によって駆動トランジスタＴｒ１５のゲート・ドレイン間は短絡されているので、保持容量Ｃ１１の駆動トランジスタＴｒ１５側の端子の電圧、すなわち駆動トランジスタＴｒ１５のゲート電圧は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。保持容量Ｃ１１の両端にはＶｒｅｆ−Ｖｇ（Ｉｒｅｆ）の電圧が生成される。また、Ｃ１２の両端にはＶＤＤ−Ｖｇ（Ｉｒｅｆ）の電圧が生成される。
【００４１】
続いて、第２の期間では、制御線Ｇ１がハイレベル、制御線Ｇ２がローレベルとなって、スイッチトランジスタＴｒ１１だけがオン状態、その他のスイッチトランジスタＴｒ１２、Ｔｒ１３、Ｔｒ１４はオフ状態となる。従って、駆動トランジスタＴｒ１５のゲート・ドレイン間は開放状態となり、駆動トランジスタＴｒ１５のドレインは信号線Ｓ２から切り離された状態となる。その後、信号線１駆動回路１２から、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ低い電圧が出力される。これによって、駆動トランジスタＴｒ１５のゲート電圧は、駆動トランジスタＴｒ１５のゲート容量をＣｇとしたときにΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）分だけ低い電圧となるので、Ｖｇ（Ｉｒｅｆ）−ΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）になる。従って、駆動トランジスタＴｒ１５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）だけ減少した電圧分だけ基準電流Ｉｒｅｆより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量Ｃ１２によって保持される。
【００４２】
第１の期間、第２の期間からなる水平走査期間が終了すると、制御線Ｇ１と制御線Ｇ２が共にローレベルとなる。スイッチトランジスタＴｒ１２はオン状態、スイッチトランジスタＴｒ１１、Ｔｒ１３、Ｔｒ１４はオフ状態となるので、電源電圧ＶＤＤ、駆動トランジスタＴｒ１５、スイッチトランジスタＴｒ１２、有機ＥＬ素子１００、接地電圧ＶＳＳのラインで、Ｖｇ（Ｉｒｅｆ）−ΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）−ＶＤＤのゲート・ソース間電圧に相当する電流が１フレーム後の水平走査期間まで流れ、有機ＥＬ素子１００はこの電流に比例した輝度で発光することになる。
【００４３】
図３では、ΔＶｄａｔａ分だけ低い電圧を供給する場合を例に説明したが、逆にΔＶｄａｔａ分だけ高い電圧を供給することによって、ΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）に相当する電圧分だけ基準電流Ｉｒｅｆより小さい電流を出力するゲート・ソース間電圧を生成することもできる。また、Ｖｒｅｆから変化させるΔＶｄａｔａの電圧の大小を変化させることによって、有機ＥＬ素子に流す電流を変化させることができるので、映像信号に応じて有機ＥＬ素子の輝度を調節することができる。
【００４４】
図１６乃至図１９は、本実施形態の画素回路を使用した場合の効果を示した図である。まず、図１６及び図１７は駆動トランジスタＴｒ１５のドレイン電流Ｉｄ／ゲート電圧Ｖｇ特性を示した図であり、図１６はしきい値電圧Ｖｔｈがばらついた場合、図１７は移動度μがばらついた場合を示している。図１６、図１７ともに特性１が標準の特性を示し、特性２が標準値からずれた特性である。図１６及び図１９はそれぞれ、図１６及び図１７の特性の駆動トランジスタＴｒ１５から構成される第１実施形態の画素回路５において、有機ＥＬ素子１００に流れる電流を示した図である。
【００４５】
図１８に示すように、駆動トランジスタＴｒ１５のしきい値電圧にばらつきが生じても、有機ＥＬ素子１００に流れる電流にはばらつきが生じない。これは、第１の期間に基準電流Ｉｒｅｆを駆動トランジスタＴｒ１５に流すことで、基準電流Ｉｒｅｆを流すのに必要なゲート電圧がすでにゲートにかかっているので、駆動トランジスタＴｒ１５のしきい値電圧にばらつきがあったとしても駆動トランジスタＴｒ１５を流れる電流には影響を与えないためである。この点は、従来技術で説明した図２１の画素回路でも、しきい値電圧補正に十分な時間（図２２の第（１）の区間＋第（２）の区間）を設定すれば、同様の効果が得られる。
【００４６】
次に、図１９に示すように、駆動トランジスタＴｒ１５に移動度のばらつきが生じた場合であっても、本実施形態は補正効果があることがわかる。映像信号に基づき画素回路に入力されるある電圧でみたとき、従来技術では補正ができずに大きな誤差が発生している。しかし、本発明では、水平走査期間の第１の期間に基準電流Ｉｒｅｆを駆動トランジスタＴｒ１５に流すことにより、特性２の駆動トランジスタであっても基準電流Ｉｒｅｆがソース・ドレイン間に流れるようなゲート電圧が水平走査期間の第１の期間に加えられており、標準値である特性１の駆動トランジスタと同じ値の基準電流Ｉｒｅｆがソース・ドレイン間に流れるように特性２の駆動トランジスタのゲート電圧は補正されている。そして、映像信号に基づいた電圧が画素回路に入力されると、ゲート電圧が補正されたこの状態からゲート電圧が増減し、このゲート電圧の増減により有機ＥＬ素子１００の輝度は調節されることとなる。従って、駆動トランジスタＴｒ１５に移動度のばらつきがあったとしても、映像信号に応じて増減したゲート電圧によるソース・ドレイン間電流分に対してしか駆動トランジスタＴｒ１５の移動度のばらつきは影響しない。したがって、本実施形態の画素回路及びタイミングチャートを採用することにより駆動トランジスタＴｒ１５の移動度にばらつきがあったとしても、有機ＥＬ素子１００の輝度への影響は小さくすることができる。
【００４７】
次に、本発明の第２の実施形態について図面を用いて詳細に説明する。図４は、本発明の第２の実施形態における画素回路５を示した図である。画素回路５以外の構成要素である信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４は第１の実施形態と同様であり、画素回路５へは信号線Ｓ１及び信号線Ｓ２並びに制御線Ｇ１及び制御線Ｇ２により電気信号が入力される。
【００４８】
以下、本発明の第２の実施形態における画素回路５の構成について説明する。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流を有機ＥＬ素子１００に供給する駆動トランジスタＴｒ２５と、２個の保持容量（Ｃ２１、Ｃ２２）と、信号線Ｓ１の電圧を保持容量Ｃ２１とＣ２２に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ２１と、駆動トランジスタＴｒ２５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ２３と、駆動トランジスタＴｒ２５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ２４と、画素回路５が選択されている水平走査期間、有機ＥＬ素子１００との接続を遮断するための第４のスイッチ素子としてのスイッチトランジスタＴｒ２２から構成されている。駆動トランジスタＴｒ２５とスイッチトランジスタＴｒ２２はＰチャネル型トランジスタであり、スイッチトランジスタＴｒ２１、Ｔｒ２３、Ｔｒ２４はＮチャネル型トランジスタである。
【００４９】
次に、回路の接続について説明する。駆動トランジスタＴｒ２５のソースは電源電圧ＶＤＤと保持容量Ｃ２２の一端子に接続され、ゲートは保持容量Ｃ２1の一端子とスイッチトランジスタＴｒ２３のドレインに接続され、ドレインはスイッチトランジスタＴｒ２３のソースとスイッチトランジスタＴｒ２４のドレインとスイッチトランジスタＴｒ２２のソースに接続される。保持容量Ｃ２１の他端子はスイッチトランジスタＴｒ２１のソースと保持容量Ｃ２２の他端子に接続され、スイッチトランジスタＴｒ２１のドレインは信号線Ｓ１に接続され、ゲートは制御線Ｇ１に接続される。スイッチトランジスタＴｒ２２のゲートは制御線Ｇ１に接続され、ドレインは有機ＥＬ素子１００のアノードに接続される。有機ＥＬ素子１００のカソードは接地電圧ＶＳＳに接続される。スイッチトランジスタＴｒ２３及びスイッチトランジスタＴｒ２４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ２４のソースは信号線Ｓ２に接続される。
【００５０】
第１の実施形態と第２の実施形態とでは、保持容量Ｃ２２の接続が異なる。第１の実施形態では保持容量Ｃ１２を駆動トランジスタのゲート・ソース間に接続していたが、本実施形態では保持容量Ｃ２２を保持容量Ｃ２１の他端子とスイッチトランジスタＴｒ２１のソースが接続された箇所と駆動トランジスタのソースとの間に接続している。
【００５１】
動作は第１の実施形態と同様で、動作を示すタイミングチャートは図３である。また、効果についても第１の実施形態と同様の効果が得られる。但し、本実施形態では、保持容量Ｃ２２の接続箇所を変更しているので、信号線Ｓ１の電圧が基準電圧ＶｒｅｆからΔＶｄａｔａ変化したときの、駆動トランジスタＴｒ２５のゲート電圧の変化量が異なる。駆動トランジスタＴｒ１５のゲート電圧の変化量は、ΔＶｄａｔａ×Ｃ２１／（Ｃ２１＋Ｃｇ）となって分母に保持容量Ｃ２２が入らないので、第１の実施形態に比べゲート電圧の変化量を大きくすることができる。これによって、出力振幅が小さい信号線１駆動回路１２を使用することが可能になる。また、信号線Ｓ１を小振幅で駆動できるので、信号線Ｓ１の配線容量などの充放電による電力を低減でき、低消費電力化が図れる。
【００５２】
次に、本発明の第３の実施形態について図面を用いて詳細に説明する。図５は、本発明の第３の実施形態における画素回路５を示した図である。画素回路５へは信号線Ｓ１及び信号線Ｓ２並びに制御線Ｇ１及び制御線Ｇ２並びに電源制御線Ｐ１により電気信号が入力される。第１の実施形態と比べて、電源制御線Ｐ１が新たに画素回路５への入力として増えて、本実施形態の制御線駆動回路１４からは制御線Ｇ１、Ｇ２と同様に、電源制御線Ｐ１も出力される。また、本実施形態の画素回路５は、第１の実施形態よりも電源電圧ＶＤＤだけ低い電圧で動作させることになるので、信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４も第１の実施形態よりも電源電圧ＶＤＤ分低い電圧で動作し、各回路の出力も電源電圧ＶＤＤ分低い電圧を出力する。
【００５３】
以下、第３の実施形態における画素回路５の構成について説明する。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流を有機ＥＬ素子１００に供給する駆動トランジスタＴｒ３５と、２個の保持容量（Ｃ３１、Ｃ３２）と、信号線Ｓ１の電圧を保持容量Ｃ３１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ３１と、駆動トランジスタＴｒ３５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ３３と、駆動トランジスタＴｒ３５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ３４から構成されている。駆動トランジスタＴｒ３５はＰチャネル型トランジスタであり、スイッチトランジスタＴｒ３１、Ｔｒ３３、Ｔｒ３４はＮチャネル型トランジスタである。第１の実施形態からは、画素回路５が選択されている水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタが削除された構成になっている。
【００５４】
次に、回路の接続について説明する。駆動トランジスタＴｒ３５のソースは保持容量Ｃ３２の一端子と電源制御線Ｐ１に接続され、Ｔｒ３５のゲートは保持容量Ｃ３２の他端子と保持容量Ｃ３１の一端子とスイッチトランジスタＴｒ３３のドレインに接続され、Ｔｒ３５のドレインはスイッチトランジスタＴｒ３３のソースとスイッチトランジスタＴｒ３４のドレインと有機ＥＬ素子１００のアノードに接続される。保持容量Ｃ３１の他端子はスイッチトランジスタＴｒ３１のソースに接続され、スイッチトランジスタＴｒ３１のドレインは信号線Ｓ１に接続され、ゲートは制御線Ｇ１に接続される。有機ＥＬ素子１００のカソードは接地電圧ＶＳＳに接続される。スイッチトランジスタＴｒ３３及びスイッチトランジスタＴｒ３４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ３４のソースは信号線Ｓ２に接続される。
【００５５】
次に、本実施形態の動作について、図６のタイミングチャートを用いて説明する。図６はある任意の１水平走査期間に選択された画素回路５の動作を示した図である。
【００５６】
第１の期間、制御線Ｇ１と制御線Ｇ２が共にハイレベルとなって、スイッチトランジスタＴｒ３１、Ｔｒ３３、Ｔｒ３４がオン状態となる。このとき、信号線１駆動回路１２から基準電圧Ｖｒｅｆが信号線Ｓ１に出力されているので、保持容量Ｃ３１のスイッチトランジスタ側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、電源制御線Ｐ１、駆動トランジスタＴｒ３５、スイッチトランジスタＴｒ３４、信号線Ｓ２の経路で電流が流れる。スイッチトランジスタＴｒ３３によって駆動トランジスタＴｒ３５のゲート・ドレイン間は短絡されているので、保持容量Ｃ３１の駆動トランジスタＴｒ３５側の端子は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。従って、保持容量Ｃ３１の両端にはＶｒｅｆ−Ｖｇ（Ｉｒｅｆ）の電圧が生成され、また、Ｃ３２の両端にはＶＤＤ−Ｖｇ（Ｉｒｅｆ）の電圧が生成される。
【００５７】
続いて、第２の期間では、制御線Ｇ１がハイレベル、制御線Ｇ２がローレベルとなって、スイッチトランジスタＴｒ３１だけがオン状態、その他のスイッチトランジスタＴｒ３３、Ｔｒ３４はオフ状態となる。従って、駆動トランジスタＴｒ３５のゲート・ドレイン間は開放状態となり、駆動トランジスタＴｒ３５のドレインも信号線Ｓ２から切り離された状態となる。その後、信号線１駆動回路１２からは、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ低い電圧が出力される。これによって、駆動トランジスタＴｒ３５のゲート電圧は、駆動トランジスタＴｒ３５のゲート容量をＣｇとしたときにΔＶｄａｔａ×Ｃ３１／（Ｃ３１＋Ｃ３２＋Ｃｇ）分だけ低い電圧となるので、Ｖｇ（Ｉｒｅｆ）−ΔＶｄａｔａ×Ｃ３１／（Ｃ３１＋Ｃ３２＋Ｃｇ）になる。従って、駆動トランジスタＴｒ３５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ３１／（Ｃ３１＋Ｃ３２＋Ｃｇ）だけ減少した電圧分だけ、基準電流Ｉｒｅｆより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量Ｃ３２によって保持される。
【００５８】
第１の期間及び第２の期間の間、電源制御線Ｐ１はＶＳＳレベルのため、有機ＥＬ素子１００は逆バイアスが印加された状態となっているので、第１の期間及び第２の期間とも、第１の実施形態と同様の動作が実行される。
【００５９】
第１の期間、第２の期間からなる水平走査期間が終了すると、制御線Ｇ１と制御線Ｇ２が共にローレベルになり、電源制御線Ｐ１は電源電圧ＶＤＤレベルまで上昇する。スイッチトランジスタＴｒ３１、Ｔｒ３３、Ｔｒ３４はオフ状態となり、第１の実施形態と同様、電源制御線Ｐ１、駆動トランジスタＴｒ３５、有機ＥＬ素子１００、接地電圧ＶＳＳのラインで、Ｖｇ（Ｉｒｅｆ）−ΔＶｄａｔａ×Ｃ３１／（Ｃ３１＋Ｃ３２＋Ｃｇ）−ＶＤＤのゲート・ソース間電圧に相当する電流が１フレーム後の水平走査期間まで流れ、有機ＥＬ素子１００はこの電流に比例した輝度で発行することになる。
【００６０】
本実施形態の効果は、第１の実施形態の効果に加え、画素回路５が選択されている水平走査期間に有機ＥＬ素子１００との接続を遮断するスイッチトランジスタが無いので、画素回路が簡単になる。この結果、有機ＥＬ素子１００を除いた画素回路の面積が減少し、有機ＥＬ素子１００を形成する領域が広くなる。つまり、有機ＥＬ素子１００の単位面積あたりの電流密度が低下して、有機ＥＬ素子の寿命を長くする効果がある。
【００６１】
次に、本発明の第４の実施形態について図面を用いて詳細に説明する。図７は、本発明の第４の実施形態における画素回路５を示した図である。画素回路５へは信号線Ｓ１及び信号線Ｓ２並びに制御線Ｇ１及び制御線Ｇ２並びに負電源制御線Ｐ２により電気信号が入力される。第１の実施形態と比べて、負電源制御線Ｐ２が新たに画素回路５への入力として増えて、本実施形態の制御線駆動回路１４からは制御線Ｇ１、Ｇ２と同様に、負電源制御線Ｐ２を介して電気信号が出力される。本実施形態では、第３の実施形態のように、画素回路５、信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４を電源電圧ＶＤＤだけ低い電圧で動作させる必要がない。
【００６２】
以下、第４の実施形態における画素回路５の構成について説明する。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流を有機ＥＬ素子１００に供給する駆動トランジスタＴｒ４５と、２個の保持容量（Ｃ４１、Ｃ４２）と、信号線Ｓ１の電圧を保持容量Ｃ４１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ４１と、駆動トランジスタＴｒ４５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ４３と、駆動トランジスタＴｒ４５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ４４から構成されている。駆動トランジスタＴｒ４５はＰチャネル型トランジスタであり、スイッチトランジスタＴｒ４１、Ｔｒ４３、Ｔｒ４４はＮチャネル型トランジスタである。第３の実施形態と同様、第１の実施形態からは、画素回路５が選択されている水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタが削除された構成になっている。
【００６３】
次に、回路の接続について説明する。駆動トランジスタＴｒ４５のソースは電源電圧ＶＤＤと保持容量Ｃ４２の一端子に接続され、ゲートは保持容量Ｃ４２の他端子と保持容量Ｃ４１の一端子とスイッチトランジスタＴｒ４３のドレインに接続され、駆動トランジスタＴｒ４５のドレインはスイッチトランジスタＴｒ４３のソースとスイッチトランジスタＴｒ４４のドレインと有機ＥＬ素子１００のアノードに接続される。保持容量Ｃ４１の他端子はスイッチトランジスタＴｒ４１のソースに接続され、スイッチトランジスタＴｒ４１のドレインは信号線Ｓ１に接続され、スイッチトランジスタＴｒ４１のゲートは制御線Ｇ１に接続される。有機ＥＬ素子１００のカソードは負電源制御線Ｐ２に接続される。スイッチトランジスタＴｒ４３及びスイッチトランジスタＴｒ４４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ４４のソースは信号線Ｓ２に接続される。
【００６４】
次に、本実施形態の動作について、図８のタイミングチャートを用いて説明する。図８はある任意の１水平走査期間に選択された画素回路５の動作を示した図である。
【００６５】
第１の期間、制御線Ｇ１と制御線Ｇ２が共にハイレベルとなって、スイッチトランジスタＴｒ４１、Ｔｒ４３、Ｔｒ４４がオン状態となる。このとき、信号線１駆動回路１２から基準電圧Ｖｒｅｆが信号線Ｓ１に出力されているので、保持容量Ｃ４１のスイッチトランジスタ側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、電源電圧ＶＤＤ、駆動トランジスタＴｒ４５、スイッチトランジスタＴｒ４４、信号線Ｓ２の経路で電流が流れる。スイッチトランジスタＴｒ４３によって駆動トランジスタＴｒ４５のゲート・ドレイン間は短絡されているので、保持容量Ｃ４１の駆動トランジスタＴｒ４５側の端子は基準電流Ｉｒｅｆに相当するＶｇ（Ｉｒｅｆ）の電圧になる。そのため、保持容量Ｃ４１の両端にはＶｒｅｆ−Ｖｇ（Ｉｒｅｆ）の電圧が生成され、また、Ｃ４２の両端にはＶＤＤ−Ｖｇ（Ｉｒｅｆ）の電圧が生成される。
【００６６】
続いて、第２の期間では、制御線Ｇ１がハイレベル、制御線Ｇ２がローレベルとなって、スイッチトランジスタＴｒ４１だけがオン状態、その他のスイッチトランジスタＴｒ４３、Ｔｒ４４はオフ状態となる。従って、駆動トランジスタＴｒ４５のゲート・ドレイン間は開放状態となり、駆動トランジスタＴｒ４５のドレインも信号線Ｓ２から切り離された状態となる。その後、信号線１駆動回路１２からは、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ低い電圧が出力される。これによって、駆動トランジスタＴｒ４５のゲート電圧は、駆動トランジスタＴｒ４５のゲート容量をＣｇとしたときにΔＶｄａｔａ×Ｃ４１／（Ｃ４１＋Ｃ４２＋Ｃｇ）分だけ低い電圧となるので、Ｖｇ（Ｉｒｅｆ）−ΔＶｄａｔａ×Ｃ４１／（Ｃ４１＋Ｃ４２＋Ｃｇ）になる。従って、駆動トランジスタＴｒ４５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ４１／（Ｃ４１＋Ｃ４２＋Ｃｇ）だけ減少した電圧分だけ基準電流Ｉｒｅｆより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量Ｃ４２によって保持される。
【００６７】
第１の期間及び第２の期間、負電源制御線Ｐ２は電源電圧ＶＤＤレベルのため、有機ＥＬ素子１００には逆バイアスが印加された状態となっているので、第１の期間及び第２の期間とも、第１の実施形態と同様の動作が実行される。
【００６８】
第１の期間、第２の期間からなる水平走査期間が終了すると、制御線Ｇ１と制御線Ｇ２が共にローレベルになり、負電源制御線Ｐ２は接地電圧ＶＳＳレベルまで下がる。スイッチトランジスタＴｒ４１、Ｔｒ４３、Ｔｒ４４はオフ状態となり、第１の実施形態と同様、電源電圧ＶＤＤ、駆動トランジスタＴｒ４５、有機ＥＬ素子１００、接地電圧ＶＳＳのラインで、Ｖｇ（Ｉｒｅｆ）−ΔＶｄａｔａ×Ｃ４１／（Ｃ４１＋Ｃ４２＋Ｃｇ）−ＶＤＤのゲート・ソース間電圧に相当する電流が１フレーム後の水平走査期間まで流れ、有機ＥＬ素子１００はこの電流に比例した輝度で発光することになる。
【００６９】
本実施形態では、第３の実施形態のように画素回路５、信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４を電源電圧ＶＤＤだけ低い電圧で動作させる必要がない。従って、本実施形態では、負電源制御線Ｐ２を出力する駆動回路は増えるが、第３の実施形態の有機ＥＬ素子１００との接続を遮断するスイッチトランジスタが無いことによる効果に加え、第１の実施形態と同じ信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４を使用することができる。
【００７０】
次に、本発明の第５の実施形態について図面を用いて詳細に説明する。図９は、本発明の第５の実施形態における画素回路５を示した図である。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流を有機ＥＬ素子１００に供給する駆動トランジスタＴｒ５５と、２個の保持容量（Ｃ５１、Ｃ５２）と、信号線Ｓ１の電圧を保持容量Ｃ５１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ５１と、駆動トランジスタＴｒ５５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ５３と、駆動トランジスタＴｒ５５のソースに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ５４と、画素回路５が選択されている水平走査期間有機ＥＬ素子１００との接続を遮断するための第４のスイッチ素子としてのスイッチトランジスタＴｒ５２から構成されている。第１の実施形態とは、駆動トランジスタの極性が異なり、スイッチトランジスタＴｒ５２がＰチャネル型トランジスタで、その他のトランジスタはＮチャネル型トランジスタである。次に、回路の接続について説明する。駆動トランジスタＴｒ５５のドレインは電源電圧ＶＤＤとスイッチトランジスタＴｒ５３のドレインに接続され、ゲートは保持容量Ｃ５1の一端子と保持容量Ｃ５２の一端子とスイッチトランジスタＴｒ５３のソースに接続され、ソースは保持容量Ｃ５２の他端子とスイッチトランジスタＴｒ５４のドレインとスイッチトランジスタＴｒ５２のソースに接続される。保持容量Ｃ５１の他端子はスイッチトランジスタＴｒ５１のソースに接続され、スイッチトランジスタＴｒ５１のドレインは信号線Ｓ１に接続され、ゲートは制御線Ｇ１に接続される。スイッチトランジスタＴｒ５２のゲートは制御線Ｇ１に接続され、ドレインは有機ＥＬ素子１００のアノードに接続される。有機ＥＬ素子１００のカソードは接地電圧ＶＳＳに接続される。スイッチトランジスタＴｒ５３及びスイッチトランジスタＴｒ５４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ５４のソースは信号線Ｓ２に接続される。
【００７１】
動作を示すタイミングチャートは図３と同様である。但し、駆動トランジスタＴｒ５５がＮチャネル型トランジスタなので、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ低い電圧が出力された場合、駆動トランジスタＴｒ５５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）だけ減少した電圧分だけ基準電流Ｉｒｅｆより小さい電流を出力することとなる。従って、第１の実施形態に対して、基準電圧Ｖｒｅｆに対するΔＶｄａｔａの出力極性が逆になる。効果については、第１の実施形態と同様の効果が得られる。
【００７２】
なお、第２の実施形態から第５の実施形態を第１の実施形態から変更された形態として説明したが、第２の実施形態から第５の実施形態を組み合わせた実施形態としても良い。
【００７３】
また、以上説明した第１乃至５の実施形態は、有機ＥＬ素子のカソード側を負電源に接続した画素回路であるが、本発明は、有機ＥＬ素子のアノード側を正電源に接続した画素回路にも適用可能である。以下、このような画素回路を第６乃至８の実施形態として説明する。
【００７４】
先ず、本発明の第６の実施形態について図面を用いて詳細に説明する。図１０は、本発明の第６の実施形態における画素回路５を示した図である。画素回路５へは、信号線Ｓ１及び信号線Ｓ２と、制御線Ｇ１及び制御線Ｇ２を介して電気信号が入力される。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流が有機ＥＬ素子１００から流れ込む駆動トランジスタＴｒ６５と、２個の保持容量（Ｃ６１、Ｃ６２）と、信号線Ｓ１の電圧を保持容量Ｃ６１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ６１と、駆動トランジスタＴｒ６５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ６３と、駆動トランジスタＴｒ６５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ６４と、画素回路５が選択されている水平走査期間有機ＥＬ素子１００との接続を遮断するための第４のスイッチ素子としてのスイッチトランジスタＴｒ６２とから構成されている。駆動トランジスタＴｒ６５とスイッチトランジスタＴｒ６１、Ｔｒ６３、Ｔｒ６４はＮチャネル型トランジスタであり、スイッチトランジスタＴｒ６２はＰチャネル型トランジスタである。
【００７５】
次に、回路の接続について説明する。駆動トランジスタＴｒ６５のソースは接地電圧ＶＳＳと保持容量Ｃ６２の一端子に接続され、Ｔｒ６５のゲートは保持容量Ｃ６２の他端子と保持容量Ｃ６１の一端子とスイッチトランジスタＴｒ６３のソースに接続され、Ｔｒ６５のドレインはスイッチトランジスタＴｒ６３のドレインとスイッチトランジスタＴｒ６４のソースとスイッチトランジスタＴｒ６２のドレインに接続される。保持容量Ｃ６１の他端子はスイッチトランジスタＴｒ６１のドレインに接続され、スイッチトランジスタＴｒ６１のソースは信号線Ｓ１に接続され、ゲートは制御線Ｇ１に接続される。スイッチトランジスタＴｒ６２のゲートは制御線Ｇ１に接続され、ソースは有機ＥＬ素子１００のカソードに接続される。有機ＥＬ素子１００のアノードは電源電圧ＶＤＤに接続される。スイッチトランジスタＴｒ６３及びスイッチトランジスタＴｒ６４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ６４のドレインは信号線Ｓ２に接続される。
【００７６】
次に、図１１のタイミングチャートを用いて本実施形態の動作について説明する。図１１はある任意の１水平走査期間に選択された画素回路５の動作を示した図である。
【００７７】
１水平走査期間は第１の期間と第２の期間からなる。第１の期間、制御線Ｇ１と制御線Ｇ２が共にハイレベルとなって、スイッチトランジスタＴｒ６１、Ｔｒ６３、Ｔｒ６４がオン状態、スイッチトランジスタＴｒ６２がオフ状態となる。このとき、信号線１駆動回路１２から基準電圧Ｖｒｅｆが信号線Ｓ１に出力されているので、保持容量Ｃ６１のスイッチトランジスタＴｒ６１側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、信号線Ｓ２、スイッチトランジスタＴｒ１４、駆動トランジスタＴｒ１５、接地電圧ＶＳＳの経路で電流が流れる。スイッチトランジスタＴｒ６３によって駆動トランジスタＴｒ６５のゲート・ドレイン間は短絡されているので、保持容量Ｃ６１の駆動トランジスタＴｒ６５側の端子の電圧、すなわち駆動トランジスタＴｒ６５のゲート電圧は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。保持容量Ｃ６１の両端にはＶｒｅｆ−Ｖｇ（Ｉｒｅｆ）の電圧が生成される。また、Ｃ６２の両端にはＶｇ（Ｉｒｅｆ）−ＶＳＳの電圧が生成される。
【００７８】
続いて、第２の期間では、制御線Ｇ１がハイレベル、制御線Ｇ２がローレベルとなって、スイッチトランジスタＴｒ６１だけがオン状態、その他のスイッチトランジスタＴｒ６２、Ｔｒ６３、Ｔｒ６４はオフ状態となる。従って、駆動トランジスタＴｒ６５のゲート・ドレイン間は開放状態となり、駆動トランジスタＴｒ６５のドレインは信号線Ｓ２から切り離された状態となる。その後、信号線１駆動回路１２から、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ高い電圧が出力される。これによって、駆動トランジスタＴｒ６５のゲート電圧は、駆動トランジスタＴｒ６５のゲート容量をＣｇとしたときにΔＶｄａｔａ×Ｃ６１／（Ｃ６１＋Ｃ６２＋Ｃｇ）分だけ高い電圧となるので、Ｖｇ（Ｉｒｅｆ）＋ΔＶｄａｔａ×Ｃ６１／（Ｃ６１＋Ｃ６２＋Ｃｇ）になる。従って、駆動トランジスタＴｒ１５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ６１／（Ｃ６１＋Ｃ６２＋Ｃｇ）だけ増加した電圧分だけ基準電流Ｉｒｅｆより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量Ｃ６２によって保持される。
【００７９】
第１の期間、第２の期間からなる水平走査期間が終了すると、制御線Ｇ１と制御線Ｇ２が共にローレベルとなる。スイッチトランジスタＴｒ６２はオン状態、スイッチトランジスタＴｒ６１、Ｔｒ６３、Ｔｒ６４はオフ状態となるので、電源電圧ＶＤＤ、有機ＥＬ素子１００、スイッチトランジスタＴｒ６２、駆動トランジスタＴｒ６５、接地電圧ＶＳＳのラインで、Ｖｇ（Ｉｒｅｆ）＋ΔＶｄａｔａ×Ｃ１１／（Ｃ１１＋Ｃ１２＋Ｃｇ）−ＶＳＳのゲート・ソース間電圧に相当する電流が１フレーム後の水平走査期間まで流れ、有機ＥＬ素子１００はこの電流に比例した輝度で発光することになる。
【００８０】
図１１では、ΔＶｄａｔａ分だけ高い電圧を供給する場合を例に説明したが、逆にΔＶｄａｔａ分だけ低い電圧を供給することによって、ΔＶｄａｔａ×Ｃ６１／（Ｃ６１＋Ｃ６２＋Ｃｇ）に相当する電圧分だけ基準電流Ｉｒｅｆより小さい電流を出力するゲート・ソース間電圧を生成することもできる。また、Ｖｒｅｆから変化させるΔＶｄａｔａの電圧の大小を変化させることによって、有機ＥＬ素子に流す電流を変化させることができるので、映像信号に応じて有機ＥＬ素子の輝度を調節することができる。
【００８１】
次に、本発明の第７の実施形態について図面を用いて詳細に説明する。図１２は、本発明の第７の実施形態における画素回路５を示した図である。画素回路５へは信号線Ｓ１及び信号線Ｓ２並びに制御線Ｇ１及び制御線Ｇ２並びに負電源制御線Ｐ２により電気信号が入力される。第１の実施形態と比べて、負電源制御線Ｐ２が新たに画素回路５への入力として増えて、本実施形態の制御線駆動回路１４からは制御線Ｇ１、Ｇ２と同様に、負電源制御線Ｐ２を介して電気信号が出力される。
【００８２】
以下、第７の実施形態における画素回路５の構成について説明する。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流が有機ＥＬ素子１００に流れ込む駆動トランジスタＴｒ８５と、２個の保持容量（Ｃ８１、Ｃ８２）と、信号線Ｓ１の電圧を保持容量Ｃ８１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ８１と、駆動トランジスタＴｒ８５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ８３と、駆動トランジスタＴｒ８５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ８４から構成されている。駆動トランジスタＴｒ８５、スイッチトランジスタＴｒ８１、Ｔｒ８３、Ｔｒ８４はＮチャネル型トランジスタである。第７の実施形態と同様、第６の実施形態からは、画素回路５が選択されている水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタが削除された構成になっている。
【００８３】
次に、回路の接続について説明する。駆動トランジスタＴｒ８５のソースは負電源制御線Ｐ２と保持容量Ｃ８２の一端子に接続され、ゲートは保持容量Ｃ８２の他端子と保持容量Ｃ８１の一端子とスイッチトランジスタＴｒ８３のソースに接続され、駆動トランジスタＴｒ８５のドレインはスイッチトランジスタＴｒ８３のドレインとスイッチトランジスタＴｒ８４のソースと有機ＥＬ素子１００のカソードに接続される。保持容量Ｃ８１の他端子はスイッチトランジスタＴｒ８１のドレインに接続され、スイッチトランジスタＴｒ８１のソースは信号線Ｓ１に接続され、スイッチトランジスタＴｒ８１のゲートは制御線Ｇ１に接続される。有機ＥＬ素子１００のアノードは電源電圧ＶＤＤに接続される。スイッチトランジスタＴｒ８３及びスイッチトランジスタＴｒ８４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ８４のドレインは信号線Ｓ２に接続される。
【００８４】
次に、本実施形態の動作について、図１３のタイミングチャートを用いて説明する。図１３はある任意の１水平走査期間に選択された画素回路５の動作を示した図である。
【００８５】
第１の期間、制御線Ｇ１と制御線Ｇ２が共にハイレベルとなって、スイッチトランジスタＴｒ８１、Ｔｒ８３、Ｔｒ８４がオン状態となる。このとき、信号線１駆動回路１２から基準電圧Ｖｒｅｆが信号線Ｓ１に出力されているので、保持容量Ｃ８１のスイッチトランジスタ側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、信号線Ｓ２、スイッチトランジスタＴｒ８４、駆動トランジスタＴｒ８５、負電源制御線Ｐ２の経路で電流が流れる。スイッチトランジスタＴｒ８３によって駆動トランジスタＴｒ８５のゲート・ドレイン間は短絡されているので、保持容量Ｃ８１の駆動トランジスタＴｒ８５側の端子は基準電流Ｉｒｅｆに相当するＶｇ（Ｉｒｅｆ）の電圧になる。そのため、保持容量Ｃ８１の両端にはＶｒｅｆ＋Ｖｇ（Ｉｒｅｆ）の電圧が生成され、また、Ｃ８２の両端にはＶｇ（Ｉｒｅｆ）−ＶＤＤの電圧が生成される。
【００８６】
続いて、第２の期間では、制御線Ｇ１がハイレベル、制御線Ｇ２がローレベルとなって、スイッチトランジスタＴｒ８１だけがオン状態、その他のスイッチトランジスタＴｒ８３、Ｔｒ８４はオフ状態となる。従って、駆動トランジスタＴｒ８５のゲート・ドレイン間は開放状態となり、駆動トランジスタＴｒ８５のドレインも信号線Ｓ２から切り離された状態となる。その後、信号線１駆動回路１２からは、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ高い電圧が出力される。これによって、駆動トランジスタＴｒ８５のゲート電圧は、駆動トランジスタＴｒ８５のゲート容量をＣｇとしたときにΔＶｄａｔａ×Ｃ８１／（Ｃ８１＋Ｃ８２＋Ｃｇ）分だけ高い電圧となるので、Ｖｇ（Ｉｒｅｆ）＋ΔＶｄａｔａ×Ｃ４１／（Ｃ４１＋Ｃ４２＋Ｃｇ）になる。従って、駆動トランジスタＴｒ８５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ８１／（Ｃ８１＋Ｃ８２＋Ｃｇ）だけ増加した電圧分だけ基準電流Ｉｒｅｆより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量Ｃ８２によって保持される。
【００８７】
第１の期間及び第２の期間、負電源制御線Ｐ２は電源電圧ＶＤＤレベルのため、有機ＥＬ素子１００には逆バイアスが印加された状態となっているので、第１の期間及び第２の期間とも、第１の実施形態と同様の動作が実行される。
【００８８】
第１の期間、第２の期間からなる水平走査期間が終了すると、制御線Ｇ１と制御線Ｇ２が共にローレベルになり、負電源制御線Ｐ２は接地電圧ＶＳＳレベルまで下がる。スイッチトランジスタＴｒ８１、Ｔｒ８３、Ｔｒ８４はオフ状態となり、電源電圧ＶＤＤ、有機ＥＬ素子１００、駆動トランジスタＴｒ８５、負電源制御線Ｐ２のラインで、Ｖｇ（Ｉｒｅｆ）＋ΔＶｄａｔａ×Ｃ４１／（Ｃ４１＋Ｃ４２＋Ｃｇ）−ＶＳＳのゲート・ソース間電圧に相当する電流が１フレーム後の水平走査期間まで流れ、有機ＥＬ素子１００はこの電流に比例した輝度で発光することになる。
【００８９】
本実施形態の効果は、前述の第３の実施形態と同様に、前述の第１の実施形態の効果に加え、画素回路５が選択されている水平走査期間に有機ＥＬ素子１００との接続を遮断するスイッチトランジスタが無いので、画素回路が簡単になる。この結果、有機ＥＬ素子１００を除いた画素回路の面積が減少し、有機ＥＬ素子１００を形成する領域が広くなる。つまり、有機ＥＬ素子１００の単位面積あたりの電流密度が低下して、有機ＥＬ素子の寿命を長くする効果がある。但し、本実施形態においては、前述の第３の実施形態とは異なり、画素回路５、信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４を、第１の実施形態よりも電源電圧ＶＤＤだけ高い電圧で動作させる必要がある。
【００９０】
次に、本発明の第８の実施形態について図面を用いて詳細に説明する。図１４は、本発明の第８の実施形態における画素回路５を示した図である。画素回路５へは信号線Ｓ１及び信号線Ｓ２並びに制御線Ｇ１及び制御線Ｇ２並びに電源制御線Ｐ１により電気信号が入力される。第６の実施形態と比べて、電源制御線Ｐ１が新たに画素回路５への入力として増えて、本実施形態の制御線駆動回路１４からは制御線Ｇ１、Ｇ２と同様に、電源制御線Ｐ１にも出力される。また、本実施形態の画素回路５は、第６の実施形態よりも電源電圧ＶＤＤだけ低い電圧で動作させることになるので、信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４も第６の実施形態よりも電源電圧ＶＤＤ分低い電圧で動作し、各回路の出力も電源電圧ＶＤＤ分低い電圧を出力する。
【００９１】
以下、第８の実施形態における画素回路５の構成について説明する。画素回路５は発光素子である有機ＥＬ素子１００と、ゲート・ソース間電圧に基づく電流を有機ＥＬ素子１００に供給する駆動トランジスタＴｒ７５と、２個の保持容量（Ｃ７１、Ｃ７２）と、信号線Ｓ１の電圧を保持容量Ｃ７１に伝達する第１のスイッチ素子としてのスイッチトランジスタＴｒ７１と、駆動トランジスタＴｒ７５のゲート・ドレイン間を接続するための第２のスイッチ素子としてのスイッチトランジスタＴｒ７３と、駆動トランジスタＴｒ７５のドレインに信号線Ｓ２を接続させるための第３のスイッチ素子としてのスイッチトランジスタＴｒ７４から構成されている。駆動トランジスタＴｒ７５、スイッチトランジスタＴｒ３１、Ｔｒ３３、Ｔｒ３４はＮチャネル型トランジスタである。第６の実施形態からは、画素回路５が選択されている水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタが削除された構成になっている。
【００９２】
次に、回路の接続について説明する。駆動トランジスタＴｒ７５のソースは接地電圧ＶＳＳと保持容量Ｃ７２の一端子に接続され、Ｔｒ７５のゲートは保持容量Ｃ７２の他端子と保持容量Ｃ７１の一端子とスイッチトランジスタＴｒ７３のソースに接続され、Ｔｒ７５のドレインはスイッチトランジスタＴｒ７３のドレインとスイッチトランジスタＴｒ７４のソースと有機ＥＬ素子１００のカソードに接続される。保持容量Ｃ７１の他端子はスイッチトランジスタＴｒ７１のドレインに接続され、スイッチトランジスタＴｒ７１のソースは信号線Ｓ１に接続され、ゲートは制御線Ｇ１に接続される。有機ＥＬ素子１００のアノードは電源制御線Ｐ１に接続される。スイッチトランジスタＴｒ７３及びスイッチトランジスタＴｒ７４のゲートは制御線Ｇ２に接続され、スイッチトランジスタＴｒ７４のドレインは信号線Ｓ２に接続される。
【００９３】
次に、本実施形態の動作について、図１５のタイミングチャートを用いて説明する。図１５はある任意の１水平走査期間に選択された画素回路５の動作を示した図である。
【００９４】
第１の期間、制御線Ｇ１と制御線Ｇ２が共にハイレベルとなって、スイッチトランジスタＴｒ７１、Ｔｒ７３、Ｔｒ７４がオン状態となる。このとき、信号線１駆動回路１２から基準電圧Ｖｒｅｆが信号線Ｓ１に出力されているので、保持容量Ｃ７１のスイッチトランジスタ側の端子にはＶｒｅｆが入力される。また、同時に信号線２駆動回路１３からは基準電流Ｉｒｅｆが信号線Ｓ２に出力されているので、信号線Ｓ２、スイッチトランジスタＴｒ７４、駆動トランジスタＴｒ７５、接地電圧ＶＳＳの経路で電流が流れる。スイッチトランジスタＴｒ７３によって駆動トランジスタＴｒ７５のゲート・ドレイン間は短絡されているので、保持容量Ｃ７１の駆動トランジスタＴｒ７５側の端子は基準電流Ｉｒｅｆに相当する電圧であるＶｇ（Ｉｒｅｆ）になる。従って、保持容量Ｃ７１の両端にはＶｒｅｆ＋Ｖｇ（Ｉｒｅｆ）の電圧が生成され、また、Ｃ７２の両端にはＶｇ（Ｉｒｅｆ）−ＶＳＳの電圧が生成される。
【００９５】
続いて、第２の期間では、制御線Ｇ１がハイレベル、制御線Ｇ２がローレベルとなって、スイッチトランジスタＴｒ７１だけがオン状態、その他のスイッチトランジスタＴｒ７３、Ｔｒ７４はオフ状態となる。従って、駆動トランジスタＴｒ７５のゲート・ドレイン間は開放状態となり、駆動トランジスタＴｒ７５のドレインも信号線Ｓ２から切り離された状態となる。その後、信号線１駆動回路１２からは、基準電圧ＶｒｅｆからΔＶｄａｔａ分だけ高い電圧が出力される。これによって、駆動トランジスタＴｒ７５のゲート電圧は、駆動トランジスタＴｒ７５のゲート容量をＣｇとしたときにΔＶｄａｔａ×Ｃ７１／（Ｃ７１＋Ｃ７２＋Ｃｇ）分だけ高い電圧となるので、Ｖｇ（Ｉｒｅｆ）＋ΔＶｄａｔａ×Ｃ７１／（Ｃ７１＋Ｃ７２＋Ｃｇ）になる。従って、駆動トランジスタＴｒ７５は、ゲート・ソース間電圧がΔＶｄａｔａ×Ｃ７１／（Ｃ７１＋Ｃ７２＋Ｃｇ）だけ増加した電圧分だけ、基準電流Ｉｒｅｆより大きい電流を出力することとなる。このゲート・ソース間電圧は、次の水平走査期間まで保持容量Ｃ７２によって保持される。
【００９６】
第１の期間及び第２の期間の間、電源制御線Ｐ１はＶＳＳレベルのため、有機ＥＬ素子１００は逆バイアスが印加された状態となっているので、第１の期間及び第２の期間とも、第１の実施形態と同様の動作が実行される。
【００９７】
第１の期間、第２の期間からなる水平走査期間が終了すると、制御線Ｇ１と制御線Ｇ２が共にローレベルになり、電源制御線Ｐ１は電源電圧ＶＤＤレベルまで上昇する。スイッチトランジスタＴｒ７１、Ｔｒ７３、Ｔｒ７４はオフ状態となり、電源制御線Ｐ１、有機ＥＬ素子１００、駆動トランジスタＴｒ７５、接地電圧ＶＳＳのラインで、Ｖｇ（Ｉｒｅｆ）＋ΔＶｄａｔａ×Ｃ７１／（Ｃ７１＋Ｃ７２＋Ｃｇ）−ＶＳＳのゲート・ソース間電圧に相当する電流が１フレーム後の水平走査期間まで流れ、有機ＥＬ素子１００はこの電流に比例した輝度で発光することになる。
【００９８】
本実施形態においては、前述の第７の実施形態とは異なり、画素回路５、信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４を電源電圧ＶＤＤだけ高い電圧で動作させる必要がない。従って、本実施形態では、負電源制御線Ｐ２を出力する駆動回路は増えるが、第７の実施形態の有機ＥＬ素子１００との接続を遮断するスイッチトランジスタが無いことによる効果に加え、第６の実施形態と同じ信号線１駆動回路１２、信号線２駆動回路１３、制御線駆動回路１４を使用することができる。
【００９９】
以上は、１つの基準電圧Ｖｒｅｆと基準電流Ｉｒｅｆで説明を行ったが、階調に応じて基準電圧Ｖｒｅｆ及び基準電流Ｉｒｅｆの値を変化させることによって、更に駆動トランジスタの特性のばらつきによる有機ＥＬ素子電流への影響を小さくすることができる。
【０１００】
また、上述の各実施形態においては、各タイミングチャートに示すように、第１の期間のみ信号線Ｓ２に対して電流を出力しているが、本発明はこれに限定されず、信号線Ｓ２には常に電流を流しておき、信号線Ｓ２に接続されたスイッチトランジスタのオンオフ制御によって、駆動トランジスタへの電流の供給を制御してもよい。
【０１０１】
更に、上述の各実施形態においては、水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタはＰチャネル型トランジスタとして、その他のスイッチトランジスタは全てＮチャネル型トランジスタとして説明したが、水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタはＮチャネル型トランジスタ、その他をＰチャネル型トランジスタとしても良い。また、全てのスイッチトランジスタをＮチャネル型又はＰチャネル型トランジスタで構成してもよい。この場合は、水平走査期間に有機ＥＬ素子１００との接続を遮断するためのスイッチトランジスタには制御線Ｇ１とは極性が逆の信号をゲートに印加する。
【産業上の利用可能性】
【０１０２】
本発明は、有機ＥＬ表示装置及びＬＥＤ等の電流駆動型表示装置に適用することができる。
【図面の簡単な説明】
【０１０３】
【図１】本発明の第１の実施形態における有機ＥＬ表示装置を示すブロック図である。
【図２】本発明の第１の実施形態の画素回路を示す図である。
【図３】本発明の第１の実施形態における画素回路の動作を示すタイミングチャートである。
【図４】本発明の第２の実施形態の画素回路を示す図である。
【図５】本発明の第３の実施形態の画素回路を示す図である。
【図６】本発明の第３の実施形態における画素回路の動作を示すタイミングチャートである。
【図７】本発明の第４の実施形態の画素回路を示す図である。
【図８】本発明の第４の実施形態における画素回路の動作を示すタイミングチャートである。
【図９】本発明の第５の実施形態の画素回路を示す図である。
【図１０】本発明の第６の実施形態における画素回路５を示した図である。
【図１１】本実施形態の動作を示すタイミングチャートである。
【図１２】本発明の第７の実施形態における画素回路を示した図である。
【図１３】本実施形態の動作を示すタイミングチャートである。
【図１４】本発明の第８の実施形態における画素回路を示した図である。
【図１５】本実施形態の動作を示すタイミングチャートである。
【図１６】しきい値電圧の異なる駆動トランジスタのＩｄ／Ｖｇ特性を示す図である。
【図１７】移動度の異なる駆動トランジスタのＩｄ／Ｖｇ特性を示す図である。
【図１８】本発明の効果を示す図で、駆動トランジスタのしきい値電圧が異なる場合において、映像信号に基づき画素回路に入力される電圧と有機ＥＬ素子に流れる電流との関係を示した図である。
【図１９】本発明の効果を示す図で、駆動トランジスタの移動度が異なる場合において、映像信号に基づき画素回路に入力される電圧と有機ＥＬ素子に流れる電流との関係を示した図である。
【図２０】従来の画素回路を示す図である。
【図２１】非特許文献１に記載の画素回路を示す図である。
【図２２】非特許文献１に記載の画素回路の動作を示すタイミングチャートである。
【符号の説明】
【０１０４】
５：画素回路
１１：表示部
１２：信号線１駆動回路
１３：信号線２駆動回路
１４：制御線駆動回路
１００：有機ＥＬ素子
Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２，Ｃ４１，Ｃ４２，Ｃ５１，Ｃ５２，Ｃ６１，Ｃ６２，Ｃ７１，Ｃ７２，Ｃ８１，Ｃ８２，Ｃ１０１，Ｃ１０２，Ｃ２０１：保持容量
Ｔｒ１１，Ｔｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ２１，Ｔｒ２２，Ｔｒ２３，Ｔｒ２４，Ｔｒ３１，Ｔｒ３３，Ｔｒ３４，Ｔｒ４１，Ｔｒ４３，Ｔｒ４４，Ｔｒ５１，Ｔｒ５２，Ｔｒ５３，Ｔｒ５４，Ｔｒ１０１，Ｔｒ１０２，Ｔｒ１０３，Ｔｒ２０１：スイッチトランジスタ
Ｔｒ１５，Ｔｒ２５，Ｔｒ３５，Ｔｒ４５，Ｔｒ５５，Ｔｒ６５，Ｔｒ７５，Ｔｒ８５，Ｔｒ１０４，Ｔｒ２０２：駆動トランジスタ
ＶＤＤ：電源電圧
ＶＳＳ：接地電圧
Ｖｒｅｆ：基準電圧
Ｉｒｅｆ：基準電流
Ｖｄａｔａ，Ｖｄａｔａ’：映像信号に基づき画素回路に入力される電圧
ΔＶｄａｔａ：ＶｒｅｆとＶｄａｔａとの差
Ｓ１＿１，Ｓ１−２，・・・，Ｓ１＿ｘ：信号線１
Ｓ２＿１，Ｓ２−２，・・・，Ｓ２＿ｘ：信号線２
Ｇ１＿１，Ｇ１＿２，・・・，Ｇ１＿ｙ：制御線１
Ｇ２＿１，Ｇ２＿２，・・・，Ｇ２＿ｙ：制御線２
Ｓ１：信号線１
Ｓ２：信号線２
Ｇ１：制御線１
Ｇ２：制御線２
Ｐ１：電源制御線
Ｐ２：負電源制御線
１０１，２０１：信号線
１０２，１０３，１０４，２０２：制御線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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