(57)【要約】【課題】セル領域に残留する窒化膜を除去する工程でサンプル工程を行わず、メイン工程のみで窒化膜を除去することにより、かかる問題点を解決することが可能な半導体素子の製造方法を提供する。【解決手段】半導体基板上にパッド酸化膜、窒化膜及び酸化膜を順次形成した後、高電圧領域の前記酸化膜及び窒化膜を除去して前記パッド酸化膜を露出させる段階と、プレクリーニング工程を行って前記高電圧領域の前記パッド酸化膜を除去し、セル領域の前記酸化膜を除去する段階と、第１酸化工程を行って前記高電圧領域にゲート酸化膜を形成する段階と、所定のエッチング溶液を用いた１２０秒程度のエッチング工程及びＨ３ＰＯ４を用いた１２分程度のエッチング工程を行い、前記セル領域に残留する前記窒化膜を除去し、前記高電圧領域の前記ゲート酸化膜を一部リセスする段階と、プレクリーニング工程を行って前記セル領域の前記パッド酸化膜を除去し、前記高電圧領域の前記ゲート酸化膜を一部リセスする段階と、第２酸化工程を行って前記セル領域にトンネル酸化膜を形成する段階とを含む。【選択図】図２
2005197636.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にパッド酸化膜、窒化膜及び酸化膜を順次形成した後、高電圧領域の前記酸化膜及び窒化膜を除去して前記パッド酸化膜を露出させる段階と、
プレクリーニング工程を行って前記高電圧領域の前記パッド酸化膜を除去し、セル領域の前記酸化膜を除去する段階と、
第１酸化工程を行って前記高電圧領域にゲート酸化膜を形成する段階と、
所定のエッチング溶液を用いた１２０秒程度のエッチング工程及びＨ３ＰＯ４を用いた１２分程度のエッチング工程を行うことにより、前記セル領域に残留する前記窒化膜を除去し、前記高電圧領域の前記ゲート酸化膜を一部リセスする段階と、
プレクリーニング工程によって前記セル領域の前記パッド酸化膜を除去し、前記高電圧領域の前記ゲート酸化膜を一部リセスする段階と、
第２酸化工程によって前記セル領域にトンネル酸化膜を形成する段階とを含む半導体素子の製造方法。
【請求項２】
前記ゲート酸化膜は４００Å程度の厚さに形成することを特徴とする請求項１記載の半導体素子の製造方法。
【請求項３】
前記第１酸化工程はウェット又はドライ方法を用いて７００〜８５０℃の温度で行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項４】
前記エッチング溶液はＢＯＥ溶液又はＨＦ溶液を用いることを特徴とする請求項１記載の半導体素子の製造方法。
【請求項５】
前記Ｈ３ＰＯ４を用いたエッチング工程は１００〜１６０℃程度の温度で行うことを特徴とする請求項１記載の半導体素子の製造方法。
【請求項６】
前記第２酸化工程によって前記高電圧領域の前記ゲート酸化膜が一部成長することを特徴とする請求項１記載の半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、高電圧領域に厚いゲート酸化膜を形成し、セル領域に薄いトンネル酸化膜を形成する半導体素子の製造方法に関する。  
【背景技術】
【０００２】
高電圧領域に厚いゲート酸化膜を形成し、セル領域に薄いトンネル酸化膜を形成する一般的なＮＡＮＤ型フラッシュメモリ素子の製造方法を図１（ａ）〜図１（ｃ）を用いて説明すると、次の通りである。
【０００３】
図１（ａ）を参照すると、半導体基板１１上にパッド酸化膜１２、窒化膜１３及び酸化膜１４を順次形成する。ここで、パッド酸化膜１２は５０Å程度の厚さに形成し、窒化膜１３は２００Å程度の厚さに形成し、酸化膜１４はＤＣＳ−ＨＴＯを用いて１００Å程度の厚さに形成する。全体構造上に、高電圧領域Ａを露出させ且つセル領域Ｂを閉鎖させる感光膜（図示せず）を形成した後、これをマスクとして高電圧領域Ａの酸化膜１４及び窒化膜１３をウェットエッチング工程で除去する。
【０００４】
図１（ｂ）を参照すると、プレクリニーング工程で高電圧領域Ａのパッド酸化膜１２を除去し、セル領域Ｂの酸化膜１４を除去した後、熱酸化工程によって高電圧領域Ａにゲート酸化膜１５を６００Å程度の厚さに成長させる。
【０００５】
図１（ｃ）を参照すると、セル領域Ｂに残留する窒化膜１３を除去する。これにより、高電圧領域Ａのゲート酸化膜１５も一部リセス(recess)されてゲート酸化膜１５が３６０Å程度の厚さに残留する。セル領域Ｂの窒化膜１３を除去するためには、次のような工程順序を従う。まず、パターンウェーハを用いて、ＢＯＥ溶液による１０００秒程度のエッチング及びＨ３ＰＯ４による８分程度のエッチングを行う。そして、窒化膜の除去前と除去後の高電圧領域のゲート酸化膜の厚さを測定し、ＢＯＥ溶液によるエッチング率を計算する。ＢＯＥ溶液によるエッチング率が計算されると、メインロット(main lot)に対して窒化膜を除去するための条件を設定した後窒化膜を除去する。この際、ＢＯＥ溶液による工程時間は約９００〜１０００秒程度である。このような過程で窒化膜を除去する最も大きい理由は、ＢＯＥ溶液によるウェットエッチング時間が相対的に長いので、ＢＯＥウェットエッチング装備のエッチング率の変化による高電圧領域のゲート酸化膜の残留厚さの制御が容易でなく、時間代別のエッチング率の差異によってメイン窒化膜の除去工程を直ちに行うことができない。一方、サンプル及びメイン工程で窒化膜を除去する場合、全体工程時間は約２時間がさらにかかる。
【０００６】
図１（ｄ）を参照すると、プレクリーニング工程を行ってセル領域Ｂのパッド酸化膜１２を除去し、これにより高電圧領域Ａのゲート酸化膜１５は一部リセスされて３００Å程度に残留する。その後、酸化工程を行ってセル領域Ｂのトンネル酸化膜１６を７５Å程度の厚さに成長させる。これにより、高電圧領域Ａのゲート酸化膜５５も３５０Åの厚さを維持する。
【０００７】
前述したように、従来の工程は、セル領域に残留する窒化膜を除去するためのＢＯＥを用いた工程時間が長く、全体的にリセスされる高電圧領域のゲート酸化膜の損失（約２４０Åだけ損失）が大きいため、ゲート酸化膜の均一性が良くないという問題点が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、本発明の目的は、セル領域に残留する窒化膜を除去する工程でサンプル工程を行わず、メイン工程のみで窒化膜を除去することにより、かかる問題点を解決することが可能な半導体素子の製造方法を提供することにある。
【０００９】
セル領域の上部に残留する窒化膜を除去するための工程としてサンプル及びメイン工程を行わずにメイン工程のみを行うためには、一次的にＢＯＥ溶液を用いたエッチング時間を減少させなければならず、このためには高電圧領域のゲート酸化膜の成長厚さを減らさなければならない。セル領域の窒化膜除去工程で最適化されたＢＯＥ溶液を用いたエッチング時間は１２０秒程度であり、これを適用するためには、高電圧領域のゲート酸化膜を４００Å程度に成長させなければならない。窒化膜除去工程の最適化された工程条件として、１２０秒のＢＯＥを用いたエッチング工程と１２分のＨ３ＰＯ４を用いたエッチング工程を適用すると、サンプル工程を行わずにメイン工程のみで窒化膜を除去することができる。結局、高電圧領域のゲート酸化膜の厚さを低めて、窒化膜除去の際にＢＯＥ溶液によるリセスを最小化することにより、高電圧領域のゲート酸化膜の均一性を向上させる。
【課題を解決するための手段】
【００１０】
上記目的を達成するための本発明は、半導体基板上にパッド酸化膜、窒化膜及び酸化膜を順次形成した後、高電圧領域の前記酸化膜及び窒化膜を除去して前記パッド酸化膜を露出させる段階と、プレクリーニング工程を行って前記高電圧領域の前記パッド酸化膜を除去し、セル領域の前記酸化膜を除去する段階と、第１酸化工程を行って前記高電圧領域にゲート酸化膜を形成する段階と、所定のエッチング溶液を用いた１２０秒程度のエッチング工程及びＨ３ＰＯ４を用いた１２分程度のエッチング工程を行い、前記セル領域に残留する前記窒化膜を除去し、前記高電圧領域の前記ゲート酸化膜を一部リセスする段階と、プレクリーニング工程を行って前記セル領域の前記パッド酸化膜を除去し、前記高電圧領域の前記ゲート酸化膜を一部リセスする段階と、第２酸化工程を行って前記セル領域にトンネル酸化膜を形成する段階とを含む、半導体素子の製造方法を提供する。
【００１１】
前記ゲート酸化膜は４００Å程度の厚さに形成する。
【００１２】
前記第１酸化工程はウェットまたはドライ方法を用いて７００〜８５０℃の温度で行う。
【００１３】
前記エッチング溶液はＢＯＥ溶液またはＨＦ溶液を用いる。
【００１４】
前記Ｈ３ＰＯ４を用いたエッチング工程は１００〜１６０℃程度の温度で行う。
【００１５】
前記第２酸化工程によって前記高電圧領域の前記ゲート酸化膜が一部成長する。
【発明の効果】
【００１６】
本発明によれば、高電圧領域に厚いゲート酸化膜を形成し、セル領域に薄いトンネル酸化膜を形成するフラッシュメモリ素子の製造工程において、高電圧領域のゲート酸化膜を４００Å程度の厚さに成長させ、セル領域に残留する窒化膜を、ＢＯＥ溶液を用いた１２０秒程度のエッチング工程及びＨ３Ｐｏ４を用いた１２分程度のエッチング工程で除去することにより、工程時間を短縮させることができ、高電圧領域のゲート酸化膜の均一性を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は、本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を意味する。
【００１８】
図２（ａ）〜図２（ｄ）は、高電圧領域に厚いゲート酸化膜を形成し、セル領域に薄いトンネル酸化膜を形成する本発明に係るＮＡＮＤが他フラッシュメモリ素子の製造方法を説明するために順次示した素子の断面図である。
【００１９】
図２（ａ）を参照すると、半導体基板２１上にパッド酸化膜２２、窒化膜２３及び酸化膜２４を順次形成する。ここで、パッド酸化膜２２は５０Å程度の厚さに形成し、窒化膜２３は２００Å程度の厚さに形成し、酸化膜２４はＤＣＳ−ＨＴＯを用いて１００Å程度の厚さに形成する。その後、全体構造上に、高電圧領域Ａを露出させ且つセル領域Ｂを閉鎖させる感光膜（図示せず）を形成した後、これをマスクとして高電圧領域Ａの酸化膜２４及び窒化膜２３をウェットエッチング工程で除去してパッド酸化膜２２を露出させる。
【００２０】
図２（ｂ）を参照すると、プレクリーニング工程で高電圧領域Ａのパッド酸化膜２２を除去し、セル領域Ｂの酸化膜２４を除去し後、酸化工程（第１酸化工程）によって高電圧領域Ａにゲート酸化膜２５を４００Å程度の厚さに成長させる。この際、酸化工程はウェット又はドライ方法を用いて７００〜８５０℃の温度で行う。
【００２１】
図２（ｃ）を参照すると、ＢＯＥ溶液を用いた１２０秒程度のエッチング工程及びＨ３ＰＯ４を用いた１２分程度のエッチング工程を行い、セル領域Ｂに残留する窒化膜２３を除去する。この際、高電圧領域Ａのゲート酸化膜２５が約４０Å程度リセスされて約３６０Å程度の厚さに残留する。ここで、ＢＯＥ溶液は２００：１〜３００：１の濃度に維持させる。ＢＯＥの代わりにＨＦを用いることも可能である。また、Ｈ３ＰＯ４を用いたエッチング工程は１００〜１６０℃程度の温度で行う。
【００２２】
図２（ｄ）を参照すると、プレクリーニング工程を行ってセル領域Ｂのパッド酸化膜２２を除去し、これにより高電圧領域Ａのゲート酸化膜２５は一部リセスされて３００Å程度に残留する。そして、酸化工程（第２酸化工程）を行ってセル領域Ｂのトンネル酸化膜２６を７５Å程度の厚さに成長させる。これにより、高電圧領域Ａのゲート酸化膜２５も３５０Åの厚さを維持する。
【図面の簡単な説明】
【００２３】
【図１】従来の高電圧領域に厚いゲート酸化膜を形成し、セル領域に薄いトンネル酸化膜を形成する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【図２】本発明に係る高電圧領域に厚いゲート酸化膜を形成し、セル領域に薄いトンネル酸化膜を形成する半導体素子の製造方法を説明するために順次示した素子の断面図である。
【符号の説明】
【００２４】
Ａ    高電圧領域
Ｂ    セル領域
１１、２１    半導体基板
１２、２２    パッド酸化膜
１３、２３    窒化膜
１４、２４    酸化膜
１５、２５    ゲート酸化膜
１６、２６    トンネル酸化膜
【図１】
2005197636.tif 000003
【図２】
2005197636.tif 000004