(57)【要約】【課題】ナノサイズの微細で均一な特性を有するシリコン量子ドットを形成する方法を提供する。【解決手段】本発明は半導体メモリ素子に適用可能なシリコン量子ドットの形成方法に関し、シリコン基板上にパッド酸化膜及び犠牲絶縁膜を順次に形成する段階、犠牲絶縁膜を選択的にエッチングして中枠を形成する段階、中枠の側面にスペーサを形成する段階、スペーサをマスクとしてシリコン基板を所定厚さだけエッチングしてシリコンパターンを形成する段階、シリコンパターンの上部面及び側面を覆うバリヤー膜を形成する段階、バリヤー膜をマスクとして基板を等方性エッチングする段階、等方性エッチングされた基板を酸化熱処理する段階を含む。このようにすれば、ナノサイズの微細で均一な特性を有するシリコン量子ドットを形成することができる。【選択図】図１
2005197701.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上にパッド酸化膜及び犠牲絶縁膜を順次に形成する段階と、
前記犠牲絶縁膜を選択的にエッチングして中枠を形成する段階と、
前記中枠の側面にスペーサを形成する段階と、
前記スペーサをマスクとして前記シリコン基板を所定厚さだけエッチングしシリコンパターンを形成する段階と、
前記シリコンパターンの上部面及び側面を覆うバリヤー膜を形成する段階と、
前記バリヤー膜をマスクとして前記基板を等方性エッチングする段階と、
前記等方性エッチングされた基板を酸化熱処理してゲート酸化膜を形成する段階と、を含むことを特徴とするシリコン量子ドットの形成方法。
【請求項２】
前記犠牲絶縁膜は窒化膜で形成することを特徴とする請求項１に記載のシリコン量子ドットの形成方法。
【請求項３】
前記犠牲絶縁膜は１０００〜２０００Å厚さで形成することを特徴とする請求項１に記載のシリコン量子ドットの形成方法。
【請求項４】
前記中枠の側面にスペーサを形成する段階は、
前記中枠を含む基板前面に酸化膜を所定厚さだけ蒸着する段階及び前記酸化膜をエッチバックする段階を含むことを特徴とする請求項１に記載のシリコン量子ドットの形成方法。
【請求項５】
前記酸化膜は５００〜２０００Å厚さで形成することを特徴とする請求項４に記載のシリコン量子ドットの形成方法。
【請求項６】
前記シリコンパターンは５００〜２０００Å厚さで形成することを特徴とする請求項１に記載のシリコン量子ドットの形成方法。
【請求項７】
前記ゲート酸化膜は５０〜２００Å厚さで形成することを特徴とする請求項１に記載のシリコン量子ドットの形成方法。
【請求項８】
前記バリヤー膜は２００〜５００Å厚さで形成することを特徴とする請求項１に記載のシリコン量子ドットの形成方法。
【請求項９】
シリコン基板上にパッド酸化膜及び犠牲絶縁膜を順次に形成する段階と、
前記犠牲絶縁膜を選択的にエッチングして中枠を形成する段階と、
前記中枠の側面にスペーサを形成する段階と、
前記スペーサをマスクとして前記シリコン基板を所定厚さだけエッチングしシリコンパターンを形成する段階と、
前記シリコンパターンの上部面及び側面を覆うバリヤー膜を形成する段階と、
前記バリヤー膜をマスクとして前記基板を等方性エッチングする段階と、
前記等方性エッチングされた基板を酸化熱処理してゲート酸化膜を形成する段階と、
前記ゲート酸化膜上に電極用電導層を形成する段階と、
前記電極用電導層及びゲート酸化膜を選択的に除去する段階と、を含むことを特徴とする半導体メモリ素子の製造方法。
【請求項１０】
前記電極用電導層はポリシリコンを使用して１０００〜２５００Å厚さで形成することを特徴とする請求項９に記載の半導体メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン量子ドットを形成する方法及びその方法を利用した半導体メモリ素子の製造方法に関する。
【背景技術】
【０００２】
最近、半導体素子の集積度が増加することによって、従来は基本的なスイッチング素子として利用されてきたＭＯＳ構造の利用に限界が到達すると予想されている。
ＭＯＳ構造を利用する場合、容量が４ギガビットのＤＲＡＭに相当する高集積素子では、ソースとドレーンとの間隔が次第に狭くなって、ＭＯＳ素子の動作原理として利用されてきた、ゲート電圧によるスイッチングが不可能になる。つまり、ゲート電圧を加えない状態でもソース・ドレーン間のトンネリングとゲート酸化膜を通じたトンネリング現象によって、素子の誤動作が発生し、ＭＯＳ構造を利用した集積回路の限界は４ギガＤＲＡＭになる。したがって、ギガ級乃至は更にテラ級ＤＲＡＭ相当の素子を製作するために現在のＭＯＳ構造でない他の形態の素子を利用しなければならない。このために現在多くの研究グループで提案している素子の形態が単電子トランジスタ（ＳＥＴ）である。
【０００３】
ＳＥＴは、ナノメートル級の小さい寸法で電子間の相互作用によって現れる多くの量子力学的な現象の中で、電子や正孔のような電荷担体が絶縁膜をトンネリングして、つまり、電荷担体のドゥブロイ波の広がりを利用して、通り抜ける過程で、一定個数以上の電荷がトンネリングすることを抑制して、窮極的に個々の電子の流れを不連続的に制御する、いわゆるクーロン障壁現象（Coulomb blockade effect）を利用する素子である。
【０００４】
単電子トンネリングにおけるクーロン障壁現象の原理は次の通りである。
トンネリングによって電子が入っていく領域で決まる全キャパシタンス値Ｃが非常に小さければ、電子の不連続的な充電効果を観察することができるが、このような不連続的な電子の充電による充電エネルギー(e*e)/(2C)が熱的振動によるエネルギー（kBT）より大きく、外部から印加される電圧の増加がなければ、その温度で電子がトンネリングによってキャパシタに充電されるのに必要なエネルギーを持つことができない。したがって、一つの電子が充電された後にそれ以上のトンネリングが進められない。つまり、直前にトンネリングして入った電子がキャパシタを充電することによって、次の電子はキャパシタでの電圧降下だけの低い電圧を受けてトンネリングによって充電されるが、必要なだけのエネルギーを持つことができないためそれ以上のトンネリングは起こらない。このように既にトンネリングして入った電子によってそれ以上のトンネリングが抑制される現象をクーロン障壁現象と言う。
【０００５】
一般にクーロン障壁現象を利用するＳＥＴ構造はＭＯＳ構造と同様にソース、ドレーン、ゲートの構造と、電子の不連続的な流れが可能であるような導電性量子ドットからなるチャンネルと、で構成された形態である。したがって、チャンネルは絶縁体と導電性量子ドットで構成されていて、電子の流れは、量子ドットを通じた不連続的なトンネリングによって可能になる。
【０００６】
量子ドットを利用したナノ素子製作のためには単結晶級の結晶特性を有する量子ドット形成を可能にすることができる技術と微細で均一な量子ドット形成を可能にすることができる技術が要求される。
【０００７】
この分野に対する従来の量子ドット形成技術としてはリソグラフィ（写真蝕刻）を利用して量子ドットを形成する方法と、シリコン酸化物（SiO２）成膜時にシリコン比率を過剰にする条件で蒸着させることで、シリコン量子ドットを形成する方法などがある。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明が解決しようとする技術的課題は、ナノメートル級の寸法を持つ微細で均一な特性を有するシリコン量子ドットを形成する方法を提供することにある。
【０００９】
本発明の他の技術的課題は、シリコン量子ドットを利用してナノスケールの半導体メモリ素子を製造する方法を提供することにある。
【００１０】
このような課題を達成するために本発明では、次のようなシリコン量子ドットの形成方法及びこれを利用した半導体メモリ素子の製造方法を提示する。
【課題を解決するための手段】
【００１１】
シリコン基板上にパッド酸化膜及び犠牲絶縁膜を順次に形成する段階と、犠牲絶縁膜を選択的にエッチングして中枠を形成する段階と、中枠の側面にスペーサを形成する段階と、スペーサをマスクとしてシリコン基板を所定厚さだけエッチングしシリコンパターンを形成する段階と、シリコンパターンの上部面及び側面を覆うバリヤー膜を形成する段階と、バリヤー膜をマスクとして基板を等方性エッチングする段階と、等方性エッチングされた基板を酸化熱処理してゲート酸化膜を形成する段階と、を含むシリコン量子ドットの形成方法を提示する。
【００１２】
ここで、犠牲絶縁膜は窒化膜で形成するのが好ましい。
【００１３】
また、犠牲絶縁膜は１０００〜２０００Å厚さで形成するのが好ましい。
【００１４】
また、中枠の側面にスペーサを形成する段階は中枠を含む基板前面に酸化膜を所定厚さだけ蒸着する段階及び酸化膜をエッチバックする段階を含むのが好ましい。
【００１５】
また、酸化膜は５００〜２０００Å厚さで形成するのが好ましい。
【００１６】
また、シリコンパターンは５００〜２０００Å厚さで形成するのが好ましい。
【００１７】
また、ゲート酸化膜は５０〜２００Å厚さで形成するのが好ましい。
【００１８】
また、バリヤー膜は２００〜５００Å厚さで形成するのが好ましい。
【００１９】
一方、シリコン基板上にパッド酸化膜及び犠牲絶縁膜を順次に形成する段階と、犠牲絶縁膜を選択的にエッチングして中枠を形成する段階と、中枠の側面にスペーサを形成する段階と、スペーサをマスクにシリコン基板を所定厚さだけエッチングしてシリコンパターンを形成する段階と、シリコンパターンの上部面及び側面を覆うバリヤー膜を形成する段階と、バリヤー膜をマスクとして基板を等方性エッチングする段階と、等方性エッチングされた基板を酸化熱処理してゲート酸化膜を形成する段階と、ゲート酸化膜上に電極用電導層を形成する段階と、電極用電導層及びゲート酸化膜を選択的に除去する段階と、を含む半導体メモリ素子の製造方法を提示する。
【００２０】
また、電極用電導層はポリシリコンを使用して１０００〜２５００Å厚さで形成するのが好ましい。
【発明の効果】
【００２１】
本発明によれば、ナノサイズの微細で均一な特性を有するシリコン量子ドットを形成することができる。また、工程特性によるシリコン量子ドットの大きさ調節を容易にすることができる。
【発明を実施するための最良の形態】
【００２２】
添付した図面を参照して本発明の実施例について本発明の属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は多様で相異なる形態で実現することができ、ここで説明する実施例に限定されない。
【００２３】
図面から多様な層及び領域を明確に表現するために厚さを拡大して示した。明細書全体にかけて類似な部分については同一な図面符号を付けた。層、膜、領域、板などの部分が他の部分の“上”にあるとする時、これは他の部分の“直上”にある場合だけでなく、その中間に他の部分がある場合も含む。これに反し、ある部分が他の部分の“直上”にあるとする時には中間に他の部分がないことを意味する。
【００２４】
以下で図面を参照して本発明の実施例による半導体メモリ素子について図面を参照して詳細に説明する。
【００２５】
図１は本発明の一実施例による半導体メモリ素子を概略的に示した断面図である。
図１に示したように本発明の一実施例による半導体メモリ素子はシリコン基板１００の活性領域上の一部領域に酸化膜からなるゲート絶縁膜１６０が形成されており、ポリシリコンからなる単一シリコン量子ドット１４５を備えている。ゲート絶縁膜１６０の上には電極用導電体からなるコントロールゲート１７０が形成されている。
【００２６】
そして、コントロールゲート１７０下部のシリコン基板１００にはコントロールゲート１７０を間に置いてソース/ドレーン領域１８０が形成されている。この時、ソース/ドレーン領域１８０はコントロールゲート１７０と一部分重なっている。
【００２７】
この時、シリコン量子ドットはシリコン基板に形成されているシリコンパターンがゲート絶縁膜を形成する熱酸化工程によってゲート絶縁膜内に孤立されながら形成され、このようなシリコン量子ドットを利用することによってナノスケールの半導体メモリ素子を形成することができる。
【００２８】
次に、図１に示した半導体メモリ素子を本発明の一実施例によって製造する方法について図２Ａ乃至図２Ｉ及び図１を参照して詳細に説明する。
【００２９】
図２Ａ乃至図２Ｉは本発明の一実施例による半導体メモリ素子を製造するための方法を説明するための断面図であって、工程順に羅列した図面である。
【００３０】
まず、図２Ａに示すように、活性領域と不活性領域に区分されているシリコン基板１００の活性領域上に熱酸化シリコンのパッド酸化膜１１０及び窒化シリコンの犠牲絶縁膜１２０を形成する。この時、パッド酸化膜１１０はシリコン基板１００と犠牲窒化膜１２０の膨張収縮差によるストレスを緩和させる役割を果たす。また、パッド酸化膜１１０は１００〜２００Å厚さに形成し、犠牲絶縁膜１２０は１０００〜２０００Å厚さに形成する。また、犠牲絶縁膜は窒化物系列の物質で形成するのが好ましい。
【００３１】
図２Ｂに示すように、犠牲絶縁膜１２０を選択的にエッチングして犠牲絶縁膜をパターン化した中枠１２５を形成する。中枠１２５は後述するスペーサ１３５を形成するための型部材である。そして中枠１２５を含む基板１００組立体の上にシリコン酸化膜１３０を所定厚さで形成する。ここで、酸化膜１３０は量子ドットの大きさを決定するスペーサ形成用膜である。この理由により、酸化膜１３０の厚さを５００〜２０００Åに形成するのが好ましい。一方、この厚さは、素子のデザイン率または工程特性に応じて調節することができる。
【００３２】
そして図２Ｃに示すように、酸化膜１３０を異方性の乾式エッチングでエッチバックして中枠１２５の側面に量子ドットの大きさを決定するスペーサ１３５を形成した後、図２Ｄのように中枠１２５を除去する。この時、中枠１２５は熱リン酸溶液を利用して湿式除去する。
【００３３】
ここで、図２Ｅに示すように、スペーサ１３５をマスクとしてパッド酸化膜１１０及びシリコン基板１００上部を所定厚さだけ除去しシリコンパターン１４０を形成する。この時、シリコンパターン１４０は５００〜２０００Å厚さ(高さ)に形成するのが好ましく、パターン形状は差し渡し（直径または一辺の長さ）２０乃至１００ナノメートルの柱状が好ましい。また、シリコンパターン１４０上に形成されているパッド酸化膜１１０を除去することも好ましい。
【００３４】
次に、図２Ｆに示すように、シリコンパターン１４０を含む基板１００上に窒化膜（図示せず）を蒸着した後、エッチバックしてシリコンパターン１４０の上部面及び側面を覆うバリヤー膜１５０を形成する。この時、バリヤー膜１５０は２００〜５００Å厚さに形成するのが好ましい。
【００３５】
そして図２Ｇに示すように、バリヤー膜１５０が形成されている基板１００をバリヤー膜１５０をマスクとして等方性エッチングする。その結果、基板１００の一部分が所定厚さだけエッチングされる同時に、バリヤー膜１５０で覆われているシリコンパターン１４０の下端の一部分もまたエッチングされる。
【００３６】
次に、図２Ｈに示すように露出されたシリコン基板１００を熱酸化方式によって酸化処理する。その結果、シリコンパターン１４０が酸化膨張によって両側に膨脹し、シリコンパターン１４０の側面を覆っていたバリヤー膜１５０の一部分が左右に押し広げられる。
【００３７】
同時に、シリコン基板１００の表面とシリコンパターン１４０の一部分は、ゲート酸化膜１６０に変化する。また、ゲート酸化膜１６０は５０〜２００Å厚さに形成し、より好ましくは約１００Å程度に形成する。
【００３８】
一方、シリコンパターン１４０の熱酸化は、シリコンパターン１４０の側面に形成されているバリヤー膜１５０の下部から侵入するように進行するので、酸化工程を適当な時に停止すると、酸化膜１６０で囲まれたような、必要ならば数十ナノメートル程度のシリコン部分を残留させることができて、シリコン量子ドット１４５を形成できる。
【００３９】
そして図２Ｇに示すように、バリヤー膜を除去してゲート酸化膜１６０上にポリシリコンなどの電極用導電層（図示せず）を形成した後、選択的にエッチングしてコントロールゲート１７０を形成する。この時、コントロールゲート１７０は１０００〜２５００Å厚さで形成するのが好ましく、これはコントロールゲートの用途によって異ならせて形成することができる。
【００４０】
また、図１に示すように、コントロールゲート１７０をマスクに基板１００に導電型不純物イオンをイオン注入してソース/ドレーン領域１８０を形成する。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施例による半導体メモリ素子を概略的に示した断面図である。
【図２Ａ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｂ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｃ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｄ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｅ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｆ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｇ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【図２Ｈ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。乃至
【図２Ｉ】本発明の一実施例による半導体メモリ素子を製造するための方法を工程順に説明する断面図である。
【符号の説明】
【００４２】
１００  シリコン基板
１１０  パッド酸化膜
１２０  犠牲絶縁膜
１２５  中枠
１３０  シリコン酸化膜
１３５  スペーサ
１４０  シリコンパターン
１４５  単一シリコン量子ドット
１５０  バリヤー膜
１６０  ゲート絶縁膜
１７０  コントロールゲート
１８０  ソース／ドレーン領域
【図１】
2005197701.tif 000003
【図２Ａ】
2005197701.tif 000004
【図２Ｂ】
2005197701.tif 000005
【図２Ｃ】
2005197701.tif 000006
【図２Ｄ】
2005197701.tif 000007
【図２Ｅ】
2005197701.tif 000008
【図２Ｆ】
2005197701.tif 000009
【図２Ｇ】
2005197701.tif 000010
【図２Ｈ】
2005197701.tif 000011
【図２Ｉ】
2005197701.tif 000012