(57)【要約】【課題】増幅器の高出力化で入出力部のインピーダンスが小さくなっても、損失を増大させることなくインピーダンス整合を可能とする電力増幅器を提供する。【解決手段】第１基板１２上に複数の増幅素子を備え、第１の配線パターンを有する第２基板１３ａ上に第１のインピーダンス整合回路素子を備えてなる電力増幅器であって、複数の増幅素子各々は、第１のコンデンサＣｏを介して第１の配線パターンに対して個々にワイヤ接続され、第１の配線パターンで重畳された後、第１のインピーダンス整合回路に入力されるようにしたものである。第１のコンデンサＣｏは、複数の増幅素子を備えた同一の半導体基板上に一体的に形成され、ＭＩＭコンデンサで形成される。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１基板上に複数の増幅素子を備え、第１の配線パターンを有する第２基板上に第１のインピーダンス整合回路素子を備えてなる電力増幅器であって、
前記複数の増幅素子各々は、第１のコンデンサを介して前記第１の配線パターンに対して個々にワイヤ接続され、前記第１の配線パターンで重畳された後、前記第１のインピーダンス整合回路に入力されることを特徴とする電力増幅器。
【請求項２】
前記複数の増幅素子及び該複数の増幅素子の各々に接続される前記第１のコンデンサは、同一の半導体基板上に一体的に形成されていることを特徴とする請求項１に記載の電力増幅器。
【請求項３】
前記第１のコンデンサはＭＩＭコンデンサであることを特徴とする請求項２に記載の電力増幅器。
【請求項４】
前記電力増幅器は、さらに第２の配線パターン及び該第２の配線パターンに接続する第２のインピーダンス整合回路を有する第３基板を備え、前記複数の増幅素子各々は、第２のコンデンサを介して前記第２の配線パターンに対して個々にワイヤ接続され、前記第２の配線パターンで重畳され、さらに前記第２のインピーダンス整合回路と接続されることを特徴とする請求項１に記載の電力増幅器。
【請求項５】
前記増幅素子各々は、ソース接地された電解効果トランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の電力増幅器。
【請求項６】
前記各々の電解効果トランジスタのドレインは、インダクタを介して共通の電源に接続されていることを特徴とする請求項５に記載の電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マイクロ波領域で使用され、インピーダンス整合のための変換回路を備えた高出力用の電力増幅器に関する。
【背景技術】
【０００２】
信号周波数がＧＨｚ帯（例えば、ＰＨＳ、携帯電話等で使用される帯域）のようなマイクロ波帯では、増幅器の入力側及び出力側で各素子のインピーダンスが揃っていないと、インピーダンス不整合のノード（接点）で反射が生じ、信号波形に乱れが生じる。また、インピーダンスが不整合状態では、信号パワーが適正に入力されなくなり電力効率が低下する。このため、マイクロ波帯で使用される高出力の増幅器においても、通常は、入出力側のインピーダンスを伝送インピーダンスの５０Ωに一致させるようにしている。
【０００３】
例えば、特許文献１には、マイクロ波領域で使用されるソース接地式の高出力電解効果トランジスタ増幅器が開示されている。この増幅器は、電解効果ランジスタ（以下、ＦＥＴという）が形成されている同じ基板上に、インダクタとＭＩＭ（Metal Insulator Metal）コンデンサの直列回路を形成してＦＥＴのゲートと接地点との間に接続している。また、ＦＥＴのゲート及びドレインには、別の基板上に形成したインピーダンス整合回路がそれぞれ接続されている。そして、ＦＥＴが形成された基板上に、上記のインダクタとＭＩＭコンデンサの直列回路を設けることにより、ＦＥＴと総合した入力インピーダンス、出力インピーダンスを共に高めることができるとされている。
【０００４】
マイクロ波帯における電力増幅器において、インピーダンス整合をとるのにＬＰＦ（Low Pass Filter）型の整合回路を用いる方法と、ＨＰＦ（High Pass Filter）型の整合回路を用いる方法がある。ＬＰＦ型の整合回路は、例えば、図４（Ａ）に示すように、ソース接地式の電界効果トランジスタ（ＦＥＴ）を用いた増幅器において、回路基板上に直列チップインダクタＬ１と並列チップコンデンサＣ1からなる整合回路を設け、ＦＥＴのドレインにボンディングワイヤで接続して形成される。このときのＦＥＴのドレイン端（出力端）におけるインピーダンスが１０Ω程度であれば、図４（Ｂ）にスミスチャートで示すように、インピーダンス整合をとることが可能である。
【０００５】
すなわち、ＦＥＴのドレイン端に接続するボンディングワイヤ（以下、ワイヤインダクタＷＬという）によるインダクタンスが必ず生じ、このインピーダンスはスミスチャートの等レジスタンス円上を時計回りに移動する。続いて、直列のチップインダクタＬ１により、等レジスタンス円上を時計回りに移動し、並列チップコンデンサＣ１により、等コンダクタンス円上を時計周りで移動する。この結果、出力点Ｆから信号源側を見たインピーダンスを、チャート中央の５０Ωとなるように設定し整合させることができる。
【０００６】
しかし、図４（Ｃ）に示すように、ＦＥＴのドレイン端（出力端）におけるインピーダンスが数Ω程度の低い値であるとすると、ワイヤインダクタＷＬによるインピーダンスは、スミスチャートの左端近くから外周円に近い大きい等レジスタンス円上を時計回りに移動する。これに続く直列のチップインダクタＬ１により、同様に外周円に近い大きい等レジスタンス円上を時計回りに移動し、並列チップコンデンサＣ１が通る等コンダクタンス円も比較的外周円寄りのものとなる。このため、並列チップコンデンサＣ1によるインピーダンスを、５０Ωを通る等コンダクタンス円上に載せる設定が難しくなり、整合をとることができなくなる。
【０００７】
ＨＰＦ型の整合回路は、例えば、図５（Ａ）に示すように、ソース接地式の電界効果トランジスタ（ＦＥＴ）を用いた増幅器において、例えば、回路基板上に直列コンデンサＣ２，Ｃ３と並列チップインダクタＬ２，Ｌ３からなる整合回路を設け、ＦＥＴのドレインにワイヤインダクタＷＬで接続される。このときのＦＥＴのドレイン端（出力端）におけるインピーダンスが１０Ω程度であるとすると、図５（Ｂ）のスミスチャートで示すように、インピーダンス整合をとることができる。なお、図５（Ａ）には、２組の直列コンデンサと並列チップインダクタからなる整合回路で示したが、図５（Ｂ）のスミスチャートでは、１組の直列コンデンサＣ２と並列チップインダクタＬ２からなる整合回路で整合をとっているものとする。
【０００８】
この場合、ＦＥＴのドレインに接続するワイヤインダクタＷＬによるインピーダンスは、スミスチャートの等レジスタンス円上を時計回りに移動する。次いで、並列チップコンデンサＣ２により、ワイヤインダクタＷＬのインピーダンスをキャンセルして等レジスタンス円上を反時計方向に移動し、引続いて並列チップインダクタＬ２により、等コンダクタンス円上を反時計周りで移動する。この結果、信号源側を見る出力点Ｆにおけるインピーダンスを、チャート中央の５０Ωとなるように設定し整合させることができる。
【０００９】
また、図４（Ｃ）の場合と同様に、ＦＥＴのドレイン端（出力端）におけるインピーダンスが数Ω程度の低い値であるとする。このような場合でも、ＨＰＦ型の整合回路を図５（Ａ）のように多段化（図では２段の例を示す）することにより、インピーダンスを整合させることが可能である。すなわち、図５（Ｃ）に示すように、ワイヤインダクタＷＬによるインピーダンスは、図４（Ｃ）の場合と同様にスミスチャートの左端近くから外周円に近い大きい等レジスタンス円上を時計回りに移動する。
【００１０】
しかし、ワイヤインダクタＷＬによるインピーダンスは、初段の直列チップコンデンサＣ２により等レジスタンス円上を反時計方向に移動させてキャンセルすることができる。そして、このインピーダンスは、初段の並列チップインダクタＬ２により等コンダクタンス円上を反時計方向に移動させ、インピーダンスを十数Ω程度に高める。次いで、次段の直列チップコンデンサＣ３により等レジスタンス円上を反時計方向に移動させ、引続き、次段の並列チップインダクタＬ３により等コンダクタンス円上を反時計方向に移動させて、チャート中央の５０Ωとなるようにインピーダンスを設定し整合させることができる。
【特許文献１】特開平５−１４０６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ＦＥＴを用いた電力増幅器において、通常、出力側から信号源側を見たインピーダンスは、信号源の入力側から見た場合に比べて小さい。また、電力増幅器の出力を上げる場合は、ＦＥＴのゲート幅を大きくして電流値を大きくとれるようにしている。しかし、ゲート幅を大きくすると入出力のインピーダンスがさらに小さくなるため、上述したインピーダンス整合が難しくなる。そこで、特に出力側（ドレイン側）のインピーダンス整合には、図５（Ａ），（Ｃ）で説明したようなＨＰＦ型の整合回路を多段化させる方法が用いられる。
【００１２】
しかし、図５（Ａ）のＨＰＦ型のインピーダンス整合回路を用いた場合、直列に接続されるチップコンデンサＣ２、Ｃ３の寄生抵抗成分の影響で、出力側に大きな整合ロスが発生する。図６は、この寄生抵抗成分による出力インピーダンスと整合損失の関係を示す図で、例えば、チップコンデンサＣ２の寄生抵抗を０.５Ω／ｐＦとすると、８Ｗ出力では０.４ｄＢの損失発生、１６Ｗ出力では０.７ｄＢの損失発生が見積もられ、大きな損失となり電力効率を低下させる。特に、出力電力が大きくなるとＦＥＴのインピーダンスが低くなるため、寄生抵抗成分が相対的に大きくなり損失が増大する。
【００１３】
本発明は、上述した実情に鑑みてなされたもので、増幅器の高出力化で入出力部のインピーダンスが小さくなっても、損失を増大させることなくインピーダンス整合を可能とする電力増幅器の提供を課題とする。
【課題を解決するための手段】
【００１４】
本発明による電力増幅器は、第１基板上に複数の増幅素子を備え、第１の配線パターンを有する第２基板上に第１のインピーダンス整合回路素子を備えてなる電力増幅器であって、複数の増幅素子各々は、第１のコンデンサを介して第１の配線パターンに対して個々にワイヤ接続され、第１の配線パターンで重畳された後、第１のインピーダンス整合回路に入力されるうようにしたものである。第１のコンデンサは、複数の増幅素子を備えた同一の半導体基板上に一体的に形成され、ＭＩＭコンデンサで形成される。
【００１５】
また、上記の電力増幅器は、さらに第２の配線パターン及び第２の配線パターンに接続する第２のインピーダンス整合回路を有する第３基板を備え、複数の増幅素子各々は、第２のコンデンサを介して第２の配線パターンに対して個々にワイヤ接続され、第２の配線パターンで重畳され、さらに第２のインピーダンス整合回路と接続するようにしてもよい。
さらに、上述の増幅素子各々は、ソース接地された電解効果トランジスタで、ドレインはインダクタを介して共通の電源に接続される構成としてもよい。
【発明の効果】
【００１６】
本発明によれば、増幅器の高出力化により、増幅素子の入出力インピーダンスが小さくなっても、容易にインピーダンス整合をとることができ、しかも、損失増大を抑制して実施することが可能となる。
【発明を実施するための最良の形態】
【００１７】
図により本発明の実施の形態を説明する。図１（Ａ）は本発明の回路構成の概略を説明する図、図１（Ｂ）は本発明によるインピーダンス整合を説明するスミスチャート、図２（Ａ）及び（Ｂ）は本発明によるＦＥＴチップの一例を説明する図、図２（Ｃ）はＭＩＭコンデンサの形成例を示す図、図３は寄生抵抗と整合回路の損失の関係をシミュレーションした図である。図中、１０はＦＥＴ、１１はＣｕベース基板、１２は第１基板、１３ａは第２基板、１３ｂは第３基板、１４ａは入力信号導体、１４ｂは出力信号導体、１５ａ，１５ｂはバイアス源供給導体、１６はソース部、１７はゲート部、１８はドレイン部、１９ソースパッド部、２０はゲートパッド部、２１はドレインパッド部、２２はソースワイヤ、２３はゲートワイヤ、２４はドレインワイヤ、２５は下電極、２６は絶縁体、２７は上電極、ＣｏはＭＩＭコンデンサ、Ｃａはチップコンデンサ、Ｌａ，Ｌｂはチップインダクタ、ＷＬはワイヤインダクタを示す。
【００１８】
本発明による電力増幅器は、図１（Ａ）の回路構成で示すように、複数の増幅素子を並列接続して所定の出力が得られるように構成され、その実施形態として、増幅素子に電解効果トランジスタ（以下、ＦＥＴユニットという）を用いる例で示している。ＦＥＴユニットは、ソース接地式で形成されたものが用いられ、複数のＦＥＴユニットを形成した第１基板１２である半導体基板上で、少なくとも信号の出力側となるドレイン部に第１のコンデンサ（ＭＩＭコンデンサＣｏ）を一体的に形成する。
【００１９】
第１基板１２とは異なる第２基板１３ａ上に、第１の配線パターンと直列チップコンデンサＣａと並列チップインダクタＬａ，Ｌｂからなる第１のインピーダンス整合回路が形成される。第１基板１２上の複数のＦＥＴユニットは、同じ第１基板１２上に形成されたＭＩＭコンデンサＣｏを介して第１の配線パターンにボンディングワイヤで接続され、配線パターン上で重畳されて、上述の第１のインピーダンス整合回路に入力される。このボンディングワイヤは、ワイヤインダクタＷＬとしてインピーダンス整合回路の一部として作用する。なお、直列チップコンデンサＣａ及び並列チップインダクタＬａ，Ｌｂは、さらに多段に設けることができる。また、他に第２基板１３ａにバイアス回路を別途設けて、共通バイアス電源ＶＤが供給されるようになっていて、複数のＦＥＴユニット各々のドレインが、インダクタＬｘを介して接続される。
【００２０】
また、信号の入力側となるゲート部においても、同様なＭＩＭコンデンサＣｏを一体的に形成することができる。そして、図では省略しているが、第１基板１２とは異なる第３基板１３ｂに、第２基板１３ａで形成したのと同様な第２の配線パターンと直列チップコンデンサＣａと並列チップインダクタＬａ，Ｌｂからなる第２のインピーダンス整合回路を形成し、第２のコンデンサ（ＭＩＭコンデンサＣｏ）とボンディングワイヤで接続することができる。これにより、出力側のインピーダンス整合に加えて、さらに、入力側のインピダーダンス整合も出力側と同様な形態で行なうことができる。しかし、信号の入力側は、出力側と比べるとインピーダンスが大きく、ＭＩＭコンデンサＣｏを有しない構成としても、インピーダンス整合が可能な場合もある。
【００２１】
図１（Ｂ）は、図１（Ａ）の回路構成のインピーダンス変換状態を示すスミスチャートである。このチャートによれば、各ＦＥＴユニットのドレイン部を基点１としたとき、インピーダンスは、直列接続で挿入されたＭＩＭコンデンサＣｏにより等レジスタンス円上を反時計方向に移動して点２にくる。なお、チャート上に付した点の数字は、図１（Ａ）に同じ数字で示した位置を示し、軌跡がその点におけるインピーダンスである。ボンディングワイヤの接続点となる点２に移動したインピーダンスは、ワイヤインダクタＷＬにより同じ等レジスタンス円上を時計方向に移動して点３にくる。この点３から先は、各ＦＥＴユニット分のインピーダンスが並列に合成されるので、低インピーダンス（４組のＦＥＴユニットであれば、１／４となる）となって点４に移る。
【００２２】
点４に示すインピーダンスは、並列チップインダクタＬａにより等コンダクタンス円上を反時計方向に移動して点５に至り、続いて直列チップコンデンサＣａにより等レジスタンス円上を反時計方向に移動して点６に至る。さらに、並列チップインダクタＬｂにより等コンダクタンス円上を反時計方向に移動して、チャート中央の５０Ωとなる点７にインピーダンス変換することができる。
【００２３】
図２は、上述した回路構成を具体化した一例を示すもので、電力増幅器を構成するＦＥＴ１０は、複数のＦＥＴユニットをＧａＡｓ等の半導体基板からなる第１基板１２上に形成してなり、熱伝導性のよいＣｕベース基板１１等に搭載される。ＦＥＴ１０の両側には、第１基板１２とは異なるセラミック等絶縁材からなる第２基板１３ａ及び第３基板１３ｂが搭載される。この第２基板１３ａ又は第３基板１３ｂには、ＦＥＴ１０への入力信号導体１４ａ、出力信号導体１４ｂやバイアス源供給導体１５ａ，１５ｂ等の配線パターンが形成されると共に、図１（Ａ）で示したチップコンデンサ、チップインダクタ（図２では図示せず）からなるインピーダンス整合回路素子が搭載され、第１又は第２のインピーダンス整合回路が備えられる。
【００２４】
ＦＥＴ１０は、例えば、１ユニットが２Ｗのものを４組形成して８Ｗの出力が可能な構成とされている。このＦＥＴ１０は、ソース部１６、ゲート部１７及びドレイン部１８を備え、ソース部１６は、ソースパッド部１９をソースワイヤ２２でＣｕベース基板１１に配線して接地接続される。ゲート部１７は、ゲートパッド部２０をソースワイヤ２２で入力信号導体１４ａに接続して入力部とされ、ドレイン部１８は、ドレインパッド部２１をドレインワイヤ２４で出力信号導体１４ｂに接続して出力部とされる。また、ＦＥＴ１０には、別個の供給されるバイアス電源用のパッド部が設けられていて、バイアス源供給導体１５ａ，１５ｂにワイヤで接続される。
【００２５】
本発明では、少なくともドレインパッド部２１に、図１（Ａ）のＭＩＭコンデンサＣｏが直列に挿入されるように一体的に形成している。具体的には、図２（Ｃ）に一例として示すように、下電極２５、絶縁体２６、上電極２７で形成した「金属層−絶縁層−金属層」からなるコンデンサである。例えば、下電極２５は、下側からＴｉ：０.０３μｍ、Ｐｔ：０.０２μｍ、Ａｕ：０.６４μｍの積層金属層でＦＥＴユニットのドレインと電気的に接触するように形成される。次の絶縁体２６は、膜厚０.３μｍのＳｉＯＮで形成され、０.１７ｆＦ／μｍ２の容量値が得られる。上電極２７は、下側からＴｉ：０.０４μｍ、Ｐｔ：０.０１５μｍ、Ａｕ：２.８μｍの積層金属層で形成され、ドレインワイヤ２４が接続される。なお、ゲートパッド部２０にも、同様な構成でＭＩＭコンデンサＣｏを一体的に形成してもよい。
【００２６】
図３は、ＦＥＴユニットの２Ｗ出力時におけるＭＩＭコンデンサの寄生抵抗とインピーダンス整合回路の損失との関係をシミュレーションしたものである。これによれば、寄生抵抗が１０Ω程度までは、整合回路の損失は０.１ｄＢ程度で実質的には無視できる程度に小さい。ＭＩＭコンデンサを、上述したようにＧａＡｓ基板上で各ＦＥＴユニットのパット部に直接形成したときの寄生抵抗は、０.０７５Ω／ｐＦである。本発明において、１．９ＧＨｚでのインピーダンス整合を想定すると、ＭＩＭコンデンサの容量値は１.７ｐＦ程度（１００μｍ角）であり、寄生抵抗は０.１３Ω程度である。したがって、本発明では、ＭＩＭコンデンサによる寄生抵抗成分による損失は、０.１ｄＢ以下で、ほぼゼロとして考えることができる。
【００２７】
以上のことから、電力増幅器で高出力を得るためにＦＥＴのゲート幅を大きくし、また複数のＦＥＴユニットを並列接続して出力を大きくすると、入出力部のインピーダンスが小さくなり、特に出力側のインピーダンス整合が難しくなる。図５（Ａ）のＨＰＦ型の整合回路を用いることでインピーダンス整合は可能となるが、この場合、直列コンデンサには、構成上の制約等からチップコンデンサＣ２，Ｃ３が用いられ、複数のＦＥＴユニットが形成される半導体基板とは別のＨＩＣ基板上に形成される。
【００２８】
このため、直列に挿入される初段のコンデンサＣ２は、複数のＦＥＴユニットを合成した後の低インピーダンス部に対して設けることとなり、寄生抵抗成分による大きな損失が生じる。しかし、本発明のように初段の直列コンデンサＣ２を、複数のＦＥＴユニット毎に半導体基板でＭＩＭコンデンサＣｏの形態で直接形成することにより寄生抵抗を小さくし、複数のＦＥＴユニットを合成する前の高インピーダンス部に対して設けることができる。この結果、直列コンデンサＣ２の寄生抵抗成分による損失を低減することが可能となる。
【００２９】
なお、本発明の図１（Ａ）における直列チップコンデンサＣａ（図５の直列コンデンサＣ３に相当）は、半導体基板とは別のＨＩＣ基板上に設けられる。しかし、ここでは図１（Ｂ）のスミスチャートで示すように、並列チップインダクタＬａによりインピーダンスが高くなっているため、寄生抵抗の影響は受けにくい状態となり、損失発生は小さく問題の内程度である。
【図面の簡単な説明】
【００３０】
【図１】本発明の回路構成の概要と、そのインピーダンス整合のスミスチャートを示す図である。
【図２】本発明によるＦＥＴチップの一例とＭＩＭコンデンサの形成例を示す図である。
【図３】寄生抵抗と整合回路の損失の関係をシミュレーションした図である。
【図４】ＬＰＦ型のインピーダンス整合回路を説明する図である。
【図５】ＨＰＦ型のインピーダンス整合回路を説明する図である。
【図６】寄生抵抗成分による出力インピーダンスと整合損失の関係を説明する図である。
【符号の説明】
【００３１】
１０…ＦＥＴ、１１…Ｃｕベース基板、１２…第１基板、１３ａ…第２基板、１３ｂ…第３基板、１４ａ…入力信号導体、１４ｂ…出力信号導体、１５ａ，１５ｂ…バイアス源供給導体、１６…ソース部、１７…ゲート部、１８…ドレイン部、１９…ソースパッド部、２０…ゲートパッド部、２１…ドレインパッド部、２２…ソースワイヤ、２３…ゲートワイヤ、２４…ドレインワイヤ、２５…下電極、２６…絶縁体、２７…上電極、Ｃｏ…ＭＩＭコンデンサ、Ｃａ…チップコンデンサ、Ｌａ，Ｌｂ…チップインダクタ、ＷＬ…ワイヤインダクタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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