(57)【要約】  【課題】  半導体記憶装置において、レイアウト面積を増大させることなく、一括書き込み動作モードにおいても従来よりも大幅に書き込みサイクルを短縮でき、書き換え耐性の評価を短時間に行なえるようにする。  【解決手段】  半導体記憶装置は、その周辺回路部に、第１のセンスアンプ起動信号ＳＡＰの外部信号である第１のセンスアンプ外部起動信号ＳＡＰＥ及びワード線一括書き込みモード選択信号ＴＥＳＴを入力とし、第１のセンスアンプ起動信号ＳＡＰを出力するテストモード判定回路４０を有している。テストモード判定回路４０は、ワード線一括書き込み動作モード時におけるデータ書き込み期間に第１のセンスアンプ起動信号ＳＡＰを非活性とすることにより、センスアンプへの電源供給用トランジスタであるＰチャネル型ＭＯＳトランジスタＱｐ４が非活性状態にされる。【選択図】    図３
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【特許請求の範囲】
【請求項１】
複数のワード線と該複数のワード線と交差する複数のビット線とにそれぞれ接続された複数のメモリセルと、
前記複数のビット線とそれぞれ接続された差動増幅型の複数のセンスアンプと、
前記複数のビット線と前記各センスアンプを介して接続された複数のデータ線とを備え、
前記各センスアンプは、ソースが電源電位又は接地電位と接続された電源供給用トランジスタを有し、
前記電源供給用トランジスタは、前記複数のワード線のうちの１本と接続されるメモリセルのすべてに対して書き込みを行なうワード線一括書き込み動作モード時であって、前記各ビット線と前記各データ線とが接続されるデータ書き込み期間に非活性状態となることを特徴とする半導体記憶装置。
【請求項２】
前記各センスアンプは、前記データ書き込み期間が終了した後に、前記各センスアンプごとに含まれる前記電源供給用トランジスタを活性化することによりそれぞれセンス動作を行なうことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記複数のビット線は互いに相補な関係の電位を取り得る複数のビット線対からなり、
前記各センスアンプは、前記複数のビット線対のうちの１対と接続されており、前記データ書き込み期間において前記１対のビット線の極性が互いに反転した後に、前記電源供給用トランジスタを活性化することによりセンス動作を行なうことを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
複数のワード線と該複数のワード線と交差する複数のビット線とにそれぞれ接続された複数のメモリセルと、
前記複数のビット線とそれぞれ接続された差動増幅型の複数のセンスアンプと、
前記複数のビット線と前記各センスアンプを介して接続された複数のデータ線とを備え、
前記各センスアンプは、ソースが電源電位又は接地電位と接続された電源供給用トランジスタを有し、
前記電源供給用トランジスタは、前記複数のワード線のうちの１本と接続されるメモリセルのすべてに対して書き込みを行なうワード線一括書き込み動作モード時であって、前記各ビット線と前記各データ線とが接続されるデータ書き込み期間及該びデータ書き込み期間よりも前の期間に非活性状態となることを特徴とする半導体記憶装置。
【請求項５】
前記電源供給用トランジスタはＮチャネル型トランジスタであることを特徴とする請求項１又は４に記載の半導体記憶装置。
【請求項６】
前記電源供給用トランジスタはＰチャネル型トランジスタであることを特徴とする請求項１又は４に記載の半導体記憶装置。
【請求項７】
前記ソースが電源電位と接続された電源供給用トランジスタはＰチャネル型トランジスタであり、前記ソースが接地電位と接続された電源供給用トランジスタはＮチャネル型トランジスタであることを特徴とする請求項１又は４に記載の半導体記憶装置。
【請求項８】
前記複数のビット線に共有され、且つ前記各センスアンプに対して通常動作モードと前記ワード線一括書き込み動作モードとを切り換えるモード判定回路をさらに備えていることを特徴とする請求項１又は４に記載の半導体記憶装置。
【請求項９】
前記モード判定回路は、
一の入力端子に前記ワード線一括書き込み動作モードを表わす第１の信号を受ける論理積ゲートと、
一の入力端子に前記通常動作モード時及び前記ワード線一括書き込み動作モード時に有意な第２の信号を受け、他の入力端子に前記論理積ゲートの出力を受ける論理和ゲートとを有し、
前記論理積ゲートは、他の入力端子に前記第２の信号が遅延された遅延信号が入力されることを特徴とする請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、書き換え耐性評価時にワード線一括書き換え動作を行なえる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置におけるワード線一括書き換え動作は、ワード線とビット線とが互いに交差する領域に配されたメモリセルのみを書き換える動作と比べて、書き換えるカラム数が多いため必然的に消費電力が増加する。この対策として書き換え動作時に動作領域を制限する手法が提案されている（例えば、特許文献１参照。）。
【０００３】
具体的には、複数のワード線のうちの１本と接続されるセンスアンプのすべてにデータを書き込むという動作と、すべてのワード線を順次アクセスしながらセンスアンプでラッチしたデータをメモリセルに書き込むという動作とを一連の動作として、データを反転して繰り返す。しかしながら、このような手法を採ると、異なる２つの動作モードを連続して実行する必要があるため、２系統の制御回路及びモード切替え回路が必要となり、半導体記憶装置自体の回路規模が増大したり、制御動作が複雑化して評価装置等に制約が生じたりするという問題がある。
【０００４】
一方、半導体記憶装置に対する書き換え耐性評価は、該装置の開発段階における一評価項目に過ぎないことから、評価装置の駆動能力を確保さえすれば、半導体記憶装置の消費電力が問題となることは少ない。
【０００５】
以下、前記の問題を解決すべく、すべての書き換え動作において単一の動作モードで実行されるワード線一括書き換え動作を採用した従来の技術について図面を参照しながら説明する。
【０００６】
図９は従来の半導体記憶装置であって、セルキャパシタに強誘電体材料を用いた強誘電体メモリ装置の回路ブロックを示している。
【０００７】
図９に示すように、外部から指定されたアドレスＡ０〜Ａｍがアドレスバッファに入力され、アドレスバッファからの出力信号は、ワード線ＷＬ〜ＷＬｘをそれぞれデコードして選択する行デコーダと、センスアンプブロックＳＡＢ０〜ＳＡＢｙをデコードして選択する列デコーダとに入力される。
【０００８】
外部信号ＣＥ、ＷＥ及びＯＥ等が入力される制御回路からの制御信号によりアドレスバッファ、Ｉ／Ｏバッファ、行デコーダ、列デコーダ及びセンスアンプブロックＳＡＢ０〜ＳＡＢｙの動作がそれぞれ制御される。単位メモリのビット構成は８ビットであり、１つのメモリセルはそれぞれ２個ずつのトランジスタと強誘電体キャパシタとから構成される、いわゆる２Ｔ２Ｃ型メモリセルである。
【０００９】
１本のワード線ＷＬに接続されるｎ個のメモリセルのうち最初の８個はそれぞれビット線対ＢＬ０〜ＢＬ７及び／ＢＬ０〜／ＢＬ７と接続され、列デコーダからのカラム選択信号ＣＳＥＬ０によりセンスアンプブロックＳＡＢ０が活性化されることにより、各データ線対ＤＬ０〜ＤＬ７及び／ＤＬ０〜／ＤＬ７を介して読み出し動作又は書き込み動作が行なわれる。
【００１０】
図１０に１つのセンスアンプブロックＳＡＢ０の構成を示し、図１１にセンスアンプ及びカラム選択スイッチ部の詳細構成を示す。
【００１１】
図１０又は図１１に示すように、外部からアクセスされるメモリセルは、ワード線ＷＬ及びプレート線ＣＰにより選択的にビット線対ＢＬ０〜ＢＬ７及び／ＢＬ０〜／ＢＬ７と接続され、ビット線対ＢＬ０〜ＢＬ７及び／ＢＬ０〜／ＢＬ７は各センスアンプＳＡ０〜ＳＡ７とそれぞれ接続される。各センスアンプの動作を制御する信号ＳＡＰは、センスアンプブロックＳＡＢ０〜ＳＡＢｙの各センスアンプに含まれるＰチャネル型ＭＯＳトランジスタＱｐ４のゲートに共通に入力される。また、各センスアンプに含まれるＮチャネル型ＭＯＳトランジスタＱｎ４は、起動信号ＳＡＮＥ、停止信号ＳＡＮＤ及びカラム選択信号ＣＳＥＬ０により制御される。これにより、Ｐチャネル型ＭＯＳトランジスタＱｐ４は、カラム選択信号ＣＳＥＬ０に依らずすべてのカラムにおいて同時に活性化される。一方、Ｎチャネル型ＭＯＳトランジスタＱｎ４は、選択されたカラムのみが活性化される。
【００１２】
ビット線対ＢＬ０〜ＢＬ７及び／ＢＬ０〜／ＢＬ７とデータ線対ＤＬ０〜ＤＬ７及び／ＤＬ０〜／ＤＬ７をそれぞれ接続するカラム選択スイッチであるＮチャネル型ＭＯＳトランジスタＱｎ６は、起動信号ＹＳ及びカラム選択信号ＣＳＥＬ０により選択的に活性化される。
【００１３】
半導体記憶装置は、メモリセルの書き換え耐性が信頼性の点でより重要な要素となってきており、近年は強誘電体メモリ装置においても、書き換え耐性が比較的に向上しており、評価時間がより長くなる傾向にある。一方、新規の微細化プロセスを用いたメモリコアの開発や製品化においては、書き換え耐性の評価及び出荷前のスクリーニングをより効率良く短時間に行なうことが求められている。そこで、半導体記憶装置の評価を効率良く行なう方法として、１本のワード線に接続されるメモリセルのすべてを同時に選択状態とし、それらすべてのメモリセルに対して一括に書き込みを行なうという技術が開発されている。この動作を極性が互いに反転したデータを用いて繰り返し行なうことにより、短時間に書き換え耐性の評価を行なうことが可能となる。
【００１４】
次に、１本のワード線に接続されるメモリセルのすべてに一括に書き込みを行なう場合のカラム選択スイッチ及びセンスアンプの動作について図１２を参照しながら説明する。
【００１５】
まず、図１２に示すように、すべてのカラムアドレス０〜ｙが選択されると、カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙがすべて活性化状態である“Ｈ（ハイ）”レベルとなり、続いて、起動信号ＳＡＰが活性化状態である“Ｌ（ロー）”レベルに遷移することにより、センスアンプを構成するＰチャネル型ＭＯＳトランジスタＱｐ４がすべて活性化される。
【００１６】
一方、全カラムアドレスにおいて、カラム選択スイッチを構成するＰチャネル型ＭＯＳトランジスタＱｐ１は、そのゲートに“Ｈ”レベルのカラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙを受けて非活性化状態にある。さらに、信号ＳＡＰと同時に“Ｌ”レベルに遷移した信号ＳＡＮＥをゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ２と、この時点では“Ｌ”レベルである停止信号ＳＡＮＤをゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ３が共に活性化される。これにより、カラム選択スイッチから出力される信号ＳＡＮ０〜ＳＡＮｙが“Ｈ”レベルとなって、各センスアンプのＮチャネル型ＭＯＳトランジスタＱｎ４が活性化され、メモリセルから読み出されたデータに依存するビット線ＢＬ、／ＢＬの電位が増幅される。
【００１７】
次に、データを書き込むために停止信号ＳＡＮＤが“Ｈ”レベルに遷移すると、Ｐチャネル型ＭＯＳトランジスタＱｐ３が非活性化し、且つＮチャネル型ＭＯＳトランジスタＱｎ３が活性化される。このとき、すべてのカラムアドレスにおいて、そのゲートに“Ｈ”レベルのカラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙを受けるＮチャネル型ＭＯＳトランジスタＱｎ１も活性化状態にあるため、信号ＳＡＮ０〜ＳＡＮｙが一時的に“Ｌ”レベルとなって、Ｎチャネル型ＭＯＳトランジスタＱｎ４が非活性化される。このセンスアンプに接地電源を供給するＮチャネル型ＭＯＳトランジスタＱｎ４が非活性化された間に、カラム選択スイッチの制御信号ＹＳ及びＹＳ０〜ＹＳｙを所定時間だけ“Ｈ”レベルに遷移することにより、Ｎチャネル型ＭＯＳトランジスタＱｎ６を介してビット線対ＢＬ０〜ＢＬｎ及び／ＢＬ０〜／ＢＬｎとデータ線対ＤＬ０〜ＤＬ７及び／ＤＬ０〜／ＤＬ７とがそれぞれ接続されて全カラムにわたってデータの書き換えが行なわれる。
【特許文献１】特開２０００−１７３２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本願発明者は、前記従来の半導体記憶装置におけるワード線一括書き換え動作について種々検討を重ねた結果、以下のような問題を見出している。
【００１９】
すなわち、前記従来の半導体記憶装置は、１本のワード線と接続されるすべてのメモリセルに一括に書き込みを行なう際に、１本のデータ線ＤＬ，／ＤＬと接続されるビット線ＢＬ，／ＢＬの本数が、通常の書き込み動作時と比べて（ｙ＋１）倍（ｙは１以上の整数。）となる。その結果、データ線ＤＬ，／ＤＬの容量に対してビット線ＢＬ，／ＢＬの総容量がはるかに大きくなるため、通常動作時と同様に、カラム選択スイッチの制御信号ＹＳ０〜ＹＳｙが“Ｈ”レベルとなる書き込み期間に、Ｎチャネル型ＭＯＳトランジスタＱｎ４が非活性状態にあったとしても、各ビット線／ＢＬ０〜／ＢＬｎを“Ｌ”レベルから“Ｈ”レベルにまで書き換えることが容易には行なえないというものである。
【００２０】
さらに、センスアンプに電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４が活性状態のままであるため、ビット線ＢＬ０〜ＢＬｎに対しても“Ｈ”レベルから“Ｌ”レベルに書き換えることは非常に困難である。たとえビット相補線／ＢＬ０〜／ＢＬｎがＰチャネル型ＭＯＳトランジスタＱｐ４の閾値電圧以上になった時点で、ビット線ＢＬ０〜ＢＬｎがそのドレインに接続するＰチャネル型ＭＯＳトランジスタＱｐ５が非活性化されたとしても、書き換え時間は通常書き込み動作時と比べて非常に長い時間が必要となる。
【００２１】
このように、従来の一括書き込み型の半導体記憶装置は、通常の書き込み動作時と比べて非常に長い動作サイクルが必要となる。その結果、書き換え耐性の評価を行なうのに多大な時間を要し、さらにはこの評価を実行するための遅延回路の規模も大きくなって、ひいてはレイアウト面積が増大するという問題もある。
【００２２】
本発明は、前記従来の問題を解決し、レイアウト面積を増大させることなく、一括書き込み動作モードにおいても従来よりも大幅に書き込みサイクルを短縮でき、書き換え耐性の評価を短時間に行なえるようにすることを目的とする。
【課題を解決するための手段】
【００２３】
前記の目的を達成するため、本発明は、半導体記憶装置を、ワード線一括書き込み動作モード時で且つ各ビット線と各データ線とが接続されるデータ書き込み期間に、センスアンプに含まれた電源電位又は接地電位を供給する電源供給用トランジスタを非活性状態とする構成とする。
【００２４】
具体的に、本発明に係る第１の半導体記憶装置は、複数のワード線と該複数のワード線と交差する複数のビット線とにそれぞれ接続された複数のメモリセルと、複数のビット線とそれぞれ接続された差動増幅型の複数のセンスアンプと、複数のビット線と各センスアンプを介して接続された複数のデータ線とを備え、各センスアンプは、ソースが電源電位又は接地電位と接続された電源供給用トランジスタを有し、電源供給用トランジスタは、複数のワード線のうちの１本と接続されるメモリセルのすべてに対して書き込みを行なうワード線一括書き込み動作モード時であって各ビット線と各データ線とが接続されるデータ書き込み期間に非活性状態となる。
【００２５】
第１の半導体記憶装置によると、電源供給用トランジスタは、複数のワード線のうちの１本と接続されるメモリセルのすべてに対して書き込みを行なうワード線一括書き込み動作モード時であって各ビット線と各データ線とが接続されるデータ書き込み期間に非活性状態となるため、データ書き込み期間に各ビット線に電源電位又は接地電位が供給されなくなる。すなわち、各ビット線はデータ書き込み期間にセンスアンプにおいてフローティング状態となるため、互いに接続された各データ線から各ビット線へのデータの書き込みが容易となるので、一括書き込み動作モードにおける書き込みサイクルを従来よりも大幅に短縮できるようになり、その結果、書き換え耐性の評価を短時間に行なうことができる。
【００２６】
第１の半導体記憶装置において、各センスアンプは、データ書き込み期間が終了した後に、各センスアンプごとに含まれる電源供給用トランジスタを活性化することによりそれぞれセンス動作を行なうことが好ましい。このようにすると、各ビット線と接続されたメモリセルに対して入力されたデータを確実に書き込むことができる。
【００２７】
第１の半導体記憶装置において、複数のビット線は互いに相補な関係の電位を取り得る複数のビット線対からなり、各センスアンプは、複数のビット線対のうちの１対と接続されており、データ書き込み期間において１対のビット線の極性が互いに反転した後に、電源供給用トランジスタを活性化することによりセンス動作を行なうことが好ましい。このようにすると、各ビット線と接続されたメモリセルに対して入力されたデータを確実に書き込むことができる。
【００２８】
本発明に係る第２の半導体記憶装置は、複数のワード線と該複数のワード線と交差する複数のビット線とにそれぞれ接続された複数のメモリセルと、複数のビット線とそれぞれ接続された差動増幅型の複数のセンスアンプと、複数のビット線と各センスアンプを介して接続された複数のデータ線とを備え、各センスアンプは、ソースが電源電位又は接地電位と接続された電源供給用トランジスタを有し、電源供給用トランジスタは、複数のワード線のうちの１本と接続されるメモリセルのすべてに対して書き込みを行なうワード線一括書き込み動作モード時であって各ビット線と各データ線とが接続されるデータ書き込み期間及び該データ書き込み期間よりも前の期間に非活性状態となる。
【００２９】
第２の半導体記憶装置によると、電源供給用トランジスタは、複数のワード線のうちの１本と接続されるメモリセルのすべてに対して書き込みを行なうワード線一括書き込み動作モード時であって各ビット線と各データ線とが接続されるデータ書き込み期間及びその前の期間に非活性状態となるため、データ書き込み期間及びその前の期間に各ビット線に電源電位又は接地電位が供給されなくなる。すなわち、各ビット線はデータ書き込み期間及びその前の期間にセンスアンプにおいてフローティング状態となるため、互いに接続された各データ線から各ビット線へのデータの書き込みがさらに容易となるので、一括書き込み動作モードにおける書き込みサイクルを従来よりも大幅に短縮できるようになり、その結果、書き換え耐性の評価をより一層短時間に行なうことができる。
【００３０】
第１又は第２の半導体記憶装置において、電源供給用トランジスタにはＮチャネル型トランジスタを用いることができる。
【００３１】
また、第１又は第２の半導体記憶装置において、電源供給用トランジスタにはＰチャネル型トランジスタを用いることができる。
【００３２】
これらの場合に、より具体的には、ソースが電源電位と接続された電源供給用トランジスタはＰチャネル型トランジスタであり、ソースが接地電位と接続された電源供給用トランジスタはＮチャネル型トランジスタであることが好ましい。
【００３３】
第１又は第２の半導体記憶装置は、複数のビット線に共有され、且つ各センスアンプに対して通常動作モードとワード線一括書き込み動作モードとを切り換えるモード判定回路をさらに備えていることが好ましい。
【００３４】
この場合に、モード判定回路は、一の入力端子にワード線一括書き込み動作モードを表わす第１の信号を受ける論理積ゲートと、一の入力端子に通常動作モード時及びワード線一括書き込み動作モード時に有意な第２の信号を受け、他の入力端子に論理積ゲートの出力を受ける論理和ゲートとを有し、論理積ゲートは他の入力端子に第２の信号が遅延された遅延信号が入力されることが好ましい。
【発明の効果】
【００３５】
本発明に係る第１又は第２の半導体記憶装置によると、レイアウト面積を増大させることなく、ワード線一括書き込み動作モードにおける書き込みサイクルを従来よりも短縮できるため、書き換え耐性の評価を短時間に行なうことが可能となる。
【発明を実施するための最良の形態】
【００３６】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３７】
図１は本発明の第１の実施形態に係る半導体記憶装置の回路ブロックを示している。
【００３８】
図１に示すように、半導体記憶装置１０には、複数のワード線ＷＬ０〜ＷＬｘ（但し、ｘは１以上の整数である。）及びこれと交差する複数のビット線ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎ（但し、ｎは１以上の整数である。）とそれぞれ接続され、例えば２Ｔ２Ｃ型の複数のメモリセル（図示せず）が行列状に配置されてなるメモリセルアレイ２０と、該メモリセルアレイ２０の周辺回路部を構成する、センスアンプ２１、アドレスバッファ２２、行デコーダ２３、列デコーダ２４、制御回路２５及びＩ／Ｏバッファ２６とを有している。
【００３９】
センスアンプ２１は、（ｙ＋１）個（但し、ｙは１以上の整数である。）のブロックＳＡＢ０〜ＳＡＢ７に分割され、例えば第１のセンスアンプブロックＳＡＢ０は８対のビット線対ＢＬ０，／ＢＬ０〜ＢＬ７，／ＢＬ７と接続されている。
【００４０】
アドレスバッファ２２は外部から指定されたアドレスＡ０〜Ａｍ（但し、ｍは１以上の整数である。）をラッチして、行デコーダ２３及び列デコーダ２４に出力する。
【００４１】
行デコーダ２３は、アドレスバッファ２２からの出力信号を受け、ワード線ＷＬ〜ＷＬｘをそれぞれデコードして選択し、列デコーダ２４は、アドレスバッファ２２からの出力信号を受け、各センスアンプブロックＳＡＢ０〜ＳＡＢｙをデコードして選択する。
【００４２】
制御回路２５は、外部からのチップイネーブル信号ＣＥ、ライトイネーブル信号ＷＥ及びアウトプットイネーブル信号ＯＥを受け、アドレスバッファ２２、行デコーダ２３、列デコーダ２４、制御回路２５及びＩ／Ｏバッファ２６にそれぞれ所定の制御信号を出力する。
【００４３】
図２にセンスアンプブロックＳＡＢ０と、該センスアンプブロックＳＡＢ０とそれぞれ接続されるビット線対ＢＬ０，／ＢＬ０〜ＢＬ７，／ＢＬ７、データ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７及びメモリセル３０の詳細構成を示す。
【００４４】
図２に示すように、例えばビット線対ＢＬ０，／ＢＬ０と接続される１つのセンスアンプは、それぞれがＰチャネル型ＭＯＳトランジスタＱｐ５及びＮチャネル型ＭＯＳトランジスタＱｎ５からなるインバータ対がクロスカップルされた、いわゆる差動増幅型のアンプである。このインバータ対には、該インバータ対に電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４と、接地電位を供給するＮチャネル型ＭＯＳトランジスタＱｎ４とが接続されている。
【００４５】
Ｐチャネル型ＭＯＳトランジスタＱｐ４は、そのゲートに第１のセンスアンプ起動信号ＳＡＰが入力され、ソースが電源と接続され、ドレインがＰチャネル型ＭＯＳトランジスタＱｐ５同士の共有ソースと接続されている。従って、Ｐチャネル型ＭＯＳトランジスタＱｐ４はカラム選択信号に依らずすべてのカラムにおいて同時に活性化される。
【００４６】
一方、Ｎチャネル型ＭＯＳトランジスタＱｎ４は、そのゲートにカラム選択信号により選択的に活性化された第２のセンスアンプ起動信号ＳＡＮ０が入力され、ソースが接地され、ドレインがＮチャネル型ＭＯＳトランジスタＱｎ５同士の共有ソースと接続されている。
【００４７】
また、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎとデータ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７とは、各ビット線対ＢＬ０，／ＢＬ０等とそれぞれ直列に接続され、且つ各ビット線対間で共有する共有ゲートにカラム選択スイッチ起動信号ＹＳ０を受ける複数のＮチャネル型ＭＯＳトランジスタＱｎ６により選択的に接続される。
【００４８】
図３は本発明の第１の実施形態に係るテストモード判定回路４０、カラム選択スイッチ４１及びセンスアンプブロックＳＡＢ０を示し、図４はテストモード判定回路４０の構成例を示している。
【００４９】
図３に示すように、第１の実施形態に係る半導体記憶装置は、第１のセンスアンプ起動信号ＳＡＰの外部信号である第１のセンスアンプ外部起動信号ＳＡＰＥと、ワード線一括書き込みモード選択信号ＴＥＳＴとを入力とし、第１のセンスアンプ起動信号ＳＡＰを出力するテストモード判定回路４０を備えていることを特徴とする。
【００５０】
図４に示すように、第１の実施形態に係るテストモード判定回路４０は、一例として、第１の入力端子にワード線一括書き込みモード選択信号ＴＥＳＴを受けるＡＮＤゲート４０１と、一の入力端子に第１のセンスアンプ外部起動信号ＳＡＰＥを受け、他の入力端子にＡＮＤゲート４０１の出力を受けるＯＲゲート４０２とを有している。
【００５１】
ＡＮＤゲート４０１は、第２の入力端子に、直列接続された複数のインバータからなる第１の遅延回路４０ａを介して第１のセンスアンプ外部起動信号ＳＡＰＥを受け、第３の入力端子には、第１の遅延回路４０ａからの第１の遅延信号を受け、直列接続された複数のインバータからなる第２の遅延回路４０ｂを介して第２の遅延信号を受ける。ここで、第１の遅延回路４０ａによる第１の遅延時間をａとし、第２の遅延回路４０ｂによる第２の遅延時間をｂとする。
【００５２】
カラム選択スイッチ４１は、図３に示すように、一の入力端子にカラム選択スイッチ外部起動信号ＹＳを受け、他の入力端子にカラムアドレス０のカラム選択信号ＣＳＥＬ０を受け、これらの論理積演算を行なってカラム選択スイッチ起動信号ＹＳ０を出力するＡＮＤゲート４１１と、ゲートにカラム選択信号ＣＳＥＬ０を受けるＰチャネル型ＭＯＳトランジスタＱｐ１及びＮチャネル型ＭＯＳトランジスタＱｎ１と、ゲートに第２のセンスアンプ外部起動信号ＳＡＮＥを受けるＰチャネル型ＭＯＳトランジスタＱｐ２及びＮチャネル型ＭＯＳトランジスタＱｎ２と、第２のセンスアンプ起動信号ＳＡＮ０を所定時間だけ非活性化させるセンスアンプ停止信号ＳＡＮＤをゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ３及びＮチャネル型ＭＯＳトランジスタＱｎ３とから構成されている。
【００５３】
以下、前記のように構成された半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ４１及びセンスアンプブロックＳＡＢの動作について図５を参照しながら説明する。
【００５４】
図５に示すように、まず、ワード線一括書き込みモード選択信号ＴＥＳＴを動作サイクルの最初に“Ｈ”レベルに固定する。その後、すべてのカラムアドレス０〜ｙが選択されて、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙがすべて活性化状態の“Ｈ”レベルに遷移し、その後、第１のセンスアンプ外部起動信号ＳＡＰＥ及び第１のセンスアンプ起動信号ＳＡＰが共に“Ｌ”レベルに遷移することにより、各センスアンプブロックＳＡＢ０〜ＳＡＢｙに含まれるＰチャネル型ＭＯＳトランジスタＱｐ４が活性化する。
【００５５】
これに対し、すべてのカラムアドレス０〜ｙにおいて、各カラム選択スイッチ４１に含まれるＰチャネル型ＭＯＳトランジスタＱｐ１は、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙが“Ｈ”レベルであるため非活性状態であるものの、第１のセンスアンプ外部起動信号ＳＡＰＥ信号と同時に第２のセンスアンプ外部起動信号ＳＡＮＥも“Ｌ”レベルに遷移しており、且つセンスアンプ停止信号ＳＡＮＤが“Ｌ”レベル状態にあるため、Ｐチャネル型ＭＯＳトランジスタＱｐ２及びＱｐ３が活性化される。これにより、各第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙが“Ｈ”レベルとなって、各Ｎチャネル型ＭＯＳトランジスタＱｎ４が活性化され、各センスアンプブロックＳＡＢ０〜ＳＡＢｙには、各Ｐチャネル型ＭＯＳトランジスタＱｐ４からは電源電位が、各Ｎチャネル型ＭＯＳトランジスタＱｎ４からは接地電位が各センスアンプにそれぞれ供給されるようになる。その結果、メモリセル３０から読み出されたデータを反映する電位が各ビット線対ＢＬ０，／ＢＬ０〜ＢＬ７，／ＢＬ７において増幅される。
【００５６】
続いて、選択された１本のワード線ＷＬと接続されている各メモリセル３０に対してデータが書き込まれるように、センスアンプ停止信号ＳＡＮＤを“Ｈ”レベルに遷移させて、各カラム選択スイッチ４１に含まれるＰチャネル型ＭＯＳトランジスタＱｐ３を非活性とする一方、Ｎチャネル型ＭＯＳトランジスタＱｎ３を活性化する。このとき、すべてのカラムアドレス０〜ｙにおいて、Ｎチャネル型ＭＯＳトランジスタＱｎ１は、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙが“Ｈ”レベルであり活性状態にあるため、各第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙが一時的に“Ｌ”レベルとなって、Ｎチャネル型ＭＯＳトランジスタＱｎ４が非活性状態となる。
【００５７】
第１の実施形態の特徴として、テストモード判定回路４０において、第１のセンスアンプ外部起動信号ＳＡＰＥが“Ｌ”レベルに遷移した後、第１の遅延回路４０ａは奇数個のインバータからなるため、第１の遅延時間ａの経過後に、その出力信号である第１のセンスアンプ起動信号ＳＡＰが“Ｈ”レベルに遷移する。その結果、各センスアンプブロックＳＡＢ０〜ＳＡＢｙにおけるＰチャネル型ＭＯＳトランジスタＱｐ４は非活性となる。
【００５８】
このように、各センスアンプブロックＳＡＢ０〜ＳＡＢｙにおいて、各センスアンプに接地電位を供給するＮチャネル型ＭＯＳトランジスタＱｎ４、及び電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４を非活性状態としている間に、カラム選択スイッチ外部起動信号ＹＳ、及びカラム選択スイッチ起動信号ＹＳ０〜ＹＳｙを所定時間だけ“Ｈ”レベルとすることにより、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎとデータ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７がＮチャネル型ＭＯＳトランジスタＱｎ６を介してそれぞれ接続されて、全カラムのデータの書き換えが行なわれる。
【００５９】
ここで、テストモード判定回路４０を構成する第２の遅延回路４０ｂが持つ第２の遅延時間ｂは、カラム選択スイッチ外部起動信号ＹＳ、及びカラム選択スイッチ起動信号ＹＳ０〜ＹＳｙが活性化される時間より長く設定する必要がある。その後、再び所定期間だけ第１のセンスアンプ起動信号ＳＡＰを“Ｌ”レベルとし、第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙを“Ｈ”レベルとすることにより、各センスアンプに接地電位を供給するＮチャネル型ＭＯＳトランジスタＱｎ４、及び電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４を活性状態として、各センスアンプを起動することにより、各メモリセル３０に所定のデータが書き込まれる。
【００６０】
このように、第１の実施形態によると、１本のワード線ＷＬと接続されたメモリセル３０をアクセスするビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに対するデータの書き込み時に、センスアンプに電源電位及び接地電位をそれぞれ供給するＰチャネル型ＭＯＳトランジスタＱｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ４を非活性とすることにより、データ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７から、これらとＮチャネル型ＭＯＳトランジスタＱｎ６を介してそれぞれ接続されるビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎへの書き込みが極めて容易となる。このため、一括書き込み動作モードにおいて、書き込みサイクルを従来と比べて大幅に短縮できるので、書き換え耐性の評価を短時間に行なうことが可能となる。
【００６１】
なお、テストモード判定回路４０の回路構成は、図４に示した構成に限られず、同等の機能を有するならば、他の回路構成であってもよい。
【００６２】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００６３】
第２の実施形態においては、第１の実施形態に係る半導体記憶装置と同等の回路構成を用いた、ワード線一括書き込みモードにおける動作の他の形態を示す。
【００６４】
すなわち、ここでは、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに対する書き込み期間が完了するまでは、第１のセンスアンプ起動信号ＳＡＰを“Ｈ”レベル状態に維持してこれを活性化しない構成とする。
【００６５】
図６は本発明の第２の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ４１及びセンスアンプブロックＳＡＢの動作タイミングを示している。
【００６６】
図６に示すように、まず、ワード線一括書き込みモード選択信号ＴＥＳＴを動作サイクルの最初に“Ｈ”レベルにする。その後、すべてのカラムアドレス０〜ｙが選択されて、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙがすべて活性化状態の“Ｈ”レベルに遷移する。
【００６７】
続いて、第１のセンスアンプ外部起動信号ＳＡＰＥを“Ｌ”レベルに遷移する。ここで、例えば図７に示すような、遅延時間ｃを生じさせる偶数個のインバータからなる遅延回路４２ｃを有するテストモード判定回路４２を用いると、その出力信号である第１のセンスアンプ起動信号ＳＡＰは“Ｈ”レベルを維持する。これにより、各センスアンプブロックＳＡＢ０〜ＳＡＢｙに含まれるＰチャネル型ＭＯＳトランジスタＱｐ４はすべて非活性状態のままである。
【００６８】
これに対し、すべてのカラムアドレス０〜ｙにおいて、各カラム選択スイッチ４１に含まれるＰチャネル型ＭＯＳトランジスタＱｐ１は、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙが“Ｈ”レベルであるため非活性状態であるものの、第１のセンスアンプ外部起動信号ＳＡＰＥ信号と同時に第２のセンスアンプ外部起動信号ＳＡＮＥも“Ｌ”レベルに遷移しており、且つセンスアンプ停止信号ＳＡＮＤが“Ｌ”レベル状態にあるため、Ｐチャネル型ＭＯＳトランジスタＱｐ２及びＱｐ３が活性化される。これにより、各第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙが“Ｈ”レベルとなって、各Ｎチャネル型ＭＯＳトランジスタＱｎ４からセンスアンプに接地電位がそれぞれ供給されるようになる。その結果、メモリセル３０から読み出されたデータは、“Ｌ”レベル側のビット線ＢＬ０等の電位のみが増幅される。
【００６９】
続いて、選択された１本のワード線ＷＬと接続されている各メモリセル３０に対してデータが書き込まれるように、センスアンプ停止信号ＳＡＮＤを“Ｈ”レベルに遷移させて、各カラム選択スイッチ４１に含まれるＰチャネル型ＭＯＳトランジスタＱｐ３を非活性とする一方、Ｎチャネル型ＭＯＳトランジスタＱｎ３を活性化する。このとき、すべてのカラムアドレス０〜ｙにおいて、Ｎチャネル型ＭＯＳトランジスタＱｎ１は、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙが“Ｈ”レベルであり活性状態にあるため、各第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙが一時的に“Ｌ”レベルとなって、Ｎチャネル型ＭＯＳトランジスタＱｎ４が非活性状態となる。また、第１のセンスアンプ起動信号ＳＡＰは“Ｈ”レベルであり、各センスアンプブロックＳＡＢ０〜ＳＡＢｙに含まれるＰチャネル型ＭＯＳトランジスタＱｐ４はすべて非活性状態を維持する。
【００７０】
このように、各センスアンプブロックＳＡＢ０〜ＳＡＢｙにおいて、各センスアンプに接地電位を供給するＮチャネル型ＭＯＳトランジスタＱｎ４、及び電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４を非活性状態としている間に、カラム選択スイッチ外部起動信号ＹＳ、及びカラム選択スイッチ起動信号ＹＳ０〜ＹＳｙを所定の時間だけ“Ｈ”レベルとすることにより、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎとデータ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７がＮチャネル型ＭＯＳトランジスタＱｎ６を介してそれぞれ接続されて、全カラムのデータの書き換えが行なわれる。
【００７１】
続いて、第１のセンスアンプ起動信号ＳＡＰの信号レベルを、テストモード判定回路４２により遅延時間ｃだけ“Ｈ”レベルに維持した後、所定の時間だけ“Ｌ”レベルとし、第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙを“Ｈ”レベルとすることにより、各センスアンプに接地電位を供給するＮチャネル型ＭＯＳトランジスタＱｎ４、及び電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４を活性状態として、各センスアンプを起動することにより、各メモリセル３０に所定のデータが書き込まれる。
【００７２】
このように、第２の実施形態によると、１本のワード線ＷＬと接続されたメモリセル３０をアクセスするビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎへのデータの書き込み時に、センスアンプに電源電位及び接地電位をそれぞれ供給するＰチャネル型ＭＯＳトランジスタＱｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ４を非活性とすることにより、データ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７からの書き込みが極めて容易となるため、一括書き込み動作モードにおいて、書き込みサイクルを従来と比べて大幅に短縮できるので、書き換え耐性の評価を短時間に行なうことが可能となる。
【００７３】
その上、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに対する書き込み期間が完了するまでは、第１のセンスアンプ起動信号ＳＡＰを“Ｈ”レベルの非活性状態に維持することにより、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに読み出された“Ｈ”レベル側のデータが増幅されないため、データの書き換えがより一層容易となって、一括書き込み動作モードにおいて、書き込みサイクルを従来よりもさらに大幅に短縮できるので、書き換え耐性の評価をさらに短時間で行なうことが可能となる。
【００７４】
なお、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに対する書き込み期間が完了するまで起動しない信号を、第２のセンスアンプ起動信号ＳＡＮ０のみとした場合であっても同様の効果があることはいうまでもない。
【００７５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００７６】
第３の実施形態においては、第１の実施形態に係る半導体記憶装置と同等の回路構成を用いた、ワード線一括書き込みモードにおける動作のさらに他の形態を示す。
【００７７】
すなわち、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに対する書き込み期間が完了するまでは、第１のセンスアンプ起動信号ＳＡＰを“Ｈ”レベルとし、且つ、第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙを“Ｌ”レベルとして、これらを共に活性化しない構成とする。
【００７８】
図８は本発明の第３の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ４１及びセンスアンプブロックＳＡＢの動作タイミングを示している。
【００７９】
図８に示すように、まず、ワード線一括書き込みモード選択信号ＴＥＳＴを動作サイクルの最初に“Ｈ”レベルにする。その後、センスアンプ停止信号ＳＡＮＤを“Ｈ”レベルに遷移させ、続いて、すべてのカラムアドレス０〜ｙが選択されて、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙがすべて活性化状態の“Ｈ”レベルに遷移する。これにより、その後、第２のセンスアンプ外部起動信号ＳＡＮＥを“Ｌ”レベルとして、カラム選択スイッチ４１におけるＮチャネル型ＭＯＳトランジスタＱｎ２を非活性状態としても、各カラム選択信号ＣＳＥＬ０〜ＣＳＥＬｙ及びセンスアンプ停止信号ＳＡＮＤが共に“Ｈ”レベレベルであるため、Ｐチャネル型ＭＯＳトランジスタＱｐ１，Ｑｐ３が非活性状態で且つＮチャネル型ＭＯＳトランジスタＱｎ１，Ｑｎ３が活性状態となる。このため、第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｍはすべて“Ｌ”レベルとなり、センスアンプにおけるＮチャネル型ＭＯＳトランジスタＱｎ４は非活性状態を維持する。
【００８０】
また、第２のセンスアンプ外部起動信号ＳＡＮＥが“Ｌ”レベルになるのと同時に、第１のセンスアンプ外部起動信号ＳＡＰＥを“Ｌ”レベルに遷移しても、例えば図７に示すような第２の実施形態と同等の構成を持つテストモード判定回路４２を用いることにより、その出力信号である第１のセンスアンプ起動信号ＳＡＰは“Ｈ”レベルを維持するため、各センスアンプブロックＳＡＢ０〜ＳＡＢｙに含まれるＰチャネル型ＭＯＳトランジスタＱｐ４はすべて非活性状態のままである。従って、指定されたワード線ＷＬにより活性化されたメモリセル３０から読み出されたデータは“Ｈ”レベルデータ及び“Ｌ”レベルデータのいずれもが増幅されることはない。
【００８１】
続いて、Ｎチャネル型ＭＯＳトランジスタＱｎ４及びＰチャネル型ＭＯＳトランジスタＱｐ４が非活性状態にある間に、カラム選択スイッチ外部起動信号ＹＳ、及びカラム選択スイッチ起動信号ＹＳ０〜ＹＳｙを所定の時間だけ“Ｈ”レベルとすることにより、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎとデータ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７がＮチャネル型ＭＯＳトランジスタＱｎ６を介してそれぞれ接続されて、全カラムのデータの書き換えが行なわれる。
【００８２】
続いて、所定期間だけ第１のセンスアンプ起動信号ＳＡＰを“Ｌ”レベルとし、第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙを“Ｈ”レベルとすることにより、各センスアンプに接地電位を供給するＮチャネル型ＭＯＳトランジスタＱｎ４、及び電源電位を供給するＰチャネル型ＭＯＳトランジスタＱｐ４を活性状態として、各センスアンプを起動することにより、各メモリセル３０に所定のデータが書き込まれる。
【００８３】
このように、第３の実施形態によると、１本のワード線ＷＬと接続されたメモリセル３０をアクセスするビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎへのデータの書き込み時に、センスアンプに電源電位及び接地電位をそれぞれ供給するＰチャネル型ＭＯＳトランジスタＱｐ４及びＮチャネル型ＭＯＳトランジスタＱｎ４を非活性とすることにより、データ線対ＤＬ０，／ＤＬ０〜ＤＬ７，／ＤＬ７からの書き込みが極めて容易となる。
【００８４】
その上、第３の実施形態においては、ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに対する書き込み期間が完了するまでは、第１のセンスアンプ起動信号ＳＡＰを“Ｈ”レベルとし、且つ第２のセンスアンプ起動信号ＳＡＮ０〜ＳＡＮｙを“Ｌ”として、いずれも活性化しないことにより、各ビット線対ＢＬ０，／ＢＬ０〜ＢＬｎ，／ＢＬｎに読み出された“Ｈ”レベル及び“Ｌ”レベルのデータが増幅されることがない。その結果、データの書き換えがより一層容易となるので、一括書き込み動作モードにおいても従来よりさらに書き込みサイクルを短縮でき、書き換え耐性の評価を短時間に行なうことが可能となる。
【産業上の利用可能性】
【００８５】
本発明に係る半導体記憶装置は、レイアウト面積を増大させることなく、ワード線一括書き込み動作モード時における書き込みサイクルを従来よりも短縮できるため、書き換え耐性の評価を短時間に行なうことができ、従って、書き換え耐性評価時にワード線一括書き換え動作を行なえる半導体記憶装置に有用である。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１〜第３の実施形態に係る半導体記憶装置を示す回路ブロック図である。
【図２】本発明の第１〜第３の実施形態に係る半導体記憶装置におけるセンスアンプブロック、ビット線対、データ線対及びメモリセルを示す構成図である。
【図３】本発明の第１〜第３の実施形態に係る半導体記憶装置におけるテストモード判定回路、カラム選択スイッチ及びセンスアンプブロックを示す構成図である。
【図４】本発明の第１の実施形態に係る半導体記憶装置におけるテストモード判定回路の一例を示す詳細構成図である。
【図５】本発明の第１の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ及びセンスアンプブロックの動作を示すタイミングチャート図である。
【図６】本発明の第２の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ及びセンスアンプブロックの動作を示すタイミングチャート図である。
【図７】本発明の第２の実施形態に係る半導体記憶装置におけるテストモード判定回路の一例を示す詳細構成図である。
【図８】本発明の第３の実施形態に係る半導体記憶装置のワード線一括書き込みモードにおけるカラム選択スイッチ及びセンスアンプブロックの動作を示すタイミングチャート図である。
【図９】従来の強誘電体メモリ装置を示す回路ブロック図である。
【図１０】従来の強誘電体メモリ装置におけるカラム選択スイッチ及びセンスアンプブロックを示す構成図である。
【図１１】従来の強誘電体メモリ装置におけるセンスアンプブロック、ビット線対、データ線対及びメモリセルを示す構成図である。
【図１２】従来の強誘電体メモリ装置のワード線一括書き込みモードにおけるカラム選択スイッチ及びセンスアンプブロックの動作を示すタイミングチャート図である。
【符号の説明】
【００８７】
１０      半導体記憶装置
２０      メモリセルアレイ
２１      センスアンプ
ＳＡＢ    センスアンプブロック
２２      アドレスバッファ
２３      行デコーダ
２４      列デコーダ
２５      制御回路
２６      Ｉ／Ｏバッファ
３０      メモリセル
４０      テストモード判定回路
４１      カラム選択スイッチ
４０ａ    第１の遅延回路
４０ｂ    第２の遅延回路
４０１    ＡＮＤゲート
４０２    ＯＲゲート
４２      テストモード判定回路
４２ｃ    遅延回路
Ｑｐ４    Ｐチャネル型ＭＯＳトランジスタ（電源供給用トランジスタ）
Ｑｎ４    Ｎチャネル型ＭＯＳトランジスタ（電源供給用トランジスタ）
【図１】
2005063619.tif 000003
【図２】
2005063619.tif 000004
【図３】
2005063619.tif 000005
【図４】
2005063619.tif 000006
【図５】
2005063619.tif 000007
【図６】
2005063619.tif 000008
【図７】
2005063619.tif 000009
【図８】
2005063619.tif 000010
【図９】
2005063619.tif 000011
【図１０】
2005063619.tif 000012
【図１１】
2005063619.tif 000013
【図１２】
2005063619.tif 000014