(57)【要約】【課題】  事象を信頼性良く正確に検出できる検出回路を提供する。【解決手段】  差動電圧出力段に接続された差動電流入力段を備える電流検出回路。前記差動電流入力段は電流源からの基準電流の入力部と検出装置からのセンサ電流の入力部と、前記基準電流に対応する第一電圧の出力部と前記センサ電流に対応する第二電圧の出力部と、閉じられたときに前記第一および第二電圧の出力を概略等価にするための第一スイッチとを備える。前記第一および第二電圧の出力はそれぞれ前記差動電圧出力段へ入力され、前記差動電圧出力段は前記第一および第二電圧の出力の差に対応する差動出力電圧を出力する。【選択図】        図５
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【特許請求の範囲】
【請求項１】
差動電圧出力段に接続された差動電流入力段を備え、
前記差動電流入力段は電流源からの基準電流の入力部と検出装置からのセンサ電流の入力部とを備える、電流検出回路。
【請求項２】
前記差動電流入力段は、前記基準電流に対応する第一電圧の出力部と前記センサ電流に対応する第二電圧の出力部とをさらに備える、請求項１記載の電流検出回路。
【請求項３】
前記差動電流入力段は、閉じられたときに前記第一および第二電圧の出力を概略等価にするための第一スイッチをさらに備える、請求項２記載の電流検出回路。
【請求項４】
前記差動電流入力段からの前記第一および第二電圧の出力はそれぞれ前記差動電圧出力段へ入力され、前記差動電圧出力段は前記第一および第二電圧の出力の差に対応する差動出力電圧を出力する、請求項２または請求項３記載の電流検出回路。
【請求項５】
前記差動電圧出力段は、閉じられたときに前記差動出力電圧を概略消去するための第二スイッチを備える、請求項４記載の電流検出回路。
【請求項６】
前記差動電流入力段は、
それぞれのトランジスタが第一共通レールに接続され、ゲートが互いに接続され、一つのトランジスタのソースまたはドレインが、同じトランジスタのゲートに接続された、第一カレントミラートランジスタ対と、
それぞれのトランジスタが前記第一カレントミラートランジスタ対の各一つのトランジスタと直列に接続され、ゲートが飽和状態までバイアスされる、バイアストランジスタ対と、
それぞれのノードが前記第一カレントミラートランジスタ対の一つのトランジスタと前記バイアストランジスタ対の一つのトランジスタとの間に配置された、第一ノード対と、
前記第一ノード対の間に接続された第一スイッチとを備え、
前記電流源は第二共通レールと前記バイアストランジスタ対の一方のトランジスタとの間に直列に接続され、
前記検出装置は前記第二共通レールと前記バイアストランジスタ対の他方のトランジスタとの間に直列に接続された、請求項１記載の電流検出回路。
【請求項７】
前記差動電圧出力段は、
それぞれのトランジスタが前記第一共通レールに接続され、ゲートが互いに接続され、一方のトランジスタのソースまたはドレインが、同じトランジスタのゲートに接続された、第二カレントミラートランジスタ対と、
それぞれのトランジスタが前記第二カレントミラートランジスタ対の各一つのトランジスタと直列に接続され、ゲートが前記第一ノード対の各一つのノードと接続された入力トランジスタ対と、
それぞれのノードが前記第二カレントミラートランジスタ対の一つのトランジスタと前記入力トランジスタ対の一つのトランジスタとの間に配置された、第二ノード対と、
前記第二ノード対の間に接続された第二スイッチと、
前記第二共通レールと、前記入力トランジスタ対に接続された別のノードとの間で直列に接続され、ゲートが飽和状態までバイアスされる電流源トランジスタとを備え、
前記第二カレントミラートランジスタ対の他方のトランジスタが接続された前記第二ノード対のノード電圧が差動出力電圧である、請求項６記載の電流検出回路。
【請求項８】
前記差動電流入力段は第一カレントミラートランジスタ対と、前記第一カレントミラートランジスタ対のソースまたはドレインの間の第一スイッチと、バイアストランジスタ対とをさらに備え、
前記差動電圧出力段は第二カレントミラートランジスタ対と、前記第二カレントミラートランジスタ対のソースまたはドレインの間の第二スイッチと、ゲートが前記差動電流入力段の出力部に接続されたバイアストランジスタ対と、差動テール電流源とをさらに備える、請求項１記載の電流検出回路。
【請求項９】
前記第一カレントミラートランジスタ対、前記バイアストランジスタ対、前記第二カレントミラートランジスタ対、前記入力トランジスタ対のそれぞれにおいて、対をなすトランジスタが互いに同等なトランジスタである、請求項７または請求項８記載の電流検出回路。
【請求項１０】
前記スイッチは、検出前は閉じられ、検出中は開かれるように設定された、請求項３ないし９のいずれか一項に記載の電流検出回路。
【請求項１１】
前記スイッチはＮ型のスイッチである、請求項３ないし１０のいずれか一項に記載の電流検出回路。
【請求項１２】
前記スイッチと前記トランジスタの全てが多結晶シリコン薄膜トランジスタである、請求項３ないし１１のいずれか一項に記載の電流検出回路。
【請求項１３】
前記第一および第二スイッチを備え、
前記第一および第二スイッチは同一の信号を用いて制御される、
請求項５ないし１２のいずれか一項に記載の電流検出回路。
【請求項１４】
複数の検出装置と、
どの検出装置が前記センサ電流の入力部を提供するかを選択するための選択手段とを備える、請求項１ないし１３のいずれか一項に記載の電流検出回路。
【請求項１５】
前記複数の検出装置はアクティブマトリクスを形成する、請求項１４記載の電流検出回路。
【請求項１６】
前記スイッチは、前記センサ電流の入力部が選択されている間は閉じ、前記センサ電流の入力部が選択された後は開くように設定されている、請求項１４または請求項１５記載の電流検出回路。
【請求項１７】
前記電流源と前記検出装置は同じ条件下で動作する、請求項１ないし１６のいずれか一項に記載の電流検出回路。
【請求項１８】
前記電流源は調節可能である、請求項１ないし１７のいずれか一項に記載の電流検出回路。
【請求項１９】
前記検出装置は一つまたは複数のキャパシタを備える、請求項１ないし１８のいずれか一項に記載の電流検出回路。
【請求項２０】
前記差動電圧出力段の出力部と接続された、デジタル出力信号を供給するための別のステージをさらに備える、請求項１ないし１９のいずれか一項に記載の電流検出回路。
【請求項２１】
単一の集積回路として形成された、請求項１ないし２０のいずれか一項に記載の電流検出回路。
【請求項２２】
請求項１ないし２１のいずれか一項に記載の電流検出回路を備える指紋センサ。
【請求項２３】
請求項１ないし２１のいずれか一項に記載の電流検出回路を備える電子記憶装置。
【請求項２４】
請求項１ないし２１のいずれか一項に記載の電流検出回路を備えるバイオセンサ。
【請求項２５】
請求項１ないし２４のいずれか一項に記載の検出装置を用いる工程を備える、事象の検出方法。
【請求項２６】
ダミーセンサ電流を検出する工程と、
事象に応じて変化するアクティブセンサ電流を検出する工程と、
前記ダミーセンサ電流と前記アクティブセンサ電流とを比較し、事象が起こったかどうかを判定する工程とを備える、事象の検出方法。
【請求項２７】
前記比較の工程は、
前記ダミーセンサ電流および前記アクティブセンサ電流を、第一電圧および第二電圧にそれぞれ変換する工程と、
前記第一電圧と前記第二電圧との間の差に対応した、事象の発生を示す別の電圧を得る工程とを備える、請求項２６記載の事象の検出方法。
【請求項２８】
前記別の電圧をデジタル信号に変換する工程をさらに備える、請求項２７記載の事象の検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検出装置および検出装置を備える検出回路に関し、特に、電流検出回路に関する。
【背景技術】
【０００２】
多くのセンサ装置の抵抗は、特定の事象に応じて変化する。そのような抵抗変化は、検出回路により電圧変化または電流変化に変換することができる。そしてそれらの変化は測定可能であり、これにより事象の有無や、場合によっては事象の大きさを判定する。
【０００３】
図１に、既知の検出装置２を含む従来技術の検出回路１００を示す。検出装置２は集積回路（ＩＣ）として設けることができ、検出回路１００内に接続することができる。検出回路１００はアースと電圧比較器１の正入力部との間に接続された定電流源ＩINを含む。検出装置２の一方の端子は電流源ＩINと電圧比較器の正入力部との間に接続される。もう一方の端子は接地されている。電圧比較器１の負入力部は基準電圧源ＶＲＥＦに接続されている。
【０００４】
事象の発生前においては、検出装置２は所定の抵抗を有しており、したがって、電圧比較器の正入力部に印加される電圧は常にＶREFよりも大きい（または小さい）。そして対応する信号ＶOUT（オンまたはオフ）が電圧比較器１から出力される。事象の発生後、検出装置２の抵抗は変化する。これにより電圧比較器１の正端子に印加される電圧はＶREFよりも下に（または上に）下げられる（または上げられる）。よって、電圧比較器１から出力される信号は切り替えられ、事象の発生を示すことになる。すなわち、電圧比較器１は検出装置２により変化させられる電圧と基準電圧ＶREFとの比較に基づいて、識別機能の役割を果たす。
【０００５】
図２にまた、既知の検出装置２を含む従来技術の検出回路２００を示す。しかし、この場合、電圧比較器１の正入力部は基準電圧ＶREFに接続されている。電圧比較器１の負入力部は負帰還抵抗Ｒを有する演算増幅器３の出力部に接続されている。演算増幅器３の正入力部は接地されている。バイアス電圧源ＶBIASが、バイアス電圧源ＶBIASと演算増幅器３の負端子との間に直列に接続された検出装置２を介して、演算増幅器３の負端子に接続されている。
【０００６】
事象の発生前においては、検出装置２は所定の抵抗を有しており、対応する電流が増幅演算器３の負入力部に供給される。演算増幅器３は電圧変換ゲインに電流を供給し、したがって対応する電圧が比較器の負端子に印加される。この対応する電圧は常に基準電圧ＶREFよりも大きく（または小さく）、対応する信号ＶOUT（オフまたはオン）が電圧比較器１から出力される。事象の発生後、検出装置２の抵抗が変化する。これにより、演算増幅器３の負端子に供給される電流が小さくなる（または大きくなる）。したがって、電圧比較器１の負端子に印加される電圧はＶREFよりも下げられる（または上げられる）。よって、電圧比較器１から出力される信号ＶOUTが切り替えられ、事象の発生を示すこととなる。この場合もやはり電圧比較器１は識別機能を担うが、この識別は検出装置２の電流を電圧に変換し、その電圧を基準電圧ＶREFと比較することで行われる。
【０００７】
電子機器内の後段に対して信号をさらに増幅させる必要があることが多い。
【０００８】
図１および図２の回路においては、検出装置２の抵抗変化が変換され一定の閾値電圧信号ＶREFと比較され、事象の発生を識別する。しかし、実際には、検出装置の出力は事象に関連した特定のパラメータだけでなく、温度や経時変化などの他の要因にも依存する。加えて、製造工程技術および／または工程条件のばらつきにより、検出装置の特性には誤差が存在する。
【０００９】
図１および図２に示すように、差動電圧比較器１は通常、識別機能を担うために使用される。差動電圧比較器１を実施するための、通常の差動回路を図３に示す。具体的には、差動回路はカレントミラートランジスタ対Ｔ１０１、Ｔ１０２を備える。各トランジスタは、第一共通レールＶDDに接続される。カレントミラートランジスタ対のゲートは互いに接続され、カレントミラートランジスタの一つのトランジスタＴ１０１のドレインは、同トランジスタのゲートに接続される。
【００１０】
さらに、差動回路は入力または差動トランジスタ対Ｔ１０３、Ｔ１０４を備える。各トランジスタは、カレントミラートランジスタのそれぞれ一つに直列に接続される。入力トランジスタ対のゲートは入力電圧ＶIN1、ＶIN2に接続される。具体的には、図１の検出回路で使用される場合、入力トランジスタＴ１０４のゲートは電流源ＩINに接続され、入力トランジスタＴ１０３のゲートは基準電圧ＶREFに接続される。入力トランジスタＴ１０３、Ｔ１０４のゲートに印加される電圧が、入力トランジスタＴ１０３、Ｔ１０４により流される電流を決める。
【００１１】
差動回路はさらに、第２共通レールＶSSとノードとの間に直列に接続された電流源トランジスタＴ１０５を備える。ノード自身は入力トランジスタＴ１０３、Ｔ１０４の両方に接続されている。電流源トランジスタＴ１０５のゲートは飽和状態までバイアスされ、互いに同等なトランジスタである入力トランジスタＴ１０３、Ｔ１０４の両方に均一で一定の電流が供給される。しかし、入力トランジスタが流す電流は入力電圧ＶIN1、ＶIN2によって決まる。
【００１２】
差動回路の出力電圧ＶOUTは、カレントミラートランジスタＴ１０２と入力トランジスタＴ１０４との間のノードにおける電圧である。
【００１３】
図４に示すように、図３に示す差動回路に出力増幅段が加えられてもよい。出力増幅段は、共通レールＶDDとＶSSとの間で互いに直列に、かつ他のトランジスタＴ１０１〜Ｔ１０４と並列に接続されたトランジスタＴ１０６、Ｔ１０７を備える。差動回路のカレントミラートランジスタＴ１０２と入力トランジスタＴ１０４との間のノードにおける電圧は、トランジスタＴ１０６のゲートへの入力電圧である。トランジスタＴ１０７のゲートは独立して制御される。この場合、これは図４に示すように演算増幅器になる。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述したように、従来技術の検出回路は検出装置の出力と所定の基準電圧ＶREFとを比較する。しかしながら、上に述べたように実際には、検出装置の出力は検出される事象と関連する特定のパラメータだけでなく、温度や経時変化などの他の要因にも依存する。さらに、製造工程技術および／または工程条件のばらつきにより、検出装置の特性には誤差が存在する。したがって、常に検出装置の出力が所定の基準電圧ＶREFにより与えられる閾値を越えるわけではなく、事象が信頼性良く検出されない。
【００１５】
検出回路内に順次接続可能な複数の検出装置が設けられる場合、これらの問題はさらに悪化する。経時的に、これら検出装置の出力は互いに異なるものとなり、いくつかの検出装置は正確に事象を検出しても他の検出装置は検出しないということになる。
本発明は、上記課題を解決するためになされたものであり、事象を信頼性良く正確に検出できる検出回路を提供することを目的とする。
【課題を解決するための手段】
【００１６】
本発明の第一の態様によると、差動電圧出力段に接続された差動電流入力段を備えた電流検出回路が供給される。
【００１７】
前記差動電流入力段は電流源からの基準電流の入力部と検出装置からのセンサ電流の入力部とを備えてもよい。また、前記差動電流入力段は、前記基準電流に対応する第一電圧の出力部と前記センサ電流に対応する第二電圧の出力部とをさらに備えてもよく、さらに、閉じられたときに前記第一および第二電圧の出力を概略等価にするための第一スイッチを備えてもよい。
【００１８】
前記差動電流入力段からの前記第一および第二電圧の出力はそれぞれ前記差動電圧出力段へ入力されてもよく、前記差動電圧出力段は前記第一および第二電圧の出力の差に対応する差動出力電圧を出力してもよい。
【００１９】
前記差動電圧出力段は、閉じられたときに前記差動出力電圧を概略消去するための第二スイッチを備えてもよい。
【００２０】
前記差動電流入力段は、それぞれのトランジスタが第一共通レールに接続され、ゲートが互いに接続され、一つのトランジスタのソースまたはドレインが、同じトランジスタのゲートに接続された、第一カレントミラートランジスタ対と、それぞれのトランジスタが前記第一カレントミラートランジスタ対の各一つのトランジスタと直列に接続され、ゲートが飽和状態までバイアスされる、バイアストランジスタ対と、それぞれのノードが前記第一カレントミラートランジスタ対の一つのトランジスタと前記バイアストランジスタ対の一つのトランジスタとの間に配置された、第一ノード対と、前記第一ノード対の間に接続された第一スイッチとを備えてもよく、ここで、前記電流源は第二共通レールと前記バイアストランジスタ対の一方のトランジスタとの間に直列に接続され、前記検出装置は前記第二共通レールと前記バイアストランジスタ対の他方のトランジスタとの間に直列に接続されている。
【００２１】
前記差動電圧出力段は、それぞれのトランジスタが前記第一共通レールに接続され、ゲートが互いに接続され、一方のトランジスタのソースまたはドレインが、同じトランジスタのゲートに接続された、第二カレントミラートランジスタ対と、それぞれのトランジスタが前記第二カレントミラートランジスタ対の各一つのトランジスタと直列に接続され、ゲートが前記第一ノード対の各一つのノードと接続された入力トランジスタ対と、それぞれのノードが前記第二カレントミラートランジスタ対の一つのトランジスタと前記入力トランジスタ対の一つのトランジスタとの間に配置された、第二ノード対と、前記第二ノード対の間に接続された第二スイッチと、前記第二共通レールと、前記入力トランジスタ対に接続された別のノードとの間で直列に接続され、ゲートが飽和状態までバイアスされる電流源トランジスタとを備えてもよく、ここで、前記第二カレントミラートランジスタ対の他方のトランジスタが接続された前記第二ノード対のノード電圧が差動出力電圧である。
【００２２】
前記差動電流入力段は第一カレントミラートランジスタ対と、前記第一カレントミラートランジスタ対のソースまたはドレインの間の第一スイッチと、バイアストランジスタ対とをさらに備えてもよく、前記差動電圧出力段は第二カレントミラートランジスタ対と、前記第二カレントミラートランジスタ対のソースまたはドレインの間の第二スイッチと、ゲートが前記差動電流入力段の出力部に接続されたバイアストランジスタ対と、差動テール電流源とをさらに備えてもよい。
【００２３】
いずれの場合でも、前記第一カレントミラートランジスタ対、前記バイアストランジスタ対、前記第二カレントミラートランジスタ対、前記入力トランジスタ対のそれぞれにおいて、対をなすトランジスタが互いに同等なトランジスタであってもよい。
【００２４】
一実施形態において、前記スイッチは、検出前は閉じられ、検出中は開かれるように設定される。前記スイッチはＮ型のスイッチである。さらに、前記スイッチと前記トランジスタの全てが多結晶シリコン薄膜トランジスタである。第一および第二スイッチが備えられる場合、それらは同一の信号を用いて制御されてもよい。
【００２５】
上述した前記電流検出回路は、複数の検出装置と、どの検出装置が前記センサ電流の入力部を提供するかを選択するための選択手段とを備えてもよい。前記複数の検出装置はアクティブマトリクスを形成してもよい。さらに、第一および第二スイッチが備えられる場合、それらは、前記センサ電流の入力部が選択されている間は閉じ、前記センサ電流の入力部が選択された後は開くように設定されていてもよい。前記電流源と前記検出装置は同じ条件下で動作することが好ましい。
【００２６】
前記電流源は調節可能であってもよい。また、前記検出装置は一つまたは複数のキャパシタを備えてもよい。
【００２７】
上述した前記電流検出回路はまた、前記差動電圧出力段の出力部と接続された、デジタル出力信号を供給するための別のステージも備えてもよい。前記電流検出回路は単一の集積回路として形成されてもよい。
【００２８】
本発明の他の態様によると、上述した電流検出回路を備える指紋センサが供給される。
【００２９】
本発明の他の態様によると、上述した電流検出回路を備える電子記憶装置が供給される。
【００３０】
本発明の他の態様によると、上述した電流検出回路を備えるバイオセンサが供給される。
【００３１】
本発明のさらに他の態様によると、上述の検出装置を用いる工程を備える、事象の検出方法が提供される。
【００３２】
本発明の他の態様によると、ダミーセンサ電流を検出する工程と、事象に応じて変化するアクティブセンサ電流を検出する工程と、前記ダミーセンサ電流と前記アクティブセンサ電流とを比較し、事象が起こったかどうかを判定する工程とを備える、事象の検出方法が提供される。
【００３３】
この方法において、前記比較の工程は、前記ダミーセンサ電流および前記アクティブセンサ電流を、第一電圧および第二電圧にそれぞれ変換する工程と、前記第一電圧と前記第二電圧との間の差に対応した、事象の発生を示す別の電圧を得る工程とを備えてもよい。
【００３４】
この方法は、前記別の電圧をデジタル信号に変換する工程をさらに備えてもよい。
【００３５】
さらなる例示として、本発明の実施形態を添付図面を参照して説明する。
【発明を実施するための最良の形態】
【００３６】
本発明においては、全ての検出回路および検出装置は多結晶半導体材料を用いて形成された薄膜トランジスタ（たとえば多結晶シリコンＴＦＴ）により同一絶縁基板上に製造されてもよい。しかし、本発明は他の技術、特にＣＭＯＳ技術を用いて実施されてもよい。また、本発明が、通常ベース、エミッタ、コレクタの各用語が用いられるトランジスタを用いて実施される場合、本発明中でトランジスタのゲート、ソース、ドレインと言及するとき、必要に応じてそれらはベース、エミッタ、コレクタのそれぞれを示しているものとする。
【００３７】
図５は本発明に係る電流検出回路の一実施形態を示す。回路は３つの部分を含む。すなわち、図５（ａ）、（ｂ）、（ｃ）のそれぞれに示す、差動電流入力段１０と、差動電圧出力段２０と、バッファ段３０とを含む。
【００３８】
図５（ａ）は差動電流入力段１０を示す。この入力段は、トランスデューサなどの検出装置１４からのセンサ電流ＩINと、電流源１６からの基準電流ＩREFとを比較する。ＶOUT1とＶOUT2は出力電圧である。
【００３９】
より具体的には、図５（ａ）に示すように、差動電流入力段１０は、カレントミラー、好ましくはＰＭＯＳカレントミラーを形成する互いに同等である第一のトランジスタ対Ｔ１、Ｔ２を備える。これらのカレントミラートランジスタＴ１、Ｔ２のそれぞれは、第一共通レールＶＤＤに接続される。カレントミラートランジスタ対のゲートは互いに接続され、一つのカレントミラートランジスタＴ２の（好ましくは）ドレインは、トランジスタＴ２のゲートに接続される。
【００４０】
差動電流入力段１０は互いに同等であるバイアストランジスタ対Ｔ４、Ｔ５も備える。バイアストランジスタＴ４、Ｔ５はＮＭＯＳトランジスタであることが好ましい。バイアストランジスタＴ４、Ｔ５のそれぞれは、第一カレントミラートランジスタＴ１、Ｔ２の各トランジスタと直列に接続される。バイアストランジスタＴ４、Ｔ５のゲートはバイアス電圧ＶB1によって飽和状態までバイアスされる。各第一カレントミラートランジスタと各バイアストランジスタとの間にはそれぞれノードが設けられ、第一ノード対Ｎ１、Ｎ２を形成する。第一スイッチＳＷ１が第一ノード対Ｎ１、Ｎ２の間に接続されている。
【００４１】
基準電流ＩREFを供給する電流源１６が第二共通レールＶSSとバイアストランジスタ対の一方のトランジスタＴ５との間に直列に接続される。センサ電流ＩINを供給する検出装置１４が第二共通レールＶSSとバイアストランジスタ対の他方のトランジスタＴ４との間に直列に接続される。しかし、他の実施形態では、選択手段を用いて第二共通レールＶＳＳとバイアストランジスタＴ４との間の複数の検出装置のいずれか一つをビット線１２によって接続するようにしてもよい。
【００４２】
差動電流入力段は二つの出力電圧ＶOUT1とＶOUT2を出力する。第一の出力ＶOUT1は基準電流ＩREFの値に対応し、第二のノードＮ２から取り出される。第二の出力ＶOUT2はセンサ電流ＩINの値に対応し、第一のノードＮ１から取り出される。
【００４３】
電流源１６と、それ自体が電流源として働く検出装置１４の入力電圧の影響を最小にするため、入力トランジスタＴ４とＴ５を同等なトランジスタとし、これらをバイアスすることによりＴ４、Ｔ５を飽和状態で動作させる。事実上、バイアストランジスタＴ４、Ｔ５は各電流源１４、１６と各カレントミラートランジスタＴ１、Ｔ２との間のスペーサとして機能する。
【００４４】
二つの出力電圧ＶOUT1とＶOUT2との間に接続されるスイッチＳＷ１は信号ＰＲＥによって制御される。検出動作が行われる前は、スイッチＳＷ１は閉じられており出力電圧はＶOUT1＝ＶOUT2と等しくなる。このとき、出力に影響を与えることなく、検出装置またはトランスデューサへの接続が再構成できる。したがって、複数の検出装置が備えられる場合、電流検出回路の出力に影響を及ぼすことなくそれらを個別に選択し、センサ電流入力ＩINを供給することができる。一旦ＳＷ１が開かれるといかなる電流差（ＩIN−ＩREF）も電圧差（ＶOUT1−ＶOUT2）に変換される。電流差が無ければ（すなわちＩIN＝ＩREF）、Ｔ１とＴ２は同等なのでVOUT1＝ＶOUT2となる。
【００４５】
図５（ｂ）に作動電圧出力段２０を示す。差動電圧入力段２０は、第二のカレントミラーを形成するトランジスタ対Ｔ８、Ｔ９を備える。第二カレントミラートランジスタＴ８、Ｔ９はそれぞれ第一共通レールＶＤＤに接続される。図５（ｂ）に示すように、カレントミラーはＰＭＯＳカレントミラーであることが好ましい。第二カレントミラートランジスタのゲートは互いに接続され、第二カレントミラートランジスタの一つのトランジスタＴ９の（好ましくは）ドレインは、同トランジスタＴ９のゲートに接続される。
【００４６】
さらに、差動電圧出力段２０は、それぞれがカレントミラートランジスタＴ８、Ｔ９の各トランジスタと直列に接続された、互いに同等である差動または入力トランジスタ対Ｔ１１、Ｔ１２を備える。入力トランジスタはＮＭＯＳトランジスタであることが好ましい。入力トランジスタＴ１１、Ｔ１２のゲートは差動電流入力段１０の出力電圧ＶOUT1とＶOUT2とに接続される。
【００４７】
差動電圧出力段２０はさらに、第二共通レールＶSSとノードＣＮとの間に直列に接続された電流源トランジスタＴ１３を備える。ノードＣＮ自体は入力トランジスタＴ１１、Ｔ１２の両方に接続される。電流源トランジスタＴ１３のゲートはバイアス電圧ＶB2によって飽和状態までバイアスされ、均一で一定の電流が互いに同等の入力トランジスタＴ１１、Ｔ１２の両方に供給される。このように、トランジスタＴ１３は飽和状態にバイアスされ、差動テール電流源として使用される。しかし、入力トランジスタＴ１１、Ｔ１２が流す電流は入力電圧ＶOUT1とＶOUT2によって決まる。
【００４８】
したがって、差動電流出力段２０は図３に示す従来技術の差動回路に類似している。しかしながら、各第一カレントミラートランジスタＴ８、Ｔ９と各バイアストランジスタＴ１１、Ｔ１２との間にノードがそれぞれ設けられ第二のノード対Ｎ３、Ｎ４を形成する。第二スイッチＳＷ２が第二ノード対Ｎ３、Ｎ４の間に接続されている。第二スイッチＳＷ２はＮＭＯＳカレントミラートランジスタＴ８、Ｔ９のドレイン端子間に接続され、信号ＰＲＥによって制御されることが好ましい。
【００４９】
差動電圧出力段２０の出力電圧ＶOUTはカレントミラートランジスタＴ８と入力トランジスタＴ１１との間のノードＮ３における電圧である。
【００５０】
はじめは、スイッチＳＷ２は閉じられている。一旦スイッチＳＷ２が開かれると、出力電圧ＶOUTは（ＶOUT1―ＶOUT2）をダイナミックレンジまで増幅した電圧となり、図５（ｃ）に示すバッファ段が識別するのに十分な大きさとなる。しかし、このダイナミックレンジはレール・ツー・レールレンジ（ＶDD―ＶSS）ではない。
【００５１】
事実上、スイッチＳＷ１とＳＷ２は等化機能を有し、検出回路のセットアップ時間が減少される。
【００５２】
図５（ｃ）は二つのインバータＵ１、Ｕ２からなるバッファ段を示す。その入力部は図５（ｂ）の差動電流出力段の出力電圧ＶOUTに接続される。バッファ段３０の機能は差動電圧出力段２０からのアナログ出力信号ＶOUTに対応するクリーンなデジタル信号ＶSENOUTを供給することである。特に、バッファ段は検出回路のレール・ツー・レール出力電圧ＶSENOUTを供給し、後段に十分な駆動電流を供給する。
【００５３】
図６（ａ）、（ｂ）は等化スイッチＳＷ１、ＳＷ２としてＰＭＯＳトランジスタＴ３、Ｔ１０を使用した、図５（ａ）、（ｂ）に示す回路の実施を示す。図６（ｃ）は図５（ｃ）と同じであり、さらなる説明は省く。
【００５４】
したがって、本発明は、半導体プロセス技術を用いて一つまたは複数の検出装置と基準電流源を集積した検出回路を提供する。より具体的には、一つまたは複数の検出装置と基準電流源は集積検出回路の一部を形成し、モノリシックチップ上に形成できる。加えて、基準電流源はダミーの検出装置として働く。したがって、本発明の電流検出回路はアクティブ検出装置の出力とダミー検出装置の出力を比較する差動電流検出回路である。それらは集積回路に形成されているので、アクティブおよびダミーの検出装置の両者は、検出回路が検出する特定の事象に関連したパラメータを除いて同じ条件下で作動する。これを達成するために、本発明では、アクティブ検出装置とダミー検出装置との間の電流差を検出、増幅し、また後続の差動電圧比較器と連結する入力段、特に差動電流入力段１０を使用する。
【００５５】
アクティブ検出装置とダミー検出装置は同じ工程内で作製でき、温度や経時変化などの、同等の動作条件下に置かれる。さらに、両者は同じ製造工程技術および／または同じ工程条件のばらつきの元で製造されるので、トランジスタ特性の誤差が同等になる。
【００５６】
そして、個別に選択可能なアクティブ検出装置のマトリクスが設けられている場合、事実上、ダミー検出装置１６はそれらアクティブ検出装置１４の平均のトランジスタ特性を有するべきである。検出回路の効率をさらに改善するため、ダミースイッチを検出回路の内外で、ダミー検出装置１６と、アクティブ検出装置１４のスイッチのミラーとなる検出回路の残りの部分との間に設けることができる。さらに、閾値検出レベルＩREFも調節可能でよい。適切な閾値検出レベルの選択は検出回路により自動的に行われることが好ましい。
【００５７】
図７（ａ）は、一つの実施形態において、検出入力電流ＩINが電流源として機能する検出装置１４の出力トランジスタＴ６によってどのように供給できるかを示す。同様にして基準電流ＩREFは、基準電流源として機能するダミー検出装置１６の出力トランジスタＴ７により供給できる。ＶSENは、センサ電流ＩINを供給するアクティブ検出装置１４のノード電圧を示す。このように、ダミー検出装置１６はアクティブ検出装置１４のトランジスタＴ６と同じ条件下で製造、使用される等価なトランジスタＴ７を含む。検出装置間のリンク１２はビットラインでよく、このビットラインは同様に構成された他の多くの検出装置に共有される物理的に長いラインとして実施可能である。ＶSEN＝０Ｖと設定することでこれらのアクティブ検出装置１４は非アクティブにできる。同様に、ＶREF＝０Ｖと設定することでダミー検出装置１６を非アクティブにできる。図７（ｂ）、（ｃ）は図６（ｂ）、（ｃ）と同等でありさらなる説明は行わない。
【００５８】
図８は図７に示す検出回路の直流伝達特性を示す。具体的には、図８は、差動電圧出力段２０からのＶOUTとバッファ段３０からのＶSENOUTの直流伝達特性を、複数の基準電圧ＶREFについてノード電圧ＶSENの関数として示すものである。図から明らかなように、バッファ段３０の第一インバータＵ１の入力閾値は図中左側のＶOUTの下部水平線（事象が検出されていないとき）と図中右側のＶOUTの上部水平線（事象が検出されているとき）との間に設定されている。したがって、この実施形態において、入力閾値はおよそ１．０Ｖと２．０Ｖとの間に設定されている。
【００５９】
しかし、プリチャージスイッチＳＷ１、ＳＷ２にＰＭＯＳトランジスタＴ３、Ｔ１０を用いることには不利な点がある。図９は図７に示す検出回路についてのシミュレーション結果である。ここで、ＶREFはＶREF＝１．２Ｖと設定され、ＶSENはＶSEN＝１．１５Ｖ、１．２０Ｖ、１．２５Ｖのそれぞれに設定されている。具体的には、図９は、これらのパラメータに対して、差動電流入力段１０からの出力差（ＶOUT1−ＶOUT2）と差動電圧出力段２０の出力ＶOUTが、等化トランジスタＴ３、Ｔ１０へのプリチャージ制御信号ＰＲＥの変化にしたがってどのように変化するかを示している。
【００６０】
初期の期間では、プリチャージ制御信号ＰＲＥはローに保たれ、ＰＭＯＳトランジスタＴ３、Ｔ１０はオンに切り替わる。続いて、プリチャージ制御信号ＰＲＥはハイに変換され、ＰＭＯＳトランジスタＴ３、Ｔ１０はオフに切り替わる。
【００６１】
結果から、ＶREF＝ＶSENで、初期期間（時間０〜２秒）においてＳＷ１とＳＷ２が閉じられているとき、出力電圧差（ＶOUT1―ＶOUT2）＝０であることが分かる。等化スイッチＳＷ１、ＳＷ２が閉じられている期間においては、ＶSENとＶREFとの間の差にかかわらず、出力電圧ＶOUT1とＶOUT2とは等しくなるべきである。しかし、シミュレーションの結果では、ＶREF≠ＶSENであるときに（ＶOUT1―ＶOUT2）≠０となっている。また、ＶSENとＶREFとの間の差が変化するとともに、（ＶOUT1―ＶOUT2）の値が変化している。このことは問題になりうる。特に、スイッチＴ３、Ｔ１０が閉じられているとき、プリチャージ段階において検出回路が誤って事象を検出するということになりうる。
【００６２】
さらに、ＰＭＯＳトランジスタの移動度は低く、それに対応して抵抗が高い。したがって、効率よく動作させるためには、サイズの大きなＰＭＯＳトランジスタがスイッチＳＷ１、ＳＷ２には必要になる。しかし、大きなサイズのトランジスタでは、フィードスルーが大きくなる。これによりスイッチをオフにしたときに出力電圧ＶOUTが乱れることになる。
【００６３】
この問題を解決するために、スイッチＳＷ１、ＳＷ２は小さなＮＭＯＳトランジスタを用いて実施してもよい。ＮＭＯＳトランジスタは移動度が高く、オン抵抗が低い。ＮＭＯＳトランジスタを用いた回路を図１０に示す。図１１は図１０に示す検出回路についてのシミュレーション結果を示す。スイッチＳＷ１、ＳＷ２はＰＭＯＳトランジスタの代わりにＮＭＯＳトランジスタを用いて実施されているので、図９と比べプリチャージ制御信号ＰＲＥの極性が反転している。図１１に示すシミュレーション結果は良好に改良されたことを示している。特に、ＶSENとＶREFとの間の差にかかわらず、スイッチＳＷ１、ＳＷ２が閉じられているときは差動電流入力段１０からの（ＶOUT1−ＶOUT2）と、差動電圧出力段２０からのＶOUTの値はほぼ同じ値である。したがって、バッファ段３０の第一インバータＵ１の閾値電圧を事象が信頼性よく正確に検出できるように容易に設定できるが、それはスイッチＳＷ１、ＳＷ２が開いた状態であるプリチャージ段階後においてのみである。さらに、多結晶シリコンＴＦＴを用いて実施された回路においては、ＶSENOUTにおける検出回路の反応時間は０．２μｓよりも小さい。これにより、大型のアクティブマトリクスアレイの個々の検出装置は迅速にかつ正確に検出のための検出回路に切り替えられる。
【００６４】
上述した検出回路の応用は多岐にわたる。応用例として、指紋センサ、記憶検出増幅器、バイオセンサなどが挙げられるが、これらに限定されるものではない。これらの応用例について、以下に簡潔に説明する。
【００６５】
図１２に指紋センサの一実施形態を示す。ここで、検出装置１４は図１０（ａ）に示す検出装置１４に対応する。検出装置１４は、固定値の基準容量ＣREFと、指の一部と検出画素板との間の容量ＣFINと、印加励起電圧ＶINと、出力トランジスタＴ６とを含む。検出装置１４の出力トランジスタＴ６は図１０（ａ）に示す検出装置１４の出力トランジスタＴ６に対応する。ＶBODYは人体の直流ポテンシャルであり、ＩOUTは検出装置１４の出力電流である。したがって、図１２の検出装置１４の出力電流ＩOUTは、図６（ａ）の差動電流入力段１０の検出装置１４により供給される入力電流ＩINと対応する。よって、図１２の指紋センサのセンサ１８は図１０（ａ）、（ｂ）、（ｃ）の検出回路の検出装置１４以外の部分に対応する。
【００６６】
センサ１８のダミー検出装置１６は検出装置１４と同じ構造を有するように形成されている。ダミー検出装置１６の等価トランジスタＴ７のゲート端末に電圧が印加される。
【００６７】
実際には、それぞれが検出画素板を有する微小な検出装置１４の大型アレイがマトリクス状に備えられている。指が検出板アレイ上に置かれ、検出装置は順次検出回路に切り替えられる。等価ダミースイッチがダミー検出装置１６に備えられていてもよい。指表面の凹部が特定の検出板上に置かれたとき、これらの間の容量は比較的低く、この検出板で事象は検出されない。一方、指表面の凸部が特定の検出板上に置かれたとき、これらの間の容量は比較的高く、この検出板において事象が検出される。このようにして、指の凹凸図、すなわち指紋の像が決定できる。
【００６８】
本発明において、それぞれ個別に一つの検出回路に接続できる検出装置１４のアクティブマトリクスを使用することにより、大幅な省スペースが図れる。したがって、基準容量ＣREFの検出装置内の面積を最大にすることができ、これにより装置の精度を高めることができる。
【００６９】
図１３は記憶装置のアプリケーションに使用される検出回路を示す。検出装置１４内のＣFEは呼び出し対象の強誘電体キャパシタである。キャパシタＣBLはビット線容量でありＶDCまでバイアスされる。キャパシタＣEFおよびＣBLは直列に接続されている。励起電圧Ｖ１によるノードＮにおけるノード電圧はトランジスタＴ６のゲートに供給され、トランジスタＴ６はその電圧を電流検出回路が検出するための電流に変換する。この場合においても、図１３の検出装置１４の出力トランジスタＴ６は、図１０（ａ）に示す検出装置１４の出力トランジスタＴ６に対応する。出力電流ＩOUTは、検出装置１４の出力電流である。したがって、図１３の検出装置１４の出力電流ＩOUTは図６（ａ）の差動電流入力段１０内の検出装置１４により供給される入力電流ＩINと対応する。よって、図１３の記憶装置アプリケーションのセンサ１８は図１０（ａ）、（ｂ）、（ｃ）の検出回路の検出装置１４以外の部分に対応する。
【００７０】
センサ１８のダミー検出装置１６は検出装置１４と同じ構成を有するように形成されている。特に、ダミー検出装置１６はキャパシタＣFEに既知の分極を与えることで形成される。差動電流入力段は検出増幅器として機能することができる。ここにおいても、実際には検出装置１４の大型アレイがマトリクス状に設けられ、等価スイッチがダミー検出装置１６に設けられている。これにより、大幅な省スペース化がなされ、精度が高められる。
【００７１】
図１４はバイオセンサのアプリケーションに用いられる検出回路を示す。検出装置１４では、ＶREFは電位を、端子ＲＥにより電解液を通して基準電極に供給する。基準電極はイオン感応膜で、電界効果トランジスタ（ＩＳＦＥＴ）のゲートを形成する。ＩＳＦＥＴは、電解液中の特定のイオンの濃度（例えばｐＨ）に応じてセンサ１８に電流レベルＩOUTを出力する。この場合においても、検出装置１４のＩＳＦＥＴは図１０（ａ）に示す検出装置１４の出力トランジスタＴ６に対応する。したがって、図１４の検出装置１４の出力電流ＩOUTは図６（ａ）の差動電流入力段１０の検出装置１４により供給される入力電流ＩINに対応する。よって、図１４のバイオセンサアプリケーションのセンサ１８は図１０（ａ）、（ｂ）、（ｃ）の検出回路の検出装置１４以外の部分に対応する。
【００７２】
センサ１８の検出装置１６は検出装置１４と同じ構成を持つように形成される。特に、ダミー検出装置１６はＩＳＦＥＴを基準膜で覆うことで形成される。ここでも、実際には通常、検出装置１４の大型アレイがマトリクス状に設けられる。これにより、大幅な省スペース化がなされ、精度が改善される。異なる検出装置に対しては異なる電解液を用意してもよい。また、二つ、二つ以上、あるいは全ての検出装置に対して同じ電解液を検出基準として用意してもよい。
【００７３】
これまでの説明では、検出装置という用語は、特定の事象に応じて特性が変化する、トランスデューサなどの単一の装置を記述するのに用いてきた。上述の本発明の実施形態では、検出装置は電流を出力する。この技術分野では、通常このような検出装置のそれぞれを検出セルと呼び、検出セルのアクティブマトリクスを通常検出装置と呼ぶ。よって、複数の検出セルを有する検出装置を本発明の検出回路に接続することができる。
【００７４】
したがって、本発明は検出電流と基準電流を比較する電流検出回路を提供する。基準電流は、検出電流と同じ条件下で生成される。したがって、より正確に事象の検出が行われる。その結果、正確に固定基準電圧を選択および設定することにおける従来技術での問題が克服される。さらに、検出電流と基準電流のそれぞれの電流源が同じＩＣに形成されるので、それらは製造時、同等に工程のばらつきの影響を受け、同等に経時変化および温度、湿度、ｐＨなどの悪環境因子による劣化を被る。
【００７５】
上述の説明は単なる例示として行われたものであり、この技術分野の当業者であれば本発明の範囲を逸脱しない範囲の変形が可能であることを理解できる。
【００７６】
例えば、二つのスイッチＳＷ１、ＳＷ２を設ける必要はない。また、二つのスイッチを設ける場合、それらは同一の信号で制御される方が好ましいが、必ずしもその必要はない。さらに、差動電流入力段および差動電圧出力段を上述した特定の回路を使って実施する必要はない。例えば、多結晶シリコンＴＦＴを使って実施する必要はない。
【図面の簡単な説明】
【００７７】
【図１】従来技術の検出回路を示す図である。
【図２】他の従来技術の検出回路を示す図である。
【図３】従来技術の差動回路を示す図である。
【図４】従来技術の演算増幅器を示す図である。
【図５】本発明に係る検出回路の概略図である。
【図６】本発明に係る他の検出回路の概念図である。
【図７】本発明に係る他の検出回路の概念図である。
【図８】図７に示す検出回路の、種々の入力および出力についてのＤＣシミュレーションの結果を示す図である。
【図９】検出回路の過渡シミュレーションの結果を示す図である。
【図１０】本発明に係る他の検出回路の概略図である。
【図１１】図１０に示す検出回路の、種々の入力および出力についての過渡シミュレーションの結果を示す図である。
【図１２】本発明の検出回路を用いた指紋センサを示す図である。
【図１３】本発明の検出回路を用いた記憶装置を示す図である。
【図１４】本発明の検出回路を用いたバイオセンサを示す図である。
【符号の説明】
【００７８】
１  電圧比較器、２  検出装置、３  演算増幅器、１０  差動電流入力段、１２  ビット線、１４  検出装置、１６  電流源、１８  センサ、２０  差動電圧出力段、３０  バッファ段。
【図１】
2005077409.tif 000003
【図２】
2005077409.tif 000004
【図３】
2005077409.tif 000005
【図４】
2005077409.tif 000006
【図５】
2005077409.tif 000007
【図６】
2005077409.tif 000008
【図７】
2005077409.tif 000009
【図８】
2005077409.tif 000010
【図９】
2005077409.tif 000011
【図１０】
2005077409.tif 000012
【図１１】
2005077409.tif 000013
【図１２】
2005077409.tif 000014
【図１３】
2005077409.tif 000015
【図１４】
2005077409.tif 000016
【外国語明細書】
2005077409000001.pdf