(57)【要約】    【課題】クロック調整試験機によるシステムクロック調整を不要とし、厳しい環境下におけるマージン動作保証を更に向上し、高信頼性、コストダウン、出荷工程削減を可能とする。    【解決手段】  システムＰＬＬ１６、第１ユニット１２、第２ユニット１４、これらを実装したシステムボード１０で構成される。第１ユニット１２における第２ユニット１４に対するシステムクロックの信号ラインに、ゲート用クロックツリー回路２２と同等のばらつきと遅延要素（ゲートディレイとラインディレイ）を設計段階で設定した遅延設定回路６４を設け、また第２ユニット１４に対するクロックゲート信号の信号ラインに、ゲート用クロックツリー回路２２と同等のばらつきと遅延要素を設計段階で設定した遅延設定回路８０を設ける。    【選択図】      図２
2005208716.tif 000002
【特許請求の範囲】
【請求項１】
システムクロックを発振するシステムクロック発生器と、
システムクロックの供給と停止を制御するクロックゲート信号を生成するクロックゲート発生部と、前記クロックゲート信号に基づいてシステムクロックの供給と停止を制御するクロック制御部と、前記クロック制御部から出力されたシステムクロックを制御回路部に分配して動作させるクロック分配部とを備えた第１ユニットと、
前記第１ユニットから出力されたシステムクロックを基準クロックとして所定の回路位置のシステムクロックを帰還して位相を一致させたシステムクロックを発生するクロック発生器と、前記第１ユニットから得られた前記クロックゲート信号に基づいて前記クロック発生器から出力されたシステムクロックの供給と停止を制御するクロック制御部と、前記クロック制御部から出力されたシステムクロックを制御回路部に分配して動作させるクロック分配部とを備えた１又は複数の第２ユニットと、
前記クロック発生器、第１ユニットおよび第２ユニットを実装し、前記第１ユニットから出力されるシステムクロックとクロックゲート信号の各々を第１ユニット自身及び第２ユニットに個別に供給するボード配線を備えたシステムボードと、
前記第２ユニットに対する第１ユニット内のシステムクロックの信号供給ラインに設けられ、前記第１ユニットのクロック分配部と同等のばらつきと遅延要素を設定した第１遅延設定部と、
前記第２ユニットに対する第１ユニット内のクロックゲート信号の信号供給ラインに設けられ、前記第１ユニットのクロック分配部と同等のばらつきと遅延要素を設定した第２遅延設定部と、
を備えたことを特徴とする情報処理装置。
【請求項２】
請求項１記載の情報処理装置に於いて、
前記第１ユニットのクロック制御部は、前記クロックゲート信号により供給と停止が制御されたゲート用クロックと連続的なフリーランクロックを並列的に出力し、
前記第１ユニットのクロック分配部は、前記ゲート用クロックを分配するゲート用クロックツリー回路と、前記フリーランクロックを分配するフリーランクロックツリー回路を備えたことを特徴とする情報処理装置。
【請求項３】
請求項２記載の情報処理装置に於いて、前記第１及び第２遅延設定部は、前記ゲート用クロックツリー回路と同等のゲートディレイとラインディレイを設定したことを特徴とする情報処理装置。
【請求項４】
請求項３記載の情報処理装置に於いて、前記第１及び第２遅延設定部は、前記第１ユニットのクロック分配部における分配開始点から最終端の所定のゲート入力までと同等のゲートディレイとラインディレイを設定したことを特徴とする情報処理装置。
【請求項５】
請求項３記載の情報処理装置に於いて、前記第１及び第２遅延設定部は、複数のインバータをチェーン接続した回路により前記ゲートディレイとラインディレイを設定することを特徴とする情報処理装置。
【請求項６】
請求項１記載の情報処理装置に於いて、前記システムボードは、前記第１ユニットから第１ユニット自身に対しシステムクロックを供給するボード線路と、前記第１ユニットから前記第２ユニットに対しシステムクロックを供給するボード線路との線路長を等しくし、且つ前記第１ユニットから第１ユニット自身に対しクロックゲート信号を供給するボード線路と、前記第１ユニットから前記第２ユニットに対しクロックゲート信号を個別に供給するボード線路との線路長を等しくしたことを特徴とする情報処理装置。
【請求項７】
請求項１記載の情報処理装置に於いて、前記システムボードは、前記第１ユニットから第１ユニット自身に対しシステムクロックに供給するボード線路と、前記第１ユニットから前記第２ユニットに対しシステムクロックを供給するボード線路との線路長を所定線路長だけ異ならせ、且つ前記第１ユニットから第１ユニット自身に対しクロックゲート信号を供給するボード線路と、前記第１ユニットから前記第２ユニットに対しクロックゲート信号を個別に供給するボード線路との線路長を前記所定線路長だけ異ならせたことを特徴とする情報処理装置。
【請求項８】
請求項１記載の情報処理装置に於いて、前記第１ユニットは、
前記第１遅延設定部の入力側に、システムクロックの位相及びパルス幅を調整する位相・幅調整回路と、前記位相・幅調整回路をバイパスするバイパス回路と、前記位相・幅調整回路とバイパス回路の出力を選択して前記第１遅延設定部に入力する選択部とを設け、
前記クロックゲート発生回路と第２遅延設定部との間に、クロックゲート信号の位相を調整する位相調整回路と、前記位相調整回路をバイパスするバイパス回路と、前記位相調整回路とバイパス回路の出力を選択して前記第１遅延設定部に入力する選択部とを設けたことを特徴とする情報処理装置。
【請求項９】
請求項１記載の情報処理装置に於いて、前記第１ユニットは、更に、
自己のクロック制御部に対するシステムクロックのユニット内の信号供給ラインに、システムクロックの位相及びパルス幅を調整する位相・幅調整回路と、前記位相・幅調整回路をバイパスするバイパス回路と、前記位相・幅調整回路とバイパス回路の出力を選択して前記ボード線路に出力する選択部とを設け、
前記クロックゲート発生回路から出力されるクロックゲート信号の信号供給ラインに、クロックゲート信号の位相を調整する位相調整回路と、前記位相調整回路をバイパスするバイパス回路と、前記位相調整回路とバイパス回路の出力を選択して前記ボード線路に出力する選択部とを設けたことを特徴とする情報処理装置。
【請求項１０】
請求項１記載の情報処理装置に於いて、
第２ユニットのクロック制御部は、前記クロックゲート信号により停止されることのないクロック発生器用クロック、前記クロックゲート信号により供給と停止が制御されたゲート用クロック、及び連続的なフリーランクロックを並列的に出力し、
第２ユニットのクロック分配部は、前記クロック発生器用クロックを分配するクロック発生器用クロックツリー回路と、前記ゲート用クロックを分配するゲート用クロックツリー回路と、前記フリーランクロックを分配するフリーランクロックツリー回路を備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボード上にシステムクロックに基づいて動作する半導体集積回路からなる複数ユニットを配置した情報処理装置に関し、特に、ユニット間の製造上のばらつきに起因したシステムクロックの位相及びパルス幅を調整可能とする情報処理装置に関する。
【背景技術】
【０００２】
従来、サーバ等の情報処理装置の開発においては、高信頼性、コストダウン、出荷工程削減が非常に重要な課題である。このうち高信頼性の実現には充分な論理検証、厳しい環境下でのマージン動作保証試験等を行うことが必要である。またコストダウンの実現には開発費、試験費等の各種費用削減により製品コストを抑えることが必要である。更に、出荷工程削減の実現には開発工程、試験工程等の各種工程削減を行うことが必要である。
【０００３】
このような従来の情報処理装置の開発にあっては、開発費削減および開発工程、試験工程短縮のため、既に製品化した情報処理装置の一部に新たなユニットを組込みむことによって新たな情報処理装置を開発している。この場合、既存のユニットにインプリメントされている機能を損なうことなく充分に活用するためにはシステムクロック調整が必要である。
【０００４】
図９は従来のシステムクロックにより動作する情報処理装置の一例であり、クロック系を示している。図９において、システムボード２００にはＬＳＩとして製造され第１ユニット２０２及び第２ユニット２０４が実装され、例えば第２ユニット２０４はプロセッサ、第１ユニット２０２はその制御ロジックである。
【０００５】
第１ユニット２０２に対してはシステムクロックジェネレータとしてシステムＰＬＬ２０６が設けられ、システムクロックを第２ユニット２０４に供給している。第２ユニット２０４にはユニット専用のクロックジェネレータとしてＰＬＬ２４４が設けられる。
【０００６】
システムＰＬＬ２０６からのシステムクロックは、チョップ回路２１０及び位相・幅調整回路２１２，２１４で位相及びパルス幅が調整された後、ボード線路２３６により第２ユニット２０４のＰＬＬ２４４に基準クロックとして与えられ、同時にボード線路２３８により第１ユニット２０２自身のクロック制御回路２２２にシステムクロックを供給している。
【０００７】
またシステムＰＬＬ２０６からのシステムクロックは、第１ユニット２０２のクロックゲート発生回路２１６に入力され、図示しない論理制御回路部からのシステムクロックの供給と停止の制御指示に基づき、例えばマイナスクロックであれば、クロックプラス期間のタイミングで変化するクロックゲート信号を生成し、遅延調整回路２１８，２２０で位相を調整した後、ボード線路２４０により第２ユニット２０４のクロック制御回路２４６に供給し、同時にボード線路２４２により第１ユニット２０２自身のクロック制御回路２２２に供給している。
【０００８】
第１ユニット２０２のクロック制御回路２２２はクロックゲート信号により供給と停止が制御されたゲート用クロックをゲート用クロックツリー回路２２４に供給し、同時に連続的なシステムクロックをフリーランクロックツリー回路２２６に供給する。ゲート用クロックツリー回路２２４は例えば分配バッファ２２８−１〜２２８−４により４段階の分配回路を構成し、図示しない制御回路のゲートに対しクロックを供給しており、この例では最終段の分配バッファ２２８−４の分配先となるゲート２３２−１，２３２−２を示している。
【０００９】
フリーランクロックツリー回路２２６も同様に分配バッファ２３０−１〜２３０−４により４段階の分配回路を構成し、図示しない制御回路のゲートに対しフリーランクロックを供給しており、最終段の分配バッファ２３０−４の分配先となるゲート２３４を例示している。
【００１０】
第２ユニット２０４のクロック制御回路２４６は、第１ユニット２０２からのクロックゲート信号により停止されることのないＰＬＬ用クロックをＰＬＬ用クロックツリー回路２４８に供給し、クロックゲート信号により供給と停止が制御されたゲート用クロックをゲート用クロックツリー回路２５０に供給し、同時に連続的なシステムクロックをフリーランクロックツリー回路２５２に供給する。
【００１１】
ＰＬＬ用クロックツリー回路２４８、ゲート用クロックツリー回路２５０及びフリーランクロックツリー回路２５２は、クロック供給先となる制御ロジック回路に応じて任意の分配段数で構成され、最終段のゲート２５４，２５６，２５８を例示している。
【００１２】
このような第１ユニット２０２と第２ユニット２０４のシステムクロック系において、例えば第１ユニット２０２のゲート用クロックツリー回路２２４における最終段のゲート２３２−１に入力するクロック２６０と、第２ユニット２０４のゲート用クロックツリー回路２５０における最終段のゲート２５６に入力するクロック２６２との位相関係を一定に保つ必要があったとする。
【００１３】
ここで第２ユニット２０４はＰＬＬ２４４を備え、クロック２６２に相当するＰＬＬ用クロックツリー回路２４８のクロックを帰還してシステムクロックと位相関係を一致させるように自動調整しているため、クロック２６０との位相関係の調整はクロック２６４について行えば良い。
【００１４】
このような第１ユニット２０２のクロック２６０と第２ユニット２０４のクロック２６４の位相関係を一定に調整するため、従来はクロック調整試験機を使用し、システムボード２００にシステムクロックを供給してクロック２６０とクロック２６４の位相関係を実測し、第１ユニット２０２に設けている位相・幅調整回路２１２，２１４及び遅延調整回路２１８，２２０のディレイ値をそれぞれ調整している。
【特許文献１】特開２０００−０２９５６１号公報
【特許文献２】特開２０００−３４７７６４号公報
【特許文献３】特開平３−２０９５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかしながら、このような従来の情報処理装置におけるシステムクロックの調整にあっては、クロック調整試験機を使用していたため、試験設備の費用や試験工数が発生する問題がある。
【００１６】
また従来装置にあっては、クロック発振源であるシステムＰＬＬ２０６からクロック２６０またはクロック２６４が得られるまでの間に位相を調整するための回路を、例えば第１ユニット２０２の位相・幅調整回路２１２，２１４及び遅延調整回路２１８，２２０のように設けなければならず、クロックのトータル的なディレイが大きくなり、その結果、環境条件等による位相変動が大きくなり、マージン保証を阻害する要因となっている。
【００１７】
本発明は、クロック調整試験機によるシステムクロック調整を不要にすると共に、厳しい環境下におけるマージン動作保証を更に向上し、高信頼性、コストダウン、出荷工程削減を可能とする情報処理装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
本発明の情報処理装置は、システムクロック発生器、第１ユニット、１又は複数の第２ユニットと、これらを実装したシステムボードで構成される。
【００１９】
システムクロック発生器はシステムクロックを発振する。第１ユニットは、システムクロックの供給と停止を制御するクロックゲート信号を生成するクロックゲート発生部と、クロックゲート信号に基づいてシステムクロックの供給と停止を制御するクロック制御部と、クロック制御部から出力されたシステムクロックを制御回路部に分配して動作させるクロック分配部とを備える。
【００２０】
第２ユニットは、第１ユニットから出力されたシステムクロックを基準クロックとして所定の回路位置のシステムクロックを帰還して位相を一致させたシステムクロックを発生するクロック発生器と、第１ユニットから得られたクロックゲート信号に基づいてシステムクロック発生器から出力されたシステムクロックの供給と停止を制御するクロック制御部と、クロック制御部から出力されたシステムクロックを制御回路部に分配して動作させるクロック分配部とを備える。
【００２１】
システムボードは、システムクロック発生器、第１ユニットおよび第２ユニットを実装し、第１ユニットから出力されるシステムクロックとクロックゲート信号の各々を第１ユニット自身及び第２ユニットに個別に供給するボード配線を備える。
【００２２】
このような情報処理装置につき本発明にあっては、第２ユニットに対する第１ユニット内のシステムクロックの信号供給ラインに設けられ、第１ユニットのクロック分配部と同等のばらつきと遅延要素を設定した第１遅延設定部と、第２ユニットに対する第１ユニット内のクロックゲート信号の信号供給ラインに設けられ、第１ユニットのクロック分配部と同等のばらつきと遅延要素を設定した第２遅延設定部とを備えたことを特徴とする。
【００２３】
ここで第１ユニットのクロック制御部は、クロックゲート信号により供給と停止が制御されたゲート用クロックと連続的なフリーランクロックを並列的に出力し、第１ユニットのクロック分配部は、ゲート用クロックを分配するゲート用クロックツリー回路と、フリーランクロックを分配するフリーランクロックツリー回路を備える。
【００２４】
第１ユニットの第１及び第２遅延設定部は、ゲート用クロックツリー回路と同等のゲートディレイとラインディレイを設定する。第１及び第２遅延設定部は、具体的には第１ユニットのクロック分配部における分配開始点から最終端の所定のゲート入力までと同等のゲートディレイとラインディレイを設定する。また第１ユニットの第１及び第２遅延設定部は、複数のインバータをチェーン接続した回路によりゲートディレイとラインディレイを設定する。
【００２５】
システムボードは、第１ユニットから第１ユニット自身に対しシステムクロックに供給するボード線路と、第１ユニットから第２ユニットに対しシステムクロックを供給するボード線路との線路長を等しくし、且つ第１ユニットから第１ユニット自身に対しクロックゲート信号を供給するボード線路と、第１ユニットから第２ユニットに対しクロックゲート信号を個別に供給するボード線路との線路長を等しくしている。
【００２６】
またシステムボードは、第１ユニットから第１ユニット自身に対しシステムクロックに供給するボード線路の線路長と、第１ユニットから第２ユニットに対しシステムクロックを供給するボード線路との線路長を所定線路長だけ異ならせ、且つ第１ユニットから第１ユニット自身に対しクロックゲート信号を供給するボード線路の線路長と、第１ユニットから第２ユニットに対しクロックゲート信号を個別に供給するボード線路との線路長を同じ所定線路長だけ異ならせ、線路長の相違による遅延設定で一定の位相関係を設定する。
【００２７】
第１ユニットは、更に、第１遅延設定部の入力側に、システムクロックの位相及びパルス幅を調整する位相・幅調整回路と、位相・幅調整回路をバイパスするバイパス回路と、位相・幅調整回路とバイパス回路の出力を選択して第１遅延設定部に入力する選択部とを設け、また、クロックゲート発生回路と第２遅延設定部との間に、クロックゲート信号の位相を調整する位相調整回路と、位相調整回路をバイパスするバイパス回路と、位相調整回路とバイパス回路の出力を選択して第１遅延設定部に入力する選択部とを設けたことを特徴とする。
【００２８】
第１ユニットは、更に、自己のクロック制御部に対するシステムクロックのユニット内の信号供給ラインに、システムクロックの位相及びパルス幅を調整する位相・幅調整回路と、位相・幅調整回路をバイパスするバイパス回路と、位相・幅調整回路とバイパス回路の出力を選択してボード線路に出力する選択部とを設け、またクロックゲート発生回路から出力されるクロックゲート信号の信号供給ラインに、クロックゲート信号の位相を調整する位相調整回路と、位相調整回路をバイパスするバイパス回路と、位相調整回路とバイパス回路の出力を選択してボード線路に出力する選択部とを設けたことを特徴とする。
【００２９】
第２ユニットのクロック制御部は、クロックゲート信号により停止されることのないクロック発生用クロック、クロックゲート信号により供給と停止が制御されたゲート用クロック、及び連続的なフリーランクロックを並列的に出力し、また、第２ユニットのクロック分配部は、クロック発生器用クロックを分配するクロック発生器用クロックツリー回路と、ゲート用クロックを分配するゲート用クロックツリー回路と、フリーランクロックを分配するフリーランクロックツリー回路を備える。更に、システムクロック発生器を第１ユニット内に設けるようにしても良い。
【発明の効果】
【００３０】
本発明は、第１ユニットから位相関係の自動調整機能をもつクロック発生器（ＰＬＬ）を備えた第２ユニットに供給するシステムクロックおよびクロックゲート信号の各々につき、第１ユニット内の位相関係の調整を必要とするクロック分配回路の回路系統と同等のゲートディレイ及びラインディレイをもつ第１及び第２遅延設定回路を同じユニット内に設けたことで、第１ユニットの設計段階で第２ユニットとの間の一定の位相関係が決定され、システムボード製造段階でのクロック調整試験機を使用したクロック調整を不要とし、クロック調整のための試験設備の費用や試験工数を削減し、開発費、試験費等の各種費用削減により製品コストを抑えることができる。
【００３１】
また厳しい環境下におけるマージン動作保証の低下は、ＬＳＩの製造段階におけるばらつきに起因しているが、クロックの位相関係を一定に保つクロック分配回路の回路系と他のユニットに対する位相関係を調整する遅延設定回路が同一ユニット内に設けられることで、同じ製造上のばらつきをもつこととなり、使用環境の変化に対するばらつきが同等であることから、厳しい環境下であっても、マージン動作保証を向上できる。
【００３２】
さらに第１ユニット自身におけるシステムクロック系のボード配線長を、第１ユニットから第２ユニットに対するシステムクロック系のボード線路長と等しくし、ボード線路のラインディレイについても設計段階で調整不要にしておくことで、システムボードの完成段階でクロック調整試験機を使用したクロック調整を不要とすることができる。
【発明を実施するための最良の形態】
【００３３】
図１は、本発明の情報処理装置が適用されるシステムボードの実装状態の概略説明図である。図１において、システムボード１０には、この実施形態にあっては第１ユニット１２と第２ユニット１４が配置されている。またシステムボード１０には、システムクロックジェネレータとして動作するシステムＰＬＬ回路１６が設けられ、システムＰＬＬ回路で発生したシステムクロックを第１ユニット１２に供給している。
【００３４】
これに対し第２ユニット１４は、ユニット内にクロックジェネレータとしてＰＬＬ回路２８を持っており、第１ユニット１２を経由して得られたシステムクロックを基準クロックとして、内部の任意のゲート位置におけるクロックとの位相関係を自動調整できるようにしている。ここで、第２ユニット１４は例えばプロセッサであり、これに対し第１ユニット１２は例えば第２ユニット１４であるプロセッサに対する論理制御回路として設けられている。
【００３５】
第１ユニット１２には、位相調整回路部１８、クロック制御回路２０、ゲート用クロックツリー回路２２、フリーランクロックツリー回路２４、更にシステムクロックの供給を受けて動作する制御回路部２６が設けられている。この第１ユニット１２の各回路部は、コンピュータ支援（ＣＡＤ）による回路設計に基づいて製造される大規模半導体集積回路（ＬＳＩ）である。
【００３６】
一方、第２ユニット１４は、ＰＬＬ回路２８、クロック制御回路３０、ＰＬＬクロックツリー回路３２、ゲート用クロックツリー回路３４、及びフリーランクロックツリー回路３６をクロック系として備え、これらのクロック系によるクロックを受けて動作する制御回路部３８を設けている。
【００３７】
第１ユニット１２の位相調整回路部１８からは、後の説明で明らかにするように、システムクロックとクロックゲート信号が、第１ユニット１２自身及び第２ユニット１４のそれぞれに対し個別に出力される。このため、第１ユニット１２と第２ユニット１４の間はシステムクロック用ボード線路４０とクロックゲート用ボード線路４４で接続され、第１ユニット１２自身についてもシステムクロック用ボード線路４２とクロックゲート用ボード線路４６による接続が行われている。また第１ユニット１２の制御回路部２６と第２ユニット１４の制御回路部３８はバス４８で接続される。バス４８には、データバス、制御バスなどのバスラインが含まれる。
【００３８】
図２は、図１のシステムボード１０における本発明によるクロック系の実施形態の説明図である。図２において、システムＰＬＬ回路１６からのシステムクロックＥ１の供給を受けている第１ユニット１２の位相調整回路部１８には、チョップ回路５０、位相・幅調整回路５２，５４、バイパス回路５６，５８、セレクタ６０，６２及び遅延設定回路（第１遅延設定回路）６４が、システムクロックの調整のために設けられている。
【００３９】
また位相調整回路部１８には、システムクロックの供給と停止を制御するためのクロックゲート系として、クロックゲート発生回路６６、遅延調整回路６８，７０、バイパス回路７２，７４、セレクタ７６，７８及び遅延設定回路（第２遅延設定回路）８０が設けられている。
【００４０】
ここでチョップ回路５０、位相・幅調整回路５２，５４、クロックゲート発生回路６６及び遅延調整回路６８，７０は、図９に示した従来装置の第１ユニット２０２に設けている位相調整回路系に対応している。これに加えて本発明にあっては、新たに遅延設定回路６４，８０、セレクタ６０，６２，７６，７８により選択されるバイパス回路５６，５８，７２，７４を設けている。
【００４１】
第１ユニット１２の位相調整回路部１８において、セレクタ６０，６２，７６，７８は基本的にバイパス回路５６，５８，７２，７４を選択しており、システムＰＬＬ回路１６からのシステムクロックＥ１及びクロックゲート発生回路６６からのクロックゲート信号Ｅ８を最小遅延で通過させている。
【００４２】
セレクタ６０で選択されたシステムクロックＥ５は、本発明において新たに設けた遅延設定回路６４で遅延を受けた後、システムクロックＥ６としてシステムクロック用ボード線路４０を介して、第２ユニット１４のＰＬＬ回路２８に基準クロックとして入力されている。
【００４３】
またセレクタ７６から出力されたクロックゲート信号Ｅ１１は、遅延設定回路８０で遅延を受けた後、クロックゲート信号Ｅ１２としてクロックゲート信号用ボード線路４４を介して、第２ユニット１４のクロック制御回路３０に入力されている。
【００４４】
一方、セレクタ６２からのシステムクロックＥ７は、そのままシステムクロック用ボード線路４２を介して第２ユニット１２自身のクロック制御回路２０に入力され、同様にセレクタ７８からのクロックゲート信号Ｅ１３もクロックゲート用ボード線路４６を介して第１ユニット１２自身のクロック制御回路２０に入力されている。
【００４５】
クロック制御回路２０の出力側にはゲート用クロックツリー回路２２とフリーランクロックツリー回路２４が設けられ、第１ユニット１２に設けている図１の制御回路部２６全体に必要とするシステムクロックを分配している。
【００４６】
ゲート用クロックツリー回路２２は、この実施形態にあっては分配バッファ８２−１〜８２−４の４段構成であり、最終段の分配バッファ８２−４の出力につきゲート８６−１，８６−２を例示している。フリーランクロックツリー回路２４も同様に分配バッファ８４−１〜８４−４による４段構成であり、最終段の分配バッファ８４−４の出力にゲート８８を例示している。
【００４７】
一方、第２ユニット１４のシステムクロック系は図１に示したと同じであるが、ＰＬＬクロックツリー回路３２、ゲート用クロックツリー回路３４及びフリーランクロックツリー回路３６のそれぞれにつき、最終段の分配出力を受けるゲート９０，９２，９４を例示している。なお第２ユニット１４側における各クロックツリーの分配段数は、その制御回路部に対するクロック供給の状態に応じ任意の段数となっている。
【００４８】
このようなシステムボード１０に配置された第１ユニット１２及び第２ユニット１４からなる情報処理装置につき、例えば第１ユニット１２のゲート用クロックツリー回路２２における分配バッファ８４−４の分配出力となるゲート８６−１に入力するクロック１１０と、第２ユニット１４のゲート用クロックツリー回路３４のゲート９２に入力するクロック１１４の間について一定の位相関係を持たせる必要があるとして、以下の実施形態を説明する。
【００４９】
ここで第２ユニット１４はユニット内にＰＬＬ回路２８を備えており、ＰＬＬクロックツリー回路３２よりゲート用クロックツリー回路３４のゲート９２に入力するクロック１１４に相当するクロックを帰還しており、これによってＰＬＬ回路２８は、システムクロックＥ６として入力するクロック１１２を基準クロックとしてクロック１１４の位相誤差をなくすように自動調整している。
【００５０】
このためクロック１１４の位相関係はＰＬＬ回路２８の入力のクロック１１２と同じであり、この結果、第１ユニット１２のクロック１１０と第２ユニット１４のクロック１１２について一定の位相関係となるように調整すればよい。
【００５１】
本発明にあっては、第１ユニット１２に設けているシステムクロック調整のための遅延設定回路（第１遅延設定回路）６４として、第１ユニット１２に設けているゲート用クロックツリー回路２２と同等のばらつきと遅延要素を設定した回路として作成している。
【００５２】
即ち、ゲート用クロックツリー回路２２における分配バッファ８２−１の入力から最終段の分配バッファ８２−４の出力までの間のツリー回路におけるゲートディレイとラインディレイを遅延要素として持つ回路要素を、遅延設定回路６４に設けている。これによって、ゲート用クロックツリー回路２２を製造する際の回路構造のばらつきが、そのまま遅延設定回路６４に反映されることになる。
【００５３】
遅延設定回路６４におけるゲート用クロックツリー回路２２と等価なゲートディレイとラインディレイは、第１ユニット１２のＣＡＤによる回路設計の段階で求め、これを遅延設定回路６４の遅延要素として回路設計を行っている。
【００５４】
図３は図２のゲート用クロックツリー回路２２の具体的な回路例であり、Ｈ配分型のクロックツリー回路を例に取っている。このＨ配分型のクロックツリー回路にあっては、分配バッファ９６が第１段階、次の分配バッファ９８−１〜９８−４が２段目、更に次の分配バッファ１００−１１〜１００−４４が３段目となり、この例では３段目の分配バッファ１００−１１，１００−１４，１００−４１，１００−４４の出力に、ゲート１０２−１１，１０２−１４，１０２−４１，１０２−４４を例示している。更に４段目として、分配バッファ１００−１１〜１００−４４の出力側をＨ分配すればよい。
【００５５】
ここで１段目の分配バッファ９６の入力点１０１から３段目の分配バッファ１００−１１の出力点１０３までの経路についてのゲートディレイ及びラインディレイは、他の３段目の分配バッファ１００−１２〜１００−４４についても同等である。
【００５６】
このため、図２の第１ユニット１２におけるゲート用クロックツリー回路２２Ｈ配分型とし、その４段目の本発明バッファ８２−４の１つのゲート８６−１に対する入力点のクロック１１０について、第２ユニット１４のクロック１１４に相当するクロック１１２との位相関係を一定に調整できれば、同じ分配段の出力について全て同様に位相関係を一定に調整することが可能である。
【００５７】
図４は、図２の第１ユニット１２の遅延設定回路６４の具体的な回路構成である。この遅延設定回路６４にあっては、入力から出力に複数のインバータ１０４−１〜１０４−ｎを遅延接続している。もちろん、インバータ遅延の入力論理と出力論理を一致させるため、インバータの数ｎは２の倍数とする。
【００５８】
このようなｎ個のインバータ遅延によって、図２の第１ユニット１２におけるゲート用クロックツリー回路２２の入力段からクロック１１０が得られるゲート８６−１の入力までのクロック系統と同等のゲートディレイとラインディレイを持った遅延設定回路６４を構成する。
【００５９】
遅延設定回路６４は、ゲート用クロックツリー回路２２そのものではなく、ゲート用クロックツリー回路２２における入力から位相調整を必要とする回路位置となるクロック１１０の位置までの１系統のクロック系に相当するものであり、ゲート用クロックツリー回路２２に設けている分配バッファ８２−１〜８２−４のそれぞれは分岐出力の数に応じたドライブ電力を持つものであるが、図４の遅延設定回路６４にあっては、各分配段に相当するインバータ１０４−１〜１０４−ｎの分配出力は当然のことながら１つであり、その結果、遅延設定回路６４における回路規模はゲート用クロックツリー回路２２に比べ小規模な回路として実現することができる。
【００６０】
図２のクロックゲート信号の系統に設けている遅延設定回路（第２遅延設定回路）８０についても、システムクロック系の遅延設定回路（第２遅延設定回路）６４と全く同様、ゲート用クロックツリー回路２２におけるゲートディレイとラインディレイと等価な遅延要素を持つ図４のｎ個のインバータを用いたインバータ遅延で構成している。
【００６１】
更に本発明にあっては、第１ユニット１２から第２ユニット１４にシステムクロックを供給するシステムクロック用ボード線路４０の線路長Ｌ１と、第１ユニット１２自身にシステムクロックを供給するシステムクロック用ボード線路４２の線路長Ｌ２の間に
Ｌ１＝Ｌ２
の関係を持たせ、両者の線路長を等しくしている。
【００６２】
この点はクロックゲート用ボード線路４４，４６についても同様であり、クロックゲート用ボード線路４４の線路長をＬ３、クロックゲート用ボード線路４６の線路長をＬ４とすると、両者の間に
Ｌ３＝Ｌ４
の関係を持たせている。
【００６３】
このように第１ユニット１２から第２ユニット１４に対しシステムクロック及びクロックゲート信号を供給するそれぞれのボード線路と、第１ユニット１２自身でシステムクロックとクロックゲート信号を供給するボード線路との間に、線路長が等しくなるＬ１＝Ｌ２及びＬ３＝Ｌ４の関係を持たせたことで、第１ユニット１２の位相調整回路部１８からのボード線路によるラインディレイを等しくすることができる。
【００６４】
この結果、例えばシステムクロックを例に取ると、第１ユニット１２におけるシステムクロックＥ１の入力からゲート用クロックツリー回路２２のゲート８６−１の入力のクロック１１０の位置までの回路系におけるゲートディレイとラインディレイと、第１ユニット１２に対するシステムクロックＥ１の入力から第２ユニット１４のＰＬＬ回路２８の入力位置のクロック１１２までの系統におけるゲートディレイとラインディレイとを、第１ユニット１２の設計処理によって一致させることができる。
【００６５】
またセレクタ６０，６２，７６，７８によってバイパス回路５６，５８，７２，７４を選択しているため、システムクロック及びクロックゲート信号についてのトータルディレイを最小限に抑えることができ、これによってマージン動作保証を更に向上することが可能となる。
【００６６】
更に、ゲート用クロックツリー回路２２における１系統分のゲートディレイとラインディレイを備えた遅延設定回路６４，８０を同じ第１ユニット１２に設けていることで、第１ユニット１２を大規模半導体集積回路（ＬＳＩ）として製造する際のばらつきが略同等となる。
【００６７】
このため、システムボード１０の動作環境が大きく変化して、環境変化に伴うばらつきが生じても、遅延設定回路６４，８０のばらつきはゲート用クロックツリー回路２２におけるばらつきとほとんど同じであり、環境変化に伴う製造上のばらつきに起因したゲート用クロックツリー回路２２におけるゲートディレイ及びラインディレイの変動が全く同様に遅延設定回路６４，８０で現れることとなり、環境変化に伴うばらつきに起因した位相関係のずれは最小限に抑えられる。
【００６８】
ここで第１ユニット１２と第２ユニット１４の間のボード線路と第１ユニット１２自身のボード線路の線路長につき、
Ｌ１＝Ｌ２，Ｌ３＝Ｌ４
となる関係を設定した場合を例に取っているが、他の実施形態として、第１ユニット１２のクロック１１０に対し第２ユニット１４のクロック１１４につき一定の位相遅れを持たせる必要がある場合には、位相遅れに対応した遅延を与える線路長ΔＬを求め、システムクロック側の線路長については
（Ｌ１，Ｌ２＋ΔＬ）
とし、クロックゲート系の線路長についても同じく
（Ｌ３，Ｌ４＋ΔＬ）
と、線路長を相違させてもよい。
【００６９】
ここで図２の第１ユニット１２において、バイパス回路５６，５８を選択してシステムクロックを第２ユニット１４と第１ユニット１２自身に供給する場合のトータルディレイを図９の従来装置と比較して説明すると、次のようになる。
【００７０】
図２の第１ユニット１２に設けている遅延設定回路６４で与えられるディレイ値は、図９の従来装置にあっては第１ユニット２０２の位相・幅調整回路２１２のディレイ値に対応する。また従来装置の位相・幅調整回路２１２で調整されるディレイ構成成分は、図２の本発明の第１ユニット１２におけるようなゲート用クロックツリー回路２２における遅延要素を回路構成として実現したばらつきを考慮したものではなく、従来装置の位相・幅調整回路２１２のディレイ値はそのほとんどがゲートディレイであり、そのため動作環境の変化に伴うディレイ値の変動率がラインディレイの場合に比べて大きくなる。
【００７１】
また図９の従来装置の第２ユニット２０２において、位相・幅調整回路２１２の調整値として最小ディレイ値に調整した場合であっても、図２の本発明による第１ユニット１２のバイパス回路５６、セレクタ６０及び遅延設定回路６４のディレイ値に比べ、従来装置は位相・幅調整回路２１２のベースディレイα分だけシステムクロックについてのトータルディレイ値は大きくなる。
【００７２】
即ち図２のバイパス回路５６、セレクタ６０及び遅延設定回路６４による本発明のクロックトータルディレイ値をＸ１とすると、図９の位相・幅調整回路２１２の系統におけるクロックトータルディレイ値は（Ｘ２＋α）となる。ここで本発明のディレイ値Ｘ１と従来装置のディレイ値Ｘ２との違いは、ある環境下、一般的には理想的な環境下では、同一ディレイ値であるが、環境条件などが理想環境下から変動した場合、
Ｘ１＜Ｘ２
の関係にある。
【００７３】
具体例として、図２の第１ユニット１２のクロック１１０と第２ユニット１４のクロック１１２、及び図９の従来装置において第１ユニット２０２のクロック２６０と第２ユニット２０４のクロック２６４のそれぞれにつき、同位相に合わせるように遅延設定もしくは遅延調整を行ったとすると、理想的な環境下にあっては図５（Ａ）（Ｂ）のように、図２の本発明におけるクロック１１０，１１２及び図９の従来装置におけるクロック２６０，２６４は同位相となり、理想的な位相関係を保つことができる。
【００７４】
しかしながら、環境条件などの変動によりディレイ変動が起きた場合には、本発明と従来装置にあっては位相関係の差に相違が生ずる。図５（Ｃ）（Ｄ）は、図２の実施形態におけるクロック１１０とクロック１１２の位相関係であり、図５（Ａ）（Ｂ）の理想的な環境条件に対し、環境条件などが変動することによりクロック１１０，１１２の間に位相差Δθ１を生じている。
【００７５】
これと同じ環境条件などの変動が図９の従来装置に起きた場合、図５（Ｅ）（Ｆ）のようにクロック２６０とクロック２６４の間には位相差Δθ２が発生し、これは図５（Ｃ）（Ｄ）の本発明における位相差Δθ１に比べ、より大きな値となる。
【００７６】
このような動作環境の変動に伴う本発明における位相差Δθ１と従来装置における位相差Δθ２の相違は、本発明における遅延設定回路６４がゲート用クロックツリー回路２２におけるゲートディレイとラインディレイと同等な遅延要素からなる回路として構成され、環境条件の変動に対しゲート用クロックツリー回路２２における変動と略同等な変動を遅延設定回路６４においても発生し、環境条件などの変動に伴うばらつきが略同等であることに起因して、第１ユニット１２側におけるクロック１１０と第２ユニット１４におけるクロック１１２の間の位相差Δθ１を小さなものとしている。
【００７７】
これに対し図９の従来装置における位相・幅調整回路２１２にあっては、ゲート用クロックツリー回路２２４のゲートディレイやラインディレイは考慮されておらず、単に位相・幅調整回路２１２におけるゲートディレイを主体としたディレイ値の設定のみであることから、動作環境条件の変動に対しゲート用クロックツリー回路２２４のばらつきは位相・幅調整回路２１２のばらつきとは直接関係なく、それぞれ固有のばらつきを生じ、これが大きな位相差Δθ２となっている。
【００７８】
このため本発明は、理想環境における同位相から環境条件などの変動により生じた位相差Δθ１も十分に小さな範囲に抑えることができるため、システムボード１０の製造後にクロック調整試験機を用いた調整を必要とすることなく、環境条件などの変動に対するマージン動作補償を向上することができる。
【００７９】
このような本発明における環境条件などの変動に対するマージン動作補償の向上は、セレクタ７６，７８でバイパス回路７２，７４を選択した場合の遅延設定回路８０から第２ユニット１４に対するクロックゲート信号の供給、及びセレクタ７８からの第１ユニット１２自身に対するクロックゲート信号の供給についても遅延設定回路６４側と同様であり、理想的な環境に対し環境条件などの変動が生じても、ゲート用クロックツリー回路２２のばらつきと同等なばらつきが遅延設定回路８０に生ずるため、クロックとクロックゲート信号の関係を一定に保つことができる。
【００８０】
次に図２の第１ユニット１２において、セレクタ６０，６２により位相・幅調整回路５２，５４を選択し、同時にセレクタ７６，７８により遅延調整回路６８，７０を選択する場合の処理を説明する。
【００８１】
第１ユニット１２に設けた位相・幅調整回路５２，５４は、図９の従来装置における第１ユニット２０２の位相・幅調整回路２１２，２１４に相当し、また図２の第１ユニット１２の遅延調整回路６８，７０は図９の従来装置の遅延調整回路２１８，２２０に相当する。
【００８２】
この位相・幅調整回路５２，５４及び遅延調整回路６８，７０は、従来装置にあってはクロック調整試験機の測定結果に基づく位相調整及びパルス幅調整に用いるものであったが、本発明にあってはクロック調整試験機を使用したクロック位相及びクロック幅の調整は不要であり、そのためには用いられない。
【００８３】
本発明にあっては、第１ユニット１２の位相・幅調整回路５２，５４及び遅延調整回路６８，７０は、第１ユニット１２のクロック１１０と第２ユニット１４のクロック１１２即ちクロック１１４との間に、一定の位相関係、例えばクロック１１０に対しクロック１１２を所定位相、遅延させるような位相関係を積極的に設定するために使用する。
【００８４】
即ち、第１ユニット１２に位相・幅調整回路５２，５４及び遅延調整回路６８，７０を設け、これをセレクタ６０，６２，７６，７８により選択することで、第１ユニット１２と第２ユニット１４の位相関係を任意に変更することができる。
【００８５】
ここで図２の第１ユニット１２に設けているチョップ回路５０及び位相・幅調整回路５２，５４によるクロック幅調整を説明すると、図６のタイムチャートのようになる。図６（Ａ）はチョップ回路５０に入力するシステムクロックＥ１であり、第１ユニット１２及び第２ユニット１４にあってはマイナスのシステムクロックを使用しているとすると、チョップ回路５０は図６（Ｂ）に示すシステムクロックの立ち下がりに同期して一定時間遅延したクロック幅を持つチョップクロックＥ２を出力する。
【００８６】
チョップクロックＥ２は位相・幅調整回路５２，５４に入力され、予め設定されている調整量に従ってパルス幅即ちデューティを調整する。例えば位相・幅調整回路５２を例に取ると、図６（Ｃ）（Ｆ）のように、チョップクロックＥ２と同じゼロ遅延クロックを基準に立ち下がり部分が一定時間ずつ遅延した第１遅延クロック、第２遅延クロック、第３遅延クロックのような複数の遅延クロックを順次発生する。
【００８７】
そして、調整値として例えば図６（Ｃ）〜（Ｆ）のゼロ遅延クロック、第１，第２及び第３遅延クロックが選択されたとすると、これらの論理和を取ることによって図６（Ｇ）の幅調整クロックを生成し、これを幅調整済みのシフトクロックＥ３としてセレクタ６０に出力する。
【００８８】
なお図６にあっては、図６（Ａ）のデューティ５０％のシステムクロックＥ１を入力し、図６（Ｃ）（Ｆ）の各遅延クロックの論理和により、同じデューティ５０を持つ図６（Ｇ）の幅調整クロックを出力するようにしているが、第１ユニット１２に対し第２ユニット１４側のクロックにつき、クロック幅に一定の関係を持たせたい場合には、必要に応じてクロックデューティを５０％からプラス側またはマイナス側に適宜に調整することができる。
【００８９】
また位相・幅調整回路５２，５４にあっては、更に遅延時間の異なる複数の遅延回路をマルチプレクサにより選択自在に備えており、マルチプレクサの切替条件を設定することでシステムクロックの位相を調整することができる。
【００９０】
遅延調整回路６８，７０は、位相・幅調整回路５２，５４から図６に示したクロック幅の調整機能を除いて複数の遅延回路をマルチプレクサにより選択自在とした回路部分を残したものである。
【００９１】
更に図２の第１ユニット１２に設けているクロックゲート発生回路６６の処理動作を説明する。図７はクロックゲート発生回路６６によるクロックゲート信号を発生するためのタイムチャートである。クロックゲート発生回路６６に対しては、図７（Ａ）に示すように、図１の制御回路部２６などからシステムクロックのオン・オフ指示が与えられている。
【００９２】
このシステムクロックのオンオフ指示に対し、図７（Ｂ）のシステムクロックＥ１がシステムＰＬＬ回路１６から入力しており、システムクロックはマイナスクロックであるとすると、オン・オフ指示に基づくクロックゲート信号はシステムクロックの有効部分とはならないプラスの区間で切り替える必要がある。
【００９３】
このため、オフ指示が例えば時刻ｔ１で与えられ、これがシステムクロックの有効区間となるマイナス区間であった場合には、次のクロックが有効とはならないプラス期間Ｔ１の任意のタイミングで、図７（Ｃ）のようにクロックゲート信号をＬレベルとする。
【００９４】
続いてクロックのオン指示が時刻ｔ２で与えられ、このときシステムクロックは有効なマイナス区間にあったとすると、次の有効ではないプラス期間Ｔ２の任意のタイミングでクロックゲート信号がＨレベルに立ち上がる。したがって、クロック制御回路２０に対しては常に、システムクロックの有効ではないプラスタイミングで変化するクロックゲート信号が与えられ、ゲート用クロックツリー回路２２で分配された第１ユニット１２の制御回路部におけるシステムクロックに基づくゲート制御を保証することができる。
【００９５】
図８は、本発明による情報処理装置の他の実施形態を示した回路ブロック図であり、この実施形態にあっては、第１ユニット１２と第２ユニット１４との間に同位相または一定の位相関係を固定的に設定する位相調整回路部１８としたことを特徴とする。
【００９６】
具体的には、位相調整回路部１８として図２の実施形態における遅延設定回路６４，８０及びクロックゲート発生回路６６のみを残し、他の回路部を除去するようにしている。遅延設定回路６４，８０は、図２の実施形態と同様、ゲート用クロックツリー回路２２におけるゲートディレイとラインディレイと等価な遅延要素、具体的には図４のようなインバータ遅延で実現されている。
【００９７】
また、第１ユニット１２から第２ユニット１４及び第１ユニット１２自身にシステムクロック及びクロックゲート信号を供給するボード線路４０，４２，４４，４６における線路長につき、
Ｌ１＝Ｌ２，Ｌ３＝Ｌ４
または
（Ｌ１＋Ｌ２＋ΔＬ），（Ｌ３，Ｌ４＋ΔＬ）
の関係を設定している。
【００９８】
この図８の実施形態にあっても、システムボード１０の製造段階でのクロック調整試験機を使用したクロック調整は不要であり、また動作環境などの変動に対する第１ユニット１２のクロック１１０と第２ユニット１４のクロック１１２の位相関係のずれも最小限に抑えることで、マージン動作保証を向上できる。
【００９９】
なお、上記の実施形態は第１ユニット１２に対し第２ユニット１４を１つ設けた場合を例に取るものであったが、第１ユニット１２に対し複数の第２ユニット１４を設け、第１ユニット１２に第２ユニット１４の数に応じた遅延設定回路６４側の構成を設けることで、同様に対応できる。
【０１００】
また、上記の実施形態は第１ユニット１２に対し第２ユニット１４側の位相関係を遅らせる場合を例に取っているが、逆に第１ユニット１２に対し第２ユニット１４側の位相を進ませるようにすることも可能である。
【０１０１】
また本発明は、その目的と利点を損なうことのない適宜の変形を含み、更に上記の実施形態に示した数値による限定は受けない。
【０１０２】
ここで本発明の特徴を列挙すると次の付記のようになる。
（付記１）
システムクロックを発振するシステムクロック発生器と、
システムクロックの供給と停止を制御するクロックゲート信号を生成するクロックゲート発生部と、前記クロックゲート信号に基づいてシステムクロックの供給と停止を制御するクロック制御部と、前記クロック制御部から出力されたシステムクロックを制御回路部に分配して動作させるクロック分配部とを備えた第１ユニットと、
前記第１ユニットから出力されたシステムクロックを基準クロックとして所定の回路位置のシステムクロックを帰還して位相を一致させたシステムクロックを発生するクロック発生器と、前記第１ユニットから得られた前記クロックゲート信号に基づいて前記クロック発生器から出力されたシステムクロックの供給と停止を制御するクロック制御部と、前記クロック制御部から出力されたシステムクロックを制御回路部に分配して動作させるクロック分配部とを備えた１又は複数の第２ユニットと、
前記クロック発生器、第１ユニットおよび第２ユニットを実装し、前記第１ユニットから出力されるシステムクロックとクロックゲート信号の各々を第１ユニット自身及び第２ユニットに個別に供給するボード配線を備えたシステムボードと、
前記第２ユニットに対する第１ユニット内のシステムクロックの信号供給ラインに設けられ、前記第１ユニットのクロック分配部と同等のばらつきと遅延要素を設定した第１遅延設定部と、
前記第２ユニットに対する第１ユニット内のクロックゲート信号の信号供給ラインに設けられ、前記第１ユニットのクロック分配部と同等のばらつきと遅延要素を設定した第２遅延設定部と、
を備えたことを特徴とする情報処理装置。（１）
【０１０３】
（付記２）
付記１記載の情報処理装置に於いて、
前記第１ユニットのクロック制御部は、前記クロックゲート信号により供給と停止が制御されたゲート用クロックと連続的なフリーランクロックを並列的に出力し、
前記第１ユニットのクロック分配部は、前記ゲート用クロックを分配するゲート用クロックツリー回路と、前記フリーランクロックを分配するフリーランクロックツリー回路を備えたことを特徴とする情報処理装置。（２）
【０１０４】
（付記３）
付記２記載の情報処理装置に於いて、前記第１及び第２遅延設定部は、前記ゲート用クロックツリー回路と同等のゲートディレイとラインディレイを設定したことを特徴とする情報処理装置。（３）
【０１０５】
（付記４）
付記３記載の情報処理装置に於いて、前記第１及び第２遅延設定部は、前記第１ユニットのクロック分配部における分配開始点から最終端の所定のゲート入力までと同等のゲートディレイとラインディレイを設定したことを特徴とする情報処理装置。（４）
【０１０６】
（付記５）
付記３記載の情報処理装置に於いて、前記第１及び第２遅延設定部は、複数のインバータをチェーン接続した回路により前記ゲートディレイとラインディレイを設定することを特徴とする情報処理装置。（５）
【０１０７】
（付記６）
付記１記載の情報処理装置に於いて、前記システムボードは、前記第１ユニットから第１ユニット自身に対しシステムクロックを供給するボード線路と、前記第１ユニットから前記第２ユニットに対しシステムクロックを供給するボード線路との線路長を等しくし、且つ前記第１ユニットから第１ユニット自身に対しクロックゲート信号を供給するボード線路と、前記第１ユニットから前記第２ユニットに対しクロックゲート信号を個別に供給するボード線路との線路長を等しくしたことを特徴とする情報処理装置。（６）
【０１０８】
（付記７）
付記１記載の情報処理装置に於いて、前記システムボードは、前記第１ユニットから第１ユニット自身に対しシステムクロックに供給するボード線路と、前記第１ユニットから前記第２ユニットに対しシステムクロックを供給するボード線路との線路長を所定線路長だけ異ならせ、且つ前記第１ユニットから第１ユニット自身に対しクロックゲート信号を供給するボード線路と、前記第１ユニットから前記第２ユニットに対しクロックゲート信号を個別に供給するボード線路との線路長を前記所定線路長だけ異ならせたことを特徴とする情報処理装置。（７）
【０１０９】
（付記８）
付記１記載の情報処理装置に於いて、前記第１ユニットは、
前記第１遅延設定部の入力側に、システムクロックの位相及びパルス幅を調整する位相・幅調整回路と、前記位相・幅調整回路をバイパスするバイパス回路と、前記位相・幅調整回路とバイパス回路の出力を選択して前記第１遅延設定部に入力する選択部とを設け、
前記クロックゲート発生回路と第２遅延設定部との間に、クロックゲート信号の位相を調整する位相調整回路と、前記位相調整回路をバイパスするバイパス回路と、前記位相調整回路とバイパス回路の出力を選択して前記第１遅延設定部に入力する選択部とを設けたことを特徴とする情報処理装置。（８）
【０１１０】
（付記９）
付記１記載の情報処理装置に於いて、前記第１ユニットは、更に、
自己のクロック制御部に対するシステムクロックのユニット内の信号供給ラインに、システムクロックの位相及びパルス幅を調整する位相・幅調整回路と、前記位相・幅調整回路をバイパスするバイパス回路と、前記位相・幅調整回路とバイパス回路の出力を選択して前記ボード線路に出力する選択部とを設け、
前記クロックゲート発生回路から出力されるクロックゲート信号の信号供給ラインに、クロックゲート信号の位相を調整する位相調整回路と、前記位相調整回路をバイパスするバイパス回路と、前記位相調整回路とバイパス回路の出力を選択して前記ボード線路に出力する選択部とを設けたことを特徴とする情報処理装置。（９）
【０１１１】
（付記１０）
付記１記載の情報処理装置に於いて、
第２ユニットのクロック制御部は、前記クロックゲート信号により停止されることのないクロック発生器用クロック、前記クロックゲート信号により供給と停止が制御されたゲート用クロック、及び連続的なフリーランクロックを並列的に出力し、
第２ユニットのクロック分配部は、前記クロック発生器用クロックを分配するクロック発生器用クロックツリー回路と、前記ゲート用クロックを分配するゲート用クロックツリー回路と、前記フリーランクロックを分配するフリーランクロックツリー回路を備えたことを特徴とする情報処理装置。（１０）
【０１１２】
（付記１１）
付記１記載の情報処理装置に於いて、前記システムクロック発生器を前記第１ユニット内に設けたことを特徴とする情報処理装置。
【図面の簡単な説明】
【０１１３】
【図１】本発明の情報処理装置が適用されるシステムボードの説明図
【図２】図１のシステムボードにおける本発明によるクロック系の実施形態の説明図
【図３】図２の第１ユニットにおけるＨ分配型のクロックツリー回路の回路図
【図４】図２の第１ユニットに設けた遅延設定回路の回路図
【図５】本発明によるクロック位相調整の状態を従来例と対比して示したタイムチャート
【図６】図２のチョップ回路及び位相・幅調整回路による調整動作のタイムチャート
【図７】図２のクロックゲート発生回路の処理動作のタイムチャート
【図８】本発明による情報処理装置の他の実施形態の回路ブロック図
【図９】従来の情報処理装置におけるクロック位相調整の説明図
【符号の説明】
【０１１４】
１０：システムボード
１２：第１ユニット
１４：第２ユニット
１６：システムＰＬＬ回路
１８：位相調整回路部
２０，３０：クロック制御回路
２２，３４：ゲート用クロックツリー回路
２４，３６：フリーランクロックツリー回路
２６，３８：制御回路部
２８：ＰＬＬ回路
３６：ＰＬＬクロックツリー回路
４０，４２：システムクロック用ボード線路
４４，４６：クロックゲート用ボード線路
４８：バス
５０：チョップ回路
５２，５４：位相・幅調整回路
５６，５８，７２，７４：バイパス回路
６０，６２，７６，７８：セレクタ
６４：遅延設定回路（第１遅延設定回路）
６６：クロックゲート発生回路
６８，７０：遅延調整回路
８０：遅延設定回路（第２遅延設定回路）
８２−１〜８２−４，８４−１〜８４−４，９６，１００−１１〜１００−４４：分配バッファ
８６−１，８６−２，８８，９０，９２，９４，１０２−１１〜１０２−４４：ゲート
１０４−１〜１０４−ｎ：インバータ
【図１】
2005208716.tif 000003
【図２】
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【図３】
2005208716.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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