(57)【要約】【課題】電子放出素子を使用して、例えばメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に応用することができマイクロデバイスを提供する。【解決手段】マイクロデバイス１０は、入力電圧Ｖｉに応じた電荷を蓄積するメモリ部１８を備え、該メモリ部１８に蓄積された電荷に応じた電子を放出する電子放出素子１４と、電源２２に接続され、かつ、電子放出素子１４から放出された電子を捕獲するコレクタ電極２０を含む増幅部１６とを有する。少なくとも電子放出素子１４とコレクタ電極２０間の雰囲気は真空である。電子放出素子１４から放出された電子が、増幅部１６のコレクタ電極で捕獲されることによって、コレクタ電極２０と電子放出素子１４間にコレクタ電流Ｉｃが流れ、このコレクタ電流Ｉｃによって増幅が行われる。【選択図】図１
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【特許請求の範囲】
【請求項１】
入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、
電源に接続され、かつ、前記電子放出素子から放出された電子を捕獲するコレクタ電極を含む増幅部とを有し、
少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とするマイクロデバイス。
【請求項２】
請求項１記載のマイクロデバイスにおいて、
第１の期間に、前記電子放出素子に前記入力電圧を印加して、前記電子放出素子に前記入力電圧のレベルに応じた電荷を蓄積させ、
第２の期間に、前記電子放出素子に対して電子放出に必要な電圧を印加して、前記電子放出素子から前記蓄積された電荷に応じた数の電子を放出させ、
前記増幅部は、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流に応じた電圧を出力することを特徴とするマイクロデバイス。
【請求項３】
請求項２記載のマイクロデバイスにおいて、
前記コレクタ電極と前記電源との間に負荷が接続され、
前記コレクタ電流によって前記負荷に発生する電圧を出力とすることを特徴とするマイクロデバイス。
【請求項４】
請求項１〜３のいずれか１項に記載のマイクロデバイスにおいて、
前記電子放出素子は、
誘電体で構成されたエミッタ部と、電圧が印加される第１の電極及び第２の電極とを有し、
前記第１の電極は、前記エミッタ部の第１の面に形成され、
前記第２の電極は、前記エミッタ部の第２の面に形成され、
少なくとも前記第１の電極は、前記エミッタ部が露出される複数の貫通部を有し、前記第１の電極のうち、前記貫通部の周部における前記エミッタ部と対向する面が、前記エミッタ部から離間していることを特徴とするマイクロデバイス。
【請求項５】
請求項１〜３のいずれか１項に記載のマイクロデバイスにおいて、
前記電子放出素子は、
誘電体で構成されたエミッタ部と、
前記エミッタ部の第１の面に接するように形成された第１の電極と、
前記エミッタ部の第２の面に接するように形成された第２の電極とを有し、
少なくとも前記第１の電極は、前記エミッタ部が露出される複数の貫通部を有し、
電気的な動作において、前記第１の電極と前記第２の電極間に、
前記エミッタ部によるコンデンサと、
前記第１の電極に形成された前記複数の貫通部によって前記第１の電極と前記エミッタ部との間に構成される複数のコンデンサの集合体とが形成されることを特徴とするマイクロデバイス。
【請求項６】
請求項４又は５記載のマイクロデバイスにおいて、
前記エミッタ部の少なくとも前記第１の面には、誘電体の粒界による凹凸が形成され、
前記第１の電極は、前記誘電体の粒界における凹部に対応した部分に前記貫通部が形成されていることを特徴とするマイクロデバイス。
【請求項７】
請求項４〜６のいずれか１項に記載のマイクロデバイスにおいて、
前記第１の電極は、鱗片状の形状を有する物質を含んだ導電性物質、又は、複数の鱗片状の形状を有する物質の集合体であることを特徴とするマイクロデバイス。
【請求項８】
請求項１〜７のいずれか１項に記載のマイクロデバイスが二次元的に配列され、前記マイクロデバイス間を接続する配線及びこれらマイクロデバイスと入出力端子とを接続する配線を有する第１の基板と、
前記第１の基板上の個々の前記マイクロデバイスに対向する位置に配された個別のコレクタ電極と、前記コレクタ電極間を接続する配線及びこれらコレクタ電極と入出力端子とを接続する配線とを有する第２の基板と、
前記コレクタ電極と接続して増幅部を構成する電源とを有し、
少なくとも前記第１の基板と前記第２の基板間の雰囲気が真空であることを特徴とするマイクロデバイスアレー。
【請求項９】
入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、
電源に接続され、かつ、前記電子放出素子から放出された電子を捕獲するコレクタ電極を含む増幅部とを有し、
少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とする増幅回路。
【請求項１０】
書込み電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、
電源に接続され、かつ、前記電子放出素子からの電子を捕獲するコレクタ電極を含む増幅部とを有し、
少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とするメモリ装置。
【請求項１１】
請求項１０記載のメモリ装置において、
書込み期間に、前記電子放出素子に前記書込み電圧を印加して、前記電子放出素子に前記書込み電圧のレベルに応じた電荷を蓄積させ、
読出し期間に、前記電子放出素子に対して電子放出に必要な読出し電圧を印加して、前記電子放出素子から前記蓄積された電荷に応じた数の電子を放出させ、
前記増幅部は、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流に応じた電圧を出力することを特徴とするメモリ装置。
【請求項１２】
請求項１０又は１１記載のメモリ装置において、
前記書込み電圧は、アナログデータに応じたアナログ電圧であって、
前記メモリ部に蓄積される電荷量は、前記アナログデータに応じたアナログ値であることを特徴とするメモリ装置。
【請求項１３】
請求項１２記載のメモリ装置において、
前記メモリ部に蓄積されたアナログ値を読み出すための読出し電圧は、前記アナログデータによらず一定値であることを特徴とするメモリ装置。
【請求項１４】
入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、
電源に接続され、かつ、前記電子放出素子からの電子を捕獲するコレクタ電極を含む増幅部とを有し、
少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とするアナログスイッチ。
【請求項１５】
請求項１４記載のアナログスイッチにおいて、
入力期間に、前記電子放出素子に前記入力電圧を印加して、前記電子放出素子に前記入力電圧のレベルに応じた電荷を蓄積させ、
オン制御期間に、前記電子放出素子に対して電子放出に必要なオン制御電圧を印加して、前記電子放出素子から前記蓄積された電荷に応じた数の電子を放出させ、
前記増幅部は、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流に応じた電圧を出力することを特徴とするアナログスイッチ。
【請求項１６】
入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、
電源に接続され、かつ、前記電子放出素子から放出された電子を捕獲するコレクタ電極を含む増幅部とを有し、
前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流の向きと電流量で、出力電流の方向と電流量が制御されることを特徴とする電流制御素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エミッタ部に形成された第１の電極と第２の電極とを有する電子放出素子を利用したマイクロデバイス、マイクロデバイスアレー、増幅回路、メモリ装置、アナログスイッチ及び電流制御素子に関する。
【背景技術】
【０００２】
近時、電子放出素子は、カソード電極及びアノード電極を有し、フィールドエミッションディスプレイ（ＦＥＤ）やバックライトのような種々のアプリケーションに適用されている。ＦＥＤに適用する場合、複数の電子放出素子を二次元的に配列し、これら電子放出素子に対する複数の蛍光体を、所定の間隔をもってそれぞれ配置するようにしている。
【０００３】
この電子放出素子の従来例としては、例えば特許文献１〜５があるが、いずれもエミッタ部に誘電体を用いていないため、対向電極間にフォーミング加工もしくは微細加工が必要となったり、電子放出のために高電圧を印加しなければならず、また、パネル製作工程が複雑で製造コストが高くなるという問題がある。
【０００４】
そこで、エミッタ部を誘電体で構成することが考えられており、誘電体からの電子放出に関して、以下の非特許文献１〜３にて諸説が述べられている。
【０００５】
【特許文献１】特開平１−３１１５３３号公報
【特許文献２】特開平７−１４７１３１号公報
【特許文献３】特開２０００−２８５８０１号公報
【特許文献４】特公昭４６−２０９４４号公報
【特許文献５】特公昭４４−２６１２５号公報
【非特許文献１】安岡、石井著「強誘電体陰極を用いたパルス電子源」応用物理第６８巻第５号、ｐ５４６〜５５０（１９９９）
【非特許文献２】V.F.Puchkarev, G.A.Mesyats, On the mechanism of emission from the ferroelectric ceramic cathode, J.Appl.Phys., vol. 78, No. 9, 1 November, 1995, p. 5633-5637
【非特許文献３】H.Riege, Electron emission ferroelectrics - a review, Nucl. Instr. and Meth. A340, p. 80-89（1994）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、電子放出素子の利用にあたっては、放出された電子を蛍光体に衝突させて蛍光体発光させる光源や表示装置が知られている。つまり、電子放出素子から放出される電子を電子ビームとして利用する例がほとんどである。
【０００７】
本発明はこのような課題を考慮してなされたものであり、電子放出素子を、光源や表示装置以外の電子回路、例えばメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に応用することができ、しかも、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、高速応答が可能なマイクロデバイス及びマイクロデバイスアレーを提供することを目的とする。
【０００８】
また、本発明の他の目的は、電子放出素子を応用することによって、入力電圧の１０００倍程度の出力ダイナミックレンジで増幅させて出力することができ、しかも、高速応答が可能なメモリ機能を有する増幅回路を提供することにある。
【０００９】
また、本発明の他の目的は、電子放出素子を応用することによって、電子放出素子への書込み電圧の１０００倍程度の出力ダイナミックレンジで増幅させて出力することができ、しかも、高速に読み出すことができるメモリ装置を提供することにある。
【００１０】
また、本発明の他の目的は、電子放出素子を応用することによって、オフ時においては１０ｋＶ級の高耐圧絶縁を実現でき、オン時においてはアナログ入力電圧に応じたアナログ出力電圧を高速に出力させることができるアナログスイッチを提供することにある。
【００１１】
また、本発明の他の目的は、電子放出素子を応用することによって、高耐圧の電流制御素子を提供することにある。
【課題を解決するための手段】
【００１２】
本発明に係るマイクロデバイスは、入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、電源に接続され、かつ、前記電子放出素子から放出された電子を捕獲するコレクタ電極を含む増幅部とを有し、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とする。
【００１３】
これにより、先ず、電子放出素子のメモリ部に、入力電圧に応じた電荷が蓄積され、該蓄積された電荷に応じた電子が電子放出素子から放出されることになる。電子放出素子から放出された電子は、増幅部のコレクタ電極にて捕獲される。このとき、コレクタ電極と電子放出素子間に電流（コレクタ電流）が流れ、このコレクタ電流によって増幅が行われる。
【００１４】
つまり、電子放出素子から電子が放出されている間の作用を、等価回路的にみると、例えばコレクタ電極側をドレイン、メモリ部側をゲートとした電界効果型トランジスタが接続された形態となる。そして、メモリ部での蓄積電荷に応じた電圧が、前記トランジスタのゲートに印加されることによって、コレクタ電極を通じて前記トランジスタのドレイン−ソース間にドレイン電流（コレクタ電流）が流れ、コレクタ電極に負荷が接続されていれば、その負荷において電圧降下が起こり、出力（増幅電圧）として取り出すことができる。
【００１５】
この場合、前記トランジスタは、電子放出素子で構成されていることから、半導体の場合と違って、コレクタ電極に論理レベル電圧の１０００倍程度（例えば１０ｋＶ程度）の電源を接続することができる。そのため、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができる。これは、入力電圧の低電圧化につながり、入力電圧のレベルとして、論理回路で使用している電圧レベル（０〜１０Ｖ）を使用することができ、電子放出素子に入力電圧を供給する駆動回路の低電圧化、低消費電力化を図ることができる。
【００１６】
また、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空である。半導体によるトランジスタの場合は、半導体の結晶中を電子が移動することになるが、本発明では、電子は真空中を移動するため、半導体の場合よりも高速に移動することになる。これにより、本発明のコレクタ電流は半導体の場合よりも高速に流れることになり、高速応答が可能となる。
【００１７】
このように、本発明に係るマイクロデバイスにおいては、電子放出素子を光源や表示装置以外の電子回路、例えばメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に応用することができ、しかも、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、高速応答も可能となる。
【００１８】
また、本発明に係るマイクロデバイスは、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気を真空としているため、耐環境デバイスとしても有用であり、広範囲の温湿度環境下で動作することが可能である。例えば温度範囲でいえば、−５５〜１１０℃の範囲で動作が可能である。
【００１９】
そして、前記構成において、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気の真空度が１０-3〜１０-5Ｐａであることが好ましい。この場合、電子放出素子から放出された電子が高速にコレクタ電極に向かって移動できると共に、構造体の支持、及び真空のシール部を大きくする必要がなく、小型化に有利となる。
【００２０】
また、前記構成において、第１の期間に、前記電子放出素子に前記入力電圧を印加して、前記電子放出素子に前記入力電圧のレベルに応じた電荷を蓄積させ、第２の期間に、前記電子放出素子に対して電子放出に必要な電圧を印加して、前記電子放出素子から前記蓄積された電荷に応じた数の電子を放出させ、前記増幅部は、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流に応じた電圧を出力するようにしてもよい。
【００２１】
この場合、前記コレクタ電極と前記電源との間に負荷を接続し、前記コレクタ電流によって前記負荷に発生する電圧を出力電圧として取り出すようにしてもよい。
【００２２】
また、本発明において、前記電子放出素子は、誘電体で構成されたエミッタ部と、電圧が印加される第１の電極及び第２の電極とを有し、前記第１の電極は、前記エミッタ部の第１の面に形成され、前記第２の電極は、前記エミッタ部の第２の面に形成され、少なくとも前記第１の電極は、前記エミッタ部が露出される複数の貫通部を有し、前記第１の電極のうち、前記貫通部の周部における前記エミッタ部と対向する面が、前記エミッタ部から離間している構成を採用してもよい。
【００２３】
この場合、先ず、第１の電極と第２の電極との間に電圧が印加される。この電圧は、例えば、パルス電圧あるいは交流電圧のように、時間の経過に伴って、基準電圧（例えば０Ｖ）よりも高い又は低い電圧レベルから基準電圧よりも低い又は高い電圧レベルに急激に変化する電圧として定義される。もちろん、基準電圧よりも高い又は低い電圧レベルの電圧と、基準電圧よりも低い又は高い電圧レベルの電圧がそれぞれ別系統から供給されるようにしてもよい。
【００２４】
また、エミッタ部の第１の面と第１の電極と該電子放出素子の周囲の媒質（例えば、真空）との接触箇所においてトリプルジャンクションが形成されている。ここで、トリプルジャンクションとは、第１の電極とエミッタ部と真空との接触により形成される電界集中部として定義される。なお、前記トリプルジャンクションには、第１の電極とエミッタ部と真空が１つのポイントとして存在する３重点も含まれる。本発明では、トリプルジャンクションは、複数の貫通部の周部や第１の電極の周縁部に形成されることになる。従って、第１の電極と第２の電極との間に上述のような電圧が印加されると、上記したトリプルジャンクションにおいて電界集中が発生する。
【００２５】
そして、第１段階において、基準電圧よりも高い又は低い電圧、すなわち、入力電圧が第１の電極と第２の電極間に印加され、上記したトリプルジャンクション及び／又は第１の電極の先端部において例えば一方向への電界集中が発生し、第１の電極からエミッタ部に向けて電子放出が行われ、例えばエミッタ部のうち、第１の電極の貫通部に対応した部分や第１の電極の周縁部近傍の部分に電子が蓄積される。このとき、エミッタ部のうち、前記電子が蓄積された部分がメモリ部として機能し、上部電極が電子供給源として機能する。
【００２６】
次の第２段階において、駆動電圧の電圧レベルが急減に変化して、基準電圧よりも低い又は高い電圧が第１の電極と第２の電極間に印加されると、今度は、第１の電極の貫通部に対応した部分や第１の電極の周縁部近傍に帯電した電子は、逆方向へ分極反転したエミッタ部の双極子（エミッタ部の表面に負極性が現れる）により、エミッタ部から追い出され、エミッタ部のうち、前記電子が蓄積されていた部分から、貫通部を通じて電子が放出される。もちろん、第１の電極の外周部近傍からも電子が放出される。このとき、前記第１段階における前記エミッタ部の帯電量に応じた電子が、前記第２段階に前記エミッタ部から放出される。また、前記第１段階における前記エミッタ部の帯電量が、前記第２段階での電子放出が行われるまで維持される。つまり、帯電量に応じたアナログデータが記憶されることになる。
【００２７】
そして、この電子放出素子においては、先ず、第１の電極に複数の貫通部を形成したことから、各貫通部並びに第１の電極の外周部近傍から均等に電子が放出され、全体の電子放出特性のばらつきが低減し、電子放出の制御が容易になると共に、電子放出効率が高くなる。
【００２８】
また、この電子放出素子では、前記第１の電極のうち、前記貫通部の周部における前記エミッタ部と対向する面と前記エミッタ部との間にギャップが形成された形となることから、前記電圧を印加した際に、該ギャップの部分において電界集中が発生し易くなる。これは、電子放出の高効率化につながり、前記電圧の低電圧化（低い電圧レベルでの電子放出）を実現させることができる。
【００２９】
上述したように、本発明に係るマイクロデバイスで使用される電子放出素子は、前記貫通部の周部における前記エミッタ部と対向する面と前記エミッタ部との間にギャップが形成されて、第１の電極における貫通部の周部が庇状（フランジ状）となることから、ギャップの部分での電界集中が大きくなることとも相俟って、前記庇状の部分（貫通部の周部）から電子がされ易くなる。これは、電子放出の高出力、高効率化につながり、駆動電圧の低電圧化を実現させることができる。また、第１の電極における貫通部の周部がゲート電極（制御電極、フォーカス電子レンズ等）として機能するので、放出電子の直進性を向上させることができる。これは、例えば電子放出素子を多数並べて例えばメモリアレーとして構成した場合に、メモリ素子間のクロストークを低減する上で有利となる。また、電子放出素子を多数並べて例えばアナログマルチプレクサとして構成した場合に、アナログスイッチ間のクロストークを低減する上で有利となる。
【００３０】
また、前記電子放出素子は、誘電体で構成されたエミッタ部と、前記エミッタ部の第１の面に接するように形成された第１の電極と、前記エミッタ部の第２の面に接するように形成された第２の電極とを有し、少なくとも前記第１の電極は、前記エミッタ部が露出される複数の貫通部を有し、電気的な動作において、前記第１の電極と前記第２の電極間に、前記エミッタ部によるコンデンサと、前記第１の電極に形成された前記複数の貫通部によって前記第１の電極と前記エミッタ部との間に構成される複数のコンデンサの集合体とが形成されるようにしてもよい。
【００３１】
つまり、前記貫通部の周部における前記エミッタ部と対向する面と前記エミッタ部との間にギャップが形成され、これら複数のギャップによるコンデンサの集合体が形成されることになる。この場合、ギャップによるコンデンサの容量値が相対的に小さいものとなり、エミッタ部によるコンデンサとの分圧から、印加電圧のほとんどはギャップに印加されることになり、各ギャップにおいて、電子放出の高出力化が実現される。また、これらコンデンサの集合体はエミッタ部によるコンデンサに直列接続された構造となる。従って、全体の容量値は、エミッタ部によるコンデンサの容量値よりも小さくなる。このことから、電子放出は高出力であり、全体の消費電力は小さくなるという好ましい特性を得ることができる。
【００３２】
前記電子放出素子において、前記エミッタ部の少なくとも前記第１の面は、誘電体の粒界による凹凸が形成され、前記第１の電極は、前記誘電体の粒界における凹部に対応した部分に前記貫通部が形成されていてもよい。なお、前記第１の電極は、鱗片状の形状を有する物質を含んだ導電性物質、又は、複数の鱗片状の形状を有する物質の集合体にしてもよい。
【００３３】
これにより、前記第１の電極のうち、前記貫通部の周部における前記エミッタ部と対向する面が、前記エミッタ部から離間した構成、すなわち、前記貫通部の周部における前記エミッタ部と対向する面と前記エミッタ部との間にギャップが形成された構成を簡単に実現させることができる。
【００３４】
次に、本発明に係るマイクロデバイスアレーは、上述した本発明に係るマイクロデバイスが二次元的に配列され、前記マイクロデバイス間及び入出力端子とを接続する配線とを有する第１の基板と、前記第１の基板上の個々の前記マイクロデバイスに対向する位置に配された個別のコレクタ電極と、前記コレクタ電極間及び入出力端子とを接続する配線とを有する第２の基板と、前記コレクタ電極と接続して増幅部を構成する電源とを有し、少なくとも前記第１の基板と前記第２の基板間の雰囲気が真空であることを特徴とする。
【００３５】
この本発明に係るマイクロデバイスアレーによれば、例えばメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に容易に応用することができ、しかも、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、高速応答も可能となる。また、上述したように、放出電子の直進性を向上させることができるため、各マイクロデバイス間のクロストークを低減する上で有利となる。さらに、上述したように、放出電子の直進性が良好であることから、マイクロデバイスアレーを高集積化することが可能であり、半導体では不可能な高電圧出力回路を高集積化することが可能である。
【００３６】
次に、本発明に係る増幅回路は、入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、電源に接続され、かつ、前記電子放出素子から放出された電子を捕獲するコレクタ電極を含む増幅部とを有し、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とする。
【００３７】
これにより、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、しかも、メモリ機能を持たせることができると共に、高速応答も可能となる。
【００３８】
次に、本発明に係るメモリ装置は、書込み電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、電源に接続され、かつ、前記電子放出素子からの電子を捕獲するコレクタ電極を含む増幅部とを有し、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とする。
【００３９】
この場合、書込み期間に、前記電子放出素子に前記書込み電圧を印加して、前記電子放出素子に前記書込み電圧のレベルに応じた電荷を蓄積させ、読出し期間に、前記電子放出素子に対して電子放出に必要な読出し電圧を印加して、前記電子放出素子から前記蓄積された電荷に応じた数の電子を放出させ、前記増幅部は、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流に応じた電圧を出力するようにしてもよい。
【００４０】
これにより、電子放出素子への書込み電圧の１０００倍程度の出力ダイナミックレンジで増幅させて出力することができ、しかも、高速に読み出すことができる。
【００４１】
そして、前記メモリ装置において、前記書込み電圧は、アナログデータに応じたアナログ電圧であって、前記メモリ部に蓄積される電荷量は、前記アナログデータに応じたアナログ値であってもよい。これにより、１素子でアナログデータを記憶することが可能となり、メモリ装置の高集積化、精度劣化のないアナログデータの読み出し等を実現させることができる。なお、前記メモリ部に蓄積されたアナログ値を読み出すための読出し電圧は、前記アナログデータによらず一定値であってもよい。
【００４２】
従来は、例えばセンサ出力のようなアナログデータを、一旦、Ａ／Ｄ変換して精度に応じたビット数のメモリに記憶し、さらに、Ｄ／Ａ変換して、例えば駆動回路に出力していたが、本発明に係るメモリ装置を用いれば、高価なＡ／Ｄ変換器及びＤ／Ａ変換器が不要になるだけでなく、Ａ／Ｄ変換及びＤ／Ａ変換におけるデータ精度の劣化もなくなる。
【００４３】
次に、本発明に係るアナログスイッチは、入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、電源に接続され、かつ、前記電子放出素子からの電子を捕獲するコレクタ電極を含む増幅部とを有し、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気が真空であることを特徴とする。
【００４４】
この場合、入力期間に、前記電子放出素子に前記入力電圧を印加して、前記電子放出素子に前記入力電圧のレベルに応じた電荷を蓄積させ、オン制御期間に、前記電子放出素子に対して電子放出に必要なオン制御電圧を印加して、前記電子放出素子から前記蓄積された電荷に応じた数の電子を放出させ、前記増幅部は、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流に応じた電圧を出力するようにしてもよい。
【００４５】
これにより、オフ時においては１０ｋＶ級の高耐圧絶縁を実現でき、オン時においてはアナログ入力電圧に応じたアナログ出力電圧を高速に出力させることができる。
【００４６】
次に、本発明に係る電流制御素子は、入力電圧に応じた電荷を蓄積するメモリ部を備え、該メモリ部に蓄積された電荷に応じた電子を放出する電子放出素子と、電源に接続され、かつ、前記電子放出素子から放出された電子を捕獲するコレクタ電極を含む増幅部とを有し、前記電子の放出に伴って前記コレクタ電極に流れるコレクタ電流の向きと電流量で、出力電流の方向と電流量が制御されることを特徴とする。これにより、広範囲の温湿度環境下での電流制御が可能な高耐圧の電流制御素子を提供することができる。
【発明の効果】
【００４７】
以上説明したように、本発明に係るマイクロデバイス及びマイクロデバイスアレーによれば、電子放出素子を、光源や表示装置以外の電子回路、例えばメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に応用することができ、しかも、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、高速応答が可能となる。さらに、本発明に係るマイクロデバイス及びマイクロデバイスアレーは、少なくとも前記電子放出素子と前記コレクタ電極間の雰囲気を真空としているため、耐環境デバイスとしても有用であり、広範囲の温湿度環境下で動作することが可能である。例えば温度範囲でいえば、−５５〜１１０℃の範囲で動作が可能である。
【００４８】
また、本発明に係る増幅回路によれば、電子放出素子を応用することによって、入力電圧の１０００倍程度の出力ダイナミックレンジで増幅させて出力することができ、しかも、メモリ機能を持たせることができると共に、高速応答も可能となる。
【００４９】
また、本発明に係るメモリ装置によれば、電子放出素子を応用することによって、電子放出素子への書込み電圧の１０００倍程度の出力ダイナミックレンジで増幅させて出力することができ、しかも、高速に読み出すことができる。
【００５０】
また、本発明に係るアナログスイッチによれば、電子放出素子を応用することによって、オフ時においては１０ｋＶ級の高耐圧絶縁を実現でき、オン時においてはアナログ入力電圧に応じたアナログ出力電圧を高速に出力させることができる。
【００５１】
また、本発明に係る電流制御素子によれば、広範囲の温湿度環境下での電流制御が可能な高耐圧の電流制御素子を提供することができる。
【発明を実施するための最良の形態】
【００５２】
以下、本発明に係るマイクロデバイス、マイクロデバイスアレー、増幅回路、メモリ装置、アナログスイッチ及び電流制御素子の実施の形態例を、図１〜図３３を参照しながら説明する。
【００５３】
本実施の形態に係るマイクロデバイス１０は、図１に示すように、駆動回路１２と、電子放出素子１４と、増幅部１６とを有する。
【００５４】
駆動回路１２は、電子放出素子１４に対して入力電圧Ｖｉと駆動電圧Ｖｄ（電子放出に必要な電圧）とをシリーズに印加するように構成されている。
【００５５】
電子放出素子１４は、駆動回路１２から出力される入力電圧Ｖｉに応じた電荷を蓄積するメモリ部１８を備え、該メモリ部１８に蓄積された電荷に応じた電子を放出する。増幅部１６は、コレクタ電極２０を有する。コレクタ電極２０には＋電源２２が負荷２４を介して接続され、かつ、電子放出素子１４からの電子を捕獲する。また、少なくとも電子放出素子１４とコレクタ電極２０間の雰囲気は真空とされている。雰囲気中の真空度は、１０2〜１０-6Ｐａが好ましく、より好ましくは１０-3〜１０-5Ｐａである。これにより、電子放出素子１４から放出された電子が高速にコレクタ電極２０に向かって移動できると共に、構造体の支持、及び真空のシール部を大きくする必要がなく、小型化に有利となる。
【００５６】
ここで、先ず、マイクロデバイス１０の構成要素の１つである電子放出素子１４の構成並びに電子放出原理について図２〜図１３を参照しながら説明する。
【００５７】
この電子放出素子１４は、誘電体で構成された板状のエミッタ部３０と、該エミッタ部３０の第１の面（例えば上面）に形成された第１の電極（例えば上部電極）３２と、エミッタ部３０の第２の面（例えば下面）に形成された第２の電極（例えば下部電極）３４とを有する。駆動回路１２からの入力電圧Ｖｉや駆動電圧Ｖｄは、上部電極３２と下部電極３４との間に印加されるように配線接続されている。図１の例では、ＧＮＤ（グランド）を基準とした配線接続としており、電子放出素子１４の上部電極３２に駆動回路１２の出力が接続され、電子放出素子１４の下部電極３４にＧＮＤが接続されている。また、増幅部１６の出力端子３６とＧＮＤ間からマイクロデバイス１０の出力電圧Ｖｏが取り出されるようになっている。
【００５８】
上部電極３２は、図２の拡大図に示すように、エミッタ部３０が露出される複数の貫通部３８を有する。特に、エミッタ部３０の表面は、誘電体の粒界による凹凸４０が形成されており、上部電極３２の貫通部３８は、前記誘電体の粒界における凹部４２に対応した部分に形成されている。図２の例では、１つの凹部４２に対応して１つの貫通部３８が形成される場合を示しているが、複数の凹部４２に対応して１つの貫通部３８が形成される場合もある。エミッタ部３０を構成する誘電体の粒径は、０．１μｍ〜１０μｍが好ましく、さらに好ましくは２μｍ〜７μｍである。図２の例では、誘電体の粒径を３μｍとしている。
【００５９】
さらに、この電子放出素子１４は、図３に示すように、上部電極３２のうち、貫通部３８の周部４４におけるエミッタ部３０と対向する面４４ａが、エミッタ部３０から離間している。つまり、上部電極３２のうち、貫通部３８の周部４４におけるエミッタ部３０と対向する面４４ａとエミッタ部３０との間にギャップ４６が形成され、上部電極３２における貫通部３８の周部４４が庇状（フランジ状）に形成された形となっている。従って、以下の説明では、「上部電極３２の貫通部３８の周部４４」を「上部電極３２の庇部４４」と記す場合もある。なお、図１〜図３、図５Ａ、図５Ｂ、図６Ａ、図６Ｂ、図８、図１６、図１８、図２０、図２２〜図２４、図２７、図３２及び図３３の例では、誘電体の粒界の凹凸４０の凸部４８の断面を代表的に半円状で示してあるが、この形状に限るものではない。
【００６０】
また、この電子放出素子１４は、上部電極３２の厚みｔを、０．０１μｍ≦ｔ≦１０μｍとし、エミッタ部３０の上面、すなわち、誘電体の粒界における凸部４８の表面（凹部４２の内壁面でもある）と、上部電極３２の庇部４４の下面４４ａとのなす角の最大角度θを、１°≦θ≦６０°としている。また、エミッタ部３０の誘電体の粒界における凸部４８の表面（凹部４２の内壁面）と、上部電極３２の庇部４４の下面４４ａとの間の鉛直方向に沿った最大間隔ｄを、０μｍ＜ｄ≦１０μｍとしている。
【００６１】
さらに、この電子放出素子１４は、貫通部３８の形状、特に、図４に示すように、上面から見た形状は孔５０の形状であって、例えば円形状、楕円形状、トラック状のように、曲線部分を含むものや、四角形や三角形のように多角形状のものがある。図４の例では、孔５０の形状として円形状の場合を示している。
【００６２】
この場合、孔５０の平均径は、０．１μｍ以上、１０μｍ以下としている。この平均径は、孔５０の中心を通るそれぞれ異なる複数の線分の長さの平均を示す。
【００６３】
ここで、各構成部材の材料等について説明する。エミッタ部３０を構成する誘電体は、好適には、比誘電率が比較的高い、例えば１０００以上の誘電体を採用することができる。このような誘電体としては、チタン酸バリウムのほかに、ジルコン酸鉛、マグネシウムニオブ酸鉛、ニッケルニオブ酸鉛、亜鉛ニオブ酸鉛、マンガンニオブ酸鉛、マグネシウムタンタル酸鉛、ニッケルタンタル酸鉛、アンチモンスズ酸鉛、チタン酸鉛、マグネシウムタングステン酸鉛、コバルトニオブ酸鉛等、又はこれらの任意の組み合わせを含有するセラミックスや、主成分がこれらの化合物を５０重量％以上含有するものや、前記セラミックスに対して、さらにランタン、カルシウム、ストロンチウム、モリブデン、タングステン、バリウム、ニオブ、亜鉛、ニッケル、マンガン等の酸化物、もしくはこれらのいずれかの組み合わせ、又は他の化合物を適切に添加したもの等を挙げることができる。
【００６４】
例えば、マグネシウムニオブ酸鉛（ＰＭＮ）とチタン酸鉛（ＰＴ）の２成分系ｎＰＭＮ−ｍＰＴ（ｎ、ｍをモル数比とする）においては、ＰＭＮのモル数比を大きくすると、キュリー点が下げられて、室温での比誘電率を大きくすることができる。
【００６５】
特に、ｎ＝０．８５〜１．０、ｍ＝１．０−ｎでは比誘電率３０００以上となり好ましい。例えば、ｎ＝０．９１、ｍ＝０．０９では室温の比誘電率１５０００が得られ、ｎ＝０．９５、ｍ＝０．０５では室温の比誘電率２００００が得られる。
【００６６】
次に、マグネシウムニオブ酸鉛（ＰＭＮ）、チタン酸鉛（ＰＴ）、ジルコン酸鉛（ＰＺ）の３成分系では、ＰＭＮのモル数比を大きくするほかに、正方晶と擬立方晶又は正方晶と菱面体晶のモルフォトロピック相境界（ＭＰＢ：Morphotropic Phase Boundary）付近の組成とすることが比誘電率を大きくするのに好ましい。例えば、ＰＭＮ：ＰＴ：ＰＺ＝０．３７５：０．３７５：０．２５にて比誘電率５５００、ＰＭＮ：ＰＴ：ＰＺ＝０．５：０．３７５：０．１２５にて比誘電率４５００となり、特に好ましい。さらに、絶縁性が確保できる範囲内でこれらの誘電体に白金のような金属を混入して、誘電率を向上させるのが好ましい。この場合、例えば、誘電体に白金を重量比で２０％混入させるとよい。
【００６７】
また、エミッタ部３０は、上述したように、圧電／電歪層や反強誘電体層等を用いることができるが、エミッタ部３０として圧電／電歪層を用いる場合、該圧電／電歪層としては、例えば、ジルコン酸鉛、マグネシウムニオブ酸鉛、ニッケルニオブ酸鉛、亜鉛ニオブ酸鉛、マンガンニオブ酸鉛、マグネシウムタンタル酸鉛、ニッケルタンタル酸鉛、アンチモンスズ酸鉛、チタン酸鉛、チタン酸バリウム、マグネシウムタングステン酸鉛、コバルトニオブ酸鉛等、又はこれらのいずれかの組み合わせを含有するセラミックスが挙げられる。
【００６８】
主成分がこれらの化合物を５０重量％以上含有するものであってもよいことはいうまでもない。また、前記セラミックスのうち、ジルコン酸鉛を含有するセラミックスは、エミッタ部３０を構成する圧電／電歪層の構成材料として最も使用頻度が高い。
【００６９】
また、圧電／電歪層をセラミックスにて構成する場合、前記セラミックスに、さらに、ランタン、カルシウム、ストロンチウム、モリブデン、タングステン、バリウム、ニオブ、亜鉛、ニッケル、マンガン等の酸化物、もしくはこれらのいずれかの組み合わせ、又は他の化合物を、適宜、添加したセラミックスを用いてもよい。また、前記セラミックスにＳｉＯ2、ＣｅＯ2、Ｐｂ5Ｇｅ3Ｏ11もしくはこれらのいずれかの組み合わせを添加したセラミックスを用いてもよい。具体的には、ＰＴ−ＰＺ−ＰＭＮ系圧電材料にＳｉＯ2を０．２ｗｔ％、もしくはＣｅＯ2を０．１ｗｔ％、もしくはＰｂ5Ｇｅ3Ｏ11を１〜２ｗｔ％添加した材料が好ましい。
【００７０】
例えば、マグネシウムニオブ酸鉛とジルコン酸鉛及びチタン酸鉛とからなる成分を主成分とし、さらにランタンやストロンチウムを含有するセラミックスを用いることが好ましい。
【００７１】
圧電／電歪層は、緻密であっても、多孔質であってもよく、多孔質の場合、その気孔率は４０％以下であることが好ましい。
【００７２】
エミッタ部３０として反強誘電体層を用いる場合、該反強誘電体層としては、ジルコン酸鉛を主成分とするもの、ジルコン酸鉛とスズ酸鉛とからなる成分を主成分とするもの、さらにはジルコン酸鉛に酸化ランタンを添加したもの、ジルコン酸鉛とスズ酸鉛とからなる成分に対してジルコン酸鉛やニオブ酸鉛を添加したものが望ましい。
【００７３】
また、この反強誘電体層は、多孔質であってもよく、多孔質の場合、その気孔率は３０％以下であることが望ましい。
【００７４】
さらに、エミッタ部３０にタンタル酸ビスマス酸ストロンチウム（ＳｒＢｉ2Ｔａ2Ｏ9）を用いた場合、分極反転疲労が小さく好ましい。このような分極反転疲労が小さい材料は、層状強誘電体化合物で、（ＢｉＯ2）2+（Ａm-1ＢmＯ3m+1）2-という一般式で表される。ここで、金属Ａのイオンは、Ｃａ2+、Ｓｒ2+、Ｂａ2+、Ｐｂ2+、Ｂｉ3+、Ｌａ3+等であり、金属Ｂのイオンは、Ｔｉ4+、Ｔａ5+、Ｎｂ5+等である。さらに、チタン酸バリウム系、ジルコン酸鉛系、ＰＺＴ系の圧電セラミックスに添加剤を加えて半導体化させることも可能である。この場合、エミッタ部３０内で不均一な電界分布をもたせて、電子放出に寄与する上部電極３２との界面近傍に電界集中を行うことが可能となる。
【００７５】
また、圧電／電歪／反強誘電体セラミックスに、例えば鉛ホウケイ酸ガラス等のガラス成分や、他の低融点化合物（例えば酸化ビスマス等）を混ぜることによって、焼成温度を下げることができる。
【００７６】
また、圧電／電歪／反強誘電体セラミックスで構成する場合、その形状はシート状の成形体、シート状の積層体、あるいは、これらを他の支持用基板に積層又は接着したものであってもよい。
【００７７】
また、エミッタ部３０に非鉛系の材料を使用する等により、エミッタ部３０を融点もしくは蒸散温度の高い材料とすることで、電子もしくはイオンの衝突に対し損傷しにくくなる。
【００７８】
そして、エミッタ部３０を形成する方法としては、スクリーン印刷法、ディッピング法、塗布法、電気泳動法、エアロゾルデポジション法等の各種厚膜形成法や、イオンビーム法、スパッタリング法、真空蒸着法、イオンプレーティング法、化学気相成長法（ＣＶＤ）、めっき等の各種薄膜形成法を用いることができる。特に、圧電／電歪材料の粉末化したものを、エミッタ部３０として形成し、これに低融点のガラスやゾル粒子を含浸する方法をとることが好ましい。この手法により、７００℃あるいは６００℃以下といった低温での膜形成が可能となる。
【００７９】
上部電極３２は、焼成後に薄い膜が得られる有機金属ペーストが用いられる。例えば白金レジネートペースト等の材料を用いることが好ましい。また、分極反転疲労を抑制する酸化物電極、例えば、酸化ルテニウム（ＲｕＯ2）、酸化イリジウム（ＩｒＯ2）、ルテニウム酸ストロンチウム（ＳｒＲｕＯ3）、Ｌａ1-xＳｒxＣｏＯ3（例えばｘ＝０．３や０．５）、Ｌａ1-xＣａxＭｎＯ3（例えばｘ＝０．２）、Ｌａ1-xＣａxＭｎ1-yＣｏyＯ3（例えばｘ＝０．２、ｙ＝０．０５）、もしくはこれらを例えば白金レジネートペーストに混ぜたものが好ましい。
【００８０】
また、上部電極３２として、図５Ａ及び図５Ｂに示すように、複数の鱗片状の形状を有する物質５２（例えば黒鉛）の集合体５４や、図６Ａ及び図６Ｂに示すように、鱗片状の形状を有する物質５２を含んだ導電性の物質５６の集合体５８も好ましく用いられる。この場合、前記集合体５４や集合体５８でエミッタ部３０の表面を完全に覆うのではなく、エミッタ部３０が一部露出する貫通部３８を複数設けて、エミッタ部３０のうち、貫通部３８を臨む部分を電子放出領域とする。
【００８１】
上部電極３２は、上記材料を用いて、スクリーン印刷、スプレー、コーティング、ディッピング、塗布、電気泳動法等の各種の厚膜形成法や、スパッタリング法、イオンビーム法、真空蒸着法、イオンプレーティング法、化学気相成長法（ＣＶＤ）、めっき等の各種の薄膜形成法による通常の膜形成法に従って形成することができ、好適には、前者の厚膜形成法によって形成するとよい。
【００８２】
一方、下部電極３４は、導電性を有する物質、例えば金属が用いられ、白金、モリブデン、タングステン等によって構成される。また、高温酸化雰囲気に対して耐性を有する導体、例えば金属単体、合金、絶縁性セラミックスと金属単体との混合物、絶縁性セラミックスと合金との混合物等によって構成され、好適には、白金、イリジウム、パラジウム、ロジウム、モリブデン等の高融点貴金属や、銀−パラジウム、銀−白金、白金−パラジウム等の合金を主成分とするものや、白金とセラミック材料とのサーメット材料によって構成される。さらに好適には、白金のみ又は白金系の合金を主成分とする材料によって構成される。
【００８３】
また、下部電極３４として、カーボン、グラファイト系の材料を用いてもよい。なお、電極材料中に添加されるセラミック材料の割合は、５〜３０体積％程度が好適である。もちろん、上述した上部電極と同様の材料を用いるようにしてもよい。
【００８４】
下部電極３４は、好適には上記厚膜形成法によって形成する。下部電極３４の厚さは、２０μｍ以下であるとよく、好適には５μｍ以下であるとよい。
【００８５】
エミッタ部３０、上部電極３２及び下部電極３４をそれぞれ形成するたびに熱処理（焼成処理）することで、一体構造にすることができる。
【００８６】
エミッタ部３０、上部電極３２及び下部電極３４を一体化させるための焼成処理に係る温度としては、５００〜１４００℃の範囲、好適には、１０００〜１４００℃の範囲とするとよい。さらに、膜状のエミッタ部３０を熱処理する場合、高温時にエミッタ部３０の組成が不安定にならないように、エミッタ部３０の蒸発源と共に雰囲気制御を行いながら焼成処理を行うことが好ましい。
【００８７】
焼成処理を行うことで、特に、上部電極３２となる膜が例えば厚み１０μｍから厚み０．１μｍに収縮すると同時に複数の孔等が形成されていき、結果的に、図２に示すように、上部電極３２に複数の貫通部３８が形成され、貫通部３８の周部４４が庇状に形成された構成となる。もちろん、上部電極３２となる膜に対して事前（焼成前）にエッチング（ウェットエッチング、ドライエッチング）やリフトオフ等によってパターンニングを施した後、焼成するようにしてもよい。この場合、後述するように、貫通部３８として切欠き形状やスリット形状を容易に形成することができる。
【００８８】
なお、エミッタ部３０を適切な部材によって被覆し、該エミッタ部３０の表面が焼成雰囲気に直接露出しないようにして焼成する方法を採用してもよい。
【００８９】
次に、電子放出素子１４の電子放出原理について説明する。先ず、上部電極３２と下部電極３４との間に電圧が印加される。この電圧は、例えば、パルス電圧あるいは交流電圧のように、時間の経過に伴って、基準電圧（例えば０Ｖ）よりも高い又は低い電圧レベルから基準電圧よりも低い又は高い電圧レベルに急激に変化する電圧として定義される。もちろん、基準電圧よりも高い又は低い電圧レベルの電圧と、基準電圧よりも低い又は高い電圧レベルの電圧がそれぞれ別系統から供給されるようにしてもよい。この例では、駆動回路１２から電子放出素子に入力電圧Ｖｉと駆動電圧Ｖｄとがシリーズに供給されるようになっている。
【００９０】
また、エミッタ部３０の上面と上部電極３２と該電子放出素子１４の周囲の媒質（例えば、真空）との接触箇所においてトリプルジャンクションが形成されている。ここで、トリプルジャンクションとは、上部電極３２とエミッタ部３０と真空との接触により形成される電界集中部として定義される。なお、前記トリプルジャンクションには、上部電極３２とエミッタ部３０と真空が１つのポイントとして存在する３重点も含まれる。
【００９１】
この電子放出素子１４において、トリプルジャンクションは、上部電極３２の庇部４４や上部電極３２の周縁部に形成されることになる。従って、上部電極３２と下部電極３４との間に電圧が印加されると、上記したトリプルジャンクションにおいて電界集中が発生する。
【００９２】
ここで、電子放出素子１４の電子放出方式について図７及び図８を参照しながら説明する。図７の時点ｔ１（第１段階）において、駆動回路１２からの入力電圧Ｖｉが電子放出素子に印加される。このとき、上部電極３２に基準電圧（この場合、０Ｖ）よりも低い入力電圧Ｖｉが印加され、下部電極３４には基準電圧が印加される。電子放出素子１４に入力電圧Ｖｉが印加されることで、上記したトリプルジャンクション及び／又は上部電極３２の庇部４４の先端において電界集中が発生し、上部電極３２からエミッタ部３０に向けて電子放出が行われ、例えばエミッタ部３０のうち、上部電極３２の貫通部３８から露出する部分や上部電極３２の周縁部近傍の部分に電子が蓄積される。このとき、エミッタ部３０のうち、前記電子が蓄積された部分がメモリ部１８（図１参照）として機能し、上部電極３２が電子供給源として機能する。
【００９３】
前記入力電圧Ｖｉが供給された後の時点ｔ２（第２段階）において、駆動回路１２からの駆動電圧Ｖｄが電子放出素子１４に印加される。このとき、上部電極３２に基準電圧よりも高い駆動電圧Ｖｄが印加され、下部電極３４に基準電圧が印加される。これにより、上部電極３２の貫通部３８に対応した部分や上部電極３２の周縁部近傍に蓄積していた電子は、逆方向へ分極反転したエミッタ部３０の双極子（エミッタ部３０の表面に負極性が現れる）により、エミッタ部３０から追い出され、図８に示すように、エミッタ部３０のうち、前記電子の蓄積されていた部分から、貫通部３８を通じて電子が放出される。もちろん、上部電極３２の外周部近傍からも電子が放出される。
【００９４】
また、この電子放出素子１４においては、図９に示すように、電気的な動作において、上部電極３２と下部電極３４間に、エミッタ部３０によるコンデンサＣ１と、各ギャップ４６（図３参照）による複数のコンデンサＣａの集合体とが形成された形となる。すなわち、各ギャップ４６による複数のコンデンサＣａは、互いに並列に接続された１つのコンデンサＣ２として構成され、等価回路的には、集合体によるコンデンサＣ２にエミッタ部３０によるコンデンサＣ１が直列接続された形となる。
【００９５】
実際には、集合体によるコンデンサＣ２にエミッタ部３０によるコンデンサＣ１がそのまま直列接続されることはなく、上部電極３２への貫通部３８の形成個数や全体の形成面積等に応じて、直列接続されるコンデンサ成分が変化する。
【００９６】
ここで、図１０に示すように、例えばエミッタ部３０によるコンデンサＣ１のうち、その２５％が集合体によるコンデンサＣ２と直列接続された場合を想定して、容量計算を行ってみる。先ず、ギャップ４６の部分は真空であることから比誘電率は１となる。そして、ギャップ４６の最大間隔ｄを０．１μｍ、１つのギャップ４６の部分の面積Ｓ＝１μｍ×１μｍとし、ギャップ４６の数を１０，０００個とする。また、エミッタ部３０の比誘電率を２０００、エミッタ部３０の厚みを２０μｍ、上部電極３２と下部電極３４の対向面積を２００μｍ×２００μｍとすると、集合体によるコンデンサＣ２の容量値は０．８８５ｐＦ、エミッタ部３０によるコンデンサＣ１の容量値は３５．４ｐＦとなる。そして、エミッタ部３０によるコンデンサＣ１のうち、集合体によるコンデンサＣ２と直列接続されている部分を全体の２５％としたとき、該直列接続された部分における容量値（集合体によるコンデンサＣ２の容量値を含めた容量値）は０．８０５ｐＦであり、残りの容量値は２６．６ｐＦとなる。
【００９７】
これら直列接続された部分と残りの部分は並列接続されているから、全体の容量値は、２７．５ｐＦとなる。この容量値は、エミッタ部３０によるコンデンサＣ１の容量値３５．４ｐＦの７８％である。つまり、全体の容量値は、エミッタ部３０によるコンデンサＣ１の容量値よりも小さくなる。
【００９８】
このように、複数のギャップ４６によるコンデンサＣａの集合体については、ギャップ４６によるコンデンサＣａの容量値が相対的に小さいものとなり、エミッタ部３０によるコンデンサＣ１との分圧から、駆動電圧Ｖｄのほとんどはギャップ４６に印加されることになり、各ギャップ４６において、電子放出の高出力化が実現される。
【００９９】
また、集合体によるコンデンサＣ２は、エミッタ部３０によるコンデンサＣ１に直列接続された構造となることから、全体の容量値は、エミッタ部３０によるコンデンサＣ１の容量値よりも小さくなる。このことから、電子放出は高出力であり、全体の消費電力は小さくなるという好ましい特性を得ることができる。
【０１００】
ここで、電子放出素子１４の特性、特に、電圧−電荷量特性（電圧−分極量特性）について説明する。
【０１０１】
この電子放出素子１４は、真空中において、図１１の特性に示すように、基準電圧＝０（Ｖ）を基準とした非対称のヒステリシス曲線を描く。
【０１０２】
この特性について説明すると、先ず、エミッタ部３０のうち、電子が放出される部分を電子放出部と定義したとき、基準電圧が印加されるポイントｐ１（初期状態）では、前記電子放出部に電子がほとんど蓄積されていない状態となっている。その後、負電圧を印加すると、前記電子放出部において、エミッタ部３０が分極反転した双極子の正電荷の量が増し、それに伴って、第１段階における上部電極３２から電子放出部へ向けた電子放出が起きて、電子が蓄積されていくこととなる。負電圧のレベルを負方向に大きくしていくと、前記電子放出部への電子の蓄積に伴って、ある負電圧のポイントｐ２において正電荷の量と負電荷の量が平衡な状態となり、負電圧のレベルを負方向に大きくしていくと、さらに電子の蓄積量が増加し、これに伴って、負電荷の量が正電荷の量よりも多い状態となる。ポイントｐ３において電子の蓄積飽和状態となる。ここでの負電荷の量は、蓄積したまま残っている電子の量と、エミッタ部３０が分極反転した双極子の負電荷の量の合計である。
【０１０３】
その後、負電圧のレベルを小さくしていき、さらに、基準電圧を超えて正電圧を印加していくと、ポイントｐ４において、第２段階における電子の放出が開始される。この正電圧を正方向に大きくすれば、電子の放出量が増加し、ポイントｐ５では、正電荷の量と負電荷の量が平衡な状態となる。そして、ポイントｐ６では、蓄積されていた電子がほとんど放出され、正電荷の量と負電荷の量の差が初期状態とほぼ同じになる。すなわち、電子の蓄積はほとんどなくなり、エミッタ部３０が分極した双極子の負電荷のみが電子放出部に現れている状態である。
【０１０４】
そして、この特性の特徴ある部分は、以下の点である。
【０１０５】
（１）正電荷の量と負電荷の量が平衡な状態であるポイントｐ２における負電圧をＶ１、ポイントｐ５における正電圧をＶ２としたとき、
｜Ｖ１｜＜｜Ｖ２｜
である。
【０１０６】
（２）より詳しくは、１．５×｜Ｖ１｜＜｜Ｖ２｜である。
【０１０７】
（３）ポイントｐ２における正電荷の量と負電荷の量の変化の割合をΔＱ１／ΔＶ１、ポイントｐ５における正電荷の量と負電荷の量の変化の割合をΔＱ２／ΔＶ２としたとき、
（ΔＱ１／ΔＶ１）＞（ΔＱ２／ΔＶ２）
である。
【０１０８】
（４）電子が蓄積飽和状態となる電圧をＶ３、電子の放出が開始される電圧をＶ４としたとき、
１≦｜Ｖ４｜／｜Ｖ３｜≦１．５
である。
【０１０９】
次に、図１１の特性を電圧−分極量特性の立場で説明する。初期状態において、エミッタ部３０が一方向に分極されて、例えば双極子の負極がエミッタ部３０の上面に向いた状態（図１２Ａ参照）となっている場合を想定して説明する。
【０１１０】
先ず、図１１に示すように、基準電圧（例えば０Ｖ）が印加されるポイントｐ１（初期状態）では、図１２Ａに示すように、双極子の負極がエミッタ部３０の上面に向いた状態となっていることから、エミッタ部３０の上面には電子がほとんど蓄積されていない状態となっている。
【０１１１】
その後、負電圧を印加し、該負電圧のレベルを負方向に大きくしていくと、負の抗電圧を超えたあたり（図１１のポイントｐ２参照）から分極が反転しはじめ、図１１のポイントｐ３にて全ての分極が反転することになる（図１２Ｂ参照）。この分極反転によって、上記したトリプルジャンクション及び／又は上部電極３２の庇部４４の先端において電界集中が発生し、第１段階における上部電極３２からエミッタ部３０に向けた電子放出が起こり、例えばエミッタ部３０のうち、上部電極３２の貫通部３８から露出する部分や上部電極３２の周縁部近傍の部分に電子が蓄積される（図１２Ｃ参照）。特に、上部電極３２から、エミッタ部３０のうち、上部電極３２の貫通部３８から露出する部分に向けて電子が放出（内部放出）されることになる。そして、図１１のポイントｐ３において電子の蓄積飽和状態となる。
【０１１２】
その後、負電圧のレベルを小さくしていき、さらに、基準電圧を超えて正電圧を印加していくと、ある電圧レベルまでは、エミッタ部３０の上面の帯電状態が維持される（図１３Ａ参照）。正電圧のレベルをさらに大きくいくと、図１１のポイントｐ４の直前において、双極子の負極がエミッタ部３０の上面に向き始める領域が発生し（図１３Ｂ参照）、さらに、レベルを上げて図１１のポイントｐ４以降において、双極子の負極によるクーロン反発力により、電子の放出が開始される（図１３Ｃ参照）。この正電圧を正方向に大きくすれば、電子の放出量が増加し、正の抗電圧を超えたあたり（ポイントｐ５）から分極が再び反転する領域が拡大して、ポイントｐ６では、蓄積されていた電子がほとんど放出され、このときの分極量は初期状態の分極量とほぼ同じになる。
【０１１３】
そして、この電子放出素子１４の特性の特徴ある部分は、以下の点となる。
【０１１４】
（Ａ）負の抗電圧をｖ１、正の抗電圧をｖ２としたとき、
｜ｖ１｜＜｜ｖ２｜
である。
【０１１５】
（Ｂ）より詳しくは、１．５×｜ｖ１｜＜｜ｖ２｜である。
【０１１６】
（Ｃ）負の抗電圧ｖ１を印加した際における分極の変化の割合をΔｑ１／Δｖ１、正の抗電圧ｖ２を印加した際における分極の変化の割合をΔｑ２／Δｖ２としたとき、
（Δｑ１／Δｖ１）＞（Δｑ２／Δｖ２）
である。
【０１１７】
（Ｄ）電子が蓄積飽和状態となる電圧をｖ３、電子の放出が開始される電圧をｖ４としたとき、
１≦｜ｖ４｜／｜ｖ３｜≦１．５
である。
【０１１８】
この電子放出素子１４は、上述のように、図１１に示す特性を有することから、後述するメモリ装置やアナログスイッチに容易に適用させることができる。
【０１１９】
次に、本実施の形態に係るマイクロデバイス１０の動作について図１を参照しながら説明する。先ず、駆動回路１２からの入力電圧Ｖｉが電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、上述したように、電子放出素子１４のメモリ部１８に、入力電圧Ｖｉに応じた電荷が蓄積される。その後、駆動回路１２からの駆動電圧Ｖｄが電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、電子放出素子１４のメモリ部１８に蓄積されていた電荷に応じた電子が電子放出素子１４から放出されることになる。電子放出素子１４から放出された電子は、増幅部１６のコレクタ電極２０にて捕獲される。このとき、コレクタ電極２０と電子放出素子１４間に電流（コレクタ電流Ｉｃ）が流れ、このコレクタ電流Ｉｃによって増幅が行われる。
【０１２０】
つまり、電子放出素子１４から電子が放出されている間の作用を、等価回路的にみると、図１４に示すように、例えばコレクタ電極２０側をドレインＤ、メモリ部１８側をゲートＧ、ＧＮＤ側をソースＳとした電界効果型トランジスタＴｒが接続された形態となる。そして、メモリ部１８での蓄積電荷に応じた電圧が、トランジスタＴｒのゲートＧに印加されることによって、コレクタ電極２０を通じてトランジスタＴｒのドレインＤ−ソースＳ間にドレイン電流Ｉｄ（＝コレクタ電流Ｉｃ）が流れ、コレクタ電極２０に負荷２４が接続されていれば、その負荷２４において電圧降下が起こり、出力端子３６から出力電圧（増幅電圧）Ｖｏとして取り出すことができる。
【０１２１】
ここで、このマイクロデバイス１０の出力特性（駆動電圧Ｖｄ−コレクタ電流Ｉｃの特性）について図１５を参照しながら説明する。この出力特性は、電子放出素子１４のエミッタ部３０の膜厚を２０μｍとした場合の特性である。図１５において、曲線Ａは入力電圧Ｖｉ＝−７０Ｖの出力特性、曲線Ｂは入力電圧Ｖｉ＝−４０Ｖの出力特性、曲線Ｃは入力電圧Ｖｉ＝−３０Ｖの出力特性、曲線Ｄは入力電圧Ｖｉ＝−２０Ｖの出力特性をそれぞれ示す。
【０１２２】
図１５の出力特性から、入力電圧Ｖｉの絶対値が大きいほど、同一の駆動電圧Ｖｄ（例えば２００Ｖ）でのコレクタ電流Ｉｃの値が大きくなっており、また、駆動電圧Ｖｄが０〜約３００Ｖにおいて非飽和領域、３００Ｖを超える電圧において飽和領域となり、トランジスタの出力特性に酷似した特性となっていることがわかる。
【０１２３】
従って、駆動電圧Ｖｄが３００Ｖ以下の範囲では、駆動電圧Ｖｄのレベルを制御することによって、このマイクロデバイス１０の出力ダイナミックレンジを制御することが可能となる。
【０１２４】
図１５の例では、エミッタ部３０の厚みを２０μｍとしているが、この厚みを２μｍ程度まで薄くすることによって、入力電圧Ｖｉを−２Ｖ、−３Ｖ、−４Ｖ、−７とすることで、図１５とほぼ同様の出力特性を得ることができる。すなわち、入力電圧Ｖｉとして、論理回路で使用している電圧レベル（０〜１０Ｖ）を使用することができる。
【０１２５】
さらに、このマイクロデバイス１０では、電子放出素子１４においてトランジスタと同様の作用が行われるが、半導体によるトランジスタの場合と違って、コレクタ電極２０に論理レベル電圧の１０００倍程度（例えば１０ｋＶ程度）の電源電圧を有する電源２２を接続することができる。そのため、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができる。これは、入力電圧Ｖｉの低電圧化につながり、入力電圧Ｖｉのレベルとして、論理回路で使用している電圧レベル（０〜１０Ｖ）を使用することができ、電子放出素子１４に入力電圧Ｖｉを供給する駆動回路１２の低電圧化、低消費電力化を図ることができる。
【０１２６】
また、このマイクロデバイス１０においては、少なくとも電子放出素子１４とコレクタ電極２０間の雰囲気が真空である。半導体によるトランジスタの場合は、半導体の結晶中を電子が移動することになるが、本実施の形態では、電子は真空中を移動するため、半導体の場合よりも高速に移動することになる。これにより、本実施の形態におけるコレクタ電流Ｉｃは半導体の場合よりも高速に流れることになり、高速応答が可能となる。
【０１２７】
このように、本実施の形態に係るマイクロデバイス１０においては、電子放出素子１４を、光源や表示装置以外の電子回路、例えば後述するようにメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に応用することができ、しかも、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、高速応答も可能となる。
【０１２８】
また、本実施の形態に係るマイクロデバイス１０は、少なくとも電子放出素子１４とコレクタ電極２０間の雰囲気を真空としているため、耐環境デバイスとしても有用であり、広範囲の温湿度環境下で動作することが可能である。例えば温度範囲でいえば、−５５〜１１０℃の範囲で動作が可能である。
【０１２９】
また、複数の本実施の形態に係るマイクロデバイス１０を二次元的に配列することで、本実施の形態に係るマイクロデバイスアレーを構成することができる。この場合の構成例としては、図示しないが、本実施の形態に係る複数のマイクロデバイス１０が二次元的に配列された第１の基板と、複数のコレクタ電極２０が二次元的に配列された第２の基板と、電源２２とを具備し、少なくとも前記第１の基板と前記第２の基板間の雰囲気を真空にして構成する。第１の基板には、二次元的に配列されたマイクロデバイス１０のほか、各マイクロデバイス１０間を接続する配線やこれらマイクロデバイス１０と入出力端子を接続する配線が形成される。第２の基板には、前記第１の基板に形成された個々のマイクロデバイス１０に対向する位置にそれぞれ個別のコレクタ電極２０が配列され、さらに、各コレクタ電極２０間及び入出力端子とを接続する配線が形成される。電源２２は、各コレクタ電極２０に接続されることで増幅部１６を構成する。
【０１３０】
この実施の形態に係るマイクロデバイスアレーによれば、例えばメモリ機能を有する増幅回路やメモリ装置あるいはアナログスイッチ等に容易に応用することができ、しかも、出力ダイナミックレンジを入力ダイナミックレンジの１０００倍程度まで広げることができ、高速応答も可能となる。また、各電子放出素子１４から放出される電子の直進性を向上させることができるため、各マイクロデバイス１０間のクロストークを低減する上で有利となり、高集積化が可能である。
【０１３１】
次に、上述した本実施の形態に係るマイクロデバイス１０の応用例について図１６〜図２１を参照しながら説明する。
【０１３２】
先ず、第１の応用例は、図１６に示すように、増幅回路１００である。この実施の形態に係る増幅回路１００は、波形整形回路１０２と、タイミング発生回路１０４と、電子放出素子１４と、増幅部１６とを有する。
【０１３３】
波形整形回路１０２は、図１７に示すように、波形整形回路１０２の前段に接続された外部回路１０６（図１６参照）からの出力信号Ｓｏをパルス波形に整形して入力電圧Ｖｉの波形とすると共に、タイミング発生回路１０４からのトリガ信号Ｓｔの入力に基づいて前記入力電圧Ｖｉの波形の後ろに駆動電圧Ｖｄの波形を重畳して出力する。
【０１３４】
つまり、この波形整形回路１０２からは、外部回路１０６の出力信号Ｓｏのレベル（電流レベル、電圧レベル、周波数レベル等）に応じた電圧レベルを有する入力電圧Ｖｉの波形と、駆動電圧Ｖｄの波形がシリーズとされた信号Ｓｄが出力されることになる。
【０１３５】
従って、先ず、波形整形回路１０２からの出力信号Ｓｄのうち、入力電圧Ｖｉの波形が電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、上述したように、電子放出素子１４のメモリ部１８に、入力電圧Ｖｉに応じた電荷が蓄積される。その後、波形整形回路１０２から駆動電圧Ｖｄの波形が電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、電子放出素子１４のメモリ部１８に蓄積されていた電荷に応じた電子が電子放出素子１４から放出される。電子放出素子１４から放出された電子は、増幅部１６のコレクタ電極２０にて捕獲される。このとき、コレクタ電極２０と電子放出素子１４間に電流（コレクタ電流Ｉｃ）が流れ、コレクタ電極２０に接続されている負荷２４において電圧降下が起こり、出力端子３６から出力電圧Ｖｏとして取り出されることになる。
【０１３６】
具体的には、電源２２の電圧レベル（Ｖｃ）を１０ｋＶとすると、コレクタ電流Ｉｃがゼロ（つまり、アナログデータがゼロ）のときは、出力電圧Ｖｏは１０ｋＶ、コレクタ電流Ｉｃ＜Ｖｃ／Ｒ（Ｒ：負荷２４の抵抗値）の範囲において、コレクタ電流Ｉｃを増加させると（つまり、アナログデータのレベルを大きくしていくと）、Ｖｏ＝Ｖｃ−ＩｃＲとして出力される。さらに、Ｉｃ＝Ｖｃ／Ｒまで到達すると（つまり、アナログデータのレベルを最大値にすると）、Ｖｏ＝０となる。従って、出力電圧Ｖｏは、増幅率をｋとすると、Ｖｏ＝Ｖｃ−ｋＶｉで表すことができる。
【０１３７】
この実施の形態に係る増幅回路１００においては、入力電圧Ｖｉを一旦電荷として保持（メモリ）し、その後の駆動電圧Ｖｄの印加にて、入力電圧の１０００倍程度の出力ダイナミックレンジで増幅させて出力させることができる。電子放出素子１４とコレクタ電極２０間の雰囲気が真空であるため、高速応答が可能であるが、入力電圧Ｖｉの波形と駆動電圧Ｖｄの波形との時間的間隔を任意にとることによって、遅延増幅回路としても利用することができる。
【０１３８】
次に、第２の応用例は、図１８に示すように、メモリ装置１１０である。この実施の形態に係るメモリ装置１１０は、書込み回路１１２と、読出し回路１１４と、合成回路１１６と、電子放出素子１４と、増幅部１６とを有する。
【０１３９】
書込み回路１１２は、図１９に示すように、書込み回路１１２の前段に接続された外部回路１１８（図１８参照）からの出力信号Ｓｏを保持し、メモリコントローラ１２０（図１８参照）からの書込みイネーブル信号Ｅｗの入力に基づいて、前記出力信号Ｓｏをパルス波形（書込み電圧Ｖｗ）に整形して書込み信号Ｓｗとして出力する。読出し回路１１４は、メモリコントローラ１２０からの読出しイネーブル信号Ｅｒの入力に基づいて一定期間だけ読出し電圧Ｖｒ（駆動電圧Ｖｄ）とされる読出し信号Ｓｒを出力する。これら書込み回路１１２からの書込み信号Ｓｗと読出し回路１１４からの読出し信号Ｓｒは後段の合成回路１１６に供給される。合成回路１１６は、書込み回路１１２からの書込み信号Ｓｗに含まれる書込み電圧Ｖｗの波形と読出し回路１１４からの読出し信号Ｓｒに含まれる読出し電圧Ｖｒ（駆動電圧Ｖｄ）の波形をシリーズに合成し、合成信号Ｓｍとして電子放出素子１４に供給する。ここで、読出し電圧Ｖｒ（駆動電圧Ｖｄ）は、一定値の振幅を有するパルス電圧を用いることができる。
【０１４０】
従って、先ず、合成回路１１６からの合成信号Ｓｍに含まれる書込み電圧Ｖｗが電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、上述したように、電子放出素子１４のメモリ部１８に、書込み電圧Ｖｗに応じた電荷が蓄積される。その後、合成回路１１６からの合成信号Ｓｍに含まれる読出し電圧Ｖｒが電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、電子放出素子１４のメモリ部１８に蓄積されていた電荷に応じた電子が電子放出素子１４から放出される。電子放出素子１４から放出された電子は、増幅部１６のコレクタ電極２０にて捕獲される。このとき、コレクタ電極２０と電子放出素子１４間に電流（コレクタ電流Ｉｃ）が流れ、コレクタ電極２０に接続されている負荷２４において電圧降下が起こり、出力端子３６から出力電圧Ｖｏとして取り出されることになる。
【０１４１】
この実施の形態に係るメモリ装置１１０においては、書込み電圧Ｖｗをバイナリにしたデジタルデータのメモリとしてだけでなく、書込み電圧Ｖｗの電圧を、アナログデータに応じたアナログ電圧とすることで、１素子でアナログデータを記憶することが可能なメモリ装置１１０として用いることができる。アナログデータを直接１素子で記憶することができることから、通常のメモリ装置と比較して以下のような効果を奏することになる。
【０１４２】
すなわち、アナログデータを、一旦、通常のメモリ装置に記憶して出力させる場合、先ず、アナログデータをＡ／Ｄ変換器にて例えば１０ビット（１０２４レベル）のデジタルデータに変換して、通常のメモリ装置に記憶する。そして、通常のメモリ装置に記憶されたデジタルデータを読み出し、Ｄ／Ａ変換器によってアナログデータに復元して出力するようにしている。
【０１４３】
一方、本実施の形態に係るメモリ装置１１０は、アナログデータを１素子で記憶することが可能であるため、（１）通常のメモリ装置（例えば１０ビット仕様）と比して１０倍以上の高集積化が可能である、（２）Ａ／Ｄ変換器やＤ／Ａ変換器を経る必要がないため、アナログデータを精度劣化のない状態で記憶し出力することができる、（３）Ａ／Ｄ変換器やＤ／Ａ変換器が不要のため、メモリ装置１１０の周辺回路の低コスト化及び小型化が可能である、という効果を奏する。
【０１４４】
また、この実施の形態に係るメモリ装置１１０においては、電子放出素子１４への書込み電圧Ｖｗの１０００倍程度の出力ダイナミックレンジで増幅させて出力することができ、しかも、高速に読み出すことができる。従って、パワーエレクトロニクス関係におけるメモリ装置としても利用することができる。
【０１４５】
もちろん、上述したメモリ装置１１０を多数用意し、これら多数のメモリ装置１１０を二次元的に配列してメモリアレーとしてもよい。
【０１４６】
次に、第３の応用例は、図２０に示すように、アナログスイッチ１３０である。この実施の形態に係るアナログスイッチ１３０は、パルス回路１３２と、スイッチング制御回路１３４と、合成回路１３６と、電子放出素子１４と、増幅部１６とを有する。
【０１４７】
パルス回路１３２は、図２１に示すように、パルス回路１３２の前段に接続された外部回路１３８（図２０参照）からの出力信号Ｓｏをパルス波形（入力電圧Ｖｉ）に整形してパルス信号Ｓｐとして出力する。スイッチング制御回路１３４は、コントローラ１４０（図２０参照）からのオン制御信号Ｓｃの入力に基づいて一定期間だけオン制御電圧Ｖｏｎ（駆動電圧Ｖｄ）とされるオン信号Ｓｏｎを出力する。これらパルス回路１３２からのパルス信号Ｓｐとスイッチング制御回路１３４からのオン信号Ｓｏｎは後段の合成回路１３６に供給される。合成回路１３６は、パルス回路１３２からのパルス信号Ｓｐに含まれる入力電圧Ｖｉの波形とスイッチング制御回路１３４からのオン信号Ｓｏｎに含まれるオン制御電圧Ｖｏｎ（駆動電圧Ｖｄ）の波形をシリーズに合成し、合成信号Ｓｎとして電子放出素子１４に供給する。
【０１４８】
従って、先ず、合成回路１３６からの合成信号Ｓｎに含まれる入力電圧Ｖｉが電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、上述したように、電子放出素子１４のメモリ部１８に、入力電圧Ｖｉに応じた電荷が蓄積される。その後、合成回路１３６からの合成信号Ｓｎに含まれるオン制御電圧Ｖｏｎが電子放出素子１４の上部電極３２及び下部電極３４間に印加されると、電子放出素子１４のメモリ部１８に蓄積されていた電荷に応じた電子が電子放出素子１４から放出される。電子放出素子１４から放出された電子は、増幅部１６のコレクタ電極２０にて捕獲される。このとき、コレクタ電極２０と電子放出素子１４間に電流（コレクタ電流Ｉｃ）が流れ、コレクタ電極２０に接続されている負荷２４において電圧降下が起こり、出力端子３６から出力電圧Ｖｏとして取り出されることになる。
【０１４９】
この場合、電子放出素子１４からの電子の放出に伴ってコレクタ電極２０に流れるコレクタ電流Ｉｃの向きと電流量で、出力電流の方向と電流量が制御されることから、出力端子３６と電子放出素子１４のメモリ部１８との間に等価的にダイオード（メモリ部１８側をカソード、出力端子３６側をアノードとするダイオード）が接続されたものとなる。つまり、電流制御素子として機能することになる。
【０１５０】
入力電圧Ｖｉは、アナログスイッチ１３０をＯＮ／ＯＦＦするためのバイナリ（２値）でもよいが、アナログ電圧とすることで、出力電圧Ｖｏとして入力電圧Ｖｉに応じたアナログ電圧を取り出すことができる。一方、オン制御電圧Ｖｏｎ（駆動電圧Ｖｄ）は、一定値の振幅を有するパルス電圧が好ましく用いられる。
【０１５１】
この実施の形態に係るアナログスイッチ１３０においては、オフ時において１０ｋＶ級の高耐圧絶縁を実現でき、オン時において入力電圧Ｖｉに応じたアナログの出力電圧Ｖｏを高速に出力させることができる。
【０１５２】
もちろん、上述したアナログスイッチ１３０を多数用意し、これら多数のアナログスイッチ１３０を二次元的に配列してアナログマルチプレクサとしてもよい。
【０１５３】
次に、本実施の形態に係るマイクロデバイス１０、増幅回路１００、メモリ装置１１０及びアナログスイッチ１３０において使用される電子放出素子１４の効果について図３を参照しながら説明する。
【０１５４】
先ず、電子放出素子１４は、上部電極３２に複数の貫通部３８を形成したことから、各貫通部３８並びに上部電極３２の外周部近傍から均等に電子が放出され、全体の電子放出特性のばらつきが低減し、電子放出の制御が容易になると共に、電子放出効率が高くなる。
【０１５５】
また、この電子放出素子１４は、上部電極３２の庇部４４とエミッタ部３０との間にギャップ４６が形成された形となることから、駆動電圧Ｖｄを印加した際に、該ギャップ４６の部分において電界集中が発生し易くなる。これは、電子放出の高効率化につながり、駆動電圧Ｖｄの低電圧化（低い電圧レベルでの電子放出）を実現させることができる。
【０１５６】
上述したように、電子放出素子１４の上部電極３２は、貫通部３８の周部において庇部４４が形成されることから、上述したギャップ４６の部分での電界集中が大きくなることとも相俟って、上部電極３２の庇部４４から電子が放出され易くなる。これは、電子放出の高出力、高効率化につながり、駆動電圧Ｖｄの低電圧化を実現させることができる。また、上述した電子放出方式において、上部電極３２の庇部４４がゲート電極（制御電極、フォーカス電子レンズ等）として機能するため、放出電子の直進性を向上させることができる。これは、例えば電子放出素子１４を有するメモリ装置１１０（図１８参照）を多数並べて例えばメモリアレーとして構成した場合に、メモリ装置１１０間のクロストークを低減する上で有利となる。また、電子放出素子１４を有するアナログスイッチ１３０（図２０参照）を多数並べて例えばアナログマルチプレクサとして構成した場合に、アナログスイッチ１３０間のクロストークを低減する上で有利となる。
【０１５７】
このように、電子放出素子１４においては、高い電界集中を容易に発生させることができ、しかも、電子放出箇所を多くすることができ、電子放出について高出力、高効率を図ることができ、低電圧駆動（低消費電力）も可能となる。
【０１５８】
特に、エミッタ部３０の少なくとも上面は、誘電体の粒界による凹凸４０が形成され、上部電極３２は、誘電体の粒界における凹部４２に対応した部分に貫通部３８が形成されるようにしたので、上部電極３２の庇部４４を簡単に実現させることができる。
【０１５９】
また、エミッタ部３０の上面、すなわち、誘電体の粒界における凸部４８の表面（凹部４２の内壁面）と、上部電極３２の庇部４４の下面４４ａとのなす角の最大角度θを、１°≦θ≦６０°とし、エミッタ部３０の誘電体の粒界における凸部４８の表面（凹部４２の内壁面）と、上部電極３２の庇部４４の下面４４ａとの間の鉛直方向に沿った最大間隔ｄを、０μｍ＜ｄ≦１０μｍとしたので、これらの構成により、ギャップ４６の部分での電界集中の度合いをより大きくすることができ、電子放出についての高出力、高効率、並びに駆動電圧の低電圧化を効率よく図ることができる。
【０１６０】
また、図３に示すように、エミッタ部３０のうち、上部電極３２と下部電極３４（図２参照）間に印加される駆動電圧Ｖｄに応じて分極が反転あるいは変化する部分は、上部電極３２が形成されている直下の部分（第１の部分）１５０と、貫通部３８の内周から貫通部３８の内方に向かう領域に対応した部分（第２の部分）１５２であり、特に、第２の部分１５２は、駆動電圧Ｖｄのレベルや電界集中の度合いによって変化することになる。従って、この電子放出素子１４では、貫通部３８を孔５０の形状としており、孔５０の平均径を、０．１μｍ以上、１０μｍ以下としている。この範囲であれば、貫通部３８を通じて放出される電子の放出分布にばらつきがほとんどなくなり、効率よく電子を放出することができる。
【０１６１】
なお、孔５０の平均径が０．１μｍ未満の場合、電子を蓄積する領域が狭くなり、放出される電子の量が少なくなる。もちろん、孔５０を多数設けることも考えられるが、困難性を伴い、製造コストが高くなるという懸念がある。孔５０の平均径が１０μｍを超えると、エミッタ部３０の前記貫通部３８から露出した部分のうち、電子放出に寄与する部分（第２の部分）１５２の割合（占有率）が小さくなり、電子の放出効率が低下する。
【０１６２】
上部電極３２の庇部４４の断面形状としては、図３に示すように、上面及び下面とも水平に延びる形状としてもよいし、図２２に示すように、庇部４４の下面４４ａがほぼ水平であって、庇部４４の上端部が上方に盛り上がっていてもよい。また、図２３に示すように、庇部４４の下面４４ａが、貫通部３８の中心に向かうに従って徐々に上方に傾斜していてもよいし、図２４に示すように、庇部４４の下面４４ａが、貫通部３８の中心に向かうに従って徐々に下方に傾斜していてもよい。図２２の例は、ゲート電極としての機能を高めることが可能であり、図２４の例では、ギャップ４６の部分が狭くなることから、より電界集中を発生し易くなり、電子放出の高出力、高効率を向上させることができる。
【０１６３】
次に、上述した電子放出素子１４の変形例について図２５〜図３３を参照しながら説明する。
【０１６４】
先ず、第１の変形例に係る電子放出素子１４ａは、図２５に示すように、貫通部３８の形状、特に、上面から見た形状が切欠き１５４の形状である点で異なる。切欠き１５４の形状としては、図２５に示すように、多数の切欠き１５４が連続して形成されたくし歯状の切欠き１５６が好ましい。この場合、貫通部３８を通じて放出される電子の放出分布のばらつきを低減し、効率よく電子を放出する上で有利となる。特に、切欠き１５４の平均幅を、０．１μｍ以上、１０μｍ以下とすることが好ましい。この平均幅は、切欠き１５４の中心線を直交するそれぞれ異なる複数の線分の長さの平均を示す。
【０１６５】
第２の変形例に係る電子放出素子１４ｂは、図２６に示すように、貫通部３８の形状、特に、上面から見た形状がスリット１５８である点で異なる。ここで、スリット１５８とは、長軸方向（長手方向）の長さが短軸方向（短手方向）の長さの１０倍以上であるものをいう。従って、長軸方向（長手方向）の長さが短軸方向（短手方向）の長さの１０倍未満のものは孔５０（図４参照）の形状として定義することができる。また、スリット１５８としては、複数の孔５０が連通してつながったものも含まれる。この場合、スリット１５８の平均幅は、０．１μｍ以上、１０μｍ以下とすることが好ましい。貫通部３８を通じて放出される電子の放出分布のばらつきを低減し、効率よく電子を放出する上で有利になるからである。この平均幅は、スリット１５８の中心線を直交するそれぞれ異なる複数の線分の長さの平均を示す。
【０１６６】
第３の変形例に係る電子放出素子１４ｃは、図２７に示すように、エミッタ部３０の上面のうち、貫通部３８と対応する部分、例えば誘電体の粒界の凹部４２にフローティング電極１６０が存在している点で異なる。この場合、フローティング電極１６０も電子供給源となることから、電子の放出段階（第２段階）において、多数の電子を貫通部３８を通じて外部に放出させることができる。この場合、フローティング電極１６０からの電子放出は、フローティング電極１６０／誘電体／真空のトリプルジャンクションにおける電界集中によるものが考えられる。
【０１６７】
第４の変形例に係る電子放出素子１４ｄは、図２８に示すように、上部電極３２の構成材料が下部電極３４と同じである点と、上部電極３２の厚みｔが１０μｍよりも厚い点と、貫通部３８をエッチング（ウェットエッチング、ドライエッチング）やリフトオフ、レーザ等を使用して人為的に形成している点で特徴を有する。貫通部３８の形状は、上述した電子放出素子１４、１４ａ及び１４ｂと同様に、孔５０の形状、切欠き１５４の形状、スリット１５８の形状を採用することができる。
【０１６８】
この場合、図２９に示す第５の変形例に係る電子放出素子１４ｅのように、エミッタ部３０の上面のうち、貫通部３８と対応する部分にフローティング電極１６０を存在させてもよい。
【０１６９】
また、図３０に示す第６の変形例に係る電子放出素子１４ｆのように、上部電極３２として、断面形状がほぼＴ字状とされた電極を形成するようにしてもよい。
【０１７０】
また、図３１に示す第７の変形例に係る電子放出素子１４ｇのように、上部電極３２の形状、特に、上部電極３２の貫通部３８の周部４４が浮き上がった形状としてもよい。これは、上部電極３２となる膜材料の中に、焼成工程中においてガス化する材料を含ませておけばよい。これにより、焼成工程において、前記材料がガス化し、その跡として、上部電極３２に多数の貫通部３８が形成されると共に、貫通部３８の周部４４が浮き上がった形状になる。
【０１７１】
次に、第８の変形例に係る電子放出素子１４ｈは、図３２に示すように、例えばセラミックスで構成された１つの基板１６２を有する点と、下部電極３４が基板１６２上に形成され、エミッタ部３０が基板１６２上であって、かつ、下部電極３４を覆うように形成され、さらに、上部電極３２がエミッタ部３０上に形成されている点で異なる。
【０１７２】
基板１６２の内部には、各エミッタ部３０が形成される部分に対応した位置に、後述する薄肉部を形成するための空所１６４が設けられている。空所１６４は、基板１６２の他端面に設けられた径の小さい貫通孔１６６を通じて外部と連通されている。
【０１７３】
前記基板１６２のうち、空所１６４の形成されている部分が薄肉とされ（以下、薄肉部１６８と記す）、それ以外の部分が厚肉とされて前記薄肉部１６８を支持する固定部１７０として機能するようになっている。
【０１７４】
つまり、基板１６２は、最下層である基板層１６２Ａと中間層であるスペーサ層１６２Ｂと最上層である薄板層１６２Ｃの積層体であって、スペーサ層１６２Ｂのうち、エミッタ部３０に対応する箇所に空所１６４が形成された一体構造体として把握することができる。基板層１６２Ａは、補強用基板として機能するほか、配線用の基板としても機能するようになっている。なお、前記基板１６２は、基板層１６２Ａ、スペーサ層１６２Ｂ及び薄板層１６２Ｃの一体焼成で形成してもよいし、これら層１６２Ａ〜１６２Ｃを接着して形成するようにしてもよい。
【０１７５】
薄肉部１６８は、高耐熱性材料であることが好ましい。その理由は、エミッタ部３０を有機接着剤等の耐熱性に劣る材料を用いずに、固定部１７０によって直接薄肉部１６８を支持させる構造とする場合、少なくともエミッタ部３０の形成時に、薄肉部１６８が変質しないようにするため、薄肉部１６８は、高耐熱性材料であることが好ましい。
【０１７６】
また、薄肉部１６８は、基板１６２上に形成される上部電極３２に通じる配線と下部電極３４に通じる配線との電気的な分離を行うために、電気絶縁材料であることが好ましい。
【０１７７】
従って、薄肉部１６８の材料としては、高耐熱性の金属あるいはその金属表面をガラス等のセラミック材料で被覆したホーロウ等の材料であってもよいが、セラミックスが最適である。
【０１７８】
薄肉部１６８を構成するセラミックスとしては、例えば、安定化された酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル、ムライト、窒化アルミニウム、窒化珪素、ガラス、これらの混合物等を使用することができる。その中でも、酸化アルミニウム及び安定化された酸化ジルコニウムが、強度及び剛性の観点から好ましい。安定化された酸化ジルコニウムは、機械的強度が比較的高いこと、靭性が比較的高いこと、上部電極３２及び下部電極３４との化学反応が比較的小さいこと等の観点から特に好適である。なお、安定化された酸化ジルコニウムとは、安定化酸化ジルコニウム及び部分安定化酸化ジルコニウムを包含する。安定化された酸化ジルコニウムでは、立方晶等の結晶構造をとるため、相転移が生じない。
【０１７９】
一方、酸化ジルコニウムは、１０００℃前後で単斜晶と正方晶との間を相転移し、このような相転移の際にクラックが発生するおそれがある。安定化された酸化ジルコニウムは、酸化カルシウム、酸化マグネシウム、酸化イットリウム、酸化スカンジウム、酸化イッテルビウム、酸化セリウム、希土類金属の酸化物等の安定剤を、１〜３０モル％含有する。なお、基板１６２の機械的強度を向上させるために、安定化剤が酸化イットリウムを含有すると好適である。この場合、酸化イットリウムを、好適には１．５〜６モル％、さらに好適には２〜４モル％含有し、さらに０．１〜５モル％の酸化アルミニウムを含有することが好ましい。
【０１８０】
また、結晶相を、立方晶＋単斜晶の混合相、正方晶＋単斜晶の混合相、立方晶＋正方晶＋単斜晶の混合相等とすることができるが、その中でも、主たる結晶相を、正方晶又は正方晶＋立方晶の混合相としたものが、強度、靭性及び耐久性の観点から最適である。
【０１８１】
基板１６２をセラミックスから構成した場合、比較的多数の結晶粒が基板１６２を構成するが、基板１６２の機械的強度を向上させるためには、結晶粒の平均粒径を、好適には０．０５〜２μｍとし、さらに好適には０．１〜１μｍとするとよい。
【０１８２】
一方、固定部１７０は、セラミックスからなることが好ましいが、薄肉部１６８の材料と同一のセラミックスでもよいし、異なっていてもよい。固定部１７０を構成するセラミックスとしては、薄肉部１６８の材料と同様に、例えば、安定化された酸化ジルコニウム、酸化アルミニウム、酸化マグネシウム、酸化チタン、スピネル、ムライト、窒化アルミニウム、窒化珪素、ガラス、これらの混合物等を用いることができる。
【０１８３】
特に、この電子放出素子１４ｈで用いられる基板１６２は、酸化ジルコニウムを主成分とする材料、酸化アルミニウムを主成分とする材料、又はこれらの混合物を主成分とする材料等が好適に採用される。その中でも、酸化ジルコニウムを主成分としたものがさらに好ましい。
【０１８４】
なお、焼結助剤として粘土等を加えることもあるが、酸化珪素、酸化ホウ素等のガラス化し易いものが過剰に含まれないように、助剤成分を調節する必要がある。なぜなら、これらのガラス化し易い材料は、基板１６２とエミッタ部３０とを接合させる上で有利ではあるものの、基板１６２とエミッタ部３０との反応を促進し、所定のエミッタ部３０の組成を維持することが困難となり、その結果、素子特性を低下させる原因となるからである。
【０１８５】
すなわち、基板１６２中の酸化珪素等は重量比で３％以下、さらに好ましくは１％以下となるように制限することが好ましい。ここで、主成分とは、重量比で５０％以上の割合で存在する成分をいう。
【０１８６】
また、前記薄肉部１６８の厚みとエミッタ部３０の厚みは、同次元の厚みであることが好ましい。なぜなら、薄肉部１６８の厚みが極端にエミッタ部３０の厚みより厚くなると（１桁以上異なると）、エミッタ部３０の焼成収縮に対して、薄肉部１６８がその収縮を妨げるように働くため、エミッタ部３０と基板１６２との界面での応力が大きくなり、はがれ易くなる。反対に、厚みの次元が同程度であれば、エミッタ部３０の焼成収縮に基板１６２（薄肉部１６８）が追従し易くなるため、一体化には好適である。具体的には、薄肉部１６８の厚みは、１〜１００μｍであることが好ましく、３〜５０μｍがさらに好ましく、５〜２０μｍがより一層好ましい。一方、エミッタ部３０は、その厚みとして５〜１００μｍが好ましく、５〜５０μｍがさらに好ましく、５〜３０μｍがより一層好ましい。
【０１８７】
そして、基板１６２上にエミッタ部３０を形成する方法としては、スクリーン印刷法、ディッピング法、塗布法、電気泳動法、エアロゾルデポジション法等の各種厚膜形成法や、イオンビーム法、スパッタリング法、真空蒸着法、イオンプレーティング法、化学気相成長法（ＣＶＤ）、めっき等の各種薄膜形成法を用いることができる。特に、圧電／電歪材料の粉末化したものを、エミッタ部３０として形成し、これに低融点のガラスやゾル粒子を含浸する方法をとることが好ましい。この手法により、７００℃あるいは６００℃以下といった低温での膜形成が可能となる。
【０１８８】
また、電子放出素子１４ｈの焼成処理としては、基板１６２上に下部電極３４となる材料、エミッタ部３０となる材料及び上部電極３２となる材料を順次積層してから一体構造として焼成するようにしてもよいし、下部電極３４、エミッタ部３０、上部電極３２をそれぞれ形成するたびに熱処理（焼成処理）して基板１６２と一体構造にするようにしてもよい。なお、上部電極３２及び下部電極３４の形成方法によっては、一体化のための熱処理（焼成処理）を必要としない場合もある。
【０１８９】
基板１６２と、エミッタ部３０、上部電極３２及び下部電極３４とを一体化させるための焼成処理に係る温度としては、５００〜１４００℃の範囲、好適には、１０００〜１４００℃の範囲とするとよい。さらに、膜状のエミッタ部３０を熱処理する場合、高温時にエミッタ部３０の組成が不安定にならないように、エミッタ部３０の蒸発源と共に雰囲気制御を行いながら焼成処理を行うことが好ましい。
【０１９０】
また、エミッタ部３０を適切な部材によって被覆し、エミッタ部３０の表面が焼成雰囲気に直接露出しないようにして焼成する方法を採用してもよい。この場合、被覆部材としては、基板１６２と同様の材料を用いることが好ましい。
【０１９１】
この第８の変形例に係る電子放出素子１４ｈにおいては、焼成時においてエミッタ部３０が収縮することになるが、この収縮時に発生する応力が空所１６４の変形等を通じて開放されることから、エミッタ部３０を十分に緻密化させることができる。エミッタ部３０の緻密化が向上することにより、耐電圧が向上すると共に、エミッタ部３０での分極反転並びに分極変化が効率よく行われることになり、電子放出素子１４ｈとしての特性が向上することになる。
【０１９２】
また、図３３に示す第９の変形例に係る電子放出素子１４ｉに示すように、最下層の基板層１６２Ａを省略した２層構造の基板１６２ａを用いてもよい。
【０１９３】
なお、本発明に係るマイクロデバイス、マイクロデバイスアレー、増幅回路、メモリ装置、アナログスイッチ及び電流制御素子は、上述の実施の形態に限らず、本発明の要旨を逸脱することなく、種々の構成を採り得ることはもちろんである。
【図面の簡単な説明】
【０１９４】
【図１】本実施の形態に係るマイクロデバイスを示す構成図である。
【図２】本実施の形態に係るマイクロデバイスに使用される電子放出素子を一部省略して示す断面図である。
【図３】電子放出素子の要部を拡大して示す断面図である。
【図４】上部電極に形成された貫通部の形状の一例を示す平面図である。
【図５】図５Ａは上部電極の他の例を示す断面図であり、図５Ｂは要部を拡大して示す断面図である。
【図６】図６Ａは上部電極のさらに他の例を示す断面図であり、図６Ｂは要部を拡大して示す断面図である。
【図７】駆動回路から出力される入力電圧と駆動電圧を示す波形図である。
【図８】電子放出素子に対して駆動電圧を印加した際の電子放出の様子を示す説明図である。
【図９】上部電極と下部電極間に接続された各種コンデンサの接続状態を示す等価回路図である。
【図１０】上部電極と下部電極間に接続された各種コンデンサの容量計算を説明するための図である。
【図１１】電子放出素子の電圧−電荷量特性（電圧−分極量特性）を示す図である。
【図１２】図１２Ａは図１１のポイントｐ１での状態を示す説明図であり、図１２Ｂは図１１のポイントｐ２での状態を示す説明図であり、図１２Ｃは図１１のポイントｐ２からポイントｐ３に至るまでの状態を示す説明図である。
【図１３】図１３Ａは図１１のポイントｐ３からポイントｐ４に至るまでの状態を示す説明図であり、図１３Ｂは図１１のポイントｐ４に至る直前の状態を示す説明図であり、図１３Ｃは図１１のポイントｐ４からポイントｐ６に至るまでの状態を示す説明図である。
【図１４】電子放出素子から電子が放出されている間の作用を等価回路的にみた図である。
【図１５】本実施の形態に係るマイクロデバイスの出力特性（駆動電圧−コレクタ電流の特性）を示す図である。
【図１６】本実施の形態に係る増幅回路を示す構成図である。
【図１７】本実施の形態に係る増幅回路における波形整形回路及びタイミング発生回路の信号処理を示すタイミングチャートである。
【図１８】本実施の形態に係るメモリ装置を示す構成図である。
【図１９】本実施の形態に係るメモリ装置における書込み回路、読出し回路及び合成回路の信号処理を示すタイミングチャートである。
【図２０】本実施の形態に係るアナログスイッチを示す構成図である。
【図２１】本実施の形態に係るアナログスイッチにおけるパルス回路、スイッチング制御回路及び合成回路の信号処理を示すタイミングチャートである。
【図２２】上部電極の庇部の断面形状の一例を示す図である。
【図２３】上部電極の庇部の断面形状の他の例を示す図である。
【図２４】上部電極の庇部の断面形状のさらに他の例を示す図である。
【図２５】第１の変形例に係る電子放出素子を一部省略して示す平面図である。
【図２６】第２の変形例に係る電子放出素子を一部省略して示す平面図である。
【図２７】第３の変形例に係る電子放出素子を一部省略して示す平面図である。
【図２８】第４の変形例に係る電子放出素子を一部省略して示す断面図である。
【図２９】第５の変形例に係る電子放出素子を一部省略して示す断面図である。
【図３０】第６の変形例に係る電子放出素子を一部省略して示す断面図である。
【図３１】第７の変形例に係る電子放出素子を一部省略して示す断面図である。
【図３２】第８の変形例に係る電子放出素子を一部省略して示す断面図である。
【図３３】第９の変形例に係る電子放出素子を一部省略して示す断面図である。
【符号の説明】
【０１９５】
１０…マイクロデバイス                  １２…駆動回路
１４、１４ａ〜１４ｉ…電子放出素子      １６…増幅部
１８…メモリ部                          ２０…コレクタ電極
２２…電源                              ２４…負荷
３０…エミッタ部                        ３２…上部電極
３４…下部電極                          ３８…貫通部
４０…凹凸                              ４２…凹部
４４…庇部                              ４６…ギャップ
１００…増幅回路                        １１０…メモリ装置
１３０…アナログスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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