(57)【要約】【課題】  ｎチャネルおよびｐチャネルＭＩＳＦＥＴのチャネル領域の格子歪みを制御し、これらのＭＩＳＦＥＴの駆動能力を簡便に向上させる。【解決手段】  シリコン基板１を素子分離領域２で画定した活性領域３のｎチャネルＭＩＳＦＥＴは、Ｓｉゲート電極６に対して圧縮応力を与え自らは引張り応力を有する第１サイドウォールスペーサ７と、ｎ導電型のソースドレイン拡散層８に対して圧縮応力を与え自らは引張り応力を有する第１シリサイド層９とを有する構造であり、活性領域４のｐチャネルＭＩＳＦＥＴは、Ｓｉゲート電極６に対して引張り応力を与え自らは圧縮応力を有する第２サイドウォールスペーサ１０と、ｐ導電型のソースドレイン拡散層１１に対して引張り応力を与え自らは圧縮応力を有する第２シリサイド層１２とを有する構造となっている。【選択図】  図１
2005311058.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴのゲート電極の側壁には引張り応力を有する第１のサイドウォールスペーサが形成され、前記ｐチャネルＭＩＳＦＥＴのゲート電極の側壁には圧縮応力を有する第２のサイドウォールスペーサが形成されていることを特徴とする半導体装置。
【請求項２】
前記第１のサイドウォールスペーサはシリコン窒化膜であり、前記第２のサイドウォールスペーサはシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板上に形成されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層の表面には引張り応力を有する第１のシリサイド層が形成され、前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層の表面には圧縮応力を有する第２のシリサイド層が形成されていることを特徴とする半導体装置。
【請求項４】
半導体基板上に形成されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層の表面には引張り応力を有する第１のシリサイド層が形成され、前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層の表面には圧縮応力を有する第２のシリサイド層が形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記第１のシリサイド層はコバルトダイシリサイドで形成され、前記第２のシリサイド層はニッケルシリサイドで形成されていることを特徴とする請求項３又は４に記載の半導体装置。
【請求項６】
前記ゲート電極のゲート長が１００ｎｍ以下であることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを被覆するように、前記半導体基板上には引張り応力を有するシリコン窒化膜が形成されていることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
半導体基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを形成する半導体装置の製造方法であって、
前記半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成する工程と、
前記多結晶シリコン膜を加工しゲート電極構造にする工程と、
前記ｎチャネルＭＩＳＦＥＴの前記ゲート電極構造の側壁に引張り応力を有する第１のサイドウォールスペーサを形成し、前記ｐチャネルＭＩＳＦＥＴの前記ゲート電極構造の側壁に圧縮応力を有する第２のサイドウォールスペーサを形成する工程と、
を有する半導体装置の製造方法。
【請求項９】
半導体基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを形成する半導体装置の製造方法であって、
前記ｎチャネルＭＩＳＦＥＴの一導電型不純物を含有するソースドレイン拡散層と前記ｐチャネルＭＩＳＦＥＴの逆導電型不純物を含有するソースドレイン拡散層とを順次に形成する工程と、
前記両方のソースドレイン拡散層を形成した後、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層表面に引張り応力を有する第１のシリサイド層を形成し、その後に、前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層表面に圧縮応力を有する第２のシリサイド層を形成する工程と、
を有する半導体装置の製造方法。
【請求項１０】
前記第１のシリサイド層は、前記ｐチャネルＭＩＳＦＥＴ上を絶縁膜で被覆し、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を含む全面に第１の高融点金属膜を堆積させた後に、第１の熱処理を施すことで前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を前記第１の高融点金属膜でシリサイド化して形成し、前記第２のシリサイド層は、前記第１のシリサイド層および前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を含む全面に第２の高融点金属膜を堆積させ後に、前記第１の熱処理の温度より低い温度の第２の熱処理を施すことで前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を前記第２の高融点金属膜でシリサイド化して形成することを特徴とする請求項９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、詳しくは、チャネル領域への格子歪みの付与によりｎチャネルおよびｐチャネルの絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）の駆動能力を向上させる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の動作の高速化においては、ＭＩＳＦＥＴの素子構造の微細化が最も効果的な常套手段であり、現在その寸法基準は６５ｎｍから４５ｎｍへと精力的に進められている。また、特にＳｉ基板に搭載する半導体装置においては、ＭＩＳＦＥＴのチャネル領域に格子歪みを生成し電荷（電子および正孔）の実効質量を小さくしてそれらの移動度を向上させることで高速化を実現する試みも種々になされている。
【０００３】
上記ＭＩＳＦＥＴのチャネル領域に格子歪みを生成するいわゆる歪みＳｉチャネル技術には、第１の方法として、格子定数あるいは熱膨張係数の異なる２種類の材料を積層することで、Ｓｉ層の広い領域に亘って格子歪みを生成しその歪んだ領域に半導体素子を作製するもの、第２の方法として、半導体装置のデバイス構造起因あるいは製造プロセス起因の応力を用いてチャネル領域に局部的な歪みを生成するものがある。
【０００４】
例えば、第１の方法の代表的な技術では、単結晶のＳｉＧｅ合金層上にＳｉ層をエピタキシャル成長させ、このＳｉ層にＭＩＳＦＥＴを作製する（例えば、特許文献１参照）。この場合には、Ｓｉ層に伸び（引張り）歪みが生じ電子の移動度は向上するが、正孔の移動度は逆に低下する。そこで、ｎチャネルとｐチャネルの両方のＭＩＳＦＥＴ（以下、ＣＭＯＳとも言う）の駆動能力を向上させるために、ｐチャネルＭＩＳＦＥＴを形成する領域のＳｉＧｅ合金層を選択的に除去したり、ｐチャネルＭＩＳＦＥＴを作製する領域のＳｉ層に選択的に縮み（圧縮）歪みを生成する材料を積層させる等の検討がなされている。
【０００５】
また、第２の方法に関する技術では、例えばＳＴＩ（Shallow Trench Isolation）のような素子分離領域に充填した絶縁物からチャネル領域にかかる応力を用いることで、ＣＭＯＳのオン電流を向上させている（例えば、特許文献２参照）。これについては、第２の方法に係る本発明との互いの相違点を明確にするために、図７を参照して具体的な説明を加える。図７（ａ）、図７（ｂ）は、それぞれｎチャネルＭＩＳＦＥＴ、ｐチャネルＭＩＳＦＥＴの断面図である。
【０００６】
図７（ａ）に示すように、ｎチャネルＭＩＳＦＥＴは、シリコン基板１０１にｐウェル層１０１ａが形成され、ＳＴＩ型の素子分離膜１０２で分離された活性領域に形成される。ここで、素子分離膜１０２は、シリコン酸化膜１０２ａとシリコン窒化膜１０２ｂとシリコン酸化膜１０２ｃの３層構造となっている。そして、シリコン酸化膜１０２ａ、１０２ｃは、シリコン基板に対して圧縮応力を与えるが、シリコン窒化膜１０２ｂがシリコン基板に強い引張り応力を及ぼすために、全体に上記ＭＩＳＦＥＴのチャネル方向およびゲート幅方向に大きな引張り歪みが発生し、ｎチャネルＭＩＳＦＥＴのオン電流が向上する。なお、シリコン窒化膜１０２ｂの膜厚によって引張り歪み量が変化することから、導入すべき歪み量に応じて素子分離膜１０２の構造、シリコン窒化膜１０２ｂの膜厚を選択する。また、図に示した紙面に水平な断面の素子分離膜１０２と共に、紙面に垂直な断面の素子分離膜（不図示）にもシリコン窒化膜を挿入するとよい。
【０００７】
これに対して、図７（ｂ）に示すように、ｐチャネルＭＩＳＦＥＴは、同一のシリコン基板１０１にｎウェル層１０１ｂが形成され、ＳＴＩ型の素子分離膜１０２で分離された活性領域に形成される。そして、ここでは、素子分離膜１０２にはシリコン酸化膜のみが充填されている。このシリコン酸化膜はシリコン基板１０１に圧縮応力を与え、ｐチャネルＭＩＳＦＥＴのチャネル方向に大きな圧縮歪みが発生し、ｐチャネルＭＩＳＦＥＴのオン電流が向上する。また、図の紙面に垂直な断面の素子分離膜（不図示）に対して上述したシリコン窒化膜を挿入すると、ｎチャネルＭＩＳＦＥＴの場合と同様にゲート幅方向に引張り応力が生じ、ｐチャネルＭＩＳＦＥＴのオン電流は更に向上するようになる。
【０００８】
なお、図７において、ｎ、ｐチャネルＭＩＳＦＥＴは通常の構造であり、ゲート絶縁膜１０３を介してそれぞれのｐ（ｎ）ウェル層１０１ａ（１０１ｂ）上に形成されたポリシリコンから成るゲート電極１０４、サイドウォールスペーサ１０５、ソースドレイン拡散層１０６、上記ゲート電極１０４およびソースドレイン拡散層１０６の表面に形成したコバルトシリサイド層１０７を有する構造になっている。そして、全体を被覆する層間絶縁膜１０８の所定の領域にコンタクトホールが形成されソースドレイン拡散層１０６表面のコバルトシリサイド層１０７に接続してコンタクトプラグ１０９が埋め込まれている。
【特許文献１】特開平１０−２７０６８５号公報
【特許文献２】特開２００３−１７９１５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記第１の方法では、歪みＳｉ中あるいはＳｉＧｅ合金層の結晶欠陥の低減制御が難しく、半導体装置の拡散層のリーク電流が半導体素子構造の微細化と共に顕著になってくるという問題を有している。また、ＳｉＧｅ合金層上に成長したＳｉの表面平坦性が悪くしかもその向上に問題が残っており、工業的な実用化は未だ乏しい状態にある。そして、この方法は、ＳｉＧｅ合金の作製等も含めた製造コストが従来のシリコン基板上の半導体装置の場合よりも大幅に高くなるという問題を有する。この他に、第１の方法としては、ＳＯＩ（Silicon on Insulator）構造およびその類似技術がよく知られているが、未だ充分な格子歪は得られず電荷の移動度の向上は小さい。
【００１０】
第２の方法は、上述したように半導体装置のデバイス構造あるいは製造プロセスで生じる局所的な応力を用いる手法である。上記応力は半導体素子構造の微細化と共に増大する。このために、この応力を高精度に制御をすることができれば、上記第２の方法は、現状の半導体装置の製造プロセスとの高い整合性を有する効果的な手段になり得る。図７に示した従来例では簡便に１０％程度のオン電流の増加が得られるとしている。
【００１１】
しかし、上記従来例は、ＳＴＩ型のような素子分離膜の形成において、ＳＴＩのための所定の凹部領域に異種の絶縁膜、例えばシリコン酸化膜とシリコン窒化膜とを選択的に形成しなければならないため、ＳＴＩ構造および素子構造の微細化に伴いその半導体装置の量産適用が困難になるという問題があった。このように、上記従来例は半導体素子の微細化に不適合な応力制御の方法となっている。
【００１２】
本発明は、上述の事情に鑑みてなされたもので、半導体素子構造の微細化に適合しており、その製造プロセスとの整合性が非常に高い方法でチャネル領域の格子歪みを制御し、ｎチャネルおよびｐチャネルＭＩＳＦＥＴの駆動能力を向上させることができる簡便な手法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するために、半導体装置にかかる第１の発明は、半導体基板上に形成されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴのゲート電極の側壁には引張り応力を有する第１のサイドウォールスペーサが形成され、前記ｐチャネルＭＩＳＦＥＴのゲート電極の側壁には圧縮応力を有する第２のサイドウォールスペーサが形成される構成を有している。
【００１４】
上記発明において、前記第１のサイドウォールスペーサはシリコン窒化膜であり、前記第２のサイドウォールスペーサはシリコン酸化膜であることが好ましい。
【００１５】
そして、第２の発明は、半導体基板上に形成されたｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを有する半導体装置において、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層の表面には引張り応力を有する第１のシリサイド層が形成され、前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層の表面には圧縮応力を有する第２のシリサイド層が形成される構成を有している。
【００１６】
上記発明において、前記第１のシリサイド層はコバルトダイシリサイドで形成され、前記第２のシリサイド層はニッケルシリサイドで形成されることが好ましい。
【００１７】
また、上記発明において、前記ゲート電極のゲート長は１００ｎｍ以下であることが好ましい。更に、前記ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを被覆するように、前記半導体基板上には引張り応力を有するシリコン窒化膜の形成されていることが好ましい。
【００１８】
そして、上記半導体装置の製造方法にかかる発明は、半導体基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを形成する半導体装置の製造方法であって、半導体基板上にゲート絶縁膜を介して多結晶シリコン膜を形成する工程と、前記多結晶シリコン膜を加工しゲート電極構造にする工程と、前記ｎチャネルＭＩＳＦＥＴの前記ゲート電極構造の側壁に引張り応力を有する第１のサイドウォールスペーサを形成し、前記ｐチャネルＭＩＳＦＥＴの前記ゲート電極構造の側壁に圧縮応力を有する第２のサイドウォールスペーサを形成する工程と、を有する構成となっている。
【００１９】
また、上記半導体装置の製造方法にかかる発明は、半導体基板上にｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとを形成する半導体装置の製造方法であって、前記ｎチャネルＭＩＳＦＥＴの一導電型不純物を含有するソースドレイン拡散層と前記ｐチャネルＭＩＳＦＥＴの逆導電型不純物を含有するソースドレイン拡散層とを順次に形成する工程と、前記両方のソースドレイン拡散層を形成した後、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層表面に引張り応力を有する第１のシリサイド層を形成し、その後に、前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層表面に圧縮応力を有する第２のシリサイド層を形成する工程と、を有する構成となっている。
【００２０】
上記発明において、前記第１のシリサイド層は、前記ｐチャネルＭＩＳＦＥＴ上を絶縁膜で被覆し、前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を含む全面に第１の高融点金属膜を堆積させた後に、第１の熱処理を施すことで前記ｎチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を前記第１の高融点金属膜でシリサイド化して形成し、前記第２のシリサイド層は、前記第１のシリサイド層および前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を含む全面に第２の高融点金属膜を堆積させ後に、前記第１の熱処理の温度より低い温度の第２の熱処理を施すことで前記ｐチャネルＭＩＳＦＥＴのソースドレイン拡散層表面を前記第２の高融点金属膜でシリサイド化して形成する。
【発明の効果】
【００２１】
本発明の構成によれば、これまでの半導体装置の素子構造の微細化に適合しており、従来の半導体装置の製造プロセスとの整合性が非常に高い方法でもってチャネル領域の格子歪みを制御でき、ｎチャネルおよびｐチャネルＭＩＳＦＥＴの駆動能力を簡便に向上させることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、図面を参照して本発明の実施の形態を説明する。図１は、本発明の実施の形態にかかるｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの平面図であり、図２は、図１のＸ−Ｘで切断した断面図である。そして、図３は、本実施の形態における効果を説明するためのＭＩＳＦＥＴの模式的な斜視図である。なお、図１では、本発明の構成を判り易くするために斜線を施している。
【００２３】
本発明の半導体装置を構成するｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴについて説明する。図１，２に示すようにシリコン基板１上にｐウェル層１ａとｎウェル層１ｂが形成され、その表面部にＳＴＩ型の素子分離領域２で画定した活性領域３，４が設けられる。そして、活性領域３にｎチャネルＭＩＳＦＥＴが、活性領域４にｐチャネルＭＩＳＦＥＴがそれぞれ形成される。
【００２４】
ｎチャネルＭＩＳＦＥＴは、図２に示すように、ゲート絶縁膜５を介してｐウェル層１ａ上に形成されたポリシリコンから成るＳｉゲート電極６、Ｓｉゲート電極６に対して圧縮応力を与え自らは引張り応力を有する第１サイドウォールスペーサ７、ｎ導電型のソースドレイン拡散層８、上記Ｓｉゲート電極６およびソースドレイン拡散層８の表面に形成し上記ソースドレイン拡散層８に対して圧縮応力を与え自らは引張り応力を有する第１シリサイド層９を有する構造になっている。
【００２５】
ここで、第１サイドウォールスペーサ７は、シラン系原料ガスとアンモニア系原料ガスを用いた化学気相成長（ＣＶＤ）法で堆積させるシリコン窒化膜であり、しかも、熱ＣＶＤ法あるいは触媒ＣＶＤ法のようにシリコン基板上に堆積するとき、そのシリコン窒化膜に引張り応力が生じる膜である。なお、プラズマ励起のＣＶＤ（ＰＥＣＶＤ）法で堆積するシリコン窒化膜は、シリコン基板上に堆積するとき、そのシリコン窒化膜に逆に圧縮応力が生じる膜になるのでこの膜は使用しない。
【００２６】
また、第１シリサイド層９は、コバルトシリサイド、チタンシリサイドのようにシリサイド層をシリコン基板上に形成するとき、その層中に引張り応力が生じるシリサイド層である。
【００２７】
次に、ｐチャネルＭＩＳＦＥＴは、図２に示すように、ゲート絶縁膜５を介してｎウェル層１ｂ上に形成されたポリシリコンから成るＳｉゲート電極６、Ｓｉゲート電極６に対して引張り応力を与え自らは圧縮応力を有する第２サイドウォールスペーサ１０、ｐ導電型のソースドレイン拡散層１１、上記Ｓｉゲート電極６およびソースドレイン拡散層１１の表面に形成し上記ソースドレイン拡散層１１に対して引張り応力を与え自らは圧縮応力を有する第２シリサイド層１２を有する構造になっている。
【００２８】
ここで、第２サイドウォールスペーサ１０は、シラン系原料ガスと酸素系原料ガスを用いたＣＶＤ法で堆積させるシリコン酸化膜である。このシリコン酸化膜は、シリコン基板上に堆積するとき、そのシリコン酸化膜に圧縮応力が生じる膜である。シリコン酸化膜の堆積方法は種々のものがあるが、その中でもＨＴＯ（High Temperature Oxidation）法で成膜したシリコン酸化膜が好ましい。この方法は、通常ではシランガスと亜酸化窒素ガスを用い成膜温度が７００℃程度と比較的に高温な成膜であり、大きな上記圧縮応力がシリコン酸化膜に生じるようになる。なお、他の方法で成膜したシリコン酸化膜は、その後の半導体装置製造の熱プロセスで容易に緻密化し、何れも最終的には上記圧縮応力が膜中に生じるようになる。
【００２９】
そして、第２シリサイド層１２は、ニッケルシリサイドのようにシリサイド層をシリコン基板上に形成するとき、その層中に圧縮応力が生じるシリサイド層である。
【００３０】
また、図１，２に示すように、上記構造のｎチャネルＭＩＳＦＥＴおよびｐチャネルＭＩＳＦＥＴを被覆するキャップ膜１３が形成してある。ここで、キャップ膜１３は、第１サイドウォールスペーサ７と同様な材料で、例えば上述したように成膜した膜に引張り応力が生じるシリコン窒化膜が好ましい。
【００３１】
次に、上記実施の形態のＭＩＳＦＥＴ構造で生ずる作用効果について、図３を参照して説明する。図３において、図１，２と同等な部分には同一の参照番号が付してある。
【００３２】
はじめに、上述したサイドウォールスペーサの場合について説明する。半導体装置の素子構造が微細化しその設計寸法基準が例えば６５ｎｍ〜４５ｎｍとなってくると、図２からも判るように、Ｓｉゲート電極６のチャネル方向の寸法は６５ｎｍ〜４５ｎｍでその高さは１００ｎｍ〜１５０ｎｍとなり、Ｓｉゲート電極６のパターンのアスペクト比は２〜３と非常に大きくなる。そして、図１に示しているように、その肉厚がＳｉゲート電極６の厚さと同程度になる第１サイドウォールスペーサ７が、ｎチャネルＭＩＳＦＥＴのＳｉゲート電極６の周縁に形成される。同様に、第２サイドウォールスペーサ１０がｐチャネルＭＩＳＦＥＴのＳｉゲート電極６の周縁に形成される。
【００３３】
上記の構造において、上記第１サイドウォールスペーサ７、第２サイドウォールスペーサ１０による応力とそれにより生じる歪みはそれぞれ次のようになる。すなわち、ｎチャネルＭＩＳＦＥＴの場合では、第１サイドウォールスペーサ７は、上述したようにＳｉゲート電極６に大きな圧縮応力を与える。そして、更に、図３に示すように、シリコン基板のｐウェル層１ａの表面すなわちｎチャネルＭＩＳＦＥＴのチャネル領域に対してもその上下（ｚ）方向に圧縮応力を与えるようになり、それに伴ってｚ方向に圧縮歪み−εｚが生じることになる。この圧縮歪み−εｚは電子の実効質量を低減させる。そして、電子の移動度が数％程度増大し、ｎチャネルＭＩＳＦＥＴの駆動能力が向上するようになる。ｐチャネルＭＩＳＦＥＴの場合では、第２サイドウォールスペーサ１０は、上述したようにＳｉゲート電極６に大きな引張り応力を与え、更に、図３に示すように、シリコン基板のｎウェル層１ｂの表面すなわちｐチャネルＭＩＳＦＥＴのチャネル領域に対してｚ方向に引張り応力を与えるようになり、それに伴ってｚ方向に引張り歪みεｚが生じることになる。この引張り歪みεｚは正孔の実効質量を低減させ、正孔の移動度が数％程度増大し、結果としてｐチャネルＭＩＳＦＥＴの駆動能力が向上する。
【００３４】
上述したサイドウォールスペーサ構造からの応力起因によるチャネル領域での歪みεｚは、素子構造が微細化しＳｉゲート電極６パターンのアスペクト比が上述したように２〜３と大きくなると共に増大し、本発明の実施の形態のＭＩＳＦＥＴの駆動能力の向上は更に顕著になる。なお、このようにアスペクト比が増大すると、後述するが、Ｓｉゲート電極６表面の第1、第2シリサイド層９，１２に起因する応力はほとんど無視できるようになる。
【００３５】
このようにして、本実施の形態のサイドウォールスペーサ構造を備えた、微細なｎチャネル、ｐチャネルＭＩＳＦＥＴを含んで構成された半導体装置においては、共にその駆動能力が向上するようになり、半導体装置の高速化あるいは高性能化が簡便な手法で達成される。
【００３６】
次に、上述したシリサイド層について説明する。半導体装置の素子構造が微細化してくると、図１からも判るように、Ｓｉゲート電極６のチャネル方向の寸法に対してソースドレイン拡散層８，１１の占める相対的な面積は増大し、それと共にその表面に形成される第1シリサイド層９、第2シリサイド層１２の占める面積も相対的に増大してくる。
【００３７】
上記の構造において、上記第１シリサイド層９、第２シリサイド層１１による応力とそれにより生じる歪みはそれぞれ次のようになる。すなわち、ｎチャネルＭＩＳＦＥＴの場合では、ソース側とドレイン側に形成される2箇所の第１シリサイド層９はチャネル領域を挟み、ソースドレイン拡散層８に大きな圧縮応力を与える。そして、この圧縮応力は、図３に示すように、シリコン基板のｐウェル層１ａの表面すなわちｎチャネルＭＩＳＦＥＴのチャネル領域に対してチャネル方向（ｘ方向）に引張り歪みεｘを生じさせる。この引張り歪みεｘは電子の実効質量を低減させる。そして、この場合、電子の移動度が１０％程度増大し、ｎチャネルＭＩＳＦＥＴの駆動能力が向上することになる。一方、ｐチャネルＭＩＳＦＥＴの場合では、第２シリサイド層１２は、同様にそのチャネル領域を挟み、ソースドレイン拡散層１１に引張り応力を与える。そして、この引張り応力は、図３に示すように、シリコン基板のｎウェル層１ｂの表面すなわちｐチャネルＭＩＳＦＥＴのチャネル領域に対してチャネル方向（ｘ方向）に圧縮歪み−εｘを生じさせる。この圧縮歪み−εｘは正孔の実効質量を低減させる。そして、この場合も正孔の移動度が増大し、ｐチャネルＭＩＳＦＥＴの駆動能力が向上する。
【００３８】
このようにして、本実施の形態のシリサイド層構造を備えた、微細なｎチャネル、ｐチャネルＭＩＳＦＥＴを含んで構成された半導体装置においては、共にその駆動能力が向上するようになり、半導体装置の高速化あるいは高性能化が簡便な手法で達成される。
【００３９】
次に、本発明の半導体装置の製造方法について、図４〜６を参照して説明する。図４乃至６は、半導体装置の製造方法を示すｎチャネル、ｐチャネルＭＩＳＦＥＴの工程別素子断面図である。ここで、図１，２と同じものは同一符号で示す。
【００４０】
例えば、ｐ導電型のシリコン基板１表面にＳＴＩ型の素子分離領域２を周知の方法で形成する。そして、周知のイオン注入と熱処理とを施し、ｎチャネルＭＩＳＦＥＴを形成する領域になるｐウェル層１ａと、ｐチャネルＭＩＳＦＥＴを形成する領域になるｎウェル層１ｂを形成した後、二酸化シリコン換算膜厚が２ｎｍ程度の酸窒化膜あるいはハフニウムシリケート膜等でゲート絶縁膜５を形成し、ポリシリコン膜の成膜とフォトリソグラフィ技術およびドライエッチング技術を用いた微細加工とにより、幅寸法が６５ｎｍ程度、その高さが１５０ｎｍ程度になるＳｉゲート電極６を形成する（図４（ａ））。
【００４１】
次に、イオン注入でｐウェル層１ａの表面およびＳｉゲート電極６にヒ素等のｎ導電型不純物を導入し、ｐウェル層１ａ表面にエクステーション層８ａを形成する。同様に、別のイオン注入と熱処理とでｎウェル層１ｂの表面およびＳｉゲート電極６にボロン等のｐ導電型不純物を導入し、ｎウェル層１ｂ表面にエクステーション層１１ａを形成する（図４（ｂ））。
【００４２】
次に、全面にＨＴＯ法で膜厚が８０ｎｍ程度のシリコン酸化膜を堆積し、異方性ドライエッチングによるエッチバックを施し、Ｓｉゲート電極６の側壁に第２サイドウォールスペーサ１０を形成する。ここで、第２サイドウォールスペーサ１０の厚さは６０ｎｍ〜７０ｎｍである（図４（ｃ））。
【００４３】
引続いて、公知のフォトリソグラフィ技術で形成したレジストマスクをエッチングマスクにして、ｎチャネルＭＩＳＦＥＴのＳｉゲート電極６の側壁の第２サイドウォールスペーサ１０を弗酸系の化学薬液で選択的に除去する。このようにして、ｐチャネルＭＩＳＦＥＴのＳｉゲート電極６の側壁のみに第２サイドウォールスペーサ１０を形成する（図５（ａ））。
【００４４】
次に、全面に上述したような公知の熱ＣＶＤ法あるいは触媒ＣＶＤ法により膜厚が７０ｎｍ程度のシリコン窒化膜を堆積し、その後、異方性ドライエッチングによるエッチバックを施し、ｎチャネルＭＩＳＦＥＴのＳｉゲート電極６の側壁に第１サイドウォールスペーサ７を形成する。ここで、第１サイドウォールスペーサ７の厚さは６０ｎｍ程度である（図５（ｂ））。なお、この場合のエッチバックは、ｐチャネルＭＩＳＦＥＴの第２サイドウォールスペーサ１０表面に堆積した上記シリコン窒化膜を全て除去する。
【００４５】
このようにした後、周知のイオン注入と熱処理とを施し、上記Ｓｉゲート電極６および第１サイドウォールスペーサ７、第２サイドウォールスペーサ１０に対して自己整合になる、ソースドレイン拡散層８，１１を形成する（図５（ｃ））。上記イオン注入では、ｐウェル層１ａ表面、ｎウェル層１ｂ表面と共に、Ｓｉゲート電極６にもｎ導電型あるいはｐ導電型の不純物を導入する。ここで、上記熱処理ではいわゆる急速熱処理による１０００℃、１０秒程度の急速熱アニール（ＲＴＡ）がなされる。この熱処理により、イオン注入で導入した不純物の活性化と共に、第１サイドウォールスペーサ７および第２サイドウォールスペーサ１０の緻密化を行う。
【００４６】
次に、膜厚が１０ｎｍ程度のシリコン酸化膜の全面堆積と周知のレジストマスクをエッチングマスクにしたウェットエッチングで、ｐチャネルＭＩＳＦＥＴの領域を保護する酸化膜マスク１４を形成する。この酸化膜マスク１４は、Ｓｉゲート電極６、ソースドレイン拡散層１１および第２サイドウォールスペーサ１０を完全に被覆する（図６（ａ））。
【００４７】
このようにした後、いわゆるサリサイド技術により、ｎチャネルＭＩＳＦＥＴのＳｉゲート電極６表面、ソースドレイン拡散層８表面にコバルトシリサイドで第１シリサイド層９を形成する。このサリサイド技術では、はじめに全面にスパッタ法で膜厚が１０ｎｍ程度のコバルトを成膜し、５００℃、３０秒程度のＲＴＡを施す。そして、未反応のコバルトを塩酸系の化学薬液で除去した後、再度ＲＴＡで８００℃、３０秒程度の熱処理を施し、低抵抗のコバルトダイシリサイド（ＣｏＳｉ２）を形成する（図６（ｂ））。
【００４８】
次に、ｐチャネルＭＩＳＦＥＴ上を被覆する酸化膜マスク１４をドライエッチング等で除去する。そして、今度は、ｐチャネルＭＩＳＦＥＴの領域に選択的にニッケルシリサイドの第２シリサイド層１２を形成する。この場合のサリサイド技術では、はじめに全面にスパッタ法で膜厚が１５ｎｍ程度のニッケル膜を成膜し、４５０℃、３０秒程度のＲＴＡを施す。そして、未反応のニッケルを塩酸系の化学薬液で除去する。このようにして、ｐチャネルＭＩＳＦＥＴのＳｉゲート電極６表面、ソースドレイン拡散層１１表面にニッケルシリサイドから成る第２シリサイド層１２を形成する（図６（ｃ））。このニッケルシリサイドの形成では、熱処理が５００℃以下になるために、上記ニッケルは、コバルトシリサイドのような第１シリサイド層９とは熱反応せず、第１シリサイド層９表面にニッケルシリサイド層が形成されることはない。
【００４９】
そして、全面に公知の熱ＣＶＤ法あるいは触媒ＣＶＤ法により膜厚が１００ｎｍ程度のシリコン窒化膜を堆積してキャップ膜１３を形成し、図２で示した素子断面図の素子構造になる。以後は、図示しないが、従来の技術で説明したように全面に層間絶縁膜を形成し、半導体装置の配線構造を形成していくことになる。ここで、このような層間絶縁膜の成膜、配線構造の形成等、上記以後の半導体装置製造の熱プロセス温度は全て４５０℃以下である。
【００５０】
上記半導体装置の製造方法により、ｎチャネルＭＩＳＦＥＴのＳｉゲート電極６とそのチャネル領域のｚ方向に対して局所的に強い圧縮応力を及ぼす第１サイドウォールスペーサ７が簡便に形成される。また、ｐチャネルＭＩＳＦＥＴのＳｉゲート電極６とそのチャネル領域のｚ方向に対しては局所的な強い引張り応力を及ぼす第２サイドウォールスペーサ１０が簡便に形成される。このように、半導体装置の素子構造の微細化において、従来の半導体装置の製造プロセスをそのまま使用し、従来の技術に対して高い整合性を有する製造方法でもって、上述したｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの駆動能力を簡便に向上させることが可能になる。上記の実施の形態ではＳｉゲート電極６の幅寸法は６５ｎｍ程度、その高さは１５０ｎｍ程度であったが、サイドウォールスペーサからの応力を利用しＭＩＳＦＥＴの駆動能力の向上は、Ｓｉゲート電極６の幅寸法（ゲート長）が１００ｎｍ以下になると生じることを確認している。なお、Ｓｉゲート電極以外にポリシリコンと異なる材料で形成したゲート電極の場合でも、上述したような応力を生成させれば同様の効果が生じる。
【００５１】
また、上記半導体装置の製造方法により、ｎチャネルＭＩＳＦＥＴのチャネル領域のｘ方向に対して局所的に強い引張り応力を及ぼす第１シリサイド層９がソースドレイン拡散層８表面に形成され、ｐチャネルＭＩＳＦＥＴのチャネル領域のｘ方向に対して局所的に強い圧縮応力を及ぼす第２シリサイド層１２がソースドレイン拡散層１１表面に簡便に形成される。このように、この場合も、従来の半導体装置の製造プロセスをそのまま使用しており、従来の技術に対して高い整合性を有する製造方法でもって、上述したｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴの駆動能力を簡便に向上させることが可能になる。
【００５２】
上記第１シリサイド層９には、低抵抗である相構造のチタンダイシリサイド（ＴｉＳｉ２）、あるいは、モリブデンシリサイド、タングステンシリサイドのような多種類の高融点金属のシリサイドを用いることができる。また、第２シリサイド層１２にはニッケルシリサイド層が好適であるが、その及ぼす応力の絶対値は第１シリサイド層９のそれより小さくなるために、第１シリサイド層より厚くする必要がある。しかし、シリサイド層が厚すぎるとｐチャネルＭＩＳＦＥＴのソースドレイン拡散層１１の接合特性が劣化することから、適当な膜厚が存在する。また、第１シリサイド層９の場合も同様であり、その適度な膜厚が存在する。上記のサリサイド技術では、Ｓｉゲート電極６の表面にもシリサイド層が形成される。このシリサイド層の膜厚は、上述しているようにＳｉゲート電極６の１／５以下であり、上述したサイドウォールスペーサ７又は１０による応力印加においてその影響は無視できる程度である。
【００５３】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を限定するものでない。当業者においては、本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能である。
【００５４】
例えば、上述した第１サイドウォールスペーサ７に高い多孔性を有するシリコン酸化膜を用いてもよい。何れにしろ、ゲート電極に圧縮応力を生じさせる材料膜（絶縁体、半導体、導電体を問わない）、あるいは、これらの積層膜であればよい。同様に、第２サイドウォールスペーサ１０にＰＥＣＶＤで成膜したシリコン窒化膜を用いてもよく、この場合も、ゲート電極に引張り応力を生じさせる材料膜（絶縁体、半導体、導電体を問わない）、あるいは、これらの積層膜であればよい。
【００５５】
また、上記半導体装置において、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとの間において、そのサイドウォールスペーサのみが上述した互いに異なる材料で形成される構造になるようにし、ソースドレイン拡散層８，１１上のシリサイド層は同じ材料で構成してもよい。逆に、ｎチャネルＭＩＳＦＥＴとｐチャネルＭＩＳＦＥＴとの間において、ソースドレイン拡散層のシリサイド層のみが上述した互いに異なる材料で形成される構造にし、サイドウォールスペーサは同じ材料で構成してもよい。
【００５６】
更には、本発明は、シリコン基板上に半導体装置を形成する場合の他に、ＧａＡｓ基板、ＧａＮ基板のような化合物半導体基板上に半導体装置を形成する場合にも同様に適用できる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態にかかるＭＩＳＦＥＴ構造を示す平面図である。
【図２】同ＭＩＳＦＥＴ構造を示す断面図である。
【図３】本発明の作用効果を説明するためのＭＩＳＦＥＴの斜視図である。
【図４】本発明の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。
【図５】図４に示す工程の続きの工程別素子断面図である。
【図６】図５に示す工程の続きの工程別素子断面図である。
【図７】従来の技術にかかる半導体装置のデバイス構造起因の応力付与を示す素子断面図である。
【符号の説明】
【００５８】
１  シリコン基板
１ａ  ｐウェル層
１ｂ  ｎウェル層
２  素子分離領域
３，４  活性領域
５  ゲート絶縁膜
６  Ｓｉゲート電極
７  第１サイドウォールスペーサ
８，１１  ソースドレイン拡散層
８ａ，１１ａ  エクステーション層
９  第１シリサイド層
１０  第２サイドウォールスペーサ
１２  第２シリサイド層
１３  キャップ膜
１４  酸化マスク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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