(57)【要約】【課題】レベルシフト回路の動作速度を向上させる。【解決手段】第１電位から前記第１電位より高い第２電位までの電位差を有する入力信号を、前記第１電位より低い第３電位から前記第２電位より高い第４電位までの電位差を有する出力信号に変換するレベルシフト回路であって、前記入力信号を、前記第１電位から前記第４電位までの電位差を有する第１の信号に変換する第１の回路と、前記入力信号を、前記第３電位から前記第２電位までの電位差を有する第２の信号に変換する第２の回路と、前記第１の信号と前記第２の信号を同時に合成して前記出力信号を生成する第３の回路と、を有する。【選択図】    図１
2005229220.tif 000002
【特許請求の範囲】
【請求項１】
第１電位から前記第１電位より高い第２電位までの電位差を有する入力信号を、前記第１電位より低い第３電位から前記第２電位より高い第４電位までの電位差を有する出力信号に変換するレベルシフト回路であって、
前記入力信号を、前記第１電位から前記第４電位までの電位差を有する第１の信号に変換する第１の回路と、
前記入力信号を、前記第３電位から前記第２電位までの電位差を有する第２の信号に変換する第２の回路と、
前記第１の信号と前記第２の信号を合成して前記出力信号を生成する第３の回路と、
を有することを特徴とするレベルシフト回路。
【請求項２】
前記第１の回路は、
前記第４電位と前記第１電位との間に直列接続される第１ＰＭＯＳＦＥＴ及び第１ＮＭＯＳＦＥＴを有しており、前記入力信号に基づいて前記第１ＰＭＯＳＦＥＴ又は前記第１ＮＭＯＳＦＥＴのいずれか一方を導通させて、前記第４電位又は前記第１電位のいずれか一方の電位を有する前記第１の信号を生成し、
前記第２の回路は、
前記第３電位と前記第２電位との間に直列接続される第２ＰＭＯＳＦＥＴ及び第２ＮＭＯＳＦＥＴを有しており、前記入力信号に基づいて前記第２ＰＭＯＳＦＥＴ又は前記第２ＮＭＯＳＦＥＴのいずれか一方を導通させて、前記第３電位又は前記第２電位のいずれか一方の電位を有する前記第２の信号を生成し、
前記第３の回路は、
前記第４電位と前記第３電位との間に直列接続される第３ＰＭＯＳＦＥＴ及び第３ＮＭＯＳＦＥＴを有しており、前記第１の信号及び前記第２の信号に基づいて、前記第３ＰＭＯＳＦＥＴ又は前記第３ＮＭＯＳＦＥＴのいずれか一方を導通させて、前記第４電位又は前記第３電位のいずれか一方の電位を有する前記出力信号を生成する、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項３】
前記第１の回路は、
ゲートに前記入力信号が供給され、ソースに前記第１電位が供給されるＮＭＯＳＦＥＴ（Ｔｒ１）と、
ゲートに前記入力信号の反転信号が供給され、ソースに前記第１電位が供給されるＮＭＯＳＦＥＴ（Ｔｒ２）と、
ゲートに前記ＮＭＯＳＦＥＴ（Ｔｒ２）のドレインが接続され、ソースに前記第４電位が供給され、ドレインに前記ＮＭＯＳＦＥＴ（Ｔｒ１）のドレインが接続されたＰＭＯＳＦＥＴ（Ｔｒ３）と、
ゲートに前記ＮＭＯＳＦＥＴ（Ｔｒ１）のドレインが接続され、ソースに前記第４電位が供給され、ドレインに前記ＮＭＯＳＦＥＴ（Ｔｒ２）のドレインが接続されたＰＭＯＳＦＥＴ（Ｔｒ４）と、
を有し、前記ＰＭＯＳＦＥＴ（Ｔｒ４）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ２）のドレインとの間の所定ノードより前記第１の信号を出力し、
前記第２の回路は、
ゲートに前記入力信号が供給され、ソースに前記第２電位が供給されるＰＭＯＳＦＥＴ（Ｔｒ５）と、
ゲートに前記入力信号の反転信号が供給され、ソースに前記第２電位が供給されるＰＭＯＳＦＥＴ（Ｔｒ６）と、
ゲートに前記ＰＭＯＳＦＥＴ（Ｔｒ６）のドレインが接続され、ソースに前記第３電位が供給され、ドレインに前記ＰＭＯＳＦＥＴ（Ｔｒ５）のドレインが接続されたＮＭＯＳＦＥＴ（Ｔｒ７）と、
ゲートに前記ＰＭＯＳＦＥＴ（Ｔｒ５）のドレインが接続され、ソースに前記第３電位が供給され、ドレインに前記ＰＭＯＳＦＥＴ（Ｔｒ６）のドレインが接続されたＮＭＯＳＦＥＴ（Ｔｒ８）と、
を有し、前記ＰＭＯＳＦＥＴ（Ｔｒ６）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ８）のドレインとの間の所定ノードより前記第２の信号を出力し、
前記第３の回路は、
ゲートに前記第１の信号が供給される、ソースに前記第４電位が供給されるＰＭＯＳＦＥＴ（Ｔｒ９）と、
ゲートに前記第２の信号が供給され、ソースに前記第３電位が供給されるＮＭＯＳＦＥＴ（Ｔｒ１０）と、
を有し、前記ＰＭＯＳＦＥＴ（Ｔｒ９）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ１０）のドレインと、の間の所定ノードより前記出力信号を出力すること、
を特徴とする請求項１に記載のレベルシフト回路。
【請求項４】
前記第１の回路は、
ゲートに前記ＰＭＯＳＦＥＴ（Ｔｒ３）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ１）のドレインとの間の所定ノードが接続され、ソースに前記第４電位が供給され、ドレインに前記ＰＭＯＳＦＥＴ（Ｔｒ３）のソースが接続されたＰＭＯＳＦＥＴ（Ｔｒ１１）と、
ゲートに前記ＰＭＯＳＦＥＴ（Ｔｒ４）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ２）のドレインとの間の所定ノードが接続され、ソースに前記第４電位が供給され、ドレインに前記ＰＭＯＳＦＥＴ（Ｔｒ４）のソースが接続されたＰＭＯＳＦＥＴ（Ｔｒ１２）と、を有し、
前記第２の回路は、
ゲートに前記ＰＭＯＳＦＥＴ（Ｔｒ５）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ７）のドレインとの間の所定ノードが接続され、ソースに前記第３電位が供給され、ドレインに前記ＮＭＯＳＦＥＴ（Ｔｒ７）のソースが接続されたＮＭＯＳＦＥＴ（Ｔｒ１３）と、
ゲートに前記ＰＭＯＳＦＥＴ（Ｔｒ６）のドレインと前記ＮＭＯＳＦＥＴ（Ｔｒ８）のドレインとの間の所定ノードが接続され、ソースに前記第３電位が供給され、ドレインに前記ＮＭＯＳＦＥＴ（Ｔｒ８）のソースが接続されたＮＭＯＳＦＥＴ（Ｔｒ１４）と、を有する、
ことを特徴とする請求項３に記載のレベルシフト回路。
【請求項５】
前記第１の回路は、
前記第４電位と前記第１電位との間に直列接続されるＰＭＯＳＦＥＴ（Ｍ１）及びＮＭＯＳＦＥＴ（Ｍ２）を有し、前記入力信号が前記ＮＭＯＳＦＥＴ（Ｍ２）のゲートに供給されており、
前記第２の回路は、
前記第２電位と前記第３電位との間に直列接続されるＰＭＯＳＦＥＴ（Ｍ３）及びＮＭＯＳＦＥＴ（Ｍ４）を有し、前記入力信号が前記ＰＭＯＳＦＥＴ（Ｍ３）のゲートに供給されており、
前記第３の回路は、
前記第４電位と前記第３電位との間に直列接続されるＰＭＯＳＦＥＴ（Ｍ５）及びＮＭＯＳＦＥＴ（Ｍ６）を有し、前記ＰＭＯＳＦＥＴ（Ｍ５）のゲートに前記ＰＭＯＳＦＥＴ（Ｍ１）のドレインと前記ＮＭＯＳＦＥＴ（Ｍ２）のドレインとの間の所定ノードが接続され、前記ＮＭＯＳＦＥＴ（Ｍ６）のゲートに前記ＰＭＯＳＦＥＴ（Ｍ３）のドレインと前記ＮＭＯＳＦＥＴ（Ｍ４）のドレインとの間の所定ノードが接続され、
前記ＰＭＯＳＦＥＴ（Ｍ５）のドレインと前記ＮＭＯＳＦＥＴ（Ｍ６）のドレインとの間の所定ノードに前記ＰＭＯＳＦＥＴ（Ｍ１）のゲート及び前記ＮＭＯＳＦＥＴ（Ｍ４）のゲートが接続される、
ことを特徴とする請求項１に記載のレベルシフト回路。
【請求項６】
前記ＰＭＯＳＦＥＴ（Ｍ１）のドレインと前記ＰＭＯＦＥＴ（Ｍ５）のゲートとの間と、前記ＮＭＯＳＦＥＴ（Ｍ４）のドレインと前記ＮＭＯＳＦＥＴ（Ｍ６）のゲートとの間に、抵抗値を有する回路素子を設けたことを特徴とする請求項５に記載のレベルシフト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レベルシフト回路に関する。
【背景技術】
【０００２】
レベルシフト回路は、高速処理が要求されるＬＣＤ駆動回路用ＩＣなどにおいて、ＣＰＵ等からの低電圧系の信号を、ＬＣＤパネルを駆動するための高電圧系の信号に変換する用途として用いられる。このため、従来、レベルシフト回路自体での処理の高速化を図るための仕組みが提案されている（例えば、以下に示す特許文献１参照）。
【０００３】
図１２は、従来のレベルシフト回路の概略構成図である。従来のレベルシフト回路は、まず、電位ＶＳＳから電位ＶＤＤ（＞電位ＶＳＳ）までの電位差を有する入力信号（図１３（イ）参照）の電位を、上側レベルシフト回路１０によって、上側（電位ＶＤＤ側）方向に電位ＶＨ（＞電位ＶＤＤ）までレベルシフトする（図１３（ロ）参照）。つぎに、従来のレベルシフト回路は、上側レベルシフト回路１０の出力を、下側レベルシフト回路２０によって、下側（電位ＶＳＳ側）方向に電位ＶＬ（＜電位ＶＳＳ）までレベルシフトする（図１３（ハ）参照）。この結果、下側レベルシフト回路２０は、電位ＶＨから電位ＶＬまでの電位差を有する出力信号を出力するのである。
【０００４】
このように、従来のレベルシフト回路は、入力信号を上側及び下側両方向にレベルシフトする場合、上側レベルシフト回路１０と下側レベルシフト回路２０を逐次動作させていた。
【特許文献１】特開２００２−１９８８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、図１２に示した従来のレベルシフト回路では、上側レベルシフト回路１０や下側レベルシフト回路２０は、入力信号の電位に応じた出力信号の電位が確定するまでの時間、いわゆる伝達遅延時間が発生する。このため、従来のレベルシフト回路では、上側レベルシフト回路１０における伝達遅延時間と、下側レベルシフト回路２０における伝達遅延時間とを加算した時間が、トータルな伝達遅延時間となる。そして、このトータルな伝達遅延時間が、レベルシフト回路の動作速度を悪化させる要因となっていた。  
本発明は、前述した課題に鑑みてなされたものであり、動作速度を向上させたレベルシフト回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
前述した課題を解決するための主たる本発明は、第１電位と前記第１電位より高い第２電位との間の電位差を有する入力信号を、前記第１電位より低い第３電位と前記第２電位より高い第４電位との間の電位差を有する出力信号に変換するレベルシフト回路であって、前記入力信号を、前記第１電位と前記第４電位との間の電位差を有する第１の信号に変換する第１の回路と、前記入力信号を、前記第３電位と前記第２電位との間の電位差を有する第２の信号に変換する第２の回路と、前記第１の信号と前記第２の信号を合成して前記出力信号を生成する第３の回路と、を有することとする。
【発明の効果】
【０００７】
本発明によれば、動作速度を向上させたレベルシフト回路を提供することができる。
【発明を実施するための最良の形態】
【０００８】
＜概略構成＞
図１は、本発明の実施形態に係るレベルシフト回路の概略構成図である。なお、本実施形態におけるレベルシフト回路は、電位ＶＳＳ（『第１電位』）から電位ＶＳＳよりも高い電位ＶＤＤ（『第２電位』）までの電位差を有する入力信号を、電位ＶＳＳよりも低い電位ＶＬ（『第３電位』）から電位ＶＤＤよりも高い電位ＶＨ（『第４電位』）までの電位差を有する出力信号に変換するものである。例えば、ＬＣＤドライバＩＣなどにおいて、制御用の低電圧系信号を、ＬＣＤパネル駆動用の高電圧系信号に変換する用途として設けられている。
【０００９】
レベルシフト回路は、上側レベルシフト回路（『第１の回路』）１００、下側レベルシフト回路（『第２の回路』）２００、信号合成回路（『第３の回路』）５００を有する。
【００１０】
上側レベルシフト回路１００は、電位ＶＳＳから電位ＶＤＤまでの電位差を有する入力信号（図２（イ）参照）を、上側（電位ＶＤＤ側）方向のみに電位ＶＨまでレベルシフトする（図２（ロ））。すなわち、上側レベルシフト回路１００は、入力信号を、電位ＶＨから電位ＶＳＳまでの電位差を有する信号（『第１の信号』）に変換するのである。  
なお、上側レベルシフト回路１００は、例えば、電位ＶＨと電位ＶＳＳとの間に直列接続させたＰＭＯＳＦＥＴ（『第１ＰＭＯＳＦＥＴ』）及びＮＭＯＳＦＥＴ（『第１ＮＭＯＳＦＥＴ』）を用いて構成できる。この場合、上側レベルシフト回路１００は、入力信号に基づいて直列接続されたＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴのいずれか一方を導通させて、電位ＶＨ又は電位ＶＳＳのいずれか一方の電位を有する信号を生成することとなる。
【００１１】
下側レベルシフト回路２００は、電位ＶＳＳから電位ＶＤＤまでの電位差を有する入力信号（図２（イ））を、下側（電位ＶＳＳ側）方向のみに電位ＶＬまでレベルシフトする（図２（ハ））。すなわち、下側レベルシフト回路２００は、入力信号を、電位ＶＤＤから電位ＶＬまでの電位差を有する信号（『第２の信号』）に変換するのである。  
なお、下側レベルシフト回路２００は、例えば、電位ＶＤＤと電位ＶＬとの間に直列接続させたＰＭＯＳＦＥＴ（『第２ＰＭＯＳＦＥＴ』）及びＮＭＯＳＦＥＴ（『第２ＮＭＯＳＦＥＴ』）を用いて構成できる。この場合、下側レベルシフト回路２００は、入力信号に基づいて直列接続されたＰＭＯＳＦＥＴ又はＮＭＯＳＦＥＴのいずれか一方を導通させて、電位ＶＤＤ又は電位ＶＬのいずれか一方の電位を有する信号を生成することとなる。
【００１２】
信号合成回路５００は、上側レベルシフト回路１００におけるレベルシフト後の信号と、下側レベルシフト回路２００におけるレベルシフト後の信号と、を合成することで、電位ＶＨから電位ＶＬまでの電位差を有する出力信号を生成するものである（図２（ニ）参照）。
【００１３】
なお、信号合成回路５００は、例えば、電位ＶＨと電位ＶＬとの間に直列接続されたＰＭＯＳＦＥＴ３００及びＮＭＯＳＦＥＴ４００を用いて構成できる。この場合、上側レベルシフト後の信号及び下側レベルシフト後の信号に基づいて、ＰＭＯＳＦＥＴ３００又はＮＭＯＳＦＥＴ４００のいずれか一方を導通させて、電位ＶＨ又は電位ＶＬのいずれか一方の電位を有する出力信号を生成することとなる。
【００１４】
＜第１の実施形態＞
図３、図４をもとに、本発明に係るレベルシフト回路の一実施形態について説明する。
【００１５】
＝＝＝  構成  ＝＝＝  
図３に示すレベルシフト回路は、図１に示したレベルシフト回路をトランジスタベースで構成した一例である。すなわち、図３に示すレベルシフト回路は、図１と同様に、上側レベルシフト回路１００、下側レベルシフト回路２００、信号合成回路５００によって構成されるのである。
【００１６】
図３において上側レベルシフト回路１００は、ゲートに入力信号が供給され、ソースに電位ＶＳＳが供給されるＮＭＯＳＦＥＴ（Ｔｒ１）と、ゲートにインバータを介して反転された入力信号の反転信号が供給され、ソースに電位ＶＳＳが供給されるＮＭＯＳＦＥＴ（Ｔｒ２）と、ゲートにＮＭＯＳＦＥＴ（Ｔｒ２）のドレインが接続され、ソースに電位ＶＨが供給され、ドレインにＮＭＯＳＦＥＴ（Ｔｒ１）のドレインが接続されたＰＭＯＳＦＥＴ（Ｔｒ３）と、ゲートにＮＭＯＳＦＥＴ（Ｔｒ１）のドレインが接続され、ソースに電位ＶＨが供給され、ドレインにＮＭＯＳＦＥＴ（Ｔｒ２）のドレインが接続されたＰＭＯＳＦＥＴ（Ｔｒ４）と、が組み合わされて構成される。なお、ＰＭＯＳＦＥＴ（Ｔｒ４）のドレインとＮＭＯＳＦＥＴ（Ｔｒ２）のドレインとの間の所定ノードから、上側レベルシフト後の信号が出力されることとなる。
【００１７】
図３において下側レベルシフト回路２００は、ゲートに入力信号が供給され、ソースに電位ＶＤＤが供給されるＰＭＯＳＦＥＴ（Ｔｒ５）と、ゲートにインバータを介して反転された入力信号の反転信号が供給され、ソースに電位ＶＤＤが供給されるＰＭＯＳＦＥＴ（Ｔｒ６）と、ゲートにＰＭＯＳＦＥＴ（Ｔｒ６）のドレインが接続され、ソースに電位ＶＬが供給され、ドレインにＰＭＯＳＦＥＴ（Ｔｒ５）のドレインが接続されたＮＭＯＳＦＥＴ（Ｔｒ７）と、ゲートにＰＭＯＳＦＥＴ（Ｔｒ５）のドレインが接続され、ソースに電位ＶＬが供給され、ドレインにＰＭＯＳＦＥＴ（Ｔｒ６）のドレインが接続されたＮＭＯＳＦＥＴ（Ｔｒ８）と、が組み合わされて構成される。なお、ＰＭＯＳＦＥＴ（Ｔｒ６）のドレインとＮＭＯＳＦＥＴ（Ｔｒ８）のドレインとの間の所定ノードから、下側レベルシフト後の信号が出力されることとなる。
【００１８】
図３において信号合成回路５００は、ゲートに上側レベルシフト後の信号が供給され、ソースに電位ＶＨが供給されるＰＭＯＳＦＥＴ（Ｔｒ９）と、ゲートに下側レベルシフト後の信号が供給され、ソースに電位ＶＬが供給されるＮＭＯＳＦＥＴ（Ｔｒ１０）と、が組み合わされて構成される。なお、ＰＭＯＳＦＥＴ（Ｔｒ９）のドレインとＮＭＯＳＦＥＴ（Ｔｒ１０）のドレインとの間の所定ノードから、電位ＶＨから電位ＶＬまでの電位差を有する出力信号が出力されることとなる。
【００１９】
＝＝＝  動作  ＝＝＝
図４、図５をもとに、図３に示すレベルシフト回路の動作を説明する。
【００２０】
［上側レベルシフト回路の動作］
まず、図４をもとに、図３に示す上側レベルシフト回路１００の動作を説明する。  
図４（Ａ）に示すとおり、上側レベルシフト回路１００への入力信号の初期値がＨｉｇｈ（電位ＶＤＤ）の場合、ＮＭＯＳＦＥＴ（Ｔｒ１）はＯＮ（導通）、ＮＭＯＳＦＥＴ（Ｔｒ２）はＯＦＦ（非導通）、ＰＭＯＳＦＥＴ（Ｔｒ３）はＯＦＦ（非導通）、ＰＭＯＳＦＥＴ（Ｔｒ４）はＯＮ（導通）となる。なお、ノードＡは電位ＶＳＳ、ノードＢは電位ＶＨとなり、ノードＢから出力を取り出す場合、上側レベルシフト回路１００の出力は電位ＶＨとなる。前述した各状態を初期状態とする。
【００２１】
初期状態が確定した後、Ｌｏｗ（電位ＶＳＳ）の入力信号が上側レベルシフト回路１００に供給されることとする。この場合、図４（Ｂ）に示すとおり、ＮＭＯＳＦＥＴ（Ｔｒ１）のゲートにＬｏｗの入力信号が供給されて、ＮＭＯＳＦＥＴ（Ｔｒ１）はＯＦＦとなる。また、ＮＭＯＳＦＥＴ（Ｔｒ２）のゲートにインバータを介して反転された入力信号の反転信号（Ｈｉｇｈ）が供給されて、ＮＭＯＳＦＥＴ（Ｔｒ２）はＯＮとなる。
【００２２】
この時点で、直列接続されたＮＭＯＳＦＥＴ（Ｔｒ１）及びＰＭＯＳＦＥＴ（Ｔｒ３）はともにＯＦＦとなるので、ノードＡはフローティング状態となり、初期状態での電位ＶＳＳが保持される。また、直列接続されたＮＭＯＳＦＥＴ（Ｔｒ２）及びＰＭＯＳＦＥＴ（Ｔｒ４）は過渡的にともにＯＮとなるので、ノードＢはＰＭＯＳＦＥＴ（Ｔｒ４）とＮＭＯＳＦＥＴ（Ｔｒ２）のＯＮ抵抗比に基づいた電位ＶＸとなる。なお、ＰＭＯＳＦＥＴ（Ｔｒ４）のＯＮ抵抗をＲ（Ｔｒ４）、ＮＭＯＳＦＥＴ（Ｔｒ２）のＯＮ抵抗をＲ（Ｔｒ２）とすると、電位ＶＸは、（電位ＶＨ−電位ＶＳＳ）×（Ｒ（Ｔｒ２）／（Ｒ（Ｔｒ２）＋Ｒ（Ｔｒ４））となる。
【００２３】
つぎに、図４（Ｃ）に示すとおり、ＰＭＯＳＦＥＴ（Ｔｒ３）のゲート・ソース間電圧（電位ＶＸ−電位ＶＨ）がスレッショルド電圧Ｖｐｔを越えている場合、ＰＭＯＳＦＥＴ（Ｔｒ３）はＯＮとなり、ノードＡは電位ＶＨとなる。そして、図４（Ｄ）に示すとおり、ＰＭＯＳＦＥＴ（Ｔｒ４）のゲートにはノードＡの電位ＶＨが供給されるので、ＰＭＯＳＦＥＴ（Ｔｒ４）はＯＦＦとなり、ノードＢは電位ＶＳＳとなる。
【００２４】
このように、上側レベルシフト回路１００では、Ｌｏｗの入力信号が入力された後、ＮＭＯＳＦＥＴ（Ｔｒ１）、ＮＭＯＳＦＥＴ（Ｔｒ２）、ＰＭＯＳＦＥＴ（Ｔｒ３）、ＰＭＯＳＦＥＴ（Ｔｒ４）の順に状態が遷移していき、ひいては、ノードＡ及びノードＢの状態が確定することとなる。なお、入力信号に基づいて出力信号が確定するまでの時間を伝搬遅延時間と称することとする。
【００２５】
［下側レベルシフト回路の動作］
つぎに、図５をもとに下側レベルシフト回路２００の動作を説明する。なお、下側レベルシフト回路２００の動作は、上側レベルシフト回路１００の動作と並列に行われることはいうまでもない。
【００２６】
図５（Ａ）に示すとおり、下側レベルシフト回路２００への入力信号の初期値がＨｉｇｈ（電位ＶＤＤ）の場合、ＰＭＯＳＦＥＴ（Ｔｒ５）はＯＦＦ（非導通）、ＰＭＯＳＦＥＴ（Ｔｒ６）はＯＮ（導通）、ＮＭＯＳＦＥＴ（Ｔｒ７）はＯＮ（導通）、ＮＭＯＳＦＥＴ（Ｔｒ８）はＯＦＦ（非導通）となる。なお、ノードＣは電位ＶＬ、ノードＤは電位ＶＤＤとなり、ノードＤから出力を取り出す場合、下側レベルシフト回路２００の出力は電位ＶＨとなる。前述した各状態を初期状態とする。
【００２７】
初期状態が確定した後、Ｌｏｗ（電位ＶＳＳ）の入力信号が下側レベルシフト回路２００に供給されることとする。この場合、図５（Ｂ）に示すとおり、ＰＭＯＳＦＥＴ（Ｔｒ５）のゲートにＬｏｗの入力信号が供給されて、ＰＭＯＳＦＥＴ（Ｔｒ５）はＯＮとなる。また、ＰＭＯＳＦＥＴ（Ｔｒ６）のゲートにインバータを介して反転された入力信号の反転信号（Ｈｉｇｈ）が供給されて、ＰＭＯＳＦＥＴ（Ｔｒ６）はＯＦＦとなる。
【００２８】
この時点で、直列接続されたＰＭＯＳＦＥＴ（Ｔｒ５）及びＮＭＯＳＦＥＴ（Ｔｒ７）はともにＯＮとなるので、ノードＣは、ＰＭＯＳＦＥＴ（Ｔｒ５）とＮＭＯＳＦＥＴ（Ｔｒ７）のＯＮ抵抗比に基づいた電位ＶＹとなる。なお、ＰＭＯＳＦＥＴ（Ｔｒ５）のＯＮ抵抗をＲ（Ｔｒ５）、ＮＭＯＳＦＥＴ（Ｔｒ７）のＯＮ抵抗をＲ（Ｔｒ５）とすると、電位ＶＹは、（電位ＶＤＤ−電位ＶＬ）×（Ｒ（Ｔｒ７）／（Ｒ（Ｔｒ５）＋Ｒ（Ｔｒ７））となる。また、直列接続されたＰＭＯＳＦＥＴ（Ｔｒ６）及びＮＭＯＳＦＥＴ（Ｔｒ８）は過渡的にともにＯＦＦとなるので、ノードＤはフローティング状態となり、初期状態における電位ＶＤＤが保持される。
【００２９】
つぎに、図５（Ｃ）に示すとおり、ＮＭＯＳＦＥＴ（Ｔｒ８）のゲート・ソース間電圧（電位ＶＹ−電位ＶＬ）がスレッショルド電圧Ｖｎｔを越えている場合、ＮＭＯＳＦＥＴ（Ｔｒ８）はＯＮとなり、ノードＤは電位ＶＬとなる。そして、図５（Ｄ）に示すとおり、ＮＭＯＳＦＥＴ（Ｔｒ７）のゲートにはノードＤの電位ＶＬが供給されるので、ＮＭＯＳＦＥＴ（Ｔｒ７）はＯＦＦとなり、ノードＣは電位ＶＤＤとなる。
【００３０】
このように、下側レベルシフト回路２００では、Ｌｏｗの入力信号が入力された後、ＰＭＯＳＦＥＴ（Ｔｒ５）、ＰＭＯＳＦＥＴ（Ｔｒ６）、ＮＭＯＳＦＥＴ（Ｔｒ８）、ＮＭＯＳＦＥＴ（Ｔｒ７）の順に状態が遷移していき、ひいては、ノードＣ及びノードＤの状態が確定することとなる。
【００３１】
［信号合成回路の動作］
ＰＭＯＳＦＥＴ（Ｔｒ９）、ＮＭＯＳＦＥＴ（Ｔｒ１０）を用いて構成される信号合成回路５００の動作について説明する。
【００３２】
まず、上側レベルシフト回路１００は図４（Ａ）に示す初期状態であり、下側レベルシフト回路２００は図５（Ａ）に示す初期状態であることとする。この場合、上側レベルシフト回路１００の出力（ノードＢ）は電位ＶＨ、下側レベルシフト回路２００の出力（ノードＤ）は電位ＶＤＤである。
【００３３】
そこで、ＰＭＯＳＦＥＴ（Ｔｒ９）のゲートには上側レベルシフト回路１００の出力である電位ＶＨが供給されて、ＰＭＯＳＦＥＴ（Ｔｒ９）はＯＦＦ（非導通）となる。また、ＮＭＯＳＦＥＴ（Ｔｒ１０）のゲートには下側レベルシフト回路２００の出力である電位ＶＤＤが供給されて、ＮＭＯＳＦＥＴ（Ｔｒ１０）はＯＮ（導通）となる。この結果、信号合成回路５００の出力は、電位ＶＬとなる。
【００３４】
つぎに、上側レベルシフト回路１００は図４（Ｄ）に示す状態であり、下側レベルシフト回路２００は図５（Ｄ）に示す状態であることとする。この場合、上側レベルシフト回路１００の出力（ノードＢ）は電位ＶＳＳ、下側レベルシフト回路２００の出力（ノードＤ）は電位ＶＬである。
【００３５】
そこで、ＰＭＯＳＦＥＴ（Ｔｒ９）のゲートには上側レベルシフト回路１００の出力である電位ＶＳＳが供給されて、ＰＭＯＳＦＥＴ（Ｔｒ９）はＯＮ（導通）となる。また、ＮＭＯＳＦＥＴ（Ｔｒ１０）のゲートには下側レベルシフト回路２００の出力である電位ＶＬが供給されて、ＮＭＯＳＦＥＴ（Ｔｒ１０）はＯＦＦ（非導通）となる。この結果、信号合成回路５００の出力は、電位ＶＨとなる。
【００３６】
このように、信号合成回路５００は、レベルシフト回路の入力信号が電位ＶＤＤの場合、電位ＶＬを有したレベルシフト回路の出力信号を生成することとなる。また、レベルシフト回路の入力信号が電位ＶＳＳの場合、電位ＶＨを有したレベルシフト回路の出力信号を生成することとなる。なお、入力信号と出力信号の論理が一致していないので、論理の一致を図る場合には、ＰＭＯＳＦＥＴ（Ｔｒ９）のドレインとＮＭＯＳＦＥＴ（Ｔｒ１０）のドレインとの間の接続部と、レベルシフト回路の出力端子と、の間に単純にインバータを設ければよい。
【００３７】
以上が、本実施形態のレベルシフト回路の動作である。このように、本発明では、従来のように、上側レベルシフト回路１００及び下側レベルシフト回路２００を逐次動作させるのではなく、並列動作させるのである。このため、レベルシフト回路において、上側レベルシフト動作と下側レベルシフト動作が論理的には同時に行われることになるので、入力信号に応じた正常な出力信号が得られるまでに要する時間が短縮する。すなわち、本発明によれば、動作速度を向上させたレベルシフト回路を提供することができるのである。
【００３８】
＜第２の実施形態＞
図３に示したレベルシフト回路について、上側レベルシフト回路１００のＰＭＯＳＦＥＴ（Ｔｒ４）及びＮＭＯＳＦＥＴ（Ｔｒ２）が過渡的にともにＯＮする状態（図４（Ｂ）参照）では、ＰＭＯＳＦＥＴ（Ｔｒ３）のゲート・ソース間電圧（電位ＶＸ−電位ＶＨ）はスレッショルド電圧Ｖｐｔを越えている場合とした。しかしながら、ＰＭＯＳＦＥＴ（Ｔｒ４）及びＮＭＯＳＦＥＴ（Ｔｒ２）が過渡的にともにＯＮする状態にあって、ＰＭＯＳＦＥＴ（Ｔｒ３）のゲート・ソース間電圧は、ＰＭＯＳＦＥＴ（Ｔｒ４）及びＮＭＯＳＦＥＴ（Ｔｒ２）の能力（ＯＮ抵抗など）の選定に問題があった場合、ＰＭＯＳＦＥＴ（Ｔｒ３）がすみやかにＯＮしない恐れがある。
【００３９】
同様に、下側レベルシフト回路２００のＰＭＯＳＦＥＴ（Ｔｒ５）及びＮＭＯＳＦＥＴ（Ｔｒ７）が過渡的にともにＯＮする状態では（図５（Ｂ）参照）、ＮＭＯＳＦＥＴ（Ｔｒ８）のゲート・ソース間電圧（電位ＶＹ−電位ＶＬ）はスレッショルド電圧Ｖｐｔを越えている場合とした。しかしながら、ＰＭＯＳＦＥＴ（Ｔｒ５）及びＮＭＯＳＦＥＴ（Ｔｒ７）が過渡的にともにＯＮする状態にあって、ＮＭＯＳＦＥＴ（Ｔｒ８）のゲート・ソース間電圧は、ＰＭＯＳＦＥＴ（Ｔｒ５）及びＮＭＯＳＦＥＴ（Ｔｒ７）の能力（ＯＮ抵抗など）の選定に問題があった場合、ＮＭＯＳＦＥＴ（Ｔｒ８）がすみやかにＯＮしない恐れがある。
【００４０】
そこで、図６に示すレベルシフト回路は、以上の問題を解決し、図３に示したレベルシフト回路の動作速度をさらに改善した本発明の一実施形態である。
【００４１】
＝＝＝  構成  ＝＝＝
図６に示すレベルシフト回路の構成について、図３に示したレベルシフト回路の構成との相違点についてのみ説明する。
【００４２】
上側レベルシフト回路１００は、ゲートにＰＭＯＳＦＥＴ（Ｔｒ３）のドレインとＮＭＯＳＦＥＴ（Ｔｒ１）のドレインとの間の所定ノードが接続され、ソースに電位ＶＨが供給され、ドレインにＰＭＯＳＦＥＴ（Ｔｒ３）のソースが接続されたＰＭＯＳＦＥＴ（Ｔｒ１１）と、ゲートにＰＭＯＳＦＥＴ（Ｔｒ４）のドレインとＮＭＯＳＦＥＴ（Ｔｒ２）のドレインとの間の所定ノードが接続され、ソースに電位ＶＨが供給され、ドレインにＰＭＯＳＦＥＴ（Ｔｒ４）のソースが接続されたＰＭＯＳＦＥＴ（Ｔｒ１２）と、を新たに設ける。
【００４３】
下側レベルシフト回路２００は、ゲートにＰＭＯＳＦＥＴ（Ｔｒ５）のドレインとＮＭＯＳＦＥＴ（Ｔｒ７）のドレインとの間の所定ノードが接続され、ソースに電位ＶＬが供給され、ドレインにＮＭＯＳＦＥＴ（Ｔｒ７）のソースが接続されたＮＭＯＳＦＥＴ（Ｔｒ１３）と、ゲートにＰＭＯＳＦＥＴ（Ｔｒ６）のドレインとＮＭＯＳＦＥＴ（Ｔｒ８）のドレインとの間の所定ノードが接続され、ソースに電位ＶＬが供給され、ドレインにＮＭＯＳＦＥＴ（Ｔｒ８）のソースが接続されたＰＭＯＳＦＥＴ（Ｔｒ１４）と、を新たに設ける。
【００４４】
＝＝＝  動作  ＝＝＝
図７をもとに、図６に示すレベルシフト回路の動作を説明する。なお、以下では、説明の都合上、上側レベルシフト回路１００の動作についてのみ説明する。
【００４５】
図７（Ａ）に示すとおり、上側レベルシフト回路１００への入力信号の初期値がＨｉｇｈ（電位ＶＤＤ）の場合、ＮＭＯＳＦＥＴ（Ｔｒ１）はＯＮ（導通）、ＮＭＯＳＦＥＴ（Ｔｒ２）はＯＦＦ（非導通）、ＰＭＯＳＦＥＴ（Ｔｒ３）はＯＦＦ（非導通）、ＰＭＯＳＦＥＴ（Ｔｒ４）はＯＮ（導通）、ＰＭＯＳＦＥＴ（Ｔｒ１１）はＯＮ（導通）、ＰＭＯＳＦＥＴ（Ｔｒ１２）はＯＦＦ（非導通）となる。
【００４６】
この初期状態が確定した後、Ｌｏｗ（電位ＶＳＳ）の入力信号が上側レベルシフト回路１００に供給されることとする。この場合、図７（Ｂ）に示すとおり、ＮＭＯＳＦＥＴ（Ｔｒ１）のゲートにＬｏｗの入力信号が供給されて、ＮＭＯＳＦＥＴ（Ｔｒ１）はＯＦＦとなる。また、ＮＭＯＳＦＥＴ（Ｔｒ２）のゲートにインバータを介して反転された入力信号の反転信号（Ｈｉｇｈ）が供給されて、ＮＭＯＳＦＥＴ（Ｔｒ２）はＯＮとなる。
【００４７】
ＮＭＯＳＦＥＴ（Ｔｒ２）がＯＮに切り替わった後、自己バイアスの作用に伴って、ＰＭＯＳＦＥＴ（Ｔｒ１２）はＰＭＯＳＦＥＴ（Ｔｒ３）よりも先にＯＮに切り替わる。この時点で、直列接続されたＰＭＯＳＦＥＴ（Ｔｒ１２）、ＰＭＯＳＦＥＴ（Ｔｒ４）及びＮＭＯＳＦＥＴ（Ｔｒ２）はすべてＯＮとなる。そして、ノードＢは、ＰＭＯＳＦＥＴ（Ｔｒ１２）、ＰＭＯＳＦＥＴ（Ｔｒ４）及びＮＭＯＳＦＥＴ（Ｔｒ２）の各ＯＮ抵抗に応じた電位として確定する。
【００４８】
ここで、ノードＢは、図３に示したレベルシフト回路と比較して、ＰＭＯＳＦＥＴ（Ｔｒ１２）のＯＮ抵抗分、さらなる電圧降下が生じた状態、すなわちＰＭＯＳＦＥＴ（Ｔｒ３）のスレッショルド電圧Ｖｐｔをより確実に越えない状態となっている。このため、図７（Ｃ）に示すとおり、図３に示したレベルシフト回路と比較して、ＰＭＯＳＦＥＴ（Ｔｒ３）がＯＦＦからＯＮへとより確実に且つすみやかに切り替わるのである。なお、以後では、ＰＭＯＳＦＥＴ（Ｔｒ１１）、ＰＭＯＳＦＥＴ（Ｔｒ４）の順に、ＯＮからＯＦＦへと切り替わることとなる。
【００４９】
このように、図６に示すレベルシフト回路においても、上側レベルシフト回路１００及び下側レベルシフト回路２００を並列動作させて、入力信号に応じた正常な出力信号が得られるまでに要する時間を短縮させることができる。さらに、図６に示すレベルシフト回路では、図３に示したレベルシフト回路と比較して、上側レベルシフト回路１００における図４（Ｂ）から図４（Ｃ）への状態遷移や、下側レベルシフト回路２００における図５（Ｂ）から図５（Ｃ）への状態遷移が、より確実に且つすみやかに行われることとなる。
【００５０】
＜第３の実施形態＞
図８に示すレベルシフト回路は、図１に示したレベルシフト回路をトランジスタベースで構成した一例である。すなわち、図８に示すレベルシフト回路は、図１と同様に、上側レベルシフト回路１００、下側レベルシフト回路２００、信号合成回路５００によって構成されるのである。
【００５１】
＝＝＝  構成  ＝＝＝
上側レベルシフト回路１００は、電位ＶＨと電位ＶＳＳとの間に直列接続されるＰＭＯＳＦＥＴ（Ｍ１）及びＮＭＯＳＦＥＴ（Ｍ２）によって構成される。なお、ＮＭＯＳＦＥＴ（Ｍ２）のゲートにはレベルシフト回路の入力信号が供給される。
【００５２】
下側レベルシフト回路２００は、電位ＶＤＤと電位ＶＬとの間に直列接続されるＰＭＯＳＦＥＴ（Ｍ３）及びＮＭＯＳＦＥＴ（Ｍ４）によって構成される。なお、ＰＭＯＳＦＥＴ（Ｍ３）のゲートにはレベルシフト回路の入力信号が供給される。
【００５３】
信号合成回路５００は、電位ＶＨと電位ＶＬとの間に直列接続されるＰＭＯＳＦＥＴ（Ｍ５）及びＮＭＯＳＦＥＴ（Ｍ６）によって構成される。なお、ＰＭＯＳＦＥＴ（Ｍ５）のゲートには、ＰＭＯＳＦＥＴ（Ｍ１）のドレインとＮＭＯＳＦＥＴ（Ｍ２）のドレインとの間の所定ノードが接続され、ＮＭＯＳＦＥＴ（Ｍ６）のゲートには、ＰＭＯＳＦＥＴ（Ｍ３）のドレインとＮＭＯＳＦＥＴ（Ｍ４）のドレインとの間の所定ノードが接続される。また、ＰＭＯＳＦＥＴ（Ｍ５）のドレインとＮＭＯＳＦＥＴ（Ｍ６）のドレインとの間の所定ノードには、ＰＭＯＳＦＥＴ（Ｍ１）のゲート及びＮＭＯＳＦＥＴ（Ｍ４）のゲートが接続される。
【００５４】
このように、図８に示すレベルシフト回路は、図３に示したレベルシフト回路や図６に示したレベルシフト回路と比較して、インバータが不要となることや、少ないトランジスタ数で構成可能であるなど、回路構成を簡略化したものである。
【００５５】
＝＝＝  動作  ＝＝＝
まず、レベルシフト回路の入力信号の初期値がＨｉｇｈ（電位ＶＤＤ）の場合、ＰＭＯＳＦＥＴ（Ｍ１）はＯＦＦ（非導通）、ＮＭＯＳＦＥＴ（Ｍ２）はＯＮ（導通）、ＰＭＯＳＦＥＴ（Ｍ３）はＯＦＦ（非導通）、ＮＭＯＳＦＥＴ（Ｍ４）はＯＮ（導通）、ＰＭＯＳＦＥＴ（Ｍ５）はＯＮ（導通）、ＮＭＯＳＦＥＴ（Ｍ６）はＯＦＦ（非導通）となる。
【００５６】
初期状態が確定した後、Ｌｏｗ（電位ＶＳＳ）の入力信号がレベルシフト回路に供給されることとする。この場合、Ｌｏｗの入力信号が、ＮＭＯＳＦＥＴ（Ｍ２）のゲートと、ＰＭＯＳＦＥＴ（Ｍ３）のゲートに同時に供給される。この結果、ＮＭＯＳＦＥＴ（Ｍ２）はＯＦＦとなり、ＰＭＯＳＦＥＴ（Ｍ３）はＯＮとなる。
【００５７】
つぎに、ＮＭＯＳＦＥＴ（Ｍ６）のゲートには、ＰＭＯＳＦＥＴ（Ｍ３）及びＮＭＯＳＦＥＴ（Ｍ４）のＯＮ抵抗比に応じた電位が供給されて、ＮＭＯＳＦＥＴ（Ｍ６）はＯＮに切り替わったとする。この場合、ＮＭＯＳＦＥＴ（Ｍ４）のゲート及びＰＭＯＳＦＥＴ（Ｍ１）のゲートには電位ＶＬが供給されて、ＮＭＯＳＦＥＴ（Ｍ４）はＯＦＦとなり、ＰＭＯＳＦＥＴ（Ｍ１）はＯＮとなる。
【００５８】
そして、ＰＭＯＳＦＥＴ（Ｍ１）がＯＮ及びＮＭＯＳＦＥＴ（Ｍ２）がＯＦＦの状態であるので、ＰＭＯＳＦＥＴ（Ｍ５）のゲートには電位ＶＨが供給され、ＰＭＯＳＦＥＴ（Ｍ５）はＯＦＦとなる。この時点で、レベルシフト回路を構成する全てのトランジスタの状態が確定するのである。
【００５９】
以上、図８に示すレベルシフト回路においても、上側レベルシフト回路１００及び下側レベルシフト回路２００を並列動作させて、入力信号に応じた正常な出力信号が得られるまでに要する時間を短縮させることができる。よって、本実施形態においても、動作速度を向上させたレベルシフト回路を提供することができる。
【００６０】
図８に示すレベルシフト回路は、さらに、図９、図１０、図１１に示すように抵抗体やトランジスタを挿入することによって、内部動作（状態遷移）をさらに高速化できる。
【００６１】
図９に示すレベルシフト回路は、ＰＭＯＳＦＥＴ（Ｍ１）のドレインとＰＭＯＳＦＥＴ（Ｍ５）のゲートとの間の信号ライン上に抵抗体Ｒ１（『抵抗値を有する回路素子』）を設ける。
【００６２】
ここで、例えば、ＰＭＯＳＦＥＴ（Ｍ１）及びＮＭＯＳＦＥＴ（Ｍ２）が過渡的にともにＯＮする場合を考える。この場合、ＰＭＯＳＦＥＴ（Ｍ５）のゲートに供給される電位は、（電位ＶＨ−電位ＶＳＳ）×（Ｒ（Ｍ２）／（Ｒ（Ｍ１）＋Ｒ１＋Ｒ（Ｍ２））となる。なお、Ｒ（Ｍ１）は、ＰＭＯＳＦＥＴ（Ｍ１）のＯＮ抵抗であり、Ｒ（Ｍ２）はＮＭＯＳＦＥＴ（Ｍ２）のＯＮ抵抗とする。
【００６３】
このように、抵抗体Ｒ１を設けたことによって、抵抗体Ｒ１がない場合と比較して、抵抗体Ｒ１の電圧降下分、ＰＭＯＳＦＥＴ（Ｍ５）のゲートに供給される電位が低下することとなる。この結果、ＰＭＯＳＦＥＴ（Ｍ５）のＯＦＦからＯＮへの切り替わりが、より高速に行われることとなる。
【００６４】
同様に、図９に示すレベルシフト回路は、ＮＭＯＳＦＥＴ（Ｍ４）のドレインとＮＭＯＳＦＥＴ（Ｍ６）のゲートとの間の信号ライン上に抵抗体Ｒ２（『抵抗値を有する回路素子』）を設ける。ここで、例えば、ＰＭＯＳＦＥＴ（Ｍ３）及びＮＭＯＳＦＥＴ（Ｍ４）が過渡的にともにＯＮする場合を考える。この場合、ＮＭＯＳＦＥＴ（Ｍ６）のゲートに供給される電位は、（電位ＶＤＤ−電位ＶＬ）×（（Ｒ（Ｍ３）＋Ｒ２）／（Ｒ（Ｍ３）＋Ｒ２＋Ｒ（Ｍ４））となる。なお、Ｒ（Ｍ３）は、ＰＭＯＳＦＥＴ（Ｍ３）のＯＮ抵抗であり、Ｒ（Ｍ４）はＮＭＯＳＦＥＴ（Ｍ４）のＯＮ抵抗とする。
【００６５】
このように、抵抗体Ｒ２を設けたことによって、抵抗体Ｒ１がない場合と比較して、抵抗体Ｒ２の電圧降下分、ＮＭＯＳＦＥＴ（Ｍ６）のゲートに供給される電位が上昇することとなり、ＮＭＯＳＦＥＴ（Ｍ６）のＯＦＦからＯＮへの切り替わりが、より高速に行われることとなる。
【００６６】
図１０に示すレベルシフト回路は、図９に示す抵抗体Ｒ１をＰＭＯＳＦＥＴ（Ｍ７）に置き換え、図９に示す抵抗体Ｒ２をＮＭＯＳＦＥＴ（Ｍ８）に置き換えたものである。すなわち、ＰＭＯＳＦＥＴ（Ｍ７）及びＮＭＯＳＦＥＴ（Ｍ８）のＯＮ抵抗によって、図９に示すレベルシフト回路と同様な作用・効果を奏する。
【００６７】
図１１に示すレベルシフト回路は、図９に示す抵抗体Ｒ１をＮＭＯＳＦＥＴ（Ｍ９）に置き換え、図９に示す抵抗体Ｒ２をＰＭＯＳＦＥＴ（Ｍ１０）に置き換えたものである。すなわち、ＮＭＯＳＦＥＴ（Ｍ９）及びＰＭＯＳＦＥＴ（Ｍ１０）のＯＮ抵抗によって、図９に示すレベルシフト回路と同様な作用・効果を奏する。
【００６８】
以上、本実施形態について説明したが、前述した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るとともに、本発明にはその等価物も含まれることは言うまでもない。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施形態に係るレベルシフト回路の概略構成を示す図である。
【図２】本発明の実施形態に係るレベルシフト回路の主要信号の波形図である。
【図３】本発明の実施形態に係るレベルシフト回路の一構成例を示す図である。
【図４】本発明の実施形態に係るレベルシフト回路の動作を説明する図である。
【図５】本発明の実施形態に係るレベルシフト回路の動作を説明する図である。
【図６】本発明の実施形態に係るレベルシフト回路の一構成例を示す図である。
【図７】本発明の実施形態に係るレベルシフト回路の動作を説明する図である。
【図８】本発明の実施形態に係るレベルシフト回路の一構成例を示す図である。
【図９】本発明の実施形態に係るレベルシフト回路の一構成例を示す図である。
【図１０】本発明の実施形態に係るレベルシフト回路の一構成例を示す図である。
【図１１】本発明の実施形態に係るレベルシフト回路の一構成例を示す図である。
【図１２】従来のレベルシフト回路の概念構成を示す図である。
【図１３】従来のレベルシフト回路の主要信号の波形図である。
【符号の説明】
【００７０】
１００  上側レベルシフト回路
２００  下側レベルシフト回路
３００  ＰＭＯＳＦＥＴ
４００  ＮＭＯＳＦＥＴ
５００  信号合成回路
１０  上側レベルシフト回路（従来）
２０  下側レベルシフト回路（従来）
【図１】
2005229220.tif 000003
【図２】
2005229220.tif 000004
【図３】
2005229220.tif 000005
【図４】
2005229220.tif 000006
【図５】
2005229220.tif 000007
【図６】
2005229220.tif 000008
【図７】
2005229220.tif 000009
【図８】
2005229220.tif 000010
【図９】
2005229220.tif 000011
【図１０】
2005229220.tif 000012
【図１１】
2005229220.tif 000013
【図１２】
2005229220.tif 000014
【図１３】
2005229220.tif 000015