(57)【要約】【課題】本発明は、半導体素子の配置を工夫することにより、金属膜の面積を小さくしてノイズを低減させる半導体装置を提供する。【解決手段】本発明に記載の半導体装置は、縦型のｐ型半導体素子４と、縦型のｎ型半導体素子５と、共通端子６とを備えている。そして、縦型のｎ型半導体素子５は、エミッタ電極が、一方（右側部分）のセラミック基板２上に設けられた銅パターン膜３ａと直接接続されている。縦型のｐ型半導体素子４は、コレクタ電極が、他方（左側部分）のセラミック基板２上に設けられた銅パターン膜３ｂと直接接続されている。共通端子６は、ｐ型半導体素子４のエミッタ電極及びｎ型半導体素子５のコレクタ電極と配線により接続される。【選択図】図１
2005197554.tif 000002
【特許請求の範囲】
【請求項１】
導電性のベース板と、
前記ベース板上に接合された少なくとも１つの絶縁基板と、
前記少なくとも１つの絶縁基板上に設けられた導電性の第１及び第２のパターン膜と、
エミッタ電極あるいはソース電極が、前記第１のパターン膜と直接接続されている縦型のｎ型半導体素子と、
コレクタ電極あるいはドレイン電極が、前記第２のパターン膜と直接接続されている縦型のｐ型半導体素子とを備える、
半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
前記ベース板上に、前記少なくとも１つの絶縁基板を介して設けられ、
前記ｎ型半導体素子の前記エミッタ電極あるいは前記ソース電極及び、前記ｐ型半導体素子の前記コレクタ電極あるいは前記ドレイン電極が配線により接続される共通端子をさらに備える、半導体装置。
【請求項３】
請求項１又は請求項２に記載の半導体装置であって、
アノード電極が前記第１のパターン膜と直接接続し、前記ｎ型半導体素子に対し逆並列接続される第１ダイオードと、
カソード電極が前記第２のパターン膜と直接接続し、前記ｐ型半導体素子に対し逆並列接続される第２ダイオードとをさらに備える、半導体装置。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体装置であって、
前記ベース板は、第１のベース板と第２のベース板を含み、
前記少なくと１つの絶縁基板は、前記第１のベース板上に接合された第１の絶縁基板と、前記第２のベース板上に接合された第２の絶縁基板とを含み、
前記第１のパターン膜は、前記第１の絶縁基板上に設けられ、
前記第２のパターン膜は、前記第２の絶縁基板上に設けられることを特徴とする、半導体装置。
【請求項５】
請求項１又は請求項２に記載の半導体装置であって、
前記ベース板とは別の導電性のベース板と、
前記別の導電性のベース板上に接合された絶縁基板と、
前記絶縁基板上に設けられた導電性の第３及び第４のパターン膜と、
アノード電極が前記第３のパターン膜と直接接続し、前記ｎ型半導体素子に対し逆並列接続される第３ダイオードと、
カソード電極が前記第４のパターン膜と直接接続し、前記ｐ型半導体素子に対し逆並列接続される第４ダイオードとをさらに備えていることを特徴とする、半導体装置。
【請求項６】
導電性のベース板と、
前記ベース板上に接合された絶縁基板と、
前記絶縁基板上に設けられた導電性のパターン膜と、
エミッタ電極あるいはソース電極が前記パターン膜に直接接続されている縦型のｎ型半導体素子とを備え、
前記パターン膜は、配線により主端子と接続されている、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
アノード電極が前記絶縁基板上に設けられた前記パターン膜と直接接続し、前記ｎ型半導体素子に対し逆並列接続されるダイオードをさらに備える、半導体装置。
【請求項８】
導電性のベース板と、
前記ベース板上に接合された絶縁基板と、
前記絶縁基板上に設けられた導電性のパターン膜とを備え、
前記パターン膜には、ダイオードのみが直接接続されていることを特徴とする、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係る発明であって、特に、半導体装置のノイズ対策に関するものである。
【背景技術】
【０００２】
近年、半導体装置において高速スイッチングへのニーズが高く、この要望に応えるべく、半導体装置の駆動の高速化が進んでいる。しかし、半導体装置の駆動の高速化が進むと、低速で半導体装置を駆動した場合に比べノイズが大きくなる問題があった。
【０００３】
一方、半導体装置から発生するノイズが周辺環境に与える影響について、近年重要視される傾向が強くなってきている。そのため、高速に駆動させることが可能で、且つノイズを低減させることが可能な半導体装置が要求されている。
【０００４】
半導体装置を高速に駆動した場合に発生するノイズについて説明する。具体的には、特許文献１に示された半導体装置を用いて説明する。特許文献１の半導体装置は、モジュール基板たる金属板の表面に絶縁板を有し、その絶縁板の表面に金属膜が設けられた構造である。つまり、特許文献１の半導体装置には、金属板−絶縁板−金属膜による容量が形成されることになる。
【０００５】
そして、上記の金属膜上には、半導体素子の電極が半田付けされる。そのため、半導体素子がスイッチング動作を繰り返すたびに、半導体装置の金属膜の電位は変動することになる。その結果、容量には金属膜の電位変化に伴うリーク電流（ｄｖ／ｄｔ電流）が流れ、ノイズが発生することになる。
【０００６】
【特許文献１】特開平８−８３９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
背景技術で示したように、半導体装置には金属板−絶縁板−金属膜によって容量が形成されている。そして、この容量に流れるリーク電流（ｄｖ／ｄｔ電流）によりノイズが発生する。そのため半導体装置から発生するノイズを低減するには、この容量を小さくすることが重要である。
【０００８】
しかし、容量を小さくするためには、金属板と金属膜との距離を大きくすることが考えられるが、半導体装置の生産性の低下や熱抵抗の上昇などが発生し、金属板と金属膜との距離を十分確保することができない問題があった。また、金属膜の面積を小さくすることでも容量を小さくすることができるが、従来の半導体素子の配置では配線等の接続領域を確保する関係上、金属膜の面積を小さくするには限界があった。
【０００９】
そこで、本発明は、半導体素子の配置を工夫することにより、金属膜の面積を小さくしてノイズを低減させる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る解決手段は、導電性のベース板と、ベース板上に接合された少なくとも１つの絶縁基板と、少なくとも１つの絶縁基板上に設けられた導電性の第１及び第２のパターン膜と、エミッタ電極あるいはソース電極が、第１のパターン膜と直接接続されている縦型のｎ型半導体素子と、コレクタ電極あるいはドレイン電極が、第２のパターン膜と直接接続されている縦型のｐ型半導体素子とを備える。
【発明の効果】
【００１１】
本発明に記載の半導体装置は、導電性のベース板と、ベース板上に接合された少なくとも１つの絶縁基板と、少なくとも１つの絶縁基板上に設けられた導電性の第１及び第２のパターン膜と、エミッタ電極あるいはソース電極が、第１のパターン膜と直接接続されている縦型のｎ型半導体素子と、コレクタ電極あるいはドレイン電極が、第２のパターン膜と直接接続されている縦型のｐ型半導体素子とを備えるので、ｎ型半導体素子が接続されているパターン膜の面積を削減することができ、ｐ型半導体素子及びｎ型半導体素子のスイッチングにより発生するノイズを低減することができる効果がある。
【発明を実施するための最良の形態】
【００１２】
（実施の形態１）
図１に、本実施の形態に係る半導体装置の平面図を示す。図１に示す半導体装置では、金属板である銅製のベース板１上に、絶縁板であるセラミック基板２が設けられている。このセラミック基板２は、図１ではベース板１上の右側部分と左側部分の２箇所に設けられている。右側部分のセラミック基板２及び左側部分のセラミック基板２には、表面に金属膜である銅パターン膜３が形成されている。なお、以下右側部分のセラミック基板２上に形成されている銅パターン膜３を右側銅パターン膜３ａ、左側部分のセラミック基板２上に形成されている銅パターン膜３を左側銅パターン膜３ｂとそれぞれ呼ぶ。
【００１３】
左側銅パターン膜３ｂ上には、縦型のｐ型半導体素子４が配置されている。本実施の形態では、ｐ型半導体素子４がＩＧＢＴ（Insulated Gate Bipolar Transistor）として説明するが、本発明はＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等であっても良い。ｐ型半導体素子４は縦型であるため、ゲート電極及びエミッタ電極が形成される面（以下、エミッタ電極面ともいう）とコレクタ電極が形成される面（以下、コレクタ電極面ともいう）とが異なっている。図１に示す半導体装置では、ｐ型半導体素子４のコレクタ電極が左側銅パターン膜３ｂと直接接続され、エミッタ電極が上面となっている。
【００１４】
一方、右側銅パターン膜３ａ上には、縦型のｎ型半導体素子５が配置されている。ｐ型半導体素子４と同様、本実施の形態では、ｎ型半導体素子５がＩＧＢＴとして説明するが、本発明はＭＯＳＦＥＴ等であっても良い。ｎ型半導体素子５も縦型であるため、ゲート電極及びエミッタ電極が形成される面とコレクタ電極が形成される面とが異なっている。図１に示す半導体装置では、ｎ型半導体素子５のエミッタ電極が右側銅パターン膜３ａと直接接続され、コレクタ電極が上面となっている。
【００１５】
ｎ型半導体素子５のエミッタ電極面には、ゲート電極も形成されている。そのため、図２に示すように右側銅パターン膜３ａには、エミッタ電極と直接接続するパターン３ａＥとゲート電極と直接接続されるパターン３ａＧとが設けられている。ｐ型半導体素子４の場合、図３に示すようにエミッタ電極４Ｅとゲート電極４Ｇとが上面に形成されるため、左側銅パターン膜３ｂはコレクタ電極と直接接続するパターンのみで良い。
【００１６】
ｐ型半導体素子４のエミッタ電極は、右側部分のセラミック基板２上に形成された共通端子６とアルミワイヤ７で接続されている。また、ｎ型半導体素子５のコレクタ電極も、共通端子６とアルミワイヤ７で接続されている。これにより、ｐ型半導体素子４とｎ型半導体素子５とを接続することができる。共通端子６と主端子８とは、アルミワイヤ７で接続されている。ここで、主端子８は半導体装置の側壁に埋め込まれ、外部と接続するための端子である。また、左側銅パターン膜３ｂと主端子９とは、アルミワイヤ７で接続されている。そして、ｐ型半導体素子４のコレクタ電極と左側銅パターン膜３ｂとは直接接続されているため、ｐ型半導体素子４のコレクタ電極と主端子９とが接続されることになる。ここで、主端子９は半導体装置の側壁に埋め込まれ、外部と接続するための端子である。
【００１７】
さらに、右側銅パターン膜３ａ（パターン３ａＥ）と主端子１０とは、アルミワイヤ７で接続されている。そして、ｎ型半導体素子５のエミッタ電極と右側銅パターン膜３ａとは直接接続されているため、ｎ型半導体素子５のエミッタ電極と主端子１０とが接続されることになる。ここで、主端子１０は半導体装置の側壁に埋め込まれ、外部と接続するための端子である。なお、図１に示す半導体装置では、ｐ型半導体素子４及びｎ型半導体素子５のゲート電極と接続される端子及び配線等は省略している。以上のような構成とすることで、ｐ型半導体素子４とｎ型半導体素子５とを直列接続することができる（図９に示す等価回路図のダイオードを除いた回路図となる）。
【００１８】
以上のように、本実施の形態に係る半導体装置では、ｐ型半導体素子４のエミッタ電極面とｎ型半導体素子５のエミッタ電極面とが逆の配置となっている。しかし、以前の半導体装置においては、図４に示すようにｐ型半導体素子４のコレクタ電極が左側銅パターン膜３ｂに直接接続され、ｎ型半導体素子５のコレクタ電極が右側銅パターン膜３ａに直接接続される構成であった。つまり、ｐ型半導体素子４のエミッタ電極面とｎ型半導体素子５のエミッタ電極面とがともに上面となる配置であった。
【００１９】
本実施の形態ではｐ型半導体素子４のエミッタ電極面とｎ型半導体素子５のエミッタ電極面とが逆となる配置であるため、ｐ型半導体素子４のエミッタ電極と共通端子６、ｎ型半導体素子５のコレクタ電極と共通端子６とを単にアルミワイヤ７で接続するだけで、ｐ型半導体素子４とｎ型半導体素子５とを接続することができる。
【００２０】
しかし、図４に示す半導体装置では、ｎ型半導体素子５のエミッタ電極面が上面となるように配置されているため、ｎ型半導体素子５のコレクタ電極と共通端子６とをアルミワイヤ７で接続することができない。そこで、図４に示す半導体装置では、図１に示す銅パターン膜３ａと共通端子６とを接続したような形状の銅パターン膜３ｃをセラミック基板２上に設け、この銅パターン膜３ｃとｎ型半導体素子５のコレクタ電極とを直接接続することで、ｎ型半導体素子５のコレクタ電極と共通端子６との接続に代えている。そのため、銅パターン膜３ｃとｐ型半導体素子４のエミッタ電極とをアルミワイヤ７で接続することにより、図４に示す半導体装置は、ｐ型半導体素子４とｎ型半導体素子５とを接続している。
【００２１】
但し、図４に示す銅パターン膜３ｃの面積は、共通端子６をも含めた形状となるため図１の半導体装置に示す右側銅パターン膜３ａの面積に比べ大きくなる。つまり、図４に示す半導体装置では、構造上、セラミック基板２上に設けられる銅パターン膜３の面積を大きくする必要があった。そのため、図４に示す半導体装置では、高速に半導体素子４，５をスイッチングすると、銅パターン膜３ｃ−セラミック基板２−ベース板１で形成される容量にリーク電流（ｄｖ／ｄｔ電流）が流れ、ノイズが発生していた。
【００２２】
上記のように、本実施の形態では、ｐ型半導体素子４のエミッタ電極面とｎ型半導体素子５のエミッタ電極面とを逆に構成することで、銅パターン膜３の面積を削減し、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。具体的には、図４に示す銅パターン膜３ｃの面積に比べて、図１に示す共通端子６及び右側銅パターン膜３ａの面積は１／３程度に削減することができる。そのため、本実施の形態の半導体装置において、共通端子６及び右側銅パターン膜３ａ−セラミック基板２−ベース板１とで構成される容量に流れるリーク電流（ｄｖ／ｄｔ電流）を、図４に示す半導体装置に比べて１／１０程度に低減できる。リーク電流（ｄｖ／ｄｔ電流）の低減により、本実施の形態の半導体装置から発生するノイズは大幅に低減することができる。
【００２３】
上記で説明した本実施の形態に係る半導体装置の断面図を、図５に示す。図５に示す半導体装置では、ベース板１上に右側部分のセラミック基板２と左側部分のセラミック基板２とが設けられている。右側部分のセラミック基板２の表面には、右側銅パターン膜３ａが形成され、左側部分のセラミック基板２の表面には、左側銅パターン膜３ｂが形成されている。なお、図５に示す右側部分及び左側部分のセラミック基板２では、上面及び下面の両面に銅パターン膜３が形成されている。
【００２４】
さらに、左側銅パターン膜３ｂ上にはｐ型半導体素子４が、右側銅パターン膜３ａ上にはｎ型半導体素子５がそれぞれ配置されている。図６では、ベース板１とセラミック基板２とが半田１１で接合されている様子が示されている。なお、図６に示すセラミック基板２の下面には、左側銅パターン膜３ｂが設けられている。また、図６では、セラミック基板２上に設けられた左側銅パターン膜３ｂとｐ型半導体素子４のコレクタ電極とが半田１１で直接接続されている様子が示されている。
【００２５】
ベース板１の端部には、半導体装置の側壁となる樹脂１２が形成されている。この樹脂１２には、主端子８，９，１０が埋め込まれている。主端子８，９，１０は、銅パターン膜３、ｐ型半導体素子４及びｎ型半導体素子５とアルミワイヤ７で接続されている。そして、樹脂１２に囲まれた部分（ｐ型半導体素子４やｎ型半導体素子５等が設けられている部分）には、絶縁樹脂１３が流し込まれ、上蓋１４が設けられている。
【００２６】
以上のように、本実施の形態に記載の半導体装置は、エミッタ電極が、右側部分のセラミック基板２上に設けられた銅パターン膜３ａと直接接続されている縦型のｎ型半導体素子５と、コレクタ電極が、左側部分のセラミック基板２上に設けられた銅パターン膜３ｂと直接接続されている縦型のｐ型半導体素子４と、ｐ型半導体素子４のエミッタ電極及びｎ型半導体素子５のコレクタ電極が配線により接続される共通端子６とを備えるので、ｎ型半導体素子５のコレクタ電極が接続されている銅パターン膜３（右側銅パターン膜３ａ）の面積を削減することができ、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。
【００２７】
（変形例）
なお、図１に示した半導体装置では、ｐ型半導体素子４のエミッタ電極とｎ型半導体素子５のコレクタ電極とは共通端子６を介して接続されている。しかし、本発明では、共通端子６を介することなくｐ型半導体素子４とｎ型半導体素子５とを接続しても良い。具体的には、図７に、本実施の形態の変形例である半導体装置の平面図を示す。図７では、共通端子６が形成されておらず、ｐ型半導体素子４のエミッタ電極とｎ型半導体素子５のコレクタ電極とは直接アルミワイヤ７で接続されている。そして、主端子８は、ｐ型半導体素子４のエミッタ電極と直接アルミワイヤ７で接続されている。図７に示した半導体装置では、本実施の形態で説明した共通端子６の面積を削減できるため、半導体素子４，５のスイッチングにより発生するノイズをさらに低減することができる。
【００２８】
また、図７に示した半導体装置の変形例を図８に示す。図８では、ｐ型半導体素子４のエミッタ電極とｎ型半導体素子５のコレクタ電極とを直接アルミワイヤ７で接続するのではなく、主端子８を介してｐ型半導体素子４のエミッタ電極とｎ型半導体素子５のコレクタ電極とを接続している。つまり、ｐ型半導体素子４のエミッタ電極と主端子８、ｎ型半導体素子５のコレクタ電極と主端子８とをそれぞれ別個にアルミワイヤ７で接続している。図８に示した半導体装置でも、図７で説明した半導体装置と同様に共通端子６の面積を削減することができるため、半導体素子４，５のスイッチングにより発生するノイズをさらに低減することができる。
【００２９】
さらに、半導体素子４，５（ＩＧＢＴ）に逆並列接続されるＦＷＤチップ（フライホイールダイオードチップ）をさらに備える、本実施の形態に係る変形例について説明する。半導体素子４，５にＦＷＤチップが逆並列接続された半導体装置の等価回路図を図９に示す。図９に示す等価回路の左側に、ｐ型半導体素子４とこれに逆並列接続されたＦＷＤチップ２０とが記載されている。また、図９に示す等価回路の右側に、ｎ型半導体素子５とこれに逆並列接続されたＦＷＤチップ２１とが記載されている。なお、ｐ型半導体素子４のコレクタ電極は主端子９に、ｎ型半導体素子５のエミッタ電極は主端子１０にそれぞれ接続されている。ｐ型半導体素子４のエミッタ電極とｎ型半導体素子５のコレクタ電極とは互いに接続され、さらに主端子８とも接続されている。
【００３０】
ＦＷＤチップ２０，２１は、アノード電極を有する面（アノード電極面）とカソード電極を有する面（カソード電極面）とが異なる面に設けられている。そして、ＦＷＤチップ２０，２１も、銅パターン膜３上に接続されるが、半導体素子４，５と同様、ＦＷＤチップ２０のアノード電極面とＦＷＤチップ２１のアノード電極面とが逆になる配置で接続されている。
【００３１】
具体的には、ｐ型半導体素子４が配置されている左側銅パターン膜３ｂ上にＦＷＤチップ２０が配置されるが、ＦＷＤチップ２０のカソード電極面と左側銅パターン膜３ｂとが直接接続するように配置される。一方、ｎ型半導体素子５が配置されている右側銅パターン膜３ａ上にはＦＷＤチップ２１が配置されるが、ＦＷＤチップ２１のアノード電極面と右側銅パターン膜３ａとが直接接続するように配置される。つまり、ＦＷＤチップ２０の上面はアノード電極面、ＦＷＤチップ２１の上面はカソード電極面となっている。
【００３２】
上記のようにＦＷＤチップ２０，２１を配置すれば、ＦＷＤチップ２０の上面のアノード電極とｐ型半導体素子４の上面のエミッタ電極、ＦＷＤチップ２１の上面のカソード電極とｎ型半導体素子５の上面のコレクタ電極とを単に配線するだけで良く、銅パターン膜３を変更する必要がない。そのため、本変形例は、銅パターン膜３の面積を最低限に抑えることができ、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。
【００３３】
以上のように、本実施の形態の変形例に記載の半導体装置は、アノード電極が右側部分のセラミック基板２上に設けられた銅パターン膜３ａと直接接続し、ｎ型半導体素子５に対し逆並列接続されるＦＷＤチップ２１と、カソード電極が左側部分のセラミック基板２上に設けられた銅パターン膜３と直接接続し、ｐ型半導体素子４に対し逆並列接続されるＦＷＤチップ２０とをさらに備えるので、半導体素子４，５とＦＷＤチップ２０，２１とを組み合わせた構成においても、銅パターン膜３ａの面積を削減でき、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。
【００３４】
（実施の形態２）
実施の形態１では、図１に示すように１つのベース板１上に、右側と左側とに２つのセラミック基板２を設けている。そして、右側のセラミック基板２上にはｎ型半導体素子５が、左側のセラミック基板２上にはｐ型半導体素子４がそれぞれ配置されている。本実施の形態では、ｐ型半導体素子４のみを備える半導体装置とｎ型半導体素子５のみを備える半導体装置とを組み合わせることで実施の形態１と同じ構成としている。
【００３５】
図１０には、ｐ型半導体素子４のみを備える半導体装置の平面図とｎ型半導体素子５のみを備える半導体装置の平面図とが示されている。ｐ型半導体素子４のみを備える半導体装置では、ベース板１上にセラミック基板２が設けられ、このセラミック基板２の表面には銅パターン膜３が形成されている。さらに銅パターン膜３上には、コレクタ電極と銅パターン膜３とを直接接続するようにｐ型半導体素子４が配置されている。銅パターン膜３と主端子９とをアルミワイヤ７で接続することにより、ｐ型半導体素子４のコレクタ電極は主端子９と接続される。ｐ型半導体素子４のエミッタ電極は、主端子３０とアルミワイヤ７で直接接続されている。
【００３６】
一方、ｎ型半導体素子５のみを備える半導体装置も、ベース板１上にセラミック基板２が設けられ、このセラミック基板２の表面には銅パターン膜３が形成されている。さらに銅パターン膜３上には、エミッタ電極と銅パターン膜３とを直接接続するようにｎ型半導体素子５が配置されている。銅パターン膜３と主端子１０とをアルミワイヤ７で接続することにより、ｎ型半導体素子５のエミッタ電極は主端子１０と接続される。ｎ型半導体素子５のコレクタ電極は、主端子３１とアルミワイヤ７で直接接続されている。
【００３７】
そして、ｐ型半導体素子４のみを備える半導体装置の主端子３０とｎ型半導体素子５のみを備える半導体装置の主端子３１とが接続されている。以上のような構成とすることで、ｐ型半導体素子４とｎ型半導体素子５とを直列接続することができる（図９に示す等価回路図のダイオードを除いた回路図となる）。なお、本実施の形態でも、ｐ型半導体素子４及びｎ型半導体素子５はＩＧＢＴであっても、ＭＯＳＦＥＴ等であっても良い。また、図１０では、ｐ型半導体素子４及びｎ型半導体素子５のゲート電極と接続される端子及び配線等は省略している。
【００３８】
本実施の形態は、ｐ型半導体素子４のみを備える半導体装置とｎ型半導体素子５のみを備える半導体装置とを組み合わせることにより、図１で示した半導体装置と同様の構成となっている。そのため、本実施の形態でも、図１で示した半導体装置と同様、ｎ型半導体素子５のエミッタ電極面とｐ型半導体素子４のエミッタ電極面とが逆になるように構成されている。これにより、ｎ型半導体素子５のみを備える半導体装置は、主端子３１とｎ型半導体素子５のコレクタ電極とをアルミワイヤ７で直接接続することができ、主端子３１とｎ型半導体素子５のコレクタ電極とを接続するために銅パターン膜３を大きくする必要がなくなる。よって本実施の形態でも、半導体素子４，５のスイッチングにより発生するノイズを低減する効果を有することになる。
【００３９】
以上のように、本実施の形態では、ｐ型半導体素子４のみを備える半導体装置は従来の半導体装置と同じ構造である。しかし、ｎ型半導体素子５のみを備える半導体装置は、エミッタ電極が銅パターン膜３と直接接続する縦型のｎ型半導体素子５を備え、銅パターン膜３は、アルミワイヤ７により主端子３１と接続されているので、銅パターン膜３の面積を削減でき、ｐ型半導体素子４のみを備える半導体装置と組み合わせることで、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。
【００４０】
（変形例）
また、本実施の形態においても、半導体素子４，５（ＩＧＢＴ）に逆並列接続されるＦＷＤチップさらに備える変形例が考えられる。本変形例の等価回路図も、図９と同様のものとなる。
【００４１】
ＦＷＤチップ２０，２１は、アノード電極を有する面（アノード電極面）とカソード電極を有する面（カソード電極面）とが異なる面に設けられている。そして、ＦＷＤチップ２０，２１も、銅パターン膜３上に接続されるが、半導体素子４，５と同様、ＦＷＤチップ２０のアノード電極面とＦＷＤチップ２１のアノード電極面とが逆になるように接続されている。
【００４２】
具体的には、ｐ型半導体素子４が接続されている銅パターン膜３上には、カソード電極が銅パターン膜３に接続するようにＦＷＤチップ２０が配置されている。一方、ｎ型半導体素子５が接続されている銅パターン膜３上には、アノード電極面が銅パターン膜３に接続するようにＦＷＤチップ２１が配置されている。つまり、ＦＷＤチップ２０の上面はアノード電極面、ＦＷＤチップ２１の上面はカソード電極面となっている。
【００４３】
上記のようにＦＷＤチップ２０，２１を配置すれば、ＦＷＤチップ２０の上面のアノード電極とｐ型半導体素子４の上面のエミッタ電極、ＦＷＤチップ２１の上面のカソード電極とｎ型半導体素子５の上面のコレクタ電極とを単に配線するだけで良く、銅パターン膜３を変更する必要がない。そのため、本変形例は、銅パターン膜３の面積を最低限に抑えることができ、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。
【００４４】
以上のように、本実施の形態の変形例では、ｎ型半導体素子５のみを備える半導体装置において、アノード電極がセラミック基板２上に設けられた銅パターン膜３と直接接続し、ｎ型半導体素子５に対し逆並列接続されるＦＷＤチップ２１をさらに備えるので、半導体素子４，５とＦＷＤチップ２０，２１とを組み合わせた構成においても、銅パターン膜３の面積を削減でき、半導体素子４，５のスイッチングにより発生するノイズを低減することができる。
【００４５】
（実施の形態３）
本実施の形態では、実施の形態１の変形例に示すように半導体素子４，５とＦＷＤチップ２０，２１とを同じ半導体装置内に設けるのではなく、ＦＷＤチップ２０，２１のみを備える半導体装置を別途設ける構成である。つまり、実施の形態１で説明したような半導体素子４，５を備える半導体装置に、ＦＷＤチップ２０，２１のみを備える半導体装置を組み合わせている。本実施の形態の等価回路は、図９に示した等価回路同じものとなる。
【００４６】
ＦＷＤチップ２０，２１のみを備える半導体装置は、銅製のベース板上にセラミック基板が設けられ、当該セラミック基板の表面には２つの銅パターン膜が形成されている。そして、一方の銅パターン膜上にはＦＷＤチップ２０が、他方の銅パターン膜上にはＦＷＤチップ２１が半田によりそれぞれ接続されている。
【００４７】
上記のようなＦＷＤチップ２０，２１のみを備える半導体装置を、図１に示す半導体素子４，５に対して逆並列接続することにより、実施の形態１の変形例と同じ構成となる。但し、実施の形態１の変形例には、ＦＷＤチップ２０，２１の配置に制限があった。つまり、ＦＷＤチップ２０では、上面がアノード電極面となるように配置が制限され、ＦＷＤチップ２１では、上面がカソード電極面となるように配置が制限されていた。しかし、本実施の形態では、ＦＷＤチップ２０，２１のみを備える半導体装置を別途設ける構成であるため、ＦＷＤチップ２０，２１の配置には制限はなく、単に半導体装置間の配線を組み替えることで、実施の形態１の変形例と同じ構成にすることが可能である。
【００４８】
以上のように、本実施の形態では、導電性のベース板と、ベース板上に接合されたセラミック基板と、セラミック基板上に設けられた導電性の銅パターン膜とを備え、銅パターン膜にダイオードのみが接続されている半導体装置と、半導体素子（ＩＧＢＴ等）を備える半導体装置とを組み合わせることにより、半導体素子が接続される銅パターン膜の面積を最低限に抑え、半導体素子のスイッチングにより発生するノイズを低減できる効果が維持しつつ、所望の等価回路の構成を形成することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施の形態１に係る半導体装置の平面図である。
【図２】本発明の実施の形態１に係る半導体装置の一部の平面図である。
【図３】本発明の実施の形態１に係る半導体装置の一部の平面図である。
【図４】本発明の実施の形態１に係る半導体装置の平面図である。
【図５】本発明の実施の形態１に係る半導体装置の断面図である。
【図６】本発明の実施の形態１に係る半導体装置の一部の断面図である。
【図７】本発明の実施の形態１の変形例に係る半導体装置の平面図である。
【図８】本発明の実施の形態１の変形例に係る半導体装置の平面図である。
【図９】本発明の実施の形態１の変形例に係る等価回路図である。
【図１０】本発明の実施の形態２に係る半導体装置の平面図である。
【符号の説明】
【００５０】
１  ベース板、２  セラミック基板、３  銅パターン膜、４  ｐ型半導体素子、５  ｎ型半導体素子、６  共通端子、７  アルミワイヤ、８，９，１０，３０，３１  主端子、１１  半田、１２  樹脂、１３  絶縁樹脂、１４  上蓋、２０，２１  ＦＷＤチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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