(57)【要約】【課題】半導体基板にエッチング損傷が発生することと酸化膜の膜質が低下することを防止すると共に、相異した領域に異なる厚さの酸化膜をそれぞれ形成することが可能な半導体素子の酸化膜形成方法を提供する。【解決手段】低電圧素子領域と高電圧素子領域に区分された半導体基板上に第１酸化膜を形成する段階と、低電圧素子領域の第１酸化膜を目標の厚さだけ残留するように、エッチング工程で第１酸化膜を所定の厚さだけエッチングする段階と、前洗浄工程で第１酸化膜を完全に除去する段階と、低電圧素子領域に第２酸化膜を形成する段階とを含む。【選択図】図２
2005197642.tif 000002
【特許請求の範囲】
【請求項１】
低電圧素子領域と高電圧素子領域に区分された半導体基板上に第１酸化膜を形成する段階と、
前記低電圧素子領域の前記第１酸化膜を目標の厚さだけ残留するように、エッチング工程によって第１酸化膜を所定の厚さだけエッチングする段階と、
前洗浄工程で第１酸化膜を完全に除去する段階と、
前記低電圧素子領域に第２酸化膜を形成する段階とを含む半導体素子の酸化膜形成方法。
【請求項２】
前記第１酸化膜の残留厚さが２０Å〜１００Åであることを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
【請求項３】
前記エッチング工程の際にＢＯＥ溶液が使用されることを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
【請求項４】
前記前洗浄工程の際、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液、及びＳＣ−１溶液が使用されることを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
【請求項５】
前記第１酸化膜を形成する前に、前記半導体基板の表面に残留する異物又は自然酸化膜を除去するために洗浄工程を行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の酸化膜形成方法。
【請求項６】
前記洗浄工程の際、１０：１〜１００：１の割合で希釈されたＨＦ溶液と、ＳＣ−１溶液が使用されることを特徴とする請求項５記載の半導体素子の酸化膜形成方法。
【請求項７】
低電圧素子領域と高電圧素子領域に区分された半導体基板上に第１酸化膜を形成する段階と、
前記低電圧素子領域の第１酸化膜をエッチング工程で除去する段階と、
前記低電圧素子領域の半導体基板の表面に発生した損傷を除去するために酸化工程で前記低電圧素子領域の半導体基板の表面を酸化させて犠牲酸化膜を形成する段階と、
前洗浄工程で前記犠牲酸化膜を除去する段階と、
前記低電圧素子領域に第２酸化膜を形成する段階とを含む半導体素子の酸化膜形成方法。
【請求項８】
前記第１酸化膜を形成する前に、前記半導体基板の表面に残留する異物又は自然酸化膜を除去するために洗浄工程を行う段階をさらに含むことを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項９】
前記洗浄工程の際、１０：１〜１００：１の割合で希釈されたＨＦ溶液と、ＳＣ−１溶液が使用されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１０】
前記第１酸化膜が７５０℃〜８５０℃の温度でウェット酸化工程によって形成されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１１】
前記第１酸化膜が２００Å〜４００Åの厚さに形成されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１２】
前記犠牲酸化膜が２０Å〜１００Åの厚さに形成されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１３】
前記犠牲酸化膜が７５０℃〜８５０℃の温度で行うウェット酸化工程、或いは８００℃〜１０５０℃の温度で行うドライ酸化工程で形成されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１４】
前記前洗浄工程の際、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液、及びＳＣ−１溶液の少なくとも１種以上が使用されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１５】
前記前洗浄工程の際、前記Ｈ２ＳＯ４溶液、前記希釈されたＨＦ溶液及び前記ＳＣ−１溶液が順次使用されるか、或いは前記希釈されたＨＦ溶液が使用された後前記ＳＣ−１溶液が使用されるか、或いは前記ＳＣ−１溶液が使用された後希釈されたＨＦ溶液が使用されることを特徴とする請求項１４記載の半導体素子の酸化膜形成方法。
【請求項１６】
前記第２酸化膜が７５０℃〜８５０℃で行うウェット酸化工程、或いは９００℃〜１１００℃で行うドライ酸化工程で形成されることを特徴とする請求項７記載の半導体素子の酸化膜形成方法。
【請求項１７】
前記第２酸化膜の形成後、窒素雰囲気のアニーリング工程を行って第２酸化膜を窒化酸化膜にする段階をさらに含むことを特徴とする請求項１６記載の半導体素子の酸化膜形成方法。
【請求項１８】
前記窒素雰囲気のアニーリング工程の際、ＮＯ又はＮ２Ｏガスが供給され、５分〜３０分間前記窒素雰囲気のアニーリング工程が行われることを特徴とする請求項１７記載の半導体素子の酸化膜形成方法。
【請求項１９】
前記窒素雰囲気のアニーリング工程が３００Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力と８００℃〜１１００℃で行われることを特徴とする請求項１７記載の半導体素子の酸化膜形成方法。
【請求項２０】
前記窒素雰囲気のアニーリング工程がインシチュー方式で行われることを特徴とする請求項１７記載の半導体素子の酸化膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の酸化膜形成方法に係り、特に、互いに異なる厚さの酸化膜を同一の層に形成する半導体素子の酸化膜形成方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子では、互いに異なる厚さのゲート酸化膜が要求される。すなわち、フラッシュメモリ素子には、動作電圧に応じて高電圧動作素子と低電圧動作素子が含まれるが、高電圧素子には厚いゲート酸化膜が必要であり、低電圧素子には相対的に薄いゲート酸化膜が必要である。従って、半導体基板上には互いに異なる厚さのゲート酸化膜が形成されなければならない。これをデュアルゲート酸化膜の形成工程という。以下、この工程の進行過程を簡略に説明する。
【０００３】
図１ａ〜図１ｃは従来の技術に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【０００４】
図１ａを参照すると、セル又は低電圧素子が形成される領域（以下、「第１領域」という）と、高電圧素子が形成される領域（以下、「第２領域」という）が定義された半導体基板１０１の全体構造上に第１酸化膜１０２を形成する。第１酸化膜１０２は高電圧素子のゲート酸化膜を形成するための酸化膜である。
【０００５】
図１ｂを参照すると、第２領域上にエッチング防止膜１０３を形成した後、第１領域の第１酸化膜を除去する。この際、エッチング防止膜１０３はフォトレジストパターンで形成されることが一般的である。
【０００６】
一方、第１領域の第１酸化膜はＢＯＥ(Buffered Oxide Etchant)溶液を用いたエッチング工程で除去することができる。
【０００７】
図１ｃを参照すると、エッチング防止膜（図１ｂの１０３）を除去する。その後、第１領域に第２酸化膜１０４を形成する。この際、第２領域の第１酸化膜１０２上に第２酸化膜１０４が一部形成されることもある。第２酸化膜１０４はセルのトンネル酸化膜又は低電圧素子のゲート酸化膜を形成するための酸化膜である。
【０００８】
これにより、第１領域と第２領域には互いに異なる厚さの酸化膜がそれぞれ形成される。
【０００９】
前記の方法で互いに異なる厚さの酸化膜を形成する場合、図１ｂにおいて第１酸化膜が除去されることにより半導体基板１０１の表面が露出されるが、この過程でＢＯＥ溶液によって半導体基板１０１の表面に損傷が発生する。また、ＢＯＥ溶液を用いたエッチング工程の時間が長くなるほど半導体基板１０１の表面がより荒くなり、マイクロトレンチ（図示せず）が形成される虞があるので、第２酸化膜１０４の膜質が低下し、低電圧素子の電気的特性が低下するという問題点が生ずる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
これに対し、本発明に係る半導体素子の酸化膜形成方法は、第１領域と第２領域に区分された半導体基板の全体上部に第１酸化膜を第１厚さに形成する。そして、第１領域の第１酸化膜を除去するが、第１領域の半導体基板に損傷が発生することを防止するために、第１酸化膜を所定の厚さだけ残留させた後、酸化膜形成前の洗浄工程で第１領域の第１酸化膜を完全に除去した後、第１領域に第２酸化膜を第２厚さに形成する。
【００１１】
他の方法として、第１領域の第１酸化膜を除去し、半導体基板の損傷された第１領域の表面を酸化させて犠牲酸化膜を形成した後、酸化膜形成前の洗浄工程で犠牲酸化膜を完全に除去した後、第１領域に第２酸化膜を第２厚さに形成する。
【００１２】
前記のような実施例によって、本発明は、半導体基板にエッチング損傷が発生することと酸化膜の膜質が低下することを防止すると共に、相異した領域に異なる厚さの酸化膜をそれぞれ形成することが可能な半導体素子の酸化膜形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の一実施例に係る半導体素子の酸化膜形成方法は、低電圧素子領域と高電圧素子領域に区分された半導体基板上に第１酸化膜を形成する段階と、低電圧素子領域の第１酸化膜を目標の厚さだけ残留するように、エッチング工程で第１酸化膜を所定の厚さだけエッチングする段階と、前洗浄工程で第１酸化膜を完全に除去する段階と、低電圧素子領域に第２酸化膜を形成する段階とを含む。
【００１４】
前記において、第１酸化膜の残留厚さを２０Å〜１００Åにすることが好ましい。エッチング工程の際にＢＯＥ溶液が使用できる。
【００１５】
前洗浄工程の際、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液、及びＳＣ−１溶液が使用できる。
【００１６】
また、本発明の他の実施例に係る半導体素子の酸化膜形成方法は、低電圧素子領域と高電圧素子領域に区分された半導体基板上に第１酸化膜を形成する段階と、低電圧素子領域の第１酸化膜をエッチング工程で除去する段階と、低電圧素子領域の半導体基板の表面に発生した損傷を除去するために酸化工程で低電圧素子領域の半導体基板の表面を酸化させて犠牲酸化膜を形成する段階と、前洗浄工程で犠牲酸化膜を除去する段階と、低電圧素子領域に第２酸化膜を形成する段階とを含む。
【００１７】
前記において、第１酸化膜を形成する前に、半導体基板の表面に残留する異物又は自然酸化膜を除去するために洗浄工程を行う段階をさらに含むことができる。このような洗浄工程の際、１０：１〜１００：１の割合で希釈されたＨＦ溶液と、ＳＣ−１溶液が使用できる。
【００１８】
第１酸化膜は７５０℃〜８５０℃の温度でウェット酸化工程によって形成することができ、２００Å〜４００Åの厚さにすることができる。
【００１９】
犠牲酸化膜は２０Å〜１００Åの厚さに形成されることが好ましく、７５０℃〜８５０℃の温度で行うウェット酸化工程、或いは８００℃〜１０５０℃の温度で行うドライ酸化工程で形成できる。
【００２０】
前洗浄工程の際、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液及びＳＣ−１溶液の少なくとも１種以上が使用でき、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液及びＳＣ−１溶液が順次使用されるか、或いは希釈されたＨＦ溶液が使用された後ＳＣ−１溶液が使用されるか、或いはＳＣ−１溶液が使用された後希釈されたＨＦ溶液が使用できる。
【００２１】
第２酸化膜は７５０℃〜８５０℃で行うウェット酸化工程、或いは９００℃〜１１００℃で行うドライ酸化工程で形成される。
【００２２】
第２酸化膜の形成後、窒素雰囲気のアニーリング工程を行って第２酸化膜を窒化酸化膜にする段階をさらに含むことができる。
【００２３】
窒素雰囲気のアニーリング工程の際にＮＯ又はＮ２Ｏガスが供給され、５分〜３０分間窒素雰囲気のアニーリング工程が実施できる。このような窒素雰囲気のアニーリング工程は３００Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力と８００℃〜１１００℃で実施できる。
【００２４】
また、窒素雰囲気のアニーリング工程はインシチュー(In-situ)方式で行われることが好ましい。
【発明の効果】
【００２５】
本発明は、第１領域と第２領域に区分された半導体基板の全体上部に第１酸化膜を第１厚さに形成し、半導体基板の表面に損傷が発生することを防止しながら第１領域の第１酸化膜を除去した後、第１領域に第２酸化膜を第２厚さに形成することにより、半導体基板にエッチング損傷が発生することを防止して第１酸化膜の膜質を向上させるうえ、相異した領域に異なる厚さの酸化膜をそれぞれ形成することができる。
【発明を実施するための最良の形態】
【００２６】
以下、添付図面を参照して本発明の好適な実施例を説明する。ところが、本発明はこれらの実施例に限定されるものではなく、様々な変形実施が可能である。但し、これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。本発明の範囲は特許請求の範囲によって理解されるべきである。
【００２７】
一方、ある膜が他の膜又は半導体基板の「上」にあると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。また、図面において、各層の厚さ又は大きさは説明の便宜及び明確性のために誇張されることもあり、同一の符号は同一の要素を指す。
【００２８】
図２ａ〜図２ｄは本発明の実施例に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【００２９】
図２ａを参照すると、イオン注入工程によってウェル（図示せず）と素子のしきい値電圧調節用イオン注入層（図示せず）が形成され、セル又は低電圧素子が形成される領域（以下、「第１領域」という）と高電圧素子が形成される領域（以下、「第２領域」という）が定義された半導体基板２０１の全体構造上に第１酸化膜２０２を形成する。第１酸化膜２０２は高電圧素子のゲート酸化膜を形成するための酸化膜である。
【００３０】
第１酸化膜２０２は７５０℃〜８５０℃の温度でウェット酸化工程によって形成することができ、２００Å〜４００Åの厚さにすることができる。
【００３１】
一方、第１酸化膜２０２を形成する前に、半導体基板の表面に残留する異物又は自然酸化膜を除去するために洗浄工程を行うこともできる。この際、洗浄工程の際、１０：１〜１００：１の割合で希釈されたＨＦ溶液と、ＳＣ−１溶液が使用できる。ここで、ＳＣ−１溶液はＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏからなる混合溶液である。
【００３２】
図２ｂを参照すると、第２領域上にエッチング防止膜２０３を形成する。この際、エッチング防止膜２０３はフォトレジストパターンで形成されることが一般的である。
【００３３】
その後、第１領域の第１酸化膜（図２ａの２０２）を所定の厚さだけ除去して第１酸化膜２０２ａを目標の厚さだけ残留させる。この際、ＮＨ４ＦとＨＦが含まれたＢＯＥ溶液を用いて第１領域の第１酸化膜をエッチングすることができる。
【００３４】
この際、第１酸化膜２０２ａの残留厚さは２０Å〜１００Åにする。これは、第１酸化膜２０２ａの残留厚さが２０Å以下であれば、半導体基板２０１の表面に損傷が発生するおそれがあり、第１酸化膜２０２ａの残留厚さが１００Å超過であれば、後続工程で第１酸化膜２０２ａを除去することが難しいためである。
【００３５】
図２ｃを参照すると、エッチング防止膜（図２ｂの２０３）を除去する。その後、トランジスタのゲート酸化膜又はフラッシュメモリセルのトンネル酸化膜を形成する前に前洗浄(Pre-cleaning)工程を行い、第１領域に残留している第１酸化膜（図２ｂの２０２ａ）を除去する。
【００３６】
ここで、前洗浄工程の際、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液、及びＳＣ−１溶液が使用でき、前洗浄工程によって、第１酸化膜２０２ａだけでなくエッチング防止膜（図２ｂの２０３）及び半導体基板２０１の表面に吸着されたＣ(Carbon)を完全に除去する。この際、ＨＦ溶液の希釈割合は１０：１〜１００：１にすることが好ましい。一方、ＳＣ−１溶液はＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏからなる混合溶液である。
【００３７】
前洗浄工程の主な目的はもともと、酸化膜をエッチングすることではなく、半導体基板２０１の表面に残留する異物又は極めて薄く形成された自然酸化膜を除去することである。従って、前洗浄工程を行っても、半導体基板２０１の表面には損傷が発生しない。
【００３８】
これを用いて、前洗浄工程で第１酸化膜を除去し得るように、図２ｂにおいてエッチング工程で第１酸化膜２０２ａを最小限の厚さだけ残留させた後、前洗浄工程で第１酸化膜（図２ｂの２０２ａ）を完全に除去することにより、半導体基板２０１の表面に損傷が発生することを防止し且つ第１領域上部の酸化膜を全て除去することができる。
【００３９】
図２ｄを参照すると、第１領域に第２酸化膜２０４を形成する。この際、第２領域の第１酸化膜２０２上に第２酸化膜２０４が一部形成されることもある。第２酸化膜２０４は、セルのトンネル酸化膜或いは低電圧素子のゲート酸化膜を形成するための酸化膜の場合、第２領域に形成された第１酸化膜２０２より薄い厚さにする。
【００４０】
このような第２酸化膜２０４は１０Å〜６０Åの厚さを有し、酸化工程で形成することができる。一方、酸化工程後、窒素含有雰囲気でアニーリング工程を行って第２酸化膜２０４を窒化酸化膜(Oxynitride)にすることができる。ここで、酸化工程は７５０℃〜８５０℃の温度でウェット酸化工程によって行うか、或いは９００℃〜１１００℃の温度でドライ酸化工程によって行うことができる。その後、窒素含有雰囲気のアニーリング工程は、ＮＯ又はＮ２Ｏガスを供給しながら５分〜３０分間行うことが好ましく、より具体的には３００Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力と８００℃〜１１００℃で行うことができる。このような窒素含有雰囲気のアニーリング工程は、酸化工程を行った後、真空の破壊なしで同一のチャンバ内でインシチュー方式によって行われることが好ましい。
【００４１】
これにより、半導体基板２０１にエッチング損傷が発生することを防止するとともに、相異した領域に異なる厚さの酸化膜２０２及び２０４をそれぞれ形成することができる。
【００４２】
図３ａ〜図４ｂは本発明の他の実施例に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【００４３】
図３ａを参照すると、イオン注入工程によってウェル（図示せず）と素子のしきい値電圧調節用イオン注入層（図示せず）が形成され、セル又は低電圧素子が形成される領域（以下、「第１領域」という）と高電圧素子が形成される領域（以下、「第２領域」という）が定義された半導体基板３０１の全体構造上に第１酸化膜３０２を形成する。第１酸化膜３０２は高電圧素子のゲート酸化膜を形成するための酸化膜である。
【００４４】
第１酸化膜３０２は７５０℃〜８５０℃の温度でウェット酸化工程によって形成することができ、２００Å〜４００Åの厚さにすることができる。
【００４５】
一方、第１酸化膜３０２を形成する前に、半導体基板の表面に残留する異物又は自然酸化膜を除去するために洗浄工程を行うこともできる。この際、洗浄工程の際、１０：１〜１００：１の割合で希釈されたＨＦ溶液と、ＳＣ−１溶液が使用できる。ここで、ＳＣ−１溶液はＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏからなる混合溶液である。
【００４６】
図３ｂを参照すると、第２領域上にエッチング防止膜３０３を形成する。この際、エッチング防止膜３０３はフォトレジストパターンで形成されることが一般的である。
【００４７】
その後、第１領域の第１酸化膜（図３ａの３０２）を所定の工程で除去する。この際、ＮＨ４ＦとＨＦが含まれたＢＯＥ溶液を用いて第１領域の第１酸化膜（図３ａの３０２）をエッチングすることができる。別の方法として、ＣＦ４／Ｏ２／Ａｒガスを用いたプラズマエッチング方式で第１領域の第１酸化膜（図３ａの３０２）をエッチングすることもできる。
【００４８】
図３ｃを参照すると、エッチング防止膜（図３ｂの３０３）を除去する。その後、第１酸化膜（図３ａの３０２）のエッチング時に発生した損傷を除去するために、第１領域の半導体基板３０１の表面を損傷の発生した厚さだけ酸化させて犠牲酸化膜３０４を形成する。この際、犠牲酸化膜３０４は、７５０℃〜８５０℃の温度で行うウェット酸化工程、或いは８００℃〜１０５０℃の温度で行うドライ酸化工程によって形成することができ、２０Å〜１００Åの厚さにすることが好ましい。これは、犠牲酸化膜３０４の厚さが２０Å以下であれば、半導体基板３０１表面の損傷を完全に除去することができず、犠牲酸化膜３０４の厚さが１００Å超過であれば、後続工程で犠牲酸化膜３０４を除去することが難しいためである。
【００４９】
図３ｄを参照すると、トランジスタのゲート酸化膜又はフラッシュメモリセルのトンネル酸化膜を形成する前に前洗浄工程を行い、第１領域に形成された犠牲酸化膜（図３の３０４）を除去する。
【００５０】
ここで、前洗浄工程の際、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液及びＳＣ−１溶液の少なくとも１種以上が使用できる。これらの溶液の使用順序は、工程の条件に応じて最適に定めることができる。例えば、Ｈ２ＳＯ４溶液、希釈されたＨＦ溶液及びＳＣ−１溶液を順次使用するか、或いは希釈されたＨＦ溶液を使用した後ＳＣ−１溶液を使用するか、或いはＳＣ−１溶液を使用した後希釈されたＨＦ溶液を使用する方式で前洗浄工程を行うことができる。この際、ＨＦ溶液の希釈割合は１０：１〜１００：１にすることが好ましい。一方、ＳＣ−１溶液はＮＨ４ＯＨ／Ｈ２Ｏ２／Ｈ２Ｏからなる混合溶液である。
【００５１】
前洗浄工程によって犠牲酸化膜３０４だけでなくエッチング防止膜（図３ｃの３０３）及び半導体基板３０１の表面に吸着されたＣを完全に除去する。
【００５２】
参考として、前洗浄工程の主な目的は、酸化膜をエッチングすることではなく、半導体基板３０１の表面に残留する異物又は極めて薄く形成された自然酸化膜を除去することである。従って、前洗浄工程を行っても、半導体基板３０１の表面には損傷が発生しない。
【００５３】
これを用いて、前洗浄工程で犠牲酸化膜（図３ｃの３０４）を除去し得るように、図４ａにおいて酸化工程で犠牲酸化膜（図３ｃの３０４）を適正の厚さに形成した後、前洗浄工程で犠牲酸化膜（図３ｃの３０４）を完全に除去することにより、半導体基板３０１の表面に発生した損傷を除去することができる。
【００５４】
図４ｂを参照すると、第１領域に第２酸化膜３０５を形成する。この際、第２領域の第１酸化膜３０２上に第２酸化膜３０５が一部形成されることもある。第２酸化膜３０５は、セルのトンネル酸化膜或いは低電圧素子のゲート酸化膜を形成するための酸化膜の場合、第２領域に形成された第１酸化膜３０２より薄くする。
【００５５】
このような第２酸化膜３０５は３０Å〜１００Åの厚さを有し、酸化工程で形成することができる。一方、酸化工程後、窒素含有雰囲気でアニーリング工程を行って第２酸化膜３０５を窒化酸化膜にすることができる。ここで、酸化工程は７５０℃〜８５０℃の温度でウェット酸化工程によって行うか、或いは９００℃〜１１００℃の温度でドライ酸化工程によって行うことができる。その後、窒素含有雰囲気のアニーリング工程はＮＯ又はＮ２Ｏガスを供給しながら５分〜３０分間行うことが好ましく、より具体的には３００Ｔｏｒｒ〜７６０Ｔｏｒｒの圧力と８００℃〜１１００℃で行うことができる。このような窒素含有雰囲気のアニーリング工程は、酸化工程を行った後、真空の破壊なしで同一のチャンバ内でインシチュー方式によって行われることが好ましい。
【００５６】
これにより、半導体基板３０１にエッチング損傷が発生することを防止すると共に、相異した領域に異なる厚さの酸化膜３０２及び３０５をそれぞれ形成することができる。
【図面の簡単な説明】
【００５７】
【図１】従来の技術に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【図２】本発明の実施例に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【図３】本発明の他の実施例に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【図４】本発明の他の実施例に係る半導体素子の酸化膜形成方法を説明するための素子の断面図である。
【符号の説明】
【００５８】
１０１、２０１、３０１    半導体基板
１０２、２０２、３０２    第１酸化膜
２０２ａ    第１酸化膜の残留膜
１０３、２０３、３０３    エッチング防止膜
１０４、２０４、３０５    第２酸化膜
３０４    犠牲酸化膜
【図１】
2005197642.tif 000003
【図２】
2005197642.tif 000004
【図３】
2005197642.tif 000005
【図４】
2005197642.tif 000006