(57)【要約】【課題】チップサイズの縮小とコストダウンを図れる半導体装置を提供することを目的としている。【解決手段】半導体装置は、メモリセルアレイ１１、ワード線ＷＬ１〜ＷＬｎ及びデコード回路１４を備える。上記デコード回路は、各ワード線に対応して設けられ、アドレス信号をデコードして各ワード線を選択する読み出し用デコーダ１２−１〜１２−ｎと、それぞれの電流通路の一端が上記各読み出し用デコーダの出力端に接続され、他端が上記各ワード線の一端に接続される高耐圧トランジスタＱＡ１〜ＱＡｎとを有する。上記高耐圧トランジスタは、複数のワード線を１つの単位として同一の数がワード線の延設方向に沿って配設され、各々のゲート電極が上記ワード線の延設方向と直交する方向に配置され、制御信号ＳＡで共通にオン／オフ制御される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
メモリセルがマトリックス状に配置されたメモリセルアレイと、
前記メモリセルアレイ中のメモリセルに行毎に接続されたワード線と、
前記各ワード線に対応して設けられ、アドレス信号をデコードして前記各ワード線を選択する複数の読み出し用デコーダと、それぞれの電流通路の一端が前記各読み出し用デコーダの出力端に接続され、他端が前記各ワード線の一端に接続される複数の第１高耐圧トランジスタとを有する第１のデコード回路とを具備し、
前記複数の第１高耐圧トランジスタは、複数の前記ワード線を１つの単位として同一の数が前記ワード線の延設方向に沿って配設され、各々のゲート電極が前記ワード線の延設方向と直交する方向に配置され、第１の制御信号で共通にオン／オフ制御されることを特徴とする半導体装置。
【請求項２】
前記各ワード線に対応して設けられ、アドレス信号をデコードして前記各ワード線を選択する複数の書き込み／消去用デコーダと、それぞれの電流通路の一端が前記各書き込み／消去用デコーダの出力端に接続され、他端が前記各ワード線の他端に接続される複数の第２高耐圧トランジスタとを有する第２のデコード回路を更に具備し、
前記複数の第２高耐圧トランジスタは、前記複数のワード線を１つの単位として同一の数が前記ワード線の延設方向に沿って配設され、各々のゲート電極が前記ワード線の延設方向と平行な方向に配置され、第２の制御信号で共通にオン／オフ制御されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記各第１高耐圧トランジスタのチャネル幅は、前記１つ単位となる複数のワード線のピッチの和よりも大きいことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記メモリセルアレイは、０．２５μｍ以下のデザインルールで形成され、前記第１高耐圧トランジスタのチャネル幅は１５μｍ以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項５】
メモリセルアレイ中のメモリセルに行毎に接続されたワード線にそれぞれ対応して設けられ、アドレス信号をデコードして前記各ワード線を選択する複数の読み出し用デコーダと、それぞれの電流通路の一端が前記各読み出し用デコーダの出力端に接続され、他端が前記各ワード線の一端に接続され、複数の前記ワード線を１つの単位として同一の数が前記ワード線の延設方向に沿って配設され、制御信号で共通にオン／オフ制御される高耐圧トランジスタとを備えたデコード回路における前記高耐圧トランジスタのレイアウト方法であって、
前記高耐圧トランジスタに必要とされるチャネル幅のサイズを算出するステップと、
前記１つ単位となる複数のワード線のピッチの和を算出するステップと、
算出した前記複数のワード線のピッチの和と前記チャネル幅とを比較するステップと、
前記比較ステップで前記複数のワード線のピッチの和が前記チャネル幅よりも大きいと判定されたときに、前記高耐圧トランジスタのゲート電極の向きを前記ワード線の延設方向と平行な方向にレイアウトするステップと、
前記比較ステップで前記複数のワード線のピッチの和が前記チャネル幅よりも小さいと判定されたときに、前記高耐圧トランジスタのゲート電極の向きを前記ワード線の延設方向と直交する方向にレイアウトするステップと
を具備することを特徴とする半導体装置のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びそのレイアウト方法に関するもので、例えばＥＥＰＲＯＭのような不揮発性半導体記憶装置におけるデコード回路のパターンレイアウトに関するものである。
【背景技術】
【０００２】
ＥＥＰＲＯＭ等の不揮発性半導体記憶装置では、書き込み／消去用に１２Ｖ程度の高電圧が必要になるため、デコード回路内に高耐圧トランジスタを設け、この高耐圧トランジスタを介してワード線を駆動している（例えば特許文献１参照）。
【０００３】
このようなワード線を駆動する高耐圧トランジスタには、高耐圧と大きな駆動能力が必要になるため、高集積化されたメモリセルアレイにおける１セル分のセルピッチ（ワード線のピッチ）に収まらない。そこで、複数（例えば８個）のセルピッチを１つの単位とし、ワード線の延設方向に沿って同一数（８個）の高耐圧トランジスタを並べて配置することにより対応している。
【０００４】
この際、従来は、製造バラツキの影響による高耐圧トランジスタの特性変動をメモリセルと一致させるために、セルトランジスタのゲート電極として働くワード線の延設方向と、このワード線を駆動する高耐圧トランジスタのゲート電極の配置が平行になる方向に合わせている。
【０００５】
しかしながら、このようなパターンレイアウトは、高耐圧トランジスタのチャネル幅とチャネル長との比（Ｗ／Ｌ）によってはデコード回路のパターン占有面積の増加を招く。この結果、チップサイズが増大し、コストも上昇するという問題がある。
【特許文献１】特開２０００−１７４２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明の目的とするところは、チップサイズの縮小とコストダウンを図れる半導体装置及びそのレイアウト方法を提供することにある。
【課題を解決するための手段】
【０００７】
この発明の一態様によると、メモリセルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルアレイ中のメモリセルに行毎に接続されたワード線と、前記各ワード線に対応して設けられ、アドレス信号をデコードして前記各ワード線を選択する複数の読み出し用デコーダと、それぞれの電流通路の一端が前記各読み出し用デコーダの出力端に接続され、他端が前記各ワード線の一端に接続される複数の第１高耐圧トランジスタとを有する第１のデコード回路とを具備し、前記複数の第１高耐圧トランジスタは、複数の前記ワード線を１つの単位として同一の数が前記ワード線の延設方向に沿って配設され、各々のゲート電極が前記ワード線の延設方向と直交する方向に配置され、第１の制御信号で共通にオン／オフ制御される半導体装置が提供される。
【０００８】
また、この発明の一態様によると、メモリセルアレイ中のメモリセルに行毎に接続されたワード線にそれぞれ対応して設けられ、アドレス信号をデコードして前記各ワード線を選択する複数の読み出し用デコーダと、それぞれの電流通路の一端が前記各読み出し用デコーダの出力端に接続され、他端が前記各ワード線の一端に接続され、複数の前記ワード線を１つの単位として同一の数が前記ワード線の延設方向に沿って配設され、制御信号で共通にオン／オフ制御される高耐圧トランジスタとを備えたデコード回路における前記高耐圧トランジスタのレイアウト方法であって、前記高耐圧トランジスタに必要とされるチャネル幅のサイズを算出するステップと、前記１つ単位となる複数のワード線のピッチの和を算出するステップと、算出した前記複数のワード線のピッチの和と前記チャネル幅とを比較するステップと、前記比較ステップで前記複数のワード線のピッチの和が前記チャネル幅よりも大きいと判定されたときに、前記高耐圧トランジスタのゲート電極の向きを前記ワード線の延設方向と平行な方向にレイアウトするステップと、前記比較ステップで前記複数のワード線のピッチの和が前記チャネル幅よりも小さいと判定されたときに、前記高耐圧トランジスタのゲート電極の向きを前記ワード線の延設方向と直交する方向にレイアウトするステップとを具備する半導体装置のレイアウト方法が提供される。
【発明の効果】
【０００９】
この発明によれば、チップサイズの縮小とコストダウンを図れる半導体装置及びそのレイアウト方法が得られる。
【発明を実施するための最良の形態】
【００１０】
以下、この発明の実施形態について図面を参照して説明する。  
図１は、この発明の実施形態に係る半導体装置について説明するためのもので、ＥＥＰＲＯＭにおけるメモリセルアレイとデコード回路の要部を抽出して示す回路図である。メモリセルアレイ１１には、メモリセル（積層ゲート構造のセルトランジスタ）ＭＣ１１〜ＭＣｎｍがマトリックス状に配置されている。ここではＮＯＲ型のＥＥＰＲＯＭを例に取って示しており、上記各セルトランジスタＭＣ１１〜ＭＣｎｍのコントロールゲートは行毎にワード線ＷＬ１〜ＷＬｎに接続され、ドレインは列毎にビット線ＢＬ１〜ＢＬｍに接続され、ソースは共通のソース線ＳＬに接続されている。このソース線ＳＬと接地点間には、ＭＯＳトランジスタＱＳＬの電流通路が接続されている。このＭＯＳトランジスタＱＳＬのゲートには、ソース線制御デコーダの出力信号が供給される。上記ＭＯＳトランジスタＱＳＬは、読み出し時にオン状態となって上記ソース線ＳＬを接地点に接続し、書き込み／消去時にはオフ状態となって上記ソース線ＳＬをフローティング状態にする。
【００１１】
上記各ワード線ＷＬ１〜ＷＬｎに対応して、読み出し用デコーダ１２−１〜１２−ｎ及び書き込み／消去用デコーダ１３−１〜１３−ｎが設けられている。これらのデコーダ１２−１〜１２−ｎ，１３−１〜１３−ｎはそれぞれ、アドレス信号をデコードして各ワード線ＷＬ１〜ＷＬｎを選択する。上記読み出し用デコーダ１２−１〜１２−ｎは、第１の電源Ｖ１と接地点間の電圧で動作し、上記書き込み／消去用デコーダ１３−１〜１３−ｎは、上記第１の電源Ｖ１の電圧より高い第２の電源Ｖ２と第３の電源Ｖ３間の電圧で動作する。
【００１２】
Ｎチャネル型のＭＯＳトランジスタ（第１高耐圧トランジスタ）ＱＡ１〜ＱＡｎの電流通路の一端は、上記各読み出し用デコーダ１２−１〜１２−ｎの出力端にそれぞれ接続され、他端は上記各ワード線ＷＬ１〜ＷＬｎの一端にそれぞれ接続される。Ｎチャネル型のＭＯＳトランジスタ（第２高耐圧トランジスタ）ＱＢ１〜ＱＢｎの電流通路の一端は、上記各書き込み／消去用デコーダ１３−１〜１３−ｎの出力端にそれぞれ接続され、他端は上記各ワード線ＷＬ１〜ＷＬｎの他端にそれぞれ接続される。上記ＭＯＳトランジスタＱＡ１〜ＱＡｎは制御信号ＳＡで共通にオン／オフ制御され、上記ＭＯＳトランジスタＱＢ１〜ＱＢｎは制御信号ＳＢで共通にオン／オフ制御される。そして、データの読み出し時には、上記ＭＯＳトランジスタＱＡ１〜ＱＡｎがオン状態、上記ＭＯＳトランジスタＱＢ１〜ＱＢｎがオフ状態となり、読み出し用デコーダ１２−１〜１２−ｎの出力信号がワード線ＷＬ１〜ＷＬｎに供給されて選択的に駆動される。一方、データの書き込み及び消去時には、上記ＭＯＳトランジスタＱＢ１〜ＱＢｎがオン状態、上記ＭＯＳトランジスタＱＡ１〜ＱＡｎがオフ状態となり、書き込み／消去用デコーダ１３−１〜１３−ｎの出力信号がワード線ＷＬ１〜ＷＬｎに供給されて選択的に駆動される。
【００１３】
上記読み出し用デコーダ１２−１〜１２−ｎと上記ＭＯＳトランジスタＱＡ１〜ＱＡｎとで読み出し用のデコード回路（第１のデコード回路）１４が構成され、上記書き込み／消去用デコーダ１３−１〜１３−ｎと上記ＭＯＳトランジスタＱＢ１〜ＱＢｎとで書き込み／消去用のデコード回路（第２のデコード回路）１５が構成される。
【００１４】
上記書き込み／消去用デコーダ１３−１〜１３−ｎとＭＯＳトランジスタＱＢ１〜ＱＢｎは、書き込み／消去用の高電圧、例えば１２Ｖを扱うために高耐圧トランジスタで構成されている（高耐圧トランジスタ領域）。また、読み出し用デコーダ１２−１〜１２−ｎは高耐圧ではない通常のトランジスタで構成されており（通常のトランジスタ領域）、上記ＭＯＳトランジスタＱＡ１〜ＱＡｎは上記書き込み／消去時の高電圧から読み出し用デコーダ１２−１〜１２−ｎを保護するために高耐圧トランジスタで構成されている（高耐圧トランジスタ領域）。
【００１５】
図２は、上記図１に示した回路におけるＭＯＳトランジスタＱＡ１〜ＱＡｎのパターンレイアウトを示す平面図、図３は上記図２のＡ−Ａ’線（ワード線の延設方向）に沿った断面構成を説明するための模式的な断面図である。ここでは、メモリセルアレイを０．２５μｍ以下のデザインルール、例えば０．１８μｍのデザインルールで形成しており、セルトランジスタＭＣのピッチ（ワード線のピッチ）ΔＰは１μｍ、各ＭＯＳトランジスタＱＡ１〜ＱＡｎのチャネル幅Ｗは１５μｍより大きくなっている。
【００１６】
図２及び図３では、８本のワード線ＷＬ１〜ＷＬ８、換言すればセルトランジスタＭＣのピッチ（セルピッチ）ΔＰの８倍を１つの単位として８個のＭＯＳトランジスタＱＡ１〜ＱＡ８が、ワード線ＷＬ１〜ＷＬ８の延設方向にメモリセルアレイ１１側からＱＡ４，ＱＡ３，ＱＡ２，ＱＡ１，ＱＡ５，ＱＡ６，ＱＡ７，ＱＡ８の順に並べて配置される例を示している。各々のＭＯＳトランジスタＱＡ１〜ＱＡ８には、ゲート電極として働くポリシリコン層がワード線ＷＬ１〜ＷＬ８の延設方向と直交する方向に配置されている。ここでは各ＭＯＳトランジスタＱＡ１〜ＱＡ８のチャネル領域を２つに分割し、ゲート電極が２本のポリシリコン層ＱＡＧ１−１，ＱＡＧ１−２〜ＱＡＧ８−１，ＱＡＧ８−２で形成される場合を示しており、ソース領域またはドレイン領域の一方を共用して並列接続された構成になっている。
【００１７】
図３に示すように、半導体基板２１にはＮ型のウェル領域（Ｎ−Ｗｅｌｌ）２２−１，２２−２が形成され、これらのウェル領域２２−１，２２−２内にそれぞれＰ型のウェル領域（Ｐ−Ｗｅｌｌ）２３−１，２３−２が形成されている。上記ウェル領域２３−１には上記ＭＯＳトランジスタＱＡ１〜ＱＡ８が形成され、上記ウェル領域２３−２にはセルトランジスタ（メモリセルアレイ１１）が形成される。
【００１８】
上記各ＭＯＳトランジスタＱＡ１〜ＱＡ８のゲート電極として働くポリシリコン層ＱＧＡ１−１，ＱＧＡ１−２〜ＱＧＡ８−１，ＱＧＡ８−２の両側のウェル領域２３−１中には、ソース領域またはドレイン領域として働くＮ型の不純物拡散領域ＳＤ１−１，ＳＤ１−２，ＳＤ１−３〜ＳＤ８−１，ＳＤ８−２，ＳＤ８−３が形成されている。各々のＭＯＳトランジスタＱＡ１〜ＱＡ８は、ソース領域またはドレイン領域の一方（ＳＤ１−２〜ＳＤ８−２）を共用している。これらＭＯＳトランジスタＱＡ１〜ＱＡ８のソース領域またはドレイン領域は、第１層目のメタル配線層Ｍ１１−１，Ｍ１１−２，Ｍ１１−３〜Ｍ１８−１，Ｍ１８−２，Ｍ１８−３に接続されている。上記第１層目のメタル配線層Ｍ１１−１，Ｍ１１−２，Ｍ１１−３〜Ｍ１８−１，Ｍ１８−２，Ｍ１８−３上には、図示しない層間絶縁膜を介在して第２層目のメタル配線Ｍ２が形成されており、コンタクトＣＴ１，ＣＴ２を介して第１層目のメタル配線層Ｍ１１−１，Ｍ１１−２，Ｍ１１−３〜Ｍ１８−１，Ｍ１８−２，Ｍ１８−３に選択的に接続されている。図３では、この状態を説明するために、第１層目のメタル配線層Ｍ１３−１，Ｍ１３−３がコンタクトＣＴ１，ＣＴ２により第２層目のメタル配線Ｍ２接続された状態を示している。また、ＭＯＳトランジスタＱＡ４のドレイン領域またはソース領域の一方が、第１層目のメタル配線層Ｍ１４−２と第１層目のメタル配線層Ｍ１−１を介してワード線ＷＬ１に接続された状態を示している。
【００１９】
図４は、上記図１に示した回路におけるＭＯＳトランジスタＱＢ１〜ＱＢｎのパターンレイアウトを示す平面図である。図４では、上述した図２及び図３と同様に、８個分のセルピッチを１つの単位として８個のＭＯＳトランジスタＱＢ１〜ＱＢ８が、ワード線ＷＬ１〜ＷＬ８の延設方向に配置される例を示している。各々のＭＯＳトランジスタＱＢ１〜ＱＢ８は、ゲート電極として働くポリシリコン層がワード線ＷＬ１〜ＷＬ８の延設方向と平行な方向に配置されている。図４では各ＭＯＳトランジスタＱＢ１〜ＱＢ８のゲート電極が、ワード線ＷＬ１〜ＷＬ８の延設方向と平行な方向に配置された３本のポリシリコン層ＱＢＧ１〜ＱＢＧ３で形成される例を示している。
【００２０】
すなわち、図４に示したＭＯＳトランジスタＱＢ１〜ＱＢ８は、ゲート電極の配置方向が図２及び図３に示したパターンと異なる構成になっている。また、読み出しに比べて書き込みや消去には高速動作が要求されないことが多いので、ＭＯＳトランジスタＱＢ１〜ＱＢｎのチャネル幅のサイズはＭＯＳトランジスタＱＡ１〜ＱＡｎより小さくなっている。
【００２１】
しかしながら、書き込み及び消去に高速動作が要求され、０．２５μｍ以下のデザインルール、例えば０．１８μｍのデザインルールでメモリセルアレイを形成するときに、各ＭＯＳトランジスタＱＢ１〜ＱＢｎのチャネル幅が１５μｍを超える場合には、図２及び図３に示したようなパターンレイアウトを採用しても良い。
【００２２】
図５は、この発明の実施形態に係る半導体装置のレイアウト方法について説明するためのフローチャートである。まず、アクセスタイム等の特性を考慮してＭＯＳトランジスタ（高耐圧トランジスタ）ＱＡ１〜ＱＡｎに必要とされるチャネル幅Ｗのサイズを算出する（ＳＴＥＰ１）。また、１つの単位となる複数個（ｎ個、前述した例では８個）のセルピッチΔＰの和（ΔＰ×ｎ）を算出する（ＳＴＥＰ２）。このＳＴＥＰ１とＳＴＥＰ２は、どちらを先に算出しても良い。
【００２３】
次に、算出したΔＰ×ｎとＷとを比較する（ＳＴＥＰ３）。
【００２４】
そして、ΔＰ×ｎ＞Ｗと判定されたときには、ＭＯＳトランジスタＱＡ１〜ＱＡｎのゲート電極の向きを上記ワード線の延設方向と平行な方向のレイアウトに決定する（ＳＴＥＰ４）。
【００２５】
一方、ΔＰ×ｎ＜Ｗと判定されたときには、ＭＯＳトランジスタＱＡ１〜ＱＡｎのゲート電極の向きを上記ワード線の延設方向と直交する方向に分割して配置するレイアウトに決定する（ＳＴＥＰ５）。
【００２６】
このようにしてＭＯＳトランジスタＱＡ１〜ＱＡｎのゲート電極の配置方向を決定することにより、ＭＯＳトランジスタＱＡ１〜ＱＡｎのディメンジョンに応じて最適な（パターン占有面積の小さい）ゲート電極の配置を行うことができる。
【００２７】
図６は、デコード回路内のＭＯＳトランジスタ（高耐圧トランジスタ）ＱＡ１〜ＱＡｎのゲート電極の配置に対するチャネル幅とパターン占有面積との関係について説明するための図である。ゲート電極をワード線の延設方向と平行な方向に配置した場合（従来）とワード線の延設方向と直交する方向に配置した場合（本実施形態）では、チャネル幅Ｗが１５μｍ以下の領域ではほとんど差がないが、１５μｍを超えるとゲート電極をワード線の延設方向と直交する方向に配置した方がパターン占有面積が小さくなる。
【００２８】
図７は、デコード回路内のＭＯＳトランジスタ（高耐圧トランジスタ）ＱＡ１〜ＱＡｎのチャネル幅とパターン占有面積との関係を示すもので、（ａ）図及び（ｂ）図はゲート電極をワード線の延設方向と直交する方向に配置した場合、（ｃ）図及び（ｄ）図はゲート電極をワード線の延設方向と平行に配置した場合を示している。
【００２９】
（ａ）図に示すように、ゲート電極をワード線の延設方向と直交する方向に配置すると、セルピッチΔＰが１μｍ、セルピッチ倍数（ΔＰ×ｎ）が８（ｎ＝８）、チャネル幅Ｗのサイズが１５．２μｍの場合にはΔＰ×ｎ＜Ｗであり、パターン占有面積は２７０．７２μｍ２となる。また、セルピッチΔＰが１．５μｍ、セルピッチ倍数ΔＰ×ｎが１２、チャネル幅Ｗのサイズが１５．２μｍの場合にはΔＰ×ｎ＜Ｗであり、パターン占有面積は２８０．２０μｍ２となる。
【００３０】
これに対し、（ｃ）図に示すように、ゲート電極をワード線の延設方向と平行な方向に配置すると、同様なセルピッチΔＰ、セルピッチ倍数、及びチャネル幅Ｗのサイズで、それぞれのパターン占有面積は３４３．１１μｍ２、３４８．３０μｍ２が必要となる。
【００３１】
よって、ΔＰ×ｎ＜Ｗの条件では、ゲート電極をワード線の延設方向と直交する方向に配置することにより、パターン占有面積を小さくできる。
【００３２】
一方、（ｂ）図に示すように、ゲート電極をワード線の延設方向と直交する方向に配置し、セルピッチΔＰが１μｍ、セルピッチ倍数（ΔＰ×ｎ）が１６（ｎ＝１６）、チャネル幅Ｗのサイズが１５．２μｍの場合にはΔＰ×ｎ＞Ｗであり、パターン占有面積は６７７．１２μｍ２となる。また、セルピッチΔＰが１．５μｍ、セルピッチ倍数ΔＰ×ｎが２４、チャネル幅Ｗのサイズが１５．２μｍの場合にはΔＰ×ｎ＞Ｗであり、パターン占有面積は７００．９６μｍ２である。
【００３３】
これに対し、（ｄ）図に示すように、ゲート電極をワード線の延設方向と平行な方向に配置すると、同様なセルピッチΔＰ、セルピッチ倍数、及びチャネル幅Ｗのサイズで、それぞれのパターン占有面積は６７５．２３μｍ２、６８９．１０μｍ２である。
【００３４】
従って、ΔＰ×ｎ＞Ｗの条件では、ゲート電極をワード線の延設方向と平行な方向に配置することにより、パターン占有面積を小さくできる。
【００３５】
上述したように、この発明の実施形態によれば、セルピッチΔＰとワード線ＷＬ１〜ＷＬｎを駆動するＭＯＳトランジスタＱＡ１〜ＱＡｎのチャネル幅Ｗのサイズに応じて、ゲート電極の配置をワード線ＷＬ１〜ＷＬｎの延設方向と直交する方向に配置することによって、デコード回路１４のパターン占有面積を小さくできる。これによって、チップサイズの縮小とコストダウンを図れる。
【００３６】
なお、上記実施形態では、不揮発性半導体記憶装置としてＮＯＲ型ＥＥＰＲＯＭを例にとって説明したが、他のセル構造のＥＥＰＲＯＭにも適用できるのはもちろんである。また、不揮発性半導体記憶装置に限らず、ワード線に高電圧を印加する必要のある半導体記憶装置であれば同様に適用可能である。更に、半導体記憶装置のみならず、メモリ回路とロジック回路の混載チップやＳＯＣ（システムオンチップ）等にも応用できる。
【００３７】
以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００３８】
【図１】この発明の実施形態に係る半導体装置について説明するためのもので、ＥＥＰＲＯＭにおけるメモリセルアレイとデコード回路の要部を抽出して示す回路図。
【図２】図１に示した読み出し用デコード回路における高耐圧トランジスタのパターンレイアウトを示す平面図。
【図３】図２に示した平面図のＡ−Ａ’線に沿った断面構成を説明するための模式的な断面図。
【図４】図１に示した書き込み／消去用デコード回路における高耐圧トランジスタのパターンレイアウトを示す平面図。
【図５】この発明の実施形態に係る半導体装置のレイアウト方法について説明するためのフローチャート。
【図６】読み出し用デコード回路における高耐圧トランジスタのゲート電極の配置に対するチャネル幅とパターン占有面積との関係について説明するための図。
【図７】読み出し用デコード回路における高耐圧トランジスタのチャネル幅とパターン占有面積との関係を示すもので、（ａ）図及び（ｂ）図はゲート電極をワード線の延設方向と直交する方向に配置した場合、（ｃ）図及び（ｄ）図はゲート電極をワード線の延設方向と平行に配置した場合を示す図。
【符号の説明】
【００３９】
１１…メモリセルアレイ、１２−１〜１２−ｎ…読み出し用デコーダ、１３−１〜１３−ｎ…書き込み／消去用デコーダ、１４…読み出し用のデコード回路（第１のデコード回路）、１５…書き込み／消去用のデコード回路（第２のデコード回路）、ＱＡ１〜ＱＡｎ…Ｎチャネル型のＭＯＳトランジスタ（第１高耐圧トランジスタ）、ＱＢ１〜ＱＢｎ…Ｎチャネル型のＭＯＳトランジスタ（第２高耐圧トランジスタ）、ＳＡ，ＳＢ…制御信号、ＭＣ１１〜ＭＣｎｍ…メモリセル、ＷＬ１〜ＷＬｎ…ワード線、ＢＬ１〜ＢＬｍ…ビット線、ΔＰ…セルピッチ（ワード線のピッチ）、Ｗ…チャネル幅。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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