(57)【要約】【課題】ＣＭＯＳデバイス等と、メモリ等とを同一基板に形成した場合において、ＣＭＯＳデバイスのキャリア移動度を向上し、且つリーク電流によりメモリの信頼性が低下するのを防止する。【解決手段】半導体装置は、第１領域と、前記第１領域に隣接した第２領域とを有し、且つ表面に第１シリコン層を有する基板と、前記第１領域の前記第１シリコン層の上に設けられた第２シリコン層と、前記第２シリコン層より大きい格子定数を有し、前記第２領域の前記第１シリコン層の上に設けられた緩和層と、前記緩和層と略同じ格子定数を有し、前記緩和層の上に設けられた歪みシリコン層とを含む。【選択図】      図１
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【特許請求の範囲】
【請求項１】
第１領域と、前記第１領域に隣接した第２領域とを有し、且つ表面に第１シリコン層を有する基板と、
前記第１領域の前記第１シリコン層の上に設けられた第２シリコン層と、
前記第２シリコン層より大きい格子定数を有し、前記第２領域の前記第１シリコン層の上に設けられた緩和層と、
前記緩和層と略同じ格子定数を有し、前記緩和層の上に設けられた歪みシリコン層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第２シリコン層と前記緩和層との間に設けられた緩衝膜をさらに具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記基板は、第３シリコン層と、第３シリコン層の上に設けられた絶縁層とをさらに具備し、前記第１シリコン層は、前記絶縁層の上に設けられることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
第１領域と、前記第１領域に隣接した第２領域とを有する基板の表面に形成された第１シリコン層の上に、前記第１シリコン層より大きい格子定数を有する緩和層を形成する工程と、
前記緩和層の上に保護層を形成する工程と、
前記第２領域の前記保護層をレジスト膜で被覆する工程と、
前記レジスト膜をマスクとして前記保護層及び前記緩和層をエッチングする工程と、
前記第１領域の前記第１シリコン層の上に第２シリコン層を形成する工程と、
前記第２領域の前記保護層をエッチングする工程と、
前記第２シリコン層と前記緩和層との上に、夫々第３シリコン層と前記緩和層と略同じ格子定数を有する歪みシリコン層とを同時に形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項５】
第１領域と、前記第１領域に隣接した第２領域とを有する基板の表面に形成された第１シリコン層の上に、保護層を形成する工程と、
前記第１領域の前記保護層をレジスト膜で被覆する工程と、
前記レジスト膜をマスクとして前記保護層をエッチングする工程と、
前記レジスト膜をマスクとして前記第１シリコン層を所定深さまでエッチングする工程と、
前記第２領域の前記第１シリコン層の上に、前記第１シリコン層より大きい格子定数を有する緩和層を形成する工程と、
前記第１領域の前記保護層をエッチングする工程と、
前記第１シリコン層と前記緩和層との上に、夫々第３シリコン層と前記緩和層と略同じ格子定数を有する歪みシリコン層とを同時に形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
前記保護層及び前記緩和層をエッチングする工程の後に、前記緩和層の側面に緩衝膜を形成する工程をさらに具備することを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】
前記第１シリコン層をエッチングする工程の後に、前記第１シリコン層の側面に緩衝膜を形成する工程をさらに具備することを特徴とする請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に係り、特にＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイス等とメモリ等とを同一基板に備える半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の高速化及び低消費電力化の要求が高まっている。例えば、半導体装置が備えるＣＭＯＳデバイスの高速化及び低消費電力化は、素子構造の微細化によって達成されてきた。ところが、素子構造の微細化が進むにつれて、リソグラフィ工程により十分なプロセス余裕度を確保することが困難になってきている。このため、ＣＭＯＳデバイスの高速化及び低消費電力化の要求を素子構造の微細化に依存するには限界がある。
【０００３】
そこで、ＭＯＳトランジスタの電流駆動力を向上するために、半導体基板に歪みＳｉ層を備え、この歪みＳｉ層にＭＯＳトランジスタを形成する開発が進められている。この歪みＳｉ層は、Ｓｉに引っ張り歪みを印加することで、Ｓｉのバンド構造を変化させている。歪みＳｉ層の形成方法としては、Ｓｉに十分大きな引っ張り歪みを加えるために、Ｓｉより格子定数の大きい例えばＳｉＧｅ層を半導体基板に形成し、この上にＳｉ層をエピタキシャル成長（epitaxial growth）させることで歪みＳｉ層を形成する。このように形成された歪みＳｉ層にＭＯＳトランジスタを形成した場合、キャリアの移動度が向上する。
【０００４】
ところで、半導体装置の高集積化に伴い、ＣＭＯＳデバイスと、メモリ或いはアナログ素子とを同一基板上に混載した半導体装置が形成されている。ＣＭＯＳデバイスのキャリアの移動度を向上させるために歪みＳｉ層を備えた半導体基板を用いた場合、Ｓｉに比べて格子定数が大きくなった歪みＳｉ層及びＳｉに比べて格子定数が大きいＳｉＧｅ層の影響により、メモリ或いはアナログ素子において電流リーク或いはノイズ等が発生する。これにより、メモリ及びアナログ素子の特性が劣化してしまう。特にキャパシタ誘電膜からの電流リークやジャンクションリーク等が問題となる低リーク型トランジスタやキャパシタ等を歪みＳｉ層に形成すると特性劣化が生じ、アナログ素子やＤＲＡＭ（Dynamic Random Access Memory）などで問題となる。
【０００５】
また、この種の関連技術として、歪みシリコンを用い、高い電荷キャリア移動度を補償することができるＣＭＯＳデバイスが開示されている。
【特許文献１】特開平１０−１０７２９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上記のような事情に鑑みてなされたもので、ＣＭＯＳデバイス等を含むデジタル素子と、メモリ及びアナログ素子とを同一基板に形成した場合でも、ＣＭＯＳデバイスのキャリア移動度を向上することができ、且つリーク電流によりメモリ等の信頼性が低下するのを防止することが可能な半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するために本発明の第１の視点に係る半導体装置は、第１領域と、前記第１領域に隣接した第２領域とを有し、且つ表面に第１シリコン層を有する基板と、前記第１領域の前記第１シリコン層の上に設けられた第２シリコン層と、前記第２シリコン層より大きい格子定数を有し、前記第２領域の前記第１シリコン層の上に設けられた緩和層と、前記緩和層と略同じ格子定数を有し、前記緩和層の上に設けられた歪みシリコン層とを含む。
【０００８】
また本発明の第２の視点に係る半導体装置の製造方法は、第１領域と、前記第１領域に隣接した第２領域とを有する基板の表面に形成された第１シリコン層の上に、前記第１シリコン層より大きい格子定数を有する緩和層を形成する工程と、前記緩和層の上に保護層を形成する工程と、前記第２領域の前記保護層をレジスト膜で被覆する工程と、前記レジスト膜をマスクとして前記保護層及び前記緩和層をエッチングする工程と、前記第１領域の前記第１シリコン層の上に第２シリコン層を形成する工程と、前記第２領域の前記保護層をエッチングする工程と、前記第２シリコン層と前記緩和層との上に、夫々第３シリコン層と前記緩和層と略同じ格子定数を有する歪みシリコン層とを同時に形成する工程とを含む。
【０００９】
また本発明の第３の視点に係る半導体装置の製造方法は、第１領域と、前記第１領域に隣接した第２領域とを有する基板の表面に形成された第１シリコン層の上に保護層を形成する工程と、前記第１領域の前記保護層をレジスト膜で被覆する工程と、前記レジスト膜をマスクとして前記保護層をエッチングする工程と、前記レジスト膜をマスクとして前記第１シリコン層を所定深さまでエッチングする工程と、前記第２領域の前記第１シリコン層の上に、前記第１シリコン層より大きい格子定数を有する緩和層を形成する工程と、前記第１領域の前記保護層をエッチングする工程と、前記第１シリコン層と前記緩和層との上に、夫々第３シリコン層と前記緩和層と略同じ格子定数を有する歪みシリコン層とを同時に形成する工程とを含む。
【発明の効果】
【００１０】
本発明によれば、ＣＭＯＳデバイス等を含むデジタル素子と、メモリ及びアナログ素子とを同一基板に形成した場合でも、ＣＭＯＳデバイスのキャリア移動度を向上することができ、且つリーク電流によりメモリ等の信頼性が低下するのを防止することが可能な半導体装置とその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１２】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体装置の主要部を示す断面図である。
【００１３】
上記半導体装置には、メモリ及びアナログ素子と、デジタル素子とが混載される。アナログ素子とは、電流リークやノイズが発生した場合に、特性及び信頼性に対する影響が大きい素子をいう。デジタル素子とは、電流リークやノイズが発生した場合に、特性及び信頼性に対する影響が少ない素子をいう。具体的には、メモリは、ＤＲＡＭ、ＳＲＡＭ（Static Random Access Memory）及びフラッシュメモリ等を含む。アナログ素子は、キャパシタ、低リーク型トランジスタ或いはノイズの影響が大きい高周波信号を扱う素子等を含む。デジタル素子は、ＣＭＯＳデバイスやロジック回路を含む。本実施形態では、メモリ及びアナログ素子が形成される領域をアナログ領域と称する。また、デジタル素子が形成される領域をデジタル領域と称する。
【００１４】
Ｓｉ基板１のアナログ領域の上には、Ｓｉ層３が設けられている。Ｓｉ基板１のデジタル領域の上には、Ｓｉより格子定数が大きいＳｉＧｅ層２が設けられている。ＳｉＧｅ層２の上には、ＳｉＧｅ層２の表面の格子定数と略同じ格子定数を持つ歪みＳｉ層４が設けられている。このようにして、図１に示した半導体装置が構成されている。
【００１５】
次に、図１に示した半導体装置の製造方法を、図１乃至６を参照して説明する。
【００１６】
図２において、Ｓｉ基板１の上に、例えばエピタキシャル成長によりＳｉＧｅ層２を形成する。このＳｉＧｅ層２は、例えば膜厚０．３〜０．５μｍを有する。そして、ＳｉＧｅ層２の上に、保護層５を堆積する。この保護層５は、例えばＳｉＮにより構成される。またこの保護層５は、後工程のＳｉ層形成時に、ＳｉＧｅ層２表面にＳｉが形成されるのを防止するために用いている。次に、保護層５の上にレジスト膜６を塗布し、アナログ領域の保護層５を露出するようにリソグラフィ法によりレジスト膜６をパターニングする。
【００１７】
次に図３において、レジスト膜６をマスクとして、ＳｉＧｅ層２と保護層５とをエッチングする。次に図４において、レジスト膜６を剥離する。
【００１８】
次に図５において、Ｓｉ基板１の上に、ＳｉＧｅ層２の膜厚以上の膜厚を有するＳｉ層７をエピタキシャル成長により形成する。次に図６において、ウェットエッチング法により保護層５をエッチングする。そして、ＳｉＧｅ層２とＳｉ層７との表面を揃えるために、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。なお、このＣＭＰ工程は、無くてもよい。
【００１９】
次に図１において、ＳｉＧｅ層２とＳｉ層７との上に、Ｓｉをエピタキシャル成長させる。これにより、ＳｉＧｅ層２の上には、歪みＳｉ層４が形成される。また、Ｓｉ層７の上には、Ｓｉ層３（Ｓｉ層７を含む）が形成される。このようにして、図１に示した半導体装置が形成される。
【００２０】
このように構成された半導体装置において、同一基板上にＳｉ層３と、Ｓｉ層より格子定数の大きい歪みＳｉ層４とを備えることができる。よって、Ｓｉ層３にメモリ及びアナログ素子を形成し、歪みＳｉ層４にＣＭＯＳデバイス等を形成することで、メモリ及びアナログ素子に対してはリーク電流やノイズを低減でき、一方ＣＭＯＳデバイスに対してはキャリア移動度を向上させることができる。
【００２１】
図７は、各素子を備えた半導体装置の一例を示す断面図である。半導体装置には、ＳＴＩ（Shallow Trench Isolation）からなる素子分離領域が形成されている。歪みＳｉ層４（すなわち、デジタル領域）には、ゲート電極を有するＣＭＯＳデバイスが形成されている。Ｓｉ層３（すなわち、アナログ領域）には、ＤＲＡＭとジャンクションキャパシタが形成されている。図７に示すように、同一基板上にＣＭＯＳデバイスやＤＲＡＭ等を形成でき、且つＤＲＡＭ及びキャパシタに対してはリーク電流やノイズを低減でき、一方ＣＭＯＳデバイスに対してはキャリア移動度を向上させることができる。
【００２２】
次に、ＳｉＧｅ層２の構成について説明する。図８は、ＳｉＧｅ層２の構成について説明するための断面図である。本実施形態で示したＳｉＧｅ層２は、バッファ層２Ａと格子緩和層２Ｂとにより構成されている。バッファ層２Ａは、成長方向と共にゲルマニウムの濃度を増加させたシリコンゲルマニウムＳｉ１−ＸＧｅＸからなる。このバッファ層２Ａは、Ｓｉ基板１から上表面に向けて組成比をｘ＝０〜０．３の範囲で変化させている。格子緩和層２Ｂは、一定濃度のゲルマニウムを含むシリコンゲルマニウムＳｉ１−ＸＧｅＸからなる。この格子緩和層２Ｂは、組成比ｘ＝０．３を有している。
【００２３】
このようにしてＳｉＧｅ層２を形成することで、半導体装置において、ＳｉＧｅ層２とＳｉ基板１表面との間で転位を少なくすることができる。同様に、ＳｉＧｅ層２と歪みＳｉ層４との間で転位を少なくすることができる。
【００２４】
また本実施形態において、Ｓｉ基板１は、ＳＯＩ（Silicon On Insulator）構造を有していてもよい。図９は、ＳＯＩ構造を有する半導体装置の断面図である。Ｓｉ基板１の上には、絶縁層８が設けられている。この絶縁層８は、例えばＳｉＯ２により構成される。絶縁層８の上には、Ｓｉ層９が設けられている。Ｓｉ層９の上に形成されるＳｉ層３、ＳｉＧｅ層２及び歪みＳｉ層４の構成は、図１と同じである。また、Ｓｉ層３、ＳｉＧｅ層２及び歪みＳｉ層４の製造方法についても、図１を用いて説明した製造方法と同じである。
【００２５】
ＳＯＩ構造の製造方法は、先ずＳｉ基板１の上に絶縁層８を堆積する。そして、絶縁層８の上にＳｉ層９を堆積して形成する。また、既存のＳＯＩ基板を準備して用いてもよい。
【００２６】
図９のように構成された半導体装置においても、Ｓｉ層３にメモリ及びアナログ素子を形成し、歪みＳｉ層４にＣＭＯＳデバイス等を形成することで、メモリ及びアナログ素子に対してはリーク電流やノイズを低減でき、一方ＣＭＯＳデバイスに対してはキャリア移動度を向上させることができる。さらに、ＳＯＩ構造を有することに伴う寄生容量低減によるＣＭＯＳデバイスの動作速度の高速化等の効果に加えて、歪みＳｉ層４を有することに伴うキャリア移動度の向上によるＣＭＯＳデバイスの動作速度の高速化が可能となる。
【００２７】
以上詳述したように本実施形態では、同一のＳｉ基板１において、メモリ及びアナログ素子が形成されるアナログ領域と、デジタル素子が形成されるデジタル領域とを分割する。そして、Ｓｉ基板１のアナログ領域にはＳｉ層３を形成し、一方Ｓｉ基板１のデジタル領域には歪みＳｉ層４を形成するようにしている。
【００２８】
したがって本実施形態によれば、同一基板上に、メモリ及びアナログ素子と、デジタル素子とを形成することができる。また、同一基板上に、メモリ及びアナログ素子と、デジタル素子とを形成した場合、メモリ及びアナログ素子に対してはリーク電流やノイズを低減でき、一方デジタル素子に対してはキャリア移動度を向上させることができる。
【００２９】
また、ＳｉＧｅ層２をバッファ層２Ａと格子緩和層２Ｂとにより構成している。よって、ＳｉＧｅ層２に接する各層との間で、転位を少なくすることができる。
【００３０】
また、Ｓｉ基板１がＳＯＩ構造を有している場合でも、上記効果と同じ効果を得ることができる。
【００３１】
（第２の実施形態）
図１０は、本発明の第２の実施形態に係る半導体装置の主要部を示す断面図である。
【００３２】
Ｓｉ基板１の上記アナログ領域の上には、Ｓｉ層１１が設けられている。Ｓｉ基板１の上記デジタル領域の上には、ＳｉＧｅ層１０が設けられている。このＳｉＧｅ層１０は、Ｓｉ基板１表面に露出し、且つＳｉ基板１に埋め込まれるように設けられている。またＳｉＧｅ層１０の構成は、上記第１の実施形態で示したＳｉＧｅ層２の構成と同じである。ＳｉＧｅ層１０の上には、ＳｉＧｅ層１０の表面の格子定数と略同じ格子定数を持つ歪みＳｉ層１２が設けられている。このようにして、図１０に示した半導体装置が構成されている。
【００３３】
次に、図１０に示した半導体装置の製造方法を、図１０乃至１４を参照して説明する。
【００３４】
図１１において、Ｓｉ基板１の上に、保護層１３を堆積する。この保護層１３は、例えばＳｉＮにより構成される。またこの保護層１３は、後工程のＳｉＧｅ層形成時に、Ｓｉ基板１表面にＳｉＧｅが形成されるのを防止するために用いている。次に、保護層１３の上にレジスト膜１４を塗布し、デジタル領域の保護層１３を露出するようにリソグラフィ法によりレジスト膜１４をパターニングする。
【００３５】
次に図１２において、レジスト膜１４をマスクとして、保護層１３をエッチングする。そして、レジスト膜１４をマスクとして、Ｓｉ基板１を所定深さまでエッチングする。そして、レジスト膜１４を剥離する。
【００３６】
次に図１３において、デジタル領域のＳｉ基板１上に、表面の位置がアナログ領域のＳｉ基板１表面の位置より高くなるようにＳｉＧｅ層１０をエピタキシャル成長により形成する。次に図１４において、ウェットエッチング法により保護層１３をエッチングする。そして、ＳｉＧｅ層１０とＳｉ基板１との表面を揃えるために、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。なお、このＣＭＰ工程は、無くてもよい。
【００３７】
次に図１０において、ＳｉＧｅ層１０とＳｉ基板１との上に、Ｓｉをエピタキシャル成長させる。これにより、ＳｉＧｅ層１０の上には、歪みＳｉ層１２が形成される。また、アナログ領域のＳｉ基板１上には、Ｓｉ層１１が形成される。このようにして、図１０に示した半導体装置が形成される。
【００３８】
このように構成された半導体装置において、同一基板上にＳｉ層１１と、Ｓｉ層より格子定数の大きい歪みＳｉ層１２とを備えることができる。よって、Ｓｉ層１１にメモリ及びアナログ素子を形成し、歪みＳｉ層１２にＣＭＯＳデバイス等を形成することで、メモリ及びアナログ素子に対してはリーク電流やノイズを低減でき、一方ＣＭＯＳデバイスに対してはキャリア移動度を向上させることができる。
【００３９】
また、図１０で示した半導体装置に上記図７で示した各素子を形成することで、各素子の特性を向上することができる。その他の効果を上記第１の実施形態と同様である。
【００４０】
なお、本実施形態で示した半導体装置の構成は、上記第１の実施形態で示した半導体装置の構成と実質的に同じである。しかし、アナログ領域とデジタル領域との大きさによって、上記第１の実施形態及び第２の実施形態の製造方法を使い分けることにより、効率よく半導体装置を製造することができる。
【００４１】
また本実施形態において、Ｓｉ基板１は、ＳＯＩ（Silicon On Insulator）構造を有していてもよい。図１５は、ＳＯＩ構造を有する半導体装置の断面図である。Ｓｉ基板１の上には、絶縁層８が設けられている。この絶縁層８は、例えばＳｉＯ２により構成される。絶縁層８の上には、Ｓｉ層９が設けられている。その他の構成は、図１０と同じである。また、Ｓｉ層１１、ＳｉＧｅ層１０及び歪みＳｉ層１２の製造方法についても、図１０を用いて説明した製造方法と同じである。
【００４２】
また図１５に示した半導体装置において、ＳｉＧｅ層１０がＳｉ基板１に達するように構成してもよい。図１６は、図１５に示した半導体装置においてＳｉＧｅ層１０がＳｉ基板１に達するように構成した半導体装置の断面図である。図１６に示した半導体装置の製造方法について説明する。
【００４３】
レジスト膜１４をマスクとしてデジタル領域のＳｉ層９をエッチングした後、さらに絶縁層８をＳｉ基板１が露出するように絶縁層８をエッチングする。そして、レジスト膜１４を剥離する。
【００４４】
次に、デジタル領域のＳｉ基板１上に、アナログ領域のＳｉ層９表面より高い膜厚を有するＳｉＧｅ層１０をエピタキシャル成長により形成する。その他の製造方法は、図１０に示した半導体装置の製造方法と同じである。
【００４５】
図１５及び１６のように構成された半導体装置においても、同一基板上にＳｉ層１１と、Ｓｉ層より格子定数の大きい歪みＳｉ層１２とを備えることができる。
【００４６】
（第３の実施形態）
図１７は、本発明の第３の実施形態に係る半導体装置の主要部を示す断面図である。
【００４７】
Ｓｉ基板１の上記アナログ領域の上には、Ｓｉ層１６が設けられている。Ｓｉ基板１の上記デジタル領域の上には、絶縁層８が設けられている。絶縁層８の上には、ＳｉＧｅ層１５が設けられている。ＳｉＧｅ層１５の構成は、上記第１の実施形態で示したＳｉＧｅ層２の構成と同じである。ＳｉＧｅ層１５の上には、ＳｉＧｅ層１５の表面の格子定数と略同じ格子定数を持つ歪みＳｉ層１７が設けられている。このようにして、図１７に示した半導体装置が構成されている。
【００４８】
次に、図１７に示した半導体装置の製造方法を、図１７乃至図２２を参照して説明する。
【００４９】
図１８において、Ｓｉ基板１の上に、絶縁層８を形成する。そして、絶縁層８の上に、Ｓｉ層９を形成する。また、既存のＳＯＩ基板を準備して用いてもよい。次に、Ｓｉ層９の上に、例えばエピタキシャル成長によりＳｉＧｅ層１５を形成する。そして、ＳｉＧｅ層１５の上に、ＳｉＮからなる保護層５を堆積する。
【００５０】
次に図１９において、アニールを行う。これにより、ＳｉＧｅ層１５内のＧｅがＳｉ層９に熱拡散し、Ｓｉ層９がＳｉＧｅ層１５になる。次に、保護層５の上にレジスト膜６を塗布し、アナログ領域の保護層５を露出するようにリソグラフィ法によりレジスト膜６をパターニングする。
【００５１】
次に図２０において、レジスト膜６をマスクとして、保護層５、ＳｉＧｅ層１５及び絶縁層８をエッチングする。
【００５２】
次に図２１において、レジスト膜６を剥離する。そして、ＳｉＧｅ層１５表面より高い位置まで、Ｓｉ基板１の上にＳｉ層１８をエピタキシャル成長により形成する。次に図２２において、ウェットエッチング法により保護層５をエッチングする。そして、ＳｉＧｅ層１５とＳｉ層１８との表面を揃えるために、ＣＭＰにより平坦化する。なお、このＣＭＰ工程は、無くてもよい。
【００５３】
次に図１７において、ＳｉＧｅ層１５とＳｉ層１８との上に、Ｓｉをエピタキシャル成長させる。これにより、ＳｉＧｅ層１５の上には、歪みＳｉ層１７が形成される。また、アナログ領域のＳｉ基板１上には、Ｓｉ層１６（Ｓｉ層１８を含む）が形成される。このようにして、図１７に示した半導体装置が形成される。
【００５４】
このように構成された半導体装置において、同一基板上にＳｉ層１６と、Ｓｉ層より格子定数の大きい歪みＳｉ層１７とを備えることができる。
【００５５】
なお、ＳｉＧｅ層１５のＧｅ濃度が低い場合、或いはＧｅの熱拡散が大きくない場合には、Ｓｉ層９が全部ＳｉＧｅ層１５にならず、Ｓｉ層９が残る。図２３は、絶縁層８の上にＳｉ層９を有した半導体装置の断面図である。その他の構成は、図１７に示した半導体装置と同じである。また、図２３に示した半導体装置の製造方法は、図１７に示した半導体装置の製造方法と同じである。
【００５６】
（第４の実施形態）
図２４は、本発明の第４の実施形態に係る半導体装置の主要部を示す断面図である。
【００５７】
Ｓｉ基板１のアナログ領域の上には、Ｓｉ層３が設けられている。Ｓｉ基板１のデジタル領域の上には、Ｓｉより格子定数が大きいＳｉＧｅ層２が設けられている。Ｓｉ層３とＳｉＧｅ層２との間には、緩衝膜１９が設けられている。緩衝膜１９は、例えばＳｉＮにより構成される。ＳｉＧｅ層２の上には、ＳｉＧｅ層２の表面の格子定数と略同じ格子定数を持つ歪みＳｉ層４が設けられている。このようにして、図２４に示した半導体装置が構成されている。
【００５８】
次に、図２４に示した半導体装置の製造方法を、図２４乃至２９を参照して説明する。
【００５９】
図２５において、Ｓｉ基板１の上に、例えばエピタキシャル成長によりＳｉＧｅ層２を形成する。そして、ＳｉＧｅ層２の上に、保護層５を堆積する。次に、保護層５の上にレジスト膜６を塗布し、アナログ領域の保護層５を露出するようにリソグラフィ法によりレジスト膜６をパターニングする。
【００６０】
次に図２６において、レジスト膜６をマスクとして、ＳｉＧｅ層２と保護層５とをエッチングする。そして、レジスト膜６を剥離する。さらに、例えばＳｉＮからなる緩衝膜１９を半導体装置全面に堆積する。
【００６１】
次に図２７において、異方性エッチング法により、Ｓｉ基板１上と保護層５上との緩衝膜１９をエッチングする。これにより、ＳｉＧｅ層２の側面にのみ緩衝膜１９が形成される。
【００６２】
次に図２８において、Ｓｉ基板１の上に、ＳｉＧｅ層２の膜厚以上の膜厚を有するＳｉ層７をエピタキシャル成長により形成する。次に図２９において、ウェットエッチング法により保護層５をエッチングする。そして、ＳｉＧｅ層２とＳｉ層７との表面を揃えるために、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。なお、このＣＭＰ工程は、無くてもよい。
【００６３】
次に図２４において、ＳｉＧｅ層２とＳｉ層７との上に、Ｓｉをエピタキシャル成長させる。これにより、ＳｉＧｅ層２の上には、歪みＳｉ層４が形成される。また、Ｓｉ層７の上には、Ｓｉ層３（Ｓｉ層７を含む）が形成される。なお、緩衝膜１９の上にはＳｉがエピタキシャル成長しないが、緩衝膜１９の膜厚を薄くすることで、ＳｉＧｅ層２からのＳｉの伸びとＳｉ層７からのＳｉの伸びとにより、Ｓｉ層３と歪みＳｉ層４との間に空洞は発生しない。このようにして、図２４に示した半導体装置が形成される。
【００６４】
ＳｉＧｅ層２内のＧｅの組成比は、上層に向かって順次高くなっている。すなわち、ＳｉＧｅ層２は、上層に向かって格子定数が大きくなっている。これにより、ＳｉＧｅ層２とＳｉ層３との結合部分に欠陥が生じてしまう。しかし、本実施形態で示したように、ＳｉＧｅ層２とＳｉ層３との間に緩衝膜１９を設けたことにより、ＳｉＧｅ層２とＳｉ層３との間の欠陥を低減できる。
【００６５】
以上詳述したように本実施形態では、ＳｉＧｅ層２とＳｉ層３との間に緩衝膜１９を設けるようにしている。
【００６６】
したがって本実施形態によれば、ＳｉＧｅ層２とＳｉ層３との結合部分に生じる欠陥を低減することができる。その他の構成及び効果は、上記第１の実施形態と同様である。
【００６７】
また本実施形態において、Ｓｉ基板１は、ＳＯＩ構造を有していてもよい。図３０は、ＳＯＩ構造を有する半導体装置の断面図である。この構成及び効果は、図９で説明した半導体装置と同じである。
【００６８】
（第５の実施形態）
図３１は、本発明の第５の実施形態に係る半導体装置の主要部を示す断面図である。
【００６９】
Ｓｉ基板１のアナログ領域の上には、Ｓｉ層１１が設けられている。Ｓｉ基板１のデジタル領域の上には、ＳｉＧｅ層１０が設けられている。なおＳｉＧｅ層１０は、Ｓｉ基板１表面に露出し、且つＳｉ基板１に埋め込まれるように設けられている。ＳｉＧｅ層１０の上には、ＳｉＧｅ層１０の表面の格子定数と略同じ格子定数を持つ歪みＳｉ層１２が設けられている。このようにして、図３１に示した半導体装置が構成されている。
【００７０】
次に、図３１に示した半導体装置の製造方法を、図３１乃至図３５を参照して説明する。
【００７１】
図３２において、Ｓｉ基板１の上に、ＳｉＮからなる保護層１３を堆積する。次に、保護層１３の上にレジスト膜１４を塗布し、デジタル領域の保護層１３を露出するようにリソグラフィ法によりレジスト膜１４をパターニングする。
【００７２】
次に図３３において、レジスト膜１４をマスクとして、保護層１３をエッチングする。そして、レジスト膜１４をマスクとして、Ｓｉ基板１を所定深さまでエッチングする。そして、レジスト膜１４を剥離する。さらに、例えばＳｉＮからなる緩衝膜２０を半導体装置全面に堆積する。
【００７３】
次に図３４において、異方性エッチング法により、Ｓｉ基板１上と保護層１３上との緩衝膜２０をエッチングする。これにより、エッチングされたＳｉ基板１の側面にのみ緩衝膜２０が形成される。さらに、デジタル領域のＳｉ基板１上に、アナログ領域のＳｉ基板１表面より高い膜厚を有するＳｉＧｅ層１０をエピタキシャル成長により形成する。
【００７４】
次に図３５において、ウェットエッチング法により保護層１３をエッチングする。そして、ＳｉＧｅ層１０とＳｉ基板１との表面を揃えるために、ＣＭＰ（Chemical Mechanical Polishing）により平坦化する。なお、このＣＭＰ工程は、無くてもよい。
【００７５】
次に図３１において、ＳｉＧｅ層１０とＳｉ基板１との上に、Ｓｉをエピタキシャル成長させる。これにより、ＳｉＧｅ層１０の上には、歪みＳｉ層１２が形成される。また、アナログ領域のＳｉ基板１上には、Ｓｉ層１１が形成される。なお、緩衝膜２０の上にはＳｉがエピタキシャル成長しないが、緩衝膜２０の膜厚を薄くすることで、ＳｉＧｅ層１０からのＳｉの伸びとＳｉ基板１からのＳｉの伸びとにより、Ｓｉ層１１と歪みＳｉ層１２との間に空洞は発生しない。このようにして、図３１に示した半導体装置が形成される。
【００７６】
ＳｉＧｅ層１０内のＧｅの組成比は、上層に向かって順次高くなっている。すなわち、ＳｉＧｅ層１０は、上層に向かって格子定数が大きくなっている。これにより、ＳｉＧｅ層１０側面とＳｉ基板１との結合部分に欠陥が生じてしまう。しかし、本実施形態で示したように、ＳｉＧｅ層１０側面とＳｉ基板１との間に緩衝膜２０を設けたことにより、ＳｉＧｅ層１０とＳｉ基板１との間の欠陥を低減できる。
【００７７】
以上詳述したように本実施形態では、ＳｉＧｅ層１０側面とＳｉ基板１との間に緩衝膜２０を設けるようにしている。
【００７８】
したがって本実施形態によれば、ＳｉＧｅ層１０側面とＳｉ基板１との結合部分に生じる欠陥を低減することができる。その他の構成及び効果は、上記第２の実施形態と同様である。
【００７９】
また本実施形態において、Ｓｉ基板１は、ＳＯＩ構造を有していてもよい。図３６は、ＳＯＩ構造を有する半導体装置の断面図である。なお、緩衝膜２０を備えていること以外の構成及び効果は、図１５で説明した半導体装置と同じである。
【００８０】
また、図３６に示した半導体装置において、ＳｉＧｅ層１０が絶縁層８に達するように構成してもよい。図３７は、図３６に示した半導体装置においてＳｉＧｅ層１０が絶縁層８に達するように構成した半導体装置の断面図である。なお、緩衝膜２０を備えていること以外の構成及び効果は、図１６で説明した半導体装置と同じである。
【００８１】
さらに、上記第３の実施形態の図１７で示した半導体装置が緩衝膜２０を備えるように構成してもよい。図３８は、図１７で示した半導体装置においてさらに緩衝膜２０を備えた半導体装置の断面図である。なお、緩衝膜２０を備えていること以外の構成及び効果は、図１７で説明した半導体装置と同じである。
【００８２】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００８３】
【図１】本発明の第１の実施形態に係る半導体装置の主要部を示す断面図。
【図２】図１に示した半導体装置の製造方法を説明するための断面図。
【図３】図２に続く製造方法を説明するための断面図。
【図４】図３に続く製造方法を説明するための断面図。
【図５】図４に続く製造方法を説明するための断面図。
【図６】図５に続く製造方法を説明するための断面図。
【図７】図１に示した半導体装置が各素子を備えた一例を示す断面図。
【図８】図１に示したＳｉＧｅ層２の構成について説明するための断面図。
【図９】図１に示した半導体装置においてさらにＳＯＩ構造を有する半導体装置の断面図。
【図１０】本発明の第２の実施形態に係る半導体装置の主要部を示す断面図。
【図１１】図１０に示した半導体装置の製造方法を説明するための断面。
【図１２】図１１に続く製造方法を説明するための断面図。
【図１３】図１２に続く製造方法を説明するための断面図。
【図１４】図１３に続く製造方法を説明するための断面図。
【図１５】図１０に示した半導体装置においてさらにＳＯＩ構造を有する半導体装置の断面図。
【図１６】図１５に示した半導体装置においてＳｉＧｅ層１０がＳｉ基板１に達するように構成した半導体装置の断面図。
【図１７】本発明の第３の実施形態に係る半導体装置の主要部を示す断面図。
【図１８】図１７に示した半導体装置の製造方法を説明するための断面。
【図１９】図１８に続く製造方法を説明するための断面図。
【図２０】図１９に続く製造方法を説明するための断面図。
【図２１】図２０に続く製造方法を説明するための断面図。
【図２２】図２１に続く製造方法を説明するための断面図。
【図２３】図１７に示した半導体装置において絶縁層８の上にＳｉ層９を有した半導体装置の断面図。
【図２４】本発明の第４の実施形態に係る半導体装置の主要部を示す断面図。
【図２５】図２４に示した半導体装置の製造方法を説明するための断面。
【図２６】図２５に続く製造方法を説明するための断面図。
【図２７】図２６に続く製造方法を説明するための断面図。
【図２８】図２７に続く製造方法を説明するための断面図。
【図２９】図２８に続く製造方法を説明するための断面図。
【図３０】図２４に示した半導体装置においてさらにＳＯＩ構造を有する半導体装置の断面図。
【図３１】本発明の第５の実施形態に係る半導体装置の主要部を示す断面図。
【図３２】図３１に示した半導体装置の製造方法を説明するための断面。
【図３３】図３２に続く製造方法を説明するための断面図。
【図３４】図３３に続く製造方法を説明するための断面図。
【図３５】図３４に続く製造方法を説明するための断面図。
【図３６】図３１に示した半導体装置においてさらにＳＯＩ構造を有する半導体装置の断面図。
【図３７】図３６に示した半導体装置においてＳｉＧｅ層１０がＳｉ基板１に達するように構成した半導体装置の断面図。
【図３８】図１７で示した半導体装置においてさらに緩衝膜２０を備えた半導体装置の断面図。
【符号の説明】
【００８４】
１…Ｓｉ基板、２，１０，１５…ＳｉＧｅ層、２Ａ…バッファ層、２Ｂ…格子緩和層、３，７，９，１１，１６，１８…Ｓｉ層、４，１２，１７…歪みＳｉ層、５，１３…保護層、６，１４…レジスト膜、８…絶縁層、１９，２０…緩衝膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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