(57)【要約】      （修正有）【課題】  従来のアクティブマトリックスＬＣＤにおいては、画素電極とＴＦＴとが断線しているような場合、これを電気的に検出することが困難であった。そのため、画素電極とＴＦＴとの断線を簡単に検出できる技術が望まれていた。【解決手段】  画素電極１３ａとこの画素電極に隣接する画素用（前段）の走査線１１との間に保持容量１３ｃを介在させた構成とし、検査時には先ず画像信号入力端子に適当な電圧を印加した状態で各画素１３のＴＦＴ１３ｂをオンさせて信号線１２を介して各保持容量を充電させ、次に再びＴＦＴをオンさせて上記保持容量に蓄積されていた電荷を信号線に移して画像入力信号端子を介して外部のテスタで検出するようにした。【選択図】  図１
2005165275.tif 000002
【特許請求の範囲】
【請求項１】
複数の信号線と、前記複数の信号線と交差するように配設された複数の走査線と、前記複数の信号線及び前記複数の走査線の交差に対応して形成された複数の画素電極と、を有し、前記各画素電極は保持容量、及び対応する前記走査線にゲート端子が接続されたトランジスタに接続され、前記複数の信号線の各々は対応する第１のスイッチング素子を介して画像信号入力端子に接続されると共に、第２のスイッチング素子を介して補助信号入力端子に接続されてなる液晶パネル用基板を検査する方法であって、
所定の電圧を前記画像信号入力端子に印加した状態で、複数の前記第１のスイッチング素子及び前記各信号線に対応する所望の前記トランジスタをオン状態として前記保持容量を充電する工程と、
前記所望のトランジスタをオフ状態にし、前記第２のスイッチング素子及び前記補助信号入力端子を介して前記信号線をディスチャージする工程と、
前記所望のトランジスタをオン状態とするとともに、複数の前記第１のスイッチング素子をオン状態として前記保持容量に充電されている電荷を検出する工程と、
を具備することを特徴とする液晶パネル用基板の検査方法。
【請求項２】
前記保持容量は、当該画素に隣接する画素用の走査線の下方もしくは上方に絶縁膜を介して重なるように形成された導電層と前記走査線との間の絶縁膜容量であり、前記導電層は前記画素電極を介して対応する前記トランジスタに接続されていることを特徴とする請求項１に記載の液晶パネル用基板の検査方法。
【請求項３】
前記保持容量の一方の電極となる前記導電層は、前記トランジスタの動作層を構成する導電層と同一工程で形成された導電層であることを特徴とする請求項３に記載の液晶パネル用基板の検査方法。
【請求項４】
前記保持容量の一方の電極となる前記導電層は、前記信号線を構成する導電層と同一工程で形成された導電層であることを特徴とする請求項３に記載の液晶パネル用基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶パネル用基板およびその液晶パネル用基板の検査技術に関し、特にＴＦＴ（薄膜トランジスタ）によって画素電極を駆動するアクティブマトリックス型ＬＣＤ（液晶表示装置）のＴＦＴと画素電極との断線および画素電極間の短絡検出方式に利用して好適な技術に関する。
【背景技術】
【０００２】
従来、アクティブマトリックスＬＣＤとしては、ガラス基板上にマトリックス状に画素電極を形成するとともに、各画素電極に対応してアモルファスシリコンやポリシリコンを用いたＴＦＴを１対１で形成して、各画素電極にＴＦＴにより電圧を印加して液晶を駆動するようにした構成のＬＣＤが実用化されている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来のアクティブマトリックスＬＣＤにおいては、画素電極とＴＦＴとが断線しているような場合、これを電気的に検出することが困難であった。そのため、画素電極とＴＦＴとの断線を簡単に検出できる技術が望まれていた。
【０００４】
ところで、アクティブマトリックスＬＣＤにおいては、画素電極の微細化に伴って液晶容量のみでは画素信号を充分に保持できないため、保持容量が付加されＴＦＴに接続されることがある。上記ＴＦＴと画素電極および保持容量との接続関係を図示すると、図１０のようになる。同図において、符号１で示されているのがＴＦＴ、２が画素電極、３が保持容量である。従って、同図の符号Ａで示すような箇所が断線していた場合、画素電極ＩＴＯに電圧が印加されないため、製品としては欠陥を有することとなる。
【０００５】
なお、上記のような保持容量としては、例えばＴＦＴの動作層となるポリシリコン層を信号線等の下方に延設して、前段すなわち走査線を挟んで隣接する画素用の走査線を同様に信号線に沿って延設して上記ポリシリコン層と絶縁膜を挟んで重なるように配設し、上記延設部間の絶縁膜容量を保持容量としたものが提案されている。その場合、ＴＦＴの動作層と保持容量の電極とは同一のポリシリコン層で形成されるため、ＴＦＴと保持容量との間には比較的断線が生じにくい。一方、画素電極は、一般にＴＦＴとは異なるＩＴＯ膜で形成され、コンタクトホールにて接続されることとなるため、ＴＦＴと保持容量との間に比べて断線が生じ易いという不具合がある。ところが、図１０のような構成においては、ＴＦＴ１と画素電極２との間の断線を電気的に検出することが困難であった。
【０００６】
この発明の目的は、アクティブマトリックスＬＣＤにおけるＴＦＴと画素電極との断線を極めて簡単に検出することが可能な技術を提供することにある。
【０００７】
この発明の他の目的は、プロセスの工程数を増加させることなく、ＴＦＴと画素電極との断線を簡単に検出することが可能なアクティブマトリックスＬＣＤ用基板を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は、上記目的を達成するため、液晶パネル用基板を、各画素の保持容量が画素電極を介して対応するＴＦＴに接続された構成とし、検査時には先ず画像信号入力端子に適当な電圧を印加した状態で各画素のＴＦＴをオンさせて信号線を介して各保持容量を充電させ、次に再びＴＦＴをオンさせて上記保持容量に蓄積されていた電荷を信号線に移して画像入力信号端子を介して外部の検査装置で検出するようにしたものである。これによって、ＴＦＴと画素電極および保持容量との接続関係は図９のようになるため、ＴＦＴ１と画素電極３との間が断線している場合には保持容量３は充電されず、断線していない場合には保持容量３が充電されるため、上記検査によって容易に断線を検出することができる。
【０００９】
上記検査においては、保持容量を充電しその後電荷を検出する前に、第２のスイッチング素子及び補助信号入力端子を介して、一旦信号線をディスチャージ（放電）させるのが望ましい。また、検査時の保持容量への充電および電荷の検出は走査線ごとに順次行なうようにするのが良い。さらに、保持容量の有する電荷の検出は信号線をスキャンして順次行なって行くようにする。これによって、欠陥（断線）のある画素の位置も検出することができる。
【００１０】
上記保持容量としては、ＴＦＴの動作層または信号線となる導電層と同一工程で同時に形成される導電層を、隣接する画素の走査線の下方もしくは上方に絶縁膜を介して重なるように設け、前記導電層と走査線との間に構成される容量を利用することができる。これによって、プロセスの工程数を増加させることなく、ＴＦＴと画素電極との断線を簡単に検出することが可能な液晶パネル用基板を提供することができるようになる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明が適用される液晶パネル用基板の画素電極側の基板の一例を示す。図において、１１および１２は互いに交差する方向に配設された走査線および信号線、１３は前記走査線１１と信号線１２との交差部分にそれぞれ配置された画素で、各画素はＩＴＯ等からなる画素電極１３ａとこの画素電極に順次信号線１２上の画像信号に応じた電圧を印加するＴＦＴ１３ｂと保持容量１３ｃとからなる。同一行のＴＦＴはそのゲートが同一の走査線１１に接続され、ドレインが対応する画素電極に接続されている。また、同一列のＴＦＴはそのソースが同一の信号線１２に接続されている。この実施例においては、画素を駆動するＴＦＴはポリシリコン層をチャネル層とするいわゆるポリシリコンＴＦＴで構成されており、周辺回路を構成するトランジスタとともに同一プロセスにより、同時に形成される。
【００１２】
１４は、上記走査線１１を順次選択駆動するシフトレジスタ（以下、Ｙシフトレジスタと称する）、１５は上記信号線１２の端部に接続され各信号線１２に外部から供給される画像信号に応じた電圧を印加するサンプリング用のＴＦＴである。上記サンプリング用ＴＦＴ１５のソースには、外部端子３１から供給される画像信号ＶＩＤが入力され、ＴＦＴ１５のゲートには信号線１２を順次選択するシフトレジスタ（以下、Ｘシフトレジスタと称する）１６から出力されるサンプリングパルスが印加されている。Ｘシフトレジスタ１６は、外部から供給されるシフトクロックＣＬＸに基づいて１走査期間中にすべての信号線１２を順番に１度ずつ選択するようなサンプリングパルスＸ１，Ｘ２，Ｘ３，‥‥‥Ｘｎを形成してＴＦＴ１５のゲートに供給する。なお、上記Ｙシフトレジスタ１４およびＸシフトレジスタ１６は、それぞれ外部から供給されるスタート信号ＤＳＹ，ＤＳＸによってシフト動作を開始するように構成されているとともに、特に限定されないが、Ｘシフトレジスタ１６は制御パルスＡＬＨが入力されるとすべてのサンプリングパルスＸ１，Ｘ２，Ｘ３，‥‥‥Ｘｎがハイレベルになるように構成されている。なお、この場合、上記制御パルスＡＬＨが入力される外部端子３２はテスト専用の端子として設けられることとなる。
【００１３】
この実施例では、上記Ｙシフトレジスタ１４の出力と外部からの制御パルスＥＮとの論理積をとるＡＮＤゲート１８が各走査線１１に対応して設けられているとともに、上記制御パルスＥＮを入力するための端子３３が設けられており、走査線選択期間中にロウレベルの制御パルスＥＮが入力されると当該走査線に接続されたＴＦＴ１３が一時的にオフされるように構成されている。なお、上記制御パルスＥＮが入力される外部端子３３は、テスト用の端子として設けても良いが、ＰＡＬ方式の画像も表示できるようにされたＬＣＤでは、前記ＡＮＤゲート１８およびフレーム間引きのための制御信号を入力する端子がもともと設けられているので、それを利用して上記のような検査のための動作を行なうようにすることができる。また、上記制御パルスＥＮが入力される外部端子３３を、テスト専用の端子として設けた場合には、通常動作時にその端子を例えばプルアップ抵抗を介して電源電圧に接続するなどしてハイレベルに固定すれば良い。
【００１４】
図１の実施例のようにＴＦＴとそれに接続された走査線、信号線、画素電極が形成された液晶パネル用基板は、その表面側に、ＬＣコモン電位が印加される透明導電膜（ＩＴＯ）からなる対向電極およびカラーフィルタ層を有するガラス基板が適当な間隔をおいて配置されるとともに、周囲をシール材で封止され、その間隙内にＴＮ（Twisted Nematic）型液晶またはＳＨ（Super Homeotropic）型液晶などが充填されて液晶パネルとして構成される。本発明による検査は、液晶パネルとして組み立てられる前の基板の状態で行なわれるものである。これによって、欠陥を有する基板が組立てラインに供給されるのを回避することができる。
【００１５】
次に、上記実施例のように構成された液晶パネル用基板の検査方法を、図２のタイミングチャートを用いて説明する。図２において、ＣＬＹはＹシフトレジスタ１４をシフト動作させるクロックで、Ｈ１，Ｈ２，Ｈ３がそれぞれ１水平走査期間である。また、Ｙ１，Ｙ２，Ｙ３‥‥‥は各走査線１１を選択駆動する信号（ＡＮＤゲート１８の出力信号）、Ｖｔは検査時に画像入力端子３１に印加されあるいは現れる電圧、Ｘ１，Ｘ２，Ｘ３，‥‥‥Ｘｎはサンプリング用ＴＦＴ１５のゲートに印加される信号である。
【００１６】
この実施例においては、テスタすなわち検査装置によって上記クロックＣＬＹに同期して端子３１に画像信号の代わりに１２Ｖのような電圧を与えるとともに、サンプリング用ＴＦＴ１５のゲートに印加される信号Ｘ１，Ｘ２，Ｘ３，‥‥‥Ｘｎを同時に立ち上げてすべての信号線１２上のＴＦＴ１５をオンさせて、信号線１５に１２Ｖのような電圧を印加させる（タイミングｔ１）。すると、Ｙシフトレジスタ１４によって先ず第１の走査線の選択信号Ｙ１がハイレベルに変化されてその走査線に接続されたすべての画素のＴＦＴがオンされ、保持容量が充電される。続いて、上記端子３１を接地点に接続するとともに制御パルスＥＮを入力させる（タイミングｔ２）。すると、上記選択信号Ｙ１が一時的にロウレベルに変化され、当該走査線に接続されている画素のＴＦＴがオフされるとともに、オン状態のサンプリング用ＴＦＴ１５を介してすべての信号線１２の電荷がディスチャージされる。
【００１７】
次に、再び選択信号Ｙ１がハイレベルにされて各画素のＴＦＴがオンされる（タイミングｔ３）。ここで、ＴＦＴと画素電極との間が断線している場合には保持容量は充電されないが、断線していない場合には保持容量が充電されるため、ＴＦＴのオンによって断線していない画素では保持容量に充電されていた電荷によって信号線１２のレベルが上昇する。そこで、次に、Ｘシフトレジスタ１６にスタート信号ＤＳＸを与えるとＸシフトレジスタ１６の出力Ｘ１，Ｘ２，Ｘ３，‥‥‥Ｘｎが順番に立ち上がって行き、ＴＦＴ１５が順番にオンするので上記各信号線１２の電位変化を端子３１に接続されたテスタ等の内部に設けられている増幅回路によって増幅させることで、断線の有無を検出することができる（検出期間Ｔ１，Ｔ２，Ｔ３）。
【００１８】
なお、上記実施例においては、テスト時にすべての信号線１２を同時にオンさせてチャージアップし続いてすべての信号線１２をディスチャージできるようにするため、Ｘシフトレジスタ１６が制御パルスＡＬＨで制御できる構成とされていると説明したが、Ｘシフトレジスタ１６の構成を全く変更せずに本発明を適用することもできる。すなわち、１つの走査線が選択されている間にＸシフトレジスタ１６に、図３に示すように、３回スタート信号ＤＳＸを与えて出力Ｘ１，Ｘ２，Ｘ３，‥‥‥Ｘｎを３回順繰りに出力させ、１回目のサイクル期間ＴＳ１で各信号線１２を順番にチャージアップさせ、２回目のサイクル期間ＴＳ１で信号線１２をディスチャージさせ、３回目のサイクル期間ＴＳ３で保持容量の電荷を信号線に移して検出を行なうようにすれば良い。そして、この場合、Ｙシフトレジスタ１４には通常の動作時の３倍の周期を有するシフトクロックＣＬＹを与えるようにする。また、画像信号入力端子３１への電圧の設定および外部端子３３への制御パルスＥＮの供給は前記実施例に準じて行なうようにすれば良い。
【００１９】
図４に本発明の第２の実施例を示す。この実施例では、画素マトリックスの上下（もしくは左右）すなわち走査線１１の両端にそれぞれ走査線を順次選択駆動するシフトレジスタ（以下、Ｙシフトレジスタと称する）１４Ａ，１４Ｂが設けられている。Ｙシフトレジスタ１４Ａと１４Ｂは、同一の電圧を同一のタイミングで各走査線１１に印加する。つまり、１本の走査線１１をその両側から同時に駆動する。これによって、走査線１１の有する寄生抵抗による電圧のレベル落ちや信号の遅れを減らすことができる。
【００２０】
一方、この実施例では、画素マトリックスの左右（もしくは上下）すなわち信号線１２の両端にそれぞれＴＦＴ１５Ａ，１５Ｂが設けられている。このうちＴＦＴ１５Ａは各信号線１２に画像信号に応じた電圧を印加するサンプリング用のＴＦＴであり、他方のＴＦＴ１５Ｂは各信号線１２にプリチャージレベルを印加するプリチャージ用ＴＦＴである。
【００２１】
上記プリチャージ用ＴＦＴ１５Ｂのソース（信号線接続端子と反対側の端子）には外部から供給される補助入力信号ＮＲＳが印加され、ＴＦＴ１５Ｂのゲートには外部から供給されるタイミング信号ＮＳＧが共通に印加されている。これによって、すべての信号線１２は走査線１１の走査と同期して画像信号の印加前に補助入力信号ＮＲＳのレベルにそれぞれ同時にプリチャージされ、比較的短いサンプリングパルスによっても画像信号のレベルに応じた正確な電圧が各画素電極へ印加されるように構成されている。この実施例では、上記サンプリング用ＴＦＴ１５Ａおよびプリチャージ用ＴＦＴ１５Ｂを、検査時にそれぞれ信号線のチャージ用ＴＦＴまたはディスチャージ用ＴＦＴとして利用することができる。
【００２２】
図５および図６は、本発明を適用した液晶パネル用基板の画素部分の一実施例の平面レイアウトおよび断面構造を示す。なお、図６は図５におけるＡ−Ａ線に沿った断面である。
【００２３】
図５に示されているように、走査線１１と信号線１２とが格子状に配設されており、走査線１１と信号線１２とで区切られた矩形状の枠内に画素電極２が形成されている。この画素電極２に信号線１２上の電圧を印加するＴＦＴ１が画素電極の角部の一つ（図４では左下の角部）に設けられている。図６において、１０はガラス基板、４はこのガラス基板１０の表面に島状に形成されたＴＦＴの動作層となるポリシリコン層、５はポリシリコン層４の上にＣＶＤ法等により形成されたゲート絶縁膜である。６は上記ポリシリコン層４のほぼ中央にゲート絶縁膜５を介して形成された第２のポリシリコン層からなるゲート電極である。このゲート電極６は、図４に示されているように、走査線１１から突出するように形成されている。７は上記ゲート電極６およびゲート絶縁膜５の上方を覆うように形成された酸化シリコン等からなる層間絶縁膜であり、上記画素電極２はこの層間絶縁膜７の上に形成されている。
【００２４】
この実施例では、上記ＴＦＴの動作層となるポリシリコン層２と同じポリシリコン層により保持容量の一方の電極となる導電層８が層間絶縁膜７を介して上記走査線１１と重なるように形成され、この導電層８に上記層間絶縁膜７およびゲート絶縁膜５に形成されたコンタクトホール９ａにて画素電極２の一端が接続されている。また、画素電極２の他端はコンタクトホール９ｂにてＴＦＴの動作層としてのポリシリコン層４に接続されている。さらに、アルミニウム等からなる信号線１２が、上記層間絶縁膜７およびゲート絶縁膜５に形成されたコンタクトホール９ｃにて上記ポリシリコン層４に接続されている。これによって、走査線１１とその下方に形成された１層目のポリシリコン層からなる導電層８との間の絶縁膜容量が、図９に示すように保持容量３として画素電極２を介してＴＦＴ１のドレイン（ソースと呼ばれることもある）に接続されることとなる。
【００２５】
図７および図８は、本発明を適用した液晶パネル用基板の画素部分の一実施例の平面レイアウトおよび断面構造を示す。この実施例は、画素電極に電圧を印加するトランジスタを逆スタガ型ＴＦＴで構成した場合の実施例である。なお、図８は図７におけるＢ−Ｂ線に沿った断面である。
図７および図８において、２１はガラス基板１０上にＣＶＤ法により形成された絶縁膜、２２はスパッタリングで形成されたＴａ（タンタル）層からなるゲート電極、２３はその表面を覆うようにプラズマＣＶＤ法により形成された窒化シリコン膜からなるゲート絶縁膜、２４はチャネル領域となるノンドープのアモルファスシリコン層、２５ａ，２５ｂはこのアモルファスシリコン層２４の表面に接触するようにプラズマＣＶＤ法により形成されたソース、ドレイン領域となるＮ型アモルファスシリコン層である。
【００２６】
また、図７および図８において、２６ａ，２６ｂは上記Ｎ型アモルファスシリコン層２５ａ，２５ｂの表面に接触するように形成されたチタン（Ｔｉ）層からなるソース、ドレイン電極、２７は上記Ｎ型アモルファスシリコン層２５ａ，２５ｂおよびソース、ドレイン電極２６ａ，２６ｂを分離する際のエッチストッパとなる窒化シリコン等からなるチャネル保護膜である。この実施例では、走査線１１は上記ゲート電極２２と同じＴａ層により２２と一体的に形成され、信号線１２は上記ソース電極２６ａと同じＴｉ層によりこれと一体的に形成される。
【００２７】
この実施例では、ＩＴＯ膜からなる画素電極２が上記絶縁膜２１の下方すなわちガラス基板１０の表面に形成されており、コンタクトホール２９ｂにて上記ドレイン電極２６ｂの一端が画素電極２に接続されており、ドレイン電極２６ｂによって画素電極２が上記Ｎ型アモルファスシリコン層からなるドレイン領域２５ｂに接続されている。また、画素電極２の他端（図７では上端）には前段の走査線１１と絶縁膜２３と重なるように、信号線１２と同一のＴｉ層からなる導電層２８が形成されており、この導電層２８の一部がコンタクトホール２９ａにて画素電極２に接続されることにより、走査線１１とその上方に形成されたＴｉ層からなる導電層２８との間の絶縁膜容量が、図９に示すような保持容量３として画素電極２を介してＴＦＴ１のドレイン（ソース）に接続されている。
【００２８】
以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、この発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、上記実施例における走査線１１を選択駆動するＡＮＤゲート１８はＮＡＮＤゲートであってもよい。その場合、Ｙシフトレジスタ１４から出力される信号は、選択すべき走査線に対応した１つのみロウレベルとされる。また、制御パルスＥＮは図２と逆に信号線１２のディスチャージのときにのみハイレベルとされる。
【００２９】
また、液晶パネルに供給される映像信号がアナログ信号である場合それが１つだけであると、サンプリングパルスＸ１，Ｘ２‥‥‥ＸｎでＴＦＴ１５Ｂをオンさせて信号線１２に映像信号レベルを与えるときに、映像信号が変化している部分でサンプリングされることがある。この場合、ＴＦＴ１５Ｂがオフされる直前のレベルがサンプリングされるため、平均の電圧ではなく、映像信号レベルが上がる方向に変化しているときには高めのレベルが、また映像信号レベルが下がる方向に変化しているときには低めのレベルがサンプリングされてしまう。また、サンプリンクパルスのタイミングがほんの少しずれただけでサンプリングレベルが変化してしまうという不具合がある。
【００３０】
そこで、それぞれのサンプリングタイミングに合わせて、サンプリング中に映像信号レベルが変化しないように処理（例えばサンプリング期間中は映像信号の平均電圧が現れるように処理）された複数種類の相展開された映像信号ＶＩＤ１〜ＶＩＤ６を外部の相展開回路で形成して、それらを液晶パネルに供給するように構成してもよい。本発明は、上記のように相展開された映像信号が供給されるように構成されたＬＣＤにも適用することができる。
【００３１】
以上説明したように、この発明は、液晶パネル用基板を、各画素の保持容量が画素電極を介して対応するＴＦＴに接続された構成とし、検査時には先ず画像信号入力端子に適当な電圧を印加した状態で各画素のＴＦＴをオンさせて信号線を介して各保持容量を充電させ、次に再びＴＦＴをオンさせて上記保持容量に蓄積されていた電荷を信号線に移して画像入力信号端子を介して外部の検査装置で検出するようにしたので、ＴＦＴと画素電極との間が断線している場合には保持容量は充電されず、断線していない場合には保持容量が充電されるため、上記検査によって容易に断線を検出することができるという効果がある。
【００３２】
また、上記検査においては、保持容量を充電しその後電荷を検出する前に一旦信号線をディスチャージ（放電）させるようにしたので、信号線に残っている電荷により保持容量から電荷を移したときの電位の変化を大きくして容易かつ正確に断線の検出を行なうことができるという効果がある。
【００３３】
さらに、検査時の保持容量への充電および電荷の検出は走査線ごとに順次行なうようにしたので、保持容量の電荷がリークする前に検出を行なうことができ、正確な判定が可能となる。しかも、保持容量の有する電荷の検出は信号線をスキャンして順次行なって行くようにしたので、欠陥（断線）のある画素の位置も検出することができるとともに、上記検査を基板の構成を変えることなく内部のシフトレジス等をそのまま利用して行なうことができるという効果がある。
【００３４】
さらに、上記保持容量としては、ＴＦＴの動作層または信号線となる導電層と同一工程で同時に形成される導電層を、隣接する画素の走査線の下方もしくは上方に絶縁膜を介して重なるように設け、前記導電層と走査線との間に構成される容量を利用するようにしたので、プロセスの工程数を増加させることなく、ＴＦＴと画素電極との断線を簡単に検出することが可能な液晶パネル用基板を提供することができるようになるという効果がある。
【図面の簡単な説明】
【００３５】
【図１】本発明が適用される液晶パネルの画素電極側の基板の一実施例を示すブロック図。
【図２】図１の実施例の液晶表示パネル用基板の検査時の主要な信号の変化を示すタイミングチャート。
【図３】他の実施例の液晶パネル用基板の検査時の主要な信号の変化を示すタイミングチャート。
【図４】本発明が適用される液晶パネルの画素電極側の基板の他の実施例を示すブロック図。
【図５】本発明が適用される液晶パネル用基板のポリシリコンＴＦＴを用いた画素の構成例を示す平面図。
【図６】図５のＡ−Ａ線に沿った断面を示す断面図。
【図７】本発明が適用される液晶パネル用基板の逆スタガ型ＴＦＴを用いた画素の構成例を示す平面図。
【図８】図７のＢ−Ｂ線に沿った断面を示す断面図。
【図９】本発明が適用される液晶パネル用基板における画素の構成を示す等価回路図。
【図１０】従来の液晶パネル用基板における画素の構成を示す等価回路図。
【符号の説明】
【００３６】
１  ＴＦＴ
２  画素電極
３  保持容量
４  ポリシリコン層（ＴＦＴの動作層）
５  ゲート絶縁膜
６  ゲート電極
７  層間絶縁膜
８  保持容量の電極（導電層）
９ａ，９ｂ  コンタクトホール
１０  ガラス基板
１１  走査線
１２  信号線
１３  画素
１４，１４Ａ，１４Ｂ  Ｙシフトレジスタ
１５Ａ  サンプリング用ＴＦＴ
１５Ｂ  プリチャージ用ＴＦＴ
１６  Ｘシフトレジスタ
２１  絶縁膜
２２  ゲート電極
２３  ゲート絶縁膜
２４  ノンドープのアモルファスシリコン層
２５ａ，２５ｂ  ソース、ドレイン領域となるＮ型アモルファスシリコン層
２６ａ，２６ｂ  ソース、ドレイン電極
２７  チャネル保護膜
２８  導電層
２９ａ，２９ｂ  コンタクトホール
【図１】
2005165275.tif 000003
【図２】
2005165275.tif 000004
【図３】
2005165275.tif 000005
【図４】
2005165275.tif 000006
【図５】
2005165275.tif 000007
【図６】
2005165275.tif 000008
【図７】
2005165275.tif 000009
【図８】
2005165275.tif 000010
【図９】
2005165275.tif 000011
【図１０】
2005165275.tif 000012