(57)【要約】【課題】  リタイミングクロック信号のデューティ劣化に起因する同期化回路の誤動作を排除する。【解決手段】  基準クロック信号の周波数を逓倍するための逓倍回路（１１）と、逓倍されたクロック信号を分周することによって互いに周波数の異なる複数の分周クロック信号を得るための分周器（１５）と、リタイミングクロック信号に基づいて上記複数の分周クロック信号をサンプリングすることによって上記複数の分周クロック信号を同期化するためのリタイミング回路（１８）と、上記逓倍回路で逓倍されたクロック信号を遅延することによって上記リタイミングクロック信号を形成する遅延回路（１４）とを含むクロック発生回路において、上記逓倍回路で逓倍されたクロック信号のデューティを補償するデューティ補償回路（１３）を設け、デューティを補償することで同期化回路の誤動作を排除する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基準となるクロック信号の周波数を逓倍するための逓倍回路と、
上記逓倍回路で逓倍されたクロック信号を分周することによって互いに周波数の異なる複数の分周クロック信号を得るための分周器と、
リタイミングクロック信号に基づいて上記複数の分周クロック信号をサンプリングすることによって上記複数の分周クロック信号を同期化するためのリタイミング回路と、
上記分周器から上記リタイミング回路に至る信号伝達経路での信号遅延時間に相当する遅延量を有し、上記逓倍回路で逓倍されたクロック信号を遅延することによって上記リタイミングクロック信号を形成する遅延回路と、を含むクロック発生回路であって、
上記分周器及び上記遅延回路の前段に配置され、上記逓倍回路で逓倍されたクロック信号のデューティを補償するデューティ補償回路を含むクロック発生回路。
【請求項２】
上記デューティ補償回路における補償値を保持可能な補償値保持回路を含む請求項１記載のクロック発生回路。
【請求項３】
上記分周器で得られた複数の分周クロック信号を選択的に上記リタイミング回路に供給可能な選択回路を含む請求項２記載のクロック発生回路。
【請求項４】
上記デューティ補償回路は、上記補償値保持回路に保持された補償値に応じて、それぞれ上記逓倍回路で逓倍されたクロック信号のデューティ補償を可能とする複数の単位補償回路が縦続接続されて成る請求項３記載のクロック発生回路。
【請求項５】
上記単位補償回路は、上記逓倍回路で逓倍されたクロック信号の立ち下がりタイミング又は立ち上がりタイミングを遅延させる手段として、二つの補償セルが縦続接続されて成る請求項４記載のクロック発生回路。
【請求項６】
上記補償セルは、
第１導電型の第１トランジスタと、
上記第１トランジスタに直列接続された第２導電型の第２トランジスタと、
上記第１トランジスタと高電位側電源との間に結合され、抵抗素子として機能する第１導電型の第３トランジスタと、
上記第２トランジスタと低電位側電源との間に結合され、抵抗素子として機能する第２導電型の第４トランジスタと、
上記第３トランジスタに並列接続され、上記補償値保持回路に保持された補償値に応じてスイッチ動作可能な第１導電型の第５トランジスタと、
上記第４トランジスタに並列接続され、上記補償値保持回路に保持された補償値に応じてスイッチ動作可能な第２導電型の第６トランジスタと、を含んで成る請求項５記載のクロック発生回路。
【請求項７】
上記リタイミングクロック信号のデューティを検出可能なデューティ検出回路を含む請求項６記載のクロック発生回路。
【請求項８】
上記逓倍回路は、電圧レベルによって発振周波数の制御が可能な電圧制御発振器を含む請求項７記載のクロック発生回路。
【請求項９】
上記補償値保持回路を、レジスタとした請求項８記載のクロック発生回路。
【請求項１０】
上記補償値保持回路を、書き換え可能な不揮発性メモリとした請求項８記載のクロック発生回路。
【請求項１１】
請求項１乃至１０の何れか１項記載のクロック発生回路と、上記クロック発生回路で発生されたクロック信号が供給されることで動作される回路とが、一つの半導体基板に形成された半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロック生成回路の改良技術に関し、例えばマイクロコンピュータに適用して有効な技術に関する。
【背景技術】
【０００２】
マイクロプロセッサなどの半導体集積回路においては、互いに周波数の異なる複数のクロック信号を生成するための回路を内蔵するものがある。そのような半導体集積回路の試験において、各出力クロック信号間でのフリップフロップ回路のデータの受け渡しでタイミング違反が発生することを回避する技術が知られている（例えば特許文献１）。
【０００３】
また、半導体集積回路に内蔵されたＰＬＬ（フェイズ・ロックド・ループ）回路を用いてクロック信号を生成する回路において、クロック信号のデューティ補正を行う技術が知られている（例えば特許文献２）。
【０００４】
【特許文献１】特開２００２−１６３０３３号公報（図１）
【０００５】
【特許文献２】特開平１１−２４３３２７号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
マイクロプロセッサの高速化により、マイクロプロセッサの内部動作周波数の上昇が著しい。また、マイクロプロセッサ応用システム毎に専用化されたマイクロプロセッサの場合、その多機能化に伴い、互いに周波数が異なる多数のクロック信号が必要とされる。そのような多数の内部クロック信号は、マイクロプロセッサに内蔵されたクロック生成回路で生成される。よりきめ細かな消費電力制御や、電力低減の要求から、上記クロック生成回路における周波数制御範囲は拡大される傾向にある。そのようなマイクロプロセッサに含まれるクロック生成回路は、基準クロック信号の周波数を逓倍可能なＰＬＬ回路などの周波数逓倍回路（単に「逓倍回路」という）を含む。クロック信号の周波数が高くなるに従って逓倍回路の出力パルス幅は狭くなる。また、クロック信号の周波数制御範囲の拡大に対応するため、より多くの分周比を有する分周器と、その分周器の分周出力を要求に応じて選択するための選択回路が必要とされる。
【０００７】
このように分周器や選択回路などが設けられることにより、複数のクロック信号間のスキューが増加している。このクロックスキューの増加はデータ転送の高速化を阻害するだけでなく、内部論理回路で使用されるフリップフロップ回路においてレーシングが発生し、正しいデータを取り込むことができなくなる。また、フリップフロップ回路間の最小遅延を確保するレーシング対策は、フリップフロップ回路間に挿入する遅延回路が増大し、消費電力の増大を招く。従って、消費電力の低減にはクロックスキューの低減が不可欠とされている。
【０００８】
クロックスキューを低減する方法として、リタイミング回路（同期化回路）を設け、同期基準点を分周器入力から同期化回路入力に移すことで、上記リタイミング回路の前段に配置された分周器や選択回路で生ずる遅延のばらつきを抑えることが考えられる。この場合、リタイミング回路に入力されるクロック信号に基づいて、分周器あるいはその後段の選択回路からの複数の出力クロック信号の波形立ち上がり及び立ち下がりの両エッジを取り込む必要があることから、リタイミングのためにリタイミング回路に入力されるクロック信号（リタイミングクロック信号）としては、分周器あるいはその後段の選択回路からの出力クロック信号の２倍の周波数が必要とされる。リタイミング回路が正常に動作するには、フリップフロップ回路が動作可能なパルス幅（例えば０．３ｎｓ）の確保が必要とされる。リタイミングクロック信号の周波数が例えば８００ＭＨｚなどとされる高速動作時には、パルス幅の確保のため、リタイミングクロック信号のデューティ比が２５〜７５％に制限される。リタイミングクロック信号のデューティは、遅延回路などで劣化し易く、リタイミングクロック信号の周波数が例えば８００ＭＨｚなどとされる高速動作時には、リタイミングクロック信号のデューティの劣化によりリタイミング回路が誤動作することが、本願発明者によって見いだされた。
【０００９】
本発明の目的は、リタイミングクロック信号のデューティ劣化に起因する同期化回路の誤動作を排除するための技術を提供することにある。
【００１０】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
すなわち、基準となるクロック信号の周波数を逓倍するための逓倍回路と、上記逓倍回路で逓倍されたクロック信号を分周することによって互いに周波数の異なる複数の分周クロック信号を得るための分周器と、リタイミングクロック信号に基づいて上記複数の分周クロック信号をサンプリングすることによって上記複数の分周クロック信号を同期化するためのリタイミング回路と、上記分周器から上記リタイミング回路に至る信号伝達経路での信号遅延時間に相当する遅延量を有し、上記逓倍回路で逓倍されたクロック信号を遅延することによって上記リタイミングクロック信号を形成する遅延回路と、を含んでクロック発生回路が構成されるとき、上記逓倍回路で逓倍されたクロック信号のデューティを補償するデューティ補償回路を設ける。
【００１３】
上記デューティ補償回路は、上記逓倍回路で逓倍されたクロック信号のデューティを補償し、この補償されたクロック信号が、上記分周器及び上記遅延回路に伝達される。このことが、リタイミングクロック信号のデューティ劣化に起因する同期化回路の誤動作を排除する。
【００１４】
このとき、上記デューティ補償回路における補償値を保持可能な補償値保持回路を設けることができる。
【００１５】
上記分周器で得られた複数の分周クロック信号を選択的に上記リタイミング回路に供給可能な選択回路を設けることができる。
【００１６】
上記デューティ補償回路としては、上記補償値保持回路に保持された補償値に応じて、それぞれ上記逓倍回路で逓倍されたクロック信号のデューティ補償を可能とする複数の単位補償回路が縦続接続されて成るものを用いることができる。
【００１７】
このとき、上記単位補償回路は、上記逓倍回路で逓倍されたクロック信号の立ち下がりタイミング又は立ち上がりタイミングを単位時間だけ遅延可能にする手段として、二つの補償セルが縦続接続して構成することができる。
【００１８】
さらに上記補償セルは、第１導電型の第１トランジスタと、上記第１トランジスタに直列接続された第２導電型の第２トランジスタと、上記第１トランジスタと高電位側電源との間に結合され、抵抗素子として機能する第１導電型の第３トランジスタと、上記第２トランジスタと低電位側電源との間に結合され、抵抗素子として機能する第２導電型の第４トランジスタと、上記第３トランジスタに並列接続され、上記補償値保持回路に保持された補償値に応じてスイッチ動作可能な第１導電型の第５トランジスタと、上記第４トランジスタに並列接続され、上記補償値保持回路に保持された補償値に応じてスイッチ動作可能な第２導電型の第６トランジスタとを含んで構成することができる。
【００１９】
そして、上記リタイミングクロック信号のデューティを検出可能なデューティ検出回路を設けることができる。
【００２０】
上記逓倍回路は、電圧レベルによって発振周波数の制御が可能な電圧制御発振器を含んで構成することができる。
【００２１】
上記補償値保持回路をレジスタとすることができる。また、上記補償値保持回路を、書き換え可能な不揮発性メモリとすることができる。
【００２２】
上記構成のクロック発生回路と、そこで発生されたクロック信号が供給されることで動作される回路とを含んで半導体集積回路を構成することができる。
【発明の効果】
【００２３】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２４】
すなわち、リタイミングクロック信号のデューティ劣化に起因する同期化回路の誤動作を排除することができる。
【発明を実施するための最良の形態】
【００２５】
図１５には本発明にかかる半導体集積回路の一例であるマイクロプロセッサが示される。
【００２６】
図１５に示されるマイクロプロセッサは、特に制限されないが、公知の半導体集積回路製造技術によりシリコン基板などの一つの半導体基板に形成される。ＣＰＵ（中央処理装置）１０２、ＦＰＵ（Floating-Point Unit）１０３、及び１次キャッシュメモリ１０４がアドレスバス１０５，１０６，１０７，１０９やデータバス１１０，１１１によって結合されている。ＣＰＵ１０２は、所定のプログラムに従って演算処理を実行する。ＦＰＵ１０３は、浮動小数点の数値演算を高速で処理する。１次キャッシュメモリ１０４は、処理の高速化のために、外部のメインメモリの一部のデータを一時的に保持する。クロック発生回路（ＣＰＧ）１０１が設けられ、このクロック発生回路１０１はクロック信号を生成する。生成されたクロック信号は、このマイクロプロセッサにおける各回路に供給される。
【００２７】
１次キャッシュメモリ１０４、ＢＳＣ１１４（バスステートコントローラ）、及び２次キャッシュメモリ１１２とが、アドレスバス１１８及びデータバス１１９によって結合されている。ＢＳＣ１１４は、データ転送においてウェイト挿入を挿入することによりマスタとターゲットの速度の違いを調整する。２次キャッシュメモリ１１２は、１次キャッシュメモリ１０４と、外部に配置されたメインメモリとの間で１次キャッシュメモリ１０４の機能（1次キャッシュ）を補う。上記ＢＳＣ１１４は、外部バスインタフェース１１５を介して外部バスに結合され、また、ＤＭＡＣ（ダイレクト・メモリ・アクセス・コントローラ）１１３を介して周辺アドレスバス１２７及び周辺データバス１２８に結合される。ＤＭＡＣ１１３は、周辺アドレスバス１２７及び周辺データバス１２８を介してＵＳＢ（ユニバーサルシリアルバス）コントローラ１２２、割り込みコントローラ１２３、ハードディスクコントローラ１２４、タイマ１２５、Ａ／Ｄ（アナログ／ディジタル）コンバータ１２６に結合されている。ＤＭＡＣ１１３はバスマスタとして機能し、ＣＰＵ１０９の介在なしにメモリ間のデータ転送を制御する。ＵＳＢコントローラ１２２は、ＵＳＢによって結合されたデバイスとの間でのデータ転送を制御する。割り込みコントローラ１２３は、割り込み優先順位に従って外部からの割り込み入力を制御する。ハードディスクコントローラ１２４は、外部デバイスであるハードディスクの動作を制御する。タイマ１２５は割り込み処理などで用いられる時間幅を設定するのに用いられる。Ａ／Ｄコンバータ１２６は、入力されたアナログ信号をディジタル信号に変換する。
【００２８】
図２には、上記クロック発生回路１０１の比較対象とされる回路が示される。
【００２９】
図２に示されるクロック発生回路は、ＰＬＬ回路（逓倍回路）１１、遅延回路１４、分周器１５、選択回路（ＭＵＸ）１６、リタイミング回路１８を含む。ＰＬＬ回路１１は、クロック信号の位相比較のための位相比較回路や、電圧制御発振器（ＶＣＯ）を含み、クロック入力端子ＣＫＩＮを介して入力された基本クロック信号の周波数（例えば３３ＭＨｚ）を逓倍することによって８００ＭＨｚのクロック信号を形成する。この周波数８００ＭＨｚのクロック信号は、遅延回路１４及び分周器１５に伝達される。分周器１５は、入力されたクロック信号を分周することによって、互いに周波数が異なる複数のクロック信号を形成する。特に制限されないが、分周器１５は、１／２分周出力端子、１／４分周出力端子、１／５分周出力端子、１／８分周出力端子、１／１２分周出力端子、１／１６分周出力端子、１／２４分周出力端子を有し、各出力端子からクロック信号を分周して出力する。この分周出力は選択回路１６で選択されることにより、後段のリタイミング回路１８に伝達される。リタイミング回路１８は、上記選択回路１６から伝達されたクロック信号を、上記遅延回路１４から伝達されたリタイミングクロック信号で同期化する。上記リタイミング回路１８は、特に制限されないが、図９に示されるように、上記選択回路１６の出力に対応する複数のフリップフロップ回路１８１が配置されて成る。複数のフリップフロップ回路１８１の入力端子には、上記選択回路（ＭＵＸ）１６によって選択された複数のクロック信号が伝達される。また、複数のフリップフロップ回路１８１のクロック端子には、上記遅延回路１４の出力であるリタイミングクロック信号（８００ＭＨｚ）が供給される。これにより、上記選択回路（ＭＵＸ）１６によって選択された複数のクロック信号は、リタイミングクロック信号によって同期化される。
【００３０】
上記リタイミング回路１８で同期化されたクロック信号ＣＫ１，ＣＫ２，ＣＫ３，…は、図１５に示されるマイクロプロセッサにおける各回路に供給される。特に制限されないが、図３に示されるように、ＣＫ１は４００ＭＨｚ、ＣＫ２は２００ＭＨｚ、ＣＫ３は１００ＭＨｚ、ＣＫ４は５０ＭＨｚとされる。ＣＫ１は、ＣＰＵ１０２、ＦＰＵ１０３、１次キャッシュメモリ１０４に供給される。ＣＫ２は、２次キャッシュメモリ１１２、ＢＳＣ１１４に供給される。ＣＫ３は、ＵＳＢコントローラ１２２、割り込みコントローラ１２３、ハードディスクコントローラ１２４に供給される。ＣＫ４は、タイマ１２５、Ａ／Ｄコンバータ１２６に供給される。上記遅延回路１４での遅延量は、分周器１５や選択回路１６での信号遅延時間に、リタイミング回路１８におけるフリップフロップ回路のセットアップ時間を加えたものに等しくされる。
【００３１】
図４、図５、図６には、図２に示されるクロック発生回路１０１における主要部の動作タイミング波形が示される。
【００３２】
ＰＬＬ回路１１の周波数逓倍率が高いため、ＶＣＯ内部では小振幅の発振波形となっている。小振幅の発振波形を大振幅のディジタル波形に変換する過程でクロック信号のデューティに劣化が生じる。多機能化、消費電力低減の要求からクロック発生回路１０１の回路規模が増加傾向にあるため、それに応じて遅延回路１４の遅延時間も増加する傾向にある。このため、立ち上り遅延、立ち下り遅延を正確に合せ込むことは難しく、結果として、遅延回路１４の出力クロック信号（リタイミングクロック信号）のデューティ劣化を生じる。デューティ劣化が生じた場合、リタイミング回路１８内の複数のフリップフロップ回路１８１が正常に動作するパルス幅を確保することができないため、リタイミングにおいて誤動作を招く虞がある。例えば、クロック信号のデューティに劣化が生じていない状態では、図４に示されるように、リタイミング回路１８からのＣＫ出力は、デューティ比５０％の理想的なクロック信号となる。これに対して、上記クロック信号のデューティ劣化が生じ、図５や図６に示されるように、遅延回路１４の出力波形のハイレベル期間、あるいはローレベル期間が不所望に短くなってしまい、その結果、リタイミング回路１８内の複数のフリップフロップ回路１８１が正常に動作することができないために所望のＣＫ出力を得ることができなくなる。
【００３３】
そこで、図１に示されるように、ＰＬＬ回路１１と、遅延回路１４及び分周器１５との間にデューティ補償回路１３を設け、このデューティ補償回路１３の出力信号を上記遅延回路１４と上記分周器１５との双方に供給する。また、デューティ補償値を保持可能な補償値保持回路１２が設けられ、この補償値保持回路１２に保持されたデューティ補償値に従って、デューティ補償回路１３でのデューティ補償が行われる。さらに、上記デューティ補償回路１３でのデューティ補償が適切に行えるように、遅延回路１４の出力信号のデューティを検出可能なデューティ検出回路１７が設けられる。このデューティ検出回路１７の検出結果（立ち上がり位相、立ち下がり位相）は、それぞれ端子１９，２０を介して外部出力可能とされる。これにより遅延回路１４の出力信号のデューティをモニタすることができるので、補償値保持回路１２に保持されたデューティ補償値が適切であるか否かの判別が可能になる。上記補償値保持回路１２は特に制限されないが、レジスタとされる。尚、図１において図２に示されるのと同一機能を有するものには同一符号を付すことにより、その詳細な説明を省略する。
【００３４】
図１０には、上記デューティ補償回路１３の構成例が示される。
【００３５】
デューティ補償回路１３は、図１０に示されるように、上記補償値保持回路１２に保持された補償値に応じて、それぞれ上記ＰＬＬ回路１１で逓倍されたクロック信号のデューティ補償を可能とする複数の単位補償回路（ｄｔｃ）１３０〜１３６が縦続接続され、その後段にバッファ１３７が配置されて成る。入力初段の単位補償回路１３０の入力端子Ｄｉには、上記ＰＬＬ回路１１で逓倍されたクロック信号が供給される。そして、上記バッファ１３７の出力端子Ｄｏからデューティ補償されたクロック信号が得られる。このデューティ補償されたクロック信号は、遅延回路１４と分周器１５とに伝達される。複数の単位補償回路１３０〜１３６での遅延時間は、それぞれ補償値保持回路１２に保持された補償値によって決定される立ち下がり制御信号ｄｆ０〜ｄｆ６と、立ち上がり制御信号ｄｒ０〜ｄｒ６によって制御可能とされる。
【００３６】
複数の単位補償回路１３０〜１３６は互いに同一構成とされ、そのうちの一つについての構成が代表的に示されるように、上記ＰＬＬ回路１１で逓倍されたクロック信号の立ち下がりタイミング又は立ち上がりタイミングを単位時間だけ遅延可能にする手段として、二つの補償セル１３３−１，１３３−２が縦続接続されて成る。補償セル１３３−１，１３３−２は、制御端子Ｒ，Ｆ、入力端子Ｃｉ、出力端子Ｃｏを有する。立ち上がり制御信号ｄｒ３は、補償セル１３３−１の制御端子Ｆと、補償セル１３３−２の制御端子Ｒに供給され、立ち下がり制御信号ｄｆ３は、補償セル１３３−１の制御端子Ｒと、補償セル１３３−２の制御端子Ｆに供給される。
【００３７】
二つの補償セル１３３−１，１３３−２は互いに同一構成とされ、そのうちの一つについての構成が代表的に示されるように、ｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２，Ｑ３と、ｎチャンネル型ＭＯＳトランジスタＱ４，Ｑ５，Ｑ６と、インバータＩＮＶとが結合されて成る。ｐチャネル型ＭＯＳトランジスタＱ３とｎチャンネル型ＭＯＳトランジスタＱ４とが直列接続されることで、インバータが形成される。ＭＯＳトランジスタＱ３，Ｑ４のゲート電極から入力端子Ｃｉが引き出され、ＭＯＳトランジスタＱ３，Ｑ４の直列接続ノードから出力端子Ｃｏが引き出される。ｐチャネル型ＭＯＳトランジスタＱ３のソース電極は、ｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２を介して高電位側電源Ｖｄｄに結合され、nチャネル型ＭＯＳトランジスタＱ４のソース電極は、ｎチャンネル型ＭＯＳトランジスタＱ５，Ｑ６を介して低電位側電源Ｖｓｓに結合される。ｐチャネル型ＭＯＳトランジスタＱ２は、ゲート電極が低電位側電源Ｖｓｓに結合された状態でソース・ドレイン間に所定のオン抵抗が得られるようになっている。ｐチャネル型ＭＯＳトランジスタＱ１のゲート電極から制御端子Ｒが引き出される。ｐチャネル型ＭＯＳトランジスタＱ１，Ｑ２は互いに並列接続されており、ｐチャネル型ＭＯＳトランジスタＱ２のオン抵抗は、ｐチャネル型ＭＯＳトランジスタＱ１がオフされた状態でのみ回路動作に関与される。つまり、制御端子Ｒがハイレベルの場合には、ｐチャネル型ＭＯＳトランジスタＱ１がオフされ、ｐチャネル型ＭＯＳトランジスタＱ２のオン抵抗が回路動作に関与されるのに対して、制御端子Ｒがローレベルの場合には、ｐチャネル型ＭＯＳトランジスタＱ１がオンされることによってｐチャネル型ＭＯＳトランジスタＱ２のソース電極とドレイン電極とが短絡される。ｎチャンネル型ＭＯＳトランジスタＱ６はゲート電極が高電位側電源Ｖｄｄに結合された状態でソース・ドレイン間に所定のオン抵抗が得られるようになっている。ｎチャネル型ＭＯＳトランジスタＱ５のゲート電極はインバータＩＮＶ１に結合される。ｎチャネル型ＭＯＳトランジスタＱ５，Ｑ６は互いに並列接続されており、ｎチャネル型ＭＯＳトランジスタＱ６のオン抵抗は、ｎチャネル型ＭＯＳトランジスタＱ５がオフされた状態でのみ回路動作に関与される。制御端子Ｆは、インバータＩＮＶ１の入力端子から引き出される。制御端子Ｆがハイレベルの場合には、ｎチャンネル型ＭＯＳトランジスタＱ５がオフされ、ｎチャンネル型ＭＯＳトランジスタＱ６のオン抵抗が回路動作に関与されるのに対して、制御端子Ｆがローレベルの場合には、ｎチャンネル型ＭＯＳトランジスタＱ５がオンされることによってｎチャンネル型ＭＯＳトランジスタＱ６のソース電極とドレイン電極とが短絡される。
【００３８】
上記の構成において、立ち下がり制御信号ｄｆ３がローレベル、立ち上がり制御信号ｄｒ３がローレベルの場合、二つの補償セル１３３−１，１３３−２において、ｐチャネル型ＭＯＳトランジスタＱ１、ｎチャンネル型ＭＯＳトランジスタＱ５の双方がオンされる。これにより、ｐチャネル型ＭＯＳトランジスタＱ２のソース電極とドレイン電極とが短絡され、ｎチャンネル型ＭＯＳトランジスタＱ６のソース電極とドレイン電極とが短絡される。この場合、二つの補償セル１３３−１，１３３−２はそれぞれ単なるインバータとして機能するため、二つの補償セル１３３−１，１３３−２においてデューティ補償は行われない。
【００３９】
これに対して、立ち下がり制御信号ｄｆ３がハイレベル、立ち上がり制御信号ｄｒ３がローレベルの場合には、補償セル１３３−２におけるｎチャネル型ＭＯＳトランジスタＱ５がオフされることでｎチャンネル型ＭＯＳトランジスタＱ６のオン抵抗が回路動作に関与され、補償セル１３３−１におけるｐチャネル型ＭＯＳトランジスタＱ１がオフされることで、ｐチャネル型ＭＯＳトランジスタＱ２のオン抵抗が回路動作に関与される。それにより、クロック信号の立ち下がりタイミングが遅延される。
【００４０】
また、立ち下がり制御信号ｄｆ３がローレベル、立ち上がり制御信号ｄｒ３がハイレベルの場合には、補償セル１３３−２におけるｐチャネル型ＭＯＳトランジスタＱ１がオフされることでｐチャネル型ＭＯＳトランジスタＱ２のオン抵抗が回路動作に関与され、補償セル１３３−１におけるｎチャネル型ＭＯＳトランジスタＱ５がオフされることでｎチャンネル型ＭＯＳトランジスタＱ６のオン抵抗が回路動作に関与される。それにより、クロック信号の立ち上がりタイミングが遅延される。
【００４１】
上記同様の遅延制御は、複数の単位補償回路（ｄｔｃ）１３０〜１３６において可能とされ、その遅延制御の組み合わせによってクロック信号のハイレベル期間が拡大されたり、ローレベル期間が拡大されることでデューティ補償が可能とされる。例えば図１１に示されるように、入力されたクロック信号の立ち下がりタイミングの遅延量ｔｄｆが、立ち上がりタイミングの遅延量ｔｄｒよりも拡大された場合（ｔｄｆ＞ｔｄｒが成立する場合）には、クロック信号のハイレベル期間が拡大される。また、図１２に示されるように、入力されたクロック信号の立ち上がりタイミングの遅延量ｔｄｒが、立ち下がりタイミングの遅延量ｔｄｆよりも拡大された場合（ｔｄｒ＞ｔｄｆが成立する場合）には、クロック信号のローレベル期間が拡大される。このようにしてクロック信号のデューティ補償が行われる。
【００４２】
図１３には図１におけるデューティ検出回路１７の構成例が示される。
【００４３】
デューティ検出回路１７は、インバータ１７１、フリップフロップ回路１７２，１７３、及びバッファ１７５，１７６とが結合されて成る。フリップフロップ回路１７２には分周されたクロック信号が入力され、それがリタイミングクロック信号ｃｋ＿ｐで同期化されるようになっている。同期化されたクロック信号は後段のバッファ１７５を介して端子１９から外部出力可能とされる。フリップフロップ回路１７３には、フリップフロップ回路１７２の出力信号が入力されるようになっており、それがインバータ１７１の出力クロック信号ｃｋ＿ｎで同期化されるようになっている。インバータ１７１の出力クロック信号ｃｋ＿ｎは、リタイミングクロック信号ｃｋ＿ｐがインバータ１７１で論理反転されたものである。また、経路切換え器１７４が設けられ、フリップフロップ回路１７２の出力信号とフリップフロップ回路１７３の出力信号とが選択的に後段のバッファ１７６を介して端子２０から外部出力可能とされる。
【００４４】
図１４には、図１３に示される構成における主要部の動作タイミングが示される。
【００４５】
入力されたクロック信号のパルス幅ｔｘを低周波の分周クロックの位相差ｔ＿ｐｈとして外部出力される。分周クロック信号をリタイミングクロック信号ｃｋ＿ｐで同期化して出力することで立ち上がり位相の外部モニタが可能となる。そしてフリップフロップ回路１７２の出力をインバータ１７１の出力クロック信号ｃｋ＿ｎで同期化することで立ち下がり位相の外部モニタが可能となる。経路切換え器１７４での経路切換えにより、端子２０を介して立ち上がり位相のモニタも可能となっている。これによって、端子１９，２０の双方から同じ信号を出力させることにより端子１９，２０間の遅延差ｔ＿ｅｒｒの計測が可能とされる。例えば、立ち上がり位相と立ち下がり位相の差ｔ＿ｐｈを計測し、ｔ＿ｅｒｒを補正して入力クロックのパルス幅ｔｘとする。高速動作時に誤動作する場合は、入力されるクロック信号の周波数を低くすることでデューティ劣化分の計測が可能とされる。このような計測を経てデューティ補償における補償値を決定することができる。
【００４６】
補償値保持回路１２は、不揮発性メモリ例えばフラッシュメモリの一部を使って形成することができる。また、補償値が決定された後は、ウェーハ形成の際に補償値保持回路１２をマスクパターンによって作り込むことができる。
【００４７】
上記例によれば、以下の作用効果を得ることができる。
【００４８】
（１）クロック信号のデューティ劣化をデューティ補償回路１３において補償することにより、リタイミング回路１８での誤動作を回避することができる。半導体集積回路の製造ばらつきによりリタイミング回路１８内のフリップフロップ回路１８１における内部遅延が変わることから、正常動作するために必要なパルス幅も変動する。最も大きなパルス幅が必要でデューティの制限が厳しいのは、デバイス速度が最も遅い条件で製造された場合である。ＰＬＬ回路１１内のＶＣＯや、遅延回路１４でのデューティ劣化もデバイス速度最低の製造条件で最も悪くなる。このため、デバイス速度最低の製造条件で製造されたサンプルを高速動作で評価することにより製造ばらつき全体をカバーした補償値を見つけることができる。半導体集積回路を量産する場合には、これらを勘案した補償値を補償値保持回路１２に設定すれば良い。
【００４９】
（２）デューティ補償回路１３が分周器１５及び遅延回路１４の前段に配置され、デューティ補償回路１３でデューティ補償されたクロック信号が分周器１５及び遅延回路１４の双方に伝達されるようになっているため、デューティ補償回路１３を追加したのにかかわらず、遅延回路１４での遅延量の再設計などを伴わずに済む。
【００５０】
（３）デューティ検出回路１７を有することにより、ＬＳＩテスタなどを使用しなくても遅延回路１４の出力クロック信号のデューティを容易にモニタすることができる。
【００５１】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５２】
例えば、ＰＬＬ回路１１に代えて、ＤＤＬ（ディレイ・ロックド・ループ）を適用することができる。
【００５３】
分周器１５の分周出力を選択する必要が無い場合には選択回路１６を省略することができる。
【００５４】
デューティ検出回路１７は、補償値保持回路１２に設定される補償値を決定する場合や、決定された補償値が適切か否かのチェックなどに有効であるが、補償値が決定された後は、必ずしも必要なものではない。半導体集積回路の量産においてはデューティ検出回路１７を省略することができる。
【００５５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロプロセッサに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に適用することができる。
【００５６】
本発明は、少なくともクロック信号を内部生成することを条件に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明にかかる半導体集積回路の一例とされるマイクロプロセッサにおける主要部の構成例ブロック図である。
【図２】図１に示される回路の比較対象とされる回路の構成例ブロック図である。
【図３】上記マイクロプロセッサにおける主要ブロックと、そこに供給されるクロック信号との関係説明図である。
【図４】図２に示される回路における主要部の動作タイミング図である。
【図５】図２に示される回路における主要部の動作タイミング図である。
【図６】図２に示される回路における主要部の動作タイミング図である。
【図７】図１に示される回路における主要部の動作タイミング図である。
【図８】図１に示される回路における主要部の動作タイミング図である。
【図９】図１及び図２に示される回路における主要部の構成例ブロック図である。
【図１０】図１に示される回路における主要部の構成例ブロック図である。
【図１１】図１に示される回路における主要部の動作タイミング図である。
【図１２】図１に示される回路における主要部の動作タイミング図である。
【図１３】図１に示される回路における主要部の構成例回路図である。
【図１４】図１３に示される回路における主要部の動作タイミング図である。
【図１５】上記マイクロプロセッサの全体的な構成例ブロック図である。
【符号の説明】
【００５８】
１１  ＰＬＬ回路
１２  補償値保持回路
１３  デューティ補償回路
１４  遅延回路
１５  分周器
１６  選択回路
１７  デューティ検出回路
１８  リタイミング回路
１９〜２０  端子
１０２  ＣＰＵ
１０３  ＦＰＵ
１０４  １次キャッシュメモリ
１１２  ２次キャッシュメモリ
１１４  ＢＳＣ
１２２  ＵＳＢコントローラ
１２３  割り込みコントローラ
１２４  ハードディスクコントローラ
１２５  タイマ
１２６  Ａ／Ｄコンバータ
１３０〜１３６  単位補償回路
１３３−１，１３３−２  補償セル
１７１  インバータ
１７２〜１７３  フリップフロップ回路
１７４  経路切換え器
１７５〜１７６  バッファ
１８１  フリップフロップ回路
Ｑ１，Ｑ２，Ｑ３  ｐチャンネル型ＭＯＳトランジスタ
Ｑ４，Ｑ５，Ｑ６  ｎチャンネル型ＭＯＳトランジスタ
ＩＮＶ  インバータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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