(57)【要約】【課題】  複数個の電力用半導体素子を並列に接続した場合でもスイッチングタイミングのずれが容易に補正できる電力用半導体素子の駆動回路を得る。【解決手段】  電力用半導体素子の駆動回路を、電力用半導体素子26と、電力用半導体素子を流れる電流を検出する電流検知手段28と、ゲート端子に駆動指令を出力する駆動指令発生手段20と、駆動指令発生手段20からの出力信号に基づき電流検出期間設定信号を出力する電流検出期間設定手段29と、電流検出期間設定信号によってそれぞれ異なるタイミングで取り込まれた電流検知手段28からの複数の出力信号に基づきターンオフまたはターンオン動作のタイミングの補正の要否を判定するタイミング補正要否判定手段2、4と、タイミング補正要否判定手段2、4の出力を保持するラッチ手段10、17と、保持信号に基づきターンオフまたはターンオン動作のタイミングの補正量を決定する遅延時間決定手段11、18と、遅延時間決定手段11、18によって選択された遅延時間に基づき生成された信号をゲート端子へと出力する遅延時間生成手段12、19と、で構成する。【選択図】        図１
2005295661.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子、エミッタ端子およびコレクタ端子を具備する電力用半導体素子の駆動回路であって、
前記電力用半導体素子を流れる電流を検出する電流検知手段と、
前記ゲート端子に駆動指令を出力する駆動指令発生手段と、
前記駆動指令発生手段からの出力信号に基づき電流検出期間設定信号を出力する電流検出期間設定手段と、
前記電流検出期間設定信号によってそれぞれ異なるタイミングで取り込まれた前記電流検知手段からの複数の出力信号に基づきターンオフまたはターンオン動作のタイミングの補正の要否を判定するタイミング補正要否判定手段と、
前記タイミング補正要否判定手段の出力を保持するラッチ手段と、
前記ラッチ手段によって保持された信号に基づきターンオフまたはターンオン動作のタイミングの補正量を決定する遅延時間決定手段と、
前記遅延時間決定手段によって選択された遅延時間に基づき生成された信号を前記ゲート端子へと出力する遅延時間生成手段と、
を備えることを特徴とする電力用半導体素子の駆動回路。
【請求項２】
ゲート端子、エミッタ端子およびコレクタ端子を具備する電力用半導体素子の駆動回路であって、
前記ゲート端子に駆動指令を出力する駆動指令発生手段と、
前記駆動指令発生手段からの出力信号に基づきゲート電圧検出期間設定信号を出力するゲート電圧検出期間設定手段と、
前記ゲート電圧検出期間設定信号によってそれぞれ異なるタイミングで取り込まれた前記ゲート端子からの複数のゲート電圧に基づきターンオフまたはターンオン動作のタイミングの補正の要否を判定するタイミング補正要否判定手段と、
前記タイミング補正要否判定手段の出力を保持するラッチ手段と、
前記ラッチ手段によって保持された信号に基づきターンオフまたはターンオン動作のタイミングの補正量を決定する遅延時間決定手段と、
を備えることを特徴とする電力用半導体素子の駆動回路。
【請求項３】
前記タイミング補正要否判定手段、前記ラッチ手段および前記遅延時間決定手段が、ターンオフおよびターンオン動作に対してそれぞれ別個に設けられていることを特徴とする請求項１または２記載の電力用半導体素子の駆動回路。
【請求項４】
前記タイミング補正要否判定手段が、ターンオフまたはターンオン動作指令時におけるそれぞれ異なる２つのタイミングで取り込んだ前記電流検出手段からの信号の差分演算を行う差分演算手段と、前記演算結果を所定値と比較する比較手段と、を備えることを特徴とする請求項１または３記載の電力用半導体素子の駆動回路。
【請求項５】
前記タイミング補正要否判定手段が、ターンオフまたはターンオン動作指令時におけるそれぞれ異なる２つのタイミングで取り込んだ前記ゲート電圧検出手段からの信号の差分演算を行う差分演算手段と、前記演算結果を所定値と比較する比較手段と、を備えることを特徴とする請求項２または３記載の電力用半導体素子の駆動回路。
【請求項６】
ターンオフおよびターンオン動作のタイミングに対してそれぞれ設けられた前記遅延時間決定手段からの各出力信号および遅延手段を介した駆動指令発生手段からの駆動指令信号に基づき論理演算を行い、論理演算結果を前記ゲート端子に出力する駆動パルス成形手段を備えることを特徴とする請求項３ないし５のいずれか１項記載の電力用半導体素子の駆動回路。
【請求項７】
ターンオン動作に対して設けられている前記比較手段が、比較器と、前記各比較器の出力信号を一方の入力とし、前記電流検出期間設定手段からの出力信号を他方の入力としてＡＮＤ演算を行い、演算結果を前記ラッチ手段に出力するＡＮＤ回路と、を備えることを特徴とする請求項３記載の電力用半導体素子の駆動回路。
【請求項８】
前記比較手段が一つの比較器からなり、前記ラッチ手段が計数器からなることを特徴とする請求項１ないし３のいずれか１項記載の電力用半導体素子の駆動回路。
【請求項９】
前記遅延時間決定手段が、前記ラッチ手段の出力信号に応じて最適なゲート抵抗を決定するゲート抵抗決定手段で構成されていることを特徴とする請求項１ないし３のいずれか１項記載の電力用半導体素子の駆動回路。
【請求項１０】
前記タイミング補正要否判定手段が、前記電流検知手段からの出力信号に基づき電流変化率を検出する電流変化率検出手段と、前記電流変化率を所定値と比較する比較器と、を備えることを特徴とする請求項１ないし３のいずれか１項記載の電力用半導体素子の駆動回路。
【請求項１１】
電力用半導体素子を流れる電流により発生する磁界を検出する磁界検出手段を備え、前記電流検出期間設定手段の代わりに、前記磁界検出手段からの出力信号に基づく磁界検出期間設定信号を出力する磁界検出期間設定手段を用いることを特徴とする請求項１記載の電力用半導体素子の駆動回路。
【請求項１２】
請求項１ないし１１のいずれか１項記載の電力用半導体素子の駆動回路により駆動される電力用半導体素子を複数個並列接続して構成されていることを特徴とする電力変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体素子の駆動回路および電力変換装置に関し、特に並列接続された複数個の電力用半導体素子間のスイッチングタイミングのずれを補正する電力用半導体素子の駆動回路および電力変換装置に関するものである。
【背景技術】
【０００２】
電力用半導体素子を並列接続することにより大容量の電力変換装置を構成する場合、電力用半導体素子、あるいは電力用半導体素子の駆動回路に用いる電子部品の特性の相違に起因して、並列接続した電力用半導体素子間でスイッチング動作のタイミングにずれが生じることがある。
【０００３】
従来の電力変換装置では、特許文献１の第７頁４〜３９行に示されているように、電力用自己消弧型半導体素子のターンオン動作時、ターンオフ動作時のいずれの場合においても、並列接続されている他の電力用半導体素子のコレクタ電流の状態と比較して、その結果に基づき電力用半導体素子毎に調整・制御を行うことによりスイッチングタイミングのずれを補正していた。
【０００４】
また、特許文献２の第３頁２０〜７０行に示されているように、ターンオフ指令信号入力時点近傍で検出した電流検出値と、ターンオフ指令信号が入力されている期間に検出した電流最大値との差が、比較器の参照値Ｓｅより大きければセットリセットフリップフロップ（ＳＲＦＦ）がＨｉ信号を出力し、この信号を受けて可変遅延回路によりターンオフするまでの時間を短くする駆動方法が用いられていた。
【０００５】
【特許文献１】特開平１１−２６２２４３号公報
【特許文献２】特開２００２−３６９４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１に開示された電力用半導体素子の駆動回路では、並列接続した複数個の電力用半導体素子間のコレクタ電流を直接比較して、遅れてスイッチング動作した電力用半導体素子に過渡的に電流が集中することを利用してスイッチングタイミングのずれを補正するため、並列接続数を３並列、４並列と多くすればするほど、回路構成および電力変換装置の構成が複雑かつ大型化するという問題点があった。
【０００７】
また、特許文献２に開示された電力用半導体素子の駆動回路では、ターンオフ指令信号入力時点近傍で検出した電流検出値と、ターンオフ指令信号が入力されている期間に検出した電流最大値との差が、比較器の参照値Ｓｅより大きければＳＲＦＦがＨｉ信号を出力し、ＳＲＦＦがＨｉ信号を出力すると、可変遅延回路が機能してターンオフ動作するまでの時間を短縮するものである。並列接続された複数個の電力用半導体素子間でターンオフ動作のタイミングがずれた場合、遅れてターンオフ動作する電力用半導体素子に過渡的に電流が集中し、減算器の出力信号がコンパレータの設定値Ｓｅより大きくなり、コンパレータが出力するＨｉ信号を受けたＳＲＦＦはＨｉ信号を出力する。ＳＲＦＦのリセット信号は指令信号Ｓのオン指令で行われるために、ｎ回目のターンオフ動作時におけるタイミングずれを同じｎ回目のターンオフ動作時に補正しなければならない。しかしながら、比較器がＨｉ信号を出す時点では既にタイミングがずれているために、ＳＲＦＦが機能したところで、実際にはターンオフ動作のタイミングを早めるのは不可能であった。また、ターンオン動作時のタイミングずれ補正ができないという問題点があった。
【０００８】
この発明は、上記のような問題点を解決するためになされたものであり、複数個の電力用半導体素子を並列に接続した場合でもスイッチングタイミングのずれが容易に補正できる電力用半導体素子の駆動回路を得ることを目的とし、さらにかかる電力用半導体素子の駆動回路により駆動される電力用半導体素子を複数個並列接続して構成される電力変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
この発明に係る電力用半導体素子の駆動回路は、ゲート端子、エミッタ端子およびコレクタ端子を具備する電力用半導体素子の駆動回路であって、上記電力用半導体素子を流れる電流を検出する電流検知手段と、上記ゲート端子に駆動指令を出力する駆動指令発生手段と、上記駆動指令発生手段からの出力信号に基づき電流検出期間設定信号を出力する電流検出期間設定手段と、上記電流検出期間設定信号によってそれぞれ異なるタイミングで取り込まれた上記電流検知手段からの複数の出力信号に基づきターンオフまたはターンオン動作のタイミングの補正の要否を判定するタイミング補正要否判定手段と、上記タイミング補正要否判定手段の出力を保持するラッチ手段と、上記ラッチ手段によって保持された信号に基づきターンオフまたはターンオン動作のタイミングの補正量を決定する遅延時間決定手段と、上記遅延時間決定手段によって選択された遅延時間に基づき生成された信号を上記ゲート端子へと出力する遅延時間生成手段と、を備える。
また、この発明に係る電力用半導体素子の駆動回路は、ゲート端子、エミッタ端子およびコレクタ端子を具備する電力用半導体素子の駆動回路であって、上記ゲート端子に駆動指令を出力する駆動指令発生手段と、上記駆動指令発生手段からの出力信号に基づきゲート電圧検出期間設定信号を出力するゲート電圧検出期間設定手段と、上記ゲート電圧検出期間設定信号によってそれぞれ異なるタイミングで取り込まれた上記ゲート端子からの複数のゲート電圧に基づきターンオフまたはターンオン動作のタイミングの補正の要否を判定するタイミング補正要否判定手段と、上記タイミング補正要否判定手段の出力を保持するラッチ手段と、上記ラッチ手段によって保持された信号に基づきターンオフまたはターンオン動作のタイミングの補正量を決定する遅延時間決定手段と、を備える。
【発明の効果】
【００１０】
この発明に係る電力用半導体素子の駆動回路は、上記の構成を具備しているので、複数個の電力用半導体素子を並列に接続した場合でも、他の電力半導体素子の動作状態を参照せずに、スイッチングタイミングのずれを電力用半導体素子の駆動回路毎に容易に補正し、かつタイミングずれ量が僅少の状態を保持しつづけることが可能となる。また、電力用半導体素子の駆動回路を小型化できる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１は実施の形態１に係る電力用半導体素子の駆動回路の主要部を示した図である。電力用半導体素子（以下、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を例に説明する。）２６に還流ダイオード２７が逆並列に接続され、また、ゲート端子にはゲート抵抗２５が接続され、電力用半導体素子２６を流れる電流を検出する電流センサ（電流検知手段）２８が設けられている。電力用半導体素子２６は、遅延時間ｔａを生成するための遅延回路４４、駆動パルス成形回路１、ゲートアンプ４５を介した駆動指令発生回路（駆動指令発生手段）２０からの出力によって駆動される。
【００１２】
第一のタイミング補正要否判定回路（タイミング補正要否判定手段）２は、２つの電流検出信号保持回路（電流検出信号保持手段）６ａ、６ｂ、差動増幅器７、３つの比較器８ａ、８ｂ、８ｃ、３つの比較器それぞれの参照電圧９ａ、９ｂ、９ｃ、により構成されている。電流検出信号保持回路６ａは、電流検出期間設定回路（電流検出期間設定手段）２９からの信号Ｓ１ａを受けてターンオフ指令時近傍における一定期間において電流センサ２８からの信号を取り込み、駆動指令発生回路２０のオン指令と同期して出力される電流検出期間設定回路２９からのリセット信号Ｒ１が入力されるまで信号を保持する。また、電流検出信号保持回路６ｂは、電流検出期間設定回路２９からの信号Ｓ１ｂを受け、Ｓ１ａと同じタイミングからＳ１ａより長い一定期間において電流センサ２８からの信号を取り込み、駆動指令発生回路２０のオン指令と同期して出力される電流検出期間設定回路２９からのリセット信号Ｒ１が入力されるまで信号を保持する。なお、取り込まれる信号としては，例えば上記一定期間内での電流ピーク値が挙げられる。
【００１３】
電流検出信号保持回路６ａ、６ｂに保持された電圧信号は差動増幅器（差分演算手段）７に入力される。差動増幅器７は、電流検出信号保持回路６ａ、６ｂに保持された電圧信号をそれぞれＶ６ａ、Ｖ６ｂ、差動増幅器７のゲインをＧ１（＞０）としたとき、Ｖｏｕｔ１＝Ｇ１（Ｖ６ｂ−Ｖ６ａ）を出力するものとする。差動増幅器７の出力信号Ｖｏｕｔ１は、３つの比較器（比較手段）８ａ、８ｂ、８ｃの非反転入力端子に入力される。また、比較器８ａ、８ｂ、８ｃの反転入力端子に入力される参照電圧９ａ、９ｂ、９ｃをそれぞれＶ９ａ、Ｖ９ｂ、Ｖ９ｃ（Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃ）に設定しておく。
【００１４】
並列接続された他の電力用半導体素子の駆動回路に対して先にオフする、あるいは、オフタイミングのずれが無い、またはオフタイミングの遅れが極めて小さくＶｏｕｔ１＜Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃの場合は、比較器８ａ、８ｂ、８ｃはいずれもＬｏ信号を出力する。オフタイミングの遅れがある程度大きくなり、Ｖ９ａ＜Ｖｏｕｔ１＜Ｖ９ｂ＜Ｖ９ｃとなる場合は、比較器８ａはＨｉ信号を比較器８ｂ、８ｃはともにＬｏ信号を出力する。また、Ｖ９ａ＜Ｖ９ｂ＜Ｖｏｕｔ１＜Ｖ９ｃの場合は、比較器８ａ、８ｂはＨｉ信号を、比較器８ｃはＬｏ信号を、それぞれ出力する。また、Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃ＜Ｖｏｕｔ１の場合は、比較器８ａ、８ｂ、８ｃはいずれもＨｉ信号を出力する。
【００１５】
第一のタイミングずれ調整回路（タイミングずれ調整手段）３はラッチ回路（ラッチ手段）１０ａ、１０ｂ、１０ｃ、遅延時間決定回路（遅延時間決定手段）１１、遅延回路（遅延時間生成手段）１２ａ、１２ｂ、１２ｃで構成されている。ラッチ回路１０ａ、１０ｂ、１０ｃはそれぞれ比較器８ａ、８ｂ、８ｃの出力信号をラッチして遅延時間決定回路１１の制御端子１１Ａ、１１Ｂ、１１Ｃにそれぞれ入力させる。遅延回路１２ａ、１２ｂ、１２ｃはそれぞれ駆動指令発生回路２０と遅延時間決定回路１１の選択端子１１Ｄ０、１１Ｄ１、１１Ｄ３間に設けられ、それぞれの遅延時間をｔａ１、ｔｂ１、ｔｃ１（ｔｃ１＜ｔｂ１＜ｔａ１＝ｔａ）となるように設定しておく。また、遅延時間決定回路１１の選択端子１１Ｄ７には駆動指令発生回路２０が直接接続される。遅延時間決定回路１１は制御端子１１Ａ、１１Ｂ、１１Ｃの信号に応じて選択端子１１Ｄ０、１１Ｄ１、１１Ｄ３、１１Ｄ７から適切な回路を選択して出力端子１１Ｙより信号を出力する。
【００１６】
図２に、実施の形態１に係る電力用半導体素子の駆動回路における遅延時間決定回路１１の入出力の関係を示す。第一のタイミング補正要否判定回路２の差動増幅器７の出力信号Ｖｏｕｔ１と比較器８ａ、８ｂ、８ｃの参照電圧Ｖ９ａ、Ｖ９ｂ、Ｖ９ｃの大小関係に応じて、遅延時間決定回路１１の出力信号１１Ｙは異なる。Ｖｏｕｔ１＜Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃの場合は選択端子１１Ｄ０が、Ｖ９ａ＜Ｖｏｕｔ１＜Ｖ９ｂ＜Ｖ９ｃの場合は選択端子１１Ｄ１が、Ｖ９ａ＜Ｖ９ｂ＜Ｖｏｕｔ１＜Ｖ９ｃの場合は選択端子１１Ｄ３が、Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃ＜Ｖｏｕｔ１の場合は選択端子１１Ｄ７が、それぞれ遅延時間決定回路１１により選択されて、出力端子１１Ｙより信号が出力される。
【００１７】
実施の形態１に係る電力用半導体素子の駆動回路におけるオフタイミングずれに関する補正タイムチャートを図３に示す。ここでは、並列接続された複数個の電力用半導体素子の駆動回路の中で、ターンオフタイミングの遅れた電力用半導体素子の駆動回路のｎ回目および（ｎ＋１）回目のスイッチング動作時における動作ロジックを示している。ｎ回目のターンオフ動作時において、差動増幅器７の出力信号Ｖｏｕｔ１と比較器８ａ、８ｂ、８ｃの参照電圧Ｖ９ａ、Ｖ９ｂ、Ｖ９ｃがＶ９ａ＜Ｖ９ｂ＜Ｖｏｕｔ１＜Ｖ９ｃとなり、比較器８ａおよび８ｂからＨｉ信号が出力され、比較器８ｃからはＬｏ信号が出力される。遅延時間決定回路１１の制御端子１１Ａ、１１ＢがともにＨｉ信号でラッチされ、遅延時間決定回路１１の制御端子１１ＣはＬｏ信号の状態を保持する。この結果、遅延時間決定回路１１は１１Ｄ３を選択し、（ｎ＋１）回目のターンオフタイミングを早めることになる。（ｎ＋１）回目のターンオフ動作時においてＶｏｕｔ１＜Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃとなると、比較器８ａ、８ｂ、８ｃの出力信号はいずれもＬｏとなるが、比較器８ａ、８ｂの出力信号はラッチ回路１０ａ、１０ｂに接続されているので、遅延時間決定回路１１の制御端子１１Ａ、１１ＢはともにＨｉ状態を維持するため、遅延時間決定回路１１は１１Ｄ３を選択した状態が保持される。
【００１８】
第二のタイミング補正要否判定回路４は２つの電流検出信号保持回路１３ａ、１３ｂと差動増幅器１４と３つの比較器１５ａ、１５ｂ、１５ｃ、３つの比較器それぞれの参照電圧１６ａ、１６ｂ、１６ｃにより構成されている。電流検出信号保持回路１３ａは、電流検出期間設定回路２９からの信号Ｓ２ａを受けてターンオン指令後における一定期間において電流センサ２８からの信号を取り込み、駆動指令発生回路２０のオフ指令と同期して出力される電流検出期間設定回路からのリセット信号Ｒ２が入力されるまで信号を保持する。また、電流検出信号保持回路１３ｂは、電流検出期間設定回路２９からの信号Ｓ２ｂを受けてＳ２ａと同じタイミングからＳ２ａより長い一定期間において電流センサ２８からの信号を取り込み、駆動指令発生回路２０のオフ指令と同期して出力される電流検出期間設定回路２９からのリセット信号Ｒ２が入力されるまで信号を保持する。なお、取り込まれる信号としては，例えば上記一定期間内での電流ピーク値が挙げられる。
【００１９】
電流検出信号保持回路１３ａ、１３ｂに保持された電圧信号は差動増幅器１４に入力される。電流検出信号保持回路１３ａ、１３ｂに保持された電圧信号をそれぞれＶ１３ａ、Ｖ１３ｂ、差動増幅器のゲインをＧ２（＞０）とすると、差動増幅器１４からはＶｏｕｔ２＝Ｇ２（Ｖ１３ｂ−Ｖ１３ａ）が出力される。差動増幅器１４からの出力信号Ｖｏｕｔ２は３つの比較器１５ａ、１５ｂ、１５ｃの非反転入力端子に入力される。また、比較器１５ａ、１５ｂ、１５ｃの反転入力端子に入力される参照電圧１６ａ、１６ｂ、１６ｃをそれぞれＶ１６ａ、Ｖ１６ｂ、Ｖ１６ｃ（Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃ）と設定しておく。
【００２０】
並列接続された他の電力用半導体素子の駆動回路より先にオンする、あるいは、オンタイミングのずれがない、またはオンタイミングの遅れが極めて小さくＶｏｕｔ２＜Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃである場合は、比較器１５ａ、１５ｂ、１５ｃはいずれもＬｏ信号を出力する。オンタイミングの遅れがある程度大きくなり、Ｖ１６ａ＜Ｖｏｕｔ２＜Ｖ１６ｂ＜Ｖ１６ｃとなる場合は、比較器１５ａはＨｉ信号を比較器１５ｂ、１５ｃはともにＬｏ信号を出力する。また、Ｖ１６ａ＜Ｖ１６ｂ＜Ｖｏｕｔ２＜Ｖ１６ｃの場合は、比較器１５ａ、１５ｂはＨｉ信号を、比較器１５ｃはＬｏ信号を出力する。また、Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃ＜Ｖｏｕｔ２となると、比較器１５ａ、１５ｂ、１５ｃはいずれもＨｉ信号を出力する。
【００２１】
第二のタイミングずれ調整回路５はラッチ回路１７ａ、１７ｂ、１７ｃ、遅延時間決定回路１８、遅延回路１９ａ、１９ｂ、１９ｃで構成されている。ラッチ回路１７ａ、１７ｂ、１７ｃはそれぞれ比較器１５ａ、１５ｂ、１５ｃの出力信号をラッチして遅延時間決定回路１８の制御端子１８Ａ、１８Ｂ、１８Ｃにそれぞれ入力される。遅延回路１９ａ、１９ｂ、１９ｃはそれぞれ駆動指令発生回路２０と遅延時間決定回路１８の選択端子１８Ｄ０、１８Ｄ１、１８Ｄ３間に設け、それぞれの遅延時間をｔａ２、ｔｂ２、ｔｃ２（ｔｃ２＜ｔｂ２＜ｔａ２＝ｔａ１＝ｔａ）となるように設定する。また、遅延時間決定回路１８の選択端子１８Ｄ７には駆動指令発生回路２０が直接接続される。遅延時間決定回路１８は制御端子１８Ａ、１８Ｂ、１８Ｃの信号に応じて選択端子１８Ｄ０、１８Ｄ１、１８Ｄ３、１８Ｄ７から適切な回路を選択して出力端子１８Ｙより信号を出力する。
【００２２】
実施の形態１に係る電力用半導体素子の駆動回路におけるオンタイミングずれに関する補正タイムチャートを図４に示す。ここでは、並列接続された複数個の電力用半導体素子の駆動回路の中で、ターンオンタイミングの遅れた電力用半導体素子の駆動回路のｎ回目および（ｎ＋１）回目のスイッチング動作時における動作ロジックを示している。ｎ回目のターンオン動作時において、差動増幅器１４の出力信号Ｖｏｕｔ２と参照電圧Ｖ１６ａ、Ｖ１６ｂ、Ｖ１６ｃがＶ１６ａ＜Ｖ１６ｂ＜Ｖｏｕｔ２＜Ｖ１６ｃとなり、比較器１５ａおよび１５ｂからＨｉ信号が出力され、遅延時間決定回路１８の制御端子１８Ａ、１８ＢがともにＨｉ信号でラッチされる。その結果、遅延時間決定回路１８は１８Ｄ３を選択し、（ｎ＋１）回目のターンオンタイミングを早めることになる。（ｎ＋１）回目のターンオン動作時においてＶｏｕｔ２＜Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃとなると、比較器１５ａ、１５ｂの出力信号はＬｏとなるが、比較器１５ａ、１５ｂの出力信号はそれぞれラッチ回路１７ａ、１７ｂに接続されているために、遅延時間決定回路１８の制御端子１８Ａ、１８ＢはともにＨｉ状態を維持し、遅延時間決定回路１８は１８Ｄ３を選択した状態が保持される。
【００２３】
駆動パルス成形回路（駆動パルス成形手段）１は、ＡＮＤ回路２１、ＯＲ回路２２、ＥＸＯＲ回路２３、２４で構成されている。駆動パルス成形回路１の論理を図５に示す。ＡＮＤ回路２１は第一のタイミングずれ調整回路３における遅延時間決定回路１１の出力信号１１Ｙと駆動指令発生回路２０から遅延回路４４を介して出力される信号とのＡＮＤ演算を行い、ＡＮＤ回路２１の出力信号はターンオフタイミングずれに対する補正信号を出力する。ＥＸＯＲ回路２３はＡＮＤ回路２１の出力信号と遅延回路４４の出力信号とのＥＸＯＲ演算を行い、ターンオフタイミングの補正幅のみを抽出した信号を出力する。ＯＲ回路２２は第二のタイミングずれ調整回路５における遅延時間決定回路１８の出力信号１８Ｙと駆動指令発生回路２０から遅延回路４４を介して出力される信号とのＯＲ演算を行い、ターンオンタイミングずれに対する補正信号を出力する。また、ＥＸＯＲ回路２４はＥＸＯＲ２３の出力信号とＯＲ回路２２のＥＸＯＲ演算を行い、ターンオン動作時およびターンオフ動作時双方のタイミングずれを補正した信号を出力する。ＥＸＯＲ回路２４の出力信号はゲートアンプ４５、ゲート抵抗２５を介して、電力用半導体素子２６のゲート端子に入力される。
【００２４】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて、遅延時間決定回路１１、１８が制御信号の最適なパルス幅を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。しかも、かかる動作は他の電力用半導体素子の駆動回路の動作を何ら参照すること無く、各電力用半導体素子の駆動回路毎に行われるので、複数個の電力用半導体素子を並列に多数接続した場合でも、スイッチングタイミングのずれを各電力用半導体素子の駆動回路毎に容易に補正できる。また、各電力用半導体素子の駆動回路間の配線を従来より低減できる結果、電力用半導体素子の駆動回路自体や電力変換装置を小型化できる。
【００２５】
本実施の形態では、ターンオフ動作時およびターンオン動作時の両方に対するタイミング補正手段を備えた場合を一例として説明しているが、いずれか一方のタイミング補正のみを実施する場合には、以下に記す構成とすればよい。ターンオフタイミングに対する補正のみを実施する場合、第一のタイミング補正要否判定回路２、第一のタイミングずれ調整回路３を用い、駆動パルス成形回路１はＡＮＤ回路２１のみで構成すればよく、また、ターンオンタイミングに対する補正のみを実施する場合、第二のタイミング補正要否判定回路４、第二のタイミングずれ調整回路５を用い、駆動パルス成形回路１はＯＲ回路２２のみで構成すればよい。因みに、いずれか一方のタイミング補正にのみ対応する構成は、以下に記載するすべての実施の形態に対しても同様に適用可能である。
【００２６】
なお、第一のタイミング補正要否判定回路２および第二のタイミング補正要否判定回路４の構成要素である差動増幅器７および１４の出力はいずれも３個の比較器の非反転入力端子と接続されているが、比較器の数は３個に限定されるものではなく、１個あるいは２個でも良いし、４個以上であっても良い。なお、かかる構成は以下に記載する実施の形態２〜１１に対しても同様に適用可能である。
【００２７】
また、Ｓ１ｂ、Ｓ２ｂはそれぞれＳ１ａ、Ｓ２ａと同一のタイミングから電流センサ２８からの信号の取り込みを開始しているが、それぞれＳ１ａ、Ｓ２ａからの信号取り込み終了後の一定期間において電流センサ２８からの信号を取り込んでも良い。
【００２８】
上述の電力用半導体素子の駆動回路により駆動される電力用半導体素子を複数個並列接続したパワーユニット１０３ａを１相分とし、パワーユニット１０３ａと内部構成を一にするパワーユニット１０３ｂ、１０３ｃとにより構成した三相インバータと、負荷モータ１０１とを示したのが図６である。かかる電力用半導体素子の駆動回路により駆動される電力用半導体素子を複数個並列接続した電力変換装置を用いると、並列接続された電力用半導体素子間の電流アンバランス、損失のアンバランスが改善でき、電力変換装置を効率よく駆動することができる。しかも、電力変換装置全体の小型化が図れる。
【００２９】
実施例１．
実施の形態１に係る電力用半導体素子の駆動回路を実際に動作させた試験結果を図７に示す。２並列接続した電力用半導体素子の一方のスイッチングタイミング（ターンオフタイミングのみ）を１６０ｎｓ遅らせてスイッチング動作を行った際の電力用半導体素子に流れる電流波形を示したものである。横軸は時間で１００μs／ｄｉｖ、縦軸は電流で２００Ａ／ｄｉｖで示している。１回目のターンオフ動作では一方の電力用半導体素子の駆動回路はスイッチングタイミングが遅れている。続く２回目のターンオフ動作時においてはタイミングずれが補正されている。さらに、３回目のターンオフ動作では、スイッチングタイミングのずれを補正した状態が維持されている。
【００３０】
実施の形態１に係る電力用半導体素子の駆動回路では、ラッチ回路１０、１７を備えているため一度タイミング補正が必要だと判定すると駆動回路自体の電源をオフしない限り補正量を保持することが可能である。よって、上述したように、３回目のターンオフ動作についてもスイッチングタイミングのずれを補正した状態が維持され、タイミングずれ量が僅少の状態を保持し続けることが可能となるのである。なお、図７はターンオフタイミングに対する補正の試験結果を示したものであるが、ターンオンタイミングのずれに対しても同様に補正可能である。
【００３１】
実施の形態２．
実施の形態２に係る電力用半導体素子の駆動回路の主要部を図８に示す。実施の形態１では、ターンオン動作時におけるスイッチングタイミングのずれを、並列接続された他の電力用半導体素子の駆動回路と比較して遅れてオンした際に、次回のターンオン動作タイミングを早めることでタイミングずれを補正する方法について示した。しかし、並列接続された他の電力用半導体素子の駆動回路と比較して先にオンした際に、次のターンオン動作タイミングを遅らせることでタイミングずれを補正する方法を用いても良い。
【００３２】
実施の形態１の場合と比較すると第二のタイミング補正要否判定回路４と第二のタイミングずれ調整回路５および駆動パルス成形回路１の構成および電流検出期間設定回路２９から出力される信号Ｓ２ｂの動作タイミングが異なる。第二のタイミング補正要否判定回路４における比較器１５ａ、１５ｂ、１５ｃの出力がそれぞれＡＮＤ回路（ＡＮＤ手段）４３ａ、４３ｂ、４３ｃを介して、第二のタイミングずれ調整回路５におけるラッチ回路１７ａ、１７ｂ、１７ｃに入力される。ＡＮＤ回路４３ａ、４３ｂ、４３ｃの一方の入力端子には電流検出期間設定回路２９からの信号Ｓ２ｂが入力される。かかる信号Ｓ２ｂはＳ２ａからの信号取り込み終了後の一定期間、Ｈｉ信号を出力する。電流検出期間保持回路１３ａ、１３ｂの動作は、実施の形態１と同様である。差動増幅器１４は、電流検出信号保持回路１３ａ、１３ｂに保持された電圧信号をそれぞれＶ１３ａ、Ｖ１３ｂ、差動増幅器のゲインをＧ２（＞０）としたとき、Ｖｏｕｔ２＝Ｇ２（Ｖ１３ａ−Ｖ１３ｂ）が出力されるものとする。比較器１５ａ、１５ｂ、１５ｃの反転入力端子に入力される参照電圧は実施の形態１と同様にＶ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃと設定する。ＡＮＤ回路４３ａ、４３ｂ、４３ｃが存在するために、比較器１５ａ、１５ｂ、１５ｃからはＳ２ｂ信号入力期間中のみラッチ回路１７ａ、１７ｂ、１７ｃに出力される。
【００３３】
並列接続された他の電力用半導体素子の駆動回路より遅れてオンする、あるいは、オンタイミングのずれがない、またはオンタイミングの進みが極めて小さくＶｏｕｔ２＜Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃの場合は、ＡＮＤ回路４３ａ、４３ｂ、４３ｃはいずれもＬｏ信号を出力する。オンタイミングの進みがある程度大きくなり、Ｖ１６ａ＜Ｖｏｕｔ２＜Ｖ１６ｂ＜Ｖ１６ｃの場合は、ＡＮＤ回路４３ａはＨｉ信号をＡＮＤ回路４３ｂ、４３ｃはともにＬｏ信号を出力する。また、Ｖ１６ａ＜Ｖ１６ｂ＜Ｖｏｕｔ２＜Ｖ１６ｃの場合は、ＡＮＤ回路４３ａ、４３ｂはＨｉ信号を、ＡＮＤ回路４３ｃはＬｏ信号を出力する。また、Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃ＜Ｖｏｕｔ２となると、ＡＮＤ回路４３ａ、４３ｂ、４３ｃはいずれもＨｉ信号を出力する。
【００３４】
第二のタイミングずれ調整回路５については、その構成要素は実施の形態１と同様であるが、遅延時間がそれぞれｔａ２、ｔｂ２、ｔｃ２、ｔｄ２（ｔａ＝ｔａ１＝ｔａ２＜ｔｂ２＜ｔｃ２＜ｔｄ２）で表される遅延回路１９ａ、１９ｂ２、１９ｃ、１９ｄがそれぞれ遅延時間決定回路１８の選択端子１８Ｄ０、１８Ｄ１、１８Ｄ３、１８Ｄ７に接続されている。遅延時間決定回路１８の制御端子１８Ａ、１８Ｂ、１８Ｃの信号に応じて選択端子１８Ｄ０、１８Ｄ１、１８Ｄ３、１８Ｄ７から適切な回路が選択され、出力端子１８Ｙより信号が出力される。
【００３５】
また、駆動パルス成形回路１は、ＡＮＤ回路３０、３１、３２で構成され、ターンオン動作時およびターンオフ動作時双方のタイミングずれを補正した信号を出力する。ＡＮＤ回路３２の出力信号はゲートアンプ４５、ゲート抵抗２５を介して、電力用半導体素子２６のゲート端子に入力される。
【００３６】
実施の形態２に係る電力用半導体素子の駆動回路におけるオンタイミングずれに関する補正タイムチャートを図９に示す。ここでは、並列接続された複数個の電力用半導体素子の駆動回路の中で、ターンオンタイミングの早い電力用半導体素子の駆動回路のｎ回目および（ｎ＋１）回目のスイッチング動作時における動作ロジックを示している。ｎ回目のターンオン動作時において、差動増幅器１４の出力信号Ｖｏｕｔ２と比較器１５の参照電圧１６ａ、１６ｂ、１６ｃがＶ１６ａ＜Ｖ１６ｂ＜Ｖｏｕｔ２＜Ｖ１６ｃとなり、比較器１５ａおよび１５ｂからＨｉ信号が出力され、遅延時間決定回路１８の制御端子１８Ａ、１８ＢがともにＨｉ信号でラッチされる。その結果、遅延時間決定回路１８は１８Ｄ３を選択し、（ｎ＋１）回目のターンオンタイミングを遅らせることになる。（ｎ＋１）回目のターンオン動作時において、Ｖｏｕｔ２＜Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃとなると比較器１５ａ、１５ｂの出力信号がＬｏとなるが、比較器１５ａ、１５ｂの出力信号はＡＮＤ回路４３ａ、４３ｂ、４３ｃを介してそれぞれラッチ回路１７ａ、１７ｂに接続されているために、遅延時間決定回路１８の制御端子１８Ａ、１８ＢがともにＨｉ信号の状態、すなわち、遅延時間決定回路１８は１８Ｄ３を選択した状態が保持される。このような構成とすることで、ｎ回目のスイッチング動作におけるターンタイミングのずれを（ｎ＋１）回目のターンオンタイミングを遅らせることでそのずれを補正することができる。
【００３７】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持し続けることが可能となる。また、各電力用半導体素子の駆動回路間の配線を従来より低減できるため、電力用半導体素子の駆動回路自体や電力変換装置を小型化できる。
【００３８】
実施の形態３．
実施の形態３に係る電力用半導体素子の駆動回路の主要部を図１０に示す。図１における第一のタイミングずれ調整回路３および第二のタイミングずれ調整回路５は図１０に示すような構成であっても良い。すなわち、第一のタイミングずれ調整回路３はラッチ回路１０ａ、１０ｂ、１０ｃと抵抗３４、３５ａ、３５ｂ、３５ｃ、スイッチ３３ａ、３３ｂ、３３ｃで構成され、抵抗３５ａ、３５ｂ、３５ｃをスイッチ３３ａ、３３ｂ、３３ｃを介してゲート抵抗３４と並列接続している。スイッチ３３ａ、３３ｂ、３３ｃはいずれもＨｉ信号入力時にオンするように制御される。また、３９、４０は電力用半導体素子２６を駆動するための半導体スイッチである。
【００３９】
かかる駆動回路構成を採用したため、Ｖｏｕｔ１＜Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃの場合は、オフゲート抵抗は抵抗３４のみであり、Ｖ９ａ＜Ｖｏｕｔ１＜Ｖ９ｂ＜Ｖ９ｃの場合は、スイッチ３３ａがオンし、オフゲート抵抗は抵抗３４と抵抗３５ａが並列接続された合成抵抗となる。さらに、Ｖ９ａ＜Ｖ９ｂ＜Ｖｏｕｔ１＜Ｖ９ｃのときはスイッチ３３ａ、３３ｂがオンし、オフゲート抵抗は抵抗３４と抵抗３５ａ、３５ｂが並列接続された合成抵抗となり、Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃ＜Ｖｏｕｔ１の場合は、スイッチ３３ａ、３３ｂ、３３ｃがオンし、オフゲート抵抗は抵抗３４と抵抗３５ａ、３５ｂ、３５ｃが並列接続された合成抵抗となる。このようにターンオフタイミングずれ幅の増大に対してゲート抵抗を小さくすることができる。
【００４０】
実施の形態３に係る電力用半導体素子の駆動回路におけるオフタイミングずれに関する補正タイムチャートを図１１に示す。ここでは、並列接続された複数個の電力用半導体素子の駆動回路の中で、ターンオフタイミングの遅れた電力用半導体素子の駆動回路のｎ回目および（ｎ＋１）回目のスイッチング動作時における動作ロジックを示している。ｎ回目のターンオフ動作時において、差動増幅器７の出力信号Ｖｏｕｔ１と比較器８ａ、８ｂ、８ｃの参照電圧Ｖ９ａ、Ｖ９ｂ、Ｖ９ｃがＶ９ａ＜Ｖ９ｂ＜Ｖｏｕｔ１＜Ｖ９ｃとなり、比較器８ａおよび８ｂからＨｉ信号が出力され、比較器８ｃからはＬｏ信号が出力され、スイッチ３３ａ、３３ｂがオンする。オフゲート抵抗が抵抗３４と抵抗３５ａ、３５ｂの合成抵抗となり、（ｎ＋１）回目のターンオフ速度を速めることになる。（ｎ＋１）回目のターンオフ動作時において、Ｖｏｕｔ１＜Ｖ９ａ＜Ｖ９ｂ＜Ｖ９ｃとなると比較器８ａ、８ｂ、８ｃの出力がいずれもＬｏ信号となるが、比較器８ａ、８ｂの出力信号はラッチ回路１０ａ、１０ｂに接続されているためにスイッチ３３ａ、３３ｂはオンした状態を維持するので、ターンオフ速度が速い状態が保持される。
【００４１】
第二のタイミングずれ調整回路５はラッチ回路１７ａ、１７ｂ、１７ｃと抵抗３７、３８ａ、３８ｂ、３８ｃ、スイッチ３６ａ、３６ｂ、３６ｃで構成され、抵抗３８ａ、３８ｂ、３８ｃをスイッチ３６ａ、３６ｂ、３６ｃを介してゲート抵抗３７と並列接続している。スイッチ３６ａ、３６ｂ、３６ｃはそれぞれラッチ回路１７ａ、１７ｂ、１７ｃの出力信号がＨｉ信号時にオンするように制御される。動作は第一のタイミングずれ調整回路３と同様で、ターンオンタイミングずれ幅が大きくなるとゲート抵抗を小さくするように制御する。
【００４２】
実施の形態３に係る電力用半導体素子の駆動回路におけるオンタイミングずれに関する補正タイムチャートを図１２に示す。ここでは、並列接続された複数個の電力用半導体素子の駆動回路の中で、ターンオンタイミングの遅れた電力用半導体素子の駆動回路のｎ回目および（ｎ＋１）回目のスイッチング動作時における動作ロジックを示している。ｎ回目のターンオン動作時において、差動増幅器１４の出力信号Ｖｏｕｔ２と参照電圧Ｖ１６ａ、Ｖ１６ｂ、Ｖ１６ｃがＶ１６ａ＜Ｖ１６ｂ＜Ｖｏｕｔ２＜Ｖ１６ｃとなり、比較器１５ａおよび１５ｂからＨｉ信号が出力され、比較器１５ｃからはＬｏ信号が出力され、スイッチ３６ａ、３６ｂがオンする。オンゲート抵抗が抵抗３７と抵抗３８ａ、３８ｂの合成抵抗となり、（ｎ＋１）回目のターンオン速度を速めることになる。（ｎ＋１）回目のターンオン動作時において、Ｖｏｕｔ２＜Ｖ１６ａ＜Ｖ１６ｂ＜Ｖ１６ｃとなると比較器１５ａ、１５ｂの出力信号はＬｏとなるが、比較器１５ａ、１５ｂの出力信号はそれぞれラッチ回路１７ａ、１７ｂに接続されているためターンオン速度が速い状態が保持される。
【００４３】
なお、Ｓ１ｂ、Ｓ２ｂはそれぞれＳ１ａ、Ｓ２ａと同一のタイミングから電流センサ２８からの信号の取り込みを開始しているが、それぞれＳ１ａ、Ｓ２ａからの信号取り込み終了後の一定期間において電流センサ２８からの信号を取り込んでも良い。
【００４４】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じてゲート抵抗を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。さらに、実施の形態１、２における遅延時間決定回路１１、１８および駆動パルス成形回路１が不要となるために回路構成をコンパクトにすることも可能となる。
【００４５】
実施の形態４．
実施の形態４に係る電力用半導体素子の駆動回路の主要部を図１３に示す。図１０における第二のタイミングずれ調整回路５は図１３に示すような構成であっても良い。実施の形態２と同様に、オンタイミングに関する補正方法を、ｎ回目のターンオン動作時において、並列接続された他の電力用半導体素子の駆動回路と比較して先にオンした際に、（ｎ＋１）回目のターンオン動作を遅らせることによりオンタイミングのずれを補正するものである。図１０で示した電力用半導体素子の駆動回路と比較すると、第二のタイミング補正要否判定回路４と第二のタイミングずれ調整回路５の構成が異なる。なお、第二のタイミング補正要否判定回路４の構成および動作については実施の形態２と同様である。第二のタイミングずれ調整回路５については、ラッチ回路１７ａ、１７ｂ、１７ｃの出力信号はそれぞれＮＯＴ回路４１ａ、４１ｂ、４１ｃを介してスイッチ３６ａ、３６ｂ、３６ｃと接続されている。かかる構成とすることで、オンタイミングずれが大きいほどオンゲート抵抗を大きくし、オンタイミングずれの補正を行うことができる。
【００４６】
実施の形態４に係る電力用半導体素子の駆動回路におけるオフタイミングずれに関する補正タイムチャートを図１４に、オンタイミングずれに関する補正タイムチャートを図１５にそれぞれ示す。
【００４７】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じてゲート抵抗を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。さらに、実施の形態１、２における遅延時間決定回路１１、１８および駆動パルス成形回路１が不要となるために回路構成を簡略化できる。
【００４８】
実施の形態５．
実施の形態５に係る電力用半導体素子の駆動回路の主要部を図１６に示す。図１における第一のタイミング補正要否判定回路２と第二のタイミング補正要否判定回路４は、図１６に示すような構成であっても良い。すなわち、電流検出信号保持回路６、１３および差動増幅器７、１４に代えて、電流変化率検出回路（電流変化率検出手段）４２−１、４２−２を用いる点に特徴がある。並列接続された複数個の電力用半導体素子の駆動回路の中で、ターンオフタイミングが遅れた電力用半導体素子の駆動回路では、ターンオフ動作時に電流が急激に増大する。かかる電流変化率を電流変化率検出手段４２−１により検出し、比較器８の参照値９ａ、９ｂ、９ｃと比較する。また、ターンオンタイミングずれについては、遅れてターンオン動作した電力用半導体素子の駆動回路では、ターンオン動作後の電流変化率が、タイミングずれのない場合と比較して高くなる。かかる電流変化率を電流変化率検出手段４２−２により検出し、比較器１５の参照値１６ａ、１６ｂ、１６ｃと比較する。その後の動作については実施の形態１の電力用半導体素子の駆動回路と同様であり、ｎ回目のターンオフタイミングの遅れに基づき（ｎ＋１）回目のターンオフタイミングを早め、ｎ回目のターンオンタイミングの遅れに基づき（ｎ＋１）回目のターンオンタイミングを早めるものである。
【００４９】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を適宜選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。
【００５０】
実施の形態６．
実施の形態６に係る電力用半導体素子の駆動回路の主要部を図１７に示す。実施の形態５では、電流変化率検出手段は電力用半導体素子を流れる電流を検出する電流検出手段の出力信号に対する微分演算手段であるが、図１７に示すように電流変化率を直接検出する方法を用いても良い。電力用半導体素子を流れる電流は時間的に変化するが、電流が時間的に変化すると磁界が発生する。そこで、実施の形態６に係る電力用半導体素子の駆動回路では、電流変化率検出手段として、サーチコイルやループアンテナ等の磁界検出手段４８を用いる。なお、磁界を検出する期間を設定する磁界検出期間設定回路（磁界検出期間設定手段）４９の動作設定は、上述の電流検出期間設定回路２９と同様であり、また、その他の動作に関しては実施の形態１で述べたものと同様である。
【００５１】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を適宜選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。
【００５２】
実施の形態７．
実施の形態７に係る電力用半導体素子の駆動回路の主要部を図１８に示す。実施の形態５と同様に電流変化率をタイミングずれの検出手段としたものであるが、実施の形態２で述べた場合と同様に、並列接続された他の電力用半導体素子の駆動回路と比較して先にオンした際に、遅延時間決定回路１８により最適な回路を選択して、次のターンオン動作を遅らせることによりターンオン動作時のタイミングずれを補正する方法を示したのが図１８である。
【００５３】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を適宜選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。
【００５４】
実施の形態８．
実施の形態８に係る電力用半導体素子の駆動回路の主要部を図１９に示す。実施の形態５、６同様に電流変化率をタイミングずれの検出手段としたものであるが、タイミング調整回路を図１０に示すようにゲート抵抗を切り替えることによりタイミングずれを補正する方法である。並列接続された他の電力用半導体素子の駆動回路と比較してターンオンおよびターンオフが遅れて動作した際に、オンゲート、オフゲート抵抗を小さくすることによりスイッチング動作速度を速めることによりタイミングずれを補正する方法を示したのが図１９である。また、実施の形態６で述べたように、電流変化率検出手段として磁界検出手段を用いても良い。
【００５５】
上述の構成によれば、ターンオン動作時およびターンオフ動作時のそれぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じてゲート抵抗を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。さらに、実施の形態１、２における遅延時間決定回路１１、１８および駆動パルス成形回路１が不要となるために回路構成を簡略化できる。
【００５６】
実施の形態９．
実施の形態９に係る電力用半導体素子の駆動回路の主要部を図２０に示す。実施の形態７と同様に電流変化率をタイミングずれの検出手段とし、ゲート抵抗を変化させることによりタイミングずれを補正するというものであるが、ターンオンタイミングの補正を、並列接続された他の電力用半導体素子の駆動回路と比較して先にオンした際に、次のターンオン動作時にオンゲート抵抗を大きくすることにより、ターンオン動作速度を遅くすることでタイミングずれを補正する方法を示したのが図２０である。また、実施の形態６で述べたように、電流変化率検出手段として磁界検出手段を用いても良い。
【００５７】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じてゲート抵抗を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。さらに、実施の形態１、２における遅延時間決定回路１１、１８および駆動パルス成形回路１が不要となるために回路構成を簡略化できる。
【００５８】
実施の形態１０．
実施の形態１から９まではスイッチングタイミングのずれを検出する手段として電流センサを用いていたが、図２１に示す実施の形態１０の電力用半導体素子の駆動回路では、スイッチングタイミングのずれを検出する手段としてゲート電圧を用いることを特徴とする。なお、図１に記載した実施の形態１の電力用半導体素子の駆動回路とは、電流センサを検出手段としていない点および電流検出期間設定回路２９に代わりゲート電圧検出期間設定回路（ゲート電圧検出期間設定手段）５０を用いる点のみが異なり、他の動作については同じである。
【００５９】
実施の形態１０の電力用半導体素子の駆動回路におけるコレクタ電流とゲート電圧の関係を図２２および図２３に示す。図２２はスイッチングタイミングの揃っている場合の電力用半導体素子２６を流れるコレクタ電流とゲート電圧の関係を示したものである。通常、ターンオン動作時およびターンオフ動作時のそれぞれにおいてゲート電圧が一定となる期間（ミラー期間）が存在する。ターンオン動作時においては、ゲート電流はＩＧＢＴのゲート／エミッタ間の入力容量を充電し、ゲート電圧がしきい値に達するとＩＧＢＴがオンし、コレクタ電流が増加する。コレクタ電流が誘導負荷電流と同程度の電流値に達するとコレクタ電圧が低下し、ゲート／コレクタ間の帰還容量が放電する。ゲート駆動回路から供給される出力電流の大半が帰還容量の放電電流となるため、ゲート電圧は一定電圧となる。
【００６０】
通常、ターンオン動作時においては、オフ状態にある反対アーム側の電力用半導体素子に逆並列に接続されたダイオードにリカバリー電流が流れるため、コレクタ電流はターンオン過渡状態において極大値を持つ。このとき、ゲート電圧も極大値を持つことになる。一方、ターンオフ動作時については、ゲート／エミッタ間の入力容量の放電によりゲート電圧をしきい値以下としオフしようとするが、コレクタ電圧が上昇するためにゲート／コレクタ間の帰還容量の充電が必要となる。コレクタ電圧が電源電圧に到達しないとコレクタ電流は低下しないため、ターンオフ動作直前のコレクタ電流におけるしきい値電圧でゲート電圧は一定となる。このミラー期間における駆動回路の出力電流は帰還容量の充電電流となる。このようにしてターンオン動作時およびターンオフ動作時にミラー期間と呼ばれるゲート電圧が一定値を示す期間が存在する。
【００６１】
図２３はターンオン動作およびターンオフ動作のスイッチングタイミングが他の並列接続された電力用半導体素子より遅れて動作した電力用半導体素子のコレクタ電流とゲート電圧の関係を示した図である。ターンオンタイミングが遅れた電力用半導体素子については、ダイオードのリカバリーに伴うコレクタ電流の極大値は観測されなくなるため、ターンオン動作時における２つのタイミングにおいてゲート電圧のピーク値を検出・保持してターンオンタイミングのずれの有無を判定することが可能である。ターンオフタイミングが遅れた場合については、並列接続された他の電力用半導体素子を流れていたコレクタ電流を分担することとなり、ターンオフ動作の過渡状態に電流集中が発生し、コレクタ電流は極大値を持つことになる。このときゲート電圧も極大値を持つため、ターンオフ動作時における２つのタイミングにおいてゲート電圧のピーク値を検出・保持してターンオフタイミングのずれの有無を判定すればよい。
【００６２】
このように、並列接続された複数個の電力用半導体素子間のスイッチングタイミングのずれを検出する手段としてゲート電圧を検出手段として適用すれば、スイッチングタイミングを補正することが可能である。図２１に示した電力用半導体素子の駆動回路は、実施の形態１とタイミングずれの検出手段および電流検出期間設定回路２９に代わりゲート電圧検出期間設定回路５０を用いる点のみが異なり、タイミング補正の動作については、実施の形態１と同様に並列接続された他の電力用半導体素子のターンオンタイミングおよびターンオフタイミングが遅れた場合に遅延時間決定回路１１、１８を用いて次のターンオンタイミングおよびターンオフタイミングを早めるというものである。
【００６３】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を適宜選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持し続けることが可能となる。さらに、電流センサが不要となるために低コストで小型な電力変換装置を構成することが可能となる。
【００６４】
実施の形態１１．
図２４は実施の形態１１による電力用半導体素子の駆動回路の主要部を示した図である。実施の形態１０では遅延時間決定回路１１、１８を用いて、ターンオンおよびターンオフタイミングのずれの補正を行っていたが、実施の形態３と同様にオンゲート抵抗およびオフゲート抵抗を複数個並列に接続し、ラッチ回路１０および１７の出力に応じてオンゲート抵抗およびオフゲート抵抗を小さくすることにより、並列接続した他の電力用半導体素子と比較して遅れてターンオン動作あるいはターンオフ動作した電力用半導体素子のターンオンタイミングおよびターンオフタイミングを早めることができる。
【００６５】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じてゲート抵抗を選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。さらに、実施の形態１、２における遅延時間決定回路１１、１８および駆動パルス成形回路１が不要となるために回路構成を簡略化できる。
【００６６】
実施の形態１２．
図２５は実施の形態１２に係る電力用半導体素子の駆動回路の主要部を示した図である。実施の形態１１までの説明では、タイミング補正要否判定回路における比較器を複数個設けることにより、精度よくタイミング補正を実施する例について述べたが、比較器を１個のみとするとタイミングずれに対する補正は１段階しか設定できないため、複数の比較器を設けて複数の補正段階を設定している。このように精度よくタイミング補正を実施するために、補正段階の数だけ比較器を設けていた。
【００６７】
実施の形態１２に係る電力用半導体素子の駆動回路では、タイミングずれ検出回路２、４における比較器をそれぞれ１個とし、その代わりにタイミングずれ調整回路３、５にそれぞれ比較器から出力される信号をカウントする計数器（計数手段）４６、４７を設けている点に特徴がある。図２５に示した駆動回路では、スイッチングタイミングのずれを検出する手段として電流センサ２８を用い、計数器４６、４７からの出力信号をそれぞれ遅延時間決定回路１１、１８に入力し、最終的に、駆動パルス成形手段１によりスイッチングタイミングのずれを補正するものである。
【００６８】
実施の形態１２に係る電力用半導体素子の駆動回路における比較器７、１４の出力信号と計数器４６、４７の出力信号との関係を図２６に示す。ここで、計数器４６、４７は立ち下がり検出回路として動作するものとして説明する。比較器７、１４の出力信号を計数器４６、４７のＣＫ端子に接続しており、計数器４６、４７のＣＫ端子に入力される比較器７、１４の出力信号がＨｉ信号からＬｏ信号へと変化すると計数器４６、４７の出力端子Ｑ１の状態は変化する。同様にしてＱ１の信号がＨｉ信号からＬｏ信号へと変化すると計数器出力端子Ｑ２の状態が、Ｑ２の信号がＨｉ信号からＬｏ信号へと変化すると計数器出力端子Ｑ３の状態が変化する。
【００６９】
遅延時間決定回路１１、１８の制御端子Ａ、Ｂ、Ｃを計数器４６、４７の出力端子Ｑ１、Ｑ２、Ｑ３と接続しているため、比較器４６、４７からの出力に応じて、遅延時間決定回路１１、１８の制御端子Ａ、Ｂ、Ｃの状態が変化する。
【００７０】
例えば、スイッチングタイミングのずれが極めて小さく、比較器７、１４から信号が出力されない時、計数器４６、４７からはＱ１、Ｑ２、Ｑ３のすべての端子はＬｏ信号を出力したままである。このとき、遅延時間決定回路１１、１８は制御端子Ａ、Ｂ、ＣがすべてＬｏ状態であるため、遅延時間決定回路１１、１８の出力端子Ｙは選択端子Ｄ０と接続される。スイッチングタイミングのずれに伴い、比較器７、１４からＨｉ信号が出力されると、計数器４６、４７からはＱ１のみＨｉ信号を出力されるとともにその状態が保持され、Ｑ２およびＱ３端子からはＬｏ信号が出力される。この場合は、遅延時間決定回路１１、１８の制御端子ＡのみＨｉとなり、制御端子Ｂおよび制御端子ＣはＬｏ状態である。このとき、遅延時間決定回路１１、１８の出力端子ＹはＤ１端子と接続される。また、スイッチングタイミングのずれがある程度大きく一度タイミング補正を行っても、次のスイッチング動作において、また、比較器７、１４がＨｉ信号を出力する場合は、計数器４６、４７の出力端子Ｑ１はＬｏとなるとともに出力端子Ｑ２はＨｉとなる。この場合は、出力端子Ｑ３はＬｏ状態のままであり、遅延時間決定回路１１、１８の制御端子は制御端子ＢのみＨｉ状態となり、制御端子Ａおよび制御端子ＣはＬｏ状態となって、遅延時間決定回路１１、１８の出力端子Ｙは選択端子Ｄ２と接続されることになる。比較器７、１４から３回目の出力信号があると計数器４６、４７の出力端子はＱ１が再びＨｉ状態を、Ｑ２はＨｉ状態を、Ｑ３はＬｏ状態を維持したままである。このとき、遅延時間決定回路１１、１８の制御端子Ａ、Ｂ、Ｃは制御端子Ａと制御端子ＢがＨｉ状態、制御端子ＣがＬｏ状態となり、遅延時間決定回路１１、１８の出力端子Ｙは選択端子Ｄ３と接続される。図２５では遅延時間決定回路１１、１８の出力端子はＤ０からＤ３の計４端子しか示していないが、制御端子がＡ、Ｂ、Ｃの３個あるため実際の出力端子はＤ０からＤ７の８端子存在する。比較器から７回Ｈｉ信号を出力する場合は遅延時間決定回路の出力端子ＹはＤ７端子と接続される。なお、この場合は、遅延回路１２、１９はいずれも７回路を設けている必要があることは言うまでもない。
【００７１】
実施の形態１から１１までで述べてきたように比較器からの１回の出力信号により制御信号の最適なパルス幅を選択することはできないが、スイッチング動作毎に比較器７、１４からの出力信号に応じて遅延時間決定回路１１、１８は制御端子Ａ、Ｂ、Ｃの状態が決定され、Ｄ０、Ｄ１、Ｄ２、Ｄ３から適切な回路を選択することができ、スイッチングタイミングのずれをターンオン動作時あるいはターンオフ動作時またはその両方について補正することが可能となる。
【００７２】
また、本実施の形態では、比較器の数を減らすことができ、また、計数器自身がラッチ回路の役割をも果たすために専用のラッチ回路も不要となる。そのため、回路部品点数が減少し、低コストで小型の電力用半導体素子の駆動回路を提供できる。
【００７３】
なお、実施の形態２で述べたように、ターンオンタイミングの補正方法としては、ｎ回目のターンオン動作が並列接続された他の電力用半導体素子の駆動回路と比較して先にターンオンした電力用半導体素子の駆動回路の（ｎ＋１）回目のターンオン動作を遅らせるという方法を用いても良い。
実施の形態１３．
図２７は実施の形態１３に係る電力用半導体素子の駆動回路の主要部を示した図である。実施の形態１２ではスイッチングタイミングのずれを検出する手段として電流センサを用いた例を示したが、実施の形態１３に係る電力用半導体素子の駆動回路では、実施の形態５と同様に第一のタイミングずれ検出回路２と第二のタイミングずれ検出回路４における電流検出信号保持回路６、１３および差動増幅器７、１４の代わりに電流変化率演算回路（電流変化率演算手段）４２−１、４２−２を用いる点に特徴がある。タイミングずれの補正方法については実施の形態１２と同一である。
【００７４】
なお、実施の形態７で述べたように、ターンオンタイミングの補正方法としては、ｎ回目のターンオン動作が並列接続された他の電力用半導体素子の駆動回路と比較して先にターンオンした電力用半導体素子の駆動回路の（ｎ＋１）回目のターンオン動作を遅らせるという方法を用いても良い。
【００７５】
上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を適宜選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。
【００７６】
実施の形態１４．
図２８は実施の形態１４に係る電力用半導体素子の駆動回路の主要部を示した図である。実施の形態１２、１３とはスイッチングタイミングのずれを検出する手段が異なり、実施の形態６と同様に電流変化率検出手段として、サーチコイルやループアンテナ等の磁界検出手段４８を用いた点に特徴がある。なお、上述の電流検出期間設定手段の代わりに、磁界の変化を利用した磁界検出手段４８からの出力信号に基づく磁界検出期間設定信号を出力する磁界検出期間設定回路（磁界検出期間設定手段）４９を用いる。タイミングずれの補正方法については実施の形態１２、１３と同一である。上述の構成によれば、ターンオン動作時およびターンオフ動作時それぞれにおいて、並列接続されている他の電力用半導体素子の駆動回路とのタイミングずれ量に応じて遅延時間決定回路１１、１８が制御信号の最適なパルス幅を適宜選択することができ、また、ラッチ回路１０、１７を備えているために、タイミングずれ量が僅少の状態を保持しつづけることが可能となる。
【００７７】
実施の形態１５．
図２９は実施の形態１５に係る電力用半導体素子の駆動回路の主要部を示した図である。遅延時間決定回路１１、１８および駆動パルス成形手段１を用いるのではなく、オンゲート抵抗、オフゲート抵抗を切り替えることによってスイッチングタイミングのずれを補正する点に特徴がある。第一のタイミングずれ調整回路３は抵抗３４、３５ａ、３５ｂ、３５ｃ、スイッチ３３ａ、３３ｂ、３３ｃで構成されている。ここで、抵抗３５ａ、３５ｂ、３５ｃの抵抗値は３５ｃ＜３５ｂ＜３５ａと設定する。また、第二のタイミングずれ調整回路５は抵抗３４、３８ａ、３８ｂ、３８ｃ、スイッチ３６ａ、３６ｂ、３６ｃで構成されている。ここで、抵抗３８ａ、３８ｂ、３８ｃの抵抗値は３８ｃ＜３８ｂ＜３８ａと設定する。
【００７８】
本実施の形態に係る電力用半導体素子の駆動回路において、計数器４６、４７を立ち下がり検出回路として用いた場合の計数器４６、４７の動作を図３０に示す。比較器８、１５から１度出力信号があると、計数器４６、４７からはＱ１のみＨｉ信号が出力されるとともに保持され、Ｑ２およびＱ３端子からはＬｏ信号が出力される。その後、比較器８、１５から２回目の出力信号があるとＱ１、Ｑ３からはＬｏ信号が出力され、Ｑ２からＨｉ信号が出力される。比較器８、１５から３回目の出力信号があるとＱ１、Ｑ２からはＬｏ信号が出力され、Ｑ３からＨｉ信号が出力される。図３０は比較器８、１５からの出力信号が３回の例であり、計数器４６、４７の出力端子はＱ１、Ｑ２、Ｑ３の３個だけ示している。本来、出力端子の数は計数器４６、４７に依存するものであり、出力端子の数は３個に限定されるものではない。このような計数器４６、４７を用い、ターンオフ動作時に対するタイミング補正の動作について説明する。
【００７９】
ターンオフタイミングのずれに伴い比較器８から１度出力信号があると計数器４６の出力端子は端子Ｑ２、端子Ｑ３はいずれもＬｏ信号が、端子Ｑ１のみＨｉ信号が出力・保持されるため、スイッチ３３ａはオン状態を保持することになる。このためオフゲート抵抗は抵抗３４と３５ａの並列合成抵抗となるため未補正時のオフゲート抵抗より小さくすることになる。次のターンオフ動作において再び比較器８から出力信号があると、Ｑ１およびＱ３からはＬｏ信号が、Ｑ２からはＨｉ信号が出力・保持されるため、スイッチ３３ｂのみがオン状態となる。そのため、オフゲート抵抗は抵抗３４と３５ｂの並列合成抵抗となって、さらにオフゲート抵抗を小さくすることができる。
【００８０】
次のターンオフ動作においても比較器８から出力信号があると、Ｑ１およびＱ２からはＬｏ信号が、Ｑ３からはＨｉ信号が出力・保持されるため、スイッチ３３ｃのみがオン状態となる。そのため、オフゲート抵抗は抵抗３４と３５ｃの並列合成抵抗となり、さらにオフゲート抵抗を小さくすることができる。このようにして、比較器からの出力信号の数を計数器により数えることによりオフゲート抵抗の値を小さくすることができ、ターンオフタイミングのずれに対して補正を実施することができる。ターンオンタイミングのずれに対する補正も同様な動作により実現することができる。
【００８１】
なお、実施の形態４で述べたように、ターンオンタイミングの補正方法としては、ｎ回目のターンオン動作が並列接続された他の電力半導体素子の駆動回路と比較して先にターンオンした電力半導体素子の駆動回路の（ｎ＋１）回目のターンオン速度を遅らせるという方法を用いても良い。また、スイッチングタイミングのずれを検出する手段として、電流センサ２８以外に実施の形態１３あるいは１４で述べたような電流変化率検出手段４２、磁界検出手段４８を用いても良い。
【００８２】
実施の形態１６．
図３１は実施の形態１６に係る電力用半導体素子の駆動回路の主要部を示した図である。スイッチングタイミングのずれを検出する手段として実施の形態１０、１１で述べたようにゲート電圧を用いたものである。タイミング補正の方法としては、計数器４６、４７、遅延回路選択手段、駆動パルス成形回路１を用いてタイミング補正を行うというものであり、その動作については他の実施の形態で述べたものと同様である。
【００８３】
実施の形態１７．
図３２は実施の形態１７に係る電力用半導体素子の駆動回路の主要部を示した図である。スイッチングタイミングのずれを検出する手段として実施の形態１０、１１で述べたようにゲート電圧を用いたものである。タイミング補正の方法としては、計数器４６、４７を用い、ゲート抵抗を切り替えることによりタイミング補正を行うというもので、その動作については他の実施の形態で述べたものと同様である。
【図面の簡単な説明】
【００８４】
【図１】実施の形態１に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２】実施の形態１に係る電力用半導体素子の駆動回路における遅延時間決定回路の入出力の関係を示す図である。
【図３】実施の形態１に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図４】実施の形態１に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図５】実施の形態１に係る電力用半導体素子の駆動回路の一部である論理回路の動作を示す図である。
【図６】実施の形態１に係る電力用半導体素子の駆動回路を複数個並列に接続した電力変換装置である。
【図７】実施の形態１に係る電力用半導体素子の駆動回路の動作実験結果である。
【図８】実施の形態２に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図９】実施の形態２に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図１０】実施の形態３に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図１１】実施の形態３に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図１２】実施の形態３に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図１３】実施の形態４に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図１４】実施の形態４に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図１５】実施の形態４に係る電力用半導体素子の駆動回路の動作を示すタイムチャートである。
【図１６】実施の形態５に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図１７】実施の形態６に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図１８】実施の形態７に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図１９】実施の形態８に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２０】実施の形態９に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２１】実施の形態１０に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２２】実施の形態１０に係る電力用半導体素子の駆動回路におけるコレクタ電流とゲート電圧の関係を示す図である。
【図２３】実施の形態１０に係る電力用半導体素子の駆動回路におけるコレクタ電流とゲート電圧の関係を示す図である。
【図２４】実施の形態１１に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２５】実施の形態１２に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２６】実施の形態１２に係る電力用半導体素子の駆動回路における比較器の出力信号と計数器の出力信号との関係を表す図である。
【図２７】実施の形態１３に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２８】実施の形態１４に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図２９】実施の形態１５に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図３０】実施の形態１５に係る電力用半導体素子の駆動回路における比較器の出力信号と計数器の出力信号との関係を表す図である。
【図３１】実施の形態１６に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【図３２】実施の形態１７に係る電力用半導体素子の駆動回路の主要部を示す回路構成図である。
【符号の説明】
【００８５】
１  駆動パルス成形回路、  ２  第一のタイミング補正要否判定回路、  ３  第一のタイミングずれ調整回路、  ４  第二のタイミング補正要否判定回路、  ５  第二のタイミングずれ調整回路、  ６ａ、６ｂ  電流検出信号保持回路、  ７  差動増幅器、  ８ａ、８ｂ、８ｃ  比較器、  ９ａ、９ｂ、９ｃ  参照電圧、  １０ａ、１０ｂ、１０ｃ  ラッチ回路、  １１  遅延時間決定回路、  １２ａ、１２ｂ、１２ｃ  遅延回路、  １３ａ、１３ｂ  電流検出信号保持回路、  １４  差動増幅器、  １５ａ、１５ｂ、１５ｃ  比較器、  １６ａ、１６ｂ、１６ｃ  参照電圧、  １７ａ、１７ｂ、１７ｃ  ラッチ回路、  １８  遅延時間決定回路、  １９ａ、１９ｂ、１９ｃ  遅延回路、  ２０  駆動指令発生回路、  ２１  ＡＮＤ回路、  ２２  ＯＲ回路、  ２３、２４  ＥＸＯＲ回路、  ２５  ゲート抵抗、  ２６  電力用半導体素子、  ２７  還流ダイオード、  ２８  電流センサ、  ２９  電流検出期間設定回路、  ３０、３１、３２  ＡＮＤ回路、  ３３ａ、３３ｂ、３３ｃ  スイッチ、  ３４、３５ａ、３５ｂ、３５ｃ  抵抗、  ３６ａ、３６ｂ、３６ｃ  スイッチ、  ３７  ゲート抵抗、  ３８ａ、３８ｂ、３８ｃ  抵抗、  ３９、４０  半導体スイッチ、  ４１ａ、４１ｂ、４１ｃ  ＮＯＴ回路、  ４２−１、４２−２  電流変化率検出手段、  ４３ａ、４３ｂ、４３ｃ  ＡＮＤ回路、  ４４  遅延回路、  ４５  ゲートアンプ、  ４６、４７  計数器、  ４８  磁界検出手段、  ４９  磁界検出期間設定回路（磁界検出期間設定手段）  ５０  ゲート電圧検出期間設定回路（ゲート電圧検出期間設定手段）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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