(57)【要約】【課題】  トランジスタベースの回路を動作させるのに必要な供給電圧を低減する。【解決手段】  ウェルに形成されたＭＯＳトランジスタの動作電圧レベルを低減する方法であって、個々のトランジスタ特性に従ったウェル電位の変化を可能にしつつウェルから電流を引き出し、それによってウェルにフォワードバイアスを印加することからなる方法を提供する。【選択図】      図３
2005311359.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも１つのＭＯＳトランジスタと、前記ＭＯＳトランジスタのウェルにフォワードバイアスを印加する外部回路とを有する回路において、前記ウェルにバイアスを印加する方法であって、
前記ウェルから引き出されるバイアス電流を決定し、
決定された前記バイアス電流を前記ウェルから引き出すことによって前記外部回路から前記ウェルにバイアスを印加する方法。
【請求項２】
前記外部回路はトランジスタを有する、請求項１記載の方法。
【請求項３】
前記回路は差動増幅器を有する、請求項１記載の方法。
【請求項４】
差動増幅器回路であって、
ウェルに形成され、差動増幅器への第１の入力として構成されているゲート端子と、ソース端子とを有する第１のＭＯＳトランジスタと、
ウェルに形成され、前記差動増幅器への第２の入力として構成されているゲート端子と、前記第１のＭＯＳトランジスタの前記ソース端子に接続されたソース端子とを有するとともに、前記第１のＭＯＳトランジスタの前記ウェルが前記第２のＭＯＳトランジスタの前記ウェルに接続するように構成されている第２のＭＯＳトランジスタと、
電圧源に接続されたソース端子と、前記第１および第２のＭＯＳトランジスタの前記ソース端子に接続されたドレインとを有する第３のＭＯＳトランジスタと、
前記ウェルから電流を引き出すために少なくとも前記第１のＭＯＳトランジスタの前記ウェルに接続されたトランジスタ定電流源と、を有する差動増幅器回路。
【請求項５】
前記トランジスタ定電流源は、前記ウェルから電流を引き出すために前記第２のＭＯＳトランジスタの前記ウェルに接続している、請求項４記載の差動増幅器回路。
【請求項６】
異なったバイアス回路に接続されているウェルに形成された２つ以上のトランジスタを有する回路であって、前記ウェルから引き出される電流が実質的に等しく、ウェル電位が異なる回路。
【請求項７】
前記バイアス回路の少なくとも１つが、前記ウェルの少なくとも１つに接続して、前記ウェルから電流を引き出すように構成されているトランジスタを有する、請求項６記載の回路。
【請求項８】
２つ以上のトランジスタからなる少なくとも１つのグループを有する集積回路の動作電圧レベルを低減する動作電圧低減方法であって、前記トランジスタがウェルに形成されるとともに、共通の電位ではなく共通の電流によって前記トランジスタウェルにフォワードバイアスを印加する動作電圧低減方法。
【請求項９】
ウェハ生産中にプロセス変動の影響を受けやすい一連の異なるウェハから製作された複数の集積回路であって、
前記一連の異なるウェハから製作された前記集積回路の少なくとも一部が、ウェルを有する複数のＭＯＳトランジスタの共通のレイアウトを共有し、
各ウェハの前記ウェルが各ウェハの定電流源に接続されており、
ウェハ内またはウェハ間のＭＯＳトランジスタの物理的な構造に影響を与えるプロセス変動による前記電流によって生成されたソース・ウェル電圧の、結果的に発生した任意のウェハ間またはウェハ内の差異にかかわらず、前記定電流源が、実質的に等しい電流を前記ウェルから引き出すことによって前記ウェルにフォワードバイアスを印加するように構成されている、集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般にトランジスタウェルにバイアスを印加する構成および方法に関し、特に、トランジスタ回路への最小供給電圧を低減する構成および方法に関する。
【背景技術】
【０００２】
金属酸化膜シリコン（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）のようなトランジスタを含む回路には、動作に必要な最小供給電圧がある。この最小供給電圧は、少なくとも１つのゲート・ソース間電圧（Ｖgs）と１つの飽和電圧（Ｖdsat）との和になるという特徴を有している。この供給電圧の限界を低減して、低電圧化し低消費電力化した環境でＭＯＳトランジスタを使用するための多くの技術が開発されている。このような技術として、例えばトランジスタのウェルに、予め定義された電圧を強制的に印加してゲート・ソース間電圧を低減する方法、ＭＯＳトランジスタに低いしきい値電圧を与える特別な技術的変形を使用する方法、および各ＭＯＳ素子のしきい値電圧がプログラム可能なフローティングゲート方式のＭＯＳ技術を用いる方法が挙げられる。
【非特許文献１】Ｅｒｉｃ  Ａ．  Ｖｉｔｔｏｚ，  Ｍｉｃｒｏｐｏｗｅｒ  Ｔｅｃｈｎｉｑｕｅｓ，  ｉｎ  ＤＥＳＩＧＮ  ＯＦ  ＶＬＳＩ  ＣＩＲＣＵＩＴＳ  ＦＯＲ  ＴＥＬＥＣＯＭＭＵＮＩＣＡＴＩＯＮ  ＡＮＤ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ５３−９７  （Ｊ．Ｅ．  Ｆｒａｎｃａ  ＆  Ｙ．Ｐ．  Ｔｓｉｖｉｄｉｓ  ｅｄｓ．，  １９９４
【発明の開示】
【発明が解決しようとする課題】
【０００３】
これらの技術は多くのアプリケーションにて有効ではあるが、トランジスタベースの回路を動作させるのに必要な供給電圧を低減する更なる方法は、低動作電圧や低消費電力のあらゆる回路の設計のみならず、低電圧トランジスタ回路において有効であろう。
【課題を解決するための手段】
【０００４】
本発明の一実施態様では、少なくとも１つのＭＯＳトランジスタと、ＭＯＳトランジスタのウェルにフォワードバイアスを印加する外部回路とを有する回路において、ウェルにバイアス印加する方法が、ウェルから引き出されるバイアス電流を決定することと、決定されたバイアス電流をウェルから引き出すことによって外部回路からウェルにバイアスを印加することとを含む方法である。外部回路はトランジスタを有していてもよく、またその回路は差動増幅器を有していてもよい。
【０００５】
本発明の他の実施態様では、差動増幅器回路は、ウェルに形成され、差動増幅器への第１の入力として構成されているゲート端子と、ソース端子とを有する第１のＭＯＳトランジスタと、ウェルに形成され、差動増幅器への第２の入力として構成されているゲート端子と、第１のＭＯＳトランジスタのソース端子に接続されたソース端子とを有する第２のＭＯＳトランジスタとを有し、第１のＭＯＳトランジスタのウェルが第２のＭＯＳトランジスタのウェルに接続するように構成されている。差動増幅器は、電圧源に接続されたソース端子と第１および第２のＭＯＳトランジスタのソース端子に接続されたドレインとを有する第３のＭＯＳトランジスタと、ウェルから電流を引き出すために、少なくとも第１のＭＯＳトランジスタのウェルに接続されたトランジスタ定電流源とをさらに有している。
【０００６】
本発明のさらなる実施態様では、ウェルから電流を引き出すために、トランジスタ定電流源は第２のＭＯＳトランジスタのウェルに接続していてもよい。
【０００７】
本発明の付加的な実施態様では、回路が、異なったバイアス回路に接続しているウェルに形成された２つ以上のトランジスタを有し、そのウェルから引き出される電流は実質的に等しく、ウェル電位が異なっている。バイアス回路の少なくとも１つはウェルの少なくとも１つに接続して、ウェルから電流を引き出すように構成されているトランジスタを有していてもよい。
【０００８】
本発明のさらなる他の実施態様では、ウェルに形成された２つ以上のトランジスタの少なくとも１つのグループを有する集積回路の動作電圧レベルを低減する方法が、共通の電位ではなく共通の電流によってトランジスタウェルにフォワードバイアスを印加するように構成されている。
【０００９】
本発明の付加的な実施態様は、ウェハ生産中にプロセス変動の影響を受けやすい一連の異なるウェハから製作された複数の集積回路であって、一連の異なるウェハから製作された集積回路の少なくとも一部が、ウェルを有する複数のＭＯＳトランジスタの共通のレイアウトを共有し、各ウェハのウェルは各ウェハの定電流源に接続されており、ウェハ内またはウェハ間のＭＯＳトランジスタの物理的な構造に影響を与えるプロセス変動による電流によって生成されたソース・ウェル電圧の、結果的に発生した任意のウェハ間またはウェハ内の差異にかかわらず、定電流源は、実質的に等しい電流をウェルから引き出すことによってウェルにフォワードバイアスを印加するように構成されている。
【発明を実施するための最良の形態】
【００１０】
ここで、同様の参照番号が同様の構成要素を示す添付の図面を参照して本発明の実施形態を説明する。ここに示した説明に使用される用語は、単にそれを本発明のある特定の実施形態の詳細な説明に関連して利用しているだけであり、なんら制限または限定的なものとして解釈されるものではない。さらに、本発明の実施形態は、どれもその望ましい特質に単独では寄与しないか、またはここに説明する本発明を実施するのに不可欠な、いくつかの新規な特徴を含んでいてもよい。
【００１１】
図１は、ＰＭＯＳトランジスタ６０の断面図である。トランジスタはｐ型基板６４のｎ−ウェル６２に形成され、ソース６６、ドレイン６８、ゲート７０、ウェルタイ（ｗｅｌｌ  ｔｉｅ）７２、および基体タイ７４を有している。装置６０の基体タイ７４に接続する寄生ＰＮＰバイポーラ接合トランジスタ（ｂｉｐｏｌａｒ  ｊｕｎｃｔｉｏｎ  ｔｒａｎｓｉｓｔｏｒ：ＢＪＴ）ＱＳ８０、ＱＤ８２を含む、ＰＭＯＳトランジスタ６０の等価な５端子モデルを図２に示す。
【００１２】
ＰＭＯＳトランジスタが動作する最小ゲート・ソース間電圧レベルを低減するために、ウェルから電流を引き出すことにより、トランジスタのソース・ウェル間ダイオードにフォワードバイアスを印加することができる。差動増幅器回路のＰＭＯＳトランジスタのウェルをフォワードバイアスした場合、ウェル・ソース接合を流れる電流は、好都合にも差動ペアの他の電流と比較して小さく無視できる。ウェルは電圧源により予め定義された電位に強制的にバイアスされ、ウェル・ソース接合の電圧電流特性がトランジスタのプロセス変動による影響を受けるので、電圧によるバイアスがウェルに印加されている場合に電流によるフォワードバイアスを印加することは難しい。この結果、バイアス電流の制御は十分には行われない。しかし、ここに説明するように、所定の電流でウェルをバイアスすることによりそのような欠点は回避できる、すなわちこの方法では電流が制御され、電圧降下は強制的な予め定義された電圧ではなくウェル・ソース接合そのものによって決定される。
【００１３】
ウェルに形成されたＭＯＳトランジスタを有する回路のトランジスタウェルにバイアスを印加する方法２００の一実施形態を図３のフローチャートに示す。この方法は、ステップ２０５でウェルにバイアスを印加するためにトランジスタウェルから引き出されるバイアス電流を決定することを含んでいる。ステップ２１０で、トランジスタウェルには、ステップ２０５で決定されたバイアス電流をウェルから引き出すことによりフォワードバイアスが外部回路から印加される。
【００１４】
一実施形態において、バイアス印加方法２００は、ウェル電位の変化を可能にしつつ、複数のトランジスタのウェルから共通の電流を引き出すことにより、ステップ２０５でトランジスタがバイアスされるように、ウェルに形成された複数のトランジスタを有する回路で行われる。例えば、実質的に等しい電流をトランジスタのウェルから引き出してフォワードバイアスをウェルに印加するが、個々のトランジスタのウェル電位は物理的なトランジスタ特性によって変化できるように、複数のトランジスタのウェルを異なるバイアス回路に結合することができる。この構成は、集積回路の各トランジスタのウェル・ソース間接合の物理的特性が、ウェハ内またはウェハ間のプロセスまたは材料の変動によって変わる一連の異なるウェハから製作された集積回路に特に適用することができる。
【００１５】
トランジスタウェルにバイアスを印加する、この方法について、ここで説明したバイアス印加方式を行うことによって増幅器入力範囲を拡大できる増幅器回路での方法の一実施形態の実施に関してここでさらに説明する。当業者であれば、ここに説明する方法が増幅器回路に限定されるものではなく、実際には単なる模範例にすぎないことを理解できるであろう。
【００１６】
図４は、第１および第２のＰＭＯＳトランジスタを共通ソース構成で接続したＣＭＯＳ差動またはソース接続ペアの増幅器回路の回路図である。増幅器回路は、共通ソースおよび共通ウェル接続を持つ第１のＰＭＯＳトランジスタＭ１  １００および第２のＰＭＯＳトランジスタＭ２  １０２を有している。トランジスタＭ１  １００およびＭ２  １０２の共通ソースは、第３のＰＭＯＳトランジスタＭ３  １１０のドレインに接続し、トランジスタＭ３  １１０のソースは第１の電圧源Ｖdd  １１２に接続している。トランジスタＭ１  １００およびＭ２  １０２のドレイン端子は、ＮＭＯＳトランジスタ１１６、１１８に接続し、そのＮＭＯＳトランジスタ１１６、１１８は、それらのソース端子で第２の電圧源Ｖss  １２０（または回路コモン：それは回路設計および使用環境による）に接続された共通ゲート構成で接続されている。
【００１７】
トランジスタＭ１  １００およびＭ２  １０２のゲート端子は、差動増幅器９０の正入力ｖinpおよび負入力ｖinnとしてそれぞれ機能する。ｖinpに対する増幅器の入力範囲は、トランジスタＭ１  １００のゲート・ソース間電圧ＶgsおよびトランジスタＭ３の飽和電圧Ｖdsatにより制限される。入力範囲電圧Ｖinmaxは式（１）で表すことができる。
【００１８】
【数１】
2005311359.tif 000003
【００１９】
ウェルの電圧がソース電圧に等しいと仮定すると（ＶＷＳが０）、ゲート・ソース間電圧Ｖgsは式（２）で与えられる。ここで、Ｖtはチャネル平衡状態のゲートしきい値電圧である。
【００２０】
【数２】
2005311359.tif 000004
【００２１】
装置のオーバードライブ電圧は、トランジスタＭ１  １００の反転形態に依存する。強い反転および飽和条件下では、オーバードライブ電圧は、例えば式（３）で表わすことができる。ここで、Ｉdはドレイン電流である。
【００２２】
【数３】
2005311359.tif 000005
【００２３】
上式および関連する定義についての付加的な説明については、Ｅｒｉｃ  Ａ．  Ｖｉｔｔｏｚ，  Ｍｉｃｒｏｐｏｗｅｒ  Ｔｅｃｈｎｉｑｕｅｓ，  ｉｎ  ＤＥＳＩＧＮ  ＯＦ  ＶＬＳＩ  ＣＩＲＣＵＩＴＳ  ＦＯＲ  ＴＥＬＥＣＯＭＭＵＮＩＣＡＴＩＯＮ  ＡＮＤ  ＳＩＧＮＡＬ  ＰＲＯＣＥＳＳＩＮＧ  ５３−９７  （Ｊ．Ｅ．  Ｆｒａｎｃａ  ＆  Ｙ．Ｐ．  Ｔｓｉｖｉｄｉｓ  ｅｄｓ．，  １９９４  にて参照される。
【００２４】
トランジスタウェルバイアス方式の一実施形態によれば、ＰＭＯＳ装置１００、１０２のウェルから電流を引き出すために、付加的な装置を増幅器回路９０に含ませることができる。図５に示すように、ＮＭＯＳトランジスタＭ４  １２４が、ＰＭＯＳ装置１００、１０２のウェルと第２の電圧源Ｖss１２０間に接続される。ＰＭＯＳトランジスタＭ１  １００およびＭ２  １０２のソースに接続する固有のＰＮＰ寄生バイポーラトランジスタ１２６、１２８も、図５に示している。トランジスタＭ４  １２４の追加により、トランジスタＭ１  １００のゲート・ソース間電圧（ＶgsM1）は式（４）で表わすことができる。ここで、ｎは弱い反転傾斜を表し通常２より小さい。
【００２５】
【数４】
2005311359.tif 000006
【００２６】
各ＰＭＯＳ装置Ｍ１  １００およびＭ２  １０２のウェル・ソース電圧Ｖwsは、バイポーラトランジスタＱＳM1、2のベース・エミッタ接合によって与えられ、式（５）で表わすことができる。ここで、ｋＴ／ｑは熱電圧、Ｉsは各ＰＮＰトランジスタの理論上の逆方向飽和電流、Ｉbは各寄生ＰＮＰ装置１２６、１２８のベース電流、βFは順方向電流利得である。
【００２７】
【数５】
2005311359.tif 000007
【００２８】
本実施例において、差動ペアが対称であるとすると、寄生バイポーラトランジスタ１２６，１２８のそれぞれのベース電流Ｉbは、トランジスタＭ４を通るドレイン・ソース電流の半分（Ｉb＝ＩdsM4／２）である。一実施形態において、βFとＭ４を通るドレイン・ソース電流との積は、トランジスタＭ３通るドレイン・ソース電流のほぼ１０分の１以下（ＩdsM4×βF≦ＩdsM3／１０）である。トランジスタＭ１  １００のゲート・ソース間電圧は、係数（ｎ−１）倍されたウェル・ソース電圧だけ低下するので、増幅器の最大許容入力も所与のＶddに対して低下する。次に、同じ入力電圧範囲に対する、回路を動作させるための最小供給電圧は、等しい量、すなわち（ｎ−１）倍されたウェル・ソース電圧だけ低下する。このように、増幅器の入力範囲は大きくなり、入力トランジスタＭ１  １００の最小動作電圧はトランジスタウェルから電流を引き出すことによって低くなる。
【００２９】
図３に示した方法２００および図５の増幅器回路についての上記説明に関して、トランジスタＭ４  １２４とそれに対応する駆動電圧が、トランジスタＭ１  １００およびＭ２  １０２のウェルから引き出される電流レベルの合計に応じて選択される。それによって、各トランジスタＭ１  １００およびＭ２  １０２のウェル・ソース電圧を、ウェルにバイアスをかけるためにウェル・ソース電圧を予め定義された電位に強制的に設定するのではなく、それらの物理的特性に応じて変化させることが可能になる。
【００３０】
バイアス電流が電流ミラートランジスタＭ６  １５４によりトランジスタＭ１  １００およびＭ２  １０２のウェルから引き出される、トランジスタウェルバイアス回路の他の実施形態を図６に示す。これらのトランジスタのウェルから引き出される電流の量は、ミラーされたトランジスタ（ｍｉｒｒｏｒｅｄ  ｔｒａｎｓｉｓｔｏｒ）Ｍ７  １５６を通る基準電流を調整することにより制御される。ミラーされたトランジスタＭ７  １５６は、第１の電圧源Ｖdd  １１２に接続している制御トランジスタＭ９  ３１０に接続されている。トランジスタＭ９  １６０のゲート端子は、トランジスタＭ３  １１０のゲート端子に接続している。
【００３１】
制御トランジスタＭ９  ３１０のゲート端子の電圧レベルＶｇｐを調整して、ミラーされたトランジスタＭ７  ３０６を通る電流のレベルを制御している。それによって、ミラートランジスタＭ６  ３０４を通る電流の量、したがってトランジスタＭ１  １００およびＭ２  １０２のウェルから引き出される電流の量が調整される。
【００３２】
当業者であれば、ここに説明したトランジスタウェルバイアス法がＮＭＯＳおよびＰＭＯＳトランジスタデバイスの両方に適用できるものであり、説明し、図示した実施形態に限定されるものではないことを理解できるであろう。さらに、本発明は増幅器に限定されるものではなく多様な回路環境において実施可能であり、トランジスタウェルからの電流を引き出す回路は複数の素子または装置を含むことができる。
【００３３】
前述の説明は、本発明の一実施形態を詳述している。しかし、いかに本発明の実施形態をこの明細書にて詳述したとしても、本発明は多くの方法により実施可能であることは理解できるであろう。上でも説明したように、本発明のある特徴または側面を説明する際に使用した特定の用語は、その用語がここで再定義されて、その用語が関連づけられている本発明の特徴または側面のいかなる特定の特性の包含をも制限するといった意味に解釈されるべきではないことに注意されたい。したがって、本発明の範囲は、添付の請求項およびそのあらゆる等価物に従って解釈されるべきである。
【図面の簡単な説明】
【００３４】
【図１】ＭＯＳトランジスタの断面図である。
【図２】図１のＭＯＳトランジスタの回路図である。
【図３】トランジスタウェルにバイアスを印加する方法の一実施形態を示すフローチャートである。
【図４】ＭＯＳトランジスタ差動増幅器回路の回路図である。
【図５】本発明の一実施形態によるウェルバイアス方式を実現するＭＯＳトランジスタ差動増幅器回路の回路図である。
【図６】ウェルバイアス回路の他の実施形態を実現するＭＯＳトランジスタ差動増幅器回路の回路図である。
【符号の説明】
【００３５】
６０    ＰＭＯＳトランジスタＭ９
６２    ｎ−ウェル
６４    ｐ型の基板
６６    ソース
６８    ドレイン
７０    ゲート
７２    ウェルタイ
７４    ボデイタイ
８０    寄生ＰＮＰバイポーラ接合トランジスタＱＳ
８２    寄生ＰＮＰバイポーラ接合トランジスタＱＤ
１００    第１のＰＭＯＳトランジスタＭ１
１０２    第２のＰＭＯＳトランジスタＭ２
１１０    第３のＰＭＯＳトランジスタＭ３
１１２    第１の電圧源Ｖdd
１１６、１１８    ＮＭＯＳトランジスタ
１２０    第２の電圧源Ｖss
１２４    ＮＭＯＳトランジスタＭ４
１２６、１２８    寄生バイポーラトランジスタ
１５４    電流ミラートランジスタＭ６
１５６    ミラーされたトランジスタＭ７
１６０    トランジスタＭ９
２００    バイアス印加方法
２０５、２１０    ステップ
【図１】
2005311359.tif 000008
【図２】
2005311359.tif 000009
【図３】
2005311359.tif 000010
【図４】
2005311359.tif 000011
【図５】
2005311359.tif 000012
【図６】
2005311359.tif 000013