(57)【要約】【課題】  良品判定検査に要するコストを削減するとともに、良品判定検査の検査効率を上昇させるマルチチップモジュールの検査方法及びマルチチップモジュールの製造方法を提供する【解決手段】ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、ＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の半導体基板を各チップ領域毎に切断することとした。【選択図】図3
2005292062.tif 000002
【特許請求の範囲】
【請求項１】
ウエハ状態の半導体基板に設けた複数のチップ領域に半導体チップをそれぞれ実装した後に、各チップ領域毎に切断して形成されるマルチチップモジュールの検査方法において、
前記各チップ領域に所要の回路とともにＪＴＡＧ回路を形成しておき、このＪＴＡＧ回路の検査用端子に所定の信号を入力して前記各チップ領域に対するバーンイン検査をウエハ状態のままで行うことを特徴とするマルチチップモジュールの検査方法。
【請求項２】
前記各チップ領域に複数の前記半導体チップを実装する場合には、個々の前記半導体チップを実装する度に前記バーンイン検査を行うことを特徴とする請求項1に記載のマルチチップモジュールの検査方法。
【請求項３】
ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、前記ＪＴＡＧ回路の検査用端子に所定の信号を入力して前記各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の前記半導体基板を前記各チップ領域毎に切断することを特徴とするマルチチップモジュールの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップモジュールの検査方法及び製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置の高集積化にともなって、同一の半導体基板に複数の半導体チップを実装し、1つの半導体装置としてパッケージングしたマルチチップモジュールが開発されている。
【０００３】
このマルチチップモジュールは、出荷前に複数種類の良否判定検査を行い、この良否判定検査で良品と判定されたものだけを出荷するようにしていた。
【０００４】
この良否判定検査の1つとしてバーンイン検査がある。
【０００５】
このバーンイン検査は、マルチチップモジュールに通常の使用時よりも高い温度の下で通常の使用時よりも高い電圧を印加するなどの所定の負荷をかけ、この所定の負荷をかけた状態で所定時間動作させることにより、初期不良を生じたマルチチップモジュールを排除する検査である（たとえば、特許文献１参照。）。
【０００６】
このバーンイン検査を行う際は、まず、マルチチップモジュールをバーンインボードに設けたソケットに取付ける。
【０００７】
このソケットには、マルチチップモジュールの入出力端子の本数と同数の検査用の端子が設けられており、マルチチップモジュールをソケットに取付ける際は、マルチチップモジュールの各入出力端子とソケットの各端子とを正確に位置合わせした後に接続して取付けていた。
【０００８】
次に、マルチチップモジュールを取付けたバーンインボードをバーンイン装置の内部に設置し、マルチチップモジュールに対して上記した所定の負荷をかけた状態で、各端子からマルチチップモジュールに所定の検査信号を入力して所定時間動作させ、正常に動作したマルチチップモジュールだけを良品と判定していた。
【特許文献１】特開平7-174818号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところが、マルチチップモジュールは、複数の半導体チップを有しているため、その入出力端子の本数が単体の半導体チップに比べてはるかに多く、高集積化を図るために入出力端子同士の間隔も非常に狭く形成されている。
【００１０】
そのため、上記従来のバーンイン検査のように、マルチチップモジュールの各入出力端子とソケットの各端子とを接続してバーンイン検査を行うためには、単体の半導体チップ用のソケットよりもはるかに本数が多い端子を有するとともに、各端子同士の間隔をより一層狭く形成したマルチチップモジュール専用のソケットを用いなければならず、単体の半導体チップ用のソケットに比べて非常に高価となってしまい、バーンイン検査に要するコストが増大するおそれがあった。
【００１１】
特に、複数の半導体チップを同一の半導体基板に実装したマルチチップモジュールの場合には、バーンイン検査によりマルチチップモジュールを構成する半導体チップのうちの１つの半導体チップが不良であると、このマルチチップモジュール全体を廃棄しなければならなかったため、製品の歩留まりが低下するおそれがあった。
【課題を解決するための手段】
【００１２】
そこで、請求項1に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に半導体チップをそれぞれ実装した後に、各チップ領域毎に切断して形成されるマルチチップモジュールの検査方法において、各チップ領域に所要の回路とともにＪＴＡＧ回路を形成しておき、このＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行うこととした。
【００１３】
また、請求項2に係る本発明では、各チップ領域に複数の半導体チップを実装する場合には、個々の半導体チップを実装する度にバーンイン検査を行うこととした。
【００１４】
また、請求項3に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、ＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の半導体基板を各チップ領域毎に切断することとした。
【発明の効果】
【００１５】
本発明は、以下に記載するような効果を奏する。
【００１６】
請求項1に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に半導体チップをそれぞれ実装した後に、各チップ領域毎に切断して形成されるマルチチップモジュールの検査方法において、各チップ領域に所要の回路とともにＪＴＡＧ回路を形成しておき、このＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行うこととしたため、バーンイン検査に用いる検査用の端子は、ＪＴＡＧ回路を動作させるための数本の端子だけを用いればよく、マルチチップモジュール専用の高価なソケットを用いる必要がなくなり、バーンイン検査に要するコストを低減することができる。
【００１７】
さらに、ウエハ状態の半導体基板上に形成した複数のマルチチップモジュールに対して同時にバーンイン検査を行うことができるので、バーンイン検査の検査効率を向上させることができる。
【００１８】
また、請求項2に係る本発明では、各チップ領域に複数の半導体チップを実装する場合には、個々の半導体チップを実装する度にバーンイン検査を行うこととしたため、マルチチップモジュールを製造した後に、マルチチップモジュール全体を廃棄するといったことがなくなり、マルチチップモジュールの歩留まりを向上させることができる。
【００１９】
また、請求項3に係る本発明では、ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とともにＪＴＡＧ回路をそれぞれ形成し、各チップ領域に半導体チップを実装した後に、ＪＴＡＧ回路の検査用端子に所定の信号を入力して各チップ領域に対するバーンイン検査をウエハ状態のままで行い、その後、ウエハ状態の半導体基板を各チップ領域毎に切断することとしたため、半導体チップを実装する度にＪＴＡＧ回路を用いたバーンイン検査を行うことで信頼性の高いマルチチップモジュールを低コストで製造することができる。
【発明を実施するための最良の形態】
【００２０】
本発明に係るマルチチップモジュールの製造方法は、まず、ウエハ状態の半導体基板に設けた複数のチップ領域に所要の回路とＪＴＡＧ回路とをそれぞれ形成する。
【００２１】
次に、各チップ領域に半導体チップをそれぞれ実装する。
【００２２】
バーンインボードに半導体基板をウエハ状態のままで取付ける。
【００２３】
このバーンインボードには、各ＪＴＡＧ回路の5本の検査用端子と接続するための5本の検査用端子を設けている。
【００２４】
そして、このバーンインボードに設けている各端子とＪＴＡＧ回路の各検査用端子とを接続させることにより半導体基板をバーンインボードに取付けた後、ＪＴＡＧ回路の検査用端子から所定の信号を入力する。
【００２５】
次に、このバーンインボードをバーンイン装置の内部に設置した後、ウエハ状態のままで複数の半導体チップに対して同時にバーンイン検査を行うようにしている。
【００２６】
このように、このマルチチップモジュールのバーンイン検査では、バーンイン検査に用いる検査用端子は、ＪＴＡＧ回路を動作させるための5本の検査用端子だけを用いればよく、マルチチップモジュール専用の高価なソケットを用いる必要がなくなり、バーンイン検査に要するコストを削減することができる。
【００２７】
また、ウエハ状態の半導体基板上に形成した全てのマルチチップモジュールに対して同時にバーンイン検査を行うようにしているため、バーンイン検査の検査効率を向上させることができる。
【００２８】
また、各チップ領域に複数の半導体チップを同一平面上に実装したり、或いは、複数の半導体チップを重積して実装する場合には、個々の半導体チップを実装する度にバーンイン検査を行い、前回のバーンイン検査で良品と判定されたチップ領域にのみ順次半導体チップを実装する。
【００２９】
そのため、マルチチップモジュールを製造した後に、マルチチップモジュール全体を廃棄するといったことがなくなるので、半導体基板及び半導体チップを有効に利用することができる。
【００３０】
特に、初めに比較的安価な半導体チップを実装して1度目のバーンイン検査を行い、その後、このバーンイン検査で良品と判定されたチップ領域だけに比較的高価な半導体チップを実装するようにした場合には、比較的高価な半導体チップを無駄に半導体基板上に実装することを未然に防止することができる。
【００３１】
そして、このようなバーンイン検査を終了した後、ウエハ状態の半導体基板を各チップ領域毎に切断し、上記したバーンイン検査で良品と判断したしたものだけを選別することによりマルチチップモジュールを製造するようにしている。
【００３２】
このように、マルチチップモジュールを製造する際、半導体チップを半導体基板上に実装する度にバーンイン検査を行うようにしており、さらにバーンイン検査に用いる検査用端子の本数を減少させることにより、信頼性の高いマルチチップモジュールを低コストで製造することができる。
【００３３】
以下に、本発明に係るマルチチップモジュールの検査方法及び製造方法について図面を参照しながら具体的に説明する。
【００３４】
まず、図1に示すように、ウエハ状態の半導体基板（以下、「ウエハ」という。）1の各チップ領域2に、トランジスタやキャパシタなどの所要の回路を形成するとともに、マルチチップモジュール3の入出力端子4とＪＴＡＧ回路5とを予め形成しておく。
【００３５】
このＪＴＡＧ回路5は、後にチップ領域2に実装する複数の半導体チップのすべての入出力端子と接続する位置にそれぞれ設けたバウンダリスキャンセル（以下、「ＢＳＣ」という。）6と、このＢＳＣ6を制御するＪＴＡＧコントローラ7と、検査結果のデータと期待値のデータとを比較するコンパレータ8と、ＪＴＡＧコントローラ7の制御信号を入力する4本の入力端子と検査結果のデータを出力する1本の出力端子からなるＪＴＡＧ用インターフェースポート9とから構成している。
【００３６】
そして、ＪＴＡＧコントローラ7と全てのＢＳＣ6とコンパレータ8とは全て直列に接続しており、検査用のデータ及び検査結果のデータを転送する経路であるバウンダリスキャンパス（以下、「ＢＳＰ」という。）10を形成している。
【００３７】
また、ＪＴＡＧコントローラ7は、ＪＴＡＧ用インターフェースポート9から入力される制御信号に基づいて様々な検査用パターンをＢＳＣ6に出力するパターンジェネレータ（図示略）と、コンパレータが出力する比較結果のデータを一時的に格納するレジスタ（図示略）とを有している。
【００３８】
次に、図2に示すように、マルチチップモジュール3の入出力端子4及びＪＴＡＧ回路5を形成した各チップ領域2に第1の半導体チップであるメモリ11を実装する。
【００３９】
このとき実装するメモリ11は、メモリ11の全ての入出力端子（図示略）と、これに対応した各ＢＳＣ6とがそれぞれ接続する位置に実装する。
【００４０】
ここで、1度目のバーンイン検査を行う。
【００４１】
1度目のバーンイン検査では、まず、各チップ領域2にメモリ11を実装したウエハ1をバーンインボードに取付ける。
【００４２】
このとき、バーンインボードは、ウエハ１上の各チップ領域2との接合部にＪＴＡＧ用インターフェースポート9と接続するための検査用の端子が5本ずつ設けている。
【００４３】
そして、この5本の端子とＪＴＡＧ用インターフェースポート9の4本の入力端子及び1本の出力端子とを接続させてウエハ1をバーンインボードに取付ける。
【００４４】
このように、各チップ領域2につき5本の端子を用いてウエハ1をバーンインボードに取付けることができるため、従来のように半導体チップの入出力端子と同数の端子を有する非常に高価な専用のソケットを用いる必要がないので、バーンイン検査に要するコストを大幅に削減することができる。
【００４５】
次に、このバーンインボードに取付けたウエハ1をバーンイン装置の内部に設置し、バーンイン装置の内部の温度を130℃程度まで上昇させる。
【００４６】
次に、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7にバーンイン検査用の書き込み制御信号を入力する。
【００４７】
ＪＴＡＧコントローラ7は、この書き込み制御信号に基づいてパターンジェネレータを起動し、所定の検査パターンをＢＳＰ10上のＢＳＣ6を介してメモリ11に記憶させる。
【００４８】
次に、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7に読み出し制御信号を入力する。
【００４９】
ＪＴＡＧコントローラ7は、この読み出し制御信号に基づいて先ほどメモリ11に記憶させた所定の検査パターンを各ＢＳＣ6に読み出し、この読み出した所定の検査パターンを検査結果パターンとしてＢＳＰ10を通してコンパレータ8に入力する。
【００５０】
次に、コンパレータ8は、ＢＳＰ10から入力された検査結果パターンとメモリ11に記憶させた所定の検査パターンとを各ＢＳＣ6毎に比較し、この比較結果を比較結果データとしてＪＴＡＧコントローラ7に設けたレジスタに格納させる。
【００５１】
次に、このメモリ11への検査パターンの記憶と、検査結果パターンの読み出しと、比較結果データの格納とを所定時間のうちに複数回繰り返して行う。
【００５２】
そして、所定時間が経過した後に、レジスタに格納した複数の比較結果データをＪＴＡＧ用インターフェースポート9から外部のホストコンピュータに読み出し、この複数の比較結果データに基づいてメモリの良否判定を行って1度目のバーンイン検査を終了する。
【００５３】
次に、1度目のバーンイン検査を終了したバーンインボードをバーンイン装置から取り出し、図3に示すように、チップ領域2に第2の半導体チップであるＣＰＵ12を実装する。
【００５４】
このとき実装するＣＰＵ12は、ＣＰＵ12の全ての入出力端子（図示略）と、これらに対応したＢＳＣ6とがそれぞれ接続する位置に実装する。
【００５５】
特に、ここでは、1度目のバーンイン検査で不良と判定されたＮＧチップ領域13には、ＣＰＵ12を実装せず、1度目のバーンイン検査で良品と判定されたＧＯＯＤチップ領域14にのみＣＰＵ12を実装するようにしている。
【００５６】
そのため、比較的に安価なメモリ11と比較的高価なＣＰＵ12とを有するマルチチップモジュール3を製造するにあたって、最終的に比較的安価なメモリ11の不良のために、正常に動作する比較的高価なＣＰＵ12を無駄に廃棄するといったことを未然に防止することができる。
【００５７】
次に、2度目のバーン検査を行う。
【００５８】
2度目のバーンイン検査では、まず、上記したメモリ11とＣＰＵ12とを実装したウエハ1を１度目のバーンイン検査の際と同様に再度バーンインボードに取付けた後、バーンイン装置の内部に設置し、その後、このウエハ1に実装したメモリ11とＣＰＵ12とに所定の負荷をかける。
【００５９】
次に、メモリ11とＣＰＵ12とに所定の負荷をかけた状態で、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7にＣＰＵ12とメモリ11とを動作させる動作制御信号を入力する。
【００６０】
ＪＴＡＧコントローラ7は、この動作制御信号に基づいてＣＰＵ12に所定の処理を行わせる。
【００６１】
次に、ＪＴＡＧ用インターフェースポート9からＪＴＡＧコントローラ7にＣＰＵ12の処理結果を読み出すための処理結果読み出し制御信号を入力する。
【００６２】
ＪＴＡＧコントローラ7は、この処理結果読み出し制御信号に基づいてＣＰＵ12が行った所定の処理の結果をＣＰＵ12の各入出力端子から対応する各ＢＳＣ6に処理結果データとして読み出し、ＢＳＰ10を通してコンパレータ8に入力する。
【００６３】
コンパレータ8は、この処理結果データとこの処理の期待値のデータとを比較して、この比較結果を処理結果比較データとしてＪＴＡＧコントローラ7に設けたレジスタに格納させる。
【００６４】
次に、このＣＰＵ12の処理と、処理結果データの読み出しと、処理結果比較データの格納とを所定時間のうちに複数回繰り返し行う。
【００６５】
そして、所定時間が経過した後に、レジスタに格納した複数の処理結果比較データをＪＴＡＧ用インターフェースポート9から外部のホストコンピュータに読み出し、この複数の処理結果比較データに基づいてＣＰＵ12の良否判定を行って2度目のバーンイン検査を終了する。
【００６６】
次に、2度目のバーンイン検査を終了したウエハ１をバーンイン装置から取り出した後、ウエハ1をバーンインボードから取り外す。
【００６７】
最後に、図4に示すように、このウエハ1を各チップ領域毎に切断し、1度目及び2度目のバーンイン検査で良品と判定したものだけを選別してマルチチップモジュール3を製造する。
【００６８】
なお、本実施の形態では、チップ領域2の同一平面上に2個の半導体チップを実装したマルチチップモジュールを例に挙げて説明したが、本発明は、これに限らず、半導体チップの上面にさらに別の半導体チップを重積して実装するマルチチップモジュールに対しても適用することができる。
【００６９】
また、バーンイン検査を行う際に半導体チップにかける負荷は、温度に限らず、通常使用時よりも高い電圧を印加したり、通常使用時よりも低い周波数の信号を入力するなど、半導体チップに対して所定のストレスを印加できるものであれば、任意の負荷を用いても良い。
【図面の簡単な説明】
【００７０】
【図１】本発明に係るマルチチップモジュールの製造方法を示す説明図である。
【図２】本発明に係るマルチチップモジュールの製造方法を示す説明図である。
【図３】本発明に係るマルチチップモジュールの製造方法を示す説明図である。
【図４】本発明に係るマルチチップモジュールの製造方法を示す説明図である。
【符号の説明】
【００７１】
１  ウエハ
２  チップ領域
３  マルチチップモジュール
４  入出力端子
５  ＪＴＡＧ回路
６  バウンダリスキャンセル（ＢＳＣ）
７  ＪＴＡＧコントローラ
８  コンパレータ
９  ＪＴＡＧ用インターフェースポート
１０  バウンダリスキャンパス（ＢＳＰ）
１１  メモリ
１２  ＣＰＵ
１３  ＮＧチップ領域
１４  ＧＯＯＤチップ領域
【図１】
2005292062.tif 000003
【図２】
2005292062.tif 000004
【図３】
2005292062.tif 000005
【図４】
2005292062.tif 000006