(57)【要約】【課題】優良な静電容量検出装置を実現する。【解決手段】Ｍ行Ｎ列の行列状に配置されたＭ本の行線と、Ｎ本の列線、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子と列選択素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、基準コンデンサの一方の電極は列線に繋がる。【選択図】  図３
2005077102.tif 000002
【特許請求の範囲】
【請求項１】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び該行線と該列線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子と列選択素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、
該基準コンデンサは基準コンデンサ下部電極と基準コンデンサ誘電体膜と基準コンデンサ上部電極とから成り、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、
該基準コンデンサ下部電極と該列線とが電気的に接続されて居る事を特徴とする静電容量検出装置。
【請求項２】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び該行線と該列線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子と列選択素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、
該基準コンデンサは基準コンデンサ下部電極と基準コンデンサ誘電体膜と基準コンデンサ上部電極とから成り、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、
該基準コンデンサ上部電極と該列線とが電気的に接続されて居る事を特徴とする静電容量検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に関する。
【０００２】
【従来の技術】
従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサーの静電容量ＣＦは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣＳを成すコンデンサーを準備し、此等二つのコンデンサーを直列接続して、所定の電圧を印可する。斯うする事で二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら此等従来の静電容量検出装置は、当該装置が単結晶硅素基板上に形成されて居る為に、指紋センサとして用いると指を強く押しつけた際に当該装置が割れて仕舞うとの課題を有して居た。
【０００４】
更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されて居るとの課題を有する。
【０００５】
加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠ける為に、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
そこで本発明は上述の諸事情を鑑み、その目的とする所は安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、又単結晶硅素基板以外にも作成し得る優良な静電容量検出装置を提供する事に有る。
【０００７】
【課題を解決するための手段】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、此等対象物の表面形状を読み取る静電容量検出装置を薄膜半導体装置を用いてガラス基板上等に作成する。斯うした静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子とを具備する。各静電容量検出素子は信号検出素子と信号増幅素子と列選択素子とを含む。信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、基準コンデンサは基準コンデンサ下部電極と基準コンデンサ誘電体膜と基準コンデンサ上部電極とから成る。一方、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成る。本発明では基準コンデンサ下部電極と列線とが電気的に接続されて居る事を特徴とする。又、列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用ＭＩＳ型薄膜半導体装置から成る。列選択用ＭＩＳ型薄膜半導体装置のゲート電極が列線に接続される事をも本発明の特徴となす。信号増幅用ＭＩＳ型薄膜半導体装置と列選択用ＭＩＳ型薄膜半導体装置とは同一導電型の半導体装置であり、両薄膜半導体装置は直列に接続される。本発明は斯うした構成にて、基準コンデンサ下部電極と列線とが電気的に接続されて居る事を特徴とする。又本発明は基準コンデンサ下部電極と列線とが電気的に接続されて居る際に、容量検出電極と基準コンデンサ上部電極とが電気的に接続されて居る事をも特徴とする。この状態で信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極が容量検出電極と基準コンデンサ上部電極とに接続される事をも特徴とする。
【０００８】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、此等対象物の表面形状を読み取る静電容量検出装置を薄膜半導体装置を用いてガラス基板上等に作成する。斯うした静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の行線とＮ本の列線、及び各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子とを具備する。各静電容量検出素子は信号検出素子と信号増幅素子と列選択素子とを含む。信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、基準コンデンサは基準コンデンサ下部電極と基準コンデンサ誘電体膜と基準コンデンサ上部電極とから成る。一方、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成る。本発明では基準コンデンサ上部電極と列線とが電気的に接続されて居る事を特徴とする。又、列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用ＭＩＳ型薄膜半導体装置から成る。列選択用ＭＩＳ型薄膜半導体装置のゲート電極が列線に接続される事をも本発明の特徴となす。信号増幅用ＭＩＳ型薄膜半導体装置と列選択用ＭＩＳ型薄膜半導体装置とは同一導電型の半導体装置であり、両薄膜半導体装置は直列に接続される。本発明は斯うした構成にて、基準コンデンサ上部電極と列線とが電気的に接続されて居る事を特徴とする。又本発明は基準コンデンサ上部電極と列線とが電気的に接続されて居る際に、容量検出電極と基準コンデンサ下部電極とが電気的に接続されて居る事をも特徴とする。この状態で信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極が容量検出電極と基準コンデンサ下部電極とに接続される事をも特徴とする。
【０００９】
本発明は静電容量検出素子が選択状態とされた時に信号増幅用ＭＩＳ型薄膜半導体装置のドレイン電極が行線と電気的に導通される事を特徴とする。更に本発明では静電容量検出装置が出力線を含み、ある静電容量検出素子が選択状態とされた時にその静電容量検出素子内の信号増幅用ＭＩＳ型薄膜半導体装置のソース電極が出力線と電気的に導通される事をも特徴とする。
【００１０】
本発明は、基準コンデンサの誘電体膜と信号増幅用ＭＩＳ型薄膜半導体装置のゲート絶縁膜とが同一素材にて形成されて居る事を特徴とする。此等の膜は同一層上に形成されていても良い。基準コンデンサ下部電極は信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域と同一素材にて形成され得る。基準コンデンサ下部電極と信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域とが同一層上に形成されて居る事をも特徴とする。基準コンデンサ上部電極は信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極と同一素材にて形成されて居る事を特徴とする。此等の電極は同一層上に形成されていても良い。
【００１１】
本発明は基準コンデンサの電極面積をＳＲ（μｍ２）、基準コンデンサ誘電体膜の厚みをｔＲ（μｍ）、基準コンデンサ誘電体膜の比誘電率をεＲ、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極面積をＳＴ（μｍ２）、ゲート絶縁膜の厚みをｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率をεｏｘとして、基準コンデンサ容量ＣＲと信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ容量ＣＴとを其々
ＣＲ＝ε０・εＲ・ＳＲ／ｔＲ
ＣＴ＝ε０・εｏｘ・ＳＴ／ｔｏｘ
にて定義し（ε０は真空の誘電率）、容量検出電極の面積をＳＤ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検出素子の素子容量ＣＤを
ＣＤ＝ε０・εＤ・ＳＤ／ｔＤ
と定義した時に（ε０は真空の誘電率）、此の素子容量ＣＤは、基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとの和であるＣＲ＋ＣＴよりも十分に大きい事を特徴とする。更に基準コンデンサ容量ＣＲがトランジスタ容量ＣＴよりも十分に大きいのが理想的である。従って素子容量ＣＤは基準コンデンサ容量ＣＲ単体よりも十分に大きい事をも特徴とする。容量検出誘電体膜は静電容量検出装置の最表面に位置する事をも特徴と為す。又、本発明は測定されるべき対象物が容量検出誘電体膜に接しずに対象物距離ｔＡを以て離れて居り、対象物容量ＣＡを真空の誘電率ε０と空気の比誘電率εＡと容量検出電極の面積ＳＤとを用いて、
ＣＡ＝ε０・εＡ・ＳＤ／ｔＡ
と定義した時に、基準コンデンサ容量ＣＲは対象物容量ＣＡよりも十分に大きい事を特徴とする。此処でも基準コンデンサ容量ＣＲがトランジスタ容量ＣＴよりも十分に大きいのが理想的である。
【００１２】
又、本発明は容量検出誘電体膜が静電容量検出装置の最表面に位置し、基準コンデンサの電極面積をＳＲ（μｍ２）、基準コンデンサ誘電体膜の厚みをｔＲ（μｍ）、基準コンデンサ誘電体膜の比誘電率をεＲ、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極面積をＳＴ（μｍ２）、ゲート絶縁膜の厚みをｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率をεｏｘとして、基準コンデンサ容量ＣＲと信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ容量ＣＴとを其々
ＣＲ＝ε０・εＲ・ＳＲ／ｔＲ
ＣＴ＝ε０・εｏｘ・ＳＴ／ｔｏｘ
にて定義し（ε０は真空の誘電率）、容量検出電極の面積をＳＤ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検出素子の素子容量ＣＤを
ＣＤ＝ε０・εＤ・ＳＤ／ｔＤ
と定義した時に（ε０は真空の誘電率）、此の素子容量ＣＤは、基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとの和であるＣＲ＋ＣＴよりも十分に大きく、且つ対象物が容量検出誘電体膜に接しずに対象物距離ｔＡを以て離れて居り、対象物容量ＣＡを真空の誘電率ε０と空気の比誘電率εＡと容量検出電極の面積ＳＤとを用いて、
ＣＡ＝ε０・εＡ・ＳＤ／ｔＡ
と定義した時に、基準コンデンサ容量ＣＲが対象物容量ＣＡよりも十分に大きい事を特徴とする。此処でも基準コンデンサ容量ＣＲがトランジスタ容量ＣＴよりも十分に大きいのが理想的である。従って素子容量ＣＤは基準コンデンサ容量ＣＲ単体よりも十分に大きく、且つ基準コンデンサ容量ＣＲ単体が対象物容量ＣＡよりも十分に大きい事をも特徴とする。
【００１３】
【発明の実施の形態】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、此等対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜から成るＭＩＳ型薄膜半導体装置にて作成する。薄膜半導体装置は通常硝子基板上に作成される為に、大面積を要する半導体集積回路を安価に製造する技術として知られ、具体的に昨今では液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費する事なく安価に当該装置を作成し得る。又、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やＳ．  Ｕｔｓｕｎｏｍｉｙａ  ｅｔ．  ａｌ．  Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ  ｐ．  ９１６  （２０００））と呼ばれる転写技術を適応する事で、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るので有る。
【００１４】
さて、図１に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以てしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さい為に、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを精確に読み取れない。そこで本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の行線と、Ｎ本（Ｎは１以上の整数）の列線、及び各行線と各列線との交点に設けられたＭ×Ｎ個の静電容量検出素子とを具備せしめ、此等の各静電容量検出素子は信号検出素子と信号増幅素子と列選択素子とを含むとの構成とする。信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、基準コンデンサは更に基準コンデンサ下部電極と基準コンデンサ誘電体膜と基準コンデンサ上部電極とから成る。指紋等の対象物が容量検出誘電体膜に接したり或いは接近すると、容量検出電極には対象物との静電容量に応じて電位Ｖが発生する。本発明ではこの電位Ｖを各静電容量検出素子に設けられた信号増幅素子にて増幅し、増幅された電流又は電圧に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成る。基準コンデンサの一方の電極は列線に接続されており、他方の電極は容量検出電極と信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極とに接続される。例えば基準コンデンサ下部電極と列線とが電気的に接続されている場合には、基準コンデンサ上部電極が容量検出電極と電気的に接続され、更に容量検出電極と基準コンデンサ上部電極とは信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に電気的に接続される。反対に基準コンデンサ上部電極と列線とが電気的に接続されている場合には、基準コンデンサ下部電極が容量検出電極と電気的に接続され、更に容量検出電極と基準コンデンサ下部電極とは信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に電気的に接続される。
【００１５】
斯様な構成とした際の本願発明の動作原理を図２を用いて説明する。対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサと、静電容量ＣＲを持つ基準コンデンサ及びトランジスタ容量ＣＴを有する信号増幅用ＭＩＳ型薄膜半導体装置との合成容量ＣＲ＋ＣＴとの間に誘起された電位Ｖは信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極（図中Ｇ）に接続され、半導体装置のゲート電位を変化させる。斯うして此の薄膜半導体装置のドレイン領域（図中Ｄ）に所定の電圧を印可すると、誘起されたゲート電位Ｖに応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉは著しく変調される。ゲート電極等には電位Ｖに応じて電荷Ｑが発生しているが、此等の電荷は何処にも流れずに保存されるので、電流値Ｉは一定となる。それ故にドレイン電圧を高くしたり或いは測定時間を長くする等で電流Ｉの測定も容易になり、斯くして薄膜半導体装置を用いても対象物の表面形状を十分正確に計測し得るのである。対象物の静電容量情報を増幅した信号（電流や電圧）は出力線を介して読み取られる。対象物の静電容量を測定するには信号増幅素子を介する電流Ｉを計測しても良いし、斯うした電流Ｉに対応する信号増幅素子を介した電圧Ｖを測定しても良い。
【００１６】
次に本発明を具現化する静電容量検出素子の回路構成を図３を用いて説明する。前述の如く各静電容量検出素子は信号増幅素子と信号検出素子と列選択素子とを必要不可欠な構成要素と為す。信号検出素子は容量検出電極と容量検出誘電体膜と基準コンデンサとを含み、基準コンデンサは基準コンデンサ下部電極と基準コンデンサ誘電体膜と基準コンデンサ上部電極とから成る。信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、列選択素子はゲート電極とゲート絶縁膜と半導体膜とから成る列選択用ＭＩＳ型薄膜半導体装置から成る。此等二種類の薄膜半導体装置は同一導電型である。更に信号増幅素子と列選択素子とは行線と出力線との間に直列接続されて設置される。一例としては列選択用Ｎ型ＭＩＳ型薄膜半導体装置のドレイン電極が行線に電気的に接続され、列選択用Ｎ型ＭＩＳ型薄膜半導体装置のソース電極と信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置のドレイン電極とが接続され、信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置のソース電極が出力線に電気的に接続される。電気的に接続するとは、スイッチ素子などを介して電気的に導通し得る状態に成る事を意味する。無論、信号増幅用ＭＩＳ型薄膜半導体装置のソース電極が直接に出力線と接続されても良いし、列選択用ＭＩＳ型薄膜半導体装置ドレイン電極が直接に行線と接続されても良い。又、トランジスタのソース電極とドレイン電極とは、構造上対称であるのでソース電極とドレイン電極とを入れ替えても良い。（即ち前述の例で「ソース電極」と云う単語と「ドレイン電極」と云う単語を入れ替えても良い。但し物理的に厳密を帰すならば、Ｎ型トランジスタでは電位の低い方がソース電極と定義され、Ｐ型トランジスタでは電位の高い方がソース電極と定義される。本例では行線が選択された状態で行線に高電位（Ｖｄｄ）が付与され、信号増幅素子や列選択素子にＮ型トランジスタを使用しているので、信号増幅素子や列選択素子のドレイン電極が行線側に電気的に接続され、ソース電極が出力線側に接続される事になる。）更には列選択素子と信号増幅素子との位置関係を先の例と反対としても良い。即ち信号増幅素子が行線側に位置し、列選択素子が出力線側に位置しても良い。
【００１７】
静電容量検出装置内に設けられる出力線は列線と同数のＮ本として列方向に取り出す事も可能であるし、行線と同数のＭ本として行方向に取り出す事も可能である。更には二列に一本の出力線を設けたり、或いは二行に一本の出力線を設けても良い。本発明では各静電容量検出素子を一つずつ選択して行くので出力線は斯様に多様な形態を有す。図３の例では出力線の数を列線と同数のＮ本とし、列方向に出力線を取り出している。
【００１８】
基準コンデンサの一方の電極は列線に接続され、他方の電極は容量検出電極と信号増幅用ＭＩＳ型半導体装置のゲート電極とに接続される。本発明では列線が選択された状態で列線には高電位が付与されるので、列線に直接接続された基準コンデンサの一方の電極には高電位（Ｖｄｄ）が必ず印可され、対象物の静電容量に応じた電位が信号増幅素子のゲート電極に加わる。斯うして信号増幅用ＭＩＳ型薄膜半導体装置のソースドレイン間の電気伝導度が変化し、此を検出して例えば指紋情報と云った対象物の表面凹凸情報が取得される。
【００１９】
基本的には斯様な構成にて精度の良く静電容量を検出可能であるが、静電容量検出素子間の情報干渉を防いで高速にて高精度検出を実現させるには、静電容量検出素子が列選択素子と行選択素子とを含むのが好ましい。列選択素子と同様に行選択素子もゲート電極とゲート絶縁膜と半導体膜とから成る行選択用ＭＩＳ型薄膜半導体装置から構成し得る。信号増幅素子を成す信号増幅用ＭＩＳ型薄膜半導体装置と列選択用ＭＩＳ型薄膜半導体装置と行選択用ＭＩＳ型薄膜半導体装置とは総て直列に接続される。行線に加えた行選択信号で行選択素子がオン状態とされ、列線に加えられた列選択信号にて列選択素子がオン状態とされる。図３では行選択素子にＮ型半導体装置を用い、此のＮ型半導体装置ドレイン電極とゲート電極とを行線に接続してダイオード動作をさせている。ダイオード接続された行選択用Ｎ型ＭＩＳ薄膜半導体装置は行線から出力線の方向が順方向になるように動作する。即ち行線に高電位の選択信号が入力された時にのみ行選択素子の電気伝導度は上がり、スイッチオン状態となる。行選択用Ｎ型薄膜半導体装置のソース電極は列選択用Ｎ型薄膜半導体装置のドレイン電極に接続され、列選択用Ｎ型薄膜半導体装置のゲート電極は列線に接続される。列線は、非選択状態では低電位（Ｖｓｓ：負電源電位）に在り、選択状態になると高電位（Ｖｄｄ：正電源電位）が付与される。従って列選択素子は列線が選択された時にのみ電気伝導度が上がり、スイッチオン状態となる。結局、Ｍ本の行線の内で特定の行線（例えばｉ行目の行線）が選択され、その行線（ｉ行目の行線）に高電位が印可される。此により選択された行線（ｉ行目の行線）に繋がる行選択素子がオン状態になる。次にこの状態にてＮ本の列線の内で特定の列線（例えばｊ列目の列線）に選択信号が入って来ると、その列線（ｊ列目の列線）に接続された列選択素子の電気伝導度が上がりトランジスタ・オン状態となる。この結果、選択された行線（ｉ行目の行線）に印可された高電位が選択された列線（ｊ列目の列線）に位置する信号増幅素子のドレイン電極に印可され、対象物の凹凸情報に応じたゲート電圧にて変調されたソースドレイン電流がｉ行ｊ列に位置する信号増幅素子に発生する。斯くして選択された行（ｉ行）と列（ｊ列）との交点に位置する静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子）のみがＭ×Ｎ個の静電容量検出素子群の中から選択されて、その位置に於ける対象物の静電容量を測定することになる。各静電容量検出素子内に列選択素子を設けることで列選択が一意的に為され、列間の情報干渉を防げられる。同様に各静電容量検出素子内に行選択素子を設けることで行選択が一意的に為され、行間の情報干渉を防げられる訳である。列選択素子と行選択素子とを直列に設ける事に依り出力線から行線への情報逆流を防止出来、精度良く静電容量を検出出来る様になる。此等の効果を発現させるには、列選択素子と行選択素子と信号増幅素子とが直列に配置されていれば良く、それらの順番は問われない。此等三素子が行線と出力線との間に直列に配置され、行選択素子のゲート電極は行線に接続され、列選択素子のゲート電極は列線に接続され、信号増幅素子のゲート電極が容量検出電極に接続されて居���事が肝要である。この様に本発明では静電容量検出素子が行選択信号や列選択信号に依って選択状態とされた際に、信号増幅用ＭＩＳ型薄膜半導体装置のドレイン電極が行線と電気的に導通され、ソース電極が出力線と電気的に導通させられる。実際には三素子の配列順序に応じて信号増幅素子と行線の間や信号増幅素子と出力線の間に行選択素子や列選択素子と言ったスイッチング素子が入り得るが、此等のスイッチング素子は選択状態では電気伝導度が高いので、信号増幅素子のドレイン電極は行線に接続される事になり、ソース電極は出力線に接続される事になる。この結果として信号増幅素子其の物の電気伝導度が行線から出力線への電流値を定める。後述する様に、対象物の凸部（例えば指紋の山）が容量検出誘電体膜に接していると信号増幅素子の電気伝導度は小さく、出力線には殆ど電流が供給されない。反対に対象物の凹部（例えば指紋の谷）が容量検出誘電体膜表面に来て薄い空気の膜が誘電体膜と対象物との間に発生すると、信号増幅素子の電気伝導度は著しく大きくなり、出力線には大電流が供給される。斯うして出力線に供給される電流（又はそれに応ずる電圧）を測定して対象物の凹凸情報を得るのである。
【００２０】
各静電容量検出素子が行選択素子と列選択素子を含んでいると、上述の如くＭ×Ｎ個の静電容量検出素子群の中から特定の一静電容量検出素子のみを確実に選択するとの利点が認められる。その一方で、もし基準コンデンサが無ければ、信号増幅素子のトランジスタ容量と対象物の容量とが容量結合して、その容量比と信号増幅素子のドレイン電圧との積が信号増幅素子のゲート電極に印可される。所が行選択素子や列選択素子と信号増幅素子とが直列に接続されているので、信号増幅素子のドレイン電位は行線に印可される高電位（Ｖｄｄ）よりも行選択素子や列選択素子が存在する分だけ下がって仕舞う。例えば行選択素子と列選択素子と信号増幅素子のオン状態に於ける電気伝導度が同程度と仮定すると、行線にＶｄｄが印可された際に信号増幅素子のドレイン電位はＶｄｄの約三分の一であるＶｄｄ／３程度に下がって仕舞う。それ故に測定対象物の静電容量が変化しても、信号増幅素子のゲート電位変化量は最大でもＶｄｄ／３程度と小さくなり、検出精度が低下したり或いはＶｄｄの値を大きくせねばならなくなる。斯うした課題を解決すべく本願発明では基準コンデンサを設け、この基準コンデンサの一方の電極を列線に直接接続させる。此に依り喩え行選択素子や列選択素子が存在しても、基準コンデンサの一方の電極には確実に高電位（Ｖｄｄ）が印可され、それ故に信号増幅素子のゲート電位は最小でゼロ付近、最大でＶｄｄ付近と成り得る。即ち本発明の構成とすると、喩え行選択素子と列選択素子とが信号増幅素子と直列接続されて行線と出力線との間に設けられていても、信号増幅素子のゲート電位は負電源電位（Ｖｓｓ：ゼロボルト）付近から正電源電位（Ｖｄｄ：高電位）付近迄測定対象物の静電容量に応じて変化し得る様になる。信号増幅素子のゲート電位が負電源電位付近にあると、信号増幅用ＭＩＳ型薄膜半導体装置はオフ状態になり、信号増幅素子の電気伝導度は著しく小さくなる。反対に信号増幅素子のゲート電位が正電源電位付近になると、信号増幅用ＭＩＳ型薄膜半導体装置はオン状態になり、信号増幅素子の電気伝導度は窮めて大きくなる。斯うした電気伝導度の変化を出力線経由で測定する事で対象物表面の凹凸情報を採取出来るのである。斯うした構成では列選択素子と信号増幅素子は同一導電型の薄膜半導体装置でなければならない。列線に付与した列選択信号が列選択素子のゲート電極に印可され、同時に列選択信号が基準コンデンサを介して信号増幅素子のゲート電極に印可されるからである。具体的には列選択素子と信号増幅素子とがＮ型半導体装置の場合、列線には非選択状態で負電源電位（接地電位、ゼロボルト）が与えられ、選択状態で正電源電位（高電位、プラスの電位、例えば＋２．５Ｖや＋３．３Ｖなど）が印可される。列選択素子と信号増幅素子とがＰ型半導体装置の場合には、列線には非選択状態で正電源電位（接地電位、ゼロボルト）が与えられ、選択状態で負電源電位（負電位、マイナスの電位、例えば−２．５Ｖや−３．３Ｖなど）が印可される。更に、行選択素子に半導体装置を用いる場合、行選択用ＭＩＳ型薄膜半導体装置は列選択素子や信号増幅素子と同一の導電型であるのが好ましい。斯うすると列選択信号と行選択信号とを同じ極性と���き、信号増幅素子のドレイン電位と基準コンデンサの列線に接続した電極電位が同じ極性になり、信号増幅感度が上がるからである。例えば、行選択素子も列選択素子も信号増幅素子も総てＮ型半導体装置とし、行線も列線も非選択時には負電源電位に維持し、選択時には正電源電位を其々の線に付与する。或いは、行選択素子も列選択素子も信号増幅素子も総てＰ型半導体装置とし、行線も列線も非選択時には正電源電位に維持し、選択時には負電源電位を其々の線に付与する。
【００２１】
さて、上述の構成にて本願発明の信号増幅用ＭＩＳ型薄膜半導体装置が効果的に信号増幅の機能を果たす為には、信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ容量ＣＴや基準コンデンサ容量ＣＲ、及び信号検出素子の素子容量ＣＤを適切に定めねばならない。次に此等の関係を図４乃至図５を用いて説明する。
【００２２】
まず、測定対処物の凸部が容量検出誘電体膜に接しており、対象物が電気的に接地されて居る状況を考える。具体的には静電容量検出装置を指紋センサとして用い、この静電容量検出装置表面に指紋の山が接している状態の検出を想定する。基準コンデンサの電極面積をＳＲ（μｍ２）、基準コンデンサ誘電体膜の厚みをｔＲ（μｍ）、基準コンデンサ誘電体膜の比誘電率をεＲ、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極面積をＳＴ（μｍ２）、ゲート絶縁膜の厚みをｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率をεｏｘとして基準コンデンサ容量ＣＲと信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ容量ＣＴとを其々
ＣＲ＝ε０・εＲ・ＳＲ／ｔＲ
ＣＴ＝ε０・εｏｘ・ＳＴ／ｔｏｘ
と定義する（ε０は真空の誘電率）。又、容量検出電極の面積をＳＤ（μｍ２）、容量検出誘電体膜の厚みをｔＤ（μｍ）、容量検出誘電体膜の比誘電率をεＤとして信号検出素子の素子容量ＣＤを
ＣＤ＝ε０・εＤ・ＳＤ／ｔＤ
2005077102.tif 000003
【００２３】
〔数式１〕
2005077102.tif 000004
【００２４】
となる。従って、素子容量ＣＤが基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとの和であるＣＲ＋ＣＴよりも十分に大きい時
【００２５】
〔数式２〕
2005077102.tif 000005
【００２６】
には、ゲート電圧ＶＧＴは
【００２７】
〔数式３〕
2005077102.tif 000006
【００２８】
と近似され、ゲート電極には殆ど電圧が掛からない。その結果、信号増幅用ＭＩＳ型薄膜半導体装置はオフ状態となり、ソースドレイン電流Ｉは窮めて小さくなる。結局、指紋の山に相当する対象物の凸部が静電容量検出装置に接した時に信号増幅素子が殆ど電流を流さない為には、静電容量検出素子を構成するゲート電極面積（ゲート長やゲート幅）やゲート絶縁膜材質、ゲート絶縁膜厚、基準コンデンサ電極面積（コンデンサ電極長やコンデンサ電極幅）、基準コンデンサ誘電体膜材質、基準コンデンサ誘電体膜厚、容量検出電極面積、容量検出誘電体膜材質、容量検出誘電体膜厚などを、素子容量ＣＤが基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとの和であるＣＲ＋ＣＴよりも十分に大きくなる様に設定せねばならない訳で有る。一般に「十分に大きい」とは１０倍程度の相違を意味する。換言すれば素子容量ＣＤは基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとの和であるＣＲ＋ＣＴと
ＣＤ＞１０×（ＣＲ＋ＣＴ）
との関係を満たせば良い。この場合、ＶＧＴ／Ｖｄｄは０．１程度以下となり薄膜半導体装置はオン状態には成り得ない。対象物の凸部を確実に検出するには、対象物の凸部が静電容量検出装置に接した時に、信号増幅用ＭＩＳ型薄膜半導体装置がオフ状態に成る事が重要である。従って電源電圧Ｖｄｄに正電源を用いる場合には信号増幅用ＭＩＳ型薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好ましい。より理想的には、伝達特性に於けるドレイン電流が最小値となるゲート電圧（最小ゲート電圧）をＶｍｉｎとして、この最小ゲート電圧が
０＜０．１×Ｖｄｄ＜Ｖｍｉｎ
又は
０＜ＶＧＴ＜Ｖｍｉｎ
との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体装置を使用する。反対に電源電圧Ｖｄｄに負電源を用いる場合には信号増幅用ＭＩＳ型薄膜半導体装置として、ゲート電圧がゼロ近傍でドレイン電流が流れないエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用いる。理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装置の最小ゲート電圧Ｖｍｉｎが
Ｖｍｉｎ＜０．１×Ｖｄｄ＜０
又は
Ｖｍｉｎ＜ＶＧＴ＜０
との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置を使用する事である。斯うする事に依り対象物の凸部を、電流値Ｉが非常に小さいとの形態にて確実に検出し得るので有る。
【００２９】
次に対象物が容量検出誘電体膜に接しずに対象物距離ｔＡを以て容量検出誘電体膜から離れて居る状況を考える。即ち測定対処物の凹部が容量検出誘電体膜上に有り、更に対象物が電気的に接地されて居る状況で有る。具体的には静電容量検出装置を指紋センサとして用いた時に、静電容量検出装置表面に指紋の谷が来て居る状態の検出を想定する。先にも述べた様に、本発明の静電容量検出装置では容量検出誘電体膜が静電容量検出装置の最表面に位置するのが望ましい。この時の等価回路図を図５に示す。容量検出誘電体膜に対象物表面が接していないので、容量検出誘電体膜と対象物表面との間には空気を誘電体とした新たなコンデンサーが形成される。此を対象物容量ＣＡと名付け、真空の誘電率ε０と空気の比誘電率εＡと容量検出電極の面積ＳＤとを用いて、
ＣＡ＝ε０・εＡ・ＳＤ／ｔＡ
と定義する。斯うして対象物が容量検出誘電体膜から離れた状態では、素子容量ＣＤと対象物容量ＣＡとが直列に接続され、更に此等のコンデンサに互いに並列接続されたトランジスタ容量ＣＴと基準コンデンサ容量ＣＲとが直列に接続される事になる。基準コンデンサには電圧Ｖｄｄが印可され、信号増幅素子のドレイン電極にはｋＶｄｄの電圧が印可される（図５）。印可電圧は静電容量に応じて四つのコンデンサー間で分割されるので、この条件下にて信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に掛かる電圧（谷が来たときのゲート電圧）ＶＧＶは
【００３０】
〔数式４〕
2005077102.tif 000007
【００３１】
となる。一方、本発明では対象物が静電容量検出装置に接した時にドレイン電流が非常に小さくなる様に
【００３２】
〔数式２〕
2005077102.tif 000008
【００３３】
との条件を満たすべく静電容量検出素子を作成して在るので、ＶＧＶは
【００３４】
〔数式５〕
2005077102.tif 000009
【００３５】
と近似される。此処で基準コンデンサ容量ＣＲを対象物容量ＣＡよりも十分に大きくなる様に設定すると、
【００３６】
〔数式６〕
2005077102.tif 000010
【００３７】
ゲート電圧ＶＧＶは
【００３８】
〔数式７〕
2005077102.tif 000011
【００３９】
と更に簡略化される。斯うしてｋの値が１に近ければ、ゲート電圧ＶＧＶは電源電圧Ｖｄｄに略等しくなる。基準コンデンサ容量ＣＲがトランジスタ容量ＣＴよりも十分に大きくなるよう設定しておくと、
【００４０】
〔数式８〕
2005077102.tif 000012
【００４１】
ｋの値の大小に関わらず、ゲート電圧ＶＧＶは
【００４２】
〔数式９〕
2005077102.tif 000013
【００４３】
となり、電源電圧Ｖｄｄにほぼ等しくなる。この結果、信号増幅用ＭＩＳ型薄膜半導体装置をオン状態と出来、電流Ｉは窮めて大きくなる。指紋の谷に相当する対象物の凹部が静電容量検出装置上に来た時に信号増幅素子が大電流を通す為には、基準コンデンサ容量ＣＲが対象物容量ＣＡよりも十分に大きくなる様に構成付ける必要がある。先に述べた如く、１０倍程度の相違が認められると一般に十分に大きいと言えるので、基準コンデンサ容量ＣＲと対象物容量ＣＡとが
ＣＲ＞１０×ＣＡ
との関係を満たせば良い。又、ｋの値如何に関わらず指紋の谷等が接近した時にトランジスタがオン状態になるには基準コンデンサ容量ＣＲがトランジスタ容量ＣＴよりも十倍以上大きくしておけば良い。
【００４４】
ＣＲ＞１０×ＣＴ
此等の条件を満たすと、ＶＧＴ／Ｖｄｄは０．９程度以上となり薄膜半導体装置は容易にオン状態と化す。対象物の凹部を確実に検出するには、対象物の凹部が静電容量検出装置に近づいた時に、信号増幅用ＭＩＳ型薄膜半導体装置がオン状態に成る事が重要である。電源電圧Ｖｄｄに正電源を用いる場合には信号増幅用ＭＩＳ型薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いており、このトランジスタの閾値電圧ＶｔｈがＶＧＶよりも小さいのが好ましい。より理想的には、
０＜Ｖｔｈ＜０．９１×Ｖｄｄ
との関係を満たす様な信号増幅用Ｎ型ＭＩＳ薄膜半導体装置を使用する。反対に電源電圧Ｖｄｄに負電源を用いる場合には信号増幅用ＭＩＳ型薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用ており、理想的には信号増幅用Ｐ型ＭＩＳ薄膜半導体装置の閾値電圧ＶｔｈがＶＧＶよりも大きいのが好ましい。より理想的には、
０．９１×Ｖｄｄ＜Ｖｔｈ＜０
との関係を満たす信号増幅用Ｐ型ＭＩＳ薄膜半導体装置を使用する事である。斯うする事に依り対象物の凹部が、電流値Ｉが非常に大きいとの形態にて確実に検出されるに至る。
【００４５】
結局、指紋の山等に相当する対象物の凸部が静電容量検出装置に接した時に信号増幅素子が殆ど電流を通さず、同時に指紋の谷等に相当する対象物の凹部が静電容量検出装置に近づいた時に信号増幅素子が大きな電流を通して対象物の凹凸を正しく認識するには、静電容量検出素子にて容量検出誘電体膜が静電容量検出装置の最表面に位置し、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極面積ＳＴ（μｍ２）やゲート絶縁膜の厚みｔｏｘ（μｍ）、ゲート絶縁膜の比誘電率εｏｘ、基準コンデンサの電極面積ＳＲ（μｍ２）、基準コンデンサ誘電体膜の厚みｔＲ（μｍ）、基準コンデンサ誘電体膜の比誘電率εＲ、容量検出電極面積ＳＤ（μｍ２）、容量検出誘電体膜の厚みｔＤ（μｍ）、容量検出誘電体膜の比誘電率εＤ等を素子容量ＣＤが基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとの和であるＣＲ＋ＣＴよりも十分に大きくなる様に設定する必要があり、且つ対象物が容量検出誘電体膜に接しずに対象物距離ｔＡを以て離れて居る際に基準コンデンサ容量ＣＲが対象物容量ＣＡよりも十分に大きく成る様に静電容量検出装置を構成づける必要がある。更に基準コンデンサ容量ＣＲがトランジスタ容量ＣＴよりも十分大きいのが理想的と言える。より具体的には基準コンデンサ容量ＣＲとトランジスタ容量ＣＴとが
ＣＲ＞１０×ＣＴ
との関係式を満たした上で、素子容量ＣＤと基準コンデンサ容量ＣＲと対象物容量ＣＡとが
ＣＤ＞１０×ＣＲ
ＣＲ＞１０×ＣＡ
との関係を満たす様に静電容量検出装置を特徴付ける。又、電源電圧Ｖｄｄに正電源を用いる場合には信号増幅用ＭＩＳ型薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｎ型トランジスタを用いるのが好ましく、此のＮ型トランジスタの最小ゲート電圧Ｖｍｉｎは
０＜０．１×Ｖｄｄ＜Ｖｍｉｎ  又は０＜ＶＧＴ＜Ｖｍｉｎ
との関係を満たし、更に閾値電圧ＶｔｈがＶＧＶよりも小さく、具体的には
０＜Ｖｔｈ＜０．９１×Ｖｄｄ  又は０＜Ｖｔｈ＜ＶＧＶ
との関係を満たしているエンハンスメント型Ｎ型トランジスタを用いるのが理想的である。反対に電源電圧Ｖｄｄに負電源を用いる場合には信号増幅用ＭＩＳ型薄膜半導体装置としてエンハンスメント型（ノーマリーオフ型）Ｐ型トランジスタを用いるのが好ましく、此のＰ型トランジスタの最小ゲート電圧Ｖｍｉｎは
Ｖｍｉｎ＜０．１×Ｖｄｄ＜０  又はＶｍｉｎ＜ＶＧＴ＜０
との関係を満たし、更に閾値電圧ＶｔｈがＶＧＶよりも大きく、具体的には
０．９１×Ｖｄｄ＜Ｖｔｈ＜０  又はＶＧＶ＜Ｖｔｈ＜０
との関係を満たしているエンハンスメント型Ｐ型トランジスタを用いるのが理想的である。
【００４６】
次に斯うした発明を具現化する静電容量検出素子の構造を図６を用いて説明する。本発明では行選択素子と列選択素子と信号増幅素子とがソースドレイン領域の導電型と不純物濃度とを除いて同一構造を取るので、図６には信号増幅素子と基準コンデンサとの断面構造を示す。静電容量検出素子の信号増幅素子を成す信号増幅用ＭＩＳ型薄膜半導体装置はソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。行選択素子を為す行選択用ＭＩＳ型薄膜半導体装置も列選択素子を為す列選択用ＭＩＳ型薄膜半導体装置もソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件とする。図６の構成例では信号増幅用ＭＩＳ型薄膜半導体装置をＮＭＯＳで作成し、基準コンデンサ下部電極は信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域と同じ素材であるＮ型半導体膜から成っている。基準コンデンサ下部電極も薄膜半導体装置のドレイン領域も同じ下地保護膜上に形成されている。基準コンデンサの誘電体膜は信号増幅用ＭＩＳ型薄膜半導体装置のゲート絶縁膜と同一素材である酸化珪素膜から成り、共に同一層上（半導体膜上）に形成される。基準コンデンサ上部電極は信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極と同一素材である金属膜（具体的にはタンタル薄膜）にて形成され、ゲート絶縁膜や基準コンデンサ誘電体膜を為す酸化硅素膜上に形成されている。図６では基準コンデンサ下部電極が容量検出電極と信号増幅素子のゲート電極に接続されているが、基準コンデンサ上部電極が容量検出電極と信号増幅素子のゲート電極に接続されても無論良い。
【００４７】
斯様な静電容量検出素子は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れて仕舞ったり、或いは十分な大きさを有さぬが為に実用性に乏しい。これに対して本願発明に依るプラスティック基板上の静電容量検出素子は、プラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードはキャッシュカード（ｂａｎｋ  ｃａｒｄ）やクレジットカード（ｃｒｅｄｉｔ  ｃａｒｄ）、身分証明書（Ｉｄｅｎｔｉｔｙ  ｃａｒｄ）等で使用され、此等のセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。
【００４８】
（実施例１）
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、此の静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は３０４行３０４列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０ｍｍ角の正方形である。
【００４９】
基板は厚み２００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置も列選択用Ｎ型ＭＩＳ型薄膜半導体装置も行選択用Ｎ型ＭＩＳ型薄膜半導体装置も総て同じ断面構造を有する薄膜トランジスタにて作られている。薄膜トランジスタは図６に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５０ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４５ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により略３．９と求められた。基準コンデンサ下部電極は信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置のドレイン領域と同じＮ型半導体膜にて形成され、基準コンデンサ誘電体膜は信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置のゲート絶縁膜と同じ酸化珪素膜で作られ、基準コンデンサ上部電極は信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置のゲート電極と同じタンタル薄膜から成る。基準コンデンサ下部電極はコンタクトホールを介して列線に接続され、上部電極は信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置のゲート電極と容量検出電極とに接続されている。静電容量検出素子の回路構成は図３と同一である。
【００５０】
本実施例では静電容量検出装置を成す行列のピッチを６６μｍとし、解像度を３８５ｄｐｉ（ｄｏｔｓ  ｐｅｒ  ｉｎｃｈ）としている。この結果、容量検出電極面積は１４８５μｍ２となった。容量検出誘電体膜は厚み３００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化硅素膜の比誘電率は略７．５であったから、素子容量ＣＤは凡そ３２９ｆＦ（フェムトファラッド）となる。本実施例の静電容量検出装置を指紋センサと想定すると、指紋の凹凸は５０μｍ程度なので、静電容量検出装置表面に指紋の谷が来た時の対象物容量ＣＡは０．２６ｆＦと計算される。一方、信号増幅用ＭＩＳ薄膜半導体装置のゲート電極長Ｌを２μｍとし、ゲート電極幅Ｗを２μｍとしたから、トランジスタ容量ＣＴは凡そ３．０７ｆＦとなる。又、基準コンデンサ電極面積ＳＲを４２μｍ２とした。この結果、基準コンデンサ容量ＣＲは３２ｆＦとなった。斯うして本実施例に示す静電容量検出素子は
ＣＤ＞１０×ＣＲ
ＣＲ＞１０×ＣＴ
ＣＲ＞１０×ＣＡ
との関係を満たす。斯くして電源電圧Ｖｄｄを３．３Ｖとすると、指紋の山が静電容量検出装置表面に接した時に信号増幅用ＭＩＳ薄膜半導体装置のゲート電極に印可される電圧ＶＧＴは０．３０Ｖとなり、指紋の谷が来た時に此のゲート電極に印可される電圧ＶＧＶは３．０８Ｖとなる。本実施例にて用いた信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置の最小ゲート電圧Ｖｍｉｎは０．３５Ｖで有り、指紋の山が接した時のゲート電圧ＶＧＴの０．３０Ｖよりも大きいために、信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置は完全にオフ状態となった。一方、閾値電圧Ｖｔｈは１．４２Ｖであり、指紋の谷が来た時に得られるゲート電圧ＶＧＶの３．１１Ｖより小さいために、信号増幅用Ｎ型ＭＩＳ型薄膜半導体装置は完全にオン状態となった。この結果、指紋の山が静電容量検出装置表面に接した時に信号増幅素子から出力される電流値は４．５×１０−１３Ａと窮めて微弱となる。反対に指紋の谷が来た時には信号増幅素子から２．５×１０−５Ａと大きな電流が出力され、指紋等の凹凸情報を精度良く検出するに至った。
【００５１】
【発明の効果】
以上詳述してきた様に、本願により高精度検出可能な静電容量検出装置を薄膜半導体装置にて作成する事が可能になった。従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。その結果、例えはスマートカードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。又、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用して居らず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明では斯様な浪費を排除し、地球環境の保全に役立つとの効果を有する。
【図面の簡単な説明】
【図１】従来技術に於ける動作原理を説明した図。
【図２】本願発明に於ける動作原理を説明した図。
【図３】本願発明に於ける静電容量検出素子の回路構成を説明した図。
【図４】本願発明の原理を説明した図。
【図５】本願発明の原理を説明した図。
【図６】本願発明の素子構造を説明した図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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