(57)【要約】      （修正有）【課題】金属酸化物半導体（ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）のデバイス、並びにそれらのチップ設計に於いて、既存の非フィン設計構造からＦｉｎＦＥＴ（ダブル・ゲート・フィン・ベース電界トランジスタ）技術に基づく機能的に同一の構造に設計を維持したまま移行する事ができる信頼できる方法及び装置の提供。【解決手段】セル構造「Ａ」とセル構造「Ｂ」の配置を含むが、以前に生成されたフィンをセル構造「Ａ」およびセル構造「Ｂ」が含まない、対応するセル構造「Ｃ」５１２。この設計階層で起こるセル構造「Ａ」とセル構造「Ｂ」の他のセル構造への任意の配置の結合を考える。フィン生成ツールは、この階層のセル構造「Ａ」およびセル構造「Ｂ」にフィンを配置しないと判断する。フィン生成は上の階層に委任され、したがって円によって指示されるように段のない結合フィン形状５６０。【選択図】図２４
2005197685.tif 000002
【特許請求の範囲】
【請求項１】
フィン形構造を含み、少なくとも２つの設計階層レベルを含むハードウェア設計を、前記設計を生成するときに満たされるべき少なくとも１つのデザイン・ルールに基づいて生成する方法であって、現在の設計階層レベルにおいて所与の設計が前記少なくとも１つのデザイン・ルールに違反している場合に、前記デザイン・ルールの前記違反が回避されるように前記所与の設計を変更するために、前記現在の設計階層レベルから次に高い設計階層レベルに移る方法。
【請求項２】
前記次に高い設計階層レベルが、フィン形構造のより大きな連続領域を含む、請求項１に記載の方法。
【請求項３】
前記所与の設計を変更する前記ステップが、少なくとも１つのフィン配置の変更を含む、請求項１または２に記載の方法。
【請求項４】
前記少なくとも１つのデザイン・ルールが、２つのフィン形構造間のオーバラップ領域のフィン・トポロジ、または近接したフィン形構造間の他の任意の干渉を含む、請求項１ないし３のいずれかに記載の方法。
【請求項５】
フィン形構造の生成前には機能上互いに独立している第１のセル構造と第２のセル構造とを、所与の設計階層レベルにおいて組み立てるために、前記フィン形構造を生成する前に、次に高い設計階層レベルに移り、前記次に高い設計階層レベルで前記フィン形構造を生成し、前記第１のセル構造と第２のセル構造の結合されたフィン形状構造を得る、請求項１ないし４のいずれかに記載の方法。
【請求項６】
既存の非フィン形ハードウェア設計を、少なくとも２つの設計階層レベルを含む対応するフィン形ハードウェア設計に、前記設計を生成するときに満たされるべき少なくとも１つのデザイン・ルールに基づいて変換する方法であって、現在の設計階層レベルにおいて所与の設計が前記少なくとも１つのデザイン・ルールに違反している場合に、前記デザイン・ルールの前記違反が回避されるように前記所与の設計を変更するために、前記現在の設計階層レベルから次に高い設計階層レベルに移る方法。
【請求項７】
前記次に高い設計階層レベルが、フィン形構造のより大きな連続領域を含む、請求項６に記載の方法。
【請求項８】
前記所与の設計を変更する前記ステップが、少なくとも１つのフィン配置の変更を含む、請求項６または７に記載の方法。
【請求項９】
フィン形構造の生成前には機能上互いに独立している第１のセル構造と第２のセル構造とを、所与の設計階層レベルにおいて組み立てるために、前記フィン形構造を生成する前に、次に高い設計階層レベルに移り、前記次に高い設計階層レベルで前記フィン形構造を生成し、前記第１のセル構造と第２のセル構造の結合されたフィン形状構造を得る、請求項６ないし８のいずれかに記載の方法。
【請求項１０】
ディジタル・コンピュータの内部メモリに格納されたコンピュータ・プログラム製品であって、前記製品が前記コンピュータ上で実行されたときに請求項１ないし９のいずれかに記載の方法を実行するプログラム・コード部分を含むコンピュータ・プログラム製品。
【請求項１１】
フィン形構造を含み、少なくとも２つの設計階層レベルを含むハードウェア設計を生成するフィン形ハードウェア設計を、前記設計を生成するときに満たされるべき少なくとも１つのデザイン・ルールに基づいて設計し生成する装置であって、現在の設計階層レベルにおいて所与の設計が前記少なくとも１つのデザイン・ルールに違反している場合に、前記デザイン・ルールの前記違反が回避されるように前記所与の設計を変更するために、前記現在の設計階層レベルから次に高い設計階層レベルに移る装置。
【請求項１２】
前記次に高い設計階層レベルが、フィン形構造のより大きな連続した領域を含む、請求項１１に記載の装置。
【請求項１３】
前記所与の設計を変更する前記ステップが、少なくとも１つのフィン配置の変更を含む、請求項１１または１２に記載の装置。
【請求項１４】
前記少なくとも１つのデザイン・ルールが、２つのフィン形構造間のオーバラップ領域のフィン・トポロジ、または近接したフィン形構造間の他の任意の干渉（interference）を含む、請求項１１ないし１３のいずれかに記載の装置。
【請求項１５】
既存の非フィン形ハードウェア設計を、少なくとも２つの設計階層レベルを含む対応するフィン形ハードウェア設計に、前記設計を生成するときに満たされるべき少なくとも１つのデザイン・ルールに基づいて変換する装置であって、現在の設計階層レベルにおいて所与の設計が前記少なくとも１つのデザイン・ルールに違反している場合に、前記デザイン・ルールの前記違反が回避されるように前記所与の設計を変更するために、前記現在の設計階層レベルから次に高い設計階層レベルに移る装置。
【請求項１６】
前記次に高い設計階層レベルが、フィン形構造のより大きな連続領域を含む、請求項１５に記載の装置。
【請求項１７】
前記所与の設計を変更する前記ステップが、少なくとも１つのフィン配置の変更を含む、請求項１５または１６に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に電界効果トランジスタ（ＦＥＴ）に関し、金属酸化物半導体（ＭＯＳ）および相補型金属酸化物半導体（ＣＭＯＳ）デバイスならびにそれらのチップ設計に関する。詳細には本発明は、特にダブル・ゲート・フィン・ベース電界効果トランジスタ（ＦｉｎＦＥＴ）技術を含む同一のデバイス構造を設計する方法および装置、ならびにフィン・ベースではない既存の設計を対応するフィン・ベース設計に変換する方法および装置に関する。
【背景技術】
【０００２】
本発明の譲受人に譲渡された、特に本発明に基づく平坦化シリコン・フィン・デバイスを製造するプロセスに関する米国特許第６２５２２８４Ｂ１号は、本発明に関連する。
【０００３】
さらに、２００３ＩＥＥＥ国際ＳＯＩ会議（2003 IEEE InternationalSOI Conference）、米カリフォルニア州ニューポートビーチ（Newport Beach）で発表された、本発明の発明者らの論文「FinFETTechnology for Future Microprocessors」、３３〜３４ページ、ＩＳＢＮ０−７８０３−７８１５−６も、本発明に関連する。
【０００４】
当技術分野では周知のとおり、ダブル・ゲート・トランジスタ構造は、所与のトランジスタに送り込むことができる電流を効果的に２倍にする。最新の構造は特に、薄層垂直シリコン（Ｓｉ）プロセス（thin vertical Silicon process）によって製造され、したがって、トランジスタが「オフ」状態のときのトランジスタへの電流漏れの制御に役立つ垂直な薄いシリコン「フィン」に依存した、いわゆる「フィン形電界効果トランジスタ」（ＦｉｎＦＥＴ）設計を具現する（図１）。この新しい設計方法は、強化された性能ならびに縮小しつづけるフィーチャ・サイズおよびジオメトリを有する新しいチップの創造を可能にする。ＦｉｎＦＥＴプロセスは５０ｎｍ未満のゲート長の達成を後押しするので、ＦｉｎＦＥＴトランジスタは、前述の優れた漏れ制御特性によって未来のナノスケールＣＭＯＳ世代の魅力的な候補となる。
【０００５】
より具体的には、前述のＣＭＯＳ  ＦｉｎＦＥＴは、従来のプロセスまたは後により詳細に説明するプロセス・ステップ（いわゆる「側壁像転写（Sidewall Image Transfer）」（ＳＩＴ）プロセス）によって生み出される。化学蒸着（ＣＶＤ）またはスパッタリング・プロセスによって材料を付着させると、材料は一般にトポグラフィを共形に（conformalmanner）覆う。このことは、段（ステップ）の縁に付着した材料の垂直方向の厚さは、平坦な領域に付着した材料の厚さにその段の高さを加えた厚さに近いことを意味している。その結果、ドライ・エッチング中に平坦な領域の材料が除去されると、段の縁に、エッチングされなかった材料がスペーサの形に残る。スペーサの幅は平坦な領域に付着した層の厚さと同じであり、この側壁スペーサの除去には追加のエッチングが必要である。しかし、この側壁スペーサをエッチングによって除去する代わりに、段（マンドレル（mandrel））を構成している材料を選択的にエッチングして、自立したスペーサを残すことができる。このスペーサの幅は、付着した元の材料の厚さに等しい。言い換えると、表面トポグラフィとドライ・エッチングを組み合わせるだけで前記側壁スペーサが必然的に形成される。
【０００６】
図２〜４を参照して前述のＳＩＴプロセスをより詳細に説明する。これらの図はそれぞれ１つのプロセス・ステップに対応している。図示のＳＩＴプロセスは、底面に酸化層１１５を含むシリコン基板１０５に適用される。左側には３つの平面図が示されており、これらの図には、マンドレル構造１００、およびこの構造から生成された、後のＦｉｎＦＥＴの活性領域を表すフィン・ループ１２０が示されている。中間のプロセス・ステップの間にこの構造はスペーサ１１０を含む。構造１００〜１２０の空間ジオメトリがよく分かるように、右側には、これらの３つのプロセス・ステップ（図２〜４）の断面図が示されている。特に図４の右側の図から分かるように、これらの３つのプロセス・ステップの結果、中間スペーサ１１０をエッチング・マスクとして使用してシリコン１０５がエッチングされ、その後にフィン１２０が形成されている。この方法は、ＣＭＯＳ  ＦｉｎＦＥＴの製造においてすでに使用されている。ＣＭＯＳ  ＦｉｎＦＥＴがこのように呼ばれるのは、自立した活性シリコン・スペーサが魚のひれ（フィン）に似ているためである。
【０００７】
さらに、これらの平面ＣＭＯＳ構造の設計はいくつかのデザイン・ルールを含む。具体的には、前述のフィン・ベースのトランジスタ構造の設計および製造にはあるデザイン・ルールが存在する。これらのデザイン・ルールの違反は、図５および６を参照してより詳細に示すさまざまな方法で生じる。
【０００８】
重要な１つのデザイン・ルールは、互いに近接し事実上平行に配置されたフィン構造間の近接効果に関係する。２つのフィン構造間の近接は、追加の領域が一体に結合されるより高次の設計階層でしか確立されず、その下の回路設計階層の対応するサブレベルでは確立されないことは注目に値する。
【０００９】
次に、前述のデザイン・ルールを図５および６を参照してより詳細に説明する。例示的なこの構造設計は、２つのゲート「ゲート１」および「ゲート２」２００、２１０からなる。２本の点線２２０および２３０は、２つのゲート領域２００、２１０の境界を示している。この設計レベルにおいて、組立前の２つのゲート領域２００、２１０は全体設計の隣接領域として理解することができる。組立後は、２つの領域２００、２１０を連続した領域として理解することができる。２つのゲート領域２００、２１０とオーバラップする組立の結果得られるフィン形状２４０は、２つのゲート領域２００、２１０間の中間領域またはオーバラップ領域に、段状形状２６０、２７０を含む。この階状形状２６０、２７０は、組立前の２つのゲート領域２００、２１０間の（縦方向の）ずれによって生じたものである。機能面から見ると、この２つのゲート領域２００、２０１は、その結果生じるその下のＦｉｎＦＥＴの活性領域２５０を規定する。
【００１０】
図５の真ん中の図に、リソグラフィおよびその後の処理を実施した後のフィン形状２４０’を概略的に示す。前述の段状変位２６０、２７０は劣化して、傾斜した線２６０’、２７０’となっている。この結果は、円形領域２８０を拡大した図５の一番下の図により詳細に示されている。ゲート領域２１０の範囲内に引かれた直線からのずれによって、後のＦｉｎＦＥＴは予見不能な電子挙動を示す。これは、フィン２９０（したがってトランジスタ）がその下のシリコン基板の結晶方位と整列していないためである。当分野の平均的技術者ならよく理解できるように、ほとんどの場合、これによって電子的特性は劇的に劣化する。電子的特性のこのような変化は典型的なデザイン・ルール違反を表す。
【００１１】
デザイン・ルールの他の例を図６に示す。この図は、２つの独立したフィン形状３００および３１０を設計階層レベルｎに有している。図６の真ん中の図に示す、２つのフィン形状３００、３１０を組み立てた後の設計階層レベルｎ＋１では、フィン３００、３１０が、最小形状幅よりも狭い、したがって他の種類のデザイン・ルール違反を表す形状幅３２０を含んでいる。このデザイン・ルール違反の結果が図６の一番下の部分に示されている。ここでは、フィン３００、３１０のリソグラフィ処理の後に、元の２つのフィン形状３００、３１０の間にすき間が生じ、その結果、２つのゲート領域（図５の２００、２１０）間の接続が切断されており、これによってこのＦｉｎＦＥＴは故障する。
【００１２】
先に述べた連続領域は、前述のデザイン・ルールに従って１つの領域の中に複数のフィン構造を設計し配置する方法で形成される。したがって、この領域の形状を導き出すプロセスはこのデザイン・ルールに支配される。この領域は、それぞれのＦＥＴのゲートから始まり、直交方向に両側に向かって広がる。ＦＥＴ間の間隔およびデザイン・ルールによっては、このような領域が１つのＦＥＴゲートだけをカバーすることもあるが、たいていはいくつかのＦＥＴをカバーする。
【００１３】
一般的に言って、前述のフィン・ベースのチップ設計プロセスはまず最初に、フィン構造のジオメトリ、すなわち形状（面積、幅、間隔、オーバラップなど）を生み出す設計フェーズを含む。生成されたこのような設計に基づいてリソグラフィ・プロセスを実施し、リソグラフィ・プロセスの終わりに電子構造（回路レイアウト）を得る。この回路レイアウトだけが、前述の望ましくない電子的効果、すなわち隣接するフィン間の望ましくない干渉、または回路全体の故障を潜在的に具現する。さらに、その下の構造の設計に対する他の要件として、ＦｉｎＦＥＴ技術を導入する設計変換を実行するときには、特にトポロジー要件およびマスクの再使用のため、非ＦｉｎＦＥＴ技術に基づく既存の設計を変更してはならないという要件がある。
【００１４】
フィン・ベースの構造またはフィン形構造を設計するとき、あるいは非フィン・ベース構造／非フィン形構造をフィン・ベース構造／フィン形構造に変換するときに、上で論じた技術上の要件は多くの場合に、前述のデザイン・ルールのうちの少なくとも１つのルールの違反を引き起こす。
【特許文献１】米国特許第６２５２２８４Ｂ１号
【特許文献２】米国特許第６２５２２８４号
【特許文献３】米国特許第６４１３８０２号
【非特許文献１】「FinFET Technology for FutureMicroprocessors」、２００３ＩＥＥＥ国際ＳＯＩ会議（2003 IEEE International SOI Conference）、米カリフォルニア州ニューポートビーチ（NewportBeach）、３３〜３４ページ、ＩＳＢＮ０−７８０３−７８１５−６
【発明の開示】
【発明が解決しようとする課題】
【００１５】
したがって、既存の非フィン設計構造からＦｉｎＦＥＴ技術に基づく機能的に同一の構造に設計を維持したまま移行することができる信頼できる方法および装置を提供することが望ましい。
【課題を解決するための手段】
【００１６】
前述の目的を達成するため、まず最初に、２つ以上の連続した設計領域の干渉フィン構造に関する先に論じた技術上の問題は、このような干渉フィン構造が少なくともより高い階層を有する設計レベルで回避されるような方法で所与の設計を変更するために、デザイン・ルールの違反が起こっている現在の設計階層レベルから、基本設計の次に高いレベルに進む、または移ることによって解決できることを認識した。
【００１７】
この文脈における「フィン形構造」は、ダブル・ゲート、トリプル・ゲートまたはオール・アラウンド・ゲート（all-around-gate）（ＩＮＴＥＬ社の命名による）、さらにナノチューブ構造さえも含む。ただしこれらに限定されるわけではない。
【００１８】
本発明はさらに、フィン・ベースの構造、好ましくはＦｉｎＦＥＴ構造を設計し生成する、対応する設計（レイアウト）生成装置であって、ＦｉｎＦＥＴに特化した層生成手段を含み、既存の非フィン・ベースの構造レイアウト（設計）からフィン・ベースのレイアウトへの広く自動化された変換を可能にする装置に関する。
【００１９】
ダブル・ゲートＦｉｎＦＥＴを使用した集積ＣＭＯＳ回路は、処理のために１つまたは複数の追加の設計層を必要とする。本発明を使用すると、既存の設計層のサブセットに基づいてこれらの層を自動的に生成することができる。過去においては、これらの追加の層は手動で設計しなければならなかった。
【００２０】
この結果、ＦｉｎＦＥＴのために必要なこれらの追加の設計層を既存の層に基づいて自動的に生成することができるようになった。これらの層の手動入力に比べ、この自動層生成は設計労力をかなり低減する。手動ＦｉｎＦＥＴ設計が選択肢とはならない大型のチップまたは複雑なチップに対して、本明細書に提案の方法は完全なＦｉｎＦＥＴ技術の使用を可能にする。既存の従来のＣＭＯＳチップ設計は、本明細書で提案した変換プロセスを使用してＦｉｎＦＥＴ技術に与えることができる。平面ＣＭＯＳプロセスの既存の設計層は変更されず、したがってＦｉｎＦＥＴの有無にかかわらず設計を処理することができる。
【００２１】
本明細書の説明から明らかになるとおり、本発明は、非ＳＩＴ（「ＳＩＴ」＝sidewallimage transfer）プロセス、すなわち２つの内部層および１つの出力層を利用する従来のリソグラフィ・プロセスと、２つの内部層および２つの出力層を有するＳＩＴプロセスの両方に適用することができることを強調しておく。
【００２２】
次に、本発明の特徴および利点をより明らかにする添付図面を参照して本発明をより詳細に説明する。
【発明を実施するための最良の形態】
【００２３】
図面を参照する。図１に、従来技術の周知の方法に基づく一般的なフィン構造（この例ではＦＥＴ）の透視図を示す。平坦化されたこのようなシリコン・フィン・デバイスは、例えば本発明の譲受人に譲渡された２００１年６月２６日発行のポール・ミュラー（Paul Muller）の米国特許第６２５２２８４号に開示されている。対応するダブル・ゲートＦｉｎＦＥＴトランジスタ構造は例えば、カリフォルニア大学（Universityof California）に譲渡された２００２年７月２日発行の米国特許第６４１３８０２号に開示されている。
【００２４】
図１に示した構造では、絶縁層５、例えばシリコン・オン・インシュレータ（ＳＯＩ）基板上にデバイスが製造されており、このデバイスは、シリコン・フィンまたはチャネル６によって互いに接続されたシリコン・ドレイン・アイランド２とソース・アイランド１とを含む。ソース、ドレインおよびチャネルは誘電層９（ハード・マスク）によって覆われており、チャネル・フィン４を横切ってゲート３が延びている。ゲート３は、ゲート酸化物およびハード・マスクによってチャネル・フィン４から分離されている。チャネル６は基板５上を水平に延びており、チャネル６の両側に平面ゲートがある。したがって反転層はチャネルの両側に形成される。
【００２５】
図１に示したトランジスタ構造は、短チャネル効果を効果的に抑制し駆動電流を増強するダブル・ゲートを提供するという利点を有する。チャネルは平行な平面であるためコーナ効果に関する問題がなく、フィンは非常に薄いため、フィンにドーピングを実施して短チャネル効果を抑制する必要がない。デバイスのしきい電圧は、例えばシリコン−ゲルマニウム合金、耐火金属または窒化チタンなどの化合物を使用することでゲートの仕事関数を調整することによって制御することができる。
【００２６】
次に図７〜１８を参照して、本発明の譲受人に譲渡された米国特許第６２５２２８４Ｂ１号に開示されている図１を参照して先に説明したデバイスのようなＭＯＳＦＥＴベースの一般的なフィン・デバイスを製造する例示的なプロセスを簡単に説明する。
【００２７】
図７に示すように、このフィン・デバイスを製造するプロセスではいくつかの構成要素が使用される。これらの構成要素の１つがフィン・トリミング・マスク４０である。さらに、ソース１およびドレイン２の形成に使用されるマスク４２、およびゲート３の形成に使用されるフォトクリスタリン・マスク（photo-crystalline mask）４４も示されている。
【００２８】
図８〜１８には、製造プロセス中にとられたスナップショットの形態のフィン・デバイスの断面図、すなわちゲート３を通り、ソース１とドレイン２とをつなぐ線の中央を横切る断面図が示されている。
【００２９】
最初のプロセス・ステップは、図８に示すように基板５上に垂直フィン４を形成するステップである。フィン４は、二酸化シリコン・スペーサの付着によって形成することができる。図９によれば、次に、窒化層１５の上に酸化層１６を付着させる。この酸化層の厚さを使用して、所望の垂直フィン４の高さをセットまたは調整する。図１０に示す次のステップでは、酸化物エッチングを使用してフィン４の両側から酸化層１６の一部を除去する。加えて、フィン４の上面の窒化層１５およびフィン４の側面の窒化層１５の一部を除去する窒化物エッチングを実施する。やはり図１０に示されているように、次に、酸化層１６、窒化層１５および露出したフィン４の上にポリシリコン層１７を付着させる。
【００３０】
次に、図１１に示すようにポリシリコン層１７およびフィン４を研磨することによってフィン４の高さを調整する。次に、図１２に示すように酸化層１６および窒化層１５を除去することによってフィン４を完全に露出させる。
【００３１】
次のステップは、図１３に示すように、フィン４の両側にチャネル・インプラントを組み込み、次いで新しい酸化物材料を付着させるステップである。
【００３２】
次に、フィン４の上にソース／ドレイン・ハロ（source/drain halo）を形成する。図１５に示すように、ポリシリコン層２１および窒化層２２を選択的に除去して、ポリシリコン層２１および窒化層２２の断片がフィン４の上に残るようにする。次のステップでは、図１６に示すように、酸化層２０の上およびハロ・ポリシリコン層２１の両側に、ソースおよびドレイン・インプラント２３を組み込む。
【００３３】
次に、フィン４およびハロ要素の上に厚いポリシリコン層２５を付着させる。化学機械研磨などの研磨プロセスによってポリシリコン層２５を部分的に除去し、ソース・インプラントとドレイン・インプラント２３とを分離している窒化層２２のレベルまでフィン・デバイスを平坦化する。これらの２つのプロセス・ステップ後に得られる構造を図１７に示す。次に、厚いポリシリコン層２５を、窒化物ソースおよびドレイン・インプラント２３の上面よりも低いレベルまでエッチングし、ポリシリコン層２５の上のハロの両側に図１８に示すように薄いケイ化層２６を形成する。
【００３４】
完全に平坦化されダブル・ゲート化された図１７に示すこの実施形態の完成フィン・デバイスは、１マイクロメートルの幅の中に１０個またはそれ以上のデバイスを配置することを可能にし、したがって電界効果トランジスタ（ＦＥＴ）の本体として好ましく使用することができる。
【００３５】
次に、２００３ＩＥＥＥ国際ＳＯＩ会議（2003 IEEE InternationalSOI Conference）、米カリフォルニア州ニューポートビーチ（Newport Beach）で発表された、本発明の発明者らによる前掲の論文「FinFETTechnology for Future Microprocessors」、３３〜３４ページ、ＩＳＢＮ０−７８０３−７８１５−６を参照すると、０．１μｍダブル・ゲートＦｉｎＦＥＴ技術での処理が可能になるように既存の平面ＦＥＴマイクロプロセッサ設計を変換する方法が記載されている。図１９〜２１を参照してこの方法を簡単に説明する。この変換に対する要件は元の全てのマスクを再使用できることであり、さらにＦｉｎＦＥＴプロセス用の追加の２枚のマスクが使用される。
【００３６】
図１９〜２１に、元の層を使用し、ＦｉｎＦＥＴ層のフィン（４７０）およびトリミング（４８０）を追加することによって標準両方向ＮＡＮＤレイアウトを変更する方法を具体的に示す。
【００３７】
図１９に、フィンを持たない両方向ＮＡＮＤの平面レイアウトを示す。上側には基本設計図が示されており、下側には対応する論理図が示されている。この設計図では、左側の灰色の領域４０５がｎ−ＦＥＴ領域を表し、灰色の領域４１０がｐ−ＦＥＴ領域を表している。ストライプ４００は局所相互接続を表し、正方形の点４１５は局所コンタクトを表す。この図の水平に配置されたストライプ４２０はポリシリコン・ゲートを表す。左側の陰影の付いた領域４３０は接地（ＧＮＤ）電極、右側の陰影の付いた領域４４０は電圧供給（ＶＤＤ）電極である。この図の垂直に配置されたストライプ４６０は金属線である。
【００３８】
水平ストライプ４５０は、論理図に示された論理出力「ｙ」に対応し、前述の金属線４６０のうち左側の２本の金属線は２つの論理入力「ａ」および「ｂ」に対応する。
【００３９】
図２０に示すように、この従来のプロセスは、図１９にすでに示されているポリシリコン・ゲート４２０と交差した等間隔のフィン形状４７０を描いている。
【００４０】
前述のＳＩＴプロセスでは、図２１に示すように、例えば奇数個のフィンを得るために、あるいはあるデザイン・ルールの制約に従いまたはこれを満たすために、あるいは他のトポロジー上の理由から、追加的にフィン形状のループを切断する必要が生じる場合がある。この切断は、図示のトリミング・ストライプ４８０を使用して達成される。
【００４１】
次に図２２〜２５を参照して、前述のデザイン・ルール違反を解決する本発明に基づく機構を、２つの例示的なセル構造「Ａ」５０２および「Ｂ」５０４に関して示す。以前に説明した構造と同様に、構造５０２、５０４は、ゲート領域（活性領域）５００および５１０の中にゲート５０５、５１５を含む。最初の図２２は、フィン生成前の２つのセル構造「Ａ」および「Ｂ」を示しており、この状態ではこれらは機能上互いに独立している。この状態では、基本設計は階層レベルｎにある。
【００４２】
図２３に、従来の方法を使用してゲート領域５００、５１０をフィン（フィン形状）５３０でそれぞれ独立に満たした、同じ設計階層レベルｎの同じセル構造を示す。両方の構造５０２、５０４で、フィンはそれぞれのゲート５０５、５１５と交差またはオーバラップしている。
【００４３】
図２２および２３に対して、図２４および２５は、次の設計階層レベルｎ＋ｌの同じセル構造を示している。
【００４４】
図２４に、結合された活性領域５５０を含む結合セル構造「Ｃ」５０８を示す。結合活性領域５５０は、互いに隣接して配置された２つの単一のセル構造「Ａ」５０２および「Ｂ」５０４を含んでいる。オーバラップ領域では元のゲート領域が点線５００’、５１０’によって指示されている。フィンを考慮していない原設計中の構造の配置はデザイン・ルールに違反していない。しかしこの例では、結合の結果得られた結合されたフィン形状５４０が、指示された２つの円５７０、５８０の中のオーバラップ領域におけるフィン・トポロジに関係したデザイン・ルールの違反を犯している。この違反はフィンの段状形状を特徴とし、特にこれらの段がゲート５０５、５１５に近接していることを特徴とする。この問題は、元々フィンを使用するようには設計されていない既存のレイアウトでは一般的な問題である。
【００４５】
図２５に、同じセル構造「Ａ」とセル構造「Ｂ」の配置５５０を含むが、以前に生成されたフィン５４０（図２４）をセル構造「Ａ」５０２およびセル構造「Ｂ」５０４が含まない、対応するセル構造「Ｃ」５１２を示す。この設計階層で起こるセル構造「Ａ」５０２とセル構造「Ｂ」５０４の他のセル構造への任意の配置の結合を考える。この設計シナリオではフィン生成ツールが、この階層のセル構造「Ａ」およびセル構造「Ｂ」にフィンを配置しないと判断する。フィン生成は上の階層に委任され、したがって円５９０によって指示されるように段のない結合されたフィン形状５６０を表す。
【００４６】
この例では、セル構造「Ｃ」の配置階層に矛盾がないため、セル構造「Ａ」およびセル構造「Ｂ」の上に配置されたフィンに関して、セル構造「Ｃ」に対するフィン生成を確立することができる。セル構造「Ｃ」の配置階層に矛盾がある場合にはフィンの配置は再び次の階層ｎ＋２に委任される。
【００４７】
最後の手段として、最も高い階層レベルでは残りのフィンを矛盾なしで生成することができる。このセル構造は１回しか使用されないからである。
【００４８】
最後に、図３２を参照して、既存の平面設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する、本明細書に提案の方法の好ましい一実施形態をより詳細に示す。図３２の説明では、全体チップ設計に対するこの方法の結果を示すために図２６〜３１を参照として使用する。
【００４９】
最初のステップ６００（図２６参照）では、既存の平面ＣＭＯＳ設計についての情報を検索する。図２６では、明灰色の陰影の付いた領域７００（この図では一部の領域にしか参照符号は付けられていない）がゲートを表し、暗灰色の陰影の付いた領域７１０が、それぞれその下のＦＥＴまたは拡散領域に対するソース／ドレイン融合領域を表す。さらに、ストライプ形状７２０は、導電接続としてのみ使用されるポリシリコン・ゲートを表す。最後に、濃く着色された外側の形状７３０、融合領域７１０の中に存在するポリシリコン・ゲートは、チャネルまたはゲートを表す（上記参照）。
【００５０】
検索されたデータ（ステップ６００）は階層的に構造化されている場合と、されていない場合とがあるが、この実施形態では検索されたデータが提案のフローで利用される階層である。次のステップ６０５では、このフローの中の長さ、距離および面積を、ＦｉｎＦＥＴデザイン・ルールおよび従来のＣＭＯＳデザイン・ルールから導き出す。ステップ６１０では、従来のＣＭＯＳトランジスタ・デバイス「Ｔｘ」を認識し、それらの方向を決定する。次のステップ６１５（図２７参照）では、ジョイント処理を必要とする連続した領域を画定し、それぞれの領域の基準点を決定する。
【００５１】
さらに、ステップ６２０で、基準点の位置に基づいてそれぞれの領域にシード構造を配置する（図２８参照）。このシード構造は、１ゲート・コンタクトにつき２つのＦｉｎＦＥＴを反映したものであり、それぞれの構造には、それが属する領域についての情報が注釈として付されている。ステップ６２２（図２９参照）では、このシード構造をその領域全体に複製する。それが属する領域についての情報は複製された構造に渡される。この情報は、後のジョイントされていない領域とのオーバラップの場合に、適当な構造を選択するために重要である。
【００５２】
次のステップ６２５では、シード構造と複製構造とからなるパターンをその領域と交差させ、その領域の外側の部分を除去する。次のステップ６３０（図３０参照）では、その時点で処理した構造がその領域にとって「異質（foreign）」であるかどうかの判断を前述の注釈情報に基づいて実施ができるかどうかを評価する。
【００５３】
この交差の後に残る構造が、ＳＩＴプロセス・マンドレルに対して使用される最初の追加の層および従来のプロセスに対する中間層を定義することに留意されたい。その領域の境界の近くの構造はそれらのサイズに基づいて調整しなければならない。それらはトリミングされるか、または完全に除去される。
【００５４】
ステップ６３５（図３１参照）は、交差した構造のサイズが１つのＦｉｎＦＥＴにとって十分である場合に２つの構造の一方をトリミングするステップである。この場合、２つのＦｉｎＦＥＴのうちの一方をトリミングし、他方を残す。このトリミング情報は、ＳＩＴプロセスの追加の第２の層上に表される。従来のプロセスでは、トリミング構造を内部的に使用して第１の層を切り詰めて、フィン層を生成する。
【００５５】
交差した構造が、１つのＦｉｎＦＥＴに対してさえも小さすぎる場合には、代替ステップ６４０で、ＳＩＴプロセスのマンドレル層および従来のプロセスのフィン層からその構造を除去する。
【００５６】
以上で、既存の設計データおよび新たに生成された設計データが使用可能となる。これらの設計データの操作には、汎用形状処理エンジン（例えば本発明の譲受人から入手可能な「ナイアガラ（Niagara）」エンジン）を使用することができる。このエンジンは、前述のフローを反映した１組のステートメントによって制御される。
【図面の簡単な説明】
【００５７】
【図１】当技術分野で知られているＦｉｎＦＥＴデバイスの透視図である。
【図２】当技術分野で知られているＳＩＴプロセスを説明するための例示的なＦｉｎＦＥＴ構造の概略図である。
【図３】当技術分野で知られているＳＩＴプロセスを説明するための例示的なＦｉｎＦＥＴ構造の概略図である。
【図４】当技術分野で知られているＳＩＴプロセスを説明するための例示的なＦｉｎＦＥＴ構造の概略図である。
【図５】デザイン・ルール、可能なデザイン・ルール違反、およびデザイン・ルール違反を具現するマイナスの効果（副次効果）を説明するためのＦｉｎＦＥＴ設計の概略図である。
【図６】デザイン・ルール、可能なデザイン・ルール違反、およびデザイン・ルール違反を具現するマイナスの効果（副次効果）を説明するためのＦｉｎＦＥＴ設計の概略図である。
【図７】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセスで使用されるいくつかの構成要素を示す概略図である。
【図８】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図９】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１０】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１１】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１２】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１３】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１４】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１５】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１６】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１７】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１８】図１に示したＦｉｎＦＥＴデバイスを製造する周知のプロセス・ステップを詳細に説明するための図１のデバイスの断面図である。
【図１９】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する周知の方法を説明するための両方向ＮＡＮＤのレイアウト図である。
【図２０】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する周知の方法を説明するための両方向ＮＡＮＤのレイアウト図である。
【図２１】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する周知の方法を説明するための両方向ＮＡＮＤのレイアウト図である。
【図２２】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第１の実施形態のレイアウト図である。
【図２３】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第１の実施形態のレイアウト図である。
【図２４】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第１の実施形態のレイアウト図である。
【図２５】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第１の実施形態のレイアウト図である。
【図２６】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第２の実施形態のレイアウト図である。
【図２７】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第２の実施形態のレイアウト図である。
【図２８】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第２の実施形態のレイアウト図である。
【図２９】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第２の実施形態のレイアウト図である。
【図３０】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第２の実施形態のレイアウト図である。
【図３１】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の第２の実施形態のレイアウト図である。
【図３２】既存の設計をダブル・ゲートＦｉｎＦＥＴ設計に変換する本発明に基づく方法の好ましい一実施形態を説明する流れ図である。
【符号の説明】
【００５８】
５００’  結合前のゲート領域
５０２’  セル構造「Ａ」
５０４’  セル構造「Ｂ」
５０５  ゲート
５０８  結合構造「Ｃ」
５１０’  結合前のゲート領域
５１２  セル構造「Ｃ」
５１５  ゲート
５４０  結合フィン形状
５５０  セル構造「Ａ」／「Ｂ」結合領域
５６０  結合フィン形状
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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