(57)【要約】【課題】  基本波に対する第２または第３高調波処理を広い位相角度範囲で行なって電力利得および電力効率の周波数帯域特性を改善する。【解決手段】  高調波処理回路（２０）において、基本波に対する整合条件を維持しつつ、対象高調波周波数に対する共振回路をそれぞれ形成する直列共振部（Ｌａ，Ｃａ）および並列共振部（Ｌｃ，Ｌｂ，Ｃｂ）を設ける。共振周波数前後の周波数領域において容量性また誘導性のリアクタンスを追加することにより、反射係数Γは、Γ＿ＭＡＧが１の状態でその位相角度Γ＿ＡＮＧを広範囲にわたって調整することができ、電力利得および効率の広帯域化を実現することができる。【選択図】        図９
2005311579.tif 000002
【特許請求の範囲】
【請求項１】
内部出力ノードに入力信号に対応する信号を生成するトランジスタ素子、および
前記内部出力端子と負荷が結合される負荷出力端子との間に接続され、所望周波数を有する基本波に対する整合処理および前記基本波の整数倍の周波数を有する高調波に対する共振状態を形成しかつこの共振状態にリアクタンス成分を追加して前記高調波に対する減衰処理をともに行う出力処理回路を備える、半導体装置。
【請求項２】
前記トランジスタ素子および前記出力処理回路は、共通の絶縁性基板上に配置される、請求項１記載の半導体装置。
【請求項３】
前記高調波は、前記基本波の第２高調波成分および第３高調波成分の一方である、請求項１記載の半導体装置。
【請求項４】
前記出力処理回路は、
前記内部出力ノードと前記負荷出力ノードとの間に直列に接続される第１のインダクタおよび第１のコンデンサと、前記第１のインダクタおよび前記第１のコンデンサと並列に前記内部出力ノードと前記負荷出力ノードとの間に接続される第２のインダクタと、前記負荷出力ノードと接地線との間に直列に接続される第３のインダクタと第２のコンデンサとを含む高調波処理回路を備える、請求項１記載の半導体装置。
【請求項５】
前記出力処理回路は、
前記内部出力ノードと前記負荷出力ノードとの間に接続される第１のコンデンサと、前記第１のコンデンサと並列に前記内部出力ノードと前記負荷出力ノードとの間に接続される第１のインダクタと、前記負荷出力ノードと接地線との間に接続される第２のコンデンサとを含む高調波処理回路を備える、請求項１記載の半導体装置。
【請求項６】
前記高調波処理回路は、前記第１のコンデンサと直列にかつ前記第１のインダクタと並列に接続される第２のインダクタをさらに備える、請求項５記載の半導体装置。
【請求項７】
前記高調波処理回路は、前記第２のコンデンサと直列に接続されて前記第２のコンデンサと直列共振回路を構成する第２のインダクタをさらに備える、請求項５記載の半導体装置。
【請求項８】
前記トランジスタ素子は、前記内部出力ノードにおける出力インピーダンスとして抵抗成分と前記抵抗成分に対して有意の大きさのリアクタンス成分とを有し、
前記出力処理回路は、さらに
前記内部出力ノードと接地線との間に直列に接続される共振コンデンサおよび共振インダクタを備える、請求項４または５記載の半導体装置。
【請求項９】
前記出力処理回路は、前記内部出力ノードと前記高調波処理回路の間に前記高調波処理回路に対して直列に接続されるインダクタをさらに備える、請求項８記載の半導体装置。
【請求項１０】
前記高調波処理回路は、前記基本波に対する整合を維持しつつ、前記高調波に対する理想共振状態から反射係数の位相のずれた状態で前記高調波の減衰処理を実現する、請求項４または５記載の半導体装置。
【請求項１１】
前記トランジスタ素子は、出力領域を有し、
前記内部出力ノードは、前記出力領域と対向して配置されかつ前記出力領域と実質的に同じ幅を有する導体と、前記導体と前記出力領域とを接続する複数の配線とを備える、請求項１記載の半導体装置。
【請求項１２】
導電性の出力領域を有するトランジスタ、
前記出力領域に対向して配置される第１の導体、
前記第１の導体と前記出力領域とを接続する複数の配線、
前記第１の導体に接続され、かつコの字形状に配置される第１の伝送線路、
前記第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体、
前記第１の導体に接続され、かつ蛇行形状に配置される第２の伝送線路、
前記第２の伝送線路と接地線との間に接続される第１のコンデンサ、
前記第１の導体および前記第１の伝送線路に一方側電極が接続される第２のコンデンサ、
一端が前記第２のコンデンサの他方側電極に接続され、かつ他端が前記第１の伝送線路に接続されかつコの字形状に配置される第３の伝送線路、
前記第３の伝送線路の内部領域に互いに分離して配置される複数の第３の導体、
前記第１および第３の伝送線路の共通結合端に一端が接続され、かつ蛇行形状に配置される第４の伝送線路、
前記第４の伝送線路の蛇行形状に囲まれる領域に互いに分離して配置される複数の第４の導体、
前記第４の伝送線路と接地線との間に接続される第３のコンデンサとを備える、半導体装置。
【請求項１３】
導電性の出力領域を有するトランジスタ、
前記出力領域に対向して配置される第１の導体、
前記第１の導体と前記出力領域とを接続する複数の配線、
前記第１の導体に接続されかつコの字形状に配置される第１の伝送線路、
前記第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体、
前記第１の導体に接続されかつ蛇行形状に配置される第２の伝送線路、
前記第２の伝送線路と接地線との間に接続される第１のコンデンサ、
前記第１の伝送線路のコの字形状の一方端と他方端との間に結合される第２のコンデンサ、および
前記第１の伝送線路の他方端と接地線との間に接続される第３のコンデンサとを備える、半導体装置。
【請求項１４】
導電性の出力領域を有するトランジスタ、
前記出力領域に対向して配置される第１の導体、
前記第１の導体と前記出力領域とを接続する複数の配線、
前記第１の導体に一端が接続され、かつコの字形状に配置される第１の伝送線路、
前記第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体、
前記第１の導体に接続され、かつ蛇行形状に配置される第２の伝送線路、
前記第２の伝送線路と接地線との間に接続される第１のコンデンサ、
前記第１の伝送線路の一端に一方側電極が接続される第２のコンデンサ、
一端が前記第２のコンデンサの他方側電極に接続されかつ他端が前記第１の伝送線路に接続される、前記第１の伝送線路と対向してコの字形状に配置される第３の伝送線路、
前記第３の伝送路に囲まれるようにかつ互いに分離して配置される複数の第３の導体、および
前記第１および第３の伝送線路の間の領域に配置されかつ前記第１および第３の伝送線路の共通結合端と接地線との間に接続される第３のコンデンサを備える、半導体装置。
【請求項１５】
導電性の出力領域を有するトランジスタ、
前記出力領域に対向して配置される第１の導体、
前記第１の導体と前記出力領域とを接続する複数の配線、
前記第１の導体に一端が接続されかつコの字形状に配置される第１の伝送線路、
前記第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体、
前記第１の導体に接続されかつ蛇行形状に配置される第２の伝送線路、
前記第２の伝送線路と接地線との間に接続される第１のコンデンサ、
前記第１の伝送線路のコの字形状の一方端と他方端との間に結合される第２のコンデンサ、
前記第１の伝送線路の他端に一端が接続されかつ蛇行形状に配置される第３の伝送線路、
前記第３の伝送線路の蛇行形状に対応して配置される複数の第３の導体、および
前記第３の伝送線路の他端と接地線との間に接続される第３のコンデンサを備える、半導体装置。
【請求項１６】
導電性の出力領域を有するトランジスタ、
前記出力領域に対向して配置され、一方側電極が接地線に接続される第１のコンデンサ、
前記出力領域と前記第１のコンデンサの他方側電極とを接続する複数の第１の配線、
前記第１のコンデンサに関して前記出力領域と対向して配置される第２の導体、
前記第２の導体と前記出力領域とを接続する複数の第２の配線、
前記第２の導体と離れて配置される第３の導体、
前記第３の導体に一方側電極が接続される第２のコンデンサ、
前記第２のコンデンサの他方側電極と前記第２の導体とを接続する複数の第３の配線、
前記第２の導体と前記第３の導体とを接続する複数の第４の配線、
前記第３の導体に関して対向して配置され、各々が、その一方側電極が接地線に接続される第３および第４のコンデンサ、
前記第３のコンデンサの他方側電極を前記第３の導体に接続する複数の第５の配線、
前記第４のコンデンサの他方側電極を前記第３の導体に接続する複数の第６の配線を備える、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高周波電力増幅を行なう半導体装置に関し、特に、この発明は、効率的に高周波電力増幅信号を次段回路へ伝達するための出力整合および高調波処理を行う回路の構成に関する。
【背景技術】
【０００２】
一般に、増幅素子を高効率に動作させるために、増幅素子の出力に発生する高調波に対して、その出力負荷を偶数次高調波に対しては短絡、奇数次高調波に対しては開放とすることにより、高調波による電力発生をなくし、基本波の電力成分を高くして増幅器を高効率で動作させるＦ級増幅器が知られている。
【０００３】
また、基本波に対しては反射が生じないように出力インピーダンスを次段回路の入力インピーダンスと一致させる整合処理が、インピーダンス変換回路により実現される。
【０００４】
すなわち、偶数次高調波に対し短絡および奇数次高調波に対する開放状態を実現して、高調波成分を全反射させ、かつ所望の周波数の信号（基本波）をむ反射で次段回路へ伝達することにより、電力を効率的に利用して、増幅された基本波を次段回路へ伝達する。
【０００５】
通常、高周波増幅回路においては、高調波の次段回路への伝達を防止し、基本波のみを次段回路に伝達するために、出力段に、基本波整合回路と、高調波に対する吸収回路（反射回路）とが設けられる。
【０００６】
特許文献１（特開平７−２６３９７９号公報）は、従来技術として、３種類の出力整合回路を開示する。第１の構成においては、増幅トランジスタの出力と基本波整合回路の間に、基本波に対する１／４波長線路を接続し、基本波整合回路の入力と接地線（グランド）との間にインダクタとコンデンサの並列回路で構成される並列共振回路を配置する構成が示される。この並列共振回路は、基本波で並列共振し、基本波に対して開放状態を実現する。基本波の周波数の２倍以上の高調波においては、この並列共振回路においては、インピーダンスが容量性となり、コンデンサを介して基本波の２倍以上の周波数の高周波成分が接地線にバイパスされる。したがって、１／４波長線路が高調波成分に対し先端短絡状態であるため、２倍波（第２高調波）に対しては、１／２波長線路として機能し、３倍波（第３高調波）に対しては３／４波長線路として機能する。従って、この１/４波長線路は、２倍波に対しては増幅素子出力に対し短絡状態を実現し、３倍波に対しては、開放状態を実現する。この１／４波長線路は、また、基本波整合回路に結合され、基本波に対する増幅トランジスタの出力インピーダンスを出力負荷ノードのインピーダンスに整合させるインピーダンス変換素子として機能する。
【０００７】
特許文献１に示される第２の出力整合回路の構成においては、増幅トランジスタの出力と基本波整合回路の間に、インダクタとコンデンサの並列共振回路が直列に接続され、かつ基本波整合回路の入力とグランドの間に、インダクタとコンデンサの直列共振回路が接続される。並列共振回路は、共振周波数が３倍波の周波数に設定され、直列共振回路は、共振周波数が、２倍波の周波数に設定される。したがって、この並列共振回路を３倍波に対しては開放状態、２倍波に対しては短絡状態を実現する。並列共振回路は、３倍波よりも低い周波数領域においては、そのインピーダンスが誘導性となり、ほぼリアクタンス成分は無視され、この周波数領域においては、増幅トランジスタの出力ノードは、ほぼリアクタンス０で、直列共振回路および基本波整合回路の入力に結合される。
【０００８】
また、特許文献１に示される第３の出力整合回路の構成においては、増幅トランジスタ出力と基本波整合回路の入力との間に、基本波についての１／１２波長線路および１／６波長線路を直列にインピーダンス線路として接続する。これらのインピーダンス線路の接続点とグランドとの間に３倍波で共振するＬＣ直列共振回路を接続し、また基本波整合回路の入力とグランドとの間に、２倍波の周波数で共振するＬＣ直列共振回路を接続する。１／１２波長線路は、３倍波に対しては１／４波長線路となり、したがって、３倍波に対して増幅トランジスタ出力ノードに対し開放条件を与える。一方、これらのインピーダンス線路全体は、２倍波に対しては１／２波長線路として機能するため、この２倍波に対しては短絡状態が実現される。基本波に対しては、通常の１／４波長線路として機能し、増幅トランジスタの出力インピーダンスと基本波整合回路の間の整合を取るインピーダンス変換素子として機能させる。
【０００９】
また、非特許文献１（スティーブ・Ｃ著、「無線通信用高周波電力増幅器」（"RF Power Amplifier Wireless Communications")、アーテックハウス社（"Artech House）発行）の図４．１７、においては、増幅素子出力ノードと電源の間に、基本波の１／４波長線路を接続し、偶数次高周波に対し、理論的に短絡状態を実現する構成を示す。また、この非特許文献１に示される別の構成においては、高調波トラップ回路として、増幅素子出力とグランドとの間に、インダクタおよびコンデンサのＬＣ直列共振回路を接続し、その後段に、出力整合回路がさらに設けられる。この高調波トラップ回路は、第２高調波で、リアクタンス成分が０となり、増幅素子出力から高調波トラップ回路を見た第２高調波でのインピーダンスを０Ωとして、増幅素子の電流源に適切な第２高調波短絡インピーダンスを与えて、第２高調波処理を行う構成を示す。
【００１０】
また、特許文献２（特開平８−１４８９４９号公報）に示される構成においては、増幅素子の出力と接地の間に、ＬＣ直列共振回路およびＬＣ並列共振回路がそれぞれ接続される。ＬＣ直列共振回路は２倍波に対し共振し、ＬＣ並列共振回路は、ＬＣ直列共振回路とともに動作して、基本波および３倍波に対して共振する。この直列共振回路のインピーダンスは、増幅素子の内部インピーダンスの直列誘導成分を考慮して、すなわち増幅素子が電界効果トランジスタ（ＦＥＴ）で構成される場合には、その内部ドレインインダクタンスを考慮して、ＬＣ共振回路の共振周波数を設定する。また、ＬＣ並列共振回路のインピーダンス値は、直列共振回路のリアクタンス成分および増幅用ＦＥＴの内部ドレイン−ソース間コンデンサおよびドレインインダクタンスを考慮して基本波および第３高調波で共振する値に設定する。この増幅素子の出力ノードはまた、基本波整合回路に接続される。この特許文献２においては、２倍波の短絡条件は、ＬＣ直列共振回路により実現する。また基本波に対しては、直列共振回路が容量性、並列共振回路は誘導性となり、これらの直列共振回路および並列共振回路が基本波に対して共振する並列共振回路を構成する。また、３倍波については、直列共振回路が誘導性、並列共振回路は容量性となり、第３高調波（３倍波）に共振する並列共振回路が形成される。さらに、出力整合回路の直列に設けられるインダクタにより、この第３高調波（３倍波）に対するインピーダンスを大きく設定して、基本波整合回路に対し、これらの高調波処理回路が影響を与えない回路を実現することを図る
。
【００１１】
また、特許文献３（特開２００２−１１８４２８号公報）は、増幅回路の出力部に設けられる出力側整合回路として、通過特性に少なくとも１つの減衰極を有する回路を用いる構成を示している。この特許文献３は、出力側の低域通過フィルタを削除することにより、この低域通過フィルタにおける損失をなくし、高効率の増幅器を実現することを図る。
【特許文献１】特開平７−２６３９７９号公報
【特許文献２】特開平８−１４８９４９号公報
【特許文献３】特開２００２−１１８４２８号公報
【非特許文献１】スティーブ・Ｃ著、無線通信用高周波電力増幅器、アーテックハウス社発行  （Steve C, "RF Power Amplifiers for Wireless Communications", published by Artech House）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
前述の特許文献１および２に示される構成においては、基本波整合回路と別に、２倍波および３倍波の高調波成分を除去する回路が別に設けられている。したがって、基本波整合回路が余分に必要となり、回路の専有面積が増加する。
【００１３】
また、これらの特許文献１および２に示される構成においては、その利得および効率の周波数帯域特性を広くする構成については何ら検討していない。
【００１４】
また、特許文献３に示される構成においては、基本波に対する出力整合回路として、Ｌ型ローパスフィルタ（ＬＰＦ）を基本構成として用い、定Ｋ型ＬＰＦ処理により、リアクタンス成分を変更することなく、インダクタンスをコンデンサおよびインダクタで構成される並列共振回路に変換する、またはコンデンサを直列共振回路に変換することにより、２倍波成分および３倍波成分に対する減衰極を、基本波の整合特性に影響を及ぼすことなく形成することを図る。しかしながら、この特許文献３は、単に、出力整合回路においてその通過特性に高調波に対応する減衰極を形成することを図るだけであり、出力信号の利得および効率の帯域特性については何ら考慮していない。
【００１５】
非特許文献１に示される構成においては、パッケージのピン端子のリアクタンス成分の影響により、第２高調波に対する短絡条件を満たすことは困難であると述べ、その現実的な対策として、ロードプル測定を行なって、最終の整合回路パラメータを決定することを提案している。
【００１６】
また、この非特許文献１においては、電力利得と効率の周波数特性が異なることをその図４．２０に示しており、効率および電力利得両者の帯域を広くする構成については何ら議論していない。
【００１７】
前述の非特許文献１においても示されているように、実際の増幅素子（トランジスタ）の出力に与えられる第２高調波インピーダンスは、理想短絡の０Ωと異なり、０Ω±ｊ・Ｘ（Ω）となる。この状態を、反射係数Γで示せば、Γ＝１∠θの位相角が存在する状態となる。現実には、増幅素子の実際のトランジスタ領域と第２高調波処理回路との間に、直列誘導成分等の寄生リアクタンス成分が存在する。したがって、現実の第２高調波処理回路は、Γ＝１∠θのように、リアクタンス成分（位相角）を制御することが可能な方が現実的であり、特にその位相制御を、基本波整合に影響を与えることなく行なうのが望ましい。さらに、この位相角制御は、第３高調波処理に対しても用いることができるように、広範囲にわたって制御できるようにするのがアブリシケーションの観点からは望ましい。すなわち、第２高調波処理および第３高調波処理を、ほぼ同一構成で実現できるのが望ましい。
【００１８】
前述のいずれの先行技術においても、第２高調波に対しては、理想短絡状態（Γ＝１∠１８０°）を、第３高調波に対しては、理想開放状態（Γ＝１∠０°）を実現することを目的としており、広範囲にわたって、Γ＝１∠θの位相角θを制御する構成については何ら考慮していない。
【００１９】
それゆえ、この発明の目的は、増幅素子の出力に対して与える高調波処理時のリアクタンス成分を、広範囲にわたって同一回路構成で制御することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００２０】
この発明の第１の観点に係る半導体装置は、内部出力端子に入力信号に対応する信号を生成するトランジスタ素子と、この内部出力ノードと負荷が結合される負荷出力ノードとの間に接続され、所望周波数を有する基本波成分に対する整合処理および前記基本波の整数倍の周波数の高調波成分に対する共振状態を形成しかつこの共振状態にリアクタンス成分を付加することによりこの高調波成分に対する減衰処理を共通に行う出力処理回路を備える。
【００２１】
この発明の第２の観点に係る半導体装置は、導電性の出力領域を有するトランジスタと、この出力領域に対向して配置される第１の導体と、第１の導体と出力領域とを接続する複数の配線と、第１の導体に接続され、コの字形状に配置される第１の伝送線路と、第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体と、第１の導体に接続されかつ蛇行形状に配置される第２の伝送線路と、第２の伝送線路と接地線との間に接続される第１のコンデンサと、第１の導体および第１の伝送線路に一方側電極が接続される第２のコンデンサと、一端が第２のコンデンサの他方側電極に接続されかつ他端が第１の伝送線路に接続されかつコの字形状に配置される第３の伝送線路と、第３の伝送線路の内部領域に互いに分離して配置される複数の第３の導体と、第１および第３の伝送線路の共通結合端に一端が接続され、かつ蛇行形状に配置される第４の伝送線路と、この第４の伝送線路の蛇行形状に囲まれる領域に配置される複数の第４の導体と、第４の伝送線路と接地線の間に接続される第３のコンデンサとを備える。
【００２２】
この発明の第３の観点に係る半導体装置は、導電性の出力領域を有するトランジスタと、この出力領域に対向して配置される第１の導体と、第１の導体と出力領域とを接続する複数の配線と、第１の導体に接続され、コの字形状に配置される第１の伝送線路と、第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体と、第１の導体に一端が接続されかつ蛇行形状に配置される第２の伝送線路と、第２の伝送線路の他端と接地線との間に接続される第１のコンデンサと、第１の伝送線路のコの字形状の一方端と他方端との間に結合される第２のコンデンサと、第１の伝送線路の他方端と接地線との間に接続される第３のコンデンサを備える。
【００２３】
この発明の第４の観点に係る半導体装置は、導電性の出力領域を有するトランジスタと、この出力領域に対向して配置される第１の導体と、第１の導体と出力領域とを接続する複数の配線と、第１の導体に一端が接続されかつコの字形状に配置される第１の伝送線路と、第１の伝送線路に囲まれるようにかつ互いに分離して配置される複数の第２の導体と、第１の導体に一端が接続されかつ蛇行形状に配置される第２の伝送線路と、第２の伝送線路の他端と接地線との間に接続される第１のコンデンサと、第１の伝送線路の一端に一方側電極が接続される第２のコンデンサと、一端が第２のコンデンサの他方側電極に接続されかつ他端が第１の伝送線路に接続されかつさらに第１の伝送線路と対向してコの字形状に配置される第３の伝送線路と、第３の伝送線路の内部領域に互いに分離して配置される複数の第３の導体と、第１および第３の伝送線路の間の領域に配置されかつ第１および第３の伝送線路の共通結合端と接地線との間に接続される第３のコンデンサを備える。
【００２４】
この発明の第５の観点に係る半導体装置は、導電性の出力領域を有するトランジスタと、出力領域に対向して配置される第１の導体と、第１の導体と出力領域とを接続する複数の配線と、第１の導体に一端が接続されかつコの字形状に配置される第１の伝送線路と、第１の伝送線路に囲まれるように互いに分離して配置される複数の第２の導体と、第１の導体に一端が接続されかつ蛇行形状に配置される第２の伝送線路と、第２の伝送線路の他端と接地線との間に接続される第１のコンデンサと、第１の伝送線路のコの字形状の一方端と他方端との間に結合される第２のコンデンサと、第１の伝送線路の他端に一端が接続されかつ蛇行形状に配置される第３の伝送線路と、第３の伝送線路の蛇行形状に対応して配置される複数の第３の導体と、第３の伝送線路の他端と接地線との間に接続される第３のコンデンサとを備える。
【００２５】
この発明の第６の観点に係る半導体装置は、導電性の出力領域を有するトランジスタと、この出力領域に対向して配置されかつ一方側電極が接地線に接続される第１のコンデンサと、出力領域と第１のコンデンサの他方側電極を接続する複数の第１の配線と、第１のコンデンサに関して出力領域と対向して配置される第２の導体と、第２の導体と出力領域とを接続する複数の第２の配線と、第２の導体と離れて配置される第３の導体と、第３の導体に一方側電極が接続される第２のコンデンサと、第２のコンデンサの他方側電極と第２の導体とを接続する複数の第３の配線と、第２の導体と第３の導体とを接続する複数の第４の配線と、第３の導体に関して対向して配置されかつ各々がその一方側電極が接地線に接続される第３および第４のコンデンサと、第３のコンデンサの他方側電極を第３の導体に接続する複数の第５の配線と、第４のコンデンサの他方側電極を第３の導体に接続する複数の第６の配線を備える。
【発明の効果】
【００２６】
この発明の第１の観点に係る半導体装置においては、基本波整合および高調波減衰処理を共通のフィルタ回路により行なっており、また、高調波減衰処理においては共振状態に対してリアクタンス成分を追加しているため、反射係数の位相を反射係数のマグニチュードをほぼ変化させることなく調整することができ、高周波処理において、全反射状態の反射係数の位相角を広範囲にわたって制御することができ、理想短絡および理想開放と異なる状態で高調波減衰処理を行うことができ、効率および電力利得の帯域を広範囲にわたって平坦化することができる。
【００２７】
この発明の第２から第６の発明に従えば、基板実装時、各伝送線路または配線をインダクタとして利用でき、現実のアプリケーションに応じて高調波処理および基本波整合処理を行う回路のパラメータを容易に所望の値に調整することができる。
【発明を実施するための最良の形態】
【００２８】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１において、半導体装置は、図示しない入力部からの高周波信号を電力増幅して出力端子（ノード）５に出力する増幅素子１と、増幅素子１の出力信号を次段の負荷回路が接続される負荷出力端子３へ伝達する出力処理回路２を含む。
【００２９】
増幅素子１は、たとえば、ＬＤＭＯＳＦＥＴ（ラテラリ・ディヒューズド・絶縁ゲート型電界効果トランジスタ"laterally diffused insulated gate field effect transistor"）で構成され、以下では、この増幅素子１は、デバイスＦＥＴ１と称す。
【００３０】
出力処理回路２は、このデバイスＦＥＴ１の出力端子のインピーダンスと負荷出力端子３のインピーダンスの基本波に対する整合を取り、また、高調波成分を反射して出力負荷端子３への伝達を防止し、電力効率を改善する。この出力処理回路２は、その具体的構成については後に詳細に説明するが、デバイスＦＥＴ１の出力領域のリアクタンス成分と並列共振回路を構成して高調波成分の伝達を防止する共振整合回路１０と、デバイス出力端子５と負荷出力端子３の間に直列に接続され、基本波に対してはインピーダンス整合を実現し、かつ高調波に対しては反射条件を達成するとともにその反射波の位相を広範囲に渡って制御することができる高調波処理回路２０を含む。
【００３１】
この共振整合回路１０により、デバイスＦＥＴ１のリアクタンス成分の影響を相殺して、高調波処理回路２０において、反射波の位相を制御して、効率および利得を広帯域にわたって平坦化することを図る。
【００３２】
高調波処理回路２０は、同一のフィルタ構成で、基本波に対する整合と高調波に対するインピーダンス調整とを両立させる。この高調波処理回路２０は、電力増幅時において大きな割合を占める第２高調波成分および第３高調波成分の処理を行なう。さらに高次の高調波成分の処理が行なわれてもよいが、以下では、この第２高調波（２倍波）および第３高調波（３倍波）の処理を行なう構成について説明する。
【００３３】
図２は、図１に示す高調波処理回路２０の構成の一例を示す図である。この図２に示すように、高調波処理回路２０は、定Ｋ型ローパスフィルタ（ＬＰＦ）３０を基本形として、周波数変換およびインピーダンス変換を行なう。定Ｋ型ＬＰＦ３０は、２次の定Ｋ型ＬＰＦであり、入力ノード２０ａと出力ノード２０ｃの間に直列に接続されるインダクタＬ１と、出力ノード２０ｃと基準ノード（グランド：接地ノード）２０ｄおよび２０ｂとの間に接続されるコンデンサＣ１を含む。係数Ｋは、２次の定Ｋ型ＬＰＦ３０の基本となる正規化フィルタのインピーダンス変換比を示す（Ｋ＝目標インピーダンス／正規化フィルタのインピーダンス）。２次の定Ｋ型ＬＰＦにおいては、インピーダンス変換比Ｋの値に係らずインダクタンスＬ１とキャパシタンスＣ１との積は一定値となる。
【００３４】
このインダクタＬ１とコンデンサＣ１とで構成される２次の定Ｋ型ＬＰＦ３０を基本構成として用いて高調波処理回路２０を形成する。すなわち、コンデンサＣ１を、インダクタＬａおよびコンデンサＣａの直列体に変形する。これらのインダクタＬａおよびコンデンサＣａにより形成される直列共振回路の共振周波数を、基本波の周波数よりも上に存在させる。この場合、インダクタＬａとコンデンサＣａとで構成される直列共振回路は、基本波に対しては、そのインピーダンスが容量性となり、定Ｋ型ＬＰＦのコンデンサの機能を担う。
【００３５】
一方、定Ｋ型ＬＰＦ３０のインダクタＬ１は、ノード２０ａおよび２０ｃの間に直列に接続されるコンデンサＣｂおよびインダクタＬｂと、これらのコンデンサＣｂおよびインダクタＬｂと並列にノード２０ａおよび２０ｃの間に接続されるインダクタＬｃに変形される。これらのインダクタＬｂおよびコンデンサＣｂで形成されるリアクタンス成分は、直列共振回路形成時の直列共振周波数より下の周波数領域では容量性である。また、コンデンサＣｂおよびインダクタＬｂの容量性リアクタンスとこの容量性リアクタンスに並列に接続されるインダクタＬｃとで形成されるリアクタンス成分は、並列共振周波数よりも下の周波数領域では、誘導性であり、この誘導性リアクタンスが、基本波に対する定Ｋ型ＬＰＦ３０のインダクタの機能を担う。
【００３６】
以下、この図２に示す高調波処理回路２０のノード２０ａおよび２０ｂ間のインピーダンスの軌跡について検討する。
【００３７】
今、図３（Ａ）に示すように、インダクタＬｂおよびコンデンサＣｂが、直列共振状態にあり、また、インダクタＬａおよびコンデンサＣａも直列共振状態にある状態を考える。すなわち、最も簡単な場合、Ｌａ＝Ｌｂ、かつＣｂ＝Ｃａ＝Ｃｂ０であり、共振周波数は、ｆ０である。この状態では、コンデンサＣｂおよびインダクタＬｂで構成される回路のインピーダンスは０であり、また、インダクタＬａおよびコンデンサＣａの形成する回路のインピーダンスも０となる。したがって、図３（Ｂ）に示すように、この周波数ｆ０におけるノード２０ａおよび２０ｂ間のインピーダンスＺを、スミスチャートにプロットした場合、Ｚ＝０±ｊ０（Ω）であり、反射係数Γは、Γ＝１∠１８０°となり、完全短絡状態を示す。
【００３８】
次に、図４（Ａ）に示すように、コンデンサＣｂの容量値を、容量値Ｃｂ０よりも小さくし、インダクタＬｂおよびコンデンサＣｂの直列共振周波数を、周波数ｆ０よりも高い周波数ｆ１にシフトさせる。この場合、周波数ｆ０は、直列共振周波数ｆ１よりも低い領域であり、周波数ｆ０においてインダクタＬｂおよびコンデンサＣｂで形成されるリアクタンス成分は、容量性となる。この容量性リアクタンス成分を−ｊＸｃとすると、図４（Ａ）に示すように、インダクタＬｃと並列に、リアクタンス成分−ｊＸｃが接続される。このとき、インダクタＬｃとリアクタンス成分−ｊＸｃにより形成される並列共振回路の共振周波数を、共振周波数ｆ０よりも低い位置にする。この状態においては、インダクタＬｃおよびリアクタンス成分−ｊＸｃで形成される並列共振回路は、この直列共振周波数ｆ０の領域においては、そのリアクタンス成分が容量性となり、インダクタＬｃの量は無視できる。従って、ノード２０ａおよび２０ｂ間のインピーダンスＺは、周波数ｆ０で０−ｊＸｃ（Ω）となる。ここで、リアクタンス成分−ｊＸｃは、１／ｊ（ω・Ｃｂ）で示される。また、コンデンサＣｂの容量値をその同一符号で示す。以下の説明においても同様とする。
【００３９】
この図４（Ａ）に示す回路の共振周波数ｆ０でのインピーダンスＺを、スミスチャートにプロットすると、図４（Ｂ）に示すように、インピーダンス０の定リアクタンス線よりも下側の領域に位相が変化する。すなわち反射係数Γで示すと、Γ＝１∠（１８０°＋θ、θは正）となる。
【００４０】
次に、この図４（Ａ）に示す状態から、コンデンサＣｂの容量値をさらに小さい容量値Ｃｂ２にシフトし、インダクタＬｂおよびコンデンサＣｂの直列共振周波数を、周波数ｆ０よりもさらに高い位置にシフトさせる。この場合、リアクタンス成分−ｊＸｃの大きさ（絶対値）が、大きくなる。この場合、図５（Ａ）に示すように、インダクタＬｃとリアクタンス成分−ｊＸｃで形成する並列共振回路の共振周波数をｆ０に設定する。この状態においては周波数ｆ０において、並列共振回路のインピーダンスは無限大であるため、スミスチャートにノード２０ａおよび２０ｂの間のインピーダンスＺをプロットした場合、図５（Ｂ）に示すように、スミスチャートの右端の位置、すなわちＺ＝∞±ｊ０の位置となる。すなわち、周波数ｆ０に対して完全開放状態が実現される（Γ＝１∠０）。
【００４１】
このコンデンサＣｂの容量値を、さらに小さくして容量値Ｃｂ３に設定する。この状態でのインダクタＬｂとコンデンサＣｂの直列共振周波数ｆ３は、周波数ｆ０よりもさらに高い位置にある。また、インダクタＬｃとリアクタンス−ｊＸｃによる並列共振周波数ｆ４が、周波数ｆ０よりも高くかつ周波数ｆ３よりも低い状態を考える（ｆ０＜ｆ４＜ｆ３）。この場合、図６（Ａ）に示すように、インダクタＬｃとリアクタンス成分−ｊＸｃの並列合成リアクタンス成分は、周波数ｆ０においては誘導性となる。このリアクタンス成分を＋ｊＸ１とすると、図６（Ｂ）に示すように、スミスチャート上でのノード２０ａおよびノード２０ｂ間のインピーダンスＺのプロット点は、Γ＝（１∠θ）、すなわちＺ＝０＋ｊＸ１（Ω）となる。すなわちリアクタンス０の定リアクタンス線よりも上側の領域にインピーダンスＺがプロットされる。
【００４２】
したがって、インダクタＬａとコンデンサＣａの直列共振回路の共振周波数ｆ０において、ノード２０ａおよび２０ｂ間のインピーダンスＺは、実数項を０Ωに維持したまま、虚数項を、容量性または誘導性に制御することができ、また、インピーダンスＺ＝∞のハイインピーダンス状態を実現することも可能である。すなわち、インピーダンスＺの制御は、インダクタＬａおよびコンデンサＣａの直列共振回路の共振周波数を周波数ｆ０に設定した状態で、インダクタＬｂおよびコンデンサＣｂで形成される直列リアクタンス成分と、この直列リアクタンス成分に並列接続されるインダクタＬｃとの合成リアクタンス成分とを制御することにより可能である。したがって、共振周波数ｆ０を第２高調波または第３高調波に設定した場合、第２高調波（２倍波）に対しては、ノード２０ａおよび２０ｂ間のインピーダンスＺを、短絡およびその前後の状態に設定することができ、また、第３高調波（３倍波）については、開放およびその前後の状態に設定することができる。
【００４３】
また、基本波の周波数を、共振周波数ｆ０よりも低い値に設定することにより、インダクタＬｂおよびコンデンサＣｂの直列共振回路と、この直列共振回路と並列に接続されるインダクタＬｃで構成される回路部分の合成リアクタンス成分を、図７（Ａ）に示すように、一定の誘導性リアクタンス成分ｊＸｌに設定でき、また、インダクタＬａとコンデンサＣａで構成されるリアクタンス成分も、同様、図７（Ａ）に示す一定の容量性リアクタンス成分ｊＸｃに設定することができる。したがって、この基本波に対しては、図２に示す２次の定Ｋ型ＬＰＦ３０を用いて整合条件を満たすようにインピーダンス変換することにより、スミスチャートにおいて、図７（Ｂ）に示すように、原点に基本波の周波数ｆｂにおけるインピーダンスＺをプロットすることができる。
【００４４】
すなわち、２次の定Ｋ型ＬＰＦ３０に対し、リアクタンス成分の変換を行ない、この変換されたリアクタンス成分が、図７（Ａ）に示すリアクタンス成分ｊＸｌおよびｊＸｃに等しくなるように、インダクタＬａ、Ｌｂ、ＬｃおよびコンデンサＣａ、Ｃｂのリアクタンスを設定することにより、基本波に対し整合を取ることができ、反射を生じさせることなく、効率的に、基本波を次段回路へ伝達することができる。
【００４５】
なお、基本波についての整合条件は、図７（Ａ）において、リアクタンス成分ｊＸｌおよびｊＸｃが、ノード２０ａおよび２０ｂの与えるインピーダンスＺにおいて基本波周波数領域で、リアクタンス成分が０になる状態である。
【００４６】
なお、上述の説明においては、図２に示すインダクタＬａおよびコンデンサＣａの直列共振回路の共振周波数ｆ０を、第２高調波または第３高調波に設定するように説明している。しかしながら、この共振周波数ｆ０を、基本波の周波数よりも高い領域に存在させることを条件として、ノード２０ａおよび２０ｂ間のインピーダンスＺにおいて、所望の高調波インピーダンスが実現しやすい状態がもたらされるならば、この直列共振周波数ｆ０は、第２高調波または第３高調波と異なる周波数に設定されてもよい。
【００４７】
また、図１に示す共振整合回路１０は、デバイスＦＥＴ１のドレイン−ソース間容量Ｃｄｓの与える容量リアクタンス成分をキャンセルさせる方向に機能する。これにより高調波処理回路２０において、デバイスＦＥＴ１のドレインの電圧振幅により変化するドレイン容量Ｃｄｓの影響を受けることなく、回路パラメータの設定を行うことができる。
【００４８】
次に、この発明に従う半導体装置の出力処理回路２の等価回路について、具体的にインピーダンスを求める。まず、共振整合回路１０の機能を見るために、この共振整合回路を用いずに高調波処理回路を構成する場合の操作について説明する。
【００４９】
図８は、高調波処理回路２０の定Ｋ型ＬＰＦを利用する出力整合回路（Ｌマッチ回路）の、共振整合回路を利用しない場合の構成を概略的に示す図である。図８において、デバイスＦＥＴ１は、出力ノードに対し互いに並列に接続されるドレイン−ソース間抵抗Ｒｄｓと、ドレイン−ソース間容量Ｃｄｓを有する。前述のように、デバイスＦＥＴ１は、ＬＤＭＯＦＥＴを想定する。定Ｋ型ローパスフィルタ４０において、インダクタＬ１を、２つのインダクタＬ１１およびＬ１２に分割する。出力ノードとグランドとの間にはコンデンサＣ１が接続される。分割インダクタＬ１１およびＬ１２の間からデバイスＦＥＴ１を見たときのインピーダンスをＺａで表現する。すなわち、インダクタＬ１１とドレイン−ソース間容量Ｃｄｓで構成されるＬマッチ回路と、インダクタＬ１２とコンデンサＣ１で構成されるＬマッチ回路が接続されると考える。この２段構成とした場合、インピーダンス変換時、出力負荷インピーダンスＺｄｓを、内部のインピーダンスＺａ以上の値に設定することができ、応じて、この出力負荷インピーダンスＺｄｓは、ドレイン−ソース間抵抗Ｒｄｓ以上のインピーダンス値を有することができ、出力電圧（電力）を大きくすることができる。
【００５０】
現実には、コンデンサＣ１は、表面実装型キャパシタまたは、ＭＯＳ型キャパシタチップで実現される場合が多いため、このコンデンサＣ１の設計自由度は製品により制限され、キャパシタンス値の設計自由度は低い。したがって、コンデンサＣ１のキャパシタンス値の選択を念頭に置きながら、インダクタＬ１のインダクタンスを決定する。なお、このインダクタＬ１の分割点からデバイスＦＥＴ１の出力を見たインピーダンスＺａにおいては、インダクタＬ１１の直列体に対し、抵抗成分Ｒｄｓおよび容量Ｃｄｓの並列体が並列に接続されるため、このインピーダンスＺａは、次式で表わされる。
【００５１】
【数１】
2005311579.tif 000003
【００５２】
角周波数ωにおいて出力整合が取れる場合、リアクタンス成分が０となり、インピーダンスＺａおよびリアクタンスＸｌ１１は、それぞれ、次式で表わされる。
【００５３】
【数２】
2005311579.tif 000004
【００５４】
したがって、リアクタンスＸｌ１１は、デバイスＦＥＴ１のドレイン−ソース間抵抗ＲｄｓとキャパシタンスＣｄｓとにより、一義的に決定される。
【００５５】
次に、出力ノードから、デバイスＦＥＴ１の出力ノードを見たときのインピーダンスＺｄｓにおいては、コンデンサＣ１が並列に接続され、かつインダクタＬ１２およびインピーダンスＺａが直列に接続される。したがって、この出力ノードから見たインピーダンスＺｄｓは、次式で表わされる。
【００５６】
【数３】
2005311579.tif 000005
【００５７】
所望角周波数ωにおいて、整合条件が満たされており、リアクタンス成分が０となるため、この出力側端子から見た負荷インピーダンスＺｄｓは、次式で表わされる。
【００５８】
【数４】
2005311579.tif 000006
【００５９】
この場合、所望角周波数ωにおいては、インピーダンスＺａも、リアクタンス成分が０であり、抵抗成分のみを有している。最終目標である出力負荷インピーダンスＺｄｓが、中間インピーダンスＺａ以上となる条件を、上式のインピーダンスＺｄｓから算出する。この場合、リアクタンスＸｌ１２について、整理すると、次式が得られる。
【００６０】
【数５】
2005311579.tif 000007
【００６１】
また、リアクタンス成分Ａが０となる条件は、上式Ａにおいて、リアクタンスＸｌ１２の２次方程式を解くことにより求められる。
【００６２】
また、この回路のクォリティファクタＱは、所望角周波数ωでリアクタンス成分が存在しないインピーダンスＺａおよびＺｄｓの値から、次式で表わされる。
【００６３】
【数６】
2005311579.tif 000008
【００６４】
上式のクォリティファクタＱの式に見られるように、インピーダンスＺａが含まれている。このインピーダンスＺａは、デバイスＦＥＴ１のドレイン−ソース間容量Ｃｄｓの影響を受けている。このドレイン−ソース間容量Ｃｄｓは、非線形動作時のデバイスＦＥＴ１においては、ドレイン電圧の振幅で変動し、ドレイン振幅が高い（ドレイン電圧が高い）ときには、ドレイン空乏層が狭くなり、このドレイン−ソース間容量Ｃｄｓが小さくなる。
【００６５】
したがって、単純に、定Ｋ型ＬＰＦ４０の構成を利用して、出力整合回路を形成する場合、ドレイン−ソース間容量Ｃｄｓの影響を相殺して位相特性の制御を行なうのが困難である。そこで、本発明においては、共振整合回路１０を設け、このデバイスＦＥＴ１のドレイン−ソース間容量の影響を相殺し、高調波処理回路２０においては、このドレイン−ソース間容量Ｃｄｓの影響を受けることなく、高調波処理を行なう。これにより、安定に位相制御を行うことができ、広帯域の電力利得および効率を実現する。
【００６６】
また、このクォリティファクタＱの値を適当な値に設定することにより、所望の電力利得特性を、効率を低下させることなく得ることができ、電力利得および効率の周波数特性をほぼ一致させることができる。
【００６７】
なお、このデバイスＦＥＴ１から見た出力インピーダンスＺｌは、次式で求めることができる。
【００６８】
【数７】
2005311579.tif 000009
【００６９】
次に、この発明の実施の形態１における、共振整合回路１０を用いて、高調波処理回路２０において、このデバイスＦＥＴ１のドレイン−ソース間容量Ｃｄｓの影響を受けることなく基本波に対する出力整合を損なうことなく高調波処理を行なう構成について説明する。
【００７０】
図９は、この発明の実施の形態１に従う出力処理回路２の構成の一例を示す図である。図９において、デバイスＦＥＴ１は、その内部出力ノード（デバイス出力ノード）５に対し、抵抗Ｒｄｓおよび容量Ｃｄｓを有する。
【００７１】
共振整合回路１０は、デバイス出力ノード５と内部ノード７の間に直列に接続されるインダクタＬｅと、デバイス出力ノード５と基準電圧線（グランド）４５の間の直列に接続されるインダクタＬｄおよびコンデンサＣｄを含む。
【００７２】
高調波処理回路２０は、先に説明した定Ｋ型ＬＰＦを基本とする構成を有し、内部ノード７と出力ノード３の間に直列に接続されるコンデンサＣｂおよびインダクタＬｂと、これらのコンデンサＣｂおよびインダクタＬｂと並列にノード３および７の間に接続されるインダクタＬｃと、出力ノード３とグランド４５の間に直列に接続されるインダクタＬａおよびコンデンサＣａを含む。出力ノード３とグランド４５の間には、出力負荷抵抗Ｒｋが接続される。
【００７３】
次に、出力処理回路２の各構成要素のパラメータの大きさについて検討する。なお、以下の説明においては、構成要素の参照符号とキャパシタンス値またはインダクタンス値は、同一符号で示す。
【００７４】
まず、内部ノード７（端子面Ｔｍ）から共振制御回路１０を見たインピーダンスＺｍは、次式で表わされる。
【００７５】
【数８】
2005311579.tif 000010
【００７６】
まず、インピーダンスＺｍの変化範囲を検出するために、インピーダンスＺｍにおいて、共振条件または整合条件が満たされる条件、すなわちリアクタンス成分が０となる場合のインピーダンスＺｍの極値を求める。角周波数ωにおいて、リアクタンス成分が０となる場合のインピーダンスＺｍは、次式で表わされる。
【００７７】
【数９】
2005311579.tif 000011
【００７８】
このリアクタンス成分が０のインピーダンスＺｍにおいて、インダクタＬｄおよびコンデンサＣｄの直列共振回路のリアクタンスを変化させて、インピーダンスＺｍを調整する。インピーダンスＺｍの極値を求めるために、インピーダンスＺｍを、リアクタンスＸｌについて微分し、その微分係数ｄＺｍ／ｄＸｌの分子が０となる値を求める。この微分係数ｄＺｍ／ｄＸｌの分子成分Ｚｍ（ｎｕｍ）は、次式で表わされる。
【００７９】
【数１０】
2005311579.tif 000012
【００８０】
このインピーダンスＺｍは、上式から、Ｘｌ＝０およびＸｌ＝Ｘｄｓのときに極値を取る。０≦Ｘｌ≦Ｘｄｓの範囲で、分子成分Ｚｍ（ｎｕｍ）が正となり、それ以外の領域では、この分子成分Ｚｍ（ｎｕｍ）が負となるため、Ｘｌ＝０でインピーダンスＺｍが極小値を取り、Ｘｌ＝Ｘｄｓで、このインピーダンスＺｍが極大値を取る。このインピーダンスＺｍの極小値および極大値は、それぞれ、Ｘｌ＝０およびＸｄｓを代入することにより、それぞれ、０およびＲｄｓとなる。
【００８１】
リアクタンス成分Ｘｌ≧０であるため、このリアクタンスＸｌが０となる角周波数ωにおけるインピーダンスＺｍは、ドレイン-ソース間抵抗Ｒｄｓ以下の値を取る。この共振整合回路１０のクォリティファクタＱは、角周波数ωでリアクタンス成分が存在しないインピーダンスＺｍおよびデバイスＦＥＴ１のドレイン−ソース間抵抗Ｒｄｓに対して次式で示される関係を満たす。
【００８２】
【数１１】
2005311579.tif 000013
【００８３】
上式において、クォリティファクタＱは非負の値を取るため、次式を満たす必要がある。
【００８４】
Ｘｌ≧Ｘｄｓ
インピーダンスＺｍは角周波数ωにおいて極大値Ｒｄｓを取るため、角周波数ωにおいてリアクタンス成分が０となるインピーダンスＺｍの取り得る値は、次式で表わされる。
【００８５】
０＜Ｚｍ≦Ｒｄｓ
リアクタンスＸｌｅは、先のインピーダンスＺｍのリアクタンス成分が、周波数ωにおいて０である条件から導き出される。これらのリアクタンスＸｌおよびＸｌｅをそれぞれクオリティファクタＱで表すと、次式が得られる。
【００８６】
【数１２】
2005311579.tif 000014
【００８７】
インピーダンスＺｍのリアクタンス成分が０となる角周波数ωにおいて、インダクタＬｄおよびコンデンサＣｄで形成される直列共振回路は誘導性であり、リアクタンスＸｌは、正の値を取るため、上式から、クォリティファクタＱは、次式を満たすことが要求される。
【００８８】
０＜Ｑ≦Ｒｄｓ／Ｘｄｓ
上述の計算式により、この共振整合回路１０の素子パラメータの取り得る範囲およびクォリティファクタＱの取り得る範囲が決定される。すなわち、増幅トランジスタ１の出力のドレイン-ソース間抵抗Ｒｄｓおよびドレイン-ソース間容量Ｃｄｓを決定することができれば、共振整合回路１０のインダクタＬｄおよびＬｅ並びにコンデンサＣｄのリアクタンス値を決定することができ、ドレイン容量Ｃｄｓの影響を相殺することができる。現実には、ロードプル測定により、共振整合回路１０の素子パラメータの最適化を図る。この場合、求められた最適素子パラメータで構成される共振整合回路１０は、増幅トランジスタ１のリアクタンス成分の影響を相殺する（低減する）インピーダンス変換を実現している。したがって、高調波処理回路２０においては、この電圧変動の大きいドレイン-ソース間容量Ｃｄｓを考慮することなく、整合および高調波処理の素子パラメータを決定することができ、安定な整合および高調波処理を実現することができる。
【００８９】
次に、高調波処理回路２０の各構成要素のパラメータの算出について説明する。
【００９０】
図１０は、図９に示す高調波処理回路２０の構成を簡略化して示す図である。この図１０において、高調波処理回路２０が、定Ｋ型ＬＰＦ５０に簡略化される。本実施の形態１における整合回路のインピーダンス変換は、定Ｋ型ＬＰＦを利用している。したがって、図９に示すインダクタＬｂおよびＬｃおよびコンデンサＣｂの回路部分を、図１０に示すようにインダクタＬで置換し、また、インダクタＬａおよびコンデンサＣａを、コンデンサＣで置換する。インピーダンス変換操作時、所望角周波数ωにおいて、端子面Ｔｍから共振整合回路１０を見たインピーダンスＺｍは、前述の条件、すなわちリアクタンス成分がゼロの条件を満たしているものとする。以下、所望角周波数は、インピーダンスＺｍのリアクタンス成分が０の条件を満たす周波数を示すものとして利用する。
【００９１】
角周波数ωにおける定Ｋ型ＬＰＦ５０のインダクタＬおよびコンデンサＣのリアクタンス成分は、これまでと同様、次式で定義される。
【００９２】
ｊ・ω・Ｌ＝ｊ・Ｘｌｌ
１／（ｊ・ω・Ｃ）＝−ｊ・Ｘｃ
ここで、インダクタＬおよびコンデンサＣのインダクタンスおよびキャパシタンス値を、それぞれ同一符号で示す。
【００９３】
所望角周波数ωにおいて、端子面Ｔｋから定Ｋ型ＬＰＦ５０を見たインピーダンスＺｄｓは、次式で表わされる。
【００９４】
【数１３】
2005311579.tif 000015
【００９５】
所望角周波数ωで、インピーダンスＺｄｓのリアクタンス成分がゼロの場合、このインピーダンスＺｄｓは、次式で表わされる。
【００９６】
【数１４】
2005311579.tif 000016
【００９７】
この定Ｋ型ＬＰＦ５０のクオリティファクタＱは、所望角周波数ωでリアクタンス成分が存在しないインピーダンスＺｄｓおよびＺｍの間において、次式で表わされる。
【００９８】
【数１５】
2005311579.tif 000017
【００９９】
所望角周波数ωで、リアクタンス成分がゼロとなるインピーダンスＺｄｓは、２・Ｚｍ以上の値をとるという条件を与える。すなわち、Ｑ≧１を条件として与える。インピーダンス変換比をできるだけ大きくすることにより、出力電圧（電力）を大きくして、電力利得の帯域特性の広帯域化を図る。
【０１００】
この条件の下では、上式から、次式が求められる。
【０１０１】
【数１６】
2005311579.tif 000018
【０１０２】
この不等式をリアクタンス成分Ｘｌｌについて整理すると、次式（Ｉ）が求められる。
【０１０３】
【数１７】
2005311579.tif 000019
【０１０４】
一方、所望角周波数ωにおいてインピーダンスＺｄｓのリアクタンス成分がゼロとなる条件は、先のインピーダンスＺｄｓの虚数項が０となる条件から、次式で示される。
【０１０５】
【数１８】
2005311579.tif 000020
【０１０６】
上式（Ｉ）の条件を満たす式（ＩＩ）のリアクタンスＸｌｌが、決定される。すなわち、コンデンサＣのリアクタンスＸｃを設定することにより、インダクタＬのリアクタンスＸｌｌが決定される。
【０１０７】
定Ｋ型ＬＰＦ５０のインダクタＬおよびコンデンサＣのリアクタンス成分ＸｌｌおよびＸｃを導出することにより、以下に説明するように、図９に示す本来の高調波処理回路２０の各素子の定数を導出することができる。
【０１０８】
インダクタＬａおよびコンデンサＣａの定数導出：
インダクタＬａおよびコンデンサＣａで構成される直列共振回路を、第２高調波で共振させる場合、その直列共振回路のインピーダンスＺは、所望角周波数ωの２倍の角周波数２・ωで共振条件を満たす。すなわち、以下の関係が満たされる。
【０１０９】
【数１９】
2005311579.tif 000021
【０１１０】
同様、このインダクタＬａおよびコンデンサＣａで構成される直列共振回路を第３高調波で共振させる場合には、リアクタンス成分ＸｌａおよびＸｃａは、それぞれ、以下の関係を満たす。
【０１１１】
【数２０】
2005311579.tif 000022
【０１１２】
所望角周波数ωにおいて、このインダクタＬａおよびコンデンサＣａで構成される直列共振回路のリアクタンス成分を、定Ｋ型ＬＰＦ５０のコンデンサＣのリアクタンス成分と等しくすることにより、基本波に対する整合条件を満たすことなく、第２高調波または第３高調波に対する短絡または開放条件を実現することができる。すなわち、第２高調波を、このインダクタＬａおよびコンデンサＣａで反射させる（短絡条件を成立させる）場合、上式（ＩＩＩ）を用いて、次式（Ｖ）の関係が得られる。
【０１１３】
−ｊ・Ｘｃ＝ｊ・Ｘｌａ−ｊ・Ｘｃａ＝−ｊ・３・Ｘｃａ／４
したがって、
Ｘｃａ＝４・Ｘｃ／３  …（Ｖ）
一方、第３高調波に対し、このインダクタＬａおよびコンデンサＣａで構成される直列共振回路が共振する場合、上式（ＩＶ）を用いて、次式（ＶＩ）の関係が満たされる。
【０１１４】
−ｊ・Ｘｃ＝ｊ・Ｘｌａ−ｊ・Ｘｃａ＝−ｊ・８・Ｘｃａ／９
したがって、
Ｘｃａ＝９・Ｘｃ／８  …（ＶＩ）
式（ＩＩＩ）および（Ｖ）より、第２高調波共振条件に対しては、リアクタンスＸｌａは、次の関係を満たす。
【０１１５】
Ｘｌａ＝Ｘｃ／３
一方、式（ＩＶ）および（ＶＩ）から、第３高調波共振条件に対しては、リアクタンスＸｌａは、次式を満たす。
【０１１６】
Ｘｌａ＝Ｘｃ／８
したがって、定Ｋ型ＬＰＦ５０においてコンデンサＣのリアクタンスＸｃを決定することにより、インダクタＬａおよびコンデンサＣａが、第２高調波または第３高調波で共振するリアクタンスＸｌａおよびＸｃａを導出することができる。
【０１１７】
なお、上式において、コンデンサＣのリアクタンス成分は、次の関係を満たしている。
【０１１８】
１／（ｊ・ω・Ｃ）＝−ｊ・Ｘｃ
この一連の処理により、図３から図６に示す直列共振状態を実現することができる。
【０１１９】
インダクタＬｂ，ＬｃおよびコンデンサＣｂのリアクタンスの導出：
第２高調波処理においては、図９に示すインダクタＬｂおよびコンデンサＣｂで形成されるリアクタンス成分は、第２高調波前後で共振させる。このインダクタＬｂおよびコンデンサＣｂのリアクタンス成分に並列に接続されるインダクタＬｃは、リアクタンスが、第２高調波前後の共振に連動して変化する（図３および４参照）。所望角周波数ωにおいては、このインダクタＬｂおよびＬｃとコンデンサＣｂで形成される回路のリアクタンスは、定Ｋ型ＬＰＦ５０のインダクタＬのリアクタンスＸｌｌと同じである。
【０１２０】
また、第３高調波処理においては、インダクタＬｂおよびコンデンサＣｂで形成されるリアクタンス成分を容量性成分とする。この容量性リアクタンス成分に並列接続されるインダクタＬｃのリアクタンスは、誘導性であり、これらの容量性リアクタンスおよびインダクタＬｃによる並列共振回路を、第３高調波前後で共振させる（図５参照）。このインダクタＬｃのリアクタンスは、並列共振前後の周波数で変化し、所望角周波数ωにおいては、これらのインダクタＬｂおよびＬｃとコンデンサＣｂとで形成される並列回路のリアクタンスは、インダクタＬのリアクタンスＸｌｌと等しくなる。すなわち、このコンデンサＣｂおよびインダクタＬｂおよびＬｃで形成される回路は、次式（ＶＩＩ）で示される関係を満たす。
【０１２１】
【数２１】
2005311579.tif 000023
【０１２２】
リアクタンスＸｌｌは、図１０に示す定Ｋ型ＬＰＦ５０において、コンデンサＣのリアクタンスＸｃとリアクタンス成分が０のインピーダンスＺｍの値に従って決定される。上述の関係式（ＶＩＩ）を、リアクタンスＸｌｃについて整理すると、次式（ＶＩＩＩ）が求められる。
【０１２３】
【数２２】
2005311579.tif 000024
【０１２４】
式（ＶＩＩＩ）から、リアクタンスＸｌｌ、ＸｌｂおよびＸｃｂを決定することにより、インダクタＬｃのリアクタンスＸｌｃを決定することができる。この式においてインピーダンスＺｍが含まれており、このインピーダンスＺｍにおいて容量Ｃｄｓのリアクタンスが含まれている。しかしながら、インピーダンスＺｍは、このデバイス容量Ｃｄｓの影響を相殺して、内部ノード７に電力を伝送しており、高調波処理回路２０においては、このデバイス容量の影響を考慮することなく各パラメータ値を決定しても、正確に高調波処理を行うことができる。、
この関係式（ＶＩＩＩ）において、リアクタンスＸｌｂおよびＸｃｂは、任意に決定することのできる変数である。しかしながら、その初期値として、Ｘｌｂ＝Ｘｌａ、Ｘｃｂ＝Ｘｃａとすることにより、図３から図６に示すように、デバイスＦＥＴ１の出力端子面Ｔｅから共振整合回路１０を見たインピーダンスＺｋの傾向がわかりやすく、各素子の定数値を決定したときのインピーダンスの周波数特性の観察が容易となる。
【０１２５】
図１１は、このデバイスＦＥＴの出力ノード５から共振整合回路１０を見たインピーダンスＺｋおよびデバイスＦＥＴ１のドレイン−ソース間抵抗Ｒｄｓからこのドレイン−ソース間容量Ｃｄｓを見たインピーダンスＺｒｄを算出するための、出力処理回路２の端子面展開を示す図である。
【０１２６】
今、図１１に示すように、負荷Ｒｋが接続される出力ノード３を端子面Ｔｋとし、インダクタＬａおよびＬｂの間の部分を端子面Ｔ１とする。さらに、コンデンサＣｂとインダクタＬｅの内部ノード７を端子面Ｔｍとする。また、インダクタＬｄとインダクタＬｅの間の部分を端子面Ｔ２とし、デバイス出力ノード５を端子面Ｔｅとし、ドレイン−ソース間抵抗Ｒｄｓとドレイン−ソース間容量Ｃｄｓの間の部分を端子面Ｔｄとする。端子面Ｔ１から負荷Ｒｋ方向を見たときのインピーダンスＺ１は、次式で表わされる。
【０１２７】
【数２３】
2005311579.tif 000025
【０１２８】
なお、上式において、各リアクタンス成分の定義は、前述の式におけるものと同じであり、特に断らない。
【０１２９】
次に、端子面Ｔ２から出力負荷Ｒｋ方向を見たインピーダンスＺ２は、次式で表わされる。
【０１３０】
【数２４】
2005311579.tif 000026
【０１３１】
次に、端子面Ｔｅから出力負荷Ｒｋ方向を見たインピーダンスＺｋは、次式で表わされる。
【０１３２】
【数２５】
2005311579.tif 000027
【０１３３】
インピーダンスＺｋ（反射係数Γｋ）および端子間分離を、各素子パラメータを設定して計算する。それぞれの周波数特性を求め、グラフで表示し、必要とされる周波数帯域特性を満たすパラメータを決定する。この場合、ハーモニクスロードプル測定により、デバイス端面Ｔｅにおける第２高調波または第３高調波のインピーダンス条件を事前に求め、この事前に求めた値に基づいて、インピーダンスを計算し、反射係数の大きさΓ＿ＭＡＧ（＝｜Γ｜）および反射係数位相Γ＿ＡＮＧ（＝∠θ）を求め、基本波に対する整合状態および高調波に対する反射条件を観察する。
【０１３４】
以下、デバイスＦＥＴ出力端子面Ｔｅから負荷抵抗Ｒｋの方向を見たときのインピーダンスＺｋに対応する反射係数を、Γｋで示す。
【０１３５】
図１２は、インピーダンスＺｋに対する反射係数Γｋの大きさΓ＿ＭＡＧの、コンデンサＣｂの値を変化させたときの周波数依存性を示す図である。
【０１３６】
図１２においては、反射係数Γｋは、基本周波数（１７５ＭＨｚ）におけるインピーダンスＺｋの実数項（抵抗成分）を正規化インピーダンスとして正規化を行っている。また、コンデンサＣｂのキャパシタンスは、１５０ｐＦから４００ｐＦの範囲で変化させている。図１２に示されるように、反射係数Γｋのマグニチュードは、コンデンサＣｂのキャパシタンス値にかかわらず、基本波（所望周波数）においてはすべて同じである。これは、基本波に対するインピーダンスＺｋが一定値となるように、コンデンサＣｂのキャパシタンス値の変化に対し、インダクタＬｃの値を制御しているためである。第２高調波（３５０ＭＨｚ）においては、反射係数Γｋのマグニチュードは、コンデンサＣｂのキャパシタンス値にかかわらず、ほとんど１であり、第２高調波に対し、全反射が生じていることを示している。
【０１３７】
図１３は、インピーダンスＺｋに対する反射係数Γｋの位相角度Γｋ＿ＡＮＧの周波数依存性およびコンデンサＣｂのキャパシタンス値依存性を示す図である。この図１３においても、基本波は１７５ＭＨｚであり、また、コンデンサＣｂのキャパシタンス値も、図１２に示すグラフに対するものと同じである。また、反射係数Γｋは、基本波におけるインピーダンスＺｋの実数項を正規化インピーダンスとして用いて正規化している。
【０１３８】
この図１３に示すように第２高調波におけるインピーダンスＺｋが理想短絡（Γｋ＝１∠１８０°）となる状態（コンデンサＣｂ＝３７９ｐＦ）およびこのコンデンサＣｂの定数を適当な範囲で変化させた状態を示す。第２高調波（３５０ＭＨｚ）に対する反射係数Γｋについては、コンデンサＣｂのキャパシタンス値が３７９ｐＦで１８０°の位相角度（＝−１８０°）であり、理想短絡状態を示し、このキャパシタンス値からコンデンサＣｂのキャパシタンス値を小さくすると、位相角度が負領域から正の領域に変化し、Ｃｂ＝２００ｐＦで、位相角度が０°、すなわち開放状態となる。さらにコンデンサＣｂのキャパシタンス値を小さくすると、位相角度が正の領域に入る。したがって、第２高調波に対する反射係数Γｋは、コンデンサＣｂのキャパシタンス値とこれに従って制御されるインダクタＬｃのリアクタンスの変化により、非常に広範囲にわたって位相角度を調整することができる。すなわち、反射係数Γｋ＝１∠θにおいて位相θの範囲を変化させることができ、求める状態が実現される。
【０１３９】
図１４は、図１１に示す端子面ＴｅおよびＴｋ間の信号の減衰量（単位ｄＢ）の周波数依存性を示す図である。この図１４においても、基本波は１７５ＭＨｚであり、コンデンサＣｂのキャパシタンス値を変化させる。この減衰量については、図１１に示すインダクタＬａとコンデンサＣａで形成されるリアクタンス成分が第２高調波で共振し、この直列共振回路（ＬａおよびＣａで形成される）が短絡されるため、非常に大きな減衰量が確保される。端子間減衰量は、次式で示される出力回路不整合損失に基づいて算出される。
【０１４０】
【数２６】
2005311579.tif 000028
【０１４１】
ここで、上式において、Ｓ１１は、デバイス出力から整合回路を見たＳパラメータであり、また、Γｓは、デバイス出力の反射係数を示す。反射係数ΓｓとＳパラメータＳ１１とは逆方向の信号伝送を示す。したがって、デバイスＦＥＴの出力が、たとえば抵抗ＲｄｓおよびキャパシタＣｄｓで定義されれば、それにより示される反射係数Γに対して、このデバイス出力から整合回路を見たＳパラメータＳ１１が複素共役となる状態を基準にして、Ｓパラメータの変化に応じた不整合損失を計算することができる。
【０１４２】
上述のグラフから見られるように、本実施の形態１に従う出力処理回路２は、デバイスＦＥＴ１が生成する第２高調波成分を、出力負荷等の次段回路に伝達しないフィルタ回路として有効に機能する。
【０１４３】
なお、この図１２から図１４においては、第２高調波についての特性を示している。しかしながら、第３高調波に対しては、インダクタＬａおよびコンデンサＣａが第３高調波に対して直列共振回路を構成し、インダクタＬｂおよびＬｃとコンデンサＣｂとで構成される回路が、第３高調波に対して並列共振回路を構成する。この状態においても、コンデンサＣｂの値を変化させかつインダクタＬｃのインダクタンスを、基本波に対しては整合が取れる値に設定することにより、第３高調波に対しても同様の特性が得られ、コンデンサＣｂのキャパシタンス値に従って、全反射状態時における反射係数Γｋの位相角度を広範囲にわたって変化させることができる。
【０１４４】
図１５から図１８は、この発明の実施の形態に従う出力処理回路の周波数ごとの出力電力Ｐｏｕｔとドレイン効率および電力利得との関係を示す図である。これらの図１５から図１７において、横軸に、出力電力Ｐｏｕｔ（単位ｄＢｍ）を示し、左側の縦軸にドレイン効率ηｄ（単位％）を示し、右側縦軸に、電力利得（単位ｄＢ）を示す。測定周波数は、４６０ＭＨｚから５００ＭＨｚの範囲で、ステップは、１０ＭＨｚである。この測定条件においては、各周波数毎に，入力電力Ｐｉｎを順次変化させて、その出力電力Ｐｏｕｔを測定する。ドレイン効率ηｄは、増幅素子がＭＯＳＦＥＴで構成される場合、高調波ロードプル測定により、ドレイン端子における電流および電圧を検出してドレイン電力を検出する。このドレイン電力とドレインが接続される電源の利用可能な直流電力との比により、ドレイン効率ηｄを求める。電力利得は、入力電力Ｐｉｎと出力電力Ｐｏｕｔの比から求める（単位がｄＢｍの場合、出力電力Ｐｏｕｔから入力電力Ｐｉｎを減算する）。
【０１４５】
図１５は、図９に示す出力処理回路２の構成において、インダクタＬａおよびＬｂが設けられていない場合の負荷Ｒｋ１が接続される場合の第３高調波処理時の特性を示し、図１６は、出力負荷が、抵抗Ｒｋ１の場合の第３高調波処理時の特性を示す。図１７は、従来手法（非特許文献１参照）に示される第２高調波トラップ回路と定Ｋ型ＬＰＦを用いた場合の出力負荷がＲｋ１よりも小さいＲｋ２のときの第２高調波処理時の特性を示す。図１８は、出力負荷抵抗がＲｋ２の場合の第２高調波処理時の特性を示す。
【０１４６】
図１５および図１６における測定においては、基本波が４８０ＭＨｚの場合における第３高調波処理を施している。図１５および図１６は、ともに同一出力負荷Ｒｋ１の場合において、ほぼ同じ特性を示している。したがって、第３高調波処理について、直列共振回路において、直列共振周波数よりも高い領域においてリアクタンス成分が容量性となり、第３高調波処理に対しては、これらのインダクタＬａおよびＬｂの影響が小さくなるため、ほぼ同様の特性が実現される。ドレイン効率については、角周波数についてほぼ同じ特性が得られ、電力利得についても、周波数間でのばらつきが小さい。したがって、電力利得の平坦性およびドレイン効率の周波数帯域の平坦性をともに実現することができ、電力利得およびドレイン効率の帯域特性を広い範囲にわたって一致させることが可能となる。
【０１４７】
また、第２高調波処理時の特性を示す図１７および図１８を参照すると、電力利得については、ほぼ同様の特性が得られ、ドレイン効率については、図１７に示す構成に比べて、本発明の出力処理回路のドレイン効率が、ほぼ周波数にかかわらず同じ特性を与える。図１７および図１８においては、したがって第２高調波処理の従来手法に基づく直列ＬＣ高調波トラップ回路＋定Ｋ型ＬＰＦの構成と比べても、適切な第２高調波処理が実現され、効率の周波数帯域特性は、より改善される。
【０１４８】
なお、この図１５から図１８に示す回路特性において、６０Ｗ電力整合条件を基としており、６０Ｗ＝４８ｄＢｍで、効率と利得曲線が交差している。
【０１４９】
したがって、本発明に従う共振整合回路１０および高調波処理回路２０を用いることにより、等価回路構成を変更することなく第２高調波処理または第３高調波処理を基本波整合を崩すことなく制御することができる。したがって、第２高調波処理または第３高調波処理と基本波整合を両立させることにより、広い周波数範囲にわたって電力利得および効率曲線を平坦化することができる。以下、具体的回路構成について説明する。
【０１５０】
図１９は、この発明に従う出力処理回路２を含む半導体装置の基板上配置を概略的に示す図である。図１９において、デバイスＦＥＴ１は、高周波応答特性に優れまた表面実装に適したＬＤＭＯＳＦＥＴチップで構成され、広いゲート幅Ｗｇｔを有しており、大電力増幅動作をその大きな電流駆動力により行なう。このデバイスＦＥＴ１のドレイン領域に対向して、デバイスＦＥＴ１とほぼ同じ幅を有しテーパパターンに形成される導体（プリント配線パターン）６０が設けられる。この導体６０とデバイスＦＥＴ１のドレイン領域（出力領域）とが、配線（ワイヤ）６２によりボンディングされる。導体６０とグラウンドの間に、共振整合回路１０が接続され、また、導体６０と整合回路などの負荷との間に、高調波処理回路２０が設けられる。共振整合回路１０は、導体６０とグラウンドとの間に直列に接続されるインダクタＬｄおよびコンデンサＣｄを有する。等価回路におけるインダクタＬｅは、図１９に示す構成においては設けられていない。インダクタＬｅは、現実には、共振整合回路１０と出力処理回路２０の間の寄生インダクタンスであり、導体６０と出力処理回路２０のインダクタＬｃおよびＬｂの間の配線（伝送線路）の物理的形状により決定されるため、図１９においては示していない。
【０１５１】
インダクタＬａ−Ｌｄは、この基板上に実装される巻線コイルまたは表面実装部品または基板上マイクロストリップ線路またはボンディング用ワイヤのいずれを用いて実現されてもよい。
【０１５２】
コンデンサＣａ−Ｃｄは、基板上に実装されるチップコンデンサまたはＭＯＳ型チップキャパシタで構成される。
【０１５３】
この図１９に示す半導体装置において、デバイスＦＥＴ１のドレイン容量Ｃｄｓが小さく、その影響を無視することができる場合には、共振整合回路１０を設けることは特に要求されない。また、インダクタＬａおよびＬｂも、図１５に示す特性曲線から明らかなように、選択的に削除することができる。以下、具体的に、ボード上の回路配置について説明する。
【０１５４】
なお、共振整合回路１０は、デバイスＦＥＴのドレイン−ソース間容量Ｃｄｓの影響を相殺するために設けている。したがって、この容量Ｃｄｓの影響が微小であり、無視することができる程度であれば、共振整合回路は特に設ける必要はない。
【０１５５】
［実施例１］
図２０は、この発明に従う半導体装置のボード上配置の実施例１に従う配置例を示す図である。図２０において、半導体装置は、導電性プレート６５上にデバイスＦＥＴ（ＬＤＭＯＳＦＥＴチップ）１が配置される。この導電性プレート６５は、たとえば接地電圧に固定され、グラウンドとして機能する。この導電性プレート６５上には、絶縁性基板６８が配置される。この絶縁性基板６８は、たとえばガラスエポキシ基板で構成され、この絶縁性基板６８表面に、さまざまな配線パターンおよび各部品が配置され、１つの電力増幅モジュールが実現される。
【０１５６】
デバイスＦＥＴ１のチップ裏面が、導電性プレート６５に、たとえばはんだにより接続され、このＬＤＭＯＳＦＥＴの基板領域が接地電圧レベルに固定される。
【０１５７】
このデバイスＦＥＴ１と対向して、絶縁性基板６８上に、一方端がテーパ状に形成される導体６０が配置される。導体６０は、そのテーパ部において２つの突起部６０ａおよび６０ｂを有する導体６０は、デバイスＦＥＴ１と対抗する端部は、直線状に形成され、デバイスＦＥＴ１のドレイン領域と広い範囲にわたってワイヤ６２で接続される。この導体６０およびワイヤ６２のインダクタンス成分により、等価回路におけるインダクタＬｅが形成される。デバイスＦＥＴ１、ボンディングワイヤ６２および導体６０を含む部分を、増幅素子１Ａと以下称す。この増幅素子の出力部の寄生インダクタンス、すなわちインダクタＬｅのインダクタンス成分は、他のインダクタＬａ−ＬｄおよびコンデンサＣａ−Ｃｄのリアクタンスに比べて無視することができる程度であると考える。
【０１５８】
導体６０と対向して、出力処理回路の次段回路（次段整合回路等）の負荷へデバイスＦＥＴ１の出力を電気的に接続するための導体７０が設けられる。導体６０および７０の間に、島状に導体７４が配置され、また絶縁性基板６８の図の下方端に整列して、導体７１、７２および７３が配置される。導体７２は、スルーホール９０を介して、この絶縁性基板６８の裏面に形成される導体プレート６５に接続される。
【０１５９】
導体６０の突出部６０ａと導体７０の間に、インダクタＬｃを形成する導電線路８０が接続され、また導体６０の突出部６０ｂと導体７４が、インダクタＬｂを形成する導電線路８１により接続される。導体６０の突出部６０ｃと導体７１の間に、インダクタＬｄを形成する導電線路８２が接続される。また導体７０および７３の間に、インダクタＬａを形成する導電線路８３が接続される。
【０１６０】
この図２０においては、インダクタＬａ−Ｌｄを形成する導電線路は、マイクロストリップ線路で実現されるように示される。しかしながら、これらのインダクタＬａ−Ｌｄは、巻線コイルで構成されてもよく、また、これに代えて、表面実装チップコイル（積層型または巻線型）で構成されてもよい。
【０１６１】
導体７０および７４の間に、コンデンサＣｂを形成するチップコンデンサ８４が接続され、導体７３および７２の間に、コンデンサＣａを形成するチップコンデンサ８５が接続され、導体７１および７２の間に、コンデンサＣｄを形成するチップコンデンサ８６が接続される。これらのコンデンサＣａ−Ｃｄは、それぞれ、表面実装型チップコンデンサであり、電極が裏面に形成され、それぞれ対応の導体と接続される。これらのコンデンサＣａ−Ｃｄは、また、ＭＯＳ型チップキャパシタで構成されてもよい。
【０１６２】
この図２０に示す半導体装置の構成においては、図１９に示す共振整合回路１０および高調波処理回路２０の各構成要素が接続される。増幅素子１Ａの出力部の導体６０をテーパ形状に形成することにより、効率的に、インダクタＬｂ−Ｌｄを形成する導電線路を接続することができる。デバイスＦＥＴ１は、その大きな電流駆動力のためにゲート幅Ｗｇｔが十分広いため、この導体６０の幅も十分広く、端部をテーパ形状に形成することにより、小占有面積で各構成要素を配置して、対応の導体とチップ電極とを電気的に接続することができる。
【０１６３】
［実施例２］
図２１は、この発明の実施例２に従う半導体装置の具体的配置を示す図である。この図２１に示す半導体装置の構成においては、インダクタＬａおよびＬｂが削除される。したがって、導体６０の突出部６０ｂが、チップコンデンサ８４を介して導体７０に接続される。また、図２０に示す導体７２および７３は、１つの導体パターン９２に変換され、その導体９２および導体７１がコンデンサＣｄを形成するチップコンデンサ８６に接続される。導体９２は、またチップコンデンサ８５を介して導体７０に接続される。このチップコンデンサ８５が、コンデンサＣａを形成する。導体９２は、スルーホール９４を介して絶縁性基板６８下部に形成される導電プレート６５に接続される。この図２１に示す半導体装置の他の構成は、図２０に示す構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１６４】
図２２は、この図２１に示す半導体装置の電気的等価回路を示す図である。図２２に示すように、出力処理回路２０において、コンデンサＣｂが、導体６０と出力ノード３の間に直列に接続され、また出力ノード３とグラウンドの間に、容量コンデンサＣａが接続される。したがって、この図２１および図２２に示す回路構成の特性は、先の図１５の電力利得および効率特性で示される。
【０１６５】
コンデンサＣｂおよびインダクタＬｃにより、第３高調波に対する並列共振回路が形成される。コンデンサＣｂおよびインダクタＬｃは、所望周波数領域で、誘導性で動作させ、この誘導性リアクタンス成分とコンデンサＣａの容量性リアクタンス成分とで、所望周波数に対する整合条件を成立させる。コンデンサＣｂおよびインダクタＬｃで形成される並列共振回路の並列共振周波数を所望周波数の３倍の周波数近傍に設定する。インダクタＬｃおよびコンデンサＣｂで形成される並列振回路は、第３高調波に対し反射係数の位相角を１８０°と異なる値に設定することにより、第３高調波に対して開放状態を実現しつつ、電力利得および効率の帯域特性を平坦化して、電力増幅を行なうことができる。高調波処理回路２０が、第３高調波処理を行なう用途に適用される場合、インダクタＬａおよびＬｂを削除することができ、回路占有面積を低減することができる。共振整合回路１０は、デバイスＦＥＴ１のドレイン容量に対する基本波に対して整合を取り、第３高調波に対しては、リアクタンス成分０のインピーダンスをデバイスＦＥＴ１の出力に与える。
【０１６６】
［実施例３］
図２３は、この発明の実施例３に従う半導体装置のボード上配置を概略的に示す図である。この図２３に示す半導体装置は、図２０に示す半導体装置と、以下の点でその構成が異なる。すなわち、インダクタＬａが取除かれ、図２０に示す導体７２および７３が導体パターン９２に一体化され、この導体パターン９２および７０の間に、チップコンデンサ８５が接続される。導体パターン９２は，スルーホール９４を介して絶縁性基板６８下部の導電プレートに接続される。この図２３に示す半導体装置の他の構成は、図２０に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。
【０１６７】
図２４は、図２３に示す半導体装置の電気的等価回路を示す図である。図２４に示すように、高調波処理回路２０において、出力ノード３とグラウンドの間にコンデンサＣａが接続される。図２３に示す配置の場合、図２４の電気的等価回路から明らかなように、出力ノード３とグラウンドの間には、直列共振回路は形成されない。第２高調波に対しては、コンデンサＣａのリアクタンスが０となり、また、コンデンサＣｂおよびインダクタＬｂが、第２高調波に対して直列共振回路を構成する。
【０１６８】
第３高調波に対しては、インダクタＬｂおよびＬｃとコンデンサＣｂとにより並列共振回路を構成する。すなわち、第３高調波処理を、この高調波処理回路２０において行なうように、各回路定数を設定する。すなわち、先のインピーダンスＺｋの値を満たすように各パラメータ定数を設定する。高調波処理回路２０における、インダクタＬａが不要となり、第２または第３高調波処理を行なう回路の構成要素数を低減できる。
【０１６９】
図２５は、図２４に示す半導体装置の各周波数ごとの電力利得およびドレイン効率と出力電力Ｐｏｕｔとの間の関係を示す図である。図２５において、横軸に、出力電力Ｐｏｕｔ（単位ｄＢｍ）を示し、左側縦軸に、ドレイン効率ηｄ（単位％）を示し、右縦軸に、電力利得（単位ｄＢ）を示す。周波数は、４６０ＭＨｚから５００ＭＨｚまで、１０ＭＨｚステップで変化させる。この図２５に示すように、ドレイン効率は、各周波数において一致しており、また利得も、ほぼ同一の特性を有している。電力整合を与える出力電力Ｐｏｕｔが、４８ｄＢｍの場合、利得の周波数に対するばらつきは小さく、インダクタＬａが設けられない場合においても、先の図１５および図１６に示す出力電力利得およびドレイン効率の特性とほぼ同様の特性が得られる。
【０１７０】
したがって、第２高調波または第３高調波のデバイス出力から見た負荷インピーダンスＺｋに、各構成要素の定数を調整することが可能であれば、この図２４に示すように、高調波処理回路２０において、インダクタＬａをなくすことができる。この図２４に示す電気的等価回路において、出力端子３とグラウンドの間には、直列共振回路が存在しないため、完全短絡状態は実現されない。しかしながら、本発明においては、この完全短絡状態から位相θずれた状態を実現するため、完全短絡状態が実現されなくても、各構成要素の定数値が目標出力インピーダンスＺｋを満たす値に設定することができれば、第２高調波および第３高調波の処理を行なうことができる。
【０１７１】
［実施例４］
図２６は、この発明の実施例４に従う半導体装置のボード上配置を概略的に示す図である。この図２６に示す半導体装置は、図２０に示す半導体装置と以下の点でその構成が異なる。すなわち、導体６０の突出部６０ｂと導体７０の間に、チップコンデンサ８４が接続される。インダクタＬｂは設けられない。この図２６に示す他の構成は、図２０に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１７２】
図２７は、図２６に示す半導体装置の電気的等価回路を示す図である。図２７に示すように、この図２６に示す半導体装置においては、高調波処理回路２０において、導体６０と出力ノード３の間に並列にインダクタＬｃおよびコンデンサＣｂが接続される。出力端子３とグラウンドの間には、インダクタＬａおよびコンデンサＣａが直列に接続される。したがって、この場合、直列共振回路および並列共振回路が高調波処理回路２０において設けられるため、インダクタＬｂが設けられない場合においても、第２高調波処理または第３高調波処理を、目標とする出力インピーダンスＺｋを満たす定数値に各構成要素のリアクタンスを設定することにより、実現することができる。
【０１７３】
第２高調波に対しては、コンデンサＣｂがバイパスコンデンサとして機能し、インダクタＬａおよびコンデンサＣａが直列共振回路として作用する。基本波に対しては、インダクタＬｃおよびコンデンサＣｂの合成リアクタンスが誘導性、コンデンサＣａおよびインダクタＬａの合成リアクタンスが容量性となり、基本波に対する整合条件が満たされる。
【０１７４】
第３高調波に対しては、コンデンサＣａおよびインダクタＬａが直列共振回路となり、また、コンデンサＣｂおよびインダクタＬｃで構成される回路のリアクタンスを、並列共振条件の前後に設定する。基本波に対しては、第２高調波の場合と同様である。
【０１７５】
図２８は、図２７に示す電気的等価回路の周波数ごとの出力電力とドレイン効率および利得との間の関係を示す図である。この図２８においても、周波数を、４６０ＭＨｚから５００ＭＨｚまでステップ１０ＭＨｚで変化させる。各周波数毎に，入力電力Ｐｉｎを変化させて出力電力Ｐｏｕｔを観測する。図２８は、基本波が４８０ＭＨｚの場合の第３高調波処理を行なったときの特性を示す。この図２８に示す特性は、図１６に示す第３高調波処理時の特性とほとんど変わりがなく、インダクタＬｂが設けられない場合においても、各構成要素の定数を適当な値に設定することにより、インダクタＬｂが設けられている場合とほぼ同一の特性のドレイン効率ηｄおよび利得を得ることができる。
【０１７６】
［実施例５］
図２９は、この発明の実施例５に従う半導体装置のボード上レイアウトを概略的に示す図である。図２９において、デバイスＦＥＴ１の出力領域（ドレイン端子部）に対向してＴ型の導体（プリント配線パターン）１００が配置される。導体パターン１００は、その幅方向が、デバイスＦＥＴ１の出力領域（ドレイン領域）の幅とほぼ同様の幅を有する。この導体１００は、複数のワイヤ６２により、デバイスＦＥＴ１の出力部領域（ドレイン領域）と接続される。
【０１７７】
この導体１００のＴ字形状の底部において、コの字形状の伝送線路（マイクロストリップ線路）１０１が設けられる。この伝送線路１０１のコの字形状の内部の領域に、電気的にフローティング状態とされるフローティング導体１０２が複数個配置される。１つのフローティング導体１０２を、その両端をたとえばはんだ１１５により、コの字形状の伝送線路１０１と接続する。伝送線路１０１は、インダクタＬｃを構成し、フローティング導体１０２との短絡により、この伝送線路１０１の長さを調整し、応じてインダクタＬｃのリアクタンスを調整する。
【０１７８】
コの字形状の伝送線路１０１に対向して同様、コの字形状に、伝送線路（マイクロストリップ線路）１０３が配置される。これらの伝送線路１０１および１０３は、共通に結合されて次段の整合回路等の負荷に結合される。また、コの字形状の伝送線路１０３においても、内部に複数の島状に形成されたフローティング導体１０４が互いに分離して配置される。図２９に示す配置においては、フローティング導体１０４は、伝送線路１０３と電気的に分離された状態を維持する。Ｔ字形の導体パターン１００の脚部は、また、コンデンサＣｂを形成するチップコンデンサ１１２を介して伝送線路１０３に接続される。
【０１７９】
さらに、導体パターン１００は、そのＴ字形状の頂部の下部において、蛇行形状の伝送線路（マイクロストリップ線路）１０５が連続的に延在して設けられる。この蛇行形状の伝送線路１０５は、インダクタＬｄを構成し、その蛇行形状の配線長により、インダクタンスが設定される。この蛇行形状の伝送線路１０５は、コンデンサＣｄを形成するチップコンデンサ１１０を介して導体（配線パターン）１０７に接続される。導体１０７は、スルーホール１０８を介して絶縁性基板６８下部に形成される導電プレートに接続される。
【０１８０】
伝送線路１０３および１０１の共通結合部からは、また、蛇行形状に伝送線路１０６が配置される。この蛇行形状の伝送線路１０６の蛇行形状の領域にフローティング導体１０９が設けられる。フローティング導体１０９のうちの１つを用いて、伝送線路１０６の１つのコの字形状領域をはんだ１１６により短絡し、そのインダクタンス値（リアクタンス）が調整される。伝送線路１０６は、またその端部において、チップコンデンサ１１１を介して導体（配線パターン）１０７に結合される。チップコンデンサ１１１は、コンデンサＣａを構成する。
【０１８１】
すなわち、この図２９に示す配置においては、ストリップ線路などの伝送線路１０１,１０３，１０５，１０６を用いてインダクタＬａ−Ｌｄを形成する。チップコンデンサＣａ−Ｃｄは、それぞれ表面実装型チップコンデンサで構成される。
【０１８２】
したがって、この図２９に示す配置の場合、インダクタをストリップ線路（マイクロストリップ線路）で形成することにより、巻線コイルなどを利用する構成に比べてボードの高さを低くすることができ、また、微妙にインダクタンス値を調整することができる。
【０１８３】
この図２９に示す半導体装置の電気的等価回路は、図１９に示す電気的等価回路と同じである。
【０１８４】
［実施例６］
図３０は、この発明の実施例６に従う半導体装置のボード上レイアウトを概略的に示す図である。この図３０に示す半導体装置は、図２９に示す半導体装置と以下の点でその構成が異なる。すなわち、インダクタＬｂを形成するコの字形状のマイクロストリップ線路は設けられない。したがって、導体１００のＴ字形形状の脚部には、コの字形状のマイクロストリップ線路（伝送線路）１０１が接続される。この伝送線路１０１のコの字形状の両端が、チップコンデンサ１１２を介して接続される。このチップコンデンサ１１２は、コンデンサＣｂを形成する。また、この伝送線路１０１の出力端は、チップコンデンサ１１１を介して導体パターン１２０に接続される。この導体パターン１２０は、スルーホール１２５を介して絶縁性基板６８下部に設けられた導電性プレート６５に接続される。インダクタＬｃを形成する伝送線路は、コンデンサＣａを介してグラウンドに接続されるため、同様、図２９に示す蛇行形状に配置されるストリップ線路１０６は設けられず、インダクタＬａも設けられない。
【０１８５】
この図３０に示す半導体装置の他の構成は、図２９に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８６】
したがってこの図３０に示す半導体装置において出力処理回路においては、インダクタＬａおよびＬｂは設けられない。したがって、その電気的等価回路は、図２２に示す電気的等価回路と同じとなり、高調波処理回路２０において第３高調波に対する処理が実行される。各インダクタおよびコンデンサの定数値が、目標インピーダンスＺｋの第３高調波時の値を満たすように調整される。これにより、第３高調波成分に対する減衰処理を行なうことができる。
【０１８７】
この図３０に示す半導体装置においては、インダクタが設けられておらず、またマイクロストリップ線路でインダクタが構成されており、回路の高さを低くでき、また回路占有面積を低減することができ、また、インダクタンスを正確にかつ微妙に調整することができる。
【０１８８】
［実施例７］
図３１は、この発明の実施例７に従う半導体装置のボード上配置を概略的に示す図である。この図３１に示す半導体装置は、図２９に示す半導体装置と以下の点でその構成が異なる。すなわち、コの字形状の伝送線路１０１および１０３の間に、導体パターン１２２が配置される。この導体パターン１２２は、スルーホールを介して導電性プレートに接続される。このコの字形状の伝送線路１０１および１０３の共通結合端と導体パターン１２２は、表面実装型チップコンデンサ１１１により接続される。この表面実装型チップコンデンサ１１１が、コンデンサＣａを形成する。このコの字形状の伝送線路１０１および１０３の共通結合端には、表面実装型コンデンサ１１１が接続されるだけであり、図２９に示す蛇行形状の伝送線路（マイクロストリップ線路）は設けられず、したがって、インダクタＬａは、この半導体装置においては用いられない。この図３１に示す半導体装置の他の構成は、図２９に示す半導体装置の配置と同じであり、対応する部分には同一参照番号を付し、その詳細説明は省略する。
【０１８９】
この図３１に示す半導体装置の電気的等価回路は、図２４に示す電気的等価回路と同じであり、高調波処理回路２０の出力ノード３とグラウンドの間には、コンデンサＣａが設けられるだけである。
【０１９０】
この場合、同様、高調波処理回路の出力ノードとグラウンドの間において、直列共振回路は形成せず、共振点よりも位相のずれた位置で、高調波処理を行なう。広い位相角にわたって、電力利得特性を得るため、直列共振回路が形成されず、共振点から位相がずれても、特に問題はない。各定数値を第２高調波または第３高調波の対象とする周波数におけるインピーダンスＺｋの値を満たすように、各構成要素の定数が設定されれば、ほぼ同様の特性が得られる。
【０１９１】
図３２は、この図３１に示す半導体装置の各周波数ごとの利得およびドレイン効率ηｄを示す図である。図３２において、横軸に出力電力Ｐｏｕｔ（単位ｄＢｍ）を示し、右縦軸に電力利得（単位ｄＢ）を示し、左縦軸にドレイン効率ηｄ（単位％）を示す。この図３２においては、第２高調波処理時の特性を示す。周波数は、４６０から５００ＭＨｚの周波数領域であり、電力整合は、４８ｄＢｍの出力電力Ｐｏｕｔにおいて取られている。
【０１９２】
図３２に示すように、マイクロストリップ線路を用いてインダクタを構成する場合においてインダクタＬａが設けられない場合においても、第２高調波処理を行なう場合の特性は、インダクタＬａを利用して処理を行なう場合の特性を示す図１８の特性とほぼ同様の特性を得ることができる。したがって、回路インダクタおよびコンデンサの定数値を対象周波数領域のインピーダンスの条件を満たすように設定することにより、構成要素数を低減して、第２高調波または第３高調波に対して、高調波処理を行うことができ、広い周波数帯域特性を電力利得およびドレイン効率両者に持たせることができる。
【０１９３】
［実施例８］
図３３は、この発明の実施例８に従う半導体装置のボード上配置を概略的に示す図である。この図３３に示す半導体装置は、図２９に示す半導体装置と以下の点で、その配置が異なる。すなわち、インダクタＬｂを形成するコの字形状の伝送線路（マイクロストリップ線路）は設けられない。インダクタＬｃを形成する伝送線路１０１のコの字形状の両端が、チップコンデンサ１１２を介して接続される。このチップコンデンサ１１２が、コンデンサＣｂを形成し、コンデンサＣｂおよびインダクタＬｃが並列に接続される。図３３に示す半導体装置の他の構成は、図２９に示す半導体装置の構成と同じであり、対応する部分には同一参照番号を付し、詳細説明は省略する。
【０１９４】
この図３３に示す半導体装置の電気的等価回路は、したがって、図２７に示す電気的等価回路で与えられる。高調波処理回路において、インダクタＬｂが省略されても、処理対象の高調波に対して、インピーダンスＺｋが目標値を実現するように、各インダクタおよびコンデンサの定数を調整することが可能であれば、同様、出力端子に対し直列共振状態を実質的に実現する状態に対し、誘導性リアクタンス成分を追加することにより、広い範囲にわたって反射係数の位相を変化させることができる。
【０１９５】
この図３４に示す周波数特性は、図１８に示す特性とほぼ同様であり、インダクタＬｂを省略しても、同様の特性を実現することができ、回路構成要素数を低減することができ、また正確に素子パラメータを設定することができる。
【０１９６】
［実施例９］
図３５は、この発明の実施例９に従う半導体装置のボード上配置を概略的に示す図である。この図３５に示す構成においては、導電性プレート６５上に、デバイスＦＥＴ１およびＭＯＳ型チップキャパシタ２００が対向して配置される。このＭＯＳ型チップキャパシタ２００は、コンデンサＣｄに対応する。デバイスＦＥＴ１の出力部（ドレイン領域）とＭＯＳ型チップキャパシタ２００の一方電極は、ワイヤ２０２により複数箇所で電気的に接続される。ＭＯＳ型チップキャパシタ２００の他方電極は、導電性プレート６５に接続される。複数のワイヤ２０２において、その数および線幅（直径）および長さを調整することにより、必要なリアクタンスを有するインダクタＬｄを形成する。
【０１９７】
導電性プレート６５端部に隣接して、導電（配線パターン）２０４が絶縁性基板６８上に設けられる。この導電２０４は、また、複数のワイヤ２０３により、デバイスＦＥＴの出力部（ドレイン領域）に接続される。ワイヤ２０３が、また、その数および線幅、長さおよび線径が調整されて、必要なリアクタンス値を有するインダクタＬｅを実現する。
【０１９８】
導体２０４と対向して絶縁性基板６８上にまた導体（配線パターン）２０６が形成される。この導体２０６に隣接して、絶縁性基板６８上を貫通する部分が設けられ、導電性プレート２０７および２０８が露出される。導電性プレート２０７および２０８上に、それぞれ、ＭＯＳ型チップキャパシタ２１０および２１２が配置される。ＭＯＳ型チップキャパシタ２１０および２１２は、それぞれの下側電極が、導電性プレート２０７および２０８に、それぞれ電気的に接続される。ＭＯＳ型チップキャパシタ２１０は、上側電極が、ワイヤ２１５を介して導電パターン２０６に電気的に接続され、また、ＭＯＳ型チップキャパシタ２１２が、ワイヤ２１７を介して導体（配線パターン）２０６に電気的に接続される。
【０１９９】
この導体２０６上に、またＭＯＳ型チップキャパシタ２１８が配置され、このＭＯＳ型チップキャパシタ２１８の上側電極が、ワイヤ２１９により導体（配線パターン）２０４に電気的に接続される。このＭＯＳ型チップキャパシタ２１８が、コンデンサＣｂに対応する。導体２０４および２０６の間のワイヤ２０５の数、線径および長さを調整することにより、インダクタＬｃのリアクタンスが調整される。同様、ＭＯＳ型チップキャパシタ２１８の上側電極に接続されるワイヤ２１９の数、線径および長さを調整することにより、インダクタＬｂのリアクタンスが調整される。
【０２００】
また、ワイヤ２１５および２１７の線径、数および長さを調整することにより、これらのインダクタＬａのリアクタンスが調整される。ＭＯＳ型チップキャパシタ２１０および２１２が、コンデンサＣａを形成する（ＭＯＳ型チップキャパシタ２１０および２１２が、導体２０６（出力ノード）とグラウンドの間に、ワイヤ２１５および２１７により並列に接続される。
【０２０１】
図３６は、この図３５に示す半導体装置のデバイスＦＥＴ、ＭＯＳ型チップキャパシタ２００および導体パターン２０４の概略断面構造を示す図である。図３６に示すように、導電性プレート６５上に、デバイスＦＥＴ１およびＭＯＳ型チップキャパシタ２００が配置される。これらのデバイスＦＥＴ１の裏面およびＭＯＳ型チップキャパシタ２００の下側電極は、図示しないはんだ等により、導電性プレート６５に電気的に接続される。一方、導電性プレート６５上に、絶縁性基板６８が配置され、この絶縁性基板６８表面に、配線パターン（導体）２０４が設けられる。
【０２０２】
デバイスＦＥＴ１の出力部は、ＭＯＳチップキャパシタ２００の上側電極に、ワイヤ２０２により電気的に接続され、また、ワイヤ２０３により、導体２０４に電気的に接続される。これらのワイヤ２０２および２０３の数およびその実装時の高さおよび距離を調整することにより、インダクタＬｄおよびＬｅに必要なリアクタンス成分を与えることができる。同様、他のワイヤ２０５、２１９、２１５および２１７においても同様、その数、高さおよび距離（長さ）を調整することにより、インダクタＬａ、ＬｂおよびＬｃそれぞれに、必要なインダクタンスを与えることができる。
【０２０３】
一方、インダクタのインダクタンスを極小とするためには、ワイヤの数を増加させ、かつその長さを、その高さと距離とをからめてできるだけ短くする。これにより、インダクタＬａおよびＬｂそれぞれを、その対応のワイヤ２１５、２１７および２１９により、その電気的影響をほぼ無視できる状態に設定することができ、インダクタＬａおよびＬｂが存在しない状態を実現することができる。
【０２０４】
この図３５に示すように、ＭＯＳ型チップキャパシタをワイヤの数、ワイヤの高さおよびワイヤボンド間の距離を制御することにより、ワイヤ２０３、２０２、２０５、２１５、２１７および２１９を、そのワイヤインダクタンスを積極的なインダクタンス機能として機能させる、または、積極的にインダクタンス値が十分小さくされたインダクタンス機能のない接続媒体として動作することができる。したがって、ボード上の部品の配置位置を変更することなく、インダクタＬａおよびＬｂを有する高調波処理回路として、第２高調波処理または第３高調波処理を実現する態様、またはインダクタＬａおよびＬｂがない高調波処理回路として第３高調波処理を適用する態様およびインダクタＬａまたはＬｂが存在しない高調波処理回路として、第２高調波処理または第３高調波処理を実現することができる。
【産業上の利用可能性】
【０２０５】
この発明に従う半導体装置は電力増幅器の出力整合回路に適用することができ、たとえば、６０Ｗ級の電力増幅器のモジュールに適用することにより、電力効率および利得の周波数帯域が広くされた高効率の電力増幅器を実現することができる。
【０２０６】
なお、上述の説明においては、デバイスＦＥＴとして、高周波特性に優れたＬＤＭＯＳＦＥＴが用いられている。このＬＤＭＯＳＦＥＴに代えて、ＭＥＳＦＥＴ（金属−半導体電界効果トランジスタ）が増幅素子として用いられる電力増幅器であっても、本発明は適用可能であり、また同様、ドレイン電極が、ソース電極およびゲート電極とチップに関して反対側に存在するＶＤＭＯＳ（バーティカリディフューズド（"Vertically diffused"）ＭＯＳＦＥＴ）に対しても、同様、適用することができる。このＶＤＭＯＳＦＥＴをボード上に実装する場合、絶縁性基板６８上にデバイスＦＥＴを配置し、ドレイン電極を上部電極、ソースおよびゲート電極を下側電極としてプリント配線で接続することにより、同様の配置を実現することができる。
【０２０７】
また、電力増幅素子は、バイポーラトランジスタであってもよい。また、半導体装置は、ガラスエポキシ基板等の絶縁性基板に実装されて電力増幅モジュールを構成している。しかしながら、半導体装置は、半導体チップまたは半絶縁体チップ上に一体的に集積化されても良い。
【０２０８】
以上のように電力増幅動作時の強い成分である第２高調波成分および第３高調波成分に対する減衰処理を、同一回路構成で実現することができ、汎用性の高い出力整合回路を実現することができる。
【図面の簡単な説明】
【０２０９】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示す高調波処理回路の構成を概略的に示す図である。
【図３】（Ａ）および（Ｂ）は、高調波処理の状態を示す図である。
【図４】（Ａ）および（Ｂ）は、この発明に従う高調波処理動作の状態を示す図である。
【図５】（Ａ）および（Ｂ）は、この発明に従う高調波処理動作の状態を示す図である。
【図６】（Ａ）および（Ｂ）は、この発明に従う高調波処理動作の状態を示す図である。
【図７】（Ａ）および（Ｂ）は、この発明に従う高調波処理動作の状態を示す図である。
【図８】高調波処理回路の出発構成を示す図である。
【図９】図１に示す出力処理回路の具体的構成を示す図である。
【図１０】図９に示す出力処理回路の等価回路を示す図である。
【図１１】この発明に従う出力処理回路のインピーダンスの分布を示す図である。
【図１２】この発明に従う高調波処理回路の反射係数のマグニチュード周波数依存性を示す図である。
【図１３】この発明に従う高調波処理動作の反射係数の位相角度の周波数依存性を示す図である。
【図１４】この発明に従う高調波処理動作の入出力端子間減衰量の周波数依存性を示す図である。
【図１５】この発明に従う出力処理回路の出力電力と利得およびドレイン効率の関係を示す図である。
【図１６】この発明に従う高調波処理動作の出力電力と利得およびドレイン効率の関係を示す図である。
【図１７】従来の高調波処理構成における出力電力と利得およびドレイン効率の関係を示す図である。
【図１８】この発明に従う出力処理回路の出力電力と利得およびドレイン効率の関係を示す図である。
【図１９】この発明に従う出力処理回路の具体的配置を示す図である。
【図２０】この発明の実施例１に従う半導体装置のボード上配置を模式的に示す図である。
【図２１】この発明の実施例２に従う半導体装置のボード上配置を模式的に示す図である。
【図２２】図２１に示す半導体装置の電気的等価回路を示す図である。
【図２３】この発明の実施例３に従う半導体装置のボード上配置を概略的に示す図である。
【図２４】図２３に示す半導体装置の電気的等価回路を示す図である。
【図２５】図２３に示す出力処理回路の出力電力と利得およびドレイン効率の関係を示す図である。
【図２６】この発明の実施例４に従う半導体装置のボード上配置を概略的に示す図である。
【図２７】図２６に示す半導体装置の電気的等価回路を示す図である。
【図２８】図２６に示す半導体装置の出力電力と利得およびドレイン効率の関係を示す図である。
【図２９】この発明の実施例５に従う半導体装置のボード上配置を概略的に示す図である。
【図３０】この発明の実施例６に従う半導体装置のボード上配置を模式的に示す図である。
【図３１】この発明の実施例７に従う半導体装置のボード上配置を概略的に示す図である。
【図３２】図３１に示す半導体装置の出力電力と利得および効率の関係を示す図である。
【図３３】この発明の実施例８に従う半導体装置のボード上配置を概略的に示す図である。
【図３４】図３３に示す半導体装置の出力電力と利得および効率の関係を示す図である。
【図３５】この発明の実施例９に従う半導体装置のボード上配置を概略的に示す図である。
【図３６】図３５に示す半導体装置の要部の断面構造を概略的に示す図である。
【符号の説明】
【０２１０】
１  デバイスＦＥＴ、１０  共振整合回路、２０  高調波処理回路、２  出力処理回路、６５  導電性プレート、６２  ワイヤ、６０  導体（配線パターン）、６８  絶縁性基板、７０，７１，７２，７３  導体、８０，８１，８２，８３  導電線路（マイクロストリップ線路）、８４，８５，８６  チップコンデンサ、９２  導体パターン、１００  導電パターン、１０１，１０３，１０５，１０６  導電線路、１０２，１０４，１０９  フローティング導体、１０７  導体（配線パターン）、１１０，１１１，１１２  チップコンデンサ、２０３，２０５，２１５，２１７，２１９  ワイヤ、２００，２１０，２１２  ＭＯＳ型チップキャパシタ、２０４  導体（配線パターン）。
【図１】
2005311579.tif 000029
【図２】
2005311579.tif 000030
【図３】
2005311579.tif 000031
【図４】
2005311579.tif 000032
【図５】
2005311579.tif 000033
【図６】
2005311579.tif 000034
【図７】
2005311579.tif 000035
【図８】
2005311579.tif 000036
【図９】
2005311579.tif 000037
【図１０】
2005311579.tif 000038
【図１１】
2005311579.tif 000039
【図１２】
2005311579.tif 000040
【図１３】
2005311579.tif 000041
【図１４】
2005311579.tif 000042
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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