(57)【要約】【課題】  回路面積の増大が抑制され、かつ、耐ノイズ性の高いデコード回路を備えた、階調表示可能な表示装置を提供することである。【解決手段】  デコード回路７０は、階調電圧Ｖ１〜Ｖ６４にそれぞれ対応するデコード経路ＤＰ（１）〜ＤＰ（６４）を含む。各デコードユニットは、表示信号ビットＤ０〜Ｄ５にそれぞれ対応する、直列接続された６個のデコードトランジスタを有する。選択されたデコード経路では、直列接続されたデコードトランジスタが全てオンされて、対応の階調電圧がデコーダ回路の出力ノードへ伝達される。各デコードトランジスタのゲートは、対応の表示信号ビットおよびその逆相信号をそれぞれ伝達する信号線ＳＬおよびＺＳＬの一方の信号線と接続される。ゲートと非接続である他方の信号線は、このデコードトランジスタのソースまたはドレインと電気的に接続されたノードとの間に、ゲート容量と同様の寄生容量を形成するように配置される。【選択図】        図３
2005077992.tif 000002
【特許請求の範囲】
【請求項１】
複数ビットのデジタル信号に応じた階調表示を実行する表示装置であって、
段階的な複数の階調電圧がそれぞれ伝達される複数の電圧ノードと、
前記デジタル信号の前記複数ビットをそれぞれ伝達する複数の第１信号線と、
前記複数の第１信号線と同じ方向に沿って設けられ、前記複数ビットの逆相信号をそれぞれ伝達する複数の第２信号線と、
前記複数の階調電圧の１つを前記デジタル信号に応じて選択し、選択した前記階調電圧を表示電圧として出力ノードに出力するデコード回路と、
前記デコード回路によって選択された前記表示電圧に応じた輝度を表示するための画素とを備え、
前記デコード回路は、前記複数の電圧ノードと前記出力ノードとの間に前記第１および第２信号線と交差するようにそれぞれ形成される複数のデコード経路を含み、
前記複数のデコード経路の各々は、前記デジタル信号の前記複数ビットにそれぞれ対応する複数の電界効果型トランジスタを含み、
前記複数の電界効果型トランジスタは、前記出力ノードと対応する前記電圧ノードとの間に直列に接続され、
前記複数の電界トランジスタの各ゲートは、対応のビットおよびその逆相信号を伝達する前記第１および第２信号線のうちの一方の信号線と接続され、
前記複数の電界効果トランジスタの各々において、前記第１および第２信号線のうちの前記ゲートと非接続とされた他方の信号線と、ソースまたはドレインと電気的に接続されたノードとの間には容量が形成されるように構成され、
前記複数のデコード経路のうちの前記デジタル信号に応じて選択された１つでは、前記複数の電界効果型トランジスタは全てオンし、残りのデコード経路では、前記複数の電界効果型トランジスタの少なくとも１つがオフする、表示装置。
【請求項２】
前記他方の信号線によって形成される容量は、前記電界効果型トランジスタのゲート容量と実質的に同じ容量値を有する、請求項１記載の表示装置。
【請求項３】
前記複数のデコード経路の各々は、前記出力ノードと対応する前記電圧ノードとの間に、前記複数の第１および第２信号線と交差するように連続的に形成された半導体配線を有し、
前記複数の第１および第２信号線は、前記半導体配線と絶縁層を挟んで形成される配線層に設けられ、
前記半導体配線のうちの前記一方の信号線と平面的に見て交差する第１の領域は、前記一方の信号線の電圧に応じて、チャネルが形成または非形成とされるような不純物濃度を有し、
前記半導体配線のうちの前記他方の信号線と平面的に見て交差する第２の領域は、前記他方の信号線の電圧とは独立に、常に電気的導通状態となるような不純物濃度を有する、請求項１記載の表示装置。
【請求項４】
前記第２の領域の不純物濃度は、前記第１の領域の不純物濃度よりも高い、請求項３記載の表示装置。
【請求項５】
前記第２の領域へ不純物を注入する工程は、前記第１および第２信号線を形成する工程よりも前に行なわれる、請求項３記載の表示装置。
【請求項６】
前記画素は、
画素ノードの電圧に応じた輝度を表示する表示素子と、
前記画素ノードの電圧を保持する電圧保持容量と、
前記表示電圧に応じた電圧が伝達されるノードと前記画素ノードとの間に接続されて所定の走査周期に応答してオンする画素スイッチ素子とを有する、請求項１に記載の表示装置。
【請求項７】
前記スイッチ素子および前記複数の電界効果型トランジスタは薄膜トランジスタで構成され、
前記複数の電界効果型トランジスタおよび前記スイッチ素子は、同一の絶縁体基板上に同一工程で作製される、請求項６記載の表示装置。
【請求項８】
前記他方の信号線によって形成される容量は、前記電圧保持容量と同様の構造を有する、請求項６記載の表示装置。
【請求項９】
前記画素は、
通過電流に応じた輝度を表示する表示素子と、
前記表示電圧に応じた電圧が伝達されるノードと前記画素ノードとの間に接続されて所定の走査周期に応答してオンする、薄膜トランジスタで構成された画素スイッチ素子と、
前記画素ノードの電圧を保持する電圧保持容量と、
前記画素ノードの電圧に応じた電流を前記表示素子へ供給する、薄膜トランジスタで構成された電流駆動素子とを有する、請求項１記載の表示装置。
【請求項１０】
前記複数のデコード経路ごとに、前記複数の電界効果型トランジスタは独立に設けられる、請求項１記載の表示装置。
【請求項１１】
前記複数の電界効果型トランジスタのうちの、前記複数ビットのうちの最下位ビットに対応する一部は、前記複数のデコード経路ごとに独立に設けられ、
前記複数の電界効果型トランジスタの残りは、前記複数のデコード経路のうちの少なくとも２つによって供給される、請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、文字や画像等の表示装置に関し、より特定的には、デジタル信号に基づいた階調表示を実行可能である表示装置に関する。
【背景技術】
【０００２】
パーソナルコンピュータ、テレビジョン受像機、携帯電話機および携帯情報端末機器などのディスプレイパネルとして、液晶素子やエレクトロルミネッセンス（ＥＬ）素子を表示用画素として備えた表示装置が用いられている。このような表示装置は、従来タイプのものと比較して、低消費電力化や小型軽量化の面でメリットが大きい。
【０００３】
液晶素子またはＥＬ素子を含む画素は、印加された電圧（以下、画素への印加電圧を「表示電圧」とも称する）のレベルに応じてその表示輝度が変化する。したがって、これらの画素においては、表示電圧を中間的な輝度にも対応できるように段階的に設定することによって、階調表示を行なうことができる。一般的には、階調表示のための複数ビットのデジタル信号のデコード結果に応答して、表示電圧が段階的に設定される構成が採用される。
【０００４】
したがって、階調表示可能な表示装置においては、デジタル信号をデコードして、指示された階調輝度を認識するためのデコード回路が必要となる。一般的に、当該デコード回路においては、デコードのために多数のトランジスタスイッチを必要とするので、その回路規模を縮小することが課題となる。
【０００５】
このような課題を解決するために、たとえば特許文献１に、いわゆるトーナメント方式と呼ばれるデコード回路の構成が開示されている。
【０００６】
この方式では、Ｎビット（Ｎ：２以上の整数）のデジタル信号によって２のＮ乗（以下、「２＾Ｎ」と表記）段階の階調輝度を表示するにあたり、２＾Ｎ段階の階調電圧がそれぞれ生成されるノードと、表示電圧が生成されるノードとの間に、Ｎ個のＮ−ＭＯＳ（Metal Oxide Semiconductor）トランジスタが直列接続されるデコード回路の構成および、階調電圧の伝達経路において直列接続されるＮ−ＭＯＳトランジスタの数を削減したデコード回路の構成が開示されている。
【特許文献１】特開２００１−３４２３４号公報（第１０頁，第８−９図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記特許文献１の図８に示されたデコード回路の構成では、デコード回路面積は小規模化できるものの、Ｎ−ＭＯＳトランジスタのしきい値電圧に起因する電圧降下を補償する必要がある。このため、デコード回路を構成するＮ−ＭＯＳトランジスタのゲート電圧は、伝達すべき階調電圧に対して、少なくともしきい値電圧分だけ高く設定する必要がある。
【０００８】
この結果、ゲート電圧の振幅が大きくなることから、Ｎ−ＭＯＳトランジスタのゲート電極とソース電極あるいはドレイン電極との間の寄生容量を介して伝達され得るノイズ振幅も大きくなり、画素へ印加される表示電圧への影響が大きくなるという問題点が生じてしまう。
【０００９】
また、上記特許文献１の図９に示されたデコード回路においては、階調電圧の伝達経路中に含まれるＮ−ＭＯＳトランジスタの個数を削減することで、階調電圧の電圧降下が抑制されている。しかし、その反面、デコード回路全体で必要となるトランジスタ個数が増大してしまうので、回路の小型化や製造歩留りといった点で問題が生じる。
【００１０】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、回路面積の増大が抑制され、かつ、耐ノイズ性の高いデコード回路を備えた、階調表示可能な表示装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明に従う表示装置は、複数ビットのデジタル信号に応じた階調表示を実行する表示装置であって、段階的な複数の階調電圧がそれぞれ伝達される複数の電圧ノードと、デジタル信号の複数ビットをそれぞれ伝達する複数の第１信号線と、複数の第１信号線と同じ方向に沿って設けられ、複数ビットの逆相信号をそれぞれ伝達する複数の第２信号線と、複数の階調電圧の１つをデジタル信号に応じて選択し、選択した階調電圧を表示電圧として出力ノードに出力するデコード回路と、デコード回路によって選択された表示電圧に応じた輝度を表示するための画素とを備え、デコード回路は、複数の電圧ノードと出力ノードとの間に第１および第２信号線と交差するようにそれぞれ形成される複数のデコード経路を含み、複数のデコード経路は、デジタル信号の複数ビットにそれぞれ対応する複数の電界効果型トランジスタを含み、複数の電界効果型トランジスタは、第１および第２信号線と交差する方向に沿って配列されて、出力ノードと対応する電圧ノードとの間に直列に接続され、複数の電界トランジスタの各ゲートは、対応のビットおよびその逆相信号を伝達する第１および第２信号線のうちの一方の信号線と接続され、複数の電界効果トランジスタの各々において、第１および第２信号線のうちのゲートと非接続とされた他方の信号線と、ソースまたはドレインと電気的に接続されたノードとの間には容量が形成されるように構成される。複数のデコード経路のうちのデジタル信号に応じて選択された１つでは、複数の電界効果型トランジスタは全てオンし、残りのデコード経路では、複数の電界効果型トランジスタの少なくとも１つがオフする、
【発明の効果】
【００１２】
この発明によれば、階調電圧を伝達するためのデコード経路は、表示信号の各ビットについて第１および第２信号線のそれぞれから互いに相殺される逆相のノイズを重畳される。したがって、デコードトランジスタの個数を増加させることなくデコード回路の耐ノイズ性を高めて階調電圧を高精度に設定できる。この結果、表示装置の表示品位を向上できる。
【発明を実施するための最良の形態】
【００１３】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００１４】
図１は、本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置１０の全体構成を示すブロック図である。
【００１５】
図１を参照して、本発明の実施の形態に従う液晶表示装置１０は、液晶アレイ部２０と、ゲートドライバ３０と、ソースドライバ４０とを備える。
【００１６】
液晶アレイ部２０は、行列状に配された複数の画素２５を含む。画素の行（「画素行」とも以下称する）にそれぞれ対応して、ゲート線ＧＬが配置され、画素の列（「画素列」とも以下称する）にそれぞれ対応して、データ線ＤＬがそれぞれ設けられる。図１には、第１行の第１列および第２列の画素ならびにこれに対応するゲート線ＧＬ１およびデータ線ＤＬ１，ＤＬ２が代表的に示されている。
【００１７】
各画素２５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スイッチ素子２６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続される保持容量２７および液晶表示素子２８とを有する。画素ノードＮｐおよび共通電極ノードＮｃの間の電圧差に応じて、液晶表示素子２８中の液晶の配向性が変化し、これに応答して液晶表示素子２８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子２６を介して画素ノードＮｐへ伝達される表示電圧に応じて、各画素の輝度をコントロールすることが可能となる。画素スイッチ素子２６は、たとえば、ｎ型電界効果型トランジスタで構成される。
【００１８】
すなわち、最大輝度に対応する電圧差と、最小輝度に対応する電圧差との間の中間的な電圧差を画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。すなわち、表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる
ゲートドライバ３０は、所定の走査周期に基づいて、ゲート線ＧＬを順に活性化する。画素スイッチ素子２６のゲートは対応するゲート線ＧＬと接続される。したがって、対応するゲート線ＧＬの活性状態（Ｈレベル）期間中において、画素ノードＮｐは対応するデータ線ＤＬと接続される。画素スイッチ素子２６は、一般的には、液晶表示素子２８と同一の絶縁体基板（ガラス基板・樹脂基板等）上に形成されるＴＦＴ（Thin-Film Transistor）素子で構成される。画素ノードＮｐへ伝達された表示電圧は、保持容量２７によって保持される。
【００１９】
あるいは、図２に示されたＥＬ素子を含む画素を図１中の画素２５に適用することも可能である。
【００２０】
図２を参照して、画素２５♯は、画素スイッチ素子２６と、保持容量２７♯と、ＥＬ表示素子２８♯と、電流駆動トランジスタ２９とを含む。画素スイッチ素子２６は、画素２５中のものと同様であり、対応するデータ線ＤＬ（図２の例ではデータ線ＤＬ１、以下同じ）と画素ノードＮｐとの間に設けられ、そのゲートは、対応するゲート線ＧＬ（図２の例ではゲート線ＧＬ１、以下同じ）と接続される。保持容量２７♯は、画素ノードＮｐおよび電圧Ｖｄｄの間に接続される。ＥＬ表示素子２８♯および電流駆動トランジスタ２９は、電圧Ｖｄｄおよび電圧Ｖｓｓの間に直列に接続される。電流駆動トランジスタ２９は、たとえば、ｐ型電界効果型トランジスタで構成される。画素スイッチ素子２６および電流駆動トランジスタ２９は、一般的には、ＥＬ表示素子２８♯と同一の絶縁体基板上に形成される。
【００２１】
画素スイッチ素子２６は、対応するゲート線ＧＬの活性状態（Ｈレベル）期間中において、画素ノードＮｐをデータ線ＤＬと接続する。これにより、画素ノードＮｐには、データ線ＤＬ上の表示電圧が伝達される。画素ノードＮｐの電圧は、保持容量２７♯によって保持される。
【００２２】
電流駆動トランジスタ２９は、画素ノードＮｐと接続されたゲートを有し、画素ノードＮｐの電圧に応じた電流ＩｅｌをＥＬ表示素子２８♯へ供給する。ＥＬ表示素子２８♯の表示輝度は、供給された通過電流Ｉｅｌに応じて変化する。したがって、画素２５♯においても、画素へ印加される表示電圧を段階的に設定することによって、ＥＬ表示素子の輝度を階調的に設定できる。
【００２３】
以下の説明で明らかになるように、本願発明は、各画素が印加された表示電圧に応じて中間的な輝度を表示可能な表示装置における周辺回路、特にデコード回路の構成に向けられている。したがって、以下に説明する本発明の実施の形態で表示装置の代表例として示される液晶表示装置において、液晶表示素子を含む画素２５を、ＥＬ素子を含む画素２５♯で置換すれば、同様の構成の周辺回路を用いて、ＥＬ素子による表示を行なう本発明に従う表示装置を構成できる。
【００２４】
再び図１を参照して、ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧をデータ線ＤＬへ出力する。以下、本実施例においては、Ｎ＝６の場合、すなわち、表示信号ＳＩＧが表示信号ビットＤ０〜Ｄ５からなる場合の構成について、代表的に説明するが、本願発明の適用において、表示信号ＳＩＧのビット数は特に限定されず、任意のビット数とすることができる。
【００２５】
６ビットの表示信号ＳＩＧに基づいて、各画素において、２＾６＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の各１つの画素から１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００２６】
ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とを含む。
【００２７】
表示信号ＳＩＧは、画素２５ごとの表示輝度に対応してシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤ０〜Ｄ５は、液晶アレイ部２０中の１つの画素２５における表示輝度を示している。
【００２８】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切換えられる所定周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤ０〜Ｄ５の取込を指示する。データラッチ回路５２は、シリアルに生成される１つの画素行分の表示信号ＳＩＧを、順に取込んで保持する。
【００２９】
１つの画素行分の表示信号ＳＩＧがデータラッチ回路５２に取込まれたタイミングで、ラッチ信号ＬＴの活性化に応答して、データラッチ回路５２にラッチされた表示信号群は、データラッチ回路５４に伝達される。
【００３０】
階調電圧生成回路６０は、高電圧ＶＨおよび低電圧ＶＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４を電圧ノードＮ１〜Ｎ６４にそれぞれ生成する。なお、階調電圧生成回路６０については、ソースドライバ４０内に一体的に設ける必要はなく、階調電圧Ｖ１〜Ｖ６４がソースドライバ４０の外部から電圧ノードＮ１〜Ｎ６４へ供給される構成とすることも可能である。
【００３１】
デコード回路７０は、データラッチ回路５４にラッチされた表示信号をデコードして、当該デコードに基づいて階調電圧Ｖ１〜Ｖ６４を選択する。デコード回路７０は、選択された階調電圧（Ｖ１〜Ｖ６４のうちの１つ）を表示電圧としてデコード出力ノードＮｄに生成する。本実施の形態においては、デコード回路７０は、データラッチ回路５４にラッチされた表示信号に基づいて、１行分の表示電圧を並列に出力する。なお、図１においては、第１列目および第２列目のデータ線ＤＬ１，ＤＬ２に対応するデコード出力ノードＮｄ１，Ｎｄ２が代表的に示されている。
【００３２】
アナログアンプ８０は、デコード出力ノードＮｄ１，Ｎｄ２，…へ出力された表示電圧にそれぞれ対応したアナログ電圧をデータ線ＤＬ１，ＤＬ２，…にそれぞれ出力する。
【００３３】
なお、図１には、ゲートドライバ３０およびソースドライバ４０が液晶アレイ部２０と一体的に形成された液晶表示装置１０の構成を例示したが、ゲートドライバ３０およびソースドライバ４０については、液晶アレイ部２０の外部回路として設けることも可能である。
【００３４】
次に、デコード回路の構成について詳細に説明する。
【００３５】
図３は、図１に示されたデコード回路の構成例を示す回路図である。図３には、デコード出力ノードＮｄ１に対応する構成が代表的に示される。図示しないが、各データ線ＤＬと対応する各出力ノードＮｄにおいて、図３と同様の構成が設けられている。
【００３６】
図３を参照して、デコード回路７０は、デコード経路ＤＰ（１）〜ＤＰ（６４）を含む。デコード経路ＤＰ（１）〜ＤＰ（６４）は、ノードＮ１〜Ｎ６４から出力ノードＮｄ１へ階調電圧Ｖ１〜Ｖ６４をそれぞれ伝達するために設けられる。図３には、階調電圧Ｖ１，Ｖ２，Ｖ６３，Ｖ６４に対応するデコード経路ＤＰ（１），ＤＰ（２），ＤＰ（６３），ＤＰ（６４）が代表的に示される。図示しないが、階調電圧Ｖ３〜Ｖ６２に対しても、同様に構成されたデコード経路がそれぞれ配置される。
【００３７】
デコード回路７０が配置される領域には、表示信号ビットＤ０〜Ｄ５をそれぞれ伝達する信号線ＳＬ（０）〜ＳＬ（５）および、表示信号ビットＤ０〜Ｄ５の逆相信号、すなわち反転ビット／Ｄ０〜／Ｄ５をそれぞれ伝達する信号線ＺＳＬ（０）〜ＺＳＬ（５）が同一方向（Ｙ方向）に沿って設けられる。
【００３８】
総括的に説明すれば、第ｉ番目（ｉ：０〜６４の整数）のデコード経路ＤＰ（ｉ）において、ノードＮｉおよび出力ノードＮｄ１との間に、表示信号ビットＤ０〜Ｄ５にそれぞれ対応したデコードトランジスタＴ０（ｉ）〜Ｔ５（ｉ）がＸ方向に配列されて、かつ直列に接続される。デコードトランジスタＴ０（ｉ）のゲートは、信号線ＳＬ（０）およびＺＳＬ（０）の一方と接続され、デコードトランジスタＴ１（ｉ）のゲートは、信号線ＳＬ（１）およびＺＳＬ（１）の一方と接続され、デコードトランジスタＴ２（ｉ）のゲートは、信号線ＳＬ（２）およびＺＳＬ（２）の一方と接続される。同様に、デコードトランジスタＴ３（ｉ）のゲートは、信号線ＳＬ（３）およびＺＳＬ（３）の一方と接続され、デコードトランジスタＴ４（ｉ）のゲートは、信号線ＳＬ（４）およびＺＳＬ（４）の一方と接続され、デコードトランジスタＴ５（ｉ）のゲートは、信号線ＳＬ（５）およびＺＳＬ（５）の一方と接続される。本願発明の適用においては、デコードトランジスタは、電界効果型トランジスタで構成される。本実施の形態では、代表的に、デコードトランジスタは、ｎ型の薄膜トランジスタ（ＴＦＴ）で構成されるものとする。
【００３９】
ここで、デコードトランジスタＴ０（ｉ）〜Ｔ５（ｉ）と、信号線ＳＬ（ＳＬ（０）〜ＳＬ（５）を総括的に表記したもの）および信号線ＺＳＬ（ＺＳＬ（０）〜ＺＳＬ（５）を総括的に表記したもの）との接続は、表示信号ビットＤ０を最下位ビットとした表示信号ビットＤ０〜Ｄ５のインクリメントに対応して、電圧ノードＮ１〜Ｎ６４が順に出力ノードＮｄ１と電気的に接続されるように定められる。
【００４０】
たとえば、デコード経路ＤＰ（６４）は、信号線ＳＬおよびＺＳＬと交差する方向（Ｘ方向）に沿って配列されて、電圧ノードＮ６４およびデコード出力ノードＮｄ１の間に直列に接続されるデコードトランジスタＴ０（６４）〜Ｔ５（６４）を含む。デコードトランジスタＴ０（６４）〜Ｔ５（６４）のゲートは、信号線ＳＬ（０）〜ＳＬ（５）とそれぞれ接続される。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，１，１，１，１，１）のときに、デコード経路ＤＰ（６４）中のデコードトランジスタＴ０（６４）〜Ｔ５（６４）がすべてオンされて、電圧ノードＮ６４がデコード出力ノードＮｄ１と電気的に接続される。これにより、全デコード経路のうちからデコード経路ＤＰ（６４）が選択的に形成されて、階調電圧Ｖ６４が出力ノードＮｄ１へ選択的に出力される。
【００４１】
同様に、デコード経路ＤＰ（６３）は、Ｘ方向に沿って配列され，電圧ノードＮ６３およびデコード出力ノードＮｄ１の間に直列に接続されたデコードトランジスタＴ０（６３）〜Ｔ５（６３）を含む。デコードトランジスタＴ０（６３）のゲートは信号線ＺＳＬ（０）と接続され、デコードトランジスタＴ１（６３）〜Ｔ５（６３）のゲートは信号線ＳＬ（１）〜ＳＬ（５）とそれぞれ接続される。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，１，１，１，１，１）のときに、デコード経路ＤＰ（６３）中のデコードトランジスタＴ０（６３）〜Ｔ５（６３）がすべてオンされて、電圧ノードＮ６３がデコード出力ノードＮｄ１と電気的に接続される。これにより、全デコード経路のうちからデコード経路ＤＰ（６３）が選択的に形成されて、階調電圧Ｖ６３が出力ノードＮｄ１へ選択的に出力される。
【００４２】
また、デコード経路ＤＰ（２）は、Ｘ方向に沿って配列され，電圧ノードＮ２およびデコード出力ノードＮｄ１の間に直列に接続されたデコードトランジスタＴ０（２）〜Ｔ５（２）を含む。デコードトランジスタＴ０（２）のゲートは信号線ＳＬ（０）と接続され、デコードトランジスタＴ１（２）〜Ｔ５（２）のゲートは信号線ＺＳＬ（１）〜ＺＳＬ（５）とそれぞれ接続される。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（１，０，０，０，０，０）のときに、デコード経路ＤＰ（２）中のデコードトランジスタＴ０（２）〜Ｔ５（２）がすべてオンされて、電圧ノードＮ２がデコード出力ノードＮｄ１と電気的に接続される。これにより、全デコード経路のうちからデコード経路ＤＰ（２）が選択的に形成されて、階調電圧Ｖ２が出力ノードＮｄ１へ選択的に出力される。
【００４３】
同様に、デコード経路ＤＰ（１）は、Ｘ方向に沿って配列され，電圧ノードＮ１およびデコード出力ノードＮｄ１の間に直列に接続されたデコードトランジスタＴ０（１）〜Ｔ５（１）を含む。デコードトランジスタＴ０（１）〜Ｔ５（１）のゲートは信号線ＺＳＬ（０）〜ＺＳＬ（５）とそれぞれ接続される。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５）＝（０，０，０，０，０，０）のときに、デコード経路ＤＰ（２）中のデコードトランジスタＴ０（１）〜Ｔ５（１）がすべてオンされて、電圧ノードＮ１がデコード出力ノードＮｄ１と電気的に接続される。これにより、全デコード経路のうちからデコード経路ＤＰ（１）が選択されて、階調電圧Ｖ１が出力ノードＮｄ１へ選択的に出力される。
【００４４】
このように、デコード回路７０では、デコード経路ＤＰ（デコード経路ＤＰ（１）〜ＤＰ（６４）を総括的に表記したもの）ごとに独立にデコードトランジスタが配置され、各デコードトランジスタは、デコード経路ＤＰ間で共有されない。したがって、デコードトランジスタの配置個数は、表示信号のビット数および階調電圧数の積となる。
【００４５】
このような構成とすることにより、表示信号ビットＤ０〜Ｄ５に応じて１つのデコード経路が選択されて、選択されたデコード経路では、すべてのデコードトランジスタがオンされる。一方、その他のデコード経路では、少なくとも１つのデコードトランジスタがオフされる。したがって、表示信号ビットＤ０を最下位ビットとした表示信号ビットＤ０〜Ｄ５の６４通りの組合せに対応して、デコード回路７０は、階調電圧をＶ１からＶ６４のいずれか１つを選択的に、表示電圧として出力ノードＮｄ１へ伝達する。
【００４６】
以上に説明したように、デコード回路７０内のデコードトランジスタの各ゲートは、信号線ＳＬ（ＳＬ（０）〜ＳＬ（５）を総括的に表記したもの、以下同じ）および信号線ＺＳＬ（ＺＳＬ（０）〜ＺＳＬ（５）を総括的に表記したもの、以下同じ）の一方と接続される。したがって、この一方の信号線と各デコード経路ＤＰとの間には、ゲート容量が形成される。この結果、この一方の信号線を伝達される表示信号ビットがＨレベルからＬレベルまたはＬレベルからＨレベルへ変化すると、この電圧変化は上記ゲート容量を介した容量結合によって、伝達される階調電圧にノイズとして重畳される。
【００４７】
本願発明においては、各デコードトランジスタにおいて、ゲートと非接続である他方の信号線は、このデコードトランジスタのソースまたはドレインと電気的に接続されたノードとの間に寄生容量Ｃを形成するように配置される。この他方の信号線には、上記一方の信号線とは逆相の電圧変化が生じるので、この電圧変化は、上記寄生容量Ｃを介した容量結合によって、階調電圧を伝達するデコード経路ＤＰにノイズとしてさらに重畳される。
【００４８】
このように、各デコードトランジスタにおいて、一方および他方の信号線からは、互いに打ち消し合う逆相のノイズがそれぞれ重畳される。したがって、選択されたデコード経路において、表示信号ビットＤ０〜Ｄ５の変化によって階調電圧（表示電圧）へ生じるノイズを抑制できる。この結果、階調電圧の設定精度を向上させることにより、階調表示をより正確に行なって表示品位を向上できる。
【００４９】
次に、上述のようなノイズ抑制が可能である本実施の形態に従うデコード回路の構成について詳細に説明する。
【００５０】
図４は、本実施の形態に従うデコード回路の構成を詳細に説明する平面図である。図４には、図３に示したデコード回路のうち、階調電圧Ｖ６３，Ｖ６４および表示信号ビットＤ０，Ｄ１に対応する部分の構成が、代表的に詳細に示される。
【００５１】
図４を参照して、デコード経路ＤＰ（６４）に対応して、階調電圧Ｖ６４を伝達するための、電圧ノードＮ６４に対応する配線１２０がＸ方向に沿って設けられる。配線１２０は、代表的には金属材料で形成され、図示しない他のデータ線に対応する構成との間で共有される。
【００５２】
さらに、デコードトランジスタを形成するための半導体配線として、Ｘ方向に沿って連続的な形状で形成されるポリシリコン配線１２５が設けられる。ポリシリコン配線１２５は、配線１２０とは異なる層に形成され、階調電圧の伝達経路（すなわちデコード経路ＤＰの一部）を構成する。各データ線ＤＬに対応するポリシリコン配線１２５同士は、電気的に分離される必要がある。図示されたポリシリコン配線１２５は、図示しないノードでデータ線ＤＬ１と電気的に接続され、かつ、コンタクト１２２を介して、配線１２０と電気的に接続される。
【００５３】
さらに、Ｙ方向に沿って、信号線ＳＬ（０），ＺＳＬ（０），ＳＬ（１），ＺＳＬ（１），・・・が配列される。これらの信号線は、デコードトランジスタのゲート配線として、代表的にはクロムで形成される。
【００５４】
図３に示したデコード回路の構成を実現するためには、信号線ＳＬ（０），ＺＳＬ（０），ＳＬ（１），ＺＳＬ（１），・・・のそれぞれとポリシリコン配線１２５との交差部の各々について、デコードトランジスタが形成される交差部１５０およびデコードトランジスタが非形成とされる交差部１５５とを作り分ける必要がある。
【００５５】
具体的には、デコード経路ＤＰ（６４）では、信号線ＳＬ（０）およびＳＬ（１）とポリシリコン配線１２５との交点をデコードトランジスタが形成されるように交差部１５０とし、信号線ＺＳＬ（０）およびＺＳＬ（１）とポリシリコン配線１２５との交点をデコードトランジスタが形成されないように交差部１５５とする必要がある。
【００５６】
図５は、交差部１５０，１５５の構造を詳細に説明するための図４におけるＰ−Ｑ断面図である。
【００５７】
図５を参照して、ポリシリコン配線１２５は、ガラスや樹脂等の絶縁体基板１９０上に形成される。ポリシリコン配線１２５とゲート絶縁膜１３０を挟んだ金属配線層１３５を用いて、信号線ＳＬ（０），ＺＳＬ（０），ＳＬ（１），ＺＳＬ（１），・・・に相当するゲート配線１６５が形成される。
【００５８】
交差部１５５では、ゲート絶縁膜１３０を挟んだゲート配線１６５の直下領域、すなわちゲート配線１６５と水平方向で見て交差する領域において、ポリシリコン配線１２５にｎ型領域１８０が形成される。ｎ型領域１８０は、対応のゲート配線１６５の電圧とは独立に常に電気的な導通状態となるように、高濃度のｎ型不純物（たとえばリンイオン）が注入されている。したがって、交差部１５５には、電界効果型トランジスタは形成されず、対応のゲート配線１６５の電圧によらず、常に導体として作用する。
【００５９】
一方、交差部１５０では、ゲート絶縁膜１３０を挟んだゲート配線１６５の直下領域、すなわちゲート配線１６５と水平方向で見て交差する領域に、ｎ型不純物が注入されないプレーン領域１７０が残される。ソースおよびドレインとしてそれぞれ作用するｎ型領域１８０の間に、プレーン領域１７０を挟むように、ＬＤＤ（Light-Doped-Drain）領域１８５が設けられる。この結果、交差部１５０のプレーン領域１７０には、対応のゲート配線１６５の電圧に応じて、チャネルが形成あるいは非形成とされる。すなわち、交差部１５０には、デコードトランジスタに相当する電界効果型トランジスタ（より特定的には、ＴＦＴ）が形成される。なお、ＬＤＤ領域１８５を設けることによってドレイン電界が緩和されるので、ｎ型ＴＦＴの耐圧が向上する。
【００６０】
このように、交差部１５０および１５５の各々には、ゲート絶縁膜１３０を介して積層されるゲート配線１６５およびポリシリコン配線１２５の間に同一構造で容量が形成される。したがって、寄生容量Ｃの容量値をゲート容量の容量値と実質的に同一にできる。この結果、図３で説明したように互いに逆相ノイズを作用させることにより、デコードトランジスタによって伝達される階調電圧へのノイズを抑制できる。
【００６１】
なお、ゲート配線１６５を同一層に連続的に形成しても、電界効果型トランジスタが形成される交差部１５０および非形成とされる交差部１５５を、半導体層であるポリシリコン配線１２５への不純物注入によって作り分けることができる。このため、高さ方向および水平方向について、デコード回路７０の構成をコンパクトにできる。
【００６２】
再び図４を参照して、図示しない残りの信号線ＳＬ（２）〜ＳＬ（５）とポリシリコン配線１２５との各交点には交差部１５０が設けられる。一方、信号線ＺＳＬ（２）〜ＺＳＬ（５）とポリシリコン配線１２５との各交点には交差部１５５が設けられる。
【００６３】
さらに、デコード経路ＤＰ（６３）に対応して、金属配線１２０およびポリシリコン配線１２５とそれぞれ同様に、Ｘ方向に沿った配線１４０およびポリシリコン配線１４５が設けられる。さらに、配線１４０およびポリシリコン配線１４５を電気的に接続するために、コンタクト１２２と同様にコンタクト１４２が設けられる。デコード経路ＤＰ（６３）では、信号線ＺＳＬ（０）およびＳＬ（１）とポリシリコン配線１２５との交点をデコードトランジスタが形成されるように交差部１５０とし、信号線ＳＬ（０）およびＺＳＬ（１）とポリシリコン配線１２５との交点をデコードトランジスタが形成されるように交差部１５５とする必要がある。これは、図５に示したように、ポリシリコン配線１２５への不純物注入パターンの作り分けによって対応できる。
【００６４】
図示しないが、他のデコード経路に対しても、配線１２０，１４０およびポリシリコン配線１２５，１４５に相当する配線が連続的に形成されており、交差部１５０および１５５の作り分けによって、図３に示した構成が同様に実現されている。
【００６５】
以下に説明するように、本実施の形態に従うデコード回路は、専用の製造プロセスを設けることなく、図１に示した画素２５と同一の絶縁体基板（ガラス基板、樹脂基板）上に、同一の製造プロセスにおいて並列に製造可能である。この結果、表示装置の小型化および製造コストの低減を図ることができる。
【００６６】
図６は、図１に示した画素２５の構造を説明する図である。
【００６７】
図６を参照して、画素２５中の画素スイッチ素子２６として設けられるｎ型ＴＦＴ（以下、ｎ型ＴＦＴ２６と称する）は、絶縁体基板１９０上に形成された、ポリシリコン等の半導体膜１９５を用いて作製される。絶縁体基板１９０および半導体膜１９５の間に、さらに絶縁膜１９１を設けても良い。
【００６８】
ｎ型ＴＦＴ２６は、半導体膜１９５にｎ型不純物が注入されたソース／ドレイン領域２５１，２５２と、半導体膜１９５との間にＳｉＯ２等のゲート絶縁膜２５３を介した配線層に設けられたゲート２５４と、ソース／ドレイン領域２５１，２５２とそれぞれ電気的なコンタクトが確保された電極２５５，２５６とを有する。ソース／ドレイン領域２５１，２５２の間には、ＬＤＤ領域２６０が設けられて、ドレイン電界の緩和によるｎ型ＴＦＴの耐圧向上が図られている。ゲート２５４には、図１に示したゲート線ＧＬに相当するゲート配線が所定方向に延在して設けられる。
【００６９】
なお、ｎ型ＴＦＴ２６と同一層を用いて、ｐ型ＴＦＴを作製することもできる。ｐ型ＴＦＴは、ｐ型ＴＦＴは、半導体膜１９５を用いて形成され、ｐ型不純物が注入されたソース／ドレイン領域２０１，２０２と、ゲート１０４と、ソース／ドレイン領域２０１，２０２とそれぞれ電気的なコンタクトが確保された電極２０５，２０６とを有する。半導体膜１９５とゲート２０４との間には、ゲート絶縁膜２５３と同一層に同一材料で形成されたゲート絶縁膜２０３が設けられる。各ＴＦＴ間は、絶縁体で形成された素子分離膜２１０，２２０によって電気的に分離される。
【００７０】
ＴＦＴのソースおよびドレインに対応する電極２０５，２０６および２５５，２５６は、一般的にアルミニウム等で形成され、ゲート２０４，２５４に設けられるゲート配線は、クロム等で形成される。
【００７１】
画素２５中の保持容量２７は、半導体膜１９５にｎ型不純物が注入されたｎ型領域２６２および、ゲート配線（ゲート２０４，２５４）と同一層に形成された金属電極２６５とを一方電極および他方電極として有する。この一方電極および他方電極の間には、ゲート絶縁膜２５３と同一層に設けられる絶縁膜２６４が形成されているので、当該部分に容量が形成される。図示しない断面において、一方電極に相当するｎ型領域２６２は、電極２５６と電気的に接続される。電極２５６は、図１に示した画素ノードＮｐに相当する。
【００７２】
図５に示したデコード回路７０のポリシリコン配線１２５は、図６に示した画素部分の半導体膜１９５と同一工程により同一材料で形成することが可能であり、交差部１５０に形成されるデコードトランジスタは、ｎ型ＴＦＴ２６と同様に作製することが可能である。また、図５に示したゲート絶縁膜１３０およびゲート配線１６５についても、図６に示したゲート絶縁膜２５３およびゲート２５４に相当するゲート配線と同一工程により同一材料で形成することが可能である。さらに、ゲート配線１６５およびｎ型領域１８０によって一方および他方電極が構成される交差部１５５の構造は、保持容量２７の構造と同様である。したがって、ｎ型領域１８０を形成するための不純物注入については、保持容量２７のｎ型領域２６２と同一の工程で実行可能である。
【００７３】
図７は、本発明の実施の形態に従うデコード回路の製造工程を説明するフローチャートである。
【００７４】
以下に説明するように、図５に示した構造のデコード回路の要素は、図６に示した画素の製造工程において並行して作製される。図６に示した画素構造は、一般的な工程によって製造することが可能であるので、デコード回路の製造工程については、各要素がどのプロセスで作製されるかを示すこととし、各プロセスの詳細については記載を省略する。
【００７５】
図７を参照して、絶縁体基板上に半導体薄膜を形成する工程（プロセスＰ１００）において、デコード回路部分のポリシリコン配線１２５および画素部分の半導体膜１９５が並行して形成される。
【００７６】
次に第１の不純物注入工程（プロセスＰ１１０）が行なわれる。このプロセスＰ１１０に先立って、デコード回路部分ではポリシリコン配線１２５上の交差部１５０に対応する領域、画素部分ではＴＦＴの形成される領域にマスクが形成される。したがって、プロセスＰ１１０では、これらの領域を除いて、比較的高濃度の不純物注入（リンイオン等のドーピング）が行なわれる。これにより、図５におけるｎ型領域１８０（交差部１５５に対応）ならびに図６におけるｎ型領域２６２（保持容量２７に対応）が形成される。
【００７７】
次に、上記レジストを除去した後、ゲート配線形成工程が行なわれる（プロセスＰ１２０）。プロセスＰ１２０では、まず、図５に示したゲート絶縁膜１３０および図６に示したゲート絶縁膜２０３，２５３が並行して形成される。さらに、ゲート絶縁膜１３０上へのゲート配線１６５（図５）の形成および図１に示したゲート線ＧＬに相当するゲート配線（図６に示したゲート２０４，２５４）の形成が並行して行なわれる。ゲート配線は、代表的にはクロム配線で形成される。
【００７８】
プロセスＰ１２０の終了後、形成されたゲート線より広い線幅でレジストが形成された後に、このレジストをマスクとして第２の不純物注入工程（プロセスＰ１３０）が行なわれる。これにより、図５に示した交差部１５０に形成されるＴＦＴ（デコードトランジスタ）のソース・ドレイン領域に相当するｎ型領域１８０と、図６に示されたｎ型ＴＦＴ２６のソース・ドレイン領域２５１，２５２が並行して形成される。
【００７９】
プロセスＰ１３０の終了時点では、デコードトランジスタおよび画素スイッチ素子に相当する各ＴＦＴは、ＬＤＤ領域１８５，２６０を除いた部分がｎ型化されている。
【００８０】
次に、レジストを除去した後に、ゲート配線をマスクとしたセルフアラインにより第３の不純物注入工程（プロセスＰ１４０）が行なわれる。プロセスＰ１４０でドーピングされるイオン濃度は、第１および第２の不純物注入工程（プロセスＰ１１０，Ｐ１３０）よりも低く、これによりデコード回路部分の各ＴＦＴおよび画素部分の各ＴＦＴにおいて並行して、ＬＤＤ領域１８５および２６０がそれぞれ形成される。
【００８１】
以上説明したプロセスＰ１００〜Ｐ１４０によって、図６に示した画素構造の製造工程と並列に、図５に示したデコード回路部分を製造することが可能である。さらにその後、上層の絶縁層や配線層が順次形成されて、表示装置の他の回路部分が製造される。
【００８２】
なお、本実施の形態では、各ＴＦＴにおいて、ゲート配線を半導体膜（あるいはポリシリコン配線）の上層側に設ける構造を例示したが、これらの上下を入換えて、ゲート配線の上層側に半導体膜（あるいはポリシリコン配線）を設けることも可能である。この場合にも、この上下関係を画素部分の各ＴＦＴと、デコード回路部分の各ＴＦＴとの間で揃えれば、両者を同一プロセス内で並行して作製できる。
【００８３】
また、図３には、各デコード経路において独立にデコードトランジスタが配置される構成を説明したが、デコードトランジスタの配置個数を削減するために、デコードトランジスタの一部を複数のデコード経路間で共有する構成とすることも可能である。
【００８４】
図８は、本発明の実施の形態に従うデコード回路の他の構成例を示す回路図である。
【００８５】
図８を参照して、図３における階調電圧発生回路６０に代わる、階調電圧発生回路６０♯は、１６段階の階調電圧Ｖ１〜Ｖ１６を生成する。他の構成例に従うデコード回路７０♯は、表示信号Ｄ０〜Ｄ３によって構成される４ビットの表示信号をデコードして、当該デコードに基づいて、階調電圧発生回路６０♯からの階調電圧Ｖ１〜Ｖ１６の１つを選択的に出力ノードＮｄに出力する。
【００８６】
デコード回路７０♯は、デコード経路ＤＰ（１）〜ＤＰ（１６）を含む。デコード経路ＤＰ（１）〜ＤＰ（１６）は、ノードＮ１〜Ｎ１６から出力ノードＮｄ１へ階調電圧Ｖ１〜Ｖ１６をそれぞれ伝達するために設けられる。
【００８７】
デコード回路７０♯では、最下位の表示信号ビットＤ０を除く、他の表示信号ビットＤ１〜Ｄ３に対応するデコードトランジスタは、複数のデコード経路間で共有される。
【００８８】
具体的には、表示信号ビットＤ０に対応するデコードトランジスタＴ０（１）〜Ｔ０（１６）がデコード経路ＤＰ（１）〜ＤＰ（１６）ごとに設けられる一方で、表示信号Ｄ３に対応するデコードトランジスタＴ３（１）はデコード経路ＤＰ（１）〜ＤＰ（８）によって共有され、デコードトランジスタＴ３（２）はデコード経路ＤＰ（９）〜ＤＰ（１６）によって共有される。
【００８９】
同様に、表示信号Ｄ２に対応するデコードトランジスタＴ２（１）〜Ｔ２（４）は、隣接する４つずつのデコード経路ＤＰによって共有される。すなわち、デコードトランジスタＴ２（１）およびＴ２（２）は、デコード経路ＤＰ（１）〜ＤＰ（４）およびデコード経路ＤＰ（５）〜ＤＰ（８）によってそれぞれ共有され、デコードトランジスタＴ２（３）およびＴ２（４）は、デコード経路ＤＰ（９）〜ＤＰ（１２）およびデコード経路ＤＰ（１３）〜ＤＰ（１６）によってそれぞれ共有される。また、表示信号Ｄ１に対応するデコードトランジスタＴ１（１）〜Ｔ１（８）の各々は、隣接する２つずつのデコード経路ＤＰによって共有される。
【００９０】
図３と同様に、表示信号ビットＤ０〜Ｄ３をそれぞれ伝達する信号線ＳＬ（０）〜ＳＬ（３）および、表示信号ビットＤ０〜Ｄ３の逆相信号、すなわち反転ビット／Ｄ０〜／Ｄ３をそれぞれ伝達する信号線ＺＳＬ（０）〜ＺＳＬ（３）がＹ方向に沿って設けられる。さらに、デコードトランジスタのゲートは、対応の信号線ＳＬおよびＺＳＬの一方と交互に接続される。
【００９１】
たとえば、デコード経路ＤＰ（１６）は、信号線ＳＬ（０）〜ＳＬ（３）とぞれぞれ接続されたゲートを有するデコードトランジスタＴ０（１６）、Ｔ１（８）、Ｔ２（４）およびＴ３（２）を含む。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（１，１，１，１）のときに、全デコード経路のうちからデコード経路ＤＰ（１６）が選択されて、階調電圧Ｖ１６が出力ノードＮｄ１へ選択的に出力される。
【００９２】
同様に、デコード経路ＤＰ（１５）は、信号線ＺＳＬ（０），ＳＬ（１）〜ＳＬ（３）とぞれぞれ接続されたゲートを有する、デコードトランジスタＴ０（１５）、Ｔ１（８）、Ｔ２（４）およびＴ３（２）を含む。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（０，１，１，１）のときに、全デコード経路のうちからデコード経路ＤＰ（１５）が選択されて、階調電圧Ｖ１５が出力ノードＮｄ１へ選択的に出力される。
【００９３】
また、デコード経路ＤＰ（２）は、信号線ＳＬ（０），ＺＳＬ（１）〜ＺＳＬ（３）とぞれぞれ接続されたゲートを有する、デコードトランジスタＴ０（２）、Ｔ１（１）、Ｔ２（１）およびＴ３（１）を含む。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（１，０，０，０）のときに、全デコード経路のうちからデコード経路ＤＰ（２）が選択されて、階調電圧Ｖ２が出力ノードＮｄ１へ選択的に出力される。
【００９４】
同様に、デコード経路ＤＰ（１）は、信号線ＺＳＬ（０）〜ＺＳＬ（３）とぞれぞれ接続されたゲートを有する、デコードトランジスタＴ０（１）、Ｔ１（１）、Ｔ２（１）およびＴ３（１）を含む。したがって、表示信号ビット（Ｄ０，Ｄ１，Ｄ２，Ｄ３）＝（０，０，０，０）のときに、全デコード経路のうちからデコード経路ＤＰ（１）が選択されて、階調電圧Ｖ１が出力ノードＮｄ１へ選択的に出力される。
【００９５】
他のデコード経路についても同様に、表示信号ビットＤ０を最下位ビットとした表示信号ビットＤ０〜Ｄ３のインクリメントに対応して、電圧ノードＮ１〜Ｎ１６が順に出力ノードＮｄ１と電気的に接続されるように構成される。
【００９６】
このような構成とすることにより、複数ビットの表示信号に応じて１つのデコード経路が選択されて、選択されたデコード経路では、すべてのデコードトランジスタがオンされる。一方、その他のデコード経路では、少なくとも１つのデコードトランジスタがオフされる。
【００９７】
したがって、図８に示すデコード回路７０♯は、図３に示したデコード回路よりもデコードトランジスタの配置個数を削減した上で、表示信号ビットＤ０を最下位ビットとした表示信号ビットに対応して、階調電圧を選択的に表示電圧として出力ノードＮｄ１へ伝達できる。
【００９８】
また、図３のデコード回路７０と同様に、デコードトランジスタのゲートと接続されない信号線と各デコード経路の間に寄生容量Ｃを形成することによって、選択されたデコード経路において、表示信号ビットＤ０〜Ｄ５の変化によって階調電圧（表示電圧）へ生じるノイズを抑制できる。この結果、階調電圧の設定精度を向上させることにより、階調表示をより正確に行なって表示品位を向上できる。
【００９９】
なお、図８では４ビットの表示信号をデコードするデコード回路７０♯の構成を例示したが、任意のビット数の表示信号に対応して、最下位ビット以外の表示信号ビットに対応するデコードトランジスタを複数のデコード回路間で共有するデコーダ回路を構成することができる。
【０１００】
また、本実施の形態では、各デコーダトランジスタがｎ型ＴＦＴで構成される例を示したが、各デコードトランジスタをｐ型ＴＦＴで構成することも可能である。この場合には、図７に示した画素２５中の保持容量２７の一方電極をｎ型領域２６２をｐ型領域に置換すれば、各デコードトランジスタを保持容量と同一の工程で製造できる。
【０１０１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態に従う表示装置の代表例として示される液晶表示装置の全体構成を示すブロック図である。
【図２】ＥＬ素子を含む画素の構成例を示す回路図である。
【図３】本発明の実施の形態に従うデコード回路の構成例を示す回路図である。
【図４】図３に示されたデコード回路の構成を詳細に説明する平面図である。
【図５】図４におけるＰ−Ｑ断面図である。
【図６】図１に示した画素部分の構造を説明する図である。
【図７】図３〜図５に示されたデコード回路の製造工程を説明するフローチャートである。
【図８】本発明の実施の形態に従うデコード回路の他の構成例を示す回路図である。
【符号の説明】
【０１０３】
１０  液晶表示装置、２０  液晶アレイ部、２５，２５♯  画素、２６  画素スイッチ素子、２７  保持容量、６０  階調電圧生成回路、７０  デコード回路、１２５，１４５  ポリシリコン配線、１３０，２０３，２５３  ゲート絶縁膜、１３５  金属配線層（ゲート配線）、１５０  交差部（ＴＦＴ形成領域）、１５５  交差部（ＴＦＴ非形成領域）、１６５  ゲート配線、１７０  プレーン領域、１８０，２５１，２５２  ｎ型領域、１８５，２６０  ＬＤＤ領域、１９０  絶縁体基板、１９５  半導体膜（ＴＦＴ形成）、２０４，２５４  ゲート、Ｃ寄生容量、Ｄ０〜Ｄ５  表示信号ビット、／Ｄ０〜／Ｄ５  反転ビット（逆相信号）、ＤＬ，ＤＬ１，ＤＬ２  データ線、ＤＰ（１）〜ＤＰ（６４）  デコード経路、ＧＬ，ＧＬ１  ゲート線、Ｎ１〜Ｎ６４  電圧ノード、Ｎｃ  共通電極ノード、Ｎｄ，Ｎｄ１，Ｎｄ２  デコード出力ノード、Ｎｐ  画素ノード、Ｐ１００〜Ｐ１５０  製造プロセス、ＳＩＧ  表示信号、ＳＬ（ｉ），ＺＳＬ（ｉ）  信号線、Ｔ０（ｉ）〜Ｔ５（ｉ）  デコードトランジスタ、Ｖ１〜Ｖ６４  階調電圧。
【図１】
2005077992.tif 000003
【図２】
2005077992.tif 000004
【図３】
2005077992.tif 000005
【図４】
2005077992.tif 000006
【図５】
2005077992.tif 000007
【図６】
2005077992.tif 000008
【図７】
2005077992.tif 000009
【図８】
2005077992.tif 000010