(57)【要約】【課題】  本発明は、スルー動作時に電力消費を大幅に低減できる映像信号処理用半導体装置を実現する。【解決手段】  本発明の映像信号処理用半導体装置は、外部から供給される第１の電源電圧を降圧して第２の電源電圧を生成するスルー電源１６と、前記第２の電源電圧が供給され、入力された映像信号を所定の時間遅延させるスルーロジック回路１４と、外部から第３の電源電圧が供給され、入力された映像信号に所望のＭＰＥＧ信号処理を施すＭＰＥＧロジック回路１８を有する。【選択図】  図１
2005197994.tif 000002
【特許請求の範囲】
【請求項１】
外部から供給される第１の電源電圧を降圧して第２の電源電圧を生成する電圧変換手段
と、
前記第２の電源電圧が供給され、入力された映像信号を所定の時間遅延させる映像信号遅
延手段と、
外部から第３の電源電圧が供給され、入力された映像信号に所望の信号処理を施す映像信
号処理手段を有することを特徴とする映像信号処理用半導体装置。
【請求項２】
前記第２の電源電圧が供給され、前記映像信号遅延手段の出力、または、前記映像信号
処理手段の出力を選択する選択手段をさらに有し、
前記選択手段が前記映像信号遅延手段の前記出力を選択している間は、
前記映像信号処理手段の動作を停止させることを特徴とする請求項１に記載の映像信号処
理用半導体装置。
【請求項３】
前記第２の電源電圧が供給され、外部から入力される前記映像信号を前記第２の電源電
圧に基づく内部信号レベルに変換して前記映像信号遅延手段および前記映像信号処理手段
へ供給する入力信号変換手段と、
前記第２の電源電圧が供給され、前記選択手段からの出力信号を前記第１の電源電圧に基
づく外部信号レベルに変換する出力信号変換手段をさらに有することを特徴とする請求項
２に記載の映像信号処理用半導体装置。
【請求項４】
前記電圧変換手段は、
抵抗素子で構成される分圧手段により前記第２の電源電圧を生成することを特徴とする請
求項１に記載の映像信号処理用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スルー動作モードを有する映像信号処理用半導体装置に関する。
【背景技術】
【０００２】
近年のＭＰＥＧ技術の進展に伴って、デジタルカメラやデジタルビデオカメラの出力デ
ータをハードディスクやメモリカードなどに記録するデジタル記録再生装置が開発されて
いる。これらの装置では、映像信号のＭＰＥＧ圧縮、伸長を行う専用ＬＳＩが使用される
。一方、デジタルカメラやデジタルビデオカメラの出力をディスプレイやテレビに直接つ
ないで、リアルタイムで映像を再生する場合も多くある。
【０００３】
このような多様な用途に対応するために、入力された映像信号をスルーして出力する（
スルー動作）機能と、入力された映像信号にＭＰＥＧ圧縮処理などを施す（ＭＰＥＧ動作
）機能の両方を持った映像信号処理用の半導体装置（例えば、参考文献１を参照。）が開
発されている。
【特許文献１】特開２００２−３５４５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の映像信号処理用半導体装置では、スルー動作の場合でも信号レベ
ルの変換や入出力タイミングの調整などが必要であり、使用していないＭＰＥＧ機能の内
部ロジック回路にも電源が供給されていた。このため、スルー動作であるにもかかわらず
、数ｍＷの電力を消費するという問題があった。
【０００５】
特に、最近のカメラ付き携帯電話など、バッテリー駆動の携帯端末にこの映像信号処理
用半導体装置を使用する場合には、数ｍＷの電力消費は致命的な問題であった。本発明は
、上記問題点を解決するためになされたもので、スルー動作時に電力消費を大幅に低減で
きる映像信号処理用半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様によれば、外部から供給される第１の電源電圧を降圧して第２の電源電
圧を生成する電圧変換手段と、前記第２の電源電圧が供給され、入力された映像信号を所
定の時間遅延させる映像信号遅延手段と、外部から第３の電源電圧が供給され、入力され
た映像信号に所望の信号処理を施す映像信号処理手段を有することを特徴とする映像信号
処理用半導体装置が提供される。
【発明の効果】
【０００７】
本発明によれば、スルー動作ロジック用電源とロジック電源が独立しているので、スル
ー動作時の電力消費を大幅に低減することができる。
【発明を実施するための最良の形態】
【０００８】
以下、図面を参照しながら本発明に係わる映像信号処理用半導体装置を実現するための
実施例を説明する。
【実施例】
【０００９】
図１は、本発明の実施例に係わる映像信号処理用半導体装置を示す回路ブロック図であ
る。
【００１０】
本発明は、図１に示したように、消費電力を削減するため、スルー動作時とＭＰＥＧ動
作時で電源を分離独立させ、スルー動作時の電源として専用の電圧降下回路を設けたもの
である。
【００１１】
本発明の実施例に係わる映像信号処理用半導体装置は、外部から映像信号が入力される
入力端子１２、入力された映像信号を内部信号レベルに変換する入力回路１３、映像信号
を所定の時間遅延させるスルーロジック回路１４、Ｉ／Ｏ用電源電圧が供給されるＩ／Ｏ
電源端子１５、Ｉ／０用電源電圧を降圧してスルーロジック回路１４用電源電圧を生成す
るスルー電源１６、ロジック用電源電圧が供給されるロジック電源端子１７、映像信号に
所望の信号処理を施すＭＰＥＧロジック回路１８、スルーロジック回路１４の出力または
ＭＰＥＧロジック回路１８の出力を選択する選択回路１９、内部信号レベルをＩ／Ｏ信号
レベルに変換する出力回路２０、および処理された映像信号を外部に出力するための出力
端子２１を有している。
【００１２】
入力回路１３および出力回路２０の第１の電源入力、およびスルー電源１６の電源入力
は、Ｉ／Ｏ電源端子１５に接続されている。また、スルー電源１６の降圧出力は、入力回
路１３および出力回路２０の第２の電源入力と、スルーロジック回路１４および選択回路
１９の電源入力に接続されている。また、ＭＰＥＧロジック回路１８の電源入力は、ロジ
ック電源端子１７に接続されている。
【００１３】
入力回路１３のデータ入力は、入力端子１２に接続され、そのデータ出力は、スルーロ
ジック回路１４およびＭＰＥＧロジック回路１８のデータ入力に接続されている。選択回
路１９の一方のデータ入力には、スルーロジック回路１４のデータ出力が接続され、他方
のデータ入力にはＭＰＥＧロジック回路１８のデータ出力が接続されている。
【００１４】
選択回路１９のデータ出力は、出力回路２０のデータ入力に接続され、出力回路２０の
データ出力は出力端子２１に接続されている。
【００１５】
本発明の映像信号処理用半導体装置で扱われる映像信号は、例えば８ビットのデジタル
データであり、データバスはすべて８ビットで構成されている。また、映像信号の“Ｈ”
レベルは、外部では３.３Ｖ（Ｉ／Ｏ電源電圧に等しい。）であり、内部では１.５Ｖ（ロ
ジック電源電圧に等しい。）である。
【００１６】
このため、入力回路１３および出力回路２０には、電源電圧として３.３Ｖが供給され
、スルーロジック回路１４、ＭＰＥＧロジック回路１８、および選択回路１９には、電源
電圧として１.５Ｖが供給されている。
【００１７】
入力回路１３は、入力端子１２から受信した３.３Ｖの映像信号を内部信号レベルであ
る１.５Ｖにレベルシフトして、スルーロジック回路１４およびＭＰＥＧロジック回路１
８へ供給する。
【００１８】
同様に、出力回路２０は、選択回路１９から受信した映像信号を外部信号レベルである
３.３Ｖにレベルシフトして、出力端子２１を介して外部に出力する。
【００１９】
スルーロジック回路１４は、入力された映像信号を例えば２クロック分遅らせて選択回
路１９へ出力する。これは、出力映像信号の位相を調整するためである。
【００２０】
図２は、本発明の実施例に係わる映像信号処理用半導体装置におけるスルーロジック回
路１４の一例を示す回路図である。
【００２１】
スルーロジック回路１４は、８ビット構成の２つのシフトレジスタ３１ａ、３１ｂ（以
下、ＤＦＦ３１ａ、３１ｂという。）で構成され、ＤＦＦ３１ａのデータ入力には入力映
像信号が接続され、ＤＦＦ３１ａのデータ出力は、ＤＦＦ３１ｂのデータ入力に接続され
、ＤＦＦ３１ｂのデータ出力は、出力映像信号として、選択回路１９へ出力される。
【００２２】
また、ＤＦＦ３１ａ、３１ｂのクロック入力にはシステムクロックｃｌｋが接続され、
入力された映像信号はこのｃｌｋに同期して順次転送され、２クロック分遅れて選択回路
１９へ出力される。
【００２３】
スルー電源１６は、Ｉ／Ｏ電源端子１５から供給される３.３Ｖを降圧して内部信号レ
ベルと同じ１.５Ｖを生成し、スルーロジック回路１４および選択回路１９へ電源として
供給する。スルーロジック回路１４は上述のように非常に簡単な回路で構成できるので、
供給する電力は数μＷで十分である。
【００２４】
図３は、本発明の実施例に係わる映像信号処理用半導体装置におけるスルー電源１６を
示す回路図である。スルー電源１６は、２つの抵抗素子４１ａ、４１ｂで構成され、Ｉ／
Ｏ電源端子１５からの３.３Ｖを分圧して１.５Ｖを生成する。
【００２５】
ＭＰＥＧロジック回路１８は、入力された映像信号にＭＰＥＧ圧縮、伸長などの信号処
理を施して選択回路１９へ出力する。図には示していないが、ＭＰＥＧ圧縮を施した映像
信号をハードディスクやメモリカードに記憶し、あるいは、それらからのＭＰＥＧ圧縮デ
ータを読み出すために、ＭＰＥＧロジック回路１８は、外部入出力用の専用データバスお
よび専用端子を備えている。
【００２６】
また、ＭＰＥＧロジック回路１８は、動作時に数百ｍＷの電力消費を必要とするため、
ロジック電源端子１７から１.５Ｖの電源電圧が供給されている。
【００２７】
選択回路１９は、８個の２入力１出力セレクタで構成され、スルー動作時には、スルー
ロジック回路１４の出力を選択し、ＭＰＥＧ動作時には、ＭＰＥＧロジック回路１８の出
力を選択する。
【００２８】
上述した構成の映像信号処理用半導体装置で重要なことは、スルー動作に係わる回路ブ
ロック、すなわち、入力回路１３、スルーロジック回路１４、選択回路１９、および出力
回路２０の電源が、ＭＰＥＧロジック回路１８の電源から分離されていることである。
【００２９】
これにより、スルー動作時には、ロジック電源端子１７に供給する電圧をオフにして、
ＭＰＥＧロジック回路１８での待機時の消費電力である数ｍＷを抑制することが可能とな
る。
【００３０】
上述の実施例では、外部から供給される電源電圧は、Ｉ／Ｏ電源が３.３Ｖ、ロジック
電源が１.５Ｖであるとしたが、本発明はこれに限られるものではなく、Ｉ／Ｏ電源電圧
＞ロジック電源電圧であれば、原理的には適用可能である。
【００３１】
また、スルー電源１６は、抵抗素子４１ａおよび４１ｂによる分圧回路であるとしたが
、本発明はこれに限られるものではない。
【００３２】
さらに、映像信号は８ビットデジタルであるとしたが、本発明はこれに限られるもので
はなく、任意のビット構成のデジタルデータ、およびアナログ映像信号にも適用可能であ
る。
【００３３】
さらに、スルーロジック回路１４の遅延量は２クロック分であるとしたが、本発明はこ
れに限られるものではなく、任意の遅延量を生成する場合にも適用できる。
【００３４】
さらに、スルー動作時に、ロジック電源端子１７に供給される電圧にかかわりなく、Ｍ
ＰＥＧロジック回路１８の動作を停止させるように制御しても良い。このようにすれば、
外部からのロジック電源端子１７への電圧をオフにすることなく、電力消費を低減するこ
とができる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例に係わる映像信号処理用半導体装置を示す回路ブロック図。
【図２】本発明の実施例に係わる映像信号処理用半導体装置におけるスルーロジック回路を示す回路図。
【図３】本発明の実施例に係わる映像信号処理用半導体装置におけるスルー電源を示す回路図。
【符号の説明】
【００３６】
１２  入力端子
１３  入力回路
１４  スルーロジック回路
１５  Ｉ／Ｏ電源端子
１６  スルー電源
１７  ロジック電源端子
１８  ＭＰＥＧロジック回路
１９  選択回路
２０  出力回路
２１  出力端子
３１ａ、３１ｂ  シフトレジスタ
４１ａ、４１ｂ  抵抗素子
【図１】
2005197994.tif 000003
【図２】
2005197994.tif 000004
【図３】
2005197994.tif 000005