(57)【要約】【課題】  ２つの出力端子から出力される相補型の出力信号の中間電圧が変動するのを極力回避したドライバ回路を提供する。【解決手段】  インバータ１２ｂ、１２ｄは、それぞれ、第１電圧ＶＴＥＲＭの第１電源と第１出力ノードＭＡＩＮとの間に接続された、第１トランジスタＰ１１と、第１出力ノードＭＡＩＮと第２電圧ＧＮＤの第２電源との間に接続された、第２トランジスタＮ１３と、第２電源と前記第２トランジスタＮ１３との間に設けられ、第２トランジスタＮ１３がオンになった場合でも、第１出力ノードＭＡＩＮの電圧を第２トランジスタＮ１３のしきい値電圧分だけ、前記第２電圧よりも前記第１電圧側に維持する、電圧維持回路Ｎ１４とを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１電圧の第１電源と第１出力ノードとの間に接続された、第１トランジスタと、
前記第１出力ノードと第２電圧の第２電源との間に接続された、第２トランジスタと、
前記第２電源と前記第２トランジスタとの間に設けられ、前記第２トランジスタがオンになった場合でも、前記第１出力ノードの電圧を、前記第１出力ノードが接続されるトランジスタのしきい値電圧近傍に維持する、電圧維持回路と、
を備える第１インバータを有することを特徴とするドライバ回路。
【請求項２】
前記電圧維持回路は、ダイオード接続された第３トランジスタを備えることを特徴とする請求項１に記載のドライバ回路。
【請求項３】
前記電圧維持回路は、
前記第２トランジスタと前記第３トランジスタとの間の第１ノードと、前記第２電源との間に接続された、キャパシタと、
前記第１ノードと前記第２電源との間に接続された、第４トランジスタと、
をさらに備えることを特徴とする請求項２に記載のドライバ回路。
【請求項４】
前記キャパシタの容量は、前記第１電圧と前記第２電圧とを、前記第１出力ノードの浮遊容量と前記キャパシタの容量とで容量分割した値が、前記第１出力ノードが接続されるトランジスタのしきい値電圧近傍になるように設定されている、ことを特徴とする請求項３に記載のドライバ回路。
【請求項５】
第１電圧の第１電源と第１出力ノードとの間に接続された、第１トランジスタと、
前記第１出力ノードと第２電圧の第２電源との間に接続された、第２トランジスタと、
前記第２電源と前記第２トランジスタとの間に設けられ、前記第２トランジスタがオンになった場合でも、前記第１出力ノードの電圧を、前記第１出力ノードが接続されるトランジスタのしきい値電圧近傍に維持する、電圧維持回路と、
を備える第１インバータを有するドライバ回路を含むことを特徴とするシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ドライバ回路及びドライバ回路を有するシステムに関し、特に、出力ドライバの前段にプレドライバを有するドライバ回路及びそのようなドライバ回路を有するシステムに関する。
【背景技術】
【０００２】
図１は、従来のドライバ回路の構成を示す図である。この図１に示すように、ドライバ回路は、プレドライバ１０と出力ドライバ１２とを備えて構成されている。
【０００３】
プレドライバ１０は、ＣＭＯＳインバータ２０を複数直列に接続することにより構成されている。出力ドライバ１２は、ＣＭＬ（Current Mode Logic）タイプの出力ドライバであり、Ｎ型のＭＯＳトランジスタＮ１、Ｎ２、Ｎ３と抵抗Ｒ１、Ｒ２を備えて構成されている。
【０００４】
トランジスタＮ３には、バイアス電圧ＢＩＡＳが印加されており、このためトランジスタＮ３は定電流回路として機能することとなる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図２は、図１に示したドライバ回路の動作波形を示す図である。この図２に示すように、プレドライバ１０の出力ノードであるノードＭＡＩＮ＿ＰとノードＭＡＩＮ＿Ｎは、例えば０Ｖと電圧ＶＴＥＲＭとの間で振幅する。
【０００６】
トランジスタＮ１、Ｎ２のしきい値電圧をＶＴＨＮとすると、ノードＭＡＩＮ＿Ｎがローレベル（０Ｖ）からハイレベル（電圧ＶＴＥＲＭ）に立ち上がるとき、ノードＭＡＩＮ＿Ｎの電圧が０Ｖから電圧ＶＴＨＮまでの間では、トランジスタＮ１はオフのままである。したがって、出力端子ＴＸ＿Ｐの電圧は低下しない。そして、ノードＭＡＩＮ＿Ｎの電圧がＶＴＨＮになって、初めて、出力端子ＴＸ＿Ｐの電圧が下がり始める。
【０００７】
一方、ノードＭＡＩＮ＿Ｐはハイレベル（電圧ＶＴＥＲＭ）からローレベル（０Ｖ）に落ちるが、ノードＭＡＩＮ＿Ｐの電圧が電圧ＶＴＥＲＭから電圧ＶＴＨＮまで低下したところで、トランジスタＮ２はオフになってしまう。このため、この時点で、出力端子ＴＸ＿Ｎの電圧は、ハイレベル（電圧ＶＴＥＲＭ）まで上がりきってしまう。
【０００８】
このように、トランジスタＮ１とトランジスタＮ２のオン／オフタイミングがずれてしまうため、出力端子ＴＸ＿Ｐの電圧波形と出力端子ＴＸ＿Ｎの電圧波形とは、完全な差動波形にはならない。このため、図２に示すように、出力のハイレベルとローレベルが切り替わる際における出力端子ＴＸ＿Ｐの電圧波形と出力端子ＴＸ＿Ｎの電圧波形の交点（ＶＣＯＭＭＯＮ）は、中間電位より高い電位になってしまう。すなわち、｛（出力端子ＴＸ＿Ｐの電圧）＋（出力端子ＴＸ＿Ｎの電圧）｝／２＝ＶＣＯＭＭＯＮが一定値にならなくなってしまう。
【０００９】
しかし、ドライバ回路に求められる仕様の中には、例えばＰＣＩ−ＥＸＰＲＥＳＳのように、ＶＣＯＭＭＯＮが一定（変動が所定範囲内）であることが求められるものがある。このような仕様の場合には、ドライバ回路のＶＣＯＭＭＯＮが変動することを極力回避する必要がある。
【００１０】
そこで本発明は、前記課題に鑑みてなされたものであり、出力端子ＴＸ＿Ｐの電圧と出力端子ＴＸ＿Ｎの電圧との中間電圧が変動するのを極力回避したドライバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記課題を解決するため、本発明に係るドライバ回路は、
第１電圧の第１電源と第１出力ノードとの間に接続された、第１トランジスタと、
前記第１出力ノードと第２電圧の第２電源との間に接続された、第２トランジスタと、
前記第２電源と前記第２トランジスタとの間に設けられ、前記第２トランジスタがオンになった場合でも、前記第１出力ノードの電圧を、前記第１出力ノードが接続されるトランジスタのしきい値電圧近傍に維持する、電圧維持回路と、
を備える第１インバータを有することを特徴とする。
【００１２】
本発明に係るシステムは、
第１電圧の第１電源と第１出力ノードとの間に接続された、第１トランジスタと、
前記第１出力ノードと第２電圧の第２電源との間に接続された、第２トランジスタと、
前記第２電源と前記第２トランジスタとの間に設けられ、前記第２トランジスタがオンになった場合でも、前記第１出力ノードの電圧を、前記第１出力ノードが接続されるトランジスタのしきい値電圧近傍に維持する、電圧維持回路と、
を備える第１インバータを有するドライバ回路を含むことを特徴とする。
【発明の効果】
【００１３】
２つの出力端子から出力される出力信号の電圧の中間電位が変動するのを極力回避したドライバ回路を提供することができる。
【発明を実施するための最良の形態】
【００１４】
〔第１実施形態〕
図３は、第１実施形態に係るプレドライバ１０の構成を示す図である。この図３においては、ハイ側又はロー側の一方の構成のみを示している。すなわち、この図３には、２段のインバータに相当する回路が示されている。
【００１５】
図３に示すように、本実施形態に係るプレドライバ回路１０は、Ｐ型のＭＯＳトランジスタＰ１０、Ｐ１１と、Ｎ型のＭＯＳトランジスタＰ１２〜Ｐ１５と、キャパシタＣ１０と、抵抗Ｒ１０とを備えて構成されている。
【００１６】
より具体的には、電圧ＶＴＥＲＭの電源とグランドＧＮＤとの間に直列的に接続されたトランジスタＰ１０とトランジスタＮ１２とにより、ＣＭＯＳインバータを構成している。端子ＳＥＲ＿ＭＡＩＮから入力された電圧信号は、トランジスタＰ１０のゲートとトランジスタＮ１２のゲートに入力される。このＣＭＯＳインバータの出力は、トランジスタＰ１０とトランジスタＮ１２の間のノードＳＥＲ＿ＭＡＩＮ＿Ｂから出力される。
【００１７】
同様に、電圧ＶＴＥＲＭの電源とグランドＧＮＤとの間に直列的に接続されたトランジスタＰ１１とトランジスタＮ１３も、ＣＭＯＳインバータを構成しており、ノードＳＥＲ＿ＭＡＩＮ＿ＢがトランジスタＰ１１のゲートとトランジスタＮ１３のゲートに接続されている。このＣＭＯＳインバータの出力は、トランジスタＰ１１とトランジスタＮ１３の間のノードＭＡＩＮから出力される。このノードＭＡＩＮは、図１の出力ドライバ１２におけるトランジスタＮ１のゲート又はトランジスタＮ２のゲートに接続される。
【００１８】
トランジスタＮ１３とグランドＧＮＤとの間に接続されたトランジスタＮ１４のゲートは、ノードＭＡＩＮに接続されている。すなわち、トランジスタＮ１４は、ダイオード接続されている。このため、ノードＭＡＩＮがローレベルであればトランジスタＮ１４はオフになり、ノードＭＡＩＮがハイレベルであればトランジスタＮ１４はオンになる。
【００１９】
トランジスタＮ１３とトランジスタＮ１４の間のノードと、グランドＧＮＤとの間には、キャパシタＣ１０とトランジスタＮ１５とが並列的に接続されている。トランジスタＮ１５のゲートには、ＰＲＥＣＨＣＡＰ信号が入力されている。このＰＲＥＣＨＣＡＰ信号は、相補ブロックを構成しているもう１つのインバータのＳＥＲ＿ＭＡＩＮ＿Ｂから入力される。
【００２０】
このＰＲＥＣＨＣＡＰ信号がハイレベルの場合、トランジスタＮ１５はオンになり、キャパシタＣ１０に蓄積された電荷は放電される。一方、ＰＲＥＣＨＣＡＰ信号がローレベルの場合、トランジスタＮ１５はオフになり、キャパシタＣ１０に電荷が蓄積される状態になる。
【００２１】
抵抗Ｒ１０の一端は電圧ＶＴＥＲＭの電源に接続されており、抵抗Ｒ１０の他端はキャパシタＣ１０に接続されている。このため、トランジスタＮ１４、Ｎ１５がともにオフでも、電圧ＶＴＥＲＭから抵抗Ｒ１０を通って、電流がキャパシタＣ１０に流れ込むように構成されている。
【００２２】
図４に示すように、ノードＳＥＲ＿ＭＡＩＮ＿Ｂの電圧がローレベルからハイレベルに切り替わったとする。この場合、トランジスタＰ１１がオフになり、トランジスタＮ１３がオンになる。このため、ノードＭＡＩＮはローレベルになり、トランジスタＮ１４はオフになる。トランジスタＮ１４がオフになるタイミングは、ノードＭＡＩＮの電圧がＮ型トランジスタのしきい値電圧ＶＴＨＮまで下がった時点である。したがって、ノードＭＡＩＮの電圧は、０Ｖまで下がらず、電圧ＶＴＨＮで一定になる。換言すれば、ノードＭＡＩＮの電圧は、ノードＭＡＩＮが接続されるトランジスタＮ１のしきい値電圧近傍に維持される。
【００２３】
このため、出力ドライバ１２におけるトランジスタＮ１、Ｎ２のオン／オフが切り替わるタイミングが一致するようになり、図５に示すように、ＶＣＯＭＭＯＮが一定になる。すなわち、切り替わりのタイミングにおいても、出力端子ＴＸ＿Ｐの電圧波形と出力端子ＴＸ＿Ｎの電圧波形が差動波形を維持できるようになり、中間電圧ＶＣＯＭＭＯＮの変動を極めて小さいものにすることができる。
【００２４】
ところで、図３においてダイオード接続されたトランジスタＮ１４は、トランジスタ特性の関係から、ノードＭＡＩＮの電圧変化は図４の実線のようにはならず、破線のようになってしまう。すなわち、ノードＭＡＩＮの電圧が低下するにしたがって、電圧の下がる速度が低下してしまう。
【００２５】
そこで、本実施形態においては、キャパシタＣ１０を設けている。すなわち、ノードＭＡＩＮの電圧がハイレベルの間は、トランジスタＮ１５をオンにしておき、キャパシタＣ１０の電荷を放電しておく。ノードＳＥＲ＿ＭＡＩＮ＿Ｂがハイレベルになった時点で、トランジスタＮ１５をオフにし、キャパシタＣ１０が電荷を蓄積できる状態にする。
【００２６】
キャパシタＣ１０に電荷が蓄積されていないので、ノードＭＡＩＮの電圧は、グランド方向に強く引かれることとなり、図４の実線に示すような理想的な変化に近づくこととなる。この際、ノードＭＡＩＮの電圧Ｖは、次のように定まる。すなわち、キャパシタＣ１０の容量をＣとし、ノードＭＡＩＮの浮遊容量をＣ’とすると、Ｖ＝（Ｃ×ＶＴＥＲＭ＋Ｃ’×０）／（Ｃ＋Ｃ’）で算出される電圧に定まる。すなわち、電圧ＶＴＥＲＭとグランドＧＮＤとの電圧を、キャパシタＣ１０の容量とノードＭＡＩＮの浮遊容量とで容量分割した値に定まる。本実施形態においては、この容量分割した電圧Ｖが、Ｎ型のＭＯＳトランジスタのしきい値電圧ＶＴＨＮになるように設定している。なお、ノードＭＡＩＮの浮遊容量は、出力ドライバ１２のトランジスタＮ１又はトランジスタＮ２のゲート容量や、配線容量などにより定まる。
【００２７】
さらに、ノードＭＡＩＮの電圧がしきい値電圧ＶＴＨＮで一定になった場合でも、実際にはトランジスタＮ１４にはサブスレッショルドリーク電流がある。このリーク電流が流れ続けると、ノードＭＡＩＮの電圧は、電圧ＶＴＨＮから次第に低下してしまう。そこで本実施形態においては、抵抗Ｒ１０を介して、電圧ＶＴＥＲＭから電流を供給する。これにより、ノードＭＡＩＮの電圧が電圧ＶＴＨＮに維持されるのである。
【００２８】
これらのことから分かるように、これら、トランジスタＮ１４と、トランジスタＮ１５と、キャパシタＣ１０と、抵抗Ｒ１０が、本実施形態における電圧維持回路を構成する。
【００２９】
図６は、本実施形態に係るドライバ回路の全体構成を示す図である。この図６に示すように、プレドライバ１０は、４つのインバータ１２ａ〜１２ｄを備えて構成されている。そして、インバータ１２ａとインバータ１２ｂとで１つのブロックを構成しており、インバータ１２ｃとインバータ１２ｄとでもう１つのブロックを構成している。
【００３０】
上述したように、一方のブロックのノードＳＥＲ＿ＭＡＩＮ＿Ｂの入力信号が、他方のブロックのトランジスタＮ１５のゲートに入力されている。具体的には、インバータ１２ｂの入力信号が、インバータ１２ｄのトランジスタＮ１５のゲートに入力されており、インバータ１２ｄの入力信号が、インバータ１２ｂのトランジスタＮ１５のゲートに入力されている。インバータ１２ｂの入力信号とインバータ１２ｄの入力信号とは相補信号であり、一方が他方を反転した信号になっている。このため、これにより、ノードＳＥＲ＿ＭＡＩＮ＿Ｂの入力信号がローレベルの間、トランジスタＮ１５をオンにすることができ、キャパシタＣ１０を放電しておくことができる。
【００３１】
以上のように、本実施形態に係るドライバ回路によれば、出力端子ＴＸ＿Ｐの電圧波形と、出力端子ＴＸ＿Ｎの電圧波形の中間電圧ＶＣＯＭＭＯＮの変動を極めて少ないものにすることができる。このため、ドライバ回路の差動出力をより精度の高いものにすることができる。
【００３２】
なお、図７に示すように、ダイオード接続したトランジスタＮ１４は、ＰＮダイオードＤ１０に置き換えることもできる。
【００３３】
〔第２実施形態〕
第２実施形態は、上述した第１実施形態を変形して、出力ドライバ１２をＰ型のＭＯＳトランジスタで構成したものである。図８は、本実施形態に係るドライバ回路の構成を示す図であり、上述した図６に対応する図である。
【００３４】
この図８に示すように、本実施形態に係るドライバ回路におけるプレドライバ１０は、Ｐ型のＭＯＳトランジスタＰ２０〜Ｐ２３と、Ｎ型のＭＯＳトランジスタＮ２４、Ｎ２５と、キャパシタＣ２０と、抵抗Ｒ２０とを備えて構成されている。また、出力ドライバ１２は、Ｐ型のＭＯＳトランジスタＰ３０〜Ｐ３２と、抵抗Ｒ３３、Ｒ３４とを備えて構成されている。
【００３５】
各素子の基本的な役割は、上述した第１実施形態と同様である。すなわち、トランジスタＰ２１はダイオード接続されており、ノードＭＡＩＮ（ＭＡＩＮ＿Ｎ、ＭＡＩＮ＿Ｐ）の電圧がＰ型のＭＯＳトランジスタのしきい値電圧ＶＴＨＰより高くなった時点でオフになる。このため、ノードＭＡＩＮがハイレベルの際に、ノードＭＡＩＮの電圧が電圧ＶＴＥＲＭまで上がりきらないようになる。換言すれば、ノードＭＡＩＮの電圧が、ノードＭＡＩＮが接続されるトランジスタＰ３０、Ｐ３１のしきい値電圧近傍に維持される。キャパシタＣ２０は、ノードＭＡＩＮがローレベルからハイレベルに切り替わる際に、速やかにノードＭＡＩＮの電圧が上昇するように作用する。これら、トランジスタＰ２１と、トランジスタＰ２３と、キャパシタＣ２０と、抵抗Ｒ２０が、本実施形態における電圧維持回路を構成する。
【００３６】
トランジスタＰ２３は、ノードＭＡＩＮがローレベルの場合にオンになり、キャパシタＣ２０の電荷を放電しておき、ノードＭＡＩＮがハイレベルになる際にオフとなり、キャパシタＣ２０に電荷が蓄積される状態にする。抵抗Ｒ２０は、トランジスタＰ２１を流れるリーク電流を相殺する電流を、電圧ＶＴＥＲＭからグランドに流す。
【００３７】
図９は、図８のドライバ回路の動作波形を示す図である。この図９から分かるように、ノードＭＡＩＮ＿Ｐの電圧波形とノードＭＡＩＮ＿Ｎの電圧波形は、ハイレベルであっても電圧ＶＴＥＲＭまで上がり切らなくなる。このため、トランジスタＰ３０とトランジスタＰ３１のオン／オフを切り替えるタイミングが、一致するようになる。したがって、切り替わりのタイミングにおいても、出力端子ＴＸ＿Ｐの電圧波形と出力端子ＴＸ＿Ｎの電圧波形が相補形を維持できるようになり、ＶＣＯＭＭＯＮの変動を極めて小さいものにすることができる。
【００３８】
なお、図１０に示すように、ダイオード接続したトランジスタＰ２１は、ＰＮダイオードＤ２０に置き換えることもできる。
【００３９】
〔第３実施形態〕
図１１は上述した第１実施形態又は第２実施形態のドライバ回路を適用したシリアルインターフェースの構成を示す図である。この図１１に示すように、８ビットのパラレル信号がパラレルシリアル変換器４０に入力される。
【００４０】
そして、このパラレルシリアル変換器４０で、パラレル信号からシリアル信号に変換されて、相補型のシリアル信号がプレドライバ１０に入力される。このシリアル信号は、このプレドライバ１０で１０ｍＡ〜１５ｍＡ程度に増幅されて、出力ドライバ１２に入力される。出力ドライバ１２では、相補型のシリアル信号は２０ｍＡ程度に増幅されて、このチップから出力される。出力ドライバ１２から出力されたシリアル信号は、プリント基板に入力され、伝送線路４２を介して伝送されていく。
【００４１】
このようなシリアルインターフェースとしては、例えば、Ｓ−ＡＴＡ、ＵＳＢ、ＰＣＩ−ＥＸＰＲＥＳＳなどがある。
【００４２】
〔第４実施形態〕
図１２は、パーソナルコンピュータのマザーボード５０の構成を部分的に示すブロック図である。このマザーボード５０には、ＣＰＵ５２と、ＡＳＩＣ５４と、拡張スロット５６とが設けられている。ＡＳＩＣ５４には、上述したドライバ回路とパラレルシリアル変換器とが形成されている。
【００４３】
このため、拡張スロット５６に挿入されたカード上のデータは、パラレル信号でＡＳＩＣ５４まで送信され、このＡＳＩＣ５４でシリアル信号に変換され、増幅されて、ＣＰＵ５２に入力される。
【００４４】
図１３は、拡張スロット５６に挿入されるグラフィックカード６０の構成を部分的に示すブロック図である。このグラフィックカード６０には、インターフェース６２とグラフィックチップ６４とが設けられている。インターフェース６２には、上述したドライバ回路が形成されている。なお、インターフェース６２は、図１４に示すように、グラフィックチップ６６に内蔵されていても良い。
【００４５】
図１５は、ノート型パソコンのＰＣカードスロットに挿入されるＰＣカード７０の構成を部分的に示すブロック図である。このＰＣカード７０は、ＡＳＩＣ７２が設けられており、このＡＳＩＣ７２には、上述したドライバ回路とパラレルシリアル変換器とが形成されている。したがって、ＰＣカードスロットに挿入されたＰＣカード７０は、ＡＳＩＣ７２を介して、ノート型パソコンとデータのやり取りをする。
【００４６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、本発明に係るドライバ回路は、マザーボード５０や、グラフィックカード６０や、ＰＣカード７０に限らず、他の様々なシステムに組み込んで使用することができる。
【００４７】
各素子や回路は、上述したものに限定されるものではなく、同等の動作をする他の素子や回路で実現することもできる。
【図面の簡単な説明】
【００４８】
【図１】従来のドライバ回路の構成を示す回路図。
【図２】図１のドライバ回路の動作波形を示す図。
【図３】第１実施形態に係るプレドライバにおける１ブロックの構成を示す回路図。
【図４】図３のプレドライバ回路の動作波形を示す図。
【図５】図３のプレドライバ回路を用いたドライバ回路の動作波形を示す図。
【図６】第１実施形態に係るプレドライバを用いたドライバ回路の構成を示す回路図。
【図７】第１実施形態に係るドライバ回路の変形例を示す図。
【図８】第２実施形態に係るドライバ回路の構成を示す回路図。
【図９】図８のドライバ回路の動作波形を示す図。
【図１０】第２実施形態に係るドライバ回路の変形例を示す図。
【図１１】各実施形態のドライバ回路を用いたシリアルインターフェースの構成を示すブロック図。
【図１２】図１１のシリアルインターフェースの用いたマザーボードの構成を示すブロック図。
【図１３】図１２のグラフィックカードの拡張スロットに挿入されるグラフィックカードの構成を示すブロック図。
【図１４】図１３のグラフィックカードの変形例を示す図。
【図１５】各実施形態のドライバ回路を用いたＰＣカードの構成を示すブロック図。
【符号の説明】
【００４９】
１０  プレドライバ
１２  出力ドライバ
Ｐ１０、Ｐ１１  Ｐ型のＭＯＳトランジスタ
Ｎ１２〜Ｎ１５  Ｎ型のＭＯＳトランジスタ
Ｒ１０  抵抗
Ｃ１０  キャパシタ
【図１】
2005295185.tif 000003
【図２】
2005295185.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005295185.tif 000011
【図１０】
2005295185.tif 000012
【図１１】
2005295185.tif 000013
【図１２】
2005295185.tif 000014
【図１３】
2005295185.tif 000015
【図１４】
2005295185.tif 000016
【図１５】
2005295185.tif 000017