(57)【要約】      （修正有）【課題】 バックアップ状態に移行したときに、確実にリセットを行うことができる情報処理装置及びリセット制御方法を提供することを目的とする。【解決手段】プログラムにより行うリセット処理及びハードリセット信号によるハードリセットが可能とされた処理部を有する情報処理装置において、外部リセット入力を割込信号として処理部に供給するか、又は該外部リセット入力をハードリセット信号として供給するかを決定する切換情報を保持する情報保持部と、切換情報に基づいて外部リセット入力が前記割込信号又はハードリセット信号として供給されるように切り換える切換部と、バックアップ部とを有し、情報保持部は、バックアップ情報保持部を含み、切換部はバックアップ状態であることを示す情報が保持されたときには、外部リセット入力をハードリセット信号として処理部に供給するように切り換えることを特徴とする。【選択図】図７
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【特許請求の範囲】
【請求項１】
割込信号に応じてプログラムにより行うリセット処理及びハードリセット信号によるハードリセットが可能とされた処理部を有する情報処理装置において、
外部リセット入力を前記割込信号として前記処理部に供給するか、又は該外部リセット入力を前記ハードリセット信号として前記処理部に供給するかを決定する切換情報を保持する情報保持部と、
前記情報保持部に保持された切換情報に基づいて前記外部リセット入力が前記割込信号又は前記ハードリセット信号として前記処理部に供給されるように切り換える切換部と  、
システム電源切断時にバックアップを行うバックアップ部とを有し、
前記情報保持部は、前記バックアップ部がバックアップ状態にあることを示す情報を保持するバックアップ情報保持部を含み、前記切換部は、前記バックアップ情報保持部にバックアップ状態であることを示す情報が保持されたときには、前記外部リセット入力を前記ハードリセット信号として前記処理部に供給するように切り換えることを特徴とする情報処理装置。
【請求項２】
割込信号に応じてプログラムにより行うリセット処理及びハードリセット信号によるハードリセットが可能とされた処理部のリセットを制御するリセット制御方法であって、
外部リセット入力を前記割込信号として前記処理部に供給するか、又は該外部リセット入力を前記ハードリセット信号として前記処理部に供給するかを予め設定された切換情報に基づいて選択可能とされるとともに、システム電源切断時にバックアップを行う構成とされており、
バックアップ状態にあるときには、前記外部リセット入力を前記ハードリセット信号として前記処理部に供給することを特徴とするリセット制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は情報処理装置及びリセット制御方法に係り、特に、割込信号に応じたプログラムによるリセット処理及びハードリセット信号によるハードリセットが可能とされた処理部を有する情報処理装置及びリセット制御方法に関する。
【背景技術】
【０００２】
ＭＰＵへのリセットによるバスサイクルを保証する演算装置が既に提案されている（特許文献１、２、３参照）。
【０００３】
図１は従来の一例のブロック構成図を示す。
【０００４】
従来の情報処理装置１は、ＭＰＵ１１、 バスサイクル検出部１２、リセットマスク回路１３を含む構成とされており、外部リセットの入力のＭＰＵへの伝達を、ＭＰＵのバスサイクルが完了するまで待機した後、リセットがかかる構成とされていた。
【０００５】
このようにすることにより、ＭＰＵ１１がメモリやレジスタへのライト中にリセットが発生すると、正常に書き込みが完了するまで、リセットが待機され、正常に書き込みが完了した後にリセットが発生する。
【０００６】
【特許文献１】特開平５−１２７７８０号公報
【特許文献２】特開平６−２３１２７９号公報
【特許文献３】特開昭６０−２１１５４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかるに、上記の情報処理装置では、ライト中のデータは保証されるが、例えば、個人情報やセキュリティー情報など、あるまとまったブロック単位でなければ意味のないデータが、ＤＭＡやソフトウェアによるブロック転送中にリセットが発生した場合、情報が破壊され、システム的に正常に動作しない可能性がある等の課題があった。また、ＭＰＵが制御するバスは、ＭＰＵの高機能化により、ＰＣＩ、 ＡＧＰ、キャッシュなど複数のバスが独立して動作するものも多く、特にＬＳＩに内蔵したＭＰＵに関しては、内部ＲＡＭ, 内部ＲＯＭ, キャッシュ, 外部メモリ等のバスサイクルを認識するための回路は、非常に複雑な回路になる等の課題があった。さらに、バスサイクルは使用するＭＰＵに依存しており、ＭＰＵ毎に設計しなければならない等の課題があった。
【０００８】
本発明は、上記の点に鑑みてなされたもので、バックアップ状態に移行したときに、確実にリセットを行うことができる情報処理装置及びリセット制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、システム電源切断時のバックアップ状態のときに、外部リセット入力をハードリセット信号として処理部に供給することを特徴とする。
【発明の効果】
【００１０】
上述の如く、本発明によれば、バックアップ状態に移行したときでも外部リセット入力をハードリセット信号として処理部に供給することにより、処理部を確実にリセットすることができる等の特長を有する。
【発明を実施するための最良の形態】
【００１１】
図２は本発明の第１実施例のブロック構成図を示す。
【００１２】
本実施例の情報処理装置１００は、ＭＰＵ１０１、記憶装置１０２、インタフェース回路１０３、リセット切換レジスタ１０４、スイッチ回路１０５、自己リセットレジスタ１０６、論理積（ＡＮＤ）ゲート１０７、リセットスイッチ回路１０８を含む構成とされている。
【００１３】
ＭＰＵ１０１は、記憶装置１０２に記憶されたリセット切換制御プログラムを含むプログラムに基づいてデータ処理を行う。記憶装置１０２は、ＲＯＭ、ＲＡＭ、ＨＤＤなどから構成され、プログラム、データを記憶している。インタフェース回路１０３は、ＭＰＵ１０１と周辺装置（図示せず）とのデータの交換を行う。
【００１４】
リセット切換レジスタ１０４には、電源投入時にＭＰＵ１０１により外部リセット入力をハードリセット入力として用いるか、外部リセット入力をリセット割込として用いるかを識別するためのフラグが設定される。例えば、リセット切換レジスタ１０４に設定されるフラグは、ハードリセット時には「１」、リセット割込時には「０」とされる。
【００１５】
スイッチ回路１０５には、リセットスイッチ回路１０８から外部リセット入力が供給されるとともに、リセット切換レジスタ１０４に保持されたフラグが供給される。スイッチ回路１０５は、リセット切換レジスタ１０４に保持されたフラグが「０」のときには、リセットスイッチ回路１０８からの外部リセット入力はＭＰＵ１０１にリセット割込信号として供給される。リセット割込信号は、例えば、ＮＭＩ（non-maskable interrupt）信号である。また、スイッチ回路１０５は、リセット切換レジスタ１０４に保持されたフラグが「１」のときには、リセットスイッチ回路１０８からの外部リセット入力はＡＮＤゲート１０７に一入力として供給される。なお、スイッチ回路１０５の開放端は、「１」となるように構成されている。
【００１６】
自己リセットレジスタ１０６には、ＭＰＵ１０１からの自己リセット発行指示により自己リセットを行うか、行わないかを決定するフラグが設定される。自己リセットレジスタ１０６に保持されたフラグは、ＡＮＤゲート１０７に供給される。ＡＮＤゲート１０７は、スイッチ回路１０５の出力と、自己リセットレジスタ１０６に保持されたフラグとのＡＮＤ論理を出力する。ＡＮＤゲート１０７の出力は、ＭＰＵ１０１にハードリセット信号として供給される。
【００１７】
リセットスイッチ回路１０８は、ユーザにより操作されるスイッチを含む回路であり、ユーザの操作に応じた二値信号を出力する。リセットスイッチ回路１０８の出力は、通常「１」であり、ユーザによりリセット操作が行われている間「０」となる。
【００１８】
次に、電源投入時にＭＰＵ１０１で実行されるリセット切換処理プログラムの処理について説明する。
【００１９】
図３は本発明の第１実施例のリセット切換処理プログラムの処理フローチャートを示す。
【００２０】
ＭＰＵ１０１は、ステップＳ１−１で電源が投入されると、ステップＳ１−２で記憶装置１０２に記憶されたユーザ設定を参照する。ＭＰＵ１０１は、ステップＳ１−３でユーザ設定がハードリセットか、リセット割込かを判定する。
【００２１】
ＭＰＵ１０１は、ステップＳ１−３でハードリセットが設定されていた場合には、ステップＳ１−４でリセット切換レジスタ１０４にフラグ「１」を設定する。また、ＭＰＵ１０１は、ステップＳ１−３でリセット割込が設定されていた場合には、ステップＳ１−５でリセット切換レジスタ１０４のフラグ「０」を設定する。
【００２２】
以上によりリセット切換レジスタ１０４のフラグが設定される。リセット切換レジスタ１０４に「０」が設定されている場合には、スイッチ回路１０５は、実線で示すようにリセットスイッチ回路１０８の出力をＭＰＵ１０１にリセット割込として供給するように切り換えられる。また、リセット切換レジスタ１０４に「１」が設定されている場合には、スイッチ回路１０５は、破線で示すようにリセットスイッチ回路１０８の出力をＡＮＤゲート１０７に供給するように切り換えられる。
【００２３】
次に、リセットスイッチ回路１０８の操作時のＭＰＵ１０１の動作を説明する。
【００２４】
図４は本発明の第１実施例のリセット操作時のＭＰＵの動作フローチャート、図５、図６は本発明の第１実施例のリセット操作時の動作波形図を示す。
【００２５】
リセット切換レジスタ１０４にフラグ「１」が設定されている、すなわち、ハードリセットが選択されている場合には、スイッチ回路１０５が図２に破線で示すように接続されているため、リセットスイッチ回路１０８からの外部リセット入力は直接ＡＮＤゲート１０７に供給される。図５（Ａ）に示すように外部リセット入力が「０」、すなわち、アクティブになると、ＡＮＤゲート１０７の出力は自己リセットレジスタ１０６のフラグによらず「０」となる。ＭＰＵ１０１のハードリセット端子は、ローアクティブであるので、図５（Ｃ）に示すようにＭＰＵ１０１の内部リセット信号が「０」、すなわち、アクティブになり、リセットがかかる。
【００２６】
また、リセット切換レジスタ１０４にフラグ「０」が設定されている場合には、図６（Ａ）に示すようにリセットスイッチ回路１０８からの外部リセット入力が「０」、すなわち、アクティブになると、外部リセット入力はリセット割込信号としてＭＰＵ１０１に供給される。ＭＰＵ１０１は、ステップＳ２−１で図６（Ｂ）に示すようにリセット割込信号が「１」、すなわち、アクティブになると、ステップＳ２−２で実行中のプログラムを終了処理する。ＭＰＵ１０１はステップＳ２−２で実行中のプログラムが終了すると、ステップＳ２−３で自己リセットレジスタ１０６に「０」が設定される。
【００２７】
ステップＳ２−３で自己リセットレジスタ１０６に「０」が設定されると、ＡＮＤゲート１０７の出力が「０」となる。よって、ＭＰＵ１０１のハードリセット端子が「０」となるので、図６（Ｃ）に示すように内部リセット信号が「０」、すなわち、アクティブになる。このため、ＭＰＵ１０１にリセットがかかる。
【００２８】
以上により、外部リセット入力によるＭＰＵ１０１のリセット動作をユーザがリセット割込によるリセット又はハードリセットのいずれかに設定できる。
【００２９】
なお、本実施例では、ユーザの設定によりリセット割込によるリセット又はハードリセットのいずれかを選択可能としたが、次に説明する第２実施例のように電源バックアップが行われた後、ハードリセットをかけるようにしてもよい。
【００３０】
図７は本発明の第２実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００３１】
本実施例では、システム電源オフ時に常にハードリセットがかかるようにしたものである。
【００３２】
本実施例の情報処理装置２００は、通常動作時には、システム電源２０１により動作し、システム電源２０１がオフのときには、バックアップ部２０２により必要最小限の回路だけが動作する構成とされている。また、本実施例の情報処理装置２００は、リセット切換レジスタ１０４及び自己リセットレジスタ１０６に代えてバックアップ要因レジスタ２０３を設け、バックアップ要因レジスタ２０３によりスイッチ回路１０５を制御するように構成した。
【００３３】
バックアップ要因レジスタ２０３は、ＭＰＵ１０１からの設定により「０」がセットされ、バックアップ部２０２からのバックアップ制御信号により「１」がセットされる。バックアップ要因レジスタ２０３の出力は、スイッチ回路１０５に供給される。スイッチ回路１０５は、バックアップ要因レジスタ２０３の出力が「０」のときには、実線で示すようにリセットスイッチ回路１０８からの外部リセット入力をＭＰＵ１０１にリセット割込信号として供給する。スイッチ回路１０５は、バックアップ要因レジスタ２０３の出力が「１」のときには、破線で示すようにリセットスイッチ回路１０８からの外部リセット入力をＭＰＵ１０１にハードリセット信号として供給する。
【００３４】
バックアップ部２０２は、バックアップ電源２１１、バックアップ制御回路２１２、バックアップメモリ２１３、ＲＴＣ（real time clock）２１４を含む構成とされている。
【００３５】
バックアップ電源２１１は、システム電源２０１のオフ時に電源を供給する。バックアップ制御回路２１２は、システム電源２０１を監視していて、システム電源２０１がオフのときには、バックアップメモリ２１３及びＲＴＣ２１４にバックアップ電源２１１から電源を供給するとともに、バックアップ制御信号を供給する。なお、バックアップメモリ２１３には、ハードウェアの構成情報などが保持されている。また、ＲＴＣ２１４は、現在の時刻、年月日をカウントし、出力する。
【００３６】
また、バックアップ要因レジスタ２０３は、例えば、フリップフロップから構成され、ＭＰＵ１０１からの指示によりフラグ「０」が書き込まれる。バックアップ要因レジスタ２０３のセット端子には、バックアップ制御回路２１２からバックアップ制御信号が供給されている。バックアップ制御信号は「０」でアクティブになり、バックアップ状態を示す。バックアップ要因レジスタ２０３は、バックアップ制御信号が「０」になると、「１」がセットされる。
【００３７】
次に、本実施例の情報処理装置２００の動作を図面とともに説明する。
【００３８】
図８は本発明の第２実施例のＭＰＵの処理フローチャートを示す。
【００３９】
ＭＰＵ１０１は、ステップＳ3−１でバックアップ要因レジスタ２０３をリードし、ステップＳ３−２で内部にバックアップ要因がセットされている場合は、ステップＳ３−２でバックアップ要因レジスタ２０３に「０」をセットする。
【００４０】
バックアップ要因レジスタ２０３に「０」がセットされると、バックアップ要因レジスタ２０３の出力が「０」になるので、スイッチ回路１０５が実線で示すように接続され、リセットスイッチ回路１０８からの外部リセット入力は、ＭＰＵ１０１にリセット割込信号として供給される。
【００４１】
このため、ＭＰＵ１０１が完全に立ち上がった後、リセットスイッチ回路１０８からの外部リセット入力が「０」、すなわち、アクティブになると、リセット割込信号が「０」、すなわち、アクティブになる。このため、ＭＰＵ１０１は、通常のリセット割込によるリセット処理を行なう。なお、通常のリセット割込によるリセット処理は、そのとき、実行中のプログラムを終了した後にリセットを行う処理である。
【００４２】
また、ＭＰＵ１０１が完全に立ち上がっておらず、バックアップ要因レジスタが「０」になっていないときに、リセットスイッチ回路１０８からの外部リセット入力が「０」、すなわち、アクティブになると、外部リセット入力はＭＰＵ１０１にハードリセット信号として供給されるので、ＭＰＵ１０１にはハードリセットがかかる。
【００４３】
以上のようにＭＰＵ１０１の動作状態をバックアップ部２０２の動作状態から判定し、ＭＰＵ１０１が起動途中、すなわち、ＭＰＵ１０１の状態が不確定の場合には外部リセット入力はハードリセット信号としてＭＰＵ１０１に供給され、ＭＰＵ１０１が起動した後、すなわち、ＭＰＵ１０１の状態が確定した後には外部リセット入力はリセット割込信号としてＭＰＵ１０１に供給される。このように、必要に応じて自動的にリセット方式を切り換えることが可能となり、ＭＰＵ１０１の状態によらずＭＰＵ１０１を確実にリセットすることができる。
【００４４】
図９に本発明の第３実施例のブロック構成図を示す。同図中、図２と同一構成部分には同一符号を付し、その説明は省略する。
【００４５】
本実施例の情報処理装置３００は、リセットが確実に行われるように構成したものである。本実施例の情報処理装置３００は、自己リセットレジスタ１０６、バックアップ要因レジスタ２０３、リセット要因レジスタ３０１及びスイッチ回路１０５、ＡＮＤゲート１０７、ＯＲゲート３０２によりリセットスイッチ回路１０８からの外部リセット入力をリセット割込信号としてＭＰＵ１０１に供給するか、ハードリセット信号としてＭＰＵ１０１に供給するかを制御する構成とされている。
【００４６】
リセット要因レジスタ３０１は、自己リセットレジスタ１０６の出力が「０」すなわち、アクティブになると「１」、すなわち、アクティブとされ、ＭＰＵ１０１からの指示により「０」、すなわち、クリアされる。
【００４７】
ＯＲゲート３０２には、バックアップ要因レジスタ２０３の出力及びリセット要因レジスタ３０１の出力が供給されている。ＯＲゲート３０２は、バックアップ要因レジスタ２０３の出力とリセット要因レジスタ３０１の出力とのＯＲ論理を出力する。ＯＲゲート３０２の出力は、スイッチ回路１０５に供給される。
【００４８】
スイッチ回路１０５は、ＯＲゲート３０２の出力が「０」のとき図９に実線で示すようにリセットスイッチ回路１０８からの外部リセット入力をＭＰＵ１０１にリセット割込信号として供給する。また、スイッチ回路１０５は、ＯＲゲート３０２からの出力が「１」のときは、リセットスイッチ回路１０８からの外部リセット入力をハードリセット信号としてＭＰＵ１０１に供給する。
【００４９】
次に本実施例の動作を説明する。まず、ＭＰＵ１０１の起動時の動作を説明する。
【００５０】
起動時には、自己リセットレジスタ１０６に「０」が保持される。自己リセットレジスタ１０６に「０」が保持されると、リセット要因レジスタ３０１に「１」が保持される。また、第２実施例で説明したようにバックアップ要因レジスタ２０３が「０」、すなわち、アクティブとされるため、スイッチ回路１０５は図９に破線で示すように外部リセット入力を破線で示すように供給する。すなわち、外部リセット入力は、ＡＮＤゲート１０７に供給される。ＡＮＤゲート１０７は、スイッチ回路１０５からの入力と自己リセットレジスタ１０６とのＡＮＤ論理を出力するので、外部リセット入力が「０」、すなわち、アクティブになると、ハードリセット信号が「０」、すなわち、アクティブとなる。よって、ＭＰＵ１０１には、ハードリセットがかかる。なお、ＭＰＵ１０１の起動後は、バックアップ要因レジスタ２０３には、ＭＰＵ１０１が実行するプログラムにより「１」がセットされる。
【００５１】
ＭＰＵ１０１の起動後は、バックアップ要因レジスタ２０３及びリセット要因レジスタ３０１が共に「０」とされるため、ＯＲゲート３０２の出力は、「０」とされる。よって、リセットスイッチ回路１０８からの外部リセット入力は、ＭＰＵ１０１にリセット割込信号として供給される。
【００５２】
図１０は本発明の一実施例のＭＰＵの動作フローチャートを示す。
【００５３】
ＭＰＵ１０１は、ステップＳ４−１でリセットスイッチ回路１０８からの外部リセット入力が「０」、すなわちに、アクティブになると、リセット割込信号が「０」となるため、リセット割込によるリセットがかかる。ＭＰＵ１０１は、リセット割込によるリセットがかかると、ステップＳ４−２で実行していたプログラムを終了するための処理を実行する。
【００５４】
ＭＰＵ１０１は、プログラムを終了すると、ステップＳ４−３で自己リセットレジスタ１０６に「０」をセットする。自己リセットレジスタ１０６に「０」が保持されると、リセット要因レジスタ３０１に「１」が保持される。リセット要因レジスタ３０１に「１」が保持されると、ＯＲゲート３０２の出力が「１」となる。このため、スイッチ回路１０５が図９に破線で示すように切り換えられる。よって、このとき、リセットスイッチ回路１０８からの外部リセット入力が「０」、すなわち、アクティブになると、ＭＰＵ１０１にはハードリセットがかかり、確実にリセットされる。
【００５５】
一方、自己リセットレジスタ１０６に「０」が保持されると、ＡＮＤゲート１０７の出力であるハードリセット信号が「０」、すなわち、アクティブとされる。ハードリセット信号がアクティブとされると、ＭＰＵ１０１にはハードリセットがかかる。
【００５６】
なお、ＭＰＵ１０１は、起動後、リセット要因レジスタ３０１に「０」を保持する。
【００５７】
リセット要因レジスタ３０１に「０」が保持されることにより、ＯＲゲート３０２の出力が「０」となるため、スイッチ回路１０５は、図９に実線で示すようにリセットスイッチ回路１０８からの外部リセット入力をＭＰＵ１０１にリセット割込信号として供給する。
【００５８】
以上のように、ＭＰＵ１０１の起動時には、リセットスイッチ回路１０８からの外部リセット入力をハードリセット信号としてＭＰＵ１０１に供給可能とし、ＭＰＵ１０１の起動後には、外部リセット入力をリセット割込信号としてＭＰＵ１０１に供給可能とする。また、ＭＰＵ１０１の起動後、外部リセット入力がアクティブになったときには、実行中のプログラムを終了した後、ハードリセットがかかるように構成されている。なお、このとき、リセット要因レジスタ３０１によりスイッチ回路１０５を外部リセット入力がハードリセット信号として供給されるように切り換えることにより、リセットスイッチ回路１０８からの外部リセット入力がアクティブになっても、ＭＰＵ１０１にハードリセットをかけることができる。よって、リセット動作を確実に行わせることが可能となる。
【００５９】
また、リセット動作を一本の外部リセット入力により行うことができるので、ＭＰＵ１０１の内部でリセット動作に矛盾が生じることがなく、ＭＰＵ１０１がリセット動作を確実に行うことができる。
【００６０】
なお、第１乃至第３実施例では、ＭＰＵ１０１は各レジスタの内容をクリアするだけで、処理を実行できるので、ＭＰＵ１０１の処理を簡略化できる。
【００６１】
また、上記第１乃至第３実施例ではリセットのための信号をローアクティブとなるように論理を設定したが、これに限定されるものではなく、ハイアクティブとしたり、あるいはローアクティブとハイアクティブとを混在させたりしてもよい。
【００６２】
また、上述第１乃至第３実施例のリセット切り換えのための回路は、ＭＰＵ１０１とは別のチップで構成しても、１チップのＬＳＩに搭載するようにしてもよい。
【図面の簡単な説明】
【００６３】
【図１】従来の一例のブロック構成図である。
【図２】本発明の第１実施例のブロック構成図である。
【図３】本発明の第１実施例のリセット切換処理プログラムの処理フローチャートである。
【図４】本発明の一実施例のリセット操作時のＭＰＵの動作フローチャートである。
【図５】本発明の一実施例のリセット操作時の動作波形図である。
【図６】本発明の一実施例のリセット操作時の動作波形図である。
【図７】本発明の第２実施例のブロック構成図である。
【図８】本発明の第２実施例のＭＰＵの処理フローチャートである。
【図９】本発明の第３実施例のブロック構成図である。
【図１０】本発明の一実施例のＭＰＵの動作フローチャートである。
【符号の説明】
【００６４】
１００、２００、３００ 情報処理装置
１０１ ＭＰＵ
１０２ 記憶装置
１０３ インタフェース回路
１０４ リセット切換レジスタ
１０５ スイッチ回路
１０６ 自己リセットレジスタ
１０７ ＡＮＤゲート
１０８ リセットスイッチ回路
２０１ システム電源
２０２ バックアップ部
２０３ バックアップ要因レジスタ
２１１ バックアップ電源
２１２ バックアップ制御回路
２１３ バックアップメモリ
２１４ タイマ
３０１ リセット要因レジスタ
３０２ ＯＲゲート
【図１】
2005174357.tif 000003
【図２】
2005174357.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005174357.tif 000009
【図８】
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【図９】
2005174357.tif 000011
【図１０】
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