(57)【要約】 【課題】      歩留まりの低下を抑制し，信頼性，配線効率に優れ，プロセス処理時間を短縮できる自動設計装置，自動設計方法，及びこれらを用いて製造可能なレチクルセット，半導体集積回路を提供する。【解決手段】  第１終端領域パターン１１０Ｐ1を含む第１配線パターン１１０を有する第１のレチクル８０ｂと，第１終端領域パターン１１０Ｐ1の投影像の領域に投影されるビアパターン１２０Ｐ1を有する第２のレチクル８１ｂと，第１終端領域パターン１１０Ｐ1の投影像とビアパターン１２０Ｐ1の投影像とが重複する領域に投影され，第１終端領域パターン１１０Ｐ1と同一方向に伸延する帯状の第２終端領域パターン１３０Ｐ1及び第２終端領域パターン１３０Ｐ1の端部に接続され第２終端領域パターン１３０Ｐ1の伸延する方向に対して斜めに伸延する第２線部パターン１３０Ｐ2とを含む第２配線パターン１３０Ｐを有する第３のレチクル８２ｂとを備える。【選択図】            図１
2005208473.tif 000002
【特許請求の範囲】
【請求項１】
帯状の第１終端領域パターンを含む第１配線パターンを有する第１のレチクルと，
前記第１終端領域パターンの投影像の領域に投影される複数のビアパターンを有する第２のレチクルと，
前記第１終端領域パターンの投影像と前記ビアパターンの投影像とが重複する領域に投影され，前記第１終端領域パターンと同一方向に伸延する帯状の第２終端領域パターン及び前記第２終端領域パターンの端部に接続され前記第２終端領域パターンの伸延する方向に対して斜めに伸延する帯状の第２線部パターンとを含む第２配線パターンを有する第３のレチクル
とを備えることを特徴とするレチクルセット。
【請求項２】
前記複数のビアパターンは，前記第２終端領域パターンと前記第２線部パターンとの接続部分を避けて投影される位置に配置されることを特徴とする請求項１に記載のレチクルセット。
【請求項３】
前記ビアパターンは八角形であることを特徴とする請求項１又は２に記載のレチクルセット。
【請求項４】
前記第１配線パターンから離間して配置された八角形のダミーパターンを，前記第１のレチクルに更に含むことを特徴とする請求項１〜３のいずれか１項に記載のレチクルセット。
【請求項５】
帯状の第１終端領域を含む第１配線と，
前記第１配線上に配置された層間絶縁膜と，
前記層間絶縁膜に埋め込まれ，前記第１終端領域に接続された複数のビアプラグと，
前記層間絶縁膜上に前記第１終端領域に重なり合うように前記第１終端領域の伸延する方向に伸延し，前記複数のビアプラグに接続された帯状の第２終端領域及び前記第２終端領域の端部に接続され，前記第２終端領域の伸延する方向に対して斜めに伸延する帯状の第２線部を含む第２配線
とを備えることを特徴とする半導体集積回路。
【請求項６】
前記第１配線が配置される層と同一層又は前記第２配線が配置される層と同一層に，前記第１配線又は前記第２配線から離間して配置されたダミーパターンを含むことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
一組の対角がそれぞれ鋭角となる四角形により外形が定義されたセルが前記第１配線に接続されることを特徴とする請求項５又は６に記載の半導体集積回路。
【請求項８】
セルを配置し，前記セルに電気的に接続される複数の配線層と前記複数の配線層の間の概略設定ビアの形状情報を格納するライブラリ情報格納部と，
前記セル，前記複数の配線層及び前記概略設定ビアの設計情報を格納するレイアウト設計情報格納部と，
前記ライブラリ情報格納部及び前記レイアウト設計情報格納部から前記形状情報及び前記設計情報を読み出し，前記概略設定ビアの周囲に存在し得る図形環境に応じて前記概略設定ビアの大きさ及び形状をそれぞれ最適化した最適ビアのリストを作成する最適ビアリスト作成手段と，
前記最適ビアのリストを格納する最適ビアリスト格納部と，
前記ライブラリ情報格納部及び前記レイアウト設計情報格納部から前記形状情報及び前記設計情報を読み出して，前記セル，前記セルに複数の配線層及び前記概略設定ビアを配置して半導体集積回路のレイアウトを自動設計するレイアウト設計手段と，
前記レイアウトから前記概略設定ビアを抽出し，前記最適ビアリスト格納部に格納された前記最適ビアに置き換える最適ビア置き換え手段
とを備えることを特徴とする自動設計装置。
【請求項９】
前記最適ビアリスト作成手段は、
前記ライブラリ情報格納部及び前記レイアウト設計情報格納部から前記概略設定ビアの前記形状情報及び前記設計情報を読み出し，前記レイアウト設計手段が設計し得る前記概略設定ビアの全てのビア配置パターンを作成するビア配置パターン設計部と、
前記ビア配置パターンの前記概略設定ビアと前記概略設定ビアの周囲に存在する隣接ビアとの配置環境を考慮したリソグラフィーシミュレーションを実行し，前記概略設定ビアの大きさ及び形状を最適化した最適ビア情報を決定するリソグラフィーシミュレーション実行部と、
前記図形環境及び前記最適ビア情報に基づいて、前記最適ビアのリストを作成する最適ビアリスト作成部
とを含むことを特徴とする請求項８に記載の自動設計装置。
【請求項１０】
前記ライブラリ情報格納部は、前記配線層の周囲に配置するダミーパターンの形状情報を格納するダミーパターン形状情報格納部を含み、
前記レイアウト設計情報は、前記ダミーパターンの設計情報を格納するダミーパターン設計情報格納部を含み、
前記レイアウト設計手段は、前記ダミーパターンの前記形状情報及び前記設計情報を読み出して、前記配線層の周囲に前記配線層と離間して前記ダミーパターンを配置するためのダミーパターン設計部を更に含むことを特徴とする請求項８又は９に記載の自動設計装置。
【請求項１１】
ライブラリ情報格納部が，セルを配置し，前記セルに電気的に接続される複数の配線層と前記複数の配線層の間の概略設定ビアの形状情報を格納するステップと，
レイアウト設計情報格納部が，前記セル，前記複数の配線層，及び前記概略設定ビアの設計情報を格納するステップと，
最適ビアリスト作成手段が，前記ライブラリ情報格納部及び前記レイアウト設計情報格納部から前記形状情報及び前記設計情報を読み出し，前記概略設定ビアの周囲に存在し得る図形環境に応じて前記概略設定ビアの大きさ及び形状をそれぞれ最適化した最適ビアのリストを作成するステップと，
最適ビアリスト格納部が，前記最適ビアのリストを格納するステップと，
レイアウト設計手段が，前記ライブラリ情報格納部及び前記レイアウト設計情報格納部から前記形状情報及び前記設計情報を読み出して，前記セル，前記セルに複数の配線層及び前記概略設定ビアを配置して半導体集積回路のレイアウトを自動設計するステップと，
最適ビア置き換え手段が，前記レイアウトから前記概略設定ビアを抽出し，前記最適ビアリスト格納部に格納された前記最適ビアに置き換えるステップ
とを備えることを特徴とする自動設計方法。
【請求項１２】
前記最適ビアリスト作成手段が前記最適ビアのリストを作成するステップは，
ビア配置パターン設計部が，前記ライブラリ情報格納部及び前記レイアウト設計情報格納部から前記概略設定ビアの前記形状情報及び前記設計情報を読み出して，前記レイアウト設計手段が設計し得る前記概略設定ビアの全てのビア配置パターンを作成するステップと、
リソグラフィーシミュレーション実行部が，前記ビア配置パターンの前記概略設定ビアと前記概略設定ビアの周囲に存在する隣接ビアとの配置環境を考慮したリソグラフィーシミュレーションを実行し，前記概略設定ビアを最適化する最適ビア情報を決定するステップと、
最適ビアリスト作成部が，前記図形環境及び前記最適ビア情報に基づいて、前記最適ビアのリストを作成するステップ
とを含むことを特徴とする請求項１１に記載の自動設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，自動設計装置に係り、特に、斜め配線を用いた自動設計装置，自動設計方法，及びこれらを用いて製造可能なレチクルセット，半導体集積回路に関する。
【背景技術】
【０００２】
半導体集積回路の微細化が進むにつれ、設計通りにシリコン基板上に半導体装置を加工するのが難しくなってきている。そこで，設計通りに加工するための様々な工夫が加えられると同時に、歩留まりや信頼性向上の観点からも様々な施策が施されている。
【０００３】
０．２μｍ以下の微細な配線パターンを用いた集積回路装置のマスク作成にあたっては、パターンの粗密に伴う光近接効果補正（ＯＰＣ）が広範に適用されている。パターンの疎な領域にあるいわゆる孤立配線パターンに対しては、レチクルの配線パターン幅の拡大を行うことで、プロセスの過程で孤立配線パターンが細る等の不具合を防止するものである。孤立配線パターンが細くなる不具合は、異なる配線層間を接続する孤立ビアについても存在する。特に，０．１４μｍ以下の線幅ルールを用いた設計では、ＯＰＣの際に，孤立ビアを予め最適化されたビアパターンに置き換える等の様々な手法が提案されている（例えば，特許文献１及び２参照。）。
【０００４】
半導体集積回路の配線の結線方法においては，従来、ある配線層から他の配線層へ接続する場合にビアは１つしか用いられていなかった。しかし近年は、配線効率をあえて落としても，半導体回路の集積度に影響の少ない箇所に複数のビアを配置することにより，配線の信頼性を向上させる施策がとられている。
【０００５】
半導体集積回路を設計通りに加工して信頼性を向上させるために，配線設計後の設計パターン上にダミーパターンを追加する方法がある。この方法は，設計パターン上にダミーパターンを発生させてパターンの粗密分布を一定にすることにより半導体集積回路の製造の手助けをするもので，金属から構成される配線層においては「メタルフィル工程」として一般に知られている。従来のメタルフィル工程では、設計レイアウト上の配線の空き領域に対して図形の論理演算を行ってダミーパターンを発生させる手法、もしくは配線の空き領域に四角形の図形をアレイ状に発生させる手法がとられてきた。
【０００６】
一方，半導体集積回路に搭載する基本セルは，基本となるトランジスタのドライブ能力を高くすることが望まれている。「ドライブ能力を高くする」とは，トランジスタのゲート幅の拡大を意味し，この結果、セルの大きさを大きくしなければならないという要求が発生する。従来は、ゲート幅方向のセルの大きさを大きくしてドライブ能力を向上させる手法、又はゲート長を長くしてセルの内部でベントゲートやゲートの分岐等を行う手法が採用されていた。
【０００７】
しかし，上述した方法では，以下の点において，半導体集積回路を設計値通りに加工する，あるいは歩留まりや信頼性向上を図るための対策としては十分ではなかった。
【０００８】
既存パターン上に発生した孤立配線に対して配線幅やビア形状の拡大を行うＯＰＣ処理は，処理データ量が多く，プロセス処理時間が長くなる。レイアウト上で他の配線から孤立した孤立ビアを予め最適化されたビアパターンに置き換える手法を用いれば，処理時間を短縮することはできる。しかし，孤立ビアと孤立ビア周辺に存在する他のビアとの関係に対する光近接効果の検討は十分になされておらず，露光後の孤立ビアのパターンの縮小により歩留まりの低下が生じる場合がある。
【０００９】
また，従来の配線の結線方法では，複数のビアを用いる場合には，いずれかの配線層で９０度の直角な折れ曲がり線分が発生する。９０度の角をできるだけ設計値通りに実現するために，ＯＰＣ又はマスクデータプレパレーション（ＭＤＰ）等による様々な工夫が行われているにも関わらず、実際に加工される基板上には９０度の折れ曲がり部分に丸みが生じる。このため，上下の配線層のメタル配線同士を複数のビアを用いて接続する際に，ビアの配置箇所にメタル配線が達しない現象（ショートニング）が発生し，接続不良を生じる。
【００１０】
設計したいレイアウトに対して図形の論理演算を行い，配線の空き領域にダミーパターンを発生させる方法は，対象とする図形が長方形を基本とする場合は効果的である。しかし、斜め配線の採用により，斜めの図形が設計パターン上に多数含まれる場合に単純に図形演算を行うだけでは、工程上問題となる図形が発生する。したがって，問題となる図形を修正するための処理を更に行わなければならず，処理が複雑化する。四角形をアレイ状に配置する方法も，斜め図形との組合せによっては所望のダミーパターンを生成できない場合がある。
【００１１】
また，セルのゲート幅方向の大きさを大きくしてドライブ能力を向上させる手法、あるいはゲート長方向のセルの長さを長くし，セルの内部でベントゲートやゲートの分岐等を行う手法を用いる場合では，個々のセルに配置する配線の集積度が低下する。
【００１２】
【特許文献１】特開２００２−３２９７８３号公報
【特許文献１】特開２００２−３２８４５７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明の目的とするところは、歩留まりの低下を抑制し，信頼性，配線効率に優れ，プロセス処理時間を短縮できる自動設計装置，自動設計方法，及びこれらを用いて製造可能なレチクルセット，半導体集積回路を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の第１の特徴は、（イ）帯状の第１終端領域パターンを含む第１配線パターンを有する第１のレチクルと，（ロ）第１終端領域パターンの投影像の領域に投影される複数のビアパターンを有する第２のレチクルと，（ハ）第１終端領域パターンの投影像とビアパターンの投影像とが重複する領域に投影され，第１終端領域パターンと同一方向に伸延する帯状の第２終端領域パターン及び第２終端領域パターンの端部に接続され第２終端領域パターンの伸延する方向に対して斜めに伸延する帯状の第２線部パターンとを含む第２配線パターンを有する第３のレチクルとを備えるレチクルセットであることを要旨とする。
【００１５】
本発明の第２の特徴は、（イ）帯状の第１終端領域を含む第１配線と，（ロ）第１配線上に配置された層間絶縁膜と，（ハ）層間絶縁膜に埋め込まれ，第１終端領域に接続された複数のビアプラグと，（ニ）層間絶縁膜上に第１終端領域に重なり合うように第１終端領域の伸延する方向に伸延し，複数のビアプラグに接続された帯状の第２終端領域及び第２終端領域の端部に接続され，第２終端領域の伸延する方向に対して斜めに伸延する帯状の第２線部を含む第２配線とを備える半導体集積回路であることを要旨とする。
【００１６】
本発明の第３の特徴は，（イ）セルを配置し，セルに電気的に接続される複数の配線層と複数の配線層の間の概略設定ビアの形状情報を格納するライブラリ情報格納部と，（ロ）セル，複数の配線層及び概略設定ビアの設計情報を格納するレイアウト設計情報格納部と，（ハ）ライブラリ情報格納部及びレイアウト設計情報格納部から形状情報及び設計情報を読み出し，概略設定ビアの周囲に存在し得る図形環境に応じて概略設定ビアの大きさ及び形状をそれぞれ最適化した最適ビアのリストを作成する最適ビアリスト作成手段と，（ニ）最適ビアのリストを格納する最適ビアリスト格納部と，（ホ）ライブラリ情報格納部及びレイアウト設計情報格納部から形状情報及び設計情報を読み出して，セル，セルに複数の配線層及び概略設定ビアを配置して半導体集積回路のレイアウトを自動設計するレイアウト設計手段と，（ヘ）レイアウトから概略設定ビアを抽出し，最適ビアリスト格納部に格納された最適ビアに置き換える最適ビア置き換え手段とを備える自動設計装置であることを要旨とする。
【００１７】
本発明の第４の特徴は，（イ）ライブラリ情報格納部が，セルを配置し，セルに電気的に接続される複数の配線層と複数の配線層の間の概略設定ビアの形状情報を格納するステップと，（ロ）レイアウト設計情報格納部が，セル，複数の配線層，及び概略設定ビアの設計情報を格納するステップと，（ハ）最適ビアリスト作成手段が，ライブラリ情報格納部及びレイアウト設計情報格納部から形状情報及び設計情報を読み出し，概略設定ビアの周囲に存在し得る図形環境に応じて概略設定ビアの大きさ及び形状をそれぞれ最適化した最適ビアのリストを作成するステップと，（ニ）最適ビアリスト格納部が，最適ビアのリストを格納するステップと，（ホ）レイアウト設計手段が，ライブラリ情報格納部及びレイアウト設計情報格納部から形状情報及び設計情報を読み出して，セル，セルに複数の配線層及び概略設定ビアを配置して半導体集積回路のレイアウトを自動設計するステップと，（ヘ）最適ビア置き換え手段が，レイアウトから概略設定ビアを抽出し，最適ビアリスト格納部に格納された最適ビアに置き換えるステップとを備える自動設計方法であることを要旨とする。
【発明の効果】
【００１８】
本発明によれば、歩留まりの低下を抑制し，信頼性，配線効率に優れ，プロセス処理時間を短縮できる自動設計装置，自動設計方法，及びこれらを用いて製造可能なレチクルセット，半導体集積回路が提供できる。
【発明を実施するための最良の形態】
【００１９】
次に、図面を参照して、本発明の第１〜第４の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。また、図面は模式的なものであり、厚みと平均寸法の関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。以下に示す第１〜第４の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は構成部品の材質、形状、構造、配置等を下記のものに特定するものではない。この発明の技術的思想は、特許請求の範囲において種々の変更を加えることができる。
【００２０】
（第１の実施の形態）
−自動設計装置−
本発明の第１の実施の形態に係る自動設計装置は，図１に示すように，操作者からのデータや命令などの入力を受け付ける入力装置３と，レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１と，レイアウト結果等を出力する出力装置４と，半導体集積回路のレイアウト設計に必要な所定のデータ等を格納した主記憶装置２，プログラム記憶装置５，及びデータ記憶装置６を備えるコンピュータシステムである。主記憶装置２，入力装置３，出力装置４，プログラム記憶装置５及びデータ記憶装置６は，それぞれＣＰＵ１に接続されている。
【００２１】
ＣＰＵ１は，最適ビアリスト作成手段１０，レイアウト設計手段２０，最適ビア置き換え手段３０，及び設計違反判定手段４０を備える。「最適ビアリスト」とは，レイアウト設計手段２０により自動設計可能なビア（以下において，「概略設定ビア」という。）と，概略設定ビアの周囲に存在する他のビア（以下において，「隣接ビア」という。）等との位置関係及び距離等の配置環境を考慮したリソグラフィーシミュレーションを実行した結果，形状及び大きさが最適化された「最適ビア」を，配置環境毎にリスト化したファイルである。
【００２２】
最適ビアリスト作成手段１０は，ビア配置パターン設計部１１，リソグラフィーシミュレーション実行部１２，及び最適ビアリスト作成部１３を備える。ビア配置パターン設計部１１は，主記憶装置２に格納されたビア形状情報及びビア設計情報に基づいて自動配置処理を行い，レイアウト設計手段２０が設計し得る全ての概略設定ビアのビア配置パターン例を作成する。リソグラフィーシミュレーション実行部１２は，ビア配置パターン設計部１１により設計された概略設定ビアのビア配置パターン例に基づいて、リソグラフィーシミュレーションを行う。
【００２３】
リソグラフィーシミュレーション実行部１２は，図４及び図５に示すように，配置パターンにおける概略設定ビア１００Ｄと概略設定ビア１００Ｄの周囲に存在する隣接ビア１０１Ｄとの「配置関係」，即ち概略設定ビア１００Ｄと隣接ビア１０１Ｄとの「位置関係ｃ及び距離ｒ」を「環境プロファイル」として抽出する。位置関係ｃを示す環境プロファイルは，図４に示すように，概略設定ビア１００Ｄの周辺の領域を８つの領域に分割し，分割した８つの領域のそれぞれに対して隣接ビア１０１Ｄが存在するか否かを「１」と「０」のビットフラグで評価することにより決定可能である。
【００２４】
例えば，図４においては，概略設定ビア１００Ｄの周囲を８つに分割した領域のうちの１つである「領域０」には隣接ビア１０１Ｄが存在するので，リソグラフィーシミュレーション実行部１２は「領域０」を「１」と評価する。同様に、「領域１」には隣接ビア１０１Ｄが存在するので，リソグラフィーシミュレーション実行部１２は「領域１」を「１」と評価する。このように，リソグラフィーシミュレーション実行部１２は，概略設定ビア１００Ｄの周囲の領域２〜７の全てに対して環境プロファイルの抽出を行い，概略設定ビア１００Ｄと隣接ビア１０１Ｄとの位置関係を８桁のビットフラグで数値化する。この結果，図４の位置関係ｃを示す環境プロファイルは「１１１１１１１１」となる。
【００２５】
リソグラフィーシミュレーション実行部１２は，概略設定ビア１００Ｄと隣接ビア１０１Ｄとの距離ｒを示す環境プロファイルを抽出する。距離ｒは，図５に示すように，概略設定ビア１００Ｄと隣接ビア１０１Ｄの最短距離となる概略設定ビア１００Ｄの紙面右側の側面と，隣接ビア１０１Ｄの紙面左側の側面との間の距離を抽出することにより評価可能である。さらに，リソグラフィーシミュレーション実行部１２は，図６に示すように，概略設定ビア１００Ｄ1〜１００Ｄ3と隣接ビア１０１Ｄ1〜１０１Ｄ3との位置関係ｃ（「００００００００１」）の環境プロファイルと距離ｒ1〜ｒ3の環境プロファイルを考慮し，図７に示すようなＯＰＣ処理を実行する。この結果，リソグラフィーシミュレーション実行部１２は，図８に示すような最適ビア１０３Ｄ1〜１０３Ｄ3を決定する。
【００２６】
最適ビアリスト作成部１３は，リソグラフィーシミュレーション実行部１２が決定した最適ビア１０３Ｄ1〜１０３Ｄ3を，図８に示すように，距離ｒ1，ｒ2，ｒ3，・・・・・に応じて「０，５，２０，・・・・・」と数値化する。最適ビアリスト作成部１３は，数値化した最適ビア１０３Ｄ1〜１０３Ｄ3の大きさのデータを，図９に示すように，位置関係ｃと距離ｒとの関係においてリスト化することにより、最適ビアリストを作成する。
【００２７】
レイアウト設計手段２０は，セル設計部２１，配線設計部２２，及びビア設計部２３を備える。セル設計部２１は，自動設計装置のメモリ空間内に仮想的に設置された半導体集積回路のチップ領域上にＩ／Ｏセル，基本セル，マクロセル等の論理セル，機能ブロックを配置する。配線設計部２２は，例えば図１０（ａ）に示すように，配線設計情報抽出部２２Ａ，第１層配線設計部２２Ｂ，第２層配線設計部２２Ｃ，・・・・・，下層（ｋ層）配線設計部２２X、上層（ｋ＋１層）配線設計部２２Ｙを備え，セルの上層に複数層の配線層を配置する。
【００２８】
図１０（ａ）の配線設計情報抽出部２２Ａは，主記憶装置２から配線形状，配線設計情報等の必要な情報を抽出する。下層（ｋ層）配線設計部２２Xは，例えば図１２（ａ）に示すように，第１の方向（図１２（ａ）では紙面に対して水平方向）に伸延する第１配線１１０Ｄの第１終端領域１１０Ｄ1を，自動設計装置のメモリ空間内に仮想的に設置されたチップ領域上に配置する。上層（ｋ＋１層）配線設計部２２Ｙは，例えば図１２（ｃ）に示すように，第１終端領域１１０Ｄ1に重なり合うように第１の方向に伸延する第２終端領域１３０Ｄ1及び第２終端領域１３０Ｄ1の端部に接続され第１の方向とは異なる方向（図１２（ｃ）では第１の方向に対して垂直方向）に伸延する第２線部１３０Ｄ2を有する第２配線１３０を，チップ領域上の第１配線１１０Ｄの上に配置する。
【００２９】
図１０（ｂ）に示すように、下層（ｋ層）配線設計部２２Ｘは、下層（ｋ層）配線設定部２２Ｘ1及び下層（ｋ層）拡張領域設定部２２Ｘ2を更に備えることもできる。この場合，下層（ｋ層）配線設定部２２Ｘ1は，図１３（ａ）に示すように，チップ領域上に第１終端領域１１０Ｄ1を有する第１配線１１０Ｄを配置する。さらに，下層（ｋ層）拡張領域設定部２２Ｘ2は、第１終端領域１１０Ｄ1の終端部を抽出し，第１終端領域１１０Ｄ1の終端部に第１拡張領域１１０Ｄ3を配置する。
【００３０】
ビア設計部２３は、図１１（ａ）に示すように，ビア設計情報抽出部２３Ａ，第１層ビア設計部２３Ｂ，第２層ビア設計部２３Ｃ，・・・・・，下層（ｋ層）ビア設計部２３Ｘ、上層（ｋ＋１層）ビア設計部２２Ｙを備える。ビア設計情報抽出部２３Ａは，概略設定ビアの設計に必要な形状情報，設計情報等を主記憶装置２から読み込む。上層（ｋ＋１層）ビア設計部２２Ｙは、ビア設計情報抽出部２３Ａが抽出した情報を読み込んで，下層（ｋ層）配線と上層（ｋ＋１）配線とを接続するビアを配置する。
【００３１】
上層（ｋ＋１層）ビア設計部２２Ｙは，図１１（ｂ）に示すように，重複領域抽出部２３Ｙ1及びビア配置部２３Ｙ2を更に備える。重複領域抽出部２３Ｙ1は、下層（ｋ層）配線と、上層（ｋ＋１層）配線とがチップ領域上で重なり合う領域を抽出する。ビア配置部２３Ｙ2は、重複領域抽出部２３Ｙ1が抽出した下層（ｋ層）配線と上層（ｋ＋１）配線の重複領域，即ち図１２（ａ）〜（ｃ）においては，第１終端領域１１０Ｄ1と第２終端領域１３０Ｄ1とが重なり合う領域に，概略設定ビア１２０Ｄ1，１２０Ｄ2を配置する。
【００３２】
最適ビア置き換え手段３０は，図１に示すように，概略設定ビア抽出部３１，環境プロファイル抽出部３２，及び最適ビア置き換え部３３を備える。概略設定ビア抽出部３１は，レイアウト設計手段２０が自動設計装置内のメモリ空間内に作成したチップ領域のレイアウト上に存在する全ての概略設定ビアを抽出する。環境プロファイル抽出部３２は，概略設定ビア抽出部３１が抽出した概略設定ビアの周囲に存在する隣接ビアとの位置関係ｃ及び距離ｒを示す環境プロファイルを抽出する。最適ビア置き換え部３３は，環境プロファイル抽出部３２が抽出した環境プロファイルの情報を読み込んで，図９に示すような最適ビアリストの中から最適ビアを抽出し，概略設定ビアを最適ビアに置き換える。設計違反判定手段４０は，最適ビア置き換え部３３が置き換えた最適ビアが，設計レイアウト中で設計違反を起こすか否かを判定し，設計違反起こす場合は，設計違反を起こす最適ビアを削除して設計違反を修正する。
【００３３】
主記憶装置２は，ライブラリ情報格納部５０，最適ビアリスト格納部５５，レイアウト設計情報格納部６０，及び設計違反判定情報格納部７０を備える。ライブラリ情報格納部５０は，セル形状情報格納部５１，配線形状情報格納部５２，及びビア形状情報格納部５３を備え，レイアウト設計に必要なセル，配線，ビアそれぞれの基本形状情報を格納する。なお，基本形状情報としては，それぞれ最小単位の大きさの形状情報を１つだけ格納してもよいし，様々な大きさの形状情報を複数格納してもよい。最適ビアリスト格納部５５は，最適ビアリスト作成手段１０が作成した情報，例えば図９に示すような最適ビアリスト情報を格納する。レイアウト設計情報格納部６０は，セル設計情報格納部６１，配線設計情報格納部６２，及びビア設計情報格納部６３を備え，レイアウト設計に必要なセル，配線，ビアそれぞれの基本設計情報を格納する。設計違反判定情報格納部７０は，設計レイアウトに対して設計違反が生じているか否かの判定を行うためのデザインルール情報等を格納する。
【００３４】
入力装置３としては，キーボード，マウス等が使用可能である。出力装置４としては，液晶表示装置（ＬＣＤ），発光ダイオード（ＬＥＤ），パネル，エレクトロルミネッサンス（ＥＬ）パネル等が使用可能である。プログラム記憶装置５は，ＣＰＵ１に接続された装置間のデータ送受信の制御等をＣＰＵ１に実行させるためのプログラムを保存する。データ記憶装置６は，ＣＰＵの演算過程のデータを一時的に保存する。
【００３５】
以下の自動設計装置の設計方法の説明により更に明確になるが，本発明の第１の実施の形態に係る自動設計装置によれば，概略設定ビアの配置環境に応じて最適となる形状及び大きさをリスト化した最適ビアリスト格納部５５を主記憶装置２に備える。このため，レイアウト設計手段２０が設計したレイアウトの概略設定ビアを最適化する際に，最適ビアリスト格納部５５に格納された「最適ビアリスト」の中から置き換えるだけでよいので，ＯＰＣに要する処理時間が短縮できる。また，「最適ビアリスト」に含まれる最適ビアは、図８に示すように、１つの図形で大きさが定義され，数値化されているので、図７に示すように、個々のＯＰＣ処理により多くの微小の図形を含んだ形状を「最適ビア」として処理する場合に比べてデータ量を少なくでき、処理時間が高速化する。さらに，「最適ビアリスト」に含まれる最適ビアは，ビアとビアの周囲に存在する隣接ビアとの位置関係を考慮したＯＰＣ処理がなされているので，配線の疎な領域に発生する孤立ビアの不十分な露光によるパターンの縮小又は欠損を効果的に防止した半導体集積回路が提供できる。
【００３６】
−自動設計方法−
次に，図１に示す第１の実施の形態に係る自動設計装置の設計方法について図１４及び図１５のフローチャートを用いて説明する。
【００３７】
（イ）まず，図１４のステップＳ１０１において，レイアウト設計に必要なライブラリ情報として，論理セル，機能ブロック等の様々な形状情報を記録したセル形状情報が，入力装置３を介してセル形状情報格納部５１に登録される。配線パターンの形状及び大きさ等の様々な形状情報を記録した配線形状情報は，入力装置３を介して配線形状情報格納部５２に登録される。正方形ビア，長方形ビア，多角形ビア等の様々な形状情報を記憶したビア形状情報は，入力装置３を介してビア形状情報格納部５３に登録される。
【００３８】
（ロ）次に，ステップＳ１０３において，最適ビアリスト作成手段１０は，ビア形状情報格納部５３及びビア設計情報格納部６３に格納されたビアの形状情報及び設計情報を読み出して，レイアウト設計手段２０が設計し得る全ての概略設定ビアの配置環境に応じて最適となる大きさ及び形状を定義した最適ビアリストを，後述する図１５に示すフローチャートに従って作成する。
【００３９】
（ハ）次に，ステップＳ１１０においてレイアウト設計が行われる。即ち，ステップＳ１１１において，セル設計部２１は，セル形状情報格納部５１から必要なセルの形状情報を抽出し，セル設計情報格納部６１に格納された設計情報を読み出して，自動設計装置のメモリ空間内に仮想的に設置された半導体チップ領域上にＩ／Ｏセル、基本セル、マクロセル等の論理セル，基本ブロックを設計する。Ｉ／Ｏセルは，ある程度固定的なブロックであり，マクロセルは，比較的大きなブロックであるので最初に配置してもよい。続いて，ステップＳ１１３において，配線設計部２２は，配線形状情報格納部５２から必要な配線の形状情報を抽出し，配線設計情報格納部６２に格納された設計情報を読み出して，チップ領域上に配置する電源配線，クロック配線，あるいは半導体チップ領域の上層の層間絶縁膜中に配置する信号配線等を配置する。
【００４０】
（ニ）具体的には、図１０（ｂ）の下層（ｋ層）配線設定部２２Ｘ1は、図２２に示すように、メモリ空間内に仮想的に形成されたレイアウト上にそれぞれ平行に並べられたグリッドＸp-1，Ｘp，Ｘp+1，・・・・・及びグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して垂直に並べられたグリッドＹp-2，Ｙp-1，Ｙp，・・・・・からなるグリッドを基礎として、図１２（ａ）に示す第１終端領域１１０Ｄ1をグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して平行に配置する。なお，図１３（ａ）に示すような第１拡張領域１１０Ｄ3を配置する場合は，図１０（ｂ）の下層（ｋ層）拡張領域設定部２２Ｘ2は、第１終端領域１１０Ｄ1の終端部に八角形の第１拡張領域１１０Ｄ3を配置する。
【００４１】
（ホ）次に，図１０（ａ）の上層（ｋ＋１層）配線設計部２２Ｙは、図２２に示すように，第１配線１１０Ｄの第１終端領域１１０Ｄ1の上に重なり合うように，グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して平行に第２終端領域１３０Ｄ1を配置する。さらに、上層（ｋ＋１層）配線設計部２２Ｙは、第２終端領域１３０Ｄ1の紙面左側の端部からグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に垂直に伸延する第２線部１３０Ｄ2を配置する。
【００４２】
（へ）続いて，ステップＳ１１５において，ビア設計部２３は，ビア形状情報格納部５３から必要な形状情報を抽出し，ビア設計情報格納部６３に格納された設計情報及びステップＳ１１３で実行された配線情報を読み出して，下層（ｋ層）配線である第１配線１１０Ｄと上層（ｋ＋１層）配線である第２配線１３０Ｄとの間を接続する概略設定ビア１２０Ｄ1，１２０Ｄ2を設計する。図１１（ｂ）の重複領域抽出部２３Ｙ1は、図２２に示すように、第１配線１１０Ｄと第２配線１３０Ｄとの重複領域、即ち第１終端領域１１０Ｄ1及び第２終端領域１３０Ｄ1がレイアウト上で重なって配置されている領域を抽出する。
【００４３】
（ト）ビア配置部２３Ｙ2は、重複領域抽出部２３Ｙ1が抽出した情報に基づいて，重複領域に概略設定ビア１２０Ｄ1、１２０Ｄ2をそれぞれ配置する。概略設定ビア１２０Ｄ1、１２０Ｄ2の配置する位置は，第１配線１１０Ｄと第２配線Ｄとが重なる領域であれば特に限定されないので，図２２に示すように，第２終端領域１３０Ｄ1と第２線部１３０Ｄ2との接続部分（交差部分）に概略設定ビア１２０Ｄ1を配置しても構わない。しかし，第２終端領域１３０Ｄ1と第２線部１３０Ｄ2との接続部分は，リソグラフィー工程時の露光不足によりパターン幅が細くなる場合がある。このため，概略設定ビア１２０Ｄ1、１２０Ｄ2の配置する位置は，同一配線層上にある各配線の接続部分，即ち第２終端領域１３０Ｄ1と第２線部１３０Ｄ2との接続部分とを避けて配置するのが好ましい。さらに，ビア配置部２３Ｙ2が配置するビアの形状は，直交配線，斜め配線の両方の設計に最適な八角形のビアを用いるのがよい。
【００４４】
（チ）ステップＳ１１０が実行されると，メモリ空間内に設計されたレイアウト上は，半導体集積回路を製造するためのセル，配線，概略設定ビアの配置が完了する。続いて，ステップＳ１２１において，最適ビア置き換え手段３０の概略設定ビア抽出部３１は，メモリ空間内の設計レイアウト上に存在する概略設定ビアを抽出する。環境プロファイル抽出部３２は、概略設定ビア抽出部３１が抽出した概略設定ビアと隣接ビアとの位置関係ｃ及び距離ｒを抽出する。続いてステップＳ１２３において，最適ビア置き換え部３３は，環境プロファイル抽出部３２が抽出した位置関係ｃ及び距離ｒとの関係を読み出して，図９に示す最適ビアリストの中から最適ビアを抽出し，概略設定ビアを最適ビアに置き換える。
【００４５】
（リ）次に，ステップＳ１２５において，設計違反判定手段４０は，設計違反判定情報格納部７０に格納されたデザインルール情報を読み出して，最適ビア置き換え部３３が置き換えた最適ビアが，設計レイアウト中で設計違反を起こしているか否かを判定する。設計違反を起こしてない場合はステップＳ１２９へ進み，設計違反を起こしている場合はステップＳ１２７へ進む。ステップＳ１２７において，設計違反判定手段４０は，設計違反を起こす最適ビアを削除することにより，設計レイアウト上に発生した設計違反を修正し，ステップＳ１２１へ進む。
【００４６】
（ル）ステップＳ１２９において，概略設定ビア抽出部３１は，設計レイアウト上に存在する概略設定ビアを全て抽出した否かを判断し，全て抽出していない場合は，ステップＳ１２１において再び概略設定ビアを抽出する。概略設定ビアを全て抽出した場合は，ステップＳ１３０において，概略設定ビアの形状が最適化されたレイアウトを出力装置４を介して表示する。
【００４７】
次に，図１４のステップＳ１０３における第１の実施の形態に係る最適ビアリストの作成方法について，図１５に示すフローチャートを用いて詳しく説明する。
【００４８】
（ａ）ステップＳ１０３ａにおいて，ビア配置パターン設計部１１は，ビア形状情報格納部５３及びビア設計情報格納部６３に格納された形状情報及び設計情報を読み出して概略設定ビアの自動配置処理を行い，レイアウト上に発生し得る全ての配置パターン例を作成する。例えば，図２に示すように，ビア配置パターン設計部１１は，主記憶装置２のビア形状情報格納部５３から正方形の概略設定ビア１００Ｄの形状情報を読み込むと仮定する。ステップＳ１０３ｂにおいて，ビア配置パターン設計部１１は，図３に示すように，正方形の概略設定ビア１００Ｄを用いた自動配置処理を実行する。
【００４９】
（ｂ）図３の第１の配置パターン例においては，既に配置されている隣接ビア１０１Ｄが画面７の下方（紙面下方向）にある。このため，ビア配置パターン設計部１１は，空き領域である画面７の上方（紙面上方向）に概略設定ビア１００Ｄを配置する。第２の配置パターン例においては，隣接ビア１０１Ｄが画面７の右側に配置されているので，ビア配置パターン設計部１１は，画面７の左側に概略設定ビア１００Ｄを配置する。第３の配置パターン例においては，画面７に隣接ビア１０１Ｄが存在しないので，ビア配置パターン設計部１１は，画面７の中央部に概略設定ビア１００Ｄを配置する。このように、ビア配置パターン設計部１１は，図２及び図３に示すような配置処理を，主記憶装置２に格納された形状情報の全てに対して行う。
【００５０】
（ｃ）次に，ステップＳ１０３ｃにおいて，リソグラフィーシミュレーション実行部１２は，ビア配置パターン設計部１１により設計された配置パターン例を読み出して、リソグラフィーシミュレーションを行う。まず，リソグラフィーシミュレーション実行部１２は，配線パターン例の概略設定ビア１００Ｄの「環境プロファイル」として，図４に示すように，概略設定ビア１００Ｄと概略設定ビア１００Ｄの周囲に存在する隣接ビア１０１Ｄとの「位置関係ｃ」を抽出する。位置関係ｃは，概略設定ビア１００Ｄの周辺の領域を８つの領域に分割し，８つの領域のそれぞれに対して隣接ビア１０１Ｄが存在するか否かを「１」と「０」の数値で評価可能である。なお，図４の位置関係ｃの環境プロファイルは「１１１１１１１１」となる。
【００５１】
（ｄ）さらに，リソグラフィーシミュレーション実行部１２は，図５に示すように，概略設定ビア１００Ｄと隣接ビア１０１Ｄとの距離ｒを，距離ｒの環境プロファイルとして抽出する。続いて，リソグラフィーシミュレーション実行部１２は，図６に示すように，概略設定ビア１００Ｄ1〜１００Ｄ3と隣接ビア１０１Ｄ1〜１０１Ｄ3との環境プロファイル（位置関係ｃ（「００００００００１」）と距離ｒ1〜ｒ3）を読み出してＯＰＣ処理を行う。この結果，図７に示すように，四角形の概略設定ビア１００Ｄ1〜１００Ｄ3のそれぞれの角に微小の四角形の拡張領域１０２Ｄ1〜１０２Ｄ3が配置される。
【００５２】
（ｅ）さらに，リソグラフィーシミュレーション実行部１２は，図８に示すように，拡張領域１０２Ｄ1〜１０２Ｄ3の概略設定ビア１００Ｄ1〜１００Ｄ3の各角に配置された拡張領域１０２Ｄ1〜１０２Ｄ3を含む大きさの四角形，即ち概略設定ビア１００Ｄ1〜１００Ｄ3より一回り大きい形状の四角形を，最適ビア１０３Ｄ1〜１０３Ｄ3として決定する。次に，ステップＳ１０３ｄにおいて，最適ビアリスト作成部１３は，リソグラフィーシミュレーション実行部１２が決定した最適ビア１０３Ｄ1〜１０３Ｄ3の大きさを，図８に示すように，距離ｒ1，ｒ2，ｒ3，・・・・・の関係に応じて「０，５，２０，・・・・・」と数値化する。さらに，最適ビアリスト作成部１３は，数値化した最適ビア１０３Ｄ1〜１０３Ｄ3のデータを位置関係ｃと距離ｒとの関係においてリスト化し、図９に示すような最適ビアリストを作成する。
【００５３】
（ｆ）図９においては，位置関係ｃが「００００００００１」で距離ｒが１〜５の場合は，最適ビアリストの数値は「０」となる。このため，図８の中では最小サイズの最適ビア１０３Ｄ1が「最適ビア」と定義される。位置関係ｃが「００００００００１」で距離ｒが５〜１０の場合は，最適ビアリストの数値は「５」となる。このため，図８に示す最適ビア１０３Ｄ1より大きな最適ビア１０３Ｄ2が「最適ビア」と定義される。位置関係ｃが「００００００００１」で距離ｒが１０〜∞の場合は，最適ビアリストの数値は「２０」となる。このため，図８の中では最大サイズである最適ビア１０３Ｄ3が「最適ビア」と定義される。最適ビアリスト作成部１３により作成された最適ビアリストは，ステップＳ１０３ｅにおいて，最適ビアリスト格納部５５に登録される。
【００５４】
本発明の第１の実施の形態に係る自動設計方法は，自動設計を行う際に必要なライブラリ情報格納部５０やレイアウト設計情報格納部６０の他に，概略設定ビアの配置環境に応じて最適となる形状及び大きさの「最適ビア」のリストを格納した最適ビアリスト格納部５５を備えている。このため，レイアウト上に設計された概略設定ビアに対してＯＰＣ処理を行う場合に，最適ビアリスト格納部５５に大きさと形状が予め定義された最適ビアに置き換えるだけでよいので，個々のビアのＯＰＣ処理が不要となり，処理時間が高速化する。また，最適ビアのリストを作成する最適ビアリスト作成部１３は，図７に示すように、ＯＰＣ処理により実行された複数の図形を含む最適ビアの形状を、図８に示すように、１つの図形に変形して最適化して定義するので、データ量が少なくなり，処理が高速化する。さらに，最適ビアリスト作成部１３は，概略設定ビアと概略設定ビアの周辺に存在する他のビアとの位置，距離などの配置環境を考慮したビア同士のリソグラフィーシミュレーションを行うことにより最適ビア１０３Ｄ1〜１０３Ｄ3の大きさを決定するので，レイアウト上に孤立して発生したビア（孤立ビア）の露光不足によるパターンの縮小が生じにくく、半導体集積回路の歩止まりの低下が防止できる。
【００５５】
図１６に，最適ビアの置き換えを行わない場合のレイアウトの一例を示す。図１６の紙面に対してそれぞれ平行に並べられた下層配線である第１配線１１０Ｄの上層には，第１配線に対して斜め方向又は垂直方向に配置された２層目の第２配線１３０Ｄが並べられている。第１配線１１０Ｄと第２配線１３０Ｄを接続するように，ビア１２４Ｄ1，１２４Ｄ2，・・・・・，１２４Ｄ７及びビア１２４Ｄ1，１２４Ｄ2，・・・・・，１２４Ｄ７から孤立した孤立ビア１２５Ｄが配置されている。図１７は、図１６に示すレイアウトに基づいて，半導体集積回路内にビアプラグを形成するために用いるマスク（レチクル）の一部を示す。配線が密な領域Ｘには、ビアパターン１２４Ｐ1，１２４Ｐ2，・・・・・，１２４Ｐ７が密集している。配線が疎な領域Ｙには、孤立ビアパターン１２５Ｐが配置されている。図１７に示すレチクルに基づいて半導体集積回路上に形成した層間絶縁膜に露光を行うと、図１８に示すような平面図が得られる。
【００５６】
図１８より明らかなように、互いに密集して配置されたビア１２４1，１２４2，・・・・・，１２４７から遠く離れて配置された孤立ビア１２５は、露光不足によるパターンの縮小が生じ、ビア１２４1，１２４2，・・・・・，１２４７に比べて大きさが小さくなっている。  
一方，本発明の第１の実施の形態に係る自動設計装置により作成されたビアの配置関係を示すレイアウトを図１９に示す。図１９のレイアウトによれば，配線が疎な領域に配置された孤立ビア１２６Ｄは、図１に示す最適ビア置き換え手段３０によりビア１２２Ｄ1，１２２Ｄ2，・・・・・，１２２Ｄ７に比べて大きな形状の最適ビアに置き換えられている。このため、図１９に示すレイアウトに基づいて形成された図２０に示すレチクルは、ビアパターン１２２Ｄ1，１２２Ｄ2，・・・・・，１２２Ｄ７に比べて大きく形成された孤立ビアパターン１２６Ｐが配置されている。さらに，図３０に示すレチクルに基づいて半導体集積回路を製造すると、図２１の平面図に示すように、孤立ビア１２６の大きさは、ビア１２２Ｄ1，１２２Ｄ2，・・・・・，１２２Ｄ７と同程度に形成できていることが分かる。したがって，本発明の第１の実施の形態に係る自動設計方法によれば、レイアウト上に孤立して発生したビア（孤立ビア）の露光不足によるパターンの縮小が生じにくく、歩留まりの低下を防止し、信頼性の高い半導体集積回路が提供できる。
【００５７】
−レチクルセット−
第１の実施の形態に係る半導体集積回路のＣＡＤデータの例を図２２及び図２３に示す。なお，図２２及び図２３は，図１に示す自動設計装置により設計可能な半導体集積回路のチップ領域の極一部のＣＡＤデータであり，図１４のステップＳ１１０においてレイアウト設計が完了した直後のＣＡＤデータの一例を示す。
【００５８】
図２２及び図２３には，図１０（ａ）に示す第１層配線設計部２２Ｂ，第２層配線設計部２２Ｃ，・・・・・，上層（ｋ＋１層）配線設計部２２Ｙが自動配線処理をするための基礎となるグリッドＸp-1，Ｘp，Ｘp+1，・・・・・及びグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して垂直に並べられたグリッドＹp-2，Ｙp-1，Ｙp，・・・・・からなるグリッドが配置されている。
【００５９】
図２２に示すように，第１終端領域１１０Ｄ1は，グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に平行に伸延して配置されている。第２終端領域１３０Ｄ1は，第１終端領域１１０Ｄ1の上に重なって配置されている。第２線部１３０Ｄ2の端部（紙面左側）は，グリッドＹp-2，Ｙp-1，Ｙp，・・・・・に平行に伸延する第２線部１３０Ｄ2が配置されている。八角形の概略設定ビア１２０Ｄ1は，第２配線１３０Ｄの折れ曲がり部分となる第２終端領域１３０Ｄ1と第２線部１３０Ｄ2の接続部分に配置されている。図２３は，図２２に示すＣＡＤデータをグリッドＸp-1，Ｘp，Ｘp+1，・・・・・及びグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して垂直に並べられたグリッドＹp-2，Ｙp-1，Ｙp，・・・・・に対して４５°傾けて配置した例であるので，説明を省略する。
【００６０】
図２２及び図２３に示すＣＡＤデータには，下層配線の一部である第１終端領域１１０Ｄ1と，上層配線の一部である第２終端領域１３０Ｄ1とを接続する概略設定ビア１２０Ｄ1，１２０Ｄ2の形状として，八角形のビアが採用される。このため，０°，４５°，９０°，１３５°の配線上にビアを配置する際に，四角形のビアを配置する場合に比べて設計違反が生じにくくなる。また，第１終端領域１１０Ｄ1と上層配線である第２終端領域１３０Ｄ1との重複領域に２つの概略設定ビア１２０Ｄ1，１２０Ｄ2が配置されるので，１つのビアを配置する場合に比べて半導体集積回路の信頼性が向上する。また，図１に示す最適ビア置き換え手段３０が，図２２及び図２３のＣＡＤデータに存在する概略設定ビア１２０Ｄ1，１２０Ｄ2の配置環境に対応して概略設定ビア１２０Ｄ1，１２０Ｄ2を最適ビアに置き換える。このため，配線の疎な領域に孤立ビアが発生した場合においても，孤立ビア（孤立ビア）の露光後のパターンの縮小が生じにくくなる。このため，歩留まりの低下を防止し、信頼性の高い半導体集積回路が提供できる。
【００６１】
第１の実施の形態に係るレチクルセットの一例を図２４〜図２６に示す。図２４〜図２６に示すレチクルセットは，図１に示す自動設計装置により得られるＣＡＤデータに基づき，パターンジェネレータ等により製造されるものであり，第１のレチクル（ｉ層目のレチクル）８０ａ，第１のレチクル８０ａの投影像にマスク合わせして投影するための第２のレチクル（ｉ＋１層目のレチクル）８１ａ，第１のレチクル８０ａ及び第２のレチクル８１ａの投影像がなすパターンにマスク合わせして投影するための第３のレチクル（ｉ＋２層目のレチクル）８２ａを示す。しかし，図２４〜図２６は，現実には１０枚以上の多数枚からなるレチクルセットのうちの３枚を示しているに過ぎない。なお，図２４及び図２６は，ポジ型レジストに対するパターンであり、図２５はネガ型レジストに対するパターンである。微細化された半導体集積回路では，ポジ型レジストを用いるのが一般的であり，図２５にもポジ型レジストを用いるならば、図２５のパターンは白黒反転することは勿論である。
【００６２】
第１のレチクル８０ａは，半導体集積回路に第１配線１１０を描画するための第１終端領域パターン（第ｉ終端領域パターン）１１０Ｐ1が，クロム（Ｃｒ），酸化クロム（Ｃｒ2Ｏ3）等の遮光膜からなるパターンとして，石英ガラス等のマスク基板上に配置されている。これらの遮光膜からなるパターンは，電子ビームリソグラフィー装置等のパターンジェネレータで，遮光膜の上に形成されたフォトレジストを描画し，このフォトレジストのパターンをマスクとしてＲＩＥで遮光膜をエッチングすれば，形成できる。第２のレチクル８１ａには，八角形のビアパターン１２０Ｐ1，１２０Ｐ2が石英ガラス等のマスク基板上に遮光膜として配置されている。第３のレチクル８２ａには，第２配線１３０を描画するための第２終端領域パターン（第ｊ終端領域パターン）１３０Ｐ1及び第２線部パターン（第ｊ終端領域パターン）１３０Ｐ2が，石英ガラス等のマスク基板上に遮光膜として配置されている。
【００６３】
図２４〜図２６に示すレチクルセットによれば，下層配線の一部である第１終端領域パターン１１０Ｐ1と，上層配線の一部である第２終端領域パターン１１０Ｐ2とを接続するビアパターン１２０Ｐ1，１２０Ｐ2の形状として，八角形のビアが採用される。このため，０°，４５°，９０°，１３５°の配線を有する配線層上からビアパターン１２０Ｐ1，１２０Ｐ2がはみ出さず，歩留まりの向上が図れる。また，第１終端領域パターン１１０Ｐ1と上層配線である第１終端領域パターン１３０Ｐ1との重複領域に２つのビアパターン１２０Ｐ1，１２０Ｐ2が配置されるので，ビアパターンを１つのみ配置する場合に比べて半導体集積回路の信頼性が向上する。また，ビアパターン１２０Ｐ1，１２０Ｐ2は，図１に示す最適ビア置き換え手段３０により，周囲のビアパターンとの配置環境に対応して最適な最適ビアに置き換えられる。このため，配線の疎な領域に孤立ビアが発生した場合においても，孤立ビア（孤立ビア）の露光後のパターンの縮小又は欠損を生じにくくできる。このため，歩留まりの低下を防止し、信頼性の高い半導体集積回路が提供できる。
【００６４】
−半導体集積回路−
第１の実施の形態に係る半導体集積回路の多層配線構造の一例を図２７及び図２８に示す。図２７のＩ−Ｉに沿った断面からみた断面図の一例が図２８である。半導体集積回路は，図２８に示すように，素子形成領域に半導体素子９１が配置された半導体基板９０と，半導体基板９０の上に堆積された第１層間絶縁膜９２と，第１層間絶縁膜９２の上層に堆積された第ｋ層間絶縁膜９３と，第ｋ層間絶縁膜９３の上に配置された第ｋ配線１１０の第ｋ終端領域１１０1を有する。第ｋ配線１１０は，図２４に示す第１のレチクル８０ａを用いて，アルミニウム（Ａｌ）や，アルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等の金属膜をフォトリソグラフィーとＲＩＥでパターニングすれば形成できる。すなわち金属膜の上にフォトレジストを塗布し，図２４のレチクルを用いてステッパで露光し，現像後に得られるフォトレジストのパターンをマスクとして，金属膜とＲＩＥでエッチングすればよい。
【００６５】
第ｋ配線１１０の第ｋ終端領域１１０1の上には，第ｋ＋１層間絶縁膜９５が配置されている。第ｋ＋１層間絶縁膜９５には，第ｋ終端領域１１０1に接続された２つのビアプラグ１２０1、１２０2が埋め込まれている。これらのビアプラグ１２０1、１２０2は，第ｋ＋１層間絶縁膜９５の上に塗布したフォトレジストを，図２５に示す第２レチクル８１ａを用いてフォトリソグラフィーによりパターニングし，パターニングされたフォトレジストをマスクとして，ＲＩＥで第ｋ層間絶縁膜９５を第１配線１１０の一部が露出するまでエッチングすればよい。第ｋ＋１層間絶縁膜９５の上には，第ｋ＋１配線１３０の第ｋ＋１終端領域１３０1が配置されている。第ｋ＋１終端領域１３０1の奥には，図２７の平面図に示すように，第ｋ＋１線部１３０2が，第ｋ＋１終端領域１３０1に対して垂直に配置されている。第ｋ＋１配線１３０は，図２６の第３のレチクル８２ａを用いて金属膜の上に塗布したフォトレジストをパターニングし，このパターニングされたフォトレジストをマスクとしてＲＩＥで第ｋ＋１配線１３０をエッチングすればよい。第ｋ＋１層間絶縁膜９５の上には，第ｋ＋２層間絶縁膜９７が配置されている。
【００６６】
本発明の第１の実施の形態に係る半導体集積回路によれば，図２７及び図２８に示すように，下層配線である第ｋ配線１１０と上層配線である第ｋ＋１配線の配線との間に，八角形のビアパターンを有する第２レチクル８１ａを用いて形成された複数のビアプラグ１２０1，１２０2が配置される。このため，配線間にビアを１つ配置する場合に比べて，配線のショートニングによるビアの欠損が生じにくい。また，ビアプラグ１２０1，１２０2の大きさは，図１に示す最適ビア置き換え手段３０により，周囲のビアパターンとの配置環境に対応して最適な最適ビアに最適化されている。このため，配線の疎な領域に孤立ビアが発生した場合においても，孤立ビア（孤立ビア）の露光後のパターンの縮小又は欠損を生じにくくできる。したがって，第１の実施の形態に係る半導体集積回路によれば，歩留まりの低下を防止し，信頼性の高い半導体集積回路が提供できる。
【００６７】
（第２の実施の形態）
−自動設計装置−
本発明の第２の実施の形態に係る自動設計装置は，図２９に示すように，操作者からのデータや命令などの入力を受け付ける入力装置３と，レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１ａと，レイアウト結果等を出力する出力装置４と，半導体集積回路のレイアウト設計に必要な所定のデータ等を格納した主記憶装置２ａ，プログラム記憶装置５，及びデータ記憶装置６を備えるコンピュータシステムである。主記憶装置２ａ，入力装置３，出力装置４，プログラム記憶装置５及びデータ記憶装置６は，それぞれＣＰＵ１ａに接続されている。ＣＰＵ１ａは，最適ビアリスト作成手段１０，レイアウト設計手段２０ａ，最適ビア置き換え手段３０，及び設計違反判定手段４０を備える。
【００６８】
レイアウト設計手段２０ａは，セル設計部２１，配線設計部２２，斜め配線設計部２２ａ及びビア設計部２３を備える。斜め配線設計部２２ａは，図３０（ａ）に示すように，斜め配線設計情報抽出部２２Ａａ，第１層斜め配線設計部２２Ｂａ，第２層斜め配線設計部２２Ｃａ，・・・・・，下層（ｋ層）斜め配線設計部２２Xａ、上層（ｋ＋１層）斜め配線設計部２２Ｙａを備え，セルの上層に「斜め」の配線を有する配線層を配置する。ここで「斜め」の配線とは，一方の配線を，他方の配線が伸延する方向からみて時計回り又は反時計回りに「鈍角」となるように接続する配線を指す。なお，第２の実施の形態において，「鈍角」とは，０°，４５°，９０°の配線をする上で好ましい１３５°であるのがよい。
【００６９】
斜め配線設計情報抽出部２２Ａａは，図３０（ｂ）に示すように，主記憶装置２ａから配線形状，配線設計情報等の必要な情報を抽出する。下層（ｋ層）斜め配線設計部２２Xａは，図３１（ａ）に示すように，第１の方向（図３１（ａ）では紙面に対して水平方向）に伸延する第１終端領域１１０Ｄ1及び第１終端領域１１０Ｄ1の紙面右側の端部に接続され，第１の方向からみて時計回りに１３５°方向（紙面の右上方向）に伸延する第１線部１１０Ｄ2を，自動設計装置のメモリ空間内に仮想的に設置されたチップ領域上に配置する。上層（ｋ＋１層）斜め配線設計部２２Ｙａは，例えば図３１（ｃ）に示すように，第１の方向に伸延する第２終端領域１３０Ｄ1及び第２終端領域１３０Ｄ1の紙面左側の端部に接続され，第１の方向からみて反時計回りに１３５°方向（紙面の左上方向）に伸延する第２線部１３０Ｄ2を，仮想のチップ領域上に配置する。
【００７０】
図３０（ｂ）に示すように、下層（ｋ層）斜め配線設計部２２Xａは、下層（ｋ層）配線設定部２２Ｘ1a及び下層（ｋ層）拡張領域設定部２２Ｘ2aを更に備えることもできる。この場合，下層（ｋ層）配線設定部２２Ｘ1aは，第１終端領域１１０Ｄ1及び第１線部１１０Ｄ2を仮想のチップ領域上に配置する。さらに，下層（ｋ層）拡張領域設定部２２Ｘ2aは、第１終端領域１１０Ｄ1の終端部を抽出し，第１終端領域１１０Ｄ1の終端部に第１拡張領域１１０Ｄ3を配置する。
【００７１】
主記憶装置２ａは，ライブラリ情報格納部５０ａ，最適ビアリスト格納部５５，レイアウト設計情報格納部６０ａ，及び設計違反判定情報格納部７０を備える。ライブラリ情報格納部５０ａは，セル形状情報格納部５１，配線形状情報格納部５２，斜め配線形状情報格納部５２ａ及びビア形状情報格納部５３を備え，レイアウト設計に必要なセル，配線，ビアそれぞれの基本形状情報を格納する。レイアウト設計情報格納部６０ａは，セル設計情報格納部６１，配線設計情報格納部６２，斜め配線設計情報格納部６２ａ及びビア設計情報格納部６３を備え，レイアウト設計に必要なセル，配線，ビアそれぞれの基本設計情報を格納する。他は，図１に示す自動設計装置と同様であるので，重複した記載を省略する。
【００７２】
以下の自動設計装置の設計方法の説明により更に明確になるが，本発明の第２の実施の形態に係る自動設計装置によれば，図３４に示すように，斜め配線設計部２２ａにより配置された「斜め」の配線を有する配線層間を接続するビアとして，八角形の概略設定ビア１２０Ｄ1，１２０Ｄ2が配置される。このため，斜め配線を含む配線層間に四角形のビアを配置する場合に比べて，ビアの設計違反が生じにくくなる。また，斜め配線設計部２２ａが配置する「斜め」の配線とは，同一配線層上の一方の配線を，他方の配線が伸延する方向からみて時計回り又は反時計回りに「鈍角」となるように接続する。配線の交差部分を鈍角とすることにより，交差部分における配線のパターン面積が大きくなるので，９０°の折れ曲がりを有する直交配線を形成する場合に比べて，交差部分の露光不足の問題を生じにくくすることができる。したがって，図２９に示す自動設計装置によれば，配線の交差部分で配線パターンが細くなることによるビアとの接続不良（ショートニング）の問題を低減でき，配線効率を向上した半導体集積回路が提供できる。また，最適ビアリスト置き換え手段３０は，レイアウト設計手段２０ａにより設計されたレイアウト上の概略設定ビアを修正し，最適化する際に，配置環境に応じて大きさ及び形状が予め最適化された「最適ビアリスト」の中から抽出して置き換えるだけで済むので，個々の概略設定ビアに対してそれぞれＯＰＣ処理を行う必要がなく，処理時間を短縮できる。
【００７３】
−自動設計方法−
次に，図２９に示す第２の実施の形態に係る自動設計装置の設計方法について図３３のフローチャートを用いて説明する。
【００７４】
（イ）まず，図３３のステップＳ２０１において，レイアウト設計に必要なライブラリ情報として，論理セル，機能ブロック等の様々な形状情報を記録したセル形状情報が入力装置３を介してセル形状情報格納部５１に登録される。配線パターンの形状及び大きさ等の様々な形状情報を記録した配線形状情報は，入力装置３を介して配線形状情報格納部５２に登録される。斜め配線パターンの形状及び大きさ等の様々な形状情報を記録した斜め配線形状情報は，入力装置３を介して斜め配線形状情報格納部５２ａに登録される。正方形ビア，長方形ビア，多角形ビア等の様々な形状情報を記憶したビア形状情報は，入力装置３を介してビア形状情報格納部５３に登録される。
【００７５】
（ロ）次に，ステップＳ２０３において，最適ビアリスト作成手段１０は，ビア形状情報格納部５３及びビア設計情報格納部６３に格納されたビアの形状情報及び設計情報を読み出して，レイアウト設計手段２０ａが設計し得る全ての概略設定ビアの配置環境に応じて最適となる大きさ及び形状を定義した最適ビアリストを，図１５に示すフローチャートに従って作成する。
【００７６】
（ハ）次に，ステップＳ２１１において，セル設計部２１は，セル形状情報格納部５１から必要なセルの形状情報を抽出し，セル設計情報格納部６１に格納された設計情報を読み出して，自動設計装置のメモリ空間内に仮想的に設置された半導体チップ領域上にＩ／Ｏセル、基本セル、マクロセル等の論理セル，基本ブロックを設計する。続いて，ステップＳ２１３において，斜め配線設計部２２ａは，配線形状情報格納部５２から必要な配線の形状情報を抽出し，配線設計情報格納部６２に格納された設計情報を読み出して，半導体チップ領域に配置する電源配線，クロック配線，あるいは半導体チップ領域の上層の層間絶縁膜中に配置する信号配線等を配置する。
【００７７】
（ニ）ステップＳ２１３ａにおいて，図３０（ｂ）の下層（ｋ層）斜め配線設定部２２Ｘ1aは、図３４に示すように、メモリ空間内に仮想的に形成されたレイアウト上にそれぞれ平行に並べられたグリッドＸp-1，Ｘp，Ｘp+1，・・・・・及びグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して垂直に並べられたグリッドＹp-2，Ｙp-1，Ｙp，・・・・・からなるグリッドを基礎として、図３１（ａ）に示す第１終端領域１１０Ｄ1をグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して平行に配置する。続いて，下層（ｋ層）斜め配線設定部２２Ｘ1aは，第１終端領域１１０Ｄ1の紙面右側の端部から，グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して斜め方向，即ち第１の方向からみて時計回りに１３５°方向に伸延する第１線部１１０Ｄ2を配置する。なお，図３２（ａ）に示す第１拡張領域１１０Ｄ3を配置する場合は，図３０（ｂ）の下層（ｋ層）拡張領域設定部２２Ｘ2は、第１終端領域１１０Ｄ1の紙面左側の端部に八角形の第１拡張領域１１０Ｄ3を配置する。
【００７８】
（ホ）次に，ステップＳ２１３ｂに示すように，図３０（ａ）の上層（ｋ＋１層）斜め配線設計部２２Ｙａは、図３４に示すように，第１配線１１０Ｄの第１終端領域１１０Ｄ1の上に重なり合うように，グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して平行に第２終端領域１３０Ｄ1を配置する。さらに、上層（ｋ＋１層）斜め配線設計部２２Ｙａは、グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して斜め方向，即ち第２終端領域１３０Ｄ1の紙面左側の端部から第１の方向からみて半時計回りに１３５°方向に伸延する第２線部１３０Ｄ2を配置する。
【００７９】
（へ）続いて，ステップＳ２１５において，ビア設計部２３は，ビア形状情報格納部５３から必要な形状情報を抽出し，ビア設計情報格納部６３に格納された設計情報及びステップＳ１１３で実行された配線情報を読み出して，第１配線１１０Ｄと第２配線１３０Ｄとの間を接続する概略設定ビア１２０Ｄ1，１２０Ｄ2を配置する。ステップＳ２１５ａにおいて，図３０（ｂ）の重複領域抽出部２３Ｙ1は、図３４に示すように、第１配線１１０Ｄと第２配線１３０Ｄとの重複領域、即ち第１終端領域１１０Ｄ1及び第２終端領域１３０Ｄ1がレイアウト上で重なって配置されている領域を抽出する。
【００８０】
（ト）続いて，ステップＳ２１５ｂにおいて，ビア配置部２３Ｙ2は、重複領域抽出部２３Ｙ1が抽出した情報及びビア設計情報格納部６３に格納された設計情報に基づいて，配線の交差部分に概略設定ビア１２０Ｄ1、１２０Ｄ2を置くか否かを判断する。配線の交差部分に概略設定ビア１２０Ｄ1、１２０Ｄ2を置く場合には，ステップＳ２１５ｃへ進み，置かない場合にはステップＳ２１５ｄに進む。ステップＳ２１５ｃにおいて，ビア配置部２３Ｙ2は、図３４に示すように，第１終端領域１１０Ｄ1及び第１線部１１０Ｄ2との配線の交差部分，第２終端領域１３０Ｄ1及び第２線部１３０Ｄ2との配線の交差部分にそれぞれ概略設定ビア１２０Ｄ2、１２０Ｄ1を置き，ステップＳ１２１へ進む。
【００８１】
（チ）一方，配線の交差部分に概略設定ビア１２０Ｄ1、１２０Ｄ2を置かない場合は，ステップＳ２１５ｄにおいて，ビア配置部２３Ｙ2は、図３８に示すように，第１終端領域１１０Ｄ1及び第１線部１１０Ｄ2との配線の交差部分，第２終端領域１３０Ｄ1及び第２線部１３０Ｄ2との配線の交差部分を避けて，それぞれ概略設定ビア１２０Ｄ2、１２０Ｄ1を置き，ステップＳ１２１へ進む。ステップＳ１２１以降は，図１４に示すフローチャートと同様であるので，説明を省略する。
【００８２】
本発明の第２の実施の形態に係る自動設計方法によれば，ビア設計部２３が，斜め配線設計部２２ａにより配置された「斜め」の配線を有する配線層上に，八角形の概略設定ビア１２０Ｄ1，１２０Ｄ2を配置する。このため，斜め配線を含む配線層間に四角形のビアを配置する場合に比べて，ビアの設計違反が生じにくくなる。また，斜め配線設計部２２ａが配置する「斜め」の配線は，同一配線層上の一方の配線を，他方の配線が伸延する方向からみて時計回り又は反時計回りに「鈍角」となるように接続する。このため，配線の交差部分を鈍角とすることにより，交差部分における配線のパターン面積が大きくなるので，９０°の折れ曲がりを有する直交配線を形成する場合に比べて，交差部分の露光不足を起こしにくくできる。更に，ビア設計部２３が，配線の交差部分を避けて配置することにより，ビアの欠損が生じにくくなり，歩留まりが向上する。即ち，第２の実施の形態に係る自動設計方法によれば，配線の交差部分で配線パターンが細くなることによるビアとの接続不良（ショートニング）の問題を低減でき，配線効率を向上した半導体集積回路が提供できる。また，最適ビアリスト置き換え手段３０は，レイアウト設計手段２０ａにより設計されたレイアウト上の概略設定ビアを修正し，最適化する際に，配置環境に応じて大きさ及び形状が予め最適化された「最適ビアリスト」の中から抽出して置き換えるだけで済むので，個々の概略設定ビアに対してそれぞれＯＰＣ処理を行う必要がなく，処理時間を短縮できる。
【００８３】
−レチクルセット−
第２の実施の形態に係る半導体集積回路のＣＡＤデータの例を図３４〜図４１に示す。なお，図３４〜図４１は，図２９に示す自動設計装置により設計可能な半導体集積回路のチップ領域の極一部を示し，図３３のステップＳ２１５において概略設定ビア１２０Ｄ1，１２０Ｄ2の配置が完了した直後のＣＡＤデータを示す。
【００８４】
図３４に示すように，第１終端領域１１０Ｄ1は，グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に平行に伸延して配置されている。第１終端領域１１０Ｄ1の紙面右側の端部には，グリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して斜め方向，即ち第１終端領域１１０Ｄ1が伸延する方向からみて時計回りに１３５°方向に伸延する第１線部１１０Ｄ2が配置されている。第２終端領域１３０Ｄ1は，第１終端領域１１０Ｄ1の上に重なって配置されている。第２線部１３０Ｄ2は，第２終端領域１３０Ｄ1の紙面左側の端部からグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して斜め方向，即ち第２終端領域１３０Ｄ1が伸延する方向からみて半時計回りに１３５°方向に伸延して配置されている。八角形の概略設定ビア１２０Ｄ1は，第１配線１１０Ｄの折れ曲がり部分Ｂ１となる第１終端領域１１０Ｄ1と第１線部１１０Ｄ2の接続部分に配置されている。八角形の概略設定ビア１２０Ｄ2は，第２配線１３０Ｄの折れ曲がり部分Ｂ２となる第２終端領域１３０Ｄ1と第２線部１３０Ｄ2の接続部分に配置されている。
【００８５】
図２９に示す自動設計装置は，図３４の第１終端領域１１０Ｄ1の紙面左側の端部に八角形の拡張領域１１０Ｄ3を配置し，第２終端領域１３０Ｄ1の紙面右側他の端部に八角形の拡張領域１３０Ｄ3した図３５に示すＣＡＤデータも設計可能である。また，図３６及び図３７に示すように，図２９に示す自動設計装置は，第１終端領域１１０Ｄ1及び第２終端領域１３０Ｄ1をグリッドＸp-1，Ｘp，Ｘp+1，・・・・・に対して４５°傾けて配置したＣＡＤデータも設計可能である。
【００８６】
図３４〜図３７に示すＣＡＤデータは，第１配線１１０Ｄの第１終端領域１１０Ｄ1と第１線部１１０Ｄ2とのなす角が，第１終端領域１１０Ｄ1の伸延する方向からみて時計回り方向に鈍角，あるいは第２配線１３０Ｄの第２終端領域１３０Ｄ1と第２線部１３０Ｄ2とのなす角が，第２終端領域１３０Ｄ1の伸延する方向からみて反時計回りに鈍角となるように，斜めに配置される。交差する角度が鈍角となるように斜めに配線をすることにより，直交配線を用いた場合に比べて交差部分の面積を大きくできる。このため，このため，露光不足により発生する配線の折れ曲がり部分のパターンの縮小を小さく抑えることができる。この結果、交差部分に配置するビアには欠損が生じにくくなり、歩留まりの低下を抑制した半導体集積回路を得ることができる。また，第１終端領域１１０Ｄ1及び第２終端領域１３０Ｄ1とを接続するビアとして，八角形の概略設定ビア１２０Ｄ1，１２０Ｄ2を配置すれば，斜めの配線を設計する上での制約が少なくなり，信頼性が向上する。
【００８７】
さらに、図３８及び図３９に示すように，第１終端領域１１０Ｄ1と第１線部１１０Ｄ2との接続部分、及び第２終端領域１３０Ｄ1と第２線部１３０Ｄ2との接続部分を避けて概略設定ビア１２０Ｄ1、１２０Ｄ2を配置することにより，ビア１２０1、１２０2の欠損が少なくなり，接続信頼性の高い半導体集積回路が提供できる。なお，図３４〜図３９は，半導体回路の集積度に影響の少ない配線領域に複数のビアを配置することを想定したため，配線上に２つの概略設定ビア１２０Ｄ1、１２０Ｄ2を配置している。しかし，図３９及び図４０に示すように，ビア１２０1の配置個数は複数に限られず，第１終端領域１１０Ｄ1と第２終端領域１３０Ｄ1の重なり合う部分に１箇所のみ配置できることは勿論である。
【００８８】
第２の実施の形態に係るレチクルセットの一例を図４２〜図４４に示す。図４２〜図４４に示すレチクルセットは，図２９に示す自動設計装置により得られるＣＡＤデータに基づき，パターンジェネレータ等により製造されるものであり，第１のレチクル（ｉ層目のレチクル）８０ｂ，第１のレチクル８０ｂの投影像にマスク合わせして投影するための第２のレチクル（ｉ＋１層目のレチクル）８１ｂ，第１のレチクル８０ｂ及び第２のレチクル８１ｂの投影像がなすパターンにマスク合わせして投影するための第３のレチクル（ｉ＋２層目のレチクル）８２ｂを示している。
【００８９】
第１のレチクル８０ｂは，半導体集積回路に第１配線１１０を描画するための第１終端領域パターン（第ｉ終端領域パターン）１１０Ｐ1及び第１線部パターン（第ｉ線部パターン）１１０Ｄ2が，Ｃｒ，Ｃｒ2Ｏ3等の遮光膜からなるパターンとして，石英ガラス等のマスク基板上に配置されている。第２のレチクル８１ｂには，八角形のビアパターン１２０Ｐ1，１２０Ｐ2が遮光膜として配置されている。第３のレチクル８２ｂには，第２配線１３０を描画するための第２終端領域パターン（第ｊ終端領域パターン）１３０Ｐ1及び第２線部パターン（第ｊ線部パターン）１３０Ｐ2が遮光膜として配置されている。
【００９０】
図４２〜図４４に示すレチクルセットによれば，同一配線層上の一方の配線を，他方の配線が伸延する方向からみて時計回り又は反時計回りに「鈍角」となるように接続した「斜め」の配線を有する配線層上に，八角形の概略設定ビア１２０Ｄ1，１２０Ｄ2を配置する。このため，０°，４５°，９０°，１３５°の配線を有する配線層上からビアパターン１２０Ｐ1，１２０Ｐ2がはみ出さず，歩留まりの低下が防止できる。また，第１終端領域パターン１１０Ｐ1と上層配線である第２終端領域パターン１３０Ｐ1との重複領域に２つのビアパターン１２０Ｐ1，１２０Ｐ2が配置されるので，ビアパターンを１つのみ配置する場合に比べて半導体集積回路の信頼性が向上する。さらに，配線の接続部分を鈍角とすることにより，接続部分における配線のパターン面積が大きくなるので，９０°の折れ曲がりを有する直交配線を形成する場合に比べて，交差部分の露光不足を起こしにくくできる。即ち，図２９に示す自動設計装置によれば，配線の交差部分で配線パターンが細くなることによるビアとの接続不良（ショートニング）の問題を低減でき，配線効率を向上した半導体集積回路が提供できる。さらに，図４２〜４４に示すビアパターン１２０Ｐ1，１２０Ｐ2は，図２９に示す最適ビア置き換え手段３０により，周囲のビアパターンとの配置環境に対応して最適な最適ビアに置き換えられる。このため，配線の疎な領域に孤立ビアが発生した場合においても，孤立ビア（孤立ビア）の露光後のパターンの縮小又は欠損を生じにくくできる。このため，歩留まりの低下を防止し、信頼性の高い半導体集積回路が提供できる。
【００９１】
−半導体集積回路−
第２の実施の形態に係る半導体集積回路の多層配線構造の一例を図４５及び図４６に示す。図４５のII−IIに沿った断面からみた断面図の一例が図４６である。半導体集積回路は，図４６に示すように，素子形成領域に半導体素子９１が配置された半導体基板９０と，半導体基板９０の上に堆積された第１層間絶縁膜９２と，第１層間絶縁膜９２の上層に堆積された第ｋ層間絶縁膜９３と，第ｋ層間絶縁膜９３の上に配置された第ｋ配線１１０の第ｋ終端領域１１０1を有する。第ｋ終端領域１１０1の紙面右側の端部には，図４５に示すように，第ｋ終端領域１１０1の伸延する方向からみて時計回りに１３５°方向に伸延する第ｋ線部１１０2が配置されている。第ｋ配線１１０は，図４２のレチクルを用いて，Ａｌや，アルミニウム合金等の金属膜をフォトリソグラフィーとＲＩＥでパターニングすればよい。すなわち金属膜の上にフォトレジストを塗布し，図４２の第１のレチクル８０ｂを用いてステッパで露光し，現像後に得られるフォトレジストのパターンをマスクとして，金属膜とＲＩＥでエッチングすればよい。
【００９２】
図４６に示すように，第ｋ終端領域１１０1の上面には，２つのビアプラグ１２０1、１２０2が接続されている。第ｋ＋１層間絶縁膜９５は，第ｋ終端領域１１０1及び第ｋ線部１１０2の上面とビアプラグ１２０1、１２０2の周囲を取り囲むように配置されている。ビアプラグ１２０1、１２０2は，第ｋ＋１層間絶縁膜９５の上に塗布したフォトレジストを図４３に示す第２のレチクル８１ｂを用いてフォトリソグラフィーによりパターニングし，パターニングされたフォトレジストをマスクとして，ＲＩＥで第ｋ層間絶縁膜９５を第１配線１１０の一部が露出するまでエッチングすればよい。
【００９３】
第ｋ＋１層間絶縁膜９５の上には，第ｋ＋１配線１３０の第ｋ＋１終端領域１３０1が配置されている。第ｋ＋１終端領域１３０1の奥には，図４５に示すように，第ｋ＋１線部１３０2が，第ｋ＋１終端領域１３０1の伸延する方向からみて反時計回りに１３５°方向に伸延して配置されている。第ｋ＋１配線１３０は，図４４の第３レチクル８２ｂを用いて金属膜の上に塗布したフォトレジストをパターニングし，パターニングされたフォトレジストをマスクとしてＲＩＥで第ｋ＋１配線１３０をエッチングすればよい。第ｋ＋１層間絶縁膜９５の上には第ｋ＋２層間絶縁膜９７が配置されている。
【００９４】
本発明の第２の実施の形態に係る半導体集積回路によれば，図４５及び図４６に示すように，同一配線層上の一方の配線を他方の配線が伸延する方向からみて時計回り又は反時計回りに「鈍角」となるように接続した斜め配線を有する第ｋ配線１１０と第ｋ＋１配線との間に，八角形のビアパターンに基づいて形成された複数のビアプラグ１２０1，１２０2が配置される。このため，配線間にビアを１つ配置する場合に比べて，配線のショートニングによるビアの欠損が生じにくい。また，配線の接続部分を「鈍角」とすることにより，接続部分における配線のパターン面積が大きくなるので，９０°の折れ曲がりを有する直交配線を形成する場合に比べて，交差部分の露光不足を起こしにくくできる。即ち，図２９に示す自動設計装置によれば，配線の交差部分で配線パターンが細くなることによるビアとの接続不良（ショートニング）の問題が低減でき，配線効率を向上した半導体集積回路が提供できる。また，ビアプラグ１２０1，１２０2の大きさは，図２９に示す最適ビア置き換え手段３０により，周囲のビアパターンとの配置環境に対応して最適な最適ビアに最適化されている。このため，配線の疎な領域に孤立ビアが発生した場合においても，孤立ビア（孤立ビア）の露光後のパターンの縮小又は欠損を生じにくくできる。したがって，第２の実施の形態に係る半導体集積回路によれば，歩留まりの低下を防止し，信頼性の高い半導体集積回路が提供できる。
【００９５】
−半導体集積回路の製造方法−
次に，第２の実施の形態に係る半導体集積回路の製造方法を説明する。なお，半導体集積回路の製造方法は一例であり，この変形例を含めて，これ以外の種々の製造方法により実現可能であることは勿論である。
【００９６】
（イ）図４７に示すように，素子形成領域に半導体素子９１が形成されたシリコン半導体基板９０の上に，酸化珪素膜（ＳｉＯ2膜）等の第１層間絶縁膜９２を化学気相法（ＣＶＤ）により堆積し，化学的機械研磨法（ＣＭＰ）により表面を平坦化する。続いて，この第１層間絶縁膜９２の上に，アルミニウム（Ａｌ）等からなる導電性薄膜９２ａをスパッタリング法，蒸着法により堆積し，この導電性薄膜９２ａの上にフォトレジスト膜９２ｃを塗布する。次に，図４７に示す半導体基板９０を縮小投影露光装置（ステッパ）等の露光ステージに配置し，予め準備されたレチクルを用いてフォトレジスト膜９２ｃを露光，現像する。パターニングされたフォトレジスト膜９２ｃをマスクとして，反応性イオンエッチング（ＲＩＥ）により導電性薄膜９２ａを選択的に除去する。そして，導電性薄膜９２ａの上に，図示しない第２の層間絶縁膜を堆積する。
【００９７】
（ロ）次に，第２の層間絶縁膜の更に上層に，ＣＶＤ法により第ｋ層間絶縁膜９３を堆積し，ＣＭＰ法により表面を平坦化する。続いて，図４８に示すように，第ｋ層間絶縁膜９３の上に導電性薄膜９４を堆積し，ＣＭＰ法により導電性薄膜９４を平坦化する。この導電性薄膜９４の上にフォトレジスト膜９６を塗布する。
【００９８】
次に，図４８に示す半導体基板９０を，ステッパ等の露光ステージに配置し，図４２に示す第１のレチクル８０ｂを用いて，フォトレジスト膜９６を露光，現像し，図４９に示すように，導電性薄膜９４の上にフォトレジスト膜９６をパターニングする。続いて，パターニングされたフォトレジスト膜９６をマスクとして，ＲＩＥにより導電性薄膜９４を選択的に除去する。その後，フォトレジスト膜９６を除去すれば，図５０及び図５１に示すように，第ｋ層間絶縁膜９３の上に，第ｋ終端領域１１０1及び第ｋ線部１１０2を含む第ｋ配線１１０が形成される。
【００９９】
（ハ）次に，図５２に示すように，第ｋ配線１１０の上に第ｋ＋１層間絶縁膜９５をＣＶＤ法により堆積し，ＣＭＰ法により平坦化した後，フォトレジスト膜９８を堆積する。次に，図４３に示す第２のレチクル８１ｂを用いてフォトレジスト膜９８をパターニングした後，図５３の断面図及び図５４の平面図に示すように，ＲＩＥ等により第ｋ＋１層間絶縁膜９５を選択的に除去し，第ｋ配線１１０の上部に開口部（ビアホール）９５Ａ，９５Ｂを形成する。続いて，図５５に示すように，スパッタリング法，蒸着法等によりタングステン（Ｗ），モリブデン（Ｍｏ）等の高融点金属をビアホール９５Ａ，９５Ｂに埋め込んだ後，ＣＭＰ等により表面を平坦化し，ビアプラグ１２０1、１２０2を形成する。
【０１００】
（ニ）続いて，図５６に示すように，第ｋ＋１層間絶縁膜９５の上に，Ａｌ等からなる導電性薄膜９９をスパッタリング法，蒸着法等により堆積する。さらに，導電性薄膜９９の上に，フォトレジスト膜１０４を堆積する。その後，図４４に示す第３のレチクル８２ｂを用いてフォトレジスト膜１０４をパターニングし，パターニングされたフォトレジスト膜１０４をマスクにＲＩＥで導電性薄膜９９を選択的に除去して，図５７の断面図及び図５８の平面図に示すように，第ｋ＋１終端領域１３０1及び第ｋ＋１線部１３０2を含む第ｋ＋１配線１３０を形成する。次に，ＣＶＤ法により第ｋ＋１層間絶縁膜９５の上に第ｋ＋２層間絶縁膜９７を堆積し，ＣＭＰ等により表面を平坦化する。
【０１０１】
以上の工程により，本発明の第２の実施の形態に係る半導体集積回路が完成する。本発明の第１の実施の形態に係る半導体集積回路によれば，１つの配線に対して時計回り又は反時計回りに「鈍角」をなすように，斜めに配置された配線を有する配線層（第ｋ配線１１０及び第ｋ＋１配線１３０）の配線の重複部分に，複数のビアプラグ１２０1ビア１２０2を配置する。このため，９０°の交差を有する配線の交差箇所にビアパターンを配置する場合に比べて，配線のショートニングによるビアの欠損が生じにくく，信頼性の高い半導体集積回路が製造できる。ビアプラグ１２０1，１２０2の大きさは，図１に示す最適ビア置き換え部により，周囲に存在するビアとの配置関係を考慮した大きさの最適ビアに置き換えられることにより，露光不足によるビアの欠損も生じにくく，更に信頼性を向上させた半導体集積回路が製造可能である。
【０１０２】
（第３の実施の形態）
−自動設計装置−
本発明の第３の実施の形態に係る自動設計装置は，図５９に示すように，入力装置３と，演算処理部（ＣＰＵ）１ｂと，出力装置４と，主記憶装置２ｂ，プログラム記憶装置５，及びデータ記憶装置６を備えるコンピュータシステムである。主記憶装置２ｂ，入力装置３，出力装置４，プログラム記憶装置５及びデータ記憶装置６は，それぞれＣＰＵ１ｂに接続されている。ＣＰＵ１ｂは，最適ビアリスト作成手段１０，レイアウト設計手段２０ａ，最適ビア置き換え手段３０，及び設計違反判定手段４０を備える。
【０１０３】
レイアウト設計手段２０ｂは，セル設計部２１，配線設計部２２，斜め配線設計部２２ａ，ビア設計部２３及びダミーパターン設計部２４を備える。ダミーパターン設計部２４は，図６０（ａ）に示すように，ダミーパターン設計情報抽出部２４Ａ，第１層ダミーパターン設計部２４Ｂ，第２層ダミーパターン設計部２４Ｃ，・・・・・，下層（ｋ層）ダミーパターン設計部２４X、上層（ｋ＋１層）ダミーパターン設計部２４Ｙを備える。
【０１０４】
ダミーパターン設計情報抽出部２４Ａは，ダミーパターンの形状情報及び設計情報等の必要な情報を主記憶装置２ｂから抽出する。第１層ダミーパターン設計部２４Ｂ，第２層ダミーパターン設計部２４Ｃ，・・・・・，下層（ｋ層）ダミーパターン設計部２４X、上層（ｋ＋１層）ダミーパターン設計部２４Ｙは，図６４に示すように，八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・を、第１配線１１０Ｄと同一平面上に配置する。
【０１０５】
下層（ｋ層）ダミーパターン設計部２４Xは、図６０（ｂ）に示すように、下層（ｋ層）ダミーパターン発生部２４X1、下層（ｋ層）ダミーパターン修正部２４X2、及び下層（ｋ層）ダミー配線発生部２４X3を更に備える。下層（ｋ層）ダミーパターン発生部２４X1は、図６２に示すように、半導体集積回路装置内のメモリ内に仮想的に配置されたレイアウトに配置された第１配線１１０Ｄの上に八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・をアレイ状に発生させる。下層（ｋ層）ダミーパターン修正部２４X2は、図６３及び図６４に示すように、八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・の中から設計違反を起こすダミーパターン１４０Ｄa3，１４０Ｄa4，・・・・・，１４０f6，・・・・・を抽出し、レイアウト上から削除する。下層（ｋ層）ダミー配線発生部２４X3は、図６５に示すように、隣接するダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・同士を接続し、ダミー配線１４０ＤA，１４０ＤB，・・・・・，１４０C，・・・・・を配置する。
【０１０６】
主記憶装置２ｂは，ライブラリ情報格納部５０ｂ，最適ビアリスト格納部５５，レイアウト設計情報格納部６０ｂ，及び設計違反判定情報格納部７０を備える。ライブラリ情報格納部５０ｂは，セル形状情報格納部５１，配線形状情報格納部５２，斜め配線形状情報格納部５２ａ，ビア形状情報格納部５３及びダミーパターン形状情報格納部を備え，レイアウト設計に必要なセル，配線，ビア，ダミーパターンそれぞれの形状情報を格納する。
【０１０７】
レイアウト設計情報格納部６０ｂは，セル設計情報格納部６１，配線設計情報格納部６２，斜め配線設計情報格納部６２ａ，ビア設計情報格納部６３及びダミーパターン設計情報格納部６４を備え，レイアウト設計に必要なセル，配線，ビア，ダミーパターンそれぞれの基本設計情報を格納する。他は，図２９に示す自動設計装置と同様であるので，重複した記載を省略する。
【０１０８】
以下の自動設計装置の設計方法の説明により更に明確になるが，第３の実施の形態に係る自動設計装置によれば，ダミーパターン設計部２４が，第ｋ層目の配線である第１配線１１０Ｄと同一層に八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・を配置するので，第ｋ層目の配線層のパターンの粗密分布が一定になり，上層に堆積する層間絶縁膜の平坦化が容易になる。また，ダミー配線１４０ＤA，１４０ＤB，・・・・・，１４０ＤC，・・・・・は，八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・をつなぎ合わせて形成される。このため，図６６に示すように，従来，斜めの図形を有する配線層上にダミーパターンあるいはダミー配線を配置する際に，線分の最小長さ発生箇所近傍に発生する「棘状の図形」が発生せず，設計違反の修正の少ないレイアウトを用いた半導体集積回路が提供できる。
【０１０９】
−自動設計方法−
次に，第３の実施の形態に係る自動設計方法について図７１のフローチャートを用いて説明する。
【０１１０】
（イ）まず，図７１のステップＳ２０１において，レイアウト設計に必要なライブラリ情報として，論理セル，機能ブロック等の様々な形状情報を記録したセル形状情報が入力装置３を介してセル形状情報格納部５１に登録される。配線パターンの形状及び大きさ等の様々な形状情報を記録した配線形状情報は，入力装置３を介して配線形状情報格納部５２に登録される。斜め配線パターンの形状及び大きさ等の様々な形状情報を記録した斜め配線形状情報は，入力装置３を介して斜め配線形状情報格納部５２ａに登録される。正方形ビア，長方形ビア，多角形ビア等の様々な形状情報を記憶したビア形状情報は，入力装置３を介してビア形状情報格納部５３に登録される。八角形のダミーパターンの形状情報を記録したダミーパターン形状情報は，入力装置３を介してダミーパターン形状情報格納部５４に格納される。
【０１１１】
（ロ）次に，ステップＳ２０３において，最適ビアリスト作成手段１０は，ビア形状情報格納部５３及びビア設計情報格納部６３に格納されたビアの形状情報及び設計情報を読み出して，レイアウト設計手段２０ｂが設計し得る全ての概略設定ビアの配置環境に応じて最適となる大きさ及び形状を定義した最適ビアリストを，図１５に示すフローチャートに従って作成する。
【０１１２】
（ハ）次に，ステップＳ２１１において，セル設計部２１は，セル形状情報格納部５１から必要なセルの形状情報を抽出し，セル設計情報格納部６１に格納された設計情報を読み出して，自動設計装置のメモリ空間内に仮想的に設置された半導体チップ領域上にＩ／Ｏセル、基本セル、マクロセル等の論理セル，基本ブロックを設計する。続いて，ステップＳ２１３において，斜め配線設計部２２は，配線形状情報格納部５２から必要な配線の形状情報を抽出し，配線設計情報格納部６２に格納された設計情報を読み出して，半導体チップ領域に配置する電源配線，クロック配線，あるいは半導体チップ領域の上層の層間絶縁膜中に配置する信号配線等を配置する。
【０１１３】
（ニ）続いて，ステップＳ２１５において，ビア設計部２３は，ビア形状情報格納部５３から必要な形状情報を抽出し，ビア設計情報格納部６３に格納された設計情報及びステップＳ１１３で実行された配線情報を読み出して，第１配線１１０Ｄと第２配線１３０Ｄとの間を接続する概略設定ビア１２０Ｄ1，１２０Ｄ2を配置する。次に，ステップＳ２１７において，ダミーパターン設計部２４は，後述する図７２に示すフローチャートに従って，ステップＳ２１３において配線された配線層上にダミーパターン又はダミー配線を配置し，ステップＳ１２１へ進む。ステップＳ１２１以降は，図１４に示すフローチャートと同様であるので，説明を省略する。
【０１１４】
次に，第３の実施の形態に係るダミーパターンの設計方法について，図７２に示すフローチャートに従って説明する。
【０１１５】
（ａ）図７２のステップＳ２１７ａにおいて，図６０のダミーパターン設計情報抽出部２４Ａは，レイアウト上に配置された例えば図６１に示すような配線のレイアウトの情報を抽出し，抽出したレイアウトの情報に対して設計基準を満たす八角形のダミーパターンの形状情報及び設計情報を，図５９のダミーパターン形状情報格納部５４及びダミーパターン設計情報格納部６４からそれぞれ抽出する。
【０１１６】
（ｂ）次に，ステップＳ２１７ｂにおいて，図６０（ｂ）の下層（ｋ層）ダミーパターン発生部２４Ｘ1は，図６２に示すように，レイアウト上に形成されたグリッドＸp-1，Ｘp，Ｘp+1，・・・・・及びグリッドＹp-2，Ｙp-1，Ｙp，・・・・・を基礎として，八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・をレイアウト上にアレイ状に発生させる。次に，ステップＳ２１７ｃにおいて，図６０（ｂ）の下層（ｋ層）ダミーパターン修正部２４Ｘ2は，設計違反を起こすダミーパターン，即ち図６３の第１配線１１０Ｄの上に重なって形成されたダミーパターン１４０Ｄa3，１４０Ｄa4，１４０Ｄb1〜１４０Ｄa4，１４０Ｄc1，１４０Ｄc2，１４０Ｄc3，１４０Ｄc4，１４０Ｄd2，１４０Ｄd3，１４０Ｄd5，１４０Ｄd6，１４０Ｄe1〜１４０Ｄe3，１４０Ｄf1〜１４０Ｄf6を削除する。この結果，図６４に示すレイアウトが得られる。
【０１１７】
（ｃ）次に，ステップＳ２１７ｄにおいて，下層（ｋ層）ダミー配線発生部２４Ｘ3は，入力装置３により予め入力された設計情報を読み出して，ダミーパターンをアレイ状に配置するか否かを判定する。ダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０Ｄg6，・・・・・をアレイ状に配置する場合は作業を終了する。アレイ状に配置しない場合はステップＳ２１７ｅに進む。ステップＳ２１７ｅにおいて，下層（ｋ層）ダミー配線発生部２４Ｘ3は，図６５に示すように，隣接して配置されたダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０Ｄg6，・・・・・をそれぞれ接続することにより，ダミー配線１５０ＤA，１５０ＤB，・・・・・，１５０ＤC，・・・・・を形成する。
【０１１８】
（ｄ）図６５においては，ダミーパターン１４０Ｄa1，１４０Ｄa2をそれぞれ接続したダミー配線１５０ＤAが形成される。ダミーパターン１４０Ｄa5，１４０Ｄa6，１４０Ｄb5，１４０Ｄb6，１４０Ｄc6をそれぞれ接続したダミー配線１５０ＤBが形成される。ダミーパターン１４０Ｄc1と図示しないダミーパターンとを接続したダミー配線１５０ＤCが形成される。ダミーパターン１４０Ｄc3，１４０Ｄd4，１４０Ｄe4，１４０Ｄe5，１４０Ｄe6をそれぞれ接続したダミー配線４３，ダミーパターン１４０Ｄg1〜１４０Ｄg6をそれぞれ接続したダミー配線１５０ＤEが形成される。
【０１１９】
以上のステップにより，第３の実施の形態に係る自動設計方法が実現可能となる。第３の実施の形態に係る自動設計方法によれば、ダミーパターン設計部２４が，第ｋ層目の配線である第１配線１１０Ｄと同一層に八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・を配置するので，第ｋ層目の配線層のパターンの粗密分布が一定になる。このため，上層に堆積する層間絶縁膜の平坦化が容易になる。また，ダミー配線１４０ＤA，１４０ＤB，・・・・・，１４０ＤC，・・・・・は，八角形のダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・をつなぎ合わせて形成される。このため，図６６に示すように，従来，斜めの図形を有する配線層上にダミーパターンあるいはダミー配線を配置する際に，線分の最小長さ発生箇所近傍に発生する「棘状の図形」が発生せず，設計違反の修正の少ないレイアウトを用いた半導体集積回路が提供できる。
【０１２０】
なお，ダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０Ｄg6，・・・・・の配置位置はアレイ状に限られず，図６７に示すような配置にすることもできる。この場合は，図６８に示すように，下層（ｋ層）ダミーパターン修正部２４X2は，設計違反を起こすダミーパターン１４０Ｄa2，１４０Ｄa3，１４０Ｄb1〜１４０Ｄb4，１４０Ｄc1〜１４０Ｄc4，・・・・・，１４０Ｄd1，１４０Ｄd2，１４０Ｄd4，１４０Ｄd5，１４０Ｄe1，１４０Ｄe2，１４０Ｄe4，１４０Ｄf1〜１４０Ｄf3，１４０Ｄf5，１４０Ｄg1〜１４０Ｄg3，１４０Ｄh1〜１４０Ｄh5，１４０Ｄi2〜１４０Ｄi4をそれぞれ削除する。この結果，図６９に示すようなレイアウトが得られる。さらに，図７０に示すように，周辺のダミーパターン１４０Ｄa1,１４０Ｄa4，１４０Ｄb5，１４０Ｄd3，１４０Ｄe3，１４０Ｄf4，１４０Ｄg4，１４０Ｄi1，１４０Ｄj1〜１４０Ｄj5をそれぞれ引き延ばして，ダミー配線１４０ＤA，１４０ＤB，１４０ＤD，１４０ＤEを形成してもよい。
【０１２１】
図７３は，第３の実施の形態に係るレチクル８３の極一部を示す例であり，図７４は，図７３に示すレチクル８３を用いて第ｋ層間絶縁膜９３に第ｋ配線１１０及びダミーパターン１４０Ｄa1，１４０Ｄa2，・・・・・，１４０Ｄg6，・・・・・を形成した半導体集積回路の一例を示す。図７４に示す半導体集積回路によれば，第ｋ配線１１０と同一層上に八角形のダミーパターン１４０d4，１４０g3を備えるので，配線層のパターンの粗密が一定になり，配線層の上層に形成する層間絶縁膜が平坦化し易くなる。このため，半導体集積回路を多層配線構造とする場合に，図７３に示すような，八角形のダミーパターンを有するレチクルの投影像にマスク合わせして製造することにより，平坦性の高い半導体集積回路が提供できる。
【０１２２】
（第４の実施の形態）
−自動設計装置−
本発明の第４の実施の形態に係る自動設計装置は，図７５に示すように，操作者からのデータや命令などの入力を受け付ける入力装置３と，レイアウト設計等の種々の演算を実行する演算処理部（ＣＰＵ）１ｃと，レイアウト結果等を出力する出力装置４と，半導体集積回路のレイアウト設計に必要な所定のデータ等を格納した主記憶装置２ｃ，プログラム記憶装置５，及びデータ記憶装置６を備えるコンピュータシステムである。主記憶装置２ｃ，入力装置３，出力装置４，プログラム記憶装置５及びデータ記憶装置６は，それぞれＣＰＵ１ｃに接続されている。
【０１２３】
ＣＰＵ１ｃは，最適ビアリスト作成手段１０，レイアウト設計手段２０ｃ，最適ビア置き換え手段３０，及び設計違反判定手段４０を備える。レイアウト設計手段２０ｃは，セル設計部２１，配線設計部２２，斜め配線設計部２２ａ，ビア設計部２３及び斜めセル設計部２６を備える。「斜めセル」とは，例えば図７７に示すように，外形を定義する四角形の一組の対角が鋭角となるセル，即ち外形が平行四辺形のセルを示す。斜めセル設計部２６は，自動設計装置のメモリ空間内に仮想的に設置された半導体集積回路のチップ領域上に，平行四辺形のＩ／Ｏセル，基本セル，マクロセル等の論理セル，機能ブロックを配置することにより，図７８〜８０に示すようなマスターチップ９０２ａ〜９０２ｃを形成する。
【０１２４】
主記憶装置２ｃは，ライブラリ情報格納部５０ｃ，最適ビアリスト格納部５５，レイアウト設計情報格納部６０ｃ，及び設計違反判定情報格納部７０を備える。ライブラリ情報格納部５０ｃは，セル形状情報格納部５１，斜めセル形状情報格納部５６配線形状情報格納部５２，及びビア形状情報格納部５３を備える。斜めセル形状情報格納部５６は，例えば外角θが４５°の平行四辺形の基本セル９１０を設計するための形状情報の他に，平行四辺形のＩ／Ｏセル形状，平行四辺形のマクロセル形状等を設計するために必要な形状情報を格納する。レイアウト設計情報格納部６０ｃは，セル設計情報格納部６１，斜めセル格納部６５，配線設計情報格納部６２，及びビア設計情報格納部６３を備える。斜めセル設計情報格納部６５は，例えば，図７８〜図８０に示すようなマスターチップ９０２ａ，９０２ｂ，９０３ｂを設計するために必要な設計情報を格納する。
【０１２５】
以下の自動設計装置の設計方法の説明により更に明確になるが，第４の実施の形態に係る自動設計装置によれば，チップ領域上に平行四辺形のセルを配置するので，セルに斜めの配線を適用する際の設計が容易になる。また，セルの形状を従来の長方形から平行四辺形に変更することにより，セル幅を変えることなくゲート幅を拡大できるので，拡大した領域に新たな配線を配置すれば，半導体集積回路の電源密度を増大させることができる。
【０１２６】
−自動設計方法−
次に，第４の実施の形態に係る自動設計方法について，図７６のフローチャートを用いて説明する。以下に示す自動設計方法は，素子形成領域上に配置する基本セルとして，図７７に示す斜めの基本セル９１０を配置する設計方法を例示するが，図７９に示すように，基本セルの他にも，Ｉ／Ｏセル９０１の外形を平行四辺形としてもよく，また，マクロセル９０３の外形を平行四辺形としてもよいことは勿論である。
【０１２７】
（イ）まず，図７６のステップＳ３０１において，レイアウト設計に必要なライブラリ情報として，論理セル，機能ブロック等の様々な形状情報を記録したセル形状情報が入力装置３を介してセル形状情報格納部５１に登録される。斜めセルに関する形状情報は，入力装置３を介して斜めセル形状情報格納部５６に格納される。配線パターンの形状及び大きさ等の様々な形状情報を記録した配線形状情報は，入力装置３を介して配線形状情報格納部５２に登録される。正方形ビア，長方形ビア，多角形ビア等の様々な形状情報を記憶したビア形状情報は，入力装置３を介してビア形状情報格納部５３に登録される。
【０１２８】
（ロ）次に，ステップＳ３０３において，最適ビアリスト作成手段１０は，ビア形状情報格納部５３及びビア設計情報格納部６３に格納されたビアの形状情報及び設計情報を読み出して，レイアウト設計手段２０ｃが設計し得る全ての概略設定ビアの配置環境に応じて最適となる大きさ及び形状を定義した最適ビアリストを，図１５に示すフローチャートに従って作成する。
【０１２９】
（ハ）次に，ステップＳ３１０において，レイアウト設計が行われる。即ち，ステップＳ３１１において，セル設計部２１は，自動設計装置のメモリ空間内に仮想的に設置された半導体チップ領域上に，Ｉ／Ｏセル、基本セル、マクロセル等の論理セル，基本ブロックを配置する。まず，ステップＳ３１１ａにおいて，セル設計部２１は，セル形状情報格納部５１及び斜めセル形状情報格納部５６から必要なセルの形状情報を抽出する。ステップＳ３１３ｂにおいて，セル設計部２１は，図７９に示すように，チップ領域の周辺部に沿ってチップ領域を囲むように，Ｉ／Ｏセル９０１を配置する。続いて，セル設計部２１は，マクロセル９０３を，Ｉ／Ｏセル９０１で周囲が取り囲まれたチップ領域上に配置する。
【０１３０】
（ニ）次に，ステップＳ３１３ｃにおいて，セル設計部２１は，ステップＳ３１１ａにおいて抽出された設計情報に基づいて，チップ領域上に配置する基本セルの形状を斜めセルにするか否かを判断する。斜めセルを配置する場合は，ステップＳ３１３ｄに進み，図７７に示すような，外形が平行四辺形で定義された複数の基本セル９１０を，Ｉ／Ｏセル９０１で囲まれたチップ領域上のマクロセル９０３の周囲に列状に配置する。基本セル９１０の配置する位置は，図７９に示すように，チップ領域の周囲に列状に並んだＩ／Ｏセル９０１のなす列に対して平行又は垂直となるように配置してもよいし，図８０に示すように，チップ領域の周囲に列状に並んだＩ／Ｏセル９０１のなす列に対して斜めして配置してもよい。基本セルの形状を斜めセルにしない場合は，ステップＳ３１３ｅにおいて，一般的に用いられる四角形のセルをチップ領域上に配置し，ステップＳ３１５に進む。
【０１３１】
ステップＳ３１５〜Ｓ３３０は，図１４に示すステップＳ１１５〜Ｓ１３０と同様の手順であるので，重複した説明を省略する。第４の実施の形態に係る自動設計方法によれば，セル設計部２１が，斜めセル形状情報格納部５６に格納された平行四辺形の斜めセルを，自動設計装置の仮想のチップ領域上に配置するので，セルの上層に斜めの配線を適用する際の設計が容易になる。また，セルの形状を従来の長方形から平行四辺形に変更することにより，セル幅を変えることなくゲート幅を拡大できる。このため，拡大したゲート領域に新たな配線を配置することにより，半導体集積回路の電源密度を増大することができる。
【０１３２】
−レチクルセット−
図８１（ａ）に，第４の実施の形態に係る自動設計装置に基づいて設計可能な基本セル９１０のＣＡＤデータの一例を示す。比較例として，図８１（ｂ）及び図８１（ｃ）に，従来の自動設計装置を読み出して設計可能な基本セル９１０ｘ，９１０ｙを示す。なお，図８１（ａ）〜図８１（ｃ）は，同一条件における結線要求に基づいてドライブ能力の比較を行ったものである。図８１（ａ）に示す基本セル９１０は，外形が平行四辺形のｐ+型半導体領域９１３及びｎ+型半導体領域９１５を有し，ｐ+型半導体領域９１３及びｎ+型半導体領域９１５の周囲にＩ／Ｏセル９０１が配置されている。ｐ+型半導体領域９１３及びｎ+型半導体領域９１５の上にはゲート電極９１１が伸延している。ゲート電極９１１の上層には，配線９１７ａ，９１７ｂ，９１８ａ，９１８ｂ，９１９ａ，９１９ｂが配置されている。
【０１３３】
従来，図８１（ｂ）に示す基本セル９１０ｘのドライブ能力を１．５倍に上げたい場合は，図８１（ｃ）に示すように，基本セル９１０ｙのセル幅Ｌｙを，基本セル９１０ｘの幅Ｌｘより１．５倍大きくしていた。しかし，図８１（ｃ）から分かるように，基本セル９１０ｙのセル幅Ｌｙを大きくすると，基本セル９１０ｙ上に配置する配線９１７の集積度の低下を招く場合がある。
【０１３４】
一方，図８１（ａ）に示す第４の実施の形態に係る基本セル９１０を用いた場合は，ゲート電極９１１を斜めに配置することにより基本セル９１０のセル幅Ｌｘを変えることなくゲート幅が拡大できる。さらに，図８１（ａ）に示す基本セル９１０は，ドライブ能力を１．５倍に増加させる前の図８１（ｂ）の基本セル９１０ｘと比べて電源配線の密度が同程度になる。さらに，図８１（ａ）に示す基本セル９１０は，ゲート電極９１１を斜めに配置することにより配線を置ける空間が増えるので，空いた空間に新たな配線を引くことにより，図８１（ｂ）に示す基本セル９１０ｘに比べて電源密度の高い配線が実現可能である。
【０１３５】
図８１（ａ）〜８１（ｃ）に示す実線Ｘ，Ｙ，Ｚを横切る横方向の配線の数を比較する。図８１（ａ）に示す基本セル９１０は，実線Ｘを横切る配線が配線９１７ａ，９１８ｂの２本，実線Ｙを横切る配線が配線９１７ａの１本，実線Ｚを横切る配線が配線９１８ａ，９１９ｂの２本である。一方，図８１（ｂ）に示す比較例は，実線Ｘを横切る配線が配線９１７ａｘ，９１８ａｘの２本，実線Ｙを横切る配線が配線９１７ａｘ，９１８ａｘ，９１９ｂｘの３本，実線Ｚを横切る配線が配線９１７ａｘ，９１９ａｙの２本となっており，図８１（ａ）に示す基本セル９１０を用いることにより，ゲート長方向の配線の重なりが少なくなっていることが分かる。第４の実施の形態に係る自動設計方法によれば，ゲート長方向の空いたスペースに直交配線と斜め配線とを組み合わせた新しい配線を配置することにより，電源密度の向上を図った半導体集積回路が提供できる。
【０１３６】
−半導体集積回路−
第４の実施の形態に係る自動設計装置により設計可能なＣＡＤデータに基づいて製造可能な半導体集積回路の基本セル９１０及びマスターチップ９０２ａ〜９０２ｃの例を図７７〜図８０に示す。図７７に示すように，基本セル９１０は，外角θが４５度の平行四辺形であり，ゲート電極９１１，ｐ+型半導体領域９１３，及びｎ+型半導体領域９１５を有する。ｐ+型半導体領域９１３とゲート電極９１１により，ｐチャネルＭＯＳトランジスタ（ｐＭＯＳトランジスタ）が構成できる。ｎ+型半導体領域９１５とゲート電極９１１により，ｎチャネルＭＯＳトランジスタ（ｎＭＯＳトランジスタ）が構成できる。図７７に示す基本セル９１０を半導体基板９０のチップ領域に配置し，基本セル９１０の周辺部のチップ領域にＩ／Ｏセル９０１を配置することにより，図７８に示すようなマスターチップ９０２ａが構成できる。
【０１３７】
図７９に示すように，周辺部にＩ／Ｏセル９０１が配置されたチップ領域にマクロセル９０３を配置し，Ｉ／Ｏセル９０１及びマクロセル９０３が配置された半導体基板９０のチップ領域の残余の領域にＩ／Ｏセル９０１がなす列に対して平行又は垂直に複数の基本セル９１０を配置することにより，マスターチップ９０２ｂが構成できる。さらに，図８０に示すように，Ｉ／Ｏセル９０１及びマクロセル９０３が配置されたチップ領域の残余の領域に，Ｉ／Ｏセル９０１がなす列に対して４５°斜め方向に複数の基本セルを配置することにより，マスターチップ９０２ｃが構成できる。
【０１３８】
第４の実施の形態に係る自動設計装置によれば，半導体基板９０の素子形成領域に，外形が平行四辺形で定義された基本セル９１０が配置される。基本セル９１０の形状を従来の長方形から平行四辺形に変更することにより，セル幅を変えることなくゲート幅を拡大できるので，拡大したゲート領域に新たな配線を配置することにより，半導体集積回路の電源密度の向上が図れる。さらに，平行四辺形の基本セル９１０の形状に合わせて斜めの配線を適切に行うことにより，更に多くの配線ができるので，電源密度の高い半導体集積回路が提供できる。
【０１３９】
次に，第４の実施の形態に係る半導体集積回路の基本セル９１０の製造方法について説明する。図８２〜図９４は，図７７に示す基本セル９１０のＶ−Ｖ方向からみた例を示す。以下に示す基本セルの製造方法は一例であり，この変形例を含めてこれ以外の種々の製造方法により実現可能であることは勿論である。
【０１４０】
（イ）図８２に示すように，半導体基板９０の表面にシリコン酸化膜（ＳｉＯ2膜）１５０を熱酸化法等により形成する。その後，ＣＶＤ法を用いてＳｉＯ2膜１５０の上にシリコン窒化膜（Ｓｉ3Ｎ4膜）１５１を成長させる。このシリコン窒化膜１５１の上に，フォトレジスト膜１５２を塗布し，図８３に示すように，フォトリソグラフィー技術によりフォトレジスト膜１５２をパターニングして，開口部１５３Ａ，１５３Ｂ，１５３Ｃを形成する。
【０１４１】
（ロ）次に，パターニングされたフォトレジスト膜１５２をマスクに反応性イオンエッチング（ＲＩＥ）を行って，半導体基板９０を選択的に除去し，素子分離形成溝１５４Ａ，１５４Ｂ，１５４Ｃをそれぞれ形成する。続いて，図８４に示すように，フォトレジスト膜１５２を取り除いた後，図８５に示すように，ＣＶＤ法により酸化膜１５５を素子分離形成溝１５４Ａ，１５４Ｂ，１５４Ｃの内部に埋め込む。続いて，ＣＭＰ法により，酸化膜１５５の表面を研磨し，平坦化する。
【０１４２】
（ハ）次に，図８６に示すように，半導体基板９０表面のシリコン窒化膜１５１をウェットエッチして犠牲酸化を行う。続いて，図８７に示すように，フォトリソグラフィー技術によりパターニングされたフォトレジスト膜１５６を半導体基板９０の上に形成し，ボロン（Ｂ）等のｐ型不純物イオンを半導体基板９０の内部に選択的に注入した後，フォトレジスト膜１５６を剥離剤等で除去する。
【０１４３】
（ニ）さらに，図８８に示すように，フォトリソグラフィー技術によりパターニングされたフォトレジスト膜１５７を半導体基板９０の上に形成し，隣（Ｐ+）や砒素（Ａｓ+）等のｎ型不純物イオンを半導体基板９０の内部に選択的に注入した後，フォトレジスト膜１５７を剥離剤等で除去する。続いて，犠牲酸化した窒化膜（犠牲酸化膜）１５１をウェットエッチで取り除き，イオン注入された不純物イオンを熱処理（ドライブイン）した後，半導体基板９０の表面に形成された熱酸化膜（図示せず）を除去せずに，図８９に示すように，ｐウェル９０ａ及びｎウェル９０ｂをそれぞれ半導体基板９０の内部に形成する。
【０１４４】
（ホ）さらに，ゲート酸化膜１５８を半導体基板９０の表面に形成し，ゲート酸化膜１５８の全面にＣＶＤ法により多結晶シリコン膜１５９を堆積させる。続いて，フォトリソグラフィー技術によりパターニングされたフォトレジスト膜１６０を多結晶シリコン膜１５９の上に形成する。このフォトレジスト膜１６０をマスクにリソグラフィー法又は異方性エッチング法により多結晶シリコン膜１５９を選択的に除去し，図９０に示すように，ゲート電極９１１を形成する。その後，ゲート電極９１１上に形成されたフォトレジスト膜１６０を剥離剤により除去する。
【０１４５】
（ヘ）次に，図９１に示すように，フォトリソグラフィー技術によりパターニングされたフォトレジスト膜１６１をｎウェル９０ｂの上に形成し，フォトレジスト膜１６１及びｐウェル９０ａ上のゲート電極９１１をマスクとして，Ｐ+やＡｓ+等のｎ型の不純物イオンを選択的に注入する。その後，フォトレジスト膜１６１を剥離剤により除去する。
【０１４６】
（ト）続いて，図９２に示すように，フォトリソグラフィー技術によりパターニングされたフォトレジスト膜１６２をｐウェル９０ａの上に形成し，フォトレジスト膜１６１及びｎウェル上のゲート電極９１１をマスクとして，Ｂ等のｐ型の不純物イオンを選択的に注入する。その後，フォトレジスト膜１６２を剥離剤により除去する。
【０１４７】
（チ）次に，熱処理（ＲＴＡ）により不純物イオンを活性化，拡散させて，図９３に示すように，ｎ+型あるいはｐ+型のソース／ドレイン領域９１３，９１５をそれぞれ形成し，ｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタを形成する。続いて，ゲート電極９１１の上面をシリサイド化した後，コンタクトエッチストップ層１６３を全面に成長させる。
【０１４８】
（リ）次に，ＣＶＤ法により第１層間絶縁膜９２をコンタクトエッチストップ層１６３の上に堆積し，図９４に示すように，ＣＭＰにより第ｋ層間絶縁膜９３の表面を研磨し，平坦化する。この後，トランジスタを接続するためのコンタクトホールを第ｋ層間絶縁膜９３中に形成し，銅（Ｃｕ）等により必要な配線を埋め込むことにより，第４の実施の形態に係る基本セル９１０が製造可能となる。
【０１４９】
さらに，図９４に示す基本セル９１０を半導体基板９０の素子形成領域に配置すれば，図９５に示す半導体集積回路が得られる。なお，図９５の第１層間絶縁膜９２より上層の構造は，図４６に示す半導体集積回路と同様である。第４の実施の形態に係る基本セル９１０を用いた半導体集積回路によれば，一組の対角が４５°の平行四辺形の基本セル９１０が，半導体基板９０の素子形成領域に配置されるので，基本セル９１０の上層に斜めの配線を配置する際の設計が容易になる。また，従来，長方形であった基本セル９１０の形状を平行四辺形にすることにより，基本セルのセル幅を変更することなくゲート幅を拡大できる。このため，拡大したゲート電極上に新しい配線を配置することにより，電源密度の高い半導体集積回路が提供できる。
【０１５０】
（その他の実施の形態）
上記のように、本発明は第１〜第４の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。例えば，ビア又はビアプラグは，互いに隣接する２つの配線層間を接続するものだけでなく，複数の配線層を貫通するスタックドビアや，スタックドビアプラグでも構わない。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１５１】
【図１】本発明の第１の実施の形態に係る自動設計装置の構成を示すブロック図である。
【図２】第１の実施の形態に係る自動設計装置の最適ビアリスト作成方法を示す説明図（その１）である。
【図３】第１の実施の形態に係る自動設計装置の最適ビアリスト作成方法を示す説明図（その２）である。
【図４】第１の実施の形態に係る自動設計装置の最適ビアリストを作成するために必要な環境プロファイル（位置関係ｃ）の抽出方法を示す説明図である。
【図５】第１の実施の形態に係る自動設計装置の最適ビアリストを作成するために必要な環境プロファイル（距離ｒ）の抽出方法を示す説明図である。
【図６】図１に示すリソグラフィーシミュレーション実行部が実行するリソグラフィーシミュレーション方法の一例を説明する説明図（その１）である。
【図７】図１に示すリソグラフィーシミュレーション実行部が実行するリソグラフィーシミュレーション方法の一例を説明する説明図（その２）である。
【図８】図１に示すリソグラフィーシミュレーション実行部が実行するリソグラフィーシミュレーション方法の一例を説明する説明図（その３）である。
【図９】第１の実施の形態に係る最適ビアリストの一例を示す表である。
【図１０】図１０（ａ）は，第１の実施の形態に係る配線設計部の構成を示すブロック図である。図１０（ｂ）は，下層（ｋ層）配線設計部の構成を示すブロック図である。
【図１１】図１３（ａ）は，第１の実施の形態に係るビア設計部の構成を示すブロック図である。図１３（ｂ）は，上層（ｋ＋１層）ビア設計部の構成を示すブロック図である。
【図１２】第１の実施の形態に係る自動設計装置によって設計可能な平面図を示す。図１２（ａ）は，下層（ｋ層）配線設計部により設計可能な第１配線の平面図を示す。図１２（ｂ）は，ビア設計部により設計可能な概略設定ビアの平面図を示す。図１２（ｃ）は，上層（ｋ＋１層）配線設計部により設計可能な第２配線の平面図を示す。
【図１３】図１３（ａ）は，図１２（ａ）に示す第１配線に，更に拡張領域を配置した平面図である。図１３（ｂ）は，ビア設計部により設計可能なビアの平面図を示す。図１３（ｃ）は，図１２（ｃ）に示す第２配線に更に拡張領域を設けた配線層を示す平面図である。
【図１４】第１の実施の形態に係る自動設計方法を示すフローチャートである。
【図１５】第１の実施の形態に係る最適ビアリスト作成方法を示すフローチャートである。
【図１６】第１の実施の形態に係る自動設計装置により設計され，最適ビア置き換え作業を行わない場合のレイアウトの一例を示す平面図である。
【図１７】図１６に示すレイアウトに基づいて作成したレチクルセットの一部を示す平面図である。
【図１８】図１７に示すレチクルに基づいて製造可能な半導体集積回路の一部を示す平面図である。
【図１９】第１の実施の形態に係る自動設計装置により設計され，最適ビア置き換え作業を行った場合のレイアウトの一例を示す平面図である。
【図２０】図１９に示すレイアウトに基づいて作成したレチクルセットの一部を示す平面図である。
【図２１】図２０に示すレチクルに基づいて製造可能な半導体集積回路の一部を示す平面図である。
【図２２】第１の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その１）である。
【図２３】第１の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その２）である。
【図２４】第１の実施の形態に係る自動設計装置により設計されたレチクルセットの第１のレチクル（ｉ層目のレチクル）を示す平面図である。
【図２５】第１の実施の形態に係る自動設計装置により設計されたレチクルセットの第２のレチクル（ｉ＋１層目のレチクル）を示す平面図である。
【図２６】第１の実施の形態に係る自動設計装置により設計されたレチクルセットの第３のレチクル（ｉ＋２層目のレチクル）を示す平面図である。
【図２７】図２４〜図２６に示すレチクルセットを用いて製造可能な半導体集積回路の一部を示す平面図である。
【図２８】図２４〜図２６に示すレチクルセットを用いて製造可能な半導体集積回路の一部を示す断面図であり，図２７のＩ−Ｉ方向からみた断面図である。
【図２９】本発明の第２の実施の形態に係る自動設計装置の構成を示すブロック図である。
【図３０】図１０（ａ）は，第２の実施の形態に係る斜め配線設計部の構成を示すブロック図である。図１０（ｂ）は，図１０（ａ）の下層（ｋ層）斜め配線設計部の構成を示すブロック図である。
【図３１】第２の実施の形態に係る自動設計装置により設計可能な平面図を示す。図３１（ａ）は，下層（ｋ層）配線設計部により設計可能な第１配線の平面図を示す。図３１（ｂ）は，ビア設計部により設計可能な概略設定ビアの平面図を示す。図３１（ｃ）は，上層（ｋ＋１層）配線設計部により設計可能な第２配線の平面図を示す。
【図３２】図３２（ａ）は，図３１（ａ）に示す第１配線に，更に拡張領域を配置した平面図である。図３２（ｂ）は，ビア設計部により設計可能なビアの平面図を示す。図３２（ｃ）は，図３１（ｃ）に示す第２配線に更に拡張領域を設けた配線層を示す平面図である。
【図３３】第２の実施の形態に係る自動設計方法を示すフローチャートである。
【図３４】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その１）である。
【図３５】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その２）である。
【図３６】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その３）である。
【図３７】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その４）である。
【図３８】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その５）である。
【図３９】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その６）である。
【図４０】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その７）である。
【図４１】第２の実施の形態に係る自動設計装置により設計可能なＣＡＤデータを示す平面図（その８）である。
【図４２】第２の実施の形態に係る自動設計装置により設計されたレチクルセットの第１のレチクル（ｉ層目のレチクル）を示す平面図である。
【図４３】第２の実施の形態に係る自動設計装置により設計されたレチクルセットの第２のレチクル（ｉ＋１層目のレチクル）を示す平面図である。
【図４４】第２の実施の形態に係る自動設計装置により設計されたレチクルセットの第３のレチクル（ｉ＋２層目のレチクル）を示す平面図である。
【図４５】図４４〜図４６に示すレチクルセットを用いて製造可能な半導体集積回路の一部を示す平面図である。
【図４６】図４４〜図４６に示すレチクルセットを用いて製造可能な半導体集積回路の一部を示す断面図であり，図４５のII−II方向からみた断面図である。
【図４７】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その１）である。
【図４８】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その２）である。
【図４９】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その３）である。
【図５０】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その４）である。
【図５１】第２の実施の形態に係る半導体集積回路の製造方法を示す平面図であり，図５０のIII−III方向からみた断面図である。
【図５２】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その５）である。
【図５３】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その６）である。
【図５４】第２の実施の形態に係る半導体集積回路の製造方法を示す平面図であり，図５３のIV−IV方向からみた断面図である。
【図５５】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その７）である。
【図５６】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その８）である。
【図５７】第２の実施の形態に係る半導体集積回路の製造方法を示す工程断面図（その９）である。
【図５８】第２の実施の形態に係る半導体集積回路の製造方法を示す平面図であり，図５３のV−V方向からみた断面図である。
【図５９】本発明の第３の実施の形態に係る自動設計装置の構成を示すブロック図である。
【図６０】図６０（ａ）は，第３の実施の形態に係るダミーパターン設計部の構成を示すブロック図である。図６０（ｂ）は，図６０（ａ）の下層（ｋ層）ダミーパターン設計部の構成を示すブロック図である。
【図６１】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その１）である。
【図６２】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その２）である。
【図６３】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その３）である。
【図６４】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その４）である。
【図６５】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その５）である。
【図６６】第３の実施の形態に係るダミーパターンの比較例を示す平面図である。
【図６７】第３の実施の形態に係るダミーパターンの他の設計方法を示す平面図（その１）である。
【図６８】第３の実施の形態に係るダミーパターンの他の設計方法を示す平面図（その２）である。
【図６９】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その３）である。
【図７０】第３の実施の形態に係るダミーパターンの設計方法を示す平面図（その４）である。
【図７１】第３の実施の形態に係る自動設計方法を示すフローチャートである。
【図７２】図７１のステップＳ２１７に示すダミーパターンの配置方法を示すフローチャートである。
【図７３】第３の実施の形態に係るレチクルセットの平面図の一例である。
【図７４】第３の実施の形態に係る半導体集積回路の断面図の一例である。
【図７５】本発明の第４の実施の形態の変形例に係る自動設計装置の構成を示すブロック図である。
【図７６】第４の実施の形態に係る自動設計方法を示すフローチャートである。
【図７７】第４の実施の形態に係る自動設計装置により設計される基本セルを示す平面図である。
【図７８】第４の実施の形態に係る自動設計装置により設計されるマスターチップを示す平面図（その１）である。
【図７９】第４の実施の形態に係る自動設計装置により設計されるマスターチップを示す平面図（その２）である。
【図８０】第４の実施の形態に係る自動設計装置により設計されるマスターチップを示す平面図（その３）である。
【図８１】図８１（ａ）は，第４の実施の形態に係る自動設計装置により設計されるな基本セルの平面図を示し，図８１（ｂ）及び図８１（ｃ）は，図８１（ａ）と同じ結線要求を元に設計した比較例の平面図を示す。
【図８２】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その１）である。
【図８３】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その２）である。
【図８４】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その３）である。
【図８５】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その４）である。
【図８６】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その５）である。
【図８７】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その６）である。
【図８８】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その７）である。
【図８９】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その８）である。
【図９０】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その９）である。
【図９１】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その１０）である。
【図９２】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その１１）である。
【図９３】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その１２）である。
【図９４】第４の実施の形態に係る自動設計装置により設計される基本セルの製造方法を示す断面図（その１３）である。
【図９５】第４の実施の形態に係る自動設計装置により設計される半導体集積回路の一例を示す断面図である。
【符号の説明】
【０１５２】
１，１ａ，１ｂ，１ｃ…ＣＰＵ
２，２ａ，２ｂ，２ｃ…主記憶装置
３…入力装置
４…出力装置
５…プログラム記憶装置
６…データ記憶装置
７…画面
１０…最適ビアリスト作成手段
１１…ビア配置パターン設計部
１２…リソグラフィーシミュレーション実行部
１３…最適ビアリスト作成部
２０，２０ａ，２０ｂ，２０ｃ…レイアウト設計手段
２１…セル設計部
２２…配線設計部
２２ａ…斜め配線設計部
２３…ビア設計部
２４…ダミーパターン設計部
２６…セル設計部
３０…最適ビア置き換え手段
３１…概略設定ビア抽出部
３２…環境プロファイル抽出部
３３…最適ビア置き換え部
４０…設計違反判定手段
５０，５０ａ，５０ｂ，５０ｃ，…ライブラリ情報格納部
５１…セル形状情報格納部
５２…配線形状情報格納部
５２ａ…斜め配線形状情報格納部
５３…ビア形状情報格納部
５４…ダミーパターン形状情報格納部
５５…最適ビアリスト格納部
５６…斜めセル形状情報格納部
６０，６０ａ，６０ｂ，６０ｃ…レイアウト設計情報格納部
６１…セル設計情報格納部
６２…配線設計情報格納部
６２ａ…斜め配線設計情報格納部
６３…ビア設計情報格納部
６４…ダミーパターン設計情報格納部
６５…斜めセル設計情報格納部
７０…設計違反判定情報格納部
８０，８０ａ，８０ｂ…第１のレチクル
８１，８１ａ，８１ｂ…第２のレチクル
８２，８２ａ，８２ｂ…第３のレチクル
８３…レチクル
９０…半導体基板
９０ａ…ｐウェル
９０ｂ…ｎウェル
９１…半導体素子
９２…第１層間絶縁膜
９２ａ…導電性薄膜
９２ｃ…フォトレジスト膜
９３…第ｋ層間絶縁膜
９４…導電性薄膜
９５…第ｋ＋１層間絶縁膜
９５Ａ，９５Ｂ…ビアホール
９６，９８，１０４…フォトレジスト膜
９７…第ｋ＋２層間絶縁膜
１００Ｄ，１００Ｄ1〜１００Ｄ3…概略設定ビア
１０１Ｄ，１０１Ｄ1〜１０１Ｄ3…隣接ビア
１０２Ｄ1〜１０２Ｄ3…拡張領域
１０３Ｄ1〜１０３Ｄ3…最適ビア
１１０，１１０Ｄ…第１配線
１１０Ｄ1…第１終端領域
１１０Ｄ2…第１線部
１１０Ｐ1…第１終端領域パターン
１１０Ｐ2…第２終端領域パターン
１２０Ｄ1，１２０Ｄ2…概略設定ビア
１２０Ｄ1，１２０Ｄ2…，１２２Ｄ1，１２４Ｄ2…ビア
１２０Ｐ1，１２０Ｐ2…，１２４Ｐ1，１２４Ｐ2…ビアパターン
１２５，１２５Ｄ，１２６，１２６Ｄ…孤立ビア
１２５Ｐ…孤立ビアパターン
１２６Ｐ…孤立ビアパターン
１３０，１３０Ｄ…第２配線
１３０Ｄ1…第２終端領域
１３０Ｄ2…第２線部
１３０Ｄ3…拡張領域
１３０Ｐ1…第２終端領域パターン
１３０Ｐ2…第２線部パターン
１４０Ｄa1，１４０Ｄa2，・・・・・，１４０g6，・・・・・ダミーパターン
１４０ＤA，１４０ＤB，・・・・・，１４０ＤC，・・・・・ダミー配線
１５１…シリコン窒化膜
１５２，１５６，１５７，１６０，１６１，１６２…フォトレジスト膜
１５３Ａ，１５３Ｂ，１５３Ｃ…開口部
１５４Ａ，１５４Ｂ，１５４Ｃ…素子分離形成溝
１５５…酸化膜
１５８…ゲート酸化膜
１５９…多結晶シリコン膜
１６３…コンタクトエッチストップ層
９０１…Ｉ／Ｏセル
９０２ａ…マスターチップ
９０２ａ，９０２ｂ，９０３ｂ…マスターチップ
９０３…マクロセル
９１０…基本セル
９１０ｘ，９１０ｘ，９１０ｙ…基本セル
９１１…ゲート電極
９１３…ｐ+型半導体領域９１３
９１５…ｎ+型半導体領域９１５
９１７，９１８，９１９…配線
【図１】
2005208473.tif 000003
【図２】
2005208473.tif 000004
【図３】
2005208473.tif 000005
【図４】
2005208473.tif 000006
【図５】
2005208473.tif 000007
【図６】
2005208473.tif 000008
【図７】
2005208473.tif 000009
【図８】
2005208473.tif 000010
【図９】
2005208473.tif 000011
【図１０】
2005208473.tif 000012
【図１１】
2005208473.tif 000013
【図１２】
2005208473.tif 000014
【図１３】
2005208473.tif 000015
【図１４】
2005208473.tif 000016
【図１５】
2005208473.tif 000017
【図１６】
2005208473.tif 000018
【図１７】
2005208473.tif 000019
【図１８】
2005208473.tif 000020
【図１９】
2005208473.tif 000021
【図２０】
2005208473.tif 000022
【図２１】
2005208473.tif 000023
【図２２】
2005208473.tif 000024
【図２３】
2005208473.tif 000025
【図２４】
2005208473.tif 000026
【図２５】
2005208473.tif 000027
【図２６】
2005208473.tif 000028
【図２７】
2005208473.tif 000029
【図２８】
2005208473.tif 000030
【図２９】
2005208473.tif 000031
【図３０】
2005208473.tif 000032
【図３１】
2005208473.tif 000033
【図３２】
2005208473.tif 000034
【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８７】
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【図８８】
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【図８９】
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【図９０】
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【図９１】
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【図９２】
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【図９３】
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【図９４】
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【図９５】
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