(57)【要約】【課題】  出力端子間電圧を入力端子間電圧の２倍にすることができ、入力コモン電圧の低減化を図ることができるサンプルホールド回路を提供する。【解決手段】  このサンプルホールド回路は、＋入力端子Ｔ１、−入力端子Ｔ２、＋出力端子Ｔ３、−出力端子Ｔ４、電圧印加端子Ｔ５、全差動オペアンプ１、容量素子１１〜１６，２１〜２６、およびスイッチ素子３０〜３６，４０〜４６を備える。Ｖout2＝2Ｖin、Ｖop2＝(8Ｖoutcm−2Ｖcm)/6が成立し、Ｖoutcm，Ｖcm，Ｖopを適切に設定することにより、＋入力端子Ｔ１および−入力端子Ｔ２の電圧によらず、全差動オペアンプ１を確実に動作させることができ、広い入力コモン電圧Ｖincmに対応することができる。【選択図】        図１
2005295451.tif 000002
【特許請求の範囲】
【請求項１】
正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドするサンプルホールド回路であって、
正側入力ノードおよび負側入力ノード間の電圧に応じた電圧を前記負側出力端子および前記正側出力端子間に出力する全差動オペアンプ、
それらの一方端子がともに前記全差動オペアンプの正側入力ノードに接続され、各々が予め定められた第１の容量値を有する第１、第２および第３の容量素子、
それらの一方端子がともに前記全差動オペアンプの負側入力ノードに接続され、各々が前記予め定められた第１の容量値を有する第４、第５および第６の容量素子、
前記全差動オペアンプの出力コモン電圧と略同じ電圧が印加される電圧印加端子、
サンプリング時に、前記正側出力端子を前記全差動オペアンプの正側入力ノードに接続するとともに、前記負側出力端子を前記全差動オペアンプの負側入力ノードに接続する第１のスイッチ回路、
前記サンプリング時に、前記第１および第２の容量素子の他方端子を前記正側入力端子に接続するとともに前記第４および第５の容量素子の他方端子を前記負側入力端子に接続し、ホールド時に、前記第１および第４の容量素子の他方端子を接続するとともに前記第２および第５の容量素子の他方端子を接続する第２のスイッチ回路、および
前記サンプリング時に、前記第３および第６の容量素子の他方端子を前記電圧印加端子に接続し、前記ホールド時に、前記第３および第６の容量素子の他方端子をそれぞれ前記正側出力端子および前記負側出力端子に接続する第３のスイッチ回路を備える、サンプルホールド回路。
【請求項２】
さらに、前記第１〜第６の容量素子の他方端子と基準電位のラインとの間に接続され、各々が予め定められた第２の容量値を有する第７〜第１２の容量素子を備える、請求項１に記載のサンプルホールド回路。
【請求項３】
前記サンプルホールド回路は、サンプリングした電圧と同じ電圧を前記正側出力端子および前記負側出力端子間にホールドする第１の動作モードと、サンプリングした電圧の２倍の電圧を前記正側出力端子および前記負側出力端子間にホールドする第２の動作モードとを有し、
前記第１〜第３のスイッチ回路は、前記第１および第２の動作モードの両方で動作し、
前記サンプルホールド回路は、さらに、前記第１の動作モードの前記サンプリング時に、前記第２および第５の容量素子の他方端子を前記電圧印加端子に接続する第４のスイッチ回路を備える、請求項１または請求項２に記載のサンプルホールド回路。
【請求項４】
正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドするサンプルホールド回路であって、
正側入力ノードおよび負側入力ノード間の電圧に応じた電圧を前記負側出力端子および前記正側出力端子間に出力する全差動オペアンプ、
それらの一方端子がともに前記全差動オペアンプの正側入力ノードに接続され、各々が予め定められた第１の容量値を有する第１および第２の容量素子、
それらの一方端子がともに前記全差動オペアンプの負側入力ノードに接続され、各々が前記予め定められた第１の容量値を有する第３および第４の容量素子、
所定の電圧が印加される電圧調整端子、
サンプリング時に、前記正側出力端子を前記全差動オペアンプの正側入力ノードに接続するとともに、前記負側出力端子を前記全差動オペアンプの負側入力ノードに接続する第１のスイッチ回路、
前記サンプリング時に、前記第１および第２の容量素子の他方端子を前記正側入力端子に接続するとともに前記第３および第４の容量素子の他方端子を前記負側入力端子に接続し、ホールド時に、前記第１および第３の容量素子の他方端子を前記電圧調整端子に接続する第２のスイッチ回路、および
前記ホールド時に、前記第２および第４の容量素子の他方端子をそれぞれ前記正側出力端子および前記負側出力端子に接続する第３のスイッチ回路を備える、サンプルホールド回路。
【請求項５】
さらに、前記第１〜第４の容量素子の他方端子と基準電位のラインとの間に接続され、各々が予め定められた第２の容量値を有する第５〜第８の容量素子を備える、請求項４に記載のサンプルホールド回路。
【請求項６】
前記全差動オペアンプの正側入力ノードおよび負側入力ノードの各々の許容される下限電圧および上限電圧をそれぞれＶopinminおよびＶopinmaxとし、前記サンプルホールド回路の入力コモン電圧および出力コモン電圧をそれぞれＶincmおよびＶoutcmとすると、前記所定の電圧は2Ｖopinmin−3Ｖoutcm＋2Ｖincmよりも大きく2Ｖopinmax−3Ｖoutcm＋2Ｖincmよりも小さい電圧に調整される、請求項４または請求項５に記載のサンプルホールド回路。
【請求項７】
前記サンプルホールド回路は、サンプリングした電圧と同じ電圧を前記正側出力端子および前記負側出力端子間にホールドする第１の動作モードと、サンプリングした電圧の２倍の電圧を前記正側出力端子および前記負側出力端子間にホールドする第２の動作モードとを有し、
前記第１〜第３のスイッチ回路は、前記第１および第２の動作モードの両方で動作し、
前記サンプルホールド回路は、
さらに、前記全差動オペアンプの出力コモン電圧と略同じ電圧が印加される電圧印加端子、および
前記第１の動作モードの前記サンプリング時に、前記第２および第４の容量素子の他方端子を前記電圧印加端子に接続する第４のスイッチ回路を備える、請求項４から請求項６までのいずれかに記載のサンプルホールド回路。
【請求項８】
正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドするサンプルホールド回路であって、サンプリングした電圧と同じ電圧を前記正側出力端子および前記負側出力端子間にホールドする第１の動作モードと、サンプリングした電圧の２倍の電圧を前記正側出力端子および前記負側出力端子間にホールドする第２の動作モードとを有し、
正側入力ノードおよび負側入力ノード間の電圧に応じた電圧を前記負側出力端子および前記正側出力端子間に出力する全差動オペアンプ、
それらの一方端子がともに前記全差動オペアンプの正側入力ノードに接続され、各々が予め定められた第１の容量値を有する第１および第２の容量素子、
それらの一方端子がともに前記全差動オペアンプの負側入力ノードに接続され、各々が前記予め定められた第１の容量値を有する第３および第４の容量素子、
前記全差動オペアンプの出力コモン電圧と略同じ電圧が印加される電圧印加端子、
前記第１および第２の動作モードのサンプリング時に、前記正側出力端子を前記全差動オペアンプの正側入力ノードに接続するとともに、前記負側出力端子を前記全差動オペアンプの負側入力ノードに接続する第１のスイッチ回路、
前記第１および第２の動作モードの前記サンプリング時に、前記第１および第３の容量素子の他方端子をそれぞれ前記正側入力端子および前記負側入力端子に接続し、前記第１および第２の動作モードのホールド時に、前記第１および第３の容量素子の他方端子を接続する第２のスイッチ回路、
前記第１の動作モードの前記サンプリング時に、前記第２および第４の容量素子の他方端子を前記電圧印加端子に接続する第３のスイッチ回路、および
前記第２の動作モードの前記サンプリング時に、前記第２および第４の容量素子の他方端子をそれぞれ前記正側入力端子および前記負側入力端子に接続する第４のスイッチ回路を備える、サンプルホールド回路。
【請求項９】
さらに、前記第１〜第４の容量素子の他方端子と基準電位のラインとの間に接続され、各々が予め定められた第２の容量値を有する第５〜第８の容量素子を備える、請求項８に記載のサンプルホールド回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はサンプルホールド回路に関し、特に、正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドする差動入力のサンプルホールド回路に関する。
【背景技術】
【０００２】
従来より、ＩＣ内のたとえばＡ／Ｄコンバータには、サンプルホールド回路が設けられている。サンプルホールド回路は、前段回路の出力電圧をサンプリングし、サンプリングした電圧を増幅して後段回路に伝達するものである。差動入力のサンプルホールド回路では、＋入力端子および−入力端子の平均電圧は一定の入力コモン電圧に保たれ、＋出力端子および−出力端子の平均電圧は一定の出力コモン電圧に保たれる（たとえば特許文献１参照）。
【特許文献１】特開２００３−４６３４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年、ＩＣの低電圧化に伴い、サンプルホールド回路の入力コモン電圧の低減化が求められている。また、Ａ／Ｄコンバータの高性能化を図るため、出力端子間電圧を入力端子間電圧の２倍にしたり、出力端子間電圧と入力端子間電圧の比を１倍または２倍に切換えることが可能なサンプルホールド回路が求められている。
【０００４】
しかし、従来のサンプルホールド回路では、出力端子間電圧を入力端子間電圧の２倍にすることができ、かつ入力コモン電圧の低減化を図ることはできなかった。また、出力端子間電圧と入力端子間電圧の比を１倍または２倍に切換えることはできなかった。
【０００５】
それゆえに、この発明の主たる目的は、出力端子間電圧を入力端子間電圧の２倍にすることができ、入力コモン電圧の低減化を図ることができるサンプルホールド回路を提供することである。
【０００６】
また、この発明の他の目的は、出力端子間電圧と入力端子間電圧の比を１倍または２倍に切換えることができるサンプルホールド回路を提供することである。
【課題を解決するための手段】
【０００７】
この発明に係るサンプルホールド回路は、正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドするサンプルホールド回路であって、正側入力ノードおよび負側入力ノード間の電圧に応じた電圧を負側出力端子および正側出力端子間に出力する全差動オペアンプと、それらの一方端子がともに全差動オペアンプの正側入力ノードに接続され、各々が予め定められた第１の容量値を有する第１、第２および第３の容量素子と、それらの一方端子がともに全差動オペアンプの負側入力ノードに接続され、各々が予め定められた第１の容量値を有する第４、第５および第６の容量素子と、全差動オペアンプの出力コモン電圧と略同じ電圧が印加される電圧印加端子と、サンプリング時に、正側出力端子を全差動オペアンプの正側入力ノードに接続するとともに、負側出力端子を全差動オペアンプの負側入力ノードに接続する第１のスイッチ回路と、サンプリング時に、第１および第２の容量素子の他方端子を正側入力端子に接続するとともに第４および第５の容量素子の他方端子を負側入力端子に接続し、ホールド時に、第１および第４の容量素子の他方端子を接続するとともに第２および第５の容量素子の他方端子を接続する第２のスイッチ回路と、サンプリング時に、第３および第６の容量素子の他方端子を電圧印加端子に接続し、ホールド時に、第３および第６の容量素子の他方端子をそれぞれ正側出力端子および負側出力端子に接続する第３のスイッチ回路とを備えたものである。
【０００８】
また、この発明に係る他のサンプルホールド回路は、正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドするサンプルホールド回路であって、正側入力ノードおよび負側入力ノード間の電圧に応じた電圧を負側出力端子および正側出力端子間に出力する全差動オペアンプと、それらの一方端子がともに全差動オペアンプの正側入力ノードに接続され、各々が予め定められた第１の容量値を有する第１および第２の容量素子と、それらの一方端子がともに全差動オペアンプの負側入力ノードに接続され、各々が予め定められた第１の容量値を有する第３および第４の容量素子と、所定の電圧が印加される電圧調整端子と、サンプリング時に、正側出力端子を全差動オペアンプの正側入力ノードに接続するとともに、負側出力端子を全差動オペアンプの負側入力ノードに接続する第１のスイッチ回路と、サンプリング時に、第１および第２の容量素子の他方端子を正側入力端子に接続するとともに第３および第４の容量素子の他方端子を負側入力端子に接続し、ホールド時に、第１および第３の容量素子の他方端子を電圧調整端子に接続する第２のスイッチ回路と、ホールド時に、第２および第４の容量素子の他方端子をそれぞれ正側出力端子および負側出力端子に接続する第３のスイッチ回路とを備えたものである。
【０００９】
また、この発明に係るさらに他のサンプルホールド回路は、正側入力端子および負側入力端子間の電圧をサンプリングし、サンプリングした電圧に応じた電圧を正側出力端子および負側出力端子間にホールドするサンプルホールド回路であって、サンプリングした電圧と同じ電圧を正側出力端子および負側出力端子間にホールドする第１の動作モードと、サンプリングした電圧の２倍の電圧を正側出力端子および負側出力端子間にホールドする第２の動作モードとを有する。このサンプルホールド回路は、正側入力ノードおよび負側入力ノード間の電圧に応じた電圧を負側出力端子および正側出力端子間に出力する全差動オペアンプと、それらの一方端子がともに全差動オペアンプの正側入力ノードに接続され、各々が予め定められた第１の容量値を有する第１および第２の容量素子と、それらの一方端子がともに全差動オペアンプの負側入力ノードに接続され、各々が予め定められた第１の容量値を有する第３および第４の容量素子と、全差動オペアンプの出力コモン電圧と略同じ電圧が印加される電圧印加端子と、第１および第２の動作モードのサンプリング時に、正側出力端子を全差動オペアンプの正側入力ノードに接続するとともに、負側出力端子を全差動オペアンプの負側入力ノードに接続する第１のスイッチ回路と、第１および第２の動作モードのサンプリング時に、第１および第３の容量素子の他方端子をそれぞれ正側入力端子および負側入力端子に接続し、第１および第２の動作モードのホールド時に、第１および第３の容量素子の他方端子を接続する第２のスイッチ回路と、第１の動作モードのサンプリング時に、第２および第４の容量素子の他方端子を電圧印加端子に接続する第３のスイッチ回路と、第２の動作モードのサンプリング時に、第２および第４の容量素子の他方端子をそれぞれ正側入力端子および負側入力端子に接続する第４のスイッチ回路とを備えたものである。
【発明の効果】
【００１０】
この発明に係るサンプルホールド回路では、出力端子間電圧を入力端子間電圧の２倍にすることができる。また、全差動オペアンプの入力ノードの電圧を出力コモン電圧にほぼ等しくすることができ、入力コモン電圧によらず、全差動オペアンプを確実に動作させることができる。
【００１１】
また、この発明に係る他のサンプルホールド回路では、出力端子間電圧を入力端子間電圧の２倍にすることができる。また、入力コモン電圧に合わせて出力コモン電圧および電圧調整端子の電圧を適切に設定することにより、全差動オペアンプを確実に動作させることができる。
【００１２】
また、この発明に係る他のサンプルホールド回路では、出力端子間電圧と入力端子間電圧の比を１倍または２倍に切換えることができる。
【発明を実施するための最良の形態】
【００１３】
[実施の形態１]
図１（ａ）（ｂ）は、この発明の実施の形態１によるサンプルホールド回路の構成およびその動作を示す回路図である。図１（ａ）（ｂ）において、このサンプルホールド回路は、＋入力端子Ｔ１、−入力端子Ｔ２、＋出力端子Ｔ３、−出力端子Ｔ４、電圧印加端子Ｔ５、全差動オペアンプ１、容量素子１１〜１３，２１〜２３、およびスイッチ素子３０〜３６，４０〜４６を備える。
【００１４】
全差動オペアンプ１は、＋入力端子、−入力端子、＋出力端子、および−出力端子を有し、＋入力端子および−入力端子間の電圧に応じた電圧を＋出力端子および−出力端子間に出力する。全差動オペアンプ１の＋出力端子および−出力端子は、それぞれ＋出力端子Ｔ３および−出力端子Ｔ４に接続される。全差動オペアンプ１の＋出力端子および−出力端子の平均電圧は、ほぼ一定の出力コモン電圧Ｖoutcmに保たれる。
【００１５】
容量素子１１〜１３，２１〜２３は、それぞれ容量値Ｃp1〜Ｃp3，Ｃn1〜Ｃn3を有する。容量素子１１〜１３の一方端子はともに全差動オペアンプ１の＋入力端子に接続され、
容量素子２１〜２３の一方端子はともに全差動オペアンプ１の−入力端子に接続される。
容量素子１１〜１３，２１〜２３の各々は、ｐ型ウェルの表面に高濃度のｎ型不純物を注入し、ｎ型不純物注入領域の表面上にゲート酸化膜およびポリシリコン端子を積層し、ポリシリコン端子を一方端子とし、ｎ型不純物注入領域を他方端子としたものである。ｎ型不純物注入領域とｐ型ウェルの間には接合容量が形成される。このため、容量素子１１〜１３，２１〜２３の各々の他方端子と接地電位ＧＮＤとの間には、寄生容量が存在する。図１（ａ）（ｂ）では、容量素子１１〜１３，２１〜２３の寄生容量は、それぞれ容量素子１１〜１３，２１〜２３の他方端子と接地電位ＧＮＤのラインとの間に接続された容量素子１４〜１６，２４〜２６で示されている。容量素子１４〜１６，２４〜２６は、それぞれ容量値Ｃp1p〜Ｃp3p，Ｃn1p〜Ｃn3nを有するものとする。
【００１６】
スイッチ素子３０は、全差動オペアンプ1の＋入力端子と−出力端子との間に接続される。スイッチ素子４０は、全差動オペアンプ1の−入力端子と＋出力端子との間に接続される。スイッチ素子３１，４１は、容量素子１１，２１の他方端子間に直列接続される。スイッチ素子３２，３３の一方端子はそれぞれ容量素子１１，１２の他方端子に接続され、スイッチ素子３２，３３の他方端子はともに＋入力端子Ｔ１に接続される。スイッチ素子４２，４３の一方端子はそれぞれ容量素子２１，２２の他方端子に接続され、スイッチ素子４２，４３の他方端子はともに−入力端子Ｔ２に接続される。スイッチ素子３４，４４は、容量素子１２の他方端子と容量素子２２の他方端子との間に直列接続される。スイッチ素子３５，４５の一方端子はそれぞれ容量素子１３，２３の他方端子に接続され、スイッチ素子３５，４５の他方端子はともに電圧印加端子Ｔ５に接続される。スイッチ素子３６は、容量素子１３の他方端子と＋出力端子Ｔ３との間に接続される。スイッチ素子４６は、容量素子２３の他方端子と−出力端子Ｔ４との間に接続される。
【００１７】
次に、このサンプルホールド回路の動作について説明する。＋入力端子１および−入力端子２にそれぞれ入力電圧Ｖincm＋Ｖin／２およびＶincm−Ｖin／２が印加され、電圧印加端子Ｔ５に電圧Ｖcmが印加されているものとする。サンプリング時は、スイッチ素子３０，３２，３３，３５，４０，４２，４３，４５がオンするとともにスイッチ素子３１，３４，３６，４１，４４，４６がオフし、容量素子１１〜１６，２１〜２６が充電される。このとき、＋出力端子Ｔ３および−出力端子Ｔ４の電圧は、それぞれＶoutcm＋Ｖout1／２およびＶoutcm−Ｖout1／２になっているものとする。
【００１８】
ホールド時は、スイッチ素子３０，３２，３３，３５，４０，４２，４３，４５がオフするとともにスイッチ素子３１，３４，３６，４１，４４，４６がオンし、容量素子１１〜１３の一方端子の電圧が全差動オペアンプ１の＋入力端子に与えられるとともに容量素子２１〜２３の一方端子の電圧が全差動オペアンプ１の−入力端子に与えられる。このとき、全差動オペアンプ１の＋入力端子および−入力端子の電圧は、それぞれＶop＋Ｖos2／２およびＶop−Ｖos2／２になっているものとする。Ｖosは入力オフセット電圧であり、Ｖos＝Ｖout1である。また、＋出力端子Ｔ３および−出力端子Ｔ４の電圧は、それぞれＶoutcm＋Ｖout2／２およびＶoutcm−Ｖout2／２になっているものとする。また、スイッチ素子３１と４１の間のノードの電圧はＶxaとなり、スイッチ素子３４と４４の間のノードの電圧はＶxbとなっているものとする。
【００１９】
サンプリング時とホールド時の電荷保存の法則より、以下の式(1)(2)(3)(4)が成立する。
(Ｃp2＋Ｃp1){Ｖoutcm＋Ｖout1/2−(Ｖincm＋Ｖin/2)}＋Ｃp3(Ｖoutcm＋Ｖout1/2-Ｖcm)
＝Ｃp1(Ｖop2＋Ｖos/2−Ｖxa)＋Ｃp2(Ｖop2＋Ｖos/2−Ｖxb)＋Ｃp3{Ｖop2＋Ｖos/2−(Ｖoutcm＋Ｖout2/2)}      …(1)
(Ｃn2＋Ｃn1){Ｖoutcm−Ｖout1/2−(Ｖincm−Ｖin/2)}＋Ｃn3(Ｖoutcm−Ｖout1/2-Ｖcm)
＝Ｃn1(Ｖop2−Ｖos/2−Ｖxa)＋Ｃn2(Ｖop2−Ｖos/2−Ｖxb)＋Ｃp3{Ｖop2−Ｖos/2−(Ｖoutcm−Ｖout2/2)}      …(2)
Ｃp1p(Ｖincm＋Ｖin/2)＋Ｃn1p(Ｖincm−Ｖin/2)＝(Ｃp1p＋Ｃn1p)Ｖxa      …(3)
Ｃp2p(Ｖincm＋Ｖin/2)＋Ｃn2p(Ｖincm−Ｖin/2)＝(Ｃp2p＋Ｃn2p)Ｖxb      …(4)
ここで、Ｃp3＝Ｃp2＝Ｃp1＝Ｃn3＝Ｃn2＝Ｃn1，Ｃp1p＝Ｃn1p，Ｃp2p＝Ｃn2pのとき、次式(5)(6)が成立する。
Ｖout2＝2Ｖin      …(5)
Ｖop2＝(8Ｖoutcm−2Ｖcm)/6      …(6)
数式(5)により、＋出力端子Ｔ３および−出力端子Ｔ４間の電圧Ｖout2は、＋入力端子Ｔ１および−入力端子Ｔ２間の電圧Ｖinの２倍になる。
【００２０】
また数式(6)により、全差動オペアンプ１の＋入力端子および−入力端子の電圧は、Ｖoutcm，Ｖcm，Ｖopで決まる。したがって、Ｖoutcm，Ｖcm，Ｖopを適切に設定することにより、＋入力端子Ｔ１および−入力端子Ｔ２の電圧によらず、全差動オペアンプ１を確実に動作させることが可能になり、広い入力コモン電圧Ｖincmに対応することができる。
【００２１】
たとえばＶcm＝Ｖoutcmとすると、Ｖop2＝Ｖoutcmとなる。通常、｜Ｖos｜は０〜０．１Ｖ程度になるように、回路設計、レイアウト設計が実施される。したがって、全差動オペアンプ１の出力コモン電圧Ｖoutcmに等しい電圧を電圧印加端子Ｔ５に印加することにより、全差動オペアンプ１の＋入力端子および−入力端子の電圧を出力コモン電圧Ｖoutcmにほぼ等しくすることができる。
【００２２】
（比較例１）
図２（ａ）（ｂ）は、実施の形態１の比較例１を示す回路図である。このサンプルホールド回路は、図１（ａ）（ｂ）のサンプルホールド回路から電圧印加端子Ｔ５、容量素子１３，１６，２３，２６およびスイッチ素子３４，３５，４４，４５を除去し、スイッチ素子３６，４６の一方端子をそれぞれ容量素子１２，２２の他方端子に接続したものである。
【００２３】
サンプリング時は、スイッチ素子３０，３２，３３，４０，４２，４３がオンするとともにスイッチ素子３１，３６，４１，４６がオフし、容量素子１１，１２，１４，１５，２１，２２，２４，２５が充電される。ホールド時は、スイッチ素子３０，３２，３３，４０，４２，４３がオフするとともにスイッチ素子３１，３６，４１，４６がオンし、容量素子１１，１２の一方端子の電圧が全差動オペアンプ１の＋入力端子に与えられるとともに容量素子２１，２２の一方端子の電圧が全差動オペアンプ１の−入力端子に与えられる。
【００２４】
スイッチ素子３１と４１の間のノードの電圧をＶxとすると、サンプリング時とホールド時の電荷保存の法則より、以下の式(7)(8)(9)が成立する。
(Ｃp2＋Ｃp1){Ｖoutcm＋Ｖout1/2−(Ｖincm＋Ｖin/2)}
＝Ｃp1(Ｖop2＋Ｖos/2−Ｖx)＋Ｃp2{Ｖop2＋Ｖos/2−(Ｖoutcm＋Ｖout2/2)      …(7)
(Ｃn2＋Ｃn1){Ｖoutcm−Ｖout1/2−(Ｖincm−Ｖin/2)}
＝Ｃn1(Ｖop2−Ｖos/2−Ｖx)＋Ｃn2{Ｖop2−Ｖos/2−(Ｖoutcm−Ｖout2/2)}      …(8)
Ｃp1p(Ｖincm＋Ｖin/2)＋Ｃn1p(Ｖincm−Ｖin/2)＝(Ｃp1p＋Ｃn1p)Ｖx      …(9)
ここで、Ｃp2＝Ｃp1＝Ｃn2＝Ｃn1，Ｃp1p＝Ｃn1pのとき、次式(10)(11)が成立する。
Ｖout2＝2Ｖin      …(10)
Ｖop2＝3/2Ｖoutcm−1/2Ｖincm      …(11)
数式(10)により、＋出力端子Ｔ３および−出力端子Ｔ４間の電圧Ｖout2は、＋入力端子Ｔ１および−入力端子Ｔ２間の電圧Ｖinの２倍になる。
【００２５】
しかし、数式(11)より、入力コモン電圧の低減化を図ることはできない。すなわち、全差動オペアンプ１の入力部は、図３に示すように、Ｐ型トランジスタ５０〜５２およびＮ型トランジスタ５３，５４を含む。Ｐ型トランジスタ５０は、電源電位ＶddのラインとノードＮ５０との間に接続され、そのゲートはバイアス電位ＶＢ１を受ける。Ｐ型トランジスタ５０は、定電流源を構成する。Ｐ型トランジスタ５１，５２は、それぞれノードＮ５０とノードＮ５１，Ｎ５２との間に接続され、それらのゲートはそれぞれ全差動オペアンプ１の＋入力端子Ｔ１１および−入力端子Ｔ１２に接続される。Ｎ型トランジスタ５３，５４は、それぞれノードＮ５１，Ｎ５２と接地電位ＧＮＤのラインとの間に接続され、それらのゲートはともにバイアス電位ＶＢ２を受ける。Ｎ型トランジスタ５３，５４は、カレントミラー回路を構成する。トランジスタ５０〜５４は、差動アンプを構成する。入力端子Ｔ１１，Ｔ１２間の電位差が増幅されてノードＮ５２，Ｎ５１間に出力される。
【００２６】
ここで、Ｐ型トランジスタ５０，５１，５２のしきい値電圧をそれぞれＶth50，Ｖth51，Ｖth52とする。Ｐ型トランジスタ５０は飽和領域動作をしており、一定のドレイン電流Ｉd50を流しているものとする。Ｐ型トランジスタ５１，５２においてＩd50/2のドレイン電流を飽和領域動作で流すために必要なゲート−ソース間電圧をそれぞれＶgs51，Ｖgs52とし、Ｖeff51＝Ｖgs51−Ｖth51，Ｖeff52＝Ｖgs52−Ｖth52，Ｖeff50＝ＶＢ１−Ｖdd−Ｖth50とする。Ｐ型トランジスタ５０，５１，５２が全て飽和領域で動作し、全差動オペアンプ１が正常に動作するためには、＋入力端子Ｔ１１がＶdd−｜Ｖeff50｜−｜Ｖeff51｜−｜Ｖth51｜以下の電圧になり、かつ−入力端子Ｔ１２がＶdd−｜Ｖeff50｜−｜Ｖeff52｜−｜Ｖth52｜以下の電圧にならなければならない。したがって、これらの条件と数式(11)より次式(12)が成立する必要がある。
3/2Ｖoutcm−1/2Ｖincm＜Ｖdd−｜Ｖeff50｜−｜Ｖeff51｜−｜Ｖth51｜      …(12)
全差動オペアンプ１の出力振幅を確保するためには、出力コモン電圧ＶoutcmがＶdd/2であることが望ましい。たとえば、Ｖdd＝２．７Ｖ，Ｖth51＝−０．６Ｖ，Ｖoutcm＝１．３５Ｖ，Ｖeff50＝−０．３Ｖ，Ｖeff51＝−０．３Ｖの場合、Ｖincm＞１．０５Ｖでなければならない。この条件が満たされない場合には全差動オペアンプ１が正常に動作できないため、サンプルホールド回路として動作できない。したがって、図２のサンプルホールド回路では、ＩＣの低電圧化に伴う入力コモン電圧Ｖincmの低減化の要求に対応できない。
【００２７】
（比較例２）
図４（ａ）（ｂ）は、実施の形態１の比較例２を示す回路図である。このサンプルホールド回路は、図１（ａ）（ｂ）のサンプルホールド回路から容量素子１３，１６，２３，２６およびスイッチ素子３３，３４，４３，４４を除去し、スイッチ素子３５，３６の一方端子を容量素子１２の他方端子に接続し、スイッチ素子４５，４６の一方端子を容量素子２２の他方端子に接続したものである。
【００２８】
サンプリング時は、スイッチ素子３０，３２，３５，４０，４２，４５がオンするとともにスイッチ素子３１，３６，４１，４６がオフし、容量素子１１，１２，１４，１５，２１，２２，２４，２５が充電される。ホールド時は、スイッチ素子３０，３２，３５，４０，４２，４５がオフするとともにスイッチ素子３１，３６，４１，４６がオンし、容量素子１１，１２の一方端子の電圧が全差動オペアンプ１の＋入力端子に与えられるとともに容量素子２１，２２の一方端子の電圧が全差動オペアンプ１の−入力端子に与えられる。
【００２９】
スイッチ素子３１と４１の間のノードの電圧をＶxとすると、サンプリング時とホールド時の電荷保存の法則より、以下の式(13)(14)(15)が成立する。
Ｃp1{Ｖoutcm＋Ｖout1/2−(Ｖincm＋Ｖin/2)}＋Ｃp2(Ｖoutcm＋Ｖout1/2−Ｖcm)
＝Ｃp1(Ｖop2＋Ｖos/2−Ｖx)＋Ｃp2{Ｖop2＋Ｖos/2−(Ｖoutcm＋Ｖout2/2)}      …(13)
Ｃn1{Ｖoutcm−Ｖout1/2−(Ｖincm−Ｖin/2)}＋Ｃn2(Ｖoutcm−Ｖout1/2−Ｖcm)
＝Ｃn1(Ｖop2−Ｖos/2−Ｖx)＋Ｃp2{Ｖop2−Ｖos/2−(Ｖoutcm−Ｖout2/2)}      …(14)
Ｃp1p(Ｖincm＋Ｖin/2)＋Ｃn1p(Ｖincm−Ｖin/2)＝(Ｃp1p＋Ｃn1p)Ｖx      …(15)
ここで、Ｃp2＝Ｃp1＝Ｃn2＝Ｃn1，Ｃp1p＝Ｃn1pのとき、次式(16)(17)が成立する。
Ｖout2＝Ｖin      …(16)
Ｖop2＝(6Ｖoutcm−2Ｖcm)/4      …(17)
数式(17)により、全差動オペアンプ１の＋入力端子および−入力端子の電圧は、Ｖoutcm，Ｖcm，Ｖopで決まる。したがって、Ｖoutcm，Ｖcm，Ｖopを適切に設定することにより、＋入力端子Ｔ１および−入力端子Ｔ２の電圧によらず、全差動オペアンプ１を確実に動作させることが可能になり、広い入力コモン電圧Ｖincmに対応することができる。
【００３０】
たとえばＶcm＝Ｖoutcmとすると、Ｖop2＝Ｖoutcmとなる。通常、｜Ｖos｜は０〜０．１Ｖ程度になるように、回路設計、レイアウト設計が実施される。したがって、全差動オペアンプ１の出力コモン電圧Ｖoutcmに等しい電圧を電圧印加端子Ｔ５に印加することにより、全差動オペアンプ１の＋入力端子および−入力端子の電圧を出力コモン電圧Ｖoutcmにほぼ等しくすることができる。
【００３１】
しかし、このサンプルホールド回路では、数式(16)より出力電圧Ｖout2が入力電圧Ｖinに等しくなり、出力電圧Ｖout2を入力電圧Ｖinの２倍にするという要求に対応することができない。
【００３２】
[実施の形態２]
図５（ａ）（ｂ）は、この発明の実施の形態２によるサンプルホールド回路の構成および動作を示す回路図である。このサンプルホールド回路は、図２（ａ）（ｂ）のサンプルホールド回路に電圧調整端子Ｔ６を追加したものである。電圧調整端子Ｔ６は、スイッチ素子３１と４１の間にノードに接続される。
【００３３】
電圧調整端子Ｔ６の電圧をＶadjとすると、サンプリング時とホールド時の電荷保存の法則より、以下の式(18)(19)が成立する。
(Ｃp2＋Ｃp1){Ｖoutcm＋Ｖout1/2−(Ｖincm＋Ｖin/2)}
＝Ｃp1(Ｖop2＋Ｖos/2−Ｖadj)＋Ｃp2{Ｖop2＋Ｖos/2−(Ｖoutcm＋Ｖout2/2)    …(18)
(Ｃn2＋Ｃn1){Ｖoutcm−Ｖout1/2−(Ｖincm−Ｖin/2)}
＝Ｃn1(Ｖop2−Ｖos/2−Ｖadj)＋Ｃn2{Ｖop2−Ｖos/2−(Ｖoutcm−Ｖout2/2)}    …(19)
ここで、Ｃp2＝Ｃp1＝Ｃn2＝Ｃn1のとき、次式(20)(21)が成立する。
Ｖout2＝2Ｖin      …(20)
Ｖop2＝3/2Ｖoutcm−Ｖincm＋1/2Ｖadj      …(21)
数式(20)により、＋出力端子Ｔ３および−出力端子Ｔ４間の電圧Ｖout2は、＋入力端子Ｔ１および−入力端子Ｔ２間の電圧Ｖinの２倍になる。
【００３４】
また数式(21)から、全差動オペアンプ１の入力電圧Ｖop2の許容電圧がＶopinmin〜Ｖopinmax（Ｖopmin＜Ｖopmax）のとき、Ｖadjは次式(22)の範囲で設定する。
2Ｖopinmin−3Ｖoutcm＋2Ｖincm＜Ｖadj＜2Ｖopinmax−3Ｖoutcm＋2Ｖincm      …(22)
ここで、全差動オペアンプ１は＋出力端子および−出力端子の平均電圧がＶoutcmとなるような電圧を＋出力端子および−出力端子に出力し、入力オフセット電圧をＶosとしている。数式(21)より、全差動オペアンプ１の＋入力端子および−入力端子の電圧は、Ｖoutcm，Ｖincm，Ｖadjで決まる。Ｖincmに合わせてＶoutcm，Ｖadjを適切に設定することにより、全差動オペアンプ１を確実に動作させることができ、任意の入力コモン電圧Ｖincmに対応することができる。
【００３５】
また、図２（ａ）（ｂ）のサンプルホールド回路と同じ応答時間にするためには、図１（ａ）（ｂ）のサンプルホールド回路では全差動オペアンプ１の消費電流を増やす必要があるが、図５（ａ）（ｂ）のサンプルホールド回路では全差動オペアンプ１の消費電流を増やす必要がない。
【００３６】
すなわち図６に示すように、全差動オペアンプ１のオープンループゲインが０ｄＢになる周波数をf0とした場合、図１（ａ）（ｂ）のサンプルホールド回路のホールド時のクローズループにおけるカットオフ周波数は約1/3f0となり、図２（ａ）（ｂ）および図５（ａ）（ｂ）のサンプルホールド回路のそれは約1/2f0となる。オープンループゲインが０ｄＢになる周波数はほぼ消費電流に比例するため、ホールド時のクローズループにおけるカットオフ周波数を一定に保つためには、図１（ａ）（ｂ）のサンプルホールド回路では、図２（ａ）（ｂ）および図５（ａ）（ｂ）のサンプルホールド回路に比べて、全差動オペアンプ１の消費電流を１．５倍程度にする必要がある。
【００３７】
[実施の形態３]
図７（ａ）（ｂ）および図８（ａ）（ｂ）は、この発明の実施の形態３によるサンプルホールド回路の構成および動作を示す回路図である。このサンプルホールド回路は、図４（ａ）（ｂ）のサンプルホールド回路にスイッチ素子３３，４３を追加したものである。スイッチ素子３３は、＋入力端子Ｔ１と容量素子１２の他方端子との間に接続される。スイッチ素子４３は、−入力端子Ｔ２と容量素子２２の他方端子との間に接続される。
【００３８】
図７（ａ）（ｂ）では、スイッチ素子３３，４３は常にオフされる。図７（ａ）（ｂ）のサンプルホールド回路は、図４（ａ）（ｂ）のサンプルホールド回路と同じ構成になり、差動間出力電圧Ｖout2は差動間入力電圧Ｖinと同じ電圧になる。また図８（ａ）（ｂ）では、スイッチ素子３５，４５は常にオフされる。図８（ａ）（ｂ）のサンプルホールド回路は、図２（ａ）（ｂ）のサンプルホールド回路と同じ構成になり、差動間出力電圧Ｖout2は差動間入力電圧Ｖinの２倍の電圧になる。
【００３９】
したがって、この実施の形態３では、差動間出力電圧Ｖout2と差動間入力電圧Ｖinの比を１倍または２倍に切換えることができる。
【００４０】
[実施の形態４]
図９（ａ）（ｂ）および図１０（ａ）（ｂ）は、この発明の実施の形態４によるサンプルホールド回路の構成および動作を示す回路図である。このサンプルホールド回路は、図１（ａ）（ｂ）のサンプルホールド回路にスイッチ素子３７，４７を追加したものである。スイッチ素子３７は、電圧印加端子Ｔ５と容量素子１２の他方端子との間に接続される。スイッチ素子４７は、電圧印加端子Ｔ５と容量素子２２の他方端子との間に接続される。
【００４１】
図９（ａ）（ｂ）では、スイッチ素子３３，４３は常にオフされ、スイッチ素子３７，４７はそれぞれスイッチ素子３５，４５と同時にオン／オフする。図９（ａ）（ｂ）のサンプルホールド回路は、図４（ａ）（ｂ）のサンプルホールド回路と同様の構成になり、差動間出力電圧Ｖout2は差動間入力電圧Ｖinと同じ電圧になる。また図１０（ａ）（ｂ）では、追加されたスイッチ素子３７，４７は常にオフされる。図１０（ａ）（ｂ）のサンプルホールド回路は、図１（ａ）（ｂ）のサンプルホールド回路と同じ構成になり、差動間出力電圧Ｖout2は差動間入力電圧Ｖinの２倍の電圧になる。
【００４２】
したがって、この実施の形態４では、差動間出力電圧Ｖout2と差動間入力電圧Ｖinの比を１倍または２倍に切換えることができ、かつ入力コモン電圧Ｖincmの範囲を広くすることができる。
【００４３】
[実施の形態５]
図１１（ａ）（ｂ）および図１２（ａ）（ｂ）は、この発明の実施の形態５によるサンプルホールド回路の構成および動作を示す回路図である。このサンプルホールド回路は、図５（ａ）（ｂ）のサンプルホールド回路に電圧印加端子Ｔ５およびスイッチ素子３５，４５を追加したものである。スイッチ素子３５は、電圧印加端子Ｔ５と容量素子１２の他方端子との間に接続される。スイッチ素子４５は、電圧印加端子Ｔ５と容量素子２２の他方端子との間に接続される。
【００４４】
図１１（ａ）（ｂ）では、スイッチ素子３３，４３は常にオフされ、スイッチ素子３５，４５はそれぞれスイッチ素子３２，４２と同時にオン／オフする。図１１（ａ）（ｂ）のサンプルホールド回路は、図４（ａ）（ｂ）のサンプルホールド回路と同様の構成になり、差動間出力電圧Ｖout2は差動間入力電圧Ｖinと同じ電圧になる。また図１２（ａ）（ｂ）では、追加されたスイッチ素子３５，４５は常にオフされる。図１２（ａ）（ｂ）のサンプルホールド回路は、図５（ａ）（ｂ）のサンプルホールド回路と同じ構成になり、差動間出力電圧Ｖout2は差動間入力電圧Ｖinの２倍の電圧になる。
【００４５】
したがって、この実施の形態５では、差動間出力電圧Ｖout2と差動間入力電圧Ｖinの比を１倍または２倍に切換えることができ、かつ差動間出力電圧Ｖout2と差動間入力電圧Ｖinの比が２倍の場合は入力コモン電圧Ｖincmの範囲を広くすることができる。
【００４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施の形態１によるサンプルホールド回路の構成および動作を示す回路図である。
【図２】実施の形態１の比較例１を示す回路図である。
【図３】図２に示した全差動オペアンプの入力部の構成を示す回路図である。
【図４】実施の形態１の比較例２を示す回路図である。
【図５】この発明の実施の形態２によるサンプルホールド回路の構成および動作を示す回路図である。
【図６】図５に示したサンプルホールド回路の効果を説明するための図である。
【図７】この発明の実施の形態３によるサンプルホールド回路の構成および動作を示す回路図である。
【図８】図７に示したサンプルホールド回路の他の動作を示す回路図である。
【図９】この発明の実施の形態４によるサンプルホールド回路の構成および動作を示す回路図である。
【図１０】図９に示したサンプルホールド回路の他の動作を示す回路図である。
【図１１】この発明の実施の形態５によるサンプルホールド回路の構成および動作を示す回路図である。
【図１２】図１１に示したサンプルホールド回路の他の動作を示す回路図である。
【符号の説明】
【００４８】
Ｔ１，Ｔ１１  ＋入力端子、Ｔ２，Ｔ１２  −入力端子、Ｔ３  ＋出力端子、Ｔ４  −出力端子、Ｔ５  電圧印加端子、Ｔ６  電圧調整端子、全差動オペアンプ１、１１〜１６，２１〜２６  容量素子、３０〜３７，４０〜４７  スイッチ素子、５０〜５２  Ｐ型トランジスタ、５３，５４  Ｎ型トランジスタ。
【図１】
2005295451.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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