(57)【要約】【課題】通信許否信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作の心配がないように、データの送受信を確実に行う。【解決手段】この発明は、通信装置としての制御側ＣＰＵ１が被制御側ＣＰＵ２と信号線３，４を介して通信自在となっており、当該制御側ＣＰＵ１が被制御側ＣＰＵ２から情報の受信準備ができているか否かを示す通信許否信号を受信し、当該通信許否信号の信号レベルが反転する毎に被制御側ＣＰＵ２と情報通信を行うことを特徴とする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
被制御側モジュールと通信を行う通信装置であって、
上記被制御側モジュールから情報の受信準備ができているか否かを示す通信許否信号を受信する通信許否信号受信手段と、
上記通信許否信号の信号レベルが反転する毎に上記被制御側モジュールと上記情報の通信を行う情報通信手段と、
を有することを特徴とする通信装置。
【請求項２】
上記情報の通信のタイミングパルスであるクロック信号を送信するクロック信号送信手段を更に有することを更に特徴とする請求項１に記載の通信装置。
【請求項３】
上記被制御側モジュールに対して上記情報の読み出しを許可する読み出し許可信号を送信する端子と、上記被制御側モジュールに対して上記情報の書き込みを許可する書き込み許可信号を送信する端子とを有することを特徴とする請求項１に記載の通信装置。
【請求項４】
第１モジュールと第２モジュールの間で同期をとりながら所定の情報の授受を行う通信方法であって、
上記第１モジュールと上記第２モジュールは、
少なくとも、上記情報の通信の準備ができているかどうかを表わす通信許否信号を授受するための第１信号線と、上記通信許否信号の信号レベルが反転する毎に上記情報の通信を行うための第２信号線を介して通信を行うことを特徴とする通信方法。
【請求項５】
上記第１モジュール及び第２モジュール間で、情報の通信のタイミングパルスであるクロック信号によって情報の送受信を行うことを更に特徴とする請求項４に記載の通信方法。
【請求項６】
上記第１モジュール及び第２モジュール間で、上記情報の読み出しを許可する読み出し許可信号と上記情報の書き込みを許可する書き込み許可信号によって情報の送受信を行うことを更に特徴とする請求項４に記載の通信方法。
【請求項７】
制御側モジュールが被制御側モジュールを選択するためのチップセレクト信号線と、所定の情報の通信をするための基準となるタイミング信号線と、上記情報の通信をするための情報信号線と、制御側モジュールに対して上記情報の受信の準備ができているか否かを通知するための通信許否信号線を含む信号線で接続された、上記制御側モジュールと上記被制御側モジュールの間で同期をとりながら情報の通信を行う通信方法であって、制御手段により、上記通信許否信号線の信号レベルが反転する毎に上記制御側モジュールと上記被制御側モジュールとの間で上記情報の通信を行うことを特徴とする通信方法。
【請求項８】
上記制御手段は、上記チップセレクト信号線を所定の信号レベルに設定して上記被制御側モジュールを選択し、通信許否信号線の信号レベルが所定レベルになったことを検出して上記制御側モジュールと上記被制御側モジュールとの間でデータの通信を行い、上記情報の通信が終わると上記通信許否信号線の信号レベルが反転する毎に上記送信側モジュールと上記被制御側モジュールとの間で上記情報の通信をすることを更に特徴とする請求項７に記載の通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、通信装置及び通信方法に関する。
【背景技術】
【０００２】
従来、ＣＰＵ間でのデータ通信を高速化するための種々の技術が開示されている。
【０００３】
例えば、特許文献１、特許文献２に開示されているものも、このようなＣＰＵ間のデータ通信に関するものであるが、いずれの技術も、互いの状況を一つの制御信号の状態で示す（例えば、Readyならば“Ｈ”とし、Busyならば“Ｌ”とする）ものである。
【０００４】
ここで、図１９及び図２０を参照して、この種の従来技術について更に説明する。
【０００５】
図１９に示す構成では、制御側ＣＰＵ１００と被制御側ＣＰＵ１０１とが４本の信号線を介してシリアル通信が可能となっている。そして、この４本の信号線は、チップセレクト信号（以下、ＣＳ信号と称する）、クロック信号（以下、ＣＬＫ信号と処する）、データ（以下、ＤＡＴＡ１，ＤＡＴＡ２と称する）、レディ／ビジー信号（以下、ＲＤＹ／ＢＳＹ信号と称する）のそれぞれの送受信に対応するものである。
【０００６】
以下、図２０を参照して、上記構成によるデータ通信方法について説明する。
【０００７】
図２０に示されるように、制御側ＣＰＵ１００がＣＳ信号（＝“Ｌ”）を出力すると、被制御側ＣＰＵ１０１は、当該ＣＳ信号を受け、受信準備ができるとＲＤＹ／ＢＳＹ信号（＝“Ｈ”）を出力する。制御側ＣＰＵ１００は、このＲＤＹ／ＢＳＹ信号（＝“Ｈ”）を受信すると、１バイト分（８パルス）のＣＬＫ信号を出力する。そして、この１バイト分のＣＬＫ信号の転送が完了すると、被制御側ＣＰＵ１０１がＲＤＹ／ＢＳＹ信号（＝“Ｌ”）を出力する。転送データがある場合は、制御側ＣＰＵ１００が、１バイト分（８パルス）分のデータ（ＤＡＴＡ１，ＤＡＴＡ２）を出力する。そして、この１バイト分のデータ（ＤＡＴＡ１，ＤＡＴＡ２）の出力が完了すると、被制御側ＣＰＵ１０１はＲＤＹ／ＢＳＹ信号（＝“Ｌ”）を出力する。被制御側ＣＰＵ１０１は、受信準備ができるとＲＤＹ／ＢＳＹ信号（＝“Ｈ”）を出力する。そして、転送データがない場合には、制御側ＣＰＵ１００はＣＳ信号（＝“Ｈ”）を出力し、転送データがある場合には、制御側ＣＰＵ１００は１バイト分（８パルス）のデータ（ＤＡＴＡ１，ＤＡＴＡ２）を出力する。
【特許文献１】特開平７−２１１３４号公報
【特許文献２】特開平５−６７０２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、図２０のタイミングＣにおける制御側ＣＰＵ１００のＲＤＹ／ＢＳＹ信号の受信方法が、エッジ検出で割込み受けするものである場合には、図２０のｔ２（ＲＤＹ／ＢＳＹ信号＝“Ｌ”）の最小時間を定義する必要があり、当該時間が短すぎると制御側ＣＰＵ１００がチャタリングであると判断し、正常が通信を行うことができなくなる。
【０００９】
また、図２０のタイミングＣにおける制御側ＣＰＵ１００のＲＤＹ／ＢＳＹ信号の受信方法が、レベル割込みで対応するものである場合には、図２０のｔ1の最大時間を定義する必要があり、当該時間が長すぎると、本来であればタイミングＣを割込み受けしたいところが、タイミングＡ〜Ｂ間で割込んでしまうといった問題が生じ得る。
【００１０】
さらに、図２０のｔ１，ｔ２は、制御側ＣＰＵ１００、被制御側ＣＰＵ１０１の性能に依存するパラメータであることから、適用されるＣＰＵやその周辺回路構成（クロック周波数等）が変わる度に改めてチューニングする必要がある。
【００１１】
本発明の目的とするところは、通信許否信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の第１の態様では、被制御側モジュールと通信を行う通信装置であって、上記被制御側モジュールから情報の受信準備ができているか否かを示す通信許否信号を受信する通信許否通知通信手段と、上記通信許否信号の信号レベルが反転する毎に上記被制御側モジュールと上記情報の通信を行う情報送信手段とを有することを特徴とする通信装置が提供される。
【００１３】
そして、本発明の第２の態様では、上記第１の態様において、上記情報の通信のタイミングパルスであるクロック信号を送信するクロック信号送信手段を更に有することを特徴とする通信装置が提供される。
【００１４】
さらに、本発明の第３の態様では、上記第１の態様において、上記被制御側モジュールに対して上記情報の読み出しを許可する読み出し許可信号を送信する端子と、上記被制御側モジュールに対して上記情報の書き込みを許可する書き込み許可信号を送信する端子を有することを特徴とする通信装置が提供される。
【００１５】
そして、本発明の第４の態様では、第１モジュールと第２モジュールの間で同期をとりながら所定の情報の授受を行う通信方法であって、上記第１モジュールと上記第２モジュールは、少なくとも、上記情報の通信の準備ができているかどうかを表わす通信許否信号を授受するための第１信号線と、上記通信許否信号の信号レベルが反転する毎に上記情報の通信を行うための第２信号線を介して通信を行うことを特徴とする通信方法が提供される。
【００１６】
さらに、本発明の第５の態様では、上記第４の態様において、上記第１モジュール及び第２モジュール間で、情報の通信のタイミングパルスであるクロック信号によって情報の送受信を行うことを更に特徴とする通信方法が提供される。
【００１７】
そして、本発明の第６の態様では、上記第４の態様において、上記第１モジュール及び第２モジュール間で、上記情報の読み出しを許可する読み出し許可信号と上記情報の書き込みを許可する書き込み許可信号によって情報の送受信を行うことを更に特徴とする通信方法が提供される。
【００１８】
さらに、本発明の第７の態様では、制御側モジュールが被制御側モジュールを選択するためのチップセレクト信号線と、所定の情報の通信をするための基準となるタイミング信号線と、上記情報の通信をするための情報信号線と、制御側モジュールに対して上記情報の受信の準備ができているか否かを通知するための通信許否信号線を含む信号線で接続された、上記制御側モジュールと上記被制御側モジュールの間で同期をとりながら情報の通信を行う通信方法であって、制御手段により、上記通信許否信号線の信号レベルが反転する毎に上記制御側モジュールと上記被制御側モジュールとの間で上記情報の通信を行うことを特徴とする通信方法が提供される。
【００１９】
そして、本発明の第８の態様では、上記第７の態様において、上記制御手段は、上記チップセレクト信号線を所定の信号レベルに設定して上記被制御側モジュールを選択し、通信許否信号線の信号レベルが所定レベルになったことを検出して上記制御側モジュールと上記被制御側モジュールとの間でデータの通信を行い、上記情報の通信が終わると上記通信許否信号線の信号レベルが反転する毎に上記送信側モジュールと上記被制御側モジュールとの間で上記情報の通信をすることを更に特徴とする通信方法が提供される。
【発明の効果】
【００２０】
本発明によれば、通信許否信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能な通信装置及び通信方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照して、本発明の実施の形態について説明する。
【００２２】
（第１の実施の形態）
図１には、本発明の第１の実施の形態に係る通信装置の構成を示し説明する。
【００２３】
この図１に示されるように、第１の実施の形態に係る通信装置とは、制御側ＣＰＵ１に相当するものである。制御側ＣＰＵ１と被制御側ＣＰＵ２とは、２本の信号線３，４を介して接続されている。そして、制御側ＣＰＵ１のデータ端子と被制御側ＣＰＵ２のデータ端子とは、データの送受信用の信号線３を介して接続されている。さらに、制御側ＣＰＵ１のReady/Busy端子と被制御側ＣＰＵ２のReady/Busy端子とは、通信許否信号（Ready/Busy）の送受信用の信号線４を介して接続されている。尚、データの送受信用の信号線３は、シリアル通信対応の場合には全二重（送受信が別の信号線）又は半二重（送受信が同一の信号線）となり、パラレル通信対応の場合には必要ビット数分の数となる。
【００２４】
以下、図２のタイミングチャートを参照して、上記構成による作用を説明する。
【００２５】
図２において、通信許否信号（Ready/Busy）は、被制御側ＣＰＵ２のReady/Busy端子より信号線４を介して制御側ＣＰＵ１のReady/Busy端子に送出される。この通信許否信号（Ready/Busy）が“Ｌ”から“Ｈ”となると、即ち通信許否信号（Ready/Busy）が反転すると、制御側ＣＰＵ１は、被制御側ＣＰＵ２側がデータ受信の準備ができているものと判断し、当該反転のタイミングに同期して、データ端子より信号線３を介して被制御側ＣＰＵ２のデータ端子にデータを送出する。
【００２６】
このように、本発明の第１の実施の形態によれば、通信許可信号（Ready/Busy）の反転のタイミングに同期してデータ通信することができ、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００２７】
（第２の実施の形態）
図３には、本発明の第２の実施の形態に係る通信装置の構成を示し説明する。
【００２８】
この図３に示されるように、この第２の実施の形態に係る通信装置とは、制御側ＣＰＵ１に相当する。基本的な構成は、図１と同様であるが、この例では、新たにタイミングパルスであるクロック信号用の信号線５が設けられている。そして、制御側ＣＰＵ１のクロック端子は、信号線５を介して、被制御側ＣＰＵ２のクロック端子に接続される。その他の構成については、図１と同様であるので、ここでは重複した説明は省略する。
【００２９】
以下、図４のタイミングチャートを参照して、上記構成による作用を説明する。
【００３０】
図４において、通信許否信号（Ready/Busy）は、被制御側ＣＰＵ２のReady/Busy端子より信号線４を介して制御側ＣＰＵ１のReady/Busy端子に送出される。この通信許否信号（Ready/Busy）が“Ｌ”から“Ｈ”となると、即ち通信許否信号（Ready/Busy）が反転すると、制御側ＣＰＵ１は、被制御側ＣＰＵ２側がデータ受信の準備ができているものと判断し、当該反転のタイミングでクロック信号の立上りのタイミングに同期して、データ端子より信号線３を介して被制御側ＣＰＵ２のデータ端子にデータを送出する。
【００３１】
このように、本発明の第２の実施の形態によれば、通信許可信号（Ready/Busy）の反転のタイミングでクロック信号に同期してデータを出力することができ、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００３２】
（第３の実施の形態）
図５には、本発明の第３の実施の形態に係る通信装置の構成を示し説明する。
【００３３】
この図５に示されるように、この第３の実施の形態に係る通信装置とは、制御側ＣＰＵ１に相当する。基本的な構成は、図１と同様であるが、この例では、新たに被制御用ＣＰＵ２に対してデータの読み出しを許可する読み出し許可信号（ＲＥ）用の信号線６と、被制御用ＣＰＵ２に対してデータの書き込みを許可する書き込み許可信号（ＷＥ）用の信号線７とが設けられている。そして、制御側ＣＰＵ１のＲＥ端子は、信号線６を介して、被制御側ＣＰＵ２のＲＥ端子に接続されている。制御側ＣＰＵ１のＷＥ端子は、信号線７を介して、被制御側ＣＰＵ２のＷＥ端子に接続されている。尚、ＣＰＵ２がＣＰＵ１に対して上記読み出し許可信号（ＲＥ）を送信すると、ＣＰＵ２からＣＰＵ１に対してデータが送信される。また、ＣＰＵ２がＣＰＵ１に対して上記書き込み許可信号（ＷＥ）を送信すると、ＣＰＵ１からＣＰＵ２に対してデータが送信される。その他の構成については、図１と同様であるので、ここでは重複した説明は省略する。
【００３４】
以下、図６のタイミングチャートを参照して、上記構成による作用を説明する。
【００３５】
図６において、通信許否信号（Ready/Busy）は、被制御側ＣＰＵ２のReady/Busy端子より信号線４を介して制御側ＣＰＵ１のReady/Busy端子に送出される。そして、この通信許否信号（Ready/Busy）が“Ｌ”から“Ｈ”となると、即ち通信許否信号（Ready/Busy）が反転すると、制御側ＣＰＵ１は、通信許否信号（Ready/Busy）が“Ｈ”となるタイミングで“Ｈ”の読み出し許可信号（ＲＥ）を被制御用ＣＰＵ２に送出する。被制御側ＣＰＵ２は、この読み出し許可信号（ＲＥ）を受信すると、読み出し許可信号（ＲＥ）の立上りのタイミングでデータの送信を開始し、制御側ＣＰＵ１は信号線３を介してデータの受信を開始する。そして、再び通信許否信号（Ready/Busy）が“Ｈ”から“Ｌ”となると、即ち通信許否信号（Ready/Busy）が反転すると、制御側ＣＰＵ１は、この通信許否信号（Ready/Busy）が“Ｌ”となるタイミングで“Ｈ”の書き込み許可信号（ＷＥ）を被制御用ＣＰＵ２に送出する。被制御側ＣＰＵ２は、この書き込み許可信号（ＷＥ）を受信すると、書き込み許可信号（ＷＥ）の立上りのタイミングでデータの受信を開始し、制御側ＣＰＵ１は信号線３を介してデータの送信を開始する。データの読み出し、書き込みのタイミングは一例であり、上記のものには限定されない。
【００３６】
このように、本発明の第３の実施の形態によれば、通信許可信号（Ready/Busy）の反転のタイミングで読み出し許可信号或いは書き込み許可信号を出力し、当該信号の立上りのタイミングに同期してデータを出力することができ、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００３７】
（第４の実施の形態）
図７には、本発明の第４の実施の形態に係る通信装置の構成を示し説明する。
【００３８】
この図７に示されるように、第４の実施の形態に係る通信装置とは、第１モジュール１１に相当する。第１モジュール１１と第２モジュール１２とは、３本の信号線１３，１４ａ、１４ｂを介して接続されている。第１モジュール１１のデータ端子と第２モジュール１２のデータ端子とは、データの送受信用の信号線１３を介して接続されている。第１モジュール１１の第１のReady/Busy端子と第２モジュール１２の第１のReady/Busy端子とは、第１通信許否信号（Ready/Busy-1）の送受信用の信号線１４ａを介して接続されている。そして、第１モジュール１１の第２のReady/Busy端子と第２モジュール１２の第２のReady/Busy端子とは、第２通信許否信号（Ready/Busy-2）の送受信用の信号線１４ｂを介して接続されている。データの送受信用の信号線１３は、シリアル通信対応の場合には全二重（送受信が別の信号線）又は半二重（送受信が同一の信号線）となり、パラレル通信対応の場合には必要ビット数分の数となる。
【００３９】
以下、図８、図９のタイミングチャートを参照して、上記構成による作用を説明する。
【００４０】
尚、図９は図８の一部を抽出して拡大して示したタイミングチャートである。
【００４１】
図８，９において、第２通信許否信号（Ready/Busy-2）は、第２モジュール１２の第２のReady/Busy端子より信号線１４ｂを介して第１モジュールの第２のReady/Busy端子に送出される。この第２通信許否信号（Ready/Busy-2）が“Ｌ”から“Ｈ”となると、即ち第２通信許否信号（Ready/Busy-2）の信号レベルが反転すると、第１モジュール１１は、その度に当該反転のタイミングに同期して、データ端子より信号線１３を介して第２モジュール１２のデータ端子にデータを送出する。
【００４２】
そして、再び第２通信許否信号（Ready/Busy-2）が“Ｈ”から“Ｌ”となると、即ち第２通信許否信号（Ready/Busy-2）が反転すると、第１モジュール１１は、当該信号レベルの反転のタイミングに同期して、データ端子より信号線１３を介して第２モジュール１２のデータ端子に新たなデータを送出する。
【００４３】
このような処理の過程で、第１通信許否信号（Ready/Busy-1）は、第２モジュール１２の第１のReady/Busy端子より信号線１４ａを介して第１モジュールの第１のReady/Busy端子に送出される。第１モジュール１１は、この第１通信許否信号（Ready/Busy-1）が“Ｌ”から“Ｈ”となる立上りのタイミングに同期してデータの出力を一時中止し、更に第１通信許否信号（Ready/Busy-1）が“Ｈ”から“Ｌ”となる立ち下がりのタイミングに同期してデータの出力を再開することになる。
【００４４】
このように、本発明の第４の実施の形態によれば、第２通信許可信号（Ready/Busy-2）の反転のタイミングに同期してデータを出力を開始することができ、更には第１通信許否信号（Ready/Busy-1）に合わせてデータの出力の可否を制御することができるので、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００４５】
（第５の実施の形態）
図１０には、本発明の第５の実施の形態に係る通信装置の構成を示し説明する。
【００４６】
この図１０に示されるように、この第５の実施の形態に係る通信装置とは、第１モジュール１１に相当する。基本的な構成は、図７と同様であるが、この例では、新たにタイミングパルスであるクロック信号用の信号線１５が設けられている。
【００４７】
そして、第１モジュール１１のクロック端子は、信号線１５を介して、第２モジュール１２のクロック端子に接続されている。その他の構成については、図７と同様であるので、ここでは重複した説明は省略する。
【００４８】
以下、図１１，図１２のタイミングチャートを参照して、上記構成による作用を説明する。図１２は、図１１の一部を抽出して拡大して示したタイミングチャートである。
【００４９】
図１１，１２において、第２通信許否信号（Ready/Busy-2）は、第２モジュール１２の第２のReady/Busy端子より信号線１４ｂを介して第１モジュールの第２のReady/Busy端子に送出される。この第２通信許否信号（Ready/Busy-2）が“Ｌ”から“Ｈ”となると、即ち第２通信許否信号（Ready/Busy-2）の状態が反転すると、第１モジュール１１は、その度に当該反転のタイミングに合わせて、且つクロック信号に同期して、データ端子より信号線１３を介して第２モジュール１２のデータ端子にデータを送出する。
【００５０】
そして、再び第２通信許否信号（Ready/Busy-2）が“Ｈ”から“Ｌ”となると、即ち第２通信許否信号（Ready/Busy-2）が反転すると、第１モジュール１１は、その度に当該反転のタイミングに合わせて、且つクロック信号に同期して、データ端子より信号線１３を介して第２モジュール１２のデータ端子に新たなデータを送出する。
【００５１】
このような処理の過程において、第１通信許否信号（Ready/Busy-1）は、第２モジュール１２の第１のReady/Busy端子より信号線１４ａを介して第１モジュールの第１のReady/Busy端子に送出される。第１モジュール１１は、この第１通信許否信号（Ready/Busy-1）が“Ｌ”から“Ｈ”となる立上りのタイミングに合わせて且つクロック信号に同期してデータの出力を一時中止し、更に第１通信許否信号（Ready/Busy-1）が“Ｈ”から“Ｌ”となる立ち下がりのタイミングに合わせて且つクロック信号に同期してデータの出力を再開する。
【００５２】
このように、本発明の第５の実施の形態によれば、第２通信許可信号（Ready/Busy-2）の反転のタイミングでクロック信号に同期してデータを出力を開始でき、更に第１通信許否信号（Ready/Busy-1）の信号レベルに合わせてデータの出力の可否を制御でき、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００５３】
（第６の実施の形態）
図１３には、本発明の第６の実施の形態に係る通信装置の構成を示し説明する。
【００５４】
この図１３に示されるように、第６の実施の形態に係る通信装置とは、第１モジュール１１に相当する。基本的な構成は図１０と同様であるが、本例では、新たに第２モジュール１２に対してデータの読み出しを許可する読み出し許可信号（ＲＥ）用の信号線１６と第２モジュール１２に対してデータの書き込みを許可する書き込み許可信号（ＷＥ）用の信号線１７とが設けられている。そして、第１モジュール１１のＲＥ端子は、信号線１６を介して、第２モジュール１２のＲＥ端子に接続されている。第１モジュール１１のＷＥ端子は、信号線１７を介して、第２モジュール１２のＷＥ端子に接続されている。その他の構成については、図１０と同様であるので、ここでは重複した説明は省略する。
【００５５】
以下、図１４，図１５のタイミングチャートを参照して、上記構成による作用を説明する。図１５は、図１４の一部を抽出して拡大して示したタイミングチャートである。
【００５６】
図１４，１５において、第２通信許否信号（Ready/Busy-2）は、第２モジュール１２の第２のReady/Busy端子より信号線１４ｂを介して第１モジュールの第２のReady/Busy端子に送出される。この第２通信許否信号（Ready/Busy-2）が“Ｌ”から“Ｈ”となると、即ち第２通信許否信号（Ready/Busy-2）の状態が反転すると、第１モジュール１１は、その度に当該反転のタイミングに合わせて、読み出し許可信号（ＲＥ）を第２モジュール１２に送出する。第２モジュール１２は、この読み出し許可信号（ＲＥ）を受信すると、読み出し許可信号（ＲＥ）の立上りのタイミングで、クロック信号に同期して信号線１３を介してデータの読み出しを開始する。
【００５７】
そして、第２通信許否信号（Ready/Busy-2）が“Ｈ”から“Ｌ”となると、即ち第２通信許否信号（Ready/Busy-2）が反転すると、第１モジュール１１は、この第２通信許否信号（Ready/Busy-2）が“Ｌ”となるタイミングで“Ｈ”の書き込み許可信号（ＷＥ）を第２モジュール１２に送出する。第２モジュール１２は、この書き込み許可信号（ＷＥ）を受信すると、書き込み許可信号（ＷＥ）の立上りのタイミングで、クロック信号に同期して信号線１３を介してデータの書き込みを開始する。
【００５８】
この処理の過程で、第１通信許否信号（Ready/Busy-1）は、第２モジュール１２の第１のReady/Busy端子より信号線１４ａを介して第１モジュールの第１のReady/Busy端子に送出される。第１モジュール１１は、この第１通信許否信号（Ready/Busy-1）が“Ｌ”から“Ｈ”となる立上りのタイミングに合わせて且つクロック信号に同期してデータの出力を一時中止し、更に第１通信許否信号（Ready/Busy-1）が“Ｈ”から“Ｌ”となる立ち下がりのタイミングに合わせて且つクロック信号に同期してデータの出力を再開する。
【００５９】
このように、本発明の第６の実施の形態によれば、第２通信許可信号（Ready/Busy-2）の反転のタイミングで読み出し許可信号或いは書き込み許可信号を出力し、その立上りのタイミングでクロック信号に同期してデータ出力を開始することができ、しかも第１通信許否信号（Ready/Busy-1）に合わせてデータの出力の可否を制御でき、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００６０】
（第７の実施の形態）
図１６には、本発明の第７の実施の形態に係る通信装置の構成を示し説明する。
【００６１】
この図１６に示されるように、この第７の実施の形態に係る通信装置とは、第１モジュール１１に相当する。基本的な構成は、図１０と同様であるが、この例では、第１モジュール１１が第２モジュール１２を選択するためのチップセレクト信号の送出用の信号線１６を有している。そして、第１モジュール１１のチップセレクト端子は、信号線１６を介して、第２モジュール１２のチップセレクト端子に接続されている。その他の構成については、図１０と同様であるので、ここでは重複した説明は省略する。
【００６２】
以下、図１７，図１８のタイミングチャートを参照して、上記構成による作用を説明する。図１８は、図１７の一部を抽出して拡大して示したタイミングチャートである。
【００６３】
図１７，１８において、第１モジュール１１は、チップセレクト信号を所定の信号レベルに設定して第２モジュール１２を選択する。即ち、チップセレクト信号が“Ｈ”レベルとなっている期間において第１モジュール１１と第２モジュール１２との通信が可能となる。かかる状態下で、第２通信許否信号（Ready/Busy-2）は、第２モジュール１２の第２のReady/Busy端子より信号線１４ｂを介して第１モジュールの第２のReady/Busy端子に送出される。この第２通信許否信号（Ready/Busy-2）が“Ｌ”から“Ｈ”となると、即ち第２通信許否信号（Ready/Busy-2）の状態が反転すると、第１モジュール１１は、その度に当該反転のタイミングに合わせて、且つクロック信号に同期して、データ端子より信号線１３を介して第２モジュール１２のデータ端子にデータを送出する。
【００６４】
そして、再び第２通信許否信号（Ready/Busy-2）が“Ｈ”から“Ｌ”となると、即ち第２通信許否信号（Ready/Busy-2）が反転すると、第１モジュール１１は、その度に当該反転のタイミングに合わせて、且つクロック信号に同期して、データ端子より信号線１３を介して第２モジュール１２のデータ端子に新たなデータを送出する。
【００６５】
この処理の過程で、第１通信許否信号（Ready/Busy-1）は、第２モジュール１２の第１のReady/Busy端子より信号線１４ａを介して第１モジュールの第１のReady/Busy端子に送出される。第１モジュール１１は、この第１通信許否信号（Ready/Busy-1）が“Ｌ”から“Ｈ”となる立上りのタイミングに合わせて且つクロック信号に同期してデータの出力を一時中止し、更に第１通信許否信号（Ready/Busy-1）が“Ｈ”から“Ｌ”となる立ち下がりのタイミングに合わせて且つクロック信号に同期してデータの出力を再開する。
【００６６】
このように、本発明の第７の実施の形態によれば、チップセレクト信号により第２モジュールを選択した後、第２通信許可信号（Ready/Busy-2）の反転のタイミングでクロック信号に同期してデータを出力することができ、更に第１通信許否信号（Ready/Busy-1）に合わせてデータの出力の可否を制御することができ、通信許否信号の信号線への外来ノイズによるチャタリングによる誤動作や、信号の応答遅れによる誤動作を防止し、データの送受信を確実に行うことが可能となる。
【００６７】
以上、本発明の実施の形態について説明したが、本発明はこれに限定されることなくその趣旨を逸脱しない範囲で種々の改良・変更が可能であることは勿論である。
【００６８】
例えば、前述した第１乃至第７の実施の形態は、例えばレンズがＣＰＵを内蔵しているような場合に、当該レンズのＣＰＵとカメラボディ内のＣＰＵとの間で通信を行うような場合にも適用できることは勿論である。
【００６９】
尚、請求項に記載の通信許否信号受信手段、情報通信手段、クロック信号送信手段等は制御側ＣＰＵ１、非制御側ＣＰＵ２、第１モジュール１１、第２モジュール１２等が機能として有するものである。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施の形態に係る通信装置の構成を示す図。
【図２】本発明の第１の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図３】本発明の第２の実施の形態に係る通信装置の構成を示す図。
【図４】本発明の第２の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図５】本発明の第３の実施の形態に係る通信装置の構成を示す図。
【図６】本発明の第３の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図７】本発明の第４の実施の形態に係る通信装置の構成を示す図。
【図８】本発明の第４の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図９】図８の一部拡大図。
【図１０】本発明の第５の実施の形態に係る通信装置の構成を示す図。
【図１１】本発明の第５の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図１２】図１１の一部拡大図。
【図１３】本発明の第６の実施の形態に係る通信装置の構成を示す図。
【図１４】本発明の第６の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図１５】図１４の一部拡大図。
【図１６】本発明の第７の実施の形態に係る通信装置の構成を示す図。
【図１７】本発明の第７の実施の形態に係る通信装置による通信方法を説明するタイミングチャート。
【図１８】図１７の一部拡大図。
【図１９】従来技術に係る通信装置の構成を示す図。
【図２０】従来技術に係る通信装置による通信方法を説明するタイミングチャート。
【符号の説明】
【００７１】
１・・・制御側ＣＰＵ、２・・・被制御側ＣＰＵ、３〜７・・・信号線、１１・・・第１モジュール、１２・・・第２モジュール、１３乃至１７・・・信号線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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