(57)【要約】【課題】  インパクトイオン化現象により生じた正孔を効率よく吸収することができるソース・ボディタイ構造を有するＭＯＳトランジスタを含む、半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、絶縁層８と、  前記絶縁層８の上方に設けられた半導体層１０と、  前記半導体層１０の上方に設けられたゲート絶縁層２０と、  前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、  前記半導体層１０に設けられたソース領域２６ａおよびドレイン領域２６ｂと、  前記半導体層１０において、ソース領域２６ａおよびドレイン領域２６ｂ以外であるボディ領域１２と、  前記ソース領域２６ａを複数に分割するように設けられ、前記ボディ領域１２と接合するボディコンタクト領域３０と、を含み、  前記ボディコンタクト領域３０は、前記半導体層１０の半導体と金属との化合物である。【選択図】        図２
2005311311.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層と、
前記絶縁層の上方に設けられた半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記半導体層において、ソース領域およびドレイン領域以外であるボディ領域と、
前記ソース領域を複数に分割するように設けられ、前記ボディ領域と接合するボディコンタクト領域と、を含み、
前記ボディコンタクト領域は、前記半導体層の半導体と金属との化合物である、半導体装置。
【請求項２】
請求項１において、
前記ボディコンタクト領域は、シリサイド化合物からなる、半導体装置。
【請求項３】
請求項１または２において、
前記ボディ領域と、前記ボディコンタクト領域とは、ショットキー接合されている、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
少なくとも前記ソース領域の上にシリサイド層が設けられ、前記ソース領域とシリサイド層とは、オーミック接合されている、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
さらに、前記ソース領域および前記ボディコンタクト領域と接触するように設けられたコンタクト部と、を含む、半導体装置。
【請求項６】
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成し、
（ｃ）前記半導体層の所定の領域を覆うマスク層を形成した後に前記半導体層に不純物を導入することによりソース領域およびドレイン領域を形成し、
（ｄ）前記マスク層に覆われていた領域にシリサイド層を形成することにより、前記ソース領域を分割するようにボディコンタクト領域を形成すること、を含む、半導体装置の製造方法。
【請求項７】
請求項６において、
前記（ｃ）は、前記ソース領域およびドレイン領域を形成した後に、該ソース領域およびドレイン領域の上に、シリサイド層を形成すること、を含む、半導体装置の製造方法。
【請求項８】
請求項６において、
前記（ｄ）は、前記ボディコンタクト領域が形成される領域以外を覆う他のマスク層を形成した後に行われる、半導体装置の製造方法。
【請求項９】
請求項１〜５のいずれかに記載の半導体装置がパストランジスタとして用いられている、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボディ領域とソース領域とが接続されたいわゆるソースボディタイ構造を有する半導体装置、半導体装置の製造方法および半導体集積回路に関する。
【背景技術】
【０００２】
絶縁層上に設けられた半導体層（ＳＯＩ層：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ層）に設けられた絶縁ゲート型トランジスタは、バルク状の半導体層に形成する場合と比して低消費電力、高速動作が実現できるデバイスとして、近年研究開発が進められている。このようなＳＯＩ層に設けられた絶縁ゲート型電界効果型トランジスタにおいて、ソース領域とボディ領域とを接続したいわゆるソース・ボディタイ構造を有するものがある。図８に、従来例にかかるソース・ボディタイ構造のＭＯＳトランジスタを含む半導体装置の平面図を示し、図９（Ａ）に、図ＸにおけるＡ−Ａ線に沿った断面図を、図９（Ｂ）に、Ｂ−Ｂ線に沿った断面図を示す。従来例にかかる半導体装置として、ｎチャネル型のＭＯＳトランジスタがＳＯＩ層上に設けられているものを例示する。従来例にかかる半導体装置では、半導体層１１０の上に設けられたゲート絶縁層１２０およびゲート電極１２２を含む。半導体層１１０には、ｎ型の高濃度不純物領域からなるソース領域１２６ａとドレイン領域１２６ｂとが設けられる。そして、ソース領域１２６ａは、ボディコンタクト領域１３０により複数に分割されて設けられている。ボディコンタクト領域１３０は、ｐ型の不純物領域で構成され、ボディ領域１１２と接合されるように設けられている。
【０００３】
ソース領域１２６ａおよびドレイン領域１２６ｂには、それぞれコンタクト部１４０が設けられている。ゲート電極１２２の下方でインパクトイオン化により生じた正孔は、ボィコンタクト領域１３０を経てコンタクト部１４０に吸収されることになる。ソース・ボディタイ構造のＭＯＳトランジスタでは、このようにインパクトイオン化により生じた正孔を吸収することができるために、基板浮遊効果が低減された半導体装置を提供できるのである。
【特許文献１】特開２００２−１１１００５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上述したように従来例にかかる半導体装置では、ゲート電極１２２下で生じたインパクトイオンは、ボディ領域１１２からボディコンタクト領域１３０を経てコンタクト部１４０から吸収される。つまり、インパクトイオン化により発生した正孔は、長い距離を移動して吸収されることになり、近年の高速スイッチング特性の要請のもとでは、ソース・ボディタイ構造の効果を十分に発揮できないことがあった。
【０００５】
本発明の目的は、インパクトイオン化現象により生じた正孔を効率よく吸収することができるソース・ボディタイ構造を有するＭＯＳトランジスタを含む、半導体装置およびその製造方法を提供することにある。
【０００６】
本発明の他の目的は、ソース・ボディタイ構造を有するＭＯＳトランジスタを適用した半導体集積回路を提供することにある。
【課題を解決するための手段】
【０００７】
１．半導体装置
本発明の半導体装置は、絶縁層と、
前記絶縁層の上方に設けられた半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記半導体層に設けられたソース領域およびドレイン領域と、
前記半導体層において、ソース領域およびドレイン領域以外であるボディ領域と、
前記ソース領域を複数に分割するように設けられ、前記ボディ領域と接合するボディコンタクト領域と、を含み、
前記ボディコンタクト領域は、前記半導体層の半導体と金属との化合物である。
【０００８】
本発明の半導体装置によれば、ボディ領域とボディコンタクト領域とがショットキー接合をしている。そのため、ＭＯＳトランジスタを動作させたときにインパクトイオン化現象により発生した正孔は、コンタクト部まで移動することなく、ボディコンタクト領域に直接吸収されることができる。その結果、ボディ領域で発生した正孔の吸収を良好に行なうことができ、高電圧を印加した場合でも基板浮遊効果が低減され特性の良好な半導体装置を提供することができる。
【０００９】
なお、本発明において、特定のＡ層の上方に設けられたＢ層というとき、Ａ層の上に直接Ｂ層が設けられている場合と、Ａ層の上に他の層を介してＢ層が設けられている場合とを含む。
【００１０】
本発明の半導体装置において、前記ボディコンタクト領域は、シリサイド化合物からなることができる。この態様によれば、より簡易な工程によりボディコンタクト領域が形成された半導体装置を提供することができる。
【００１１】
本発明の半導体装置において、前記ボディ領域と、前記ボディコンタクト領域とは、ショットキー接合されていることができる。
【００１２】
本発明の半導体装置において、少なくとも前記ソース領域の上にシリサイド層が設けられ、前記ソース領域とシリサイド層とは、オーミック接合されていることができる。
【００１３】
本発明の半導体装置において、さらに、前記ソース領域および前記ボディコンタクト領域と接触するように設けられたコンタクト部と、を含むことができる。
【００１４】
２．半導体装置の製造方法
本発明の半導体装置の製造方法は、
（ａ）絶縁層上に設けられた半導体層の上方にゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成し、
（ｃ）前記半導体層の所定の領域を覆うマスク層を形成した後に前記半導体層に不純物を導入することによりソース領域およびドレイン領域を形成し、
（ｄ）前記第１マスク層に覆われていた領域にシリサイド層を形成することにより、前記ソース領域を分割するようにボディコンタクト領域を形成すること、を含む。
【００１５】
本発明の半導体装置の製造方法によれば、後の工程で形成されるボディコンタクト領域が形成される領域を覆うマスク層を形成した後に、ソース領域およびドレイン領域の形成が行われる。その後、マスク層に覆われていた領域にシリサイド層を形成することで、前記ソース領域を分割するようにボディコンタクト領域が形成される。これにより、ボディ領域とボディコンタクト領域とがショットキー接合された半導体装置を製造することができる。
【００１６】
本発明の半導体装置の製造方法において、前記（ｃ）は、前記ソース領域およびドレイン領域を形成した後に、該ソース領域およびドレイン領域の上に、他のシリサイド層を形成すること、を含むことができる。この態様によれば、ソース領域およびドレイン領域の上方に、ボディコンタクト領域を構成するシリサイド層とは異なる他のシリサイド層を形成することができる。
【００１７】
本発明の半導体装置の製造方法において、前記（ｄ）は、前記ボディコンタクト領域が形成される領域以外を覆う他のマスク層を形成した後に行われることができる。この態様によれば、ボディコンタクト領域を構成するシリサイド層と、ソース領域およびドレイン領域の上方に形成されるシリサイド層とを作り分けることができる。
【００１８】
３．半導体集積回路
本発明の半導体集積回路は、１．の項に記載の半導体装置がパストランジスタとして用いられている。従来技術によるＳＯＩデバイスをパストランジスタとして用いた場合、インパクトイオンにより発生したホールを、効率よくソース電極へ引き抜く事が出来なかった為、集積回路の安定動作や高速動作に問題が生じていた。本発明にかかる半導体装置は、上述したソース・ボディタイ型のトランジスタであり、設けられたショットキー接合により効率の良いホール引き抜きが可能となるため、低消費電力でありかつ高速動作が可能となる。その結果、本発明によれば、低消費電力化および高速化が図られた半導体集積回路を提供することができる。なお、本発明において、パストランジスタとは、一方の回路ブロックと他方の回路ブロックとを接続するためのトランジスタである。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明の実施の形態の一例について説明する。
【００２０】
１．第１の実施の形態
（半導体装置）
図１は、本実施の形態の半導体装置を模式的に示す平面図であり、図２（Ａ）は、図１のＡ−Ａ線に沿った断面図であり、図２（Ｂ）は、図１のＢ−Ｂ線に沿った断面図である。
【００２１】
半導体層１０の上に、ゲート絶縁層２０およびゲート電極２２が形成されている。図１に示すように、ゲート電極２２を挟んで一方の半導体層１０には、ドレイン領域２６ｂが設けられ、他方の半導体層１０には、ソース領域２６ａが設けられている。ソース領域およびドレイン領域２６ａ，２６ｂには、上層に設けられる配線（図示せず）と接続するためのコンタクト部４０ａ，４０ｂが形成されている。ソース領域２６ａは、ボディコンタクト領域３０により分割して設けられている。ボディコンタクト領域３０は、半導体層１０の半導体と金属との化合物からなり、ボディ領域１２とコンタクト部４０ａを接続するために設けられている。ボディコンタクト領域３０を構成する半導体と金属との化合物は、たとえば、シリサイドであることができる。このときボディ領域の不純物濃度は半導体装置（トランジスタ）の閾値調整のため１０１９[cm-3]以下に設定されており、それゆえ半導体であるボディ領域１２とシリサイドであるボディコンタクト領域３０とはショットキー接触することとなる。
【００２２】
また、ソース領域２６ａおよびドレイン領域２６ｂの上には、シリサイド層３２が形成されている。シリサイド層３２は、ボディコンタクト領域３０を構成することができるシリサイド層とは、異なる仕事関数を有する材質で形成されている。具体的には、シリサイド層３２は、ソース領域２６ａとオーミック接触を形成するような材質で形成されている。
【００２３】
ソース領域２６ｂに設けられたコンタクト部４０ａは、ソース領域２６ａおよびボディコンタクト領域３０の双方と接触するように設けられている。このような態様をとることで、一のコンタクト部４０ａでボディコンタクト領域３０からの正孔の吸収も兼ねることができる。
【００２４】
本実施の形態の半導体装置の利点は以下の通りである。
【００２５】
本実施の形態の半導体装置は、ボディ領域１２とソース領域とが接続されたソース・ボディタイ型のトランジスタにおいて、ボディコンタクト領域３０が半導体層１０の半導体と金属との化合物で形成されている。本実施の形態の半導体装置の利点について、従来例にかかる半導体装置と比較するために、例えばｎチャネル型トランジスタについて、図１０，１１を参照しながら説明する。図１０は、本実施の形態の半導体装置のボディ領域１２、ボディコンタクト領域３０のエネルギーバンド図を示し、（Ａ）は、ゲート電圧が印加される前の状態を示し、（Ｂ）は、ゲート電圧が印加された後の状態を示す図である。図１１は、図８，９に示した従来例にかかる半導体装置のＭＯＳトランジスタを動作させた場合のボディ領域１１２、ボディコンタクト領域１３０のエネルギーバンド図を示す。図１１に示すように、従来例にかかる半導体装置では、ドレイン領域とボディ領域との境界でインパクトイオン化により発生した正孔は、長い穏やかなポテンシャルの中を走らなくてはならない。そのため、基板浮遊効果を抑制するためにソース・ボディタイ構造を採用した場合でも、ドレイン領域にかかる電圧によっては十分な高速動作性を確保することができない場合がある。ついで、本実施の形態の半導体装置について説明する。図１０（Ａ）に示すように、ボディ領域１２である低濃度のｐ型不純物領域のフェルミレベルがボディコンタクト領域３０であるシリサイド層のフェルミレベルとつり合うためにショットキー障壁が形成されている。トランジスタが動作されると、ゲート電極２２から電界の影響を受けて図１０（Ｂ）に示すようにエネルギーバンドが変調される。そのため、インパクトイオン化により生じた正孔は、障壁がなくなるために、シリサイド層で形成されたボディコンタクト領域３０に流れこむことができる。この現象により、本実施の形態の半導体装置では、インパクトイオン化により生じた正孔を良好にボディコンタクト領域３０に吸収させることができる。その結果、基板浮遊効果などのキンク効果を抑制し、かつ、低消費電力化および高速動作性が図られた半導体装置を提供することができる。なお、上記利点についてはｎチャネル型に限定されるものではない。
【００２６】
（半導体装置の製造方法）
次に、本実施の形態の半導体装置の製造方法について図３〜７を参照しながら説明する。なお、以下に説明する製造方法において、具体例として記載した数値は、ｎチャネル型のＭＯＳトランジスタを形成する場合を記載したものである。なお、図５〜７において、（Ａ）は、図２（Ａ）に該当する箇所の製造工程を示し、（Ｂ）は、図２（Ｂ）に該当する箇所の製造工程を示すものである。
【００２７】
（１）まず、図３に示すように、支持基板６上の絶縁層８の上に設けられた半導体層１０からなるＳＯＩ基板１０Ａを準備する。ＳＯＩ基板１０Ａとしては、支持基板６の上に絶縁層８および半導体層１０が積層された基板を用いた場合を例として説明するが、これに限定されず、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、準備されたＳＯＩ基板１０Ａの半導体層１０の膜厚が所望の膜厚と異なる場合には、犠牲酸化やフッ酸によるウェットエッチングを行なうことによりその膜厚を調整する。
【００２８】
ついで、図３に示すように、しきい値の調整のために、所定の導電型の不純物を半導体層１０に導入する。この不純物の導入は、イオン注入法により行なうことができる。たとえば、半導体層１０として、膜厚が５０ｎｍの単結晶シリコン層を用いて、ｎチャネル型のＭＯＳトランジスタを形成する場合には、不純物としてＢＦ２を用い３０ｋｅＶのエネルギーで１〜５Ｅ１２／ｃｍ２程度打ち込むことができる。
【００２９】
（２）次に、図４に示すように、ゲート絶縁層２０およびゲート電極２２の形成を行なう。ゲート絶縁層２０は、たとえば、熱酸化法により酸化シリコン膜を形成することができる。ついで、ゲート絶縁層２０の上に、ゲート電極２２のための導電層（図示せず）を形成する。導電層としては、たとえば、多結晶シリコン層を２００ｎｍ程堆積することができる。その後、この導電層を公知のリソグラフィーおよびエッチング技術によりパターニングすることによりゲート電極２２が形成される。
【００３０】
（３）次に、図５（Ａ），（Ｂ）に示すように、ゲート電極２２の側面にサイドウォール絶縁層２４を形成する。サイドウォール絶縁層２４の形成は、たとえば、以下のようにして行なうことができる。半導体層１０の全面の上方に絶縁層（図示せず）を形成する。絶縁層としては、窒化シリコン膜や酸化シリコン膜またそれらの積層膜を用いることができる。その後、この絶縁層に異方性のエッチングを施すことにより、ゲート電極２２の側面にサイドウォール絶縁層２４を形成することができる。
【００３１】
ついで、図５（Ａ）に示すように、ボディコンタクト領域（図１参照）が形成される領域に保護膜Ｍ１を形成する。このとき、ソース領域が形成される領域には、図５（Ｂ）に示すように、保護膜Ｍ１が形成されていない。この保護膜Ｍ１は、たとえば、半導体層１０の全面の上方に酸化シリコン層などの絶縁層（図示せず）を形成し、パターニングすることにより形成される。
【００３２】
ついで、ソース／ドレイン領域２６ａ，ｂを形成するために、所定の導電型の不純物を半導体層１０に導入する。たとえば、不純物としてＰを用い、１０ｋｅＶのエネルギーで約２Ｅ１５／ｃｍ２の量を打ちこむことができる。このとき、保護層Ｍ１に覆われている領域には、不純物は導入されていない。また、このイオン注入では、斜めイオン注入法を用いて、図５（Ａ），（Ｂ）に示すように、サイドウォール絶縁層２４に覆われている半導体層１０にも不純物を導入することができる。その後、熱処理を施し、導入した不純物を活性化する。この熱処理は、たとえば、ＲＴＡ法により、処理温度は１０００℃、処理時間は３０ｓｅｃの条件で行なうことができる。
【００３３】
（４）次に、ソース領域２６ａおよびドレイン領域２６ｂの上にシリサイド層３２（図２参照）の形成を行なう。この工程を図６（Ａ），（Ｂ）を参照しながら説明する。この工程では、前述の工程（３）で形成した保護膜Ｍ１が残存している状態で行われる。シリサイド層３２の形成は、たとえば、以下のようにして行なうことができる。まず、図６（Ａ），（Ｂ）に示すように、シリサイド層３２を形成するための金属層３２ａを半導体層１０の上方の全面に形成する。金属層３２ａとしては、たとえば、Ｔｉを約２０ｎｍ、スパッタ法により堆積させる。シリサイド層３２としては、ソース領域２６ａとオーミック接触する材質を用いることができる。この態様をとることにより、ボディ領域１２には、しきい値調整ができるだけの不純物が導入されていればよいことになり、ボディ領域１２に高濃度の不純物を注入する必要がなくなる。また金属層３２ａとしてはＴｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｐｔ、Ｒｂであっても良い。
【００３４】
（５）次に、第１段目の熱処理を行ない、金属層３２ａと、半導体層１０とをシリサイド化反応させる。これにより、図７に示すように、ソース領域２６ａおよびドレイン領域２６ｂの上にシリサイド層３２が形成される。この第１段目の熱処理は、たとえば、ＲＴＡ法を用いて、処理温度が６００℃〜７００℃の条件で行なうことができる。ついで、未反応の金属層３２ａを除去する。未反応の金属層３２ａの除去は、ＮＨ４ＯＨ，Ｈ２Ｏ２，Ｈ２Ｏの混合液を用いたウェットエッチングにより行なうことができる。その後、第２段目の熱処理を施すことで、シリサイド層３２をより安定的なものにして、低抵抗なシリサイド層３２を形成する。第２段目の熱処理は、処理温度が８００℃以上の条件で行なうことができる。その後、保護膜Ｍ１を除去する。この工程では、ボディコンタクト領域は、保護膜Ｍ１に覆われた状態で行われたため、シリサイド層３２が形成されることはない。
【００３５】
ついで、ボディコンタクト領域３０（図２参照）の形成を行なう。ボディコンタクト領域３０は、半導体層１０の半導体と金属との化合物からなる。ボディコンタクト領域３０としては、たとえば、シリサイド層を用いることができる。本実施の形態では、シリサイド層を形成する場合について説明する。まず、図７に示すように、半導体層１０上方全面に、金属層３４ａを形成する。金属層３４ａとしては、たとえば、Ｐｔをスパッタ法により形成することができる。ついで、シリサイド化反応をさせるための熱処理を施す。シリサイド化のための熱処理は、前述の工程（４）で述べたように、２段階の熱処理により行なってもよいし、金属層の材質によっては、一段目の熱処理のみで足りる場合には、１段目の熱処理のみでもよい。その後、未反応の金属層３４ａを除去する。金属層３４ａの除去は、前述の工程（４）で述べた方法と同様に行なうことができる。ボディコンタクト領域３０を構成する化合物としては、ボディ領域１２のフェルミ準位に整合することのできる材質であることが好ましい。より好ましくは、ＭＯＳトランジスタを動作させていない状態において、ボディ領域１２とフラットバンド状態にあることができる材質である。
【００３６】
ついで、ソース領域２６ａおよびドレイン領域２６ｂの上にコンタクト部４０ａ，ｂ（図１参照）を形成する。コンタクト部４０ａ，ｂは、導電層を形成してこの導電層をパターニングすることにより形成される。このとき、ソース領域２６ａに形成されるコンタクト部４０ａは、ソース領域２６ａとボディコンタクト領域３０との双方と接触するように形成される。
【００３７】
第１の実施の形態にかかる半導体装置の製造方法によれば、ボディコンタクト領域３０が形成される領域を覆う保護層（マスク層）Ｍ１を形成した後に、ソース領域２６ａおよびドレイン領域２６ｂの形成が行われる。その後、保護層Ｍ１に覆われていた領域の半導体層の半導体をシリサイド化することで、前記ソース領域２６ａを分割するようにボディコンタクト領域３０が形成される。これにより、ボディ領域１２とボディコンタクト領域３０とがショットキー接合された半導体装置を製造することができる。その結果、上述したように、ソース・ボディタイ構造のＭＯＳトランジスタにおいて、インパクトイオン化現象により発生した正孔の吸収効率が向上した半導体装置を製造することができる。
【００３８】
（変形例）
第１の実施の形態にかかる半導体装置は、上述の形態に限定されることなく、本発明の要旨の範囲内で変形することが可能である。変形例として、たとえば、図１２〜１４に示す半導体装置を挙げることができる。図１２は、第１の変形例にかかる半導体装置を模式的に示す断面図であり、図１３は、第２の変形例にかかる半導体装置を模式的に示す断面図であり、図１４は、第３の変形例にかかる半導体装置を模式的に示す平面図である。なお、図１２，１３の断面図は、図２（Ａ）の断面図と同じ箇所を示す断面図である。
【００３９】
第１の変形例にかかる半導体装置は、図１２に示すように、ドレイン領域２６ｂとチャネル領域（ゲート絶縁層２０下の半導体層１０）との間に、ＬＤＤ（Ｌｉｇｈｔ  ｄｏｐｅｄ  ｄｒａｉｎ）領域２８を設けることができる。この態様では、ドレイン領域２６ｂとボディ領域１２との境界部で電界緩和が図られるため、インパクトイオン化現象の発生を抑制することができる。その結果、基板浮遊効果の原因となる正孔の発生を抑制することができ、低消費電力化および高速動作性の向上した半導体装置を提供することができる。なお、この態様の半導体装置を製造する際には、本実施の形態の工程（３）でサイドウォール絶縁層２４を形成する前に、所定の導電型の不純物を導入することにより行われる。
【００４０】
第２の変形例にかかる半導体装置は、図１３に示すように、ドレイン領域２６ｂとチャネル領域との間に、エクステンション領域２９が設けられている点が、本実施の形態の半導体装置とは異なる点である。この態様では、短チャネル効果を抑制できるという利点がある。そのため、より微細で高速動作が可能な半導体装置を提供できる。なお、第２の変形例にかかる半導体装置を製造する際には、本実施の形態の工程（３）でサイドウォール絶縁層２４を形成する前に、所定の導電型の不純物を導入することにより行われる。
【００４１】
第３の変形例にかかる半導体装置は、図１４に示すように、コンタクト部４０ａが本実施の形態の半導体装置と異なる。コンタクト部４０ａは、ソース領域２６ａとボディコンタクト領域３０との双方に接触していれば、その形状は特に限定されない。たとえば、図１４に示すように、コンタクト部４０ａは、ボディコンタクト領域３０を跨ぐ形状を有していてもよい。
【００４２】
２．第２の実施の形態
次に、本発明の第２の実施の形態について図１５〜１７を参照しつつ説明する。第２の実施の形態は、本発明にかかる半導体装置を半導体集積回路に適用した例である。半導体装置を模式的に示す２つのインバータを接続するトランジスタ５０に、本発明のソース・ボディタイ型のＭＯＳトランジスタを適用した例である。図１５は、本実施の形態にかかる半導体装置のレイアウトを示す平面図であり、図１６は、図１５のＩ−Ｉ線に沿った断面図であり、図１７は、図１５のＩＩ−ＩＩ線に沿った断面図である。
【００４３】
図１５に示すように、本実施の形態にかかる半導体装置は、第１のインバータ５２と、第２のインバータ５４と、さらに、第１のインバータ５２と第２のインバータ５４とを接続するトランジスタ５０を有する。第１のインバータ５２は、ＰチャネルＭＯＳトランジスタ１００Ｐと、ＮチャネルＭＯＳトランジスタ１００Ｎとを含んで構成されている。
【００４４】
第１のインバータ５２について、図１７を参照しつつ、説明する。図１７に示すように、絶縁層８の上に、素子形成領域が画定された半導体層１０Ｐ、１０Ｎが設けられている。半導体層１０Ｐには、ＰチャネルＭＯＳトランジスタ１００Ｐが設けられている。ＰチャネルＭＯＳトランジスタ１００Ｐは、半導体層１０の上に設けられたゲート絶縁層１０２と、ゲート絶縁層１０２の上に設けられたゲート電極１０４と、ゲート電極１０４の側面に設けられたサイドウォール１０６と、ソース領域またはドレイン領域となる不純物領域１０８と、を含んで構成されている。同様に、半導体層１０ＮにはＮチャネルＭＯＳトランジスタ１００Ｎが設けられている。
【００４５】
Ｐチャネルトランジスタ１００ＰとＮチャネルトランジスタ１００Ｎとを覆うように層間絶縁層６０が設けられている。層間絶縁層６０にはコンタクト層６２が、層間絶縁層６０の上には、配線６４が設けられている。コンタクト層６２と配線６４とを介して、ＰチャネルＭＯＳトランジスタ１００Ｐのドレイン領域１０８と、ＮチャネルＭＯＳトランジスタ１００Ｎのソース領域１０８とが接続されている。
【００４６】
次に、図１６を参照しつつ、第１インバータ５２と第２インバータ５４とを接続するＭＯＳトランジスタ５０について説明する。図１６に示すように、このＭＯＳトランジスタ５０は、図２に示すトランジスタと同様に、ゲート絶縁層２０、ゲート絶縁層２０上のゲート電極２２、ゲート電極２２の側面のサイドウォール２４、ドレイン領域２６ｂおよびボディコンタクト領域３０を有する。
【００４７】
第２の実施の形態にかかる半導体集積回路によれば、第１のインバータ（一方の回路ブロックに相当する）と第２のインバータ（他方の回路ブロックに相当する）とが、本実施の形態にかかるソース・ボディタイ構造のＭＯＳトランジスタ５０により接続されている。ＭＯＳトランジスタ５０は、上述したようにボディ部とソース電極の間はショットキー接合が形成されているため(図１０Ｂ)、インパクトイオンにより発生したホールをソース電極側へ効率よく引き抜く事ができる。従って、接続された２つのインバータの安定動作性・高速動作性を向上させることができる。このような特性のＭＯＳトランジスタ５０を複数の回路ブロックを接続するパストランジスタとして用いることで、低消費電力化、高速動作性の向上が図られた半導体集積回路を提供することができる。
【００４８】
本実施の形態にかかる半導体装置の製造方法は、第１の実施の形態にかかる半導体装置の製造方法の項で説明した方法と同様にして行うことができる。
【００４９】
３．第３の実施の形態
次に、本発明の第３の実施の形態について図１８を参照しつつ説明する。第３の実施の形態は、第１の実施の形態で説明したソース・ボディ体型のＭＯＳトランジスタをＳＲＡＭの転送ゲート用トランジスタに適用した例である。この転送ゲート用トランジスタは、フリップフロップ回路と、メモリセルを駆動する回路とをワード線やビット線を介して接続するためのいわゆるパストランジスタである。図１８には、ＳＲＡＭセルの回路図を示す。
【００５０】
図１８に示すように、ＳＲＡＭセルは、ＣＭＯＳタイプの第１のインバータ５２および第２のインバータ５４が互いの入力端と出力端が交差（クロスカップル）接続されている。第１のインバータ５２は、ＮチャネルＭＯＳトランジスタ１００Ｎと、ＰチャネルＭＯＳトランジスタ１００Ｐとから構成されている。同様に、第２のインバータ５４は、ＮチャネルＭＯＳトランジスタ１００Ｎと、ＰチャネルＭＯＳトランジスタ１００Ｐとから構成されている。第１のインバータ５２および第２のインバータ５４の各出力端は、それぞれ、転送ゲート用トランジスタであるＮチャネルＭＯＳトランジスタ５０を介してビット線ＢＬ、／ＢＬに接続されている。このＮチャネルＭＯＳトランジスタ５０は、第１の実施の形態で示したソース・ボディタイ構造のトランジスタである。
【００５１】
本実施の形態によれば、良好なスイッチング特性が要求される転送ゲート用トランジスタに、上述のＭＯＳトランジスタ５０を適用することで、第1のインバータ５２、および第２のインバータ５４からの電気信号を、安定的かつ高速に外部インターフェース回路（図示せず）に送り出す事ができる。また、第３の実施の形態では、ＳＲＡＭセルの転送ゲート用トランジスタに第１の実施の形態にかかるソース・ボディタイ型のトランジスタを用いた場合を例示したが、これに限定されることなく、ＤＲＡＭ、ＦｅＲＡＭなどの選択トランジスタなどに適用することができる。
【００５２】
なお、本発明は、上述した実施の形態に限定されるものではなく、種々の変形が可能である。例えば、本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び結果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
【図面の簡単な説明】
【００５３】
【図１】第１の実施の形態にかかる半導体装置を模式的に示す平面図。
【図２】（Ａ）は、図１のＡ‐Ａ線に沿った断面図であり。（Ｂ）は、図１のＢ−Ｂ線に沿った断面図。
【図３】第１の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。
【図４】第１の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。
【図５】第１の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。
【図６】第１の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。
【図７】第１の実施の形態にかかる半導体装置の製造工程を模式的に示す平面図。
【図８】従来例にかかる半導体装置を模式的に示す平面図。
【図９】（Ａ）は、図８のＡ‐Ａ線に沿った断面図であり。（Ｂ）は、図８のＢ−Ｂ線に沿った断面図。
【図１０】第１の実施の形態にかかる半導体装置の動作を説明する図。
【図１１】従来例にかかる半導体装置の動作を説明する図。
【図１２】第１の変形例にかかる半導体装置を模式的に示す平面図。
【図１３】第２の変形例にかかる半導体装置を模式的に示す平面図。
【図１４】第３の変形例にかかる半導体装置を模式的に示す平面図。
【図１５】第２の実施の形態にかかる半導体集積回路のレイアウトを示す平面図。
【図１６】図１５のＩ−Ｉ線に沿った断面を模式的に示す断面図。
【図１７】図１５のＩＩ−ＩＩ線に沿った断面を模式的に示す断面図。
【図１８】第３の実施の形態にかかる半導体集積回路を説明する図。
【符号の説明】
【００５４】
６…支持基板、  ８…絶縁層、  １０、１０Ｐ、１０Ｎ…半導体層、  １２…ボディ領域、  ２０…ゲート絶縁層、  ２２…ゲート電極、  ２４…サイドウォール絶縁層、  ２６ａ…ソース領域、  ２６ｂ…ドレイン領域、  ２８…ＬＤＤ領域、  ２９…エクステンション領域、  ３０…ボディコンタクト領域、  ３２…シリサイド層、  ４０ａ、４０ｂ…コンタクト部、  ５０…ＭＯＳトランジスタ、  ５２…第１のインバータ、  ５４…第２のインバータ、  ６０…層間絶縁層、  ６２…コンタクト層、  ６４…配線、１００Ｐ…ＰチャネルＭＯＳトランジスタ１００Ｐ、  １００Ｎ…ＮチャネルＭＯＳトランジスタ、  １０２…ゲート絶縁層、  １０４…ゲート電極、  １０６…サイドウォール、  １０８…不純物領域（ソース領域またはドレイン領域）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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