(57)【要約】【課題】画素から出力される信号を直接Ａ−Ｄ変換回路に入力すると、画素の増幅トランジスタの基板バイアス効果により、出力電圧（ソース電圧）の変動によって増幅トランジスタの閾値電圧Ｖｔｈも変動し、結果として、Ａ−Ｄ変換回路に入力される画素信号のダイナミックレンジが狭くなり、且つ、リニアリティが悪くなってしまう。【解決手段】増幅トランジスタ１１４を有する画素１１を行列状に配置し、当該行列状配置の列毎に、即ち列信号線１４（１４−１，１４−２，…）毎にＡ−Ｄ変換回路１７（１７−１，１７−２，…）を設けてなるカラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、列信号線１４（１４−１，１４−２，…）に対して、当該列信号線１４を介して増幅トランジスタ１１４と共に差動対を形成する差動トランジスタ２０１を接続し、画素１１から出力される信号を当該差動トランジスタ２０１を通して導出するようにする。【選択図】図２
2005311487.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子および当該光電変換素子で得られる電荷に応じた信号を出力する増幅トランジスタを有する単位画素が配置されてなる画素アレイ部と、
前記単位画素から信号が出力される信号線を介して前記画素トランジスタと差動対を形成する差動トランジスタを有し、前記単位画素から出力される信号を、前記差動トランジスタを通して導出する信号処理手段と
を備えたことを特徴とする固体撮像装置。
【請求項２】
前記信号処理手段は、前記差動トランジスタを入力段に有し、前記単位画素から前記差動トランジスタを介して入力されるアナログ信号をｎビットのデジタル信号に変換して出力するアナログ−デジタル変換回路である
ことを特徴とする請求項１記載の固体撮像装置。
【請求項３】
前記アナログ−デジタル変換回路は、前記単位画素内のフローティングディフュージョンの電位をゲート入力とする前記画素トランジスタと、参照電圧をゲート入力とする前記差動トランジスタとを含む差動構成の比較器を有する
ことを特徴とする請求項２記載の固体撮像装置。
【請求項４】
前記アナログ−デジタル変換回路は、前記列信号線毎に設けられている
ことを特徴とする請求項２記載の固体撮像装置。
【請求項５】
光電変換素子および当該光電変換素子で得られる電荷に応じた信号を出力する増幅トランジスタを有する単位画素が配置されてなり、前記単位画素の信号を信号線を通して出力する固体撮像装置の駆動方法であって、
前記単位画素から出力される信号を、前記列信号線を介して前記画素トランジスタと差動対を形成する差動トランジスタを通して導出する
ことを特徴とする固体撮像装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置および固体撮像装置の駆動方法に関し、特に単位画素毎に増幅機能を持ち、当該単位画素から出力される信号を、画素列毎に配線された列信号線を介して出力する構成の固体撮像装置および当該固体撮像装置の駆動方法に関する。
【背景技術】
【０００２】
固体撮像装置として、ＣＭＯＳ集積回路と同様のプロセスで製造できるＣＭＯＳイメージセンサがある。このＣＭＯＳイメージセンサは、ＣＭＯＳプロセスに付随した微細化技術により、画素毎に増幅機能を持つアクティブ型の構造が容易に作ることができ、また画素が行列状に２次元配置されてなる画素アレイ部の駆動回路や信号処理回路を、当該画素アレイ部と同一チップ上に集積できるという特長を持っている。このため、近年、ＣＭＯＳイメージセンサに関してより多くの研究開発がなされている。
【０００３】
ＣＭＯＳイメージセンサには、画素アレイ部の画素列毎に並列処理するＡ−Ｄ（アナログ−デジタル）変換回路により、画素から出力されるアナログ信号を、画素の固定パターンノイズを抑圧しながらデジタル信号に変換して出力するカラムＡＤＣ(Analog Digital Converter)方式のものがある（例えば、非特許文献１参照）。
【０００４】
図８は、従来のカラムＡＤＣ方式のＣＭＯＳイメージセンサにおける、ある列の１つの画素１０１から当該列のＡ−Ｄ変換回路１０２までの回路構成を示す回路図である。
【０００５】
図８において、画素１０１は、光電変換素子であるフォトダイオードＰＤに加えて、転送トランジスタＭ１、リセットトランジスタＭ２および増幅トランジスタＭ３を有する構成となっている。増幅トランジスタＭ３のソースは、列信号線１０３に接続されている。列信号線１０３の一端には、ＭＯＳトランジスタＭ４，Ｍ５からなるカレントミラー回路構成の定電流源１０４が接続されている。この定電流源１０４のＭＯＳトランジスタＭ５は、画素１０１の増幅トランジスタＭ３とソースフォロア回路を形成している。Ａ−Ｄ変換回路１０２は、２段のチョッパ型比較器１１１，１１２とラッチ回路１１３を用いた構成となっている。
【０００６】
次に、上記構成の従来例に係るカラムＡＤＣ方式のＣＭＯＳイメージセンサの回路動作について、図９のタイミングチャートを用いて説明する。
【０００７】
水平ブランキング期間に相当する画素信号読み出し期間において、先ず、リセットパルスＶｒｓｔが立つ（“Ｈ”レベルとなる）ことで、画素１０１のリセットトランジスタＭ２がオン状態となってフローティングディフュージョンＦＤをリセットする。これにより、フローティングディフュージョンＦＤの電位が増幅トランジスタＭ３を介してリセット信号として列信号線１０３に出力される。このとき、Ａ−Ｄ変換回路１０２において、列信号線１０３の信号電圧Ｖｘを取り込むスイッチＳ３を閉じ、次いで比較器１１１，１１２の各スイッチＳ１，Ｓ２を同時に閉じ、しかる後スイッチＳ１を先に、次いでスイッチＳ２を開く。
【０００８】
次に、読み出しパルスＶｔｇが立つことで、画素１０１の転送トランジスタＭ１がオン状態となり、フォトダイオードＰＤで光電変換されて得られた電荷をフローティングディフュージョンＦＤに転送する。これにより、この転送された電荷に応じてフローティングディフュージョンＦＤの電位が変化する。そして、この電位が増幅トランジスタＭ３を介して画素信号として列信号線１０３に出力される。
【０００９】
このとき、Ａ−Ｄ変換回路１０２において、スイッチＳ４を閉じてサンプリングする。サンプリングが完了したら、スイッチを開いてランプ（ＲＡＭＰ）波形をした基準信号ＶｒｅｆをスイッチＳ４から与える。すると、ランプ波形に応じてやがて、Ａ−Ｄ変換回路１０２の入力電圧Ｖｉｎ（列信号線１０３の信号電圧Ｖｘ）が、比較器１１１，１１２の閾値電圧を越えるため、２段目の比較器１１２の出力が反転する。そのときのｎビット・カウンタ（図示せず）の値が画素信号になる。この画素信号の値はラッチ回路１１３に記憶される。以上の一連の動作によりＡ−Ｄ変換が完了する。
【００１０】
【非特許文献１】米本和也著，「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」（初版），ＣＱ出版社，2003年8月10日発行，pp.201-203
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記構成の従来例に係るカラムＡＤＣ方式ＣＭＯＳイメージセンサでは、画素信号を増幅トランジスタＭ３とＭＯＳトランジスタＭ５で形成されるソースフォロワ回路を介して直接Ａ−Ｄ変換回路１０２に供給する構成となっているため、増幅トランジスタＭ３の基板がグランドに接続されていることから、増幅トランジスタＭ３のソース電圧が上昇した際に、ソース−基板電圧Ｖｓｂが上昇し、基板バイアス効果によって増幅トランジスタＭ３の閾値電圧Ｖｔｈが上昇する。
【００１２】
増幅トランジスタＭ３の閾値電圧Ｖｔｈが上昇すると、下記Ｖｔｈの式、
Ｖｔｈ＝Ｖｔｈ０＋繃｛√（２ヨｆ＋Ｖｓｂ）−√（２ヨｆ）｝
より、増幅トランジスタＭ３のソース電圧が上昇するほど、当該増幅トランジスタＭ３の閾値電圧Ｖｔｈが非線形になってきてしまう（√でカーブしてきてしまう）ことになる。その結果、画素信号をランプ波形の基準電圧Ｖｒｅｆと比較する際に、ダイナミックレンジが狭くなり、且つ、リニアリティも悪くなった画素信号と比較することになる。なお、上記Ｖｔｈの式において、Ｖｔｈ０は増幅トランジスタＭ３のソース−基板間に電圧がかかっていないときの閾値電圧、繃，ヨｆはプロセスで決まる係数である。
【００１３】
以上説明したことから明らかなように、画素１０１の増幅トランジスタＭ３と定電流源１０４のＭＯＳトランジスタＭ５でソースフォロワ回路を形成し、画素１０１から出力される信号を当該ソースフォロワ回路を介して直接Ａ−Ｄ変換回路１０２に入力する構成を採ると、増幅トランジスタＭ３の基板バイアス効果により、出力電圧（ソース電圧）の変動によって増幅トランジスタＭ３の閾値電圧Ｖｔｈも変動し、結果として、Ａ−Ｄ変換回路１０２の入力ダイナミックレンジが狭くなり、且つ、当該Ａ−Ｄ変換回路に入力される画素信号のリニアリティが悪くなるため、画素１０１のフローティングディフュージョンＦＤの電位に比例したＡ−Ｄ変換出力が得られないことになる。
【００１４】
なお、ここでは、画素１０１の増幅トランジスタＭ３と定電流源１０４のＭＯＳトランジスタＭ５で形成されるソースフォロワ回路の出力である列信号線１０３の信号電圧Ｖｘを、列毎に設けられたＡ−Ｄ変換回路１０２でデジタル信号に変換して出力するカラムＡＤＣ方式ＣＭＯＳイメージセンサを例に挙げて従来の課題について説明したが、当該課題は列信号線１０３の信号電圧Ｖｘを直接、列毎に設けられた信号処理回路に入力する構成のＣＭＯＳイメージセンサ全般に言えることである。
【００１５】
具体的には、例えば、列信号線１０３の信号電圧Ｖｘを直接、列毎に設けられたＣＤＳ(Correlated Double Sampling;相関二重サンプリング)回路に入力し、当該ＣＤＳ回路において画素から出力されるリセット信号と画素信号との差分をとることによって画素の固定パターンノイズを除去する処理を行ってアナログ信号のまま出力する構成のカラムＣＤＳ方式のＣＭＯＳイメージセンサにおいても、増幅トランジスタＭ３の基板バイアス効果により、出力電圧（ソース電圧）の変動によって増幅トランジスタＭ３の閾値電圧Ｖｔｈも変動し、結果として、ＣＤＳ回路の入力ダイナミックレンジが狭くなり、且つ、当該ＣＤＳ回路に入力される画素信号のリニアリティが悪くなる。
【００１６】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、画素の増幅トランジスタの基板バイアス効果により、出力電圧（ソース電圧）の変動によって増幅トランジスタの閾値電圧Ｖｔｈが変動したとしても、画素から出力される信号を処理する回路のダイナミックレンジを狭めることなく、且つ、リニアリティの良い画素信号を得ることが可能の固体撮像装置および固体撮像装置の駆動方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するために、本発明では、光電変換素子および当該光電変換素子で得られる電荷に応じた信号を出力する増幅トランジスタを有する単位画素が配置されてなり、前記単位画素の信号を信号線を通して出力する固体撮像装置において、前記単位画素から出力される信号を、前記列信号線を介して前記画素トランジスタと差動対を形成する差動トランジスタを通して導出する構成を採っている。
【００１８】
上記構成の固体撮像装置において、単位画素の増幅トランジスタと差動トランジスタとの各ソースが、信号線を介して共通に接続されることで、増幅トランジスタと差動トランジスタのソース電圧が同電位となり、両トランジスタでの基板バイアス効果による閾値電圧Ｖｔｈが同じだけ変動する。このとき、増幅トランジスタと差動トランジスタとが差動回路を形成していることで、その差動動作によって増幅トランジスタと差動トランジスタの各閾値電圧Ｖｔｈの変動分が相殺される。
【発明の効果】
【００１９】
本発明によれば、単位画素の増幅トランジスタでの基板バイアス効果による閾値電圧Ｖｔｈの変動分を差動トランジスタによって相殺できるため、画素から出力される信号を処理する回路のダイナミックレンジを狭めることなく、しかも単位画素から出力される信号についてリニアリティの良い状態で導出することができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００２１】
［第１実施形態］
図１は、本発明の第１実施形態に係る固体撮像装置、例えばカラムＡＤＣ方式（列並列ＡＤＣ搭載）のＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００２２】
図１において、光電変換素子を含む単位画素（以下、単に「画素」と記す）１１は、行列状（マトリックス状）に多数２次元配置されることにより画素アレイ部１２を構成している。この画素アレイ部１２において、画素１１の行列状配列に対して行毎に行制御線１３（１３−１，１３−２，…）が配線され、列毎に列信号線１４（１４−１，１４−２，…）が配線されている。行制御線１３−１，１３−２，…は、各一端が行走査回路１５の各段の出力端に接続されている。
【００２３】
画素１１は、光電変換素子、例えばフォトダイオード１１１に加えて、例えば転送トランジスタ１１２、リセットトランジスタ１１３および増幅トランジスタ１１４の３つのトランジスタを有する構成となっている。増幅トランジスタ１１４のソースは、列信号線１４（１４−１，１４−２，…）に接続されている。なお、画素１１としては、３つのトランジスタ１１２〜１１４を有する３トランジスタ構成のものに限られるものではなく、例えば、増幅トランジスタ１１４のソースと列信号線１４（１４−１，１４−２，…）との間に選択トランジスタを接続してなる４トランジスタ構成のものであっても良い。
【００２４】
行走査回路１５は、シフトレジスタなどによって構成され、行制御線１３−１，１３−２，…に対して行選択パルスを順次出力することによって行アドレスや行走査の制御を行う。これにより、行選択パルスが与えられた行制御線１３（１３−１，１３−２，…）に繋がる１行分の画素１１が選択されることになる。そして、選択された行の各画素１１から、リセット動作時にリセット信号が、読み出し動作（転送動作）時に画素信号がそれぞれ列信号線１４−１，１４−２，…に出力される。
【００２５】
列信号線１４−１，１４−２，…の一端側には定電流源１６が接続されている。定電流源１６は、ゲートおよびドレインが共通に接続され、ソースがグランドに接続されたＮｃｈＭＯＳトランジスタ１６１と、当該ＭＯＳトランジスタ１６１とゲートが共通に接続され、ドレインが列信号線１４（１４−１，１４−２，…）に、ソースがグランドにそれぞれ接続されたＮｃｈＭＯＳトランジスタ１６２とからなるカレントミラー回路によって構成されている。この定電流源１６のＭＯＳトランジスタ１６２は、画素１１の増幅トランジスタ１１４と共にソースフォロア回路を形成している。
【００２６】
カラム処理部（列信号処理部）１０Ａは、列信号線１４−１，１４−２，…の一端側に、例えば、これら列信号線１４−１，１４−２，…の各々に対応して設けられたＡ−Ｄ変換回路１７（１７−１，１７−２，…）によって構成されている。また、Ａ−Ｄ変換回路１７（１７−１，１７−２，…）に対して共通に、参照電圧の生成手段であるＤ−Ａ（デジタル−アナログ）変換回路（ＤＡＣ;Digital Analog Converter)１８とカウンタ１９が設けられている。Ｄ−Ａ変換回路１８は、時間が経過するにつれてレベルが傾斜状に変化するランプ（ＲＡＭＰ）波形をした参照電圧Ｖｒｅｆを生成する。カウンタ１９は、所定周期のクロックＣＫに同期してカウント動作を行うことにより、後述する比較器２０での比較時間を計測する。
【００２７】
Ａ−Ｄ変換回路１７は、行制御線１３−１，１３−２，…毎に選択された画素１１から列信号線１４−１，１４−２，…を経由して与えられるアナログ信号と、Ｄ−Ａ変換回路１８で生成されるランプ波形の参照電圧Ｖｒｅｆとを比較する比較器２０と、カウンタ１９のカウント結果を保持するメモリ装置２１とを有し、画素１１から出力されるアナログ信号をｎビットのデジタル信号に変換して出力する。
【００２８】
列走査回路２２は、シフトレジスタなどによって構成され、カラム処理部１０ＡにおけるＡ−Ｄ変換回路１７−１，１７−２，…の各々に対して列選択パルスを順次出力することによって列アドレスや列走査の制御を行う。これにより、Ａ−Ｄ変換回路１７−１，１７−２，…の各々から出力されるデジタル信号が順に選択され、２ｎビット幅の水平出力線２３を経由して出力回路２４に供給される。
【００２９】
出力回路２４は、２ｎビット幅の水平出力線２３の各々に対応して設けられた２ｎ個のセンス回路、減算回路および出力アンプなどによって構成されている。タイミング制御回路２５は、マスタークロックＭＣＫに基づいて、行走査回路１５、カウンタ１９および列走査回路２２などの動作の基準となるクロック信号などを生成し、行走査回路１５、カウンタ１９および列走査回路２２などに対して与える。
【００３０】
上記構成の第１実施形態に係るカラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、画素アレイ部１２の各画素１１を駆動制御する周辺の回路や信号処理回路、即ち行走査回路１５、Ａ−Ｄ変換回路１７（１７−１，１７−２，…）、Ｄ−Ａ変換回路１８、カウンタ１９、列走査回路２２、出力回路２４およびタイミング制御回路２５などは、画素アレイ部１２と同一のチップ（基板）上に集積される。
【００３１】
図２は、上記構成の第１実施形態に係るカラムＡＤＣ方式のＣＭＯＳイメージセンサにおける、ある列の１つの画素１１から当該列の比較器２０までの回路構成の一例を示す回路図である。
【００３２】
図２において、比較器２０の入力段に、ソースが列信号線１４（１４−１，１４−２，…）に接続された例えばＮｃｈのＭＯＳトランジスタ２０１が設けられている。ここで、本比較器２０を含むＡ−Ｄ変換回路１７が画素アレイ部１２と同一チップ上に集積されることになるため、ＭＯＳトランジスタ２０１は画素１１の増幅トランジスタ１１４とほぼ同じトランジスタ特性を持つことになる。ＭＯＳトランジスタ２０１は、画素１１の増幅トランジスタ１１４と列信号線列信号線１４（１４−１，１４−２，…）を介してソースが共通に接続されることで、当該増幅トランジスタ１１４と共に差動対（差動アンプ）を形成することになる。以下、このＭＯＳトランジスタ２０１を差動トランジスタ２０１と呼ぶこととする。
【００３３】
差動トランジスタ２０１のゲートには、Ｄ−Ａ変換回路１８で生成されるランプ波形の参照電圧Ｖｒｅｆが容量２０２を介して印加される。差動トランジスタ２０１のドレインは、Ｐｃｈの負荷ＭＯＳトランジスタ２０３を介して電圧ＡＶＤの電源ラインＬ１に接続されている。負荷ＭＯＳトランジスタ２０３のゲートには、ＤＣゲート電圧ＶＧｐが印加される。負荷ＭＯＳトランジスタ２０３のゲートと電源ラインＬ１との間には容量２０４が接続されている。差動トランジスタ２０１のゲートとドレインとの間には、ＰｃｈのＭＯＳスイッチ（トランジスタ）２０５が接続されている。このＭＯＳスイッチ２０５のゲートには、“Ｌ”レベルのプリセットパルスＰＳＥＴが印加される。
【００３４】
画素１１の増幅トランジスタ１１４と差動トランジスタ２０１とからなる差動アンプの出力端、即ち差動トランジスタ２０１のドレインには、ＰｃｈＭＯＳトランジスタ２０６のゲートが接続されている。このＭＯＳトランジスタ２０６は、ソースが電源ラインＬ１に接続され、ドレインがＮｃｈＭＯＳトランジスタ２０７を介してグランドに接続されている。ＭＯＳトランジスタ２０７は、ゲートにＤＣゲート電圧ＶＧｎが与えられることで定電流源として動作する。ＭＯＳトランジスタ２０７のゲートとグランドとの間には容量２０８が接続されている。
【００３５】
ＭＯＳトランジスタ２０６のドレインから導出される差動アンプ出力は、バッファ２０９を介して比較器出力Ｖｃｏとなり、次段のメモリ装置２１に与えられる。バッファ２０９は、電圧ＶＤＤの電源ラインＬ２とグランドとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰｃｈＭＯＳトランジスタ２１０およびＮｃｈＭＯＳトランジスタ２１１からなる前段のＣＭＯＳインバータ２１２と、同様に電圧ＶＤＤの電源ラインＬ２とグランドとの間に直列に接続され、ゲート同士およびドレイン同士がそれぞれ共通に接続されたＰｃｈＭＯＳトランジスタ２１３およびＮｃｈＭＯＳトランジスタ２１４からなる後段のＣＭＯＳインバータ２１５とから構成されている。
【００３６】
次に、上記構成の比較器２０を有するＡ−Ｄ変換回路１７（１７−１，１７−２，…）を搭載した本実施形態に係るＣＭＯＳイメージセンサの回路動作について、図１および図２を基にして説明する。
【００３７】
最初に、画素１１の動作について図３のタイミングチャートを用いて説明する。なお、図２の画素回路において、リセットトランジスタ１１３のゲートに“Ｈ”レベルのリセットパルスＶｒｓｔが与えられることでリセット動作が行われ、転送トランジスタ１１２のゲートに“Ｈ”レベルの読み出しパルスＶｔｇが与えられることで転送動作が行われることになる。
【００３８】
水平ブランキング期間に相当する画素信号読み出し期間において、先ず、リセットパルスＶｒｓｔが立つことで、画素１１のリセットトランジスタ１１３がオン状態となってフローティングディフュージョンＦＤをリセットする。これにより、フローティングディフュージョンＦＤの電位が増幅トランジスタ１１４を介してリセット信号（リセット成分トＶ）として列信号線１４（１４−１，１４−２，…）に出力される。
【００３９】
次に、読み出しパルスＶｔｇが立つことで、画素１１の転送トランジスタ１１２がオン状態となり、フォトダイオードＰＤで光電変換されて得られた電荷をフローティングディフュージョンＦＤに転送する。これにより、この転送された電荷量に応じてフローティングディフュージョンＦＤの電位が変化する。そして、この電位が増幅トランジスタ１１４を介して画素信号（信号成分）として列信号線１４（１４−１，１４−２，…）に出力される。
【００４０】
続いて、Ａ−Ｄ変換回路１７（１７−１，１７−２，…）の回路動作について、図４のタイミングチャートを用いて説明する。
【００４１】
行走査回路１５による行走査によってある行が選択され、その選択行の画素１１から列信号線１４−１，１４−２，…への１回目の読み出し動作が安定した後、“Ｌ”レベルのプリセットパルスＰＳＥＴがＭＯＳスイッチ２０５のゲートに与えられる。これにより、差動トランジスタ２０１のゲート−ドレイン間が短絡され、当該差動トランジスタ２０１の動作点が決定される。その後に、Ｄ−Ａ変換回路１８からランプ波形の参照電圧Ｖｒｅｆが容量２０２を介して差動トランジスタ２０１のゲートに与えられる。
【００４２】
これにより、画素１１の増幅トランジスタ１１４と差動トランジスタ２０１とからなる差動アンプにおいて、画素１１のフローティングディフュージョンＦＤの電圧Ｖｆｄ、即ち増幅トランジスタ１１４のゲート電圧Ｖｆｄと、ランプ波形の参照電圧Ｖｒｅｆ、即ち差動トランジスタ２０１のゲート電圧Ｖｒｅｆとを比較する動作が行われる。また、Ｄ−Ａ変換回路１８からの参照電圧Ｖｒｅｆの入力と同時に、カウンタ１９で１回目のカウント動作が行われる。
【００４３】
このようにして、増幅トランジスタ１１４のゲート電圧Ｖｆｄと差動トランジスタ２０１のゲート電圧Ｖｒｅｆとの比較動作とカウンタ１９のカウント動作とが並行して実行され、両ゲート電圧Ｖｆｄ，Ｖｒｅｆが等しくなったときに、比較器２０の出力Ｖｃｏの極性が反転する。そして、この反転タイミングでカウンタ１９のカウント値Ｎがメモリ装置２１に取り込まれる。その結果、メモリ装置２１には比較器２０での比較期間に応じたカウンタ１９のカウント値Ｎが保持される。
【００４４】
この１回目の読み出し動作では、画素１１のリセット動作時のリセット成分トＶが読み出されることになる。このリセット成分トＶ内には、画素１１ごとばらつく固定パターンノイズがオフセットとして含まれている。しかし、このリセット成分トＶのばらつきは一般に小さく、またリセットレベルは全画素共通であるために、任意の列信号線１４−ｘの出力はおおよそ既知である。したがって、１回目のリセット成分トＶの読み出し時には、ランプ波形の参照電圧Ｖｒｅｆを調整することにより比較期間を短くすることが可能である。本例では、７ビット分のカウント期間（１２８クロック）でリセット成分トＶの比較を行っている。
【００４５】
２回目の読み出し動作では、リセット成分トＶに加えて、画素１１ごとの入射光量に応じた信号成分を、１回目の読み出し動作と同様の動作によって読み出す。すなわち、ある選択行の画素１１から列信号線１４−１，１４−２，…への２回目の読み出し動作が安定した後、ランプ波形の参照電圧Ｖｒｅｆが差動トランジスタ２０１のゲートに与えられることで、画素１１の増幅トランジスタ１１４と差動トランジスタ２０１とからなる差動アンプにおいて、増幅トランジスタ１１４のゲート電圧Ｖｆｄと差動トランジスタ２０１のゲート電圧Ｖｒｅｆとを比較する動作が行われる。また、参照電圧Ｖｒｅｆの入力と同時に、カウンタ１９で２回目のカウント動作が行われる。
【００４６】
そして、増幅トランジスタ１１４のゲート電圧Ｖｆｄと差動トランジスタ２０１のゲート電圧Ｖｒｅｆとの比較動作とカウンタ１９のカウント動作とが並行して実行され、両ゲート電圧Ｖｆｄ，Ｖｒｅｆが等しくなったときに、比較器２０の出力Ｖｃｏの極性が反転し、この反転タイミングでカウンタ１９のカウント値Ｎがメモリ装置２１に保持される。このとき、１回目のカウント値（メモリ値Ｎ１）と２回目のカウント値（メモリ値Ｎ２）とは、Ａ−Ｄ変換後のｎビットのデジタル信号として、メモリ装置２１内の異なった場所に保持される。
【００４７】
上述した一連のＡ−Ｄ変換動作の終了後，列走査回路２２による列走査により、メモリ装置２１に保持された１回目と２回目のそれぞれｎビットのデジタル信号が２ｎ本の水平出力線２３を経て、順次出力回路２４に供給される。出力回路２４には、減算回路（図示せず）が内蔵されており、当該減算回路において（２回目のデジタル信号）−（１回目のデジタル信号）なる減算処理によってＣＤＳ処理が行われた後外部へ出力される。それ以降、順次行毎に同様の動作が繰り返されることによって２次元画像が生成される。
【００４８】
上述したように、本発明の第１実施形態では、増幅トランジスタ１１４を有する画素１１の行列状配置の列毎に、即ち列信号線１４（１４−１，１４−２，…）毎にＡ−Ｄ変換回路１７（１７−１，１７−２，…）を配置してなるカラムＡＤＣ方式のＣＭＯＳイメージセンサにおいて、列信号線１４（１４−１，１４−２，…）に対して、当該列信号線１４を介して増幅トランジスタ１１４と共に差動対を形成する差動トランジスタ２０１を接続し、画素１１から出力される信号を当該差動トランジスタ２０１を通して導出するようにしたことにより、次のような作用効果を得ることができる。
【００４９】
すなわち、画素１１の増幅トランジスタ１１４のソースと、比較器２０の入力段に設けられた差動トランジスタ２０１のソースとが、列信号線１４（１４−１，１４−２，…）を介して共通に接続されることで、増幅トランジスタ１１４と差動トランジスタ２０１の各ソース電圧が同電位となる。このとき、増幅トランジスタ１１４と差動トランジスタ２０１とがほぼ同じトランジスタ特性を持つことから、両トランジスタ１１４，２０１での基板バイアス効果による閾値電圧Ｖｔｈが同じだけ変動するため、その変動分が増幅トランジスタ１１４と差動トランジスタ２０１の差動動作によって相殺される。
【００５０】
これにより、比較器２０において、増幅トランジスタ１１４のゲート電圧Ｖｆｄと差動トランジスタ２０１のゲート電圧Ｖｒｅｆとを比較する際に、ダイナミックレンジを狭めることなく、しかもゲート電圧Ｖｆｄについてリニアリティの良い状態で比較することができるため、画素１１のフローティングディフュージョンＦＤの電位Ｖｆｄに比例したＡ−Ｄ変換出力を得ることができる。
【００５１】
なお、上記第１実施形態では、Ａ−Ｄ変換回路１７を列信号線１４−１，１４−２，…の各々に対応して同じ数だけ有する構成のＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、列信号線１４−１，１４−２，…を複数本ずつ組にし、各組に対してＡ−Ｄ変換回路１７を１つずつ設け、１つの組の複数本の列信号線を経由して供給される画素１１の信号を選択的に１つのＡ−Ｄ変換回路１７でＡ−Ｄ変換する構成のＣＭＯＳイメージセンサや、Ａ−Ｄ変換回路１７を画素アレイ部１２の上下両側に例えば１つずつ配置し、奇数行の画素１１の信号と偶数行の画素１１の信号とを上下のＡ−Ｄ変換回路１７で別々に、且つ、列信号線１４−１，１４−２，…毎に選択的にＡ−Ｄ変換する構成のＣＭＯＳイメージセンサなどにも同様に適用機能である。
【００５２】
［第２実施形態］
図５は、本発明の第２実施形態に係る固体撮像装置、例えばカラムＣＤＳ方式（アナログ増幅型）のＣＭＯＳイメージセンサの構成例を示すブロック図であり、図中、図１と同等部分には同一符号を付して示している。
【００５３】
第１実施形態に係るＣＭＯＳイメージセンサでは、画素１１から出力されるアナログ信号をカラム処理部１０Ａにおいてデジタル信号に変換して出力する構成を採っているのに対して、本実施形態に係るＣＭＯＳイメージセンサでは、画素１１から出力されるアナログ信号をカラム処理部１０Ｂにおいてアナログ信号のままＣＤＳ処理して出力する構成を採っている点で大きく相違している。
【００５４】
カラム処理部（列信号処理部）１０Ｂは、列信号線１４−１，１４−２，…の一端側に、例えば、これら列信号線１４−１，１４−２，…の各々に対応して設けられたＣＤＳ回路３０（３０−１，３０−２，…）によって構成されている。ＣＤＳ回路３０（３０−１，３０−２，…）は、画素１１から出力されるリセット信号と画素信号との差をとることによって画素１１の固定パターンノイズを除去する処理を行う。ＣＤＳ回路３０（３０−１，３０−２，…）でノイズ除去されたアナログの画素信号は、水平出力線３２を介してアナログフロントエンド（ＡＦＥ）部３１へ転送され、当該ＡＦＥ部３１で所定の処理が行われた後出力される。
【００５５】
本実施形態に係るＣＭＯＳイメージセンサにおいても、ＣＤＳ回路３０（３０−１，３０−２，…）およびアナログフロントエンド部３１は、他の周辺の駆動回路などと共に、画素アレイ部１２と同一のチップ上に集積されることになる。
【００５６】
図６は、上記構成の第２実施形態に係るカラムＣＤＳ方式のＣＭＯＳイメージセンサにおける、ある列の１つの画素１１からアナログフロントエンド部３１までの回路構成の一例を示す回路図であり、図中、図２と同等部分には同一符号を付して示している。
【００５７】
図６において、ＣＤＳ回路３０の入力段に、ソースが列信号線１４（１４−１，１４−２，…）に接続されたＮｃｈＭＯＳトランジスタ３０１が設けられている。ここで、本ＣＤＳ回路３０が画素アレイ部１２と同一のチップ上に集積されることになるため、ＭＯＳトランジスタ３０１は画素１１の増幅トランジスタ１１４とほぼ同じトランジスタ特性を持つことになる。ＭＯＳトランジスタ３０１は、画素１１の増幅トランジスタ１１４と列信号線列信号線１４（１４−１，１４−２，…）を介してソースが共通に接続されることで、当該増幅トランジスタ１１４と共に差動アンプ（差動回路）を形成することになる。以下、このＭＯＳトランジスタ３０１を差動トランジスタ３０１と呼ぶこととする。
【００５８】
差動トランジスタ３０１のドレインは、Ｐｃｈの負荷ＭＯＳトランジスタ３０２を介して電圧ＡＶＤの電源ラインＬ１に接続されている。負荷ＭＯＳトランジスタ３０２のゲートには、ＤＣゲート電圧ＶＧｐが印加される。負荷ＭＯＳトランジスタ３０２のゲートと電源ラインＬ１との間には容量３０３が接続されている。画素１１の増幅トランジスタ１１４と差動トランジスタ３０１とからなる差動アンプの出力端、即ち差動トランジスタ３０１のドレインには、ＰｃｈＭＯＳトランジスタ３０４のゲートが接続されている。このＭＯＳトランジスタ３０４は、ソースが電源ラインＬ１に接続され、ドレインがＮｃｈＭＯＳトランジスタ３０５を介してグランドに接続されている。ＭＯＳトランジスタ３０５は、ゲートにＤＣゲート電圧ＶＧｎが与えられることで定電流源として動作する。ＭＯＳトランジスタ３０５のゲートとグランドとの間には容量３０６が接続されている。
【００５９】
ＭＯＳトランジスタ３０４のドレインから導出される差動アンプ出力Ｖｏは、差動トランジスタ３０１のゲート入力になるとともに、ＣＤＳ部３０７に与えられる。ＣＤＳ部３０７は、クランプ容量Ｃ１１、クランプスイッチＳ１１、ホールド容量Ｃ１２およびサンプリングスイッチＳ１２によって構成されている。このＣＤＳ部３０７でＣＤＳ処理された画素信号、即ちＣＤＳ回路３０から出力される画素信号は、水平選択スイッチＳ１３を介して選択的にアナログフロントエンド部３１に供給される。
【００６０】
アナログフロントエンド部３１は、ＣＤＳ回路３０からの画素信号を反転（−）入力とし、基準電圧Ｖｒを非反転（＋）入力とするオペアンプＯＰ、当該オペアンプＯＰの反転入力端子と出力端子との間に並列に接続された帰還容量Ｃ１３およびスイッチＳ１４、サンプリングスイッチＳ１５、ホールド容量Ｃ１４、ソースフォロアのＭＯＳトランジスタＴｒおよび負荷抵抗Ｒによって構成されている。
【００６１】
次に、上記構成のＣＤＳ回路３０（３０−１，３０−２，…）を搭載した本実施形態に係るＣＭＯＳイメージセンサの回路動作について、図５および図６を基にして図７のタイミングチャートを用いて説明する。なお、画素１１の動作については、第１実施形態の場合と同じであるため、ここではその説明を省略するものとする。
【００６２】
水平ブランキング期間に相当する画素信号読み出し期間において、先ず、画素１１のリセット信号が出力されるＰ相（プリセット相）でスイッチＳ１１，Ｓ１２，Ｓ１４が閉じる。次いで、画素１１の画素信号が出力されるＤ相（データ相）でスイッチＳ１２，Ｓ１４が閉じたままにしてスイッチＳ１１のみが開くことで画素信号がサンプリングされる。これにより、ＣＤＳ部３０７において、リセット信号を含む画素信号からリセット信号を引くことによって画素１１の固定パターンノイズを除去するＣＤＳ処理が行われる。
【００６３】
ＣＤＳ処理が完了した後、カラム容量読み出し期間に移行する。このカラム容量読み出し期間において、スイッチＳ１４が開くと同時に水平選択スイッチＳ１３が閉じ、次いでスイッチＳ１５が閉じることで、ＣＤＳ部３０７でＣＤＳ処理が行われた画素信号が読み出され、アナログの画素信号のまま外部へ出力される。
【００６４】
上述したように、本発明の第２実施形態では、増幅トランジスタ１１４を有する画素１１の行列状配置の列毎に、即ち列信号線１４（１４−１，１４−２，…）毎にＣＤＳ回路３０（３０−１，３０−２，…）を配置してなるカラムＣＤＳ方式のＣＭＯＳイメージセンサにおいて、列信号線１４（１４−１，１４−２，…）に対して、当該列信号線１４を介して増幅トランジスタ１１４と共に差動対を形成する差動トランジスタ３０１を接続してボルテージフォワアンプに似た構成とし、画素１１から出力される信号を当該差動トランジスタ３０１を通して導出するようにしたことにより、次のような作用効果を得ることができる。
【００６５】
すなわち、画素１１の増幅トランジスタ１１４のソースと、ＣＤＳ回路３０の入力段に設けられた差動トランジスタ３０１のソースとが、列信号線１４（１４−１，１４−２，…）を介して共通に接続されることで、増幅トランジスタ１１４と差動トランジスタ３０１の各ソース電圧が同電位となる。このとき、増幅トランジスタ１１４と差動トランジスタ３０１とがほぼ同じトランジスタ特性を持つことから、両トランジスタ１１４，３０１での基板バイアス効果による閾値電圧Ｖｔｈが同じだけ変動するため、その変動分が増幅トランジスタ１１４と差動トランジスタ３０１の差動動作によって相殺される。したがって、ソースフォロアのようにリニアリティが悪化せず、しかもダイナミックレンジを狭めることなく、画素１１から出力される信号を導出したＣＤＳ回路３０に供給することができる。
【００６６】
なお、上記第１，第２実施形態では、画素１１が行列状に２次元配置されてなるエリアセンサに適用した場合を例に挙げて説明したが、本発明はエリアセンサへの適用に限られるものではなく、例えば画素１１が直線状に１次元配置されてなるリニアセンサ（ラインセンサ）にも同様に適用可能である。
【００６７】
また、上記第２実施形態では、ＣＤＳ回路３０を列信号線１４−１，１４−２，…の各々に対応して同じ数だけ有する構成のＣＭＯＳイメージセンサに適用した場合を例に挙げて説明したが、本発明はこの適用例に限られるものではない。具体的には、列信号線１４−１，１４−２，…を複数本ずつ組にし、各組に対してＣＤＳ回路３０を１つずつ設け、１つの組の複数本の列信号線を経由して供給される画素１１の信号を選択的に１つのＣＤＳ回路３０でＣＤＳ処理する構成のＣＭＯＳイメージセンサや、ＣＤＳ回路３０を画素アレイ部１２の上下両側に例えば１つずつ配置し、奇数行の画素１１の信号と偶数行の画素１１の信号とを上下のＣＤＳ回路３０で別々に、且つ、列信号線１４−１，１４−２，…毎に選択的にＣＤＳ処理する構成のＣＭＯＳイメージセンサなどにも同様に適用機能である。
【図面の簡単な説明】
【００６８】
【図１】本発明の第１実施形態に係るカラムＡＤＣ方式（列並列ＡＤＣ搭載）のＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図２】第１実施形態に係るカラムＡＤＣ方式のＣＭＯＳイメージセンサにおける、ある列の１つの画素から当該列の比較器までの回路構成の一例を示す回路図である。
【図３】単位画素の回路動作の説明に供するタイミングチャートである。
【図４】第１実施形態に係るＡ−Ｄ変換回路の回路動作の説明に供するタイミングチャートである。
【図５】本発明の第２実施形態に係るカラムＣＤＳ方式（アナログ増幅型）のＣＭＯＳイメージセンサの構成例を示すブロック図である。
【図６】第２実施形態に係るカラムＣＤＳ方式のＣＭＯＳイメージセンサにおける、ある列の１つの画素からＡＦＥ部までの回路構成の一例を示す回路図である。
【図７】第２実施形態に係るＣＤＳ回路の回路動作の説明に供するタイミングチャートである。
【図８】従来のカラムＡＤＣ方式のＣＭＯＳイメージセンサにおける、ある列の１つの画素から当該列のＡ−Ｄ変換回路までの回路構成を示す回路図である。
【図９】従来例に係るＡ−Ｄ変換回路の回路動作の説明に供するタイミングチャートである。
【符号の説明】
【００６９】
１０Ａ，１０Ｂ…カラム処理部（列信号処理部）、１１・単位画素、１２…画素アレイ部、１３（１３−１，１３−２）…行制御線、１４（１４−１，１４−２）…列信号線、１５…行走査回路、１６…定電流源、１７（１７−１，１７−２）…Ａ−Ｄ変換回路、１８…Ｄ−Ａ変換回路、１９…カウンタ、２０…比較器、２１…メモリ装置、２２…列走査回路、２３，３２…水平出力線、２４…出力回路、２５…タイミング制御回路、３０（３０−１，３０−２）…ＣＤＳ回路、３１…アナログフロントエンド部、１１１…フォトダイオード、１１２…転送トランジスタ、１１３…リセットトランジスタ、１１４…増幅トランジスタ、２０１，３０１…差動トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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