(57)【要約】【課題】大容量化が進行した場合でも、チップ面積の増大を抑制することができる半導体記憶回路を備えた半導体集積回路を提供する。【解決手段】レギュラーメモリセル１１と、メモリセル１１が不良のとき、不良のメモリセル１１と置き換えて使用されるスペアセル１２と、スペアセル１２が使用されているか否かを示すデータを記憶するイネーブルヒューズ２３と、スペアセル１２に置き換えられた不良のメモリセル１１のアドレスを記憶するアドレスヒューズ２４と、イネーブルヒューズ２３に記憶されたデータにより、スペアセル１２が使用されているか否かを判定する判定回路２５と、所定のデータを発生する発生回路２７と、判定回路２５による判定結果に応じて、アドレスヒューズ２４に記憶されたアドレスと発生回路２７から発生したデータのいずれかを選択して出力する選択回路２６とから構成されている。【選択図】      図２
2005174379.tif 000002
【特許請求の範囲】
【請求項１】
通常使用されるメモリセルと、
前記メモリセルが不良のとき、不良の前記メモリセルと置き換えて使用されるスペアのメモリセルと、
前記スペアのメモリセルが使用されているか否かを示すデータを記憶する第１の記憶回路と、
前記スペアのメモリセルに置き換えられた不良の前記メモリセルのアドレスを記憶する第２の記憶回路と、
前記第１の記憶回路に記憶されたデータにより、前記スペアのメモリセルが使用されているか否かを判定する判定回路と、
所定のデータを発生する発生回路と、
前記判定回路による判定結果に応じて、前記第２の記憶回路に記憶されたアドレスと前記発生回路から発生したデータのいずれかを選択して出力する選択回路と、
を具備することを特徴とする半導体集積回路。
【請求項２】
前記第２の記憶回路の総数は、前記スペアのメモリセルの総数より少ないことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記選択回路は、前記判定回路による判定結果が前記スペアのメモリセルが使用されていることを示すとき、前記第２の記憶回路に記憶されたアドレスを選択し、前記スペアのメモリセルが使用されていないことを示すとき、前記発生回路から発生したデータを選択することを特徴とする請求項１または２に記載の半導体集積回路。
【請求項４】
前記選択回路から出力されるデータを記憶する、シフトレジスタを含む第３の記憶回路と、
前記第３の記憶回路に記憶されたデータと外部から入力されたアドレスとを比較し、一致するか否かを判定するアドレス判定回路と、
をさらに具備することを特徴とする請求項１乃至３のいずれか１つに記載の半導体集積回路。
【請求項５】
不良のメモリセルと置き換えて使用されるスペアのメモリセルを備えた半導体集積回路のアドレスデータ転送方法において、
前記スペアのメモリセルが使用されているか否かを示すデータを第１の記憶回路に記憶するステップと、
前記スペアのメモリセルに置き換えられた前記不良のメモリセルのアドレスを第２の記憶回路に記憶するステップと、
前記第１の記憶回路に記憶されたデータにより、前記スペアのメモリセルが使用されているか否かを判定し、前記スペアのメモリセルが使用されているとき、前記第２の記憶回路に記憶された不良のメモリセルのアドレスを転送し、前記スペアのメモリセルが使用されていないとき、発生回路から発生したデータを転送するステップと、
を具備することを特徴とするアドレスデータ転送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、リダンダンシ機能を搭載した半導体記憶回路を備えた半導体集積回路及びアドレスデータ転送方法に関するものである。
【背景技術】
【０００２】
従来、半導体記憶回路には、通常使用するメモリセル（レギュラーセル）が不良であるときに、その不良のメモリセルを予備のメモリセル（スペアセル）に置き換えるリダンダンシ機能が備えられている（例えば、特許文献１参照）。
【０００３】
図７に、従来のリダンダンシ機能を備えた半導体記憶回路の構成を示す。
【０００４】
ヒューズボックス１００は、ヒューズブロック１０１とヒューズ転送回路１０２を備えている。ヒューズブロック１０１には、スペアセル１１２が使用されているか否かを示すイネーブルデータと、スペアセル１１２に置き換えられた不良レギュラーセルのアドレスデータが記憶される。ヒューズ転送回路１０２は、これらイネーブルデータ及びアドレスデータをメモリ回路１１０に転送する。以下、イネーブルデータとアドレスデータを含めてヒューズデータと記す。
【０００５】
ヒューズブロック１０１は、イネーブルヒューズ１０３とアドレスヒューズ１０４を有している。イネーブルヒューズ１０３は１つのヒューズからなり、アドレスヒューズ１０４は複数のヒューズからなる。そして、１つのイネーブルヒューズ１０３と１つのアドレスヒューズ１０４が１組となり、スペアセル１１２が持つ１つのメモリセルに対応している。
【０００６】
イネーブルヒューズ１０３には、このイネーブルヒューズに対応するスペアセル１１２が使用されているか否かを示すイネーブルデータが記憶される。イネーブルヒューズ１０３に記憶されたイネーブルデータが、スペアセル１１２が使用されていることを示すとき、そのイネーブルヒューズと同じ組のアドレスヒューズ１０４には、スペアセルに置き換えられた不良レギュラーセルのアドレスデータが記憶される。一方、イネーブルデータがスペアセル１１２が使用されていないことを示すとき、そのアドレスヒューズ１０４を構成する複数のヒューズには“０”が記憶される。
【０００７】
イネーブルヒューズ１０３及びアドレスヒューズ１０４に記憶された全てのヒューズデータが、メモリ回路１１０内のリダンダンシラッチ回路１１３に転送され、スペアセル１１２を使用した不良レギュラーセルのアドレスがリダンダンシラッチ回路１１３に記憶される。
【特許文献１】特開２０００−１８２３９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前述した半導体記憶回路におけるヒューズデータの転送方法では、アドレスデータが記憶されていないアドレスヒューズ１０４のデータもリダンダンシラッチ回路１１３へ転送する必要がある。このため、アドレスデータを記憶しないアドレスヒューズ１０４の領域も予め準備する必要がある。これは、今後、半導体記憶回路が大容量化される上で、チップ面積を増大させる要因になるという問題がある。
【０００９】
そこでこの発明は、前記課題に鑑みてなされたものであり、大容量化が進行した場合でも、チップ面積の増大を抑制することができる半導体記憶回路を備えた半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
前記目的を達成するために、この発明の一実施形態の半導体集積回路は、通常使用されるメモリセルと、前記メモリセルが不良のとき、不良の前記メモリセルと置き換えて使用されるスペアのメモリセルと、前記スペアのメモリセルが使用されているか否かを示すデータを記憶する第１の記憶回路と、前記スペアのメモリセルに置き換えられた不良の前記メモリセルのアドレスを記憶する第２の記憶回路と、前記第１の記憶回路に記憶されたデータにより、前記スペアのメモリセルが使用されているか否かを判定する判定回路と、所定のデータを発生する発生回路と、前記判定回路による判定結果に応じて、前記第２の記憶回路に記憶されたアドレスと前記発生回路から発生したデータのいずれかを選択して出力する選択回路とを具備することを特徴とする。
【００１１】
また、この発明の一実施形態の半導体集積回路のアドレスデータ転送方法は、不良のメモリセルと置き換えて使用されるスペアのメモリセルを備えた半導体集積回路のアドレスデータ転送方法において、前記スペアのメモリセルが使用されているか否かを示すデータを第１の記憶回路に記憶するステップと、前記スペアのメモリセルに置き換えられた前記不良のメモリセルのアドレスを第２の記憶回路に記憶するステップと、前記第１の記憶回路に記憶されたデータにより、前記スペアのメモリセルが使用されているか否かを判定し、前記スペアのメモリセルが使用されているとき、前記第２の記憶回路に記憶された不良のメモリセルのアドレスを転送し、前記スペアのメモリセルが使用されていないとき、発生回路から発生したデータを転送するステップとを具備することを特徴とする。
【発明の効果】
【００１２】
この発明によれば、大容量化が進行した場合でも、チップ面積の増大を抑制することができる半導体記憶回路を備えた半導体集積回路を提供することが可能である。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１４】
［第１の実施形態］
まず、この発明の第１の実施形態のリダンダンシ機能を搭載した半導体記憶回路を含む半導体集積回路について説明する。
【００１５】
図１は、第１の実施形態のリダンダンシ機能を搭載した半導体記憶回路を含む半導体集積回路の構成を示すブロック図である。図１に示すように、この半導体集積回路は、メモリ回路１０とヒューズボックス２０を備える。
【００１６】
メモリ回路１０は、レギュラーセル１１、スペアセル１２、リダンダンシラッチ回路１３、及びリダンダンシアドレス判定回路１４を有している。レギュラーセル１１は、通常に使用される、情報を記憶するメモリセルである。スペアセル１２は、レギュラーセル１１が不良であるときに、その不良のレギュラーセルの代わりに置き換えて使用される、情報を記憶するメモリセルである。リダンダンシラッチ回路１３は、ヒューズボックス２０から転送されたヒューズデータを記憶する。このヒューズデータは、不良レギュラーセルのアドレスデータ（以下、ヒューズアドレスと記す）を含んでいる。リダンダンシアドレス判定回路１４は、リダンダンシラッチ回路１３に記憶されたヒューズアドレスと外部から入力されたアドレスデータ（以下、入力アドレスと記す）とを比較して、一致しない場合は入力アドレスが示すレギュラーセル１１を選択し、一致する場合は入力アドレス及びヒューズアドレスが示すスペアセル１２を選択する。
【００１７】
ヒューズボックス２０は、ヒューズブロック２１とヒューズ転送回路２２を有する。ヒューズブロック２１は、イネーブルヒューズ２３とアドレスヒューズ２４から構成されている。イネーブルヒューズ２３は、スペアセル１２が使用されているか否かを記憶するヒューズであり、スペアセル１２が持つメモリセル数と同じ数だけ形成されている。アドレスヒューズ２４は、レギュラーセル１１のアドレスを記憶可能な複数のヒューズを１セットとし、このセットがスペアセル１２の持つメモリセル数より少ない数だけ形成されている。すなわち、アドレスヒューズ２４のセット数は、イネーブルヒューズ２３の数より少ない。例えば、記憶容量が５１２ビットのレギュラーセルを備える場合、１つのアドレスヒューズ２４は９ビットデータを記憶する９個のヒューズを１セットとし、このセットがスペアセル１２の持つメモリセル数より少ない数だけ形成されている。アドレスヒューズ２４の１つのセットには、スペアセル１２に置き換えられた不良のレギュラーセルのアドレスが記憶される。
【００１８】
なお、イネーブルヒューズ２３は、図１に示すように、ヒューズ素子２３Ａとヒューズ素子２３Ａが切断されているか否かに応じてデータを記憶するフリップフロップ２３Ｂから構成されている。アドレスヒューズ２４は、ヒューズ素子２４Ａとヒューズ素子２４Ａが切断されているか否かに応じてデータを記憶するフリップフロップ２４Ｂから構成されている。フリップフロップ２３Ｂ、２４Ｂは、ヒューズ素子２３Ａ、２４Ａが切断されているとき“１”または“０”を記憶し、切断されていないとき“０”または“１”を記憶する。ここでは、切断されているとき“１”を記憶し、切断されていないとき“０”を記憶するものとする。さらに、フリップフロップ２３Ｂ、２４Ｂは、図１に示すように直列に接続されてシフトレジスタを構成している。
【００１９】
前述した構成を有する半導体記憶回路では、図７に示した従来例に比べてアドレスヒューズの個数を削減している。図１に示す領域２４Ｃは削減されたアドレスヒューズを示している。これにより、アドレスヒューズの形成に必要な半導体基板上の領域を減少させることができる。これにより、半導体記憶回路の大容量化が進行した場合でも、チップ面積の増大を抑制することができる
［第２の実施形態］
以下の第２の実施形態及びその変形例では、前記第１の実施形態におけるヒューズ転送回路の構成例を詳細に述べる。前記第１の実施形態における構成と同様の部分には同じ符号を付す。
【００２０】
図２は、第２の実施形態の半導体記憶回路を含む半導体集積回路の構成を示すブロック図である。この半導体集積回路は、図２に示すように、メモリ回路１０とヒューズボックス２０を備え、ヒューズボックス２０はヒューズブロック２１とヒューズ転送回路２２を有する。
【００２１】
ヒューズ転送回路２２は、イネーブルビット判定回路２５、セレクト回路２６、及びデータ発生回路２７から構成されている。イネーブルビット判定回路２５は、ヒューズブロック２１内のイネーブルヒューズ２３に記憶されたイネーブルビットの値を判定し、その判定結果をセレクト回路２６に出力する。
【００２２】
セレクト回路２６は、第１、第２入力端子、制御端子、出力端子を有する。第１入力端子には、ヒューズブロック２１内のイネーブルヒューズ２３及びアドレスヒューズ２４に記憶されたデータが入力される。第２入力端子には、データ発生回路２７から任意のデータ“０”または“１”が入力される。制御端子には、イネーブルビット判定回路２５からイネーブルビットの判定結果が入力される。セレクト回路２６は、制御端子に入力された判定結果に応じて、第１または第２入力端子に入力されたデータのいずれかを選択して、出力端子から出力する。
【００２３】
セレクト回路２６から出力されたデータを記憶するリダンダンシラッチ回路１３、リダンダンシアドレス判定回路１４を含むメモリ回路１０内の構成は、前記第１の実施形態と同様である。すなわち、リダンダンシラッチ回路１３は、ヒューズ転送回路２２から転送されたヒューズデータを記憶する。ヒューズデータは、イネーブルヒューズ２３に記憶されたイネーブルデータとスペアセル１２が持つメモリセル数分のアドレスデータ（ヒューズアドレス）を有する。リダンダンシアドレス判定回路１４は、リダンダンシラッチ回路１３に記憶されたヒューズアドレスと外部から入力されたアドレスデータ（入力アドレス）とを比較して、一致しない場合は入力アドレスが示すレギュラーセル１１を選択し、一致する場合は入力アドレス及びヒューズアドレスが示すスペアセル１２を選択する。
【００２４】
また、ヒューズボックス２１内も、第１の実施形態と同様にイネーブルヒューズ２３、及びアドレスヒューズ２４から構成されている。イネーブルヒューズ２３は、１ビットのデータを記憶する１個のヒューズからなり、スペアセル１２が持つ１つのメモリセルに対応して１つのイネーブルヒューズ２３が設けられている。ヒューズブロック２１には、スペアセル１２が持つメモリセル数と同じ数のイネーブルヒューズ２３が形成されている。イネーブルヒューズ２３は、対応するスペアセル１２を使用しているか否かを“１”または“０”で記憶する。ここでは、“１”がスペアセル１２を使用していることを示し、“０”がスペアセル１２を使用していないことを示す。アドレスヒューズ２４は、複数のヒューズセットから構成されており、複数のヒューズセットの各々は、複数のヒューズからなっている。複数のヒューズには、スペアセル１２に置き換えられた不良レギュラーセルのアドレスを示す複数ビットのデータが記憶される。ヒューズブロック２１には、スペアセル１２が持つメモリセル数より少ない数のヒューズセットが形成されている。イネーブルヒューズ２３とアドレスヒューズ２４とを合わせたヒューズブロック２１内のヒューズの数は、リダンダンシラッチ回路１３が記憶するビット数より少ない、言い換えるとリダンダンシラッチ回路１３が有する記憶素子数より少ない。
【００２５】
次に、図２に示した第２の実施形態の半導体記憶回路を含む半導体集積回路の動作について説明する。
【００２６】
図３は、第２の実施形態の半導体記憶回路を含む半導体集積回路の動作を示すフローチャートである。まず、イネーブルビット判定回路２５は、ヒューズブロック２１から出力されたイネーブルビットを取り込み（ステップＳ１）、イネーブルビットの値が“１”か否かを判定する（ステップＳ２）。
【００２７】
イネーブルビット判定回路２５による判定結果は、セレクト回路２６に出力される。イネーブルビットの値が“１”であるとき（Ｙｅｓ）、スペアセル１２が使用されているため、セレクト回路２６はヒューズブロック２１から出力されるアドレスヒューズ２４に記憶されていたヒューズアドレスを選択し、スペアセル１２に置き換えられた不良レギュラーセルのアドレスデータとして、リダンダンシラッチ回路１３へ転送する（ステップＳ３）。一方、イネーブルビットが“１”で無いとき（Ｎｏ）、スペアセル１２が使用されていないため、アドレスデセレクト回路２６はデータ発生回路２７が発生した“０”または“１”データを選択し、リダンダンシラッチ回路１３へアドレス分のデータを転送する（ステップＳ４）。
【００２８】
次に、すべてのイネーブルビットを確認したか否かを判定し（ステップＳ５）、すべてのイネーブルビットを確認していないときはステップＳ１へ戻り、ステップＳ１からステップＳ５までの処理を繰り返す。一方、すべてのイネーブルビットを確認したときは、処理を終了する。
【００２９】
以下に、第２の実施形態の半導体集積回路の動作を、ヒューズボックス２１から出力されるデータ列と、ヒューズ転送回路２２から転送されるデータ列を用いて説明する。
【００３０】
図４は、ヒューズボックス２１からヒューズ転送回路２２へ入力されるデータの一例（上段）と、これらのデータが入力されたとき、ヒューズ転送回路２２からメモリ回路１０へ転送されるデータ（下段）を示している。
【００３１】
図４に示した上段のデータにおいて、ａ、ｃ、ｄ、ｆにて示すデータがイネーブルヒューズ２３に記憶されたデータであり、ｂ、ｅにて示すデータがアドレスヒューズ２４に記憶されたデータである。
【００３２】
まず、イネーブルビット判定回路２５は、ａにて示すデータを取り込み、このデータが“１”か否かを判定する。ａにて示すデータは“１”であるため、セレクト回路２６はａにて示すデータに続く、ｂにて示す９桁のデータを選択して出力端子からリダンダンシラッチ回路１３へ転送する（ｂｔにて示すデータ）。
【００３３】
次に、イネーブルビット判定回路２５は、ｃにて示すデータを取り込み、このデータが“１”か否かを判定する。ｃにて示すデータは“０”であるため、セレクト回路２６はデータ発生回路２７から発生した“０”データを選択し、ｃｔにて示す９桁の“０”データを出力端子からリダンダンシラッチ回路１３へ転送する。
【００３４】
次に、イネーブルビット判定回路２５は、ｄにて示すデータを取り込み、このデータが“１”か否かを判定する。ｄにて示すデータは“１”であるため、セレクト回路２６はｄにて示すデータに続く、ｅにて示す９桁のデータを選択して出力端子からリダンダンシラッチ回路１３へ転送する（ｅｔにて示すデータ）。さらに、イネーブルビット判定回路２５は、ｆにて示すデータを取り込み、このデータが“１”か否かを判定する。ｆにて示すデータは“０”であるため、セレクト回路２６はデータ発生回路２７から発生した“０”データを選択し、ｆｔにて示す９桁の“０”データを出力端子からリダンダンシラッチ回路１３へ転送する。
【００３５】
なお、ｂ、ｅ、ｂｔ、ｃｔ、ｅｔ、ｆｔにて示した９桁のデータはアドレスを表しており、記憶容量５１２ビットのレギュラーセルにおけるアドレスを表示可能な桁数のデータになっている。ここでは９桁としたが、レギュラーセルの記憶容量に応じてそれらのアドレスを表示可能な９桁以外の桁数にしてもよい。また、上段のデータがヒューズブロック２１内のイネーブルヒューズ２３及びアドレスヒューズ２４に記憶されていたデータであり、上段のデータの桁数（ビット数）がヒューズブロック２１内のイネーブルヒューズ２３及びアドレスヒューズ２４を合わせたヒューズの個数に相当する。下段のデータは、ヒューズ転送回路２２から転送され、メモリ回路１０内のリダンダンシラッチ回路１３に記憶されるデータを示しており、リダンダンシラッチ回路１３は下段のデータを全て記憶できる数の記憶素子、例えばフリップフロップを有している。
【００３６】
以上述べたように、ヒューズボックス２１から出力された上段のデータ列は、ヒューズ転送回路２２内にて処理され、下段のデータ列がセレクト回路２６の出力端子から転送されてリダンダンシラッチ回路１３に記憶される。その後の動作は、第１の実施形態と同様である。
【００３７】
このような構成を有する半導体集積回路では、アドレスヒューズ２４のセット数をイネーブルヒューズ２３のヒューズ数と同じにせず、イネーブルヒューズ２３のヒューズ数よりアドレスヒューズのセット数を少なく設定している。言い換えると、リダンダンシラッチ回路が有する１ビットを記憶可能な記憶素子の数より、イネーブルヒューズとアドレスヒューズを合わせたヒューズの数を少なくしている。これにより、アドレスヒューズ２４の形成に必要な半導体基板領域を減少させることができる。この結果、半導体記憶回路の大容量化が進行した場合でも、チップ面積の増大を抑制することができる。
【００３８】
次に、この発明の第２の実施形態の第１変形例の半導体記憶回路を含む半導体集積回路について説明する。
【００３９】
図５は、第２の実施形態の第１変形例の半導体集積回路の構成を示すブロック図である。図５に示すヒューズ転送回路２２は、図２に示したヒューズ転送回路の構成に加えてカウンタ２８を備えている。このカウンタ２８は、データ発生回路２７によるデータの発生回数をカウントする。カウンタ２８によりカウントされた値は、データ発生回路２７から発生するデータの数を制御するために用いられる。詳述すると、カウンタ２８には、イネーブルビット判定回路２５による判定結果が入力され、カウンタ２８はイネーブルビットが“０”のとき、すなわちアドレスヒューズ２４にアドレスデータが記憶されていないとき、データ発生回路２７から発生するデータの数をカウントする。このカウント値は、データ発生回路２７によるデータの発生回数を、アドレスデータ分のデータ数（ここでは９桁のデータ）に制御するために用いられる。その他の構成及び動作は、前記第２の実施形態と同様である。
【００４０】
次に、この発明の第２の実施形態の第２変形例の半導体記憶回路を含む半導体集積回路について説明する。
【００４１】
図６は、第２の実施形態の第２変形例の半導体集積回路の構成を示すブロック図である。図６に示すヒューズ転送回路２２は、図２に示したヒューズ転送回路の構成に加えてカウンタ２８、及びクロック制御回路２９を備えている。カウンタ２８は、前述したように、イネーブルビット判定回路２５からイネーブルビットが“０”である旨の判定結果が入力されたとき、データ発生回路２７によるデータの発生回数をカウントする。そのカウント値は、データ発生回路２７から発生するデータの数を制御するために用いられる。
【００４２】
クロック制御回路２９は、ヒューズボックス２１内のイネーブルヒューズ２３及びアドレスヒューズ２４に記憶されているデータの転送を制御するクロックをヒューズボックス２１へ供給する。これと共に、リダンダンシラッチ回路１３において、セレクト回路２６から出力されたデータの転送を制御するクロックをリダンダンシラッチ回路１３へ供給する。その他の構成及び動作は、前記第２の実施形態と同様である。
【００４３】
この発明の実施形態によれば、全てのスペアセルのアドレスを記憶するためのヒューズを持つ必要がなくなり、大容量化が進行した場合でも、チップ面積の増大を抑制することができる半導体記憶回路を備えた半導体集積回路を提供することが可能である。
【００４４】
なお、この発明は以下の実施態様をとりうる。
【００４５】
（１）この発明の一実施態様の半導体集積回路は、通常使用されるメモリセルと、前記メモリセルが不良のとき、不良の前記メモリセルと置き換えて使用されるスペアのメモリセルと、前記スペアのメモリセルが使用されているか否かを示すデータを記憶する第１の記憶回路と、前記スペアのメモリセルに置き換えられた不良の前記メモリセルのアドレスを記憶する第２の記憶回路と、前記第１の記憶回路に記憶されたデータにより、前記スペアのメモリセルが使用されているか否かを判定する判定回路と、所定のデータを発生する発生回路と、前記判定回路による判定結果に応じて、前記第２の記憶回路に記憶されたアドレスと前記発生回路から発生したデータのいずれかを選択して出力する選択回路とを具備することを特徴とする。
【００４６】
（２）前記半導体集積回路は、前記発生回路によるデータの発生回数をカウントするカウンタをさらに具備することを特徴とする。
【００４７】
（３）前記半導体集積回路は、前記第１の記憶回路及び前記第２の記憶回路に記憶されたデータの転送タイミングを制御するクロック信号を発生するクロック制御回路をさらに具備することを特徴とする。
【００４８】
（４）前記半導体集積回路は、前記クロック制御回路が、前記第３の記憶回路のシフトレジスタにおけるデータのシフトタイミングを制御するクロック信号を発生することを特徴とする。
【００４９】
（５）前記半導体集積回路は、前記第１の記憶回路が、ヒューズ素子と前記ヒューズ素子が切断されているか否かに応じてデータを記憶するフリップフロップから形成され、前記第２の記憶回路は複数のヒューズ素子と前記ヒューズ素子が切断されているか否かに応じてデータを記憶する複数のフリップフロップから形成されていることを特徴とする。
【００５０】
（６）前記半導体集積回路は、前記第１の記憶回路が含むフリップフロップと、前記第２の記憶回路が含む複数のフリップフロップとが直列に接続されて、シフトレジスタが構成されていることを特徴とする。
【００５１】
（７）この発明の一実施態様の半導体集積回路のアドレスデータ転送方法は、不良のメモリセルと置き換えて使用されるスペアのメモリセルを備えた半導体集積回路のアドレスデータ転送方法において、前記スペアのメモリセルが使用されているか否かを示すデータを第１の記憶回路に記憶するステップと、前記スペアのメモリセルに置き換えられた前記不良のメモリセルのアドレスを第２の記憶回路に記憶するステップと、前記第１の記憶回路に記憶されたデータにより、前記スペアのメモリセルが使用されているか否かを判定し、前記スペアのメモリセルが使用されているとき、前記第２の記憶回路に記憶された不良のメモリセルのアドレスを転送し、前記スペアのメモリセルが使用されていないとき、発生回路から発生したデータを転送するステップとを具備することを特徴とする。
【００５２】
（８）前記半導体集積回路のアドレスデータ転送方法は、前記データを転送するステップにより転送された、前記不良のメモリセルのアドレスと前記発生回路から発生したデータを第３の記憶回路に記憶するステップと、前記第３の記憶回路に記憶されたデータと外部から入力されたアドレスとを比較し、一致するか否かを判定するステップとをさらに具備することを特徴とする。
【００５３】
（９）前記半導体集積回路のアドレスデータ転送方法は、前記第１の記憶回路が１つのヒューズ素子から構成され、前記第２の記憶回路が複数のヒューズ素子から構成されていることを特徴とする。
【００５４】
（１０）前記半導体集積回路のアドレスデータ転送方法は、前記第１、第２の記憶回路に記憶するステップが、前記ヒューズ素子を切断するステップであることを特徴とする。
【００５５】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００５６】
【図１】この発明の第１の実施形態の半導体記憶回路を含む半導体集積回路の構成を示すブロック図である。
【図２】この発明の第２の実施形態の半導体記憶回路を含む半導体集積回路の構成を示すブロック図である。
【図３】前記第２の実施形態の半導体記憶回路を含む半導体集積回路の動作を示すフローチャートである。
【図４】前記第２の実施形態のヒューズ転送回路における入力データと出力データの一例を示す図である。
【図５】前記第２の実施形態の第１変形例の半導体集積回路の構成を示すブロック図である。
【図６】前記第２の実施形態の第２変形例の半導体集積回路の構成を示すブロック図である。
【図７】従来のリダンダンシ機能を備えた半導体記憶回路の構成を示すブロック図である。
【符号の説明】
【００５７】
１０…メモリ回路、２０…ヒューズボックス、１１…レギュラーセル、１２…スペアセル、１３…リダンダンシラッチ回路、１４…リダンダンシアドレス判定回路、２１…ヒューズブロック、２２…ヒューズ転送回路、２３…イネーブルヒューズ、２４…アドレスヒューズ、２３Ａ…ヒューズ素子、２３Ｂ…フリップフロップ、２４…アドレスヒューズ、２４Ａ…ヒューズ素子、２４Ｂ…フリップフロップ、２５…イネーブルビット判定回路、２６…セレクト回路、２７…データ発生回路、２８…カウンタ、２９…クロック制御回路、１００…ヒューズボックス、１０１…ヒューズブロック、１０２…ヒューズ転送回路、１０３…イネーブルヒューズ、１０４…アドレスヒューズ、１１０…メモリ回路、１１２…スペアセル、１１３…リダンダンシラッチ回路。
【図１】
2005174379.tif 000003
【図２】
2005174379.tif 000004
【図３】
2005174379.tif 000005
【図４】
2005174379.tif 000006
【図５】
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【図６】
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【図７】
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