(57)【要約】【課題】  半導体素子の電極と基材の導電パターンとの接続の信頼性を向上することができるようにする。【解決手段】  本発明の半導体素子の実装方法は、フェイスダウン方式で半導体素子２を基材３の一方の面に搭載する段階と、該基材３上における半導体素子２の電極５の位置を検出する段階と、該位置に基づいて、基材３の他方の面に電極５を露出させる貫通孔７を形成する段階と、電極５から基材３の他方の面側までを電気的に導通させる段階とを含んでいる。【選択図】      図１
2005311267.tif 000002
【特許請求の範囲】
【請求項１】
フェイスダウン方式で半導体素子を基材の一方の面に搭載する段階と、
該基材上における前記半導体素子の電極の位置を検出する段階と、
該位置に基づいて、前記基材の他方の面に前記電極を露出させる貫通孔を形成する段階と、
前記電極から前記基材の他方の面側までを電気的に導通させる段階と
を含む半導体素子の実装方法。
【請求項２】
前記導通させる段階は、前記電極表面と前記貫通孔の周縁部との境界に存在し得る隙間を塞ぐように、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通する導通部を導電性粘性材料により形成する段階を含む請求項１記載の半導体素子の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェイスダウン方式により半導体素子を基材に実装する方法に関するものである。
【背景技術】
【０００２】
従来の半導体素子の実装方法として、特許文献１記載のＩＣチップの実装方法を例示する。この方法は、次の通りである。
（１）ＩＣチップ５３の実装に際して、基材５１のＩＣチップ取付部位ＡにＩＣチップ５３が有するバンプ５５に対応して貫通孔５６を設ける（図７（ア）参照）。
（２）ＩＣチップが配置されるＩＣチップ取付部位Ａに、ＩＣチップ５３を固定するための接着剤を塗布して接着層５７を設ける（同図（イ）参照）。
（３）ＩＣチップ５３を、貫通孔５６にバンプ５５が位置するようにして接着層５７が形成されている前記部位Ａに配置し、このＩＣチップ５３を基材５１に対して固定させる（同図（ウ）参照）。この固定化に際して必要な圧力、及び接着剤に応じて熱、光、高周波などの電磁波、超音波などのエネルギーＦを与えることができる（同図（エ）参照）。
（４）ＩＣチップ取付面側とは反対側の面に、貫通孔５６の位置を接続端部５８とする導電パターン５２を設けて、貫通孔５６内のバンプ５５と導電パターン５２とを接続する（同図（オ）参照）。
【０００３】
【特許文献１】特開２００２−２３１７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、貫通孔５６が設けられた基材５１にＩＣチップ５３を固定するようになっているので、次の課題がある。
【０００５】
（１）温度変化により、基材５１やＩＣチップ５３のパッケージが収縮し、貫通孔５６とバンプ５５の位置にずれが生じたり、貫通孔５６の大きさが変化したりし得るため、基材５１に貫通孔５６を設ける現場環境の温度と、基材５１へＩＣチップ５３を取り付ける現場環境の温度とが異なると、貫通孔５６とバンプ５５の位置が合わないことがある。このため、貫通孔５６内にバンプ５５が十分に露出せず、バンプ５５と導電パターン５２との接続不良の原因になる。また、仮に、ある程度の収縮に対応し得るように貫通孔５６又はバンプ５５の大きさや間隔を十分に確保すると、基材５１及びＩＣチップ５３の小型化の制約になる。
【０００６】
（２）ＩＣチップ５３の基材５１への接着時において、ＩＣチップ５３及び基材５１に対する押圧力が強すぎたり、接着剤が多すぎたりすると、接着剤が貫通孔５６内にはみ出て、その中に位置するバンプ５５の表面にも付着してしまうことがあり、バンプ５５と導電パターン５２との接続不良の原因になる。このような問題の発生を避けるために、例えば図７（オ）のように接着剤を少な目にすると、ＩＣチップ５３及び基材５１の間に空隙が生じてしまい、ＩＣチップ５３の下面やバンプ５５が十分に覆われないので、耐湿性や接着性に懸念がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体素子の実装方法は、
フェイスダウン方式で半導体素子を基材の一方の面に搭載する段階と、
該基材上における前記半導体素子の電極の位置を検出する段階と、
該位置に基づいて、前記基材の他方の面に前記電極を露出させる貫通孔を形成する段階と、
前記電極から前記基材の他方の面側までを電気的に導通させる段階と
を含んでいる。
【０００８】
前記電極の位置を検出する方法としては、特に限定されないが、次の態様を例示する。
（１）前記基材が光透過性を有している場合に、前記他方の面側から前記基材を通して該基材上における前記電極の位置を直接検出する態様。
（２）前記基材が光透過性を有している場合に、前記他方の面側から前記基材を通して該基材上における前記半導体素子の位置を検出し、既知の情報である前記半導体素子に対する相対的な前記電極の位置情報を利用することにより、前記基材に対する前記電極の位置を検出する態様。
（３）前記一方の面側から前記基材上における前記半導体素子の位置を検出し、既知の情報である前記半導体素子に対する相対的な前記電極の位置情報を利用することにより、前記基材に対する前記電極の位置を検出する態様。
【０００９】
この構成によれば、前記半導体素子を前記基材に固定した後で、前記電極を露出させる前記貫通孔を設けるようにしているので、従来例とは異なり、前記貫通孔と前記電極の位置が合わなかったり、接着剤が前記貫通孔内にはみ出した状態になったりすることがなく、半導体素子の電極と基材の導電パターンとの接続の信頼性を向上することができる。
【００１０】
前記導通させる段階は、前記電極表面と前記貫通孔の周縁部との境界に存在し得る隙間を塞ぐように、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通する導通部を導電性粘性材料により形成する段階を含んだ態様を例示する。
【００１１】
前記導電性粘性材料とは、導電性を有する粉末又は粒子と、バインダーと、粘性媒体とを混合してなる材料をいい、代表例としてＡｇ（銀）ペーストがあるが、その他にも導電物質の種類や、粉末又は粒子の大きさや、バインダーや、粘性媒体の組合せにより、導電性ペースト、導電性インク等と称されて市販されている種々の材料が該当する。前記導通部を形成する方法としては、特に限定されないが、前記導電性粘性材料を印刷法、ディスペンス法等の手法を用いて形成する方法を例示する。また、前記導電性粘性材料としては、熱硬化性のものを採用すると、加熱により速やかに硬化させることができ、実装にかかる時間を短縮できるので、好ましい。
【００１２】
前記隙間は、前記境界に必ずしも存在するものではないが、前記基材の材質や前記貫通孔の形成方法によっては形成されることがある。この隙間が存在したままでは、前記電極から前記基材の他方の面側までを電気的に導通させるために、例えば無電解メッキを行おうとすると、メッキ液の回り込みが前記隙間に付着した気泡などで阻害されてしまうことがある。そこで、前記導通させる段階では、前記隙間を前記導電性粘性材料で塞ぐことにより、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通する導通部を形成するようにしている。これにより、前記電極表面及び前記貫通孔の内面の電気的導通を確保することができる。
【発明の効果】
【００１３】
本発明に係る半導体素子の実装方法によれば、半導体素子の電極と基材の導電パターンとの接続の信頼性を向上することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１４】
図１〜図６は本発明を具体化した第一実施形態の半導体素子の実装方法を示している。本例では、無線タグ１における半導体素子２の実装方法を説明する。
【００１５】
この無線タグ１は、図１〜図３に示すように、基本的に、基材３に設けられた導電パターンとしてのアンテナパターン４に半導体素子２が接続されてなるものである。本例の基材３は、光透過性を有する樹脂（例えばＰＥＴ（PolyEthilene Terephthalate））からなっている。また、本例の半導体素子２の電極５は、半導体素子２の表面を保護する保護膜２ａの開口孔に露出するアルミニウム層５ａと、該アルミニウム層５ａの上に形成されたバリアメタル５ｂと、該バリアメタル５ｂの上に形成された金属薄膜５ｃ（例えばスパッタ法により形成した金薄膜）とを備えている。
【００１６】
この無線タグ１における半導体素子２の実装方法を、主に図１及び図２を参照しながら順を追って説明する。
【００１７】
（１）基材３の一方の面（以下、この面を「表面」といい、他方の面を「裏面」という。）にフェースダウン方式で半導体素子２を基材３に搭載する（図１（ａ）及び図２（ａ）参照）。この搭載に際しては、同図に示すように半導体素子２の下端部２ｂを基材３の表面にある程度入り込ませることが好ましい。この搭載方法として、本例では、基材３表面における半導体素子２の取付部位に接着剤６を塗布するとともに該取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法（図３参照）を採用している。また、別の搭載方法としては、例えば基材３の材質を適宜選択することにより、接着剤６を使用せずに直接基材３に熱圧着する方法（図４参照）を採用することも可能である。
【００１８】
（２）基材３上における半導体素子２の電極５の位置を検出し、該位置に基づいて、基材３の裏面に電極５を露出させる貫通孔７を該基材３に形成する（図１（ｂ）及び図２（ｂ）参照）。電極５の位置を検出する方法としては、基材３の裏面側から光透過性を有する基材３を通して半導体素子２の電極５を撮影手段（ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージャー、ＶＭＩＳ（登録商標）（Threshold Voltage Modulation Image Sensor）素子を利用したカメラ等）によって撮影し、この画像を画像処理することによって検出する方法を例示する。貫通孔７の形成方法としては、基材３の裏面側からレーザー加工や、エッチングにより孔開けするとともに、プラズマ、有機溶剤、水等で洗浄することにより電極５を露出させることを例示する。言うまでもないが、前記洗浄には、プラズマ洗浄、薬液洗浄、有機溶剤洗浄、水洗浄があり、どの洗浄を単独で使うか、組み合わせて使うかは、貫通孔７の形成手段（レーザー加工、エッチング等）、基材３や電極５の材料によって異なる。
【００１９】
（３）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。具体的には、まず、基材３裏面にアンテナパターン基材９を無電界メッキにより形成する（図１（ｃ）及び図２（ｃ）参照）。このとき、アンテナパターン基材９を貫通孔７内面及び該貫通孔７内に露出する電極５の表面にも形成することにより、アンテナパターン基材９と電極５とを電気的に接続させる。その後、アンテナパターン基材９をエッチングすることによりアンテナパターン４を形成する。
【００２０】
（４）基材３の表面に半導体素子２を樹脂１０で封止する（図１（ｅ）及び図２（ｅ）参照）。そして、図２（ｅ）に二点鎖線で示す切断線に沿って切り離すと、無線タグ１が完成する。
【００２１】
なお、本例の半導体素子２の実装方法は、例えば次のように変更することもできる。
（ａ）半導体素子２として、図５及び図６に示すように、電極５が、金属薄膜５ｃの上にバンプ５ｄを備えたものを使用すること。ここで、図５は、基材３表面における半導体素子２の取付部位に接着剤６を塗布するとともに該取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法を採用した場合を示している。また、図６は、基材３の材質を適宜選択することにより、接着剤６を使用せずに直接基材３に熱圧着する方法を採用した場合を示している。
【００２２】
（ｂ）電極５の位置を検出する方法を、次の態様に変更すること。
（ｂ−１）基材３の裏面側から基材３を通して該基材３上における半導体素子２の位置を検出し、既知の情報である半導体素子２に対する相対的な電極５の位置情報を利用することにより、基材３に対する電極５の位置を検出する態様。
（ｂ−２）基材３の表面側から基材３上における半導体素子２の位置を検出し、既知の情報である半導体素子２に対する相対的な電極５の位置情報を利用することにより、基材３に対する電極５の位置を検出する態様。この態様は基材３が光透過性を有していない場合でもよい。
【００２３】
（ｃ）樹脂１０による封止を省くこと。例えば、無線タグ１をラベルとして使用するときであって、半導体素子２側をラベルの表示面とする場合であれば、該表示面を有するシート材により半導体素子２がカバーされるので、樹脂封止を省くことができ、コストを低減できる。
【００２４】
（ｄ）アンテナパターン４を形成するとともに該アンテナパターン４及び電極５を接続する方法において、メッキによる導電性薄膜に代えて、蒸着による導電性薄膜や、導電性ペースト、ナノメタルインク（ナノレベルの導電性粒子を含んだ導電性インク）、又はナノペースト（ナノレベルの導電性粒子を含んだ導電性ペースト）を印刷又はディスペンスしてなる導電性薄膜等を採用すること。
【００２５】
以上のように構成された本例の半導体素子２の実装方法によれば、半導体素子２を基材３に固定した後で、電極５を露出させる貫通孔７を設けるようにしているので、従来例とは異なり、貫通孔７と電極５の位置が合わなかったり、接着剤が貫通孔７内にはみ出した状態になったりすることがなく（本発明では、電極５の表面が接着剤６で覆われていても貫通孔７を形成するときに排除される。）、半導体素子２の電極５と基材３の導電パターンとの接続の信頼性を向上することができる。
【００２６】
次に、図８は本発明を具体化した第二実施形態に係る半導体素子の実装方法を示している。本実施形態は、以下に示す点において、主に第一実施形態と相違している。従って、同実施形態と共通する部分については、同一符号を付することにより重複説明を省く（以下の他の実施形態についても同様）。
【００２７】
以下、本例における半導体素子の実装方法を、図８を参照しながら順を追って説明する。
【００２８】
（１）第一実施形態の実装方法における（１）、（２）を行う。本例では、半導体素子２の基材３への搭載方法として、基材３表面における半導体素子２の取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法を採用している。
【００２９】
（２）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。具体的には、まず、無電解メッキにより、導電性の下地箔としての下地Ｃｕ（銅）箔２１を基材３の表裏全体に形成する（図８（ａ）参照）。次いで、基材３の下地Ｃｕ箔２１上にレジスト２２をマスクで印刷する（図８（ｂ）参照）。次いで、下地Ｃｕ箔２１に対して電解メッキを施し（図８（ｃ）参照）、レジスト２２及びその下の下地Ｃｕ箔２１を剥離すると（図８（ｄ）参照）、アンテナパターン４が形成される。
【００３０】
（３）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００３１】
本例の半導体素子の実装方法によっても、第一実施形態と同様の効果を得ることができる。
【００３２】
次に、図９は本発明を具体化した第三実施形態に係る半導体素子の実装方法を示している。本実施形態は、以下に示す点において、主に第一実施形態と相違している。
【００３３】
以下、本例における半導体素子の実装方法を、図９を参照しながら順を追って説明する。
【００３４】
（１）基材３の表面にフェースダウン方式で半導体素子２を基材３に搭載する（図９（ａ）参照）。この搭載方法として、本例では、基材３表面における半導体素子２の取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法を採用している。
【００３５】
（２）基材３上における半導体素子２の電極５の位置を検出し、該位置に基づいて、基材３の裏面に電極５を露出させる貫通孔７を該基材３に形成する（図９（ｂ）参照）。電極５の位置を検出する方法としては、第一実施形態と同様である。本例では、貫通孔７の形成方法として、基材３の裏面側からレーザー加工により孔開けするとともに、第一実施形態と同様にプラズマ、薬液、有機溶剤、水等で洗浄することにより電極５を露出させる方法を採用しているが、電極５と、ＰＥＴ等の樹脂からなる基材３との密着性が十分でないと、電極５表面と貫通孔７の周縁部との境界に隙間Ｓが生じることがある（図９（ｂ）参照）。
【００３６】
（３）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。電極５表面と貫通孔７の周縁部との境界に隙間Ｓが存在していると、電極５から基材３の裏面側までを電気的に導通させるために、例えば無電解メッキを行おうとすると、メッキ液の回り込みが隙間Ｓに付着した気泡などで阻害されてしまうという不具合が生じることがある。そこで、本例では、まず、基材３の裏面に導電性ペーストとしてのＡｇペーストやＡｇナノペースト等を印刷法、ディスペンス法等の手法により、アンテナパターン４と同一パターンからなる導通部としての下地パターン２５を形成する（図９（ｃ））。このとき、下地パターン２５を貫通孔７内面及び該貫通孔７内に露出する電極５の表面にも形成することにより、隙間Ｓを導電性ペーストで塞ぐ。これにより、電極５表面及び貫通孔７の内面の電気的導通を確保し、電極５表面及び貫通孔７の内面の電気的導通を確保する。その後、下地パターン２５に対して電解メッキを施すことにより、アンテナパターン４を形成する（図９（ｄ）参照）。
【００３７】
（４）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００３８】
本例の半導体素子の実装方法によれば、第一実施形態と同様の効果に加え、上記本例特有の効果を得ることができる。
【００３９】
次に、図１０は本発明を具体化した第四実施形態に係る半導体素子の実装方法を示している。本実施形態は、以下に示す点において、主に第二実施形態と相違している。
【００４０】
以下、本例における半導体素子の実装方法を、図１０を参照しながら順を追って説明する。
【００４１】
（１）第二実施形態の実装方法における（１）、（２）を行う。
【００４２】
（２）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。具体的には、まず、貫通孔７内を導電性ペーストとしてのＡｇペースト等で塞ぐことにより導通部３１を形成する（図１０（ａ）参照）。これにより、隙間Ｓを導電性ペーストで塞ぐことにより、電極５表面及び貫通孔７の内面の電気的導通を確保し、電極５表面及び貫通孔７の内面の電気的導通を確保する。次いで、無電解メッキにより導電性の下地箔としての下地Ｃｕ箔２１を基材３の表裏全体に形成する（図１０（ｂ）参照）。次いで、下地Ｃｕ箔２１の表面にレジスト２２を塗布し（図１０（ｃ）参照）、レジスト２２をマスクで露光し（図１０（ｄ）参照）、レジスト２２をエッチングする（図１０（ｅ）参照）ことにより、マスクパターン２２ａを形成する。このマスクパターン２２ａは、下地Ｃｕ箔２１上にレジスト２２をマスクで印刷することにより形成することもできる。次いで、下地Ｃｕ箔２１に対して電解メッキを施し（図１０（ｆ）参照）、マスクパターン２２ａ及びその下の下地Ｃｕ箔２１を剥離すると（図１０（ｇ）参照）、アンテナパターン４が形成される。
【００４３】
（３）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００４４】
本例の半導体素子の実装方法によっても、第二実施形態と同様の効果を得ることができる。特に、本例の実装方法では、導通部３１を形成するための導電性ペーストを貫通孔７内にのみ使用しているので、一般に割高な導電性ペーストの使用量を低減でき、コストを低減することができる。
【００４５】
次に、図１１は本発明を具体化した第五実施形態に係る半導体素子の実装方法を示している。本実施形態は、以下に示す点において、主に第一実施形態と相違している。
【００４６】
以下、本例における半導体素子の実装方法を、図１１を参照しながら順を追って説明する。
【００４７】
（１）第二実施形態の実装方法における（１）、（２）を行う。
【００４８】
（２）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。本例では、基材３の裏面に導電性ペーストとしてのＡｇペースト等を印刷法、ディスペンス法等の手法により、導通部としてのアンテナパターン４を形成する（図１１参照）。このとき、アンテナパターン４を貫通孔７内面及び該貫通孔７内に露出する電極５の表面にも形成することにより、隙間Ｓを導電性ペーストで塞ぐ。これにより、電極５表面及び貫通孔７の内面の電気的導通を確保し、電極５表面及び貫通孔７の内面の電気的導通を確保する。
【００４９】
（３）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００５０】
本例の半導体素子の実装方法によっても、第二実施形態と同様の効果を得ることができる。特に、本例の実装方法では、アンテナパターン４を導電性ペーストで直接的に形成しているので、工数を大幅に低減できる。
【００５１】
なお、本発明は前記実施形態に限定されるものではなく、発明の趣旨から逸脱しない範囲で適宜変更して具体化することもできる。
【図面の簡単な説明】
【００５２】
【図１】本発明を具体化した第一実施形態に係る半導体素子の実装方法を示す断面図である。
【図２】同実装方法を示す図であって、基材の裏側から見た斜視図である。
【図３】同実装方法により基材に実装された半導体素子の電極近傍を示す拡大断面図である。
【図４】本発明の第一の変更例に係る実装方法により基材に実装された半導体素子を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の拡大断面図である。
【図５】本発明の第二の変更例に係る実装方法により基材に実装された半導体素子を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の拡大断面図である。
【図６】本発明の第三の変更例に係る実装方法により基材に実装された半導体素子を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の拡大断面図である。
【図７】従来の半導体素子の実装方法を示す図である。
【図８】本発明を具体化した第二実施形態に係る半導体素子の実装方法を示す断面図である。
【図９】本発明を具体化した第三実施形態に係る半導体素子の実装方法を示す断面図である。
【図１０】本発明を具体化した第四実施形態に係る半導体素子の実装方法を示す断面図である。
【図１１】本発明を具体化した第五実施形態に係る半導体素子の実装方法を示す断面図である。
【符号の説明】
【００５３】
１    無線タグ
２    半導体素子
３    基材
４    アンテナパターン
５    電極
５ａ  アルミニウム層
５ｂ  バリアメタル
５ｃ  金属薄膜
５ｄ  バンプ
６    接着剤
７    貫通孔
８    接着剤
９    アンテナパターン基材
１０    樹脂
２１    下地Ｃｕ箔
２２    レジスト
２２ａ  マスクパターン
２５    下地パターン
３１    導通部
Ｓ    隙間
【図１】
2005311267.tif 000003
【図２】
2005311267.tif 000004
【図３】
2005311267.tif 000005
【図４】
2005311267.tif 000006
【図５】
2005311267.tif 000007
【図６】
2005311267.tif 000008
【図７】
2005311267.tif 000009
【図８】
2005311267.tif 000010
【図９】
2005311267.tif 000011
【図１０】
2005311267.tif 000012
【図１１】
2005311267.tif 000013
【手続補正書】
【提出日】平成17年6月27日(2005.6.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
フェイスダウン方式で半導体素子を基材の一方の面に搭載する段階と、
該基材上における前記半導体素子の電極の位置を検出する段階と、
該位置に基づいて、前記基材の他方の面に前記電極を露出させる貫通孔を形成する段階と、
前記電極から前記基材の他方の面側までを電気的に導通させる段階と
を含む半導体素子の実装方法。
【請求項２】
前記導通させる段階は、前記電極表面と前記貫通孔の周縁部との境界に存在し得る隙間を塞ぐように、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通する導通部を導電性粘性材料により形成する段階を含む請求項１記載の半導体素子の実装方法。
【請求項３】
基材と、
該基材の一方の面にフェイスダウン方式で搭載された半導体素子と、
前記半導体素子が搭載された前記基材の他方の面に該半導体素子の電極を露出させるように形成された貫通孔と、
前記電極表面と前記貫通孔の周縁部との境界に存在し得る隙間を塞ぐように、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通するように導電性粘性材料により形成された導通部と
を備えた半導体素子の実装構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フェイスダウン方式により半導体素子を基材に実装する方法及び構造に関するものである。
【背景技術】
【０００２】
従来の半導体素子の実装方法として、特許文献１記載のＩＣチップの実装方法を例示する。この方法は、次の通りである。
（１）ＩＣチップ５３の実装に際して、基材５１のＩＣチップ取付部位ＡにＩＣチップ５３が有するバンプ５５に対応して貫通孔５６を設ける（図７（ア）参照）。
（２）ＩＣチップが配置されるＩＣチップ取付部位Ａに、ＩＣチップ５３を固定するための接着剤を塗布して接着層５７を設ける（同図（イ）参照）。
（３）ＩＣチップ５３を、貫通孔５６にバンプ５５が位置するようにして接着層５７が形成されている前記部位Ａに配置し、このＩＣチップ５３を基材５１に対して固定させる（同図（ウ）参照）。この固定化に際して必要な圧力、及び接着剤に応じて熱、光、高周波などの電磁波、超音波などのエネルギーＦを与えることができる（同図（エ）参照）。
（４）ＩＣチップ取付面側とは反対側の面に、貫通孔５６の位置を接続端部５８とする導電パターン５２を設けて、貫通孔５６内のバンプ５５と導電パターン５２とを接続する（同図（オ）参照）。
【０００３】
【特許文献１】特開２００２−２３１７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、貫通孔５６が設けられた基材５１にＩＣチップ５３を固定するようになっているので、次の課題がある。
【０００５】
（１）温度変化により、基材５１やＩＣチップ５３のパッケージが収縮し、貫通孔５６とバンプ５５の位置にずれが生じたり、貫通孔５６の大きさが変化したりし得るため、基材５１に貫通孔５６を設ける現場環境の温度と、基材５１へＩＣチップ５３を取り付ける現場環境の温度とが異なると、貫通孔５６とバンプ５５の位置が合わないことがある。このため、貫通孔５６内にバンプ５５が十分に露出せず、バンプ５５と導電パターン５２との接続不良の原因になる。また、仮に、ある程度の収縮に対応し得るように貫通孔５６又はバンプ５５の大きさや間隔を十分に確保すると、基材５１及びＩＣチップ５３の小型化の制約になる。
【０００６】
（２）ＩＣチップ５３の基材５１への接着時において、ＩＣチップ５３及び基材５１に対する押圧力が強すぎたり、接着剤が多すぎたりすると、接着剤が貫通孔５６内にはみ出て、その中に位置するバンプ５５の表面にも付着してしまうことがあり、バンプ５５と導電パターン５２との接続不良の原因になる。このような問題の発生を避けるために、例えば図７（オ）のように接着剤を少な目にすると、ＩＣチップ５３及び基材５１の間に空隙が生じてしまい、ＩＣチップ５３の下面やバンプ５５が十分に覆われないので、耐湿性や接着性に懸念がある。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明の半導体素子の実装方法は、
フェイスダウン方式で半導体素子を基材の一方の面に搭載する段階と、
該基材上における前記半導体素子の電極の位置を検出する段階と、
該位置に基づいて、前記基材の他方の面に前記電極を露出させる貫通孔を形成する段階と、
前記電極から前記基材の他方の面側までを電気的に導通させる段階と
を含んでいる。
【０００８】
前記電極の位置を検出する方法としては、特に限定されないが、次の態様を例示する。
（１）前記基材が光透過性を有している場合に、前記他方の面側から前記基材を通して該基材上における前記電極の位置を直接検出する態様。
（２）前記基材が光透過性を有している場合に、前記他方の面側から前記基材を通して該基材上における前記半導体素子の位置を検出し、既知の情報である前記半導体素子に対する相対的な前記電極の位置情報を利用することにより、前記基材に対する前記電極の位置を検出する態様。
（３）前記一方の面側から前記基材上における前記半導体素子の位置を検出し、既知の情報である前記半導体素子に対する相対的な前記電極の位置情報を利用することにより、前記基材に対する前記電極の位置を検出する態様。
【０００９】
この構成によれば、前記半導体素子を前記基材に固定した後で、前記電極を露出させる前記貫通孔を設けるようにしているので、従来例とは異なり、前記貫通孔と前記電極の位置が合わなかったり、接着剤が前記貫通孔内にはみ出した状態になったりすることがなく、半導体素子の電極と基材の導電パターンとの接続の信頼性を向上することができる。
【００１０】
前記導通させる段階は、前記電極表面と前記貫通孔の周縁部との境界に存在し得る隙間を塞ぐように、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通する導通部を導電性粘性材料により形成する段階を含んだ態様を例示する。
【００１１】
前記導電性粘性材料とは、導電性を有する粉末又は粒子と、バインダーと、粘性媒体とを混合してなる材料をいい、代表例としてＡｇ（銀）ペーストがあるが、その他にも導電物質の種類や、粉末又は粒子の大きさや、バインダーや、粘性媒体の組合せにより、導電性ペースト、導電性インク等と称されて市販されている種々の材料が該当する。前記導通部を形成する方法としては、特に限定されないが、前記導電性粘性材料を印刷法、ディスペンス法等の手法を用いて形成する方法を例示する。また、前記導電性粘性材料としては、熱硬化性のものを採用すると、加熱により速やかに硬化させることができ、実装にかかる時間を短縮できるので、好ましい。
【００１２】
前記隙間は、前記境界に必ずしも存在するものではないが、前記基材の材質や前記貫通孔の形成方法によっては形成されることがある。この隙間が存在したままでは、前記電極から前記基材の他方の面側までを電気的に導通させるために、例えば無電解メッキを行おうとすると、メッキ液の回り込みが前記隙間に付着した気泡などで阻害されてしまうことがある。そこで、前記導通させる段階では、前記隙間を前記導電性粘性材料で塞ぐことにより、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通する導通部を形成するようにしている。これにより、前記電極表面及び前記貫通孔の内面の電気的導通を確保することができる。
【００１３】
また、本発明の半導体素子の実装構造は、
基材と、
該基材の一方の面にフェイスダウン方式で搭載された半導体素子と、
前記半導体素子が搭載された前記基材の他方の面に該半導体素子の電極を露出させるように形成された貫通孔と、
前記電極表面と前記貫通孔の周縁部との境界に存在し得る隙間を塞ぐように、少なくとも前記電極表面及び前記貫通孔の内面を電気的に導通するように導電性粘性材料により形成された導通部と
を備えている。
【発明の効果】
【００１４】
本発明に係る半導体素子の実装方法及び実装構造によれば、半導体素子の電極と基材の導電パターンとの接続の信頼性を向上することができるという優れた効果を奏する。
【発明を実施するための最良の形態】
【００１５】
図１〜図６は本発明を具体化した第一実施形態の半導体素子の実装方法及び実装構造を示している。本例では、無線タグ１における半導体素子２の実装方法及び実装構造を説明する。
【００１６】
この無線タグ１は、図１〜図３に示すように、基本的に、基材３に設けられた導電パターンとしてのアンテナパターン４に半導体素子２が接続されてなるものである。本例の基材３は、光透過性を有する樹脂（例えばＰＥＴ（PolyEthilene Terephthalate））からなっている。また、本例の半導体素子２の電極５は、半導体素子２の表面を保護する保護膜２ａの開口孔に露出するアルミニウム層５ａと、該アルミニウム層５ａの上に形成されたバリアメタル５ｂと、該バリアメタル５ｂの上に形成された金属薄膜５ｃ（例えばスパッタ法により形成した金薄膜）とを備えている。
【００１７】
この無線タグ１における半導体素子２の実装方法を、主に図１及び図２を参照しながら順を追って説明する。
【００１８】
（１）基材３の一方の面（以下、この面を「表面」といい、他方の面を「裏面」という。）にフェースダウン方式で半導体素子２を基材３に搭載する（図１（ａ）及び図２（ａ）参照）。この搭載に際しては、同図に示すように半導体素子２の下端部２ｂを基材３の表面にある程度入り込ませることが好ましい。この搭載方法として、本例では、基材３表面における半導体素子２の取付部位に接着剤６を塗布するとともに該取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法（図３参照）を採用している。また、別の搭載方法としては、例えば基材３の材質を適宜選択することにより、接着剤６を使用せずに直接基材３に熱圧着する方法（図４参照）を採用することも可能である。
【００１９】
（２）基材３上における半導体素子２の電極５の位置を検出し、該位置に基づいて、基材３の裏面に電極５を露出させる貫通孔７を該基材３に形成する（図１（ｂ）及び図２（ｂ）参照）。電極５の位置を検出する方法としては、基材３の裏面側から光透過性を有する基材３を通して半導体素子２の電極５を撮影手段（ＣＣＤ（Charge Coupled Device）、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）イメージャー、ＶＭＩＳ（登録商標）（Threshold Voltage Modulation Image Sensor）素子を利用したカメラ等）によって撮影し、この画像を画像処理することによって検出する方法を例示する。貫通孔７の形成方法としては、基材３の裏面側からレーザー加工や、エッチングにより孔開けするとともに、プラズマ、有機溶剤、水等で洗浄することにより電極５を露出させることを例示する。言うまでもないが、前記洗浄には、プラズマ洗浄、薬液洗浄、有機溶剤洗浄、水洗浄があり、どの洗浄を単独で使うか、組み合わせて使うかは、貫通孔７の形成手段（レーザー加工、エッチング等）、基材３や電極５の材料によって異なる。
【００２０】
（３）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。具体的には、まず、基材３裏面にアンテナパターン基材９を無電界メッキにより形成する（図１（ｃ）及び図２（ｃ）参照）。このとき、アンテナパターン基材９を貫通孔７内面及び該貫通孔７内に露出する電極５の表面にも形成することにより、アンテナパターン基材９と電極５とを電気的に接続させる。その後、アンテナパターン基材９をエッチングすることによりアンテナパターン４を形成する。
【００２１】
（４）基材３の表面に半導体素子２を樹脂１０で封止する（図１（ｅ）及び図２（ｅ）参照）。そして、図２（ｅ）に二点鎖線で示す切断線に沿って切り離すと、無線タグ１が完成する。
【００２２】
なお、本例の半導体素子２の実装方法は、例えば次のように変更することもできる。
（ａ）半導体素子２として、図５及び図６に示すように、電極５が、金属薄膜５ｃの上にバンプ５ｄを備えたものを使用すること。ここで、図５は、基材３表面における半導体素子２の取付部位に接着剤６を塗布するとともに該取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法を採用した場合を示している。また、図６は、基材３の材質を適宜選択することにより、接着剤６を使用せずに直接基材３に熱圧着する方法を採用した場合を示している。
【００２３】
（ｂ）電極５の位置を検出する方法を、次の態様に変更すること。
（ｂ−１）基材３の裏面側から基材３を通して該基材３上における半導体素子２の位置を検出し、既知の情報である半導体素子２に対する相対的な電極５の位置情報を利用することにより、基材３に対する電極５の位置を検出する態様。
（ｂ−２）基材３の表面側から基材３上における半導体素子２の位置を検出し、既知の情報である半導体素子２に対する相対的な電極５の位置情報を利用することにより、基材３に対する電極５の位置を検出する態様。この態様は基材３が光透過性を有していない場合でもよい。
【００２４】
（ｃ）樹脂１０による封止を省くこと。例えば、無線タグ１をラベルとして使用するときであって、半導体素子２側をラベルの表示面とする場合であれば、該表示面を有するシート材により半導体素子２がカバーされるので、樹脂封止を省くことができ、コストを低減できる。
【００２５】
（ｄ）アンテナパターン４を形成するとともに該アンテナパターン４及び電極５を接続する方法において、メッキによる導電性薄膜に代えて、蒸着による導電性薄膜や、導電性ペースト、ナノメタルインク（ナノレベルの導電性粒子を含んだ導電性インク）、又はナノペースト（ナノレベルの導電性粒子を含んだ導電性ペースト）を印刷又はディスペンスしてなる導電性薄膜等を採用すること。
【００２６】
以上のように構成された本例の半導体素子２の実装方法によれば、半導体素子２を基材３に固定した後で、電極５を露出させる貫通孔７を設けるようにしているので、従来例とは異なり、貫通孔７と電極５の位置が合わなかったり、接着剤が貫通孔７内にはみ出した状態になったりすることがなく（本発明では、電極５の表面が接着剤６で覆われていても貫通孔７を形成するときに排除される。）、半導体素子２の電極５と基材３の導電パターンとの接続の信頼性を向上することができる。
【００２７】
次に、図８は本発明を具体化した第二実施形態に係る半導体素子の実装方法及び実装構造を示している。本実施形態は、以下に示す点において、主に第一実施形態と相違している。従って、同実施形態と共通する部分については、同一符号を付することにより重複説明を省く（以下の他の実施形態についても同様）。
【００２８】
以下、本例における半導体素子の実装方法を、図８を参照しながら順を追って説明する。
【００２９】
（１）第一実施形態の実装方法における（１）、（２）を行う。本例では、半導体素子２の基材３への搭載方法として、基材３表面における半導体素子２の取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法を採用している。
【００３０】
（２）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。具体的には、まず、無電解メッキにより、導電性の下地箔としての下地Ｃｕ（銅）箔２１を基材３の表裏全体に形成する（図８（ａ）参照）。次いで、基材３の下地Ｃｕ箔２１上にレジスト２２をマスクで印刷する（図８（ｂ）参照）。次いで、下地Ｃｕ箔２１に対して電解メッキを施し（図８（ｃ）参照）、レジスト２２及びその下の下地Ｃｕ箔２１を剥離すると（図８（ｄ）参照）、アンテナパターン４が形成される。
【００３１】
（３）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００３２】
本例の半導体素子の実装方法によっても、第一実施形態と同様の効果を得ることができる。
【００３３】
次に、図９は本発明を具体化した第三実施形態に係る半導体素子の実装方法及び実装構造を示している。本実施形態は、以下に示す点において、主に第一実施形態と相違している。
【００３４】
以下、本例における半導体素子の実装方法を、図９を参照しながら順を追って説明する。
【００３５】
（１）基材３の表面にフェースダウン方式で半導体素子２を基材３に搭載する（図９（ａ）参照）。この搭載方法として、本例では、基材３表面における半導体素子２の取付部位を加熱し軟化させた状態にしておき、そこに半導体素子２を圧着する方法を採用している。
【００３６】
（２）基材３上における半導体素子２の電極５の位置を検出し、該位置に基づいて、基材３の裏面に電極５を露出させる貫通孔７を該基材３に形成する（図９（ｂ）参照）。電極５の位置を検出する方法としては、第一実施形態と同様である。本例では、貫通孔７の形成方法として、基材３の裏面側からレーザー加工により孔開けするとともに、第一実施形態と同様にプラズマ、薬液、有機溶剤、水等で洗浄することにより電極５を露出させる方法を採用しているが、電極５と、ＰＥＴ等の樹脂からなる基材３との密着性が十分でないと、電極５表面と貫通孔７の周縁部との境界に隙間Ｓが生じることがある（図９（ｂ）参照）。
【００３７】
（３）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。電極５表面と貫通孔７の周縁部との境界に隙間Ｓが存在していると、電極５から基材３の裏面側までを電気的に導通させるために、例えば無電解メッキを行おうとすると、メッキ液の回り込みが隙間Ｓに付着した気泡などで阻害されてしまうという不具合が生じることがある。そこで、本例では、まず、基材３の裏面に導電性ペーストとしてのＡｇペーストやＡｇナノペースト等を印刷法、ディスペンス法等の手法により、アンテナパターン４と同一パターンからなる導通部としての下地パターン２５を形成する（図９（ｃ））。このとき、下地パターン２５を貫通孔７内面及び該貫通孔７内に露出する電極５の表面にも形成することにより、隙間Ｓを導電性ペーストで塞ぐ。これにより、電極５表面及び貫通孔７の内面の電気的導通を確保し、電極５表面及び貫通孔７の内面の電気的導通を確保する。その後、下地パターン２５に対して電解メッキを施すことにより、アンテナパターン４を形成する（図９（ｄ）参照）。
【００３８】
（４）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００３９】
本例の半導体素子の実装方法によれば、第一実施形態と同様の効果に加え、上記本例特有の効果を得ることができる。
【００４０】
次に、図１０は本発明を具体化した第四実施形態に係る半導体素子の実装方法及び実装構造を示している。本実施形態は、以下に示す点において、主に第二実施形態と相違している。
【００４１】
以下、本例における半導体素子の実装方法を、図１０を参照しながら順を追って説明する。
【００４２】
（１）第二実施形態の実装方法における（１）を行う。
【００４３】
（２）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。具体的には、まず、貫通孔７内を導電性ペーストとしてのＡｇペースト等で塞ぐことにより導通部３１を形成する（図１０（ａ）参照）。これにより、隙間Ｓを導電性ペーストで塞ぐことにより、電極５表面及び貫通孔７の内面の電気的導通を確保し、電極５表面及び貫通孔７の内面の電気的導通を確保する。次いで、無電解メッキにより導電性の下地箔としての下地Ｃｕ箔２１を基材３の表裏全体に形成する（図１０（ｂ）参照）。次いで、下地Ｃｕ箔２１の表面にレジスト２２を塗布し（図１０（ｃ）参照）、レジスト２２をマスクで露光し（図１０（ｄ）参照）、レジスト２２をエッチングする（図１０（ｅ）参照）ことにより、マスクパターン２２ａを形成する。このマスクパターン２２ａは、下地Ｃｕ箔２１上にレジスト２２をマスクで印刷することにより形成することもできる。次いで、下地Ｃｕ箔２１に対して電解メッキを施し（図１０（ｆ）参照）、マスクパターン２２ａ及びその下の下地Ｃｕ箔２１を剥離すると（図１０（ｇ）参照）、アンテナパターン４が形成される。
【００４４】
（３）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００４５】
本例の半導体素子の実装方法によっても、第二実施形態と同様の効果を得ることができる。特に、本例の実装方法では、導通部３１を形成するための導電性ペーストを貫通孔７内にのみ使用しているので、一般に割高な導電性ペーストの使用量を低減でき、コストを低減することができる。
【００４６】
次に、図１１は本発明を具体化した第五実施形態に係る半導体素子の実装方法及び実装構造を示している。本実施形態は、以下に示す点において、主に第一実施形態と相違している。
【００４７】
以下、本例における半導体素子の実装方法を、図１１を参照しながら順を追って説明する。
【００４８】
（１）第二実施形態の実装方法における（１）を行う。
【００４９】
（２）基材３の裏面にアンテナパターン４を形成するとともに、該アンテナパターン４と貫通孔７内に露出する半導体素子２の電極５とを接続する。本例では、基材３の裏面に導電性ペーストとしてのＡｇペースト等を印刷法、ディスペンス法等の手法により、導通部としてのアンテナパターン４を形成する（図１１参照）。このとき、アンテナパターン４を貫通孔７内面及び該貫通孔７内に露出する電極５の表面にも形成することにより、隙間Ｓを導電性ペーストで塞ぐ。これにより、電極５表面及び貫通孔７の内面の電気的導通を確保し、電極５表面及び貫通孔７の内面の電気的導通を確保する。
【００５０】
（３）必要に応じて半導体素子２を樹脂で封止したり、基材３を切断することにより個々の無線タグ１に切り離したりする工程については、第一実施形態と同様である。
【００５１】
本例の半導体素子の実装方法によっても、第二実施形態と同様の効果を得ることができる。特に、本例の実装方法では、アンテナパターン４を導電性ペーストで直接的に形成しているので、工数を大幅に低減できる。
【００５２】
なお、本発明は前記実施形態に限定されるものではなく、発明の趣旨から逸脱しない範囲で適宜変更して具体化することもできる。
【図面の簡単な説明】
【００５３】
【図１】本発明を具体化した第一実施形態に係る半導体素子の実装方法を示す断面図である。
【図２】同実装方法を示す図であって、基材の裏側から見た斜視図である。
【図３】同実装方法により基材に実装された半導体素子の電極近傍を示す拡大断面図である。
【図４】本発明の第一の変更例に係る実装方法により基材に実装された半導体素子を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の拡大断面図である。
【図５】本発明の第二の変更例に係る実装方法により基材に実装された半導体素子を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の拡大断面図である。
【図６】本発明の第三の変更例に係る実装方法により基材に実装された半導体素子を示す図であり、（ａ）は断面図、（ｂ）は（ａ）の拡大断面図である。
【図７】従来の半導体素子の実装方法を示す図である。
【図８】本発明を具体化した第二実施形態に係る半導体素子の実装方法を示す断面図である。
【図９】本発明を具体化した第三実施形態に係る半導体素子の実装方法を示す断面図である。
【図１０】本発明を具体化した第四実施形態に係る半導体素子の実装方法を示す断面図である。
【図１１】本発明を具体化した第五実施形態に係る半導体素子の実装方法を示す断面図である。
【符号の説明】
【００５４】
１    無線タグ
２    半導体素子
３    基材
４    アンテナパターン
５    電極
５ａ  アルミニウム層
５ｂ  バリアメタル
５ｃ  金属薄膜
５ｄ  バンプ
６    接着剤
７    貫通孔
８    接着剤
９    アンテナパターン基材
１０    樹脂
２１    下地Ｃｕ箔
２２    レジスト
２２ａ  マスクパターン
２５    下地パターン
３１    導通部
Ｓ    隙間