(57)【要約】      （修正有）【課題】各走査線間で配線抵抗を均一にすることにより、クロストーク補正信号を利用して効果的にクロストークを抑制する。【解決手段】ＴＦＤ液晶装置において、第１の基板には複数の配線が形成され、第２の基板には第１の基板の複数の配線に対応する複数の配線が形成される。ここで、各基板の配線は、第１の基板の配線の抵抗と、それに対応する第２の基板の配線の抵抗との和が一定値となるように各基板上に形成される。即ち、複数の配線の各々は、第１の基板と第２の基板の配線の合成抵抗が一定値となる。これにより、例えば当該液晶装置にクロストーク補正信号を供給した場合、各配線の抵抗値が同一であるので、各画素に対して同等な補正効果を与えることができ、効果的にクロストーク補正を行うことが可能となる。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の配線を有する第１の基板と、
対応する複数の配線を有し、前記第１の基板に対して対向配置された第２の基板と、
前記第１の基板と前記第２の基板とに挟持され、前記第１の基板の各配線と前記第２の基板の対応する各配線とを電気的に接続する接続部材と、を備え、
前記第１の基板の配線の抵抗と、当該配線に対応する前記第２の基板の配線の抵抗との和は、前記複数の配線の各々について一定値であることを特徴とする液晶装置。
【請求項２】
前記第２の基板の各配線は、前記第２の基板上の所定位置に対応する抵抗調整領域内における幅が異なることを特徴とする請求項１に記載の液晶装置。
【請求項３】
前記第２の基板の各配線は、前記抵抗調整領域内における長さが異なることを特徴とする請求項１又は２に記載の液晶装置。
【請求項４】
前記第２の基板の各配線は、前記抵抗調整領域内における面積が異なることを特徴とする請求項１乃至３のいずれか一項に記載の液晶装置。
【請求項５】
前記第２の基板の複数の配線は、前記抵抗調整領域内に複数の折り返し部分を有する配線を含むことを特徴とする請求項３に記載の液晶装置。
【請求項６】
前記接続部材は導電性粒子を含む矩形のシール材であり、
前記抵抗調整領域は、前記第２の基板において、複数の画素に対応する表示領域より外側であり、かつ、前記シール材が貼着された領域より内側であることを特徴とする請求項２乃至５のいずれか一項に記載の液晶装置。
【請求項７】
前記第２の基板の複数の配線は前記第２の基板上に形成された保護層上に設けられており、前記抵抗調整領域は前記保護層の平坦部上に位置することを特徴とする請求項２乃至６のいずれか一項に記載の液晶装置。
【請求項８】
前記第２の基板の複数の配線の各々は、前記保護層の周縁の傾斜部において所定以上の幅を有することを特徴とする請求項７に記載の液晶装置。
【請求項９】
前記第２の基板の複数の配線の各々は、前記抵抗調整領域以外では同じ形状を有することを特徴とする請求項２乃至８のいずれか一項に記載の液晶装置。
【請求項１０】
前記第１の基板の各配線は、当該第１の基板の一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分と前記折れ曲がり部分は同一の幅を有することを特徴とする請求項１乃至９のいずれか一項に記載の液晶装置。
【請求項１１】
前記第１の基板の各配線は、当該第１の基板の一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分が長い配線ほど前記折れ曲がり部分の幅が大きいことを特徴とする請求項１乃至９のいずれか一項に記載の液晶装置。
【請求項１２】
前記第１の基板はドライバＩＣが設けられた素子基板であり、前記第２の基板は対向基板であり、前記第１の基板の配線は前記ドライバＩＣから延びる走査線であり、前記第２の基板の配線は前記対向基板上に形成された走査電極であることを特徴とする請求項１乃至１１のいずれか一項に記載の液晶装置。
【請求項１３】
請求項１乃至１２のいずれか一項に記載の液晶装置を備えることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、各種情報の表示に用いて好適な液晶装置および電子機器に関する。
【背景技術】
【０００２】
二端子素子型アクティブ・マトリクス、あるいはＴＦＤ(Thin Film Diode)と呼ばれる液晶表示装置においては、相互に対向する２枚の基板のうち一方の基板に走査電極が、他方の基板に信号電極が形成され、両基板間に液晶層が封入される。そして、その液晶層と走査電極間あるいは液晶層と信号電極間には、電流−電圧特性が非線形な素子が介挿される。
【０００３】
また、かかる液晶表示装置において、走査線および信号線に駆動信号を供給するドライバＩＣは、一般に、各々その素子側基板の張り出し領域に設けられる。このため、ドライバＩＣに接続された各走査線は、素子側基板の一周縁部（額縁領域）を引き回され、さらにその一周縁部に設けられた導電性を有するシール部材と電気的に接続される。また、その各走査線に対応する対向基板側の各走査線は、シール部材と電気的に接続される。これにより、素子側基板の各走査線と、対応する対向基板の各走査電極とが電気的に接続され、ドライバＩＣから各走査電極に走査信号を供給することを可能としている。
【０００４】
そのようなＴＦＤ液晶表示装置においては、構造上、表示画面の１ライン（走査線）の表示中に、その１ラインに含まれる画素のレベルが特定の階調に集中すると、一斉に信号電極線の電位が変化する。この電位変化は走査線を通じて各画素へ伝搬し、横方向のクロストーク（以下、単に「クロストーク」と呼ぶ。）を生じさせる。これにより、高品位な表示画像を表示させる際の障害となっている。クロストークとは、上記のように、画素レベルが特定の階調に集中したラインと、そうでないラインとにおいて、同一階調を表示しているにも拘わらず、表示画像上では表示レベルが異なってしまうことをいう。
【０００５】
なお、表示ムラのない液晶表示装置として、複数の表示部と、複数の電圧印加部と、電圧印加部から表示部までの配線抵抗が同じ値になるように幅と長さが設定された複数の透明導電膜とを有する液晶表示装置が知られている（例えば、特許文献１を参照）。
【０００６】
また、映像信号線の各ラインごとに映像信号の遅延差が生じるのを防止し、これにより表示面の均一性を確保する、アクティブ・マトリクス型の液晶表示装置が知られている（例えば、特許文献２を参照）。この特許文献２によれば、第１金属層と第２金属層とで形成される映像信号の配線抵抗がそれぞれ略同一になるように、各第１金属層のそれぞれの延在端部までの長さ或いは幅を設定している。これにより、時定数のばらつきをなくして、表示面の輝度の均一性を確保するようにしている。
【０００７】
しかしながら、上記の液晶表示装置では、素子側基板の走査線の引き回しの長さに起因して、画素位置によって走査線の配線抵抗が異なっている。よって、表示領域内の画素位置によって、素子側基板と対向側基板における走査線の合成抵抗が異なるため、画素位置によって表示画面内におけるクロストークの発生量も異なってくる。
【０００８】
一方、クロストークによる表示品質の低下を抑制するため、外部からクロストークを補正する信号を与える手法が既知であるが、このように画素位置によって走査線の合成配線抵抗が異なっている場合、その液晶表示装置に対してクロストークを抑制するべく外部からクロストークを補正する信号を付与すると、走査線の配線抵抗のばらつきに起因してクロストーク補正が過補正或いは補正不足となり、効果的にクロストークの抑制をすることができないという問題が起こりうる。
【０００９】
【特許文献１】特開平５−７２５６３号公報
【特許文献２】特開平１０−３３９８８０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、以上の点に鑑みてなされたものであり、各走査線間で配線抵抗を均一にすることにより、クロストーク補正信号を利用して効果的にクロストークの抑制をすることが可能な液晶装置、及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の１つの観点では、液晶装置は、複数の配線を有する第１の基板と、対応する複数の配線を有し、前記第１の基板に対して対向配置された第２の基板と、前記第１の基板と前記第２の基板とに挟持され、前記第１の基板の各配線と前記第２の基板の対応する各配線とを電気的に接続する接続部材と、を備え、前記第１の基板の配線の抵抗と、当該配線に対応する前記第２の基板の配線の抵抗との和は、前記複数の配線の各々について一定値であることを特徴とする。
【００１２】
上記の液晶装置によれば、第１の基板と第２の基板とが接続部材を挟持して配置される。第１の基板には複数の配線が形成され、第２の基板には第１の基板の複数の配線に対応する複数の配線が形成される。第１の基板の配線と、第２の基板の対応する配線とは、接続部材を介して電気的に接続される。即ち、第１の基板の配線と、それに対応する第２の基板の配線の組により電気的に１つの配線が構成される。ここで、各基板の配線は、第１の基板の配線の抵抗と、それに対応する第２の基板の配線の抵抗との和が一定値となるように各基板上に形成される。即ち、複数の配線の各々は、第１の基板と第２の基板の配線の合成抵抗が一定値となる。これにより、例えば当該液晶装置にクロストーク補正信号を供給した場合、各配線の合成抵抗値が同一であるので、各画素に対して同等な補正効果を与えることができ、効果的にクロストーク補正を行うことが可能となる。
【００１３】
上記の液晶装置の一態様では、前記第２の基板の各配線は、前記第２の基板上の抵抗調整領域内における幅が異なる。この態様では、第２の基板上の所定位置に対応する抵抗調整領域内において、各配線を異なる幅を有するように形成する。即ち、配線幅を異ならせることにより、各配線の抵抗値を調整する。
【００１４】
上記の液晶装置の他の一態様では、前記第２の基板の各配線は、前記抵抗調整領域内における長さが異なる。この態様では、第２の基板上の抵抗調整領域内において、各配線を異なる長さを有するように構成する。即ち、配線の長さを異ならせることにより、各配線の抵抗値を調整する。この場合、１つの好適な例では、前記抵抗調整領域内の前記第２の基板の配線に複数の折り返し部分を設けることにより、配線の長さを調整する。これにより、配線の長さを抵抗調整領域の長さ又は幅より長くして抵抗値を増加させることが可能となる。
【００１５】
上記の液晶装置の他の一態様では、前記第２の基板の各配線は、前記抵抗調整領域内における面積が異なる。この態様によれば、配線の面積を異ならせることにより、各配線の抵抗値を調整する。
【００１６】
上記の液晶装置の一態様では、前記接続部材は導電性粒子を含む矩形のシール材であり、前記抵抗調整領域は、前記第２の基板において、複数の画素に対応する表示領域より外側であり、かつ、前記シール材が貼着された領域より内側に規定される。表示領域内で配線の抵抗値が変わると表示品質に影響が現れるので好ましくない。また、シール材の領域で配線を細くすると基板間の導通が確保できなくなる恐れがある。よって、抵抗調整領域は表示領域及びシール材の領域以外に設けることが好ましい。
【００１７】
１つの実施例では、前記第２の基板の複数の配線は前記第２の基板上に形成された保護層上に設けられており、前記抵抗調整領域は前記保護層の平坦部上に位置する。また、この場合、前記第２の基板の複数の配線の各々は、前記保護層の周縁の傾斜部において所定以上の幅を有することが好ましい。第２の基板上に例えばカラーフィルタその他の層が形成される場合、一般的にはその上に保護層が形成される。保護層は一定の厚さに形成されるが、その周縁は厚さが徐々に減少する傾斜部分が生じる。この傾斜部分では、平坦な部分と比較するとスパッタリングなどにより配線を形成しにくい傾向があるので、その領域で抵抗調整のために配線を細くすると、断線などの不具合が生じうる。そこで、抵抗調整領域は配線を安定的に形成可能な保護層の平坦部分上に規定することとし、保護層の周縁の傾斜部分には一定以上の幅の配線を形成する。
【００１８】
また、好適な実施例では、前記第２の基板の複数の配線の各々は、前記抵抗調整領域以外では同じ形状を有するようにする。これにより、配線全体の抵抗調整を抵抗調整領域内の配線幅や配線長さによってのみ行うことができ、正確な抵抗調整が可能となる。
【００１９】
上記の液晶装置の一態様では、他の好適な実施例では、前記第１の基板の各配線は、当該第１の基板の長辺などの一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分と前記折れ曲がり部分は同一の幅を有する。これにより、第１の基板の配線の抵抗は、本線部分と折れ曲がり部分の長さの合計に依存することとなり、各配線の抵抗値を容易に決定することができる。
【００２０】
また、他の態様では、前記第１の基板の各配線は、当該第１の基板の一辺方向に延びる本線部分と、当該本線部分から略直角に延びる折れ曲がり部分とを有し、前記本線部分が長い配線ほど前記折れ曲がり部分の幅が大きい。この態様では、本線部分と折れ曲がり部分の合計の長さが長い配線ほど、部分的に配線幅を広くして抵抗値を下げる。これにより、第１の基板上に形成される複数の配線間の抵抗値の差を小さくすることができるので、その分、第２の基板側における各配線の抵抗値の調整度合いを小さくすることができる。よって、第２の基板側の抵抗値の調整が容易となる。
【００２１】
好適な実施例では、前記第１の基板はドライバＩＣが設けられた素子基板であり、前記第２の基板は対向基板であり、前記第１の基板の配線は前記ドライバＩＣから延びる走査線であり、前記第２の基板の配線は前記対向基板上に形成された走査電極である。これにより、ＴＦＤ素子などを用いたアクティブマトリクス駆動方式の液晶装置において、クロストーク補正を効果的に実施することが可能となる。
【００２２】
また、上記の液晶装置を備える電子機器を構成することができる。
【発明を実施するための最良の形態】
【００２３】
以下、図面を参照して本発明を実施するための最良の形態について説明する。尚、以下の実施形態は、本発明を液晶表示装置に適用したものである。本実施形態は、各走査線の配線抵抗を均一にすることにより、クロストーク補正信号を利用して効果的にクロストークを抑制するものである。
【００２４】
[第１実施形態]
まず、本発明の実施形態に係る液晶表示装置の構成について説明する。図１は、本発明の液晶表示装置１００の概略構成を模式的に示す平面図である。図１では、主として、液晶表示装置１００の電極及び配線の構成を平面図として示している。ここに、本発明の液晶表示装置１００は、ＴＦＤ素子を用いたアクティブ・マトリクス駆動方式であって、半透過反射型の液晶表示装置である。図２は、図１の液晶表示装置１００における切断線Ａ−Ａ’に沿った概略断面図を示す。
【００２５】
まず、図２を参照して、切断線Ａ−Ａ’に沿った液晶表示装置１００の断面構成について説明し、その後、液晶表示装置１００の電極及び配線の構成について説明する。
【００２６】
図２において、液晶表示装置１００は、素子基板９２と、その素子基板９２に対向して配置されるカラーフィルタ基板９１とが枠状のシール部材３を介して貼り合わされ、内部に液晶が封入されて液晶層４が形成されてなる。この枠状のシール部材３には、複数の金粒子などの導通部材７が混入されている。
【００２７】
下側基板２の内面上には、表面上に細かい凹凸が形成された散乱層９が形成されている。散乱層６の内面上は、サブ画素ＳＧ毎に、所定の厚みを有する反射層５が形成されている。各反射層５には、矩形状の開口部２０（以下、「透明領域」とも呼ぶ。）が複数形成されている。各反射層５は、アルミニウム、アルミニウム合金、銀合金等の薄膜により形成することができる。開口部２０は、カラーフィルタ基板９１の内面上に縦横にマトリクス状に配列されたサブ画素ＳＧ毎に、当該サブ画素ＳＧの全面積を基準として所定割合の面積を有するように形成されている。
【００２８】
反射層５上であって且つ各サブ画素ＳＧの間には、隣接するサブ画素ＳＧ間を隔て、一方のサブ画素から他方のサブ画素への光の混入を防止するため、黒色遮光層ＢＭが形成されている。この黒色遮光層ＢＭは、黒色の樹脂材料、例えば黒色の顔料を樹脂中に分散させたもの等を用いることが可能である。なお、本発明では、これに代えて、Ｒ、Ｇ、Ｂの着色層が相互に重ね合わされて形成された重ね遮光層（図示略）を用いてもよい。
【００２９】
また、反射層５上及び開口部２０上には、サブ画素ＳＧ毎にＲ、Ｇ、Ｂの三色のいずれかからなる着色層６Ｒ、６Ｇ、及び６Ｂが形成されている。着色層６Ｒ、６Ｇ及び６Ｂによりカラーフィルタが構成される。画素Ｇは、Ｒ、Ｇ、Ｂのサブ画素ＳＧから構成されるカラー１画素分の領域を示している。なお、以下の説明において、色を問わずに着色層を指す場合は単に「着色層６」と記し、色を区別して着色層を指す場合は「着色層６Ｒ」などと記す。また、図２に示すように、開口部２０上に形成された着色層６の厚さは、反射層５上に形成された着色層６の厚さよりも厚く形成されている。これにより、着色層６は、反射型表示モードと透過型表示モードとにおいて夫々所望の色相及び明るさを呈するように設計されている。
【００３０】
着色層６及び黒色遮光層ＢＭの上には、透明樹脂等からなる保護層１８が形成されている。この保護層１８は、本実施形態に係るカラーフィルタ基板９１及び液晶表示装置１００の製造工程中に使用される薬剤等による腐食や汚染から、着色層６を保護する機能を有する。保護層１８の表面上には、ストライプ状のＩＴＯ（Indium-Tin Oxide）などの透明電極（走査電極）８（以下、「下側基板２の走査線」とも呼ぶ）が形成されている。この透明電極８の一端はシール部材３内に延在しており、そのシール部材３内の導通部材７と電気的に接続されている。
【００３１】
一方、上側基板１の内面上には、サブ画素毎に、ＴＦＤ素子２１及び画素電極１０が形成されている。ＴＦＤ素子２１及び画素電極１０の内面上には、透明樹脂等からなる保護層１７が形成されている。上側基板１及び保護層１７の内面上の左右周縁部には、走査線３１が形成されている。走査線３１の一端部はシール部材３内まで延在しており、その走査線３１は、シール部材３内の導通部材７と電気的に接続されている。
【００３２】
下側基板２の透明電極８の内面上、及び上側基板１の保護層１７の内面上には、それぞれ図示しない配向膜が形成されている。それらの配向膜の間には、液晶層４の厚さを均一に保持するために粒子状のスペーサ（図示略）がランダムに配置されている。スペーサの材料としては、シリカや樹脂などを主成分とするものが好ましい。
【００３３】
下側基板２の外面上には、位相差板（１／４波長板）１１及び偏光板１２が配置されており、上側基板１の外面上には、位相差板（１／４波長板）１３及び偏光板１４が配置されている。また、偏光板１２の下側には、バックライト１５が配置されている。バックライト１５は、例えば、ＬＥＤ（Light Emitting Diode）等といった点状光源や、冷陰極蛍光管等といった線状光源などが好適である。
【００３４】
下側基板２の透明電極８、即ち下側基板２の走査線と、上側基板１の走査線３１とは、シール部材３内に混入された導通部材７を介して上下導通している。
【００３５】
さて、本実施形態の液晶表示装置１００において反射型表示がなされる場合、液晶表示装置１００に入射した外光は、図１に示す経路Ｒに沿って進行する。つまり、液晶表示装置１００に入射した外光は、反射層５によって反射され観察者に至る。この場合、その外光は、着色層６が形成されている領域を通過して、その着色層６の下側にある反射層５により反射され、再度着色層６を通過することによって所定の色相及び明るさを呈する。こうして、所望のカラー表示画像が観察者により視認される。
【００３６】
一方、透過型表示がなされる場合、バックライト１５から出射した照明光は、図１に示す経路Ｔに沿って進行し、透過領域、即ち、開口部２０上の着色層６を通過して観察者に至る。この場合、その照明光は、着色層６を透過することにより所定の色相及び明るさを呈する。こうして、所望のカラー表示画像が観察者により視認される。
【００３７】
次に、図１、図３及び図４を参照して、本発明の素子基板９２及びカラーフィルタ基板９１の電極及び配線の構成について説明する。図３は、素子基板９２を背面方向（即ち、図２における上方）から観察したときの素子基板９２の電極及び配線などの構成を平面図として示す。図４は、カラーフィルタ基板９１を正面方向（即ち、図２における上方）から観察したときのカラーフィルタ基板９１の電極の構成を平面図として示す。なお、図３において電極や配線は観察方向の背面側に形成されるものであるが、説明の便宜上、実線で表すこととしている。また、図３及び図４において、電極や配線以外のその他の要素は説明の便宜上図示を省略している。
【００３８】
図１において、素子基板９２の画素電極１０と、カラーフィルタ基板９１の透明電極８との交差する領域が表示の最小単位であるサブ画素ＳＧを構成する。そして、このサブ画素ＳＧが紙面縦方向及び紙面横方向に複数個、マトリクス状に並べられた領域が表示領域Ｖ（２点鎖線により囲まれる領域）である。この表示領域Ｖに、文字、数字、図形等の画像が表示される。また、図１において、液晶表示装置１００の外形と、表示領域Ｖとによって区画された領域は、画像表示に寄与しない額縁領域３８である。
【００３９】
先ず、図３を参照して、素子基板９２の電極及び配線の構成などについて説明する。素子基板９２は、ＴＦＤ素子２１、画素電極１０、複数の走査線３１、複数のデータ線３２、ＹドライバＩＣ３３、ＸドライバＩＣ３４、及び複数の外部接続用端子３５を備えている。
【００４０】
素子基板９２の張り出し領域３６上には、ＹドライバＩＣ３３及びＸドライバＩＣ３４が例えばＡＣＦ（Anisotropic Conductive Film：異方性導電膜）を介して、それぞれ実装されている。なお、図３において、素子基板９２の張り出し領域３６側の辺１０２ａから反対側の辺１０２ｃへ向かう方向をＸ方向とし、辺１０２ｄから辺１０２ｂへ向かう方向をＹ方向とする。表示領域Ｖ側のＹドライバＩＣ３３の側面、及び同じく表示領域Ｖ側のＸドライバＩＣ３４の側面の位置を、Ｘ方向の基準位置Ｘ０とする。
【００４１】
張り出し領域３６上には、複数の外部接続用端子３５が形成されている。ＹドライバＩＣ３３及びＸドライバＩＣ３４の各入力端子（図示略）は、導電性を有するバンプを介して、その複数の外部用接続端子３５にそれぞれ接続されている。外部接続用端子３５は、ＡＣＦや半田などを介して、図示しない配線基板、例えばフレキシブルプリント基板に接続されている。これにより、例えば携帯電話や情報端末などの電子機器から液晶表示装置１００へ信号や電力が供給される。
【００４２】
ＸドライバＩＣ３４の出力端子（図示略）は、導電性を有するバンプを介して、複数のデータ線３２に接続されている。一方、各ＹドライバＩＣ３３の出力端子（図示略）は、導電性を有するバンプを介して、複数の走査線３１に接続されている。これにより、各ＹドライバＩＣ３３は複数の走査線３１に走査信号を、ＸドライバＩＣ３４は複数のデータ線３２にデータ信号をそれぞれ出力する。
【００４３】
複数のデータ線３２は、紙面縦方向に延在する直線状の配線であり、張り出し領域３６から表示領域ＶにかけてＸ方向に形成されている。各データ線３２は一定の間隔を隔てて形成されている。また、各データ線３２は、適宜の間隔をおいて複数のＴＦＤ素子２１に接続されており、各ＴＦＤ素子２１は対応する各画素電極１０に接続されている。
【００４４】
複数の走査線３１は、本線部分３１ａと、その本線部分３１ａに対して略直角に折れ曲がる折れ曲がり部分３１ｂとにより構成されている。各本線部分３１ａは、額縁領域３８内を張り出し領域３６からＸ方向に形成されている。また、各本線部分３１ａは、各データ線３２に対して略平行で、且つ、一定の間隔を隔てて形成されている。各折れ曲がり部分３１ｂは、額縁領域３８内において、左右に位置するシール部材３内までＹ方向に延在している。そして、その折れ曲がり部分３１ｂの終端部は、シール部材３内で導通部材７に接続されている。
【００４５】
次に、カラーフィルタ基板９１の電極の構成について説明する。カラーフィルタ基板９１は、Ｙ方向にストライプ状の透明電極（走査電極）８が形成されている。各透明電極８の左端部或いは右端部は、図１及び図４に示すように、シール部材３内まで延在しており、且つ、シール部材３内の導通部材７に接続されている。なお、この導通部材７と接続される側の各透明電極８の終端部、即ち領域Ｅ１で示される部分は形状などが夫々異なっているが、その詳細については後述する。
【００４６】
以上に述べた、カラーフィルタ基板９１と素子基板９２とをシール部材３を介して貼り合わせた状態が図１に示されている。図示のように、カラーフィルタ基板９１の各透明電極８は、素子基板９２の各データ線３２に対して直交しており、且つ、横列をなす複数の画素電極１０と平面的に重なり合っている。このように、透明電極８と画素電極１０とが重なり合う領域がサブ画素ＳＧを構成する。
【００４７】
また、カラーフィルタ基板９１の透明電極８（即ち、カラーフィルタ基板９１側の走査線）と、素子基板９２の走査線３１とは、図示のように左辺側と右辺側との間で交互に重なり合っており、その透明電極８と走査線３１とは、シール部材３内の導通部材７を介して上下導通している。つまり、透明電極８たるカラーフィルタ基板９１の各走査線と、素子基板９２の各走査線３１との導通は、図示のように左辺側と右辺側との間で交互に実現されている。これにより、カラーフィルタ基板９１の透明電極８は、素子基板９２の走査線３１を介して、紙面左右に夫々位置する各ＹドライバＩＣ３３に電気的に接続されている。
【００４８】
次に、走査線の配線抵抗について説明する。表示領域内の各画素について、走査線は素子基板９２の走査線３１とカラーフィルタ基板９１の透明電極８（走査電極８）とにより構成される。即ち、素子基板９２のＹドライバＩＣ３３に接続された走査線３１は、シール部材３内の導電部材７を介してカラーフィルタ基板９１の透明電極８に接続されている。よって、各画素に対する走査線の配線抵抗は、それぞれ素子基板９２の走査線３１の配線抵抗と、カラーフィルタ基板９１の透明電極８の配線抵抗の和として与えられる。
【００４９】
一般的に、配線抵抗Ｒ（Ω）は、
Ｒ  ＝  Ｒｓ  ×  Ｌ  ／  Ｗ          （式１）
で算出される。なお、Ｒｓは、単位断面積当たりのシート抵抗（Ω／cm2）であり、Ｌは、図１に示す基準位置Ｘ０からの距離であり、Ｗは配線幅である。
【００５０】
よって、素子基板９２の走査線３１の配線抵抗ＲTFDは各走査線３１毎に異なる。即ち、図１に示す各走査線３１について配線幅が同一であるとすると、折れ曲がり部分３１ｂの位置が基準位置Ｘ０に近いものほど配線抵抗は小さく、折れ曲がり部分３１ｂの位置が基準位置Ｘ０から遠いもののど配線抵抗は大きくなる。図７にこの関係を示す。図７において、グラフ４１が素子基板９２の走査線３１の配線抵抗ＲTFDを示す。図示のように、配線抵抗ＲTFDは基準位置Ｘ０からの距離Ｌが大きいほど大きくなる。
【００５１】
カラーフィルタ基板９１側の透明電極８の配線抵抗をＲCFとすると、表示領域内の各画素についての合成配線抵抗Ｒtotalは、
Ｒtotal  ＝  ＲTFD＋  ＲCF
で与えられる。よって、各画素に対する走査線の合成配線抵抗Ｒtotalを均一にするためには、カラーフィルタ基板９１側の配線抵抗ＲCFが、基準位置Ｘ０に近いほど大きく、遠いほど小さくなるようにすればよい。この関係を図７に示す。図７におけるグラフ４０はカラーフィルタ基板９１側の配線抵抗ＲCFを示しており、基準位置Ｘ０からの距離が近い透明電極８ほど配線抵抗が大きく、遠い透明電極８ほど配線抵抗が小さい。カラーフィルタ基板９１側の配線抵抗ＲCFをこのように設定すれば、各画素に対する走査線の合成配線抵抗Ｒtotalを均一な値Ｒａとすることができる（グラフ４２参照）。これにより、クロストーク補正信号を与えてクロストーク補正する際に、各走査線の合成抵抗値のばらつきがなくなるので、クロストーク補正を効果的に実行することが可能となる。
【００５２】
上記のように、カラーフィルタ基板９１側の配線抵抗ＲCFが基準位置Ｘ０に近いほど大きく、遠いほど小さくなるように構成した透明電極８の構成例を図５に示す。図５は、図４に示すカラーフィルタ基板９１の領域Ｅ２の部分の拡大図である。また、図６（ａ）は図５におけるＢ−Ｂ’断面を示し、図６（ｂ）は図５におけるＣ−Ｃ’断面を示す。
【００５３】
図示のように、本実施形態では、抵抗調整領域Ｅ３内の形状を異ならせることにより、カラーフィルタ基板９１の各透明電極８の配線抵抗ＲCFを異ならせている。ここで、抵抗調整領域Ｅ３は、各透明電極８のうち、シール部材３内に位置する導通パッド８ａの部分と、表示領域Ｖとの間の領域である。
【００５４】
各透明電極８のうち、導通パッド８ａの部分は略矩形状をなし、その配線幅は例えば約２００μｍが好適である。図６（ａ）及び（ｂ）に示すように、各導通パッド８ａは、カラーフィルタ基板９１の下側基板２上に形成されており、シール部材３内で導通部材７と接続されている。各導通パッド８ａの間隔は約３０〜５０μｍ程度が好適である。一般に、シール部材３内の導通部材７の粒子径はその間隔よりも小さいため、導通部材７に起因した各走査線３１同士のショートを防止できる。
【００５５】
透明電極８のうち、導通パッド８ａより表示領域Ｖ側にはくびれ部分８ｂが形成されている。くびれ部分８ｂは全ての透明電極８で同一の配線幅ｄｂを有する。図６（ａ）及び（ｂ）に示すように、くびれ部分８ｂは、カラーフィルタ基板９１の保護層１８の端部上に形成される。即ち、図示のように、カラーフィルタ基板９１の保護層１８はシール部材３近傍において終了しており、シール部材３の内部には保護層１８は形成されない。これは、シール部材３の内部に保護層１８を形成すると、シール部材３の密着性が低下するなどの不具合が生じうるからである。よって、保護層１８は図示のようにシール部材３近傍に傾斜部分１８ａを有することになる（なお、図２においては保護層１８の端部は便宜上垂直に図示されているが、実際には図６（ａ）及び（ｂ）のように傾斜部１８ａが形成される）。よって、保護層１８上にスパッタリングにより透明電極８を形成する際に、傾斜部分１８ａは平坦な部分と比較して透明電極８が形成しにくくなる傾向がある。そこで、くびれ部分８ｂにおいては、保護層１８の傾斜部分１８ａ上であっても透明電極８が確実に形成できる程度の配線幅、例えば１０μｍ程度の配線幅を確保している。
【００５６】
図５に示すように、くびれ部分８ｂより表示領域Ｖ側、即ち抵抗調整領域Ｅ３内では、各透明電極８は異なる形状を有する。具体的には、図７のグラフ４０に示すように、図５における上方、即ち基準位置Ｘ０から遠い透明電極８ほど配線抵抗ＲCFが小さくなるように透明電極の幅ｄを調整している。配線抵抗は前述の式１により与えられるので、配線幅Ｗを大きくすれば配線抵抗Ｒを小さくすることができる。よって、図５における上方の透明電極８ほど、抵抗調整領域Ｅ３内の配線幅ｄが大きくなるように形成される。具体的には、図５において、透明電極８n、８n-1、８n-2の抵抗調整領域Ｅ３内の配線幅はそれぞれｄn、ｄn-1、ｄn-2であり、ｄn＞ｄn-1＞ｄn-2の関係がある。これにより、図５の上方から、透明電極８ｎ、８n-1、８n-2の順に配線抵抗が小さくなる。
【００５７】
透明電極８ｎ、８n-1、８n-2の間では、配線長さを同一とし、配線幅ｄにより配線抵抗に差をつけている。しかし、配線幅ｄを細くするのには限界がある。そこで、最小の配線幅まで配線幅を細くした後は、配線長さを長くすることにより透明電極８の配線抵抗を大きくする。透明電極８n-3はそのような例であり、抵抗調整領域Ｅ３内の一部分を上下方向に折り曲げて形成することにより、配線長さを長くし、配線抵抗を大きくしている。
【００５８】
このように、抵抗調整領域Ｅ３内において、配線太さ及び／又は配線長さを調整することにより、図７に示すように、基準位置Ｘ０から遠い透明電極８ほど配線抵抗ＲCFが小さくなり、近い透明電極ほど配線抵抗ＲCFが大きくなるように各透明電極を形成することができる。
【００５９】
なお、抵抗調整領域Ｅ３は、図示のように、表示領域Ｖの外側でシール部材３の内側の領域に設定され、より好ましくはくびれ部分８ｂより表示領域Ｖ側の領域、即ち保護層１８が平坦な領域に設定される。表示領域Ｖ内の透明電極８の配線幅ｄａは一定でなければならない。また、前述のように導通パッド８ａ及びくびれ部分８ｂの配線幅は各透明電極８で同一とすることが好ましい。よって、抵抗調整領域Ｅ３は導通パット８ａと表示領域Ｖの間の領域、より好ましくはくびれ部分８ｂと表示領域Ｖの間の領域とされる。
【００６０】
なお、図５に示すように、抵抗調整領域Ｅ３内の配線幅ｄは、表示領域Ｖ内の透明電極８の配線幅ｄａより細くする（ｄn-1＜ｄａ、透明電極８n-1及び８n-2を参照）のみならず、太くしても構わない（ｄn＞ｄa、透明電極８ｎを参照）。また、配線長さを長くする場合は、図５の透明電極８n-3のように矩形に折り曲げる他、鋸状に折り曲げてもよく、必要な配線長さを確保できればその形状は問わない。
【００６１】
[第２実施形態]
第２実施形態では、カラーフィルタ基板９１の構成は第１実施形態と同一であり、素子基板９２の構成が第１実施形態とは異なる。上記の第１実施形態では、素子基板９２の走査線３１は図３などに示すように本線部分３１ａと、それに対して略直角に折り曲げられた折れ曲がり部分３１ｂとにより構成されており、いずれの部分でも配線幅は同一であった。その代わりに、第２実施形態では、走査線３１の配線幅を異ならせることにより、素子基板側においても配線抵抗を調整している。
【００６２】
図８に、第２実施形態に係る素子基板９２の一部を示す。図８は、第２実施形態に係る素子基板９２の、図１の領域Ｅ１に対応する部分の拡大図である。なお、第２実施形態では、第１実施形態における走査線３１の代わりに、走査線５１が設けられている。
【００６３】
複数の走査線５１は、本線部分５１ａと、折れ曲がり部分５１ｂとを有している。各本線部分５１ａは、図３に示す第１実施形態の走査線３１と同様に、張り出し領域３６から額縁領域３８内にかけて形成されている。また、各本線部分５１ａは、各データ線３２に対して略平行で、且つ、一定の間隔δを隔てて形成されている。また、各本線部分５１ａの配線幅はＤ１である。
【００６４】
各折れ曲がり部分５１ｂは、導通パッド５１ｂａと、くびれ部分５１ｂｂと、幅広部分５１ｂｃとを有している。各導通パッド５１ｂａは、シール部材３内の導通部材７と接続されている。
【００６５】
幅広部分５１ｂｃは、くびれ部分５１ｂｂから本線部分５１ａにかけて、一定の間隔δを隔てて形成されている。また、図８に示すように、各幅広部分５１ｂｃは配線幅Ｗ´付近が最も広くなるように形成されている。また、各幅広部分５１ｂｃの配線幅Ｗ´は、図１に示す基準位置Ｘ０から折れ曲がり部分５１ｂまでの距離Ｌが遠くなるほど広くなるように形成されている。
【００６６】
前述の式１に基づけば、第１実施形態のように折れ曲がり部分３１ｂと本線部分３１ａの配線幅を等しくすると、各走査線３１の配線抵抗は主として配線長さのみに依存することとなる。即ち、基準位置Ｘ０からの距離が遠くなり、配線長さが長くなるほど配線抵抗は増加する。これに対して、第２実施形態では、図８に示すように、折れ曲がり部分５１ｂの幅広部分５１ｂｃにおいて、基準位置Ｘ０から遠い走査線５１ほど幅広部分５１ｂｃの配線幅Ｗ’が広くなるように各走査線５１が形成されている。よって、配線幅が一定である第１実施形態の場合と比較すると、幅広部分５１ｂｃの配線幅Ｗ’を広くした分だけ、その走査線５１の配線抵抗を小さくすることができる。これにより、素子基板９２上の複数の走査線５１間の配線抵抗の差を小さくすることができる。
【００６７】
第２実施形態による素子基板９２の配線抵抗のグラフを図９に示す。基準位置Ｘ０からの距離が遠い走査線５１ほど幅広部分５１ｂｃの配線幅を大きくするので、素子基板９２の配線抵抗ＲTFD  の値はグラフ４３に示すように、その傾きが小さくなる。即ち、基準位置Ｘ０に近い走査線５１の配線抵抗と、遠い走査線の配線抵抗との抵抗値の差が小さくなる。その結果、グラフ４４に示すように、カラーフィルタ基板９１の透明電極８の配線抵抗の差を小さくすることができる。つまり、素子基板９２側の各走査線５１間の抵抗差が小さいので、その分カラーフィルタ基板９１の各透明電極８間の配線抵抗の差を小さくすることができる。第２実施形態においても第１実施形態と同様に、カラーフィルタ基板９１では図５に示すように、抵抗調整領域Ｅ３内における透明電極８の配線形状を異ならせることにより各透明電極８の配線抵抗に差をつけ、各画素に対する走査線の合成配線抵抗を均一にする。しかし、第１実施形態の場合と比較すると、素子基板９２の各走査線５１の配線抵抗の差が小さいので、その分、カラーフィルタ基板９１上の各透明電極８の配線抵抗を調整する幅を小さくすることができ、抵抗調整領域Ｅ３内における配線形状の設計が容易となるという利点がある。
【００６８】
［電子機器］
次に、本発明による液晶表示装置１００を電子機器の表示装置として用いる場合の実施形態について説明する。
【００６９】
図１０は、本実施形態の全体構成を示す概略構成図である。ここに示す電子機器は、上記の液晶表示装置１００と、これを制御する制御手段６１０を有する。ここでは、液晶表示装置１００を、パネル構造体６０３と、半導体ＩＣなどで構成される駆動回路６０２とに概念的に分けて描いてある。また、制御手段６１０は、表示情報出力源６１１と、表示情報処理回路６１２と、電源回路６１３と、タイミングジェネレータ６１４と、を有する。
【００７０】
表示情報出力源６１１は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）などからなるメモリと、磁気記録ディスクや光記録ディスクなどからなるストレージユニットと、デジタル画像信号を同調出力する同調回路とを備え、タイミングジェネレータ６１４によって生成された各種のクロック信号に基づいて、所定フォーマットの画像信号などの形で表示情報を表示情報処理回路６１２に供給するように構成されている。
【００７１】
表示情報処理回路６１２は、シリアル−パラレル変換回路、増幅・反転回路、ローテーション回路、ガンマ補正回路、クランプ回路などの周知の各種回路を備え、入力した表示情報の処理を実行して、その画像情報をクロック信号ＣＬＫとともに駆動回路６０２へ供給する。駆動回路６０２は、走査線駆動回路、データ線駆動回路及び検査回路を含む。また、電源回路６１３は、上述の各構成要素にそれぞれ所定の電圧を供給する。
【００７２】
次に、本発明に係る液晶表示装置１００を適用可能な電子機器の具体例について図１１を参照して説明する。
【００７３】
まず、本発明に係る液晶表示装置１００を、可搬型のパーソナルコンピュータ（いわゆるノート型パソコン）の表示部に適用した例について説明する。図１１（ａ）は、このパーソナルコンピュータの構成を示す斜視図である。同図に示すように、パーソナルコンピュータ７１０は、キーボード７１１を備えた本体部７１２と、本発明に係る液晶表示パネルを適用した表示部７１３とを備えている。
【００７４】
続いて、本発明に係る液晶表示装置１００を、携帯電話機の表示部に適用した例について説明する。図１１（ｂ）は、この携帯電話機の構成を示す斜視図である。同図に示すように、携帯電話機７２０は、複数の操作ボタン７２１のほか、受話口７２２、送話口７２３とともに、本発明に係る液晶表示装置１００を適用した表示部７２４を備える。
【００７５】
なお、本発明に係る液晶表示装置１００を適用可能な電子機器としては、図１１（ａ）に示したパーソナルコンピュータや図１１（ｂ）に示した携帯電話機の他にも、液晶テレビ、ビューファインダ型・モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、ディジタルスチルカメラなどが挙げられる。
【００７６】
なお、上記の実施形態では、本発明をＴＦＤ素子を用いたアクティブマトリクス駆動方式の液晶表示装置に適用したが、本発明はパッシブマトリクス駆動方式の液晶表示装置にも適用可能である。パッシブマトリクス方式の液晶表示装置は、表示領域内においては、液晶を挟持する２枚の基板に、相互に直交する方向にストライプ状の電極が形成されるが、表示領域以外では、アクティブマトリクス駆動方式と基本的に同様に、一方の基板上に設けられたドライバＩＣからの配線が額縁領域に形成され、シール材内の導電粒子を介して他方の基板のストライプ電極に接続される。よって、パッシブマトリクス駆動方式の液晶表示装置においても、本発明により、配線抵抗を均一化することにより表示品質を改善することができる。
【００７７】
［クロストーク補正］
以下、クロストーク補正の実施例について説明する。
【００７８】
図１２は、本発明の液晶表示装置の全体ブロック図である。階調計数手段１０１は、マスク信号１０７とデータクロック１０９とに基づいて階調データ１０８を計数し、計数結果１１１を補正量決定手段１０２に出力する。ここで、マスク信号１０７は、階調データ１０８が有効である期間、すなわち実際に表示する階調データが送られてくる期間においてアクティブである。
【００７９】
補正量決定手段１０２は、データクロック１０９と、ラインクロック１１０と、上記計数結果１１１とに基づいて補正量データ１１２を決定し、その結果を印加電圧補正手段１０３に出力する。
【００８０】
印加電圧補正手段１０３は、データクロック１０９と、上記補正量データ１１２とに基づいて、印加電圧補正信号１１３を生成し、データ信号駆動回路１０４に出力する。
【００８１】
データ信号駆動回路１０４は、階調計数手段１０１で計数する階調データ１０８をシフトレジスタに蓄積する。シフトレジスタに保持された階調データ１０８はラインクロック１１０を基準にして、データ線Ｘ１〜Ｘｍにそれぞれのデータ信号を出力する。
【００８２】
走査信号駆動回路１０５は、Ｙ１〜Ｙｎの走査線にＹ１から順次選択電圧を出力し、液晶パネル１０６の液晶素子を時分割駆動する。
【００８３】
（実施例１）
クロストーク補正方法の一実施例を、図２〜図９を用いて、さらに詳細に説明する。
【００８４】
図１３は、パルス幅変調方式で８階調の階調表示を行う、６４０ドット×４８０ドットのＭＩＭ液晶表示装置に本発明を適用したものである。
【００８５】
階調計数回路２０１は、階調データ２０９と、マスク信号２０８と、データクロック２１０とに基づき、計数結果２１２を生成するが、図１４と図１７を用いて、階調計数回路２０１の動作をより詳細に説明する。
【００８６】
図１４は階調計数回路のブロック図、図１７はそのタイミング図である。図１４の階調７の補正量を計数するブロック３１２は、デコーダ３０１、重み付け回路３０２、論理和３０３及びカウンタ３０４で構成される。階調データ３０５は、３ビットのデジタル・データを用いた８階調を表現しており、また階調計数のブロックを各階調データごとに設けているため、階調計数回路は８ブロックから構成される。階調データの有効な期間は、マスク信号３０６により、与える。階調データが７に対応するブロック３１２では、デコーダ３０１によって階調データ３０５から７をデコーダ３０２によりデコードする。デコード信号３０８は、重み付け回路３０２で３レベルに重み付けされる。重み付け回路３０２は、階調データが７のデコード信号３０８を、図１７のようなタイミングで３レベルに重み付けして出力する。重み付け信号３０９は、重み付け信号１、重み付け信号２及び重み付け信号３からなる。階調データの値が７に対する重み付け信号１は、階調データが７のデコード結果がｈｉｇｈである期間すべてｈｉｇｈである。重み付け信号２は、階調データの値が２クロック分７であると１クロック分ｈｉｇｈになる。つまり階調データが７である期間の２分の１の期間ｈｉｇｈになる。重み付け信号３は、階調データの値が３クロック分７であると１クロック分ｈｉｇｈになる。このようにして各階調データごとに３レベルの重み付け信号を生成する。
【００８７】
各階調の計数ブロック内の論理和には、全ての階調の階調パルスの変化による影響度を４レベルに分類し、その影響度の大きな階調に対応するブロックの重み付け回路からは、最も重み付けの大きな重み付け信号１が入力される。その次の影響度に分類された階調の重み付け回路から、重み付け信号２が入力され、さらに、その次に影響のある階調に対応する重み付け回路からは、重み付け信号３が入力され、最も影響の少ない影響度に分類された階調の重み付け信号は入力しない。例えば、階調データの値が７に対応するブロック３１２の論理和３０３には、階調６の重み付け信号１のみが入力されるとすると、ブロック３１２の論理和３０３の出力は、カウンタ３０４のイネーブル信号３１０として入力されるので、カウンタ３０４は、論理和の出力がアクティブ（アクティブｈｉｇｈ）である期間、データクロック３０７に同期して、その出力が１ずつ加算される。インアクティブのときは、加算せずに出力の値を保持する。仮に走査線に選択電圧が印加されているすべての液晶素子に表示する階調データの値が７であったとすると、走査線１本あたりの液晶素子数は６４０であるから、階調データの値が７のブロックに対応するカウンタの計数結果３１１の値は６４０となる。また、仮に階調情報７が３２０個、階調６が３２０個であったとすると階調データの値が７のブロックに対応するカウンタの計数結果３１１の値は、４８０となる。
【００８８】
このようにして、階調計数回路２０１を用いて計数された計数結果２１２（図１３）は、補正量決定回路２０２に入力される。補正量決定回路２０２は、計数結果２１２と、ラインクロック２１１と、データクロック２１０に基づいて、ロード信号２１３と、補正量データ２１４と、イネーブル信号２１５を生成する。以下に、図１５、図１６および図１８を用いて図１３の補正量決定回路２０２の動作を説明する。
【００８９】
図１５は補正量決定回路のブロック図、図１６は階調表示基本クロック生成回路のブロック図、図１８はそのタイミング図である。図１５において、コントローラ４０１は、１走査期間の始まりを与えるラインクロック４０７と、階調データのラッチタイミングを与えるデータクロック４１０と、に基づいて、補正量テーブルＲＯＭ４０３のアドレスとして与える階調の計数結果を選択する選択信号４０５を生成する。
【００９０】
セレクタ４０２は、コントローラ４０１から出力される３ビットの選択信号４０５の値に基づき、各階調の計数結果４０４のうち一つの階調の計数結果を補正量テーブルＲＯＭ４０３に、アドレスとして出力する。補正量テーブルＲＯＭ４０３には、各階調の計数結果に対応する補正量データが書き込まれている。その補正量データＲＯＭ４０３には、選択された計数結果４０６が下位アドレスとして入力され、選択信号４０５が上位アドレスとして入力される。そして、補正量データＲＯＭ４０３は、各階調の計数結果に対応する補正量データ４０９を出力する。
【００９１】
次に、図１８の補正量決定回路のタイミング図に基づいて、その動作を説明する。
【００９２】
まず、ラインクロック４０７の立ち下がりを検出し、選択信号４０５を０に設定する。選択信号４０５は、０〜７の値をとる３ビットの信号で、セレクタ４０２は、選択信号４０５の値が０〜７に対応して階調０〜７の計数結果を選択し出力する。つまり、選択信号４０５が０である期間は、計数結果０の値であるａを選択し補正量データＲＯＭ４０３に出力する。続いて、データクロック４１０に同期してカウントアップされる選択信号４０５の出力に応じて、計数結果０、１、２、・・・７の値であるａ、ｂ、ｃ、・・・ｈを出力する。この入力によって補正量データＲＯＭ４０３は、対応する補正量データ４０９として、Ａ、Ｂ、Ｃ、・・・Ｈを出力する。また、コントローラ４０１は、後述する図１６のカウンタ５０１に、補正量データＲＯＭ４０３から出力された補正量データを図１３の階調表示基本クロック生成回路２０３にラッチするためのロード信号４１１として、ｌｏａｄ０〜ｌｏａｄ７を図１８に示すタイミングで出力する。
【００９３】
このようにして各階調の補正量データが補正量データＲＯＭ４０３から出力されるタイミングにあわせて各階調のロード信号が出力され、補正量データが図１３の階調表示基本クロック生成回路にロードされる。また図１６のカウンタ５０１には、補正量データ４０９をロードする期間、そのカウンタ５０１を停止させるため、コントローラ４０１からカウントイネーブル信号４０８を図１８に示すタイミングで与える。
【００９４】
次に図１３の階調表示基本クロック生成回路２０３について説明する。階調表示基本クロック生成回路２０３は、ロード信号２１３と、補正量データ２１４と、カウントイネーブル信号２１５に基づき、階調表示基本クロック２１６を生成する。ここで、階調表示基本クロックについて図２６を用いて説明する。階調表示基本クロックは、図２６に示すように、走査線により選択電圧が印加されている各液晶素子に対し、データ線の印加電圧を、各液晶素子に表示する階調に応じて印加するためのタイミングを生成する信号である。図１３のデータ信号駆動回路２０４は、階調表示基本クロックにより、表示階調数分のクロックを走査期間中に印加され、その各クロックの立ち下がりでデータ線の印加電圧をＯＦＦ電圧からＯＮ電圧に変化させる。例えば、ある液晶素子に階調５を表示させる場合は、その液晶素子に接続された走査線が選択電圧を印加されている走査期間中の３番めの階調表示基本クロックの立ち下がりからデータ線にＯＮ電圧を印加し始め、走査期間の終わりでＯＦＦ電圧に変化させる。他の階調についても図２６に示すように、それぞれの階調に対応する階調表示基本クロックの立ち下がりから、それぞれの階調を表示するためのＯＮ電圧の印加期間の始まりのタイミングを得る。
【００９５】
図１６を用いて階調表示基本クロック生成回路２０３の動作を説明する。
【００９６】
図１６は、階調表示基本クロック生成回路のブロック図である。
【００９７】
図１３の階調表示基本クロック生成回路は、図１６に示したように、各階調ごとにカウンタ５０１と、階調表示基本クロックの出力タイミングを生成するデコーダ５０２で構成されるブロック５１２を有し、各ブロックから出力される階調表示基本クロックのタイミングを生成する信号を論理和５０３で、その論理和をとり、Ｄフリップフロップ５１０によりハザードを除去し、前述の階調表示基本クロック５１１を生成する。
【００９８】
次に図１９のタイミング図を用いて階調表示基本クロック生成回路の動作を説明する。
【００９９】
図１６の上のブロックから階調７、階調６、・・・階調０に対応するものとすると、階調７のカウンタ５０１は、図１５のコントーラ４０１から出力されたカウンタのイネーブル信号５０５がアクティブ（アクティブｌｏｗ）のときにカウントアップする。各階調毎に設けられたカウンタには、イネーブル信号５０５がインアクティブである期間に補正量データ５０４がロード信号５１３〜５１５によってロードされており、その補正量データ５０４の値からカウントアップを始めることになる。階調７に対応するカウンタの出力５０６はデコーダ５０２によってデコードされる。このデコーダ５０２は階調表示基本クロックの階調７に対応するタイミングを生成する。例えば、デコードする値がｒ（つまり階調７を表示するために走査期間の始まりからｒクロック＋２分の１クロックの期間でＯＮ電圧を印加し始める。）であるとすると、カウンタ５０１は、Ｈからカウントアップしているので、図１９に示すように、イネーブル信号５０５がアクティブになってからｒ−Ｈクロック分の期間で階調表示基本クロックの階調７のタイミングを生成する信号５０７をｈｉｇｈに変化させる。このようにして、何も補正が無い場合（つまり補正の必要が無く、補正量データとして０がカウンタ５０１にロードされていた場合）、イネーブル信号の立ち下がりからｒクロック分の期間のタイミングで階調表示基本クロックを生成する信号５０７をｈｉｇｈに変化させていたのが、この例では、Ｈクロック分（同一走査線上の他の液晶素子の階調に応じた補正量分）だけｈｉｇｈに変化するタイミングを早めている。
【０１００】
このことにより、データ線にＯＮ電圧を印加するタイミングを、Ｈクロック分だけ早めることができ、液晶素子に印加される実効電圧の減少分を補正することができる。同様にして、階調６ではｓをデコードするものとすると、カウンタはＧからカウントアップするので、イネーブル信号の立ち下がりから、ｓ−Ｇクロック分の期間で階調表示基本クロックの階調６に対応するタイミングを生成し、Ｇクロック分の期間、データ線のＯＮ電圧の印加期間を増加させる。以下階調５〜階調０ついても同様である。
【０１０１】
この８本の階調表示基本クロックの各階調に対応するタイミング信号をを論理和５０３で論理和をとり、Ｄフリップフロップ５１０でデータクロック５０８の立ち下がりでラッチして、デコードによるハザード除去し階調表示基本クロック５１１として、図１３のデータ信号駆動回路２０４に出力する。
【０１０２】
次にデータ信号駆動回路２０４と走査信号駆動回路２０５の動作を図１３および図２１を用いて説明する。データ信号駆動回路２０４は、データクロック２１０によって階調データ２０９を取り込み、ラインクロック２１１に同期し、階調表示基本クロック２１６によりＯＮ電圧を印加するタイミングを得る。また、駆動電圧生成回路２０６から入力されるＶＤＤ、ＶＥＥを交流化信号２１７によって選択し、データ線にＯＮ電圧、ＯＦＦ電圧を印加する。走査信号駆動回路２０５はラインクロック２１１に同期して、１走査線ごとに走査線に順次、選択電圧を印加する。ＭＩＭ素子と液晶素子には、図２１に示すような電圧が印加される。
【０１０３】
データ線Ｘｉの灰色に塗られた部分が補正電圧である。Ｔ１の走査期間では、ΔＴの期間の書き込みパルス幅補正が行われる。
【０１０４】
以上説明したように、走査線によって同時に選択電圧を印加される液晶素子のデータ線に印加される電圧の変化による実効電圧の変動（本実施例では減少）を考慮して補正したＯＮ電圧を印加することで、液晶素子に階調を表示するのに適切な実効電圧を印加することができ、これにより、走査線ごとに実効電圧の変動がなくなり、表示パターンによって発生するクロストークを効果的に抑制することができ、その結果、表示むらのないきれいな画像を表示することができる。
【０１０５】
本実施例では各階調毎に補正を行っているが、データ線のオン電圧の印加時間が近い階調間では、表示パターンによる実効電圧の変動に階調間で差が少ないことから、このような複数の階調毎に補正することも可能である。この場合、回路規模を小さくすることができる。計数結果の重み付けの方法は、求める表示品質によって重み付けレベル数を変化させて対応できる。
【０１０６】
また、本実施例のＭＩＭ素子に限らずスイッチング素子として電流−電圧特性が非線形である他の非線形素子を用いた液晶パネルにおいても同様に補正できる。
【０１０７】
さらに、本発明は１ラインでデータ線に印加する電圧を補正するため、本実施例の１ライン反転駆動に限らず、フレーム反転や複数ライン反転等の駆動においても同様の効果がある。
【０１０８】
本実施例は、８階調表示の液晶表示装置であるが、８階調に限らず表示階調数が１６、３２、６４、と増加しても適用が可能である。そのような場合には、本実施例で８階調分設けた回路を、１６、３２、６４と階調に応じて設ければよい。
【０１０９】
ここで、すべての階調に対応する回路を設けると、回路規模が大きくなることが考えらられる。しかしながら、階調数が増加すると、隣接階調間で、データ線にＯＮ電圧を印加し始めるタイミングが近くなるため、近隣の階調間では、クロストーク・ノイズによる表示への影響がほとんど変わらなくなってくる。そこで、そのような複数の階調を１つのブロックと考えて、回路を構成することによって、階調数が増加しても適正な回路規模を保つことができる。
【０１１０】
（実施例２）
次にクロストーク補正の実施例２について、図２１〜図２３を用いて説明する。実施例１と同様に、６４０ドット×４８０ドット、８階調表示のＭＩＭ液晶表示装置に本発明を適用したものである。
【０１１１】
図２１は本実施例のブロック図、図２２は階調電圧補正回路のブロック図、図２３は印加電圧波形図である。
【０１１２】
階調計数回路１００１と、補正量決定回路１００２は実施例１と同様に動作する。階調計数回路１００１は、階調データ１００８、データクロック１００９及びマスク信号１０１１から階調計数結果１０１２を生成する。補正量決定回路１００２は、データクロック１００９、ラインクロック１０１０及び計数結果１０１２に基づき、ロード信号１０１３及び補正量データ１０１４を生成する。階調電圧補正回路１００３は、データクロック１００９、ロード信号１０１３及び補正量データ１０１４に基づき、階調電圧１０１６（８階調分の階調電圧）を生成する。
【０１１３】
図２２を用いて階調電圧補正回路１００３の動作を説明する。補正量データ１１０４は階調０に対応するラッチ回路１１０１にロード信号１１０６がアクティブであるときデータクロック１１０５によってラッチされる。続いてロード信号１１０７によって階調１に対応する補正量データ１１０４がラッチされ、最後に階調７の補正量データ１１０４がロード信号１１０８によってラッチされる。このラッチされた補正量データはラインクロック１１１２によって次段のＤフリップフロップ１１１３にロードされ、その値に応じてＤ／Ａ変換器１１０２から階調０に対応する階調電圧１１０９、階調１に対応する階調電圧１１１０、階調７に対応する階調電圧１１１１が出力される。
【０１１４】
データ信号駆動回路１００４は、階調データ１００８をマスク信号１０１１とデータクロック１００９で取り込み、ラインクロック１０１０と階調表示基本クロック１０１５とにより、データ線のＯＮ電圧の印加タイミングを決定し、さらに８本の階調電圧を選択して、印加電圧レベルとＯＮ電圧の印加タイミングを決定する。図２３の印加電圧波形図に示すように、Ｔ１の期間では、データ線に印加するＯＮ電圧の高さを灰色に塗った部分のΔＶだけ高くして書き込み補正電圧を加えて、液晶素子に印加される実効電圧の変動を補正する。このようにして各階調の実効電圧の変動に応じて補正電圧を変動させ、書き込み電圧の補正を行う。
【０１１５】
以上説明したようにデータ線のＯＮ電圧の高さによって実効電圧の減少を補正することで液晶素子に適切な実効電圧を印加することができ、これにより、走査線ごとに実効電圧の変動がなくなり、表示パターンによって発生するクロストークを効果的に抑制することができ、その結果、表示むらのないきれいな画像を表示することができる。
【０１１６】
（実施例３）
次にクロストーク補正の実施例３について、図２４および図２５を用いて説明する。実施例１と同様に、６４０×４８０ドット、８階調表示のＭＩＭ液晶表示装置に本発明を適用したものである。図２４は本実施例のブロック図、図２５は印加電圧波形図である。
【０１１７】
階調計数回路１３０１と、補正量決定回路１３０２と、階調表示基本クロック生成回路１３０３と、階調電圧補正回路１３０３は、実施例１と同様に動作し、階調電圧補正回路１３０４と、データ信号駆動回路１３０５は、実施例２と同様に動作する。階調計数回路１３０１は、階調データ１３０８と、データクロック１３０９と、マスク信号１３１１に基づき、階調計数結果１３１２を生成する。補正量決定回路１３０２は、データクロック１３０９と、ラインクロック１３１０と、計数結果１３１２に基づき、ロード信号１３１３と、補正量データ１３１４を生成する。階調表示基本クロック生成回路１３０３は、データクロック１３０９と、ロード信号１３１３と、補正量データ１３１４に基づき、階調表示基本クロック１３１５を生成し、これと並列に配置された階調電圧補正回路１３０４は、データクロック１３０９と、ロード信号１３１３と、補正量データ１３１４に基づき、階調電圧１３１６〜１３１８（８階調分の電圧）を生成する。データ信号駆動回路１３０５は、階調データ１３０８をマスク信号１３１１とデータクロック１３０９で取り込みラインクロック１３１０と階調表示基本クロック１３１５とにより、データ線のＯＮ電圧の印加タイミングを決定し、さらに８本の階調電圧を選択して印加電圧レベルを決定する。図１４の印加電圧波形に示すように、Ｔ１の期間では、データ線に印加するＯＮ電圧を灰色に塗り示した部分だけ、パルスの幅をΔＴの期間長くし、パルスの高さをΔＶ高くして、書き込み補正電圧を加えて、液晶素子に印加される実効電圧の変動を補正する。
【０１１８】
このようにして各階調の実効電圧の変動に応じて補正電圧を変動させ、書き込み電圧の補正を行う。
【０１１９】
以上説明したように、データ線の印加電圧の幅と高さによって、実効電圧の減少を補正することで、液晶素子に適切な実効電圧を印加することができ、これにより、走査線ごとに実効電圧の変動がなくなり、表示パターンによって発生するクロストークを効果的に抑制することができ、その結果、表示むらのないきれいな画像を表示することができる。
【０１２０】
さらに、本実施例の構成は、ＯＮ電圧の幅と高さの両方を変化させて補正しているから、より細かな補正が可能であり、その結果、実施例１又は実施例２の構成の場合よりも、クロストークをより効果的に抑制することができる。
【図面の簡単な説明】
【０１２１】
【図１】第１実施形態に係る液晶表示装置の電極及び配線の構成を示す平面図。
【図２】第１実施形態に係る液晶表示装置の断面構成を示す。
【図３】第１実施形態に係る素子基板の電極及び配線の構成等を示す平面図。
【図４】第１実施形態に係るカラーフィルタ基板の電極の構成を示す。
【図５】第１実施形態に係る走査線の要部を拡大した平面図を示す。
【図６】第１実施形態に係る走査線の要部を拡大した断面図を示す。
【図７】走査線及び透明電極と、基準位置からの距離との関係を示す。
【図８】第２実施形態に係る液晶表示装置の走査線の要部を拡大した平面図。
【図９】第２実施形態の走査線及び透明電極と基準位置からの距離との関係を示す。
【図１０】本発明の液晶表示装置を適用した電子機器の回路ブロック図。
【図１１】本発明の液晶表示装置を適用した電子機器の例。
【図１２】クロストーク補正を適用する液晶表示装置のブロック図。
【図１３】クロストーク補正の実施例１のブロック図。
【図１４】クロストーク補正の実施例１の階調計数回路のブロック図。
【図１５】クロストーク補正の実施例１の補正量決定回路のブロック図。
【図１６】クロストーク補正の実施例１の階調表示基本クロック生成回路の図。
【図１７】クロストーク補正の実施例１の階調計数回路のタイミング図。
【図１８】クロストーク補正の実施例１の補正量決定回路のタイミング図。
【図１９】クロストーク補正の実施例１の階調表示基本クロック生成回路の図。
【図２０】クロストーク補正の実施例１の液晶駆動電圧波形図。
【図２１】クロストーク補正の実施例２のブロック図。
【図２２】クロストーク補正の実施例２の階調電圧補正回路のブロック図。
【図２３】クロストーク補正の実施例２の液晶駆動電圧波形図。
【図２４】クロストーク補正の実施例３のブロック図。
【図２５】クロストーク補正の実施例３の液晶駆動電圧波形図。
【図２６】階調表示基本クロックとデータ線の印加電圧の関係を示す図。
【符号の説明】
【０１２２】
１  上側基板、  ２  下側基板、  ３  シール部材、  ６  着色層、  ７  導通部材、  ８  透明電極、  １０  画素電極、  ３１、５１  走査線、  ３２  データ線、９１  カラーフィルタ基板、  １００  液晶表示装置、  １０２  素子基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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