(57)【要約】    【課題】小型化が可能で、立ち上がり電圧を自由に設計でき、かつ静電耐圧に優れた静電保護素子を提供するとともに、この静電保護素子とＨＥＭＴなどの能動素子とを同一基板上に設けた半導体装置を提供する。    【解決手段】半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成する。また、かかる構成の静電保護素子を、高電子移動度トランジスタとともに、能動層を形成した同一の基板上に設ける。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成したことを特徴とする静電保護素子。
【請求項２】
高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置であって、
前記静電保護素子は、
第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成したことを特徴とする半導体装置。
【請求項３】
半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成することを特徴とする静電保護素子の製造方法。
【請求項４】
高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置の製造方法であって、
前記静電保護素子は、
第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、静電保護素子及びその製造方法、並びに半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体装置の入力端子に静電気によるサージ電流が流れた場合に半導体装置が破壊されるのを防止するため、半導体装置内に静電保護素子を設けていた。また、かかる静電保護素子を備える半導体装置を製造する場合、静電保護素子と、ロジック回路等を含む内部回路に設ける電界効果トランジスタなどの能動素子とを同時に形成する方法が知られている。
【０００３】
前記能動素子の一例として、高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ：ＨＥＭＴ）が知られている。化合物半導体を用いた電界効果トランジスタのうち、特にエピタキシャル基板を用いた前記高電子移動度トランジスタ（以下「ＨＥＭＴ」という）は、電子移動度が高く、高周波特性に優れているため、携帯電話のＲＦ回路等のような高周波領域の分野で広く用いられている。
【０００４】
しかし、前記ＨＥＭＴは、その構造上、静電破壊に対する強度が低く、特に、前述したように携帯電話のＲＦ送受信回路に使われているパワーアンプの中にあるバイアス調整用回路やアンテナスイッチのロジック回路に内蔵されたゲート幅の小さい、例えば１０〜２０μｍのＨＥＭＴは、非常に低い静電耐圧しかなく、静電破壊が起こりやすいので、静電保護素子を設けることは必須であり、そのような構成の半導体装置が提案されている（例えば特許文献１を参照。）。
【０００５】
ここで、従来の静電保護素子とＨＥＭＴとを備える半導体装置を一例を図９及び図１０に示す。図９はこの半導体装置の断面視による説明図、図１０は静電保護素子部分を示す平面視による説明図である。
【０００６】
図９において、１００はＧａＡｓの半絶縁性基板であり、その上にＧａＡｓバッファー層１１０、ＩｎＧａＡｓチャネル層１２０、ＡｌＧａＡｓスペーサー層１３０、ＡｌＧａＡｓドーピング層１４０、ＡｌＧａＡｓ障壁層１５０、ＧａＡｓキャップ層１６０が、順次、エピタキシャル成長されている。１７０は前記ＧａＡｓキャップ層１６０の上に形成された、例えば窒化シリコン（ＳｉＮ）からなる絶縁膜である。１８０は素子分離領域であり、エッチングすることによって素子間分離を行っている。１９１はＨＥＭＴのゲート電極、１９２及び１９３は静電保護素子の２つの電極であり、それぞれショットキー電極となっている。また、１９４、１９５はＨＥＭＴのソースとドレインとなるオーミック電極である。
【０００７】
このように、ＨＥＭＴを用いたＩＣにおける静電保護素子は、能動層となる前記ＧａＡｓキャップ層１６０と、これに接合された２つのショットキー電極１９２，１９３によって形成されることになる。
【特許文献１】特開２００２−９２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、静電保護素子の能動層となる前記ＧａＡｓキャップ層１６０は、元来前記ＨＥＭＴのソース電極及びドレイン電極のコンタクト抵抗を低減させるためのエピタキシャル層であり、一般的にその膜厚は５０ｎｍ程度でしかない。
【０００９】
そのため、このＧａＡｓキャップ層１６０を能動層として設けられる静電保護素子は、サージによる大電流を流せるように、図１０に示すようにデバイス幅Ｄを大きくとらなければならなかった。
【００１０】
このように、十分な静電耐圧が得られるようにデバイス幅Ｄを広げざるをえない静電保護素子は、半導体装置上に占める面積が大きくなってしまうので、時代の要求である半導体装置のさらなる小型化を阻む要因となっている。
【００１１】
本発明は、上記課題を解決することのできる静電保護素子及びその製造方法、並びに半導体装置及びその製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１２】
請求項１記載の本発明では、半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成した静電保護素子とした。
【００１３】
請求項２記載の本発明では、高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置であって、前記静電保護素子は、第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成した。
【００１４】
請求項３記載の本発明では、半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成する静電保護素子の製造方法とした。
【００１５】
請求項４記載の本発明では、高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置の製造方法であって、前記静電保護素子は、第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成することとした。
【発明の効果】
【００１６】
（１）請求項１記載の本発明では、半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成した。したがって、積層した第１〜第３の能動層により、ｐｎ接合のダイオードが縦に２個並んだものと等価な構造の静電保護素子となすことができ、サージなどによる電流を縦方向に流せることから、一つの能動層に２つの電極をショットキー接合した従来の静電素子よりもデバイス幅を小さくでき、静電保護素子を小型化することができる。
【００１７】
（２）請求項２記載の本発明では、高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置であって、前記静電保護素子は、第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成した。したがって、積層した第１〜第３の能動層により、ｐｎ接合のダイオードが縦に２個並んだものと等価な構造の静電保護素子を備える半導体装置となすことができ、前記静電保護素子では、サージなどによる電流を縦方向に流せることから、一つの能動層に２つの電極をショットキー接合した従来の静電素子よりもデバイス幅を小さくでき、半導体装置の小型化に寄与することができる。
【００１８】
（３）請求項３記載の本発明では、半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成するようにした。したがって、積層した第１〜第３の能動層により、ｐｎ接合のダイオードが縦に２個並んだものと等価な構造の静電保護素子となすことができ、サージなどによる電流を縦方向に流せることから、一つの能動層に２つの電極をショットキー接合した従来の静電素子よりもデバイス幅の小さい小型の静電保護素子を提供することができる。
【００１９】
（４）請求項４記載の本発明では、高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置の製造方法であって、前記静電保護素子は、第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成するようにした。したがって、積層した第１〜第３の能動層により、ｐｎ接合のダイオードが縦に２個並んだものと等価な構造の静電保護素子を備える半導体装置となすことができ、前記静電保護素子では、サージなどによる電流を縦方向に流せることから、一つの能動層に２つの電極をショットキー接合した従来の静電素子よりもデバイス幅を小さくした小型の半導体装置を提供することが可能となる。
【発明を実施するための最良の形態】
【００２０】
本発明は、半導体基板上に、第１の導電型不純物を含有する第１の能動層を形成し、この第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成したものである。
【００２１】
すなわち、本実施の形態に係る静電素子は、第１の導電型をｎ型、第２の導電型をｐ型とすると、半導体基板上にエピタキシャル成長されたｎ型ドーピング層とｐ型ドーピング層とｎ型ドーピング層により形成されたもので、かかる静電保護素子の電極が前記２つのｎ型ドーピング層にそれぞれ形成されてダイオード構造を形成している。
【００２２】
このように、本実施の形態に係る静電保護素子は、半導体基板上に積層した前記第１〜第３の能動層により、ｐｎ接合のダイオードが縦に２個並んだものと等価な構造の静電保護素子としたものであり、サージなどによる電流を縦方向に流せる。したがって、一つの能動層に２つの電極をショットキー接合した従来の静電素子よりもデバイス幅を小さくでき、静電保護素子を小型化することができる。
【００２３】
この静電保護素子は、導電型不純物含有層を能動層とする高電子移動度トランジスタ（以下「ＨＥＭＴ：Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ」という）と同一基板上に設ける場合に好適である。
【００２４】
すなわち、静電保護素子をＨＥＭＴ構造の一部またはその上に設けるものであり、高電子移動度トランジスタと静電素子とを、能動層を形成した同一の基板上に設けた半導体装置であって、前記静電保護素子は、第１の導電型不純物を含有する第１の能動層に第１の電極を設ける一方、前記第１の能動層の一部領域上に、第２の導電型不純物を含有する第２の能動層を形成するとともに、この第２の能動層上に第１の導電型不純物を含有する第３の能動層を形成し、この第３の能動層に第２の電極を形成することができる。
【００２５】
かかる半導体装置でも、積層した前記第１〜第３の能動層により、ｐｎ接合のダイオードが縦に２個並んだものと等価な構造の静電保護素子を備える半導体装置となすことができ、前記静電保護素子では、サージなどによる電流を縦方向に流せることから、一つの能動層に２つの電極をショットキー接合した従来の静電素子よりもデバイス幅を小さくできることから半導体装置の小型化に寄与することができる。
【００２６】
このように、本実施の形態に係る静電保護素子、及びその製造方法を用いることによって、ＨＥＭＴを用いたＩＣにおける静電保護素子の立ち上がり電圧を自由に設計できるとともに、なおかつ静電耐圧に優れた小型の半導体装置を製造することが可能となる。
【００２７】
以下、図面を参照しながら本発明の実施の形態をより具体的に説明する。図１はＨＥＭＴと静電保護素子とを同一基板上に設けた本実施の形態に係る半導体装置を示す断面視による説明図である。
【００２８】
図１に示すように、本実施の形態に係る半導体装置は、ＧａＡｓ半絶縁性基板３１上に、従来構造と同様にＧａＡｓバッファ層３２と、ＩｎＧａＡｓチャネル層３３と、ＡｌＧａＡｓスペーサー層３４と、ＡｌＧａＡｓドーピング層３５と、ＡｌＧａＡｓ障壁層３６と、静電保護素子の第１の能動層となる第１のＧａＡｓキャップ層３７とが積層されるとともに、静電保護素子を形成するための静電保護素子形成領域１０には、さらにｐ−ＡｌＧａＡｓ層３８と、第２の能動層となる第２のＧａＡｓキャップ層３９が順次エピタキシャル成長されている。
【００２９】
前記ｐ−ＡｌＧａＡｓ層３８は、例えばＺｎからなるｐ型不純物がドーピングされている。
【００３０】
また、前記第２のＧａＡｓキャップ層３９は、前記第１のＧａＡｓキャップ層３７と同じｎ型不純物、本実施の形態ではＳｉが同じ濃度でドーピングされている。
【００３１】
また、一部のｐ−ＡｌＧａＡｓ層３８と第２のＧａＡｓキャップ層３９はエッチングにより除去されている。
【００３２】
そして、前記第１のＧａＡｓキャップ層３７上に第１の電極１１が形成され、第２のＧａＡｓキャップ層３９上には第２の電極１２が形成されており、それぞれオーミック電極を形成している。
【００３３】
一方、静電保護素子形成領域１０以外のｐ−ＡｌＧａＡｓ層３８と第２のＧａＡｓキャップ層３９は、前述したようにエッチング除去され、第１のＧａＡｓキャップ層３７も静電保護素子形成領域１０と、ＨＥＭＴのソース電極形成部２１とドレイン電極形成部２２以外はエッチング除去されている。なお、図１中、２１ａはオーミック電極からなるＨＥＭＴのソース電極、２２ａは同じくオーミック電極からなるＨＥＭＴのドレイン電極、２３はショットキー電極からなるＨＥＭＴのゲート電極、４０はＳｉＮからなる絶縁膜である。
【００３４】
また、本実施の形態における素子間の分離は、エッチングによるエピタキシャル層を除去することにより行っているが、例えばホウ素によるイオン注入により素子間分離を行うこともできる。
【００３５】
上記構成により、本実施の形態に係る静電保護素子は、第１の電極１１と第２の電極１２を有するダイオード構造が構成され、立ち上がり電圧はｐ−ＡｌＧａＡｓ層３８のｐ型不純物濃度、膜厚及びＡｌの組成比によって自由に制御することが可能となっている。
【００３６】
このように、本実施の形態によれば、サージなどによる電流は、第１のＧａＡｓキャップ層３７、ｐ−ＡｌＧａＡｓ層３８、第２のＧａＡｓキャップ層３９により構成されるエピタキシャル構造の縦方向に流れるようになり、従来の静電素子のように、一つの能動層に２つの電極をショットキー接合した構造のものに比べて小型化することが可能となる。
【００３７】
ここで、本実施の形態に係る半導体装置を製造する手順について、図２〜図８を参照しながら説明する。
【００３８】
先ず、図２に示すように、ＧａＡｓ半絶縁性基板３１上に、ＨＥＭＴを形成するのに必要なＧａＡｓバッファ層３２と、ＩｎＧａＡｓチャネル層３３と、ＡｌＧａＡｓスペーサー層３４と、ＡｌＧａＡｓドーピング層３５と、ＡｌＧａＡｓ障壁層３６と、第１のＧａＡｓキャップ層３７と、ｐ−ＡｌＧａＡｓ層３８と、第２のＧａＡｓキャップ層３９とを順次、エピタキシャル成長させる。
【００３９】
ここで、前記ｐ−ＡｌＧａＡｓ層３８は、例えばＺｎからなるｐ型不純物がドーピングされており、その濃度は、静電保護素子に必要とされる立ち上がり電圧の値によって決められている。またＡｌの組成比及び膜圧についても、ドーピング濃度同様に立ち上がり電圧値により決められる。
【００４０】
また、前記第２のＧａＡｓキャップ層３９は、前述したように、第１のＧａＡｓキャップ層３７と同じｎ型不純物（Ｓｉ）が同じ濃度でドーピングされている。
【００４１】
次いで、図３に示すように、エピタキシャル層によって形成されるデバイス、すなわち本実施の形態におけるＨＥＭＴを形成するためのＨＥＭＴ形成領域２０及び静電保護素子を形成する静電素子形成領域１０以外のエピタキシャル層を、例えば燐酸と過酸化水素水と水の混合液からなるエッチング液にてエッチング除去する。
【００４２】
次いで、図４に示すように、静電保護素子形成領域１０の一部を除き、ｐ−ＡｌＧａＡｓ層３８と第２のＧａＡｓキャップ層３９を前記同様のエッチング液でエッチングして除去する。
【００４３】
その後、図５に示すように、静電保護素子形成領域１０の一部とＨＥＭＴ形成領域２０のソース電極形成部２１及びドレイン電極形成部２２を残して、第１のＧａＡｓキャップ層３７を例えばクエン酸と過酸化水素水の混合液を使ってエッチング除去する。
【００４４】
次いで、図６に示すように、例えばＳｉＮからなる絶縁膜４０を堆積した後、静電保護素子形成領域１０の一部を二箇所同時に開口し、第１開口部４０ａと第２開口部４０ｂを設ける。このとき、前記第１開口部４０ａは第１のＧａＡｓキャップ層３７上に、第２開口部４０ｂは第２のＧａＡｓキャップ層３９上に形成する。
【００４５】
次に、これら第１開口部４０ａ及び第２開口部４０ｂに、ＨＥＭＴのソース電極２１ａ及びドレイン電極２２ａ（図１参照）と同じ材料、すなわち、下からＡｕＧｅ、Ｎｉ、Ａｕの多層膜を蒸着やスパッタリングで堆積してパターニングし、図７に示すように、第１の電極１１と第２の電極１２とを形成する。
【００４６】
その後、ＨＥＭＴのソース電極２１ａとドレイン電極２２ａと、第１の電極１１と第１のＧａＡｓキャップ層３７と、第２の電極１２と第２のＧａＡｓキャップ層３９とのコンタクト抵抗をそれぞれ低減させるためアロイ処理を行う。
【００４７】
そして、最後にＨＥＭＴのゲート電極２３を形成し、各素子の電極を配線で結ぶことにより、図１に示したＨＥＭＴと静電素子とが同一基板上に設けられた半導体装置が完成することになる。
【００４８】
上述してきた手順により製造された半導体装置における静電保護素子は、ＧａＡｓ半絶縁性基板３１上にエピタキシャル成長されたｎ型ドーピング層である第１のＧａＡｓキャップ層３７と、ｐ型ドーピング層であるｐ−ＡｌＧａＡｓ層３８と、ｎ型ドーピング層である第２のＧａＡｓキャップ層３９により形成されている。そして、かかる静電保護素子の第１の電極１１と第２の電極１２とが２つのｎ型ドーピング層にそれぞれ形成されてダイオード構造を形成していることから、ｐｎ接合面を広くとることができ、サージなどによる電流を縦方向に流せることになって、デバイス幅を小さくして小型化することができる。
【図面の簡単な説明】
【００４９】
【図１】本実施の形態に係る半導体装置を示す断面視による説明図である。
【図２】同半導体装置の製造工程の一つを示す説明図である。
【図３】同半導体装置の製造工程の一つを示す説明図である。
【図４】同半導体装置の製造工程の一つを示す説明図である。
【図５】同半導体装置の製造工程の一つを示す説明図である。
【図６】同半導体装置の製造工程の一つを示す説明図である。
【図７】同半導体装置の製造工程の一つを示す説明図である。
【図８】従来の半導体装置の断面視による説明図である。
【図９】同半導体装置の静電保護素子部分を示す平面視による説明図である。
【符号の説明】
【００５０】
３１  ＧａＡｓ半絶縁性基板
３２  ＧａＡｓバッファ層
３３  ＩｎＧａＡｓチャネル層
３４  ＡｌＧａＡｓスペーサー層
３５  ＡｌＧａＡｓドーピング層
３６  ＡｌＧａＡｓ障壁層
３７  第１のＧａＡｓキャップ層
３８  ｐ−ＡｌＧａＡｓ層
３９  第２のＧａＡｓキャップ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005197495.tif 000008
【図７】
2005197495.tif 000009
【図８】
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【図９】
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