(57)【要約】【課題】  相補回路を構成する電界効果型トランジスタのしきい値電圧を駆動電圧に対応させて最適化することにより、相補回路の動作の安定性を向上した電気光学装置、およびそれを備えた電気光学装置を提供すること。【解決手段】  電気光学装置のＴＦＴアレイ基板において、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路では、ＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴを、しきい値電圧制御用のバックゲートを備えた４端子構造とする。そして、いずれのＣＭＯＳ回路においても、しきい値電圧の差の絶対値Ｖth-dが、そのＣＭＯＳ回路の駆動電圧に対して０．２５倍から１倍の範囲、好ましくは０．５倍から１倍の範囲に設定する。【選択図】    図１
2005070630.tif 000002
【特許請求の範囲】
【請求項１】
電気光学物質を保持するための基板上には、マトリクス状に配置された複数の画素の各々に対応する画素スイッチング用の電界効果型トランジスタと、前記複数の画素を駆動するための駆動回路を構成する駆動回路用の電界効果型トランジスタとが形成され、
前記複数の電界効果型トランジスタには、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１の相補回路、および第２の相補回路を構成するＮチャネル型電界効果型トランジスタおよびＰチャネル型電界効果型トランジスタが含まれた電気光学装置において、
前記Ｎチャネル型電界効果型トランジスタおよび前記Ｐチャネル型電界効果型トランジスタについては、しきい値電圧制御用のバックゲートを備えた４端子構造として構成するとともに、
前記４端子構造のＮチャネル型電界効果型トランジスタのバックゲート−ソース間に印加される電位の平均値で定義されるバックゲート電位、および前記４端子構造のＰチャネル型電界効果型トランジスタのバックゲート−ソース間に印加される電位の平均値で定義されるバックゲート電位をそれぞれＶb-ＮchおよびＶb-Ｐchとしたとき、
同一の相補回路を構成する前記４端子構造のＮチャネル型電界効果型トランジスタおよび前記４端子構造のＰチャネル型電界効果型トランジスタでは、バックゲート電位Ｖb-Ｎchとバックゲート電位Ｖb-Ｐchが相違し、かつ、
前記第１の相補回路と前記第２の相補回路とでは、前記４端子構造のＮチャネル型電界効果型トランジスタのバックゲート電位Ｖb-Ｎchまたは前記４端子構造のＰチャネル型電界効果型トランジスタのバックゲート電位Ｖb-Ｐchの少なくとも一方が相違していることを特徴とする電気光学装置。
【請求項２】
請求項１において、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧をそれぞれＶth-ＮchおよびＶth-Ｐchとしたとき、
前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、以下の式
｜（（Ｖth-Ｎch）−（Ｖb-Ｎch））−（（Ｖth-Ｐch）−（Ｖb-Ｐch））｜
で求められる値Ｖth-dが当該相補回路の駆動電圧に対して０．２５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項３】
請求項２において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、前記の値Ｖth-dが当該相補回路の駆動電圧に対して０．５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項４】
請求項２または３において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路は、
｜（（Ｖth-Ｎch）−（Ｖb-Ｎch））＋（（Ｖth-Ｐch）−（Ｖb-Ｐch））｜
で求められる値が当該相補回路の駆動電圧の１／４倍以下であることを特徴とする電気光学装置。
【請求項５】
請求項２ないし４のいずれかにおいて、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧の最小値、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧の最大値をそれぞれＶth-ＮchおよびＶth-Ｐchとすることを特徴とする電気光学装置。
【請求項６】
請求項１において、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をそれぞれＶon-off-ＮchおよびＶon-off-Ｐchとしたとき、
前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、以下の式
｜（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））−（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））｜
で求められる値Ｖon-off-ｄが当該相補回路の駆動電圧に対して０．２５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項７】
請求項６において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、前記の値Ｖon-off-ｄが当該相補回路の駆動電圧に対して０．５倍から１倍の範囲であることを特徴とする電気光学装置。
【請求項８】
請求項６または７において、前記第１の相補回路と前記第２の相補回路のうちの少なくとも一方の相補回路では、以下の式
｜（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））＋（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））｜
で求められる値が当該相補回路の駆動電圧に対して１／４倍以下であることを特徴とする電気光学装置。
【請求項９】
請求項６ないし８のいずれかにおいて、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最小値、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最大値をそれぞれＶon-off-ＮchおよびＶon-off-Ｐchとすることを特徴とする電気光学装置。
【請求項１０】
請求項６ないし９のいずれかにおいて、前記所定の一定電圧Ｖds-Ｎchが＋１Ｖから＋２０Ｖであり、かつ前記所定の一定電圧Ｖds-Ｐchが−１Ｖから−２０Ｖであり、かつ、前記所定の値Ｒon-offが１ＭΩ／μｍから１ＧΩ／μｍであることを特徴とする電気光学装置。
【請求項１１】
請求項１ないし１０のいずれかにおいて、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、前記４端子構造のＮチャネル型電界効果型トランジスタのバックゲート電位Ｖb-Ｎchが負の電位であり、前記４端子構造のＰチャネル型電界効果型トランジスタのバックゲート電位Ｖb-Ｐchが正の電位であることを特徴とする電気光学装置。
【請求項１２】
請求項１ないし１１のいずれかにおいて、前記第１の相補回路および前記第２の相補回路は、いずれも前記駆動回路に構成されていることを特徴とする電気光学装置。
【請求項１３】
請求項１ないし１２のいずれかにおいて、前記電界効果型トランジスタは、能動層が多結晶シリコンからなる薄膜トランジスタであることを特徴とする電気光学装置。
【請求項１４】
請求項１ないし１３のいずれかにおいて、前記電気光学物質は、前記電気光学装置用基板と対向基板との間に保持された液晶であることを特徴とする電気光学装置。
【請求項１５】
請求項１ないし１３のいずれかにおいて、前記電気光学物質は、前記電気光学装置用基板上で発光素子を構成する有機エレクトロルミネッセンス材料であることを特徴とする電気光学装置。
【請求項１６】
請求項１ないし１５のいずれかに規定する電気光学装置を用いたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧が相違する複数の相補回路を同一基板上に備えた電気光学装置、およびこの電気光学装置を用いた電子機器に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型液晶装置や、有機エレクトロルミネッセンス表示装置などの電気光学装置では、電気光学物質を保持する基板上に、画素スイッチング用のアクティブ素子として複数の薄膜トランジスタ（電界効果型トランジスタ／以下、ＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）という）が形成されているとともに、同一基板上に駆動回路を構成する駆動回路用ＴＦＴが形成される場合があり、このようなタイプの電気光学装置は、駆動回路内蔵型電気光学装置と称せられる。
【０００３】
このような駆動回路では、図１２（Ａ）、（Ｂ）に示すように、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとによって相補回路が構成されており、このような相補回路では、動作の高速化および低消費電力化の観点から、ＴＦＴのしきい値電圧の絶対値をできるだけ０Ｖに近づける構成、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴのしきい値電圧をできるだけ等しい電圧値とする構成、Ｎチャネル型ＴＦＴやＰチャネル型ＴＦＴのしきい値電圧のばらつきを小さくする構成などが提案されている（例えば、特許文献１を参照）。
【０００４】
また、駆動回路内蔵型電気光学装置では、画素スイッチング用のＴＦＴにオフ電流が小さいことが求められ、駆動回路用ＴＦＴではオン電流が大きいことが求められることから、画素スイッチング用のＴＦＴと駆動回路用ＴＦＴとでトランジスタの特性を異なるように構成することも提案されている（例えば、特許文献２を参照）。
【０００５】
さらにしきい値の制御、あるいはオン電流とオフ電流の両立のためにトランジスタにバックゲートを設けて４端子構造とすることも提案されている（例えば、特許文献３を参照）。
【０００６】
ここで、相補回路の駆動電圧は当該回路に入力される複数の電源や信号の最大電位差で定義されるもので、従来、液晶などといった電気光学物質をオンオフさせるためのしきい値電圧やＩＣの出力信号レベルなどといった外的要因によって決定されている。一般的に、ＩＣから出力される制御入力信号、すなわち、クロック信号やスタートパルス信号は、１Ｖ〜５Ｖ位の比較的小さな電圧振幅である。また、回路の消費電力は駆動電圧の２乗に比例するので、可能な限り、低い電圧で駆動することが好ましい。それ故、シフトレジスタなどといった論理回路では、ＴＦＴの特性が許容する限り、駆動電圧を低い電圧に設定するのが望ましい。但し、回路が高周波（高速動作）であるほど、高い駆動電圧を必要とする。また、液晶の配向状態などを黒レベルと白レベルとに切換えるには電位差として３Ｖ〜５Ｖ程度必要であり、極性を反転させる必要から、電圧振幅のトータル幅としては６Ｖ〜１０Ｖ程度必要であるが、走査バスラインに印加される信号の振幅は、画素スイッチング用トランジスタのしきい値電圧を考慮するとそれより高い必要があるため、８Ｖ〜２０Ｖ程度が必要である。それ故、走査線駆動回路とデータ線駆動回路を比較した場合、データ線駆動回路では駆動電圧が低く、走査線駆動回路では駆動電圧が高くすることが本来は好ましい。
【０００７】
しかしながら、従来はそもそもＴＦＴの特性が低く、内蔵できる回路が限られていた上に回路の駆動電圧がほとんどＴＦＴ特性によって決まっていたため、このように駆動電圧を回路によって変えることはあまり一般的では無かった。
【特許文献１】特開平７−２７３３４９号公報
【特許文献２】特開平９−２６６３１６号公報
【特許文献３】特開２００１−５１２９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来は、ＴＦＴのしきい値電圧が全体的に高く、相補回路の低電圧化が難しかったため、表示装置全体を８Ｖ〜１２Ｖで駆動せざるを得なかった。このため、内蔵周辺回路の駆動電圧と表示部への印加電圧のバランスがある程度、確保されていたので、低消費電力化や保持容量低減などの観点からＴＦＴのしきい値電圧の絶対値をできるだけ０Ｖに近づける、あるいは画素スイッチング用のＴＦＴと駆動回路用ＴＦＴとでしきい値電圧を異なる値に設定するなどの検討しかなされていなかった。しかしながら、近年、ポリシリコン膜の結晶化技術やゲート絶縁膜形成技術が向上し、しきい値電圧の低いＴＦＴの製造が可能になり、内蔵の周辺回路の駆動電圧と表示部への印加電圧のバランスが大きく崩れつつある。
【０００９】
すなわち、周辺の論理回路は７Ｖ以下での回路駆動も可能になっており、消費電流の低減などの観点から、今後ますます駆動電圧が低下していくことが予想されるが、電気光学装置においては、電気光学物質のしきい値電圧があるために表示部へ印加する電圧は一定以下にできない事情があり、回路によって駆動電圧が大きく異なる回路が混在する傾向にある。しかも、今後さらに、ＳＯＰに向けて多くの回路を同一基板上に集積していくと、ますます回路によって駆動電圧が相違する状態になっていかざるを得ない。例えば、高周波数で駆動する回路にはトランジスタのオン電流が必要なためにより高い駆動電圧が必要であるし、低周波数回路は消費電力低減のため、低い駆動電圧で動作させたいという事情がある。
【００１０】
このような状況下で、電気光学装置全体をしきい値電圧の低いＴＦＴで構成した場合、駆動電圧が高い相補回路では、誤動作が発生するという問題点がある。この点について、図面を参照して説明する。
【００１１】
図１２（Ａ）に示すような相補回路によってインバータを構成して駆動電圧１０Ｖで使用する場合、入力信号ＩＮを周期的にハイレベルとローレベルとに切換えるに伴って、出力信号ＯＵＴは、理想的には、図１３（Ａ）に示すようになる。ところが、実際の回路では、図１３（Ｂ）に示すように、配線の抵抗や寄生容量の影響により、入力信号ＩＮは、電圧が急峻に立ち上がる、あるいは立ち下がる訳ではなく、なだらなか勾配をもって変化する。従って、Ｎチャネル型のＴＦＴのしきい値電圧が＋１Ｖ〜＋３Ｖ程度で、Ｐチャネル型のＴＦＴのしきい値電圧が−１Ｖ〜−３Ｖ程度であった場合、例えば、各々が＋２Ｖ、−２Ｖであった場合、入力電圧ＩＮが（ハイレベル側電源電圧＋Ｐチャネル型ＴＦＴのしきい値電圧）と（ローレベル側電源電圧＋Ｎチャネル型ＴＦＴのしきい値電圧）との間にある期間、すなわち２Ｖ〜８Ｖの区間では、Ｎチャネル型のＴＦＴ、およびＰチャネル型のＴＦＴの双方においてチャネルに反転層が形成されている状態となり、双方のＴＦＴが低抵抗状態になる。このため、出力信号ＯＵＴがハイレベルとローレベルとの中間電圧をとることになってしまい、回路において誤動作や誤作動を招来させてしまうという問題点がある。
【００１２】
また、図１２（Ｂ）に示すようなＣＭＯＳクロックドインバータにおいて、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴのしきい値電圧がそれぞれ＋２Ｖ、−２Ｖである場合、信号遅延によりクロック信号ＣＬＫが５Ｖ、その反転信号であるＣＬＫＸが５Ｖという瞬間があったとき、図１２（Ｂ）に示すクロックド・インバーターも、図１２（Ｂ）に対してＣＬＫとＣＬＫＸを入れ替えたクロックド・インバーターも同時に動作してしまい、正しく信号選択動作やラッチ動作が行われないという問題点がある。このような問題点は相補型伝送ゲートでも同様である。
【００１３】
以上の問題点に鑑みて、本発明の課題は、相補回路を構成する電界効果型トランジスタのしきい値電圧を駆動電圧に対応させて最適化することにより、相補回路の動作の安定性を向上した電気光学装置、およびそれを備えた電気光学装置を提供することにある。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明では、電気光学物質を保持するための基板上には、マトリクス状に配置された複数の画素の各々に対応する画素スイッチング用の電界効果型トランジスタと、前記複数の画素を駆動するための駆動回路を構成する駆動回路用の電界効果型トランジスタとが形成され、前記複数の電界効果型トランジスタには、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１の相補回路、および第２の相補回路を構成するＮチャネル型電界効果型トランジスタおよびＰチャネル型電界効果型トランジスタが含まれた電気光学装置において、
前記Ｎチャネル型電界効果型トランジスタおよび前記Ｐチャネル型電界効果型トランジスタについては、バックゲートを備えた４端子構造として構成するとともに、
前記４端子構造のＮチャネル型電界効果型トランジスタのバックゲート−ソース間に印加される電位の平均値で定義されるバックゲート電位、および前記４端子構造のＰチャネル型電界効果型トランジスタのバックゲート−ソース間に印加される電位の平均値で定義されるバックゲート電位をそれぞれＶb-ＮchおよびＶb-Ｐchとしたとき、
同一の相補回路を構成する前記４端子構造のＮチャネル型電界効果型トランジスタおよび前記４端子構造のＰチャネル型電界効果型トランジスタでは、バックゲート電位Ｖb-Ｎchとバックゲート電位Ｖb-Ｐchが相違し、かつ、
前記第１の相補回路と前記第２の相補回路とでは、前記４端子構造のＮチャネル型電界効果型トランジスタのバックゲート電位Ｖb-Ｎchまたは前記４端子構造のＰチャネル型電界効果型トランジスタのバックゲート電位Ｖb-Ｐchの少なくとも一方が相違していることを特徴とする。
【００１５】
本願明細書では、駆動電圧が互いに相違する相補回路を第１の相補回路および第２の相補回路というのであって、相補回路が２種類に限ることを意味するものではない。また、電気光学装置上の全ての電界効果型トランジスタを４端子とすることを意味するものでもない。
【００１６】
本発明において、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧をそれぞれＶth-ＮchおよびＶth-Ｐchとしたとき、
前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、以下の式
｜（（Ｖth-Ｎch）−（Ｖb-Ｎch））−（（Ｖth-Ｐch）−（Ｖb-Ｐch））｜
で求められる値Ｖth-d（バックゲートによって制御された状態におけるしきい値電圧の差の絶対値）が当該相補回路の駆動電圧に対して０．２５倍から１倍の範囲であることが好ましい。このように、Ｎチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧と、Ｐチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧の差の絶対値を駆動電圧に対応させて適正化した場合には、電界効果型トランジスタのしきい値電圧の低電圧化を図った場合でも、駆動電圧としきい値電圧とのバランスを確保できるので、誤動作の発生を防止できる。
【００１７】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、前記の値Ｖth-dが当該相補回路の駆動電圧に対して０．５倍から１倍の範囲であることが好ましい。
【００１８】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路は、
｜（（Ｖth-Ｎch）−（Ｖb-Ｎch））＋（（Ｖth-Ｐch）−（Ｖb-Ｐch））｜
で求められる値が当該相補回路の駆動電圧の１／４倍以下であることが好ましい。
【００１９】
本発明において、しきい値電圧Ｖth-Ｎch、Ｖth-Ｐchがばらついているときには、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧の最小値、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧の最大値をそれぞれＶth-ＮchおよびＶth-Ｐchとすることが好ましい。これにより、回路内でトランジスタのしきい値電圧がばらついている場合も所望の効果を得ることが出来る。
【００２０】
本発明によれば、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、値Ｖth-dが前記第１の相補回路および前記第２の相補回路の駆動電圧の最大値の半分以下である電気光学装置に適用した場合でも、駆動電圧と、しきい値電圧の絶対絶の和Ｖth-dのバランスが確保されているので、誤動作の発生を防止できる。それ故、このようなしきい値電圧の低い電界効果型トランジスタを用いた電気光学装置に本発明を適用すると、その効果が特に顕著である。
【００２１】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、（（Ｖth-Ｎch）−（Ｖb-Ｎch））が正の値であり、（（Ｖth-Ｐch）−（Ｖb-Ｐch））が負の値であることが好ましい。このように構成すると、ゲート電圧が０Ｖのときの電流（漏れ電流）のレベルを低減することができる。このため、少なくとも一方の相補回路では、Ｖb-Ｎchが正の値であり、Ｖb-Ｐchが負の値であることが好ましい。
【００２２】
上記発明では、物理的な意味でのしきい値電圧をパラメータにして構成を規定したが、回路動作として規定してもよい。
【００２３】
すなわち、本発明では、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をそれぞれＶon-off-ＮchおよびＶon-off-Ｐchとしたとき、
前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、以下の式
｜（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））−（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））｜
で求められる値Ｖon-off-ｄ（バックゲートによって制御された状態における回路動作面でのしきい値電圧の差の絶対値）が当該相補回路の駆動電圧に対して０．２５倍から１倍の範囲であることが好ましい。このように、Ｎチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧と、Ｐチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧の差の絶対値を駆動電圧に対応させて適正化した場合には、電界効果型トランジスタのしきい値電圧の低電圧化を図った場合でも、駆動電圧としきい値電圧とのバランスを確保できるので、誤動作の発生を防止できる。
【００２４】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、前記の値Ｖon-off-ｄが当該相補回路の駆動電圧に対して０．５倍から１倍の範囲であることが好ましい。
【００２５】
本発明において、前記第１の相補回路と前記第２の相補回路のうちの少なくとも一方の相補回路では、以下の式
｜（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））＋（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））｜
で求められる値が当該相補回路の駆動電圧に対して１／４倍以下であることが好ましい。
【００２６】
本発明によれば、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、値Ｖon-off-ｄが前記第１の相補回路および前記第２の相補回路の駆動電圧の最大値の半分以下である電気光学装置に適用した場合でも、駆動電圧と、回路動作面での値Ｖon-off-ｄとのバランスが確保されているので、誤動作の発生を防止できる。それ故、このようなしきい値電圧の低い電界効果型トランジスタを用いた電気光学装置に本発明を適用すると、その効果が特に顕著である。
【００２７】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））が正の値であり、（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））が負の値であることが好ましい。このように構成すると、ゲート電圧が０Ｖのときの電流（漏れ電流）のレベルを低減することができる。このため、少なくとも一方の相補回路では、Ｖb-Ｎchが正の値であり、Ｖb-Ｐchが負の値であることが好ましい。
【００２８】
本発明において、回路動作面でのしきい値電圧Ｖon-off-Ｎch、Ｖon-off-Ｐchがばらついているときには、前記４端子構造のＮチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最小値、および前記４端子構造のＰチャネル型電界効果型トランジスタでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最大値をそれぞれＶon-off-ＮchおよびＶon-off-Ｐchとすることが好ましい。これにより、回路内でトランジスタのしきい値電圧がばらついている場合も所望の効果を得ることが出来る。
【００２９】
本発明において、前記所定の一定電圧Ｖds-Ｎchが＋１Ｖから＋２０Ｖであり、かつ前記所定の一定電圧Ｖds-Ｐchが−１Ｖから−２０Ｖであり、かつ前記所定の値Ｒon-offが１ＭΩ／μｍから１ＧΩ／μｍであることが好ましい。
【００３０】
本発明において、前記第１の相補回路および前記第２の相補回路は、例えば前記駆動回路に構成されている。但し、画素において、画素スイッチング用の電界効果型トランジスタが相補回路を構成している場合があり、このような場合、第１の相補回路、および第２の相補回路のうちの一方の相補回路が画素に構成され、他方の相補回路が駆動回路に構成されている場合に本発明を適用してもよい。
【００３１】
本発明において、前記第１の相補回路および前記第２の相補回路のうちの少なくとも一方の相補回路では、駆動電圧が駆動電圧の最大値の半分以下である。
【００３２】
本発明において、前記電界効果型トランジスタは、例えば、能動層が多結晶シリコンからなる薄膜トランジスタである。
【００３３】
本発明において、前記電気光学物質は、例えば、前記電気光学装置用基板と対向基板との間に保持された液晶である。
【００３４】
本発明において、前記電気光学物質は、例えば、前記電気光学装置用基板上で発光素子を構成する有機エレクトロルミネッセンス材料である。
【００３５】
本発明を適用した電気光学装置は、携帯電話機やモバイルコンピュータなどといった電子機器に用いられる。
【発明の効果】
【００３６】
本発明において、駆動電圧が相違する第１および第２の相補回路では、Ｎチャネル型電界効果型トランジスタ、およびＰチャネル型電界効果型トランジスタをしきい値電圧制御用のバックゲートを備えた４端子構造とし、かつ、バックゲート電位を各電界効果型トランジスタで相違させて適正化したため、Ｎチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧と、Ｐチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧の差の絶対値を駆動電圧に対応させて相違させ、適正化することができる。このため、高速動作・低消費電力を達成するために、電界効果型トランジスタのしきい値電圧の低電圧化を図った場合でも、個々の相補回路では、駆動電圧としきい値電圧とのバランスが確保されているので、相補回路において誤動作が発生しない。とりわけ、電気光学装置では、多数の画素を駆動するにもかかわらず、スペース的な余裕がないため、配線などがかなり微細化されているので、駆動周波数が高いわりには配線幅が狭い上に特に直視型表示ディスプレイに使用する場合は装置自体が大型であるために配線長も長くなるなどの理由で入力信号波形にＲＣ遅延による歪みが発生しやすいが、このようなときでも、相補回路に誤動作が発生しない。それ故、電気光学装置において、画素数の増加、画面の大型化、高速動作化、低消費電力化を図った場合でも、高い信頼性を確保することができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して本発明の実施の形態を説明する。
【００３８】
［実施の形態１］
本発明が適用される駆動回路内蔵型アクティブマトリクス型液晶装置（電気光学装置）の具体的な構成については後述するが、対向基板との間に電気光学物質としての液晶を保持するためのＴＦＴアレイ基板（アクティブマトリスク基板）上に、画素スイッチング用ＴＦＴとともに、素子基板の周辺領域には、駆動回路を構成する駆動回路用ＴＦＴが形成されている。この種の駆動回路では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを備えた相補回路（以下、ＣＭＯＳ回路という）によってシフトレジシタなどを備えた走査線駆動回路およびデータ線駆動回路が構成されている。ここで、駆動回路には、駆動電圧が相違するＣＭＯＳ回路が含まれている。例えば、データ線駆動回路には、駆動電圧が１２ＶのＣＭＯＳ回路が含まれ、走査線駆動回路には、駆動電圧が５ＶのＣＭＯＳ回路が含まれている。従来ではこのような構成をとった装置では駆動電圧が低い（５Ｖ）走査線駆動回路にあわせてしきい値電圧を低減すべく製造しており、これが駆動電圧の高い（１２Ｖ）データ線駆動回路で誤動作を引き起す要因となっていた。
【００３９】
このような技術背景のもと、本発明では、ＣＭＯＳ回路毎にその駆動電圧に対応する、適正なしきい値電圧を有するＴＦＴを用いることに特徴を有し、その詳細を以下に説明する。
【００４０】
（ＴＦＴのしきい値電圧と駆動電圧との関係）
図１（Ａ）、（Ｂ）はそれぞれ、本発明を適用したＣＭＯＳ回路を用いたインバータ回路、およびクロックドインバータ回路の説明図である。以下の説明では、駆動電圧が互いに相違するＣＭＯＳ回路を第１のＣＭＯＳ回路および第２のＣＭＯＳ回路という。なお、ここでいう「第１」および「第２」とは、あくまで駆動電圧が相違することを意味し、ＣＭＯＳ回路が２種類に限らず、３種類以上存在することがあることをも意味する。
【００４１】
本発明では、まず、図１（Ａ）、（Ｂ）に示すように、入力される信号並びに電源の最大電圧差で定義される駆動電圧が異なる第１のＣＭＯＳ回路、および第２のＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴについては、しきい値電圧制御用のバックゲートを備えた４端子構造とし、各々のバックゲートに対して、しきい値制御用信号線１１１、１１２から所定のバックゲート電位を印加する。なお、以下の説明ではバックゲートへ印加される電位は固定（ＤＣ）であるとして扱うが、各種駆動を補助するためになんらかの信号を付与しても差し支えない。
【００４２】
また、４端子構造のＮチャネル型ＴＦＴのバックゲートに印加される電位の平均値であるバックゲート電位をＶb-Ｎchとし、前記４端子構造のＰチャネル型ＴＦＴのバックゲートに印加される電位の平均値であるバックゲート電位をＶb-Ｐchとしたとき、同一のＣＭＯＳ回路を構成する４端子構造のＮチャネル型ＴＦＴおよび４端子構造のＰチャネル型ＴＦＴでは、バックゲート電位Ｖb-Ｎchとバックゲート電位Ｖb-Ｐchを相違させる。
【００４３】
また、第１のＣＭＯＳ回路と第２のＣＭＯＳ回路とでは、４端子構造のＮチャネル型ＴＦＴのバックゲート電位Ｖb-Ｎchが相違し、４端子構造のＰチャネル型ＴＦＴのバックゲート電位Ｖb-Ｐchが相違している構成とする。
【００４４】
ここで、Ｎチャネル型ＴＦＴのバックゲート電位Ｖb-Ｎchについては負の電位に設定され、Ｐチャネル型ＴＦＴのバックゲート電位Ｖb-Ｐchについては正の電位に設定される。
【００４５】
また、４端子構造のＮチャネル型ＴＦＴでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧（バックゲートにより制御しない状態における物理的なしきい値電圧）、および４端子構造のＰチャネル型ＴＦＴでバックゲートをソース電位と短絡させた状態でチャネルに反転層が形成されるときのゲート電圧（バックゲートにより制御しない状態における物理的なしきい値電圧）をそれぞれＶth-ＮchおよびＶth-Ｐchとしたとき、第１のＣＭＯＳ回路および第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路、本形態では、第１のＣＭＯＳ回路および第２のＣＭＯＳ回路の双方のＣＭＯＳ回路において、以下の式
｜（（Ｖth-Ｎch）−（Ｖb-Ｎch））−（（Ｖth-Ｐch）−（Ｖb-Ｐch））｜
で求められる値Ｖth-d（ＴＦＴのバックゲートにより制御された状態におけるしきい値電圧の差の絶対値／以下、単に「しきい値電圧の差の絶対値」という）が当該ＣＭＯＳ回路の駆動電圧に対して、例えば、０．２５倍から１倍の範囲、好ましくは０．５倍から１倍の範囲に設定する。
【００４６】
例えば、第１のＣＭＯＳ回路の駆動電圧が５Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴのしきい値電圧の差の絶対値Ｖth-dは、１．２５Ｖ〜５Ｖの範囲、好ましくは、２．５Ｖ〜５Ｖの範囲である。これに対して、第２のＣＭＯＳ回路の駆動電圧が例えば、１２Ｖの場合、しきい値電圧の差の絶対値Ｖth-dは、３Ｖ〜１２Ｖの範囲、好ましくは、６Ｖ〜１２Ｖの範囲である。すなわち、好ましい構成を取る場合、第１のＣＭＯＳ回路を構成するトランジスタと第２のＣＭＯＳ回路を構成するＴＦＴのしきい値電圧の差の絶対値（Ｖth-d）を異なった値をとらなくてはならない。例えば、第１のＣＭＯＳ回路における（（Ｖth-Ｎch）−（Ｖb-Ｎch））と（（Ｖth-Ｐch）−（Ｖb-Ｐch））をそれぞれ＋２Ｖと−２Ｖ、第２のＣＭＯＳ回路における（（Ｖth-Ｎch）−（Ｖb-Ｎch））と（（Ｖth-Ｐch）−（Ｖb-Ｐch））をそれぞれ＋５Ｖと−５Ｖなどとすれば良い。より具体的には、第１のＣＭＯＳ回路と第２のＣＭＯＳ回路におけるＴＦＴのしきい値はほぼ同じであり、Ｖth-Ｎch＝１．５Ｖ、Ｖth-Ｐch＝−１．５Ｖであったとするなら、第１のＣＭＯＳ回路のバックゲート電圧をそれぞれＶb-Ｎch＝−０．５ＶとＶb-Ｐch＝＋０．５Ｖ、第２のＣＭＯＳ回路のバックゲート電圧をそれぞれＶb-Ｎch＝−３．５Ｖ、Ｖb-Ｐch＝＋３．５Ｖとすればよい。
【００４７】
このようにして、しきい値電圧の差の絶対値Ｖth-dを、各々のＣＭＯＳ回路の駆動電圧に対応させて最適化すれば、駆動回路の誤動作を防止することができる。すなわち、図１（Ａ）に示すようなＣＭＯＳ回路によってインバータを構成した場合、図１３（Ｃ）に示すように、配線の抵抗や寄生容量の影響により、入力信号ＩＮの波形が歪んで立ち上がりあるいは立下りが急峻でない場合でもしきい値電圧の差の絶対値Ｖth-dを電源電圧と同等にした場合、例えば、駆動電圧、Ｎチャネル型ＴＦＴの制御後のしきい値電圧（（Ｖth-Ｎch）−（Ｖb-Ｎch））、およびＰチャネル型ＴＦＴの制御後のしきい値電圧（Ｖth-Ｐch）−（Ｖb-Ｐch））を各々、１０Ｖ、＋５Ｖ、−５Ｖとした場合には、しきい値電圧の差の絶対値Ｖth-dは、ＣＭＯＳ回路の駆動電圧と等しくなり、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴが同時にＯＮあるいはＯＦＦすることは無くなり、図１３（Ｃ）に示すように、立ち上がりあるいは立下りが急峻な出力波形を得ることができる。
【００４８】
ここで、しきい値電圧の差の絶対値Ｖth-dは、ＣＭＯＳ回路の駆動電圧に近いほど誤動作の発生を防止できるが、しきい値電圧の差の絶対値Ｖth-dが、ＣＭＯＳ回路の駆動電圧を超える場合、両方のＴＦＴがＯＦＦしている出力無しのタイミングがあり、またオン電流も十分確保できないためにこれも好ましくない。従って、しきい値電圧の差の絶対値Ｖth-dが、ＣＭＯＳ回路の駆動電圧をわずかに下回るレベルに設定すればよい。
【００４９】
また、各ＴＦＴにおいて、しきい値電圧にはばらつきが必ず存在するため、しきい値電圧の差の絶対値Ｖth-dを求めるにあたっては、バックゲートをソース電位と短絡させた状態でＮチャネル型ＴＦＴのチャネルに反転層が形成されるしきい値電圧の最小値、およびバックゲートをソース電位と短絡させた状態でＰチャネル型ＴＦＴのチャネルに反転層が形成されるしきい値電圧の最大値をそれぞれＶth-ＮchおよびＶth-Ｐchとし、これらの値を用いて、しきい値電圧の差の絶対値Ｖth-dを求めることが好ましい。
【００５０】
また、しきい値電圧の差の絶対値Ｖth-dが許容される範囲は、入力信号ＩＮの傾きが大きいほど、許容範囲は狭くなる。すなわち、入力信号ＩＮが（ハイレベル側駆動電圧＋Ｐチャネル型ＴＦＴのしきい値）から（ローレベル側駆動電圧＋Ｎチャネル型ＴＦＴのしきい値）の間をとる時間が誤動作を引き起してしまう時間より短ければよい。ここで、入力信号ＩＮの傾きは、配線の緩和時間τ＝ＲＣ（Ｒ：配線抵抗、Ｃ：寄生容量）に反比例するので、配線の引き回し長、配線材料、層間絶縁膜の膜厚・誘電率などに依存して決まる。本形態では、低温ポリシリコンを用いた液晶装置の素子基板に対して、波形計測結果を行った結果に基づいて、しきい値電圧の差の絶対値Ｖth-dをＣＭＯＳ回路の駆動電圧に対して０．２５倍から１倍の範囲、好ましくは、０．５倍から１倍の範囲に設定してある。
【００５１】
それ故、上記の設定から、しきい値電圧の差の絶対値Ｖth-dの回路間での比が２倍以上異なる場合に本発明の効果が顕著であることがわかる。よって、本形態によれば、駆動電圧が他のＣＭＯＳ回路より２以上のＣＭＯＳ回路を含む場合でも、バックゲートによりしきい値電圧を制御することにより、電圧側回路の誤動作を防止できる。また、本形態によれば、第１のＣＭＯＳ回路および第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路で、しきい値電圧の差の絶対値Ｖth-dが他のＣＭＯＳ回路の駆動電圧の半分以上である場合でも、ＣＭＯＳ回路毎に、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保されているので、誤動作の発生を防止できる。それ故、このようなしきい値電圧の低いＴＦＴを用いた電気光学装置に本発明を適用すると、その効果が顕著である。
【００５２】
さらに、電気光学装置のように、多数の画素がマトリクス状に配置されているため、配線の抵抗や寄生容量の影響により、入力信号ＩＮが歪んで立ち上がり、あるいは立下りが急峻でなくなりやすい場合でも、本形態では、ＴＦＴのしきい値電圧と駆動電圧との関係を適正化してあるので、ＣＭＯＳ回路の誤動作が発生しない。
【００５３】
（ＴＦＴ同士のしきい値電圧のバランス）
このように構成したＣＭＯＳ回路において、誤動作を防止するという観点からすれば、Ｎチャネル型ＴＦＴの制御後のしきい値電圧の絶対値と、Ｐチャネル型ＴＦＴの制御後のしきい値電圧の絶対値との差が小さいことが好ましい。具体的には発明者の測定によると、
｜（（Ｖth-Ｎch）−（Ｖb-Ｎch））＋（（Ｖth-Ｐch）−（Ｖb-Ｐch））｜
の最大値がそのＣＭＯＳ回路の駆動電圧の１／４倍以下であれば誤動作を確実に防止でき好ましい。
【００５４】
また、第１のＣＭＯＳ回路および前記第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路では、Ｎチャネル型ＴＦＴの制御後のしきい値電圧（（Ｖth-Ｎch）−（Ｖb-Ｎch））が正の値であり、Ｐチャネル型ＴＦＴのしきい値電圧（（Ｖth-Ｐch）−（Ｖb-Ｐch））が負の値であれば確実に定常状態でのリーク電流を防止でき、この観点からＶb-Ｎchが負、Ｖb-Ｐchは正であることが好ましい。
【００５５】
（本形態の効果）
以上説明したように、本形態の電気光学装置では、駆動電圧が相違する第１および第２のＣＭＯＳ回路では、Ｎチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴをしきい値電圧制御用のバックゲートを備えた４端子構造とし、かつ、バックゲート電位を各ＴＦＴで相違させて適正化したため、Ｎチャネル型ＴＦＴのバックゲートで制御した状態におけるしきい値電圧と、Ｐチャネル型ＴＦＴのバックゲートで制御した状態におけるしきい値電圧の差の絶対値を駆動電圧に対応させて相違させ、適正化することができる。例えば、データ線駆動回路には、駆動電圧が１２ＶのＣＭＯＳ回路が含まれ、走査線駆動回路には、駆動電圧が５ＶのＣＭＯＳ回路が含まれているが、個々のＣＭＯＳ回路において、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保するため、例えば走査線駆動回路のシフトレジスタを構成するＴＦＴに印加されるバックゲート電圧の平均値はＶb-Ｎch＝−０．５ＶとＶb-Ｐch＝＋０．５Ｖ、データ線駆動回路の伝送ゲート部に印加されるバックゲート電圧の平均値はＶb-Ｎch＝−３．５ＶとＶb-Ｐch＝＋３．５Ｖとされているので、誤動作の発生を防止できる。それ故、高速動作を達成するためにＴＦＴのしきい値電圧の低電圧化を図った場合（本実施例ではＮチャネルのＶth＝１．５Ｖ、ＰチャネルのＶth＝−１．５Ｖ）でも、また様々な要求に対応してＣＭＯＳ回路の駆動電圧を相違させた場合でも、個々のＣＭＯＳ回路においては、あくまで、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保されているので、誤動作の発生を防止できる。また、画素数の増大に伴ってスペース的な余裕がなくて配線などがかなり微細化された結果、駆動周波数が高いわりには配線幅が狭い、あるいは表示部分を大型化した結果、配線の引き回し長が長くなったなどの理由で信号波形に歪みが発生した場合でも、駆動電圧と、しきい値電圧の差の絶対値Ｖth-dとのバランスが確保されているので、誤動作の発生を防止できる。
【００５６】
［実施の形態２］
図２は、ＴＦＴの回路動作面でのしきい値電圧Ｖon-offの説明図である。図３は、ＴＦＴにおける回路動作面でのしきい値電圧Ｖon-offと、反転層の形成に基づく物理的なしきい値電圧Ｖthとの対応を示すグラフである。
【００５７】
上記構成では、ＴＦＴの物理的なパラメータであるしきい値電圧（Ｖth）でＣＭＯＳ回路の駆動電圧とＴＦＴの構成との関係を規定した。物理的なＴＦＴのしきい値電圧（Ｖth）とは、チャネルに反転層が形成されるゲート電圧を指すが、実験的に求めるには様々な手法があり、最も簡易な手段としては例えば飽和領域（Ｖgs−Ｖth＜Ｖds）のドレイン・ソース間電流Ｉdsを測定し、Ｉdsの平方根を縦軸、Ｖgsを横軸にプロットしたときにカーブに接する直線が横軸と交わるＶgsの最大値をＶthとするなどの方法がある。なお、上でＶgsはゲート・ソース間電圧を意味する。
【００５８】
しかしながら、特にポリシリコン薄膜ＴＦＴの場合、実験的に精度良くしきい値電圧Ｖthを求めるのは難しく、手法によって値が異なった結果になる事も多い。そこでしきい値電圧（Ｖth）に代わる簡易なパラメーターとして回路動作面でのオン・オフのしきい値電圧Ｖon-offを用いて駆動電圧との関係を規定してもよい。
【００５９】
本形態の駆動回路内蔵型アクティブマトリクス型液晶装置でも、実施の形態１と同様、素子基板（アクティブマトリスク基板）上に、画素スイッチング用ＴＦＴとともに、素子基板の周辺領域には、駆動回路を構成する駆動回路用ＴＦＴが形成されている。また、駆動回路では、Ｎチャネル型ＴＦＴとＰチャネル型ＴＦＴとを備えたＣＭＯＳ回路が複数、構成されているとともに、複数のＣＭＯＳ回路には、入力される信号並びに電源の最大電圧差で定義される駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路とが含まれている。
【００６０】
このような構成の液晶装置において、本形態では、実施の形態１と同様、第１のＣＭＯＳ回路、および第２のＣＭＯＳ回路を構成するＮチャネル型ＴＦＴ、およびＰチャネル型ＴＦＴについては、しきい値電圧制御用のバックゲートを備えた４端子構造として構成する。
【００６１】
また、４端子構造のＮチャネル型ＴＦＴのバックゲートに印加されるバックゲート電位をＶb-Ｎchとし、前記４端子構造のＰチャネル型ＴＦＴのバックゲートに印加されるバックゲート電位をＶb-Ｐchとしたとき、同一のＣＭＯＳ回路を構成する４端子構造のＮチャネル型ＴＦＴおよび４端子構造のＰチャネル型ＴＦＴでは、バックゲート電位Ｖb-Ｎchとバックゲート電位Ｖb-Ｐchを相違させる。
【００６２】
また、第１のＣＭＯＳ回路と第２のＣＭＯＳ回路とでは、４端子構造のＮチャネル型ＴＦＴのバックゲート電位Ｖb-Ｎchをさせ、４端子構造のＰチャネル型ＴＦＴのバックゲート電位Ｖb-Ｐchを相違させる。
【００６３】
ここで、Ｎチャネル型ＴＦＴのバックゲート電位Ｖb-Ｎchについては負の電位に設定され、Ｐチャネル型ＴＦＴのバックゲート電位Ｖb-Ｐchについては正の電位に設定される。
【００６４】
また、図２に示すドレイン・ソース間電圧（Ｖds）をそれぞれ一定の値に固定したときのＴＦＴのＶgs−Ｉds特性において、４端子構造のＮチャネル型ＴＦＴでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧、および４端子構造のＰチャネル型ＴＦＴでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧をそれぞれＶon-off-ＮchおよびＶon-off-Ｐchとしたとき、
第１のＣＭＯＳ回路および第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路、本形態では、第１のＣＭＯＳ回路および第２のＣＭＯＳ回路の双方において、以下の式
｜（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））−（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））｜
で求められる値Ｖon-off-ｄ（ＴＦＴのバックゲートにより制御された状態における回路動作面でのしきい値電圧の差の絶対値／以下、単に「回路動作面でのしきい値電圧の差の絶対値」という）が当該ＣＭＯＳ回路の駆動電圧に対して０．２５倍から１倍の範囲、好ましくは、０．５倍から１倍の範囲に入るように、回路動作面でのしきい値電圧を最適化してある。
【００６５】
例えば、第１のＣＭＯＳ回路の駆動電圧が例えば、５Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴの回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄは、１．２５Ｖ〜５Ｖの範囲、好ましくは、２．５Ｖ〜５Ｖの範囲である。これに対して、第２のＣＭＯＳ回路の駆動電圧が例えば、１２Ｖの場合、このＣＭＯＳ回路を構成するＴＦＴの回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄは、３Ｖ〜１２Ｖの範囲、好ましくは、６Ｖ〜１２Ｖの範囲である。
【００６６】
ここで、回路動作面でのしきい値電圧Ｖon-offは、ドレイン・ソース間電圧（Ｖds）をそれぞれ一定の値に固定したときのＴＦＴチャネル幅当りのドレイン・ソース間抵抗（Ｒds）が一定値になるゲート電圧を意味する。ドレイン・ソース間電圧（Ｖds）並びにドレイン・ソース間抵抗（Ｒds）の一定値については、回路の駆動周波数、チャネル長によって相違するが、ガラス基板上に低温ポリシリコンＴＦＴにより形成したＣＭＯＳデジタル論理回路では、Ｒon-offの値として１ＭΩ／μｍから１ＧΩ／μｍ程度、Ｖdsの値としてＮchは１から２０Ｖ、Ｐchは−１から−２０Ｖに設定するのが適切であり、このような条件範囲であれば、回路動作面でのしきい値電圧Ｖon-offは、図３にドレイン・ソース間抵抗（Ｒｄｓ）の一定値が小のとき（Ｒｄｓ〜１ＭΩ／μｍ程度）と、大のとき（Ｒｄｓ〜１ＧΩ／μｍ程度）の各々について複数のＴＦＴの測定結果をプロットしたグラフを示すように、物理的なしきい値電圧Ｖthと十分、相関していることが確認できている。
【００６７】
それ故、本形態のように、回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄを上記のように設定することによっても、例えば、駆動電圧の比が２倍以上異なるＣＭＯＳ回路での誤動作を防止できる。また、本形態によれば、第１のＣＭＯＳ回路および第２のＣＭＯＳ回路のうちの少なくとも一方のＣＭＯＳ回路では、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄが他の回路の駆動電圧の半分以下である場合でも、誤動作の発生を防止できるなど、実施の形態１と同様な効果を奏する。
【００６８】
なお、各ＴＦＴにおいて、回路動作面でのしきい値電圧にはばらつきが必ず存在するため、本形態でも、回路動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄを求めるにあたっては、Ｎチャネル型ＴＦＴでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｎchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最小値、およびＰチャネル型ＴＦＴでバックゲートをソース電位と短絡させた状態で、ドレイン・ソース間に所定の一定電圧Ｖds-Ｐchを印加したときのドレイン・ソース間抵抗をチャネル幅で割った値が所定の値Ｒon-offとなるときのゲート電圧の最大値をそれぞれＶon-off-ＮchおよびＶon-off-Ｐchとして用いて、回路動作動作面でのしきい値電圧の差の絶対値Ｖon-off-ｄを求めることが好ましい。
【００６９】
また、誤動作を防止するという観点からすれば、Ｎチャネル型ＴＦＴの制御した状態における回路動作面でのしきい値電圧の絶対値と、Ｐチャネル型ＴＦＴの制御した状態における回路動作面でのしきい値電圧の絶対値との差が小さいことが好ましい。すなわち、
｜（（Ｖon-off-Ｎch）−（Ｖb-Ｎch））＋（（Ｖon-off-Ｐch）−（Ｖb-Ｐch））｜
の最大値がそのＣＭＯＳ回路の駆動電圧の１／４倍以下であることが好ましい。
【００７０】
［電気光学装置の具体的構成］
（全体構成）
図４は、本発明を適用した電気光学装置をその上に形成された各構成要素と共に対向基板の側から見た平面図であり、図５は、対向基板を含めて示す図４のＨ−Ｈ′断面図である。図６は、電気光学装置の画像表示領域を構成するためにマトリクス状に形成された複数の画素における各種素子、配線などの等価回路図である。
【００７１】
図４において、本形態の電気光学装置１００は、アクティブマトリクス型の液晶装置であり、ＴＦＴアレイ基板１０の上には、シール材１０７が対向基板２０の縁に沿うように設けられている。シール材１０７の外側の領域には、データ線駆動回路１０１および実装端子１０２（信号入力端子）がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線駆動回路１０４が、この一辺に隣接する２辺に沿って形成されている。更にＴＦＴアレイ基板１０の残る一辺には、画像表示領域１０ａの両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられており、更に、額縁１０８の下などを利用して、プリチャージ回路や検査回路が設けられることもある。また、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的導通をとるための上下導通材１０６が形成されている。
【００７２】
そして、図５に示すように、図４に示したシール材１０７とほぼ同じ輪郭をもつ対向基板２０がこのシール材１０７によりＴＦＴアレイ基板１０に固着されている。なお、シール材１０７は、ＴＦＴアレイ基板１０と対向基板２０とをそれらの周辺で貼り合わせるための光硬化樹脂や熱硬化性樹脂などからなる接着剤である。
【００７３】
詳しくは後述するが、ＴＦＴアレイ基板１０には、画素電極９ａがマトリクス状に形成されている。これに対して、対向基板２０には、シール材１０７の内側領域に遮光性材料からなる額縁１０８が形成され、その内側が画像表示領域１０ａとされている。さらに、ＴＦＴアレイ基板１０に形成されている画素電極（後述する）の縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。
【００７４】
図６において、電気光学装置１００の画像表示領域１０ａにおいて、マトリクス状に形成された複数の画素の各々には、画素電極９ａ、および画素電極９ａを制御するための画素スイッチング用のＴＦＴ３０が形成されており、画素信号を供給するデータ線６ａが当該ＴＦＴ３０のソースに電気的に接続されている。データ線６ａに書き込む画素信号Ｓ１、Ｓ２・・・Ｓｎは、この順に線順次に供給する。また、ＴＦＴ３０のゲートには走査線３ａが電気的に接続されており、所定のタイミングで、走査線３ａにパルス的に走査信号Ｇ１、Ｇ２・・・Ｇｍを、この順に線順次で印加するように構成されている。画素電極９ａは、ＴＦＴ３０のドレインに電気的に接続されており、スイッチング素子であるＴＦＴ３０を一定期間だけそのオン状態とすることにより、データ線６ａから供給される画素信号Ｓ１、Ｓ２・・・Ｓｎを各画素に所定のタイミングで書き込む。このようにして画素電極９ａを介して液晶に書き込まれた所定レベルの画素信号Ｓ１、Ｓ２、・・・Ｓｎは、対向基板２０に形成された対向電極２１（図５参照）との間で一定期間保持される。
【００７５】
ここで、保持された画素信号がリークするのを防ぐことを目的に、画素電極９ａと対向電極との間に形成される液晶容量と並列に蓄積容量７０（キャパシタ）を付加することがある。この蓄積容量７０によって、画素電極９ａの電圧は、例えば、ソース電圧が印加された時間よりも３桁も長い時間だけ保持される。これにより、電荷の保持特性は改善され、コントラスト比の高い表示を行うことのできる電気光学装置が実現できる。なお、蓄積容量７０を形成する方法としては、容量を形成するための配線である容量線３ｂとの間に形成する場合、あるいは前段の走査線３ａとの間に形成する場合もいずれであってもよい。
【００７６】
このように構成した電気光学装置１００において、データ線駆動回路１０１は、シフトレジスタ１０１ａ、レベルシフタ１０１ｂ、および映像信号伝送ゲート部１０１ｃを有しており、シフトレジスタ１０１ａ、および映像信号伝送ゲート部１０１ｃは、後述する駆動回路用ＴＦＴを備えたＣＭＯＳ回路を有している。ここで、シフトレジスタ１０１ａのＣＭＯＳ回路の駆動電圧は８Ｖであり、映像信号伝送ゲート部１０１ｃのＣＭＯＳ回路の駆動電圧は１２Ｖであり、駆動電圧が相違している。従って、レベルシフタ１０１ｂは、８Ｖから１２Ｖへのレベルシフトを行っている。
【００７７】
また、走査線駆動回路１０４は、シフトレジスタ１０４ａ、およびレベルシフタ１０４ｂを有しており、シフトレジスタ１０４ａは、後述する駆動回路用ＴＦＴを備えたＣＭＯＳ回路を有している。ここで、シフトレジスタ１０４ａのＣＭＯＳ回路の駆動電圧は５Ｖであり、レベルシフタ１０４ｂは、５Ｖから１２Ｖへのレベルシフトを行っている。
【００７８】
このようにデータ線駆動回路１０１および走査線駆動回路１０４では、シフトレジスタ１０１ａ、映像信号伝送ゲート部１０１ｃ、およびシフトレジスタ１０４ａで用いられるＣＭＯＳ回路の駆動電圧はそれぞれ、８Ｖ、１２Ｖ、５Ｖである。従って、本形態では、シフトレジスタ１０１ａ、映像信号伝送ゲート部１０１ｃおよびシフトレジスタ１０４ａを構成するＴＦＴにおいて、実施の形態１、２で説明したように、ＴＦＴをしきい値電圧制御用のバックゲートを備えた４端子構造とするとともに、しきい値電圧制御用信号線７３、７４により所定のバックゲート電位をバックゲートに印加することにより、ＴＦＴをＣＭＯＳ回路毎にその駆動電圧に適合するしきい値電圧で作動するように構成する。
【００７９】
（画素の構成）
図７（Ａ）、（Ｂ）は、データ線、走査線、画素電極などが形成されたＴＦＴアレイ基板において相隣接する画素の平面図、およびＡ−Ａ′線に相当する位置での電気光学装置を切断したときの断面を示す説明図である。なお、これらの図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならしめてある。
【００８０】
図７（Ａ）、（Ｂ）において、電気光学装置１００のＴＦＴアレイ基板１０上には、マトリクス状に複数の透明な画素電極９ａ（点線で囲まれた領域）が画素毎に形成され、画素電極９ａの縦横の境界領域に沿ってデータ線６ａ（一点鎖線で示す）、走査線３ａ（実線で示す）、および容量線３ｂ（実線で示す）が形成されている。
【００８１】
ＴＦＴアレイ基板１０の基体は、石英基板や耐熱性ガラス板などの透明基板１０ｂからなり、対向基板２０の基体は、石英基板や耐熱性ガラス板などの透明基板２０ｂからなる。ＴＦＴアレイ基板１０には画素電極９ａが形成されており、その上側には、ラビング処理等の所定の配向処理が施されたポリイミド膜などからなる配向膜１６が形成されている。画素電極９ａは、たとえばＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜等の透明な導電性膜からなる。また、配向膜１６は、たとえばポリイミド膜などの有機膜に対してラビング処理を行うことにより形成される。なお、対向基板２０において、対向電極２１の上層側にも、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２も、ポリイミド膜に対してラビング処理が施された膜である。
【００８２】
ＴＦＴアレイ基板１０には、透明基板１０ｂの表面に下地絶縁膜１１が形成されているとともに、その表面側において、各画素電極９ａに隣接する位置に、各画素電極９ａをスイッチング制御する三端子構造の画素スイッチング用のＴＦＴ３０が形成されている。
【００８３】
図７に示すように、半導体膜１ａには、走査線３ａからの電界によりチャネルが形成されるチャネル領域１ａ′、高濃度ソース領域１ｄ、並びに高濃度ドレイン領域１ｅが形成されている。また、半導体膜１ａの上層側には、この半導体膜１ａと走査線３ａとを絶縁するゲート絶縁膜２が形成されている。
【００８４】
このように構成したＴＦＴ３０の表面側には、シリコン酸化膜からなる層間絶縁膜４、７が形成されている。層間絶縁膜４の表面には、データ線６ａが形成され、このデータ線６ａは、層間絶縁膜４に形成されたコンタクトホール５を介して高濃度ソース領域１ｄに電気的に接続している。層間絶縁膜７の表面にはＩＴＯ膜からなる画素電極９ａが形成されている。画素電極９ａは、層間絶縁膜７に形成されたコンタクトホール７ａを介してドレイン電極６ｂに電気的に接続し、このドレイン電極６ｂは、層間絶縁膜４およびゲート絶縁膜２に形成されたコンタクトホール８を介して高濃度ドレイン領域１eに電気的に接続している。この画素電極９ａの表面側にはポリイミド膜からなる配向膜１６が形成されている。
【００８５】
また、高濃度ドレイン領域１ｅからの延設部分１ｆ（下電極）に対しては、ゲート絶縁膜２ａと同時形成された絶縁膜（誘電体膜）を介して、走査線３ａと同層の容量線３ｂが上電極として対向することにより、蓄積容量７０が構成されている。
【００８６】
なお、本形態では、ＴＦＴ３０のゲート電極（走査線３ａ）をソース−ドレイン領域の間に１個のみ配置したシングルゲート構造としたが、これらの間に２個以上のゲート電極を配置してもよい。この際、各々のゲート電極には同一の信号が印加されるようにする。このようにデュアルゲート（ダブルゲート）、あるいはトリプルゲート以上でＴＦＴ３０を構成すれば、チャネルとソース−ドレイン領域の接合部でのリーク電流を防止でき、オフ時の電流を低減することが出来る。これらのゲート電極の少なくとも１個をＬＤＤ構造或いはオフセット構造にすれば、さらにオフ電流を低減でき、安定したスイッチング素子を得ることができる。
【００８７】
なお、図７（Ｂ）において、対向基板２０では、ＴＦＴアレイ基板１０に形成されている画素電極９ａの縦横の境界領域と対向する領域にブラックマトリクス、あるいはブラックストライプなどと称せられる遮光膜２３が形成され、その上層側には、ＩＴＯ膜からなる対向電極２１が形成されている。また、対向電極２１の上層側には、ポリイミド膜からなる配向膜２２が形成され、この配向膜２２は、ポリイミド膜に対してラビング処理が施された膜である。
【００８８】
このように構成したＴＦＴアレイ基板１０と対向基板２０とは、画素電極９ａと対向電極２１とが対面するように配置され、かつ、これらの基板間には、前記のシール材５３（図４および図５を参照）により囲まれた空間内に電気光学物質としての液晶５０が封入され、挟持されている。液晶５０は、画素電極９ａからの電界が印加されていない状態で配向膜により所定の配向状態をとる。液晶５０は、例えば一種または数種のネマティック液晶を混合したものなどからなる。
【００８９】
（周辺回路の構成）
再び図４および図６において、本形態の電気光学装置１００では、ＴＦＴアレイ基板１０の表面側のうち、画像表示領域１０ａの周辺領域を利用してデータ線駆動回路１０１および走査線駆動回路１０４が形成されている。このようなデータ線駆動回路１０１および走査線駆動回路１０４は、基本的には、図８および図９に示すＮチャネル型のＴＦＴとＰチャネル型のＴＦＴとによって構成されている。
【００９０】
図８および図９は、走査線駆動回路１０４およびデータ線駆動回路１０１等の周辺回路を構成するＴＦＴによる相補型インバーター回路の構成を示す平面図、およびこのインバーター回路を構成するＴＦＴをＢ−Ｂ′線で切断したときの断面図である。
【００９１】
図８および図９において、周辺回路を構成するＴＦＴは、Ｐチャネル型のＴＦＴ８０とＮチャネル型のＴＦＴ９０とからなるＣＭＯＳ型ＴＦＴとして構成されている。これらの駆動回路用のＴＦＴ８０、９０を構成する半導体膜６０（図８には輪郭を点線で示す）は、透明基板１０ｂの下地絶縁膜１１の表面に島状に形成されている。
【００９２】
ＴＦＴ８０、９０には、高電位線７１と低電位線７２がコンタクトホール６３、６４を介して、半導体膜６０のソース領域に電気的にそれぞれ接続されている。また、入力配線６６は、共通のゲート電極６５にそれぞれ接続されており、出力配線６７は、コンタクトホール６８、６９を介して、半導体膜６０のドレイン領域に電気的にそれぞれ接続されている。
【００９３】
このような周辺回路領域にも、層間絶縁膜４、５およびゲート絶縁膜２が形成されている。また、駆動回路用のＴＦＴ８０、９０はＬＤＤ構造を有しており、チャネル領域８１、９１の両側には、高濃度ソース領域８２、９２および低濃度ソース領域８３、９３からなるソース領域と、高濃度ドレイン領域８４、９４および低濃度ドレイン領域８５、９５からなるドレイン領域とを備えている。
【００９４】
さらに、本形態では、Ｐチャネル型のＴＦＴ８０およびＮチャネル型のＴＦＴ９０のいずれにおいても、チャネル領域８１、９１の下層側に、バックゲート用ゲート絶縁膜１２、およびしきい値電圧制御用のバックゲート７６、７７を備えており、バックゲート７６、７７には、それぞれしきい値電圧制御用信号線７３、７４から所定のバックゲート電位が印加されるようになっている。
【００９５】
従って、ＴＦＴ８０、９０のバックゲート７６、７７に印加されるバックゲート電位Ｖb-Ｎch、Ｖb-ＰchをＣＭＯＳ回路毎に最適な値に設定することにより、実施の形態１、２で説明したように、ＴＦＴ８０、９０のしきい値電圧を適正化することができる。
【００９６】
［その他の実施の形態］
上記形態では、駆動電圧が相違する第１のＣＭＯＳ回路と第２のＣＭＯＳ回路として、走査線駆動回路とデータ線駆動回路に形成されるＣＭＯＳ回路を例に説明したが、画素において、画素スイッチング用のＴＦＴがＣＭＯＳ回路を構成している場合がある。このような場合、第１のＣＭＯＳ回路、および第２のＣＭＯＳ回路のうちの一方のＣＭＯＳ回路が画素スイッチング用であって、他方のＣＭＯＳ回路が駆動回路用であってもよい。
【００９７】
また、上記形態では、電気光学装置として、駆動回路内蔵型のアクティブマトリクス型液晶装置を例に説明したが、液晶以外の電気光学物質を用いた電気光学装置、例えば、図１０を参照して以下に説明する有機エレクトロルミネッセンス表示装置に用いるＴＦＴアレイ基板、あるいは電気光学装置以外の薄膜半導体装置の製造などに本発明を適用してもよい。
【００９８】
なお、本発明は前記の実施形態に限るものではなく、アモルファスシリコンを用いたＴＦＴに適用しても良いし、絶縁基板上でなくシリコンウェハー上に電気光学装置を形成する場合にも適用できる。また、内蔵回路の形態として、シフトレジスタなどの単純な回路だけでなく、映像信号をデジタル・アナログ変換するＤＡＣ回路やデコーダ回路、あるいはグラフィックメモリさらにはＣＰＵなどの高度な回路を内蔵する場合に適用しても良い。また、全てのＣＭＯＳ回路を４端子構造トランジスタで作成するのではなく、ＣＭＯＳ回路の一部分のみを４端子構造トランジスタとしてもよいし、逆に片ｃｈ構成の回路部分も含めて４端子構造トランジスタとしてもよい。
【００９９】
図１０は、電荷注入型の有機薄膜エレクトロルミネッセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【０１００】
図１０に示す電気光学装置１００ｐは、有機半導体膜に駆動電流が流れることによって発光するＥＬ（エレクトロルミネッセンス）素子、またはＬＥＤ（発光ダイオード）素子などの発光素子をＴＦＴで駆動制御するアクティブマトリクス型の表示装置であり、このタイプの電気光学装置に用いられる発光素子はいずれも自己発光するため、バックライトを必要とせず、また、視野角依存性が少ないなどの利点がある。
【０１０１】
ここに示す電気光学装置１００ｐでは、ＴＦＴアレイ基板１０ｐ上に、複数の走査線３ｐと、走査線３ｐの延設方向に対して交差する方向に延設された複数のデータ線６ｐと、これらのデータ線６ｐに並列する複数の共通給電線２３ｐと、データ線６ｐと走査線３ｐとの交差点に対応する画素領域１５ｐとが構成されている。データ線６ｐに対しては、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐが構成されている。走査線３ｐに対しては、シフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐが構成されている。
【０１０２】
また、画素領域１５ｐの各々には、走査線３ｐを介して走査信号がゲート電極に供給される第１のＴＦＴ３１ｐと、この第１のＴＦＴ３１ｐを介してデータ線６ｐから供給される画像信号を保持する保持容量３３ｐと、この保持容量３３ｐによって保持された画像信号がゲート電極に供給される第２のＴＦＴ３２ｐ（薄膜半導体素子）と、第２のＴＦＴ３２ｐを介して共通給電線２３ｐに電気的に接続したときに共通給電線２３ｐから駆動電流が流れ込む発光素子４０ｐとが構成されている。
【０１０３】
このような電気光学装置１００ｐのＴＦＴアレイ基板１０ｐにおいても、シフトレジスタ、レベルシフタ、ビデオライン、アナログスイッチを備えるデータ側駆動回路１０１ｐ、およびシフトレジスタおよびレベルシフタを備える走査側駆動回路１０４ｐでは、駆動電圧が異なるＣＭＯＳ回路がＴＦＴにより形成される。従って、電気光学装置１００ｐでも、ＣＭＯＳ回路を構成するＴＦＴについては、しきい値電圧制御用のバックゲートを備えた４端子構造とし、バックゲートに印加されるバックゲート電位をＣＭＯＳ回路毎に最適な値に設定することにより、実施の形態１、２で説明したように、ＴＦＴのしきい値電圧を適正化すればよい。
【０１０４】
［電子機器への適用］
次に、本発明を適用した電気光学装置１００、１００ｐを備えた電子機器の一例を、図１１（Ａ）、（Ｂ）を参照して説明する。
【０１０５】
図１１（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一例としてのモバイル型パーソナルコンピュータの説明図、および携帯電話機の説明図である。
【０１０６】
本発明を適用した電気光学装置が搭載される電子機器としては、投射型液晶表示装置（液晶プロジェクタ）、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、およびエンジニアリング・ワークステーション（ＥＷＳ）、ページャ、あるいは携帯電話、ワードプロセッサ、テレビ、ビューファインダ型またはモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、ＰＯＳ端末、タッチパネルなどを挙げることができる。例えば、図１１（Ａ）に示すように、パーソナルコンピュータ１８０は、キーボード１８１を備えた本体部１８２と、表示ユニット１８３とを有する。表示ユニット１８３は、前述した電気光学装置１００、１００ｐを含んで構成される。また、図１１（Ｂ）に示すように、携帯電話機１９０は、複数の操作ボタン１９１と、前述した電気光学装置１００、１００ｐからなる表示部とを有している。
【産業上の利用可能性】
【０１０７】
以上説明したように、本発明において、駆動電圧が相違する第１および第２の相補回路では、Ｎチャネル型電界効果型トランジスタ、およびＰチャネル型電界効果型トランジスタをしきい値電圧制御用のバックゲートを備えた４端子構造とし、かつ、バックゲート電位を各電界効果型トランジスタで相違させて適正化したため、Ｎチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧と、Ｐチャネル型電界効果型トランジスタのバックゲートで制御した状態におけるしきい値電圧の差の絶対値を駆動電圧に対応させて相違させ、適正化することができる。このため、高速動作・低消費電力を達成するために、電界効果型トランジスタのしきい値電圧の低電圧化を図った場合でも、個々の相補回路では、駆動電圧としきい値電圧とのバランスが確保されているので、相補回路において誤動作が発生しない。それ故、電気光学装置において、画素数の増加、高速動作化、低消費電力化を図った場合でも、高い信頼性を確保することができる。
【図面の簡単な説明】
【０１０８】
【図１】（Ａ）、（Ｂ）はそれぞれ、本発明を適用したＣＭＯＳ回路を用いたインバータ回路、およびクロックドインバータ回路の説明図である。
【図２】ＴＦＴの回路動作面でのしきい値電圧Ｖon-offの説明図である。
【図３】ＴＦＴにおける回路動作面でのしきい値電圧Ｖon-offと、反転層の形成に基づく物理的なしきい値電圧Ｖthとの対応を示すグラフである。
【図４】本発明が適用される液晶装置（電気光学装置）をその上に形成された各構成要素と共に対向基板の側から見た平面図である。
【図５】図４のＨ−Ｈ′断面図である。
【図６】図４に示す電気光学装置の画像表示領域において、マトリクス状に配置された複数の画素に形成された各種素子、配線などの等価回路図である。
【図７】（Ａ）、（Ｂ）は、図４に示す電気光学装置において、ＴＦＴアレイ基板に形成された各画素の構成を示す平面図、およびＡ−Ａ′線に相当する位置で電気光学装置を切断したときの断面図である。
【図８】図４に示す電気光学装置の画像表示領域の周辺領域に形成した回路の平面図である。
【図９】図８のＢ−Ｂ’断面図である。
【図１０】電荷注入型の有機薄膜エレクトロルミネセンス素子を用いたアクティブマトリクス型電気光学装置のブロック図である。
【図１１】（Ａ）、（Ｂ）はそれぞれ、本発明に係る電気光学装置を用いた電子機器の一実施形態としてのモバイル型のパーソナルコンピュータを示す説明図、および携帯電話機の説明図である。
【図１２】（Ａ）、（Ｂ）はそれぞれ、従来のＣＭＯＳ回路を用いたインバータ回路、およびクロックドインバータ回路の説明図である。
【図１３】（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、ＣＭＯＳ回路に対する入力信号と出力信号との関係を示す波形図である。
【符号の説明】
【０１０９】
３ａ  走査線、３ｂ  容量線、６ａ  データ線、９ａ  画素電極、１０、１０ｐ  ＴＦＴアレイ基板（薄膜半導体装置）、３０、３１ｐ、３２ｐ、８０、９０  ＴＦＴ（電界効果型トランジスタ）、７３、７４、１１１、１１２  しきい値電圧制御用信号線、７６、７７  バックゲート、１００、１００ｐ  電気光学装置
【図１】
2005070630.tif 000003
【図２】
2005070630.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005070630.tif 000012
【図１１】
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【図１２】
2005070630.tif 000014
【図１３】
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