(57)【要約】  【課題】  シリコンナノワイヤーなどの量子細線の数の制御や位置の正確な制御が可能で、高速動作性および低雑音性に優れ、かつオン／オフ比に優れ、しかも狭いスペースで済むために極めて小型化可能な集積型量子細線トランジスタを提供する。  【解決手段】  側面にゲート絶縁膜１２を有する複数のシリコンナノワイヤー１１を互いに平行にかつ互いに分離して配置し、これらのシリコンナノワイヤー１１の周囲にそれらを埋め込むようにゲート電極１３を設けることにより柱状構造の集積型量子細線トランジスタを得る。各シリコンナノワイヤー１１にはソース領域、チャネル領域およびドレイン領域を形成しておく。ソース領域およびドレイン領域の周囲にはそれらを埋め込むようにそれぞれソース電極およびドレイン電極を形成する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型量子細線トランジスタ。
【請求項２】
上記半導体ナノワイヤーはシリコンナノワイヤーであることを特徴とする請求項１記載の集積型量子細線トランジスタ。
【請求項３】
上記半導体ナノワイヤーの一端にソース領域を有し、他端にドレイン領域を有することを特徴とする請求項１記載の集積型量子細線トランジスタ。
【請求項４】
上記複数の半導体ナノワイヤーの共通の電極として、上記ソース領域と電気的に接続されたソース電極を有し、上記ドレイン領域と電気的に接続されたドレイン電極を有することを特徴とする請求項３記載の集積型量子細線トランジスタ。
【請求項５】
上記ゲート絶縁膜は酸化膜であることを特徴とする請求項１記載の集積型量子細線トランジスタ。
【請求項６】
上記柱状構造は略円柱状であることを特徴とする請求項１記載の集積型量子細線トランジスタ。
【請求項７】
上記柱状構造は略四角柱状であることを特徴とする請求項１記載の集積型量子細線トランジスタ。
【請求項８】
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する上記複数の半導体ナノワイヤーを基板上に互いに分離して立設して形成する工程と、
上記半導体ナノワイヤーの側面にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜が形成された上記複数の半導体ナノワイヤーの周囲にゲート電極を形成する工程とを有する
ことを特徴とする集積型量子細線トランジスタの製造方法。
【請求項９】
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型細線トランジスタ。
【請求項１０】
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する上記複数の細線状半導体を基板上に互いに分離して立設して形成する工程と、
上記細線状半導体の側面にゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜が形成された上記複数の細線状半導体の周囲にゲート電極を形成する工程とを有する
ことを特徴とする集積型細線トランジスタの製造方法。
【請求項１１】
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置。
【請求項１２】
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた構造を有する集積型細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、集積型量子細線トランジスタおよびその製造方法ならびに集積型細線トランジスタおよびその製造方法ならびに電子応用装置に関し、例えば、複数の量子細線を用いた集積型量子細線トランジスタおよびその応用に関するものである。
【背景技術】
【０００２】
良く知られているように、今や産業の基幹となったエレクトロニクスの進歩を支えてきた大規模集積回路（ＬＳＩ）は、素子の微細化によって大容量、高速、低消費電力の性能を飛躍的に向上させてきた。しかしながら、素子のサイズが０．１μｍ以下になると、従来の素子の動作原理の限界に到達すると考えられることから、新しい動作原理に基づいた新しい素子の研究が活発に行われている。具体的には、半導体結晶中の電子のド・ブロイ波の波長と同程度の幅の半導体層内に電子を閉じ込めることで電子の運動の自由度を制限し、これにより生じる量子効果を利用した新しい動作原理に基づいて動作する量子細線デバイスを形成することが、近年検討されている。量子細線は、そのナノメートルサイズによる効果によってバルクとは異なった新しい物性を得ることができる。例えば、半導体結晶内での電子波の波長は約１０ｎｍであるから、一辺の長さが１０ｎｍ程度の断面四角形の細線状の半導体（以下、量子細線という）内で電子を生じさせると、電子はほとんど散乱されずに量子細線内を閉じ込められたままで進行するので、電子波の位相を維持することができる。極低温下では、電子は閉じ込められたように挙動し、熱振動しなくなるが、一辺の長さが１０ｎｍ程度の立方体状の半導体（以下、量子箱という）内で電子を生じさせると、極低温下で生じるこのような電子の状態を室温下で生じさせることができる。基板上に量子細線または量子箱を多数配列させてなるゲート電極と、その下部にキャリアを伝える伝導層とを作り、伝導層のキャリア数をゲート電極に印加する電圧により増減させることで、高速動作性および低雑音性に優れた特性の良いトランジスタを作製することができる。
【０００３】
シリコン量子細線の製造方法としては、例えば、ＶＬＳ（Vapor-Liquid-Solid）法（非特許文献１参照）を用いてシリコン基板の上に直接成長させる方法が提案されている。これは、シリコン基板上に金（Ａｕ）を蒸着してシリコン基板の表面にシリコンと金との溶融合金滴を形成した後、シリコンの原料ガスを供給しつつ加熱してシリコン量子細線を成長させる方法であり、過去においては、シリコンの原料ガスとして四塩化ケイ素（ＳｉＣｌ4 ）を用いたものが報告されている（非特許文献２および非特許文献３）。この場合、シリコン量子細線の直径および形成位置は、溶融合金滴の大きさおよび位置によって決定される。このほかにもシリコン量子細線の製造方法は数多く知られており、シリコンと溶融合金滴を形成する金属には、金のほかに銀（Ａｇ）やインジウム（Ｉｎ）などがあり、また原料ガスとしては、四塩化ケイ素以外に、シラン（ＳｉＨ4 ）ガスや、ジシラン（Ｓｉ2 Ｈ6 ）ガスやトリシラン（Ｓｉ3 Ｈ8 ）ガスなどでも細線の成長が起こることが良く知られている。
【０００４】
【非特許文献１】E.I.Givargizov,J.Vac.Sci.Techno,B11(2),p.449
【非特許文献２】Wagner et.al,Appl.Phys.Lett.4,no.%,89(1964)
【非特許文献３】E.I.Givargizov,J.Cryst.Growth,31,20(1975)
【０００５】
しかしながら、こうしたシリコン量子細線を用いたトランジスタで他の素子を駆動する場合、シリコン量子細線一本当たりに流すことができる電流量に制限があるため、複数のシリコン量子細線を使って一つの素子のスイッチングを行う場合が出てくる。上述のように、従来は溶融合金滴の大きさおよび形成位置を制御することができなかったので、太さの揃ったシリコン量子細線を周期的に形成することができないという問題があった。そのため、シリコン量子細線を用いたトランジスタは実用的な素子として活用することができなかった。
【０００６】
こうした中、複数のシリコン量子細線を大面積基板上にアッセンブリする方法として、作製したシリコン量子細線を分離後に大面積基板上に分配する方法が、Lieverらにより提案されている（例えば、非特許文献４）。ラングミュアー・ブロジェット（Langmuir-Blodget）法を利用したこれらの方法で、Lieverらはシリコンナノワイヤーをパターニングしてあらかじめ形成した電極位置に複数同時にアッセンブリすることを可能とした。
【０００７】
【非特許文献４】Nano Letters,Vol.3,No.7(2003)p.951
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、非特許文献４で提案された方法では、シリコンナノワイヤーを電極上に平面的に並べるため、広いスペースを必要とする点や、分離してから並べるために、数の制御やシリコンナノワイヤーの位置の正確な制御が非常に難しい点などの問題を残している。
【０００９】
したがって、この発明が解決しようとする課題は、シリコンナノワイヤーなどの量子細線の数の制御や位置の正確な制御が可能で、高速動作性および低雑音性に優れ、かつオン／オフ比に優れ、しかも狭いスペースで済むために極めて小型化可能な集積型量子細線トランジスタおよび集積型細線トランジスタならびにそれらの製造方法を提供することにある。
この発明が解決しようとする他の課題は、上記の集積型量子細線トランジスタまたは集積型細線トランジスタを用いた電子応用装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、この発明の第１の発明は、
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型量子細線トランジスタである。
【００１１】
この発明の第２の発明は、
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する複数の半導体ナノワイヤーを基板上に互いに分離して立設して形成する工程と、
半導体ナノワイヤーの側面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜が形成された複数の半導体ナノワイヤーの周囲にゲート電極を形成する工程とを有する
ことを特徴とするものである。
【００１２】
第１および第２の発明において、半導体ナノワイヤーの直径は必要に応じて選ぶことができるものであるが、一般的には１〜１００ｎｍである。この半導体ナノワイヤーは、この半導体ナノワイヤーの側面に形成されるゲート絶縁膜との間に良好な半導体／ゲート絶縁膜界面が形成される半導体からなり、例えば、シリコンやゲルマニウムのほか、シリコンとゲルマニウムとの混晶などを用いることができる。この半導体ナノワイヤーは最も典型的にはシリコンナノワイヤーである。
【００１３】
典型的には、半導体ナノワイヤーの一端にソース領域を有し、他端にドレイン領域を有し、それらの間にチャネル領域を有する。さらに、典型的には、全ての半導体ナノワイヤーの共通の電極として、ソース領域と電気的に接続されたソース電極を、ドレイン領域と電気的に接続されたドレイン電極を有する。ゲート絶縁膜は、典型的には酸化膜、特に半導体ナノワイヤーの側面を酸化することにより形成される酸化膜であるが、ＣＶＤ法や他の成膜法により形成される窒化膜などであってもよい。
この集積型量子細線トランジスタの柱状構造は、基本的にはどのような形状であってもよく、略円柱状や略四角柱状のほか、他の多角柱状であってもよい。
【００１４】
この発明の第３の発明は、
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する
ことを特徴とする集積型細線トランジスタである。
【００１５】
この発明の第４の発明は、
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタの製造方法であって、
ソース領域、チャネル領域およびドレイン領域を有する複数の細線状半導体を基板上に互いに分離して立設して形成する工程と、
細線状半導体の側面にゲート絶縁膜を形成する工程と、
ゲート絶縁膜が形成された複数の細線状半導体の周囲にゲート電極を形成する工程とを有する
ことを特徴とするものである。
【００１６】
第３および第４の発明において、細線状半導体には、上記の半導体ナノワイヤーが含まれるが、半導体ナノワイヤーよりも直径が大きいもの（例えば、０．１〜１μｍ程度）も含まれる。
第３および第４の発明においては、上記以外のことは、その性質に反しない限り、第１および第２の発明に関連して述べたことが成立する。
【００１７】
この発明の第５の発明は、
側面にゲート絶縁膜を有する複数の半導体ナノワイヤーが互いに略平行にかつ互いに分離して配置され、これらの複数の半導体ナノワイヤーの周囲にゲート電極が設けられた柱状構造を有する集積型量子細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置である。
【００１８】
この発明の第６の発明は、
側面にゲート絶縁膜を有する複数の細線状半導体が互いに略平行にかつ互いに分離して配置され、これらの複数の細線状半導体の周囲にゲート電極が設けられた柱状構造を有する集積型細線トランジスタを少なくとも一つ有する
ことを特徴とする電子応用装置である。
第５および第６の発明において、電子応用装置には、例えば、液晶ディスプレイなどの画像表示装置などが含まれる。
第５および第６の発明においては、上記以外のことについては、その性質に反しない限り、第１〜第４の発明に関連して述べたことが成立する。
【００１９】
上述のように構成されたこの発明においては、トランジスタに使用する半導体ナノワイヤーまたは細線状半導体はその数、位置とも、製造プロセスにより容易に制御することができる。また、これらの半導体ナノワイヤーまたは細線状半導体は柱状構造に埋設されていて立体的に配置されているため、トランジスタのスペースは極めて小さくて済む。さらに、半導体ナノワイヤーまたは細線状半導体の全周にゲート電極が形成された構造であるため、トランジスタのオン／オフ比を高くすることができる。
【発明の効果】
【００２０】
この発明によれば、シリコンナノワイヤーなどの量子細線の数の制御や位置の正確な制御が可能で、高速動作性および低雑音性に優れ、かつオン／オフ比に優れ、しかも狭いスペースで済むために極めて小型化可能な集積型量子細線トランジスタまたは集積型細線トランジスタを得ることができる。そして、この集積型量子細線トランジスタまたは集積型細線トランジスタをスイッチングトランジスタなどとして用いることにより、高性能の液晶ディスプレイなどを実現することができる。
【発明を実施するための最良の形態】
【００２１】
以下、この発明の実施形態について図面を参照しながら説明する。
図１はこの発明の第１の実施形態による集積型量子細線トランジスタの全体構成を示す斜視図、図２、図３、図４、図５および図６はそれぞれ図１のＡ部、Ｂ部、Ｃ部、Ｄ部およびＥ部の断面図を示す。
【００２２】
図１〜図６に示すように、この集積型量子細線トランジスタは全体として例えば直径が０．５〜３μｍ程度の極めて細い円柱状ロッド形状を有し、その長手方向がＡ〜Ｅの５つの部分からなる。Ｂ部、Ｃ部およびＤ部には、これらを貫通するように中心軸方向に延びた形で、円柱状のシリコンナノワイヤー１１の側面に例えばＳｉＯ2 膜からなるゲート絶縁膜１２が形成されたものが複数本、互いに分離されて埋設されている。使用するシリコンナノワイヤー１１の本数は、必要に応じて選ぶことができるが、この例では２０本である。シリコンナノワイヤー１１には、図７に示すように、例えば、ｎ型のソース領域１１ａ、ｐ型のチャネル領域１１ｂおよびｎ型のドレイン領域１１ｃが形成されている。
【００２３】
図４に示すように、Ｃ部においては、これらのシリコンナノワイヤー１１およびゲート絶縁膜１２の周りは、例えば不純物がドープされたシリコンや金属などからなるゲート電極１３により埋め込まれている。図３および図５に示すように、Ｂ部およびＤ部においては、これらのシリコンナノワイヤー１１およびゲート絶縁膜１２の周りは例えばＳｉＯ2 膜からなる層間絶縁膜１４により埋め込まれている。さらに、図２および図６に示すように、Ａ部およびＥ部は、例えばアルミニウム合金（Ａｌ−Ｓｉ合金など）などの金属や不純物がドープされたシリコンなどの導電材料からなるソース電極１５およびドレイン電極１６である。ここで、ソース電極１５は各シリコンナノワイヤー１１のソース領域１１ａと電気的に接続され、ドレイン電極１６は各シリコンナノワイヤー１１のドレイン領域１１ｃと電気的に接続されている。
【００２４】
この集積型量子細線トランジスタにおいては、ゲート電極１３に印加する電圧によりシリコンナノワイヤー１１を用いた全ての量子細線トランジスタの動作を一括して制御することができ、多数の量子細線トランジスタをゲート電極を共有して並列接続した場合と同様な動作を行うことが可能である。
【００２５】
この第１の実施形態によれば、μｍサイズの極めて細い円柱状ロッドに多数の量子細線トランジスタを含んだ構造を有しているため、全体として素子サイズを極めて小さく抑えながら、電流駆動能力が高い集積型量子細線トランジスタを得ることができる。また、この集積型量子細線トランジスタは高速動作性および低雑音性に優れている。さらに、各シリコンナノワイヤー１１の全周にゲート絶縁膜１２およびゲート電極１３が形成されているため、高いオン／オフ比を得ることができる。また、この集積型量子細線トランジスタを構成するシリコンナノワイヤー１１はその数、位置とも、製造プロセスにより容易に制御することができ、このため製造歩留まりも高くすることができる。
【００２６】
この集積型量子細線トランジスタは、例えば液晶ディスプレイにおいては、各画素のスイッチングトランジスタとして用いることができる。この場合、画素スイッチングトランジスタとして従来用いられている薄膜トランジスタ（ＴＦＴ）と異なり、リソグラフィーやエッチングなどのプロセスを用いずに、この集積型量子細線トランジスタを基板上に直接アッセンブリすることができるため、液晶ディスプレイの製造工程の簡略化を図ることができる。
【００２７】
次に、この発明の第２の実施形態による集積型量子細線トランジスタについて説明する。
図８はこの第２の実施形態による集積型量子細線トランジスタの全体構成を示す斜視図、図９、図１０、図１１、図１２および図１３はそれぞれ図８のＡ部、Ｂ部、Ｃ部、Ｄ部およびＥ部の断面図を示す。
図８〜図１３に示すように、この集積型量子細線トランジスタは全体として四角柱状のロッド形状を有し、その長手方向がＡ〜Ｅの５つの部分からなる。その他のことは第１の実施形態と同様である。
この第２の実施形態によれば、第１の実施形態と同様な利点を得ることができる。
【００２８】
次に、この発明の第３の実施形態による集積型量子細線トランジスタの製造方法について説明する。ここでは、第２の実施形態による四角柱状ロッド形状の集積型量子細線トランジスタを製造する場合について説明する。
この第３の実施形態においては、図１４に示すように、まず、公知の方法により、ｎ型シリコン基板３１上に金ナノ粒子３２を形成する。
【００２９】
次に、図１５に示すように、真空中でエピタキシャル成長を行うことにより金ナノ粒子３２の部分にシリコンナノワイヤー１１を成長させる。このとき、原料ガス中に不純物ガスとしてホスフィン（ＰＨ3 ）やジボラン（Ｂ2 Ｈ6 ）を交互に流すことで、シリコンにｎ型不純物であるＰまたはｐ型不純物であるＢをドープすることができ、ｎ型のソース領域１１ａ、ｐ型のチャネル領域１１ｂおよびｎ型のドレイン領域１１ｃを形成する。
次に、図１６に示すように、シリコンナノワイヤー１１の表面を熱酸化することによりＳｉＯ2 膜からなるゲート絶縁膜１２を形成する。
【００３０】
次に、図１７に示すように、側面にゲート絶縁膜１２が形成されたシリコンナノワイヤー１１の間の部分に真空蒸着法などにより層間絶縁膜１４を埋め込み、さらにその上にゲート電極１３を埋め込む。
次に、図１８に示すように、ゲート電極１３上に再び層間絶縁膜１４を埋め込み、さらにその上にソース電極１５を埋め込む。
【００３１】
次に、図１９に示すように、ｎ型シリコン基板３１を裏面側から研磨して薄膜化し、さらにその裏面にドレイン電極１６を形成する。このドレイン電極１６は一つの集積型量子細線トランジスタ当たり一つ形成される。このドレイン電極１６は、例えば、薄膜化されたｎ型シリコン基板３１の裏面に真空蒸着法などによりアルミニウム合金（Ａｌ−Ｓｉ合金など）膜などの金属膜を形成した後、この金属膜をエッチングによりパターニングすることにより形成することができる。
【００３２】
この後、図２０に示すように、上記のようにしてドレイン電極１６まで形成した積層構造体をそれに垂直な方向に劈開、エッチング、ダイシングなどを行うことにより各ドレイン電極１６毎に分離する。これによって、第２の実施形態による集積型量子細線トランジスタと実質的に同一構造の集積型量子細線トランジスタが多数製造される。
図２１は上記の分離前の積層構造体の断面図（図２０のＸ−Ｘ線断面図）を示す。
この第３の実施形態によれば、第２の実施形態による集積型量子細線トランジスタを容易に製造することができる。
【００３３】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施形態において挙げた数値、構造、形状、材料、プロセスなどはあくまでも例に過ぎず、必要に応じてこれらと異なる数値、構造、形状、材料、プロセスなどを用いてもよい。
【００３４】
具体的には、例えば、図２２に示すように、第１の実施形態による集積型量子細線トランジスタのＢ部およびＤ部においてゲート絶縁膜１２を形成せず、シリコンナノワイヤー１１の周りに層間絶縁膜１４が直接形成された構造としてもよい。同様に、図２３に示すように、第２の実施形態による集積型量子細線トランジスタのＢ部およびＤ部においてゲート絶縁膜１２を形成せず、シリコンナノワイヤー１１の周りに層間絶縁膜１４が直接形成された構造としてもよい。
【図面の簡単な説明】
【００３５】
【図１】この発明の第１の実施形態による集積型量子細線トランジスタを示す斜視図である。
【図２】この発明の第１の実施形態による集積型量子細線トランジスタのＡ部の断面図である。
【図３】この発明の第１の実施形態による集積型量子細線トランジスタのＢ部の断面図である。
【図４】この発明の第１の実施形態による集積型量子細線トランジスタのＣ部の断面図である。
【図５】この発明の第１の実施形態による集積型量子細線トランジスタのＤ部の断面図である。
【図６】この発明の第１の実施形態による集積型量子細線トランジスタのＥ部の断面図である。
【図７】この発明の第１の実施形態による集積型量子細線トランジスタを構成するシリコンナノワイヤーを示す断面図である。
【図８】この発明の第２の実施形態による集積型量子細線トランジスタを示す斜視図である。
【図９】この発明の第２の実施形態による集積型量子細線トランジスタのＡ部の断面図である。
【図１０】この発明の第２の実施形態による集積型量子細線トランジスタのＢ部の断面図である。
【図１１】この発明の第１の実施形態による集積型量子細線トランジスタのＣ部の断面図である。
【図１２】この発明の第２の実施形態による集積型量子細線トランジスタのＤ部の断面図である。
【図１３】この発明の第２の実施形態による集積型量子細線トランジスタのＥ部の断面図である。
【図１４】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図１５】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図１６】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図１７】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図１８】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図１９】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図２０】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための断面図である。
【図２１】この発明の第３の実施形態による集積型量子細線トランジスタの製造方法を説明するための平面図である。
【図２２】この発明の第１の実施形態による集積型量子細線トランジスタの変形例を示す断面図である。
【図２３】この発明の第２の実施形態による集積型量子細線トランジスタの変形例を示す断面図である。
【符号の説明】
【００３６】
１１……シリコンナノワイヤー、１１ａ…ソース領域、１１ｂ…チャネル領域、１１ｃ…ドレイン領域、１２…ゲート絶縁膜、１３…ゲート電極、１４…層間絶縁膜、１５…ソース電極、１６…ドレイン電極、３１…ｎ型シリコン基板、３２…金ナノ粒子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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