(57)【要約】【課題】データ読み出し時のマージンを向上する。【解決手段】半導体集積回路装置は、２種類以上のレイアウトパターンを有し、異なるパターンが隣り合うように配置され、トランジスタと強誘電体キャパシタとをそれぞれ備えた複数のメモリセルと、このメモリセルにそれぞれ接続された複数のビット線ＢＬ１，ＢＬ２，／ＢＬ１，／ＢＬ２と、これらのビット線のうち同じパターンのメモリセルに接続されたビット線ペア毎に設けられ、このビット線ペアの一方を主入力とし他方を主入力と相補的な入力とする複数のセンスアンプＳ／Ａ１，Ｓ／Ａ２とを具備する。【選択図】      図１
2005197607.tif 000002
【特許請求の範囲】
【請求項１】
２種類以上のレイアウトパターンを有し、異なるパターンが隣り合うように配置され、トランジスタと強誘電体キャパシタとをそれぞれ備えた複数のメモリセルと、
前記メモリセルにそれぞれ接続された複数のビット線と、
前記ビット線のうち同じパターンの前記メモリセルに接続されたビット線ペア毎に設けられ、このビット線ペアの一方を主入力とし他方を前記主入力と相補的な入力とする複数のセンスアンプと
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記メモリセルは、第１のパターンを有する第１のメモリセルと前記第１のパターンと異なる第２のパターンを有する第２のメモリセルとを含み、
前記第１のメモリセルは、
第１のビット線と、
第１のプレート線と、
前記第１のビット線につながる第１の上部電極と前記第１のプレート線につながる第１の下部電極とを備えた第１の強誘電体キャパシタとを有し、
前記第２のメモリセルは、
第２のビット線と、
第２のプレート線と、
前記第２のプレート線につながる第２の上部電極と前記第２のビット線につながる第２の下部電極とを備えた第２の強誘電体キャパシタとを有する
ことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記メモリセルのそれぞれは、
前記トランジスタのソース／ドレイン間に前記強誘電体キャパシタの両端をそれぞれ接続してユニットセルを構成し、このユニットセルを複数個直列に接続した構造であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記センスアンプは、前記メモリセルからなるセルアレイの外部において、前記ビット線ペアの一端側に配置される場合と他端側に配置される場合が交互にあることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記異なるパターンが隣り合うように配置された前記メモリセルは、同一のワード線を利用することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項６】
前記レイアウトパターンがｎ種類の場合、前記ビット線ペア間に、（ｎ−１）本の前記ビット線ペアと異なるビット線が配置されることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
近年、不揮発性の半導体メモリとして、強誘電体キャパシタ（Ferro-electric Capacitor）を用いた強誘電体メモリ（ＦｅＲＡＭ）が注目されている。この強誘電体メモリでは、セルトランジスタ（Ｔ）のソース／ドレイン間に強誘電体キャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」が提案されている。また、強誘電体メモリの読み出し方式として、１Ｔ１Ｃ方式よりも動作マージンを確保することができる「２Ｔ２Ｃ方式」が注目されている。
【０００３】
図６及び図７は、従来技術による２Ｔ２Ｃ方式のＴＣ並列ユニット直列接続型強誘電体メモリのセル部を示す。
【０００４】
従来の２Ｔ２Ｃ方式では、隣り合うビット線が、作動式センスアンプの相補的な二つの入力になっている。つまり、図６及び図７に示すように、あるビット線ＢＬが作動式センスアンプＳ／Ａの主入力になっていると、このビット線ＢＬの隣のビット線／ＢＬが主入力と相補的な入力になっている。
【０００５】
このように隣り合うビット線ＢＬ，／ＢＬを相補的な二つの入力とすると、センスアンプＳ／Ａの周りのレイアウトが簡単になるという利点があるが、その反面、隣り合うビット線ＢＬ，／ＢＬ同士が干渉を起こし、データ読み出し時の信号のＳ／Ｎ比を下げるという欠点もある。
【０００６】
また、このような構造の場合にオフセット型のセルを採用すると、占有面積の観点から、セルの最適なレイアウトは図７に示されるようになる。すなわち、隣り合うビット線ＢＬ，／ＢＬにつながるメモリセルの平面レイアウトは、約１セル分紙面の左右にずれており、同一にならない。そして、この平面レイアウトのずれにより、読み出し時にデータ比較を行うためのペアとなる２つのセルパターンが異なってしまう。
【０００７】
例えば、同じワード線ＷＬ１につながる二つの隣り合うメモリセルに着目する。この２つのメモリセルは、読み出し時にデータ比較を行うためのペアとなるセルである。この２つのメモリセルのうち、一方のセルは、上部電極がビット線ＢＬにつながり、下部電極がプレート線ＰＬ１につながるＡタイプのパターンであるのに対して、もう一方のセルは、下部電極がビット線／ＢＬにつながり、上部電極がプレート線ＰＬ２につながるＢタイプのパターンになっている（図３参照）。
【０００８】
ここで、強誘電体キャパシタでは、一般に、ヒステリシスループが左右のどちらかにずれていて、対称でない場合がある。このような非対称性は、例えば上部電極材料と下部電極材料が異なることや、強誘電体メモリの製造工程で加わるダメージの影響が上部電極の界面や下部電極の界面で異なること等から生じるとされている。これは、一般に、初期インプリントと呼ばれている現象である。
【０００９】
このようなヒステリシスループの非対称性があると、上部電極がビット線ＢＬにつながっているＡタイプのセルと下部電極がビット線／ＢＬにつながっているＢタイプのセルとでは、信号量に差が生じる。つまり、２Ｔ２Ｃ方式で強誘電体メモリセルの読み出しを行う場合、Ａタイプのセルからの出力とＢタイプのセルからの出力とが作動式センスアンプの相補的な入力に入るが、同一のデータに対する信号量が２つのセル間で異なると、データ読み出しの際のマージンが少なくなってしまう。
【００１０】
以上のように、隣り合うビット線ＢＬ，／ＢＬをセンスアンプＳ／Ａの相補的な二つの入力とする従来の強誘電体メモリでは、以下のような問題が生じてしまう。
【００１１】
（１）隣り合うビット線ＢＬ，／ＢＬ同士が干渉を起こし、データ読み出し時の信号のＳ／Ｎ比が劣化する。
【００１２】
（２）ビット線ＢＬ，／ＢＬにそれぞれ接続されているペアのセルのレイアウトが同一のパターンでないため、データ読み出し時のマージンが少なくなる。
【００１３】
このような（１）、（２）の問題は、強誘電体メモリの歩留まり劣化や信頼性不良等の原因となるので避けることが望まれている。
【００１４】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】米国特許第4922459号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は上記課題を解決するためになされたものであり、その目的とするところは、データ読み出し時のマージンを向上することが可能な半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明は、前記目的を達成するために以下に示す手段を用いている。
【００１７】
本発明のある視点による半導体集積回路装置は、２種類以上のレイアウトパターンを有し、異なるパターンが隣り合うように配置され、トランジスタと強誘電体キャパシタとをそれぞれ備えた複数のメモリセルと、前記メモリセルにそれぞれ接続された複数のビット線と、前記ビット線のうち同じパターンの前記メモリセルに接続されたビット線ペア毎に設けられ、このビット線ペアの一方を主入力とし他方を前記主入力と相補的な入力とする複数のセンスアンプとを具備する。
【発明の効果】
【００１８】
以上説明したように本発明によれば、データ読み出し時のマージンを向上することが可能な半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１９】
本発明の一実施形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２０】
本発明の一実施形態は、２Ｔ２Ｃ方式の強誘電体メモリ（ＦｅＲＡＭ）において、作動式センスアンプへの相補的な２つの入力として、同じセルパターンにつながるビット線をペアとするために、隣り合うビット線をペアとして用いずに、何本か離れたビット線をペアとして用いる。具体的には、２Ｔ２Ｃ方式のＴＣ並列ユニット直列接続型強誘電体メモリを例にあげて説明する。
【００２１】
図１は、本発明の一実施形態に係る半導体集積回路装置のメモリセル部の回路図を示す。以下に、図１を用いて、２Ｔ２Ｃ方式のＴＣ並列ユニット直列接続型強誘電体メモリの構成について説明する。
【００２２】
複数のビット線ＢＬ１，ＢＬ２，／ＢＬ１，／ＢＬ２と複数のワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とがマトリックス状に配置され、これらの交点にメモリセルがそれぞれ配置されている。
【００２３】
そして、各ビット線ＢＬ１，ＢＬ２，／ＢＬ１，／ＢＬ２につながる４つのメモリセルは、ＴＣ並列ユニット直列接続型の構造をとっている。
【００２４】
例えば、ビット線ＢＬ１につながる各メモリセルでは、トランジスタＴｒ１ａのソース／ドレインに強誘電体キャパシタＣ１ａの両端が接続され、トランジスタＴｒ１ｂのソース／ドレインに強誘電体キャパシタＣ１ｂの両端が接続され、トランジスタＴｒ１ｃのソース／ドレインに強誘電体キャパシタＣ１ｃの両端が接続され、トランジスタＴｒ１ｄのソース／ドレインに強誘電体キャパシタＣ１ｄの両端が接続されている。そして、これらの４つのセルが直列に接続され、１つのセル群が構成されている。このセル群の一端は選択トランジスタＴｒ１を介してビット線ＢＬ１に接続され、セル群の他端はプレート線ＰＬ１に接続されている。また、各トランジスタＴｒ１ａ，Ｔｒ１ｂ，Ｔｒ１ｃ，Ｔｒ１ｄのゲートは、ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４となる。
【００２５】
尚、ビット線ＢＬ２，／ＢＬ１，／ＢＬ２にそれぞれつながる４つのメモリセルは、上記と同様の構造であるため説明は省略する。
【００２６】
そして、センスアンプＳ／Ａ１には２本のビット線ＢＬ１，／ＢＬ１が接続され、センスアンプＳ／Ａ２には２本のビット線ＢＬ２，／ＢＬ２が接続されている。ここで、ビット線ＢＬ１がセンスアンプＳ／Ａ１の主入力となり、ビット線／ＢＬ１がセンスアンプＳ／Ａ１の主入力と相補的な入力となる。同様に、ビット線ＢＬ２がセンスアンプＳ／Ａ２の主入力となり、ビット線／ＢＬ２がセンスアンプＳ／Ａ２の主入力と相補的な入力となる。
【００２７】
このような２Ｔ２Ｃ方式のＴＣ並列ユニット直列接続型強誘電体メモリの場合、メモリセルは２種類のレイアウトパターンからなる。以下に、図２及び図３を用いて、メモリセルのレイアウトパターンについて説明する。
【００２８】
図２及び図３に示す構造の場合、メモリセルは、Ａタイプ又はＢタイプのどちらかのパターンになる。ビット線ＢＬ１につながるメモリセルを例にあげると、Ａタイプのパターンは、強誘電体キャパシタＣ１ａの上部電極がビット線ＢＬ１につながり、強誘電体キャパシタＣ１ａの下部電極がプレート線ＰＬ１につながる。一方、Ｂタイプのパターンは、強誘電体キャパシタＣ１ｂの上部電極がプレート線ＰＬ１につながり、強誘電体キャパシタＣ１ｂの下部電極がビット線ＢＬ１につながる。つまり、ＡタイプとＢタイプとでは、強誘電体キャパシタＣの各電極に対して、ビット線ＢＬとプレート線ＰＬとが逆につながっている。
【００２９】
ここで、ワード線ＷＬ１を用いるセルに注目すると、図２に示すように、強誘電体キャパシタＣ１ａはＡタイプ、強誘電体キャパシタＣ２ａはＢタイプ、強誘電体キャパシタＣ３ａはＡタイプ、強誘電体キャパシタＣ４ａはＢタイプのパターンになっている。つまり、同じワード線を利用するセルでは、Ａ，Ｂタイプからなる２種類の異なるパターンの強誘電体キャパシタが隣り合うように交互に配置されている。従って、センスアンプＳ／Ａ１は、Ａタイプである同じパターンのセルにつながるビット線ＢＬ１，／ＢＬ１が相補的な２つの入力となり、センスアンプＳ／Ａ２は、Ｂタイプである同じパターンのセルにつながるビット線ＢＬ２，／ＢＬ２が相補的な２つの入力となる。
【００３０】
以上のような本発明の一実施形態では、同じパターンのメモリセルに接続する２本のビット線をペアとして、このペアのビット線の一方をセンスアンプの主入力とし、他方を主入力と相補的な入力とする。
【００３１】
従って、図１乃至図３の構造の場合、ワード線線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４毎にＡタイプとＢタイプのメモリセルが交互に配置されているため、センスアンプへの主入力となるビット線に対して、このビット線より２列先のビット線が、相補的な入力となるビット線になる。つまり、センスアンプＳ／Ａ１につながるビット線ＢＬ１，／ＢＬ１間には、センスアンプＳ／Ａ１とは異なるセンスアンプＳ／Ａ２につながるビット線ＢＬ２が存在し、センスアンプＳ／Ａ２につながるビット線ＢＬ２，／ＢＬ２間には、センスアンプＳ／Ａ２とは異なるセンスアンプＳ／Ａ１につながるビット線／ＢＬ１が存在する。従って、センスアンプＳ／Ａｎ（ｎ＝１，２，３…）の主入力となるビット線ＢＬｎと、主入力と相補的な入力となるビット線／ＢＬｎとは隣り合わない。
【００３２】
図４は、上記のようなビット線ペアの配置をとった場合のセンスアンプの配置例を示す。図４に示すように、複数のセルからなるセルアレイを跨ぐように複数のビット線ＢＬｎ，／ＢＬｎ（ｎ＝１，２，３…）が延在し、これらのビット線ＢＬｎ，／ＢＬｎの両端がセルアレイの外部に存在する。そして、ビット線ＢＬｎ，／ＢＬｎのペア毎に、ビット線ＢＬｎ，／ＢＬｎの一端側（例えば紙面の右側）にセンスアンプＳ／Ａｎが配置される場合と他端側（例えば紙面の左側）にセンスアンプＳ／Ａｎが配置される場合とが交互にある。
【００３３】
例えば、ビット線ＢＬｎ，／ＢＬｎのペアの行番号ｎが奇数の場合は、紙面の右側にセンスアンプＳ／Ａｎを配置し、ビット線ＢＬｎ，／ＢＬｎのペアの行番号ｎが偶数の場合は、紙面の左側にセンスアンプＳ／Ａｎを配置するとよい。
【００３４】
上記本発明の一実施形態によれば、複数のセルパターンが存在する場合、同じセルパターンにつながるビット線ペアを、作動式センスアンプへの相補的な２つの入力とする。このため、従来の強誘電体メモリに比べて、以下の（１）〜（４）のような効果を得ることができ、強誘電体メモリの歩留まり向上や信頼性向上等が期待できる。
【００３５】
（１）本発明の一実施形態は、ペアとなるビット線ＢＬ，／ＢＬにつながるセルは、同じパターン（同じレイアウト及び同じ構造）になっている。従って、ペアとなる２つのセル間で同一のデータに対する信号量の差を抑制することができるため、データ読み出し時のマージンを向上することが可能となる。
【００３６】
（２）本発明の一実施形態は、同じパターンのレイアウトが、ビット線一本おきに繰り返されるようになっている。つまり、占有面積の観点からのセルの最適なレイアウトが行われているため、単位セルあたりの面積を最小にすることができる。
【００３７】
（３）本発明の一実施形態は、センスアンプの主入力となるビット線ＢＬに対して、一本別のビット線を挟んで、ペアとなるビット線／ＢＬを割り当てている。従って、ペアのビット線ＢＬ，／ＢＬの信号間の干渉が起こり難いため、読み出し時の信号のＳ／Ｎ比を向上することができる。
【００３８】
尚、ペアのビット線ＢＬ，／ＢＬにつながるセルの読み出し時に、このペアのビット線ＢＬ，／ＢＬ間に存在する他のビット線に例えばＶｃｃ／２を印加しておくと、さらに大きなＳ／Ｎ比の向上が期待できる。
【００３９】
（４）本発明の一実施形態において、図４に示すようにセンスアンプを配置することで、隣り合わないビット線をペアとした場合でも、センスアンプの周りのレイアウトを簡略にすることができる。
【００４０】
その他、本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、種々に変形することが可能である。
【００４１】
例えば、セルのパターンは２種類以上あってもよい。そして、ｎ種類のパターンの場合、ペアとなるビット線ＢＬ，／ＢＬ間には、例えば（ｎ−１）本の他のビット線が配置される。
【００４２】
また、ＴＣ並列ユニット直列接続型の構造において、１本のビット線につながるセルの数は勿論４つに限定されない。
【００４３】
また、図２では、ビット線ＢＬ１，ＢＬ２につながる８つのセルからなるパターンをひとまとまりと考え、セル８個毎にパターンが繰り返されるような構造になっていたが、これに限定されない。例えば、図５に示すように、第１の領域に、各センスアンプの主入力となるビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４を配置する。第２の領域に、各センスアンプの主入力と相補的な入力となるビット線／ＢＬ１，／ＢＬ２，／ＢＬ３，／ＢＬ４を配置する。そして、第１及び第２の領域間にウェルコンタクト領域１０を設ける。このように、セル１６個毎にパターンが繰り返される構造でもよい。
【００４４】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係わる半導体集積回路装置のメモリセル部を示す回路図。
【図２】本発明の一実施形態に係わる半導体集積回路装置のメモリセル部を示す平面図。
【図３】図２に示すIII−III線に沿ったメモリセル部の断面図。
【図４】本発明の一実施形態に係わる半導体集積回路装置のセンスアンプを示す概略図。
【図５】本発明の一実施形態に係わる半導体集積回路装置の他のメモリセル部を示す平面図。
【図６】従来技術による半導体集積回路装置のメモリセル部を示す回路図。
【図７】従来技術による半導体集積回路装置のメモリセル部を示す平面図。
【符号の説明】
【００４６】
１０…ウェルコンタクト領域、Ｔｒｎａ〜ｄ，Ｔｒｎ…トランジスタ、Ｃｎａ〜ｄ…強誘電体キャパシタ、ＢＬｎ…センスアンプの主入力となるビット線、／ＢＬｎ…センスアンプの主入力と相補的な入力になるビット線、ＷＬｎ…ワード線、Ｓ／Ａｎ…センスアンプ。
【図１】
2005197607.tif 000003
【図２】
2005197607.tif 000004
【図３】
2005197607.tif 000005
【図４】
2005197607.tif 000006
【図５】
2005197607.tif 000007
【図６】
2005197607.tif 000008
【図７】
2005197607.tif 000009