(57)【要約】      （修正有）【課題】動画ボケがなく、低消費電力な液晶表示装置の駆動方法を提供すること。【解決手段】走査信号が液晶表示装置の走査線に印加される前に、関連画素の薄膜トランジスタをオンしないプレチャージ電圧値が走査線に印加される。プレチャージ電圧値は、隣接画素の蓄積キャパシタを介して走査線の画素電圧に電気的に接続される。大規模なＬＣＤを実現し、低消費電力化を図るために、ドット反転駆動、黒挿入、オーバードライブ駆動を適用する。【選択図】図５
2005292793.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線及び複数の信号線を有し、前記各走査線及び前記各信号線は、薄膜トランジスタ（ＴＦＴ）を介して対応する画素に電気的に接続され、前記ＴＦＴのゲートは対応する前記走査線に電気的に接続され、前記ＴＦＴのソースは対応する前記信号線に電気的に接続され、前記ＴＦＴのドレインは蓄積キャパシタを介して前記対応する走査線に隣接走査線に接続され、前記ドレインは、前記画素の画素電極を介して共通電極に電気的に接続され、前記共通電極の電圧レベルは共通の電圧値であるディスプレイの駆動方法であって、該駆動方法は、
前記対応する走査線に接続されたＴＦＴをオンするために、前記対応する走査線に走査電圧を印加し、
前記画素の前記画素電極を充電するために、前記ＴＦＴの前記ソースに電気的に接続された前記対応する信号線に信号電圧を印加し、
前記蓄積キャパシタを介して前記隣接走査線に電気的に接続された前記画素電極の前記電圧レベルを変更するために、前記隣接走査線にプレチャージ電圧を印加することを特徴とするディスプレイ駆動方法。
【請求項２】
前記画素電極の前記電圧レベルが前記共通電極の電圧レベルより大きい場合、前記共通電極の前記共通電圧値に近づけるために、負のプレチャージ電圧により前記画素電極にバイアスをかけ、前記画素電極の電圧レベルが前記共通電極の電圧レベルより小さい場合、前記共通電極の前記共通電圧値に近づけるために、前記画素電極にバイアスをかけることを特徴とする請求項１に記載のディスプレイ駆動方法。
【請求項３】
前記画素の前記隣接走査線に対応する隣接ＴＦＴをオンするために前記隣接走査線に前記走査電圧を印加した後、前記隣接走査線は、第一時間間隔内で第一電圧レベルに維持され、前記隣接走査線は、第二時間間隔内で第二電圧レベルに前記プレチャージ電圧により印加され、前記第二電圧レベルは、前記隣接ＴＦＴをオンするための電圧より低く、前記隣接走査線に電気的に接続された前記画素の前記画素電極は、フィードバック方法で前記プレチャージ電圧により容量的に充電されることを特徴とする請求項１に記載のディスプレイ駆動方法。
【請求項４】
前記画素の前記隣接走査線に対応する隣接ＴＦＴをオンするために、前記隣接する走査線に前記走査電圧を印加した後に、
前記隣接走査線の前記電圧レベルは、第三時間間隔内で第二電圧レベルに変更され、
前記隣接走査線の前記電圧レベルは、第四時間間隔内で第一電圧レベルに変更され、前記隣接走査線に電気的に接続された前記画素の前記画素電極は、フィードバック方法で前記プレチャージ電圧により容量的に充電されることを特徴とする請求項１に記載のディスプレイ駆動方法。
【請求項５】
前記画素の前記隣接走査線に対応する隣接ＴＦＴをオンするために、前記隣接走査線に前記走査電圧を印加した後に、前記隣接走査線は、第一時間間隔内で第一電圧レベルに維持され、その後、前記隣接走査線は、第二時間間隔で第二電圧レベルに前記プレチャージ電圧により印加され、前記第二電圧レベルは、前記隣接ＴＦＴをオンするための電圧より低く、
前記画素の前記隣接走査線に対応する前記隣接ＴＦＴを再度オンするために、前記隣接走査線に前記走査電圧を印加した後、前記隣接走査線の前記電圧レベルは、第三時間間隔内で前記第二電圧レベルに変更され、前記隣接走査線の前記電圧レベルは、第四時間間隔内で前記第一電圧レベルに変更され、前記隣接する走査線に電気的に接続された前記画素の前記画素電極は、フィードバック方法で前記プレチャージ電圧により容量的に充電されることを特徴とする請求項１に記載のディスプレイ駆動方法。
【請求項６】
前記第一時間間隔は前記第三時間間隔に等しく、前記第二時間間隔は前記第四時間間隔に等しいことを特徴とする請求項５に記載のディスプレイ駆動方法。
【請求項７】
複数の走査線及び複数の信号線を備え、各走査線及び各信号線は、薄膜トランジスタ（ＴＦＴ）を介して対応する画素に電気的に接続され、前記ＴＦＴのゲートは、対応する前記走査線に電気的に接続され、前記ＴＦＴのソースは、対応する前記信号線に電気的に接続され、前記ＴＦＴのドレインは、蓄積キャパシタを介して、前記対応する走査線に隣接する隣接走査線及び前記画素の画素電極を介して共通電極に電気的に接続され、前記共通電極の電圧レベルは、共通電圧値であるディスプレイ駆動方法であって、該駆動方法は、
前記対応する走査線に接続された前記ＴＦＴをオンするために、前記対応する走査線に走査電圧を印加し、
前記画素の前記画素電極を充電するために、前記ＴＦＴの前記ドレインに電気的に接続された前記対応する信号線に信号電圧を印加し、
前記蓄積キャパシタを介して前記隣接走査線に電気的に接続された前記画素電極の前記電圧レベルを変更するために、前記隣接走査線にプレチャージ電圧を印加し、
前記隣接走査線に電気的に接続された前記画素の前記画素電極は、フィードバック時間間隔にフィードバック方法で前記プレチャージ電圧により容量的に充電されることを特徴とするディスプレイ駆動方法。
【請求項８】
前記蓄積キャパシタを介して前記隣接走査線に容量的に電気的に接続された前記プレチャージ電圧により、画素電極にバイアスをかけ、従って、前記画素電極の前記電圧レベルと前記共通電極の電圧レベルとの間の差が増大することを特徴とする請求項１に記載の駆動方法。
【請求項９】
前記画素の前記隣接走査線に対応する隣接ＴＦＴをオンするために、前記隣接走査線に前記走査電圧を印加した後に、前記隣接走査線は、第一時間間隔内で第一電圧レベルに維持され、前記隣接走査線は、前記第二時間間隔で第二電圧レベルに前記プレチャージ電圧により印加され、前記隣接走査線は、第三時間間隔で第三電圧レベルに前記プレチャージ電圧により印加され、
前記第一時間間隔及び前記第三時間間隔の量は、前記第二時間間隔より小さく、前記第三電圧レベルは、前記隣接ＴＦＴをオンするための電圧より小さく、
前記蓄積キャパシタを介して前記隣接走査線に容量的に電気的に接続された前記プレチャージ電圧により前記ガ素電極にバイアスをかけ、従って、前記画素電極の前記電圧レベルと前記共通電極の電圧レベルとの間の差が増大することを特徴とする請求項８に記載の駆動方法。
【請求項１０】
前記画素の前記隣接走査線に対応する隣接ＴＦＴをオンするために、前記隣接走査線に前記走査電圧を印加した後、前記隣接走査線は、第一時間間隔内で第一電圧レベルに維持され、前記隣接走査線は、第二時間間隔で第二電圧レベルに前記プレチャージ電圧により印加され、前記隣接走査線は、第三時間間隔で第三電圧レベルに前記プレチャージ電圧により印加され、前記第一時間間隔及び前記第三時間間隔の量は、前記第二時間間隔より小さいく、前記第三電圧レベルは、前記隣接ＴＦＴをオンするための電圧より低く、
次の走査電圧が、前記画素の前記隣接する走査線に対応する前記隣接ＴＦＴをオンするために前記隣接走査線に印加された時、前記隣接走査線は、第四時間間隔で第三電圧レベルに維持され、前記隣接走査線は、前記プレチャージ電圧により印加され、前記隣接走査線の前記電圧レベルは、第５時間間隔内で前記第二電圧レベルに変更され、その後、前記隣接走査線は、前記プレチャージ電圧により変更され、前期隣接走査線の前記電圧レベルは、第６時間間隔内で前記第一電圧レベルに変更され、前記第四時間間隔及び前記第六時間間隔の量は、前記第５時間間隔より小さく、前記蓄積キャパシタを介して前記隣接走査線に容量的に電気的に接続された前記プレチャージ電圧により前記画素電極にバイアスをかけ、従って前記画素電極の前記電圧レベルと前記共通電極の前記電圧レベルとの間の差が増大することを特徴とする請求項８に記載の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置の駆動方法に関し、特に、走査信号が蓄積コンデンサを介して隣接画素に電気的に接続される前に、プレチャージ電圧値が走査線に印加される液晶表示装置のプレチャージ方法に関する。
【背景技術】
【０００２】
液晶表示装置は、その大きさだけでなく、多種多様の画像タイプを向上させている。現在では、液晶テレビ等の多くの製品は、動画を表示することが可能であるにもかかわらず、多くのLCDは、今だ、パーソナルコンピュータ又はワードプロセッシング製品の静止画のために用いられている。LCDは、従来のブラウン管テレビに比べてかなり小型及び薄型であり、取り付け後も場所を取らないため、人々の生活にLCDの人気が増々上昇することは予測できる。
【０００３】
図１は、従来のLCD構造を示す。このLCDは、第一層ガラス基板及び第二層ガラス基板を備える。LCDパネル１００は、画像を表示するためのものである。複数の走査線１０１（図示のｎ線）及び信号線（図示のｍ線）は、第一層ガラス基板上に格子状に配置されている。スイッチとしての薄膜トランジスタ（TFT）１０３は、各走査線１０１及び各信号線１０２の交差点の近くに設けられている。
【０００４】
各TFT１０３のゲートは、走査線１０１のうちの一つに結合されており、各TFT１０３のソースは、信号線１０２のうちの一つに結合されており、各TFT１０３のドレインは、画素電極１０４のうちの一つに結合されている。第二層ガラス基板は、第一層ガラス基板に対して設けられており、第一層ガラス基板には、ITO（インジウムスズ酸化物）等からなる共通電極１０５が形成されている。液晶が、第一層ガラス基板と第二層ガラス基板との間に詰められている。
【０００５】
走査線１０１及び信号線１０２は、それぞれ走査線駆動回路１０６及び信号線駆動回路１０７に結合されている。走査線駆動回路１０６は、大きな電圧レベルをｎ走査線１０１に駆動させ、走査線１０１に付随する各TFT１０３のスイッチをオンする。走査線駆動回路１０６は走査状態であるため、信号線駆動回路１０７は、ｍ信号線にグラデーション電圧を有する代表画像を出力する。その結果、電圧は、対応する画素電極１０４に書き込むために走査線１０２を介してTFT１０３に結合される。書き込まれた画素電極１０４は、透過光線の明るさを制御するための共通電極１０５の電圧レベルとは異なるグラデーション電圧を有する。
【０００６】
図２は、走査線駆動回路１０６から走査線１０１及び信号線駆動回路１０７から信号線１０２への従来のLCDの波形図を示す。ここで、VG1からVGnは、各走査線１０１の走査信号である。VG１乃至VGnの各間隔が、一つの走査線１０１のみを提供し、その後全ての走査線１０１を提供することは明らかである。ここで、VDは信号線１０２に出力されたグラデーション電圧のデータ信号である。データ信号の強度（その電圧レベルの振幅）は、表示される画像により判断される。Vcomは、共通電極１０５の電圧レベルであり、通常、経時的に不変である。
【０００７】
前述の従来のLCDを、例えば、現在のテレビ装置等の動画ディスプレイに用いると、大量の動画を必要とする。しかしながら、LCDのホールド型アドレス方法によると、表示光は、画素に書き込まれたデータから次の期間の書き込み操作へのフィールド期間長に保持される。このため、エッジぼけが生じる。この問題を解決するために、多くの改良が提案されている。例えば、Tノーズ、Mスズキ、Dササキ、Mイマイ及びHハヤマによる「LCDの動画表示のためのブラックストライプ駆動構造」が２００１年のインフォメーションディスプレイ社会においてNECにより開示されている。その回路の構造は、複雑であり、特別なゲート入力波形及び高いデータ周波数を必要とする。一方、RC遅延効果は、ゲート回路から誘起されるため、大規模及び高解像度のパネルには適用することができない。
【０００８】
更に、Gナカムラ、Kミワ、Mノグチ、Yワタナベ及びJマミヤによる「新規広視野角動画LCD」が、１９９８年のSIDにおいてIBMジャパンにより開示されている。その構造は、上半分及び下半分に分割されているため、２つのデータ駆動ICが必要とされる。その構造は、コストを上昇させるだけでなく、ブラックインサート率が５０％だけであることから、液晶セルの伝送が大幅に下がる。
【０００９】
上述の従来の構図及び当業者にとって周知の技術では、多くの問題が存在する。その問題は、例えば、パネルを大規模又は高解像度のものに適用することができず、又は、パネルを低反転駆動方法のみに用いることができるということである。
【００１０】
大規模及び高解像度のパネルを提供するために、関連産業の製造業者は、別のLCD構造体３００を提案する。ここで、LCD構造体に相当する回路図を図３に示す。説明の簡素化のために、構造部分のみを図３に示す。LCD構造体３００は、走査線３０１(n）及び３０１(n+1)と、信号線３０２(n)及び３０２(n+1)とを有する。従って、TFT３０３(n)及び３０３(n+1)は、信号線３０１(n)及び３０２(n)に対応する。
【００１１】
広視野角を有するLCD構造体３００のTFT、例えば３０３(n)は、ゲートを介して走査線３０１(n)に結合されており、ソースは、信号線３０２(n)に結合されている。TFT３０３(n)のドレインは、ゲート/ドレインキャパシタCgdを介してそのゲートに結合され、蓄積コンデンサCstを介して走査線３０１(n+1)に結合され、液晶キャパシタClcを介して共通電極に結合されている。
【００１２】
隣接するTFT３０３(n+1)も同様に、ゲートは、走査線３０１(n+1)に結合され、ソースは、信号線３０２(n+1)に結合されている。そのドレインは、Cgdを介してそのゲートに結合され、Cstを介して前の走査線３０１（n）に結合され、Clcを介してVcomに結合されている。
【００１３】
LCD構造体３００の駆動方法は、容量的な結合駆動方法である図４に示す波形図の通りである。図によると、電圧値Vg(n)及びVg(n+1)は、それぞれ走査線３０１(n)及び３０１(n+1)を満たし、電圧値Vs(n)及びVs(n+1)は、それぞれ信号線３０２(n)及び３０２(n+1)を満たす。駆動方法は、４ゲートの電圧値、即ち、TFTオン電圧、TFTオフ電圧、Vg(+)及びVg(-)を備える。まず、信号電圧Vsは、TFTを介して画素電極に結合される。画素の充電後、前又は次の段階の信号線を含み、容量的に結合された駆動電圧は、Cstからフィードバックされた画素電極Vg(+)及びVg(-)に送られる。
【００１４】
駆動方法は、画素電圧を信号に印加する電圧より大きくすることができる場合、即ち、信号値を小さくすることができる場合に有利である。そのようなLCD駆動構造では、隣接走査線に異極性の電圧値（即ち、コラム反転駆動構造）が常時供給されるため、この駆動方法を通じて信号線及び共通電極の間のキャパシタンスによる電圧値の変動が生じる。また、この駆動構造は、信号線及び画素電極との間の寄生キャパシタンスによる縦のクロストークを排除することができる。
【００１５】
２０００年のSIDにおいて松下電器産業株式会社により、ナカオケンジ、イシハラショウイチ、タナカヨシノリ、スズキダイイチ、ウエムラツヨシ、ツダケイスケ、キズノリユキ及びコバヤシジュンイチによる「容量的な結合駆動方法を用いたOCBモードTFT-LCDの応答時間の向上」は、別の従来のLCD構造体を開示している。ここでは、迅速な応答を有する光学自己補償復屈折（OBC）がLCDに提案されている。容量的に結合された電圧は、この駆動方法に用いられ、迅速な応答を得るべく画素をオーバードライブさせるために、電圧値は、隣接走査線及び画素電極の間の蓄積キャパシタを介して隣接画素電極に結合される。
【００１６】
更に、消費電力を削減するために、別の従来のLCD構造体を適用することができる。例えば、ジャクソンへクター、パスカルブッチャー（Buchschacher）による「AMLCDモバイルディスプレイチップセプトのための低電力駆動オプション」が、２００２年のSIDにおいて開示されている。ここでは、LCDの低電力消費は、その提案された構造により達成される。操作電圧領域を低下させるために、その駆動方法には、隣接走査線及び画素電極の間のCstを介して画素電極をプレチャージする容量結合方法を用いる。例えば、正の領域の間、正の電圧（Vsat+Vth）/２が印加され、ここでは、Vsatは画素電極の飽和電圧であり、Vthは、その閾電圧である。従って、電圧領域は、消費電力を低下させるために削減される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上述のLCD及び駆動方法は有益ではあるが、単に、コラム反転駆動方法又は低反転駆動方法にのみ適応することができる。しかしながら、ますます大規模なLCDが必要とされているため、駆動方法は、旧式の従来の駆動方法とは対照的にドット反転駆動方法として開発されている。
【００１８】
本発明は、LCDのTFTを有する画素がオンされる前に電圧値が走査線にプレチャージされ、プレチャージ電圧値は、TFT自身をオンしない液晶表示装置の駆動方法を提供する。プレチャージ電圧値は、蓄積キャパシタを介して走査線に結合された隣接画素に容量的に結合される。
【課題を解決するための手段】
【００１９】
本発明の実施態様による駆動方法では、画素電極の電圧値は、共通電極の電圧値又はその近傍で維持される。従って、ブラックフレーム挿入及びホールド型アドレス方法がLCDに適用されるため、画像のエッジぼけが防止される。
【００２０】
本発明の実施態様による駆動方法では、オーバードライブ及び消費電力の削減方法を提供する。画素をオーバードライブするために電圧値により画素電極がプレチャージされるため、消費電力は、本実施態様により削減される。
【００２１】
本発明の方法では、大規模なＬＣＤを実現するために、ドット反転駆動を、ブラックフレーム挿入、液晶オーバードライブ及び消費電力の削減のために適用する。
【００２２】
本発明の一つの態様によると、LCD駆動方法がLCD構造体に提供される。LCD構造体は、複数の走査線及び複数の信号線を備え、各走査線及び各信号線は、TFTを介して対応する画素に結合されている。TFTのゲートは、対応する走査線に結合され、TFTのソースは、対応する信号線に結合され、TFTのドレインは、蓄積キャパシタンスを介して走査線に隣接する走査線に結合され、また、画素の画素電極を介して共通電極に結合される。共通電極の電圧値は、共通の電圧値である。LCDの駆動方法は、走査線に対応するＴＦＴを開放するために、走査電圧により走査線にバイアスをかけ、信号電圧レベルによりＴＦＴのドレインに結合された信号線にバイアスをかけ、プレチャージ電圧により隣接走査線をプレチャージし、蓄積キャパシタンスを介して画素電極の電圧レベルを結合する。
【００２３】
本発明の一つの態様によると、画素電極の電圧値は、Cst/Ctotal・(Vpre)により変わり、ここでは、Vpreはプレチャージ電圧値であり、Cstは画素の蓄積キャパシタンスであり、Ctotalは画素電極の全キャパシタンスである。
【００２４】
本発明の一つの態様によると、LCDの駆動方法は、画素のTFTをオンするために走査線電圧により走査線にバイアスをかけ、走査線は、第一時間間隔内で第一電圧レベルに維持され、第二時間間隔内で第二電圧レベルにプレチャージ電圧により走査線をプレチャージする。ここでは、第二電圧レベルは、TFTをオンせず、走査線に結合された隣接画素の画素電極は、フィードバック方法で、プレチャージ電圧に容量的に結合される。
【００２５】
本発明の一つの態様によると、LCDの駆動方法は、画素電極の電圧値が共通電圧の電圧値より小さい場合、共通電極の共通の電圧値に近づくように、正のプレチャージ電圧により画素電極にバイアスをかけ、電圧値を第二時間間隔で維持する。本発明の本態様では、ＬＣＤのブラックフレーム挿入は、第二時間間隔内で終了する。
【００２６】
本発明の別の態様によると、LCDの駆動方法は、第三時間間隔内で第二電圧レベルに走査電圧により走査線にバイアスをかけ、第四時間間隔内で第一電圧レベルに走査線にバイアスをかけ、ここで、走査線に結合された隣接画素の画素電極は、フィードバック方法でプレチャージ電圧に容量的に結合される。
【００２７】
上述のLCDの駆動方法によると、画素電極の電圧レベルが共通電極の電圧レベルより大きい場合、共通電極の共通電圧値に近づくように、負のプレチャージ電圧により画素電極にバイアスをかけ、第四時間間隔内で電圧値を維持する。本発明の本態様では、LCDのブラックフレーム挿入は、第二時間間隔内で終了する。
【００２８】
本発明の上述の態様によると、ＬＣＤの駆動方法が提供される。該駆動方法は、プレチャージ電圧により隣接走査線にバイアスをかけ、蓄積キャパシタンスを介して画素電極に結合し、フィードバック時間間隔内で、画素電極を共通電極の電圧値の同等の電圧値で維持する。隣接走査線のバイアス方法は、画素のＴＦＴがオンされるように走査電圧値により走査線にバイアスをかけた時、走査線がプレチャージ電圧により第一電圧レベルから第二電圧レベルに第一フィードバック時間内でバイアスをかけるように、走査線は第一電圧レベルにバイアスをかけられ、ここでは、第二電圧レベルは、画素のＴＦＴをオンしない。画素電極の電圧レベルは、第一フィードバック間隔内で、共通電極の電圧レベルと同等である。
【００２９】
本発明の一つの態様におけるLCDの駆動方法によると、走査線に容量的に結合された隣接画素の画素値は、(Cst/Ctotal)・Vpreに変更され、この場合、Vpreはプレチャージ電圧であり、Cｓｔは画素の蓄積キャパシタンスであり、Ctotalは画素の全キャパシタンスである。
【００３０】
本発明の一つの態様によると、LCDの駆動方法は、画素電極の電圧値が共通電極の電圧値より小さい場合に、共通電極の共通の電圧値に近づくように画素電極に正のプレチャージ電圧のバイアスをかけ、第一フィードバック時間間隔内で電圧値を維持する。本発明のこの態様では、LCDのブラックフレーム挿入は、第一フィードバック時間間隔内で終了する。
【００３１】
本発明の一つの態様によると、LCDの駆動方法が提供される。ここで、隣接する走査線にバイアスをかける方法は、画素のTFTがオンするように、走査電圧値により走査線にバイアスをかけると、プレチャージ電圧により第二フィードバック時間内で第一電圧レベルから第三電圧レベルまで走査線にバイアスをかけるように、第一電圧レベルにより走査線にバイアスがかけられる。この場合、第三電圧レベルは、画素のTFTをオンしない。
【００３２】
本発明の一つの態様でのLCDの駆動方法によると、走査線に容量的に結合された隣接画素の画素値は、Vpreがプレチャージ電圧であり、Cstが画素の蓄積キャパシタンスであり、Ctotalが画素の全キャパシタンスである場合、（Cst/Ctotal）・Vpreに変更される。
【００３３】
本発明の一つの態様によると、LCDの駆動方法は、画素電極の電圧値が共通電極の電圧値より小さい場合、共通電極の共通の電圧値に近づくように画素電極に正のプレチャージ電圧のバイアスをかけ、第二フィードバック時間間隔内で電圧値を維持する。本発明のこの態様では、LCDのブラックフレーム挿入は第二フィードバック時間間隔内で終了する。
【００３４】
本発明の一つの態様によると、LCDの駆動方法は提供され、この場合、プレチャージ電圧により、容量結合フィードバック方法で、蓄積キャパシタンスを介して隣接走査線へ画素電極にバイアスをかける。その結果、画素電極の電圧レベルと共通電極の電圧レベルとの間の違いは増大する。画素電極の電圧レベルが共通電極の電圧レベルより大きい場合、共通電極の電圧レベルより小さい場合、画素電極は、正のプレチャージ電圧により画素電極の電圧レベルにバイアスをかけ、画素電極の電圧レベルが共通電極の電圧レベルより大きい場合、負のプレチャージ電圧により画素電極にバイアスをかける。その結果、画素電極の電圧レベル及び共通電極の電圧レベルの違いは増大する。
【００３５】
本発明の一つの態様によると、LCDの駆動方法が提供される。ここでは、隣接走査線にバイアスをかける方法は、画素のTFTがオンされるように走査電圧レベルによりバ走査線にイアスをかける場合、プレチャージ電圧により第二時間間隔内で第一電圧レベルから第二電圧レベルまで走査線にバイアスをかけるように、第一時間間隔内で第一電圧レベルまで走査線にバイアスをかける。第一時間間隔が第二時間間隔より短い場合、第二電圧レベルは、画素のTFTをオンせず、プレチャージ電圧は、容量結合方法で走査線に結合された隣接画素の画素電極に結合される。
【００３６】
上述のように、LCDの駆動方法によると、画素電極の電圧レベルは、第二時間間隔内で変更され維持される。ここで、第二時間間隔は、第一時間間隔よりも数百倍から数千倍長くなっている。例えば、第二時間間隔がミリセカンド(ms)オーダの場合、第一時間間隔はマイクロセカンド(μs)オーダである。
【００３７】
本発明の一つの態様によると、LCDの駆動方法が提供される。この場合、走査線にバイアスをかける方法は、第三時間間隔内で第二電圧レベルに走査線にバイアスをかけ、第四時間間隔内で第一電圧レベルに走査線にバイアスをかけ、第三時間間隔は、第四時間間隔よりも短く、プレチャージ電圧は、容量結合フィードバック方法で走査線に結合された隣接画素の画素電極に結合される。
【００３８】
上述のようなLCDの駆動方法によると、画素電極の電圧レベルは、第四時間間隔内で変更され維持され、第四時間間隔は、第三時間間隔よりも数百倍から数千倍長くなっている。例えば、第四時間間隔の存続時間が、ミリセカンド（ms）オーダであると、第三時間間隔の存続時間は、マイクロセカンド(μs)オーダである。
【００３９】
本発明の一つの態様によると、駆動方法が提供される。この場合、走査線にバイアスをかける方法は、画素のTFTがオンされるように、走査電圧レベルにより走査線にバイアスをかけた場合、第一時間間隔内で第一電圧レベルに走査線にバイアスをかけ、第二時間間隔内で第一電圧レベルから第二電圧レベルにプレチャージ電圧により走査線にバイアスをかけ、第三時間間隔内で第三電圧レベルにプレチャージ電圧によりバイアスをかける。第一時間間隔及び第三時間間隔の合計が第二時間間隔より短い場合、第三電圧レベルは、画素のTFTをオンせず、プレチャージ電圧は、容量結合フィードバック方法で走査線に結合された隣接画素の画素電極に結合される。その結果、画素電極の電圧レベル及び共通電極の電圧レベルの間の違いが増加する。
【００４０】
上述のLCDの駆動方法によると、画素電極の電圧レベルが、共通電極の電圧レベルより大きい場合、即ち、第一電圧レベルから第二電圧レベルまで走査線にバイアスをかけた場合、画素電極の電圧レベルと共通電極の電圧レベルとの間の違いが増加するように、正のプレチャージ電圧により画素電極にバイアスをかける。第二電圧レベルから第三電圧レベルまで走査線にバイアスをかけた場合、画素電極の電圧レベルと共通電極の電圧レベルとの間の差が更に増加するように、別の正のプレチャージ電圧により画素電極にバイアスをかける。
【００４１】
上述のLCDの駆動方法によると、画素電極の電圧レベルは、第二時間間隔内で変更され維持される。第二時間間隔は、第一時間間隔よりも数百倍から数千倍長くなっている。例えば、第二時間間隔がミリセカンド（ms）オーダであると、第一時間間隔及び第三時間間隔の合計は、マイクロセカンド(μs)オーダである。
【００４２】
本発明の一つの態様によると、LCDの駆動方法が提供される。ここで、走査線にバイアスをかける方法は、画素の全てのTFTがオンされるように第一時間間隔内で第一電圧レベルに走査電圧により走査線にバイアスをかけ、第二時間間隔内で第二電圧レベルに所定の電圧レベルにより走査線にバイアスをかけ、第三時間間隔内で、第一電圧レベルから第三電圧レベルにプレチャージ電圧により走査線にバイアスをかける。第三時間間隔及び第一時間間隔の合計が第二時間間隔より短い場合、第一電圧レベルは、画素のTFTをオンせず、プレチャージ電圧は、容量結合フィードバック方法で走査線に結合された隣接画素の画素電極に結合される。これにより、画素電極の電圧レベル及び共通電極の電圧レベルの違いが増加する。
【００４３】
上述のようなLCDの駆動方法によると、画素電極の電圧レベルが共通電極の電圧レベルより大きい場合、即ち、第一電圧レベルから第二電圧レベルまで走査線にバイアスをかけた場合、画素電極の電圧レベル及び共通電極の電圧レベルの間の違いが増加するように、正のプレチャージ電圧により画素電極にバイアスをかける。第二電圧レベルから第三電圧レベルまで走査線にバイアスをかけた場合、画素電極の電圧レベル及び共通電極の電圧レベルの間の違いが更に増加するように、負のプレチャージ電圧により画素電極にバイアスをかける。
【００４４】
上述のLCDの駆動方法によると、画素電極の電圧レベルは、第二時間間隔内及び第三時間間隔内で変更され維持される。第二時間間隔は、第一時間間隔及び第三時間間隔の合計よりも数百倍から数千倍長くなっている。例えば、第二時間間隔がミリセカンド（ms）オーダであるとすると、第一時間間隔及び第三時間間隔の合計は、マイクロセカンド(μs)オーダとなる。
【発明を実施するための最良の形態】
【００４５】
本発明は、走査信号が加えられる前、即ち、LCD画素のTFTがオンされる前にTFTをオンしないプレチャージ電圧によりLCDの走査線にバイアスをかける工程を含むLCDの駆動方法を提供する。プレチャージ電圧は、蓄積キャパシタンスを介して走査線に結合された隣接画素に容量的に結合される。
【実施例】
【００４６】
本発明の一つの実施態様による駆動方法では、共通電極の電圧レベル又は共通電極の電圧レベルと同様になるように、画素電極の電圧レベルにバイアスをかける。従って、ブラックフレームの挿入を行なうことができ、即ち、LCDに適応されたホールド型アドレス方法のために、画素のエッジぼけは回避される。
【００４７】
本発明の一つの実施態様によると、液晶はオーバードライブされ、消費電力は削減される。本発明の実施態様では、画素をオーバードライブさせるために、所定の電圧レベルが画素電極に印加されるため、消費電力は削減される。
【００４８】
本発明の駆動方法によると、大規模なLCDを製造することができるように、ドット反転駆動は、ブラックフレーム挿入、液晶オーバードライブ、及び消費電力の削減を必要とする。以下に、本発明の実施態様を説明する。
第一実施態様
本発明の第一の実施態様は、LCDの駆動方法を提供する。図５は、本発明の一つの実施態様による駆動方法を用いたLCD構造体を示す。LCD構造体は、走査線G(n-1)、G(n)及びG(n+1)と、信号線D(m-1)及びD(m)とを備える。図示するように、走査線G(n-1)、(Gn)及びG(n+1)と信号線D(m-1)及びD(m)により構成される対応する画素は、画素I、画素II、画素III及び画素IVである。
【００４９】
画素IのTFTのゲートが走査線G(n-1)に結合されている場合、画素II及び画素IIIのTFTのゲートは、走査線G(n)に結合され、画素IVのTFTのゲートは、走査線G(n+1)に結合されている。画素I及び画素IIIのTFTのソースは、信号線D(m-1)に結合され、画素II及び画素IVのソースは信号線D(m)に結合されている。
【００５０】
図５に示すように、同一の信号線では、画素Iの蓄積キャパシタは、画素IIIのTFTゲートに結合されており、画素IIIの蓄積キャパシタは、次の段階の画素のTFTのゲートに結合されている。画素IVの蓄積キャパシタは、画素IIのTFTのゲートに結合されており、画素IIの蓄積キャパシタは、前の画素のTFTのゲートに結合されている。説明の簡略化のために、ここでは、４つの画素が例示的に示されているが、LCD構造体の全体では、複数の画素が含まれており、各画素のゲートは、同一の信号線で前の画素の蓄積キャパシタに結合され、容量結合方法で接続されている。択一的に、各画素のゲートは、同一の信号線で次の画素の蓄積キャパシタに結合され、容量結合方法で接続されている。全パネルのLCDアレイは利用に応じて配置される。
【００５１】
本発明の一つの態様によると、図中にVpreとして示されているプレチャージ電圧により、走査信号が加えられる前、即ち、LCDの対応する画素のTFTがオンされる前に、走査線にバイアスをかける。ここで、Vpreは、その画素のTFTをオンせずに信号線の電圧レベルを変更する。電圧Vpreは、同一信号線に結合された前又は次の段階に属する画素の蓄積キャパシタに容量的に結合されている。
【００５２】
図５に伴う本発明の実施態様によると、駆動方法は、図にVcoｍとして示されている共通電極の電圧レベル又は共通電極の電圧レベルと同様になるように画素電極の電圧レベルにバイアスをかける工程を有する。従って、ブラックフレーム挿入を行なうことができるため、即ち、ホールド型アドレス方法がLCDに適応されるため、画像のエッジぼけは、回避される。
【００５３】
本発明の実施態様によると、図５に示すLCD構造体は、その液晶をオーバードライブさせるため、消費電力は削減される。共通電極の同等の電圧レベルとなるように、画素電極の電圧レベルにバイアスをかける方法と比べ、プレチャージ電圧は、画素をオーバードライブさせるために画素電極にバイアスをかける。
【００５４】
図５A乃至図５Dは、画素I、画素II、画素III及び画素IVの駆動方法の概略波形図を示す。本発明の実施態様では、ブラックフレーム挿入が行なわれるように、共通電圧値Vcom又はその近傍に画素電極の電圧値にバイアスをかける。説明の簡略化のために、以下に、図５A乃至図５Dの信号波形図のみを説明するが、これらの図は、本発明の範囲を制限するものではない。まず、図５Aは、容量結合を示す画素電極の電圧レベルを示す。図５Bでは、更に、説明の簡略化のために、液晶キャパシタにG(n-1)を介して結合する画素電極の電圧レベルを示す。駆動方法は、同一の走査線に結合された前又は次の段階の画素から蓄積キャパシタを介して画素電圧値に結合する工程を含む。
【００５５】
図５Aは、本発明の一つの実施態様の駆動方法による画素Iの駆動信号波形を示す。プレチャージ電圧は、次の段階の走査線及びその画素電極の間の蓄積キャパシタを介して画素Iの画素電極に接続される。図５に対応する回路と共に図５Aを参照すると、図の上方の黒の実線は、画素Iの画素電極の電圧レベル、即ち、図中のVp(I)を示す。太い破線は、走査線G(n-1)の信号波形である。以下に、画素Iの画素電極の電圧レベルに作用する走査線G(n)の信号波形について説明する。他の走査線の信号波形についても同様であるため、更なる説明は省略される。
走査線G(n)の信号波形
画素IIIのTFTがオンされると、走査線G(n)は、第一時間間隔T１内で電圧レベルV１に維持される。まず、プレチャージ電圧Vpreにより走査線G(n)にバイアスをかける。ここで、Vpreは、走査線G(n)の電圧レベルVG(n)がV１からV２に変更させるが、画素IIIのTFTをオンしない。VG(n)がV２からV３に変わるように、その後、第二時間間隔T２の後に走査電圧により走査線G(n)にバイアスをかける。その後、画素のTFTはオンされる。画素IIIに隣接する画素Iの電圧レベルは、VcomからV４へ変わる。時間間隔T３でV２に戻るように電圧レベルVG(n)にバイアスをかけ、その後、次回、画素IIIのTFTをオンする前に、時間間隔T４で電圧レベルV１に戻るように電圧レベルVG(n)にバイアスをかける。
画素Iの画素電極の電圧レベル
上述の説明によると、画素Iの蓄積キャパシタは、同一の信号線D(m-1)で画素IIIのTFTのゲートに接続されており、画素IIIの蓄積キャパシタは、次の段階のTFTのゲートに接続されている。従って、走査線G(n)の画素IIIの電圧レベルの信号波形は、図５Aの中間部分に示される。画素Iの蓄積キャパシタは、画素IIIのTFTのゲートに接続されているため、プレチャージ電圧Vpreにより走査線G(n)にバイアスをかけた時、走査線G(n)の電圧レベルVG(n)は、V１からV２に変わり、第二時間間隔で維持されるがTFTはまだオンされない。図の左側に示される第一矢印のように、プレチャージ電圧Vpreは、画素の画素電極に容量的にフィードバック結合される。現状の画素Iは負の領域にあるため、電圧レベルV４又は共通電極Vcomの近くとなるように画素電極にバイアスをかけるために、図５Aに示すように、正の値のプレチャージ電圧Vpreにより、即ちVpre(+)により画素電極にバイアスをかける。
【００５６】
第二時間間隔T２は、ブラックフレーム挿入のタイミングである。本発明の実施態様によると、ブラックフレーム挿入の持続時間は、全体のフレームのおよそ３０％である。ここで、フレームの持続時間は、LCD構造体の全ての走査線を一度に走査するために必要な時間の長さである。この構造は、設計要求に基づき変更することができる。
【００５７】
極性が反転すると、図の右側の第二矢印が示すように、画素Iの画素電極の電圧レベルが共通電極Vcomより大きい場合、VG(n)は、走査信号から画素IIIで電圧レベルV２に変更され、第三時間間隔T３の後にV１に戻され、第四時間間隔T４で維持される。VG(n)がV２からV１へ変わると、プレチャージ電圧Vpreは、走査線G(n)と画素Iの画素電極との間の蓄積キャパシタを介して画素電極に結合される。現状の画素Iは、正の領域にあるため、ブラックフレームを挿入するときに、共通電極に戻すように又は共通電極の近くとなるように画素電極の電圧レベルにバイアスをかけるために、負のVpre、即ち、図５Aに示すようなVpre(-)により画素電極にバイアスをかける。
【００５８】
本実施態様の上述の説明によると、LCD構造体の各画素のゲートが、同一の信号線に伴い隣接画素の蓄積キャパシタに容量的に結合されると、プレチャージ電圧Vpreにより隣接画素の走査線にバイアスをかける時の時間、即ち、図に示す第二時間間隔T２又は第４時間間隔T４の開始時間は、容量的に結合された画素のTFTがオンされる時の時間よりも前である。その後、画素電極は、蓄積キャパシタを介して電圧Vpreによりプレチャージされ、ここでは、正又は負の電圧レベルのVpreは、極性により判断される。
【００５９】
画素Iの画素電極を走査線G(n)及び蓄積キャパシタを介して電圧Vpreによりプレチャージするために、結合電圧値、即ち、Vpreによりプレチャージする時の画素電極の電圧の変化は、本実施態様では、(Cst/Ctotal)・Vpreであり、Cstは、画素Iの蓄積キャパシタスであり、Ctotalは、画素電極の全キャパシタンスである。即ち、画素電極の電圧レベル変化は、用いられたプレチャージ電圧Vpreにより決定される。
【００６０】
本発明の実施態様によると、時間間隔T1、T2、T3及びT４は、個々に設定（カスタマイズ）される。容量結合方法によるバイアス時間、即ち、図に示す第二時間間隔T２及び第４時間間隔T４は、特徴付けられるように設定される。正の領域又は負の領域で走査線G(n)の電圧レベルにより作用された画素Iの画素電極の電圧レベルの間の関連性によると、ドット反転駆動方法が、本実施態様では用いられる。
【００６１】
同一の駆動方法及びその説明を、図５B乃至図５Dに示す信号波形図に適応する。図５Cの画素IIIの駆動信号波形図は、図５Aと同一であるため、ここでは、省略する。
【００６２】
図５Bは、画素IIの駆動信号波形図を示し、図５Dは、画素IVの駆動信号波形図を示す。図５Bでは、図５の右側に示すように、LCDアレイの各画素のゲートは、同一の信号線に伴い次の段階の画素の蓄積キャパシタに容量的に結合される。従って、前の段階の画素の走査線がプレチャージされる時間は、Vp(II)として図示されるように、容量的に結合された画素のTFTが次のデータ書込みのためにオンされた時、その電圧レベルを調整するために、画素が電圧Vpreによりプレチャージされた時の時間より前である。負のプレチャージ電圧Vpre(-)の印加を図５Bの左側の矢印で示し、一方、正のプレチャージ電圧Vpre(+)の印加を図５Bの右側の矢印で示される。
【００６３】
画素電極の電圧レベルが、共通電極の電圧レベルに戻され又は共通電極の電圧レベルの近くとなるように調節された場合、ブラックフレームは挿入される。ブラックフレームの持続時間は、本発発明の実施態様ではフレームの約３０％であり、特徴づけられたように、調節することができる。図５Dの画素IVの駆動信号波形図は、図５Bと同様であるため、ここでは、その説明は省略する。
第２実施態様
本発明の別の実施態様では、走査信号によりLCDの走査線にバイアスをかける前に、走査線は、フィードバック時間間隔で、電圧Vpreによりプレチャージされる。ここで、電圧Vpreによる電圧の変化は、そのTFTをオンしない。電圧Vpreは、蓄積キャパシタを介して同一の走査線に結合された前又は次の段階の画素の画素電圧に容量的に結合される。例えば、図６の説明に伴う本発明の実施態様では、共通電極の電圧レベル、即ち、Vcom、又は共通電極の電圧レベルと同等となるように画素電極の電圧レベルにバイアスをかける。
【００６４】
図６に示すLCD構造体は、走査線G(n-1)、G(n)及びG(n+1)と信号線D(m-1)及びD(m)とを備える。走査線G(n-1)、G(n)及びG(n+1)と信号線D(m-1)及びD(m)により構成される対応する画素は、図に示すように、画素I、画素II、画素III及び画素IVである。画素IのTFTのゲートが走査線G(n-1)に結合されると、画素II及び画素IIIのTFTのゲートは走査線G(n)に結合され、画素IVのTFTのゲートは走査線G(n+1)に結合される。画素I及び画素IIIのTFTのソースは信号線D(m-1)に結合され、画素II及び画素IVのソースは信号線D(m)に結合される。
【００６５】
図５A乃至図５Dの違いは、フィードバック時間間隔Tでプレチャージ電圧Vpreにより走査線にバイアスをかけた後、走査線の電圧レベルは元のレベル、即ち、プレチャージされる前の電圧レベルに戻ることである。本発明の実施態様での特徴としたフィードバック時間間隔Tは、ブラックフレームの挿入のために蓄えられる。
【００６６】
図６A乃至図６Dは、画素I、画素II、画素III及び画素IVの駆動方法の概略波形図を示す。まず、図６Aは、画素Iの信号波形図を示す。図の上方の黒い実線は、画素Iの画素電極の電圧レベル、即ち、図中のVp(I)を示す。太い破線は、走査線G(n-1)の信号波形を示す。以下に、画素Iの画素電極の電圧レベルに作用する走査線G(n)の信号波形について説明する。他の信号線の信号波形は同様であるため、更なる説明は省略する。
走査線G(n)の信号波形
画素IIIのTFTがオンすると、走査線G(n)は、第一時間間隔T１内で電圧レベルV１からV２にバイアスをかけるようにTFTをオンしない電圧Vpreによりプレチャージされる。プレチャージ電圧Vpreは、一定の時間間隔で維持され、時間間隔は、所望のとおり構成され、更に、画素IIIのTFTが次の時間にオンされる前に終了する。例えば、本発明の実施態様では、ブラックフレームが挿入されると、第一フィードバック時間間隔T１は、フィールドの約３０％であり、その時間間隔は、所望のとおり調節することができる。本実施態様と図５A乃至図５Dとの間の違いは、プレチャージ電圧Vpreにより走査線G(n)にバイアスをかけ、時間間隔後に元の電圧レベルV1に戻ることである。
【００６７】
次に、画素IIIのTFTをオンするために、走査信号電圧により走査線G(n)にバイアスをかける。走査線G(n)が電圧レベルV１に戻ると、一定時間停止する。第二フィードバック間隔T２内で電圧レベルV１からV５までプレチャージ電圧Vpreにより走査線G(n)にバイアスをかける。プレチャージ電圧Vpreは、所望のとおり構成された特定の時間間隔内で維持されるだけであり、さらに、画素IIIのTFTが次の時間にオンされる前に終了する。
画素Iの画素電極の電圧レベル
上述の説明によると、同一の信号線D(m-1)1に伴い、画素Iの蓄積キャパシタは、画素IIIのTFTのゲートに結合され、また、画素IIIの蓄積キャパシタは、次の段階のTFTのゲートに接続される。従って、画素IIIの走査線G(n)の信号波形を図６Aの中間部分に示す。画素Iの蓄積キャパシタは、画素IIIのTFTのゲートに結合されているため、走査線が、第一フィードバック時間間隔T1内でVpreによりプレチャージされると、即ち、電圧レベルV1からV2まで走査線G(n)の電圧レベルVG(n)にバイアスをかけると、図の左側の第一矢印のように、Vpreは、蓄積キャパシタを介して画素Iの画素電極に容量的にフィードバック結合される。画素Iが負の領域にある場合、画素Iの画素電極の電圧レベルV４は、共通電極の電圧レベルVcomより小さい。従って、ブラックフレーム挿入時に、V５から共通電極の電圧レベルに戻るように又は共通電極の電圧レベルの近くとなるように画素電極の電圧レベルにバイアスをかけるために、正のプレチャージ電圧Vpre、即ち図６Aに示すVpre(+)により画素電極にバイアスをかける。
【００６８】
その後、極性が反転すると、図の右側の第二矢印が示すように、画素Iの画素電極の電圧レベルV６が共通電極の電圧レベルVcomより大きい場合、時間間隔Tでプレチャージ電圧Vpreにより走査線G(n)にバイアスをかけ、即ち、プレチャージ電圧Vpreが走査線G(n)及び画素Iの画素電極の間の蓄積キャパシタを介して画素電極に結合されると、VG(n)は、電圧レベルV１から電圧レベルV５に変わる。現状の画素Iは正の領域にあるため、ブラックフレームを挿入する時に、共通電極の電圧レベルVcomに戻るように又は共通電極の電圧レベルの近くとなるように画素電極の電圧レベルV６にバイアスをかけるために、図６Aに示すうように負のVpre、即ちVpre(-)により画素電極にバイアスをかける。
【００６９】
本発明の実施態様によると、時間間隔T１及びT２は個々に設定（カスタマイズ）される。容量結合方法によるバイアス時間は、即ち、図に示すような第一時間間隔T１及び第二時間間隔T２は、構成されたように設定される。図６Aに示すように正の領域又は負の領域での走査線G(n)の電圧レベルにより作用された画素Iの画素極性の電圧レベルの間の関連性によると、本実施例では、ドット反転方法が用いられる。  
【００７０】
同一の駆動方法及びその説明を図６A乃至図６Dに示す信号波形図に適応する。図６Cの画素IIIの駆動信号波形図は、図６Aと同一であるためここでは省略する。
【００７１】
図６Bは、画素IIの駆動信号波形図を示し、図６Dは、画素IVの駆動信号波形図を示す。図６Bでは、図６の右側に示すように、LCDアレイの各画素のゲートは、同一の信号線に伴い次の段階の画素の蓄積キャパシタに容量的に結合されている。従って、フィードバック時間間隔Tでプレチャージ電圧Vpreにより前の段階の走査線にバイアスをかける。即ち、電圧レベルV1からV２まで走査線の電圧レベルにバイアスをかけると、走査線に容量的に結合された画素のTFTが次のデータ書き込みの状態となる前に、プレチャージ電圧Vpreにより画素電極にバイアスをかける。画素IIが正の領域にある場合、電圧レベルV３から共通電極の電圧レベルVcomに戻すように又は近くとなるように画素電極の電圧レベルにバイアスをかけるために、負のプレチャージ電圧値Vpre、即ち、図６Bの左側の矢印で示すVpre(-)により画素電極にバイアスをかける。一方で、画素IIが負の領域にある場合、電圧レベルV４から共通電極の電圧レベルVcomに戻すように又は近くとなるように画素電極の電圧レベルにバイアスをかけるために、正のプレチャージ電圧Vpre(+)により画素電極にバイアスをかける。
【００７２】
画素電極の電圧レベルが共通電極に戻され又は近くに調整されると、ブラックフレームは挿入される。ブラックフレームの存続時間は、本発明の実施態様ではフレームの約３０％であり、さらに、構成されたように調整することができる。図６Dの画素IVの駆動信号波形図は、図６Bと同様であるため、ここでは、説明は省略する。
第３実施態様
本発明の別の実施態様では、図７に示すように、液晶オーバードライブ及び削減された消費電力を有する駆動方法を提供する。図７に示すLCD構造体は、走査線G(n-1)、G(n)及びG(n+1)と信号線D(m-1)及びD(m)とを備える。図に示すように、走査線G(n-1)、G(n)及びG(n+1)と信号線D(m-1)及びD(m)とにより構成される対応する画素は、画素I、画素II、画素III及び画素IVである。画素IのTFTのゲートが走査線G(n-1)に結合されると、画素II及び画素IIIのTFTのゲートは走査線G(n)に結合され、画素IVのTFTのゲートは走査線G(n+1)に結合される。画素I及び画素IIIのTFTのソースは信号線D(m-1)に結合され、画素II及び画素IVのソースは信号線D(m)に結合される。
【００７３】
図７A乃至図７Dは、画素I、画素II、画素III及び画素IVの駆動方法の概略波形図を示す。本発明の実施態様では、共通電極の電圧レベルに戻すように又はその近くとなるように画素電極の電圧レベルにバイアスをかける方法と比較して、本実施態様では、画素がオーバードライブされ消費電力が削減されるように、画素の電圧レベルが共通電極の電圧レベルVcomより高い場合、プレチャージ電圧は更に増加する。
【００７４】
図７Aは、画素Iの信号波形図を示す。図の上方の黒の実線は、画素Iの画素電極の電圧レベル、即ち、図中のVp(I)を示す。太い破線は、走査線G(n-1)の信号波形である。以下に、画素Iの画素電極の電圧レベルに作用する走査線G(n)の信号の波形について説明する。他の走査線の信号波形は同様であるため、更なる説明は省略される。
走査線G(n)の信号波形
図７Aの中間部分を参照すると、画素IのTFTがオンされ、画素IIIのTFTがオンされると、第一時間間隔T１内で電圧レベルV１からV２まで走査線G(n)にバイアスをかけるように電圧Vpreによりプレチャージされる。ここで、Vpreは、そのTFTをオンしない。画素の全てのTFTをオンするために、VG(n)が電圧レベルV２からV３までバイアスをかけられるように、プレチャージ電圧により走査線G(n)に再度バイアスをかける。その後、走査線G(n)の電圧レベルVG(n)は、V３からV２に変わり時間間隔T４で維持され、V２からV１に変わり時間間隔T２で維持される。
画素Iの画素電極の電圧レベル
上述の説明によると、同一の信号線D(m-1)に伴い、画素Iの蓄積キャパシタは、画素IIIのTFTのゲートに結合され、また、画素IIIの蓄積キャパシタは、次の段階の画素のTFTのゲートに接続されている。従って、画素IIIの走査線G(n)の信号波形を図７Aの中間部に示す。画素Iの蓄積キャパシタは、画素IIIのTFTのゲートに結合されているため、走査線がVpreによりプレチャージされた場合、図の左側の第一矢印が示すように、Vpreは、蓄積キャパシタを介して画素Iの画素電極に容量的にフィードバック結合される。従って、画素Iの画素電極の電圧レベルは、V４からVcomとは更に異なるV５に上昇する。ここで、変化量は、所望のとおり構成される。例えば、変化量は(Cst/Ctotal)・Vpreであり、ここでは、Cstは、画素Iの蓄積キャパシタンスであり、Ctotalは、画素I画素電極の全キャパシタンスである。即ち、画素電極の電圧レベル変化量は、プレチャージ電圧Vpreにより所望のとおり構成される。
【００７５】
ブラックフレーム挿入とは異なり、画素電極の電圧レベルの増加時間は、変化せずに維持されている電圧レベルの増加時間よりも数百倍から数千倍長くなっている。例えば、画素電極の電圧レベルの増加時間は、ミリセカンド(ms)オーダであり、変化せずに維持されている電圧レベルの時間は、マイクロセカンド(μs)オーダである。当然、その違いは、必要に応じて変更することができる。即ち、画素IIIのTFTがオンされると、電圧レベルVG(n)がV１からV２に増加するように、時間間隔T１でプレチャージ電圧Vpreにより走査線G(n)にバイアスをかけ、第３時間間隔T３で維持される。ここで、時間間隔T３は、時間間隔T１よりもはるかに長い。例えば、時間間隔T３が、ミリセカンドオーダであると、時間間隔T１は、マイクロセカンドオーダであり、数百倍から数千倍異なる。
【００７６】
その後、極性が反転すると、図の右側の第二矢印が示すように、画素Iの画素電極の電圧レベルが共通電圧の電圧レベルVcomより小さい場合、電圧レベルV２からV１まで走査線G(n)の電圧レベルVG(n)にバイアスをかける。プレチャージ電圧Vpreが、蓄積キャパシタを介して画素Iの画素電極に結合されると、画素電極の電圧レベルは、Ｖ６からVcomとは更に異なるＶ７に変更される。
【００７７】
上述の説明によると、LCDの各画素のゲートは、同一の信号線に伴い容量結合方法で前の段階の画素の蓄積キャパシタに結合される。走査線が電圧Vpreによりプレチャージされる時の時間は、走査線に容量的に結合された画素のTFTに書き込まれたデータの後であり、画素のTFTがオンされた後の短い時間間隔内である。図７Aを参照すると、画素IのTFTがオンされた後及び画素IIIのTFTがオンされた後、走査線G(n)は、時間間隔T1の後、電圧Vpreによりプレチャージされる。第３実施態様と第１実施態様及び第二実施態様との間の違いは、ブラックフレーム挿入時間が全体のフレームの約３０％を占めることである。従って、次のフレームの画素IのTFTがオンされる前に、挿入を行なうことができる。しかしながら、液晶オーバードライブ及び消費電力の削減のために、時間間隔T３は、時間間隔T１よりもはるかに長くなければならない。従って、時間間隔T１は、画素IIIのTFTがオンされた後に、短時間間隔内で始まる必要があり、走査線G(n)は、その時Vpreによりプレチャージされる。
【００７８】
画素電極の電圧レベルVp(I)が共通電極の電圧レベルVcomより大きい場合、正のプレチャージ電圧Vpre（＋）が印加される。一方、画素電極の電圧レベルVp(I)が共通電極の電圧レベルVcomより小さい場合、負のプレチャージ電圧Vpre(-)が、極性により印加される。
【００７９】
同一の駆動方法及びその説明は、図７B乃至図７Dに示す信号波形図に適する。図７Cの画素IIIの駆動信号波形図は、図７Aと同様であるため、ここでは省略される。
【００８０】
図７Bは画素IIの駆動信号波形図を示し、図７Dは画素IVの駆動信号波形図を示す。図７Bでは、図７の右側に示すように、LCDアレイの各画素のゲートは、同一の信号線に伴い次の段階の画素の蓄積キャパシタに容量的に結合されている。従って、プレチャージ電圧Vpreにより前の段階の走査線にバイアスをかける時の時間は、走査線に容量的に結合された画素のTFTがオンされた後の短い時間間隔内である。図７Bの左側に示された矢印のように、負のプレチャージ電圧Vpre(-)が印加され、又は、図７Bの右側に示された矢印のように、正のプレチャージ電圧Vpre（＋）が印加される。図７Dの画素IVを示す駆動信号波形図は、図７Bと同様であるため、ここでは、その説明は省略される。
走査線G(n-1)の信号波形
図７Bは、画素IIの駆動信号波形図を示す。図の上方の黒の実線は、画素IIの画素電極の電圧レベル、即ち、図中のVp(II)を示す。画素IのTFTが走査線G(n-1)に伴いオンされると、第三時間間隔T３内で電圧レベルV１からV２まで走査線G(n-1)の電圧レベルVG(n-1)にバイアスをかけるように、走査線G(n)は、電圧Vpreによりプレチャージされる。ここでは、VpreはそのTFTをオンしない。画素Iの全てのTFTをオンするために、電圧レベルV２から電圧レベルV３までVG(n-1)にバイアスをかけるように、再度、プレチャージ電圧により走査線G(n-1)にバイアスをかける。その後、走査線G(n-1)の電圧レベルVG(n-1)はV2に戻され、時間間隔T４で維持され、V１に戻され、時間間隔T２で維持される。
画素IIの画素電極の電圧レベル
上述の説明によると、同一の信号線D(m)に伴い、画素IIの蓄積キャパシタは、走査線G(n-1)に結合される。従って、走査線G(n-1)の信号波形は、図７Bの上方に示すとおりである。画素IIの蓄積キャパシタは、走査線G(n-1)に結合されている為、走査線G(n-1)の電圧レベルVG(n-1)がV２からV１に変更された場合、図の左側に示された矢印のように第二時間間隔T２で維持される。従って、画素IIの電圧レベルVp(II)が、V４からVcomより更に異なるV５に変更されるように、V２及びV１の間の電圧レベルの違いは、蓄積キャパシタを介して画素IIの画素電極にフィードバックされる。変更量は、所望とおり構成される。例えば、変化量は、(Cst/Ctotal)・Vpreであり、ここで、Cstは、画素IIの蓄積キャパシタンスであり、Ctotalは、画素IIの画素電極の全キャパシタンスである。即ち、画素電極の電圧レベルの変化量は、所望のとおり、プレチャージ電圧Vpreにより構成される。
【００８１】
ブラックフレーム挿入とは異なり、画素電極の電圧レベルの増加時間は、変更されずに維持されている電圧レベルの時間よりも数百倍から数千倍長くなっている。例えば、画素電極の電圧レベルの増加時間は、ミリセカンドオーダ(ms)であり、変更されずに維持されている電圧レベルの時間は、マイクロセカンドオーダ(μs)である。当然、その違いは、必要に応じて変更することができる。即ち、走査線G(n-1)の電圧レベルがV４で維持されている時間間隔T４は、時間間隔T２よりはるかに短い。例えば、時間間隔T２がミリセカンドオーダであると、時間間隔T４はマイクロセカンドオーダとなり、数百倍から数千倍異なる。その後、画素IIの極性が反転すると、図の右側における第２矢印のように、画素IIの画素電極の電圧レベルが共通電極の電圧レベルVcomより大きい場合、走査線G(n-1)の電圧レベルVG(n-1)は、電圧レベルV１からV２に増加する。プレチャージ電圧Vpreが、蓄積キャパシタを介して画素IIの画素電極に結合されると、画素電極の電圧レベルは、Ｖ６からVcomよりさらに異なるＶ７に変更される。
【００８２】
上述の説明によると、LCDの各画素のゲートは、容量結合方法で同一の信号線に伴い前の段階の画素の蓄積キャパシタに結合されている。走査線が電圧Vpreによりプレチャージされる時の時間は、走査線に容量的に結合された画素のTFTに書き込まれたデータの後であり、画素のTFTがオンされた後の短い時間間隔内である。
【００８３】
画素電極の電圧レベルVp(I)が共通電極の電圧レベルVcomより大きい場合、正のプレチャージ電圧Vpre(+)が印加される。一方、画素電極の電圧レベルVp（I）が、共通電極の電圧レベルVcomより小さい場合、負のプレチャージ電極Vpre（-）が極性に応じて印加される。
第４実施態様
本発明の別の実施態様では、液晶オーバードライブ及び削減された消費電力を有する駆動方法を図８に示すように提供する。図８に示すように、LCD構造体は、走査線G(n-1)、G(n)及びG(n+1)と、信号線G(m-1)及びD(m)とを備える。図に示すように、走査線G(n-1)、G(n)及びG(n+1)と、信号線D(m-1)及びD(m)とにより構成された対応する画素は、画素I、画素II、画素III及び画素IVである。画素IのTFTのゲートが、走査線G(n-1)に結合される場合、画素II及び画素IIIのTFTのゲートは、走査線G(n)に結合され、画素IVのTFTのゲートは走査線G(n+1)に結合される。画素I及び画素IIIのTFTのソースは信号線D(m-1)に結合され、画素II及び画素IVのソースは信号線D(m)に結合される。
【００８４】
図８A乃至図８Dは、画素I、画素II、画素III及び画素IVの駆動方法の概略波形図を示す。本実施態様と前の実施態様との違いは、以下に、図に伴い説明される走査線に適用する信号波形図である。
【００８５】
図８Aは、画素Iの信号波形図を示す。図上方の黒の実線は、画素Iの画素電極の電圧レベル、即ち、図中のVp(I)を示す。太い破線は、走査線G(n-1)の信号波形である。以下に、画素Iの画素電極の電圧レベルに作用する走査線G(n)の信号の波形を説明する。他の走査線の信号波形は同様であるため、更なる説明は省略する。
走査線G(n)の信号波形
図８Aの中間部分を参照すると、画素IのTFTがオンされ、画素IIIのTFTがオンされると、第一時間間隔T３内で電圧レベルV３からV４に下がるように走査線G(n)にバイアスをかけ電圧Vpreによりプレチャージされる。ここで、VpreはそのTFTをオンしない。再度、時間間隔Ｔ４で電圧レベルＶ４から電圧レベルＶ１まで走査線Ｇ(n)にバイアスをかける。電圧レベルVG(n)がV１からV２に変更され、時間間隔T5で維持されるように、その後、正のプレチャージ電圧Vpreにより走査線にバイアスをかける。その後、画素IIIのTFTをオンするために電圧レベルがV２からV３まで変更されるように、走査電圧により走査線G(n)にバイアスをかける。その後、V３からV２まで走査線G(n)の電圧レベルVG(n)にバイアスをかけ、時間間隔T1で維持される。走査線G(n)の電圧レベルVG(n)は、V２からV４に変更され、時間間隔T６で維持される。
【００８６】
また、走査線G(n)に適応する上述の信号波形は、他の走査線にも適している。前述の時間間隔T１、T２、T３、T4、T５及びT６は、所望のとおり構成される。本発明の実施態様では、時間間隔T１、T３、T５及びT６は、時間間隔T２及びT4よりはるかに短い。例えば、時間間隔T２及びT４がミリセカンド(ms)オーダであると、時間間隔T１、T3、T５及びT６は、マイクロセカンド(μs)オーダであり、数百倍から数千倍異なる。
画素Iの画素電極の電圧レベル
上述の説明によると、同一の信号線D(m-1)に伴い、画素Iの蓄積キャパシタは、画素IIIのTFTのゲートに結合され、また、画素IIIの蓄積キャパシタは、次の段階の画素のTFTのゲートに結合される。従って、画素IIIの走査線G(n)の信号波形は、図８Aの中間部分に示すとおりである。画素Iの蓄積キャパシタは画素IIIのTFTのゲートに結合されるため、電圧レベルV４から電圧レベルV１まで走査線にバイアスをかけた場合、図の左側の第一矢印に示すように、プレチャージ電圧Vpreは、蓄積キャパシタを介して画素Iの画素電極に容量的にフィードバック結合される。従って、画素Iの画素電極の電圧レベル、VP（I）は、V５からV６に増加する。
【００８７】
プレチャージ電圧Vpreが、走査線G(n)及び蓄積キャパシタを介して画素Iの画素電極に容量的に結合されると、例えば、画素電極の電圧変化は、(Cst/Ctotal)・Vpreであり、この場合、Cstは、画素Iの蓄積キャパシタンスであり、Ctotalは、画素Iの画素電極の全キャパシタンスである。即ち、画素電極の電圧レベル変化量は、所望のとおりプレチャージ電圧Vpreにより構成される。
【００８８】
画素電極の電圧レベルの増加時間、即ち、電圧レベルがフィールド内でV６に維持される時間間隔は、V５で維持されている電圧レベルの時間よりも数百倍から数千倍長い。例えば、画素電極の電圧レベルの増加時間はミリセカンドオーダ(ms)であり、変更されずに維持されている時間はマイクロセカンドオーダ(μs)である。当然、その違いは、必要に応じて変更することができる。
【００８９】
その後、極性が反転すると、図の右側の第二矢印が示すように、画素Iの画素電極の電圧レベルVｐ（I）が共通電極の電圧レベルVcomより小さい場合、走査電圧レベルからV２に戻るように画素IIIの走査線G(n)の電圧レベルVG(n)にバイアスをかけ、時間間隔T１で維持され、V１に戻るようにバイアスをかけ、時間間隔T２で維持される。電圧レベルV２からV１に戻るように走査線G(n)にバイアスをかけると、画素電極の電圧レベルVｐ（I）がV７からVcomよりさらに異なるＶ８に変化されるように、電圧変化量は、蓄積キャパシタを介して画素Iの画素電極に結合される。
【００９０】
上述の説明によると、LCDの各画素のゲートは、容量的な結合方法で、同一の信号線に伴い前の段階の画素の蓄積キャパシタに結合される。図８Aから、画素Iの画素電極の電圧レベルVp(I)が、走査線G(n)から画素Iの蓄積キャパシタを介して容量的に結合されていることがわかる。走査線G(n)に適応された信号波形に関しては、正の極性を有する画素Iは例示的なものであり、走査線G(n)に対応するＴＦＴがオンされた後、時間間隔Ｔ３で電圧レベルＶ４にバイアスをかけ、時間間隔Ｔ４で電圧レベルＶ１に電圧レベルＶG(n)にバイアスをかける。電圧レベルVp(I)がＶ５で維持されている時間間隔Ｔ５は、電圧レベルVp(I)がＶ６で維持されている時間間隔よりはるかに短い。
【００９１】
画素Iの極性が負である場合は、走査線G(n)に対応するTFTがオンされた後に、時間間隔T１で電圧レベルV２に電圧レベルVG(n)にバイアスをかけ、時間間隔T２で電圧レベルV１にバイアスをかける。電圧レベルVp(I)がV７で維持される時間間隔は、V８で維持される時間間隔よりはるかに短い。上述の時間間隔T１、T２、T３、T4、T５、及びT６は、必要に応じて調節することができる。
【００９２】
同一の駆動方法及びその説明は、図８Ｂ乃至図８Ｄに示される信号波形図に適する。図８Ｃの画素IIIの駆動信号波形図は、図８Ａと同一であるため、ここでは省略される。
【００９３】
図８Bは、画素IIの駆動信号波形図を示し、画素８Dは、画素IVの駆動信号波形図を示す。図８Bでは、走査線G(n-1)は、蓄積キャパシタを介して画素IIの画素電極の電圧レベルVp(II)に容量的に結合されている。走査線G(n-1)に適応された信号波形では、画素IのTFTがオンされると、時間間隔T１で電圧レベルV３から電圧レベル V２まで走査線G(n-1)の電圧レベルVG(n-1)にバイアスをかける。その後、時間間隔T２で電圧レベルV２から電圧レベルV１まで走査線G(n-1)の電圧レベルVG(n-1)にバイアスをかける。T２の後、時間間隔T６で電圧レベルV１から電圧レベルV４まで走査線G(n-1)の電圧レベルVG(n-1)にバイアスをかける。上述のように、その後、電圧レベルV４から電圧レベルV３まで走査線G(n-1)の電圧レベルVG（n-1）にバイアスをかけ、時間間隔T3で電圧レベルV３から電圧レベルV４までバイアスをかける。
【００９４】
上述の時間間隔は、T１、T２、T３、T４、T５及びT６は必要に応じて調節可能である。本発明の実施態様によると、時間間隔T１、T３、T５及びT６は、T２及びT４よりはるかに短い。例えば、時間間隔T２及びT４がミリセカンドオーダ(ms)であり、時間間隔T１、T３、T５及びT６は、略マイクロセカンドオーダ(μs)であり、数百倍から数千倍異なる。当然、その違いは必要に応じて変更することができる。
【００９５】
図８Bからわかるように、画素IIの極性が負である場合、V２からV1まで走査線G(n-1)の電圧レベルにバイアスをかけることに必要な時間は、画素IIのTFTがオンされた後十分短い。図の左側の第一矢印が示すように、電圧レベルVP（II）は、画素IIの蓄積キャパシタを介して容量的に結合されている。画素IIの極性が正の場合、V４からV１まで走査線G(n-1)の電圧レベルにバイアスをかけるために必要な時間は、画素IIのTFTがオンされた後十分短い。電圧レベルVP（II）は、画素IIの蓄積キャパシタを介して容量的に結合されている。更に、画素IIのTFTがオンされる前にV１からV２までG(n-1)の電圧レベルにバイアスをかける時間、即ち、T５と、画素IIのTFTがオンされる前にV１からV４までG(n-1)の電圧レベルにバイアスをかける時間、即ち、T６とは、実質的には短い。当然、蓄積キャパシタを介して結合された画素IIの電圧レベルVp(II)は、所望のとおり構成される。
【００９６】
上述の実施態様によると、本発明は、LCDの画素のTFTがオンされる前、即ち、走査信号により走査線にバイアスをかける前に電圧値により走査線のプレチャージを行なう工程を含むLCDの駆動方法を提供する。プレチャージ電圧は、蓄積キャパシタを介して同一の走査線に接続された隣接する画素の電圧レベルに容量的に結合された画素のTFTをオンしない。
【００９７】
本発明の第一及び第二実施態様によると、駆動方法は、共通電極の電圧レベルに戻るように又は近くとなるように画素電極の電圧値の電圧レベルにバイアスをかける肯定を含む。従って、ブラックフレーム挿入は行なわれ、即ち、エッジボケをさけるために、ホールド型アドレス方法をLCDに適用することができる。
【００９８】
本発明の第三及び第四実施態様によると、駆動方法は、液晶オーバードライブ及び消費電力の削減に適しており、画素電極は、画素のオーバードライブ及び消費電力の削減のためにプレチャージされる。
【００９９】
本発明の駆動方法は、ブラックフレーム挿入、液晶オーバードライブ、消費電力の削減又は他の目的に適しており、ドット反転駆動方法は、大規模なLCDパネルに適している。
【０１００】
本発明は、特定の実施例を参照し記載されたが、記載された実施例への変形が、本発明の精神から逸脱しない限り行なわれることは当業者にとって自明である。従って、本発明の範囲は、添付された請求項によって限定され、上記の実施例によって限定されるものではない。
【図面の簡単な説明】
【０１０１】
【図１】従来技術による液晶表示装置の概略構成図である。
【図２】従来技術による走査線駆動回路から走査線への信号及び信号駆動回路から信号線への信号を示す液晶表示装置の波形図である。
【図３】本発明の実施態様による液晶表示装置を示す概略構成図である。
【図４】図３による液晶表示装置の容量結合方法を示す波形図である。
【図５】本発明の実施態様による液晶表示装置の概略構成図である。
【図５Ａ】本発明の実施態様による画素Ｉの駆動方法を示す図５の液晶表示装置の信号波形図である。
【図５Ｂ】本発明の実施態様による画素ＩＩの駆動方法を示す図５の液晶表示装置の信号波形図である。
【図５Ｃ】本発明の実施態様による画素ＩＩＩの駆動方法を示す図５の液晶表示装置の信号波形図である。
【図５Ｄ】本発明の実施態様による画素ＩＶの駆動方法を示す図５の液晶表示装置の信号波形図である。
【図６】本発明の実施態様による液晶表示装置を示す概略構成図である。
【図６Ａ】本発明の一つの実施態様による画素Ｉの駆動方法を示す図６の液晶表示装置の信号波形図である。
【図６Ｂ】本発明の一つの実施態様による画素ＩＩの駆動方法を示す図６の液晶表示装置の信号波形図である。
【図６Ｃ】本発明の一つの実施態様による画素ＩＩＩの駆動方法を示す図６の液晶表示装置の信号波形図である。
【図６Ｄ】本発明の一つの実施態様による画素ＩＶの駆動方法を示す図６の液晶表示装置の信号波形図である。
【図７】本発明の実施態様による液晶表示装置を示す概略構成図である。
【図７Ａ】本発明の一つの実施態様による画素Ｉの駆動方法を示す図７の液晶表示装置の信号波形図である。
【図７Ｂ】本発明の一つの実施態様による画素ＩＩの駆動方法を示す図７の液晶表示装置の信号波形図である。
【図７Ｃ】本発明の一つの実施態様による画素ＩＩＩの駆動方法を示す図７の液晶表示装置の信号波形図である。
【図７Ｄ】本発明の一つの実施態様による画素ＩＶの駆動方法を示す図７の液晶表示装置の信号波形図である。
【図８】本発明の実施態様による液晶表示装置を示す概略構成図である。
【図８Ａ】本発明の一つの実施態様による画素Ｉの駆動方法を示す図８の液晶表示装置の信号波形図である。
【図８Ｂ】本発明の一つの実施態様による画素ＩＩの駆動方法を示す図８の液晶表示装置の信号波形図である。
【図８Ｃ】本発明の一つの実施態様による画素ＩＩＩの駆動方法を示す図８の液晶表示装置の信号波形図である。
【図８Ｄ】本発明の一つの実施態様による画素ＩＶの駆動方法を示す図８の液晶表示装置の信号波形図である。
【図１】
2005292793.tif 000003
【図２】
2005292793.tif 000004
【図３】
2005292793.tif 000005
【図４】
2005292793.tif 000006
【図５】
2005292793.tif 000007
【図５Ａ】
2005292793.tif 000008
【図５Ｂ】
2005292793.tif 000009
【図５Ｃ】
2005292793.tif 000010
【図５Ｄ】
2005292793.tif 000011
【図６】
2005292793.tif 000012
【図６Ａ】
2005292793.tif 000013
【図６Ｂ】
2005292793.tif 000014
【図６Ｃ】
2005292793.tif 000015
【図６Ｄ】
2005292793.tif 000016
【図７】
2005292793.tif 000017
【図７Ａ】
2005292793.tif 000018
【図７Ｂ】
2005292793.tif 000019
【図７Ｃ】
2005292793.tif 000020
【図７Ｄ】
2005292793.tif 000021
【図８】
2005292793.tif 000022
【図８Ａ】
2005292793.tif 000023
【図８Ｂ】
2005292793.tif 000024
【図８Ｃ】
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【図８Ｄ】
2005292793.tif 000026