(57)【要約】【課題】  プルインレンジ及びロックレンジを拡大し、環境変動への耐性を向上する。【解決手段】  位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込回路と、エッジ検出回路と、電圧追尾回路を有する。そして、エッジ検出回路は、入力信号のエッジ数を検出して、このエッジ数を電圧に変換して出力し、電圧追尾回路は、エッジ検出回路の出力信号を所定電圧に足し合わせ、この足し合わせた電圧に位相比較器の出力信号の平均電圧を一致させるように電圧制御発振器の出力周波数を制御する。【選択図】      図１
2005192137.tif 000002
【特許請求の範囲】
【請求項１】
位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込回路と、エッジ検出回路と、電圧追尾回路を有し、
前記位相比較器は、入力信号と前記電圧制御発振器の出力信号との位相を比較し、この比較結果を出力し、
前記ループフィルタは、前記位相比較器の出力信号を入力して直流電圧を出力し、
前記電圧制御発振器は、前記ループフィルタの出力する直流電圧に応じて、出力信号の発振周波数を制御し、
前記ロック検出器は、前記電圧制御発振器の出力信号が前記入力信号にロックしているか、アンロックしているかを判別し、この判別結果を出力し、
前記引込回路は、前記ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、この掃引信号を前記ループフィルタに入力される前記位相比較器の出力信号に足し合わせ、
前記エッジ検出回路は、前記入力信号のエッジ数を検出して、このエッジ数を電圧に変換して出力し、
前記電圧追尾回路は、前記エッジ検出回路の出力信号を所定電圧に足し合わせ、この足し合わせた電圧に前記位相比較器の出力信号の平均電圧を一致させるように前記電圧制御発振器の出力周波数を制御することを特徴とする位相同期回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光通信装置、無線通信装置に用いられる位相同期回路に係り、特に、プルインレンジの減少、ロックレンジの減少、環境変動への耐性の減少を防ぐことができる位相同期回路に関するものである。
【背景技術】
【０００２】
図６は、従来の位相同期回路の構成を示すブロック図である。この位相同期回路は、位相比較器６１と、ループフィルタ６２と、電圧制御発振器６３と、信号入力端子６４と、信号出力端子６５とを有する。位相比較器６１は、ＥＸＯＲ回路で構成されている。
【０００３】
入力信号と電圧制御発振器６３の出力信号との位相差によって、位相比較器６１の出力信号のデューティ比が決定される。そして、このデューティ比に応じて、ループフィルタ６２の出力信号が決定される。さらに、このループフィルタ６２の出力する直流電圧に応じて、電圧制御発振器６３の出力信号の発振周波数が決定される。そして、位相同期回路がロック状態である場合、入力信号の周波数と、電圧制御発振器６３の出力信号の周波数とが一致する。
【０００４】
図７は、改良された従来の位相同期回路の構成を示すブロック図である。この位相同期回路は、図６に示す回路に、ロック検出器６６と、付加的なループである引込回路６７と、付加的なループである電圧追尾回路６８を追加したものである（例えば、特許文献１参照）。
【０００５】
引込回路６７は、シュミット・トリガ回路７１と、差動積分器７２と、スイッチ７３を有する。そして、電圧追尾回路６８は、基準電圧発生器７４と、差動積分器７２と、加算器７６を有する。
【０００６】
ここで、位相同期回路がアンロック状態である場合、ロック検出器６６がアンロックを判別し、スイッチ７３は、シュミット・トリガ回路７１の出力信号を選択し、シュミット・トリガ回路７１と差動積分器７２とによって構成されるアナログ発振器は、三角波を発生する。この三角波は、電圧制御発振器６３の出力信号の周波数を掃引し、これが入力信号の周波数に近づいた時点で、位相同期回路の引き込み動作が実現する。
【０００７】
位相同期回路を引き込んだ後は、ロック検出器６６は、ロックを判別し、スイッチ７３は、位相比較器６１の出力信号を選択し、電圧追尾回路６８の働きによって、位相比較器６１の出力信号の平均電圧は、基準電圧発生器７４から出力される基準電圧に一致するように制御され、ロック状態が安定に保たれる。
【０００８】
図８は、図７に示す位相同期回路の要部における信号波形を示す図である。図８において左側にパターンＡを示し、右側にパターンＢを示す。ただし、図８（ａ）に示すように、パターンＡは、入力信号のエッジの数が少ない場合であり、パターンＢは、入力信号のエッジの数が多い場合である。また、図８（ｂ）に示すように、入力信号と電圧制御発振器６３の出力信号の位相差は９０°である。そして、同じ位相差を持つ入力信号であってもエッジの数が異なるため、図８（ｃ）に示すように、パターンＢの方が、位相比較器６１の出力信号のディーティ比が高くなる。これにより、図８（ｄ）に示すように、位相比較器６１の出力信号の平均電圧は、パターンＡよりもパターンＢの方が高くなる。
【０００９】
図９は、図７に示す位相同期回路における入力信号と電圧制御発振器の出力信号の位相差に対する位相比較器の出力信号の平均電圧を示す図である。入力信号の周波数が変化すると、入力信号と電圧制御発振器の出力信号の位相差が変化し、位相比較器６１の出力信号のデューティ比が変化する。しかし、デューティ比には下限（０％）と上限（１００％）とが存在するため、この上限及び下限がそれぞれロックレンジの上端、下端となる。そして、ロックレンジの下端とロックレンジの上端との間の領域では、位相同期回路はロック状態にある。このように位相比較器の出力信号の平均電圧はノコギリ波となる。また、パターンＢは、パターンＡよりもエッジの数が多いため、位相比較特性は大振幅になる。
【００１０】
【特許文献１】特開２００２−０８４１８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図７に示す位相同期回路において、プルインレンジ及びロックレンジを拡大し、環境変動への耐性を向上するためには、電圧追尾回路６８内にある基準電圧発生器７４で発生させる基準電圧ＶＲを位相比較器６１の出力信号の平均電圧の中心、即ち、ノコギリ波の中心に設定すればよい。
【００１２】
しかし、図７に示す回路では、基準電圧ＶＲが所定の値に固定される。そのため、例えば、パターンＡにおいてノコギリ波の中心に基準電圧ＶＲを設定しても、パターンＢにおけるノコギリ波の中心は基準電圧ＶＲと異なる電圧ＶＲ´であるため、パターンＢの場合、基準電圧はノコギリ波の中心からずれてロックレンジの端に設定されてしまう。これにより、プルインレンジ及びロックレンジが縮小し、電源電圧変動、温度変動、ジッタ入力などの環境変動への耐性が低下するという問題が生じる。
【００１３】
本発明は、上述のような課題を解決するためになされたもので、その目的は、プルインレンジ及びロックレンジを拡大し、環境変動への耐性を向上することができる位相同期回路を得るものである。
【課題を解決するための手段】
【００１４】
本発明に係る位相同期回路は、位相比較器と、ループフィルタと、電圧制御発振器と、ロック検出器と、引込回路と、エッジ検出回路と、電圧追尾回路を有する。そして、位相比較器は、入力信号と電圧制御発振器の出力信号との位相を比較し、この比較結果を出力し、ループフィルタは、位相比較器の出力信号を入力して直流電圧を出力し、電圧制御発振器は、ループフィルタの出力する直流電圧に応じて、出力信号の発振周波数を制御し、ロック検出器は、電圧制御発振器の出力信号が入力信号にロックしているか、アンロックしているかを判別し、この判別結果を出力し、引込回路は、ロック検出器がアンロックであると判別した場合に、掃引信号を発生し、この掃引信号をループフィルタに入力される位相比較器の出力信号に足し合わせ、エッジ検出回路は、入力信号のエッジ数を検出して、このエッジ数を電圧に変換して出力し、電圧追尾回路は、エッジ検出回路の出力信号を所定電圧に足し合わせ、この足し合わせた電圧に位相比較器の出力信号の平均電圧を一致させるように電圧制御発振器の出力周波数を制御する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【００１５】
本発明により、プルインレンジ及びロックレンジを拡大し、電源電圧変動、温度変動、ジッタ入力などの環境変動への耐性を向上することができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、本発明の実施の形態１に係る位相同期回路を示すブロック図である。この位相同期回路は、位相比較器１１と、ループフィルタ１２と、電圧制御発振器１３と、信号入力端子１４と、信号出力端子１５と、ロック検出器１６と、引込回路１７と、電圧追尾回路１８と、エッジ検出回路１９とを有する。ここで、位相比較器１１と、ループフィルタ１２と、電圧制御発振器１３とは、位相同期回路の本体を構成する。また、信号入力端子１４から入力される入力信号は二値ランダムデータ信号である。そして、位相比較器１１は、ＥＸＯＲ回路で構成されている。
【００１７】
そして、位相比較器１１は、入力信号と電圧制御発振器１３の出力信号との位相を比較し、この比較結果を出力する。また、ループフィルタ１２は、位相比較器１１の出力信号を入力して直流電圧を出力する。そして、電圧制御発振器１３は、ループフィルタ１２の出力する直流電圧に応じて、出力信号の発振周波数を制御する。また、ロック検出器１６は、電圧制御発振器１３の出力信号が入力信号にロックしているか、アンロックしているかを判別し、この判別結果を出力する。そして、引込回路１７は、ロック検出器１６がアンロックであると判別した場合に、掃引信号を発生し、この掃引信号をループフィルタ１２に入力される位相比較器１１の出力信号に足し合わせる。また、エッジ検出回路１９は、入力信号のエッジ数を検出して、このエッジ数を電圧に変換して出力する。そして、電圧追尾回路１８は、エッジ検出回路１９の出力信号を所定電圧に足し合わせ、この足し合わせた電圧に位相比較器１１の出力信号の平均電圧を一致させるように電圧制御発振器１３の出力周波数を制御する。
【００１８】
より具体的には、引込回路１７は、シュミット・トリガ回路２１と、差動積分器２２と、スイッチ２３を有する。そして、電圧追尾回路１８は、定電圧発生器２４と、加算器２５と、差動積分器２２と、加算器２６を有する。ただし、引込回路１７と電圧追尾回路１８は、差動積分器２２を共有している。そして、エッジ検出回路１９は、位相比較器２７と、遅延発生器２８を有する。
【００１９】
エッジ検出回路１９は、入力信号を２分配し、片側に遅延発生器２８により固定遅延を持たせ、両信号を位相比較器２７に入力する。両信号の位相差は固定されているので、位相比較器２７の出力信号は入力信号におけるエッジの数のみで変化する。この出力信号を定電圧発生器２４から出力される所定電圧に加算して基準電圧とする。そして、遅延発生器２８の遅延量、及び、所定電圧に加算する加算量を適当な値に設定しておけば、どんなパターン信号が入力されても、基準電圧を常に位相比較器１１の出力信号の平均電圧の中心に設定することができる。
【００２０】
差動積分器２２は、位相比較器１１の出力信号の平均電圧と基準電圧との差に比例する電圧を積分して直流電圧に変換する。そして、差動積分器２２の出力電圧は、加算器２６により、位相比較器１１の出力電圧に加算され、ループフィルタ１２に入力される。即ち、電圧制御発振器１３にオフセット電圧として印加され、このオフセット電圧がフィードバック制御として働く。そして、位相比較器１１の出力電圧の平均値が基準電圧と一致すると、差動積分器２２の出力電圧は一定になり、このロック状態が安定に保たれる。このように位相比較器１１の出力信号の平均電圧が基準電圧に固定されることは、位相比較器１１に入力される入力信号と、電圧制御発振器１３の出力信号との位相差が固定されることを意味する。
【００２１】
ここで、位相同期回路１１がアンロック状態である場合、ロック検出器１６がアンロックを判別し、スイッチ２３は、シュミット・トリガ回路２１の出力信号を選択し、シュミット・トリガ回路２１と差動積分器２２とによって構成されるアナログ発振器は、三角波を発生する。この三角波は、電圧制御発振器１３の出力周波数を掃引し、これが入力信号の周波数に近づいた時点で、位相同期回路の引き込み動作が実現する。
【００２２】
位相同期回路を引き込んだ後は、ロック検出器１６は、ロックを判別し、スイッチ２３は、位相比較器１１の出力信号を選択し、電圧追尾回路１８の働きによって、位相比較器１１出力の平均電圧は、基準電圧に一致するように制御され、ロック状態が安定に保たれる。
【００２３】
図２及び図３は、図１に示す位相同期回路の要部における信号波形を示す図である。図２及び図３において左側にパターンＡを示し、右側にパターンＢを示す。ただし、図２（ａ）に示すように、パターンＡは、入力信号のエッジの数が少ない場合であり、パターンＢは、入力信号のエッジの数が多い場合である。また、図２（ｂ）に示すように、入力信号と電圧制御発振器１３の出力信号の位相差は９０°である。そして、パターンＡよりもパターンＢの方がエッジの数が多いため、図２（ｃ）に示すように、パターンＢの方が、位相比較器１１の出力信号のディーティ比が高くなっている。これにより、図２（ｄ）に示すように、位相比較器１１の出力信号の平均電圧は、パターンＡよりもパターンＢの方が高くなる。
【００２４】
ここで、エッジ検出回路１９の遅延発生器２８が発生する固定遅延を３６０°に設定すると、位相比較器１１の出力信号の平均電圧が図３（ａ）に示すような場合、位相比較器２７の出力信号の平均電圧は、図３（ｂ）に示すように、パターンＢでは位相比較器２７の出力信号の平均電圧の最大値をとり、パターンＡではそれよりも低い電圧となる。また、図３（ｃ）に示すように、定電圧発生器２４からは一定の所定電圧が出力される。
【００２５】
そして、加算器２５を用いて、この位相比較器２７の出力信号の平均電圧から、定電圧発生器２４の出力電圧を減算して基準電圧を求めることにより、図３（ｄ）に示すように、パターンＡ，Ｂの双方において、基準電圧を位相比較器１１の出力信号の平均電圧の中心、即ち、ノコギリ波の中心に設定できる。
【００２６】
図４は、図１に示す位相同期回路における入力信号と電圧制御発振器の出力信号の位相差に対する位相比較器の出力信号の平均電圧を示す図である。この図４に示すように、エッジ検出回路１９及び加算器２５により、入力信号のエッジ数を反映させて基準電圧をシフトさせることにより、入力信号のパターンによらず、常に基準電圧をノコギリ波の中心に設定することができる。
【００２７】
よって、本実施の形態１に係る位相同期回路は、基準電圧がロックレンジの端に設定されてしまうことがないため、プルインレンジ及びロックレンジを拡大し、電源電圧変動、温度変動、ジッタ入力などの環境変動への耐性を向上することができる。
【００２８】
実施の形態２．
図５は、本発明の実施の形態２に係る位相同期回路を示すブロック図である。この位相同期回路は、図１に示す位相同期回路の入力部分にディレイフリップフロップ（Ｄ−ＦＦ）回路５１を追加した位相比較回路である。図１と同様の構成要素には同じ番号を付し、説明を省略する。
【００２９】
Ｄ−ＦＦ回路５１は、入力信号を電圧制御発振器１３からの出力信号の１クロック分遅延して出力する。そして、Ｄ−ＦＦ回路５１の出力信号は、位相比較器１１及びエッジ検出回路１９に入力されると共に、信号出力端子５２から出力される。そして、位相比較器１１は、入力信号とＤ−ＦＦ回路５１の出力信号との位相を比較し、この比較結果を出力する。また、エッジ検出回路１９は、Ｄ−ＦＦ回路５１の出力信号のエッジ数を検出して、このエッジ数を電圧に変換して出力する。
【００３０】
この位相同期回路により、実施の形態１と同様に入力信号に同期した電圧制御発振器の出力信号を得ることができるだけでなく、入力信号を波形整形した出力信号も得ることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態１に係る位相同期回路を示すブロック図である。
【図２】図１に示す位相同期回路の要部における信号波形を示す図である。
【図３】図１に示す位相同期回路の要部における信号波形を示す図である。
【図４】図１に示す位相同期回路における入力信号と電圧制御発振器の出力信号の位相差に対する位相比較器の出力信号の平均電圧を示す図である。
【図５】本発明の実施の形態２に係る位相同期回路を示すブロック図である。
【図６】従来の位相同期回路の構成を示すブロック図である。
【図７】改良された従来の位相同期回路の構成を示すブロック図である。
【図８】図７に示す位相同期回路の要部における信号波形を示す図である。
【図９】図７に示す位相同期回路における入力信号と電圧制御発振器の出力信号の位相差に対する位相比較器の出力信号の平均電圧を示す図である。
【符号の説明】
【００３２】
１１  位相比較器
１２  ループフィルタ
１３  電圧制御発振器
１４  信号入力端子
１５  信号出力端子
１６  ロック検出器
１７  引込回路
１８  電圧追尾回路
１９  エッジ検出回路
【図１】
2005192137.tif 000003
【図２】
2005192137.tif 000004
【図３】
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【図４】
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【図５】
2005192137.tif 000007
【図６】
2005192137.tif 000008
【図７】
2005192137.tif 000009
【図８】
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【図９】
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