(57)【要約】  【課題】逆方向リーク電流を十分に低減させ、しかも、順方向の電圧降下を抑制して、順方向の直線性を維持することが可能なショットキーバリアダイオードを提供する。  【解決手段】第一導電型の半導体基板１上に形成された第一導電型のエピタキシャル層２表面に、ショットキー接合を形成するアノード電極５が設けられ、アノード電極の下部領域を包囲しアノード電極と同電位である第二導電型のガードリング６が形成される。アノード電極の下方のエピタキシャル層の内部に、複数の第二導電型埋め込み層３を備える。複数の第二導電型埋め込み層の間の間隙中、または第二導電型埋め込み層が配置された領域の上部の少なくとも一方に、エピタキシャル層よりも高濃度の第一導電型半導体層７が配置される。【選択図】  図１
2005229070.tif 000002
【特許請求の範囲】
【請求項１】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面にショットキー接合を形成して設けられたアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に形成され、前記アノード電極と接触するとともに前記アノード電極の下部領域を包囲する第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備えたショットキーバリアダイオードにおいて、
前記複数の第二導電型埋め込み層の間の間隙中および前記複数の第二導電型埋め込み層の上部領域のうちの、少なくとも一方に、前記エピタキシャル層よりも高濃度の第一導電型半導体層が配置されたことを特徴とするショットキーバリアダイオード。
【請求項２】
前記高濃度の第一導電型半導体層が、前記複数の第二導電型埋め込み層の間隙中に配置された第一導電型埋め込み層である請求項１に記載のショットキーバリアダイオード。
【請求項３】
前記エピタキシャル層の中間層として高濃度のエピタキシャル中間層を有し、前記エピタキシャル中間層中に前記複数の第二導電型埋め込み層が配置されて、前記複数の第二導電型埋め込み層の間の前記エピタキシャル中間層が、前記高濃度の第一導電型半導体層として機能する請求項１に記載のショットキーバリアダイオード。
【請求項４】
前記高濃度の第一導電型半導体層が、前記複数の第二導電型埋め込み層が配置された領域の上部に配置された第一導電型埋め込み層である請求項１に記載のショットキーバリアダイオード。
【請求項５】
前記エピタキシャル層の中間層として高濃度のエピタキシャル中間層を有し、前記エピタキシャル中間層の下部に前記複数の第二導電型埋め込み層が配置されて、前記複数の第二導電型埋め込み層が配置された領域の上部の前記エピタキシャル中間層が、前記高濃度の第一導電型半導体層として機能する請求項１に記載のショットキーバリアダイオード。
【請求項６】
前記高濃度の第一導電型半導体層が、前記複数の第二導電型埋め込み層の上部に各々別個に配置された請求項１に記載のショットキーバリアダイオード。
【請求項７】
前記第二導電型埋め込み層は、各々ストライプ形状を有して互いに平行に配置され、各前記第二導電型埋め込み層の間にストライプ状の間隙が形成されている請求項１〜６のいずれか１項に記載のショットキーバリアダイオード。
【請求項８】
前記第二導電型埋め込み層は、前記ガードリングと接続されている請求項１〜７のいずれか１項に記載のショットキーバリアダイオード。
【請求項９】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面にショットキー接合を形成して設けられたアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に形成され、前記アノード電極と接触するとともに前記アノード電極の下部領域を包囲する第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備え、前記複数の第二導電型埋め込み層の間の間隙中、または前記複数の第二導電型埋め込み層が配置された領域の上部の少なくとも一方に、前記エピタキシャル層よりも高濃度の第一導電型半導体層が配置されたショットキーバリアダイオードの製造方法において、
前記アノード電極が形成されるべき領域に対応する前記エピタキシャル層の内部に、前記高濃度の第一導電型埋め込み層を形成する工程と、前記高濃度の第一導電型埋め込み層と重なる領域に対して、前記高濃度の第一導電型埋め込み層よりも低濃度でかつ深いイオン注入を行い、前記高濃度の第一導電型埋め込み層の下方に突出する前記第二導電型埋め込み層を形成する工程とを備えたことを特徴とするショットキーバリアダイオードの製造方法。
【請求項１０】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面にショットキー接合を形成して設けられたアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に形成され、前記アノード電極と接触するとともに前記アノード電極の下部領域を包囲する第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備え、前記複数の第二導電型埋め込み層の間の間隙中、または前記複数の第二導電型埋め込み層が配置された領域の上部の少なくとも一方に、前記エピタキシャル層よりも高濃度の第一導電型半導体層が配置されたショットキーバリアダイオードの製造方法において、
前記高濃度の第一導電型半導体層として前記エピタキシャル層の中間部に高濃度のエピタキシャル中間層を形成し、前記アノード電極が形成されるべき領域に対応する前記エピタキシャル中間層に対してイオン注入を行い、前記エピタキシャル中間層中に前記第二導電型埋め込み層を形成することを特徴とするショットキーバリアダイオードの製造方法。
【請求項１１】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面にショットキー接合を形成して設けられたアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に形成され、前記アノード電極と接触するとともに前記アノード電極の下部領域を包囲する第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備え、前記複数の第二導電型埋め込み層の間の間隙中、または前記複数の第二導電型埋め込み層が配置された領域の上部の少なくとも一方に、前記エピタキシャル層よりも高濃度の第一導電型半導体層が配置されたショットキーバリアダイオードの製造方法において、
前記高濃度の第一導電型半導体層として前記エピタキシャル層の中間部に高濃度のエピタキシャル中間層を形成し、前記アノード電極が形成されるべき領域に対して、前記高濃度の第一導電型半導体層よりも低濃度でかつ深いイオン注入を行い、前記エピタキシャル中間層の下方に突出するように前記第二導電型埋め込み層を形成することを特徴とするショットキーバリアダイオードの製造方法。
【請求項１２】
第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面にショットキー接合を形成して設けられたアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に形成され、前記アノード電極と接触するとともに前記アノード電極の下部領域を包囲する第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備え、前記複数の第二導電型埋め込み層の間の間隙中、または前記複数の第二導電型埋め込み層が配置された領域の上部の少なくとも一方に、前記エピタキシャル層よりも高濃度の第一導電型半導体層が配置されたショットキーバリアダイオードの製造方法において、
前記アノード電極が形成されるべき領域に対して第二導電型半導体層を形成するためのイオン注入を行って、前記エピタキシャル層の表面部から下方に延びる複数の第二導電型半導体層を形成し、次に前記アノード電極が形成されるべき領域に対して第一導電型半導体層を形成するためのイオン注入を行って、前記高濃度の第一導電型半導体層を、前記第二導電型半導体層よりも高濃度でかつ浅く形成して、前記第二導電型埋め込み層が前記高濃度の第一導電型半導体層の下方に突出した状態にすることを特徴とするショットキーバリアダイオードの製造方法。
【請求項１３】
前記第一導電型半導体層を形成するためのイオン注入を、前記複数の第二導電型半導体層を形成した各領域に対応させて行う請求項１２に記載のショットキーバリアダイオードの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ショットキーバリアダイオード、特に逆方向リーク電流および順方向電圧降下の少ない、低損失ショットキーバリアダイオード、およびその製造方法に関する。
【背景技術】
【０００２】
ショットキーバリアダイオードは、ｐｎ接合ダイオードと比較すると、高速のスイッチングが可能である特徴を有する。また、ショットキーバリアダイオードの順方向特性を決定するショットキー障壁は、ｐｎ接合ダイオードの電位障壁より小さいため、順方向電圧降下が低く、順方向損失を低減できる。しかしながら、ショットキー障壁が小さい故に、逆方向リーク電流はｐｎ接合ダイオードに比べて増加するため、総合的な損失を低減する妨げとなっていた。この問題を解決するために、従来いくつかの構造が提案されてきた。
【０００３】
逆方向リーク電流の低減を図る対策の一例として、特許文献１には、アノード電極の下方に埋め込み層を配置した構造が開示されている。すなわち、第一導電型半導体層の表面にショットキー接合を形成する金属のアノード電極を配置し、第一導電型半導体層の裏面側にオーミックなカソード電極を設けたショットキーバリアダイオードにおいて、アノード電極の下方の第一導電型半導体層の内部に、表面に達しない第二導電型埋め込み層を形成する。埋め込み層は、アノード電極と同電位とし、また、逆方向バイアス時に空乏層が連続するような間隔で形成される。
【０００４】
この構造により、逆方向バイアス時には、埋め込み層から広がる空乏層によりリーク電流を低く抑えることができる。また埋め込み層は、第一導電型半導体層の内部に配置され、アノード電極が形成された表面には達しないので、ショットキー接合の面積が狭くなることはなく、半導体基板面の利用効率が低減されることはない。
【特許文献１】特開平１１−３３０４９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された上記従来例の構造では、複数本のストライプ状の埋め込み層が並列に配置され、順方向電圧印加時には、各ストライプの間の間隙が、順方向電流の通電路となる。そのため、埋め込み層が無い場合に比べると、順方向電流の通電路の断面積が減少して抵抗が増大するため、順方向の電圧降下が大きく、順方向の直線性が悪化する問題を有していた。
【０００６】
本発明は、逆方向リーク電流を十分に低減させ、しかも、順方向の電圧降下を抑制して、順方向の直線性を維持することが可能なショットキーバリアダイオードを提供することを目的とする。また、そのようなショットキーバリアダイオードに適した製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明のショットキーバリアダイオードは、第一導電型の半導体基板と、前記半導体基板上に形成された第一導電型のエピタキシャル層と、前記エピタキシャル層の表面にショットキー接合を形成して設けられたアノード電極と、前記半導体基板の裏面にオーミック接触するカソード電極と、前記エピタキシャル層の表面部に形成され、前記アノード電極と接触するとともに前記アノード電極の下部領域を包囲する第二導電型のガードリングと、前記アノード電極の下方の前記エピタキシャル層の内部に、前記半導体基板の面方向に配列されて埋め込まれた複数の第二導電型埋め込み層とを備える。前記複数の第二導電型埋め込み層の間の間隙中および前記複数の第二導電型埋め込み層の上部領域のうちの、少なくとも一方に、前記エピタキシャル層よりも高濃度の第一導電型半導体層が配置されたことを特徴とする。
【０００８】
本発明のショットキーバリアダイオードの製造方法は、上記構成のショットキーバリアダイオードを製造する方法である。
【０００９】
第１の製造方法は、前記アノード電極が形成されるべき領域に対応する前記エピタキシャル層の内部に、前記高濃度の第一導電型埋め込み層を形成する工程と、前記高濃度の第一導電型埋め込み層と重なる領域に対して、前記高濃度の第一導電型埋め込み層よりも低濃度でかつ深いイオン注入を行い、前記高濃度の第一導電型埋め込み層の下方に突出する前記第二導電型埋め込み層を形成する工程とを備えたことを特徴とする。
【００１０】
第２の製造方法は、前記高濃度の第一導電型半導体層として前記エピタキシャル層の中間部に高濃度のエピタキシャル中間層を形成し、前記アノード電極が形成されるべき領域に対応する前記エピタキシャル中間層に対してイオン注入を行い、前記エピタキシャル中間層中に前記第二導電型埋め込み層を形成することを特徴とする。
【００１１】
第３の製造方法は、前記高濃度の第一導電型半導体層として前記エピタキシャル層の中間部に高濃度のエピタキシャル中間層を形成し、前記アノード電極が形成されるべき領域に対して、前記高濃度の第一導電型半導体層よりも低濃度でかつ深いイオン注入を行い、前記エピタキシャル中間層の下方に突出するように前記第二導電型埋め込み層を形成することを特徴とする。
【００１２】
第４の製造方法は、前記アノード電極が形成されるべき領域に対して第二導電型半導体層を形成するためのイオン注入を行って、前記エピタキシャル層の表面部から下方に延びる複数の第二導電型半導体層を形成し、次に前記アノード電極が形成されるべき領域に対して第一導電型半導体層を形成するためのイオン注入を行って、前記高濃度の第一導電型半導体層を、前記第二導電型半導体層よりも高濃度でかつ浅く形成して、前記第二導電型埋め込み層が前記高濃度の第一導電型半導体層の下方に突出した状態にすることを特徴とする。
【発明の効果】
【００１３】
上記ショットキーバリアダイオードの構成によれば、逆方向電圧印加時に第二導電型埋め込み層から空乏層が広がり、ショットキー接合部を空乏層で覆うことができるので、逆方向リーク電流を十分に低減させることができる。しかも、第二導電型埋め込み層の間の間隙中、または第二導電型埋め込み層が配置された領域の上部の少なくとも一方に、高濃度の第一導電型半導体層が配置されたことにより、順方向電流に対する抵抗の増加を抑制し、順方向の直線性を維持することができる。
【発明を実施するための最良の形態】
【００１４】
本発明のショットキーバリアダイオードにおいて、前記高濃度の第一導電型半導体層が、前記複数の第二導電型埋め込み層の間隙中に配置された第一導電型埋め込み層である構成とすることができる。
【００１５】
また、前記エピタキシャル層の中間層として高濃度のエピタキシャル中間層を有し、前記エピタキシャル中間層中に前記複数の第二導電型埋め込み層が配置されて、前記複数の第二導電型埋め込み層の間の前記エピタキシャル中間層が、前記高濃度の第一導電型半導体層として機能する構成とすることもできる。
【００１６】
また、前記高濃度の第一導電型半導体層が、前記複数の第二導電型埋め込み層が配置された領域の上部に配置された第一導電型埋め込み層である構成とすることもできる。
【００１７】
また、前記エピタキシャル層の中間層として高濃度のエピタキシャル中間層を有し、前記エピタキシャル中間層の下部に前記複数の第二導電型埋め込み層が配置されて、前記複数の第二導電型埋め込み層が配置された領域の上部の前記エピタキシャル中間層が、前記高濃度の第一導電型半導体層として機能する構成とすることもできる。
【００１８】
また、前記高濃度の第一導電型半導体層が、前記複数の第二導電型埋め込み層の上部に各々別個に配置された構成とすることもできる。
【００１９】
また、前記第二導電型埋め込み層は、各々ストライプ形状を有して互いに平行に配置され、各前記第二導電型埋め込み層の間にストライプ状の間隙が形成されている構成とすることもできる。
【００２０】
また、前記第二導電型埋め込み層は、前記ガードリングと接続されている構成とすることもできる。
【００２１】
本発明の第４のショットキーバリアダイオードの製造方法において、前記第一導電型半導体層を形成するためのイオン注入を、前記複数の第二導電型半導体層を形成した各領域に対応させて行ってもよい。
【００２２】
以下に、本発明の実施の形態におけるショットキーバリアダイオードについて、図面を参照してより具体的に説明する。
【００２３】
（実施の形態１）
実施の形態１におけるショットキーバリアダイオードの構造を図１に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＢ−Ｂ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＡ−Ａ線に沿って示した図である。
【００２４】
１は第一導電型（本実施の形態ではｎ＋）の半導体基板である。半導体基板１の上面には、ｎ型エピタキシャル層２が形成され、その表面には、チタンと銀の積層膜からなるアノード電極４が設けられ、ショットキー接合を形成している。半導体基板１の裏面には、オーミック接触するカソード電極５が設けられている。ｎ型エピタキシャル層２の表面部には、第二導電型（ｐ＋）のガードリング６が形成され、アノード電極４と接触するとともにアノード電極４の下部領域を包囲している。
【００２５】
アノード電極４の下方のｎ型エピタキシャル層２の内部に、環状部３ａとストライプ部３ｂとからなる第二導電型（ｐ）の埋め込みｐ型層３が形成されている。環状部３ａは、ガードリング６と接触しており、ガードリング６の内周に沿った平面形状を有する。ストライプ部３ｂは、環状部３ａに包囲された領域に配置され、複数本のストライプ状領域からなる。ストライプ部３ｂは互いに平行に配置され、両端が環状部３ａと結合し、各々の間にストライプ状の間隙が形成されている。埋め込みｐ型層３のストライプ部３ｂの間の間隙には、ｎ型エピタキシャル層２よりも高濃度の第一導電型の埋め込みｎ型層７が形成されている。
【００２６】
各部の材質および寸法の一例は、次のとおりである。半導体基板１には、Ｓｉを用い、不純物濃度２×１０19ｃｍ-3、厚さ１６０μｍである。ｎ型エピタキシャル層２は、不純物濃度１×１０16ｃｍ-3、厚さ５μｍである。アノード電極４は、例えば、０．１μｍのＴｉ層上に６μｍのＡｇを積層したものである。ガードリング６は、不純物ピーク濃度１×１０20ｃｍ-3、深さ１．３μｍ、幅３０μｍである。埋め込みｐ型層３は、不純物ピーク濃度１×１０17ｃｍ-3、厚さ０．５μｍ、幅２．０μｍである。ストライプ部３ｂの間隔は２．５μｍである。また、埋め込みｐ型層３の上部における、ｎ型エピタキシャル層２の厚さは１μｍである。埋め込みｎ型層７は、ピーク濃度３×１０17ｃｍ-3、厚さ０．５μｍである。
【００２７】
本実施の形態のショットキーバリアダイオードによれば、逆方向電圧印加時に、ガードリング６と接してる埋め込みｐ型層３から空乏層が広がり、ショットキー接合部が空乏層で覆われる。したがって、逆方向リーク電流を十分に低減させることができる。一方、埋め込みｐ型層３のストライプ部３ｂ間に埋め込みｎ型層７を配置したことにより、埋め込みｐ型層３を形成したことによるｎ型エピタキシャル層２の抵抗の増大が抑制され、順方向バイアス時の直線性を維持することができる。また、空乏層は濃度の薄いｎ型エピタキシャル層２でつながるため、より早くショットキー接合部全体を覆うことができる。
【００２８】
なお、ストライプ部３ｂに代えて、環状部３ａの内部に、矩形、円形、長方形等任意の形状のｐ型層領域を相互に離間させて配置することにより、同様の効果を得ることも可能である。また、埋め込みｐ型層３は、ガードリング６と接触してアノード４と同電位となっているが、ガードリング６と分離させた構成とすることも可能である。その場合、埋め込みｐ型層３のストライプ部３ｂの間隔は、逆電圧印加時に空乏層が接触する範囲となるように設定される。
【００２９】
次に、上記構成のショットキーバリアダイオードの製造方法について、各工程を示す図２Ａ〜図２Ｆを参照して説明する。
【００３０】
まず図２Ａに示すように、ガードリングイオン注入の工程を行う。すなわち、Ｓｉを材料とするｎ＋半導体基板１に、ｎ型エピタキシャル層２を形成し、熱酸化法により、シリコン酸化膜８を形成する。次に、パターニングを行い、シリコン酸化膜８を選択的に除去してガードリングに対応するイオン注入用の開口９を形成する。この開口９を通して、ドーズ量２×１０15ｉｏｎｓ／ｃｍ2、加速電圧５０ｋｅＶでホウ素イオン（Ｂ＋）１０を注入する。イオン注入の変わりにボロン珪化ガラスを蒸着しても良い。
【００３１】
次に熱拡散を行ない、図２Ｂに示すように、深さが例えば１．３μｍ程度のガードリング６を形成する。
【００３２】
次に図２Ｃに示すように、埋め込みイオン（Ｂ）注入を行う。すなわち、シリコン酸化膜８の上にレジスト１１を塗布しパターニングして、環状開口１１ａ、および所定の間隔の複数のスリット状開口１１ｂを形成する。環状開口１１ａは図１に示した埋め込みｐ型層３の環状部３ａに対応し、スリット状開口１１ｂはストライプ部３ｂに対応する。これらの開口を通してホウ素イオン１２の高エネルギーイオン注入を行い、ｎ型エピタキシャル層２の内部にＢ不純物を導入する。その際の条件は、例えば、ドーズ量１×１０12ｉｏｎｓ／ｃｍ2、加速電圧１ＭｅＶ程度とする。
【００３３】
次にレジスト１１を除去した後、図２Ｄに示すように、埋め込みイオン（Ｐ）注入を行う。すなわち、シリコン酸化膜８の上にレジスト１３を塗布しパターニングして、所定の間隔の複数のスリット状開口１３ａを形成する。スリット状開口１３ａは、図１に示した埋め込みｐ型層３のストライプ部３ｂ間の間隙、したがって埋め込みｎ型層７に対応する。スリット状開口１３ａを通してリンイオン１４の高エネルギーイオン注入を行い、ｎ型エピタキシャル層２の内部にＰ（リン）不純物を導入する。その際の条件は、例えば、ドーズ量３×１０13ｉｏｎｓ／ｃｍ2、加速電圧１ＭｅＶ程度とする。
【００３４】
次に、レジスト１３を剥離した後、注入イオンを活性化するために９００℃で３０分アニールを行ない、図２Ｅに示すように、埋め込みｐ型層３および埋め込みｎ型層７を形成する。埋め込みｐ型層３はガードリング６と接続される。その後、シリコン酸化膜１１を剥離する。ガードリング６の外側のシリコン酸化膜１１は、必ずしも剥離する必要はない。
【００３５】
次に図２Ｆに示すように、アノード電極４としてＴｉ層およびＡｇ層の積層膜を、周縁部がガードリング６上に重なるように蒸着により形成する。最後に、半導体基板１の裏面に電極メタルを蒸着して、半導体基板１とオーミック接触するカソード電極５を形成する。
【００３６】
上記の製造方法においては、埋め込みｎ型層７を埋め込みｐ型層３の濃度より濃くすることで、埋め込みｐ型層３をより小さく形成することができる。それにより、ｎ型エピタキシャル層２の抵抗の増加をより効果的に抑制することができる。
【００３７】
（実施の形態２）
実施の形態２におけるショットキーバリアダイオードの構造を図３に示す。（ａ）は側断面図、（ｂ）は平面断面図である。（ａ）の側断面図は（ｂ）におけるＤ−Ｄ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＣ−Ｃ線に沿って示した図である。
【００３８】
本実施の形態のショットキーバリアダイオードでは、実施の形態１の構成における埋め込みｎ型層７に代えて、高濃度のｎ型エピタキシャル中間層２ｂが用られる。ｎ型エピタキシャル中間層２ｂは、実施の形態１におけるｎ型エピタキシャル層２と同様の下部ｎ型エピタキシャル層２ａと上部ｎ型エピタキシャル層２ｃとの間に積層されている。ｎ型エピタキシャル中間層２ｂの一例としては、不純物濃度３×１０16ｃｍ-3、厚さ０．５μｍとする。他の要素の構造および寸法は、実施の形態１の場合と同様である。
【００３９】
本実施の形態のショットキーバリアダイオードにおいても、実施の形態１と同様、逆方向電圧印加時に、ガードリング６と接してる埋め込みｐ型層３から空乏層が広がり、ショットキー接合部が空乏層で覆われる。したがって、逆方向リーク電流を十分に低減させることができる。一方、埋め込みｐ型層３は、ｎ型エピタキシャル中間層２ｂ中に埋込まれており、したがってストライプ部３ｂ間の間隙はｎ型エピタキシャル中間層２ｂであるため、埋め込みｐ型層３を形成したことによる下部ｎ型エピタキシャル層２ａと上部ｎ型エピタキシャル層２ｃの間の抵抗の増大が抑制され、順方向バイアス時の特性を向上させることができる。
【００４０】
次に、上記構成のショットキーバリアダイオードの製造方法について、各工程を示す図４Ａ〜図４Ｆを参照して説明する。
【００４１】
まず図４Ａに示すように、三重エピタキシャル層を形成する。すなわち、Ｓｉを材料とするｎ＋半導体基板１に、低濃度の下部ｎ型エピタキシャル層２ａを形成し、次に高濃度のｎ型エピタキシャル中間層２ｂを形成する。ｎ型エピタキシャル中間層２ｂの厚みは、高エネルギーイオン注入時にｐ型層が広がる厚みと等しくするため、約０．５μｍとする。ｎ型エピタキシャル中間層２ｂの上に、低濃度の上部ｎ型エピタキシャル層２ｃを、約１．０μｍの厚さに形成する。
【００４２】
次に図４Ｂに示すように、ガードリングイオン注入の工程を行う。すなわち、まず熱酸化法により、上部ｎ型エピタキシャル層２ｃ面にシリコン酸化膜１５を形成する。次に、パターニングを行い、シリコン酸化膜１５を選択的に除去してガードリングに対応するイオン注入用の開口１６を形成する。この開口１６を通して、ドーズ量２×１０15ｉｏｎｓ／ｃｍ2、加速電圧５０ｋｅＶでホウ素イオン（Ｂ＋）１０を注入する。イオン注入の変わりにボロン珪化ガラスを蒸着しても良い。
【００４３】
次に熱拡散を行ない、図４Ｃに示すように、深さが例えば１．３μｍ程度のガードリング６を形成する。
【００４４】
次に図４Ｄに示すように、埋め込みイオン（Ｐ）注入を行う。すなわち、シリコン酸化膜１５の上にレジスト１７を塗布しパターニングして、環状開口１７ａ、および所定の間隔の複数のスリット状開口１７ｂを形成する。環状開口１７ａは図１に示した埋め込みｐ型層３の環状部３ａに対応し、スリット状開口１７ｂはストライプ部３ｂに対応する。これらの開口を通してホウ素イオン１２の高エネルギーイオン注入を行い、ｎ型エピタキシャル中間層２ｂの内部にＢ不純物を導入する。その際の条件は、例えば、ドーズ量１×１０13ｉｏｎｓ／ｃｍ2、加速電圧１ＭｅＶ程度とする。
【００４５】
次に、レジスト１３を剥離した後、注入イオンを活性化するために９００℃で３０分アニールを行ない、図４Ｅに示すように、埋め込みｐ型層３を形成する。埋め込みｐ型層３はガードリング６と接続される。その後、シリコン酸化膜１５を剥離する。ガードリング６の外側のシリコン酸化膜１１は、必ずしも剥離する必要はない。
【００４６】
次に図４Ｆに示すように、アノード電極４としてＴｉ層およびＡｇ層の積層膜を、周縁部がガードリング６上に重なるように蒸着により形成する。最後に、半導体基板１の裏面に電極メタルを蒸着して、半導体基板１とオーミック接触するカソード電極５を形成する。
【００４７】
（実施の形態３）
実施の形態３におけるショットキーバリアダイオードの構造を図５に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＦ−Ｆ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＥ−Ｅ線に沿って示した図である。
【００４８】
このショットキーバリアダイオードの構造は、基本的には実施の形態１の場合と同様である。但し、埋め込みｐ型層と埋め込みｎ型層の構造が、実施の形態１の場合とは相違する。すなわち、高濃度の埋め込みｎ型層１８が面状に形成され、埋め込みｐ型層３は、埋め込みｎ型層１８の下方に突出した部分として形成されている。
【００４９】
このような構造でも、逆方向電圧印加時に、埋め込みｐ型層３の作用により、ショットキー接合部が空乏層で覆われてリークを十分に低減させることができるとともに、埋め込みｎ型層１８により、ｎ型エピタキシャル層２の抵抗の増大が抑制され、順方向バイアス時の特性を向上させることができる。また、逆電圧印加時の空乏層は、低濃度のｎ型エピタキシャル層２でつながるので、速やかに広がる。
【００５０】
また、埋め込みｐ型層３および埋め込みｎ型層１８の形成に際して、埋め込みｐ型層３を埋め込みｎ型層１８より低濃度で、かつ深く注入することにより、埋め込みｎ型層１８の下方に突出した部分のみを埋め込みｐ型層３として、より小さな埋め込みｐ型層３を容易に形成できる。埋め込みｐ型層３および埋め込みｎ型層１８の注入順序は、どちらが先でも良い。
【００５１】
（実施の形態４）
実施の形態４におけるショットキーバリアダイオードの構造を図６に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＨ−Ｈ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＧ−Ｇ線に沿って示した図である。
【００５２】
このショットキーバリアダイオードの構造は、基本的には実施の形態２の場合と同様である。但し、埋め込みｐ型層３とｎ型エピタキシャル中間層２ｂの構造が実施の形態２の場合とは相違する。すなわち、埋め込みｐ型層３は、高濃度のｎ型エピタキシャル中間層２ｂの下方に突出した部分として形成されている。
【００５３】
このような構造でも、逆方向電圧印加時に、埋め込みｐ型層３の作用により、ショットキー接合部が空乏層で覆われてリークを十分に低減させることができるとともに、ｎ型エピタキシャル中間層２ｂにより、上部ｎ型エピタキシャル層２ｃと下部ｎ型エピタキシャル層２ａの間の抵抗の増大が抑制され、順方向バイアス時の特性を向上させることができる。また、逆電圧印加時の空乏層は、低濃度の下部ｎ型エピタキシャル層２ａでつながるので、速やかに広がる。
【００５４】
製造工程では、ｎ型エピタキシャル中間層２ｂを形成した後、その部分に重なるように、ｎ型エピタキシャル中間層２ｂより低濃度でかつ深く高エネルギーイオン注入を行うことにより、埋め込みｐ型層３を、ｎ型エピタキシャル中間層２ｂの下方に突出した部分として形成する。それにより、より小さな埋め込みｐ型層３を容易に形成できる。
【００５５】
（実施の形態５）
実施の形態５におけるショットキーバリアダイオードの構造を図７に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＫ−Ｋ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＩ−Ｉ線に沿って示した図である。図８は、図７（ａ）のＪ−Ｊ線に沿って示した断面図である。
【００５６】
このショットキーバリアダイオードの構造は、基本的には実施の形態３の場合と同様である。すなわち、埋め込みｐ型層１９およびｎ型層２０が、各々実施の形態３における埋め込みｐ型層３と埋め込みｎ型層１８に相当する。埋め込みｐ型層１９は、ｎ型層２０の下方に突出した部分として形成されている。本実施の形態は、埋め込みｐ型層１９およびｎ型層２０を形成する方法に特徴を有する。このショットキーバリアダイオードの製造方法について、各工程を示す図９Ａ〜図９Ｆを参照して説明する。
【００５７】
まず図９Ａに示すように、Ｓｉを材料とするｎ＋半導体基板１に、ｎ型エピタキシャル層２を形成し、熱酸化法により、シリコン酸化膜２１を形成する。次に、パターニングを行いシリコン酸化膜２１を選択的に除去して、イオン注入用の環状開口２１ａ、およびスリット状開口２１ｂを形成する。環状開口２１ａは図８に示したガードリング６に対応し、スリット状開口２１ｂは埋め込みｐ型層１９に対応する。これらの開口を通して、ドーズ量２×１０13ｉｏｎｓ／ｃｍ2、加速電圧５０ｋｅＶでホウ素イオン（Ｂ＋）１０を注入する。イオン注入の変わりにボロン珪化ガラスを蒸着しても良い。
【００５８】
次に熱拡散を行ない、図９Ｂに示すように、深さが例えば１．３μｍ程度のガードリング６を形成する。同時にｐ型層１９ａも形成される。
【００５９】
次に図９Ｃに示すように、シリコン酸化膜２１を除去し、新たにシリコン酸化膜２２を形成して、パターニングを行いシリコン酸化膜２２を選択的に除去して、開口２２ａを形成する。開口２２ａは、ガードリング６の内側領域に対応する。開口２２ａを通してリンイオン（Ｐ−）２３の注入を行う。その際の条件は、例えば、ドーズ量４×１０13ｉｏｎｓ／ｃｍ2、加速電圧１００ｋｅＶ程度とする。
【００６０】
次に、図９Ｄに示すように、ｎ型層２０を形成するための熱拡散を行なう。この熱拡散は、ｐ型層１９ａが消えて無くならないように、例えば約１．０μｍの深さまで行われ、ｎ型層２０が形成されて、埋め込みｐ型層１９が残される。
【００６１】
なお、埋め込みｐ型層１９およびｎ型層２０は、ピーク濃度をそれぞれ、例えば１×１０16ｃｍ-3、および２×１０16ｃｍ-3とする。
【００６２】
最後に図９Ｅに示すように、アノード電極４としてＴｉ層およびＡｇ層の積層膜を、周縁部がガードリング６上に重なるように蒸着により形成する。最後に、半導体基板１の裏面に電極メタルを蒸着して、半導体基板１とオーミック接触するカソード電極５を形成する。
【００６３】
本実施の形態の製造方法によれば、高エネルギーイオン注入を使わずに、また、エピタキシャル層形成を２回行なうことなく、埋め込みｐ型層１９を形成することができる。また、これと同時に埋め込みｐ型層１９の上部のｎ型層２０を高濃度にすることで、ｎ型エピタキシャル層２の抵抗を下げることが出来る。
【００６４】
（実施の形態６）
実施の形態６におけるショットキーバリアダイオードの構造を図１０に示す。（ａ）は断面図、（ｂ）は平面図であり、（ａ）の側断面図は（ｂ）におけるＮ−Ｎ線に沿って示した図、（ｂ）の平面断面図は（ａ）におけるＬ−Ｌ線に沿って示した図である。図１１は、図１０（ａ）のＭ−Ｍ線に沿って示した断面図である。
【００６５】
このショットキーバリアダイオードの構造は、実施の形態５の構造の変形例である。すなわち、実施の形態５における面形状のｎ型層２０に代えて、埋め込みｐ型層１９に対応するストライプ状のｎ型層２４を有する。埋め込みｐ型層１９は、ｎ型層２４の下方に突出した部分として形成されている。本実施の形態は、埋め込みｐ型層１９およびｎ型層２４を形成する方法にも特徴を有する。このショットキーバリアダイオードの製造方法について、各工程を示す図１２Ａ〜図１２Ｆを参照して説明する。
【００６６】
まず図１２Ａに示すように、ガードリング用イオン注入の工程を行う。すなわち、Ｓｉを材料とするｎ＋半導体基板１に、ｎ型エピタキシャル層２を形成し、熱酸化法により、シリコン酸化膜８を形成する。次に、パターニングを行い、シリコン酸化膜８を選択的に除去してガードリングに対応するイオン注入用の開口９を形成する。この開口９を通して、例えばドーズ量２×１０15ｉｏｎｓ／ｃｍ2、加速電圧２００ｋｅＶの条件でホウ素イオン（Ｂ＋）２５を注入する。
【００６７】
次に、シリコン酸化膜８を除去し、図１２Ｂに示すように新たにシリコン酸化膜２６を形成して、パターニングを行いシリコン酸化膜２６を選択的に除去して、開口２７を形成する。開口２７は、埋め込みｐ型層１９に対応するスリット状である。開口２７を通してホウ素イオン（Ｂ＋）２８の注入を行う。その際の条件は、例えば、ドーズ量４×１０13ｉｏｎｓ／ｃｍ2、加速電圧２００ｋｅＶ程度とする。
【００６８】
次に、図１２Ｃに示すように、開口２７を通してリンイオン（Ｐ−）２９の注入を行う。その際の条件は、例えば、ドーズ量４×１０13ｉｏｎｓ／ｃｍ2、加速電圧１００ｋｅＶ程度とする。
【００６９】
次に熱拡散を行ない、図１２Ｄに示すように、深さが例えば１．３μｍ程度のガードリング６を形成する。同時に埋め込みｐ型層１９、およびｎ型層２４も形成される。ｎ型層２４が形成されることにより、表面部には埋め込みｐ型層１９が残らない。
【００７０】
最後に図１２Ｅに示すように、アノード電極４としてＴｉ層およびＡｇ層の積層膜を、周縁部がガードリング６上に重なるように蒸着により形成する。最後に、半導体基板１の裏面に電極メタルを蒸着して、半導体基板１とオーミック接触するカソード電極５を形成する。
【産業上の利用可能性】
【００７１】
本発明のショットキーバリアダイオードによれば、逆方向リーク電流を十分に低減させることができ、しかも、順方向の電圧降下を抑制して、順方向の直線性を維持することが可能である。したがって、小型で高速のスイッチングデバイスとして有用性が高い。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は断面で示した平面図
【図２Ａ】同ショットキーバリアダイオードの製造方法の工程の一部を示す断面図
【図２Ｂ】図２Ａに続く工程を示す断面図
【図２Ｃ】図２Ｂに続く工程を示す断面図
【図２Ｄ】図２Ｃに続く工程を示す断面図
【図２Ｅ】図２Ｄに続く工程を示す断面図
【図２Ｆ】図２Ｅに続く工程を示す断面図
【図３】本発明の実施の形態２におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は断面で示した平面図
【図４Ａ】同ショットキーバリアダイオードの製造方法の工程の一部を示す断面図
【図４Ｂ】図４Ａに続く工程を示す断面図
【図４Ｃ】図４Ｂに続く工程を示す断面図
【図４Ｄ】図４Ｃに続く工程を示す断面図
【図４Ｅ】図４Ｄに続く工程を示す断面図
【図４Ｆ】図４Ｅに続く工程を示す断面図
【図５】本発明の実施の形態３におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は断面で示した平面図
【図６】本発明の実施の形態４におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は断面で示した平面図
【図７】本発明の実施の形態５におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は断面で示した平面図
【図８】同ショットキーバリアダイオードの別の断面で示した平面図
【図９Ａ】同ショットキーバリアダイオードの製造方法の工程の一部を示す断面図
【図９Ｂ】図９Ａに続く工程を示す断面図
【図９Ｃ】図９Ｂに続く工程を示す断面図
【図９Ｄ】図９Ｃに続く工程を示す断面図
【図９Ｅ】図９Ｄに続く工程を示す断面図
【図１０】本発明の実施の形態６におけるショットキーバリアダイオードの構造を示し、（ａ）は断面図、（ｂ）は断面で示した平面図
【図１１】同ショットキーバリアダイオードの別の断面で示した平面図
【図１２Ａ】同ショットキーバリアダイオードの製造方法の工程の一部を示す断面図
【図１２Ｂ】図１２に続く工程を示す断面図
【図１２Ｃ】図１２Ｂに続く工程を示す断面図
【図１２Ｄ】図１２Ｃに続く工程を示す断面図
【図１２Ｅ】図１２Ｄに続く工程を示す断面図
【符号の説明】
【００７３】
１  半導体基板
２  ｎ型エピタキシャル層
２ａ  下部ｎ型エピタキシャル層
２ｂ  ｎ型エピタキシャル中間層
２ｃ  上部ｎ型エピタキシャル層
３  埋め込みｐ型層
３ａ  環状部
３ｂ  ストライプ部
４  アノード電極
５  カソード電極
６  ガードリング
７  埋め込みｎ型層
８、１５、２１、２２、２６  シリコン酸化膜
９、１６、２２ａ、２７  開口
１０、１２、２５、２８  ホウ素イオン
１１、１３、１７  レジスト
１１ａ、１７ａ、２１ａ  環状開口
１１ｂ、１３ａ、１７ｂ、２１ｂ  スリット状開口
１４、２３、２９  リンイオン
１８  埋め込みｎ型層
１９  埋め込みｐ型層
１９ａ  ｐ型層
２０、２４  ｎ型層
【図１】
2005229070.tif 000003
【図２Ａ】
2005229070.tif 000004
【図２Ｂ】
2005229070.tif 000005
【図２Ｃ】
2005229070.tif 000006
【図２Ｄ】
2005229070.tif 000007
【図２Ｅ】
2005229070.tif 000008
【図２Ｆ】
2005229070.tif 000009
【図３】
2005229070.tif 000010
【図４Ａ】
2005229070.tif 000011
【図４Ｂ】
2005229070.tif 000012
【図４Ｃ】
2005229070.tif 000013
【図４Ｄ】
2005229070.tif 000014
【図４Ｅ】
2005229070.tif 000015
【図４Ｆ】
2005229070.tif 000016
【図５】
2005229070.tif 000017
【図６】
2005229070.tif 000018
【図７】
2005229070.tif 000019
【図８】
2005229070.tif 000020
【図９Ａ】
2005229070.tif 000021
【図９Ｂ】
2005229070.tif 000022
【図９Ｃ】
2005229070.tif 000023
【図９Ｄ】
2005229070.tif 000024
【図９Ｅ】
2005229070.tif 000025
【図１０】
2005229070.tif 000026
【図１１】
2005229070.tif 000027
【図１２Ａ】
2005229070.tif 000028
【図１２Ｂ】
2005229070.tif 000029
【図１２Ｃ】
2005229070.tif 000030
【図１２Ｄ】
2005229070.tif 000031
【図１２Ｅ】
2005229070.tif 000032