(57)【要約】【課題】  回路規模を低減した半導体回路とこの半導体回路を集積して小型化を可能とした半導体集積回路チップを提供する。【解決手段】  アドレス信号〔０〕〜〔７〕の任意の一部のビットＡＤ〔０〕をデコードする前段第１デコーダＤＣＲ−１と残りのビットＡＤ〔１〕〜〔７〕をデコードする前段第２デコーダＤＣＲ−２とで構成された前段デコード回路ＤＣＲと、前段デコード回路ＤＣＲの出力のレベルをシフトするレベル変換回路ＬＳと、レベル変換回路ＬＳでレベル変換した前段デコード回路ＤＣＲの各デコーダのデコード出力をデコードする後段デコード回路ＨＮＤとを用いた２段デコード方式とする。【選択図】        図１
2005070673.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段デコード回路の各デコーダのデコード出力をデコードする後段デコード回路とを有することを特徴とする半導体回路。
【請求項２】
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
前記レベル変換回路の出力が前記後段デコード回路に入力されていることを特徴とする請求項１に記載の半導体回路。
【請求項３】
前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットで、
前記前段第１デコーダは最上位ビット又は最下位ビットをデコードすることを特徴とする請求項２に記載の半導体回路。
【請求項４】
前記アドレス信号に基づいた出力信号の電圧レベルの絶対値を高圧側にシフトするレベルシフタの数は上記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする請求項２に記載の半導体回路。
【請求項５】
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記前段第１デコーダと前段第２デコーダの出力のそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
前記第１ラッチにラッチされた前記一部のビットを前記前段第１デコーダに出力し、前記第２ラッチにラッチされた前記残りのビットを前記前段第２デコーダに出力し、
前記レベル変換回路を通した前記前段第１デコーダの出力と前段第２デコーダの出力とを前記後段デコード回路に出力することを特徴とする請求項１に記載の半導体回路。
【請求項６】
前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであり、前記前段第１デコーダは最下位ビットをデコードすることを特徴とする請求項（５）に記載の半導体回路。
【請求項７】
前記アドレス信号に基づいた信号をラッチするためのラッチ回路よりも前記後段デコーダ回路の耐圧を高くすることを特徴とする請求項５に記載の半導体回路。
【請求項８】
前記ゲート端子を選択する前記アドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力を前記前段第１デコーダに入力し、前記レベル変換回路を通した前記第２ラッチの出力を前記前段第２デコーダに入力することを特徴とする請求項５に記載の半導体回路。
【請求項９】
前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであることを特徴とする請求項８に記載の半導体回路。
【請求項１０】
前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が４ビット、前記残りのアドレス信号が４ビットであることを特徴とする請求項８に記載の半導体回路。
【請求項１１】
前記後段デコード回路は、バッファ回路を兼ねるバッファ−デコーダであることを特徴とする請求項１に記載の半導体回路。
【請求項１２】
前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであることを特徴とする請求項１１に記載の半導体回路。
【請求項１３】
ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
前記ゲート端子への出力波形は、第１の基準電圧と該第１の基準電圧よりも低レベルの第２の基準電圧との間で変化し、該変化する際の前記第１の基準電圧と前記第２の基準電圧の間に変曲点を有することを特徴とする半導体回路。
【請求項１４】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備えることを特徴とする請求項１に記載の半導体回路。
【請求項１５】
ゲート端子を有する複数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
前記ゲート端子を選択するアドレス信号の一部のビット信号を受ける前段第一ロジックゲートと残りのアドレス信号受ける前段第二ロジックゲートとを含む前段ロジック回路と、
前記前段第一及び第二ロジックゲートの出力を受ける後段ロジックゲートと、
前記アドレス信号に基づいた信号をラッチするためのラッチ回路と、
前記ラッチ回路からの出力信号の電圧レベルの絶対値を高圧側にシフトするレベル変換回路を有し、
前記ラッチ回路よりも上記後段ロジックゲートの耐圧を高くし、前記レベル変換回路の数が前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする半導体回路。
【請求項１６】
前記前段第一ロジックゲートと前段前段第二ロジックゲートの各出力をそれぞれをラッチする上記ラッチ回路と、
前記ラッチ回路にラッチされた前記前段第一ロジックゲートと前段第二ロジックゲートのデコード出力のそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
前記レベル変換回路の出力が上記後段ロジックゲートに入力されていることを特徴とする請求項１５に記載の半導体回路。
【請求項１７】
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなる前記ラッチ回路と、
前記前段第一ロジックゲートと前段第二ロジックゲートの出力のそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
前記第１ラッチにラッチされた前記一部のビットを前記前段第一ロジックゲートに出力し、前記第２ラッチにラッチされた前記残りのビットを前記前段第二ロジックゲートに出力し、
前記レベル変換回路を通した前記前段第一ロジックゲートの出力と前段第二ロジックゲートの出力とを上記後段デコード回路に出力することを特徴とする請求項１５に記載の半導体回路。
【請求項１８】
前記ゲート端子を選択する前記アドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなる前記ラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力を前記前段第一ロジックゲートに入力し、前記レベル変換回路を通した前記第２ラッチの出力を前記第二ロジックゲートに入力することを特徴とする請求項１５に記載の半導体回路。
【請求項１９】
前記後段ロジックゲートは、バッファ回路を兼ねるバッファ−ロジックゲートであることを特徴とする請求項１５に記載の半導体回路。
【請求項２０】
前記レベル変換回路は、
前記ラッチ回路にラッチされた前記前段第一ロジックゲートのデコード出力の電圧レベルを高圧側にシフトする第一レベル変換回路と、
前記ラッチ回路にラッチされた前段第二ロジックゲートのデコード出力の電圧レベルを高圧側にシフトする第二レベル変換回路とに分類され、
前記第一レベル変換回路と前記第二レベル変換回路の数は同じであることを特徴とする請求項１６に記載の半導体回路。
【請求項２１】
ゲート端子を有する複数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
前記ゲート端子を選択するアドレス信号のビット信号を受けてデコードする前段デコード回路と、
前記第一デコーダの出力を受けてデコードする後段デコード回路と、
前記アドレス信号に基づいた信号をラッチするためのラッチ回路と、
前記ラッチ回路からの出力信号の電圧レベルの絶対値を高圧側にシフトするレベル変換回路を有し、
前記ラッチ回路よりも前記後段デコード回路の耐圧を高くし、前記レベル変換回路の数が前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする半導体回路。
【請求項２２】
前記前段デコード回路のデコード出力をラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段デコード回路のデコード出力の電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
前記レベル変換回路の出力が前記後段デコード回路に入力されていることを特徴とする請求項２１に記載の半導体回路。
【請求項２３】
前記アドレス信号に基づいた出力信号の電圧レベルの絶対値を高圧側にシフトするレベルシフタの数は前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする請求項２１に記載の半導体回路。
【請求項２４】
前記ゲート端子を選択するアドレス信号のビットをラッチするラッチ回路と、
前記前段デコード回路の出力の電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
前記ラッチ回路にラッチされた前記アドレス信号のビットを前記前段デコード回路に出力し、
前記レベル変換回路を通した前記前段デコード回路の出力を前記後段デコード回路に出力することを特徴とする請求項２１に記載の半導体回路。
【請求項２５】
前記アドレス信号に基づいた信号をラッチするための前記ラッチ回路よりも前記後段デコーダ回路の耐圧を高くすることを特徴とする請求項２１に記載の半導体回路。
【請求項２６】
前記ゲート端子を選択する前記アドレス信号のビットをラッチする前記ラッチ回路と、
前記ラッチ回路にラッチされた前記アドレス信号のビットの電圧レベルの絶対値を高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記ラッチ回路の出力を前記前段デコード回路に入力することを特徴とする請求項２１に記載の半導体回路。
【請求項２７】
前記後段デコード回路は、バッファ回路を兼ねるバッファ−デコーダであることを特徴とする請求項２１に記載の半導体回路。
【請求項２８】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備える事を特徴とする請求項２１に記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関するものであるが、特に液晶パネルや有機エレクトロルミネッセンスパネルなどを用いたアクティブ方式パネル型表示装置の画素を駆動するための駆動回路を構成する半導体回路に関する。
【背景技術】
【０００２】
表示部にX軸方向（第一の方向）とY軸方向（第一の方向とは違う方向）の2方向に配線が張り巡らされていて、XとYの2方向から電圧をかけると交点の液晶が駆動するSTN型の表示装置、画素毎に薄膜トランジスタ（ＴＦＴ）などのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブ・マトリクス型の表示装置は、液晶表示装置や有機エレクトロルミネッセンス（有機ＥＬ）表示装置などのパネル型表示装置として知られている。本発明は、この種のパネル型表示装置に適用される表示パネルに表示を行うための駆動回路である半導体回路の回路構成とこの回路を集積した半導体集積回路チップの回路配置に特徴を有する。
【０００３】
例えば、アクティブ素子に薄膜トランジスタを用いたアクティブ・マトリクス型液晶表示装置は、ガラス板を好適とする一対の絶縁基板間に封止した液晶層を有し、その表示領域にマトリクス配置された多数の画素を形成している。表示領域外には駆動回路である半導体集積回路チップが搭載され、各画素を構成する薄膜トランジスタは引出し線で表示領域の外側に引き出されてこの半導体集積回路チップに接続される。表示領域に配置される薄膜トランジスタは、走査方向に例えば２５６本のゲート線で半導体集積回路チップを構成するゲートドライバの２５６本の出力端子に接続され、この出力端子から出力されるゲート信号で選択され、選択されたゲート線に接続する薄膜トランジスタのソース線に表示データが供給されて表示がなされる。
【０００４】
このようなアクティブ・マトリクス型液晶表示装置は、薄膜トランジスタを介して赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各画素電極に液晶駆動電圧（階調電圧）を印加するものであるため画素間のクロストークがなく、クロストークのない多階調表示が可能である。
【０００５】
図２５は本願発明者が先に考えたゲートドライバ部の構成例を説明するブロック図である。また、図２６は図２５の要部動作波形図である。この構成では、ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６を選択するためのアドレス信号は８ビットであり、この８ビットのアドレス信号〔０〕〜〔７〕は図示しないアドレスカウタでカウントアップされて入力する。入力したアドレス信号〔０〕〜〔７〕はデコード回路ＤＣＲで（Ａ０００）〜（Ａ２５５）にデコードされてそれぞれラッチＬＴにラッチクロックでラッチされる。ラッチＬＴにラッチされたデコード出力はノアゲートＮＲを通して高耐圧部に入力する。ラッチされたデコード出力の電圧レベル範囲は、例えば３Ｖ〜０Ｖである。なおラッチ回路に代えてシフトレジスタを用いることもできる。
【０００６】
高耐圧部は、レベル変換回路ＬＳと複数の（ここでは３個）高耐圧インバータＨＩＶで構成され、その出力端子（ゲート線端子）ＧＴＭは表示パネルのゲート線に接続し、ゲート信号Ｇ１〜Ｇ２５６を供給する。レベル変換回路ＬＳは入力する３Ｖ〜０Ｖの信号を１６Ｖ〜−１４Ｖの高電圧レベルに変換する。各ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれにはレベル変換回路ＬＳと３個の高耐圧インバータＨＶで構成されるゲートドライバＧＤＲが配置されている。なお、ノアゲートＮＲは表示パネルへの表示をオン／オフするゲートであり、全選択信号が入力された非表示時に表示部の画素部の電荷を放電するためのものである。
【０００７】
アドレス信号〔０〕〜〔７〕は図２６に示したように入力され、ラッチクロックがハイレベルのタイミングでラッチＬＴにラッチされる。ラッチされたアドレス信号は高耐圧部でレベルシフトされ、ゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。
【０００８】
図２７は図２５におけるレベル変換回路ＬＳの構成例の説明図、図２８は図２５におけるレベル変換回路ＬＳの具体的な回路例の説明図である。図２７と図２８における各電圧値は以下のとおりである。ＶＣＣ＝３Ｖ、ＧＮＤ＝０Ｖ、ＤＤＶＤＨ＝５Ｖ、ＶＧＨ＝１５Ｖ、ＶＧＬ＝−１０Ｖである。このレベル変換回路ＬＳは３個の高耐圧インバータＨＶの直列回路と、この直列回路と並列に接続された通常のインバータＶと、３個の高耐圧インバータＨＶの直列回路とからなる。その入力はラッチＬＴの出力である。
【０００９】
図２７に示したように、インバータＶの出力電圧範囲はＶＣＣ〜ＧＮＤ、レベル変換回路ＬＳを構成する初段のレベル変換回路ＬＳａの出力電圧範囲はＤＤＶＤＨ〜ＧＮＤ、次段レベル変換回路ＬＳｂの出力電圧範囲はＤＤＶＤＨ〜ＶＧＬ、終段のレベル変換回路ＬＳｃの出力電圧範囲はＶＧＨ〜ＶＧＬである。
【００１０】
初段のレベル変換回路ＬＳａは４個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタで図示したように構成される。次段のレベル変換回路ＬＳｂは２個のＰＭＯＳトランジスタと４個のＮＭＯＳトランジスタで図示したように構成される。終段のレベル変換回路ＬＳｃは２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタで図示したように構成される。次段のレベル変換回路ＬＳｂと終段のレベル変換回路ＬＳｃは２個のインバータで接続されている。
【００１１】
図２９は図２５におけるラッチの構成例の説明図である。このラッチは６個のインバータＶと１個のナンドゲートＮＤで図示したように構成され、デコード回路ＤＣＲの出力をラッチクロックでラッチする。
【００１２】
図３０は図２５における８ビットのデコード回路の構成例の説明図である。このデコード回路は、８ビットのアドレス信号〔０〕〜〔７〕をそれぞれ入力するインバータＶとナンドゲートＮＤおよびノアゲートＮＲで構成され、２５６のデコード出力（Ａ０００）〜（Ａ２５５）を出力する。
【００１３】
図３１は本願発明者が先に考えたゲートレスドライバの１例を説明する回路図である。このゲートレスドライバＧＬＤＲはゲートを内蔵した表示パネルＧＩＰＮＬと共に使用される。表示パネルＧＩＰＮＬには、低温ポリシリコン等の高電流移動度半導体膜で形成した薄膜トランジスタで表示パネルを構成する基板上に作り込まれたゲートドライバを有する。ゲートドライバは、各ゲート線毎にシフトレジスタＳＲと高耐圧ノアゲートＨＮＲおよび高耐圧インバータＨＶで構成される。
【００１４】
ゲートレスドライバＧＬＤＲは、外部入力する例えば３Ｖ〜０Ｖの全選択信号、フレーム先頭パルス、シフトレジスタクロックをそれぞれ例えば１６Ｖ〜−１４Ｖの大振幅の信号にレベル変換するレベル変換回路ＬＳから構成される。レベル変換されたこれら各信号を表示パネルＧＩＰＮＬの引出し端子ＧＴＭに出力する。
【００１５】
図３２は図３１におけるシフトレジスタの回路例の説明図、また図３３は図３２の動作を説明する波形図である。このシフトレジスタは６個の高耐圧インバータＨＶと２個の高耐圧ノアゲートＨＮＲで図示したように構成され、入力端子ＩＮＰＵＴにレベルシフタＬＳでレベルシフトされたフレーム先頭パルスを入力し、同じくレベルシフタＬＳでレベルシフトされたシフトレジスタクロックでシフトさせる。その出力端子ＯＵＴＰＵＴは高耐圧ノアゲートＨＮＲと高耐圧インバータＨＶを通して各ゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６として印加される。
【００１６】
なお、この種の従来技術を開示したものとしては、例えば特許文献１を挙げることができる。
【特許文献１】特開平8-106272号公報
【発明の開示】
【発明が解決しようとする課題】
【００１７】
前記したゲートドライバの構成では、高耐圧部には各ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれにレベル変換回路ＬＳと３個の高耐圧インバータＨＩＶで構成されるゲートドライバＧＤＲが配置されている。図２８や図３１で説明したように、レベル変換回路ＬＳは多数のＭＯＳトランジスタで構成され、回路が複雑で回路規模が大きい。また、ゲート線幅やゲート長も大で、専有面積が大きい。そのため、この回路を半導体チップに集積する場合の小型化に限界があり、これが解決すべき課題の一つとなっている。
【００１８】
本発明は、上記背景技術における課題を解決して、回路規模を低減した半導体回路とこの半導体回路を集積して小型化を可能とした半導体集積回路チップを提供することにある。
【課題を解決するための手段】
【００１９】
上記課題は、アドレス信号の任意の一部のビットをデコードする前段第１デコーダと残りのビットをデコードする前段第２デコーダとで構成された前段デコード回路と、前段デコード回路の各デコーダのデコード出力をデコードする後段デコード回路とを用いた２段デコード方式とすることで解決することを特徴とする。
【００２０】
本発明の半導体回路は、ゲート端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するためのゲートドライバであり、次の手段を採用することを特徴とする。
「本発明の半導体回路を実現する手段１」
【００２１】
前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路の出力のそれぞれをデコードする後段デコード回路とを設ける。
「本発明の半導体回路を実現する手段２」
【００２２】
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチにラッチされた前記一部のビットをデコードする前段第１デコーダおよび前記第２ラッチにラッチされた前記残りのビットをデコードする前段第２デコーダとからなる前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記前段第１デコーダの出力と前段第２デコーダの出力とをデコードする後段デコード回路とを設ける。
「本発明の半導体回路を実現する手段３」
【００２３】
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコーダ回路と、
前記第１前段デコーダと第２前段デコーダのデコード出力とをデコードする後段デコード回路とを設ける。
「本発明の半導体回路を実現する手段４」
【００２４】
前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記第１前段デコーダと第２前段デコーダのデコード出力とをデコードする後段デコード回路とを設け、
前記後段デコード回路を、前記ゲート端子との間に有するバッファ回路を兼ねるバッファ−デコーダとする。
【００２５】
なお、上記した手段１〜３における前記ゲート端子への出力波形が、第１の基準電圧と、該第１の基準電圧よりも低レベルの第２の基準電圧との間で変化するものであり、該変化する際の前記第１の基準電圧と前記第２の基準電圧の間に変曲点を有することを特徴とする。
【００２６】
また、本発明の半導体集積回路チップは、ゲート端子とソース端子を有するアクティブ素子で構成した多数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給すると共に前記ソース端子に表示データを供給するものであり、次の手段を採用することを特徴とする。
「本発明の半導体回路を実現する手段５」
【００２７】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、前記前段デコード回路の各デコード出力をデコードする後段デコード回路とを有する。
「本発明の半導体回路を実現する手段６」
【００２８】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと残りのアドレス信号をデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路の出力のそれぞれをデコードする後段デコード回路とを有する。
「本発明の半導体回路を実現する手段７」
【００２９】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチにラッチされた前記一部のビットをデコードする前段第１デコーダおよび前記第２ラッチにラッチされた前記残りのビットをデコードする前段第２デコーダとからなる前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記前段第１デコーダの出力と前段第２デコーダの出力とをデコードする後段デコード回路とを有する。
「本発明の半導体回路を実現する手段８」
【００３０】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記前段第１デコーダと前段第２デコーダのデコード出力とをデコードする後段デコード回路とを有する。
「本発明の半導体回路を実現する手段９」
【００３１】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチ回路の出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記第１前段デコーダと第２前段デコーダのデコード出力とをデコードする後段デコード回路とを有し、
前記後段デコード回路を、前記ゲート端子との間に有するバッファ回路を兼ねるバッファ−デコーダとする。
【発明の効果】
【００３２】
アドレス信号の複数ビットを一度にまとめてデコードせずに、一度デコード（前段デコード、プリデコード）した後に再度デコード（後段デコード、ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。
【００３３】
本発明は、上記した各請求項に記載の発明に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形は可能であることは言うまでもない。
【発明を実施するための最良の形態】
【００３４】
以下、本発明を実施例の図面を参照して詳細に説明する。
【実施例１】
【００３５】
図１は本発明の半導体回路の実施例１である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。特に制限されないが、シリコン単結晶のような一つの半導体基板上に作られてもよい。図１において、ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６は表示パネルのゲート線に対応する。これらのゲート線を選択するためのアドレス信号は８ビットであり、この８ビットのアドレス信号〔０〕〜〔７〕は図示しないアドレスカウタでカウントアップされてデコーダＤＣＲに入力する。
【００３６】
入力した８ビットのアドレス信号〔０〕〜〔７〕の一部「１ビット」をデコーダＤＣＲの前段第１デコーダＤＣＲ−Ａでデコードしてデコード出力ＡＤ００，ＡＤ０１をそれぞれラッチＬＴにラッチする。このラッチはラッチクロックのタイミングで行われる。アドレス信号の残りの「７ビット」はデコーダＤＣＲの前段第２デコーダＤＣＲ−Ｂでデコードし、デコード出力ＡU０００，ＡU００１・・・・ＡU１２７を得、それぞれのラッチＬＴにラッチする。
【００３７】
各ラッチＬＴにラッチされたデコード出力はノアゲートＮＲを通して高耐圧部に入力する。ラッチされたデコード出力の電圧レベル範囲は、例えば３Ｖ〜０Ｖである。なおラッチ回路に代えてシフトレジスタを用いることもできる。
【００３８】
高耐圧部において、前段第１デコーダＤＣＲ−Ａでデコードされた「１ビット」のデコード出力ＡＤ００，ＡＤ０１のそれぞれレベル変換回路ＬＳで１６Ｖ〜−１４Ｖの高電圧レベルに変換され、高耐圧インバータＨＶをとおして出力される。それぞれラッチＬＴにラッチされた「７ビット」のデコード出力ＡU０００，ＡU００１・・・・ＡU１２７は、それぞれレベル変換回路ＬＳで１６Ｖ〜−１４Ｖの高電圧レベルに変換された後、高耐圧ナンドゲートＨＮＤと高耐圧インバータＨＶからなるゲートドライバＧＤＲに入力する。
【００３９】
ゲートドライバＧＤＲはゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれに設けてあり、それらの高耐圧ナンドゲートＨＮＤ一方の入力には「１ビット」のデコード出力ＡＤ００，ＡＤ０１のレベル変換出力が入力する。なお、前記の図２５と同様に、ノアゲートＮＲは表示パネルへの表示をオン／オフするゲートであり、全選択信号が入力された非表示時に表示部の画素部の電荷を放電するためのものである。
【００４０】
図２は図１におけるデコーダＤＣＲを構成する「１ビット」のデコーダＤＣＲ−Ａの構成図である。このデコーダＤＣＲ−Ａは３個のインバータＶで構成され、アドレス信号の「１ビット」のビット“０”に対してデコード出力ＡＤ００とＡＤ０１を出力する。
【００４１】
図３は図１におけるデコーダＤＣＲを構成する「７ビット」のデコーダＤＣＲ−Ｂの構成図である。このデコーダＤＣＲ−Ｂは８個のインバータＶと６個のナンドゲートＮＤおよび３個のノアゲートＮＲで構成される。アドレス信号の「７ビット」のビット“１”〜“７”の入力に対して、デコード出力ＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７を出力する。
【００４２】
図４は図１のゲートドライバの動作を説明する波形図であり、各波形の符号は図１の符号部分に対応する。アドレス信号〔１〕〜〔７〕の入力をラッチクロックでラッチに取込む。この取込みは、ラッチクロックがハイレベルのタイミングでラッチＬＴにラッチされる。ラッチされたアドレス信号の「１ビット」のビット“０”はＡＤ００とＡＤ０１にプリデコードされ、アドレス信号の「７ビット」のビット“１”〜“７”はＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７にプリデコードされる。
【００４３】
「１ビット」のビット“０”のプリデコード出力ＡＤ００およびＡＤ０１と、「７ビット」のビット“１”〜“７”のプリデコード出力ＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７は高耐圧部でレベルシフトされる。その後、ビット“１”〜“７”のプリデコード出力ＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７はゲートドライバＧＤＲにおいて「１ビット」のビット“０”のプリデコード出力ＡＤ００およびＡＤ０１と再度デコード（ポストデコード）される。ポストデコードされたアドレスデータはゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。
【００４４】
本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをデコード（プリデコード）し、その出力をラッチ回路にラッチし、ラッチされたものをレベル変換した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。
アドレス信号８ビットをまとめてデコードせずに、１ビットと７ビットに分けてプリデコードし、レベル変換後にポストデコード（フルデコード）するという２段のデコードを行うことで、レベル変換回路の数を２５６個から１３０個（１２８＋２）とほぼ半減することができる。２個のレベル変換回路は１ビットのアドレス信号のレベル変換回路で、１２８個のレベル変換回路は７ビットのアドレス信号のレベル変換回路である。但し、バッファ部にポストデコード用の高耐圧ナンド回路ＨＮＤが追加されるが、図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。
【００４５】
なお、分割するアドレス信号の１ビットは任意のビットでよいが、回路構成の容易さを考えて最上位ビットまたは最下位ビットとするのが好ましい。また、配線の引回しを最小限にするためには下位１ビットとするのが好適である。
【実施例２】
【００４６】
図５は本発明の半導体回路の実施例２である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号を２ビットと６ビットに分割してデコードするものであり、図中、図１と同一の参照符号は同一機能部分に対応する。本実施例では、８ビットのアドレス信号〔０〕〜〔７〕を２ビットのアドレス信号ＡＤ〔０〕，〔１〕と、６ビットのアドレス信号ＡＤ〔２〕〜〔７〕とに分割する。プリデコード用のデコーダＤＣＲは前段第１デコーダＤＣＲ−Ａと前段第２デコーダＤＣＲ−Ｂで構成される。
【００４７】
２ビットのアドレス信号ＡＤ〔０〕，〔１〕は前段第１デコーダＤＣＲ−Ａでデコードされてデコード出力ＡＤ００〜ＡＤ０３とし、それぞれをラッチＬＴにラッチする。このラッチはラッチクロックのタイミングで行われる。アドレス信号の残りの「７ビット」のアドレス信号ＡＤ〔２〕〜〔７〕は前段第２デコーダＤＣＲ−Ｂでデコードされ、デコード出力ＡＵ００〜ＡＵ６３を得、それぞれをラッチＬＴにラッチする。その後は実施例１と同様にしてポストデコーダでフルデコードし、ゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。
【００４８】
図６は図５における２ビットのデコーダの回路構成の説明図、図７は図５における６ビットのデコーダの回路構成の説明図である。２ビットのデコーダは２個のインバータＶ、４個のナンドゲートＮＤおよびナンドゲートＮＤの出力端子に接続した４個のインバータＶで構成される。また、６ビットのデコーダは６個のインバータＶ、１２８個のナンドゲートＮＤおよびナンドゲートＮＤの出力端子に接続した６４個のノアゲートNRで構成される。
【００４９】
本実施例によれば、レベル変換回路ＬＳは図２５の２５６個から６８個（６４＋４）とほぼ１／４とすることができる。４個のレベル変換回路ＬＳは２ビットのアドレス信号のレベル変換回路で、６４個のレベル変換回路は６ビットのアドレス信号のレベル変換回路である。但し、バッファ部にポストデコード用の高耐圧ナンド回路ＨＮＤが追加されるが、図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。この構成におけるレベル変換回路の数は６８個となるが、４ビット、４ビットと分けたとき最小の３２個となる。
【実施例３】
【００５０】
図８は本発明の半導体回路の実施例３である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号をラッチするラッチ回路をプリデコーダの前段に配置したものである。そして、８ビットのアドレス信号は、ラッチ回路ＬＴは第１ラッチ回路ＬＴ−Ａと第２ラッチ回路ＬＴ−Ｂで構成される。第１ラッチ回路ＬＴ−Ａは入力する８ビットのアドレス信号の１ビットのアドレス信号ＡＤ〔０〕をラッチし、第２ラッチ回路ＬＴ−Bは入力する８ビットのアドレス信号の７ビットのアドレス信号ＡＤ〔１〕〜〔７〕をラッチする。
【００５１】
第１ラッチ回路ＬＴ−ＡにラッチされたＡＤ〔０〕はプリデコーダＤＣＲの第１デコーダＤＣＲ−Ａでデコードされ、第２ラッチ回路ＬＴ−ＢにラッチされたＡＤ〔１〕〜〔７〕は第２デコーダＤＣＲ−Ｂでデコードされる。その他の構成は図１と同様である。その後は実施例１と同様にしてポストデコーダでフルデコードし、ゲート線端子ＧＴＭから対応するゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，・・・・としてそれぞれ供給される。
【００５２】
本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてラッチ回路にラッチし、ラッチされたそれぞれをデコード（プリデコード）し、プリデコードしたものをレベル変換した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。レベル変換回路の数を図２５の２５６個から１３０個（１２８＋２）とほぼ半減することができる。２個のレベル変換回路は１ビットのアドレス信号のレベル変換回路で、１２８個のレベル変換回路は７ビットのアドレス信号のレベル変換回路である図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。
【００５３】
なお、分割するアドレス信号の１ビットは任意のビットでよいが、回路構成の容易さを考えて最上位ビットまたは最下位ビットとするのが好ましい。また、配線の引回しを最小限にするためには下位１ビットとするのが好適である。
【実施例４】
【００５４】
図９は本発明の半導体回路の実施例４である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号をラッチするラッチ回路をプリデコーダの前段に配置すると共に、ラッチ回路の出力にレベル変換回路を配置したものである。他の構成は図８と同様である。
【００５５】
入力する８ビットのアドレス信号〔０〕〜〔７〕の１ビットのアドレス信号ＡＤ〔０〕はラッチ回路ＬＴの第１ラッチＬＴ−Ａにラッチされ、残り７ビットのアドレス信号ＡＤ〔１〕〜〔７〕は第２ラッチＬＴ−Ｂにラッチされる。第１ラッチＬＴ−Ａにラッチされたアドレス信号ＡＤ〔０〕はプリデコーダＤＣＲの第１デコーダＤＣＲ−Ａでデコードされ、第２ラッチＬＴ−Ｂにラッチされたアドレス信号ＡＤ〔１〕〜〔７〕は第２デコーダＤＣＲ−Ｂでデコードされる。その後の信号処理は図１、図８と同様である。
【００５６】
本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをラッチ回路にラッチし、ラッチされたものをレベル変換し、ラッチ回路の出力をデコード（プリデコード）した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。レベル変換回路ＬＳをデコーダＤＣＲの前段に配置したため、その数はアドレス信号のビット数分で済むために実施例１、２、３に比べてレベル変換回路をさらに減らすことができる。
【実施例５】
【００５７】
図１０は本発明の半導体回路の実施例５である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、入力するアドレス信号をラッチするラッチ回路ＬＴをプリデコーダＤＣＲの前段に配置すると共に、ラッチ回路ＬＴの出力にレベル変換回路ＬＳを配置したものである。８ビットのアドレス信号は４ビットのアドレス信号ＡＤ〔０〕〜〔３〕と、ＡＤ〔４〕〜〔７〕とに二分割される。他の構成および動作は図９と同様である。
【００５８】
本実施例によれば、４ビットのアドレス信号ＡＤ〔０〕〜〔３〕は第１ラッチ回路ＬＴ−Ａにラッチされ、残り４ビットのアドレス信号ＡＤ〔４〕〜〔７〕は第２ラッチ回路ＬＴ−Ｂにラッチされる。第１ラッチ回路ＬＴ−Ａに出力には４個のレベル変換回路ＬＳが配置され、第２ラッチ回路ＬＴ−Ｂに出力には４個のレベル変換回路ＬＳが配置される。各４個のレベル変換回路ＬＳの出力に接続されるプリデコード回路ＤＣＲは、各４個のレベル変換回路ＬＳに対応した第１デコーダＤＣＲ−Ａ、第２デコーダＤＣＲ−Ｂにそれぞれ入力されてプリデコードされる。ポストデコーダやその他の構成と動作は図９と同様である。
【００５９】
図１１は図１０におけるデコーダ回路の構成例を説明する回路図である。この４ビットのデコーダ回路は、４個のインバータＶと３２個ナンドゲートＮＤおよび１６個のノアゲートＮＲで構成され、アドレスＡＤ〔０〕〜〔３〕を入力してデコードしたアドレス信号ＡＤ００〜ＡＤ１５を出力する。
【００６０】
本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをラッチ回路にラッチし、ラッチされたものをレベル変換し、ラッチ回路の出力をデコード（プリデコード）した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。レベル変換回路ＬＳをデコーダＤＣＲの前段に配置したため、その数はアドレス信号のビット数分で済むために実施例１．２．３に比べてレベル変換回路をさらに減らすことができる。プリデコーダ回路の素子数が図９に比べて大きく低減できる。実施例１〜５でレベル変換回路ＬＳをプリデコーダ回路の前後に設置した例を示したが、面積が最小となるレベル変換回路の設置位置は、レベル変換回路とデコーダ回路ＤＣＲの面積比により決まる。なお、その面積は、プリデコード信号等の信号線の数で制約される場合もある。
【実施例６】
【００６１】
図１２は本発明の半導体回路の実施例６である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。また、図１３は図１２におけるバッファ−デコーダドライバの構成例を説明する回路図、図１４は図１２の動作を説明する波形図である。本実施例は、ポストデコーダを各ゲート線を駆動するゲートドライバを構成するバッファ回路と一体化してデコーダ一体型ゲートドライバＤ−ＧＤＲとしたものである。すなわち、ゲートドライバのバッファにポストデコード機能を追加したものである。図１２において、入力する８ビットのアドレス信号の１ビットはラッチ回路ＬＴの第１ラッチＬＴ−Ａにラッチされ、残りの７ビットはラッチ回路ＬＴの第２ラッチＬＴ−Ｂにラッチされる。この構成とプリデコード回路ＤＣＲまでの処理は図９と同様である。
【００６２】
プリデコーダＤＣＲの第１デコーダＤＣＲ−Ａの出力は、それぞれ高耐圧ノアゲートＨＮＲを通ってバッファ−デコーダドライバＢＤＤに入力する。バッファ−デコーダドライバＢＤＤは３個の高耐圧インバータＨＶで構成される。各端子に入力する波形は図１４の同符号の波形に対応する。バッファ−デコーダドライバＢＤＤの出力はポストデコーダ機能をもつデコーダ一体型ゲートドライバＤ−ＧＤＲに入力する。このデコーダ一体型ゲートドライバＤ−ＧＤＲは図１３に示したように、ＮＭＯＳトランジスタとＰＭＯＳトランジスタで構成される。
【００６３】
なお、プリデコーダＤＣＲの第２デコーダＤＣＲ−Ｂの出力は、それぞれ高耐圧ノアゲートＨＮＲ、高耐圧ノアゲートＨＮＲと２個の高耐圧インバータＨＶを通って各２個のゲート線に対応するデコーダ一体型ゲートドライバＤ−ＧＤＲに入力する。
【００６４】
デコーダ一体型ゲートドライバＤ−ＧＤＲを構成する高耐圧インバータＨＶの電源端子にプリデコードされた信号を入力する。電源に入っているプリデコードされた信号がローレベルになったとき、出力もローレベルとなる。但し、この電源は高耐圧インバータＨＶを構成するＰＭＯＳトランジスタの電源なので、完全にローレベルとはならない。そのため、図１３に示したようにレベル保持用のＮＭＯＳトランジスタを追加している。これにより、例えば図９における高耐圧ナンドゲートＨＮＤを削減できる。
【００６５】
動作例として、アドレスＡＤがすべて“０”のとき、バッファ−デコーダドライバＢＤＤの出力ＢＤＴ００がハイレベル、ＢＤＢ００がローレベルで、第２デコーダＤＣＲ−Ｂの出力ＢＵＢ０００がローレベルでゲート線１への出力が選択される。アドレス［０］のみ“１”の場合は、ＢＤＢ００がローレベルとなり高耐圧インバータＨＶの出力は、ＰＭＯＳトランジスタの閾値によりフローティングになるが、レベル保持用のＮＭＯＳトランジスタによってＶＧＬレベルに保持される。
本実施例によれば、ゲートドライバのバッファ回路にデコード機能を持たせ、これをアドレス信号のビットのプリデコード信号から生成した制御信号を用いるポストデコーダとして機能させることで、レベル変換回路の数が大幅に低減される。ポストデコーダ回路のナンドHNDが不要となり面積が低減できる。
【実施例７】
【００６６】
図１５は本発明の半導体回路の実施例７である表示パネルを駆動するゲートドライバ部の要部構成例を説明するブロック図であり、図１２におけるバッファ−デコーダドライバＢＤＤの他の構成例である。バッファ−デコーダドライバＢＤＤ以外の構成は図１２と同様である。また、図１６は図１５に示したバッファ−デコーダドライバＢＤＤの動作波形図である。
【００６７】
図１５において、図１３に示した回路に、レベル変換回路ＬＳ、遅延回路ＤＬ、高耐圧排他的ノアゲートＨＸＮＲ、２個の高耐圧インバータＨＶ、高耐圧ナンドゲートＨＮＤ、高耐圧ノアゲートＨＮＲで構成した回路を付加してショート機能付きバッファ−デコーダドライバＢＤＤとしたものである。
【００６８】
図１２の構成では、ゲート線への出力電圧はバッファ−デコーダドライバＢＤＤを介しているため、電力の消費がある。本実施例は、図１６に示したショート機能を付加し、ゲート電圧を一旦接地ＧＮＤ等にショートする。これにより、ゲート充放電電流が低減され、かつ面積の増加を抑えることができる。
【００６９】
また、図１６の波形は図１５における同一符号を付した部分の波形を示す。図１６に示したように、図１２のバッファ−デコーダドライバＢＤＤの波形およびゲート出力（ここでは、Ｇ１のみ示す）波形の立ち上がりおよび立ち下がりの中間分には、図１５の遅延回路ＤＬで遅延されたタイミングでローレベルとなるＰ点出力の立ち上がりおよび立ち下がりに変曲点（増加または減少の変化率の正負が逆転する点）を有している。
本実施例によれば、前記ゲート端子への出力波形の変曲点により、ポストデコーダの動作を確認することができる。
【００７０】
図１７は本発明による半導体回路を集積回路チップに実装した場合レイアウト例を本願発明者が先に考えた形態のものと比較した説明図であり、図１７（ａ）は本願発明者が先に考えた形態のレイアウト、同（ｂ）は本発明のレイアウトを示す。図１７（ｂ）は入力するアドレス信号を１ビットと７ビットに分けて２段デコードした場合の本発明の実施例に相当する。
【００７１】
図１７において、左半分はバッファＢＦの部分で、右半分はレベル変換回路の部分である。バッファＢＦはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、その拡散層Ｋ、ゲート層Ｇ、コンタクト層Ｃ、配線層Ｌ、ゲート、ソース、ドレインの各電極で構成される。
【００７２】
図１７の（ａ）と（ｂ）を比較して明らかなように、図１７（ｂ）に示した前記本発明の各実施例のうちの８ビットアドレス信号を１ビットと７ビットに分け、プリデコードとポストデコードの２段でデコードしたレベル変換回路ＬＳの数は図１７（ａ）に示した集積回路チップより少ない。その分の実装面積は少なくて済み小型の集積回路チップを実現できる。
【００７３】
図１８は本発明による半導体回路を集積回路チップに実装した場合レイアウトの他例を本願発明者が先に考えた形態のものと比較した説明図であり、図１８（ａ）は本願発明者が先に考えた形態のレイアウト、同（ｂ）は本発明のレイアウトを示す。図１８（ｂ）も入力するアドレス信号を１ビットと７ビットに二分して２段デコードした場合の本発明の実施例に相当する。
【００７４】
図１８（ａ）（ｂ）ではＭＯＳトランジスタのソース電極を隣接するＭＯＳトランジスタのソース電極と共通化して実装面積を低減しているが、レベル変換回路の数は図１８（ｂ）に示した本発明の実施例の方が大幅に少なく、従って実装面積は少なくて済み小型の集積回路チップを実現できる。レベル変換回路ＬＳの数が上記ゲート信号を出力するためのゲート線端子ＧＴＭよりも少ないことによりレイアウトの自由度が増す。又、実装面積は少なくて済み小型の集積回路チップを実現できる。レベル変換回路ＬＳの数が上記ゲート信号を出力するための出力バッファＢＦよりも少ないことによりレイアウトの自由度が増す。又実装面積は少なくて済み小型の集積回路チップを実現できる。
【実施例８】
【００７５】
図１９は本発明の半導体回路の実施例８である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、表示パネルＰＮＬにゲートドライバを内蔵させている。内蔵するゲートドライバは、例えば低温ポリシリコン半導体で作り込まれた薄膜トランジスタから構成される。この表示パネルのアドレス信号を生成するゲートドライバ部をここではゲートレスドライバと称することとする。本実施例では、入力する８ビットのアドレス信号をラッチ回路ＬＴにラッチする。ラッチ回路ＬＴは４ビットをラッチする第１ラッチＬＴ−Ａおよび第２ＬＴ−Ｂで構成され、アドレス信号を４ビットずつをラッチする。
【００７６】
第１ラッチＬＴ−Ａおよび第２ＬＴ−Ｂにラッチされた各４ビットのアドレス信号はそれぞれレベル変換回路ＬＳでレベル変換されてデコーダＤＣＲに入力する。デコーダＤＣＲは第１デコーダＤＣＲ−Ａと第２デコーダＤＣＲ−Ｂからなり、レベル変換されたアドレス信号の４ビットをそれぞれデコードする。第１デコーダＤＣＲ−Ａと第２デコーダＤＣＲ−Ｂの出力は高耐圧ノアゲートＨＮＲと高耐圧インバータＨＶを通って表示パネルのゲート線に接続する端子ＧＴＭに供給される。これにより本実施例において本願発明者が先に考えた形態においては必要であったパネルＧＩＰＮＬ上のシフトレジスタＳＲはナンドＨＮＤ１個に置き換えることができ、表示パネルの面積を低減できる。又レベル変換回路の数が大幅に低減され、本発明の半導体集積回路の面積を低減する事ができる。
【００７７】
図２０は本発明を適用する１チップ型液晶表示パネルドライバの一例を説明するブロック図である。この１チップ型液晶表示パネルドライバは、パラレルバスで外部信号源と接続するシステムインターフェースＳＹＳ−Ｉ／Ｆ、ＲＧＢの表示データを入力する外部表示インターフェースＲＧＢ−Ｉ／Ｆ、タイミング発生回路ＴＭＧ、グラフィックラムＧ−ＲＡＭ、ソースドライバＳＤＲ、ゲートドライバＧＤＲ、階調電圧発生回路ＧＳＶＧ−１，ＧＳＶＧ−２を有する。また、この外に、インデックスレジスタＩＸＲ、コントロールレジスタＣＲＧ、ＢＧＲ回路ＢＧＲ（ＲＧＢ→ＢＧＲ変換）、ラムアドレスカウンタＡＤＣ、ライトデータラッチＷＤＬ、リードデータラッチＲＤＬ、ガンマ階調回路γ、ゲートアドレスカウンタＧＡＤＣ、発振回路ＯＳＣ等を有している。
【００７８】
図２１は本発明の半導体集積回路チップのレイアウトの一例を本願発明者が先に考えた形態の半導体集積回路チップと比較して説明する模式図であり、図２１（ａ）は本願発明者が先に考えた形態の１チップ型液晶表示パネルドライバを、同（ｂ）は本発明の１チップ型液晶表示パネルドライバを示す。本願発明者が先に考えた形態のレイアウトは、中央部にグラフィックラムＧ−ＲＡＭが二つに分かれて搭載され、ソース端子Ｓが設けられている。このグラフィックラムＧ−ＲＡＭの両側に各２個のレベル変換回路（レベルシフタ）ＬＳおよび各１個のバッファＢＦおよび階調電圧発生回路ＧＳＶＧ−１，ＧＳＶＧ−２が配置され、ゲート出力端子Ｇがそれぞれ設けられている。
【００７９】
図２１（ｂ）に示したように、本発明の半導体集積回路チップはレベル変換回路ＬＳの数が図２１（ａ）に示した本願発明者が先に考えた形態のチップに比べて少ないので、全体のレイアウトの大きさが低減されていることが分かる。また、レベル変換回路ＬＳの面積が小さいことでレイアウトの自由度が増す。ゲートドライバを単体とした半導体集積回路チップ、あるいはグラフィックラムＧ−ＲＡＭを持たないチップでは、さらに小型化、レイアウトの自由度が増す。
【００８０】
図２２〜図２４はアドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較した説明図である。図２２は入力するアドレス信号をプリデコードしてラッチし、これをレベル変換した後にポストデコードする構成とした場合、図２３は入力するアドレス信号をラッチしてプリデコードし、レベル変換した後にポストデコードする構成とした場合、図２４は入力するアドレス信号をラッチしてレベル変換した後にプリデコードし、その後ポストデコードする構成とした場合、をそれぞれ示す。
【００８１】
なお、図２２〜図２４では配線領域の面積等は考慮していない。図２２〜図２４の横軸はアドレス信号の構成ビット数の分割の組合せを示し、縦軸は半導体集積回路チップ上での面積（相対値）を示す。図２２は、上からデコーダ回路、ラッチ回路、レベル変換回路（レベルシフタ）、バッファの各面積を表す。図２３は、上からラッチ回路、デコーダ回路、レベル変換回路（レベルシフタ）、バッファの各面積を表す。図２４は、上からラッチ回路、レベル変換回路（レベルシフタ）、デコーダ回路、バッファの各面積を表す。
【００８２】
図２２〜図２４に何れにおいても、８ビットからなるアドレス信号の構成ビットを４ビットと４ビットに分割してプリデコード、ポストデコードした場合が最も面積が少なくて済むことが分かる。分割されてプリデコード、ポストデコードされるアドレス信号の構成ビットの組み合わせが７ビットと１ビットよりも５ビットと３ビットのような構成ビット同士の差の絶対値が小さい程図２２、２３においてはレベル変換回路の数を減らすことにより面積を低減する事ができ、図２４においてはデコーダ回路を構成する素子の数を減らすことにより面積を低減する事ができることが分かる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。アドレス信号の複数ビットを一度にまとめてデコードせずに、一度デコード（前段デコード、プリデコード）した後に再度デコード（後段デコード、ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。アドレス信号の一部のビットをデコードして残りのアドレス信号をデコードする構成にしたことにより、デコーダの面積を低減できる。ゲートドライバを全て高耐圧部とせずに、高耐圧部と低耐圧部に分けることにより、消費電力、面積を削減する事ができる。
【図面の簡単な説明】
【００８３】
【図１】本発明の半導体回路の実施例１である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図２】図１におけるデコーダＤＣＲを構成する「１ビット」のデコーダＤＣＲ−Ａの構成図である。
【図３】図１におけるデコーダＤＣＲを構成する「７ビット」のデコーダＤＣＲ−Ｂの構成図である。
【図４】図１のゲートドライバの動作を説明する波形図である。
【図５】本発明の半導体回路の実施例２である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図６】図５における２ビットのデコーダの回路構成の説明図である。
【図７】図５における６ビットのデコーダの回路構成の説明図である。
【図８】本発明の半導体回路の実施例３である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図９】本発明の半導体回路の実施例４である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図１０】本発明の半導体回路の実施例５である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図１１】図１０におけるデコーダ回路の構成例を説明する回路図である。
【図１２】本発明の半導体回路の実施例６である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図１３】図１２におけるバッファ−デコーダドライバの構成例を説明する回路図である。
【図１４】図１２の動作を説明する波形図である。
【図１５】本発明の半導体回路の実施例７である表示パネルを駆動するゲートドライバ部の要部構成例を説明するブロック図である。
【図１６】図１５に示したバッファ−デコーダドライバＢＤＤの動作波形図である。
【図１７】本発明による半導体回路を集積回路チップに実装した場合レイアウト例を本願発明者が先に考えた形態のものと比較した説明図である。
【図１８】本発明による半導体回路を集積回路チップに実装した場合レイアウトの他例を本願発明者が先に考えた形態のものと比較した説明図である。
【図１９】本発明の半導体回路の実施例８である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。
【図２０】本発明を適用する１チップ型液晶表示パネルドライバの一例を説明するブロック図である。
【図２１】本発明の半導体集積回路チップのレイアウトの一例を本願発明者が先に考えた形態の半導体集積回路チップと比較して説明する模式図である。
【図２２】アドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較した説明図である。
【図２３】アドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較した他例の説明図である。
【図２４】アドレス信号のビット全ビットを一括してデコードする本願発明者が先に考えた形態の半導体回路と本発明による２段デコード方式を採用した場合のデコードビット数と半導体集積回路チップでの実装面積を比較したさらに他例の説明図である。
【図２５】ゲートドライバ部の構成例を説明するブロック図である。
【図２６】図２５の要部動作波形図である。
【図２７】図２５におけるレベル変換回路ＬＳの構成例の説明図である。
【図２８】図２５におけるレベル変換回路ＬＳの具体的な回路例の説明図である。
【図２９】図２５におけるラッチの構成例の説明図である。
【図３０】図２５における８ビットのデコード回路の構成例の説明図である。
【図３１】ゲートレスドライバの１例を説明する回路図である。
【図３２】図３１におけるシフトレジスタの回路例の説明図である。
【図３３】図３２の動作を説明する波形図である。
【符号の説明】
【００８４】
Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６：ゲート線、ＰＮＬ：表示パネル、ＤＣＲ：デコーダＤＣＲ、ＤＣＲ−Ａ：前段第１デコーダ、ＤＣＲ−Ｂ：前段第２デコーダ、ＬＴ：ラッチ、ＬＳ：レベル変換回路（レベルシフタ）、ＨＶ：高耐圧インバータ、ＨＣＶ：高耐圧クロックドインバータ、ＨＮＤ：高耐圧ナンドゲート、ＨＶ：高耐圧インバータ、ＧＤＲ：ゲートドライバ、ＮＲ：ノアゲート、Ｖ：インバータ、ＣＶ：クロックドインバータ、Ｄ−ＧＤＲ：デコーダ一体型ゲートドライバ、ＬＴ−Ａ：第１ラッチ、ＬＴ−Ｂ：第２ラッチ、ＧＴＭ：ゲート線端子。
【図１】
2005070673.tif 000003
【図２】
2005070673.tif 000004
【図３】
2005070673.tif 000005
【図４】
2005070673.tif 000006
【図５】
2005070673.tif 000007
【図６】
2005070673.tif 000008
【図７】
2005070673.tif 000009
【図８】
2005070673.tif 000010
【図９】
2005070673.tif 000011
【図１０】
2005070673.tif 000012
【図１１】
2005070673.tif 000013
【図１２】
2005070673.tif 000014
【図１３】
2005070673.tif 000015
【図１４】
2005070673.tif 000016
【図１５】
2005070673.tif 000017
【図１６】
2005070673.tif 000018
【図１７】
2005070673.tif 000019
【図１８】
2005070673.tif 000020
【図１９】
2005070673.tif 000021
【図２０】
2005070673.tif 000022
【図２１】
2005070673.tif 000023
【図２２】
2005070673.tif 000024
【図２３】
2005070673.tif 000025
【図２４】
2005070673.tif 000026
【図２５】
2005070673.tif 000027
【図２６】
2005070673.tif 000028
【図２７】
2005070673.tif 000029
【図２８】
2005070673.tif 000030
【図２９】
2005070673.tif 000031
【図３０】
2005070673.tif 000032
【図３１】
2005070673.tif 000033
【図３２】
2005070673.tif 000034
【図３３】
2005070673.tif 000035
【手続補正書】
【提出日】平成16年7月13日(2004.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項６
【補正方法】変更
【補正の内容】
【請求項６】
前記アドレス信号は８ビット構成であり、前記アドレス信号の一部が１ビット、前記残りのアドレス信号が７ビットであり、前記前段第１デコーダは最下位ビットをデコードすることを特徴とする請求項５に記載の半導体回路。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項７
【補正方法】変更
【補正の内容】
【請求項７】
前記アドレス信号に基づいた信号をラッチするためのラッチ回路よりも前記後段デコード回路の耐圧を高くすることを特徴とする請求項５に記載の半導体回路。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項８
【補正方法】変更
【補正の内容】
【請求項８】
前記ゲート端子を選択する前記アドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
前記レベル変換回路を通した前記第１ラッチの出力を前記前段第１デコーダに入力し、前記レベル変換回路を通した前記第２ラッチの出力を前記前段第２デコーダに入力することを特徴とする請求項５に記載の半導体回路。
【手続補正４】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１６
【補正方法】変更
【補正の内容】
【請求項１６】
前記前段第一ロジックゲートと前記前段第二ロジックゲートの各出力をそれぞれをラッチする上記ラッチ回路と、
前記ラッチ回路にラッチされた前記前段第一ロジックゲートと前段第二ロジックゲートのデコード出力のそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
前記レベル変換回路の出力が上記後段ロジックゲートに入力されていることを特徴とする請求項１５に記載の半導体回路。
【手続補正５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１８
【補正方法】変更
【補正の内容】
【請求項１８】
前記ゲート端子を選択する前記アドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなる前記ラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルの絶対値を高圧側にシフトする前記レベル変換回路とを有し、
前記レベル変換回路を通した前記第１ラッチの出力を前記前段第一ロジックゲートに入力し、前記レベル変換回路を通した前記第２ラッチの出力を前記第二ロジックゲートに入力することを特徴とする請求項１５に記載の半導体回路。
【手続補正６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２１
【補正方法】変更
【補正の内容】
【請求項２１】
ゲート端子を有する複数の画素をマトリクス配列した表示パネルの前記ゲート端子にゲート信号を供給するための半導体回路であって、
前記ゲート端子を選択するアドレス信号のビット信号を受けてデコードする前段デコード回路と、
前記前段デコード回路の出力を受けてデコードする後段デコード回路と、
前記アドレス信号に基づいた信号をラッチするためのラッチ回路と、
前記ラッチ回路からの出力信号の電圧レベルの絶対値を高圧側にシフトするレベル変換回路を有し、
前記ラッチ回路よりも前記後段デコード回路の耐圧を高くし、前記レベル変換回路の数が前記ゲート信号を出力するためのゲート線端子よりも少ないことを特徴とする半導体回路。
【手続補正７】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項２６
【補正方法】変更
【補正の内容】
【請求項２６】
前記ゲート端子を選択する前記アドレス信号のビットをラッチする前記ラッチ回路と、
前記ラッチ回路にラッチされた前記アドレス信号のビットの電圧レベルの絶対値を高圧側にシフトするレベル変換回路とを有し、
前記レベル変換回路を通した前記ラッチ回路の出力を前記前段デコード回路に入力することを特徴とする請求項２１に記載の半導体回路。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
高耐圧部は、レベル変換回路ＬＳと複数の（ここでは３個）高耐圧インバータＨＶで構成され、その出力端子（ゲート線端子）ＧＴＭは表示パネルのゲート線に接続し、ゲート信号Ｇ１〜Ｇ２５６を供給する。レベル変換回路ＬＳは入力する３Ｖ〜０Ｖの信号を１６Ｖ〜−１４Ｖの高電圧レベルに変換する。各ゲート線Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６のそれぞれにはレベル変換回路ＬＳと３個の高耐圧インバータＨＶで構成されるゲートドライバＧＤＲが配置されている。なお、ノアゲートＮＲは表示パネルへの表示をオン／オフするゲートであり、全選択信号が入力された非表示時に表示部の画素部の電荷を放電するためのものである。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
図３２は図３１におけるシフトレジスタの回路例の説明図、また図３３は図３２の動作を説明する波形図である。このシフトレジスタは６個の高耐圧インバータＨＶと高耐圧ノアゲートＨＮＲ及び高耐圧アンドゲートＨＮＤで図示したように構成され、入力端子ＩＮＰＵＴにレベルシフタＬＳでレベルシフトされたフレーム先頭パルスを入力し、同じくレベルシフタＬＳでレベルシフトされたシフトレジスタクロックでシフトさせる。その出力端子ＯＵＴＰＵＴは高耐圧ノアゲートＨＮＲと高耐圧インバータＨＶを通して各ゲート線にゲート信号Ｇ１，Ｇ２，Ｇ３，Ｇ４，・・・・Ｇ２５６として印加される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正の内容】
【００２１】
前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと該アドレス残りのビットをデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路の出力のそれぞれをデコードする後段デコード回路とを設ける。
「本発明の半導体回路を実現する手段２」
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをデコードする前段第１デコーダと該アドレス残りのビットをデコードする前段第２デコーダとで構成された前段デコード回路と、
前記前段第１デコーダと前段第２デコーダの各デコード出力のそれぞれをラッチするラッチ回路と、
前記ラッチ回路にラッチされた前記前段第１デコーダと前段第２デコーダのデコード出力のそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路の出力のそれぞれをデコードする後段デコード回路とを有する。
「本発明の半導体回路を実現する手段７」
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
外部信号源からのパラレル信号を入力するシステムインターフェース回路と、ＲＧＢ表示データを入力する外部表示インターフェース回路と、タイミング発生回路と、階調電圧発生回路と、グラフィックＲＡＭと、ソースドライバと、前記ゲート端子にゲート信号を供給するゲートドライバとを備え、
前記ゲートドライバは、前記ゲート端子を選択するアドレス信号の一部のビットをラッチする第１ラッチおよび残りのビットをラッチする第２ラッチとからなるラッチ回路と、
前記第１ラッチと第２ラッチにラッチされた前記一部のビットと前記残りのビットのそれぞれの電圧レベルを高圧側にシフトするレベル変換回路と、
前記レベル変換回路を通した前記第１ラッチの出力をデコードする前段第１デコーダと前記第２ラッチの出力をデコードする前段第２デコーダとからなる前段デコード回路と、
前記第１前段デコーダと第２前段デコーダのデコード出力とをデコードする後段デコード回路とを有し、
前記後段デコード回路を、前段デコード回路と前記ゲート端子との間に有するバッファ回路を兼ねるバッファ−デコーダとする。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
図４は図１のゲートドライバの動作を説明する波形図であり、各波形の符号は図１の符号部分に対応する。アドレス信号〔１〕〜〔７〕の入力をラッチクロックでラッチに取込む。この取込みは、ラッチクロックがハイレベルのタイミングでラッチＬＴにラッチされて行われる。ラッチされたアドレス信号の「１ビット」のビット“０”はＡＤ００とＡＤ０１にプリデコードされ、アドレス信号の「７ビット」のビット“１”〜“７”はＡＵ０００，ＡＵ００１，・・・・ＡＵ１２７にプリデコードされる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
本実施例によれば、アドレス信号の複数ビットを一度にまとめてデコードせずに、任意のビットで二つに分けてそれぞれをデコード（プリデコード）し、その出力をラッチ回路にラッチし、ラッチされたものをレベル変換した後に再度デコード（ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。
アドレス信号８ビットをまとめてデコードせずに、１ビットと７ビットに分けてプリデコードし、レベル変換後にポストデコード（フルデコード）するという２段のデコードを行うことで、レベル変換回路の数を２５６個から１３０個（１２８＋２）とほぼ半減することができる。２個のレベル変換回路は１ビットのアドレス信号のレベル変換回路で、１２８個のレベル変換回路は７ビットのアドレス信号のレベル変換回路である。但し、高耐圧部にポストデコード用の高耐圧ナンド回路ＨＮＤが追加されるが、図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
本実施例によれば、レベル変換回路ＬＳは図２５の２５６個から６８個（６４＋４）とほぼ１／４とすることができる。４個のレベル変換回路ＬＳは２ビットのアドレス信号のレベル変換回路で、６４個のレベル変換回路は６ビットのアドレス信号のレベル変換回路である。但し、高耐圧部にポストデコード用の高耐圧ナンド回路ＨＮＤが追加されるが、図２５に示した構成に比べて大幅なレベル変換回路の削減を実現できる。この構成におけるレベル変換回路の数は６８個となるが、４ビット、４ビットと分けたとき最小の３２個となる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５０
【補正方法】変更
【補正の内容】
【００５０】
図８は本発明の半導体回路の実施例３である表示パネルを駆動するゲートドライバ部の構成例を説明するブロック図である。本実施例は、８ビットのアドレス信号をラッチするラッチ回路をプリデコーダの前段に配置したものである。そして、８ビットのアドレス信号は次のようにラッチされる。ラッチ回路ＬＴは第１ラッチ回路ＬＴ−Ａと第２ラッチ回路ＬＴ−Ｂで構成される。第１ラッチ回路ＬＴ−Ａは入力する８ビットのアドレス信号の１ビットのアドレス信号ＡＤ〔０〕をラッチし、第２ラッチ回路ＬＴ−Ｂは入力する８ビットのアドレス信号の７ビットのアドレス信号ＡＤ〔１〕〜〔７〕をラッチする。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正の内容】
【００５８】
本実施例によれば、４ビットのアドレス信号ＡＤ〔０〕〜〔３〕は第１ラッチ回路ＬＴ−Ａにラッチされ、残り４ビットのアドレス信号ＡＤ〔４〕〜〔７〕は第２ラッチ回路ＬＴ−Ｂにラッチされる。第１ラッチ回路ＬＴ−Ａに出力には４個のレベル変換回路ＬＳが配置され、第２ラッチ回路ＬＴ−Ｂに出力には４個のレベル変換回路ＬＳが配置される。各４個のレベル変換回路ＬＳの出力にはプリデコード回路ＤＣＲが接続される。プリデコード回路ＤＣＲは、各４個のレベル変換回路ＬＳに対応した第１デコーダＤＣＲ−Ａと、第２デコーダＤＣＲ−Ｂで構成される。各４個のレベル変換回路ＬＳの出力は各４個のレベル変換回路ＬＳに対応した第１デコーダＤＣＲ−Ａ、第２デコーダＤＣＲ−Ｂにそれぞれ入力されてプリデコードされる。ポストデコーダやその他の構成と動作は図９と同様である。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正の内容】
【００６３】
なお、プリデコーダＤＣＲの第２デコーダＤＣＲ−Ｂの出力は、それぞれ高耐圧ノアゲートＨＮＲと２個の高耐圧インバータＨＶを通って各２個のゲート線に対応するデコーダ一体型ゲートドライバＤ−ＧＤＲに入力する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６４
【補正方法】変更
【補正の内容】
【００６４】
デコーダ一体型ゲートドライバＤ−ＧＤＲを構成する高耐圧インバータＨＶのＰＭＯＳのソースにプリデコードされた信号を入力する。ＰＭＯＳのソースに入っているプリデコードされた信号がローレベルになったとき、出力もローレベルとなる。但し、この時上記出力は完全にローレベルとはならない。そのため、図１３に示したようにレベル保持用のＮＭＯＳトランジスタを追加している。これにより、例えば図９における高耐圧ナンドゲートＨＮＤを削減できる。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６５
【補正方法】変更
【補正の内容】
【００６５】
動作例として、アドレスＡＤがすべて“０”のとき、バッファ−デコーダドライバＢＤＤの出力ＢＤＴ００がハイレベル、ＢＤＢ００がローレベルで、第２デコーダＤＣＲ−Ｂの出力ＢＵＢ０００がローレベルでゲート線１への出力が選択される。ここでアドレス［０］のみ“１”に変化した場合は、ＢＤＴ００がローレベル、ＢＤＢ００がハイレベルとなる。ここで、ＢＵＢ００がローレベルなので、ＰＯＭＳのソースとドレインの間に電流が流れＧ１がローレベルに近づいていく。そして、ＢＵＢ００とＧ１の電圧差がＰＯＭＳの閾値電圧以下になったときＰＯＭＳはオフになりＧ１はフロ−ティングになる。しかしながら、Ｇ１はレベル保持用ＮＭＯＳトランジスタによってローレベル、すなわちＶＧＬレベルに保持される。
本実施例によれば、ゲートドライバのバッファ回路にデコード機能を持たせ、これをアドレス信号のビットのプリデコード信号から生成した制御信号を用いるポストデコーダとして機能させることで、レベル変換回路の数が大幅に低減される。ポストデコーダ回路のナンドＨＮＤが不要となり面積が低減できる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
図１７において、左半分はバッファＢＦの部分で、右半分はレベル変換回路の部分である。バッファＢＦはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成され、その拡散層Ｋ、ゲート層Ｇ、コンタクト層Ｃ、配線層Ｌ、ゲート、ソース、ドレインの各電極で構成される。尚、図１７及び後述する図１８においては、バッファＢＦは図１，５，８，９，１０，１２のそれぞれの実施例中でのゲート線端子ＧＴＭに直結されているインバータＨＶである。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
図２２〜図２４に何れにおいても、８ビットからなるアドレス信号の構成ビットを４ビットと４ビットに分割してプリデコード、ポストデコードした場合が最も面積が少なくて済むことが分かる。分割されてプリデコード、ポストデコードされるアドレス信号の構成ビットの組み合わせが７ビットと１ビットよりも５ビットと３ビットのような構成ビット同士の差の絶対値が小さい程図２２、２３においてはレベル変換回路の数を減らすことにより面積を低減する事ができ、図２４においてはデコーダ回路を構成する素子の数を減らすことにより面積を低減する事ができることが分かる。
上述したような実施例において、アドレス信号の複数ビットを一度にまとめてデコードせずに、一度デコード（前段デコード、プリデコード）した後に再度デコード（後段デコード、ポストデコード）する構成としたことにより、レベル変換回路の数が大幅に低減される。アドレス信号の一部のビットをデコードして残りのアドレス信号をデコードする構成にしたことにより、デコーダの面積を低減できる。ゲートドライバを全て高耐圧部とせずに、高耐圧部と低耐圧部に分けることにより、消費電力、面積を削減する事ができる。