(57)【要約】【課題】  ＳＯＮＯＳセルを使用しながら過剰消去の問題点を解決し、ＯＮＯ構造を形成してから論理回路プロセスを遂行して論理回路特性に影響を及ぼさなくしたモノゲートメモリデバイスと、その製造方法を提供する。【解決手段】  本モノゲートメモリデバイスは、活動領域を有する基体と、上記基体の活動領域上に、トンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックしてなるＯＮＯ層と、上記基体の活動領域上にあって上記ＯＮＯ層に接しているゲート酸化物層と、上記ゲート酸化物層上にあって上記ＯＮＯ層の一部分の上に伸びているゲートと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているドレインと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているソースとを含む。【選択図】      図２
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【特許請求の範囲】
【請求項１】
モノゲートメモリデバイスであって、
活動領域を有する基体と、
上記基体の活動領域上に、トンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックしてなるＯＮＯ層と、
上記基体の活動領域上にあって上記ＯＮＯ層に接しているゲート酸化物層と、
上記ゲート酸化物層上にあって上記ＯＮＯ層の一部分の上に伸びているゲートと、
上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているドレインと、
上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているソースと、
を含むことを特徴とするモノゲートメモリデバイス。
【請求項２】
モノゲートメモリデバイスの製造方法であって、
基体の活動領域上にＯＮＯ層を形成させるステップと、
上記ＯＮＯ層によってカバーされていない上記基体の活動領域上にゲート層を形成させるステップと、
上記ＯＮＯ層の一部分の上に伸びるゲートを上記ゲート酸化物層上に形成させるステップと、
上記ＯＮＯ層及び上記ゲート酸化物層とそれぞれ部分的に重なっているドレイン及びソースを上記活動領域内に形成させるステップと、
を含むことを特徴とする方法。
【請求項３】
上記ＯＮＯ層を形成させるステップは、
上記基体の活動領域上にトンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックするステップと、
上記トンネル酸化物層、上記トラップ窒化物層、及び上記ブロック酸化物層をパターン化して上記活動領域の一部分上に残すステップと、
を含むことを特徴とする請求項２に記載の方法。
【請求項４】
上記ゲートを形成させるステップは、
上記基体上に導電性層を形成させるステップと、
上記導電性層をパターン化して上記ＯＮＯ層の一部分及び上記ゲート酸化物層の両者上に残すステップと、
を含むことを特徴とする請求項２に記載の方法。
【請求項５】
上記導電性層は、ポリシリコン層であることを特徴とする請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリデバイス及びその製造方法に関し、詳述すれば、論理回路プロセスに先立ってＯＮＯ（酸化物−窒化物−酸化物）層を形成し、このＯＮＯ層等の上にポリシリコンを形成させることによって、モノスプリットゲートを設けるようにしたモノゲートメモリデバイス及びその製造方法に関する。
【背景技術】
【０００２】
一般的に、半導体デバイスは、揮発性メモリと、不揮発性メモリとに分類される。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲＡＭ（スタチックランダムアクセスメモリ）等のようなＲＡＭは揮発性メモリ分類に属しており、電源が印加されている時だけデータの入力及び記憶が可能であるが、電源が除かれると記憶したデータが蒸発するために記憶したデータを保持することはできない。
【０００３】
製造プロセス面からは、不揮発性メモリデバイスはフローティングゲート型と、少なくとも２種類の誘電層の多重層（二重層または三重層）を有するＭＩＳ（金属絶縁体半導体）型とに分類される。
【０００４】
フローティングゲート型のメモリデバイスは、電位ウェルを使用して記憶特性を実現しており、主としてフラッシュＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読出し専用メモリ）に適用可能なＥＴＯＸ（ＥＰＲＯＭトンネル酸化物）構造を使用している。
【０００５】
一方、ＭＩＳ型メモリデバイスは、誘電体バルク、誘電体・誘電体界面、及び誘電体・半導体界面に存在するトラップを用いて記憶機能を遂行し、主としてフラッシュＥＥＰＲＯＭに適用可能なＭＯＮＯＳ/ＳＯＮＯＳ（金属／シリコンＯＮＯ半導体）構造を使用している。
【０００６】
図１は従来技術によるＳＯＮＯＳ型メモリデバイスの断面図である。
【０００７】
図１を参照する。従来技術によるＳＯＮＯＳ型メモリデバイスにおいては、ソース１０５及びドレイン１０６が形成されているｐ型シリコン基体１００上に、トンネル酸化物層１０１、トラップ窒化物層１０２、ブロック酸化物層１０３、及びゲート１０４がこの順番にスタックされている。
【０００８】
ＳＯＮＯＳ型メモリデバイスは、ゲート電圧によって電荷がシリコン上の薄い酸化膜をトンネルしてシリコン窒化物層内のトラップに注入されたり、またはトラップから解放されたりするメカニズムを用いる電荷トラップ型デバイスである。この場合、ポリシリコンの代わりに薄いＯＮＯ膜を使用してその厚みを減少させる。更に、数ナノメートル以下のトンネル酸化物を使用することによって、メモリセルのサイズを大幅に減少させることができる。従って、集積度を容易に高めることが可能であり、作動電圧も大幅に低下させることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ＳＯＮＯＳセルを用いた従来技術のメモリデバイスの場合には、あたかも選択されたメモリセルから流れるように、選択されていないメモリセルで発生した漏洩電流が流れる。例えば過消去現象が現れて、プログラム時に消去された選択されたメモリセルが誤読出しされる。従って、ＳＯＮＯＳセルは、メモリデバイスの論理回路特性に影響を与えるという問題点があった。
【課題を解決するための手段】
【００１０】
本発明は、従来技術の制限及び欠陥による１またはそれ以上の問題を実質的に解消するモノゲートメモリデバイス、及びその製造方法を提供する。
【００１１】
本発明の目的は、ＳＯＮＯＳセルを使用してモノスプリットゲート型の不揮発性メモリを実現することによって過消去の問題を解決し、またＯＮＯ構造を形成させた後に論理回路プロセスを遂行する手法で論理回路特性を損なうことなく維持できるモノゲートメモリデバイス及び製造方法を提供することにある。
【００１２】
これらの、及び他の目的を達成するために、本発明によるモノゲートメモリデバイスは、活動領域を有する基体と、上記基体の活動領域上に、トンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックしてなるＯＮＯ層と、上記基体の活動領域上にあって上記ＯＮＯ層に接しているゲート酸化物層と、上記ゲート酸化物層上にあって上記ＯＮＯ層の一部分の上に伸びているゲートと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているドレインと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているソースとを含む。
【００１３】
本発明の別の面においては、モノゲートメモリデバイスの製造方法が提供され、本方法は、基体の活動領域上にＯＮＯ層を形成させるステップと、上記ＯＮＯ層によってカバーされていない上記基体の活動領域上にゲート層を形成させるステップと、上記ＯＮＯ層の一部分の上に伸びるゲートを上記ゲート酸化物層上に形成させるステップと、上記ＯＮＯ層及び上記ゲート酸化物層とそれぞれ部分的に重なっているドレイン及びソースを上記活動領域内に形成させるステップとを含む。
【００１４】
好ましくは、上記ＯＮＯ層を形成させるステップは、上記基体の活動領域上にトンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックするステップと、上記トンネル酸化物層、上記トラップ窒化物層、及び上記ブロック酸化物層をパターン化して上記活動領域の一部分上に残すステップとを含む。
【００１５】
好ましくは、ゲートを形成させるステップは、上記基体上に導電性層を形成させるステップと、上記導電性層をパターン化して上記ＯＮＯ層の一部分及び上記ゲート酸化物層の両者上に残すステップとを含む。
【００１６】
より好ましくは、上記導電性層は、ポリシリコン層である。
【発明を実施するための最良の形態】
【００１７】
以下に、添付の図面を参照して本発明によるモノスプリットゲート構造のメモリ素子及びその製造方法の好ましい実施の形態について、に基づいて詳細に説明する。
【００１８】
図２は本発明によるメモリデバイスの断面図である。
【００１９】
図２を参照する。本発明によるモノスプリットゲートメモリデバイスにおいては、第１導電型のシリコン基体２００の活動領域上に、トンネル酸化物層２０１、トラップ窒化物層２０２、及びブロック酸化物層２０３がこの順番にスタックされてＯＮＯ層を構成しており、一方ゲート酸化物層２０４は活動領域の残余の部分上に、即ち上記ＯＮＯ層が設けられている部分を除いて形成されている。
【００２０】
ポリシリコンゲート２０５は、ＯＮＯ層及びゲート酸化物層２０４の両者の上に位置している。
【００２１】
また、ドレイン領域２０５及びソース領域２０６は、基体２００の活動領域内の、それぞれＯＮＯ層及びゲート酸化物層２０４の下に位置している。
【００２２】
図３ａ乃至図３ｄは、本発明によるメモリデバイスの製造方法を説明する断面図である。
【００２３】
図３ａを参照する。限定された活動領域を有する例えばシリコンのような半導体基体２００上にトンネル酸化物層２０１が形成され、このトンネル酸化物層２０１上に、トラップ窒化物層２０２、及びブロック酸化物層２０３がこの順番にスタックされ、それによってＯＮＯ構造が形成されている。
【００２４】
図３ｂを参照する。ＯＮＯ構造２０３／２０２／２０１は、フォトリソグラフィによってパターン化され、基体２００上に部分的に限定される。
【００２５】
図３ｃを参照する。パターン化されたＯＮＯが存在しない基体２００の活動領域の残余の部分上に、ゲート酸化物層２０４が形成される。
【００２６】
また、ゲート酸化物層２０４及びパターン化されたＯＮＯ構造２０３／２０２／２０１の両者を含む基体２００上に、ポリシリコン層２０５が堆積される。
【００２７】
図３ｄを参照する。ポリシリコン層をフォトリソグラフィによってパターン化し、ゲートを形成する。ゲート２０５は、ゲート酸化物層２０４上に残され、パターン化されたＯＮＯ構造の一部分をカバーするように伸びている。
【００２８】
また、基体２００の活動領域内に、ゲート酸化物層２０５及びパターン化されたＯＮＯ構造２０３／２０２／２０１とそれぞれ部分的に重なってソース２０５及びドレイン２０６が形成される。
【００２９】
最後に、接点及びワイヤー（図示してない）が基体２００上に形成され、本発明による不揮発性メモリデバイスが完成する。
【００３０】
以上説明したように、本発明によるモノゲートメモリデバイス及びその製造方法においては、過消去されたセルによってもたらされるセルアレイの誤動作を防ぐために、ＳＯＮＯＳを使用してモノスプリットゲート構造が構成される。
【００３１】
メモリデバイスに適用されている従来技術のスプリットゲートの場合には、ポリ・ポリ酸化物層を挟んでいる少なくとも２つのゲート、即ちフローティングゲート及び制御ゲートが使用されている。それにも拘わらず、本発明は、単一のゲート（モノゲート）を使用してスプリットゲートを実現しており、それによってセルサイズを縮小させることができる。
【００３２】
更に、論理回路プロセスを実行する前にＯＮＯ構造が準備され、それによって論理回路特性に影響を与えることがないメモリデバイスを製造することができる。
【００３３】
当業者ならば、本発明の種々の変更及び変形を考案することができよう。従って、本発明は、これらの変更及び変形をカバーするものと理解されたい。
【図面の簡単な説明】
【００３４】
【図１】従来技術によるＳＯＮＯＳ型メモリデバイスの断面図である。
【図２】本発明によるメモリデバイスの断面図である。
【図３ａ】本発明によるメモリデバイスの製造方法を説明するための断面図である。
【図３ｂ】本発明によるメモリデバイスの製造方法を説明するための断面図である。
【図３ｃ】本発明によるメモリデバイスの製造方法を説明するための断面図である。
【図３ｄ】本発明によるメモリデバイスの製造方法を説明するための断面図である。
【符号の説明】
【００３５】
２００    シリコン基体
２０１    トンネル酸化物層
２０２    トラップ窒化物層
２０３    ブロック酸化物層
２０４    ゲート酸化物層
２０５    ポリゲート
【図１】
2005197706.tif 000003
【図２】
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【図３ａ】
2005197706.tif 000005
【図３ｂ】
2005197706.tif 000006
【図３ｃ】
2005197706.tif 000007
【図３ｄ】
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