(57)【要約】【課題】  素子分離特性に優れ、キャパシタ容量の大きい半導体記憶装置を提供する【解決手段】  半導体記憶装置は、分離凹部４を含む半導体基板１と、分離凹部４の側面の少なくとも一部に形成されたキャパシタ酸化膜１２ｂと、分離凹部４の内部に形成され、少なくとも一部がキャパシタ酸化膜１２ｂから離間するように形成された分離酸化膜３５と、分離凹部４を埋め込むように形成され、分離酸化膜３５とキャパシタ酸化膜１２ｂとに挟まれる介在部３０を有するキャパシタゲート１５とを備える。【選択図】        図１
2005311173.tif 000002
【特許請求の範囲】
【請求項１】
分離凹部を含む半導体基板と、
前記分離凹部の側面の少なくとも一部に形成されたキャパシタ酸化膜と、
前記分離凹部の内部に、少なくとも一部が前記キャパシタ酸化膜から離間するように形成された分離酸化膜と、
前記分離凹部を埋め込むように形成され、前記分離酸化膜と前記キャパシタ酸化膜とに挟まれる介在部を有するキャパシタゲートと
を備える、半導体記憶装置。
【請求項２】
前記キャパシタ酸化膜が、前記分離凹部の深さ方向のほぼ全体に形成され、
前記介在部が前記分離凹部の深さ方向のほぼ全体に形成されている、請求項１に記載の半導体記憶装置。
【請求項３】
分離凹部を含む半導体基板と、
前記分離凹部の底部を埋め込むように形成された分離酸化膜と、
前記分離酸化膜の表面に前記分離凹部を埋め込むように形成されたキャパシタゲートと、
前記分離凹部の側面の一部に形成されたキャパシタ酸化膜と、
前記キャパシタ酸化膜が形成されている部分に沿うように、前記半導体基板の内部のうち、前記分離凹部の側面に形成されたキャパシタ注入拡散層と
を備え、
前記半導体基板の内部のキャパシタ注入拡散層が形成される領域に隣接する位置に、または、前記キャパシタ注入拡散層が形成される領域と一部が重なる位置に、Ａｓ注入領域が形成された、半導体記憶装置。
【請求項４】
表面に第１酸化膜を有する分離凹部を半導体基板に形成する工程と、
前記第１酸化膜のうち、前記分離凹部の側面に形成されている部分にＡｓを注入する工程と、
前記第１酸化膜の内側に酸化物を充填することによって、第２酸化膜を形成する工程と、
前記第１酸化膜のうち、前記側面に形成されている部分を除去して、前記側面と前記第２酸化膜との間に間隙を形成する工程と、
前記間隙の内部および前記第２酸化膜の表面にキャパシタゲートを形成する工程と
を含む、半導体記憶装置の製造方法。
【請求項５】
表面に第１酸化膜を有する分離凹部を半導体基板に形成する工程と、
前記第１酸化膜の表面のうち、前記分離凹部の側面に対応する部分に窒化膜を形成する工程と、
前記窒化膜の内側に酸化物を充填することによって、第２酸化膜を形成する工程と、
前記窒化膜を除去する工程と、
前記第１酸化膜のうち、前記側面に形成されている部分を除去して、前記側面と前記第２酸化膜との間に間隙を形成する工程と、
前記間隙の内部および前記第２酸化膜の表面にキャパシタゲートを形成する工程と
を含む、半導体記憶装置の製造方法。
【請求項６】
表面に第１酸化膜を有する分離凹部を半導体基板に形成する工程と、
前記第１酸化膜の内側に酸化物を充填することによって、第２酸化膜を形成する工程と、
前記半導体基板の表面のうち、前記第２酸化膜に向かって、Ａｓを注入する工程と、
前記分離凹部の内部に形成されている前記第２酸化膜の一部を除去する工程と
を含む、半導体記憶装置の製造方法。
【請求項７】
前記Ａｓを注入する工程は、前記半導体基板の内部のキャパシタ注入拡散層が形成される領域に隣接する位置に、または、前記キャパシタ注入拡散層が形成される領域と一部が重なる位置に、Ａｓ注入領域を形成するように行なう、請求項６に記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置においては、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）やキャパシタなどの素子同士の間を分離する構造として、ＳＴＩ（Shallow Trench Isolation）構造がある。ＳＴＩ構造においては、素子同士の間にトレンチといわれる溝の形状を有する凹部を形成して、この凹部の内部に酸化膜などの絶縁膜を配置することによって、素子同士の間の分離を行なうものである。素子分離においては、素子分離を形成している部分でリークが全く生じないことが好ましい。
【０００３】
特開２００１−５７３８３号公報においては、素子分離絶縁膜の底部の幅が、上部の幅よりも大きく形成されたもの、あるいは、素子分離絶縁膜の底部に形成されたさらに深い溝内に素子分離絶縁膜を有する半導体装置が開示されている。この半導体装置用素子分離絶縁膜によれば、リーク電流の経路を長くする構造が採用されるので、リーク電流を抑制することができる。素子分離絶縁膜の下部ほど広幅の絶縁膜とすることによりトレンチ深さを深くする必要がなくなり、ボイドなどの劣化がなくなると開示されている。
【０００４】
また、特開２００２−７６２８７号公報においては、絶縁分離領域において、シリコン窒化膜ライナーを有するＳＴＩ構造を用いて、ＭＯＳＦＥＴを絶縁分離形成した半導体装置が開示されている。この半導体装置においては、シリコン基板のＮＭＯＳＦＥＴが形成される領域およびＰＭＯＳＦＥＴが形成される領域に、開口を有するシリコン窒化膜をマスクとして、それぞれのＭＯＳＦＥＴのチャネル領域と同一導電型でチャネル領域より高濃度の不純物領域を形成し、シリコン窒化膜の開口内壁にシリコン酸化膜スペーサを形成し、このシリコン酸化膜スペーサをマスクとしてトレンチを形成し、上記シリコン酸化膜スペーサを除去してトレンチ内壁にシリコン窒化膜ライナーを形成する製造方法が開示されている。
【０００５】
また、特開昭６１−１０７７６２号公報においては、メモリセル領域の上面のみならずフィールド領域との境界の側壁をもＭＯＳキャパシタとして利用する半導体記憶装置が開示されている。この半導体記憶装置においては、メモリセルの占有領域を小さくしてしかも十分なＭＯＳキャパシタ容量を確保し、大容量化を行なえると開示されている。
【特許文献１】特開２００１−５７３８３号公報
【特許文献２】特開２００２−７６２８７号公報
【特許文献３】特開昭６１−１０７７６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体記憶装置のキャパシタ部にもＳＴＩ構造が適用されているものがあり、トレンチとしての凹部の内部に分離酸化膜が形成され、凹部の側方にキャパシタが形成されている構造を有する。近年においては、半導体記憶装置の微細化が進み、キャパシタの容量不足が問題になっている。キャパシタ容量は、キャパシタの表面積を大きくするほど大きくすることができる。キャパシタ容量を大きくするため、凹部の内部に形成された酸化膜の一部を除去して、キャパシタの表面積を大きくすることが考えられる。しかし、凹部の内部に形成されている分離酸化膜の厚さが薄くなると、キャパシタ同士の間の素子分離特性が悪化するという問題がある。
【０００７】
また、分離酸化膜の一部を除去すると、その部分が凹んだ形状となり、分離酸化膜の上面に形成されるキャパシタゲートの表面にも、この凹みに対応するように凹んだ部分が形成されてしまう。この凹みは後の製造工程でのプロセスマージンを低下させる原因となるという問題があった。
【０００８】
本発明は、上記の問題点を解決するためになされたものであり、素子分離特性に優れ、キャパシタ容量の大きい半導体記憶装置および半導体記憶装置の製造方法を提供することを目的とする。また、生産性が向上する半導体記憶装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明に基づく半導体記憶装置は、分離凹部を含む半導体基板と、上記分離凹部の側面の少なくとも一部に形成されたキャパシタ酸化膜と、上記分離凹部の内部に、少なくとも一部が上記キャパシタ酸化膜から離間するように形成された分離酸化膜と、上記分離凹部を埋め込むように形成され、上記分離酸化膜と上記キャパシタ酸化膜とに挟まれる介在部を有するキャパシタゲートとを備える。
【００１０】
または、本発明に基づく半導体記憶装置は、分離凹部を含む半導体基板と、上記分離凹部の底部を埋め込むように形成された分離酸化膜と、上記分離酸化膜の表面に上記分離凹部を埋め込むように形成されたキャパシタゲートと、上記分離凹部の側面の一部に形成されたキャパシタ酸化膜と、上記キャパシタ酸化膜が形成されている部分に沿うように、上記半導体基板の内部のうち、上記分離凹部の側面に形成されたキャパシタ注入拡散層とを備え、上記半導体基板の内部のキャパシタ注入拡散層が形成される領域に隣接する位置に、または、上記キャパシタ注入拡散層が形成される領域と一部が重なる位置に、Ａｓ注入領域が形成されている。
【００１１】
上記目的を達成するため、本発明に基づく半導体記憶装置の製造方法は、表面に第１酸化膜を有する分離凹部を半導体基板に形成する工程と、上記第１酸化膜のうち、上記分離凹部の側面に形成されている部分にＡｓを注入する工程と、上記第１酸化膜の内側に酸化物を充填することによって、第２酸化膜を形成する工程と、上記第１酸化膜のうち、上記側面に形成されている部分を除去して、上記側面と上記第２酸化膜との間に間隙を形成する工程と、上記間隙の内部および上記第２酸化膜の表面にキャパシタゲートを形成する工程とを含む。
【００１２】
または、本発明に基づく半導体記憶装置の製造方法は、表面に第１酸化膜を有する分離凹部を半導体基板に形成する工程と、上記第１酸化膜の表面のうち、上記分離凹部の側面に対応する部分に窒化膜を形成する工程と、上記窒化膜の内側に酸化物を充填することによって、第２酸化膜を形成する工程と、上記窒化膜を除去する工程と、上記第１酸化膜のうち、上記側面に形成されている部分を除去して、上記側面と上記第２酸化膜との間に間隙を形成する工程と、上記間隙の内部および上記第２酸化膜の表面にキャパシタゲートを形成する工程とを含む。
【００１３】
または、本発明に基づく半導体記憶装置の製造方法は、表面に第１酸化膜を有する分離凹部を半導体基板に形成する工程と、上記第１酸化膜の内側に酸化物を充填することによって、第２酸化膜を形成する工程と、上記半導体基板の表面のうち、上記第２酸化膜に向かって、Ａｓを注入する工程と、上記分離凹部の内部に形成されている上記第２酸化膜の一部を除去する工程とを含む。
【発明の効果】
【００１４】
本発明によれば、素子分離特性に優れ、キャパシタ容量の大きい半導体記憶装置および半導体記憶装置の製造方法を提供することができる。また、生産性が向上する半導体記憶装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
（実施の形態１）
（構成）
図１から図３を参照して、本発明に基づく実施の形態１における半導体記憶装置について説明する。図１は、本実施の形態における半導体記憶装置の概略断面図である。
【００１６】
半導体基板としてのＳｉ基板１の表面には、いわゆるトレンチとして、分離凹部４が形成されている。分離凹部４は、Ｓｉ基板１の主表面から凹むように溝状に形成されている。分離凹部４の内部には、分離酸化膜３５として、酸化膜５および高密度プラズマ酸化膜６が形成されている。酸化膜５は、分離凹部４の底面に形成されている。高密度プラズマ酸化膜６は、酸化膜５の表面に形成されている。酸化膜５は、製造工程において、分離凹部４の側面を保護するために形成された膜の一部分であるが、分離酸化膜としての機能を有する。高密度プラズマ酸化膜６および酸化膜５は、一体的に形成され、本実施の形態においては、分離酸化膜３５の断面形状が長方形になるように形成されている。分離酸化膜３５は、分離凹部４の底面に立設するように形成され、高さが分離凹部４の深さよりも大きくなるように形成されている。
【００１７】
分離凹部４の側面および底面の一部には、キャパシタ酸化膜１２ｂが形成されている。キャパシタ酸化膜１２ｂは、分離凹部４の側面からＳｉ基板１の主表面の分離凹部４の側方に延在している。分離酸化膜３５は、キャパシタ酸化膜１２ｂのうち、分離凹部４の側面に形成された部分から離れるように形成されている。
【００１８】
キャパシタゲート１５は、導電性の材料で形成され、分離酸化膜３５およびキャパシタ酸化膜１２ｂを覆うように形成されている。キャパシタゲート１５は、分離凹部４を埋め込むように形成されている。キャパシタゲート１５は、分離酸化膜３５とキャパシタ酸化膜１２ｂとの間に挟まれるように形成された介在部３０を含む。本実施の形態においては、キャパシタ酸化膜１２ｂが、分離凹部４の深さ方向全体に亘って形成され、介在部３０が、分離凹部４の深さ方向のほぼ全体に亘って形成されている。
【００１９】
Ｓｉ基板１の表面に形成されたキャパシタ酸化膜１２ｂの表面において、キャパシタゲート１５の側面にはサイドウォール絶縁膜１７が形成されている。
【００２０】
分離凹部４の側面において、Ｓｉ基板１の内部には、キャパシタ注入拡散層１１が形成されている。キャパシタ注入拡散層１１は、分離凹部４を挟むように形成されている。キャパシタ注入拡散層１１は、分離凹部４の深さ方向のほぼ全体にわたって形成されている。すなわち、キャパシタ注入拡散層１１は、形成されている深さが分離凹部４の深さとほぼ同じになるように形成されている。
【００２１】
Ｓｉ基板１の主表面において、分離凹部４に接する部分には、Ｓ／Ｄ（Source/Drain）拡散層１４が形成されている。Ｓ／Ｄ拡散層１４は、分離凹部４が形成されている部分からＳｉ基板１の表面に沿って延在するように形成されている。Ｓ／Ｄ拡散層１４は、キャパシタ注入拡散層１１と一部が重なるように形成されている。キャパシタ注入拡散層１１およびＳ／Ｄ拡散層１４は、分離凹部４の両方の側方に形成されている。Ｓｉ基板１の主表面において、Ｓ／Ｄ拡散層１４の側方には、Ｓ／Ｄ拡散層２４が形成されている。Ｓ／Ｄ拡散層２４は、Ｓ／Ｄ拡散層１４と離れて形成されている。
【００２２】
Ｓｉ基板１の表面において、キャパシタゲート１５の側方には、アクセスゲート１６が形成されている。アクセスゲート１６は、ゲート酸化膜１２ａを介してＳｉ基板の主表面に形成されている。アクセスゲート１６は、互いに離間して形成されたＳ／Ｄ拡散層１４とＳ／Ｄ拡散層２４との間の領域に配置されている。アクセスゲート１６は、ゲート酸化膜１２ａの表面のほぼ中央部分に形成されている。アクセスゲート１６の側面には、サイドウォール絶縁膜１７が形成されている。
【００２３】
アクセスゲート１６の側方には、Ｓｉ基板１の主表面のＳ／Ｄ拡散層２４に接するように、コンタクト１９が形成されている。コンタクト１９は、Ｓｉ基板１の主表面から突出するように形成されている。コンタクト１９は、ビット線２０に接続されている。ビット線２０は、キャパシタゲート１５およびアクセスゲート１６から離間するように形成されている。ビット線２０とＳｉ基板１との間には、キャパシタゲート１５およびアクセスゲート１６を覆うように、層間酸化膜１８が形成されている。
【００２４】
Ｓｉ基板１の内部には、チャンネルカット層１０が形成されている。チャンネルカット層１０は、キャパシタ部と離れて形成され、キャパシタ部の分離凹部４と対向する部分においては、分離凹部４とチャンネルカット層１０との距離が近くなるように形成されている。
【００２５】
図２に、本実施の形態における半導体記憶装置の概略平面図を示す。不純物が注入されている活性領域４３は、互いに平行になるように帯状に形成されている。活性領域４３は、図１におけるＳ／Ｄ拡散層１４，２４を含む。それぞれの活性領域には、コンタクト１９が接続されている。分離領域４５には、分離凹部や分離酸化膜が形成されている。キャパシタゲート１５が形成されている帯状の領域の側方には、長手方向が活性領域４３の延在方向に対してほぼ垂直になるように、アクセスゲート１６が形成されている。アクセスゲート１６は、複数の活性領域４３を横断するように形成されている。
【００２６】
（作用・効果）
図１において、本実施の形態における半導体記憶装置は、キャパシタゲート１５、キャパシタ酸化膜１２ｂ、キャパシタ注入拡散層１１およびＳ／Ｄ拡散層１４によって形成されている。すなわち、キャパシタゲート１５がキャパシタの上部電極、キャパシタ酸化膜１２ｂがキャパシタ絶縁膜、Ｓｉ基板１のキャパシタ注入拡散層１１とＳ／Ｄ拡散層１４とがキャパシタの下部電極になるように形成されている。
【００２７】
分離凹部４の両側にキャパシタが形成され、分離酸化膜３５によって、これらのキャパシタが分離されている。キャパシタに溜められる電荷は、ビット線２０およびコンタクト１９を通って供給される。電荷は、コンタクト１９を通ってＳ／Ｄ拡散層２４に供給される。さらに、アクセスゲート１６に電圧が印加されることにより、Ｓ／Ｄ拡散層１４に電荷が供給され、キャパシタに電荷が溜められる。
【００２８】
本発明に基づく半導体記憶装置の作用および効果の説明のため、図３に、比較例としての半導体記憶装置の断面図を示す。Ｓｉ基板１の表面には、分離凹部４が形成されている。分離凹部４の底部には、分離凹部４の底面および側面の一部を覆うように、酸化膜９が形成されている。酸化膜９の内側には、酸化膜９で囲まれる部分を充填するように、高密度プラズマ酸化膜３２が形成されている。分離酸化膜３６は、高密度プラズマ酸化膜３２および酸化膜９によって形成されている。すなわち、分離凹部４の下部は、分離酸化膜３６で充填された構成を有する。
【００２９】
分離凹部４の側面において、分離酸化膜３６の上面には、キャパシタ酸化膜１２ｃが形成されている。キャパシタ酸化膜１２ｃは、分離凹部４の側面からＳｉ基板１の主表面まで延在するように形成されている。
【００３０】
分離酸化膜３６の表面およびキャパシタ酸化膜１２ｃの表面には、キャパシタゲート３３が形成されている。キャパシタゲート３３は、キャパシタ酸化膜１２ｃの一部分を覆うように形成されている。また、キャパシタゲート３３は、分離凹部４の上部を充填する（埋め込む）ように形成されている。キャパシタゲート３３の表面には、凹み部３１を有する。凹み部３１は、キャパシタゲート３３の表面から凹んだ部分である。凹み部３１は、分離凹部４の位置に対応するように形成されている。
【００３１】
分離凹部４の側面に接するように、Ｓｉ基板１の内部に形成されたキャパシタ注入拡散層２１は、キャパシタ酸化膜１２ｃが形成されている深さに対応するように形成されている。図３においては、キャパシタ注入拡散層２１は、分離凹部４の深さ方向において、ほぼ半分の深さまで形成されている。その他の構成においては、図１に示した本実施の形態における半導体記憶装置の構成と同様である。
【００３２】
図３における半導体記憶装置においては、分離凹部４のほぼ半分程度の深さまでの側面がキャパシタになる。キャパシタは、電極同士が対向している部分の面積が大きくなるほどキャパシタ容量が大きくなる。図３においては、キャパシタ部の分離酸化膜を薄くすることによって、キャパシタ容量を大きくすることができる。しかし、分離凹部の側面をキャパシタとして使用しても、微細化が進んだゲート長が０．１３μｍ以下の半導体記憶装置においてはキャパシタの容量不足が問題になってくる。キャパシタ容量を大きくするために、分離酸化膜のエッチング量を増やして分離酸化膜の厚さが薄くなると、キャパシタの素子分離特性が劣化するという問題がある。すなわち、素子分離部にＭＯＳＦＥＴの機能が生じて（以下、「ＭＯＳ化」という。）、分離酸化膜に沿ってリークが生じ易くなる。
【００３３】
図１に示すように、本発明に基づく半導体記憶装置は、キャパシタゲート１５に介在部３０を形成することによって、電極同士が対向する部分の面積を大きくすることができ、キャパシタ容量が大きくなる。また、分離酸化膜３５が、分離凹部４の底面から開口に向かうように形成されているため、素子分離部のＭＯＳ化を防止して、キャパシタ同士の間の分離特性が優れたまま、キャパシタ容量を大きくすることができる。
【００３４】
本実施の形態においては、介在部３０が分離凹部４の深さ方向の全体にわたって形成されている。また、キャパシタ注入拡散層１１は、分離凹部４の深さ方向の全体にわたって形成されている。この構成を採用することにより、分離凹部４の側面のほぼ全体をキャパシタにすることができ、キャパシタ容量をさらに大きくすることができる。
【００３５】
また、本実施の形態においては、分離酸化膜３５が、分離凹部４の高さ方向に沿って、分離凹部４の深さよりも高くなるように形成されている。この構成を採用することにより、キャパシタ同士の分離特性をさらに優れたものにすることができる。本実施の形態においては、キャパシタが分離凹部の底面に対応する部分まで形成されているが、特にこの形態に限られず、分離凹部の深さ方向の一部までキャパシタが形成されていても構わない。すなわち、介在部が分離凹部の深さ方向の途中まで形成されていても構わない。
【００３６】
また、図３における比較例としての半導体記憶装置のキャパシタゲート３３は、表面に凹み部３１が形成されているが、図１における半導体記憶装置は、キャパシタゲート１５の表面が平坦になるように形成されている。この構成を採用することにより、実施の形態２において説明するように、写真製版マージンやエッチングマージンなどのプロセスマージンの低下を防止して、高品質の半導体記憶装置を提供することができる。
【００３７】
（実施の形態２）
図４から図２７を参照して、本発明に基づく実施の形態２における半導体記憶装置の製造方法について説明する。本実施の形態における製造方法は、実施の形態１における半導体記憶装置（図１参照）の製造方法である。図４から図１５は、本発明に基づく本実施の形態における半導体記憶装置の製造方法の説明図であり、それぞれは断面図である。
【００３８】
はじめに、図４に示すように、周知のＳＴＩ（Shallow Trench Isolation）技術によって、Ｓｉ基板１の表面に、パッド酸化膜２および窒化膜３を形成する。また、Ｓｉ基板１の表面に分離開口部２５を形成する。
【００３９】
次に、図５に示すように、分離開口部の表面を酸化して、分離開口部の側面および底面に、第１酸化膜としての酸化膜５を形成する。酸化膜５は、分離凹部の表面が損傷しないように形成したものである。酸化膜５とＳｉ基板１との接触面が分離凹部４の表面になる。
【００４０】
次に、図６に示すように、周知の写真製版工法により、分離凹部４を形成した部分の周りを開口したレジスト２３を形成する。次に、矢印３７に示すように、窒化膜３をマスクにして、Ａｓを酸化膜５に向かって斜め注入する。Ａｓの注入においては、分離凹部４の側面の酸化膜５にＡｓが入射され、さらに、分離凹部４の底面の酸化膜５には入射されないような角度で行なう。Ａｓを注入する注入エネルギにおいては、分離凹部４の側面に形成された酸化膜５に注入されるような低いエネルギで行なう。このように、図６に示すＡｓ注入領域４１に示す酸化膜５にＡｓが注入されるように斜め注入を行なう。
【００４１】
Ａｓの注入を行なうことによって、図７に示すように、分離凹部４の側面にＡｓ注入酸化膜２６を形成する。次に、不純物の高濃度注入によって、後に形成するＳ／Ｄ拡散層と同じ型の導電層であるキャパシタ注入拡散層１１を形成する。キャパシタ注入拡散層１１の形成においては、レジスト２３をマスクとして高濃度注入を行なって、キャパシタの下部電極部となる部分に、たとえば１×１０20（個／ｃｍ3）程度の高濃度注入層であるキャパシタ注入拡散層１１を形成する。キャパシタ注入拡散層１１の形成においては、分離凹部４の側面に沿うように形成する。また、分離凹部４の底面にほぼ到達するような深さまでキャパシタ注入拡散層１１を形成する。その後に、図８に示すようにレジストを除去する。
【００４２】
次に、図９に示すように、第２酸化膜としての高密度プラズマ酸化膜６を、窒化膜３の表面および分離凹部４の内部に形成された酸化膜５およびＡｓ注入酸化膜２６の表面に形成する。高密度プラズマ酸化膜６の形成は、分離凹部４の内部を高密度プラズマ酸化膜６で埋め込むように行なう。換言すれば、酸化膜５の内側を高密度プラズマ酸化膜６で充填するように行なう。高密度プラズマ酸化膜６の形成は、周知の技術によって行なうことができる。形成した高密度プラズマ酸化膜６の表面には、分離凹部４の凹む形状に沿って凹んだ部分が形成される。
【００４３】
次に、図１０に示すように、周知の技術により高密度プラズマ酸化膜６の研磨を行なって、表面を平坦化する。高密度プラズマ酸化膜６は、分離凹部４の内部の形状に対応するように断面形状が四角形になるように形成される。
【００４４】
次に、図１１に示すように窒化膜を除去したのちに、図１２に示すようにＳｉ基板の内部において、分離凹部４から離れた位置にチャンネルカット層１０を形成する。次に、パッド酸化膜２をＨＦによるウェットエッチングによって除去する。この際に、パッド酸化膜２が除去されると同時に、Ａｓ注入酸化膜２６が除去される。
【００４５】
図１６にＡｓ注入量とエッチングレートとの関係を表すグラフを示す。横軸は、Ａｓの注入量であり、縦軸は、エッチングの速さを示すエッチングレート比である。図１６に示すように、酸化膜にＡｓを注入するとエッチングレートが高くなる。
【００４６】
このため、図１２において、エッチングを行なうと、Ｓｉ基板１の主表面に形成されたパッド酸化膜２が除去されると同時に、Ａｓ注入酸化膜２６が除去される。Ａｓ注入酸化膜２６が除去されることにより、図１３に示すように、高密度プラズマ酸化膜６と酸化膜５とで分離酸化膜が形成される。分離酸化膜としての高密度プラズマ酸化膜６および酸化膜５と分離凹部４の側面との間には、間隙として側壁開口部２７が形成される。Ｓｉ基板１の主表面からはパッド酸化膜が完全に除去される。
【００４７】
このように、本実施の形態における製造方法においては、分離酸化膜となる高密度プラズマ酸化膜をエッチングすることなく、分離凹部の側壁を露出させることができる。
【００４８】
ここで、ＨＦの処理時間は、パッド酸化膜を完全に除去するための時間であり、パッド酸化膜の膜厚によって定まる。この時間において、Ａｓ注入酸化膜を除去できる深さが定まる。Ａｓ注入酸化膜を除去する速度は、図１６で示したようにＡｓ注入量で定まるため、Ａｓ注入量を調整することによって、側壁開口部２７の深さを調整することができる。側壁開口部２７は、後に形成されるキャパシタの一部分になるため、側壁開口部２７の深さを変化させることによって、キャパシタ容量を変化させることができる。
【００４９】
すなわち、図６に示したＡｓの注入の工程において、Ａｓ注入量を調整することによって、形成する側壁開口部２７の深さ（図１３参照）を調整することができ、製造するキャパシタのキャパシタ容量を調整することができる。
【００５０】
次に、図１４に示すように、周知の技術により、Ｓｉ基板１の表面上に犠牲酸化膜の形成およびウェルの形成を行なった後に、Ｓ／Ｄ拡散層１４，２４を形成する。また、トランジスタのしきい値注入を行なった後に、犠牲酸化膜を除去する（図示せず）。犠牲酸化膜の除去は、ＨＦによるウェットエッチングによって行なうが、この際に、側壁開口部２７にもウェットエッチング液（ＨＦ）が接触するため、高密度プラズマ酸化膜６および酸化膜５の側面もエッチングされて、側壁開口部２７が広がる。
【００５１】
次に、ゲート酸化膜１２をＳｉ基板１の主表面および分離凹部４の側面および底面に形成して、ゲート酸化膜１２の表面、酸化膜５の表面および高密度プラズマ酸化膜６の表面に、ゲート電極膜１３を形成する。この際に、側壁開口部２７の内部にもゲート電極膜１３が形成され、後にキャパシタゲートの介在部になる。
【００５２】
次に、図１５に示すように、ゲート電極膜のパターニングを周知の技術によって行なって、キャパシタゲート１５およびアクセスゲート１６を形成する。キャパシタゲート１５を、分離凹部４を覆うように形成して、さらに、アクセスゲート１６を、Ｓ／Ｄ拡散層１４とＳ／Ｄ拡散層２４との間に配置されるように形成する。次に、ゲート酸化膜１２のパターニングを行なって、図１に示すように、ゲート酸化膜１２ａとキャパシタ酸化膜１２ｂとを形成する。さらに、周知の技術により、層間酸化膜１８、コンタクト１９およびビット線２０を形成する。このように、半導体記憶装置を製造する。
【００５３】
本発明に基づく製造方法の効果の説明のため、図１７から図２２に比較例としての半導体記憶装置の製造方法の説明図を示す。それぞれの図は断面図である。
【００５４】
図１７に示すように、Ｓｉ基板１の表面にパッド酸化膜２および窒化膜３を形成する。また、分離開口部を表面に形成して、分離開口部の側面および底面の酸化を行なって、分離凹部４および酸化膜９を形成する。
【００５５】
次に、図１８に示すように、高密度プラズマ酸化膜６を形成する。高密度プラズマ酸化膜６は、窒化膜３および酸化膜９を覆うように形成する。この際に、分離凹部４の形状に対応するように、高密度プラズマ酸化膜６の表面に凹んだ部分が形成される。
【００５６】
次に、図１９に示すように、高密度プラズマ酸化膜６を研磨して表面を平坦化する。次に、図２０に示すように、窒化膜を除去する。
【００５７】
次に、図２１に示すように、レジスト７をパッド酸化膜２および高密度プラズマ酸化膜３２の表面に形成する。次に、写真製版工法により、レジスト７の分離凹部４に対応する部分に開口部４２を形成する。
【００５８】
次に、図２２に示すように、開口部４２の領域内に形成されているパッド酸化膜２、酸化膜９および高密度プラズマ酸化膜３２をエッチングする。この際に、分離凹部４の内部において、高密度プラズマ酸化膜３２および酸化膜９のエッチングを、分離凹部４の深さの途中まで行なう。本比較例においては、分離凹部４の深さの半分程度まで行なう。すなわち、分離凹部４の深さの半分程度まで酸化膜が残るようにエッチングを行なう。このエッチングにより露出した分離凹部４の側面がキャパシタの面積の増大に寄与する。
【００５９】
次に、図２３に示すように、キャパシタ部のＭＯＳ化を抑制するために、レジスト７をマスクにして高濃度注入を行なう。高濃度注入は、矢印３９に示すように、Ｓｉ基板１の表面に対して垂直な向きに行なう。高濃度注入を行なうことによって、キャパシタ注入拡散層２１が形成される。高濃度注入は、キャパシタ注入拡散層２１の深さが、分離凹部４の側面が露出されている部分に対応するように行なう。本比較例においては、キャパシタ注入拡散層２１を分離凹部４の深さの半分程度まで形成するように行なう。
【００６０】
次に、レジスト７およびパッド酸化膜２を除去する。この後に、周知技術を用いて、犠牲酸化膜の形成を行なった後に、周知の注入技術により、チャンネルカット層（素子分離注入層）およびウェルを形成する。また、トランジスタしきい値注入を行なう（図示せず）。
【００６１】
次に、図２４に示すように、犠牲酸化膜を除去した後に、ゲート酸化膜１２を形成して、ゲート酸化膜１２および高密度プラズマ酸化膜３２を覆うように、ゲート電極膜１３を形成する。ゲート電極膜１３には、分離凹部４の凹んだ形状に沿って、凹み部３１が形成される。ウェル注入、素子分離注入、およびトランジスタしきい値注入は、ゲート電極膜１３の形成後に行なっても構わない。
【００６２】
次に、図２５に示すように、ゲート電極膜１３のパターニングを行なって、キャパシタの上部電極になるべきキャパシタゲート３３およびメモリセルトランジスタのアクセスゲート１６を形成する。さらに、周知の技術によって、Ｓ／Ｄ拡散層１４を形成する。Ｓ／Ｄ拡散層１４は、キャパシタ注入拡散層２１と接続するように形成する。形成されるキャパシタゲート３３の表面には、凹み部３１が形成されている。この後に、周知の技術により層間酸化膜、コンタクトおよびビット線を形成して、図３に示す比較例としての半導体記憶装置を製造する。
【００６３】
上記のように、比較例の製造方法においては、パッド酸化膜の除去と分離凹部の側面を露出するための分離酸化膜のエッチングとを別の工程で行なっている。これに対して、本発明における製造方法においては、分離酸化膜となる高密度プラズマ酸化膜をエッチングすることなく、分離凹部の側壁を露出させることができる。すなわち、パッド酸化膜の除去と分離凹部の側面の露出とを１つの工程で行なうことができ、製造工程が簡略化されて生産性が向上する。
【００６４】
また、比較例としての半導体記憶装置の製造工程においては、図２４および図２５に示すように、ゲート電極膜１３には、分離凹部４の形状に対応して凹み部３１が形成される。この凹み部３１は、形成されたキャパシタゲート３３に残ってしまい、後の製造工程でのプロセスマージン（製造工程における各誤差の余裕）を低下させる。
【００６５】
図２６および図２７に、キャパシタゲートに凹み部が形成されたときのプロセスマージンの低下を説明する断面図を示す。図２６に示すように、キャパシタゲートに凹み部が形成された場合、キャパシタゲートの上方に形成されるビット線などの配線層５１にも凹んだ部分が形成される。配線層５１のパターニングを行なうため、配線層５１の表面にレジスト５２を配置して、レジスト５２のパターニングを行なう工程がある。
【００６６】
この場合に、写真製版工法において、凹んだ部分以外における最適な焦点の位置と、凹んだ部分における最適な焦点の位置との高さがそれぞれ異なる。すなわち、図２６に示すように、平坦な部分におけるベストフォーカスの位置５７ａと、凹んだ部分におけるベストフォーカスの位置５７ｂとの高さが異なってくる。したがって、凹んだ部分におけるレジスト５２のパターンの形成が難しくなる。このように、写真製版工法における写真製版マージンが小さくなってしまう。
【００６７】
また、レジスト５２を形成した際に、図２６に示すように、平坦な部分におけるレジスト５２の厚さ６０ａよりも、凹んだ部分におけるレジスト５２の厚さ６０ｂの方が薄くなってしまうという問題がある。凹んだ部分のレジスト５２が薄くなると、エッチングを行なう際に、マスクとしての役割を果たすことができなくなるという問題が生じる。このように凹んだ部分においては、エッチングマージンが低下するという問題がある。
【００６８】
図２７は、キャパシタゲートに凹み部が形成された場合の他の不具合の説明図である。図２７（ａ）に示すように、層間酸化膜５５に、ホール部５４を形成して、内部に、プラグメタル５３を充填しようとする場合、ホール部５４の内部と同時に、層間酸化膜５５の表面にも、プラグメタル５３が配置される。この後に、ＣＭＰ（Chemical Mechanical Polishing）法などによって、不要なプラグメタル５３の除去および層間酸化膜５５の研磨を行なう。
【００６９】
この際、層間酸化膜５５にキャパシタゲートに対応する凹んだ部分が形成されていると、図２７（ｂ）に示すように、凹んだ部分に対応して、プラグメタル残５６が生じてしまうことがある。すなわち、層間酸化膜５５の表面から、プラグメタルを完全に除去することができず、残ってしまう部分が生じてしまうという問題がある。平坦化は、プラグメタル残が生じないように行なう必要があるため、平坦化を行なう際の平坦化マージンが低下するという問題がある。
【００７０】
しかし、本発明に基づく半導体記憶装置および半導体記憶装置の製造方法によれば、キャパシタゲートの表面の平坦性を向上させることができ、上記の写真製版マージン、エッチングマージンおよび平坦化マージンの低下を防止することができる。
【００７１】
（実施の形態３）
図２８から図３６を参照して、本発明に基づく実施の形態３における半導体記憶装置の製造方法について説明する。本実施の形態における半導体記憶装置の製造方法は、実施の形態１における半導体記憶装置（図１参照）の製造方法である。
【００７２】
図２８に示すように、実施の形態２の製造方法と同様に、Ｓｉ基板１の表面に分離凹部４および第１酸化膜としての酸化膜５を形成する。またＳｉ基板１の主表面には、パッド酸化膜２および窒化膜３を形成する。
【００７３】
次に、図２９に示すように、酸化膜５の表面および窒化膜３の表面に、窒化膜２９を形成する。窒化膜２９としては、ＳｉＮ膜のほかにＳｉＯＮ膜を形成しても構わない。
【００７４】
次に、図３０に示すように、全面エッチバックを行なって、窒化膜２９のうち窒化膜３の表面上に対応する部分および分離凹部４の底面に対応する部分を除去する。この工程により、分離凹部４の側面のみに対応する部分のみに窒化膜２９が形成される。
【００７５】
次に、図３１に示すように、窒化膜２９の内側および窒化膜３の表面に、第２酸化膜としての高密度プラズマ酸化膜６を成膜する。次に、高密度プラズマ酸化膜６の表面の平坦化を行なう。この工程によって、窒化膜２９および酸化膜５の表面に高密度プラズマ酸化膜６が形成される。すなわち、分離凹部４の内部に高密度プラズマ酸化膜６が形成される。
【００７６】
次に、図３２に示すように、窒化膜３および窒化膜２９の一部を除去する。窒化膜２９の除去は、パッド酸化膜２の外側の主表面を含む面よりも外側にある部分を除去するように行なう。さらに、分離凹部から離れるようにチャンネルカット層１０を形成する。
【００７７】
次に、図３３に示すように、写真製版工法によって、キャパシタを形成する部分に開口部を有するレジスト７を形成する。次に、レジスト７をマスクとして、高濃度注入を行なって、Ｓ／Ｄ拡散層と同じ型の導電層であるキャパシタ注入拡散層１１を形成する。キャパシタ注入拡散層１１の形成においては、窒化膜２９が形成されている部分に対応するように形成する。また、分離凹部４の深さ方向において、深さのほぼ全体にわたるように形成する。
【００７８】
次に、図３４に示すように、レジスト７を残したまま、高密度プラズマ酸化膜６および酸化膜５の間に挟まれている窒化膜を、熱リン酸などの周知のウェットエッチングによって除去する。窒化膜を除去することによって、高密度プラズマ酸化膜６と酸化膜５との間に間隙としての側壁開口部２７が形成される。
【００７９】
次に、図３５に示すように、レジスト７を除去した後に、パッド酸化膜２をＨＦなどのウェットエッチングによって除去する。この際に、側壁開口部２７にもウェットエッチング液が浸入するため、分離凹部４の側面および底面の一部に配置されている酸化膜５が除去される。すなわち、分離凹部４の側面および底面の一部が露出する。さらに、高密度プラズマ酸化膜６の露出している表面も一部がエッチングされるため、側壁開口部２７の幅が大きくなる。このように、分離凹部の内部に、酸化膜５と高密度プラズマ酸化膜６とによる分離酸化膜を形成する。
【００８０】
次に、図３６に示すように、実施の形態２と同様に、ゲート酸化膜１２、Ｓ／Ｄ拡散層１４、キャパシタゲート１５およびアクセスゲート１６などを形成する。実施の形態２と同様に、Ｓ／Ｄ拡散層の形成においては、犠牲酸化膜の形成およびウェットエッチングによる犠牲酸化膜の除去を行なう。犠牲酸化膜の除去の際には側壁開口部２７がさらに大きくなる。キャパシタゲート１５には、側壁開口部２７の内部に側壁開口部２７の形状に沿って、介在部３０が形成される。また、キャパシタゲート１５の表面は、平坦になるように形成される。
【００８１】
この後に、ゲート酸化膜１２のパターニングなどを行なって、図１に示す実施の形態１における半導体記憶装置を製造することができる。
【００８２】
このように、本実施の形態における製造方法によっても、実施の形態１における半導体記憶装置を製造することができる。また、キャパシタゲートの表面を平坦にすることができ、製造工程におけるプロセスマージンを大きくすることができる。この結果、生産性が向上するとともに、高品質な半導体記憶装置を製造することができる。
【００８３】
その他の製造方法については、実施の形態２における製造方法と同様である。
【００８４】
（実施の形態４）
図３７を参照して、本発明に基づく実施の形態４における半導体記憶装置について説明する。
【００８５】
図３７は、本実施の形態における半導体記憶装置の断面図である。分離酸化膜としての酸化膜９および高密度プラズマ酸化膜３２が、分離凹部４の途中の深さまで形成され、分離酸化膜の表面にキャパシタゲート３３が形成されていることは、比較例としての半導体記憶装置（図３参照）と同様である。キャパシタ注入拡散層２１が、キャパシタゲート３３が形成されている深さに対応するように形成されていることも、図３に示す比較例としての半導体記憶装置と同様である。
【００８６】
本実施の形態における半導体記憶装置のＳ／Ｄ拡散層およびキャパシタ注入拡散層は、Ｐ型になるように形成されている。また、キャパシタ注入拡散層２１の周りにＡｓ注入領域が形成されている。本実施の形態においては、Ａｓ注入層２８は、キャパシタ注入拡散層２１の真下に形成され、キャパシタ注入拡散層２１と一部分が重なるように形成されている。また、Ａｓ注入層２８は、分離凹部４の表面に沿うように形成されている。
【００８７】
その他の構成については、図３に示す比較例としての半導体記憶装置と同様である。
【００８８】
（作用・効果）
本実施の形態の半導体記憶装置においては、キャパシタ注入拡散層２１の周囲のうち、キャパシタゲートの側と反対側に、Ａｓ注入層２８が形成されている。この構成を採用することにより、ソフトエラーに対する耐性を強くすることができる。
【００８９】
ソフトエラーは、一般的に知られているように、α線がＳｉ基板の内部に飛び込んで、電子および正孔の対が発生して、その電子または正孔がＳ／Ｄ拡散層またはキャパシタ注入拡散層に移動することによって、電位変動が生じて誤動作が生じるものである。
【００９０】
本実施の形態のように、Ｐ型のキャパシタ注入拡散層と一部分が重なるように、Ｎ型のＡｓ注入領域が形成されていることによって、キャパシタ注入拡散層に対する正孔の進入経路を遮断することができる。すなわち、正孔がＡｓ注入領域に侵入した場合に、電子と正孔との再結合が生じて、キャパシタ注入拡散層に正孔が到達することを防止できる。
【００９１】
このように、本実施の形態における半導体記憶装置においては、Ａｓ注入領域をキャパシタ注入拡散層の周りに形成することにより、キャパシタ注入拡散層に侵入しようとする正孔を排除することができ、ソフトエラー耐性を強くすることができる。本実施の形態においては、Ａｓ注入層がキャパシタ注入拡散層の真下に形成されているが、特にこの形態に限られず、キャパシタ注入拡散層またはＳ／Ｄ拡散層の周りにＡｓ注入層が形成されていればよい。また、Ａｓ注入層は、キャパシタ注入領域の周りに形成されていれば、一部が重なっていても、一部が接していても、または、離れていても構わない。
【００９２】
また、本実施の形態における半導体記憶装置は、Ａｓ注入層２８の一部分が、キャパシタ注入拡散層２１と重なるように形成されている。この構成を採用することにより、キャパシタ注入拡散層とＡｓ注入層との接合容量を大きくすることができる。Ｎ型とＰ型との異なる不純物同士の接合面では、電位差が生じて空乏層が形成される。この空乏層の幅に依存して、接合容量が定まる。空乏層の厚さが厚くなると接合容量が低下して、逆に、空乏層の厚さが薄くなると接合容量が大きくなる。キャパシタ注入拡散層と一部が重なるように、Ａｓ注入層を形成することによって、不純物濃度を大きくすることができ、空乏層の幅を薄くして接合容量を大きくすることができる。
【００９３】
本実施の形態においては、Ａｓ注入層の一部分とキャパシタ注入拡散層の一部分とが重なっているが、特にこの形態に限られず、Ａｓ注入層とキャパシタ注入拡散層とが接していても接合容量を大きくすることができる。
【００９４】
さらに、本実施の形態における半導体記憶装置は、実施の形態５において説明するように、製造工程を容易にして、生産性を向上させることができる。
【００９５】
（実施の形態５）
図３８から図４３を参照して、本発明に基づく実施の形態５における半導体記憶装置の製造方法について説明する。本実施の形態における製造方法は、実施の形態４における半導体記憶装置（図３参照）の製造方法である。
【００９６】
図３８に示すように、Ｓｉ基板１の表面に分離凹部４、パッド酸化膜２、第１酸化膜としての酸化膜９および第２酸化膜としての高密度プラズマ酸化膜３２を比較例としての半導体記憶装置の製造方法と同様に形成する（図２０参照）。
【００９７】
次に、図３９に示すように、写真製版工法によって開口部４２を形成したレジスト７をパッド酸化膜２の表面に形成する。この後に、Ｓ／Ｄ拡散層と同じ型の導電層を形成するための高濃度注入を行なって、図４０に示すように、キャパシタ注入拡散層２１を形成する。キャパシタ注入拡散層２１の形成においては、後に形成する分離酸化膜の高さに応じた深さまで形成する。本実施の形態においては、分離凹部４の深さのほぼ半分程度まで、キャパシタ注入拡散層２１を形成する。
【００９８】
次に、図４０の矢印３８に示すように、Ｓｉ基板１の主表面に垂直な方向から、Ａｓの注入を行なう。実施の形態２の製造方法においては、Ａｓ注入を斜め注入で行なったが（図６参照）、本実施の形態においては、０°で注入を行なう。その後に、レジスト７を除去する。
【００９９】
図４１に示すように、Ａｓ注入を行なうことによって、高密度プラズマ酸化膜３２および酸化膜９のＳｉ基板１の主表面近傍に、Ａｓ注入領域４４を形成する。また、分離凹部４の側面に接するＳｉ基板１の内部に、Ａｓ注入層２８を形成する。Ａｓ注入の注入エネルギは、Ａｓ注入層２８の一部分が、キャパシタ注入拡散層２１の一部分と重なるように選択されることが好ましい。または、Ａｓ注入層２８と、キャパシタ注入拡散層２１とが隣接するように選択されることが好ましい。この方法を採用することにより、前述のようにソフトエラー耐性が大きく、また、Ｐ型不純物とＮ型不純物との接合面での接合容量が大きな半導体記憶装置を製造することができる。
【０１００】
次に、図４２に示すように、ＨＦによるウェットエッチングを行なって、パッド酸化膜２を除去するとともに、酸化膜９および高密度プラズマ酸化膜３２のうちＡｓ注入領域の部分を除去する。すなわち、Ａｓ注入領域が形成された高密度プラズマ酸化膜３２のうち上部、および分離凹部４の側面に形成された酸化膜９のうちＡｓ注入領域が形成された部分を除去する。本実施の形態においては、分離酸化膜となる高密度プラズマ酸化膜３２および酸化膜９は、分離凹部４のほぼ半分程度の深さまで残して、他の部分を除去する。Ａｓ注入においては、キャパシタの容量が大きくなるように、分離凹部の少なくとも一部の側面が露出するように注入を行なうことが好ましい。
【０１０１】
次に、図４３に示すように、比較例としての半導体記憶装置の製造方法と同様に、ゲート酸化膜１２や、キャパシタゲート３３の形成を行なう。さらに、層間酸化膜の形成などを行なって、図３７に示す実施の形態４における半導体記憶装置を製造することができる。
【０１０２】
このように、本実施の形態における製造方法によれば、実施の形態４における半導体記憶装置を製造することができる。
【０１０３】
また、本実施の形態の半導体記憶装置の製造方法においては、分離酸化膜となる高密度プラズマ酸化膜の一部をエッチングによって除去する工程を別に行なう必要がなく、パッド酸化膜の除去と同時に、自己整合的に高密度プラズマ酸化膜のエッチングを行なうことができる。すなわち、パッド酸化膜の除去と同時に、分離凹部の側面を露出させることができ、生産性が向上するとともに、高品質な半導体記憶装置を提供することができる。
【０１０４】
本実施の形態の半導体記憶装置の製造方法においては、分離凹部の露出量を、Ａｓ注入量によって任意に設定することができる。すなわち、Ａｓ注入量を多くすることにより、分離酸化膜の厚さを薄くすることができ、キャパシタの容量を大きくすることができる。または、Ａｓ注入量を少なくすることにより、分離酸化膜の厚さを厚くすることができ、キャパシタの容量を小さくすることができる。
【０１０５】
その他の製造方法については、比較例としての製造方法と同様であるので、ここでは説明を繰り返さない。
【０１０６】
なお、今回開示した上記実施の形態はすべての点で例示であって制限的なものではない。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更を含むものである。
【図面の簡単な説明】
【０１０７】
【図１】本発明に基づく実施の形態１における半導体記憶装置の断面図である。
【図２】本発明に基づく実施の形態１における半導体記憶装置の概略平面図である。
【図３】比較例としての半導体記憶装置の断面図である。
【図４】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第１工程説明図である。
【図５】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第２工程説明図である。
【図６】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第３工程説明図である。
【図７】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第４工程説明図である。
【図８】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第５工程説明図である。
【図９】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第６工程説明図である。
【図１０】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第７工程説明図である。
【図１１】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第８工程説明図である。
【図１２】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第９工程説明図である。
【図１３】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第１０工程説明図である。
【図１４】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第１１工程説明図である。
【図１５】本発明に基づく実施の形態２における半導体記憶装置の製造方法の第１２工程説明図である。
【図１６】酸化膜に、Ａｓが注入されたときのエッチングレートを説明するグラフである。
【図１７】比較例としての半導体記憶装置の製造方法の第１工程説明図である。
【図１８】比較例としての半導体記憶装置の製造方法の第２工程説明図である。
【図１９】比較例としての半導体記憶装置の製造方法の第３工程説明図である。
【図２０】比較例としての半導体記憶装置の製造方法の第４工程説明図である。
【図２１】比較例としての半導体記憶装置の製造方法の第５工程説明図である。
【図２２】比較例としての半導体記憶装置の製造方法の第６工程説明図である。
【図２３】比較例としての半導体記憶装置の製造方法の第７工程説明図である。
【図２４】比較例としての半導体記憶装置の製造方法の第８工程説明図である。
【図２５】比較例としての半導体記憶装置の製造方法の第９工程説明図である。
【図２６】比較例としての半導体記憶装置の製造方法の問題点を説明する拡大概略断面図である。
【図２７】（ａ）および（ｂ）は、比較例としての半導体記憶装置の製造方法の不具合を説明する拡大概略断面図である。
【図２８】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第１工程説明図である。
【図２９】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第２工程説明図である。
【図３０】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第３工程説明図である。
【図３１】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第４工程説明図である。
【図３２】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第５工程説明図である。
【図３３】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第６工程説明図である。
【図３４】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第７工程説明図である。
【図３５】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第８工程説明図である。
【図３６】本発明に基づく実施の形態３における半導体記憶装置の製造方法の第９工程説明図である。
【図３７】本発明に基づく実施の形態４における半導体記憶装置の断面図である。
【図３８】本発明に基づく実施の形態５における半導体記憶装置の製造方法の第１工程説明図である。
【図３９】本発明に基づく実施の形態５における半導体記憶装置の製造方法の第２工程説明図である。
【図４０】本発明に基づく実施の形態５における半導体記憶装置の製造方法の第３工程説明図である。
【図４１】本発明に基づく実施の形態５における半導体記憶装置の製造方法の第４工程説明図である。
【図４２】本発明に基づく実施の形態５における半導体記憶装置の製造方法の第５工程説明図である。
【図４３】本発明に基づく実施の形態５における半導体記憶装置の製造方法の第６工程説明図である。
【符号の説明】
【０１０８】
１  Ｓｉ基板、２  パッド酸化膜、３  窒化膜、４  分離凹部、５，９  酸化膜、６，３２  高密度プラズマ酸化膜、７  レジスト、１０  チャンネルカット層、１１，２１  キャパシタ注入拡散層、１２，１２ａ  ゲート酸化膜、１２ｂ，１２ｃ  キャパシタ酸化膜、１３  ゲート電極膜、１４，２４  Ｓ／Ｄ拡散層、１５，３３  キャパシタゲート、１６  アクセスゲート、１７  サイドウォール絶縁膜、１８  層間酸化膜、１９  コンタクト、２０  ビット線、２３  レジスト、２５  分離開口部、２６  Ａｓ注入酸化膜、２７  ＳＴＩ側壁開口部、２８  Ａｓ注入層、２９  窒化膜、３０  介在部、３１  凹み部、３５，３６  分離酸化膜、３７，３８，３９  矢印、４１  Ａｓ注入領域、４２  開口部、４３  活性領域、４４  Ａｓ注入領域、４５  分離領域、５１  配線層、５２  レジスト、５３  プラグメタル、５４  ホール部、５５  層間酸化膜、５６  プラグメタル残、５７ａ，５７ｂ  位置、６０ａ，６０ｂ  厚さ。
【図１】
2005311173.tif 000003
【図２】
2005311173.tif 000004
【図３】
2005311173.tif 000005
【図４】
2005311173.tif 000006
【図５】
2005311173.tif 000007
【図６】
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【図７】
2005311173.tif 000009
【図８】
2005311173.tif 000010
【図９】
2005311173.tif 000011
【図１０】
2005311173.tif 000012
【図１１】
2005311173.tif 000013
【図１２】
2005311173.tif 000014
【図１３】
2005311173.tif 000015
【図１４】
2005311173.tif 000016
【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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