(57)【要約】【課題】  共用ビット線や共用ワード線等の共用接続を備える３次元クロスポイント型可変抵抗メモリアレイを備えた不揮発性記憶装置を提供する。【解決手段】  ３次元クロスポイント型可変抵抗メモリアレイは、メモリセル３０の記憶ビットを読み出すビット線と接続する電流検知器３２を備え、多層メモリアレイとして構成される。ビット線またはワード線として機能する電極が、各メモリアレイ層間で互いに接続する。【選択図】    図２
2005311322.tif 000002
【特許請求の範囲】
【請求項１】
ａ）  基板、
ｂ）  前記基板の上に形成された複数の下部電極、
ｃ）  前記複数の下部電極の上に形成された複数の上部電極、
ｄ）  前記複数の下部電極と前記複数の上部電極の間に、前記上部電極と前記下部電極と交差するように位置し、前記上部電極及び前記下部電極との各交差箇所にクロスポイントを形成する複数の中間部電極、
ｅ）  前記複数の下部電極と前記複数の中間部電極との間の前記各クロスポイントに形成された第１抵抗メモリ材料、
ｆ）  前記複数の上部電極と前記複数の中間部電極との間の前記各クロスポイントに形成された第２抵抗メモリ材料、及び、
ｇ）  前記複数の上部電極、前記複数の下部電極、または、前記複数の中間部電極と接続する複数の電流検知器、
を備えてなることを特徴とするクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項２】
前記複数の下部電極が、前記複数の下部電極の上にペロブスカイト材料がエピタキシャル成長可能な下部電極材料からなることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項３】
前記下部電極材料が、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）であることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項４】
前記下部電極材料が、白金またはイリジウムであることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項５】
前記第１抵抗メモリ材料が、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料であることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項６】
前記第１抵抗メモリ材料が、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）であることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項７】
前記第１抵抗メモリ材料が、Ｇｄ１−ＸＣａＸＢａＣｏ２０５＋５であることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項８】
前記複数の電流検知器が、共用ビット線として機能する前記複数の中間部電極と接続することを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項９】
前記複数の電流検知器が前記複数の上部電極と前記複数の下部電極と接続し、
前記複数の中間部電極が共用ワード線として用いられることを特徴とする請求項１に記載のクロスポイント型可変抵抗メモリアレイのメモリ構造。
【請求項１０】
ａ）  基板を準備する工程、
ｂ）  前記基板上にシリコン酸化物層を堆積し、平坦化する工程、
ｃ）  前記シリコン酸化物層上に電極材料を堆積する工程、
ｄ）  前記電極材料上に、抵抗メモリ材料と第２電極材料を堆積する工程、
ｅ）  前記第２電極材料と前記抵抗メモリ材料を、前記電極材料が露出するまでパターニングする工程、
ｆ）  前記電極材料が第１の方向に延伸する電極パターンとなるようにパターニングする工程、
ｇ）  更にシリコン酸化物を堆積し、当該堆積したシリコン酸化物を前記第２電極材料が露出するまで平坦化する工程、
ｈ）  更に電極材料を堆積する工程、及び、
ｉ）  工程（ｄ）から工程（ｇ）を、２回目の工程（ｆ）において前記電極材料が第２の方向に延伸する電極パターンとなるようにパターニングすることにより、繰り返す工程、を有し、
前記各工程により第１の２層メモリアレイが形成されることを特徴とするクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１１】
更に、工程（ｂ）から工程（ｉ）を繰り返すことにより、第２の２層メモリアレイを前記第１の２層メモリアレイ上に形成することを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１２】
前記シリコン酸化物層の膜厚が、およそ１００ｎｍから２００ｎｍの範囲内にあることを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１３】
前記電極材料が、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）であることを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１４】
前記電極材料が白金またはイリジウムであることを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１５】
前記抵抗メモリ材料が、ペロブスカイト材料であることを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１６】
前記ペロブスカイト材料が、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料であることを特徴とする請求項１５に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１７】
前記ペロブスカイト材料が、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）であることを特徴とする請求項１６に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１８】
前記ペロブスカイト材料が、Ｇｄ１−ＸＣａＸＢａＣｏ２０５＋５であることを特徴とする請求項１６に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項１９】
前記工程（ｇ）におけるシリコン酸化物層を平坦化する工程が、化学機械研磨（ＣＭＰ）によってなされることを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項２０】
前記第１の方向と前記第２の方向に夫々延伸する各電極パターンによって、クロスポイント型メモリアレイを構成する各電極が形成されることを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項２１】
前記工程（ａ）の前に、周辺回路を形成することを特徴とする請求項１０に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項２２】
前記第２の２層メモリアレイの少なくとも１つの電極と前記第１の２層メモリアレイの少なくとも１つの電極とを接続するビアの形成を含むことを特徴とする請求項１１に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項２３】
前記ビアによって接続された前記各電極が共用ビット線を形成することを特徴とする請求項２２に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【請求項２４】
前記ビアによって接続された前記各電極が共用ワード線を形成することを特徴とする請求項２２に記載のクロスポイント型可変抵抗メモリアレイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性のクロスポイント型可変抵抗メモリアレイに関し、より具体的には、電気的パルスの印加により抵抗変化を生じさせるクロスポイント型可変抵抗メモリアレイのメモリ構造と製造方法に関する。
【背景技術】
【０００２】
本発明の背景技術として、米国特許出願番号１０／７９４，３０８号及び同出願を基礎とする特許出願２００５−５７２１５号“電気的に書込み可能なクロスポイント型不揮発性可変抵抗記憶装置及びクロスポイント型可変抵抗メモリアレイの読み出し方法”がある。この背景技術では、低入力インピーダンス電流検知器の使用により、クロスポイント型メモリアレイ内の複数のメモリセルで、非選択メモリセルからの過剰な読み出し妨害の影響を受けることなく、１本のビット線を共用させることが可能であることが示されている。
【０００３】
更に、本発明の背景技術として、米国特許第６，５６９，７４５号“共用ビット線を備えるクロスポイント型メモリアレイ”（特許文献１）がある。特許文献１では、１本のビット線を、隣接する２本のワード線で共用する方法、及び、クロスポイント型メモリアレイ製造方法が開示されている。
【０００４】
【特許文献１】米国特許第６，５６９，７４５号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、共用ビット線や共用ワード線等の共用接続を備える３次元クロスポイント型可変抵抗メモリアレイを備えた不揮発性記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、
ａ）  基板、
ｂ）  前記基板の上に形成された複数の下部電極、
ｃ）  前記複数の下部電極の上に形成された複数の上部電極、
ｄ）  前記複数の下部電極と前記複数の上部電極の間に、前記上部電極と前記下部電極と交差するように位置し、前記上部電極及び前記下部電極との各交差箇所にクロスポイントを形成する複数の中間部電極、
ｅ）  前記複数の下部電極と前記複数の中間部電極との間の前記各クロスポイントに形成された第１抵抗メモリ材料、
ｆ）  前記複数の上部電極と前記複数の中間部電極との間の前記各クロスポイントに形成された第２抵抗メモリ材料、及び、
ｇ）  前記複数の上部電極、前記複数の下部電極、または、前記複数の中間部電極と接続する複数の電流検知器、を備えてなることを特徴とする。
【０００７】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記複数の下部電極が、前記複数の下部電極の上にペロブスカイト材料がエピタキシャル成長可能な下部電極材料からなることを特徴とする。
【０００８】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記下部電極材料が、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）であることを特徴とする。
【０００９】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記下部電極材料が、白金またはイリジウムであることを特徴とする。
【００１０】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記第１抵抗メモリ材料が、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料であることを特徴とする。
【００１１】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記第１抵抗メモリ材料が、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）であることを特徴とする。
【００１２】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記第１抵抗メモリ材料が、Ｇｄ１−ＸＣａＸＢａＣｏ２０５＋５であることを特徴とする。
【００１３】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記複数の電流検知器が、共用ビット線として機能する前記複数の中間部電極と接続することを特徴とする。
【００１４】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造は、前記複数の電流検知器が前記複数の上部電極と前記複数の下部電極と接続し、前記複数の中間部電極が共用ワード線として用いられることを特徴とする。
【００１５】
上記目的を達成するための本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、
ａ）  基板を準備する工程、
ｂ）  前記基板上にシリコン酸化物層を堆積し、平坦化する工程、
ｃ）  前記シリコン酸化物層上に電極材料を堆積する工程、
ｄ）  前記電極材料上に、抵抗メモリ材料と第２電極材料を堆積する工程、
ｅ）  前記第２電極材料と前記抵抗メモリ材料を、前記電極材料が露出するまでパターニングする工程、
ｆ）  前記電極材料が第１の方向に延伸する電極パターンとなるようにパターニングする工程、
ｇ）  更にシリコン酸化物を堆積し、当該堆積したシリコン酸化物を前記第２電極材料が露出するまで平坦化する工程、
ｈ）  更に電極材料を堆積する工程、及び、
ｉ）  工程（ｄ）から工程（ｇ）を、２回目の工程（ｆ）において前記電極材料が第２の方向に延伸する電極パターンとなるようにパターニングすることにより、繰り返す工程、を有し、前記各工程により第１の２層メモリアレイが形成されることを特徴とする。
【００１６】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、更に、工程（ｂ）から工程（ｉ）を繰り返すことにより、第２の２層メモリアレイを前記第１の２層メモリアレイ上に形成することを特徴とする。
【００１７】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記シリコン酸化物層の膜厚が、およそ１００ｎｍから２００ｎｍの範囲内にあることを特徴とする。
【００１８】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記電極材料が、ＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏ７）であることを特徴とする。
【００１９】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記電極材料が白金またはイリジウムであることを特徴とする。
【００２０】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記抵抗メモリ材料が、ペロブスカイト材料であることを特徴とする。
【００２１】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記ペロブスカイト材料が、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料であることを特徴とする。
【００２２】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記ペロブスカイト材料が、Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）であることを特徴とする。
【００２３】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記ペロブスカイト材料が、Ｇｄ１−ＸＣａＸＢａＣｏ２０５＋５であることを特徴とする。
【００２４】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記工程（ｇ）におけるシリコン酸化物層を平坦化する工程が、化学機械研磨（ＣＭＰ）によってなされることを特徴とする。
【００２５】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記第１の方向と前記第２の方向に夫々延伸する各電極パターンによって、クロスポイント型メモリアレイを構成する各電極が形成されることを特徴とする。
【００２６】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記工程（ａ）の前に、周辺回路を形成することを特徴とする。
【００２７】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記第２の２層メモリアレイの少なくとも１つの電極と前記第１の２層メモリアレイの少なくとも１つの電極とを接続するビアの形成を含むことを特徴とする。
【００２８】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記ビアによって接続された前記各電極が共用ビット線を形成することを特徴とする。
【００２９】
更に、本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法は、前記ビアによって接続された前記各電極が共用ワード線を形成することを特徴とする。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造及び製造方法について、図面に基づいて説明する。
【００３１】
図１は、共用中間部電極を有するクロスポイント型可変抵抗メモリアレイ領域１０の概略構造を示す等角投影図である。本実施形態におけるメモリアレイ領域１０は、基板１２を備え、その上部に複数の下部電極１４が形成されている。第１酸化物層１６が、基板１２と下部電極１４の上に形成され、複数の中間部電極１８が、当該第１酸化物層１６の上に形成されている。第２酸化物層２０が、複数の中間部電極１８の上に形成され、複数の上部電極２２が、当該第２酸化物層２０の上に形成されている。保護層２４が、複数の上部電極２２の上に形成されている。図１より明らかなように、クロスポイント構造は、下部電極１４と中間部電極１８との間、並びに、上部電極２２と中間部電極１８との間に夫々形成される。
【００３２】
本実施形態におけるメモリアレイでは、複数の中間部電極１８はビット線として機能し、一方、複数の下部電極１４は第１ワード線として、また複数の上部電極２２は第２ワード線として夫々機能する。このように、２組のワード線は１組のビット線を共用する。低クロストーク版では、複数の第１ワード線（下部電極１４）と複数のビット線（中間部電極１８）を夫々のエッチングされたクロスポイントで接続するペロブスカイト材料を堆積できるよう第１酸化物層１６がエッチングされる。同様の構造を複数のビット線（中間部電極）１８と複数の第２ワード線（上部電極２２）との間に形成することができる。或いは、第１酸化物層１６と第２酸化物層２０の代わりに連続的な活性領域を使用することもできる。
【００３３】
別実施形態として、複数の中間部電極１８は１組のワード線として機能し、一方、複数の上部電極２２と複数の下部電極１４は、夫々が各１組のビット線として機能する。この場合、読み出し電圧が複数のワード線の内の１本のワード線に印加された場合、適切なメモリセルが、基本的に複数の上部電極及び複数の下部電極を同時に介して読み出される。
【００３４】
“上部”、“中間部”及び“下部”と言う用語は、図面を参照した説明の簡略化のためであり、特定の定位が要求されているものと解釈されるべきではなく、本デバイスは、製造及び動作の間、如何なる空間定位にあってもよいと想定できる。
【００３５】
図１は、メモリアレイ領域のみを示した概略図である。実際の記憶装置では、基板１２、下部電極１４、中間部電極１８、及び、上部電極２２は、メモリアレイ領域１０外の他のデバイス構造を持つその他の領域へ延伸してもよい。
【００３６】
図２は、１つの可変抵抗素子からなるメモリセルを３×３のアレイ状に配列したメモリアレイを２層備えるクロスポイント型可変抵抗メモリアレイの一構成例を示す回路図である。ワード線はＷｎｍで示され、ｎはワード線の層のレベルを、ｍは同一層内のワード線の番号を夫々表す。ビット線はＢｕで示され、ｕはビット線の番号を表す。各メモリセル（可変抵抗素子）３０はＲｕｎｍで示される。ワード線Ｗ１１は、第１層上の第１ワード線で、Ｒｕ１１で示す複数のメモリセルと接続している。同様に、ワード線Ｗ２１は、第２層上の第１ワード線で、Ｒｕ２１で示す複数のメモリセルと接続している。従って、メモリセルＲ１１１はワード線Ｗ１１とビット線Ｂ１間に接続されており、一方、メモリセルＲ１２１はワード線Ｗ２１とビット線Ｂ１間に接続されている。各ビット線は、電流検知モードまたはトランスインピーダンスモードで構成される演算増幅器（オペアンプ）からなる電流検知器３２に接続される。電流検知器は、例えば、オペアンプ回路、奇数段カスケード接続のインバータ回路、差動増幅器、及び、単純な構造のＣＭＯＳ回路の何れかで構成される。
【００３７】
上述と同様の別実施形態として、１本のワード線が２層の夫々のビット線にアクセス可能に構成することも可能である。図３は、１つの可変抵抗素子からなるメモリセルを３×３のアレイ状に配列したメモリアレイを２層備えるクロスポイント型可変抵抗メモリアレイの別構成例を示す回路図である。ビット線はＢｎｍで示され、ｎはビット線の層のレベルを、ｍは同一層内のビット線の番号を夫々表す。ワード線はＷｕで示され、ｕはワード線の番号を表す。各メモリセル（可変抵抗素子）３０はＲｕｎｍで示される。ビット線Ｂ１１は、第１層上の第１ビット線で、Ｒｕ１１で示す複数のメモリセルと接続している。同様に、ビット線Ｂ２１は、第２層上の第１ビット線で、Ｒｕ２１で示す複数のメモリセルと接続している。従って、メモリセルＲ１１１はワード線Ｗ１とビット線Ｂ１１間に接続されており、一方、メモリセルＲ１２１はワード線Ｗ１とビット線Ｂ２１間に接続されている。各ビット線は電流検知器３２に接続される。
【００３８】
図４は、中間部電極１８に沿った断面における、当該中間部電極１８が共用されるクロスポイント型可変抵抗メモリアレイ領域１０の概略構造を示す断面図である。各第１下部電極１４と各第１上部電極２２は、メモリセル３０を介して第１中間部電極１８に夫々接続する。
【００３９】
図５は、中間部電極１８、３８に沿った断面における、当該中間部電極１８，３８が共用されるクロスポイント型可変抵抗メモリアレイ領域１０の概略構造を示す断面図である。各第１下部電極１４と各第１上部電極２２は、メモリセル３０を介して第１中間部電極１８に夫々接続する。図５では、第２層メモリアレイも図示されている。第２層メモリアレイは、第２中間部電極３８を備える。各第２下部電極３４と各第２上部電極４２は、メモリセル３０を介して第２中間部電極３８に夫々接続する。図５に示すように、第１中間部電極１８と第２中間部電極３８はビア４０を介して互いに接続している。
【００４０】
本実施形態におけるメモリアレイでは、第１中間部電極１８と第２中間部電極３８はビア４０を介して互いに接続し、共用ビット線として機能する。これにより、各メモリセルの記憶ビットは、各上部電極と各下部電極がワード線として夫々機能するメモリアレイ構造内の対応する何れかのレベルの何れかのワード線を選択することにより、ビット線に接続する電流検知器（図示せず）により読み出される。
【００４１】
別実施形態におけるメモリアレイでは、第１中間部電極１８と第２層中間部電極３８はビア４０を介して互いに接続し、共用ワード線として機能する。これにより、各メモリセルの記憶ビットは、読み出し電圧を１本のワード線に印加し、各上部電極と各下部電極がビット線として夫々機能するメモリアレイ構造内の複数レベルから対応するビット線を読み出すことにより、読み出し可能である。
【００４２】
別実施形態では、第１中間部電極１８と第２層中間部電極３８はビア４０を介して接続しない。各組のメモリアレイは、夫々が１つの中間部電極と接続する２層のメモリセルを備え、夫々独立したメモリアレイとして機能する。これらのメモリアレイを更に積み重ね、記録密度の最適化を図ることが可能である。更に別実施形態では、或る組のメモリアレイが１層のメモリアレイで形成されていてもよい。
【００４３】
上述の種々の実施形態及びメモリアレイ構造は、当業者によりメモリ構造の設計過程において、適宜、選択、組み合わせ、或いは、適合されることにより、１または複数の実施形態を具備するハイブリッド型メモリ構造の構築を可能とする。
【００４４】
次に、多層クロスポイント型可変抵抗メモリアレイの製造方法を説明する。図６は、所定の初期処理後のクロスポイント型可変抵抗メモリアレイ領域１０の概略構造を示す断面図である。ビット線に接続する電流検知器を含む周辺回路は、メモリアレイ領域１０の形成前に形成される。一実施形態のメモリアレイ構造では、上記周辺回路の一部が、メモリアレイが形成される領域の下部に形成される。メモリアレイ領域１０は、場合により周辺回路（図示せず）を含む基板１２を有して形成される。シリコン酸化物層１３は、基板１２上を覆うように堆積され平坦化される。本実施形態における本発明の製造方法では、シリコン酸化物層１３は、およそ１００ｎｍから２００ｎｍの範囲の膜厚を有し、化学機械研磨（ＣＭＰ）によって平坦化される。第１下部電極材料１１４が堆積され、続いて抵抗メモリ材料１１７、メタル層１１８、及び、ハードマスクが（図示せず）が順次堆積される。
【００４５】
基板１２は、ＬａＡｌＯ３、Ｓｉ、ＴｉＮ等の非結晶質、多結晶質または結晶質の何れの基板材料で形成されても構わない。
【００４６】
下部電極材料１１４は、導電性酸化物またはその他の導電性材料により形成される。一好適な実施例として、該導電性材料は、その上側にペロブスカイト材料のエピタキシャル成長を可能にするＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）であり、別の好適例としての該導電性材料は白金またはイリジウムである。
【００４７】
抵抗メモリ材料１１７は、電気信号によりその抵抗変化を生じさせる材料からなる。抵抗メモリ材料１１７は、巨大磁性抵抗（ＣＭＲ：ｃｏｌｏｓｓａｌ  ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）材料、高温超伝導（ＨＴＳＣ：ｈｉｇｈ  ｔｅｍｐｅｒａｔｕｒｅ  ｓｕｐｅｒｃｏｎｄｕｃｔｉｖｉｔｙ）材料、或いは、一般式Ｐｒ１−ＸＣａＸＭｎＯ３（ＰＣＭＯ）で表される材料（例えば、Ｐｒ０．７Ｃａ０．３ＭｎＯ３）等のペロブスカイト構造を有する材料が好適である。また、抵抗メモリ材料１１７として、Ｇｄ１−ＸＣａＸＢａＣｏ２０５＋５、例えば、Ｇｄ０．７Ｃａ０．３ＢａＣｏ２０５＋５も好適である。抵抗メモリ材料１１７は、パルスレーザ堆積法、ＲＦスパッタリング法、電子ビーム蒸着法、熱蒸着法、有機金属堆積法、ゾル・ゲル法、有機金属気相成長法等の適切な成膜技法を使って堆積することができる。
【００４８】
メタル層１１８は上部電極を形成する。本実施形態における本発明の製造方法では、該メタル層は、最初に、上部電極の所望の膜厚の半分の膜厚で堆積される。メタル層１１８は、導電性材料、好ましくはＹＢａ２Ｃｕ３Ｏ７（ＹＢＣＯ）、白金、イリジウム、銅、銀、金で形成される。
【００４９】
ハードマスクはＴｉＮ，ＳｉＮまたはＳｉＯ２等の好適材料を使用する。
【００５０】
次に、フォトレジストを塗布し、パターニングする。図７に示すように、ドライエッチングで、ハードマスク、メタル層１１８及び抵抗メモリ材料１１７を下部電極材料１１４が露出するまでエッチングする。本実施形態における本発明の製造方法では、当該エッチング処理により、メモリセル３０が各別に柱状に形成される。
【００５１】
更に、フォトレジストを塗布し、パターニングする。次に、図８の平面図に示すように下部電極材料１１４をエッチングし、下部電極１４を形成する。
【００５２】
別実施形態においては、１回目のパターニングとエッチング処理により、細長い形状（ストリップ状）に、抵抗メモリ材料１１７とメタル層１１８を形成する。次に、フォトレジストを塗布し、パターニングし、更に、メタル層１１８、抵抗メモリ材料１１７及び下部電極材料１１４を貫通するように２回目のエッチング処理を行い、下部電極１４を形成する（図８の上面図に示す通り）。その結果、メモリセルが各別に柱状に形成される。この別実施形態では、メモリセルに対し下部電極１４との自己整合を提供する。
【００５３】
次に、シリコン酸化物層１１６が堆積され、平坦化される。ハードマスクは、シリコン酸化物層を堆積する前に除去されるか、或いは平坦化処理で除去される。図９に示すように、シリコン酸化物層１１６は、メタル層１１８が露出するまで平坦化する。本実施形態における本発明の製造方法では、シリコン酸化物１１６は、下部電極材料１１４、メモリ材料１１７及びメタル層１１８を合わせた厚さのおよそ１．５倍の膜厚になるように堆積され、化学機械研磨（ＣＭＰ）を使って平坦化される。
【００５４】
次に、図１０に、シリコン酸化物層１１６を堆積し、平坦化した後のメモリアレイ１０の上面図を示す。その上部にメタル層１１８を含むメモリセルは各別に分離して形成されている。
【００５５】
次に、図１１に示すように、別のメタル層１１９と抵抗メモリ材料１２７と上部メタル層１２２が堆積され、ハードマスク（図示せず）もまた堆積される。
【００５６】
フォトレジストの堆積とパターニングの工程がその後繰り返される。尚、パターニングの位置は、メタル層１１９が、下部電極１４と異なる角度（できれば下部電極１４と直角）に電極を形成するように変更される。この処理の結果、図１２に示すように、第２層目のメモリセル３０が各別に柱状に形成される。
【００５７】
次に、図１３に示すように、第２シリコン酸化物層２１６が堆積され平坦化される。更にその上に別のメタル層が堆積されパターニングされ、上部電極２２を完成する。この処理により、共用中間部電極と接続する２層のメモリセル群からなる第１組のメモリアレイが形成される。
【００５８】
次に、図１４に示すように、シリコン酸化物層１１３が、該第１組のメモリアレイを覆うように堆積され平坦化される。本実施形態における本発明の製造方法では、シリコン酸化物層１１３は、およそ１００ｎｍから２００ｎｍの範囲の膜厚を有し、ＣＭＰにより平坦化される。図１５に示すように、１組のクロスポイント型可変抵抗メモリアレイの形成処理を更に実施して、多層クロスポイント型可変抵抗メモリアレイが形成される。当該処理を繰り返し行うことにより、所望の多層クロスポイント型可変抵抗メモリアレイを形成することができる。
【００５９】
別実施形態として、多層クロスポイント型可変抵抗メモリアレイの各組のメモリアレイは、特許文献１（米国特許第６，５６９，７４５号明細書）に開示された処理工程により形成されてもよい。
【００６０】
上述の図５で説明した通り、複数の中間部電極は、適宜にビアによって相互に接続し、周辺回路を共用するため共用ビット線または共用ワード線として機能させることもできる。
【００６１】
以上、本発明に係るクロスポイント型可変抵抗メモリアレイのメモリ構造及び製造方法の実施形態につき詳細に説明したが、本発明はこれらの実施形態に限定されるものではなく、特許請求の範囲で示される本発明の趣旨に基づいて適宜変更可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明に係る共用中間部電極を有するクロスポイント型可変抵抗メモリアレイ領域の概略構造を示す等角投影図
【図２】共用ビット線を備える２層メモリアレイの構造を示す回路図
【図３】共用ワード線を備える２層メモリアレイの構造を示す回路図
【図４】２層メモリアレイの構造を示す断面図
【図５】夫々の中間部電極がビアを介して接続する２組の２層メモリアレイの構造を示す断面図
【図６】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図７】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図８】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す平面図
【図９】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図１０】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す平面図
【図１１】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図１２】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図１３】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図１４】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【図１５】本発明に係るクロスポイント型可変抵抗メモリアレイの製造方法の処理過程にあるメモリ構造を示す断面図
【符号の説明】
【００６３】
１０：    クロスポイント型可変抵抗メモリアレイ
１２：    基板
１３，１１３，１１６：    シリコン酸化物層
１４：    （第１）下部電極
１６：    第１酸化物層
１８：    （第１）中間部電極
２０：    第２酸化物層
２２：    （第１）上部電極
２４：    保護層
３０：    （第１）メモリセル、第２メモリセル
３２：    電流検知器
３４：    第２下部電極
３８：    第２中間部電極
４０：    ビア
４２：    第２上部電極
１１４：  第１下部電極材料
１１７，１２７：  抵抗メモリ材料
１１８，１１９，１２２：  メタル層
２１６：  第２シリコン酸化物層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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