(57)【要約】【課題】  テストの容易化とコストの低減を可能にする半導体装置を提供する。【解決手段】  マイクロコンピュータなどに搭載されたアナログモジュール（ＤＡＣ回路１）に、そのアナログモジュールをテストするためのテスト回路（ＤＡＣテスト回路２）を付加し、前記ＤＡＣテスト回路２内に、制御コマンドによって前記ＤＡＣ回路１を単独でテストできる状態に設定する機能や、前記制御コマンドによって前記ＤＡＣ回路１に対して任意のテストパターンを発生する機能などを備える。【選択図】  図１
2005114621.tif 000002
【特許請求の範囲】
【請求項１】
アナログモジュールとそれに付加されたテスト回路とを有する半導体装置であって、
前記テスト回路は、
制御コマンドが入力された際に、前記制御コマンドを解釈する手段と、
前記制御コマンドの解釈結果に対応して前記アナログモジュールを、単体としてテストできる状態に移行させる手段とを有することを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記制御コマンドは、４チャネルから８チャネルを使用したスタティック信号であることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記アナログモジュールは、ＡＤＣ回路とＤＡＣ回路とを含むことを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記テスト回路は、さらに、前記ＤＡＣ回路に対してテストパターンを入力する手段を有し、
前記テストパターンを入力する手段は、
前記テストパターンを蓄えるメモリ部と、
前記制御コマンドを解釈する手段での解釈結果に応じて先頭アドレスを設定し、前記メモリ部に蓄えられている前記テストパターンを前記先頭アドレスより順次読み出す制御回路とを有することを特徴とする半導体装置。
【請求項５】
請求項３または４記載の半導体装置において、
前記テスト回路は、さらに、前記制御コマンドを解釈する手段での解釈結果に応じて前記ＡＤＣ回路の出力信号となるパラレル信号をシリアル信号に変換する手段を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、ＤＦＴ（Ｄｅｓｉｇｎ  Ｆｏｒ  Ｔｅｓｔａｂｉｌｉｔｙ）回路とアナログ回路を含む半導体装置に適用して有効な技術に関する。
【背景技術】
【０００２】
本発明者が検討したところによれば、アナログ回路向けのＤＦＴ回路に関しては、以下のような技術が考えられる。
【０００３】
例えば、テスト用に設けられた状態設定用の外部入出力端子に信号を印加することで、マイクロコンピュータなどに搭載されたアナログモジュールを、単体としてテストできる状態（以降テストモードと称す）に移行させるＤＦＴ回路などが実在している。すなわち、このＤＦＴ回路は、テストモードでの入出力と通常動作時での入出力を切り替えるセレクタ回路などを有し、前記セレクタ回路での選択を前記状態設定用の外部入出力端子で行えるようにしている。
【０００４】
前記状態設定用の外部入出力端子でテストモードを選択した際には、アナログモジュールの内部入出力端子がテスト用に設けられたパターン入出力用の外部入出力端子に引き出される。そして、テスタなどの半導体検査装置を用いて、そのパターン入出力用の外部入出力端子によりテストパターンを入力して検査を行う。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、前記のようなアナログ回路向けのＤＦＴ回路の技術について、本発明者が検討した結果、以下のようなことが明らかとなった。
【０００６】
近年、ＳＯＣ（Ｓｙｓｔｅｍ  Ｏｎ  ａ  Ｃｈｉｐ）やマイクロコンピュータなどでは、搭載モジュールの多種多様化に伴い、それらのテスト方法およびテストコストなどが重要となってきている。とりわけ、アナログモジュールなどでは、背景技術で述べたような方法でテストが行われるが、この場合においては、次のような問題が考えられる。
【０００７】
まずは、テスト設計開発期間に伴うコストの増大などが挙げられる。通常、ＤＦＴ回路を設計する際には、各製品毎に、その内部仕様に合わせた設計が行われる。このため、各製品毎のピン配置や内部回路などの相違によって、各製品毎に個別にＤＦＴ回路の設計が行われる。これによって、テストモードへ移行する際に使用する状態設定用のピンや状態設定の手順なども各製品毎に異なり、それぞれに対応したテストプログラムの作成が行われる。
【０００８】
しかしながら、実際には、各製品共に搭載しているアナログモジュール自体は同様な仕様である場合が多く、前記状態設定に関連する部分などを除くとテストプログラムも同様である場合が多い。つまり、各製品毎の微妙な違いによって、テスト設計の開発に時間が費やされている。
【０００９】
つぎに、テスタに関連するコストの増大などが挙げられる。通常、アナログモジュールのテストを行う際には、ＳＯＣテスタを用いる場合や、ロジックテスタのアナログオプションを用いる場合などがある。そして、アナログモジュールのテストを行う際は、一般的に、前記状態設定やテストパターンの入出力などに伴う多数の入出力端子と、長いテスト時間が必要とされる。
【００１０】
これにより、テスタでアナログモジュールを測定する際は、通常、２〜４個などの同時測定数で長い時間を費やすことになり、テストのスループットが低下する。しかし、製品生産のスループットを維持するために、テスタが非常に高価であるにも関わらず、それに対する投資が必要不可欠となってくる。また、テスト時に使用する入出力端子が製品毎に異なる場合には、各製品毎に違ったテスト治工具が必要となってくる。
【００１１】
そこで、本発明の目的は、テストの容易化とコストの低減を可能にする半導体装置を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明による半導体装置は、アナログモジュールとそれに付加されたテスト回路とを有する半導体装置であって、前記テスト回路は、制御コマンドが入力された際に、前記制御コマンドを解釈する手段と、前記制御コマンドの解釈結果に対応して前記アナログモジュールを、単体としてテストできる状態に移行させる手段とを有するものである。
【００１５】
つまり、制御コマンドによってテストモードへ移行させることができるため、テスト仕様等をあらゆる製品で共通化することなどが可能になる。
【００１６】
そして、前記制御コマンドは、例えば、４チャネルから８チャネルを使用したスタティック信号にすることができる。これにより、テスト時に必要なピン数を低減でき、テスタなどによる同時測定数を増やすことなどが可能になる。
【００１７】
ここで、前記アナログモジュールとしては、例えば、ＡＤＣ回路とＤＡＣ回路とを含むものが挙げられる。そして、この場合において、前記テスト回路は、さらに、前記ＤＡＣ回路に対してテストパターンを入力する手段を有し、前記テストパターンを入力する手段は、前記テストパターンを蓄えるメモリ部と、前記制御コマンドを解釈する手段での解釈結果に応じて先頭アドレスを設定し、前記メモリ部に蓄えられている前記テストパターンを前記先頭アドレスより順次読み出す制御回路とを有するものである。
【００１８】
また、前記テスト回路は、さらに、前記制御コマンドを解釈する手段での解釈結果に応じて前記ＡＤＣ回路の出力信号となるパラレル信号をシリアル信号に変換する手段を有するものである。
【００１９】
これらにより、テスタなどからテストパターンを入力するためのピンや、テスタなどに対して出力するピンが削減でき、テストコストの低減や、テストの容易化などを図ることができる。
【発明の効果】
【００２０】
（１）制御コマンドによってテストモードに移行させることで、テストを行う際に使用するピン数やピン配置などを広く共通化することができ、テストプログラムやテスト治工具の共通化を図ることができる。これによって、テストの容易化とコストの低減が可能になる。
【００２１】
（２）テスト回路と、それが付加されたアナログモジュールとを１セットとし、それを設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として各製品に活用することで、テスト設計開発期間が大幅に短縮され、コストが低減できる。
【００２２】
（３）テスト回路内に、前記制御コマンドによって動作するテストパターンの発生手段や、被測定デバイスの出力ピンを削減する手段などを設けることで、同時測定数の増加やテスタ投資の削減などが可能になり、コストが低減できる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１の半導体装置において、ＤＡＣ回路にテスト回路が付加された構成の一例を示す概略図である。図１に示す半導体装置は、例えばＤＡＣ（Ｄｉｇｉｔａｌ  Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ）回路（アナログモジュール）１と、それに付加されたＤＡＣテスト回路２などから構成されている。
【００２５】
このＤＡＣテスト回路２は、例えば、外部から入力した制御コマンドにより、それを解釈し、その解釈結果に応じて、ＤＡＣ回路１をテストモード（単体としてテストできる状態）に移行するための状態設定を行う機能と、ＤＡＣ回路１に対してテストパターンを入力する機能などを有している。このようなＤＡＣテスト回路２は、例えば図２に示すような構成となっている。
【００２６】
図２は、本発明の実施の形態１の半導体装置において、図１のＤＡＣテスト回路の一例を示す構成図である。図２に示すＤＡＣテスト回路２は、例えば、コマンドデコーダ３と、分周回路４と、制御回路５と、波形データメモリ６と、Ｄｉｎ選択回路７などから構成されている。
【００２７】
コマンドデコーダ３は、例えば、外部から入力した制御コマンドを解釈し、ＤＡＣテスト回路２内の各構成回路に対し、その制御コマンドに応じた各種状態設定を行う。つまり、図２において、Ｄｉｎ選択回路７に対して、テストモードへ移行するための状態設定を行い、制御回路５および分周回路４に対して、そのテストモード上でテストパターンを発生させるための状態設定などを行う。なお、前記制御コマンドは、例えば、４〜８チャネル（４〜８ピン）のスタティック信号などであり、図２では４チャネルの例を示している。
【００２８】
分周回路４は、例えば、デバイスの内部クロックが入力され、それを前記コマンドデコーダ３による設定に基づいて分周し、クロックを出力する。また、分周回路４は、前記コマンドデコーダ３からの信号を受けてテストパターンの区切りを示す同期信号を出力することもできる。そして、これらのクロックや同期信号は制御回路５などに入力される。
【００２９】
制御回路５は、例えば、波形データメモリ（メモリ部）６に対し、読み出しアドレスと読み出し命令などを与える。この動作は、前記分周回路４で出力したクロックに同期して行われる。また、前記コマンドデコーダ３からは、例えば、この読み出しアドレスの先頭アドレスを決める情報を受ける。そして、前記同期信号を受けた以降、この制御回路５は、前記先頭アドレスより前記クロックに同期してアドレスを順次インクリメントさせながら、波形データメモリ６に対して読み出し命令を発行する。
【００３０】
Ｄｉｎ選択回路７は、波形データメモリ６の出力をＤＡＣ回路１に入力するか、または通常動作時の入力信号（Ｄｉｎ）をＤＡＣ回路１に入力するかを選択する回路である。この選択を行う信号は、前記コマンドデコーダ３によって入力され、テストモードへ移行する際には前記波形データメモリ６の出力が選択される。
【００３１】
波形データメモリ６は、例えば、ＲＯＭやＲＡＭで構成され、ＤＡＣ回路１に入力するテストパターンを格納する。その一例を図３に示す。図３は、本発明の実施の形態１の半導体装置において、図２の波形データメモリに格納するテストパターンの一例を示す説明図であり、（ａ）は格納アドレスの一例、（ｂ）は格納データの一例を示すものである。図３（ａ）においては、例えば、アドレス００００ｈよりｓｉｎ波標本化データが格納され、以降同様にアドレス１０００ｈ、２０００ｈ、３０００ｈおよび４０００ｈより＋ランプ波形標本化データ、−ランプ波形標本化データ、＋ＦＵＬＬスケールデータおよび−ＦＵＬＬスケールデータなどが格納されている。
【００３２】
このｓｉｎ波標本化データは、例えば、図３（ｂ）に示すように、ｓｉｎ波形の１サイクルを表すデータであり、それを標本化した際の各振幅値（標本化値）を、時間ｔの順番で格納したデータである。これと同様に、＋ランプ波形標本化データおよび−ランプ波形標本化データは、時間ｔに比例する直線を表すデータであり、＋ＦＵＬＬスケールデータおよび−ＦＵＬＬスケールデータは、時間ｔによらず一定の直線を表すデータである。
【００３３】
つぎに、図１〜図３に示した半導体装置の動作の一例について説明する。図４は、本発明の実施の形態１の半導体装置において、図１のＤＡＣテスト回路に入力する制御コマンドの一例を示す説明図である。図４においては、例えば、前記図２のコマンドデコーダ３に対して外部より「００００」コマンドを入力すると“０”出力の動作モードを指定でき、同様に「０００１」〜「０１０１」のいずれかのコマンドを入力することで、＋／−ＦＵＬＬスケール、＋／−ランプ波形およびＳｉｎ波形の内のいずれかの動作モードを指定することができる。
【００３４】
ここで、例えば、テスタなどにより「０１０１」を入力した場合、コマンドデコーダ３はこれを解釈し、Ｄｉｎ選択回路７を設定してテストモードに移行する。そして、コマンドデコーダ３は、制御回路５に対してＳｉｎ波形の動作モードに対応した信号を出力する。この信号によって、制御回路５は、先頭アドレスを「００００ｈ」に設定する。そして、制御回路５は、分周回路４のクロックに同期して、波形データメモリ６に対し、「００００ｈ」からアドレスをインクリメントさせながら順番に読み出しを行う。
【００３５】
この波形データメモリ６から読み出されたデータは、Ｄｉｎ選択回路７を経由してＤＡＣ回路１に入力される。ＤＡＣ回路１は、この入力に対応したアナログ波形（Ｓｉｎ波形）をテスタなどに対して出力する。そして、テスタなどによってこのアナログ波形の評価が行われる。
【００３６】
このように、少数のピンから入力した制御コマンドによって、ＤＡＣ回路（アナログモジュール）をテストモードに移行し、さらに任意のテストパターンを発生することも可能なテスト回路を設けることによって、例えば以下のような効果を得ることができる。
【００３７】
（１）制御コマンドによってテストモードに移行させることで、テストを行う際に使用するピン数やピン配置などを広く共通化することができ、テストプログラムやテスト治工具の共通化を図ることができる。これによって、テストの容易化とコストの削減が可能になる。
【００３８】
（２）このようなテスト回路と、それが付加されたＤＡＣ回路とを１セットとし、それを設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として各製品に活用することで、テスト設計開発期間が大幅に短縮され、コストを低減できる。
【００３９】
（３）このテスト回路は、少数のピンから入力した制御コマンドによって、ＤＡＣ回路に対してテストパターンを入力することができるため、従来技術におけるパターン入力用の外部入出力端子を確保する必要がなくなる。また、少数のピンから入力した制御コマンドによって、状態設定を行えるため、従来技術のように状態設定用の外部入出力端子が不要となる。このようなことから、ピン数を削減でき、テスタによる同時測定数の増加が可能になる。すなわち、テスタ投資の削減やスループットの向上などによって、コストの低減が可能になる。
【００４０】
（実施の形態２）
図５は、本発明の実施の形態２の半導体装置において、ＡＤＣ回路にテスト回路が付加された構成の一例を示す概略図である。図５に示す半導体装置は、例えばＡＤＣ（Ａｎａｌｏｇ  Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）回路（アナログモジュール）８と、それに付加されたＡＤＣテスト回路９などから構成されている。
【００４１】
このＡＤＣテスト回路９は、外部から入力した制御コマンドにより、ＡＤＣ回路８をテストモードに移行するための状態設定を行う機能と、そのテストモード上でＡＤＣ回路８から出力されたディジタル信号を少ないピン数で出力する機能などを有している。このようなＡＤＣテスト回路９は、例えば図６に示すような構成となっている。
【００４２】
図６は、本発明の実施の形態２の半導体装置において、図５のＡＤＣテスト回路の一例を示す構成図である。図６に示すＡＤＣテスト回路９は、例えば、コマンドデコーダ３と、分周回路４と、シフトレジスタ１０と、Ｄｏｕｔ選択回路１１などから構成されている。
【００４３】
コマンドデコーダ３は、前述した実施の形態１の場合と同様に、例えば、外部から入力した制御コマンドを解釈し、ＡＤＣテスト回路９内の各構成回路に対し、その制御コマンドに応じた各種状態設定を行う。つまり、図６において、Ｄｏｕｔ選択回路１１に対してテストモードへ移行するための状態設定を行い、また分周回路４に対して、テストモード上でＡＤＣ回路８の出力を取り込むタイミングの設定などを行う。なお、前記制御コマンドは、例えば、４〜８チャネル（４〜８ピン）のスタティック信号などであり、図６では４チャネルの例を示している。
【００４４】
分周回路４は、例えば、デバイスの内部クロックが入力され、それを前記コマンドデコーダによる設定に基づいて分周し、シフトクロックとロード／シフト信号を生成する。そして、これらのクロックはシフトレジスタ１０などに入力される。
【００４５】
シフトレジスタ１０は、例えば、ＡＤＣ回路８からパラレル信号で出力されるディジタル出力を、シリアル信号に変換して出力する。この際、前記パラレル信号は、前記ロード／シフト信号で取り込まれ、その後、前記シフトクロックによりシリアル信号として出力される。
【００４６】
Ｄｏｕｔ選択回路１１は、ＡＤＣ回路８の出力を前記シフトレジスタ１０に入力するか、またはＡＤＣ回路８の出力を通常動作時のＤｏｕｔ（出力信号）とするかを選択する回路である。この選択を行う信号は、前記コマンドデコーダ３によって入力され、テストモードへ移行する際には前記シフトレジスタ１０への入力が選択される。
【００４７】
このような構成において、例えば、テスタなどによって、ＡＤＣ回路８をテストするための制御コマンドが入力されると、コマンドデコーダがこれを解釈し、Ｄｏｕｔ選択回路に信号を出力する。これによってテストモードへ移行し、Ｄｏｕｔ選択回路１１は、ＡＤＣ回路８の出力をシフトレジスタ１０に入力する。
【００４８】
そして、テスタなどによって、ＡＤＣ回路８に対するテストパターン（アナログ波形）の入力が行われる。ＡＤＣ回路８は、そのアナログ入力波形をディジタル信号に変換し、Ｄｏｕｔ選択回路１１を経由してシフトレジスタ１０に出力する。シフトレジスタ１０は、パラレル信号であるディジタル出力をシリアル信号に変換してテスタなどに出力する。そして、テスタなどによって評価が行われる。
【００４９】
このように、少数のピンから入力した制御コマンドによって、ＡＤＣ回路（アナログモジュール）をテストモードに移行し、さらにパラレル信号をシリアル信号に変換することが可能なテスト回路を設けることで、前述した実施の形態１の場合と同様に以下のような効果を得ることができる。
【００５０】
（１）制御コマンドによってテストモードに移行させることで、テストを行う際に使用するピン数やピン配置などを広く共通化することができ、テストプログラムやテスト治工具の共通化を図ることができる。これによって、テストの容易化とコストの削減が可能になる。
【００５１】
（２）このようなテスト回路と、それが付加されたＡＤＣ回路とを１セットとし、それを設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として各製品に活用することで、テスト設計開発期間が大幅に短縮され、コストを低減できる。
【００５２】
（３）このテスト回路は、少数のピンから入力した制御コマンドによって、ＡＤＣ回路の出力をシリアル信号で出力することができるため、従来技術におけるディジタル出力用の多数の外部入出力端子を確保する必要がなくなる。また、少数のピンから入力した制御コマンドによって、状態設定を行えるため、従来技術のように状態設定用の外部入出力端子が不要となる。このようなことから、ピン数を削減でき、テスタによる同時測定数の増加が可能になる。すなわち、テスタ投資の削減やスループットの向上などによって、コストの低減が可能になる。
【００５３】
（実施の形態３）
図７は、本発明の実施の形態３の半導体装置において、ＤＡＣ回路とＡＤＣ回路にテスト回路が付加された構成の一例を示す概略図である。図７に示す半導体装置は、例えばＤＡＣ回路１およびＡＤＣ回路８からなるアナログモジュールと、それに付加されたＤＡＣ／ＡＤＣテスト回路１２などから構成されている。
【００５４】
このＤＡＣ／ＡＤＣテスト回路１２は、外部から入力した制御コマンドにより、ＤＡＣ回路１とＡＤＣ回路８をテストモードに移行するための状態設定を行う機能と、ＤＡＣ回路１に対するテストパターンの入力を行う機能と、ＡＤＣ回路８から出力されたディジタル信号をシリアルデータで出力する機能などを有している。すなわち、例えば図８に示すような構成となっている。
【００５５】
図８は、本発明の実施の形態３の半導体装置において、図７のＤＡＣ／ＡＤＣテスト回路の一例を示す構成図である。図８に示すＤＡＣ／ＡＤＣテスト回路１２は、例えば、前記図２で示したＤＡＣテスト回路２の構成例と前記図６で示したＡＤＣテスト回路９の構成例を組み合わせたものとなっている。
【００５６】
そして、さらにＤＡＣ回路１の出力をＡＤＣ回路８に入力してテストを行うＤＡＣ−ＡＤＣ折り返しテストモードに移行するため、ＤＡＣ回路の出力とＡＤＣ回路の入力にそれぞれ選択回路（１）１３ａ、（２）１３ｂが追加された構成となっている。その他の構成の説明に関しては、前記図２および図６と同様であるため省略する。なお、図８では便宜上、ＤＡＣ／ＡＤＣテスト回路１２内に、ＤＡＣ回路１とＡＤＣ回路８を含めて記載している。
【００５７】
このような構成において、例えば、テスタなどによって、ＤＡＣ−ＡＤＣ折り返しテストモードでテストを行うための制御コマンドが入力されると、コマンドデコーダ３がこれを解釈する。そして、コマンドデコーダ３は、前記図２および図６の場合と同様にテストモードへ移行するための状態設定を行い、それに加えてＤＡＣ回路１の出力がＡＤＣ回路８の入力となるように選択回路（１）１３ａ、（２）１３ｂを設定することで、テストモードへの移行が行われる。また、コマンドデコーダ３によって、前記図２および図６の場合と同様に、制御回路５や分周回路４などに対する状態設定も行われる。
【００５８】
そして、ＤＡＣテスト回路２によって発生したテストパターンがＤＡＣ回路１に入力され、そのＤＡＣ回路１の出力がＡＤＣ回路８に入力される。ＡＤＣ回路８の出力はシフトレジスタ１０によりシリアルデータで出力され、テスタなどによって評価が行われる。なお、この構成によると、ＤＡＣ回路１とＡＤＣ回路８の両方をテストモードに移行させるだけでなく、制御コマンドの種類に応じて前記選択回路（１）１３ａ、（２）１３ｂをそれぞれ設定することで、実施の形態１および２で説明したようなＤＡＣ回路１またはＡＤＣ回路８をそれぞれ単独でテストモードに移行させ、それぞれ個別にテストすることも可能になる。
【００５９】
このように、少数のピンから入力した制御コマンドによって、ＤＡＣ回路とＡＤＣ回路をテストモードに移行し、さらに、ＤＡＣ回路（アナログモジュール）に対してテストパターンを発生し、そのＤＡＣ回路の出力をＡＤＣ回路（アナログモジュール）に与え、ＡＤＣ回路の出力をシリアルデータで出力することが可能なテスト回路を設けることで、前述したＤＡＣ回路およびＡＤＣ回路の場合と同様に、以下のような効果を得ることができる。
【００６０】
（１）制御コマンドによってテストモードに移行させることで、テストを行う際に使用するピン数やピン配置などを広く共通化することができ、テストプログラムやテスト治工具の共通化を図ることができる。これによって、テストの容易化とコストの削減が可能になる。
【００６１】
（２）このようなテスト回路と、それが付加されたＤＡＣ回路およびＡＤＣ回路とを１セットとし、それを設計資産（ＩＰ：Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として各製品に活用することで、テスト設計開発期間が大幅に短縮され、コストを低減できる。
【００６２】
（３）このテスト回路は、少数のピンから入力した制御コマンドによって、ＤＡＣ回路に対してテストパターンを入力することができ、さらにＡＤＣ回路の出力をシリアル信号で出力することができるため、従来技術におけるテストパターン入力用の外部入出力端子やディジタル出力用の多数の外部入出力端子を確保する必要がなくなる。また、少数のピンから入力した制御コマンドによって、状態設定を行えるため、従来技術のように状態設定用の外部入出力端子が不要となる。このようなことから、ピン数を削減でき、テスタによる同時測定数の増加が可能になる。すなわち、テスタ投資の削減やスループットの向上などによって、コストの低減が可能になる。
【００６３】
（実施の形態４）
前述した実施の形態１〜３のような半導体装置を用いると、ロジックテスタやＳＯＣテスタなどを用いずに、低コストの検査システムを構築することもできる。その一例を図９に示す。図９は、本発明の実施の形態４の半導体装置において、それを用いた検査システムの一例を示す構成図である。
【００６４】
図９に示す検査システムは、例えば、半導体検査装置１４と、情報処理装置１５などから構成される。ここでは、情報処理装置１５を、例えばＰＣ（Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）などとする。半導体検査装置１４は、例えば、１つのボードから形成され、そのボード上に、外付け回路１６と、前述した実施の形態１〜３の半導体装置を被測定デバイスとするＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）１７などが搭載されている。
【００６５】
前記外付け回路１６は、例えば、ＤＡＣ１８と、ＡＤＣ１９と、ＳＡＭＰＬＥＲ２０と、ＬＰＦ（Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）２１と、ＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）２２と、送信用メモリ（Ｓｅｎｄ  ＭＥＭ）２３および受信用メモリ（Ｒｃｖ  ＭＥＭ）２４と、ホストインタフェース（ＨＯＳＴ＿Ｉ／Ｆ）２５と、クロック発生器（ＣＬＯＣＫ  ＧＥＮ）２６などを含んでいる。
【００６６】
そして、この外付け回路１６は、ＤＵＴ１７上の半導体装置に対して、送信用メモリ２３からＤＡＣ１８などを経由してアナログ信号を出力し、また、半導体装置からは、その回路が出力したアナログ信号が入力される。この半導体装置が出力したアナログ信号は、外付け回路１６上のＳＡＭＰＬＥＲ２０でサンプリングされ、ディジタル信号として受信用メモリ２４に蓄えられる。また、このディジタル信号は、ＤＳＰ２２によるディジタル信号処理によって評価される。
【００６７】
ＰＣ１５は、テストを実行する際に、半導体装置に対して制御コマンドを設定し、そして、外付け回路１６をＨＯＳＴ＿Ｉ／Ｆ２５を介して制御する。なお、半導体装置内でディジタル信号のテストパターンを発生することができるため、外付け回路１６において、半導体装置に対してディジタル信号を入力する機能およびそれに伴う端子は不要となる。このため、外付け回路１６の回路規模を小さくすることができ、コストを低減することが可能になる。また、外付け回路１６を実装するスペースも効率化することができる。
【００６８】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１の半導体装置において、ＤＡＣ回路にテスト回路が付加された構成の一例を示す概略図である。
【図２】本発明の実施の形態１の半導体装置において、図１のＤＡＣテスト回路の一例を示す構成図である。
【図３】本発明の実施の形態１の半導体装置において、図２の波形データメモリに格納するテストパターンの一例を示す説明図であり、（ａ）は格納アドレスの一例、（ｂ）は格納データの一例を示すものである。
【図４】本発明の実施の形態１の半導体装置において、図１のＤＡＣテスト回路に入力する制御コマンドの一例を示す説明図である。
【図５】本発明の実施の形態２の半導体装置において、ＡＤＣ回路にテスト回路が付加された構成の一例を示す概略図である。
【図６】本発明の実施の形態２の半導体装置において、図５のＡＤＣテスト回路の一例を示す構成図である。
【図７】本発明の実施の形態３の半導体装置において、ＤＡＣ回路とＡＤＣ回路にテスト回路が付加された構成の一例を示す概略図である。
【図８】本発明の実施の形態３の半導体装置において、図７のＤＡＣ／ＡＤＣテスト回路の一例を示す構成図である。
【図９】本発明の実施の形態４の半導体装置において、それを用いた検査システムの一例を示す構成図である。
【符号の説明】
【００７０】
１  ＤＡＣ回路
２  ＤＡＣテスト回路
３  コマンドデコーダ
４  分周回路
５  制御回路
６  波形データメモリ
７  Ｄｉｎ選択回路
８  ＡＤＣ回路
９  ＡＤＣテスト回路
１０  シフトレジスタ
１１  Ｄｏｕｔ選択回路
１２  ＤＡＣ／ＡＤＣテスト回路
１３ａ、１３ｂ  選択回路
１４  半導体検査装置
１５  情報処理装置
１６  外付け回路
１７  ＤＵＴ
１８  ＤＡＣ
１９  ＡＤＣ
２０  ＳＡＭＰＬＥＲ
２１  ＬＰＦ
２２  ＤＳＰ
２３  送信用メモリ
２４  受信用メモリ
２５  ホストインタフェース
２６  クロック発生器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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