(57)【要約】本発明はデジタルまたはアナログシフトレジスタに関するもので、多段化したシフトレジスタ構成で高速化が行われても、消費電流を大幅に低減させる回路方式を提供する。本発明ではシフトレジスタ（順序回路）に自己動作判定機能を有したシフトレジスタが状態（選択中または、非選択中）を判定する機能をもち、選択されている以外のシフトレジスタにはシフトクロック（順送りクロック）を止める。【課題】  自己動作判定機能を有した高速アナログシフトレジスタを提供する。【解決手段】ｎ段シフトレジスタでデータ変化しないフリップフロップはその入力と出力が一致していることを利用し、入力と出力のデータを比較し、排他的論理和などを用いて一致か不一致を判定し、一致していればフリップフロップに入力されているクロックを止める。【選択図】  図１
2005063540.tif 000002
【特許請求の範囲】
【請求項１】
アナログ量を順次に保持（記憶）または伝送させるシフトレジスタ（順序回路）で、自己動作判定機能を有する高速アナログシフトレジスタ。
【請求項２】
現時点のシフトレジスタの状態（選択中または非選択中）を判定する機能を具備する請求項１に記載の自己動作判定機能を有する高速アナログシフトレジスタ。
【請求項３】
選択されている以外のシフトレジスタにはシフトクロック（順送りクロック）を止める
制御素子を有する請求項１及び請求項２に記載の自己動作判定機能を有する高速アナログシフトレジスタ。
【請求項４】
選択されているシフトレジスタのみにシフトクロック（順送りクロック）を伝送させる制御素子を有する請求項１乃至請求項３に記載の自己動作判定機能を有する高速アナログシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は自己動作判定機能を有した高速アナログシフトレジスタに関するものである。
【背景技術】
【０００２】
一般に、前述のようなシフトレジスタでは、全てのシフトレジスタにシフトクロックが入力される。入力されたクロックの１発に対して、データを１回右または左にシフトさせる。クロックｎ発でデータｎ回シフト動作を行う。
その構成を図２に図示する。
【０００３】
図２の１は、一般的なマスタースレーブ型フリップフロップ回路（以下、フリップフロップ回路と略記）である。フリップフロップ回路１は、２のマスター部ラッチ回路で、３はスレーブ部ラッチ回路から構成されるマスタースレーブ型フリップフロップ回路である。図２では、フリップフロップ回路１とフリップフロップ回路４を順次接続した２段のシフトレジスタとなっている。
【０００４】
クロックCK、CKXはそれぞれフリップフロップ回路１、 フリップフロップ回路４のフリップフロップに接続され、CK、CKXのクロックに同期して、フリップフロップ回路１の“D”から入力されるデータはフリップフロップ回路４のQから出力される。よって、フリップフロップ回路１の“D”から“H”のデータが入力されると、１発目のクロックで、フリップフロップ回路１の“Q”から“H”が出力され、その“H”がフリップフロップ回路４の“D”入力に伝送され、２発目のクロックでフリップフロップ回路４のQから“H”が出力される。
【０００５】
アナログシフトレジスタでは、フリップフロップのQ出力にスイッチトランジスタ５を介してアナログ量保持のコンデンサ６を接続されている。シフトレジスタ出力“H”の順次シフトに従い、その“H”出力がスイッチトランジスタ５をONにし、アナログ量がコンデンサ６に保持がされる。
これを順次繰り返し、コンデンサ６のアナログ量を選択していく。
【特許文献１】特願平４−８３７８０号広報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、シフトレジスタ自身の出力の変化が無い場合でも、クロックは入力されている。このため、クロックが“L−＞H”または“H−＞L”の状態が動くのに同期して、すべてのトランジスタが動作し、消費電流はｎ個のシフトレジスタ全体で消費する事となる。通常、ｎ個のフリップフロップで構成されていうｎ段シフトレジスタにおいて、“H”は１個のフリップフロップのみで、残りｎ−１個のフリップフロップは“L”の場合がほとんどである。その時にも、シフトクロックに同期して“L”データを伝送し、フリップフロップ内のトランジスタ全部を動作させてしまう。このため、ｎ段シフトレジスタの消費電流はクロックの周波数に比例し全体回路のトランジスタの動作電流総和になり、シフトクロックの高速化と、シフト段数の増加に伴いその消費電流は増加の一方である。
【０００７】
本発明は、斯かる実情に鑑み、自己動作判定機能を有した高速アナログシフトレジスタを提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明は自己動作判定機能を有した高速アナログシフトレジスタにかかるものである。
すなわち、本発明の第一発明は、アナログ量を順次に保持（記憶）または伝送させるシフトレジスタ（順序回路）に、自己動作判定機能を有する高速アナログシフトレジスタである。
【０００９】
また、本発明の第二発明は、第一発明において記載の自己動作判定機能は、現時点のシフトレジスタの状態（選択中または非選択中）を判定する機能を具備する自己動作判定機能を有する高速アナログシフトレジスタである。
【００１０】
更に、本発明の第三発明は、第一発明及び第二発明において記載の自己動作判定機能によって、選択されている以外のシフトレジスタにはシフトクロック（順送りクロック）を止める制御素子を有する自己動作判定機能を有する高速アナログシフトレジスタである。
【００１１】
更にまた、本発明の第四発明は、第一発明乃至第三発明に記載の自己動作判定機能によって選択されているシフトレジスタのみに、シフトクロック（順送りクロック）を伝送させる制御素子を有する自己動作判定機能を有する高速アナログシフトレジスタである。
【発明の効果】
【００１２】
以上、説明したように本発明の請求項１乃至請求項４記載の自己動作判定機能を有した高速アナログシフトレジスタによれば、シフトクロックの高速化とシフト段数の大きい構成においても、その消費電流を1/ｎに抑える事が可能という優れた効果を奏し得る。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図示例と共に説明する。
【実施例１】
【００１４】
図１は発明を実施する形態の一例であって、基本的な構成は図に示す従来のものと同様であるが、本図示例の特徴とするところは、図１に示した点にある。なお、図１において、７はマスター部ラッチ回路（以下、マスター部と略記する。）、８はスレーブ部ラッチ部（以下、スレーブ部と略記する。）、９はクロック制御素子、１０は一致回路を示す。
【００１５】
次に、上記図示例の動作を説明する。フリップフロップ回路１を構成しているマスター部７およびスレーブ部８は、それぞれのラッチ回路の出力にクロック制御素子９と一致回路１０とを具備している。マスター部７の出力Qとその入力Dの入力の信号線を一致回路１０に入力させる。一致回路１０において、マスター部ラッチ回路７の出力Qとその入力Dとの入力の信号が一致した場合Q=”H”且つD=”H”またはQ=”L”且つD=”L”の時、一致回路１０からクロック停止信号がクロック制御素子９に伝送され、クロックがマスター部７に伝達する事を制止し、ラッチ内状態は現状態を保持し続ける。スレーブ部ラッチ回路８では、一致回路１０に入る信号が、次段シフトレジスタのフリップフロップ内スレーブ部ラッチ回路のQ出力である事以外は、前述スレーブ部動作と同様である。
【００１６】
一致回路１０において、マスター部７の出力Qとその入力Dとの入力の信号が一致しない場合Q=”L”且つD=”H”またはQ=”H”且つD=”L”の時、一致回路１０よりクロック停止信号がクロック制御素子９に伝送され、クロックをマスター部７に伝達するように動作し、ラッチ回路はD入力をクロックに同期して取り込み、その状態を保持し、かつ状態をQに出力する。
こうして、クロック制御素子９と一致回路１０により、ｎ段シフトレジスタにおいてデータ変化を生じるフリップフロップ回路のみ動作し、それ以外は全て状態保持となる。
【００１７】
なお、本発明の自己動作判定機能を有した高速アナログシフトレジスタは、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
【図面の簡単な説明】
【００１８】
【図１】図１は、本発明に係わる実施例の回路図である。
【図２】図２は、従来の一般的なシフトレジスタであり、例では２段のシフトレジスタの構成を示すものである。
【符号の説明】
【００１９】
１  マスタースレーブ型フリップフロップ回路
２  マスター部ラッチ回路
３  スレーブ部ラッチ回路
４  マスタースレーブ型フリップフロップ回路
５  スイッチトランジスタ
６  保持コンデンサ
７  マスター部ラッチ回路
８  スレーブ部ラッチ回路
９  クロック制御素子
１０  一致回路
【図１】
2005063540.tif 000003
【図２】
2005063540.tif 000004