(57)【要約】【課題】  強誘電体キャパシタへの過剰な電圧の印加を防止し、高い信頼性を有する半導体集積回路装置を提供する。【解決手段】  半導体集積回路装置は、第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイＭＣＡを有する。第１ビット線ＢＬは第１電極と電気的に接続される。第１電位発生回路１は第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を強誘電体キャパシタに印加する。センスアンプ２は、第１ビット線と、第１ビット線と相補な第２ビット線／ＢＬと、の間の電位差を増幅する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を前記強誘電体キャパシタに印加する第１電位発生回路と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅する、センスアンプと、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、
前記センスアンプの電源電位として温度の上昇に伴って第２変化率で下降する電圧を供給する第２電位発生回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項３】
前記第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を前記キャパシタに印加する第１電位発生回路をさらに具備することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第２変化率は、前記第１変化率と同じであることをことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１変化率または第２変化率は前記記憶素子としての前記強誘電体キャパシタの飽和電圧が有する温度依存性に等しいことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記第２ビット線に、参照電位として温度の上昇に伴って第３変化率で上昇する電圧を有する電位を供給する第３電位発生回路をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
前記第３変化率は、前記強誘電体キャパシタからの“０”データ読み出し時の最大値と“１”データ読み出し時の最小値との中間の値が温度の上昇に伴って変化する変化率と同じであることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記第１変化率は、前記強誘電体キャパシタからの“０”データ読み出し時の最大値と“１”データ読み出し時の最小値の中間の値が温度に依存せず一定となるように温度依存性を持たせることを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項９】
第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第２電極に第１電位を供給することにより情報を読み出す回路と、
を具備し、温度の上昇に伴って前記第１電位が供給される時間が下降することを特徴とする半導体集積回路装置。
【請求項１０】
第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第２電極に第１電位を供給することにより情報を読み出す回路と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、
前記センスアンプの電源電位として第２電位を供給する回路と、
を具備し、前記第１電位がローレベルになった後から前記第２電位が供給される時間が、温度の上昇に伴って下降することを特徴とする半導体集積回路装置。
【請求項１１】
前記時間の温度依存性は前記強誘電体キャパシタが分極反転する時間の温度依存性に等しいことを特徴とする請求項９または１０に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、例えば、強誘電体キャパシタを用いた半導体記憶装置の電位発生回路に関する。
【背景技術】
【０００２】
強誘電体キャパシタは、印加電圧と分極量とがヒステリシス特性を持ち、さらに印加電圧がゼロの時の残留分極を有する特徴を有する。この特徴を利用した強誘電体メモリ（Ferroelectric Random Access Memory, FeRAM）が知られている。データの書き込み、およびデータの読み出しは、プレート線とビット線との間に発生させた電圧を強誘電体キャパシタに印加することにより行われる。ビット線に読み出されたデータは、センスアンプにより増幅される。
【０００３】
強誘電体キャパシタは、温度によって幾つかの特性が変化し、その１つとして、ヒステリシス特性が該当する。図３３は、低温時のヒステリシス特性を示しており、図３４は高温時のヒステリシス特性を示している。図３３、図３４に示すように、低温時は残留分極量および分極量の飽和に要する電圧（飽和電圧）ＶＴＬが大きくなった結果、ヒステリシスが大きくなり、高温時は残留分極量および飽和電圧ＶＴＨが小さくなった結果、ヒステリシスが小さくなる。
【０００４】
一方、従来、プレート線に印加される電位は、温度によらず一定値である。このため、温度によらずに、データの正常な書き込みおよび読み出しを保証するためには、低温時のプレート線駆動電位を用いることが必要となる。この結果、高温時は、高温時の飽和電圧ＶＴＨ以上の電圧ＶＡが強誘電体キャパシタに印加される。この過剰な電圧は、書き込まれる分極量の増大に全く寄与せずに無駄であることに加え、ヒステリシス特性のインプリント（ヒステリシスのシフト）や強誘電体膜のファティーグ（疲労）等を引き起こす。このことは、強誘電体メモリの信頼性を悪化させる原因となる。
【０００５】
また、強誘電体キャパシタの特性の温度による変化の１つとして、分極反転に要する時間（分極反転時間）が該当する。図３５、図３６、図３７は、７０℃、２５℃、−２５℃における分極反転時間をそれぞれ示している。各図中の複数の曲線は、印加電圧の違いを示している。図３５〜図３７に示すように、高温では分極量が分極反転後に飽和するまでに要する時間は短いが、低温ではその時間は長い。なお、図３５〜図３７は、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）膜について示しているが、ＰＺＴ（Ｐｂ（Ｚｒ,Ｔｉ）Ｏ3）膜に関しても同様である。
【０００６】
一方、従来、プレート線が駆動される時間およびセンスアンプが活性化される時間は、温度によらず一定値である。図３８は、従来の強誘電体メモリの主要ノードのタイミングチャートを示している。図３８に示すように、プレート線の駆動ｔ３１〜センス増幅ｔ３２、およびプレート線駆動電位のＶＳＳへの下降ｔ３３〜センスアンプ非活性化ｔ３４では、“１”データの分極反転を伴うデータの読み出し、および書き込みがそれぞれ行われる。温度によらずに、上記一連の正常な動作を保証するには、低温時の分極反転時間を採用することが必要となる。この結果、高温時では、高温時の分極反転時間以上に亘って電圧が印加され続ける。このことは、インプリントおよびファティーグを引き起こし、強誘電体メモリの信頼性を悪化させる。
【０００７】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【特許文献１】特願2002-321563
【特許文献２】国際公開第WO99/00798号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、強誘電体キャパシタへの過剰な電圧の印加を防止することにより、高い信頼性を有する半導体集積回路装置を提供しようとするものである。
【課題を解決するための手段】
【０００９】
本発明の第１の視点による半導体集積回路装置は、第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を前記強誘電体キャパシタに印加する第１電位発生回路と、前記第１ビット線と前記第２ビット線との間の電位差を増幅する、センスアンプと、を具備することを特徴とする。
【００１０】
本発明の第２の視点による半導体集積回路装置は、第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、前記センスアンプの電源電位として温度の上昇に伴って第２変化率で下降する電圧を供給する第２電位発生回路と、を具備することを特徴とする。
【００１１】
本発明の第３の視点による半導体集積回路装置は、第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第２電極に第１電位を供給することにより情報を読み出す回路と、を具備し、温度の上昇に伴って前記第１電位が供給される時間が下降することを特徴とする。
【００１２】
本発明の第４の視点による半導体集積回路装置は、第１電極と第２電極とを有する記憶素子としての強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第２電極に第１電位を供給することにより情報を読み出す回路と、前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、前記センスアンプの電源電位として第２電位を供給する回路と、を具備し、前記第１電位がローレベルになった後から前記第２電位が供給される時間が、温度の上昇に伴って下降することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、強誘電体キャパシタへの過剰な電圧の印加を防止することにより、高い信頼性を有する半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【００１４】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１５】
本発明の各実施形態は、強誘電体メモリの電位発生回路、センスアンプ等の周辺回路に関わる。したがって、メモリセルアレイの構成に関わらず、いかなる強誘電体メモリに適用することができる。以下に、典型的な強誘電体メモリセルアレイの構成を例として含んだ実施形態について説明する。
【００１６】
（第１実施形態）
図１は、強誘電体キャパシタの飽和電圧と温度との関係を示している。図１に示すように、温度の上昇に伴って飽和電圧が低下する。第１実施形態は、センスアンプ供給電位発生回路およびプレート線駆動電位発生回路が発生する電位が、図１と同様の温度特性を有することを特徴とする。
【００１７】
図２は、本発明の第１実施形態に係る半導体集積回路装置の主要部の構成を示す図である。代表的な例として、メモリセルアレイＭＣＡ内の各メモリセルが１つのトランジスタと１つの強誘電体キャパシタから構成される例が示されている。図１に示すように、プレート線駆動電位発生回路１は、プレート線駆動電位をプレート線ＰＬ０、ＰＬ１に供給する。プレート線駆動電位は、図３に示すように、強誘電体キャパシタの飽和電圧の温度特性と同様の温度特性に従った値とされる。
【００１８】
メモリセルＭＣ０は、直列接続された強誘電体キャパシタＣ０と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなるセルトランジスタＴｒ０と、により構成される。メモリセルＭＣ０の一端は、プレート線ＰＬ０と接続され、他端はビット線ＢＬと接続される。セルトランジスタＴｒ０のゲートは、ワード線ＷＬ０と接続される。メモリセルＭＣ０と同様の構成を有するメモリセルＭＣ１の一端は、プレート線ＰＬ１と接続され、他端はビット線／ＢＬと接続される。強誘電体キャパシタＣ０の強誘電体膜は、ＳＢＴ、ＰＺＴ等、公知のいかなる材料を用いることが可能である。
【００１９】
ビット線ＢＬ、／ＢＬ間には、これらの間の電位差を増幅するセンスアンプ２が設けられる。センスアンプ供給電位発生回路３は、センスアンプ供給電位をセンスアンプ２に供給する。センスアンプ２は、この供給電位を電源電位として動作する。図４に示すように、センスアンプ供給電位は、強誘電体キャパシタの飽和電圧の温度特性と同様の温度特性に従った値とされる。
【００２０】
ビット線ＢＬ、／ＢＬとの間には、センスアンプ参照電位供給スイッチ４が接続される。センスアンプ参照電位発生回路５は、温度に依存しない参照電位を発生する。センスアンプ参照電位供給スイッチ４は、この参照電位を選択的にビット線ＢＬ、／ＢＬに供給する。
【００２１】
データＩ／Ｏパッド（図示せぬ）と接続されたデータ転送用のＤＱ線ＤＱ、／ＤＱの間には、これらの間の電位差を増幅するＤＱ線センスアンプ６が接続される。ＤＱ線ＤＱ、／ＤＱ間には、ＤＱ線センスアンプ参照電位供給スイッチ７が接続される。ＤＱ線センスアンプ参照電位発生回路８は、温度に依存しない参照電位を発生する。ＤＱ線センスアンプ参照電位供給スイッチ７は、この参照電位を選択的にＤＱ線ＤＱ、／ＤＱに供給する。
【００２２】
図５は、第１実施形態に係る半導体集積回路装置の主要部の他の構成を示す図である。この例では、メモリセルアレイＭＣＡのみを示しており、他の部分は図１と同様である。図２に示すように、メモリセルＭＣ０は、並列に接続された強誘電体キャパシタＣ０とセルトランジスタＴｒ０とから構成される。このメモリセルＭＣ０が複数個（図２では８個を例示）接続されたメモリセル群の一端がプレート線ＰＬ０と接続され、他端はブロック選択トランジスタＳＴｒ０を介してビット線ＢＬと接続される。各メモリセルＭＣ０のセルトランジスタＴｒ０のゲートには、ワード線ＷＬ０〜ＷＬ７が接続される。ブロック選択トランジスタＳＴｒ０のゲートには、ブロック選択信号ＢＳ０が供給される。
【００２３】
同様に、並列接続された強誘電体キャパシタＣ１とセルトランジスタＴｒ１とからなるメモリセルＭＣ１が複数個直列に接続される。複数のメモリセルＭＣ１からなるメモリセル群の一端は、プレート線ＰＬ１と接続され、他端はブロック選択トランジスタＳＴｒ１を介してビット線／ＢＬと接続される。各メモリセルＭＣ１のセルトランジスタＴｒ１のゲートには、ワード線ＷＬ０〜ＷＬ７が接続される。ブロック選択トランジスタＳＴｒ１のゲートには、ブロック選択信号ＢＳ１が供給される。
【００２４】
次に、図２および図５のプレート線駆動電位発生回路１、センスアンプ供給電位発生回路３、センスアンプ参照電位発生回路５、ＤＱ線センスアンプ参照電位発生回路８について、図６〜図９を用いて以下に説明する。
【００２５】
図６は、プレート線駆動電位発生回路１、センスアンプ供給電位発生回路３、センスアンプ参照電位発生回路５、ＤＱ線センスアンプ参照電位発生回路８に用いることができる電位発生回路１１を示す回路図である。図６に示すように、基準電位を発生する基準電位発生回路２１が発生する電位Ｖｏｕｔ１〜Ｖｏｕｔ４は、オペアンプＯＰの反転入力端に供給される。後述するように、基準電位発生回路２１の出力電圧Ｖｏｕｔ１〜Ｖｏｕｔ４に温度依存性を持たせたり、温度によらず一定としたりすることにより、電位発生回路１１の出力電位Ｖｏｕｔの温度特性が調整される。
【００２６】
オペアンプＯＰの出力端は、Ｐ型ＭＯＳトランジスタＱＰ１のゲートに接続される。トランジスタＱＰ１のソースは電源電位線に接続され、ドレインは出力電位Ｖｏｕｔを出力する。出力電位Ｖｏｕｔは、抵抗素子Ｒ１により分圧され、オペアンプＯＰの非反転入力端に供給される。抵抗素子Ｒによる分圧を適宜調整することにより、所望の値の出力電位Ｖｏｕｔを得られる。
【００２７】
図７は、プレート線駆動電位発生回路１、センスアンプ供給電位発生回路３、センスアンプ参照電位発生回路５、ＤＱ線センスアンプ参照電位発生回路８に用いることができる電位発生回路１２を示す回路図である。図７に示すように、トランジスタＱＰ１のドレインは、Ｎ型ＭＯＳトランジスタＱＮ１のドレインおよびゲートに接続される。トランジスタＱＮ１のソースの電位は、抵抗素子Ｒ２により分圧され、オペアンプＯＰの非反転入力端に供給される。Ｐ型ＭＯＳトランジスタＱＰ２のソースは、電源電位線と接続され、ドレインはＮ型ＭＯＳトランジスタＱＮ２のドレインに接続される。トランジスタＱＮ２のゲートはトランジスタＱＮ１のドレインと接続され、ソースは出力電位Ｖｏｕｔを出力する。出力電位Ｖｏｕｔは、図６の回路と同様に、抵抗素子Ｒによる分圧を適宜調整することにより、所望の値に設定される。
【００２８】
次に、基準電位発生回路２１について、図８、図９を用いて説明する。図８は、図６、図７の電位発生回路に適用可能な基準電位発生回路２１を示す回路図である。図８の回路は、ダイオードを用いたＢＧＲ（バンドギャップリファレンス）回路と呼ばれる。図８に示すように、オペアンプＯＰ１の反転入力端は、ダイオードＤ１１のアノードに接続される。ダイオードＤ１１のカソードは接地される。反転入力端は、また、抵抗Ｒ１１を介してオペアンプＯＰ１の出力端と接続される。オペアンプＯＰ２の非反転入力端は、抵抗Ｒ１２を介してダイオードＤ１２のアノードに接続される。ダイオードＤ１２のカソードは接地される。反転入力端は、また、抵抗Ｒ１３を介してオペアンプＯＰ１の出力端と接続される。
【００２９】
次に、図８の基準電位発生回路２１を用いて、温度に依存しない基準電位を発生させる方法について説明する。図８において、ダイオードＤ１１、ダイオードＤ１２の面積をそれぞれＡｒｅａ１１、Ａｒｅａ１２とする。ダイオードＤ１１、Ｄ１２をそれぞれ流れる電流Ｉ１１、Ｉ１２は
I11=Is・exp｛q・VBE11/（k・T）}  …(1)
I12=Is・exp｛q・VBE12/（k・T）}  …(2)
(1)、(2)より、
ln（I11/I12）＝ln（Area11/ Area12）＝｛q/（k・T）｝・（VBE11−VBE12）…(3)
図８より、
Vout1−VBE11＝I11・R11  …(4)
Vout1−VBE12＝I12・（R12＋R13）  …(5)
また、V1−＝V1＋であることより、
R11・I11＝R13・I12  …(6)
（４）、（６）より、
Vout1−VBE11＝I12・R13  …(7)
I12＝（Vout1−VBE11）/R13  …(8)
（５）より、
I12＝（Vout1−VBE12）/（R12＋R13）  …(9)
（８）、（９）より、
Vout1＝（R12＋R13）/R12・VBE11−（R13/R12）・VBE12  …(10)
＝（1＋R13/R12）・VBE11−（R13/R12）・VBE12  …(11)
（１１）、（３）より、
Vout1＝VBE11＋（R13/R12）・（k・T/q）・ln（I11/I12）  …(12)
ここでＶＢＥ１１はほぼ−２［ｍＶ／度］の温度特性を有する。したがって、出力電位Ｖｏｕｔ１が温度に依存しないための条件は、（１２）の右辺のＶＢＥ１１以外の項により、ＶＢＥ１１の温度特性が打ち消されれば良いので、
（R13/R12）・（k/q）・ln（I11/I12）＝＋2/1000  …(13)
ここで、ｋおよびｑの値は、以下に示す定数であり、
k＝1.38・10-23  ［Ｊ/K］  …(14)
q＝1.602・10-19  ［Ｃ］  …(15)
よって、
（R13/R12）・ln（I11/I12）＝（R13/R12）・ln（Area11/ Area12）＝＋23.2  …(16)
Ｒ１３は、（６）より、
R13＝（I11/I12）・R11＝（Area11/Area12）・R11  ［Ω］  …(17)
また、Ｒ１２は、（１６）より、
R12＝R13・ln（Area11/Area12）/23.2  ［Ω］  …(18)
このようにして得られた式（１７）により、ダイオードＤ１１、Ｄ１２の面積とＲ１１を用いてＲ１３が決定される。ここで、Ｒ１１は、回路に許容される消費電流によって決定される。続いて、式（１８）に従って、Ｒ１２が決定される。
【００３０】
次に、図９の基準電位発生回路２１を用いて、温度に依存する基準電位の発生方法、および基準電位を強誘電体キャパシタの温度特性に応じて設定する方法について説明する。図９の回路構成は、図８の回路構成と同じであり、図９の各部の参照符号として、図８の各参照符号の添え字の一部を２としたもの、および十の位を２としたものを用いる。なお、以下、プレート線駆動電位に関して説明するが、センスアンプ供給電位に関しても全く同様の手法により設定することができる。
【００３１】
図３のプレート線駆動電位Ｖｐｌの温度特性が、−Ｐ１［ｍＶ/度］であるとすると、図９におけるＶｏｕｔ２が持つべき温度特性−Ｘ１［ｍＶ/度］は
−X1＝−P1・（Vout2/Vpl）  ［ｍV/度］  …(19)
となる。
【００３２】
また、図９におけるＶｏｕｔ２が−Ｘ１［ｍＶ／度］の温度特性を持つためには、
（R23/R22）・（k/q）・ln（I21/I22）＝（−X1＋2）/1000  …(20)
ｋおよびｑの値を代入して、
（R23/R22）・ln（I21/I22）＝（R23/R22）・ln（Area21/Area 22）
＝（−X1＋2）・11.6  …(21)
図９においても、（６）の関係が成り立つので、Ｒ２３は、
R23＝（I21/I22）・R21＝（Area21/ Area 22）・R21  …(22)
また、Ｒ２２は、（２１）より、
R22＝R23・ln（Area21/Area22）/｛（−X1＋2）・11.6｝  …(23)
このようにして得られた式（２２）により、ダイオードＤ２１、Ｄ２２の面積とＲ２１を用いてＲ２３が決定される。ここで、Ｒ２１は、回路に許容される消費電流によって決定される。続いて、式（２３）に従って、Ｒ２２が決定される。
【００３３】
次に、第１実施形態により得られる効果について図１０、図１１を用いて説明する。図１０は、第１実施形態に係る半導体集積回路装置によって、低温時に強誘電体キャパシタに電圧ＶＡ（＝ＶＰＬ−ＶＢＬ）を印加した状態を示している。図１１は、高温時に強誘電体キャパシタに電圧ＶＡを印加した状態を示している。図１０、図１１に示すように、強誘電体キャパシタに印加される電圧ＶＡは、温度に応じて常に飽和電圧に設定される。したがって、高温時に、低温時の飽和電圧が印加されることを回避できる。
【００３４】
本発明の第１実施形態に係る半導体集積回路装置によれば、プレート線駆動電位発生回路１およびセンスアンプ供給電位発生回路３は、強誘電体膜の飽和電圧の温度特性と同じ変化率に従って温度の上昇とともに低下する電位を発生する。このため、温度が変化しても、強誘電体キャパシタＣ０（Ｃ１）に印加される電圧は、その温度における飽和電圧と一致する。よって、飽和電圧以上の電圧が強誘電体キャパシタＣ０に印加されることを回避できるため、ヒステリシス特性のインプリントおよび強誘電体膜のファティーグの発生を防止して、高信頼性の半導体集積回路装置を実現できる。
【００３５】
なお、図２および図５に図示していない他のロウアドレスバッファ等の周辺回路には、センスアンプ参照電位、ＤＱ線センスアンプ参照電位と同様に、温度に依存しない一定の電位が供給される。
【００３６】
（第２実施形態）
第２実施形態は、第１実施形態の特徴に加え、センスアンプ参照電位も温度依存性を有する。第２実施形態の説明に先立ち、“０”および“１”データ読み出し時の信号電位の分布と参照電位との関係について簡単に説明する。
【００３７】
“０”読み出し時の信号電位の分布のピークと“１”読み出し時の信号電位の分布のピークとの中間点は温度によらず一定であるため、従来、この中間点をセンスアンプの参照電位として用いていた。しかしながら、図１２に示すように、読み出し信号電位の分布形状は、低温時の“１”読み出しにおいて、裾を引く形状を有していることが見出された。このため、低温時、“０”読み出しの最大の信号電位Ａ１と、“１”読み出しの最小の電位Ｂ１との中間点が、ピーク間の中間点からずれる。したがって、ピーク間の中間点の電位を参照電位とすると、低温時のセンスの際のマージンが減少する。
【００３８】
図１３は、０”読み出し時の最大電位と、“１”読み出し時の最小電位と、の間（シグナルウィンドウ）の中間点と温度との関係を示している。図１３に示すように、シグナルウィンドウの中間点は、温度の上昇に伴って上昇する。そこで、この中間点を参照電位とすることにより、温度によらずにシグナルマージンを確保する技術が提案されており、詳しくは、特願2002-321563に記載されている。第２実施形態では、この技術が用いられる。
【００３９】
図１４は、本発明の第２実施形態に係る半導体集積回路装置の主要部の構成を示す図である。図１４に示すように、図２の温度に依存しない電位を供給するセンスアンプ参照電位発生回路５に代え、温度に依存した電位を供給するセンスアンプ参照電位発生回路３１が設けられる。その他の構成は、第１実施形態と同じである。図１５に示すように、センスアンプ参照電位は、シグナルウィンドウの温度特性と同様の温度特性に従った値とされる。
【００４０】
次に、図６の電位発生回路１１または図７の電位発生回路１２を用いて、センスアンプの参照電位を、シグナルウィンドウの中間点に常に位置するように、温度に依存させる方法について、以下に説明する。すなわち、第１実施形態と同様に、電位発生回路１１または１２と、図１６の基準電位発生回路２１とを用いて、温度に依存するセンスアンプ参照電位が生成される。なお、図１６の回路構成は図８の回路構成と同じであり、図１６の各部の参照符号として、図８の各参照符号の添え字の一部を３としたもの、および十の位を３としたものを用いる。
【００４１】
図１５のセンスアンプの参照電位Ｖｒｅｆの温度特性が、＋Ｑ［ｍＶ/度］であるとすると、図１６におけるＶｏｕｔ３が持つべき温度特性＋Ｙ［ｍＶ/度］は、
＋Y＝＋Q・（Vout3/Vref）  [mV/度]  …(24)
となる。
【００４２】
また、図１６におけるＶｏｕｔ３が＋Ｙ［ｍＶ/度］の温度特性を持つためには、
（R33/R32）・（k/q）・ln（I31/I32）＝（＋Y＋2）/1000  …(25)
ｋおよびｑの値を代入して
（R33/R32）・ln（I31/I32）＝（R33/R32）・ln（Area31/Area32）
＝（＋Y＋2）・11.6  …(26)
（６）と同様の関係を用いて、Ｒ３３は、
R33＝（Ｉ31/Ｉ32）・R31＝（Area31/Area32）・R31  …(27)
また、R32は、（２７）より、
R32＝R33・ln（Area31/Area32）/｛（＋Y＋2）・11.6｝  …(28)
このようにして得られた式（２７）により、ダイオードＤ３１、Ｄ３２の面積とＲ３１を用いてＲ３２が決定される。ここで、Ｒ３１は、回路に許容される消費電流によって決定される。続いて、式（２８）に従って、Ｒ３２が決定される。
【００４３】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、センスアンプ３の参照電位発生回路５は、温度の上昇に従って上昇する電位を発生する。このため、温度が変化しても、参照電位は、常にシグナルウィンドウの中間点に位置するため、温度に応じて読み出し電位と参照電位との間のマージンが変化することを回避できる。したがって、読み出し誤差の少ない半導体集積回路装置を実現できる。
【００４４】
（第３実施形態）
第３実施形態では、第１実施形態の特徴に加え、プレート線駆動電位が第１実施形態より大きい温度依存性を有する。
【００４５】
第２実施形態において記載したように、シグナルウィンドウの中間点は、温度により変化する。この問題に対し、プレート線駆動電位に温度依存性を持たせることにより、温度によらず、シグナルウィンドウの中間点を一定とすることができる。図１７は、第３実施形態における、高温および低温時の“０”信号電位の分布および“１”信号電位の分布を示す図である。図１７に示すように、温度の上昇に従ってプレート線駆動電位を減少させることにより、高温時の信号電位分布が、図１２のそれより右方向に移動する。この結果、シグナルウィンドウの中間点が、高温、低温時において一致する。したがって、この中間点をセンスアンプの参照電位とすることにより、温度によらずに一定のシグナルマージンを確保できる。第３実施形態では、この技術が用いられる。詳しくは、特願2002-321563に記載されている。
【００４６】
第３実施形態では、以上の趣旨により、第１実施形態と構成はほぼ同じである。異なるのは、プレート線駆動電位の温度特性である。すなわち、図１８に示すように、プレート線駆動電位の温度特性の傾きが、飽和電圧以上の電圧が強誘電体キャパシタに印加されることを回避し、且つシグナルウィンドウの中間点を常に一定とするように、設定される。具体的な構成としては、プレート線駆動電位がこのような温度特性を有するように、プレート線駆動電位発生回路１内の基準電位発生回路２１が、図１９に示すＶｏｕｔ４を有する。なお、図１９の回路構成は、図８の回路構成と同じであり、図１９の各部の参照符号として、図８の各参照符号の添え字の一部を４としたもの、および十の位を４としたものを用いる。
【００４７】
図１８のプレート線駆動電位Ｖｐｌの温度特性が、−Ｐ２［ｍＶ/度］であるとすると、図１９におけるＶｏｕｔ４が持つべき温度特性−Ｘ２［ｍＶ/度］は
−X2＝−P2・（Vout4/Vpl）  [mV/度]  …(29)
となる。
【００４８】
ここで、
|−P2|＞|−P1|  …(30)
|−X2|＞|−X1|  …(31)
である。
【００４９】
また、図１９におけるＶｏｕｔ４が−Ｘ２［ｍＶ／度］の温度特性を持つためには、
（R43/R42）・（k/q）・ln（I41/I42）＝（−X2＋2）/1000  …(32)
以下、図６における式の展開と同様にして、
R43＝（I41/I42）・R41＝（Area41/Area42）・R41  …(33)
R42＝R43・ln（Area41/Area42）/｛（−X2＋2）・11.6｝  …(34)
このようにして得られた式（３３）、（３４）により、Ｒ４２、Ｒ４３が決定される。
【００５０】
本発明の第３実施形態に係る半導体装置によれば、第１実施形態と同じ効果を得られる。さらに、第３実施形態によれば、プレート線駆動電位発生回路１は、飽和電圧以上の電圧が強誘電体キャパシタに印加されることを回避し、且つシグナルウィンドウの中間点を常に一定とするように、設定される温度特性を有するプレート線駆動電位を発生する。このため、温度が変化しても、参照電位は、常にシグナルウィンドウの中間点に位置するため、温度に応じて読み出し電位と参照電位との間のマージンが変化することを回避できる。したがって、読み出し誤差の少ない半導体集積回路装置を実現できる。
【００５１】
（第４実施形態）
第４実施形態は、強誘電体キャパシタに電圧を印加する時間に関する。図２０は、本発明の第４実施形態に係る半導体装置の主要部の構成を示す図である。図２０の各部の接続関係は、第１実施形態（図２）のそれと同じである。図２０において、図１と異なるのは、各電位発生回路が、温度依存性を持たないこと、プレート線駆動電位発生回路４１とセンスアンプ４２との間に遅延回路４９が設けられていることである。
【００５２】
プレート線駆動電位発生回路４１は、プレート線ＰＬ０、ＰＬ１を駆動すると同時に、その旨の制御信号Ｓ１を遅延回路４９に供給する。遅延回路４９は、温度の上昇に応じて減少する遅延時間の経過後に、センスアンプ４９を活性する旨の制御信号Ｓ２をセンスアンプ４２に供給する。この結果、センスアンプ４２はセンス増幅動作を行う。
【００５３】
同様に、プレート線駆動電位発生回路４１は、プレート線の駆動を終了した際に、その旨の制御信号Ｓ１を遅延回路４９に供給する。遅延回路４９は、所定の遅延時間の経過後に、センスアンプを非活性化する旨の制御信号Ｓ２をセンスアンプに供給する。この結果、センスアンプ４２は、非活性状態へ移行する。
【００５４】
図２１は、本発明の第４実施形態における、低温時の主要ノードの電位のタイミングチャートである。スタンバイ状態時に、メモリセルからのデータの読み出しに際し、ビット線ＢＬおよび／ＢＬをイコライズするイコライズトランジスタ（図示せぬ）のゲートがローレベルとされる。次に、時刻ｔ１において、情報が読み出されるセルと接続されたプレート線ＰＬ（ＰＬ０、ＰＬ１等）がハイレベルへと駆動されることにより、メモリセルおよび参照セルの強誘電体キャパシタの両端に読み出し電圧が印加される。この結果、メモリセルおよび参照セルから読み出されたデータが、ビット線ＢＬ、／ＢＬに読み出される。次に、時刻ｔ１から図２０の遅延回路４９により規定される遅延時間の経過後の時刻ｔ２に、制御信号Ｓ２に応じて、センスアンプＳ／Ａが活性化される。この結果、ビット線ＢＬ、／ＢＬ間の電位差が増幅される。
【００５５】
次に、時刻ｔ３にプレート線ＰＬがローレベルとされる。時刻ｔ２から時刻ｔ３の間（“０”再書き込み時間）は、メモリセルおよび参照セルの強誘電体キャパシタの両端に“０”再書き込み電圧が印加される。したがって、メモリセルおよび参照セルの読み出しデータが“０”であった場合、そのメモリセルおよび参照セルに“０”データが再書き込みされる。
【００５６】
次に、時刻ｔ３から遅延回路４９により規定される遅延時間の経過後の時刻ｔ４に、センスアンプＳ／Ａが非活性化される。時刻ｔ３から時刻ｔ４までの間（“１”再書き込み時間）は、メモリセルおよび参照セルの強誘電体キャパシタの両端に“１”再書き込み電圧が印加される。したがって、メモリセルおよび参照セルの読み出しデータが“１”であった場合、そのメモリセルおよび参照セルに“１”データが再書き込みされる。“１”再書き込み時間は、各温度において、分極量が飽和するまでの時間に設定される。この後、時刻ｔ５において、イコライズトランジスタのゲートがハイレベルとされることにより、スタンバイ状態に移行する。
【００５７】
図２２は、本発明の第４実施形態における、高温時の主要ノードの電位のタイミングチャートである。各動作に関しては図２１と同じであるが、動作のタイミングは異なる。図２２に示すように、温度の上昇に伴って遅延回路４９が規定する遅延時間が減少するため、時刻ｔ１と時刻ｔ２との間の時間（読み出し時間）が、低温時のそれより短い。また、遅延時間の減少により、“１”再書き込み時間は、低温時のそれより短い。なお、“０”再書き込み時間に関しては、従来と同様に、温度依存性を有さず、一定である。
【００５８】
次に、上記動作を実現するための遅延回路４９の一例について、図２３〜図２８を用いて以下に説明する。
【００５９】
図２３は、遅延回路４９の一部を示す回路図である。図２０の制御信号Ｓ１に対応する入力信号ＩＮは、ＰＭＯＳトランジスタＱＰ１とＮＭＯＳトランジスタＱＮ１とから構成されるインバータに供給される。トランジスタＱＰ１、ＱＮ１間には、直列接続された抵抗素子Ｒ５１〜Ｒ５４が接続される。抵抗素子Ｒ５１〜Ｒ５３には、それぞれ並列にＮＭＯＳトランジスタＱＮ２１〜ＱＮ２３が接続される。トランジスタＱＮ２１〜ＱＮ２３には、後述するＶｏｕｔ１１〜Ｖｏｕｔ１３が供給される。
【００６０】
トランジスタＱＰ１１のドレインは、キャパシタＣ１１を介して接地されるとともに、トランジスタＱＰ１１、ＱＮ１１、ＱＮ２１〜ＱＮ２３、抵抗Ｒ５１〜Ｒ５４からなる１段目の回路と同じ構成の２段目の回路のトランジスタＱＰ１１、ＱＮ１１のゲートに接続される。２段目の回路の抵抗Ｒ５４とトランジスタＱＮ１１との接続ノードは、キャパシタＣ１１を介して電源電位線と接続されるとともに、１段目と同じ構成の３段目の回路のトランジスタＱＰ１１、ＱＮ１１のゲートに接続される。同様に３段目のトランジスタＱＰ１１のドレインは、キャパシタＣ１１の一端および４段目の回路のトランジスタＱＰ１１、ＱＮ１１のゲートに接続される。４段目の回路の抵抗Ｒ５４とトランジスタＱＮ１１との接続ノードから取り出された信号は、キャパシタＣ１１の一端に供給されるとともに、遅延時間を設定するための所定数（例：２個）のインバータＩＶ１、ＩＶ２を介して出力信号ＯＵＴとされる。
【００６１】
図２４は、遅延回路４９内の一部を示す回路図であり、図２３のトランジスタＱＮ２１〜ＱＮ２３の動作を制御する信号を発生する回路である。図２４に示すように、温度に依存して上昇する電位ＶＢＧＲＴが、オペアンプＯＰ１１〜ＯＰ１３の各非反転入力端子に供給される。オペアンプＯＰ１１〜１３の反転入力端子には、温度依存のない定電位Ｖ１〜Ｖ３がそれぞれ供給される。ここで、各電位Ｖ１〜Ｖ３の関係は、Ｖ１＜Ｖ２＜Ｖ３である。オペアンプＯＰ１１〜ＯＰ１３は、出力電位ＶＯＵＴ１１〜ＶＯＵＴ１３をそれぞれ出力する。
【００６２】
次に、図２３、図２４の回路の動作について説明する。温度がまだ低い状態であり、電位ＶＢＧＲＴが電位Ｖ１に達する前の状態では、ＶＯＵＴ１１〜ＶＯＵＴ１３は出力されておらず、図２４のトランジスタＱＮ２１〜ＱＮ２３はオフである。したがって、抵抗素子Ｒ５１〜Ｒ５４はバイパスされず、ＲＣ遅延は最大となるため、入力信号ＩＮの入力から出力信号ＯＵＴの出力までの遅延は最も長い。温度の上昇に伴い、電位ＶＢＧＲＴが上昇し、Ｖｏｕｔ１１、Ｖｏｕｔ１２、Ｖｏｕｔ１３が順次累積して出力される。したがって、トランジスタＱＮ２１、ＱＮ２２、ＱＮ２３が順次累積してオンすることにより、ＲＣ遅延が順次低下する。この結果、入力信号ＩＮの入力から出力信号ＯＵＴの出力までの遅延が順次短くなる。
【００６３】
図２５は、電位ＶＢＧＲＴと温度との関係を示している。強誘電体メモリが有するべきスペックの保証範囲を考慮の上、電位ＶＧＢＲＴに図２５に示すような温度特性を持たせて、図２３の電位Ｖ１〜Ｖ３を適切に設定される。この結果、図２３のトランジスタＱＮ２１〜ＱＮ２３を上述したように順次オンさせる制御を行うことができる。
【００６４】
第１、第２実施形態と同様にＢＧＲＴ回路を用いて電位ＶＢＧＲＴが生成される。具体的には、図１７のＶｏｕｔ３に図２５に示す温度特性を持たせる。図１６のＶｏｕｔ３が＋Ｘ［ｍＶ／度］の温度特性を持つためには、式（２７）〜式（２８）と同様にして、
R33＝（Ｉ31/Ｉ32）・R31＝（Area31/Area32）・R31  …(35)
R32＝R33・ln（Area31/Area32）/｛（＋X＋2）・11.6｝  …(36)
これらの式（３５）、（３６）により、Ｒ３１、Ｒ３２が決定される。
【００６５】
温度に依存しない電位Ｖ１〜Ｖ３も、第１実施形態と同様の方法により生成することができる。具体的には、例えば図２６に示すように、図６と同じ回路が、発生させるべき電位の数に応じた数分、設けられる。各抵抗素子Ｒ１ａ〜Ｒ１ｃの値を変えることにより、温度に依存しない所望の値の電位Ｖ１〜Ｖ３を発生できる。また、図２７に示すように、図７と同じ回路を複数設け、抵抗値Ｒ２ａ〜Ｒ２ｃの値を変えることによっても、電位Ｖ１〜Ｖ３を発生させることができる。
【００６６】
図２８は、図２３の遅延回路の入力信号ＩＮと出力信号ＯＵＴとの間での遅延時間と温度との関係を示している。図２８中の破線は、強誘電体キャパシタの分極量が分極反転を伴って飽和するのに要する時間と温度との関係を示している。図２８に示すように、遅延時間が各温度に応じて異なる値となっており、遅延時間の温度特性は、飽和時間の温度特性と近似している。温度がＴ１〜Ｔ３へと上昇するに従って、Ｖｏｕｔ１１〜Ｖｏｕｔ１３が順次、累積して出力される。図２３〜図２７の回路において用いる電位の数を増やすことにより（本例では３）、図２８の実線は、破線の特性に近づく。
【００６７】
本発明の第４実施形態に係る半導体集積回路装置によれば、強誘電体メモリの動作において、強誘電体キャパシタの分極量が反転する動作を伴う制御の際に強誘電体キャパシタに電圧を印加する時間が、温度の上昇に伴って減少する。また、この時間は、各温度において、分極量が分極反転後に飽和するまでの時間に設定される。このため、飽和電圧に達した後にも不要な電圧が印加され続けることに起因する強誘電体キャパシタのファティーグおよびインプリントが発生することを回避できる。したがって、半導体集積回路装置の信頼性を向上することができる。
【００６８】
（第５実施形態）
第５実施形態は、第４実施形態に付加して用いられ、“０”再書き込み時間も、温度に依存した長さを有する。
【００６９】
飽和時間が温度によって変化するのは、一般に、強誘電体キャパシタが分極反転する際だけであると考えられている。しかしながら、分極反転を伴わない領域でも、強誘電体成分が一部含まれており、この領域でも飽和時間が温度に依存する。そこで、第５実施形態では、第４実施形態と同様の手法により、“０”再書き込み時間を温度に依存させる。
【００７０】
図２９は、本発明の第５実施形態に係る半導体集積回路装置の主要部の構成を示す図である。構成は、第４実施形態とほぼ同様である。異なるのは、センスアンプ４２の活性化の旨を示す制御信号Ｓ４が遅延回路４９に供給され、遅延回路４９により温度に応じて遅延された制御信号Ｓ３がプレート線駆動電位発生回路４１に供給されることである。プレート線駆動電位発生回路４２は、制御信号Ｓ３が供給されると、プレート線駆動電位がローレベルとなるよう制御する。
【００７１】
図３０および図３１は、それぞれ、本発明の第５実施径庭における、高温および低温時の主要ノードの電位のタイミングチャートである。図３０、図３１に示すように、読み出し時および“１”再書き込み時間に加え、“０”再書き込み時間も、低温時は、短くなっている。読み出し時間を定義する、センスアンプＳ／Ａの活性化からプレート線駆動電位ＰＬのローベルへの制御までの遅延時間は、温度に応じて変化する。また、読み出し時間は、各温度において、分極量が飽和するまでの時間に設定される。
【００７２】
本発明の第５実施形態に係る半導体集積回路装置によれば、第４実施形態と同じ効果を得られる。さらに、分極反転を伴わない場合も、分極量が飽和するまでの時間が、温度の上昇に伴って短くなる。このため、強誘電体成分を含まないと考えられる領域でも、分極量の飽和後も強誘電体キャパシタに不要な電圧が印加され続けることに起因するファティーグおよびインプリントを回避できる。したがって、半導体集積回路装置の信頼性を向上できる。
【００７３】
（第６実施形態）
第６実施形態は、第４、第５実施形態の変形例に関し、遅延回路４９の他の例に関する。
【００７４】
図３２は、本発明の第６実施形態に係る半導体集積回路装置の一部を示す回路図である。図３２の回路は、図２３の回路と置換して用いられる。図３２に示すように、入力信号ＩＮは、直列接続されたＰＭＯＳトランジスタＱＰ３１、抵抗素子Ｒ６１、ＮＭＯＳトランジスタＱＮ３１から構成されたインバータに供給される。トランジスタＱＰ３１と抵抗素子Ｒ６１との接続ノードには、ＰＭＯＳトランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれの一端が接続される。トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれの他端は、キャパシタＣ２１、Ｃ２２、Ｃ２３をそれぞれ介して接地される。トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれのゲートには、図２４の電位Ｖｏｕｔ１１、Ｖｏｕｔ１２、Ｖｏｕｔ１３が供給される。
【００７５】
トランジスタＱＰ２１と抵抗素子Ｒ６１との接続ノードは、トランジスタＱＰ２１、ＱＮ３１、ＱＰ３１〜ＱＮ３３、抵抗素子Ｒ６１からなる１段目の回路と同じ構成の２段目の回路のトランジスタＱＰ２１、ＱＮ３１のゲートに接続される。２段目の回路の抵抗素子Ｒ６１とトランジスタＱＮ３１との接続ノードは、トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれの一端と接続される。トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれの他端は、キャパシタＣ２１、Ｃ２２、Ｃ２３をそれぞれ介して電源電位線と接続される。２段目の回路の抵抗素子Ｒ６１とトランジスタＱＮ３１との接続ノードから取り出された信号は、インバータＩＶ１、ＩＶ２を介して出力信号ＯＵＴとされる。
【００７６】
図３１の回路において、図２３の回路と同様に、トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３が順次累積してオフすることにより、ＲＣ遅延が順次低下する。キャパシタＣ２１〜Ｃ２３の容量値を適当に設定することにより、温度の上昇に伴い、遅延時間が低下する遅延回路を実現できる。
【００７７】
本発明の第６実施形態に係る半導体集積回路装置に依れば、第４、第５実施形態と同じ効果を得られる。
【００７８】
第１乃至第６実施形態に係る半導体集積回路装置は、種々のアプリケーションに用いることができる。具他的には、単体メモリ、混載メモリ、ＩＣカード等に適用することができる。アプリケーションの形態によって保証温度が異なるため、上記した低温、高温が示す温度およびその範囲は、アプリケーションにより異なる。汎用品のメモリでは、−４０〜８５℃である。汎用品メモリであっても、室内での使用に限定するなら、０〜７０℃である。また、車載用の専用品ならー４０〜１２５℃である。
【００７９】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８０】
【図１】強誘電体キャパシタの飽和電圧と温度との関係を示す図。
【図２】本発明の第１実施形態に係る半導体集積回路装置の主要部を示す図。
【図３】第１実施形態におけるプレート線駆動電位と温度との関係を示す図。
【図４】第１実施形態におけるセンスアンプ供給電位と温度との関係を示す図。
【図５】第１実施形態に係る半導体集積回路装置の主要部を示す図。
【図６】第１実施形態に係る電位発生回路の一例を示す図。
【図７】第１実施形態に係る電位発生回路の一例を示す図。
【図８】第１実施形態に係る基準電位発生回路を示す図。
【図９】第１実施形態に係る基準電位発生回路を示す図。
【図１０】第１実施形態における低温時の飽和電圧および印加電圧を示す図。
【図１１】第１実施形態における高温時の飽和電圧および印加電圧を示す図。
【図１２】高温および低温時の“０”および“１”信号分布を示す図。
【図１３】シグナルウィンドウの中間点と温度との関係を示す図。
【図１４】本発明の第２実施形態に係る半導体集積回路装置の主要部の構成を示す図。
【図１５】第２実施形態におけるセンスアンプ参照電位と温度との関係を示す図。
【図１６】第２実施形態に係る基準電位発生回路を示す図。
【図１７】第３実施形態における、高温および低温時の“０”および“１”信号分布を示す図。
【図１８】第３実施形態におけるプレート線駆動電位と温度との関係を示す図。
【図１９】第４実施形態に係る基準電位発生回路を示す図。
【図２０】本発明の第４実施形態に係る半導体集積回路装置の主要部の構成を示す図。
【図２１】第４実施形態における、低温時の主要ノードの電位を示す図。
【図２２】第４実施形態における、高温時の主要ノードの電位を示す図。
【図２３】第４実施形態に係る遅延回路の一部を示す図。
【図２４】第４実施形態に係る遅延回路の一部を示す図。
【図２５】オペアンプ入力電位と温度との関係を示す図。
【図２６】第４実施形態に係る電位発生回路の一例を示す回路図。
【図２７】第４実施形態に係る電位発生回路の一例を示す回路図。
【図２８】第４実施形態に係る遅延回路の遅延時間と温度との関係を示す図。
【図２９】本発明の第５実施形態に係る半導体集積回路装置の主要部の構成を示す図。
【図３０】第５実施形態における、低温時の主要ノードの電位を示す図。
【図３１】第５実施形態における、高温時の主要ノードの電位を示す図。
【図３２】本発明の第６実施形態に係る遅延回路の一部を示す図。
【図３３】低温時の強誘電体キャパシタのヒステリシス特性を示す図。
【図３４】高温時の強誘電体キャパシタのヒステリシス特性を示す図。
【図３５】温度７０℃における分極反転時間と温度との関係を示す図。
【図３６】温度２５℃における分極反転時間と温度との関係を示す図。
【図３７】温度−２５℃における分極反転時間と温度との関係を示す図。
【図３８】従来の強誘電体メモリの主要ノードのタイミングチャート。
【符号の説明】
【００８１】
１、４１…プレート線駆動電位発生回路、２、４２…センスアンプ、３、４３…センスアンプ供給電位発生回路、４、４４…センスアンプ参照電位供給スイッチ、５、３１、４５…センスアンプ参照電位発生回路、６、４６…ＤＱ線センスアンプ、７、４７…ＤＱ線センスアンプ参照電位供給スイッチ、８、４８…ＤＱ線センスアンプ参照電位発生回路、１１、１２…電位発生回路、２１…基準電位発生回路、ＭＣ０、ＭＣ１…メモリセル、Ｃ０、Ｃ１…強誘電体キャパシタ、Ｔｒ０、Ｔｒ１…セルトランジスタ、ＢＬ、／ＢＬ…ビット線、ＰＬ０、ＰＬ１…プレート線、ＷＬ０〜ＷＬ７…ワード線、ＤＱ、／ＤＱ…ＤＱ線、ＭＣＡ…メモリセルアレイ、ＳＴｒ０、ＳＴｒ１…ブロック選択トランジスタ、ＢＳ０、ＢＳ１…ブロック選択信号、ＯＰ、ＯＰ１、ＯＰ２、ＯＰ１１〜ＯＰ１３…オペアンプ、ＱＰ１、ＱＰ２、ＱＰ１１、ＱＰ２１、ＱＰ３１〜ＱＰ３３、ＱＮ１、ＱＮ２、ＱＮ１１、ＱＮ２１〜ＱＮ２３、ＱＮ３１…トランジスタ、Ｖｏｕｔ…電位発生回路出力電位、Ｒ１、Ｒ２、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２１、Ｒ２２、Ｒ２３、Ｒ３１、Ｒ３２、Ｒ３３、Ｒ４１、Ｒ４２、Ｒ４３、Ｒ５１〜Ｒ５４、Ｒ６１、Ｒ１ａ〜Ｒ１ｃ、Ｒ２ａ〜Ｒ２ｃ…抵抗素子、Ｉ１１、Ｉ１２、Ｉ２１、Ｉ２２、Ｉ３１、Ｉ３２、Ｉ４１、Ｉ４２…電流、Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２、Ｄ３１、Ｄ３２、Ｄ４１、Ｄ４２…ダイオード、Ｖｏｕｔ１、Ｖｏｕｔ２、Ｖｏｕｔ３、Ｖｏｕｔ４…基準電位発生回路出力電位、ＶＢＥ１１、ＶＢＥ１２、ＶＢＥ２１、ＶＢＥ２２、ＶＢＥ３１、ＶＢＥ３２、ＶＢＥ４１、ＶＢＥ４２１…ダイオードアノード電位、Ｖ１＋、Ｖ１−、Ｖ２＋、Ｖ２−、Ｖ３＋、Ｖ３−、Ｖ４＋、Ｖ４−…オペアンプ入力電位、ＩＮ…遅延回路入力電位、ＯＵＴ…遅延回路出力信号、Ｃ１１、Ｃ２１〜Ｃ２３…キャパシタ、ＩＶ１、ＩＶ２…インバータ。
【図１】
2005174435.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005174435.tif 000008
【図７】
2005174435.tif 000009
【図８】
2005174435.tif 000010
【図９】
2005174435.tif 000011
【図１０】
2005174435.tif 000012
【図１１】
2005174435.tif 000013
【図１２】
2005174435.tif 000014
【図１３】
2005174435.tif 000015
【図１４】
2005174435.tif 000016
【図１５】
2005174435.tif 000017
【図１６】
2005174435.tif 000018
【図１７】
2005174435.tif 000019
【図１８】
2005174435.tif 000020
【図１９】
2005174435.tif 000021
【図２０】
2005174435.tif 000022
【図２１】
2005174435.tif 000023
【図２２】
2005174435.tif 000024
【図２３】
2005174435.tif 000025
【図２４】
2005174435.tif 000026
【図２５】
2005174435.tif 000027
【図２６】
2005174435.tif 000028
【図２７】
2005174435.tif 000029
【図２８】
2005174435.tif 000030
【図２９】
2005174435.tif 000031
【図３０】
2005174435.tif 000032
【図３１】
2005174435.tif 000033
【図３２】
2005174435.tif 000034
【図３３】
2005174435.tif 000035
【図３４】
2005174435.tif 000036
【図３５】
2005174435.tif 000037
【図３６】
2005174435.tif 000038
【図３７】
2005174435.tif 000039
【図３８】
2005174435.tif 000040
【手続補正書】
【提出日】平成16年4月7日(2004.4.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を前記強誘電体キャパシタに印加する第１電位発生回路と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅する、センスアンプと、
を具備することを特徴とする半導体集積回路装置。
【請求項２】
第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、
前記センスアンプの電源電位として温度の上昇に伴って第２変化率で下降する電圧を供給する第２電位発生回路と、
を具備することを特徴とする半導体集積回路装置。
【請求項３】
前記第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を前記強誘電体キャパシタに印加する第１電位発生回路をさらに具備することを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記第２変化率は、前記第１変化率と同じであることをことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記第１変化率または第２変化率は前記強誘電体キャパシタの飽和電圧が有する温度依存性に等しいことを特徴とする請求項１乃至４のいずれか１項に記載の半導体集積回路装置。
【請求項６】
前記第２ビット線に、参照電位として温度の上昇に伴って第３変化率で上昇する電圧を有する電位を供給する第３電位発生回路をさらに具備することを特徴とする請求項１乃至５のいずれか１項に記載の半導体集積回路装置。
【請求項７】
第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第２電極に第１電位を供給することにより情報を読み出す回路と、
を具備し、温度の上昇に伴って前記第１電位が供給される時間が下降することを特徴とする半導体集積回路装置。
【請求項８】
第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、
前記第１電極と電気的に接続された第１ビット線と、
前記第１ビット線と相補な第２ビット線と、
前記第２電極に第１電位を供給することにより情報を読み出す回路と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、
前記センスアンプの電源電位として第２電位を供給する回路と、
を具備し、前記第１電位がローレベルになった後から前記第２電位が供給される時間が、温度の上昇に伴って下降することを特徴とする半導体集積回路装置。
【請求項９】
前記時間の温度依存性は前記強誘電体キャパシタが分極反転する時間の温度依存性に等しいことを特徴とする請求項７または８に記載の半導体集積回路装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
本発明の第１の視点による半導体集積回路装置は、第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第２電極に第１電位を供給することにより、温度の上昇に伴って第１変化率で下降する電圧を前記強誘電体キャパシタに印加する第１電位発生回路と、前記第１ビット線と前記第２ビット線との間の電位差を増幅する、センスアンプと、を具備することを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本発明の第２の視点による半導体集積回路装置は、第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、前記センスアンプの電源電位として温度の上昇に伴って第２変化率で下降する電圧を供給する第２電位発生回路と、を具備することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明の第３の視点による半導体集積回路装置は、第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第２電極に第１電位を供給することにより情報を読み出す回路と、を具備し、温度の上昇に伴って前記第１電位が供給される時間が下降することを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
本発明の第４の視点による半導体集積回路装置は、第１電極と第２電極とを有する強誘電体キャパシタを有するメモリセルを含んだメモリセルアレイと、前記第１電極と電気的に接続された第１ビット線と、前記第１ビット線と相補な第２ビット線と、前記第２電極に第１電位を供給することにより情報を読み出す回路と、前記第１ビット線と前記第２ビット線との間の電位差を増幅するセンスアンプと、前記センスアンプの電源電位として第２電位を供給する回路と、を具備し、前記第１電位がローレベルになった後から前記第２電位が供給される時間が、温度の上昇に伴って下降することを特徴とする。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
メモリセルＭＣ０は、直列接続された強誘電体キャパシタＣ０と、ＭＯＳ（Metal Oxide Semiconductor）トランジスタからなるセルトランジスタＴ０と、により構成される。メモリセルＭＣ０の一端は、プレート線ＰＬ０と接続され、他端はビット線ＢＬと接続される。セルトランジスタＴ０のゲートは、ワード線ＷＬ０と接続される。メモリセルＭＣ０と同様の構成を有するメモリセルＭＣ１の一端は、プレート線ＰＬ１と接続され、他端はビット線／ＢＬと接続される。強誘電体キャパシタＣ０の強誘電体膜は、ＳＢＴ、ＰＺＴ等、公知のいかなる材料を用いることが可能である。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正の内容】
【００２２】
図５は、第１実施形態に係る半導体集積回路装置の主要部の他の構成を示す図である。この例では、メモリセルアレイＭＣＡのみを示しており、他の部分は図１と同様である。図２に示すように、メモリセルＭＣ０は、並列に接続された強誘電体キャパシタＣ０とセルトランジスタＴ０とから構成される。このメモリセルＭＣ０が複数個（図２では８個を例示）接続されたメモリセル群の一端がプレート線ＰＬ０と接続され、他端はブロック選択トランジスタＳＴｒ０を介してビット線ＢＬと接続される。各メモリセルＭＣ０のセルトランジスタＴ０のゲートには、ワード線ＷＬ０〜ＷＬ７が接続される。ブロック選択トランジスタＳＴｒ０のゲートには、ブロック選択信号ＢＳ０が供給される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
同様に、並列接続された強誘電体キャパシタＣ１とセルトランジスタＴ１とからなるメモリセルＭＣ１が複数個直列に接続される。複数のメモリセルＭＣ１からなるメモリセル群の一端は、プレート線ＰＬ１と接続され、他端はブロック選択トランジスタＳＴｒ１を介してビット線／ＢＬと接続される。各メモリセルＭＣ１のセルトランジスタＴ１のゲートには、ワード線ＷＬ０〜ＷＬ７が接続される。ブロック選択トランジスタＳＴｒ１のゲートには、ブロック選択信号ＢＳ１が供給される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
オペアンプＯＰの出力端は、Ｐ型ＭＯＳトランジスタＱＰ１のゲートに接続される。トランジスタＱＰ１のソースは電源電位線に接続され、ドレインは出力電位Ｖｏｕｔを出力する。出力電位Ｖｏｕｔは、抵抗素子Ｒ１により分圧され、オペアンプＯＰの非反転入力端に供給される。抵抗素子Ｒ１による分圧を適宜調整することにより、所望の値の出力電位Ｖｏｕｔを得られる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
図７は、プレート線駆動電位発生回路１、センスアンプ供給電位発生回路３、センスアンプ参照電位発生回路５、ＤＱ線センスアンプ参照電位発生回路８に用いることができる電位発生回路１２を示す回路図である。図７に示すように、トランジスタＱＰ１のドレインは、Ｎ型ＭＯＳトランジスタＱＮ１のドレインおよびゲートに接続される。トランジスタＱＮ１のソースの電位は、抵抗素子Ｒ２により分圧され、オペアンプＯＰの非反転入力端に供給される。Ｐ型ＭＯＳトランジスタＱＰ２のソースは、電源電位線と接続され、ドレインはＮ型ＭＯＳトランジスタＱＮ２のドレインに接続される。トランジスタＱＮ２のゲートはトランジスタＱＮ１のドレインと接続され、ソースは出力電位Ｖｏｕｔを出力する。出力電位Ｖｏｕｔは、図６の回路と同様に、抵抗素子Ｒ２による分圧を適宜調整することにより、所望の値に設定される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
本発明の第２実施形態に係る半導体装置によれば、第１実施形態と同じ効果を得られる。さらに、第２実施形態によれば、センスアンプ２の参照電位発生回路５は、温度の上昇に従って上昇する電位を発生する。このため、温度が変化しても、参照電位は、常にシグナルウィンドウの中間点に位置するため、温度に応じて読み出し電位と参照電位との間のマージンが変化することを回避できる。したがって、読み出し誤差の少ない半導体集積回路装置を実現できる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００７５
【補正方法】変更
【補正の内容】
【００７５】
トランジスタＱＰ２１と抵抗素子Ｒ６１との接続ノードは、トランジスタＱＰ２１、ＱＮ３１、ＱＰ３１〜ＱＰ３３、抵抗素子Ｒ６１からなる１段目の回路と同じ構成の２段目の回路のトランジスタＱＰ２１、ＱＮ３１のゲートに接続される。２段目の回路の抵抗素子Ｒ６１とトランジスタＱＮ３１との接続ノードは、トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれの一端と接続される。トランジスタＱＰ３１、ＱＰ３２、ＱＰ３３のそれぞれの他端は、キャパシタＣ２１、Ｃ２２、Ｃ２３をそれぞれ介して電源電位線と接続される。２段目の回路の抵抗素子Ｒ６１とトランジスタＱＮ３１との接続ノードから取り出された信号は、インバータＩＶ１、ＩＶ２を介して出力信号ＯＵＴとされる。
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正の内容】
【図１４】
2005174435.tif 000041
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図３２
【補正方法】変更
【補正の内容】
【図３２】
2005174435.tif 000042