(57)【要約】    【課題】      全体の回路規模を低減することができる複素符号化装置及び複素復号装置を提供すること。    【解決手段】  本発明の複素符号化装置１００は、アナログ入力信号Ｓｉを受けて演算を行って複素アナログ信号を生成する第１の演算装置１０１と、アナログ入力信号Ｓｉの値と前記複素アナログ信号の値とを加算してアナログ畳み込み符号ｕｉを生成する加算器１０２と、を具備している。第１の演算装置１０１は、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号Ｓｉの値とを乗算して前記複素アナログ信号を生成する。  【選択図】      図１
2005295445.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号を受けて演算を行って複素アナログ信号を生成する演算手段と、前記アナログ入力信号の値と前記複素アナログ信号の値とを加算してアナログ畳み込み符号を生成する加算器と、を具備し、
前記演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記アナログ入力信号の値とを乗算して前記複素アナログ信号を生成することを特徴とする複素符号化装置。
【請求項２】
アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記アナログ入力信号の値と前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算してアナログ畳み込み符号を生成する加算器と、を具備し、
前記第１の演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、
前記第２の演算手段は、
前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成することを特徴とする複素符号化装置。
【請求項３】
アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記アナログ入力信号の値と前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算してアナログ畳み込み符号を生成する加算器と、を具備し、
前記第１の演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記アナログ入力信号の値とを乗算して前記複素アナログ信号を生成し、
前記第２の演算手段は、
前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成し、
前記アナログ入力信号及び前記アナログ畳み込み符号を出力することを特徴とする複素符号化装置。
【請求項４】
アナログ入力信号及び加算アナログ畳み込み符号を受けて前記アナログ入力信号の値と前記加算アナログ畳み込み符号の値とを加算して第１の加算アナログ入力信号を生成する第１の加算器と、前記第１の加算アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算して前記加算アナログ畳み込み符号を生成する第２の加算器と、前記第１の加算アナログ入力信号の値と前記第２の複素アナログ信号の値とを加算して再帰アナログ畳み込み符号を生成して出力する第３の加算器と、を具備し、
前記第１の演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、
前記第２の演算手段は、
前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成することを特徴とする複素符号化装置。
【請求項５】
アナログ入力信号を受けて第１の再帰アナログ畳み込み符号を生成する第１の再帰アナログ畳み込み符号生成装置と、アナログ入力信号のビットを並び替えて並び替えアナログ入力信号を生成するインタリーバーと、前記並び替えアナログ入力信号を受けて第２の再帰アナログ畳み込み符号を生成する第２の再帰アナログ畳み込み符号生成装置と、を具備し、
前記第１の再帰アナログ畳み込み符号生成装置は、
前記アナログ入力信号及び第１の加算アナログ畳み込み符号を受けて前記アナログ入力信号の値と前記第１の加算アナログ畳み込み符号の値とを加算して第１の加算アナログ入力信号を生成する第１の加算器と、前記第１の加算アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算して前記第１の加算アナログ畳み込み符号を生成する第２の加算器と、前記第１の加算アナログ入力信号の値と前記第２の複素アナログ信号の値とを加算して前記第１の再帰アナログ畳み込み符号を生成して第１のターボ符号として出力する第３の加算器と、を具備し、
前記第１の演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、
前記第２の演算手段は、
前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成し、
前記第２の再帰アナログ畳み込み符号生成装置は、
前記並び替えアナログ入力信号及び第２の加算アナログ畳み込み符号を受けて前記並び替えアナログ入力信号の値と前記第２の加算アナログ畳み込み符号の値とを加算して第２の加算アナログ入力信号を生成する第４の加算器と、前記第２の加算アナログ入力信号を受けて演算を行って第３の複素アナログ信号を生成する第３の演算手段と、前記第３の複素アナログ信号を受けて演算を行って第４の複素アナログ信号を生成する第４の演算手段と、前記第３の複素アナログ信号の値と前記第４の複素アナログ信号の値とを加算して前記第２の加算アナログ畳み込み符号を生成する第５の加算器と、前記第２の加算アナログ入力信号の値と前記第４の複素アナログ信号の値とを加算して前記第２の再帰アナログ畳み込み符号を生成して第２のターボ符号として出力する第６の加算器と、を具備し、
前記第３の演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記第２の加算アナログ入力信号の値とを乗算して前記第３の複素アナログ信号を生成し、
前記第４の演算手段は、
前記演算子ｅｊθ（０度＜θ＜４５度）と前記第３の複素アナログ信号の値とを乗算して前記第４の複素アナログ信号を生成することを特徴とする複素符号化装置。
【請求項６】
アナログ受信信号の値から複素アナログ信号の値を減算して復号信号を生成する減算器と、前記復号信号をクロック信号の１パルスだけ遅延させて遅延復号信号を生成する遅延手段と、前記遅延復号信号を受けて演算して前記複素アナログ信号を生成して前記減算器に与える演算手段と、を具備し、
前記演算手段は、
信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記遅延復号信号の値とを乗算して前記複素アナログ信号を生成することを特徴とする複素復号装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ入力信号に基づいて複素アナログ信号を生成してこの複素アナログ信号を用いてアナログ畳み込み符号を生成する複素符号化装置及び前記アナログ畳み込み符号を復号する複素復号装置に関する。
【背景技術】
【０００２】
従来より、複素符号化装置として、図７に示すものが知られている（非特許文献１参照）。この複素符号化装置１０は、複素界符号器１１、逆高速フーリエ変換器（ＩＦＦＴ）１２、通信器１３、加算器１４、ＦＦＴ１５及びイコライザ１６を具備している。複素界符号器１１は、アナログ入力信号の値に基づいて行列式の演算を行って演算結果を逆高速フーリエ変換器（ＩＦＦＴ）１２に与えている。
【非特許文献１】Zhengdao Wang and Georgios B. Giannakis“Complex−Field Coding for OFDM over Fading Wireless Channels”IEEE TRANSACTIONS ON INFORMATION THEORY,VOL,49,NO.3,MARCH,2003
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の複素符号化装置においては、複素界符号器１１がアナログ入力信号の値に基づいて行列式の演算を行っているため、この行列式の次元が大きくなった場合には演算量が増大するから、大きい回路規模の複素界符号器１１が必要となるので、全体の回路規模が増大してしまうという問題がある。
【０００４】
本発明は、全体の回路規模を低減することができる複素符号化装置及び複素復号装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
請求項１に記載の複素符号化装置は、アナログ入力信号を受けて演算を行って複素アナログ信号を生成する演算手段と、前記アナログ入力信号の値と前記複素アナログ信号の値とを加算してアナログ畳み込み符号を生成する加算器と、を具備し、前記演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記アナログ入力信号の値とを乗算して前記複素アナログ信号を生成する構成を採る。
【０００６】
この構成によれば、アナログ入力信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【０００７】
請求項２に記載の複素符号化装置は、アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記アナログ入力信号の値と前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算してアナログ畳み込み符号を生成する加算器と、を具備し、前記第１の演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、前記第２の演算手段が、前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成する構成を採る。
【０００８】
この構成によれば、アナログ入力信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【０００９】
請求項３に記載の複素符号化装置は、アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記アナログ入力信号の値と前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算してアナログ畳み込み符号を生成する加算器と、を具備し、前記第１の演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記アナログ入力信号の値とを乗算して前記複素アナログ信号を生成し、前記第２の演算手段が、前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成し、前記アナログ入力信号及び前記アナログ畳み込み符号を出力する構成を採る。
【００１０】
この構成によれば、アナログ入力信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００１１】
請求項４に記載の複素符号化装置は、アナログ入力信号及び加算アナログ畳み込み符号を受けて前記アナログ入力信号の値と前記加算アナログ畳み込み符号の値とを加算して第１の加算アナログ入力信号を生成する第１の加算器と、前記第１の加算アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算して前記加算アナログ畳み込み符号を生成する第２の加算器と、前記第１の加算アナログ入力信号の値と前記第２の複素アナログ信号の値とを加算して再帰アナログ畳み込み符号を生成して出力する第３の加算器と、を具備し、前記第１の演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、前記第２の演算手段が、前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成する構成を採る。
【００１２】
この構成によれば、アナログ入力信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００１３】
請求項５に記載の複素符号化装置は、アナログ入力信号を受けて第１の再帰アナログ畳み込み符号を生成する第１の再帰アナログ畳み込み符号生成装置と、アナログ入力信号のビットを並び替えて並び替えアナログ入力信号を生成するインタリーバーと、前記並び替えアナログ入力信号を受けて第２の再帰アナログ畳み込み符号を生成する第２の再帰アナログ畳み込み符号生成装置と、を具備し、前記第１の再帰アナログ畳み込み符号生成装置が、前記アナログ入力信号及び第１の加算アナログ畳み込み符号を受けて前記アナログ入力信号の値と前記第１の加算アナログ畳み込み符号の値とを加算して第１の加算アナログ入力信号を生成する第１の加算器と、前記第１の加算アナログ入力信号を受けて演算を行って第１の複素アナログ信号を生成する第１の演算手段と、前記第１の複素アナログ信号を受けて演算を行って第２の複素アナログ信号を生成する第２の演算手段と、前記第１の複素アナログ信号の値と前記第２の複素アナログ信号の値とを加算して前記第１の加算アナログ畳み込み符号を生成する第２の加算器と、前記第１の加算アナログ入力信号の値と前記第２の複素アナログ信号の値とを加算して前記第１の再帰アナログ畳み込み符号を生成して第１のターボ符号として出力する第３の加算器と、を具備し、前記第１の演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、前記第２の演算手段が、前記演算子ｅｊθ（０度＜θ＜４５度）と前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成し、前記第２の再帰アナログ畳み込み符号生成装置が、前記並び替えアナログ入力信号及び第２の加算アナログ畳み込み符号を受けて前記並び替えアナログ入力信号の値と前記第２の加算アナログ畳み込み符号の値とを加算して第２の加算アナログ入力信号を生成する第４の加算器と、前記第２の加算アナログ入力信号を受けて演算を行って第３の複素アナログ信号を生成する第３の演算手段と、前記第３の複素アナログ信号を受けて演算を行って第４の複素アナログ信号を生成する第４の演算手段と、前記第３の複素アナログ信号の値と前記第４の複素アナログ信号の値とを加算して前記第２の加算アナログ畳み込み符号を生成する第５の加算器と、前記第２の加算アナログ入力信号の値と前記第４の複素アナログ信号の値とを加算して前記第２の再帰アナログ畳み込み符号を生成して第２のターボ符号として出力する第６の加算器と、を具備し、前記第３の演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記第２の加算アナログ入力信号の値とを乗算して前記第３の複素アナログ信号を生成し、前記第４の演算手段が、前記演算子ｅｊθ（０度＜θ＜４５度）と前記第３の複素アナログ信号の値とを乗算して前記第４の複素アナログ信号を生成する構成を採る。
【００１４】
この構成によれば、アナログ入力信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００１５】
請求項６に記載の複素復号装置は、アナログ受信信号の値から複素アナログ信号の値を減算して復号信号を生成する減算器と、前記復号信号をクロック信号の１パルスだけ遅延させて遅延復号信号を生成する遅延手段と、前記遅延復号信号を受けて演算して前記複素アナログ信号を生成して前記減算器に与える演算手段と、を具備し、前記演算手段が、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）と前記遅延復号信号の値とを乗算して前記複素アナログ信号を生成する構成を採る。
【００１６】
この構成によれば、アナログ受信信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ受信信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【発明の効果】
【００１７】
以上説明したように、本発明によれば、アナログ受信信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【発明を実施するための最良の形態】
【００１８】
次に、本発明の実施の形態について、図面を参照して詳細に説明する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１に係る複素符号化装置の構成を示すブロック図である。
【００２０】
図１に示すように、本発明の実施の形態１に係る複素符号化装置１００は、第１の演算装置１０１及び加算器１０２を具備している。
【００２１】
第１の演算装置１０１は、アナログ入力信号Ｓｉを受けて演算を行って複素アナログ信号を生成して加算器１０２に与える。具体的には、第１の演算装置１０１は、信号空間ダイヤグラムのＩＱ座標における原点を中心とした円周上の対称信号点を前記原点を中心として回転角度θだけ回転させる演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号Ｓｉの値とを乗算して前記複素アナログ信号を生成して加算器１０２に与える。
【００２２】
加算器１０２は、アナログ入力信号Ｓｉの値と前記複素アナログ信号の値とを加算してアナログ畳み込み符号ｕｉを生成して出力する。本発明の実施の形態１に係る複素符号化装置１００は、符号化率が１であるアナログ畳み込み符号を生成するものである。
【００２３】
本発明の実施の形態１においては、アナログ入力信号の値に基づく行列式の演算の代わりに第１の演算装置１０１が演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号Ｓｉの値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００２４】
（実施の形態２）
図２は、本発明の実施の形態２に係る複素符号化装置の構成を示すブロック図である。本発明の実施の形態２においては、本発明の実施の形態１と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００２５】
図２に示すように、本発明の実施の形態２に係る複素符号化装置２００は、第１の演算装置１０１、第２の演算装置２０１及び加算器２０２を具備している。
【００２６】
第１の演算装置１０１は、アナログ入力信号Ｓｉを受けて演算を行って複素アナログ信号を生成して第２の演算装置２０１に与える。具体的には、第１の演算装置１０１は、前記演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号Ｓｉの値とを乗算して前記複素アナログ信号を生成して第２の演算装置２０１及び加算器２０２に与える。
【００２７】
第２の演算装置２０１は、前記演算子ｅｊθ（０度＜θ＜４５度）と第１の演算装置１０１からの前記第１の複素アナログ信号の値とを乗算して第２の複素アナログ信号を生成して加算器２０２に与える。
【００２８】
加算器２０２は、アナログ入力信号Ｓｉの値と第１の演算装置１０１からの前記第１の複素アナログ信号の値と第２の演算装置２０１からの前記第２の複素アナログ信号の値とを加算してアナログ畳み込み符号ｕｊを生成して出力する。本発明の実施の形態２に係る複素符号化装置２００は、符号化率が１であるアナログ畳み込み符号を生成するものである。
【００２９】
本発明の実施の形態２においては、アナログ入力信号の値に基づく行列式の演算の代わりに第１の演算装置１０１が演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号Ｓｉの値との乗算を行い、かつ、第２の演算装置２０１が前記演算子ｅｊθ（０度＜θ＜４５度）と第１の演算装置１０１からの前記第１の複素アナログ信号の値とを乗算して第２の複素アナログ信号を生成するため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００３０】
（実施の形態３）
図３は、本発明の実施の形態３に係る複素符号化装置の構成を示すブロック図である。本発明の実施の形態３においては、本発明の実施の形態２と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００３１】
図３に示すように、本発明の実施の形態３に係る複素符号化装置３００は、第１の演算装置１０１、第２の演算装置２０１及び加算器２０２を具備している。本発明の実施の形態３に係る複素符号化装置３００の構成は、本発明の実施の形態２の構成と同じである。
【００３２】
複素符号化装置３００は、アナログ畳み込み符号ｕｊを生成して出力し、かつ、アナログ入力信号Ｓｉも出力する。本発明の実施の形態３に係る複素符号化装置３００は、符号化率が１／２であるアナログ畳み込み符号を生成するものである。
【００３３】
本発明の実施の形態３においては、アナログ入力信号の値に基づく行列式の演算の代わりに第１の演算装置１０１が演算子ｅｊθ（０度＜θ＜４５度）とアナログ入力信号Ｓｉの値との乗算を行い、かつ、第２の演算装置２０１が前記演算子ｅｊθ（０度＜θ＜４５度）と第１の演算装置１０１からの前記第１の複素アナログ信号の値とを乗算して第２の複素アナログ信号を生成するため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００３４】
（実施の形態４）
図４は、本発明の実施の形態４に係る複素符号化装置の構成を示すブロック図である。本発明の実施の形態４においては、本発明の実施の形態１〜３と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００３５】
図４に示すように、本発明の実施の形態４に係る複素符号化装置４００は、第１の加算器４０１、第１の演算装置４０２、第２の演算装置４０３、第２の加算器４０４及び第３の加算器４０５を具備している。
【００３６】
第１の加算器４０１は、アナログ入力信号Ｓｉ及び第２の加算器４０４からの加算アナログ畳み込み符号を受けてアナログ入力信号Ｓｉの値と前記加算アナログ畳み込み符号の値とを加算して第１の加算アナログ入力信号を生成して第１の演算装置４０２及び第３の加算器４０５に与える。
【００３７】
第１の演算装置４０２は、前記演算子ｅｊθ（０度＜θ＜４５度）と第１の加算器４０１からの前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成して第２の演算装置４０３及び第２の加算器４０４に与える。
【００３８】
第２の演算装置４０３は、前記演算子ｅｊθ（０度＜θ＜４５度）と第１の演算装置４０２からの前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成して第２の加算器４０４及び第３の加算器４０５に与える。
【００３９】
第２の加算器４０４は、第１の演算装置４０２からの前記第１の複素アナログ信号の値と第２の演算装置４０３からの前記第２の複素アナログ信号の値とを加算して前記加算アナログ畳み込み符号を生成して第１の加算器４０１に与える。
【００４０】
第３の加算器４０５は、第１の加算器４０１からの前記第１の加算アナログ入力信号の値と第２の演算装置４０３からの前記第２の複素アナログ信号の値とを加算して再帰アナログ畳み込み符号ｕｋを生成して出力する。本発明の実施の形態４に係る複素符号化装置４００は、符号化率が１である再帰アナログ畳み込み符号を生成するものである。
【００４１】
本発明の実施の形態４においては、アナログ入力信号の値に基づく行列式の演算の代わりに第１の演算装置４０２が演算子ｅｊθ（０度＜θ＜４５度）と第１の加算器４０１からの前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成し、かつ、第２の演算装置４０３が記演算子ｅｊθ（０度＜θ＜４５度）と第１の演算装置４０２からの前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成するため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００４２】
（実施の形態５）
図５は、本発明の実施の形態５に係る複素符号化装置の構成を示すブロック図である。本発明の実施の形態５においては、本発明の実施の形態１〜４と同じ構成要素には同じ参照符号が付されてその説明が省略される。
【００４３】
本発明の実施の形態５に係る複素符号化装置５００は、第１の再帰アナログ畳み込み符号生成装置５１０、インタリーバー５２０及び第２の再帰アナログ畳み込み符号生成装置５３０を具備している。
【００４４】
第１の再帰アナログ畳み込み符号生成装置５１０は、アナログ入力信号Ｓｉを受けて第１の再帰アナログ畳み込み符号ｕｋを生成する。インタリーバー５２０は、アナログ入力信号Ｓｉのビットを並び替えて並び替えアナログ入力信号を生成して第２の再帰アナログ畳み込み符号生成装置５３０に与える。第２の再帰アナログ畳み込み符号生成装置５３０は、インタリーバー５２０からの前記並び替えアナログ入力信号を受けて第２の再帰アナログ畳み込み符号ｕｍを生成する。
【００４５】
第１の再帰アナログ畳み込み符号生成装置５１０は、第１の加算器５１１、第１の演算装置５１２、第２の演算装置５１３、第２の加算器５１４及び第３の加算器５１５を具備している。
【００４６】
第１の加算器５１１は、アナログ入力信号Ｓｉ及び第２の加算器５１４からの第１の加算アナログ畳み込み符号を受けてアナログ入力信号Ｓｉの値と前記第１の加算アナログ畳み込み符号の値とを加算して第１の加算アナログ入力信号を生成して第１の演算装置５１２及び第３の加算器５１５に与える。
【００４７】
第１の演算装置５１２は、前記演算子ｅｊθ（０度＜θ＜４５度）と第１の加算器５１１からの前記第１の加算アナログ入力信号の値とを乗算して前記第１の複素アナログ信号を生成して第２の演算装置５１３及び第２の加算器５１４に与える。
【００４８】
第２の演算装置５１３は、前記演算子ｅｊθ（０度＜θ＜４５度）と第１の演算装置５１２からの前記第１の複素アナログ信号の値とを乗算して前記第２の複素アナログ信号を生成して第２の加算器５１４及び第３の加算器５１５に与える。
【００４９】
第２の加算器５１４は、第１の演算装置５１２からの前記第１の複素アナログ信号の値と第２の演算装置５１３からの前記第２の複素アナログ信号の値とを加算して前記第１の加算アナログ畳み込み符号を生成して第１の加算器５１１に与える。
【００５０】
第３の加算器５１５は、第１の加算器５１１からの前記第１の加算アナログ入力信号の値と第２の演算装置５１３からの前記第２の複素アナログ信号の値とを加算して前記第１の再帰アナログ畳み込み符号ｕｋを生成して第１のターボ符号として出力する。
【００５１】
第２の再帰アナログ畳み込み符号生成装置５３０は、第４の加算器５３１、第３の演算装置５３２、第４の演算装置５３３、第５の加算器５３４及び第６の加算器５３５を具備している。
【００５２】
第４の加算器５３１は、インタリーバー５２０からの前記並び替えアナログ入力信号及び第５の加算器５３４からの前記第２の加算アナログ畳み込み符号を受けて前記並び替えアナログ入力信号の値と前記第２の加算アナログ畳み込み符号の値とを加算して第２の加算アナログ入力信号を生成して第３の演算装置５３２及び第６の加算器５３５に与える。
【００５３】
第３の演算装置５３２は、前記演算子ｅｊθ（０度＜θ＜４５度）と第４の加算器５３１からの前記第２の加算アナログ入力信号の値とを乗算して第３の複素アナログ信号を生成して第４の演算装置５３３及び第５の加算器５３４に与える。
【００５４】
第４の演算装置５３３は、前記演算子ｅｊθ（０度＜θ＜４５度）と第３の演算装置５３２からの前記第３の複素アナログ信号の値とを乗算して前記第４の複素アナログ信号を生成して第５の加算器５３４及び第６の加算器５３５に与える。
【００５５】
第５の加算器５３４は、第３の演算装置５３２からの前記第３の複素アナログ信号の値と第４の演算装置５３３からの前記第４の複素アナログ信号の値とを加算して前記第２の加算アナログ畳み込み符号を生成して第４の加算器５３１に与える。
【００５６】
第６の加算器５３５は、第４の加算器５３１からの前記第２の加算アナログ入力信号の値と第４の演算装置５３３からの前記第４の複素アナログ信号の値とを加算して前記第２の再帰アナログ畳み込み符号ｕｍを生成して第２のターボ符号として出力する。本発明の実施の形態５に係る複素符号化装置５００は、符号化率が１／２であるターボ符号を生成するものである。
【００５７】
本発明の実施の形態５においては、第１の再帰アナログ畳み込み符号生成装置５１０及び第２の再帰アナログ畳み込み符号生成装置５３０がアナログ入力信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）を用いて演算を行っているため、演算量を低減することができるから、全体の回路規模を低減することができる。
【００５８】
（実施の形態６）
図６は、本発明の実施の形態６に係る複素復号装置の構成を示すブロック図である。
【００５９】
図６に示すように、本発明の実施の形態６に係る複素復号装置６００は、減算器６０１、遅延回路６０２及び演算装置６０３を具備している。本発明の実施の形態６に係る複素復号装置６００は、本発明の実施の形態１に係る複素符号化装置１００から送信されてくるアナログ畳み込み符号ｕｉをアナログ受信信号として受信し復号して復号信号Ｓｉを生成するものである。
【００６０】
減算器６０１は、アナログ受信信号ｕｉの値から演算装置６０３からの複素アナログ信号の値を減算して復号信号Ｓｉを生成する。遅延回路６０２は、減算器６０１からの復号信号Ｓｉをクロック信号の１パルスだけ遅延させて遅延復号信号を生成して演算装置６０３に与える。
【００６１】
演算装置６０３は、前記演算子ｅｊθ（０度＜θ＜４５度）と遅延回路６０２からの前記遅延復号信号の値とを乗算して前記複素アナログ信号を生成して減算器６０１に与える。
【００６２】
本発明の実施の形態６においては、アナログ受信信号の値に基づく行列式の演算の代わりに演算子ｅｊθ（０度＜θ＜４５度）とアナログ受信信号の値との乗算を行うため、演算量を低減することができるから、全体の回路規模を低減することができる。
【産業上の利用可能性】
【００６３】
本発明は、演算量を低減することができるから全体の回路規模を低減することができる効果を有し、複素符号化装置及び複素復号装置に有用である。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１に係る複素符号化装置の構成を示すブロック図
【図２】本発明の実施の形態２に係る複素符号化装置の構成を示すブロック図
【図３】本発明の実施の形態３に係る複素符号化装置の構成を示すブロック図
【図４】本発明の実施の形態４に係る複素符号化装置の構成を示すブロック図
【図５】本発明の実施の形態５に係る複素符号化装置の構成を示すブロック図
【図６】本発明の実施の形態６に係る複素復号装置の構成を示すブロック図
【図７】従来の複素符号化装置の構成を示すブロック図
【符号の説明】
【００６５】
１００、２００、３００、４００、５００  複素符号化装置
１０１、４０２、５１２  第１の演算装置
１０２、２０２  加算器
２０１、４０３、５１３  第２の演算装置
４０１、５１１  第１の加算器
４０４、５１４  第２の加算器
４０５、５１５  第３の加算器
５１０  第１の再帰アナログ畳み込み符号生成装置
５２０  インタリーバー
５３０  第２の再帰アナログ畳み込み符号生成装置
５３１  第４の加算器
５３２  第３の演算装置
５３３  第４の演算装置
５３４  第５の加算器
５３５  第６の加算器
６００  複素復号装置
６０１  減算器
６０２  遅延回路
６０３  演算装置
【図１】
2005295445.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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