(57)【要約】【課題】  シーケンシャルモードにおいて、アクセス可能なメモリブロックが１つに限定されてしまうことを防止し、シーケンシャルモードでのバッファ転送において、すべてのメモリブロックを使用することができ、プリント時のデータバッファ処理効率を高める。【解決手段】  プリンタのデータバッファの転送に用いられる、異なるメモリブロックについてのアクセスポインタを制御するためのバッファ制御方法であって、制御信号回路は、読み出し制御信号回路５００，５１０と、書き込み制御信号回路５５０，５６０を有しており、ｍ＋ｎビットの複数の制御信号を受信し送信し、２ｍ×２ｎ個のレジスタを持つメモリに対するアクセスポインタを制御して、プリンタでのバッファ転送を実行する。【選択図】            図５
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【特許請求の範囲】
【請求項１】
異なる複数のメモリブロックについての読み出しポインタおよび書き込みポインタからなるアクセスポインタを制御してバッファ処理するためのバッファ制御方法であって、
２ｍ個のメモリブロックからなり各メモリブロックが２ｎ個のレジスタを有するように構成されたメモリについて、（ｍ＋ｎ）ビットの２進数を含む読み出し制御信号と（ｍ＋ｎ）ビットの２進数を含む書き込み制御信号とを用いて前記アクセスポインタを制御することによって、印刷機器についてのバッファアクセスを実行させるものであり、
読み出しポインタおよび書き込みポインタについて前回のアドレスを検索するステップと、
データソースから制御信号を受信するステップと、
前記データソースから受信した制御信号を解析して、転送モード、アクセスモード、およびアクセスナンバーを抽出するステップと、
抽出された転送モードおよびアクセスモードに応じて、制御信号回路を決定するステップと、
抽出されたアクセスナンバーを変換して、所定のメモリブロックに対応するメモリブロック制御回路と所定のレジスタに対応するレジスタ制御回路をそれぞれ決定するステップと、
前記メモリブロック制御回路および前記レジスタ制御回路の対応するメモリアドレスを指し示すように前記アクセスポインタを設定するステップと、
前記メモリブロック制御回路および前記レジスタ制御回路の対応するメモリアドレスについてのデータアクセスを実行するステップと、を有することを特徴とするバッファ制御方法。
【請求項２】
前記データソースは、中央演算装置であることを特徴とする請求項１に記載のバッファ制御方法。
【請求項３】
前記制御信号は、前記転送モード、前記アクセスモード、および前記アクセスナンバーについての各情報を含んでいることを特徴とする請求項１に記載のバッファ制御方法。
【請求項４】
前記転送モードは、パラレルモードとシーケンシャルモードを含むことを特徴とする請求項３に記載のバッファ制御方法。
【請求項５】
前記アクセスナンバーは、１０進数であることを特徴とする請求項３に記載のバッファ制御方法。
【請求項６】
前記制御信号回路を決定するステップは、前記読み出し制御信号を発生する読み出し制御信号回路または前記書き込み制御信号を発生する書き込み制御信号回路のどちらかを制御信号回路として決定するステップであることを特徴とする請求項１に記載のバッファ制御方法。
【請求項７】
前記アクセスナンバーの変換は、（ｍ＋ｎ）ビットの２進数への変換であることを特徴とする請求項１に記載のバッファ制御方法。
【請求項８】
前記メモリブロック制御回路は、ｍビットの２進数によって決定されることを特徴とする請求項１に記載のバッファ制御方法。
【請求項９】
前記レジスタ制御回路は、ｎビットの２進数によって決定されることを特徴とする請求項１に記載のバッファ制御方法。
【請求項１０】
前記バッファ制御方法は、さらに、前記制御信号における転送モードに応じてパラレルモードまたはシーケンシャルモードでのバッファアクセスを実行するために、バッファプリントモード制御信号セットを決定するステップをさらに含むことを特徴とする請求項１に記載のバッファ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリの制御信号回路の回路設計方法に関し、特に、印刷機器におけるバッファアクセスを実行するために使用されるバッファ制御方法であって、転送モードに応じて、読み出しポインタおよび書き込みポインタといったアクセスポインタを制御することができ、プリント時におけるシーケンシャルモードでのバッファ処理効率を高めることができるバッファ制御方法に関する。
【背景技術】
【０００２】
多くの場合、パーソナルコンピュータなどのコンピュータ・ベースの装置における演算処理能力は、印刷機器（たとえば、プリンタなどの印刷周辺機器）の演算処理能力を超えている。したがって、印刷機器が、いくつかのデータバッファ機構を備えることによって、コンピュータ・ベースの装置と印刷用周辺機器との間に存在するデータ転送速度の不一致および演算処理能力の不一致を調整している。
【０００３】
データバッファ機構は、データをメモリに一時的に蓄える機構であるが、通常、制御信号回路とメモリという２つの部分に大別される。ここで、図１および図２に示されるように、メモリが４つのメモリブロックからなり、各メモリブロックが８つのレジスタからなる場合を仮定する。これらのメモリを構成するレジスタについては、制御信号回路による制御によって、異なる転送モード（パラレルモードまたはシーケンシャルモード）および異なるアクセスモード（読み出しモードまたは書き込みモード）でアクセス可能である。ここで、図１に示されるようなパラレルモードにおけるデータアクセス、および図２に示されるようなシーケンシャルモードにおけるデータアクセスでは、従来の制御信号回路は、制御信号を受信した後に、一般的な読み出し制御信号１００または一般的な書き込み制御信号を送信することによって、読み出しポインタおよび書き込みポインタといったアクセスポインタを制御することができるにすぎない。図１に示されるように、パラレルモードでは、４つのメモリブロックのすべてに対して、読み出しポインタ１１０および書き込みポインタ２２０によって同時にアクセスすることができる。しかしながら、図２に示されるように、シーケンシャルモードでは、一対の読み出しポインタ１１０および書き込みポインタ２２０からなるアクセスポインタを用いて、一の時点では、ただ１つのメモリブロックに対してのみ、アクセスすることができる。このように、従来の制御信号回路の設計では、シーケンシャルモードにおいて、１つのメモリブロックがアクセスされている限り、他の３つのメモリブロックに対してはアクセスすることができないという制限を有していた。
【０００４】
このように、シーケンシャルモードにおいては、従来の制御信号回路の設計は、メモリ空間の多くを無駄にしており、データバッファ処理の効率を低下させていた。これは、制御信号回路が制御信号およびアクセスポインタをうまく扱うことできないという不適当な設計によるものであり、それゆえに無駄なメモリ空間が増えて、データバッファ処理は非効率的なものとなっている。さらに、従来の設計は、メモリブロックの構成を制限するものであり、将来のデータバッファ処理の要求を満たすことができないおそれがある。したがって、特にシーケンシャルモードにおけるデータバッファ処理の効率を高めるために制御信号回路の設計を改良することは、制御信号回路設計者の間で重大な問題となっている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、以上の問題点を解決するためのものである。したがって、本発明の目的は、異なる複数のメモリブロックについてのアクセスポインタを制御するためのバッファ制御方法を提供することであり、異なる複数のメモリブロックについてのポインタのアクセス方法を提供することである。換言すれば、本発明は、メモリにおけるすべてのレジスタを十分に使用および制御することができ、データバッファ処理の効率を高めることを目的としている。さらに、本発明の目的は、メモリブロックの設計の柔軟性を高めて、データバッファ機構における将来的な要求を満たすようなメモリブロック、レジスタ、および制御信号装置の構成を提供することである。提案される方法は、特に、シーケンシャルモードのバッファ処理を採用したプリンタに使用される。そして、本発明は、複数のメモリブロックおよびレジスタならびに制御信号回路を改良した設計によって、メモリにおける複数のアクセスポインタを適切に操作するものである。
【課題を解決するための手段】
【０００６】
以上の目的を達成するための本発明のバッファ制御方法は、以下のような構成を有する。
【０００７】
（１）本発明のバッファ制御方法は、異なる複数のメモリブロックについての読み出しポインタおよび書き込みポインタからなるアクセスポインタを制御してバッファ処理するためのバッファ制御方法であって、２ｍ個のメモリブロックからなり各メモリブロックが２ｎ個のレジスタを有するように構成されたメモリについて、（ｍ＋ｎ）ビットの２進数を含む読み出し制御信号と（ｍ＋ｎ）ビットの２進数を含む書き込み制御信号とを用いて前記アクセスポインタを制御することによって、印刷機器についてのバッファアクセスを実行させるものであり、読み出しポインタおよび書き込みポインタについて前回のアドレスを検索するステップと、データソースから制御信号を受信するステップと、前記データソースから受信した制御信号を解析して、転送モード、アクセスモード、およびアクセスナンバーを抽出するステップと、抽出された転送モードおよびアクセスモードに応じて、制御信号回路（ｒ＿ｐｔｒまたはｗ＿ｐｔｒ）を決定するステップと、抽出されたアクセスナンバーを変換して、所定のメモリブロックに対応するメモリブロック制御回路（ｒ＿ｐｔｒ＿ｆまたはｗ＿ｐｔｒ＿ｆ）と所定のレジスタに対応するレジスタ制御回路（ｒ＿ｐｔｒ＿ｌまたはｗ＿ｐｔｒ＿ｌ）をそれぞれ決定するステップと、前記メモリブロック制御回路および前記レジスタ制御回路の対応するメモリアドレスを指し示すようにアクセスポインタを設定するステップと、前記メモリブロック制御回路および前記レジスタ制御回路の対応するメモリアドレスについてのデータアクセスを実行するステップと、を有することを特徴とする。
【０００８】
（２）前記データソースは、中央演算装置である。
【０００９】
（３）前記制御信号は、前記転送モード、前記アクセスモード、および前記アクセスナンバーについての各情報を含んでいる。
【００１０】
（４）前記転送モードは、パラレルモードとシーケンシャルモードを含む。
【００１１】
（５）前記アクセスナンバーは、１０進数である。
【００１２】
（６）前記制御信号回路を決定するステップは、前記読み出し制御信号を転送する読み出し制御信号回路または前記書き込み制御信号を転送する書き込み制御信号回路のどちらかを制御信号回路として決定するステップである。
【００１３】
（７）前記アクセスナンバーの変換は、（ｍ＋ｎ）ビットの２進数への変換である。
【００１４】
（８）前記メモリブロック制御回路は、ｍビットの２進数によって決定される。
【００１５】
（９）前記レジスタ制御回路は、ｎビットの２進数によって決定される。
【００１６】
（１０）前記バッファ制御方法は、さらに、前記制御信号における転送モードに応じてパラレルモードまたはシーケンシャルモードでのバッファアクセスを実行するために、バッファプリントモード制御信号セットを決定するステップをさらに含む。
【発明の効果】
【００１７】
本発明のバッファ制御方法によれば、メモリにおけるすべてのレジスタを十分に使用および制御することができ、データバッファ処理の効率を改善し、ひいてはプリンタの性能を向上することができる。さらに、制御信号回路およびメモリブロックの設計の構成によれば、メモリブロックの設計の柔軟性を高め、データバッファ機構における将来的な要求を満たすことができる。
【発明を実施するための最良の形態】
【００１８】
本発明は、異なる複数のメモリブロックについてのアクセスポインタを制御するためのバッファ制御方法に関するものであり、主として、シーケンシャルモードでのプリンタのデータバッファ処理を実行するために使用される方法である。
【００１９】
図３は、シーケンシャルモードにおける提案された本実施の形態の方法の制御フローを示している。第１に、本実施の形態の処理回路は、メモリブロックへアクセス前に、読み出しポインタと書き込みポインタのそれぞれの前回のアドレスを検索する（ステップ８００）。そして、処理回路はデータソースから制御信号を読み込む（ステップ８１０）。ここで、制御信号を送信するデータソースは、通常、計算能力を有するハードウエア部品であり、以下では、中央演算装置（ＣＰＵと称する）を例にとって説明する。ＣＰＵは、アプリケーションからデータプリント要求を受信すると、本実施の形態で開示される方法が用いられている処理回路に対して制御信号を送信する。ここで、制御信号の内容は、転送モード（パラレルモードかシーケンシャルモードか）についての情報、アクセスモード（読み出しか書き込みか）についての情報、およびアクセスナンバーについての情報といった３つの要素を含む。そして、処理回路は、転送モード、アクセスモード、およびアクセスナンバーの各情報を抽出するために、受信した制御信号を解析し（ステップ８２０）、抽出された転送モードに応じて、制御信号回路セットを決定する（ステップ８３０）。制御信号回路セットは、以下の２つの部分を有する。一方の部分は、書き込み制御信号回路であり、この書き込み制御信号回路は、メモリブロック書き込み制御信号５５０とレジスタ書き込み制御信号５６０をシーケンシャルモードで転送することができる。また、他方の部分は、読み出し制御信号回路であり、この読み出し制御信号回路は、メモリブロック読み出し制御信号５００とレジスタ読み出し制御信号５１０を転送することができる。受信した制御信号に含まれる転送モードが書き込みモードである場合、書き込み制御信号回路によってデータが書き込まれる。一方、受信した制御信号に含まれる転送モードが、読み出しモードである場合、読み出し制御信号回路によって読み出される。そして、処理回路は、アクセスナンバーを１０進数から２進数へ変換して（ステップ８４０）、所定のメモリブロックに対応するメモリブロック制御回路と所定のレジスタに対応するレジスタ制御回路をそれぞれ決定し、メモリブロック制御回路（ｒ＿ｐｔｒ＿ｆ  または  ｗ＿ｐｔｒ＿ｆ）およびレジスタ制御回路（ｒ＿ｐｔｒ＿ｌ  または  ｗ＿ｐｔｒ＿ｌ）の対応するメモリアドレスを指し示すように、制御信号回路セット３５０の対応するアクセスポインタ（読み出しポインタ４１５または書き込みポインタ４５５）を移動して、設定する（ステップ８５０）。そして、処理回路は、メモリブロック制御回路およびレジスタ制御回路の対応するメモリアドレスを用いてメモリ内のプリントデータへアクセスする（ステップ８６０）。これらの処理ステップは、プリントジョブが完了するまで繰り返される。
【００２０】
本発明は、シーケンシャルモードにおける回路設計に焦点をあてたものではあるが、パラレルモードにおける制御信号回路セット３５０（この場合、読み出し制御信号４００と書き込み制御信号４５０を転送することができる）の設計も提案している。回路設計は、制御信号における転送モードに応じてパラレルモードまたはシーケンシャルモードでのバッファアクセスを実行するために使用される転送モード制御信号３００を送信することによって、転送モードに応じたバッファプリントモード制御信号セット３５０を決定する。
【００２１】
図４は、パラレルモードにて動作している本発明の方法の制御フローを示しており、図５は、シーケンシャルモードにて動作している本発明の方法の制御フローを示している。
【００２２】
この提案された処理回路は、転送モード制御信号回路３００、パラレルモードでのデータアクセス回路（４００および４５０）、およびシーケンシャルモードでのデータアクセス回路（５００、５１０、５５０、５６０）を有する。ここで、シーケンシャルモードでのデータアクセス回路は、データ読み出し制御回路におけるレジスタ制御回路５００およびデータ読み出し制御回路におけるメモリブロック制御回路５１０と、データ書き込み制御信号回路におけるレジスタ制御回路５５０およびデータ書き込み制御信号回路におけるメモリブロック制御回路５６０とを含む。図４に示されるとおり、パラレルモードでは、転送モード制御信号回路（ｐａｒ＿ｓｅｒ）３００は、パラレルモードでのデータアクセス回路４００および４５０を能動化させるとともに、パラレルにデータアクセス処理を実行する。一方、図５に示されるとおり、シーケンシャルモードでは、転送モード制御信号回路（ｐａｒ＿ｓｅｒ）３００は、シーケンシャルモードでのデータアクセス回路５００、５１０、５５０、５６０を能動化させるとともに、シーケンシャルにデータアクセス処理を実行する。
【００２３】
提案された制御信号の設計とメモリブロックの設計を共に用いた場合を以下に説明する。ここで、提案された処理回路では、メモリは、２ｍ個のメモリブロックを含み、各メモリブロックが２ｎ個のレジスタから構成されている。各制御信号は、変換後において、アクセスナンバーとして（ｍ＋ｎ）ビットの２進数を含んでいる。この（ｍ＋ｎ）ビットの２進数は、たとえば、制御信号からアクセスナンバーが抽出されて、２進数に変換されることによって得られる。ここで、最上位からのｍビットは、特定のブロックを示し、残りのｎビットは、そのブロック内での特定のレジスタを示す。
【００２４】
図６および図７は、制御信号回路とメモリとの間の関係を説明するための図である。抽出の後、各制御信号は、（ｍ＋ｎ）ビットの２進数を含んでおり、そこでは、最上位からのｍビット６００は、１つのブロックを示し、残りのｎビット７００は、そのブロックの中の１つのレジスタを示す。図６に示すように、メモリは、２ｍ個のメモリブロックを有しており、各ブロックは、２ｎ個のレジスタを有しており、メモリブロックとその中のレジスタを自由に指定して、対応するアドレスを指し示すようにアクセスポインタを設定し、対応するメモリアドレスについてのデータアクセスを実行することができる。したがって、シーケンシャルモードの場合であっても、すべてのメモリブロックおよびレジスタを活用して、バッファアクセスを実現することができる。図７は、ｍ＋ｎ＝５で（ｍ，ｎ）＝（２，３）の場合の例と、ｍ＋ｎ＝７で（ｍ，ｎ）＝（３，４）の場合の例の２つの例について示している。
【産業上の利用可能性】
【００２５】
特にプリンタなどの印刷用周辺機器を始めとして、バッファ機構を有するすべての装置に本発明を適用することができる。この結果、メモリにおけるすべてのレジスタを十分に使用し、制御することができ、データバッファ処理の効率を改善して、プリンタなどの性能を向上することができる。
【図面の簡単な説明】
【００２６】
【図１】パラレルモードでの従来のバッファ処理の制御フローを示す図である。
【図２】シーケンシャルモードでの従来のバッファ処理の制御フローを示す図である。
【図３】本発明の一実施形態の方法のバッファ処理の処理手順を示す図である。
【図４】パラレルモードでの本実施の形態のバッファ処理の制御フローを示す図である。
【図５】シーケンシャルモードでの本実施の形態のバッファ処理の制御フローを示す図である。
【図６】制御信号回路とメモリブロックとの間の関係を示す図である。
【図７】制御信号回路とメモリブロックとの間の関係の例を示す図である。
【符号の説明】
【００２７】
３００    転送モード制御信号回路、
４００    パラレルモードでの読み出し制御信号回路
４５０    パラレルモードでの書き込み制御信号回路
３５０    制御信号回路セット
５００，５１０    シーケンシャルモードでの読み出し制御信号回路
５５０，５６０    シーケンシャルモードでの書き込み制御信号回路
６００    最上位からのｍビット、
７００    残りのｎビット。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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