(57)【要約】【課題】  従来のＲＯＭフィルタの構成では、ＦＩＲフィルタのＴＡＰ数分のシフトレジスタを用いているため回路規模が大きくなり、またＲＯＭについても分割されていることによって面積が大きく、電力も大きくなるという課題があった。【解決手段】  デジタルフィルタのＴＡＰ数よりも少ないビット数で構成され、高周波信号をＡＤ変換したデータをビットシフトして入力し、上記ビット数単位で出力するシフトレジスタ１と、複数の各記憶領域の各アドレス値にデジタルフィルタの係数をあらかじめ演算した結果を記憶しておき、シフトレジスタ１の出力値をアドレスとして入力し、領域選択信号Ｓ４によって選択されている記憶領域におけるアドレスの記憶データを出力するＲＯＭ３と、ＲＯＭ３の各記憶領域から出力される記憶データを保持する保持回路７〜９と、保持回路７〜９の出力データを加算する加算器１０とを備える。【選択図】  図１
2005311595.tif 000002
【特許請求の範囲】
【請求項１】
デジタルフィルタのタップ数よりも少ないビット数で構成され、高周波信号をＡＤ変換したデータをビットシフトしながら入力し、前記データを前記ビット数単位で出力する第１のシフトレジスタと、
複数の第１の記憶領域を有し、各第１の記憶領域の各アドレス値にデジタルフィルタの係数をあらかじめ演算した結果を記憶データとして記憶しておき、前記第１のシフトレジスタの出力値をアドレスとして入力し、このアドレスを入力したときに第１の領域選択信号によって選択されている前記第１の記憶領域における前記アドレスの記憶データを出力する第１のＲＯＭと、
前記第１のシフトレジスタのシフト回数に応じて前記第１のＲＯＭの第１の記憶領域を選択する前記第１の領域選択信号を生成し前記第１のＲＯＭへ出力する第１のタイミング制御回路と、
前記第１のＲＯＭの各第１の記憶領域に対応して設けられ、それぞれ対応する前記第１の記憶領域から出力される記憶データを保持する複数の第１の保持回路と、
前記複数の第１の保持回路に保持された記憶データを加算し出力する第１の加算器とを備えた半導体回路装置。
【請求項２】
前記第１のＲＯＭは、それぞれ各第１の記憶領域と対応し、対応する前記第１の記憶領域の記憶データに対し直交成分である記憶データを記憶した複数の第２の記憶領域を有し、前記第１のタイミング制御回路からの前記第１の領域選択信号によって第１の記憶領域とそれに対応する前記第２の記憶領域とが選択され、前記第１のシフトレジスタの出力値をアドレスとして入力したときに前記第１の領域選択信号によって選択されている前記第１の記憶領域における前記アドレスの記憶データを出力するとともに、前記選択されている前記第２の記憶領域における前記アドレスの記憶データを出力するようにし、
前記第１のＲＯＭの各第２の記憶領域に対応して設けられ、それぞれ対応する前記第２の記憶領域から出力される記憶データを保持する複数の第２の保持回路と、
前記複数の第２の保持回路に保持された記憶データを加算し出力する第２の加算器とを設けたことを特徴とする請求項１に記載の半導体回路装置。
【請求項３】
デジタルフィルタのタップ数よりも少ないビット数で構成され、前記高周波信号が直交変調された信号をＡＤ変換したデータをビットシフトしながら入力し、前記データを前記ビット数単位で出力する第２のシフトレジスタと、
複数の記憶領域を有し、各記憶領域の各アドレス値にデジタルフィルタの係数をあらかじめ演算した結果を記憶データとして記憶しておき、前記第２のシフトレジスタの出力値をアドレスとして入力し、このアドレスを入力したときに第２の領域選択信号によって選択されている前記記憶領域における前記アドレスの記憶データを出力する第２のＲＯＭと、
前記第２のシフトレジスタのシフト回数に応じて前記第２のＲＯＭの記憶領域を選択する前記第２の領域選択信号を生成し前記第２のＲＯＭへ出力する第２のタイミング制御回路と、
前記第２のＲＯＭの各記憶領域に対応して設けられ、それぞれ対応する前記記憶領域から出力される記憶データを保持する複数の第３の保持回路と、
前記複数の第３の保持回路に保持された記憶データを加算し出力する第３の加算器と、
前記第２の加算器の出力値と前記第３の加算器の出力値とを比較する比較器とを設けたことを特徴とする請求項２に記載の半導体回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、主に通信分野などで使用されるデジタルフィルタを備えた半導体回路装置に関する。
【背景技術】
【０００２】
近年、通信分野では処理の高速化や低消費電力化、高精度化のため高周波信号入力に対してデジタル処理技術を用いた方式が採用される。例えばフィルタ処理においてＦＩＲフィルタの構成をとる場合に、演算器を削減するためにＲＯＭフィルタの方式が採用される。この従来のＲＯＭフィルタの一構成例を図５に示す。また、そのタイミングチャートを図６に示す。
【０００３】
まず例えばｓｉｎ波形などの高周波信号が入力され、デジタル処理するためにＡＤ変換器によって高周波信号はデジタル化される。デジタル化されたデータはＳ２００としてシフトレジスタ２００に入力され、シフトクロックＳ２０１によってシフトされる。ここでシフトレジスタ２００はフィルタのＴＡＰ数分のビットレンジを持ち、例えば１５ＴＡＰである場合１５ビットのシフトレジスタ構成となる。シフトクロックＳ２０１がＴＡＰ数である１５クロック分シフトレジスタをシフトした時、ＲＯＭ１・２０１には１１ビット目から１５ビット目の入力がＲＯＭ１・２０１へのアドレス入力Ｓ２０２となる。同様にＲＯＭ２・２０２へは６ビット目から１０ビット目の入力がＲＯＭ２・２０２へのアドレス入力Ｓ２０３となり、１ビット目から５ビット目の入力がＲＯＭ３・２０３へのアドレス入力Ｓ２０４となる。ＲＯＭ１・２０１、ＲＯＭ２・２０２、ＲＯＭ３・２０３にはそれぞれのアドレス入力値Ｓ２０２、Ｓ２０３、Ｓ２０４に応じてあらかじめ係数を演算された結果が格納されている。それぞれのアドレス入力値Ｓ２０２、Ｓ２０３、Ｓ２０４に応じたＲＯＭからのそれぞれの出力値Ｓ２０６、Ｓ２０７、Ｓ２０８がフィルタクロックＳ２０５のタイミングで出力され、加算器２０４にて加算されて最終的なフィルタ出力値Ｓ２０９として出力される。
【特許文献１】特開昭６０−１６３５２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら上記従来の構成では、例えばフィルタＴＡＰ数の１５に対して、ＲＯＭ容量削減のためＲＯＭを３つに分割しているものの、フィルタクロックＳ２０５のタイミングで同時に３つのＲＯＭにアクセスするので消費電力が大きくなり、またピーク電流も増大し、それに伴い不要輻射ノイズ（ＥＭＩ）も増大する。これはフィルタＴＡＰ数を大きくすればするほど顕著となりＴＡＰを増やす際に課題となる。またシフトレジスタにおいてもＴＡＰ数分設けているため回路規模が増大し、消費電力を大きくする要因ともなる。
【０００５】
また直交復調をする際に通常アナログミキサーなどを用いてデジタルへの入力前に位相変調されてＩＱ分離されるが、その際には位相誤差による復調精度の劣化をもたらす。また、位相誤差の補正手段においても回路構成が複雑になり、電力が増大する。
【０００６】
本発明は、上記の課題を解決するためになされたもので、その目的は、回路規模を小さくし、消費電力を抑えることでＥＭＩを低減し、またＩＱ分離を精度良くすることを実現し、ＩＱ位相差補正についても精度よく、簡潔な回路構成で実現する半導体回路装置を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体回路装置における第１の構成は、デジタルフィルタのタップ数よりも少ないビット数で構成され、高周波信号をＡＤ変換したデータをビットシフトしながら入力し、データをビット数単位で出力する第１のシフトレジスタと、複数の第１の記憶領域を有し、各第１の記憶領域の各アドレス値にデジタルフィルタの係数をあらかじめ演算した結果を記憶データとして記憶しておき、第１のシフトレジスタの出力値をアドレスとして入力し、このアドレスを入力したときに第１の領域選択信号によって選択されている第１の記憶領域におけるアドレスの記憶データを出力する第１のＲＯＭと、第１のシフトレジスタのシフト回数に応じて第１のＲＯＭの第１の記憶領域を選択する第１の領域選択信号を生成し第１のＲＯＭへ出力する第１のタイミング制御回路と、第１のＲＯＭの各第１の記憶領域に対応して設けられ、それぞれ対応する第１の記憶領域から出力される記憶データを保持する複数の第１の保持回路と、複数の第１の保持回路に保持された記憶データを加算し出力する第１の加算器とを備えている。
【０００８】
また、第２の構成は、第１の構成において、第１のＲＯＭは、それぞれ各第１の記憶領域と対応し、対応する第１の記憶領域の記憶データに対し直交成分である記憶データを記憶した複数の第２の記憶領域を有し、第１のタイミング制御回路からの第１の領域選択信号によって第１の記憶領域とそれに対応する第２の記憶領域とが選択され、第１のシフトレジスタの出力値をアドレスとして入力したときに第１の領域選択信号によって選択されている第１の記憶領域におけるアドレスの記憶データを出力するとともに、選択されている第２の記憶領域におけるアドレスの記憶データを出力するようにし、第１のＲＯＭの各第２の記憶領域に対応して設けられ、それぞれ対応する第２の記憶領域から出力される記憶データを保持する複数の第２の保持回路と、複数の第２の保持回路に保持された記憶データを加算し出力する第２の加算器とを設けた構成である。
【０００９】
この場合、あらかじめフィルタ係数を演算し、かつ直交復調つまり、位相を９０度シフトすることをあらかじめ演算によって実現し、その値をＲＯＭに書き込み、高周波信号をＡＤ変換した信号に対してＩ値だけでなく直交復調された成分であるＱ値のフィルタ出力も同時に出力し、直交復調をする構成である。
【００１０】
また、第３の構成は、第２の構成において、デジタルフィルタのタップ数よりも少ないビット数で構成され、高周波信号が直交変調された信号をＡＤ変換したデータをビットシフトしながら入力し、データをビット数単位で出力する第２のシフトレジスタと、複数の記憶領域を有し、各記憶領域の各アドレス値にデジタルフィルタの係数をあらかじめ演算した結果を記憶データとして記憶しておき、第２のシフトレジスタの出力値をアドレスとして入力し、このアドレスを入力したときに第２の領域選択信号によって選択されている記憶領域におけるアドレスの記憶データを出力する第２のＲＯＭと、第２のシフトレジスタのシフト回数に応じて第２のＲＯＭの記憶領域を選択する第２の領域選択信号を生成し第２のＲＯＭへ出力する第２のタイミング制御回路と、第２のＲＯＭの各記憶領域に対応して設けられ、それぞれ対応する記憶領域から出力される記憶データを保持する複数の第３の保持回路と、複数の第３の保持回路に保持された記憶データを加算し出力する第３の加算器と、第２の加算器の出力値と第３の加算器の出力値とを比較する比較器とを設けた構成である。
【発明の効果】
【００１１】
本発明の第１の構成によれば、シフトレジスタはデジタルフィルタのタップ数よりも少ない段数で構成されるため回路規模を縮小することができる。またＲＯＭにおいてはタイミング制御回路によってアクセスする領域を切り替えるため、複数のＲＯＭを搭載しなくとも実現することが可能となり、回路規模を縮小することができる。またＲＯＭへのアクセスはタイミング制御回路によって時分割でアクセスすることにより、同時に複数ＲＯＭへアクセスすることがなくなるので、ピーク電流を抑え消費電力を抑えることで、ＥＭＩを低減することが可能となる。
【００１２】
さらに、第２の構成によれば、これまでアナログで行われていた直交復調をＲＯＭフィルタにて直交復調を行うことにより消費電力を低減し、デジタル処理で直交復調するため位相誤差が無くなり、復調精度を向上することが可能となる。
【００１３】
さらに、第３の構成によれば、アナログ直交復調されたＩ値とＱ値の位相が９０度の位相差を保っているか、位相誤差を測定することが可能となり、その測定結果により位相誤差の補正をすることが可能となる。また簡潔な回路構成で実現しているため、消費電力も抑えることが可能となる。
【発明を実施するための最良の形態】
【００１４】
（第１の実施の形態）
図１は本発明の第１の実施の形態におけるＲＯＭフィルタの構成図である。図１において、１はフィルタＴＡＰ数を分割した最適な段数で構成したシフトレジスタである。ここではＴＡＰ数を１５として分割数を３としてシフトレジスタ１を５ビットで構成している。Ｓ１は高周波信号をＡＤ変換器にてデジタルデータに変換したデータであり、シフトレジスタ１に入力される。Ｓ２はシフトレジスタ１をシフトするシフトクロックである。３はシフトレジスタ１の値をアドレス値としてそのアドレス値にデジタルフィルタの係数をあらかじめ演算した結果（アドレス値とデジタルフィルタの係数とを用いて演算した結果）を格納するＲＯＭである。Ｓ３はシフトレジスタ１から出力されるデジタルデータをシフトした値でＲＯＭ３へのアドレス入力値である。Ｓ４はＲＯＭ３の領域選択信号である。４はシフトレジスタ１に格納される値がＴＡＰ数１５のうち１ビット目から５ビット目までが入力されたときに領域選択信号Ｓ４によって選択されるＲＯＭ１領域である。５はシフトレジスタ１に格納される値がＴＡＰ数１５のうち６ビット目から１０ビット目までが入力されたときに領域選択信号Ｓ４によって選択されるＲＯＭ２領域である。６はシフトレジスタ１に格納される値がＴＡＰ数１５のうち１１ビット目から１５ビット目までが入力されたときに領域選択信号Ｓ４によって選択されるＲＯＭ３領域である。Ｓ８はアドレス信号Ｓ３の値に応じてそれぞれのＲＯＭ領域４、５、６のデータが出力されることによるＲＯＭ３の出力データである。
【００１５】
７はＲＯＭ領域選択信号Ｓ４によってＲＯＭ１領域４が選択されたときに、アドレス値Ｓ３に応じたデータ出力Ｓ８を保持する回路である。８はＲＯＭ領域選択信号Ｓ４によってＲＯＭ２領域５が選択されたときに、アドレス値Ｓ３に応じたデータ出力Ｓ８を保持する回路である。９はＲＯＭ領域選択信号Ｓ４によってＲＯＭ３領域６が選択されたときに、アドレス値Ｓ３に応じたデータ出力Ｓ８を保持する回路である。Ｓ５は保持回路１・７のＲＯＭデータ出力Ｓ８を取り込むタイミング信号である。Ｓ６は保持回路２・８のＲＯＭデータ出力Ｓ８を取り込むタイミング信号である。Ｓ７は保持回路３・９のＲＯＭデータ出力Ｓ８を取り込むタイミング信号である。２は信号Ｓ２、Ｓ４、Ｓ５、Ｓ６、Ｓ７を生成するタイミング制御回路である。Ｓ９は保持回路１・７の出力データである。Ｓ１０は保持回路２・８の出力データである。Ｓ１１は保持回路３・９の出力データである。１０は出力データＳ９、Ｓ１０、Ｓ１１を加算する加算器である。Ｓ１２は加算器１０からの出力で、ＲＯＭフィルタの出力データである。
【００１６】
上記回路動作のタイミングチャートを図２に示す。図２を用いて本実施の形態におけるＲＯＭフィルタの動作について説明する。
【００１７】
高周波信号入力はＡＤ変換器によってデジタル化されてシフトレジスタ１に入力される。５ビット分のデータがシフトクロックＳ２によってシフトレジスタ１に入力されると、ＲＯＭ領域選択信号Ｓ４はＲＯＭ１領域４が選択され、シフトレジスタ１から出力されるアドレス値Ｓ３に示されているアドレスに対応したＲＯＭ１領域４のデータがＲＯＭデータ出力Ｓ８として出力され、そのデータ出力Ｓ８が取り込みのタイミング信号Ｓ５によって保持回路１・７に保持される。同様に次の５ビットがシフトレジスタ１に入力されると、ＲＯＭ２領域５が選択され、さらに次の５ビットがシフトレジスタ１に入力されると、ＲＯＭ３領域６が選択されてそれぞれ保持回路２・８、保持回路３・９に蓄えられる。このとき、例えば１５ビットのデータとするとそれぞれのデータは加算器１０で加算されてフィルタ出力Ｓ１２となる。これは１５ビットのデジタル信号としてＲＯＭ３に書かれたフィルタ係数との演算によって出力された値によってフィルタリングされてフィルタ出力Ｓ１２とされる。
【００１８】
本実施の形態によれば、シフトレジスタ１はフィルタのＴＡＰ数よりも少ない段数で構成されるため回路規模を縮小することができる。またＲＯＭ３においてはタイミング制御回路２によってアクセスする領域を切り替えるため、複数のＲＯＭを搭載しなくとも実現することが可能となり、回路規模を縮小することができる。またＲＯＭ３へのアクセスはタイミング制御回路２によって時分割でアクセスするため、同時に複数ＲＯＭへアクセスすることがなくなるので、ピーク電流を抑え消費電力を抑えることで、ＥＭＩを低減することが可能となる。
【００１９】
（第２の実施の形態）
図３は本発明の第２の実施の形態におけるＲＯＭフィルタの構成図であり、これはＲＯＭフィルタにて直交復調を行う構成を示す。
【００２０】
図３において、２１はフィルタＴＡＰ数を分割した最適な段数で構成したシフトレジスタである。ここではＴＡＰ数を１５として分割数を３としてシフトレジスタ２１を５ビットで構成している。Ｓ２１は高周波信号をＡＤ変換器にてデジタルデータに変換したデータであり、シフトレジスタ２１に入力される。Ｓ２２はシフトレジスタ２１をシフトするシフトクロックである。２３はＲＯＭである。Ｓ２３はシフトレジスタ２１から出力されるデジタルデータをシフトした値でＲＯＭ２３へのアドレス入力値である。Ｓ２４はＲＯＭ２３の領域選択信号である。２４はシフトレジスタ２１に格納される値がＴＡＰ数１５のうち１ビット目から５ビット目までが入力されたときに領域選択信号Ｓ２４によって選択されるＲＯＭ１領域である。２５はシフトレジスタ２１に格納される値がＴＡＰ数１５のうち６ビット目から１０ビット目までが入力されたときに領域選択信号Ｓ２４によって選択されるＲＯＭ２領域である。２６はシフトレジスタ２１に格納される値がＴＡＰ数１５のうち１１ビット目から１５ビット目までが入力されたときに領域選択信号Ｓ２４によって選択されるＲＯＭ３領域である。Ｓ３１はアドレス信号Ｓ２３の値に応じてそれぞれのＲＯＭ領域２４、２５、２６のデータが出力されることによるＲＯＭ２３の出力データである。
【００２１】
２７はシフトレジスタ２１に格納される値がＴＡＰ数１５のうち１ビット目から５ビット目までが入力されたときに領域選択信号Ｓ２４によって選択されるＲＯＭ４領域である。ＲＯＭ４領域２７にはＲＯＭ１領域２４に格納されている演算結果に９０度位相シフトした演算結果が格納されている。２８はシフトレジスタ２１に格納される値がＴＡＰ数１５のうち６ビット目から１０ビット目までが入力されたときに領域選択信号Ｓ２４によって選択されるＲＯＭ５領域である。ＲＯＭ５領域２８にはＲＯＭ２領域２５に格納されている演算結果に９０度位相シフトした演算結果が格納されている。２９はシフトレジスタ２１に格納される値がＴＡＰ数１５のうち１１ビット目から１５ビット目までが入力されたときに領域選択信号Ｓ２４によって選択されるＲＯＭ６領域である。ＲＯＭ６領域２９にはＲＯＭ３領域２６に格納されている演算結果に９０度位相シフトした演算結果が格納されている。Ｓ３２はアドレス信号Ｓ２３の値に応じてそれぞれのＲＯＭ領域２７、２８、２９のデータが出力されることによるＲＯＭ２３の出力データである。
【００２２】
３０はＲＯＭ領域選択信号Ｓ２４によってＲＯＭ１領域２４が選択されたときに、アドレス値Ｓ２３に応じたデータ出力Ｓ３１を保持する回路である。３１はＲＯＭ領域選択信号Ｓ２４によってＲＯＭ２領域２５が選択されたときに、アドレス値Ｓ２３に応じたデータ出力Ｓ３１を保持する回路である。３２はＲＯＭ領域選択信号Ｓ２４によってＲＯＭ３領域２６が選択されたときに、アドレス値Ｓ２３に応じたデータ出力Ｓ３１を保持する回路である。３３はＲＯＭ領域選択信号Ｓ２４によってＲＯＭ４領域２７が選択されたときに、アドレス値Ｓ２３に応じたデータ出力Ｓ３２を保持する回路である。３４はＲＯＭ領域選択信号Ｓ２４によってＲＯＭ５領域２８が選択されたときに、アドレス値Ｓ２３に応じたデータ出力Ｓ３２を保持する回路である。３５はＲＯＭ領域選択信号Ｓ２４によってＲＯＭ６領域２９が選択されたときに、アドレス値Ｓ２３に応じたデータ出力Ｓ３２を保持する回路である。Ｓ２５は保持回路１・３０のＲＯＭデータ出力Ｓ３１を取り込むタイミング信号である。Ｓ２６は保持回路２・３１のＲＯＭデータ出力Ｓ３１を取り込むタイミング信号である。Ｓ２７は保持回路３・３２のＲＯＭデータ出力Ｓ３１を取り込むタイミング信号である。Ｓ２８は保持回路４・３３のＲＯＭデータ出力Ｓ３２を取り込むタイミング信号である。Ｓ２９は保持回路５・３４のＲＯＭデータ出力Ｓ３２を取り込むタイミング信号である。Ｓ３０は保持回路６・３５のＲＯＭデータ出力Ｓ３２を取り込むタイミング信号である。２２は信号Ｓ２２、Ｓ２４、Ｓ２５、Ｓ２６、Ｓ２７、Ｓ２８、Ｓ２９、Ｓ３０を生成するタイミング制御回路である。
【００２３】
Ｓ３３は保持回路１・３０の出力データである。Ｓ３４は保持回路２・３１の出力データである。Ｓ３５は保持回路３・３２の出力データである。Ｓ３６は保持回路４・３３の出力データである。Ｓ３７は保持回路５・３４の出力データである。Ｓ３８は保持回路６・３５の出力データである。３６は保持回路出力データＳ３３、Ｓ３４、Ｓ３５を加算する加算器である。３７は保持回路出力データＳ３６、Ｓ３７、Ｓ３８を加算する加算器である。Ｓ３９は加算器３６からの出力で、ＲＯＭフィルタのＩ成分の出力データである。Ｓ４０は加算器３７からの出力で、ＲＯＭフィルタのＱ成分の出力データである。
【００２４】
以上の構成において、シフトレジスタ２１とＲＯＭ領域２４、２５、２６と保持回路３０、３１、３２と加算器３６は、図１におけるシフトレジスタ１とＲＯＭ領域４、５、６と保持回路７、８、９と加算器１０と同じ機能、役割をする。また、ＲＯＭ領域２７、２８、２９はそれぞれＲＯＭ領域２４、２５、２６と同じタイミングでデータが読み出され、保持回路３３、３４、３５はそれぞれ保持回路３０、３１、３２と同じタイミングでデータを保持する。
【００２５】
次に図３を用いて本実施の形態におけるＲＯＭフィルタによる直交復調の動作について説明する。直交変調した場合の同相成分であるＩ値のフィルタ動作については図１のＲＯＭフィルタの動作と同様である。ＲＯＭフィルタを用いて直交復調をする場合、同一ＲＯＭ内の同一アドレスが指すデータ領域、例えばそれぞれ１６ビットの出力とする場合、３２ビット出力のＲＯＭを用いて、上位の１６ビットにＲＯＭ１領域２４を割り当てＩ値成分を格納したとすると、下位の１６ビットに当たる領域にＲＯＭ４領域２７を割り当て、直交成分であるＱ値を格納する。そして同一のアドレスが指された場合にそれぞれＩ値とＱ値が別々の経路で出力データ（Ｉ値）Ｓ３１、出力データ（Ｑ値）Ｓ３２として出力され、保持回路をへて加算されて直交復調を行ったＲＯＭフィルタのそれぞれＩ値出力Ｓ３９、Ｑ値出力Ｓ４０がそれぞれ１６ビットのデジタルフィルタ出力として出力される。
【００２６】
本実施の形態によれば、これまでアナログで行われていた直交復調をＲＯＭフィルタにて直交復調を行うことにより消費電力を低減し、デジタル処理で直交復調するため位相誤差が無くなり、復調精度を向上することが可能となる。
【００２７】
（第３の実施の形態）
図４は本発明の第３の実施の形態におけるＲＯＭフィルタの構成図であり、これはＲＯＭフィルタによるＩＱ直交成分の位相誤差を検出する構成を示す。
【００２８】
図４において、１００はフィルタＴＡＰ数を分割した最適な段数で構成したシフトレジスタである。ここではＴＡＰ数を１５として分割数を３としてシフトレジスタ１００を５ビットで構成している。Ｓ１００は高周波信号をＡＤ変換器にてデジタルデータに変換したデータであり、シフトレジスタ１００に入力される。Ｓ１０１はシフトレジスタ１００をシフトするシフトクロックである。１０１はＲＯＭである。Ｓ１０２はシフトレジスタ１００から出力されるデジタルデータをシフトした値でＲＯＭ１０１へのアドレス入力値である。Ｓ１０６はＲＯＭ１０１の領域選択信号である。１０２はシフトレジスタ１００に格納される値がＴＡＰ数１５のうち１ビット目から５ビット目までが入力されたときに領域選択信号Ｓ１０６によって選択されるＲＯＭ１領域である。１０３はシフトレジスタ１００に格納される値がＴＡＰ数１５のうち６ビット目から１０ビット目までが入力されたときに領域選択信号Ｓ１０６によって選択されるＲＯＭ２領域である。１０４はシフトレジスタ１００に格納される値がＴＡＰ数１５のうち１１ビット目から１５ビット目までが入力されたときに領域選択信号Ｓ１０６によって選択されるＲＯＭ３領域である。Ｓ１１１はアドレス信号Ｓ１０２の値に応じてそれぞれのＲＯＭ領域１０２、１０３、１０４のデータが出力されることによるＲＯＭ１０１の出力データである。
【００２９】
１３０はＲＯＭ領域選択信号Ｓ１０６によってＲＯＭ１領域１０２が選択されたときに、アドレス値Ｓ１０２に応じたデータ出力Ｓ１１１を保持する回路である。１３１はＲＯＭ領域選択信号Ｓ１０６によってＲＯＭ２領域１０３が選択されたときに、アドレス値Ｓ１０２に応じたデータ出力Ｓ１１１を保持する回路である。１３２はＲＯＭ領域選択信号Ｓ１０６によってＲＯＭ３領域１０４が選択されたときに、アドレス値Ｓ１０２に応じたデータ出力Ｓ１１１を保持する回路である。Ｓ１０８は保持回路１・１３０、保持回路２・１３１、保持回路３・１３２がＲＯＭデータ出力Ｓ１１１を取り込むタイミング信号である。１３６は保持回路１・１３０、保持回路２・１３１、保持回路３・１３２の出力を加算する加算器である。
【００３０】
１０５はシフトレジスタ１００に格納される値がＴＡＰ数１５のうち１ビット目から５ビット目までが入力されたときに領域選択信号Ｓ１０６によって選択されるＲＯＭ４領域である。ＲＯＭ４領域１０５にはＲＯＭ１領域１０２に格納されている演算結果に９０度位相シフトした演算結果が格納されている。１０６はシフトレジスタ１００に格納される値がＴＡＰ数１５のうち６ビット目から１０ビット目までが入力されたときに領域選択信号Ｓ１０６によって選択されるＲＯＭ５領域である。ＲＯＭ５領域１０６にはＲＯＭ２領域１０３に格納されている演算結果に９０度位相シフトした演算結果が格納されている。１０７はシフトレジスタ１００に格納される値がＴＡＰ数１５のうち１１ビット目から１５ビット目までが入力されたときに領域選択信号Ｓ１０６によって選択されるＲＯＭ６領域である。ＲＯＭ６領域１０７にはＲＯＭ３領域１０４に格納されている演算結果に９０度位相シフトした演算結果が格納されている。Ｓ１１２はアドレス信号Ｓ１０２の値に応じてそれぞれのＲＯＭ領域１０５、１０６、１０７のデータが出力されることによるＲＯＭ１０１の出力データである。
【００３１】
１１３はＲＯＭ領域選択信号Ｓ１０６によってＲＯＭ４領域１０５が選択されたときに、アドレス値Ｓ１０２に応じたデータ出力Ｓ１１２を保持する回路である。１１４はＲＯＭ領域選択信号Ｓ１０６によってＲＯＭ５領域１０６が選択されたときに、アドレス値Ｓ１０２に応じたデータ出力Ｓ１１２を保持する回路である。１１５はＲＯＭ領域選択信号Ｓ１０６によってＲＯＭ６領域１０７が選択されたときに、アドレス値Ｓ１０２に応じたデータ出力Ｓ１１２を保持する回路である。Ｓ１０９は保持回路４・１１３、保持回路５・１１４、保持回路６・１１５がＲＯＭデータ出力Ｓ１１２を取り込むタイミング信号である。１１６は保持回路４・１１３、保持回路５・１１４、保持回路６・１１５の出力を加算する加算器である。
【００３２】
１２２はフィルタＴＡＰ数を最適な段数で分割したシフトレジスタである。ここではＴＡＰ数を１５として分割数を３としてシフトレジスタを５ビットで構成している。Ｓ１０３は高周波信号をＡＤ変換器にてデジタルデータに変換したデータであり、シフトレジスタ１２２に入力される。ここでの高周波信号は直交復調された直交成分であるＱ値が入力されている。Ｓ１０４はシフトレジスタ１２２をシフトするシフトクロックである。１０９はシフトレジスタ１２２の値をアドレス値としてそのアドレス値にデジタルフィルタの係数をあらかじめ演算した結果（アドレス値とデジタルフィルタの係数とを用いて演算した結果）を格納するＲＯＭである。Ｓ１０５はシフトレジスタ１２２から出力されるデジタルデータをシフトした値でＲＯＭ１０９へのアドレス入力値である。Ｓ１０７はＲＯＭ１０９の領域選択信号である。１１０はシフトレジスタ１２２に格納される値がＴＡＰ数１５のうち１ビット目から５ビット目までが入力されたときに領域選択信号Ｓ１０７によって選択されるＲＯＭ７領域である。１１１はシフトレジスタ１２２に格納される値がＴＡＰ数１５のうち６ビット目から１０ビット目までが入力されたときに領域選択信号Ｓ１０７によって選択されるＲＯＭ８領域である。１１２はシフトレジスタ１２２に格納される値がＴＡＰ数１５のうち１１ビット目から１５ビット目までが入力されたときに領域選択信号Ｓ１０７によって選択されるＲＯＭ９領域である。Ｓ１１３はアドレス信号Ｓ１０５の値に応じてそれぞれのＲＯＭ領域１１０、１１１、１１２のデータが出力されることによるＲＯＭ１０９の出力データである。
【００３３】
１１７はＲＯＭ領域選択信号Ｓ１０７によってＲＯＭ７領域１１０が選択されたときに、アドレス値Ｓ１０５に応じたデータ出力Ｓ１１３を保持する回路である。１１８はＲＯＭ領域選択信号Ｓ１０７によってＲＯＭ８領域１１１が選択されたときに、アドレス値Ｓ１０５に応じたデータ出力Ｓ１１３を保持する回路である。１１９はＲＯＭ領域選択信号Ｓ１０７によってＲＯＭ９領域１１２が選択されたときに、アドレス値Ｓ１０５に応じたデータ出力Ｓ１１３を保持する回路である。Ｓ１１０は保持回路７・１１０、保持回路８・１１１、保持回路９・１１２がＲＯＭデータ出力Ｓ１１３を取り込むタイミング信号である。１０８は信号Ｓ１０１、Ｓ１０４、Ｓ１０６、Ｓ１０７、Ｓ１０８、Ｓ１０９、Ｓ１１０を生成するタイミング制御回路である。１２０は保持回路７・１１７、保持回路８・１１８、保持回路９・１１９の出力を加算する加算器である。１２１は加算器１１６と加算器１２０からの出力結果を比較する比較器である。
【００３４】
図４の構成は、図３の構成に、シフトレジスタ１２２、ＲＯＭ１０９、保持回路７〜９・１１７〜１１９、加算器１２０、および比較器１２１が追加された構成であり、これら以外は図３と同様の構成である（但し、タイミング制御回路１０８は図３のタイミング制御回路２２の制御に加え、上記の追加された要素の制御機能が追加されている）。なお、図４では、３つの保持回路を制御するタイミング信号Ｓ１０８は１つの信号で示されているが、図３のＳ２５，Ｓ２６，Ｓ２７のように３つの保持回路を個別に制御する信号である。同様に、タイミング信号Ｓ１０９、Ｓ１１０もそれぞれ３つの保持回路を個別に制御する信号である。
【００３５】
図４の構成において、ＲＯＭフィルタによるＩＱ直交成分の位相誤差の検出動作について説明する。ＲＯＭフィルタによる直交変調のＩＱ出力方法については図３の場合と同様である。さらにアナログで直交変調されたＱ値がＡＤ変換器によってデジタル化されてシフトレジスタ１２２に入力された場合、これまでと同様にフィルタ処理されてＱ値のフィルタリングされた値として加算器１２０から出力される。ここでデジタルにて直交復調された値、つまり加算器１１６の出力を理想値として、アナログで直交復調されてフィルタリングされた出力、つまり加算器１２０の出力との比較を比較器１２１にて行う。比較の方法が例えば、排他的論理和などで不一致を検出する方法であっても良いし、差分回路などで差を検出する方法でもよい。比較器１２１にて比較を行い、一致するまで位相をシフトすることで補正を行うことが可能となる。
【００３６】
本実施の形態によれば、アナログ直交復調されたＩ値とＱ値の位相が９０度の位相差を保っているか、位相誤差を測定することが可能となり、その測定結果により位相誤差の補正をすることが可能となる。また簡潔な回路構成で実現しているため、消費電力も抑えることが可能となる。
【産業上の利用可能性】
【００３７】
本発明は、通信分野においてのデジタルフィルタ処理において有用であり、特に低消費電力を必要とするモバイル無線機分野において有用である。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施の形態におけるＲＯＭフィルタの概略構成図
【図２】本発明の実施の形態におけるＲＯＭフィルタのタイミングチャート
【図３】本発明の実施の形態におけるＲＯＭフィルタによる直交復調の概略構成図
【図４】本発明の実施の形態におけるＲＯＭフィルタによる直交復調のＩＱ位相誤差検出の概略構成図
【図５】従来のＲＯＭフィルタの概略構成図
【図６】従来のＲＯＭフィルタにおけるタイミングチャート
【符号の説明】
【００３９】
１  シフトレジスタ
２  タイミング制御回路
３  ＲＯＭ
４  ＲＯＭ１領域
５  ＲＯＭ２領域
６  ＲＯＭ３領域
７  保持回路１
８  保持回路２
９  保持回路３
１０  加算器
２１  シフトレジスタ
２２  タイミング制御回路
２３  ＲＯＭ
２４  ＲＯＭ１領域
２５  ＲＯＭ２領域
２６  ＲＯＭ３領域
２７  ＲＯＭ４領域
２８  ＲＯＭ５領域
２９  ＲＯＭ６領域
３０  保持回路１
３１  保持回路２
３２  保持回路３
３３  保持回路４
３４  保持回路５
３５  保持回路６
３６  加算器
３７  加算器
１００  シフトレジスタ
１０１  ＲＯＭ
１０２  ＲＯＭ１領域
１０３  ＲＯＭ２領域
１０４  ＲＯＭ３領域
１０５  ＲＯＭ４領域
１０６  ＲＯＭ５領域
１０７  ＲＯＭ６領域
１０８  タイミング制御回路
１０９  ＲＯＭ
１１０  ＲＯＭ７領域
１１１  ＲＯＭ８領域
１１２  ＲＯＭ９領域
１１３  保持回路４
１１４  保持回路５
１１５  保持回路６
１１６  加算器
１１７  保持回路７
１１８  保持回路８
１１９  保持回路９
１２０  加算器
１２１  比較器
１２２  シフトレジスタ
１３０  保持回路１
１３１  保持回路２
１３２  保持回路３
１３６  加算器
２００  シフトレジスタ
２０１  ＲＯＭ１
２０２  ＲＯＭ２
２０３  ＲＯＭ３
２０４  加算器
Ｓ１  高周波入力のＡＤ変換器によるデジタル変換データ
Ｓ２  シフトクロック
Ｓ３  アドレス入力
Ｓ４  ＲＯＭアクセス領域選択信号
Ｓ５  データ保持制御信号
Ｓ６  データ保持制御信号
Ｓ７  データ保持制御信号
Ｓ８  ＲＯＭ出力データ
Ｓ９  保持回路１出力データ
Ｓ１０  保持回路２出力データ
Ｓ１１  保持回路３出力データ
Ｓ１２  フィルタ出力
Ｓ２１  高周波入力のＡＤ変換器によるデジタル変換データ
Ｓ２２  シフトクロック
Ｓ２３  アドレス入力
Ｓ２４  ＲＯＭアクセス領域選択信号
Ｓ２５  データ保持制御信号
Ｓ２６  データ保持制御信号
Ｓ２７  データ保持制御信号
Ｓ２８  データ保持制御信号
Ｓ２９  データ保持制御信号
Ｓ３０  データ保持制御信号
Ｓ３１  ＲＯＭ出力データ（Ｉ値）
Ｓ３２  ＲＯＭ出力データ（Ｑ値）
Ｓ３３  保持回路１出力データ
Ｓ３４  保持回路２出力データ
Ｓ３５  保持回路３出力データ
Ｓ３６  保持回路４出力データ
Ｓ３７  保持回路５出力データ
Ｓ３８  保持回路６出力データ
Ｓ３９  フィルタ出力（Ｉ値）
Ｓ４０  フィルタ出力（Ｑ値）
Ｓ１００  高周波入力のＡＤ変換器によるデジタル変換データ（Ｉ値）
Ｓ１０１  シフトクロック
Ｓ１０２  アドレス入力
Ｓ１０３  高周波入力のＡＤ変換器によるデジタル変換データ（Ｑ値）
Ｓ１０４  シフトクロック
Ｓ１０５  アドレス入力
Ｓ１０６  ＲＯＭアクセス領域選択信号
Ｓ１０７  ＲＯＭアクセス領域選択信号
Ｓ１０８  データ保持制御信号
Ｓ１０９  データ保持制御信号
Ｓ１１０  データ保持制御信号
Ｓ２００  高周波入力のＡＤ変換器によるデジタル変換データ
Ｓ２０１  シフトクロック
Ｓ２０２  アドレス入力
Ｓ２０３  アドレス入力
Ｓ２０４  アドレス入力
Ｓ２０５  フィルタクロック
Ｓ２０６  ＲＯＭ１データ出力
Ｓ２０７  ＲＯＭ２データ出力
Ｓ２０８  ＲＯＭ３データ出力
Ｓ２０９  フィルタ出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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