(57)【要約】【課題】  切替時のノイズを押さえ、消費電流を増加させることなく待機モード時の負荷過渡応答性、電源電圧変動応答を向上することができる定電圧電源を提供する。【解決手段】  動作状態と待機状態との切替を有する負荷に電源を供給する定電圧電源において、過渡応答性と消費電流の異なる２種類の定電圧回路を備え、前記第１の定電圧回路の入力と前記第２の定電圧回路の入力は共に、前記定電圧電源の入力端子に接続され、前記第１の定電圧回路の出力と前記第２の定電圧回路の出力は共に、前記定電圧電源の出力端子に接続される。切替論理回路は、負荷が作動状態のときは一方の定電圧回路が作動状態となり、負荷が待機状態のときは他方の定電圧回路が作動状態となるように、切替信号を両定電圧回路に送出する。【選択図】図１
2005190381.tif 000002
【特許請求の範囲】
【請求項１】
動作状態と待機状態との切替えを有する負荷に電源を供給する定電圧電源において、
第１のオペアンプの一方の入力端子に基準電圧を印加し、他方の入力端子には出力電圧を分圧した電圧を印加し、前記第１のオペアンプの出力により第１の出力トランジスタを制御する第１の定電圧回路と、
第２のオペアンプの一方の入力端子に基準電圧を印加し、他方の入力端子には出力電圧を分圧した電圧を印加し、前記第２のオペアンプの出力により第２の出力トランジスタを制御する第２の定電圧回路であって、前記第１の定電圧回路に比べて過渡応答性は劣るが消費電流が小さくなるように構成される第２の定電圧回路と、
負荷の状態に応じて切替信号を送出する切替信号生成回路とを備え、
前記第１の定電圧回路の入力と前記第２の定電圧回路の入力は共に、前記定電圧電源の入力端子に接続され、前記第１の定電圧回路の出力と前記第２の定電圧回路の出力は共に、前記定電圧電源の出力端子に接続され、
前記切替信号生成回路は、前記負荷が動作状態のとき前記第１のオペアンプを作動状態とする切替信号を出力し、前記負荷が待機状態のときは前記第２のオペアンプを作動状態とする切替信号を出力する
定電圧電源。
【請求項２】
請求項１に記載された定電圧電源において、前記第１のオペアンプと前記第２のオペアンプは同じ回路構成を備え、前記第１のオペアンプは前記第２のオペアンプよりも電流供給能力の大きいトランジスタを使用することを特徴とする定電圧電源。
【請求項３】
請求項１に記載された定電圧電源において、前記第２の出力トランジスタは前記第１の出力トランジスタに比べて素子サイズが小さく且つ電流供給能力が小さいことを特徴とする定電圧電源。
【請求項４】
請求項３に記載された定電圧電源において、前記第１の出力トランジスタと前記第２の出力トランジスタの素子サイズ比と前記第１のオペアンプと前記第２のオペアンプの駆動電流比が同等かまたはそれ以上であることを特徴とする定電圧電源。
【請求項５】
請求項１から４のいずれかに記載された定電圧電源において、前記切替信号生成回路は、前記負荷の状態が切り替わるとき前記第１の定電圧回路と前記第２の定電圧回路がともに動作する期間を有する切替信号を出力することを特徴とする定電圧電源。
【請求項６】
請求項１から４のいずれかに記載された定電圧電源において、第１の定電圧回路及び第２の定電圧回路はそれぞれ貫通電流を断続する断続回路を備え、
前記負荷が作動状態のときは第１の定電圧回路の断続回路がオン、第２の定電圧回路の断続回路がオフとなり、前記負荷が待機状態のときは第１の定電圧回路の断続回路がオフ、第２の定電圧回路の断続回路がオンとなることを特徴とする定電圧電源。
【請求項７】
請求項５または６に記載された定電圧電源において、前記切替信号生成回路は、前記負荷の状態が切り替わるとき前記第１及び第２の定電圧回路のオペアンプがともに動作し且つ前記第１及び第２の定電圧回路の断続回路がともにオンとなっている期間を有する切替信号を出力することを特徴とする定電圧電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電圧電源に関し、特に、動作状態と待機状態との切替えを有する負荷に電源を供給する定電圧電源に関するものである。
【背景技術】
【０００２】
携帯電話等の電源として、定電圧回路を備えて安定した電圧を供給する定電圧電源が使用されている。定電圧電源は、ＰＳＲＲ（リップル除去率）及び負荷過渡応答性を向上させるべく、消費電流が大きい定電圧回路（高速定電圧回路）を備えている。そのため、例えば携帯電話など、負荷がアクティブモード（動作状態）とスリープモード（待機状態）とを有する機器に適用された場合、高いＰＳＲＲ及び負荷過渡応答性を必要としないスリープモードでは消費電流の無駄が大きくなる。そこで、高速定電圧回路と、ＰＳＲＲ及び負荷過渡応答性は劣るが、消費電流を抑制した定電圧回路（低速定電圧回路）とを備え、負荷の状態に応じて定電圧回路を切り替える機能を有する定電圧電源が考えられる。低速定電圧回路では、消費電流の抑制によりＰＳＲＲや負荷過渡応答性は低下するが、負荷がスリープモードでは問題はない。
【０００３】
高速定電圧回路と低速定電圧回路とを備えた定電圧電源として、本出願人より特開平２００１−１１７６５０号公報に記載された定電圧電源が提案されている。図３は、この定電圧電源の回路構成を示す。電源１からの電源を携帯電話等の負荷３に安定して供給すべく、定電圧回路２１が備えられている。電源１は、定電圧回路２１に設けられた入力端子(Vbat)２３に接続されている。入力端子２３は、ＰチャネルＭＯＳトランジスタからなる出力トランジスタ(DRV)２５を介して、出力端子(Vout)２７に接続されている。定電圧回路２１には、消費電流は大きいがＰＳＲＲ及び負荷過渡応答性のよい高速電圧安定部２９ａと、ＰＳＲＲ及び負荷過渡応答性は劣るが消費電流の小さい低速電圧安定部２９ｂが並列に設けられている。ここで高速電圧安定部２９ａにおいては低速電圧安定部２９ｂにより電流供給能力が大きいトランジスタのサイズが用いられている。この場合、高速電圧安定部２９ａと低速電圧安定部２９ｂとでは回路構成は同じであるが、オペアンプに流す電流の大きさの違いにより応答性が異なり、高速電圧安定部２９ａの方が低速電圧安定部２９ｂよりも応答性が速い。
【０００４】
高速電圧安定部２９ａにはオペアンプ(OPAMP)３３ａが備えられている。オペアンプ３３ａの出力端子は、定電圧回路２１に設けられた切替手段３７ａを介して、出力トランジスタ２５のゲートに接続されている。オペアンプ３３ａの反転入力端子には基準電圧部(Vref)３１ａから基準電圧が印加され、非反転入力端子には出力トランジスタ２５の出力電圧を分圧抵抗Ｒ１とＲ２で分圧した電圧が印加される。オペアンプ３３ａ及び基準電圧部３１ａの電源は電源１から供給される。オペアンプ３３ａ、基準電圧部３１ａ及び抵抗Ｒ２のグラウンド側の端子とグラウンド間には、貫通電流のオン／オフを制御する断続回路３５ａとしてのＰチャネルＭＯＳトランジスタが介在している。
【０００５】
低速電圧安定部２９ｂは高速電圧安定部２９ａと同じ構成をもち、基準電圧部３１ｂ、オペアンプ３３ｂ、断続回路３５ｂ、抵抗Ｒ３，Ｒ４が、基準電圧部３１ａ、オペアンプ３３ａ、断続回路３５ａ、抵抗Ｒ１，Ｒ２に対応して設けられている。オペアンプ３３ｂの出力端子は、定電圧回路２１に設けられた切替手段３７ｂを介して、出力トランジスタ２５のゲートに接続されている。オペアンプ３３ｂはオペアンプ３３ａよりも消費電流が小さく、低速電圧安定部２９ｂは高速電圧安定部２９ａよりもＰＳＲＲ及び負荷過渡応答性が劣る構造になっている。
【０００６】
負荷３には、切替手段３７ａ，３７ｂに切替信号を出力する切替論理回路(切替LOGIC)３９が接続されている。切替手段３７ａ，３７ｂは、オペアンプ３３ａ，３３ｂの出力端子と出力トランジスタ２５のゲート電極の接続及び切断を制御し、高レベルの切替信号が入力されると接続し、低レベルの切替信号が入力されると切断する。切替論理回路３９は、断続回路３５ａ，３５ｂにも接続されており、切替手段３７ａ，３７ｂへの信号入力に対応して断続回路３５ａ，３５ｂの動作も制御する。この定電圧電源において、破線で囲まれた定電圧回路２１は１チップ上に形成されている。第１の定電圧回路は高速電圧安定部２９ａ及び出力トランジスタ２５により構成され、第２の定電圧回路１０ｂは低速電圧安定部２９ｂ及び出力トランジスタ２５により構成される。
【０００７】
次に従来の定電圧電源の動作の説明を行う。負荷３がアクティブモード（動作状態）のときは、切替論理回路３９により切替手段３７ａ及び断続回路３５ａに切替信号の高レベルが出力され、切替手段３７ｂ及び断続回路３５ｂに切替信号の低レベルが出力される。このとき、切替手段３７ａ及び断続回路３５ａが接続されて高速電圧安定部２９ａはオンになり、切替手段３７ｂ及び断続回路３５ｂが切断されて低速電圧安定部２９ｂはオフ（スタンバイ状態）になる。そして、出力トランジスタ２５のゲート電極に印加される電圧は高速電圧安定部２９ａにより制御される。スタンバイ状態における低速電圧安定部２９ｂの消費電流は１μＡ以下である。
【０００８】
負荷３がスリープモード（待機状態）のときは、切替論理回路３９により切替手段３７ａ及び断続回路３５ａに低レベルの切替信号が出力され、切替手段３７ｂ及び断続回路３５ｂに高レベルの切替信号が出力される。このとき、切替手段３７ａ及び断続回路３５ａが切断されて高速電圧安定部２９ａはオフになり、切替手段３７ｂ及び断続回路３５ｂが接続されて低速電圧安定部２９ｂはオンになる。そして、出力トランジスタ２５のゲート電極に印加される電圧は低速電圧安定部２９ｂにより制御される。スタンバイ状態における高速電圧安定部２９ａの消費電流は１μＡ以下である。
【０００９】
動作モード切替時には、切替論理回路３９は、出力トランジスタ２５の動作を制御する高速電圧安定部２９ａ及び低速電圧安定部２９ｂが同時にオンする区間を生成する。負荷３がアクティブモードからスリープモードに入るとき、負荷３は切替論理回路３９にモード切替信号を送信し、それに伴って切替論理回路３９は、低速電圧安定部２９ｂをオンにし、その後所定の時間が経過した後、高速電圧安定部２９ａをオフにして、低速電圧安定部２９ｂによる制御へ切り替える。これにより、高速電圧安定部２９ａは非選択で、スタンバイ状態になる。
【００１０】
負荷３がスリープモードからアクティブモードに入るとき、負荷３は切替論理回路３９にモード切替信号を送信し、それに伴って切替論理回路３９は、高速電圧安定部２９ａをオンにし、その後所定の時間が経過した後、低速電圧安定部２９ｂをオフにして、高速電圧安定部２９ａによる制御へ切り替える。これにより、高速電圧安定部２９ｂは非選択で、スタンバイ状態になる。このようにして、低速電圧安定部２９ｂ→高速電圧安定部２９ａ、高速電圧安定部２９ａ→低速電圧安定部２９ｂの切替え時に同時オン状態を作ることにより、切替時におけるVout出力の大幅な変動に伴うノイズを抑えることができる。
【特許文献１】特開２００１−１１７６５０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、スリープモード時にも、動作時ほどではないにしても、ある程度の負荷過渡応答性、電源電圧変動応答性が必要な場合がある。従来技術で使用している低速電圧安定部２９ｂのオペアンプ３３ｂは、消費電流を減らすため応答速度を犠牲にしており、しかもオペアンプの出力段のバッファトランジスタの電流供給能力も落としている。このようなオペアンプで、大電流を制御できるゲート面積の大きな出力トランジスタ２５を制御すると、極めて応答速度が遅くなってしまう。ある程度の応答速度を得ようとすると、低速電圧安定部２９ｂのオペアンプ３３ｂといえども消費電流をそれほど下げることができない。
【００１２】
また、２つのオペアンプの出力から１つの出力トランジスタのゲートへの接続を切り替えるため、２つの切替スイッチが必要になり、回路を複雑にしている。さらに、切替時に負荷３に対して継続的に電流を供給していた場合、ドライバ（出力トランジスタ）は電流供給能力の大きい高速電圧安定部２９aの動作に支配されるため、高速電圧安定部２９aがオフ状態から安定動作状態に遷移する一定の期間に比較的大きなノイズが発生する可能性があった。
【００１３】
本発明の目的は、従来の定電圧電源の煩雑さを解消し、消費電流を増加させることなく待機モード時の負荷過渡応答性、電源電圧変動応答を向上することができる定電圧電源を提供することである。
【課題を解決するための手段】
【００１４】
本発明に係る定電圧電源は、動作状態と待機状態との切替を有する負荷に電源を供給する定電圧電源であって、第１のオペアンプの一方の入力端子に基準電圧を印加し、他方の入力端子には出力電圧を分圧した電圧を印加し、前記第１のオペアンプの出力により第１の出力トランジスタを制御する第１の定電圧回路と、第２のオペアンプの一方の入力端子に基準電圧を印加し、他方の入力端子には出力電圧を分圧した電圧を印加し、前記第２のオペアンプの出力により第２の出力トランジスタを制御する第２の定電圧回路であって、前記第１の定電圧回路に比べて過渡応答性は劣るが消費電流が小さくなるように構成される第２の定電圧回路とと、負荷の状態に応じて切替信号を送出する切替信号生成回路とを備える。ここで、前記第１の定電圧回路の入力と前記第２の定電圧回路の入力は共に、前記定電圧電源の入力端子に接続され、前記第１の定電圧回路の出力と前記第２の定電圧回路の出力は共に、前記定電圧電源の出力端子に接続され、前記切替信号生成回路は、前記負荷が動作状態のとき前記第１のオペアンプを作動状態とする切替信号を出力し、前記負荷が待機状態のときは前記第２のオペアンプを作動状態とする切替信号を出力する。
【００１５】
前記定電圧電源において、第１の定電圧回路と第２の定電圧回路において、たとえば、第１のオペアンプと第２のオペアンプは同じ回路構成を備え、第１のオペアンプは第２のオペアンプよりも電流供給能力の大きいトランジスタを使用する。
【００１６】
前記定電圧電源において、たとえば、第２の出力トランジスタとして、第１の出力トランジスタに比べて素子サイズが小さく且つ電流供給能力の小さいトランジスタを使用する。
【００１７】
前記定電圧電源において、たとえば、第１の出力トランジスタと第２の出力トランジスタの素子サイズ比と第１のオペアンプと第２のオペアンプの駆動電流比が同等かまたはそれ以上にする。
【００１８】
前記定電圧電源において、たとえば、第１の定電圧回路と第２の定電圧回路の動作切替は、負荷の状態が切り替わるとき、両方の定電圧回路がともに動作する期間が存在するように切替信号を出力する。
【００１９】
前記定電圧電源において、たとえば、第１の定電圧回路及び第２の定電圧回路にはそれぞれ貫通電流を断続する断続回路が設けられており、負荷が動作状態のときは第１の定電圧回路の断続回路がオン、第２の定電圧回路の断続回路がオフとなり、負荷が待機状態のときは第１の定電圧回路の断続回路がオフ、第２の定電圧回路の断続回路がオンとなるようにする。
【００２０】
前記定電圧電源において、たとえば、負荷の状態が切り替わるとき、第１と第２の定電圧回路のオペアンプがともに動作し且つ第１と第２の定電圧回路の断続回路がともにオンとなっている期間が存在するように切替信号を出力する。
【発明の効果】
【００２１】
本発明に係る定電圧電源は、消費電流は大きいがリップル除去率や負荷過渡応答性の優れた第１の定電圧回路と、リップル除去率や負荷過渡応答性は劣るが消費電流が少ない第２の定電圧回路を備え並列接続し、負荷が作動状態のときは第１の定電圧回路を作動させ、負荷が待機状態のときは第２の定電圧回路を作動するようにしたので、負荷が待機状態での電源回路の消費電流を改善できる。また、第２の定電圧回路の出力トランジスタを小さくしているので応答性をあまり損なうこともなく、従来に比べ大幅に改善することができる。さらに、第２の定電圧回路の出力トランジスタのサイズを小さくしたことで、ＩＣチップ面積の増大を抑制することができる。
【００２２】
さらに、第１のオペアンプは第２のオペアンプよりも電流供給能力の大きいトランジスタを使用するので、待機状態における定電圧回路の消費電流を抑えることができるようになった。
【００２３】
さらに、第２の出力トランジスタは第１の出力トランジスタに比べて素子サイズが小さく且つ電流供給能力の小さいトランジスタを使用するので、応答性の性能低下を抑制することができるようになった。
【００２４】
さらに、第１の出力トランジスタと第２の出力トランジスタの素子サイズ比と前記第１のオペアンプと前記第２のオペアンプの駆動電流比が同等かまたはそれ以上にするので、応答性の性能低下を抑制することができるようになった。
【００２５】
さらに、負荷の状態が切り替わる際、両方の定電圧回路を共に作動させるようにしたので、定電圧回路切替時において、ノイズを抑制できる。
【００２６】
さらに、貫通電流を断続する断続回路を設けたので、第１又は第２の定電圧回路の非選択時における消費電流をさらに抑制できる。
【００２７】
負荷の状態が切り替わるとき、両方の定電圧回路のオペアンプがともに動作し、かつ両方の定電圧回路の断続回路がともにオンとなっている期間が存在するようにしたので、定電圧回路の切替時にノイズを抑制できる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を添付の図面を参照して説明する。
【００２９】
図１は本発明の実施形態の定電圧電源の構成を示す。この定電圧電源は、入力電圧(Vin)を所定の出力電圧に変化して出力する第１の（高速）定電圧回路１１０ａと第２の（低速）定電圧回路１１０ｂで構成され、両定電圧回路１１０ａ、１１０ｂの入力と出力は共に並列に入力端子(Vin)１００と出力端子(Vout)１３０に接続される。定電圧電源の入力端子(Vin)１００には、電池などの電源(図示しない)が接続される。また、出力端子(Vout)１３０には、携帯電話などの機器である負荷１５０が接続されるが、負荷１５０はアクティブモード（動作状態）とスリープモード（待機状態）とを有する。
【００３０】
第１の定電圧回路１１０ａは、基準電圧(ref1)を生成する基準電圧部１１２ａ、オペアンプ(AMP1)１１４ａ、出力トランジスタ(M1)１１６ａ、出力電圧検出用の２つの抵抗(R1、R2)１１８ａ、１２０ａ、および、ＰチャネルＭＯＳトランジスタ(M2)１２２ａで構成されている。入力端子(Vin)１００は、ＰチャネルＭＯＳトランジスタからなる出力トランジスタ(M1)１１６ａを介して、出力端子(Vout)１３０に接続されている。基準電圧部１１２ａはツェナーダイオードなどからなる。オペアンプ１１４ａ及び基準電圧部１１２ａの電源は入力端子(Vin)１００から供給される。オペアンプ１１４ａ、基準電圧部１１２ａ及び抵抗(R2)１２０ａのグラウンド側の端子とグラウンドの間には、貫通電流のオン／オフを制御する断続回路としてのＰチャネルＭＯＳトランジスタ１２２ａが介在している。オペアンプ(AMP1)１１４ａの反転入力(−)には基準電圧(Vref1)が印加され、非反転入力(＋)には、出力電圧(Vout)を検出抵抗(R1、R2)１１８ａ、１２０ａで分圧した電圧が印加されている。オペアンプ(AMP1)１１４ａの出力は出力トランジスタ(M1)１１６ａのゲートに接続されている。
【００３１】
第２の定電圧回路１１０ｂは、基準電圧回路(ref1)１１２ｂ、オペアンプ(AMP1)１１４ｂ、出力トランジスタ(M4)１１６ｂ、出力電圧検出用の２つの抵抗(R1、R2)１１８ｂ、１２０ｂ、および、ＰチャネルＭＯＳトランジスタ(M3)１２２ｂで構成されている。また、入力端子(Vin)１００は、ＰチャネルＭＯＳトランジスタからなる出力トランジスタ(M4)１１６ｂを介して、出力端子(Vout)１３０に接続されている。
【００３２】
切替論理回路(切替LOGIC)１４０は、負荷１５０の状態に応じて、切替信号を定電圧回路１１０ａ、１１０ｂに出力する。この切替信号は、第１の定電圧回路１１０ａと第２の定電圧回路１１０ｂのＰチャネルＭＯＳトランジスタ(M2、M3)１２２ａ、１２２ｂのゲート、および、オペアンプ(AMP1、AMP2)１１４ａ、１１４ｂのチップイネーブル端子(CE1、CE2)に入力されて、両定電圧回路１１０ａ、１１０ｂの動作を制御する。
【００３３】
第１の定電圧回路１１０ａと第２の定電圧回路１１０ｂは全く同じ構成であり、動作も全く同じである。第１と第２の定電圧回路は並列に接続されている。しかし、第２の定電圧回路１１０ｂは、第１の定電圧回路１１０ａに比べて過渡応答性は劣るが消費電流が小さくなるように構成される。このため、第２の定電圧回路１１０ｂを構成しているトランジスタは、第１の定電圧回路１１０ａで使用されているトランジスタより電流供給能力の小さいトランジスタが使用されている。したがって、第２の定電圧回路１１０ｂは第１の定電圧回路１０ａより応答速度が遅くなる。第１の定電圧回路１１０ａは、消費電流は大きいがリップル除去率や負荷過渡応答性の優れており、第２の定電圧回路１１０ｂは、リップル除去率や負荷過渡応答性は劣るが消費電流が少ない。
【００３４】
切替論理回路１４０は、負荷１５０が作動状態のときは第１のオペアンプ１１４ａが作動状態となり、負荷１５０が待機状態のときは第２のオペアンプ１１４ｂが作動状態となるように、負荷１５０の状態に応じて切替信号を両方の定電圧回路１１０ａ、１１０ｂに送出する。こうして、過渡応答性と消費電流の異なる２種類の定電圧回路１１０ａ、１１０ｂの動作が切り替えられる。
【００３５】
切替論理回路１４０が第１の低電圧回路１１０ａに送出する第１の切替信号が高レベルの時は、ＰチャネルＭＯＳトランジスタ(M2)１２２ａがオンで、オペアンプ(AMP1)１１４ａは作動状態となり、オペアンプ(AMP1)１１４ａは２つの入力電圧が等しくなるように出力トランジスタ(M1)１１６ａのゲート電圧を制御するので、定電圧電源の出力端子には第１の定電圧回路１１０ａの出力電圧が出力される。
【００３６】
一方、第１の切替信号が低レベルの時は、ＰチャネルＭＯＳトランジスタ(M2)がオフとなり、基準電圧部１１２ａと検出抵抗(R1、R2)１１８ａ、１２０ａへの給電を停止する。また、オペアンプ(AMP1)１１４ａを停止状態にすると共に、オペアンプ(AMP1)１１４ａの出力電圧を高レベルにして、出力トランジスタ(M1)１１６ａをオフにする。
【００３７】
同様に、切替論理回路１４０が第２の低電圧回路１１０ｂに送出する第２の切替信号が高レベルの時は、定電圧電源の出力端子１３０には第２の定電圧回路１１０ｂの出力電圧が出力される。また、第２の切替信号が低レベルの時は、出力トランジスタ(M4)１１６ｂをオフにする。
【００３８】
第２の定電圧回路１１０ｂの応答速度を、従来の定電圧回路（図３）と比べる。オペアンプ(AMP2)１１４ｂと従来のオペアンプ(33b)に使用されているトランジスタの電流供給能力が同じであれば、オペアンプ同士での応答速度は同じである。しかし、第２の定電圧回路１１０ｂの出力トランジスタ(M4)１６ｂの電流供給能力は第１の定電圧回路１１０ａの出力トランジスタ(M1)１１６ａに比べ３桁から４桁少ない電流で済むので、トランジスタのサイズを極めて小さくできる。
【００３９】
具体的には、第１の定電圧回路１１０ａの出力トランジスタ(M1)１１６ａと、第２の定電圧回路１１０ｂの出力トランジスタ(M4)１６ｂの素子サイズ比を、第１の定電圧回路１１０ａのオペアンプ(AMP1)１１４ａと、第２の定電圧回路１１０ｂのオペアンプ(AMP2)１１４ｂの駆動電流比と同等か、またはそれ以上にした。このため、出力トランジスタ(M4)１１６ｂのゲートソース間容量、ゲートバルク間容量、ゲートドレイン間容量はそれぞれ出力トランジスタ(M1)１１６ａに比べ極めて小さくなるので、オペアンプのドライブ能力が小さくても応答速度は余り低下しない。その結果、第２の定電圧回路１１０ｂの応答速度は、従来の定電圧回路(図３)の低速電圧安定部２９ｂと出力トランジスタ(DRV)２５を組み合わせた場合に比べ、劇的に改善することができた。
【００４０】
なお、従来の定電圧回路(図３)では、２つの電源回路を並列接続する場合はサイズの大きな出力トランジスタが必要となり、ＩＣのチップ面積を大きくしている。これに対し、本発明によれば、第２の定電圧回路１１０ｂの負荷電流は１μＡ〜1ｍＡ程度しか流れない待機状態でしか使用しないため、出力トランジスタ(M4)のサイズは極めて小さくてよいので、ＩＣチップの面積を大きくすることはない。さらに、本発明では、従来の定電圧回路で使用されていた切替手段３７ａ、３７ｂが不要になったので、回路の簡略化が図れるようになった。
【００４１】
図２は、モードの切替時のタイミングを示す。モードの切替時に切替論理回路(切替LOGIC)１４０から出力される切替信号は、第１の定電圧回路１１０ａと第２の定電圧回路１１０ｂの両方が同時に作動する期間（同時オン期間）を設けるようにしている。その期間は、両定電圧回路の出力電圧立上がり時間より長く設定されている。
【００４２】
モード切替時に負荷１５０に対して継続的に電流を供給していた場合、従来の定電圧電源では、ドライバ(出力トランジスタ)が電流供給能力の大きい高速電圧安定部２９aの動作に支配されるため、高速電圧安定部２９aがオフ状態から安定動作状態に遷移する一定の期間に比較的大きなノイズが発生する可能性があった。本実施形態の定電圧電源では、出力トランジスタ(M1、M4)１１６ａ、１１６ｂが各々異なったオペアンプ１１４ａ、１１４ｂによって同時に制御されるため、どちらかの出力トランジスタ１１６ａ、１１６ｂが必ず安定動作している。このため、モード切替時にも負荷が供給可能であり、電流供給能力の大きいオペアンプ３３aに起因するノイズを減らすことが可能となった。この結果、モードの切り替わりにおいても、定電圧電源の出力電圧は、電流供給能力の高いオペアンプ３３aがオフ状態から安定動作状態まで遷移する間に発生させるノイズを防ぐことができる。
【図面の簡単な説明】
【００４３】
【図１】定電圧電源の回路図
【図２】モードの切替時のタイミングチャート
【図３】従来の定電圧電源の回路図
【符号の説明】
【００４４】
１００  入力端子、    １１０ａ  第１の定電圧回路、    １１０ｂ  第２の定電圧回路、    １１４ａ、１１４ｂ  オペアンプ、    １１６ａ、１１６ｂ  出力トランジスタ、    １２２ａ、１２２ｂ  断続回路、    １３０  出力端子、    １４０  切替論理回路、    １５０  負荷。
【図１】
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【図２】
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【図３】
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