(57)【要約】    【課題】  小型でＥＳＤ放電に対する保護能力が高い静電気放電保護素子を提供する。    【解決手段】  ＭＯＳ型のＥＳＤ保護素子１のドレイン領域５に、チャネル近接領域８、中間領域９、コンタクト形成領域１０、中間領域、チャネル近接領域をこの順に配列する。そして、中間領域９において、チャネル近接領域８とコンタクト形成領域１０との間に接続される複数の領域にＮ＋不純物層３を形成し、バラスト抵抗領域１１とする。また、バラスト抵抗領域１１間の各領域において、２ヶ所にＮ＋不純物層３を形成し、その表面にシリサイド層６を形成し、放熱領域１３とする。放熱領域１３はチャネル近接領域８のみに接続し、バラスト抵抗領域１１及びコンタクト形成領域１０に対しては絶縁する。【選択図】  図１
2005311134.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接続され前記静電気放電の電流経路に介在しない位置に形成された放熱領域と、を有することを特徴とする静電気放電保護素子。
【請求項２】
前記第１の第２導電型領域が、更に、前記第１領域に接する第２領域と、前記第１領域と共に前記第２領域を挟む位置に形成され前記静電気放電が印加される第３領域と、を有し、前記第２領域は、前記第１領域と前記第３領域との間に接続されたバラスト抵抗領域を有し、前記放熱領域は前記第２領域に形成されていることを特徴とする請求項１に記載の静電気放電保護素子。
【請求項３】
前記バラスト抵抗領域が複数形成されており、前記放熱領域は前記バラスト抵抗領域間の領域に形成されていることを特徴とする請求項２に記載の静電気放電保護素子。
【請求項４】
前記半導体基板の表面における前記バラスト抵抗領域と前記放熱領域との間の領域に絶縁膜が設けられていることを特徴とする請求項３に記載の静電気放電保護素子。
【請求項５】
各前記バラスト抵抗領域間の領域において、複数の前記放熱領域が相互に離隔して形成されていることを特徴とする請求項３又は４に記載の静電気放電保護素子。
【請求項６】
前記半導体基板の表面における前記放熱領域間の領域に絶縁膜が設けられていることを特徴とする請求項５に記載の静電気放電保護素子。
【請求項７】
前記第３領域が１つの領域からなることを特徴とする請求項２乃至６のいずれか１項に記載の静電気放電保護素子。
【請求項８】
前記第３領域が相互に離隔した複数の領域に分割されており、前記複数の領域の夫々が前記複数のバラスト抵抗領域の夫々に接続されていることを特徴とする請求項３乃至６のいずれか１項に記載の静電気放電保護素子。
【請求項９】
前記半導体基板の上方に設けられ、前記第１領域及び前記放熱領域に接続された金属層を有することを特徴とする請求項２乃至８のいずれか１項に記載の静電気放電保護素子。
【請求項１０】
前記第１領域と前記金属層との間に接続された第１のコンタクトと、前記金属層と前記放熱領域との間に接続された第２のコンタクトと、を有することを特徴とする請求項９に記載の静電気放電保護素子。
【請求項１１】
前記第１領域から前記第３領域に向かう方向における前記第１及び第２のコンタクトの長さは、前記方向に直交する方向における前記第１及び第２のコンタクトの長さよりも長いことを特徴とする請求項１０に記載の静電気放電保護素子。
【請求項１２】
前記金属層は相互に離隔して複数設けられており、前記金属層間には絶縁膜が配置されていることを特徴とする請求項９乃至１１のいずれか１項に記載の静電気放電保護素子。
【請求項１３】
前記放熱領域が複数形成されており、前記金属層が前記放熱領域毎に設けられており、各前記金属層が各前記放熱領域に接続されていることを特徴とする請求項１２に記載の静電気放電保護素子。
【請求項１４】
前記半導体基板の表面において、前記第１領域と前記放熱領域との間の領域に絶縁膜が設けられていることを特徴とする請求項９乃至１３のいずれか１項に記載の静電気放電保護素子。
【請求項１５】
前記放熱領域が前記第１領域に接していることを特徴とする請求項１乃至１４のいずれか１項に記載の静電気放電保護素子。
【請求項１６】
前記半導体基板がシリコン基板であり、前記第１及び第２の第２導電型領域が前記シリコン基板の表面に第２導電型の不純物が注入されて形成された領域であり、少なくとも前記第１及び第２の第２導電型領域におけるコンタクトに接続される領域の表面にはシリサイド層が形成されていることを特徴とする請求項１乃至１５のいずれか１項に記載の静電気放電保護素子。
【請求項１７】
前記放熱領域の表面にシリサイド層が形成されていることを特徴とする請求項１６に記載の静電気放電保護素子。
【請求項１８】
前記第１領域の表面にシリサイド層が形成されていることを特徴とする請求項１６又は１７に記載の静電気放電保護素子。
【請求項１９】
前記第２の第２導電型領域の表面における前記コンタクトに接続される領域を除く領域の少なくとも一部及び前記第１領域の表面にはシリサイド層が形成されていないことを特徴とする請求項１６又は１７に記載の静電気放電保護素子。
【請求項２０】
前記半導体基板がシリコン基板であり、前記第１及び第２の第２導電型領域が前記シリコン基板の表面に第２導電型の不純物が注入されて形成された領域であり、少なくとも前記第１及び第２の第２導電型領域におけるコンタクトに接続される領域の表面にはシリサイド層が形成されており、前記バラスト抵抗領域における少なくとも一部の領域の表面にはシリサイド層が形成されていないことを特徴とする請求項２乃至１５のいずれか１項に記載の静電気放電保護素子。
【請求項２１】
電気抵抗率の温度係数が正である材料からなりその一端が前記第１の第２導電型領域に接続されその他端に前記静電気放電が印加される導電部材を有することを特徴とする請求項１に記載の静電気放電保護素子。
【請求項２２】
前記導電部材の一端を前記第１領域に接続する配線を有し、前記導電部材が前記半導体基板上における前記第１領域に接しない位置に配置されており、前記材料がシリコンであることを特徴とする請求項２１に記載の静電気放電保護素子。
【請求項２３】
第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、前記第１の第２導電型領域における前記第２の第２導電型領域側の端部上に設けられ前記第１の第２導電型領域から前記第２の第２導電型領域に向かう第１の方向に直交する第２の方向に沿って配列された複数個のコンタクトと、この複数個のコンタクト上に設けられ前記第１の方向に延び前記第２の方向に配列され夫々が各前記コンタクトに接続され相互に離隔された複数本の金属配線と、を有することを特徴とする静電気放電保護素子。
【請求項２４】
前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接する第２領域と、前記第２領域内における前記第１領域から離隔した位置に配置され前記静電気放電が印加される第３領域と、を有し、前記第２領域は、前記第１領域から前記第１の方向に延出した第１の導通領域と、前記第２の方向に延び前記第１の導通領域と前記第３領域との間に接続された第２の導通領域と、を有することを特徴とする請求項２３に記載の静電気放電保護素子。
【請求項２５】
第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、前記第１の第２導電型領域上に設けられた金属層と、前記第１の第２導電型領域と前記金属層との間に設けられた第１及び第２のコンタクトと、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接する第２領域と、前記第１領域と共に前記第２領域を挟む位置に形成され前記静電気放電が印加される第３領域と、を有し、前記第２領域は、前記第１領域と前記第３領域との間に接続されたバラスト抵抗領域と、前記第３領域及び前記バラスト抵抗領域から離隔した位置に形成された放熱領域と、を有し、前記第１のコンタクトは前記第１領域を前記金属層に接続するものであり、前記第２のコンタクトは前記金属層を前記放熱領域に接続するものであることを特徴とする静電気放電保護素子。
【請求項２６】
第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接する第２領域と、前記第１領域と共に前記第２領域を挟む位置に形成され前記静電気放電が印加される第３領域と、を有し、前記第２領域は、相互に離隔して配置され前記第１領域と前記第３領域との間に接続された複数のバラスト抵抗領域と、このバラスト抵抗領域間の領域における前記第１領域に接し前記第３領域及び前記バラスト抵抗領域から離隔した位置に夫々形成された１又は複数の放熱領域と、を有することを特徴とする静電気放電保護素子。
【請求項２７】
静電気放電保護回路をトリガするトリガ回路内に設けられていることを特徴とする請求項１乃至２６のいずれか１項に記載の静電気放電保護素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路中に形成され回路素子を静電気放電による破壊から保護する静電気放電保護素子に関し、特に、ＭＯＳ型の静電気放電保護素子に関する。
【背景技術】
【０００２】
半導体集積回路中の回路素子を静電気放電（ＥＳＤ：Electro Static Discharge）から保護するために、静電気放電保護素子（以下、ＥＳＤ保護素子ともいう）が使用されている。特に、ＭＯＳ（Metal Oxide Semiconductor）集積回路をＥＳＤから保護するためのＥＳＤ保護素子として、ＭＯＳＦＥＴ（MOS Field Effect Transistor：電界効果型ＭＯＳトランジスタ）の寄生バイポーラ動作によるスナップバック現象を利用したＥＳＤ保護素子が、その素子構造がＭＯＳＦＥＴと類似しているために開発が容易であること、及びその保護能力が高いこと等の理由により、一般的に使用されている。
【０００３】
しかし、ＭＯＳ型ＥＳＤ保護素子が電流を流す能力には限界があり、ＥＳＤ保護素子の幅を十分に広くしないと、保護性能が要求水準を満たさない。通常、集積回路においては、ボンディングパッドの配置等によりＭＯＳ型ＥＳＤ保護素子の配置形状が制約され、ＥＳＤ保護素子を規定の領域内に収めなければならない。このため、ＥＳＤ保護素子を単一の素子としてではなく、幅が１０〜５０μｍ程度のフィンガーと呼ばれる小型のＭＯＳＦＥＴを複数個配列して相互に並列に接続し、ＥＳＤ保護素子を規定の領域内に効率的に配置する方法が採用されている。このような構造をマルチフィンガー構造という。このとき、各フィンガーのソース及びドレインを夫々共通にして複数のフィンガーを相互に並列に接続する方法が一般的ではあるが、個別に小型ＭＯＳＦＥＴを並べて、これらを相互に並列に接続する方法もある。
【０００４】
図１３は、単一のＭＯＳ型素子の電流−電圧特性を示すグラフ図である。図１３において、実線１０１はソース・ドレイン領域の表面にシリサイド層が形成されたＭＯＳ型素子の挙動を示す。図１３に示すように、ＥＳＤ保護素子のドレイン領域にＥＳＤ電流が印加され、その電圧が所定の電圧Ｖｔａ０を超えると、ドレイン領域とチャネル領域との間のＰＮ接合においてアバランシェブレークダウンが始まり、シリコン基板に基板電流が流れる。このとき、各フィンガーのソース領域がエミッタとなり、シリコン基板がベースとなり、ドレイン領域がコレクタとなる寄生バイポーラが形成される。基板電流によりシリコン基板内において電位差が生じ、ソース領域の底面付近の電位が接地電位に対して上昇する。そして、ソース領域底面の拡散層とウエルとの間のｐｎ接合が順バイアスされ、前述の寄生バイポーラが導通して電圧が大きく低下し（これをスナップバックという）、ソース・ドレイン間の抵抗が低減する。この結果、より大きな電流が流れるようになり、ＥＳＤ電流が安全な経路で放電される。前述の電圧が下がり始める電圧Ｖｔａ１が、スナップバック開始電圧又はトリガ電圧と呼ばれている。
【０００５】
一方、トランジスタ内部の発熱は、主としてドレイン領域のチャネル領域側端部近傍のｐｎ接合部分において生じる。そして、一旦トランジスタの一部に電流が集中すると、この部分の温度が上昇し、この結果より多くの電流がこの部分に流れるという正のフィードバックが生じ、この電流が集中した部分が熱的な破壊に至る。近時、製造プロセスの低温化により、半導体集積回路の耐熱性が低下しているため、この問題は特に深刻なものとなっている。
【０００６】
しかしながら、上述のマルチフィンガー構造のＥＳＤ保護素子においては、夫々のフィンガーからみたグラウンド電極（通常はガードリング）までの距離が異なるので、フィンガー毎にスナップバックするタイミングが異なる。この場合、中央付近のフィンガーが、基板抵抗が高いため、最初にスナップバックしがちである。最初にスナップバックしたフィンガーは他のフィンガーよりも抵抗が低くなるため、この最初にスナップバックしたフィンガーに電流が集中してしまう。そして、図１３に示すように、通常、トランジスタ自体の抵抗値、即ち、寄生抵抗を含む抵抗値が小さいため、スナップバックしたフィンガーに破壊電流Ｉｔａ２が流れるときの破壊電圧Ｖｔａ２が、スナップバック開始電圧Ｖｔａ１よりも低い。このように、破壊電圧Ｖｔａ２がスナップバック開始電圧Ｖｔａ１よりも低いと、最初にスナップバックしたフィンガー又はその一部分にのみ電流が集中してしまい、破壊に至るので、他のフィンガーが電流を放電することができず、マルチフィンガー構造を生かせない。
【０００７】
従って、マルチフィンガー構造のＥＳＤ保護素子においては、全てのフィンガーを動作させることを確実に保証することが重要であり、このためには、破壊電圧をスナップバック開始電圧よりも高くすることが必要である。このために、ＥＳＤ保護素子のドレイン領域にバラスト抵抗を付加し、ドレイン領域の抵抗を高くする方法が採用されている。つまり、図１３に示す実線１０１及び破線１０２の傾きが単一ＭＯＳ型保護素子、即ち、単一フィンガーの抵抗に相当し、破線１０２はバラスト抵抗を付加したＭＯＳ型保護素子の特性を示しているが、この傾きを調節することにより、破壊電圧をスナップバック開始電圧よりも高くすることができる。
【０００８】
なお、図１３では、Ｖｔａ１及びＶｔｂ１は、マルチフィンガー内の夫々のフィンガーでスナップバック開始電圧が相互に異なることを示しており、具体的には、Ｖｔａ１乃至Ｖｔａ２の間の値になっていることを示している。また、図１３の破線１０２に示すように、ドレイン部分の抵抗には、１つのフィンガーに過大な電流が集中することを防ぐ効果があり、ドレイン領域に抵抗を持つ素子の破壊電流Ｉｔｂ２の方が、ドレイン領域に抵抗を持たない素子の破壊電流Ｉｔａ２よりも高くなるという効果もある。
【０００９】
ＥＳＤ保護素子設計の観点からは、以上説明したように、基板抵抗を高く設計することによりスナップバック開始電圧（Ｖｔａ）を低くする方式の他、ゲート電極に抵抗素子を接続して、ＥＳＤ電流に応じて、ドレイン−ゲート電極間の寄生容量により、ゲート電極の電位を高くする方式によってもスナップバック開始電圧（Ｖｔａ）を低くでき、これらの方式を組み合わせている場合も多い。
【００１０】
バラスト抵抗を付加するための具体的な技術としては、ドレイン領域にシリサイド層が形成されないシリサイドブロッキング領域を設定する技術が開発されている（例えば、特許文献１乃至３参照。）。図１４は、ドレイン領域にシリサイドブロッキング領域が設定された従来のＥＳＤ保護素子を示す平面図である。図１４に示すように、ＭＯＳ型のＥＳＤ保護素子１０３においては、Ｐ型のシリコン基板（図示せず）上にゲート電極１０４が設けられている。また、シリコン基板の表面には、シリコン基板の表面に垂直な方向から見て（以下、平面視で、という）、ゲート電極１０４を挟むようにＮ＋不純物層１１０が形成されており、ソース領域１０５及びドレイン領域１０６となっている。そして、ソース領域１０５の表面にはシリサイド層１０７が形成されており、その上にはコンタクト１０８が設けられている。
【００１１】
一方、ドレイン領域１０６上にもコンタクト１０８が設けられており、ドレイン領域１０６のシリサイド層１０７に接続されている。そして、ドレイン領域１０６におけるチャネル領域と接する領域とコンタクト１０８が接続されている領域との間に、シリサイドブロッキング領域１０９が設定されている。シリサイドブロッキング領域１０９においてはシリサイド層が形成されておらず、Ｎ＋不純物層１１０が露出している。また、ドレイン領域１０６の表面におけるシリサイドブロッキング領域１０９外の領域においては、シリサイド層１０７が形成されている。これにより、ドレイン領域１０６にバラスト抵抗が付加されている。
【００１２】
しかしながら、図１４に示すように、単にドレイン領域１０６にシリサイドブロッキング領域１０９を設定しただけでは、必要なバラスト抵抗を得るために、ドレイン領域の長さを長くしなければならない。例えば、ドレイン領域１０６からソース領域１０５に向かう方向（以下、電流方向という）におけるシリサイドブロッキング領域１０９の長さは、２μｍ以上とする必要があり、レイアウト面積が大きくなるという問題がある。
【００１３】
そこで、ドレイン領域に島状の高抵抗領域を形成して、ドレイン領域を広くすることなく抵抗を増大させる技術が提案されている（例えば、特許文献３及び非特許文献１参照。）。図１５はドレイン領域に島状の高抵抗領域を形成した従来のＥＳＤ保護素子を示す平面図である。なお、図１５は図１４と同じ縮尺で描かれており、図１５に示すＥＳＤ保護素子のドレイン抵抗は、図１４に示すＥＳＤ保護素子のドレイン抵抗と等しくなるように設計されている。図１５に示すように、このＥＳＤ保護素子１１１においては、ドレイン領域１０６に島状に高抵抗領域１１２を形成している。この高抵抗領域１１２は、シリコン基板の表面に形成されたＮＬＤＤ（N type Lightly Doped Drain：Ｎ型低不純物濃度ドレイン）領域又はＳＴＩ（Shallow Trench Isolation：浅溝埋込分離）領域である。図１５を図１４と比較すれば明らかなように、ＥＳＤ保護素子１１１は、ＥＳＤ保護素子１０３と同じドレイン抵抗値を確保しつつ、電流方向におけるシリサイドブロッキング領域１０９の長さが短縮され、レイアウト面積が低減されている。
【００１４】
また、発熱の観点からは、ドレイン領域上にヒートシンクを設ける技術が開発されている（例えば、特許文献４参照。）。特許文献４には、ドレイン領域端部近傍のｐｎ接合部分で発生した熱が、フローティングヒートシンクに吸収されるため、発熱による温度上昇を低減でき、この結果、熱破壊に対する耐性が高くなり、ＥＳＤ保護素子のＥＳＤ電流に対する耐性を高くすることができると記載されている。このようなＥＳＤ保護素子の具体的な構成を、図１６及び図１７を参照して説明する。
【００１５】
図１６及び図１７は、ドレイン領域上にヒートシンクを設けた従来のＥＳＤ保護素子を示す断面図である。図１６に示すように、特許文献４に記載されたＥＳＤ保護素子１１５においては、シリコン基板１１６の表面にソース領域１０５及びドレイン領域１０６が形成されており、ソース領域１０５とドレイン領域１０６との間がチャネル領域１１７となっている。また、チャネル領域１１７上にはゲート絶縁膜１１８が形成されており、その上にはゲート電極１０４が設けられている。ゲート電極１０４の側方には側壁１１９が設けられている。更に、ソース領域１０５、ゲート電極１０４及びドレイン領域１０６は、夫々コンタクト１０８により、上層配線（図示せず）に接続されている。そして、ドレイン領域１０６上におけるチャネル領域１１７の近傍には、ドレイン領域に接続されるように、フローティングヒートシンク１２０が設けられている。また、シリコン基板１１６上には、ゲート電極１０４、コンタクト１０８及びヒートシンク１２０等を埋め込むように、層間絶縁膜１２１が設けられている。
【００１６】
また、図１７に示すように、特許文献４に記載された他のＥＳＤ保護素子１２２においては、ドレイン領域１０６上にコンタクトに類似した構造体（以下、コンタクト構造体１２３という）が複数個設けられており、ドレイン領域１０６に接続されている。そして、コンタクト構造体１２３上には、このコンタクト構造体１２３に接続するように、金属層１２４が設けられている。そして、金属層１２４上には、この金属層１２４に接続するように、ビアに類似した構造体（ビア構造体）１２５が複数個設けられており、その上には、ビア構造体１２５に接続するように、金属層１２６が設けられている。そして、コンタクト構造体１２３、金属層１２４、ビア構造体１２５及び金属層１２６により、フローティングヒートシンク１２７が形成されている。
【００１７】
【特許文献１】特許第２７７３２２１号
【特許文献２】特開２０００−１５６５０１号公報
【特許文献３】米国特許第６５５９５０７号
【特許文献４】米国特許第６４０７４４５号
【非特許文献１】V. A. Vashchenko, et. al., "Increasing the ESD Protection Capability of Over-Voltage NMOS Structures by Comb-Ballasting Region Design" Reliability Physics Symposium Proceedings, 2003. 41st Annual. 2003 IEEE International, March 30-April 4, 2003, p.261-268
【発明の開示】
【発明が解決しようとする課題】
【００１８】
しかしながら、特許文献３及び非特許文献１に記載されたドレイン抵抗を分割する技術においては、以下に示すような問題点がある。図１５に示すＥＳＤ保護素子１１１においては、高抵抗領域１１２を形成するＮＬＤＤ領域又はＳＴＩ領域が、Ｎ＋不純物層及びシリサイド層と比較して熱伝導性が低いため、ドレイン領域とチャネル領域との間のｐｎ接合面近傍で発生した熱が逃げにくい。このため、高抵抗領域１１２が形成されたＥＳＤ保護素子１１１は、高抵抗領域が形成されていないＥＳＤ保護素子と比較して、より高温になってしまい、熱的に弱いものになる危険性がある。
【００１９】
また、特許文献４に記載されたフローティングヒートシンクを設ける技術（図１６及び図１７参照）においては、以下に示すような問題点がある。フローティングヒートシンク内を電流がゲート電極が延びる方向（以下、横方向という）に流れることにより、フィンガー内における抵抗が低い部分に電流が集中しやすくなってしまう。そして、一旦、フィンガーの一部に電流が集中すると、前述の正のフィードバックが作用し、この部分が破壊されやすくなる。例えば、図１７に示すＥＳＤ保護素子１２２においては、複数のコンタクト構造体１２３が、横方向に沿って配列されている。このため、ドレイン領域１０６に印加されたＥＳＤ電流が、コンタクト構造体１２３、金属層１２４、コンタクト構造体１２３の経路で横方向に流れてしまう。
【００２０】
更に、特許文献４に記載された図１６及び図１７に示すＥＳＤ保護素子においては、フローティングヒートシンクが熱的に浮遊状態にある。このため、チャネル領域とドレイン領域との界面で発生し、フローティングヒートシンクに吸収された熱は、フローティングヒートシンク内に閉じ込められてしまう。このため、放熱性が不十分なものとなる。特に、図１６に示すＥＳＤ保護素子においては、フローティングヒートシンクの体積が小さく、従って熱容量も小さいため、ドレイン領域を冷却する効果は小さい。このように、特許文献３及び非特許文献１に記載されたＥＳＤ保護素子、並びに特許文献４に記載されたＥＳＤ保護素子は熱的に弱く、ＥＳＤ電流に対する保護能力が不十分である。
【００２１】
本発明はかかる問題点に鑑みてなされたものであって、小型でＥＳＤ電流に対する保護能力が高い静電気放電保護素子を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明に係る第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接続され前記静電気放電の電流経路に介在しない位置に形成された放熱領域と、を有することを特徴とする。
【００２３】
本発明においては、第１領域に接続され静電気放電の電流経路に介在しない位置に放熱領域が形成されているため、バラスト抵抗を低減することなく、また、電流集中を誘起することなく、第１領域から半導体基板に向けて放熱することができる。
【００２４】
本発明に係る他の静電気放電保護素子は、第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、前記第１の第２導電型領域における前記第２の第２導電型領域側の端部上に設けられ前記第１の第２導電型領域から前記第２の第２導電型領域に向かう第１の方向に直交する第２の方向に沿って配列された複数個のコンタクトと、この複数個のコンタクト上に設けられ前記第１の方向に延び前記第２の方向に配列され夫々が各前記コンタクトに接続され相互に離隔された複数本の金属配線と、を有することを特徴とする。
【００２５】
本発明においては、コンタクト及び金属配線がヒートシンクとして機能し、第１の第２導電型領域において発生した熱を吸収することができる。また、金属配線が第２の方向に沿って相互に離隔して配置されているため、電流が金属配線を伝導して第２の方向に流れることがなく、電流集中を誘起することがない。
【００２６】
本発明に係る更に他の静電気放電保護素子は、第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、前記第１の第２導電型領域上に設けられた金属層と、前記第１の第２導電型領域と前記金属層との間に設けられた第１及び第２のコンタクトと、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接する第２領域と、前記第１領域と共に前記第２領域を挟む位置に形成され前記静電気放電が印加される第３領域と、を有し、前記第２領域は、前記第１領域と前記第３領域との間に接続されたバラスト抵抗領域と、前記第３領域及び前記バラスト抵抗領域から離隔した位置に形成された放熱領域と、を有し、前記第１のコンタクトは前記第１領域を前記金属層に接続するものであり、前記第２のコンタクトは前記金属層を前記放熱領域に接続するものであることを特徴とする。
【００２７】
本発明においては、第１領域において発生した熱が、金属層を介して放熱領域に伝わり、半導体基板に放熱される。これにより、第１領域が過熱することを防止できる。
【００２８】
本発明に係る更に他の静電気放電保護素子は、第１導電型の半導体基板の表面に形成され保護対象となる回路に接続されてこの回路を静電気放電から保護する静電気放電保護素子において、前記半導体基板の表面に形成され前記静電気放電が印加される第１の第２導電型領域と、前記半導体基板の表面における前記第１の第２導電型領域から離隔された位置に形成され基準電位配線に接続される第２の第２導電型領域と、を有し、前記第１の第２導電型領域は、前記第２の第２導電型領域側に位置する第１領域と、この第１領域に接する第２領域と、前記第１領域と共に前記第２領域を挟む位置に形成され前記静電気放電が印加される第３領域と、を有し、前記第２領域は、相互に離隔して配置され前記第１領域と前記第３領域との間に接続された複数のバラスト抵抗領域と、このバラスト抵抗領域間の領域における前記第１領域に接し前記第３領域及び前記バラスト抵抗領域から離隔した位置に夫々形成された１又は複数の放熱領域と、を有することを特徴とする。
【００２９】
本発明においては、第１領域に接続され静電気放電の電流経路に介在しない位置に放熱領域が形成されているため、バラスト抵抗を低減することなく、また、電流集中を誘起することなく、第１領域から半導体基板に向けて放熱することができる。
【発明の効果】
【００３０】
本発明によれば、第１領域に接続され静電気放電の電流経路に介在しない位置に放熱領域が形成されているため、バラスト抵抗を低減することなく、また、電流集中を誘起することなく、第１領域から半導体基板に向けて放熱することができる。このため、必要なバラスト抵抗を得るために第１の第２導電型領域を大面積化することなく、ＥＳＤ電流に対する保護能力が高い静電気放電保護素子を実現することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。先ず、第１の実施形態について説明する。図１は本実施形態に係る静電気放電保護素子（ＥＳＤ保護素子）を示す平面図である。図１に示すように、本実施形態に係るＥＳＤ保護素子１においては、Ｐ型のシリコン基板（図示せず）が設けられており、このシリコン基板上に複数本のゲート電極２が相互に平行に設けられている。ゲート電極２は例えばポリシリコンからなり、表面にシリサイド層（図示せず）が形成されている。そして、シリコン基板とゲート電極２との間には、ゲート絶縁膜（図示せず）が形成されている。また、平面視で、シリコン基板の表面におけるゲート電極２間の領域及び最も外側に配置されたゲート電極２の外側の領域には、Ｎ＋不純物層３が形成されている。即ち、Ｎ＋不純物層３は、ゲート電極２の配列方向に沿って断続的に配置されている。そして、Ｎ＋不純物層３は交互にソース領域４及びドレイン領域５となっており、シリコン基板の表面におけるソース領域４とドレイン領域５との間の領域、即ち、ゲート電極２の直下域が、チャネル領域（図示せず）となっている。
【００３２】
これにより、ＥＳＤ保護素子１においては、平面視で、ゲート電極２の配列方向に沿って、ソース領域４、チャネル領域（ゲート電極２）、ドレイン領域５、チャネル領域、ソース領域４、チャネル領域、ドレイン領域５、・・・、ソース領域４がこの順に配列されている。そして、１本のゲート電極２並びにその両側に配置されたソース領域４及びドレイン領域５により、１つのフィンガーが形成されている。また、ＥＳＤ保護素子１においては、このようなフィンガーが複数個設けられてマルチフェンガー構造を構成しており、隣り合うフィンガー間で、ソース領域４又はドレイン領域５が共有されている。
【００３３】
ソース領域４においては、Ｎ＋不純物層３の表面にシリサイド層６が形成されている。そして、ソース領域４上には、複数個のコンタクト７ａが設けられており、ゲート電極２が延びる方向（横方向）に沿って１列に配列されている。コンタクト７ａはシリサイド層６に接続されている。
【００３４】
一方、ドレイン領域５においては、ゲート電極２の配列方向（電流方向）に沿って、チャネル近接領域８、中間領域９、コンタクト形成領域１０、中間領域（図示せず）、チャネル近接領域（図示せず）がこの順に配列されている。コンタクト形成領域１０は各チャネル領域５における電流方向中央部に１ヶ所設けられており、Ｎ＋不純物層３の表面にシリサイド層６が形成されている。そして、コンタクト形成領域１０上には、複数個のコンタクト７ｂが設けられており、横方向に沿って１列に配列されている。コンタクト７ｂはシリサイド層６に接続されている。
【００３５】
チャネル近接領域８は各ドレイン領域５に２ヶ所設けられており、夫々、ドレイン領域５の両側に配置されたチャネル領域に接している。チャネル近接領域８においては、Ｎ＋不純物層３の表面にシリサイド層６が形成されている。チャネル近接領域８の電流方向における長さＬ１は、長すぎるとＥＳＤ電流が横方向に広がりすぎ、電流集中が起こりやすくなり、短すぎると横方向において抵抗値がばらついてしまい、保護性能が低下する。このため、長さＬ１は０．５μｍ程度が好適であり、本実施形態においては０．５μｍとなっている。
【００３６】
中間領域９は各ドレイン領域５に２ヶ所設けられており、チャネル近接領域８とコンタクト形成領域１０との間に配置されている。中間領域９においては、チャネル近接領域８とコンタクト形成領域１０との間に接続される複数の領域に、Ｎ＋不純物層３が形成されており、バラスト抵抗領域１１となっている。平面視で、バラスト抵抗領域１１の形状は電流方向を長手方向とする矩形であり、バラスト抵抗領域１１同士は相互に離隔して配置されている。バラスト抵抗領域１１においては、電流方向の中央部がシリサイドブロッキング領域１２となっており、Ｎ＋不純物層３の表面にシリサイド層が形成されておらず、Ｎ＋不純物層３が露出している。また、バラスト抵抗領域１１におけるシリサイドブロッキング領域１２外の領域、即ち、バラスト抵抗領域１１における電流方向の両端部においては、Ｎ＋不純物層３の表面にシリサイド層６が形成されている。
【００３７】
また、中間領域９におけるバラスト抵抗領域１１間の領域には、複数ヶ所、例えば２ヶ所にＮ＋不純物層３が形成されており、このＮ＋不純物層３の表面にはシリサイド層６が形成されており、放熱領域１３となっている。平面視で、放熱領域１３の形状は電流方向を長手方向とする矩形であり、その長手方向の長さは、バラスト抵抗領域１１の長手方向の長さよりも短くなっている。そして、放熱領域１３はチャネル近接領域８にのみ接しており、チャネル形成領域１０及びバラスト抵抗領域１１には接していない。また、放熱領域１３は横方向に相互に離隔して配列されており、従って、放熱領域１３は横方向に分断されている。シリコン基板の表面における放熱領域１３とバラスト抵抗領域１１及びコンタクト形成領域１０との間、並びに放熱領域１３間には、ＳＴＩ領域１４が形成されている。これにより、放熱領域１３はチャネル近接領域８のみに接続され、バラスト抵抗領域１１及びコンタクト形成領域１０に対しては絶縁されている。
【００３８】
一方、シリコン基板の表面における他の領域には保護対象となる被保護回路（図示せず）が形成されており、この被保護回路の入出力パッドがＥＳＤ保護素子１のドレイン領域５上に設けられたコンタクト７ｂに接続されている。また、ソース領域４上に設けられたコンタクト７ａは接地電位配線に接続されている。これにより、ＥＳＤ保護素子１は被保護回路と並列に接続されている。更に、ＥＳＤ保護素子１の周囲には、ＳＴＩ領域１４が形成されており、その周囲にはガードリング（図示せず）が形成されている。更にまた、シリコン基板上には多層配線層（図示せず）が設けられている。
【００３９】
次に、上述の如く構成された本実施形態に係るＥＳＤ保護素子の動作について説明する。ＥＳＤ電流が被保護回路の入出力パッドに印加されると、このＥＳＤ電流がコンタクト７ｂに流れ込み、コンタクト７ｂ→コンタクト形成領域１０→バラスト抵抗領域１１→チャネル近接領域８からなる電流経路を流れる。このとき、放熱領域１３はこの電流経路には介在せず、放熱領域１３にはＥＳＤ電流は流れない。
【００４０】
ＥＳＤ電流がドレイン領域５に流入することにより、ドレイン電圧が上昇する。そして、ドレイン電圧が所定の電圧Ｖｔａ０（図１３参照）を超えると、ドレイン領域５とチャネル領域との間のＰＮ接合においてアバランシェブレークダウンが始まり、シリコン基板に基板電流が流れる。このとき、各フィンガーのソース領域４がエミッタとなり、シリコン基板がベースとなり、ドレイン領域５がコレクタとなる寄生バイポーラが形成される。そしてこの基板電流によりシリコン基板内において電位差が生じ、ソース領域４の底面付近の電位が接地電位に対して上昇する。そして、ドレイン領域５に印加される電圧がスナップバック開始電圧Ｖｔａ１（図１３参照）に達すると、チャネル領域とソース領域４との間のＰＮ接合が順バイアスされ、前述の寄生パイポーラが導通してスナップバックし、ソース・ドレイン間の抵抗が低減する。この結果、より大きな電流が流れるようになり、チャネル近接領域８から、チャネル領域を介して、ソース領域４にＥＳＤ電流が流れ、コンタクト７ａを介して、接地電位配線に放電される。
【００４１】
本実施形態においては、ＥＳＤ保護素子１が、被保護回路の入出力パッドに印加されたＥＳＤ電流を接地電位配線に放電することができるため、被保護回路をＥＳＤによる破壊から保護することができる。
【００４２】
また、中間領域９においては、電流経路となる領域はバラスト抵抗領域１１のみであり、更に、このバラスト抵抗領域１１において、シリサイドブロッキング領域１２にはシリサイド層が形成されていないため、ＥＳＤ電流はＮ＋不純物層３のみを流れる。シリサイド層６のシート抵抗は例えば１０Ωであるのに対し、Ｎ＋不純物層３のシート抵抗は例えば２００Ωであり、シリサイド層と比較して１桁程度高くなっている。このため、中間領域９の抵抗が高くなり、ドレイン抵抗にバラスト抵抗を付加することができる。この結果、最初にスナップバックしたフィンガーに流れる電流が制限され、ＥＳＤ電流が他のフィンガーにも入力されることにより、他のフィンガーが次々にスナップバックする。このように、最初にスナップバックしたフィンガーを破壊することなく、他のフィンガーがスナップバックするため、入出力パッドに印加されたＥＳＤ電流を確実に接地電位配線に逃がすことができる。
【００４３】
更に、本実施形態のＥＳＤ保護素子においては、放熱領域１３が設けられている。放熱領域１３は、Ｎ＋不純物層３及びその表面に形成されたシリサイド層６により構成されているため、ＳＴＩ領域及びＮＬＤＤ領域と比較して熱伝導度が高い。また、放熱部材１３はシリコン基板の表面に形成されたものであり、チャネル近接領域８に接続されている。ＥＳＤ電流が流れることにより、主としてチャネル近接領域８とチャネル領域との間のｐｎ接合部分において熱が発生する。この熱はチャネル近接領域８から放熱領域１３に伝導し、放熱領域１３のシリサイド層６内を広がりつつ、放熱領域１３のＮ＋不純物層３を介してシリコン基板に向かって伝導する。これにより、前記ｐｎ接合部分において発生した熱を、放熱領域１３を介してシリコン基板に効果的に放熱することができる。この結果、ＥＳＤ保護素子１の熱破壊に対する耐性を高くすることができる。
【００４４】
更にまた、放熱領域１３はチャネル近接領域８のみに接続されており、コンタクト形成領域１０、バラスト抵抗領域１１等の他の導電性領域には接続されていない。また、シリコン基板の導電型はＰ型であり、放熱領域１３のＮ＋不純物層３の導電型はＮ型であるため、シリコン基板と放熱領域１３との界面はｐｎ接合面となる。このため、シリコン基板と放熱領域１３とは熱的には接続されているものの、電気的には絶縁されている。この結果、放熱領域１３はＥＳＤ電流の電流経路には介在せず、バラスト抵抗を減ずることがない。
【００４５】
更にまた、各バラスト抵抗領域１１間の領域において、複数ヶ所例えば２ヶ所の放熱領域１３が設けられている。このため、放熱領域１３は、ゲート電極２が延びる方向（横方向）に沿って分断されている。これにより、放熱領域１３内を横方向に電流が流れることを防止でき、特定の部分にＥＳＤ電流が集中することを防止できる。
【００４６】
なお、本実施形態においては、各バラスト抵抗領域１１間の領域に２ヶ所の放熱領域１３を設ける例を示したが、本発明はこれに限定されず、１ヶ所又は３ヶ所以上に放熱領域１３を設けてもよい。
【００４７】
次に、本第１の実施形態の第１の変形例について説明する。図２は本変形例に係るＥＳＤ保護素子を示す平面図である。図２に示すように、本変形例に係るＥＳＤ保護素子１６は、前述の第１の実施形態に係るＥＳＤ保護素子１と比較して、多層配線層の第１配線層に、伝熱経路となる金属層１８が設けられている点が異なっている。即ち、チャネル近接領域８上における放熱領域１３から見て電流方向に相当する位置にコンタクト１７ａが設けられており、各放熱領域１３上に各２個のコンタクト１７ｂが設けられている。なお、コンタクト１７ａは可及的にゲート電極２に近い位置に配置されている。そして、多層配線層の第１配線層におけるコンタクト１７ａとコンタクト１７ｂとの間に接続されるような領域には、例えばアルミニウム（Ａｌ）からなる金属層１８が設けられている。金属層１８の形状は平面視で電流方向に長い短冊状である。また、金属層１８は各放熱領域１３の直上域を含む領域に、各放熱領域１３に対応するように配置されている。そして、金属層１８は相互に離隔して配置されており、金属層１８間には層間絶縁膜（図示せず）が配置されている。このため、金属層１８は横方向に沿って分断されている。本変形例における上記以外の構成は、前述の第１の実施形態と同様である。
【００４８】
本変形例においては、チャネル領域（図示せず）とチャネル近接領域８とのｐｎ接合面近傍において発生した熱が、放熱領域１３のシリサイド層６を伝達して放熱領域１３内に広がると共に、チャネル近接領域８→コンタクト１７ａ→金属層１８→コンタクト１７ｂ→放熱領域１３からなる伝熱経路を介して放熱領域１３内に広がる。これにより、前述の第１の実施形態と比較して、より速やかに放熱領域１３内に熱を拡散させ、シリコン基板に向けて効果的に放熱することができる。また、金属層１８並びコンタクト１７ａ及び１７ｂは、一時的に熱を蓄えるヒートシンクとしても機能し、チャネル領域及びチャネル近接領域８をより効果的に冷却することができる。なお、金属層１８並びコンタクト１７ａ及び１７ｂは、ＥＳＤ電流の電流経路には介在していないため、バラスト抵抗を減じることがない。また、金属層１８内を横方向に電流が流れることもないため、電流集中を助長することもない。本変形例における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００４９】
次に、第１の実施形態の第２の変形例について説明する。図３は本変形例に係るＥＳＤ保護素子を示す平面図である。図３に示すように、本変形例に係るＥＳＤ保護素子１９は、前述の第１の実施形態の第１の変形例に係るＥＳＤ保護素子１６と比較して、放熱領域１３がチャネル近接領域８に接していない点が異なっている。即ち、シリコン基板の表面におけるチャネル近接領域８と放熱領域１３との間の領域には、ＳＴＩ領域１４が形成されている。本変形例における上記以外の構成は、前述の第１の実施形態の第１の変形例と同様である。
【００５０】
本変形例においては、前述の第１の変形例と比較して、チャネル近接領域８から放熱領域１３に直接伝熱することがなく、伝熱経路はチャネル近接領域８→コンタクト１７ａ→金属層１８→コンタクト１７ｂ→放熱領域１３からなる経路のみとなるため、放熱性はやや低下するが、ＥＳＤ電流の電流経路に及ぼす影響をより確実に排除することができる。これにより、バラスト抵抗の低下及び横方向における電流集中をより確実に防止することができる。本変形例における上記以外の動作及び効果は、前述の第１の実施形態の第１の変形例と同様である。
【００５１】
次に、第１の実施形態の第３の変形例について説明する。図４は本変形例に係るＥＳＤ保護素子を示す平面図である。図４に示すように、本変形例に係るＥＳＤ保護素子２０は、前述の第１の実施形態の第２の変形例に係るＥＳＤ保護素子１９と比較して、コンタクト１７ａ及び１７ｂの替わりに、より大きなコンタクト２１ａ及び２１ｂを設け、金属層１８の替わりに、より大面積の金属層２２を設けている点が異なっている。コンタクト２１ａ及び２１ｂの形状は、平面視で電流方向に延びる長方形となっており、電流方向における長さは横方向における長さよりも長くなっている。そして、コンタクト２１ａはチャネル近接領域８上からバラスト抵抗領域１１におけるシリサイドブロッキング領域１２以外の領域上まで延びている。また、各放熱領域１３上には各１個のコンタクト１７ｂが設けられている。更に、２ヶ所の放熱領域１３毎に、１枚の金属層２２が設けられている。本変形例における上記以外の構成は、前述の第１の実施形態の第２の変形例と同様である。
【００５２】
本変形例においては、前述の第２の変形例と比較して、コンタクト２１ａ及び２１ｂの伝熱性が向上するため、放熱性能が向上する。これにより、シリコン基板の表面において、放熱領域１３をチャネル近接領域８に連結しないことによる伝熱性の低下を補うことができる。本変形例における上記以外の動作及び効果は、前述の第１の実施形態の第２の変形例と同様である。
【００５３】
なお、前述の第１の実施形態の第１の変形例において、本変形例のコンタクト２１ａ及び２１ｂ並びに金属層２２を使用してもよい。
【００５４】
次に、第１の実施形態の第４の変形例について説明する。図５は本変形例に係るＥＳＤ保護素子を示す平面図である。図５に示すように、本変形例に係るＥＳＤ保護素子２３は、前述の第１の実施形態に係るＥＳＤ保護素子１と比較して、シリサイドブロッキング領域１２をソース領域４に向かう方向に拡大し、ゲート電極２の全体及びソース領域４の一部を含むようにした点が異なっている。即ち、バラスト抵抗領域１１の他に、チャネル近接領域８、ゲート電極２の表面及びソース領域４におけるチャネル領域側の領域２４において、シリサイド層が形成されていない。なお、放熱領域１３はシリサイドブロッキング領域１２の外部にあり、表面にシリサイド層６が形成されている。本変形例における上記以外の構成は、前述の第１の実施形態と同様である。
【００５５】
本変形例においては、前述の第１の実施形態と比較して、バラスト抵抗を高くすることができる。本変形例における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５６】
次に、本発明の第２の実施形態について説明する。図６は本実施形態に係るＥＳＤ保護素子を示す平面図である。図６に示すように、本実施形態に係るＥＳＤ保護素子２６は、前述の第１の実施形態に係るＥＳＤ保護素子１と比較して、バラスト抵抗領域１１間の夫々に１ヶ所の放熱領域２７が形成されており、また、この放熱領域２７はシリサイドブロッキング領域１２の内部にあり、表面にシリサイド層が形成されていない点が異なっている。本実施形態においてシリサイドブロッキング領域１２は、バラスト抵抗領域１１の中央部、放熱領域２７及びそれらの間のＳＴＩ領域を含むように設定されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００５７】
本実施形態においては、バラスト抵抗領域１１間の領域において放熱領域２７を横方向に分割していない。また、放熱領域２７を含むようにシリサイドブロッキング領域１２を設定している。
【００５８】
また、放熱領域２７の表面にシリサイド層を形成していないため、バラスト抵抗領域１１間の領域において放熱領域２７が横方向に分割されていなくても、放熱領域２７内を電流が横方向に流れることを防止できる。但し、放熱領域２７の表面にシリサイド層が形成されていないため、前述の第１の実施形態と比較して、放熱性能はやや低くなる。しかしながら、本実施形態に係るＥＳＤ保護素子２６を図１５に示す従来のＥＳＤ保護素子１１１と比較すると、Ｎ＋不純物層３はＮＬＤＤ領域よりも熱伝導度が高いため、放熱性は優れたものになる。本実施形態における上記以外の動作及び効果は、前述の第１の実施形態と同様である。
【００５９】
なお、本実施形態において、シリコン基板の表面における放熱領域２７とコンタクト形成領域１０及びバラスト抵抗領域１１との間の領域には、ＳＴＩ領域の替わりにＮＬＤＤ領域を形成してもよい。この場合、ＮＬＤＤ領域にはほとんど電流が流れないため、放熱領域２７がＥＳＤ電流の電流経路に介在することがなく、バラスト抵抗を低下させることがない。
【００６０】
次に、本発明の第３の実施形態について説明する。図７は本実施形態に係るＥＳＤ保護素子を示す平面図である。図７に示すように、本実施形態に係るＥＳＤ保護素子３１は、前述の第１の実施形態に係るＥＳＤ保護素子１と比較して、コンタクト形成領域１０が複数の領域３２に分割されており、各領域３２は各バラスト抵抗領域１１に１対１で接続するようになっている。そして、各領域３２上には各１個のコンタクト７ｂが設けられている。また、本実施形態に係るＥＳＤ保護素子３１においては、シリサイドブロッキング領域が設定されておらず、Ｎ＋拡散層の表面の全面にシリサイド層６が形成されている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００６１】
本実施形態においては、ＥＳＤ保護素子３１を製造する際に、シリサイドブロッキング領域を設定する工程を省略することができる。本実施形態における動作及び上記以外の効果は、前述の第１の実施形態と同様である。
【００６２】
次に、本第３の実施形態の第１の変形例について説明する。図８は本変形例に係るＥＳＤ保護素子を示す平面図である。図８に示すように、本変形例は、前述の第３の実施形態と、前述の第１の実施形態の第２の変形例とを組み合わせた例である。即ち、本変形例に係るＥＳＤ保護素子３３においては、放熱領域１３がチャネル近接領域８からＳＴＩ領域１４により分離されている。また、チャネル近接領域８上における放熱領域１３から見て電流方向に相当する位置に、コンタクト１７ａが設けられており、放熱領域１３上にコンタクト１７ｂが設けられている。なお、コンタクト１７ａは可及的にゲート電極２に近い位置に配置されている。更に、多層配線層の第１配線層におけるコンタクト１７ａとコンタクト１７ｂとの間に接続されるような領域に金属層１８が設けられている。金属層１８の形状は平面視で電流方向に長い短冊状である。また、金属層１８は各放熱領域１３の直上域の一部を含む領域に、各放熱領域１３に対応するように配置されている。このため、金属層１８は横方向に沿って分断されている。本変形例における上記以外の構成は、前述の第３の実施形態と同様である。
【００６３】
本変形例においては、チャネル領域（図示せず）とチャネル近接領域８とのｐｎ接合面近傍において発生した熱が、チャネル近接領域８→コンタクト１７ａ→金属層１８→コンタクト１７ｂ→放熱領域１３からなる伝熱経路を介して放熱領域１３内に広がり、その後、シリコン基板中に放熱される。また、金属層１８並びコンタクト１７ａ及び１７ｂは、一時的に熱を蓄えるヒートシンクとしても機能し、チャネル領域及びチャネル近接領域８を冷却することができる。なお、金属層１８並びコンタクト１７ａ及び１７ｂは、ＥＳＤ電流の電流経路には介在していないため、バラスト抵抗を減じることがない。また、金属層１８は横方向に沿って分断されているため、複数の金属層１８を伝って電流が横方向に流れることがなく、電流集中を助長することがない。
【００６４】
更に、本変形例においては、放熱領域１３をチャネル近接領域８から分離しているため、ＥＳＤ電流の電流経路に及ぼす影響をより確実に排除することができる。これにより、バラスト抵抗の低下及び横方向における電流集中をより確実に防止することができる。本変形例における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００６５】
なお、前述の第３の実施形態と前述の第１の実施形態の第１の変形例とを組み合わせてもよい。即ち、放熱領域１３をチャネル近接領域８に連結させたまま、上層に金属層１８を設けてもよい。これにより、前述の第３の実施形態の第１の変形例と比較して、放熱性が向上する。
【００６６】
次に、第３の実施形態の第２の変形例について説明する。図９は本変形例に係るＥＳＤ保護素子を示す平面図である。図９に示すように、本変形例に係るＥＳＤ保護素子３４においては、シリコン基板の表面において、バラスト抵抗領域１１及びコンタクト形成領域１０の分割された領域３２にはＮ＋拡散層が形成されておらず、ＳＴＩ領域１４が形成されており、このＳＴＩ領域１４上に、ポリシリコンからなるバラスト抵抗部材３５が設けられている。バラスト抵抗部材３５は、チャネル近接領域８に接しないように配置されており、その表面にはシリサイド層（図示せず）が形成されている。また、チャネル近接領域８上におけるバラスト抵抗部材３５から見て電流方向に相当する位置には、コンタクト３６が設けられており、バラスト抵抗部材３５におけるチャネル近接領域８側の端部上には、コンタクト３７が設けられている。更に、多層配線層の第１配線層には、コンタクト３６及び３７間に接続されるように、金属配線３８が設けられている。更にまた、バラスト抵抗部材３５におけるチャネル近接領域８から遠い側の端部上には、コンタクト７ｂが設けられている。これにより、コンタクト７ｂ、バラスト抵抗部材３５、コンタクト３７、金属配線３８、コンタクト３６、チャネル近接領域８がこの順に直列に接続された電流経路が形成されている。本変形例における上記以外の構成は、前述の第３の実施形態と同様である。
【００６７】
本変形例においては、ＥＳＤ電流の電流経路に、ポリシリコンからなるバラスト抵抗部材３５が介在し、この電流経路にバラスト抵抗を付加している。ポリシリコンの電気抵抗率は正の温度係数をもつため、バラスト抵抗部材３５に電流が流れて温度が上昇すると、このバラスト抵抗部材３５の抵抗値が増加する。この結果、より大きな電流が流れたバラスト抵抗部材３５の抵抗値は、他のバラスト抵抗部材３５の抵抗値よりも大きくなり、電流が流れ難くなる。即ち、負のフィードバックが作用する。これにより、特定の電流経路にＥＳＤ電流が集中することを防止できる。本変形例における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００６８】
次に、第３の実施形態の第３の変形例について説明する。図１０は本変形例に係るＥＳＤ保護素子を示す平面図である。図１０に示すように、本変形例に係るＥＳＤ保護素子３９は、前述の第３の実施形態に係るＥＳＤ保護素子３１（図７参照）と比較して、放熱領域１３（図７参照）の替わりに、バラスト抵抗領域１１間の領域に、これらのバラスト抵抗領域１１に接するようにＮ＋不純物層３が形成され、放熱領域４０となっている点が異なっている。放熱領域４０にはシリサイド層は形成されていない。一方、バラスト抵抗領域１１においては、Ｎ＋不純物層３の表面にシリサイド層６が形成されている。本変形例における上記以外の構成は、前述の第３の実施形態と同様である。
【００６９】
前述の如く、シリサイド層のシート抵抗は例えば１０Ω程度であるのに対し、Ｎ＋不純物層のシート抵抗は例えば１００Ω程度である。このため、本変形例に係るＥＳＤ保護素子３９において、放熱領域４０にはほとんどＥＳＤ電流が流れず、放熱領域４０は電流経路に介在しない。一方、Ｎ＋不純物層はＳＴＩ領域及びＮＬＤＤ領域と比較すると熱伝導度が高いため、チャネル近接領域８からシリコン基板中に熱を伝達することができる。従って、放熱領域４０は、バラスト抵抗を低下させたり、電流を横方向に流して電流集中を引き起こしたりすることなく、チャネル領域とチャネル近接領域との間のｐｎ接合面近傍において発生した熱を効果的にシリコン基板に対して逃がすことができる。本変形例における上記以外の動作及び効果は、前述の第３の実施形態と同様である。
【００７０】
次に、本発明の第４の実施形態について説明する。図１１は本実施形態に係るＥＳＤ保護素子を示す平面図である。図１１に示すように、本実施形態に係るＥＳＤ保護素子４１においては、シリコン基板の表面におけるドレイン領域５全体にＮ＋不純物層３が形成されている。即ち、ドレイン領域５内にはＳＴＩ領域は形成されていない。そして、コンタクト７ｂからなる列を囲むように環状のシリサイドブロッキング領域１２が設定されており、このシリサイドブロッキング領域１２内においては、Ｎ＋不純物層３の表面にシリサイド層が形成されていない。また、チャネル近接領域８上には複数のコンタクト４２が横方向に沿って１列に配列されており、チャネル近接領域８に接続されている。コンタクト４２の配列間隔は例えば０．５μｍであり、コンタクト４２はゲート電極２から０．３μｍ以内の位置に配置されている。
【００７１】
更に、多層配線層の第１配線層におけるチャネル近接領域８及び中間領域９の直上域には、複数本の金属配線４３が相互に平行に設けられている。金属配線４３は電流方向に延び、横方向に沿って配列されている。そして、各金属配線４３におけるゲート電極２側の端部が、各コンタクト４２に接続されている。即ち、１本の金属配線４３に１個のコンタクト４２が接続されている。一方、金属配線４３の他の端部はどこにも接続されていない。そして、コンタクト４２及び金属配線４３は層間絶縁膜（図示せず）により埋め込まれている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００７２】
本実施形態においては、シリサイドブロッキング領域１２により、ＥＳＤ電流の電流経路にバラスト抵抗を付加することができる。また、コンタクト４２及び金属配線４３によりヒートシンクが形成されており、チャネル近接領域８に接続されているため、チャネル近接領域８から熱を吸収することができる。このとき、ヒートシンクには金属配線４３が設けられているため、ヒートシンクの熱容量が大きく、熱を十分に吸収することができる。また、コンタクト４２及び金属配線４３からなるヒートシンクはＥＳＤ電流の電流経路に介在していないため、ＥＳＤ電流の流れに影響を及ぼすことがない。即ち、金属配線４３間は層間絶縁膜により相互に絶縁されているため、金属配線４３を伝って横方向に電流が流れることがなく、電流集中を引き起こすことがない。また、金属配線４３におけるゲート電極２から遠い側の端部はどこにも接続されていなため、バラスト抵抗を低減することがない。
【００７３】
次に、本第４の実施形態の第１の変形例について説明する。図１２は本変形例に係るＥＳＤ保護素子を示す平面図である。図１２には、ドレイン領域５を共有する１対のフィンガーが示されている。図１２に示すように、本変形例に係るＥＳＤ保護素子５１においては、前述の第４の実施形態に係るＥＳＤ保護素子４１（図１１参照）と比較して、ドレイン領域５内にＳＴＩ領域１４が形成されており、このＳＴＩ領域１４によって電流経路が規制されている点が異なっている。本変形例におけるドレイン領域５のチャネル近接領域８及びソース領域４の構成は、前述の第１の実施形態と同じである。また、本変形例には、前述の第４の実施形態と同様に、ドレイン領域５上にコンタクト４２及び金属配線４３が設けられており、コンタクト４２はチャネル近接領域８に接続されている。
【００７４】
ドレイン領域５においては、ドレイン領域５の電流方向の両端部に配置された１対のチャネル近接領域８間が中間領域９となっており、中間領域９内にコンタクト形成領域１０が島状に設けられている。コンタクト形成領域１０の表面にはシリサイド層６が形成されており、コンタクト形成領域１０上には、例えば５個のコンタクト７ｂが電流方向に沿って１列に配設されている。また、中間領域９における横方向両端部及びコンタクト形成領域１０の中間に相当する領域には、チャネル近接領域８から電流方向に延出するようにＮ＋不純物層３が形成されており、導通領域４４となっている。なお、相互に対向する２ヶ所のチャネル近接領域８における横方向の同じ位置から、夫々ドレイン領域５の電流方向中央部に向かって導通領域４４が延出しているが、これらの導通領域４４はドレイン領域５の電流方向中央部には到達しておらず、従って、相互に接触していない。
【００７５】
また、コンタクト形成領域１０と導通領域４４との間に接続されるように、横方向に延びるＮ＋不純物層３が形成されており、導通領域４５となっている。換言すれば、コンタクト形成領域１０から、２対の導通領域４５が横方向両側に延出している。これにより、コンタクト形成領域１０は、導通領域４５及び導通領域４４を介して、チャネル近接領域８に接続されている。更に、導通領域４４の表面にはシリサイド層６が形成されているが、導通領域４５の表面にはシリサイド層６が形成されておらず、シリサイドブロッキング領域１２となっている。そして、シリコン基板の表面におけるコンタクト形成領域１０、導通領域４４及び４５の周囲の領域には、ＳＴＩ領域１４が形成されている。また、コンタクト形成領域１０間には、例えば５対のコンタクト４２及び５対の金属配線４３が設けられている。
【００７６】
次に、本変形例の動作について説明する。ＥＳＤ電流がコンタクト７ｂに入力されると、このＥＳＤ電流は、コンタクト７ｂ→コンタクト形成領域１０→導通領域４５→導通領域４４→チャネル近接領域８→チャネル領域→ソース領域４→コンタクト７ａからなる電流経路を流れて、接地電位配線に放電される。このとき、チャネル近接領域８とチャネル領域との間で発生した熱は、コンタクト４２及び金属配線４３に逃がされる。
【００７７】
図１５に示す従来のＥＳＤ保護素子１１１においては、ドレイン領域１０６に高抵抗領域１１２が形成されている。この高抵抗領域１１２は、ＥＳＤ電流の電流経路には寄与しておらず、無駄なスペースとなっている。これに対して、本変形例に係るＥＳＤ保護素子においては、導通領域４５が横方向に延びる電流経路を形成しているため、所定のバラスト抵抗をより小さな面積内に設けることができ、ＥＳＤ保護素子のレイアウト面積を低減することができる。また、本変形例においては、ＥＳＤ保護素子全体の消費電力は図１５に示す従来のＥＳＤ保護素子と同等であるため、単位面積当たりの消費電力が高くなってしまう場合がある。しかしながら、本変形例においては、コンタクト４２及び金属配線４３から構成されるヒートシンクが設けられているため、温度の上昇を抑制することができる。本変形例における上記以外の動作及び効果は、前述の第４の実施形態と同様である。なお、本変形例において、ＳＴＩ領域１４の替わりにＮＬＤＤ領域を形成してもよい。
【００７８】
なお、上述の各実施形態及びその変形例においては、ＭＯＳ型のＥＳＤ保護素子について説明したが、本発明はこれに限定されず、例えば、サイリスタ型等のＥＳＤ保護回路をトリガするトリガ回路内に設けられたＭＯＳトランジスタに適用することもできる。また、静電気放電から保護されるべき内部回路においても、過電圧の印加によりスナップバックして破壊に至ることがあるため、このような内部回路内に設けられたＭＯＳトランジスタに、本発明を適用してもよい。
【産業上の利用可能性】
【００７９】
本発明は、半導体集積回路中に形成された回路素子を静電気放電による破壊から保護するＭＯＳ型の静電気放電保護素子に好適に利用することができる。また、サイリスタ型等のＥＳＤ保護回路のトリガ回路及び保護対象となる内部回路に設けられたＭＯＳトランジスタに適用することもできる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図２】本発明の第１の実施形態の第１の変形例に係るＥＳＤ保護素子を示す平面図である。
【図３】本発明の第１の実施形態の第２の変形例に係るＥＳＤ保護素子を示す平面図である。
【図４】本発明の第１の実施形態の第３の変形例に係るＥＳＤ保護素子を示す平面図である。
【図５】本発明の第１の実施形態の第４の変形例に係るＥＳＤ保護素子を示す平面図である。
【図６】本発明の第２の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図７】本発明の第３の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図８】本発明の第３の実施形態の第１の変形例に係るＥＳＤ保護素子を示す平面図である。
【図９】本発明の第３の実施形態の第２の変形例に係るＥＳＤ保護素子を示す平面図である。
【図１０】本発明の第３の実施形態の第３の変形例に係るＥＳＤ保護素子を示す平面図である。
【図１１】本発明の第４の実施形態に係るＥＳＤ保護素子を示す平面図である。
【図１２】本発明の第４の実施形態の第１の変形例に係るＥＳＤ保護素子を示す平面図である。
【図１３】横軸に単一のＭＯＳ型素子に印加される電圧をとり、縦軸にこの素子に流れる電流をとって、単一のＭＯＳ型素子の電流−電圧特性を示すグラフ図である。
【図１４】ドレイン領域にシリサイドブロッキング領域が設定された従来のＥＳＤ保護素子を示す平面図である。
【図１５】ドレイン領域に島状の高抵抗領域を形成した従来のＥＳＤ保護素子を示す平面図である。
【図１６】ドレイン領域上にヒートシンクを設けた従来のＥＳＤ保護素子を示す断面図である。
【図１７】ドレイン領域上にヒートシンクを設けた他の従来のＥＳＤ保護素子を示す断面図である。
【符号の説明】
【００８１】
１、１６、１９、２０、２３、２６、３１、３３、３４、３９、４１、５１；ＥＳＤ保護素子
２；ゲート電極
３；Ｎ＋不純物層
４；ソース領域
５；ドレイン領域
６；シリサイド層
７ａ、７ｂ、１７ａ、１７ｂ、２１ａ、２１ｂ、３６、３７、４２；コンタクト
８；チャネル近接領域
９；中間領域
１０；コンタクト形成領域
１１；バラスト抵抗領域
１２；シリサイドブロッキング領域
１３、２７、４０；放熱領域
１４；ＳＴＩ領域
１８、２２；金属層
２４、３２；領域
３５；バラスト抵抗部材
３８、４３；金属配線
４４、４５；導通領域
１０１；実線
１０２；破線
１０３、１１１、１１５、１２２；ＥＳＤ保護素子
１０４；ゲート電極
１０５；ソース領域
１０６；ドレイン領域
１０７；シリサイド層
１０８；コンタクト
１０９；シリサイドブロッキング領域
１１０；Ｎ＋不純物層
１１２；高抵抗領域
１１６；シリコン基板
１１７；チャネル領域
１１８；ゲート絶縁膜
１１９；側壁
１２０、１２７；フローティングヒートシンク
１２１；層間絶縁膜
１２３；コンタクト構造体
１２４、１２６；金属層
１２５；ビア構造体
Ｌ１；長さ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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