(57)【要約】【課題】  ロジックパターンを簡素化し、試験時間の短縮，作業の容易化を図る。【解決手段】  ＤＵＴのメモリ部に印加するアドレスパターン信号，データパターン信号を出力するＡＬＰＧ発生部１３ａ〜１３ｄと、ＤＵＴのロジック部に印加するロジックパターンを記憶したＤＢＭ１５ａ〜１５ｄと、各ＤＢＭのロジックパターンのアドレス信号を発生するアドレスポインタ１５ａ〜１５ｄと、各アドレスポインタのアドレス信号の出力シーケンスを制御するマイクロプログラムとを有するパターン発生手段１０と、パターン発生手段からのロジックパターン信号を入力し、任意の信号を選択して出力するＤＢＭパターン選択部２１と、ＤＢＭパターン選択部２１で選択されたロジックパターン信号又はＡＬＰＧ発生部からのパターン信号のいずれかを選択し、多重化された高速パターン信号に変換して出力する選択多重化部２２とを有するパターン選択手段２０を備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体デバイスに印加する所定のパターン信号を発生させるパターン発生器であって、
前記半導体デバイスのメモリ部に印加する所定のアドレスパターン，データパターンを含むメモリパターン信号を出力するメモリパターン発生部と、
前記半導体デバイスのロジック部に印加する所定のロジックパターンを記憶し、所定のシーケンスに基づいてロジックパターン信号を出力する、複数のデータ・バッファ・メモリと、
前記複数の各データ・バッファ・メモリに対応して備えられ、対応するデータ・バッファ・メモリにおける各ロジックパターンを記憶したアドレスを示すアドレス信号を発生する、複数のアドレスポインタと、
前記複数のアドレスポインタに対応して備えられ、対応するアドレスポインタが発生する前記アドレス信号の出力シーケンスを制御する、複数のシーケンス制御手段と、を有するパターン発生手段と、
このパターン発生手段から出力される前記メモリパターン信号及びロジックパターン信号を入力し、いずれか一方のパターン信号を選択して前記半導体デバイスに出力するパターン選択手段と、
を備えることを特徴としたパターン発生器。
【請求項２】
前記メモリパターン発生部が、前記複数のデータ・バッファ・メモリに対応して複数備えられ、
当該複数の各メモリパターン発生部内に、前記シーケンス制御手段が備えられる請求項１記載のパターン発生器。
【請求項３】
前記シーケンス制御手段が、所定のシーケンスで実行されるマイクロプログラムからなる請求項１又は２記載のパターン発生器。
【請求項４】
前記パターン選択手段が、
前記各データ・バッファ・メモリから出力される複数のロジックパターン信号を入力し、当該複数のロジックパターン信号を所定順に多重化して、多重パターン信号を出力する多重化部を備える請求項１，２又は３記載のパターン発生器。
【請求項５】
前記パターン選択手段が、
前記各データ・バッファ・メモリから出力される複数のロジックパターン信号の中から任意の信号を選択し、任意の順番で出力するパターン選択部を備える請求項１，２，３又は４記載のパターン発生器。
【請求項６】
前記シーケンス制御手段が、前記パターン選択部における任意のロジックパターン信号の選択シーケンスを制御する請求項５記載のパターン発生器。
【請求項７】
前記複数の各データ・バッファ・メモリが、前記所定のロジックパターンを記憶する分割された複数の記憶領域を備え、
前記シーケンス制御手段が、前記各データ・バッファ・メモリの分割された各記憶領域を指定する選択シーケンスを制御する請求項１，２，３又は４記載のパターン発生器。
【請求項８】
試験対象となる被試験デバイスに、所定のパターン信号を印加して試験を行う半導体試験装置であって、
前記被試験デバイスの、メモリ部に印加するアドレスパターン，データパターンを含むメモリパターン信号と、ロジック部に印加するロジックパターン信号を生成するとともに、当該メモリパターン信号又はロジックパターン信号のいずれか一方を選択して前記被試験デバイスに出力するパターン発生器を備え、
このパターン発生器が、請求項１，２，３，４，５，６又は７記載のパターン発生器からなることを特徴とするパターン発生器を備えた半導体試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ等の被試験デバイスに印加する所定のパターン信号を発生させるパターン発生器に関し、特に、インターリーブ対応のパターン発生器や高速型のロジック混載メモリデバイスの試験装置に好適なパターン発生器及びこのパターン発生器を搭載した半導体試験装置に関する。
【背景技術】
【０００２】
一般に、半導体試験装置（ＩＣテスタ）では、ロジック混載デバイス等を測定，試験するために、被試験デバイスに印加するロジックパターン発生用のデータ・バッファ・メモリ（以下「ＤＢＭ」とも言う）を有するパターン発生器が備えられることがある（例えば、特許文献１−３参照。）。
また、半導体試験装置では、高速メモリデバイスの測定に対応するため、パターン発生器に複数のパターン発生部を備え、複数のパターン発生部から同時に発生されるパターン信号を多重化して被試験デバイスに印加することにより、高速試験を可能とした試験装置がある。
【０００３】
図８は、この種のロジック混載型半導体メモリの試験装置に備えられるパターン発生器の構成を示すブロック図である。
同図に示すパターン発生器では、ロジックパターン発生用のＤＢＭを備えることによりロジック混載メモリデバイスの試験に対応するとともに、ＤＢＭ及びパターン発生部（ＡＬＰＧ発生部）を各々複数（４台）備え、複数のパターン信号を多重化することにより高速試験が行えるようになっている。
具体的には、このパターン発生器は、試験対象となる図示しない被試験デバイス（ＤＵＴ：Device  Under  Test）に印加するパターン信号を発生させるパターン発生手段１１０と、パターン発生手段１１０で発生されたパターン信号を選択，多重化して出力するパターン選択手段１２０を備えている。
【０００４】
パターン発生手段１１０は、まず、被試験デバイスのメモリ部に印加するパターン信号を発生するＡＬＰＧ１１１を備えている。
ここで、ＡＬＰＧとは、Algorithmic  Pattern  Generator（アルゴリズミックパターン発生器）の略であり、半導体デバイスの試験において、被試験デバイスに印加するアドレス信号，データ信号等のパターン信号（以下「メモリパターン信号」と言う）を一定の演算により発生させるパターン発生器である。
このＡＬＰＧ１１１は、一般に、内部メモリにマイクロプログラム（図１１参照）が記憶してあり、このマイクロプログラムの実行順を決定するシーケンス制御部１１２と、このシーケンス制御部１１２で決定された実行順に基づき、マイクロプログラムの内容に従って被試験デバイスのメモリ部に印加するアドレス信号，データ信号等の所定のメモリパターン信号（図８に示すＡＬＰＧ  ＰＡＴ）を発生させるＡＬＰＧ発生部１１３（１１３ａ〜１１３ｄ）を備えており、１台のシーケンス制御部に対して複数の発生部を持つインターリーブ対応のパターン発生器を構成している。
【０００５】
ＡＬＰＧ１１１に備えられるマイクロプログラムは、一般に、シーケンス制御部１１２に格納される、パターン発生のシーケンスを制御するものと、各ＡＬＰＧ発生部１１３ａ〜１１３ｄに格納される、発生するアドレス信号，データ信号（図８に示すＡＬＰＧ  ＰＡＴ）を制御するものに大別される（図１１参照）。
そして、このマイクロプログラムのうち、シーケンスを制御する命令に従い、シーケンス制御部１１２においてマイクロプログラムの実行順（内部メモリをアクセスするアドレス）が決定される。
各ＡＬＰＧ発生部１１３ａ〜１１３ｄでは、シーケンス制御部１１２で決定された実行順に基づき、各々のマイクロプログラムに従ってメモリパターン信号を発生させる。
このシーケンス制御部１１２からＡＬＰＧ発生部１１３に入力される実行順を示す制御信号が、図８に示すＰＣ（Program  Counter）であり、４台あるＡＬＰＧ発生部１１３ａ〜１１３ｄに対して共通に分配されるようになっている。
【０００６】
パターン発生手段１１０には、また、被試験デバイスのロジック部に印加するパターン信号を発生されるためのＤＢＭ１１４（１１４ａ〜１１４ｄ）及びアドレスポインタ１１５が備えられている。
まず、ＤＢＭ１１４は、被試験デバイスのロジック部に印加する所定のロジックパターンを記憶した記憶手段であり、高速デバイスに対応するため、ＡＬＰＧ発生部１１３と同様、複数のＤＢＭ１１４（図８に示す例では４台のＤＢＭ１１４ａ〜１１４ｄ）が搭載されている。
アドレスポインタ１１５は、各ＤＢＭ１１４ａ〜１１４ｄから出力されるパターン信号の発生を制御するアドレス信号（図８に示すＤＢＭ  ＡＤ）を出力する。
【０００７】
ここで、アドレスポインタ１１５は、従来のパターン発生器では複数（４台）のＤＢＭ１１４ａ〜１１４ｄに対して共通（単一）となっており（図８参照）、シーケンス制御部１１２に格納されたマイクロプログラムによりアドレス信号の出力シーケンスが制御されるようなっている。
具体的には、アドレスポインタ１１５は、インクリメント，任意データのセット等の演算が行え、図８では、インクリメント及び任意データのセットが可能な場合となっている。そのためのマイクロプログラムによる命令が、図８にＩＮＣ，ＳＥＴで示してある。
そして、パターン発生時には、このアドレスポインタ１１５から出力されるアドレス信号（図８に示すＤＢＭ  ＡＤ）が示す各ＤＢＭ１１４のアドレスに記憶されたロジックパターンが所定のシーケンスに従って発生され（図８に示すＤＢＭ  ＰＡＴ）、パターン選択手段１２０に入力されることになる。
【０００８】
パターン選択手段１２０は、選択多重化部１２２を備えている。
この選択多重化部１２２は、ＡＬＰＧ発生部１１３及びＤＢＭ１１４からそれぞれ出力されるパターン信号（メモリパターン信号及びロジックパターン信号）を入力し、いずれか一方のパターン信号（メモリパターン信号又はロジックパターン信号）を選択するとともに、選択したパターン信号を多重化して高速パターン信号として出力する。
具体的には、図８に示す例では、選択多重化部１２２は、ＡＬＰＧ発生部１１３及びＤＢＭ１１４から出力された、各々４つのパターンデータ（図８に示すＡＬＰＧ  ＰＡＴ  １st〜４th及びＤＢＭ  ＰＡＴ  １st〜４th）を入力し、半導体試験装置のチャンネル毎にＡＬＰＧ／ＤＢＭどちらかのパターンを選択する。
【０００９】
そして、選択したパターンデータを１st→２nd→３rd→４thの順に多重化することにより４倍の高速パターン信号に変換する。
この高速パターン信号が、図示しない被試験デバイスに印加され、所定の機能試験やロジック試験が行われることになる。
なお、選択多重化部１２２におけるチャンネル毎のＡＬＰＧ／ＤＢＭのパターン選択制御は、モードレジスタ等により、パターン発生開始前に指定されるのが一般的である。
【００１０】
以上のような構成からなるロジック混載型メモリ用の試験装置に備えられる従来のパターン発生器におけるロジックパターンの具体的な割付け例を、図９及び図１０を参照して説明する。
図９は、ロジック混載型メモリ用の試験装置に備えられるパターン発生器で発生されるロジックパターンの繰返し態様の一例を示す説明図である。
図１０は、図９に示すロジックパターンの繰返し態様に対応した従来のパターン発生器における、（ａ）は、各ＤＢＭのロジックパターンの格納状態を示す説明図、（ｂ）は、アドレスポインタで指定される各ＤＢＭのアドレスの動きを示す説明図である。
【００１１】
図９に示すパターンは、４台のＤＢＭ１st〜４th（図８参照）に記憶されたＰＡＴ１〜ＰＡＴ９７を１１回繰返し発生させ、その後、ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ発生させる場合となっている。
このようなロジックパターンを発生させる場合、各ＤＢＭ１st〜４thに記憶させるロジックパターン（ＰＡＴ０〜ＰＡＴ１１０）は、図１０（ａ）に示すように、ＰＡＴ０はＤＢＭ１stのAddress＝０，ＰＡＴ１はＤＢＭ２ndのAddress＝０．．．というように、ＰＡＴ０〜ＰＡＴ１１０のロジックパターンを順次ＤＢＭ１st〜４thの各アドレスに割り振っていく。
このようにすると、繰返しの最後となるＰＡＴ９７は、図１０（ａ）に示すように、最初にＤＢＭ２ndのAddress＝２４に割り付けられることになる。
【００１２】
ここで、図９に示すロジックパターンによれば、ＰＡＴ９７の実行後は、ＰＡＴ１に戻るシーケンスとなっており、ＰＡＴ１はＤＢＭ２ndのAddress＝０に既に割り付けられている（図１０（ａ）参照）。従って、ＤＢＭ２ndのAddress＝０に戻れば、再度ＰＡＴ１〜ＰＡＴ９７を繰り返すことができる。
ところが、従来のパターン発生器では、上述したように、４台のＤＢＭはすべて同一のアドレスポインタで動作し、かつ、選択多重化部で行われる多重化も１st→２nd→３rd→４thの順に固定となっているため（図８参照）、ＤＢＭ２ndのAddress＝２４の次は、ＤＢＭ３rdのAddress＝２４のパターンしか発生できない。
すなわち、ＰＡＴ９７がＤＢＭ２ndのAddress＝２４に割り付けられたことにより、ＰＡＴ９７の次に出力できるパターンは、ＤＢＭ３rdのAddress＝２４に割り付けられるパターンに固定されてしまうことになる。
【００１３】
従って、ＰＡＴ１については、既にＤＢＭ  ２ndのAddress＝０に割り付けられているにも拘わらず、再度、ＤＢＭ  ３rdのAddress＝２４に割り付けなければならないことになる。
そして、このＤＢＭ  ３rdのAddress＝２４のＰＡＴ１に続く以降につても、同様に、ＤＢＭ  ４thのAddress＝２４にＰＡＴ２，ＤＢＭ  １stのAddress＝２５にＰＡＴ３，ＤＢＭ  ２ndのAddress＝２５にＰＡＴ４，ＤＢＭ３rdのAddress＝２５にＰＡＴ５．．．というように、ＰＡＴ１〜ＰＡＴ９７までのロジックパターンが、再度、ＤＢＭ  ３rdのAddress＝２４以下に割り付けられることになる（図１０（ａ）参照）。
このようにしてロジックパターンをＤＢＭに割り付けて行った場合、図１０（ａ）に示すように、２回目の繰返しがＤＢＭ  ３rdのAddress＝２４〜ＤＢＭ  ３rdのAddress＝４８，３回目の繰返しがＤＢＭ  ４thのAddress＝４８〜ＤＢＭ  ４thのAddress＝７２，４回目の繰返しがＤＢＭ  １stのAddress＝７３〜ＤＢＭ  １stのAddress＝９７と、ＰＡＴ１〜ＰＡＴ９７を４回繰り返し（４回割付け）、５回目に入る、ＤＢＭ  １st〜４thのAddress９７で、ＰＡＴ９７→ＰＡＴ１→ＰＡＴ２→ＰＡＴ３が発生されることになる。
【００１４】
そして、このＰＡＴ９７→ＰＡＴ１→ＰＡＴ２→ＰＡＴ３に続く次のパターンは、ＰＡＴ４→ＰＡＴ５→ＰＡＴ６→ＰＡＴ７であり、これは、既にＤＢＭ  １stから４thのAddress１に割り付けられたものと同様となる（図１０（ａ）参照）。
すなわち、５回目の繰返しについては、アドレスポインタを０から順にインクリメント（＋１）させ、９７になった次に１に戻せば、ＰＡＴ１〜ＰＡＴ９７の繰返し発生が可能となる。
従って、５回目以降の繰返しについてはロジックパターンの割付けは必要なく、Address０〜９７に割り付けられたロジックパターンによって、ＰＡＴ１〜ＰＡＴ９７を１１回繰り返して実行することができるようになる。
【００１５】
次に、以上のような割付けパターンを使用してＰＡＴ１〜ＰＡＴ９７のパターンを１１回繰り返して発生させる場合のアドレスポインタの動作を、図１０（ｂ）を参照して説明する。
同図に示すように、アドレスポインタは、０から順インクリメントしていくことにより、ＤＢＭ  １stのAddress＝０→ＤＢＭ２ndのAddress＝０→ＤＢＭ  ３rdのAddress＝０→ＤＢＭ  ４thのAddress＝０→ＤＢＭ  １stのAddress＝１．．．という順にパターンを発生させることができる。
図１０（ｂ）中のＲ１〜Ｒ１１は、ＰＡＴ１〜ＰＡＴ９７を何回繰り返したかを示しており、Ｒ１（１回目）はAddress＝１〜２４，Ｒ２（２回目）はAddress＝２５〜４８，Ｒ３（３回目）はAddress＝４９〜７２．．．となっていることがわかる。そして、アドレスポインタが最初に９７に到達した時点でＲ４が終了し、ＰＡＴ１〜ＰＡＴ９７が４回繰り返されたことになる。
【００１６】
この４回目の繰返しが終了した時点で、アドレスポインタを１にセットし、以後、順にインクリメントしていくと、同様に、Ｒ５〜Ｒ８が実行されることになり、アドレスポインタが再度９７に達した時点でＲ８が終了し、ＰＡＴ１〜ＰＡＴ９７が８回繰り返されたことになる。
図９に示したロジックパターンでは、ＰＡＴ１〜ＰＡＴ９７を１１回繰り返すようになっているので、再度、アドレスポインタに１をセットし、以後、順にインクリメントしていくと、アドレスポインタが７２になった時点で１１回目の繰返し（Ｒ１１）が終了となる。
従って、次のアドレスポインタは、繰返し終了後のパターン（ＰＡＴ９８〜ＰＡＴ１１０）が割り付けてあるところにセットする必要がある。
【００１７】
図１０（ａ）に示すように、Ｒ１１が終了するアドレスポインタ７２では、ＰＡＴ９４→ＰＡＴ９５→ＰＡＴ９６→ＰＡＴ９７まで実行されるので、次は、ＰＡＴ１〜ＰＡＴ９７の繰返しは行わず、ＰＡＴ９８→ＰＡＴ９９→ＰＡＴ１００→ＰＡＴ１０１．．．→ＰＡＴ１１０を実行する必要がある。
図１０（ａ）に示すように、各ＤＢＭには、Address＝９８以降に、ＤＢＭ１st→２nd→３rd→４thに順に、ＰＡＴ９８→ＰＡＴ９９→ＰＡＴ１００→ＰＡＴ１０１．．が割り付けてあり、以下、Address＝１０１まで、順番にロジックパターン（ＰＡＴ９８〜ＰＡＴ１１０）が割り付けられている。
従って、アドレスポインタが３回目に７２になった時点で（Ｒ１１の終了）、次を９８にセットし、以後、インクリメントしていくことにより、ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ発生させることができ、図９に示したロジックパターンを発生することが可能となる。
【００１８】
以上のようにして、被試験デバイスに印加するロジックパターンをＤＢＭに割り付けて所定の発生パターンに変換する場合のアドレスポインタの動作は、上述したように、ＡＬＰＧ１１１に備えられるシーケンス制御用のマイクロプログラムで実現することができる。
図１１は、図９に示したロジックパターンの発生態様を実行するための従来のパターン発生器に備えられるマイクロプログラムを示している。
図１１中、“：”で区切られる左側が、シーケンス制御部１１２に格納されるシーケンス制御用のマイクロプログラムであり、これによって、図９に示したロジックパターンを発生させるアドレスポインタのシーケンスが実行される。
“：”の右側は、各ＡＬＰＧ発生部１３ａ〜１３ｄにそれぞれ格納されるメモリパターン発生用のマイクロプログラムで、一つのシーケンス制御用のマイクロプログラムに対して、四つのＡＬＰＧ発生部用のマイクロプログラムが記述されるようになっている。なお、ＡＬＰＧ発生部用のマイクロプログラムはアドレスポインタの動作に無関係なので記述を省略してある（図１１に示す“・・・・・”）。
【００１９】
ここで、図１１に示すマイクロプログラム中、ＩＤＸＩ１  ｎは、その行の命令をｎ回繰り返した後、次に進めという命令であり、ＮＯＰは、その行を１回実行し、次に進めという命令となっている。
また、ＳＥＴｎ，ＩＮＣは、アドレスポインタに対する制御命令で、ＳＥＴｎはｎをアドレスポインタにセットする命令であり、ＩＮＣはアドレスポインタを一つインクリメントする命令である。
このようなマイクロプログラムを使用すれば、アドレスポインタの初期値を“０”としておき、ＩＤＸＩ９７により、ＩＮＣを９７回繰り返すことにより、アドレスポインタは０〜９７まで一つずつ加算されていく。次いで、ＮＯＰ  ＳＥＴ１により、アドレスポインタは１にセットされ、ＩＤＸＩ１  ９６ＩＮＣにより、１〜９７まで進むことになる。
以後、同様にしてマイクロプログラムを記述することにより、図９に示したＰＡＴ１〜ＰＡＴ９７を１１回繰り返した後ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ実行するロジックパターンを発生させることができるようになる。
【００２０】
【特許文献１】特開２００１−０３３５２８号公報（第２−３頁、第７図）
【特許文献２】特開２０００−２６８６００号公報（第３−４頁、第２図）
【特許文献３】特開平１１−００２６５７号公報（第２−３頁、第４図）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以上のように、従来のパターン発生器を備えた半導体試験装置では、複数のＤＢＭに所定のロジックパターンを記憶させ、各ＤＢＭのロジックパターンをアドレスポインタによって出力させることで、所定の繰返しパターンを発生させ、ロジック混載型メモリのロジック試験が行えるようになっていた。
ところが、このような従来のパターン発生器では、繰返しパターンの内容によって、同一のロジックパターンをＤＢＭに複数回割り付ける必要があり、ＤＢＭに記憶させるべきデータ量が増大し、効率的なデータの使用が行えないという問題があった。
例えば、図９に示したＰＡＴ１〜ＰＡＴ９７を１１回繰り返すパターンを発生させる場合、図１０（ａ）で示したように、ＰＡＴ１〜ＰＡＴ９７は、各ＤＢＭのAddress＝０〜９７にわたって、同一のロジックパターンが４回（PAT１〜PAT９７を４回）割り付けられることになり、同一のロジックパターンによってメモリが占有され、ＤＢＭのメモリ容量を有効に使用することができなかった。
【００２２】
しかも、このような従来のパターン発生器では、二種以上の異なる繰返しパターンを実行させる場合、各繰返しパターン毎にロジックパターンを割付け直すか、別途、追加のパターンを割り付けなければならないという問題も発生した。
すなわち、図９に示した繰返しパターンの場合でも、ＰＡＴ１〜ＰＡＴ９７を何回繰り返すかにより割り付けるべきロジックパターンが異なる。
例えば、同じＤＢＭを使用して図１２に示すようにＰＡＴ１〜ＰＡＴ９７を１０回繰り返すロジックパターンを発生させる場合、図１３に示すように、９回目までの繰返しでは（Ｒ１〜Ｒ９）、同じ割付けパターンで実行することができる。
ところが、１０回目の繰返しが実行され、アドレスポインタが３回目にAddress＝４８に到達して１０回目の繰返し（Ｒ１０）が終了すると、そのまま１１回目の繰返しが実行されてしまい、図１２に示すような、１０回目の終了後にＰＡＴ９８→ＰＡＴ９９．．．を発生させるロジックパターンを実行できなくなる。
【００２３】
すなわち、図１３（ａ）（図１０（ａ）も同様）に示すように、アドレスポインタが３回目に４８に到達し、１０回目の繰返し（Ｒ１０）が終了すると、次のパターンとなるＤＢＭ  ４thのAddress＝４８には、１１回目の繰り返しを前提としたＰＡＴ１が割り付けられている（図１０（ａ）参照）。
このため、アドレスポインタを４７から４８にインクリメントすると、ＤＢＭ  ３rdのＰＡＴ９７に続いてＤＢＭ  ４thのＰＡＴ１が出力されてしまい、図１２に示すような、１０回目の繰返し終了後にＰＡＴ９８を発生させることができなくなる。
従って、１０回目の繰返し終了後にＰＡＴ９８を発生させるためには、図１３（ｂ）に示すように、アドレスポインタが４７となった次に、繰返し終了後のパターン（ＰＡＴ９８〜）を割り付けたアドレスにセットする必要がある。
すなわち、図１３（ａ）に示すように、Address＝４７では、ＰＡＴ９１→ＰＡＴ９２→ＰＡＴ９３→ＰＡＴ９４まで実行されるので、次は、ＰＡＴ９５→ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ９８を実行する必要がある。
【００２４】
そして、この１０回繰返し終了後のパターンを実行するには、例えば、図１３（ａ）に示すように、Address＝９８にＤＢＭ  １st→２nd→３rd→４thの順にＰＡＴ９５→ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ９８を割り付けるようにし、以下、Address＝９８〜１０１まで、ＰＡＴ９８〜ＰＡＴ１１０までを順に割り付ける。これによって、図１２に示す繰り返しパターンが実行できるようになる。
このように、従来のパターン発生器では、繰返しが１１回の場合は、Address＝９８以降にＰＡＴ９８→ＰＡＴ９９→ＰＡＴ１００→ＰＡＴ１０１．．．を割り付け、繰返しが１０回の場合には、ＰＡＴ９５→ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ９８を割り付けておく必要があり、繰返し回数によりＤＢＭへの割付け方を変えなければならなかった。
【００２５】
すなわち、従来のパターン発生器では、異なる繰返しパターンを実行しようとする場合、各繰返しパターン等に対応したパターンを別途追加するか、各繰返しパターン毎にロジックパターンをその都度、割付け直す必要があった。
このため、従来のパターン発生器を備えた半導体試験装置で試験を行おうとすると、ＤＢＭに割り付けるべきロジックパターンのデータ量が増大してしまい、ある被試験デバイスの試験に使用する全ロジックパターンがＤＢＭに格納仕切れなかった場合、試験項目毎にＤＢＭメモリを書き換える等の問題が発生した。
また、異なるパターンを使用して連続して試験を行う場合には、その都度ＤＢＭのロジックパターンを書き換える必要が生じ、結果として、試験時間の長期化や試験作業負担の増大等の問題につながることとなっていた。
さらに、このように繰返しパターン毎にロジックデータの書換えや追加が必要となる従来のパターン発生器では、ＤＢＭのアドレスポインタの動作とロジックパターンの繰返し回数等を、各パターンの種類毎に関連付けて正確にＤＢＭへ割り付ける（ロジックパターンのＤＢＭ用のパターンへの変換）必要があり、変換作業に多大な工数がかかり、更に試験が長期化し、作業負担も過大となるという問題も生じていた。
【００２６】
本発明は、このような従来の技術が有する問題を解決するために提案されたものであり、半導体デバイスのロジック部に印加する所定のロジックパターンを記憶したＤＢＭを複数備えるとともに、各ＤＢＭのアドレスを指定するアドレスポインタをＤＢＭに対応して複数設け、各アドレスポインタをそれぞれ独立にシーケンス制御するシーケンス制御手段を備えることにより、ＤＢＭに記憶されたロジックパターンを任意に組み合わせて異なる態様の出力パターン，繰返しパターンを容易に出力させることができ、ＤＢＭに記憶にさせるデータ量を大幅に減少させてＤＢＭの容量を有効に使用でき、試験時間の短縮化、試験作業の簡素化，容易化を図ることができる、特に、インターリーブ対応のパターン発生器や複数のロジックパターンを多重化して出力する高速型のロジック混載メモリデバイスの試験装置に好適なパターン発生器及び半導体試験装置の提供を目的とする。
【課題を解決するための手段】
【００２７】
上記目的を達成するため、本発明のパターン発生器は、まず請求項１に記載のように、半導体デバイスに印加する所定のパターン信号を発生させるパターン発生器であって、前記半導体デバイスのメモリ部に印加する所定のアドレスパターン，データパターンを含むメモリパターン信号を出力するメモリパターン発生部と、前記半導体デバイスのロジック部に印加する所定のロジックパターンを記憶し、所定のシーケンスに基づいてロジックパターン信号を出力する、複数のデータ・バッファ・メモリと、前記複数の各データ・バッファ・メモリに対応して備えられ、対応するデータ・バッファ・メモリにおける各ロジックパターンを記憶したアドレスを示すアドレス信号を発生する、複数のアドレスポインタと、前記複数のアドレスポインタに対応して備えられ、対応するアドレスポインタが発生する前記アドレス信号の出力シーケンスを制御する、複数のシーケンス制御手段と、を有するパターン発生手段と、このパターン発生手段から出力される前記メモリパターン信号及びロジックパターン信号を入力し、いずれか一方のパターン信号を選択して前記半導体デバイスに出力するパターン選択手段と、を備える構成としてある。
【００２８】
このような構成からなる本発明のパターン発生器によれば、ロジックパターンを記憶した複数のＤＢＭを備えるとともに、各ＤＢＭに対してそれぞれアドレスポインタを備え、各アドレスポインタに対するシーケンス制御を、独立のシーケンス制御手段によって制御するようにしてある。
これにより、複数のアドレスポインタは、各々で独立に制御されることになり、複数のＤＢＭの各アドレスにそれぞれ割り付けられているロジックパターンの中から、任意の一パターンを他のＤＢＭとは無関係に、独立して発生させることが可能となる。
従って、本発明に係るパターン発生器では、複数のＤＢＭに記憶されたロジックパターンを任意に組み合わせて異なる態様の出力パターン，繰返しパターンを容易に出力させることができ、ＤＢＭにロジックパターンを割り付ける変換作業も容易に行え、しかも、ＤＢＭに記憶すべきデータ容量も削減できるようになる。
これによって、本発明では、半導体デバイスの試験時間の短縮化や試験作業の簡素化，容易化，ＤＢＭのメモリ容量の有効活用を図ることができる、
【００２９】
そして、特に請求項２では、前記メモリパターン発生部が、前記複数のデータ・バッファ・メモリに対応して複数備えられ、当該複数の各メモリパターン発生部内に、前記シーケンス制御部が備えられる構成としてある。
【００３０】
このような構成からなる本発明のパターン発生器によれば、ＡＬＰＧ等からなる複数のメモリパター発生部を備えることができ、これによって、１台のシーケンス制御部に対して複数のパターン発生部を備えるインターリーブ対応のパターン発生器として用いることができる。
そして、このような本発明により、インターリーブ対応のパターン発生器や半導体試験装置における、ＤＢＭのロジックパターン割付け作業の容易化やメモリ容量の削減等を図ることができるようになる。
【００３１】
また、請求項３では、前記シーケンス制御部が、所定のシーケンスで実行されるマイクロプログラムからなる構成としてある。
【００３２】
このような構成からなる本発明のパターン発生器によれば、複数のアドレスポインタのシーケンスを制御する制御手段として、例えば、パターン発生器に備えられるＡＬＰＧ（アルゴリズミックパターン発生器）に備えられるマイクロプログラムによって構成することができる。
これにより、複雑な装置や回路等を別途設けることなく、マイクロプログラムによって複数のアドレスポインタを独立にシーケンス制御するシーケンス制御手段を構成でき、パターン発生器が大型化，複雑化，高コスト化することなく、本発明に係るパターン発生器をできる。
また、マイクロプログラムによるシーケンス制御手段によれば、マイクロプログラムを書き換えることにより、アドレスポインタのシーケンスを容易に変更することができ、どのようなシーケンス制御も可能な、汎用性，拡張性にも優れたパターン発生器を提供することができる。
【００３３】
また、請求項４では、前記パターン選択手段が、前記各データ・バッファ・メモリから出力される複数のロジックパターン信号を入力し、当該複数のロジックパターン信号を所定順に多重化して、多重パターン信号を出力する多重化部を備える構成としてある。
【００３４】
このように、本発明のパターン発生器は、多重化部を備えることで、複数のＤＢＭから出力されるパターン信号を多重化して高速パターン信号として出力できるようになり、高速メモリデバイスの試験用のパターン発生器として用いることができる。
そして、このような本発明により、高速メモリデバイスに対応したパターン発生器や半導体試験装置における、ＤＢＭのロジックパターン割付け作業の容易化やメモリ容量の削減等を図ることができるようになる。
【００３５】
また、請求項５では、前記パターン選択手段が、前記各データ・バッファ・メモリから出力される複数のロジックパターン信号の中から任意の信号を選択し、任意の順番で出力するパターン選択部を備える構成としてある。
【００３６】
このような構成からなる本発明のパターン発生器によれば、複数のＤＢＭで発生されるパターン信号の中から、任意の信号を選択するパターン選択部を備え、このパターン選択部による選択により、複数のＤＢＭから出力される任意のロジックパターンを任意の順番で出力し、例えば、多重化部でのパターン信号の多重化順を任意に決定，変更することができる。
これにより、パターン選択部を備える本発明のパターン発生器では、複数のＤＢＭで発生されたロジックパターン信号の中から、任意の一つを選択できるとともに、複数のＤＢＭで同時に発生されたロジックパターン信号を任意の順に並び替えることが可能となる。
【００３７】
従って、本発明に係るパターン発生器を搭載した半導体試験装置では、ＤＢＭに割り付けられているロジックパターンを任意に選択して、所望のロジックパターン変換して出力することができる。
例えば、ＤＢＭに格納された単一のロジックパターンに基づいて種々異なる態様の出力パターン，繰返しパターンを容易に出力させることが可能となり、ＤＢＭに記憶にさせるデータ量を大幅に減少させてＤＢＭのメモリ容量を有効に使用でき、ロジックパターンの割付け作業もきわめて容易に行えるようになり、試験時間の短縮化、試験作業の簡素化，容易化を図ることができる。
【００３８】
また、請求項６では、前記シーケンス制御手段が、前記パターン選択部における任意のロジックパターン信号の選択シーケンスを制御する構成としてある。
【００３９】
このような構成からなる本発明のパターン発生器によれば、複数のアドレスポインタのシーケンスを制御する制御手段により、パターン選択部におけるパターン信号の選択シーケンスを制御することができ、例えば、パターン発生器に備えられるＡＬＰＧ（アルゴリズミックパターン発生器）に備えられるマイクロプログラムによって構成することができる。
これにより、複雑な装置や回路等を別途設けることなく、マイクロプログラムによって複数のロジックパターンを任意かつ容易に選択制御することができ、パターン発生器が大型化，複雑化，高コスト化することなく、本発明に係るパターン発生器をできる。
また、マイクロプログラムによるシーケンス制御手段によれば、マイクロプログラムを書き換えることにより、ロジックパターンの選択シーケンスを容易に変更することができ、どのような選択制御も可能となる、汎用性，拡張性に優れたパターン発生器を提供することができる。
【００４０】
一方、請求項７では、前記複数の各データ・バッファ・メモリが、前記所定のロジックパターンを記憶する分割された複数の記憶領域を備え、前記シーケンス制御手段が、前記各データ・バッファ・メモリの分割された各記憶領域を指定する選択シーケンスを制御する構成としてある。
【００４１】
このような構成からなる本発明のパターン発生器によれば、ＤＢＭのメモリ領域を、例えば四分割等の複数に分割し、分割した各領域をマイクロプログラム等のシーケンス制御手段によって指定，選択制御することで、複数のＤＢＭから、任意のロジックパターンを他のＤＢＭと独立して発生させ、かつ、発生されたロジックパターン信号の中から任意の一つを選択して、同時に発生されたロジックパターン信号を任意の順に並び替えることができる。
【００４２】
これにより、本発明に係るパターン発生器を搭載した半導体試験装置では、複数のＤＢＭに記憶されたロジックパターンを任意に組み合わせて異なる態様の出力パターン，繰返しパターンを容易に出力させることができ、ＤＢＭにロジックパターンを割り付ける変換作業も容易に行えるようなる。
特に、複数のＤＢＭのメモリ領域を複数に分割することにより、分割されたメモリ領域に、各ＤＢＭに共通のロジックパターンを単純に割り付けることができるようになり、ロジックパターンを割り付ける変換作業が更に容易に行えるようなる。
また、このような構成により、請求項５で示したパターン選択部を省略して、パターン発生器の構成をより簡素化することができ、パターン発生器及びこのパターン発生器を搭載する半導体試験装置の更なる小型化，軽量化，低コスト化を図ることもできるようになる。
【００４３】
そして、本発明の半導体デバイス用の試験装置は、請求項８に記載のように、試験対象となる被試験デバイスに、所定のパターン信号を印加して試験を行う半導試験装置であって、前記被試験デバイスの、メモリ部に印加するアドレスパターン，データパターンを含むメモリパターン信号と、ロジック部に印加するロジックパターン信号を生成するとともに、当該メモリパターン信号又はロジックパターン信号のいずれか一方を選択して前記被試験デバイスに出力するパターン発生器を備え、このパターン発生器が、請求項１，２，３，４，５，６又は７に記載した本発明に係るパターン発生器からなる構成としてある。
【００４４】
このような構成からなる本発明の半導体試験装置によれば、試験対象となる被試験デバイスに対して、所定のメモリパターンとロジックパターンを選択的に印加するパターン発生器として、上述した請求項１〜７のいずれかに記載したパターン発生器を備えるようにしてある。
これにより、本発明に係るパターン発生器を用いて、ＤＢＭに割り付けられているロジックパターンを任意に選択し、所望のパターンに変換したロジックパターを用いて被試験デバイスの試験を行うことができ、単一のロジックパターンに基づいて種々異なる態様の出力パターン，繰返しパターンを容易に出力させることが可能となる。
【００４５】
従って、本発明の半導体試験装置では、パターン発生器のＤＢＭに記憶にさせるデータ量を大幅に減少させてメモリ容量を有効に使用でき、ロジックパターンの割付け作業もきわめて容易に行え、試験時間の短縮化、試験作業の簡素化，容易化を図ることが可能となる、
これにより、特に、１台のシーケンス制御部に対して複数のパターン発生部を備えるインターリーブ対応の試験装置や、複数のロジックパターンを多重化して出力する高速型のロジック混載メモリデバイスの試験に好適な半導体試験装置を実現することができる。
【発明の効果】
【００４６】
以上のような本発明のパターン発生器及び半導体試験装置によれば、半導体デバイスのロジック部に印加する所定のロジックパターンを記憶したＤＢＭを複数備えるとともに、各ＤＢＭのアドレスを指定するアドレスポインタをＤＢＭに対応して複数設け、各アドレスポインタをそれぞれ独立にシーケンス制御するシーケンス制御手段を備えることにより、ＤＢＭに記憶されたロジックパターンを任意に組み合わせて異なる態様の出力パターン，繰返しパターンを容易に出力させることができる。
これにより、ＤＢＭに記憶にさせるデータ量を大幅に減少させてＤＢＭの容量を有効に使用でき、試験時間の短縮化、試験作業の簡素化，容易化を図ることができる。
【発明を実施するための最良の形態】
【００４７】
以下、本発明に係るパターン発生器及びこのパターン発生器を備えた半導体試験装置の好ましい実施形態について、図面を参照しつつ説明する。
［第一実施形態］
まず、本発明に係るパターン発生器及びこのパターン発生器を備えた半導体試験装置の第一実施形態について、図１〜図４を参照して説明する。
図１は、本発明の第一実施形態に係る半導体試験装置に備えられるパターン発生器の構成を示すブロック図である。
【００４８】
同図に示すパターン発生器は、メモリチップ上に論理回路を搭載したロジック混載メモリデバイスに印加する試験パターンを発生させる回路である。
すなわち、本実施形態のパターン発生器は、図８に示した従来のパターン発生器の場合と同様、ロジックパターン発生用のＤＢＭ１４（１４ａ〜１４ｄ）を備えることによりロジック混載メモリデバイスの試験に対応するとともに、ＤＢＭ１４ａ〜１４ｄ及びパターン発生部（ＡＬＰＧ発生部１３ａ〜１３ｄ）を各々複数（本実施形態では４台ずつ）備えて複数のパターン信号を同時に発生させ、複数のパターン信号を多重化することにより高速試験が行えるパターン発生器を構成している。
そして、本実施形態では、複数のＤＢＭ１４ａ〜１４ｄを備えるとともに、この複数のＤＢＭ１４ａ〜１４ｄに対応して、複数のアドレスポインタ１５ａ〜１５ｄと複数のシーケンス制御手段を備え、ＤＢＭ１４ａ〜１４ｄに格納されたロジックパターンを任意の順番で発生，出力できるようにしたものである。
【００４９】
具体的には、本実施形態に係るパターン発生器は、試験対象となる図示しない被試験デバイス（ＤＵＴ）となるロジック混載メモリに印加するパターン信号を発生させるパターン発生手段１０と、パターン発生手段１０で発生されたパターン信号を選択，多重化して出力するパターン選択手段２０を備えている。
まず、パターン発生手段１０は、被試験デバイスのメモリ部に印加するパターン信号を発生するＡＬＰＧ１１と、被試験デバイスのロジック部に印加するロジックパターンを記憶したＤＢＭ１４（１４ａ〜１４ｄ）及びＤＢＭ１４から所定のロジックパターン信号を出力させるアドレスポインタ１５（１５ａ〜１５ｄ）を備えている。
【００５０】
ＡＬＰＧ（Algorithmic  Pattern  Generator：アルゴリズミックパターン発生器）１１は、半導体デバイスの試験において、被試験デバイスのメモリ部に印加するアドレス信号，データ信号等のパターン信号（本明細書では「メモリパターン信号」と言う）を一定の演算により発生させるパターン発生器である。
具体的には、本実施形態におけるＡＬＰＧ１１は、内部にマイクロプログラム（図４参照）が記憶してあり、このマイクロプログラムの実行順を決定するシーケンス制御部１２と、このシーケンス制御部１２で決定された実行順に基づき、マイクロプログラムの内容に従って被試験デバイスのメモリ部に印加するアドレス信号，データ信号等の所定のメモリパターン信号（図１に示すＡＬＰＧ  ＰＡＴ）を発生させるＡＬＰＧ発生部１３（１３ａ〜１３ｄ）を備えている。
【００５１】
ＡＬＰＧ１１に備えられるマイクロプログラムは、上述した従来のパターン発生器におけるものとほぼ同様に、シーケンス制御部１２に格納される、パターン発生のシーケンスを制御するものと、各ＡＬＰＧ発生部１３ａ〜１３ｄに格納される、発生するアドレス信号，データ信号（図１に示すＡＬＰＧ  ＰＡＴ）を制御するものに大別される（図４参照）。このマイクロプログラムのうち、シーケンスを制御する命令に従い、シーケンス制御部１２にてマイクロプログラムの実行順（内部メモリをアクセスするアドレス）が決定される。
そして、このシーケンス制御部１２で決定された実行順に従って、各ＡＬＰＧ発生部１３ａ〜１３ｄでは、各々のマイクロプログラムに基づいてメモリパターン信号を発生させるようになっている。
このシーケンス制御部１２からＡＬＰＧ発生部１３に入力される実行順を示す制御信号が、図１に示すＰＣ（Program  Counter）であり、４台あるＡＬＰＧ発生部１３ａ〜１３ｄに対して共通に分配されるようになっている。
【００５２】
そして、本実施形態では、複数の各ＡＬＰＧ発生部１３ａ〜１３ｄに、対応するアドレスポインタ１５ａ〜１５ｄのアドレス信号の発生シーケンスを制御するマイクロプログラムが格納してある。
図１１に示した従来のマイクロプログラムの例では、アドレスポインタの制御命令（ＳＥＴｎ  ＩＮＣ）は複数のアドレスポインタに対して共通（単一）で、シーケンス制御部１１２に格納されるシーケンス制御用の命令として、“：”の左側に記述していた（図１１参照）。これに対して、本実施形態では、図４に示すように、各々のＡＬＰＧ発生部１３ａ〜１３ｄに対する独立の命令として、“：”の右側に記述するようにしてある。
図４に示す例では、４台のアドレスポインタ１５ａ〜１５ｄに対応して、一つのシーケンス制御用の命令（「ＩＤＸＩ１  ２３」，「ＮＯＰ」等）に対して、“：”の右側の上から、４台のＡＬＰＧ発生部１３ａ〜１３ｄ（１st，２nd，３rd，４th）用の各命令が記述されるようになっている。
これにより、複数のアドレスポインタ１５ａ〜１５ｄは、対応するＡＬＰＧ発生部１３ａ〜１３ｄのマイクロプログラムに従い、各々独立にシーケンス制御されることになる。従って、後述するように、ＤＢＭ１４ａ〜１４ｄ（１st〜４th）各々について、全アドレスに割り付けられているロジックパターンから任意の一パターンを他のＤＢＭと無関係に発生させることが可能となる。
【００５３】
さらに、各ＡＬＰＧ発生部１３ａ〜１３ｄに格納されるマイクロプログラムには、後述するパターン選択手段２０のＤＢＭパターン選択部２１におけるパターン選択を制御する選択信号を示すマイクロプログラムが記述してある。
図４に示すように、本実施形態では、ＡＬＰＧ発生部１３ａ〜１３ｄに格納されるマイクロプログラムにおいて、４台のアドレスポインタ１５ａ〜１５ｄに対応して、各アドレスポインタ１５ａ〜１５ｄの命令の右側に、選択信号を示す命令（ＰＴＳ  ０〜ＰＴＳ  ３）が記述されるようになっている。
【００５４】
このマイクロプログラムによって制御されることで、各ＡＬＰＧ発生部１３ａ〜１３ｄから出力される各選択信号は、ＤＢＭパターン選択部２１の所定の入力端子に入力され、対応する所定の出力端子ＤＢＰＡＴＣ１〜４（図１参照）を選択し、選択した出力端子から所定のロジックパターン信号を出力させるようになっている。
具体的には、以下の表１に示すように、ＡＬＰＧ発生部１stから出力されるＰＴＳ  １st信号はＤＢＰＡＴＣ  １に、ＡＬＰＧ発生部２ndから出力されるＰＴＳ  ２nd信号はＤＢＰＡＴＣ  ２に、ＡＬＰＧ発生部３rdから出力されるＰＴＳ  ３rd信号はＤＢＰＡＴＣ  ３に、また、ＡＬＰＧ発生部４thから出力されるＰＴＳ  ４th信号はＤＢＰＡＴＣ  ４に、それぞれ対応している。
【００５５】
【表１】
2005077159.tif 000003
【００５６】
そして、各ＡＬＰＧ発生部１st〜４thからそれぞれ出力されるＰＴＳ信号が示す信号内容に応じて、ＤＢＭパターン選択部２１では、ＤＢＭ１４ａ〜１４ｄ（１st〜４th）から入力されるロジックパターン信号（ＤＢＭ  ＰＡＴ  １st〜４th）の中から、所定のロジックパターン信号を選択するようになっている。
具体的には、以下の表２に示すように、ＰＴＳ信号が“０”の場合には、ＤＢＰＡＴＣ  ｎにＤＢＭ  ＰＡＴ  １st（ＤＢＭ  １st）を、ＰＴＳ信号が“１”の場合には、ＤＢＰＡＴＣ  ｎにＤＢＭ  ＰＡＴ  ２nd（ＤＢＭ  ２nd）を、ＰＴＳ信号が“２”の場合には、ＤＢＰＡＴＣ  ｎにＤＢＭ  ＰＡＴ３rd（ＤＢＭ  ３rd）を、また、ＰＴＳ信号が“３”の場合には、ＤＢＰＡＴＣ  ｎにＤＢＭ  ＰＡＴ４th（ＤＢＭ  ４th）を選択し、該当する出力端子（ＤＢＰＡＴＣ  １〜４）から出力させるようになっている。
【００５７】
【表２】
2005077159.tif 000004
【００５８】
このように、ＤＢＭ１４ａ〜１４ｄ（１st〜４th）から発生するロジックパターン信号（ＤＢＭ  ＰＡＴ  １st〜４th）を選択する選択信号を、各ＤＢＭ１４ａ〜１４ｄそれぞれに独立に割り当てることで、ＤＢＭパターン選択部２１において、各ロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜４th）の中から任意の一つを選択することができ、かつ、選択したロジックパターン信号を任意の出力端子（ＤＢＰＡＴＣ  １〜４）から出力させることができる。
これにより、本実施形態では、複数のＤＢＭ１４ａ〜１４ｄで同時に発生されたロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜４th）を任意の順に並び替えることが可能となる。
そして、任意の順に並び替えられたロジックパターン信号は、後述するように、選択多重化部２２で、ＤＢＰＡＴＣ  １→ＤＢＰＡＴＣ  ２→ＤＢＰＡＴＣ  ３→ＤＢＰＡＴＣ  ４（１st→２nd→３rd→４th）の順で多重化され、高速パターン信号として出力されることになる。
【００５９】
ＤＢＭ１４（１４ａ〜１４ｄ）は、被試験デバイスのロジック部に印加する所定のロジックパターンを記憶した記憶手段であり、高速デバイスに対応するため、ＡＬＰＧ発生部１３と同様、複数のＤＢＭ１４、本実施形態では４台のＤＢＭ１４ａ〜１４ｄ（１st〜４th）が搭載されている。
アドレスポインタ１５は、各ＤＢＭ１４ａ〜１４ｄから出力されるパターン信号の発生を制御するアドレス信号（図１に示すＤＢＭ  ＡＤ）を出力する。
ここで、アドレスポインタ１５は、本実施形態のパターン発生器では複数（４台）のＤＢＭ１４ａ〜１４ｄに対応して、４台のアドレスポインタ１５ａ〜１５ｄが備えられており（図１参照）、上述したＡＬＰＧ発生部１３ａ〜１３ｄに格納されたマイクロプログラムに従い、各アドレスポインタ１５ａ〜１５ｄがそれぞれ独立して、アドレス信号を出力させるようにシーケンス制御される。
【００６０】
具体的には、各アドレスポインタ１５ａ〜１５ｄは、アドレスのインクリメント，任意データのセット等の演算が可能で、本実施形態では、インクリメント及び任意データのセットが行えるようになっており、そのためのマイクロプログラムによる命令が、図１のＩＮＣ，ＳＥＴで示してある。
そして、ロジックパターンの発生時には、アドレスポインタ１５ａ〜１５ｄから出力されるアドレス信号（図１に示すＤＢＭ  ＡＤ）が示す各ＤＢＭ１４ａ〜１４ｄのアドレスに記憶されたロジックパターンが、マイクロプログラムに基づく所定のシーケンスに従って発生され（図１に示すＤＢＭ  ＰＡＴ）、パターン選択手段２０に入力されることになる。
【００６１】
パターン選択手段２０は、ＤＢＭパターン選択部（図１に示すＤＢＭ  ＰＡＴ選択部）２１及び選択多重化部２２を備えている。
ＤＢＭパターン選択部２１は、複数のＤＢＭ１４ａ〜１４ｄから出力されたロジックパターン信号を入力するとともに、ＡＬＰＧ発生部１３ａ〜１３ｄから出力される選択信号（ＰＴＳ）を入力する。
そして、上述した選択信号の内容に基づいて（表１及び表２参照）、対応する出力端子（ＤＢＰＡＴＣ  １〜４）に、選択された所定のロジックパターン信号（ＤＢＭ  ＰＡＴ  １st〜４th）を出力するようになっている。
本実施形態では、４台のＤＢＭ１４ａ〜１４ｄ及び４台のＡＬＰＧ発生部１３ａ〜１３ｄに対応して、ＤＢＭパターン選択部２１は、４つの入力端子と４つの選択信号端子、及び４つの出力端子（ＤＢＰＡＴＣ  １〜４）を備えている。
【００６２】
このようなＤＢＭパターン選択部２１により、ＤＢＭ１４ａ〜１４ｄで発生されたロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜４th）は、任意の信号が任意の順に並び替えられて出力され、選択多重化部２２で、ＤＢＰＡＴＣ  １→ＤＢＰＡＴＣ  ２→ＤＢＰＡＴＣ  ３→ＤＢＰＡＴＣ  ４（１st→２nd→３rd→４th）の順で多重化されることになる。
すなわち、本実施形態では、選択多重化部２２におけるパターン信号の多重化順が、ＤＢＭパターン選択部２１におけるパターン信号の選択によって決定され、複数のロジックパターン信号が所望の順に多重化されて高速パターン信号に変換されるようになっている。
【００６３】
選択多重化部２２は、ＡＬＰＧ発生部１３から出力されるパターン信号（メモリパターン信号）と、ＤＢＭ１４から出力されるパターン信号（ロジックパターン信号）をそれぞれ入力し、いずれか一方のパターン信号（メモリパターン信号又はロジックパターン信号）を選択するとともに、選択したパターン信号を多重化して多重パターン信号として出力する多重化部である。
具体的には、本実施形態の選択多重化部２２は、ＡＬＰＧ発生部１３ａ〜１３ｄから出力された４つのメモリパターン信号（図１に示すＡＬＰＧ  ＰＡＴ  １st〜４th）と、ＤＢＭ１４ａ〜１４ｄから出力され、ＤＢＭパターン選択部２１で任意に選択された４つのロジックパターン信号（図１に示すＤＢＭ  ＰＡＴ  １st〜４th）を入力し、半導体試験装置のチャンネル毎にＡＬＰＧ／ＤＢＭどちらかのパターンを選択する。
【００６４】
そして、選択多重化部２２は、選択したいずれかのパターン信号（メモリパターン信号又はロジックパターン信号）を、ＡＬＰＧ発生部１３又はＤＢＭ１４の１st→２nd→３rd→４thの順に多重化することにより４倍の高速パターン信号に変換するようになっている。
この高速パターン信号が、図示しない被試験デバイスに印加され、所定の機能試験やロジック試験が行われることになる。
なお、選択多重化部２２におけるチャンネル毎のＡＬＰＧ／ＤＢＭのパターン選択制御は、モードレジスタ等により、パターン発生開始前に指定されるのが一般的である。
【００６５】
次に、以上のような構成からなる本実施形態に係るパターン発生器のＤＢＭ１４ａ〜１４ｄにおけるロジックパターンの具体的な割付け例を、図２を参照して説明する。
図２は、本実施形態に係るパターン発生器のＤＢＭにおけるロジックパターンの格納状態を示す説明図である。
本実施形態に係るパターン発生器では、上述したように、独立のシーケンス制御により動作するアドレスポインタ１５ａ〜１５ｄと、任意のロジックパターン信号を選択して並び替えできるＤＢＭパターン選択部２１を備えることにより、ＤＢＭ１４ａ〜１４ｄへのロジックパターンの割付けは、発生パターン，繰返しパターンに拘束されることなく、任意のＤＢＭ１４ａ〜１４ｄに対して任意のロジックパターンを割り付けることが可能で、例えば、図２に示すような割り付けをすることができる。
【００６６】
同図に示す割り付け例は、上述した従来のパターン発生器と対比させるために、図９に示した繰返しパターンを発生させる場合のロジックパターンの割付け例となっている。図９に示したロジックパターンは、ＤＢＭに格納されたＰＡＴ１〜ＰＡＴ９７を１１回繰り返し発生させ、その後、ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ発生させる場合である。
このようなパターンを発生させるために、本実施形態では、４台のＤＢＭ１４ａ〜１４ｄ（１st〜４th）のメモリ領域にＰＡＴ０〜ＰＡＴ１１１までのロジックパターンを割り付けるようにしてあり、まず、ＤＢＭ１４ａ〜１４ｄのAddress０〜Address２７には、単純に、ＤＢＭ  １stのAddress＝０にＰＡＴ０，ＤＢＭ  ２ndのAddress＝０にＰＡＴ１，ＤＢＭ  ３rdのAddress＝０にＰＡＴ２．．．というように、ＰＡＴ０〜ＰＡＴ１１０まで割り付けてある。
【００６７】
そして、このような割付けを行った場合に、ＤＢＭ  １st〜４thの各アドレスに割り付けられているロジックパターン（ＰＡＴ０〜ＰＡＴ１１０）から、任意の二パターン以上を同時に発生させる必要があるのは、パターンの繰り返しによってＰＡＴ９７からＰＡＴ１に戻る場合である（図９参照）。
従って、図２に示す例では、ＰＡＴ９７を実行した後、ＰＡＴ１に戻るシーケンスを想定して、Address＝２８において、ＤＢＭ  ２ndにＰＡＴ９７，ＤＢＭ  ３rdにＰＡＴ１，ＤＢＭ  ４thにＰＡＴ２，ＤＢＭ  １stにＰＡＴ３を割り付けるようにしてある。
このようにし、本実施形態に係るＤＢＭ１４では、図９に示したロジックパターンを発生させるために、従来のパターン発生器のＤＢＭ１１４においてAddress＝０〜１０１のメモリ領域を使用して格納していたロジックパターンを、Address＝０〜２８のメモリ領域のみで格納することができ、ＤＢＭ１４に格納すべきパターンデータ量を大幅に削減できることになる。
【００６８】
次に、以上のような割付を行ったＤＢＭ  １st〜４thのロジックパターンを、ＤＢＭパターン選択部２１を介して図９に示したロジックパターンとして発生させる場合のアドレスポインタ及び選択信号（ＰＴＳ）の動作について、図３を参照しつつ説明する。
図３は、本実施形態に係るパターン発生器におけるロジックパターンの発生態様の一例を示す説明図であり、（ａ）はパターン選択信号で選択される各データ・バッファ・メモリのロジックパターンの動きを、（ｂ）はアドレスポインタで指定される各データ・バッファ・メモリのアドレスの動きを示している。
【００６９】
まず、図２に示すようなロジックパターン割付けを行ったＤＢＭ  １st〜４thを使用して図９に示すロジックパターンを発生させる場合に、ＤＢＭパターン選択部２１の選択制御により任意の二パターン以上を同時に発生させる必要があるのは、ＰＡＴ１〜９７の繰返しにおいてＰＡＴ９７→ＰＡＴ１に戻る場合である（図９参照）。このＰＡＴ９７→ＰＡＴ１に戻る場合のＤＢＭパターン選択部２１の出力端子からの出力パターン（ＤＢＰＡＴＣ  １〜４）の発生順としては、下記の表３に示す３通りがある。
【００７０】
【表３】
2005077159.tif 000005
【００７１】
そして、この３通りの発生順を図２に示す割付け例で実行させるには、下記の表４に示すパターンの組合せにより可能となる（図２参照）。すなわち、下記の表４のＩ〜IIIに示すように各ＤＢＭ  １st〜４thから発生したＤＢＭ  ＰＡＴ  １st〜４thをＤＢＭパターン選択部２１に入力し、ＰＴＳ  １st〜４th信号により、表３のＩ〜IIIに示すように並び替えて、ＤＢＰＡＴＣ  １〜４を出力させるようにすれば良い。なお、表４中、各ＰＡＴの後ろの括弧内の数字は、当該ＰＡＴのＤＢＭのアドレスを示している。
【００７２】
【表４】
2005077159.tif 000006
【００７３】
以上のような繰返しパターンを考慮して、図２に示す割付を行ったＤＢＭ  １st〜４thから図９に示すロジックパターンを発生させるには、まず初期条件として、４台のアドレスポインタ１st〜４thのすべてのアドレスポインタを“０”としておく。
そして、この状態から全アドレスポインタを２３まで一つずつを加算（インクリメント）していく。これにより、図３（ａ）に示すように、４台のＤＢＭ  １st〜４thから、順番にＰＡＴ０〜９５までのロジックパターンを発生させることができる。
なお、この間は、ＤＢＭ  １st→２nd→３rd→４thの順にパターンが多重化されるので、ＤＢＭパターン選択部２１に入力する選択信号は、ＰＴＳ  １st＝０，ＰＴＳ  ２nd＝１，ＰＴＳ  ３rd＝２，ＰＴＳ  ４th＝３としておく。
これにより、ＤＢＭパターン選択部２１では、ＤＢＰＡＴＣ  １に対してＤＢＭ  ＰＡＴ１st，ＤＢＰＡＴＣ  ２に対してＤＢＭ  ＰＡＴ２nd，ＤＢＰＡＴＣ  ３に対してＤＢＭ  ＰＡＴ３rd，ＤＢＰＡＴＣ  ４に対してＤＢＭ  ＰＡＴ４thを選択することができ、出力されたＤＢＭ  ＰＡＴ  １st〜４thを、ＤＢＭ  １st→２nd→３rd→４thの順で多重化することができる。
【００７４】
ＰＡＴ９５が実行された次は、アドレスポインタは２４となり、ＰＡＴ９７〜ＰＡＴ１への戻りを含む、１回目（Ｒ１）から２回目（Ｒ２）への繰返しとなる（図３（ａ）及び（ｂ）参照）。
具体的には、ＤＢＭパターン選択部２１の出力ＤＢＰＡＴＣ  １→ＤＢＰＡＴＣ  ２→ＤＢＰＡＴＣ  ３→ＤＢＰＡＴＣ  ４として、ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ１→ＰＡＴ２のパターンを発生させる必要があり、これは、上記表３に示したIIの場合にあたる。
図２に示すように、ＰＡＴ９６はＤＢＭ  １stのAddress＝２４に、ＰＡＴ９７はＤＢＭ  ２ndのAddress＝２４に割り付けられている。
また、ＰＡＴ９７→ＰＡＴ１の繰り返しを考慮して、ＰＡＴ１はＤＢＭ  ３rdのAddress＝２８に、また、ＰＡＴ２はＤＢＭ  ４thのAddress＝２８に割り付けられている。
従って、各ＤＢＭ１st〜４thのアドレスポインタを、１st＝（２４），２nd＝（２４），３rd＝（２８），４th＝（２８）と動作させることにより（表４のII参照）、ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ１→ＰＡＴ２のパターンを発生させることができる（図３（ａ）及び（ｂ）参照）。
【００７５】
これにより、ＰＡＴ１〜ＰＡＴ９７の１回目（Ｒ１）の繰返しが終了し、ＰＡＴ２までが発生されたので、次は、２回目（Ｒ２）の繰返しとなり、ＰＡＴ３→ＰＡＴ４→ＰＡＴ５→ＰＡＴ６の順に発生させる必要がある。
図２に示すように、ＰＡＴ３はＤＢＭ４  thのAddress＝０に、ＰＡＴ４はＤＢＭ  １stのAddress＝１に、ＰＡＴ５はＤＢＭ  ２ndのAddress＝１に、またＰＡＴ６はＤＢＭ  ３rdのAddress＝１に割り付けられている。
従って、各ＤＢＭ１st〜４thのアドレスポインタを、１st＝（１），２nd＝（１），３rd＝（１），４th＝（０）とし、ＰＴＳ  １st＝３，ＰＴＳ  ２nd＝０，ＰＴＳ  ３rd＝１，ＰＴＳ  ４th＝２とすることにより、ＤＢＭパターン選択部２１のＤＢＰＡＴＣ  １からＤＢＭ  ＰＡＴ  ４thのＰＡＴ３を，ＤＢＰＡＴＣ  ２からＤＢＭ  ＰＡＴ  １stのＰＡＴ４を，ＤＢＰＡＴＣ  ３からＤＢＭ  ＰＡＴ  ２ndのＰＡＴ５を，ＤＢＰＡＴＣ  ４からＤＢＭ  ＰＡＴ  ３rdのＰＡＴ６を出力することができる。
これにより、選択多重化部２２は、ＤＢＭ４th→１st→２nd→３rdの順で、ＰＡＴ３→ＰＡＴ４→ＰＡＴ５→ＰＡＴ６のパターンを多重化することができることになる。
【００７６】
ここまでで、ＰＡＴ９７→ＰＡＴ１の戻りを含む１回目（Ｒ１）と２回目（Ｒ２）の繰返しの間に、表３のIIに示す動作を実行することにより、Address＝０に戻った場合のＤＢＭ３rdに相当するＰＡＴ２まで実行し、その次に、ＤＢＭ  ４thのAddress＝０→ＤＢＭ  １stのAddress＝１→ＤＢＭ  ２ndのAddress＝１→ＤＢＭ  ３rdのAddress＝１と実行したものである。
従って、これ以降は、図３に示すように、ＤＢＭ  １st〜４thまでの全アドレスポインタを同時に加算していき、１st＝（２３），２nd＝（２３），３rd＝（２３），４th＝（２２）まで実行し、ＰＡＴ９４まで発生させることができる。
そして、その次が、図３（ａ）に示すように、ＰＡＴ９７→ＰＡＴ１の戻りを含む、２回目（Ｒ２）から３回目（Ｒ３）への繰返しとなる場合である。
ここでは、図３（ａ）に示すように、ＰＡＴ９５→ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ１の順に発生する場合で、上記表３のIIIの場合にあたる。
この場合には、アドレスポインタを、ＤＢＭ  １st＝（２４），２nd＝（２４），３rd＝（２８），４th＝（２３）とすることにより（表４のIII参照）、ＰＡＴ９５→ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ１の順にパターンを発生させることができる。
なお、この２回目（Ｒ２）の繰返しの間は、常にＤＢＭ  ４th→１st→２nd→３rdの順にパターンを多重化するため、図３（ｂ）に示すように、ＰＴＳ  １st＝３，ＰＴＳ  ２nd＝０，ＰＴＳ  ３rd＝１，ＰＴＳ  ４th＝２としておく。
【００７７】
これにより、ＰＡＴ１〜ＰＡＴ９７の２回目（Ｒ２）の繰返しが終了し、３回目（Ｒ３）の繰返しのＰＡＴ１まで実行されたことになり、次は、３回目（Ｒ３）の繰返しで、ＰＡＴ２→ＰＡＴ３→ＰＡＴ４→ＰＡＴ５の順に発生させる必要がある。
すなわち、３回目（Ｒ３）の繰返しでは、ＤＢＭ  ３rdが先頭となるので、アドレスポインタは、ＤＢＭ  １st＝（１），２nd＝（１），３rd＝（０），４th＝（０）とし、ＤＢＭ  ３rd→４th→１st→２ndの順にパターンを多重化するため、ＰＴＳ  １st＝２，ＰＴＳ  ２nd＝３，ＰＴＳ  ３rd＝０，ＰＴＳ  ４th＝１とする。
ここから、ＤＢＭ  １st〜４thの全アドレスポインタを同時に加算していき、１st＝（２４），２nd＝（２４），３rd＝（２３），４th（２３）まで実行する。
ここまでで、ＰＡＴ９７まで発生することになり、３回目（Ｒ３）の繰返しが終了した状態である。すなわち、次は、４回目（Ｒ４）の繰返しの開始であり、ＰＡＴ１→ＰＡＴ２→ＰＡＴ３→ＰＡＴ４の順に発生させる必要がある。
【００７８】
図２に示すように、ＤＢＭ  ２ndのAddress＝０には、ＰＡＴ１が割り付けてあるので、このＤＢＭ  ２ndのＰＡＴ１が先頭となるようにして、アドレスポインタを１st＝（１），２nd＝（０），３rd＝（０），４th＝（０）とし、ＤＢＭ  ２nd→３rd→４th→１stの順にパターンを多重化するため、ＰＴＳ１st＝１，ＰＴＳ２nd＝２，ＰＴＳ３rd＝３，ＰＴＳ４th＝０とする（図３（ａ）参照）。
これにより、ＤＢＭ  ２nd→ＤＢＭ  ３rd→ＤＢＭ  ４th→ＤＢＭ  １stの順に、ＰＡＴ１→ＰＡＴ２→ＰＡＴ３→ＰＡＴ４のパターンを発生させることができる。
以後、全アドレスポインタを同時に加算していき、１st＝（２４），２nd＝（２３），３rd＝（２３），４th＝（２３）まで実行し、ＰＡＴ９６まで発生させる。
この場合、次がＰＡＴ９７→ＰＡＴ１の戻りを含む、４回目（Ｒ４）から５回目（Ｒ５）への繰返しとなる場合である。
ここでは、ＰＡＴ９６まで発生されているので、次はＰＡＴ９７→ＰＡＴ１→ＰＡＴ２→ＰＡＴ３の順に発生する場合で、上記表３のＩの場合にあたる。
この場合には、アドレスポインタを、ＤＢＭ  １st＝（２８），２nd＝（２４），３rd＝（２８），４th＝（２８）とすることにより（表４のＩ参照）、ＤＢＭ  ２nd→ＤＢＭ  ３rd→ＤＢＭ  ４th→ＤＢＭ  １stの順に、ＰＡＴ９７→ＰＡＴ１→ＰＡＴ２→ＰＡＴ３のパターンを発生させることができる。
なお、この４回目（Ｒ４）の繰返しの間は、常にＤＢＭ  ２nd→３rd→４th→１stの順にパターンを多重化するため、図３（ｂ）に示すように、ＰＴＳ  １st＝１，ＰＴＳ  ２nd＝２，ＰＴＳ  ３rd＝３，ＰＴＳ  ４th＝０としておく。
【００７９】
ここまでの動作で、ロジックパターンにおける繰返し動作が４回実行され（Ｒ１〜Ｒ４）、５回目（Ｒ５）のＰＡＴ３まで発生された状態である。
すなわち、次は、５回目（Ｒ５）の繰返しとなり、ＰＡＴ４→ＰＡＴ５→ＰＡＴ６→ＰＡＴ７の順に発生させる必要がある。
ここで、図２に示すように、ＤＢＭ  １stのAddress＝１には、ＰＡＴ４が割り付けられており、このＤＢＭ  １stのＰＡＴ４が先頭となるようにして、アドレスポインタを１st＝（１），２nd＝（１），３rd＝（１），４th＝（１）とし、ＤＢＭ  １st→２nd→３rd→４thの順にパターンを多重化するため、ＰＴＳ１st＝０，ＰＴＳ２nd＝１，ＰＴＳ３rd＝２，ＰＴＳ４th＝３とする。
これは、１回目（Ｒ１）の繰り返しの２行目で実行したものと同じものとなる。
従って、５回目以降（Ｒ５〜Ｒ１１）の繰返しは、１〜４回目（Ｒ１〜Ｒ４）の繰返しと同様となり、Address０〜２８に割り付けられたロジックパターンによって、ＰＡＴ１〜ＰＡＴ９７を１１回繰り返して実行することができるようになる（図３（ｂ）参照）。
【００８０】
ＰＡＴ１〜ＰＡＴ９７を１１回繰り返した後は、ＰＡＴ９８〜ＰＡＴ１１０を１回ずつの実行となるが、図２に示すように、ＤＢＭ  ３rdのAddress＝２４以降には、順番にＰＡＴ９８，ＰＡＴ９９，ＰＡＴ１００．．．が割り付けられている。
従って、ＤＢＭ  ３rdのＰＡＴ９８が先頭となるようにして、アドレスポインタを１st＝（２５），２nd＝（２５），３rd＝（２４），４th＝（２４）とし、ＤＢＭ  ３rd→４th→１st→２ndの順にパターンを多重化するため、ＰＴＳ  １st＝２，ＰＴＳ  ２nd＝３，ＰＴＳ  ３rd＝０，ＰＴＳ  ４th＝１とする（図３（ａ）参照）。
これにより、ＤＢＭ  ３rd→ＤＢＭ  ４th→ＤＢＭ  １st→ＤＢＭ  ２ndの順に、ＰＡＴ９８→ＰＡＴ９９→ＰＡＴ１００→ＰＡＴ１０１のパターンを発生させることができる。
以後、全アドレスポインタを同時に加算していき、１st＝（２７），２nd＝（２７），３rd＝（２６），４th＝（２６）まで実行し、ＰＡＴ１０７まで発生させる。
【００８１】
最後は、ＰＡＴ１０８→ＰＡＴ１０９→ＰＡＴ１１０の順に発生させる必要があり、Address＝２７には、ＤＢＭ  １st→２nd→３rdの順にＰＡＴ１０８→ＰＡＴ１０９→ＰＡＴ１１０が割り付けられている。
従って、ＤＢＭ  １stが先頭となるようにして、アドレスポインタを１st＝（２７），２nd＝（２７），３rd＝（２７）とし、ＤＢＭ  １st→２nd→３rdの順にパターンを多重化させるため、ＰＴＳ１st＝０，ＰＴＳ２nd＝１，ＰＴＳ３rd＝２とする（図３（ａ）参照）。
これにより、ＰＡＴ１０８→ＰＡＴ１０９→ＰＡＴ１１０の順にパターンが発生されることになる。
以上により、図９に示したＰＡＴ１〜ＰＡＴ９７を１１回繰り返し発生させ、その後、ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ発生させるロジックパターンの実行が完了する。
【００８２】
以上のようにして、被試験デバイスに印加する所定のロジックパターンをＤＢＭから発生させるアドレスポインタ及び選択信号の動作は、上述したように、ＡＬＰＧ１１のシーケンス制御部１２及びＡＬＰＧ発生部１３ａ〜１３ｄに備えられるマイクロプログラムで実現することができる。
図４は、本実施形態のパターン発生器に備えられるマイクロプログラムの一例を示す説明図である。
図４中、“：”で区切られる左側が、シーケンス制御部１２に格納されるシーケンス制御用のマイクロプログラムであり、“：”の右側は、各ＡＬＰＧ発生部１３ａ〜１３ｄにそれぞれ格納されるマイクロプログラムであり、一つのシーケンス制御用のマイクロプログラムに対して、四つのＡＬＰＧ発生部用のマイクロプログラムが記述されるようになっている。
【００８３】
図４に示すマイクロプログラムでは、一つのシーケンス制御用の命令に対して、“：”の右側の上から１st，２nd，３rd，４thの各ＡＬＰＧ発生部用の命令が独立に記述されるようになっている。
ここで、図１１に示した従来のマイクロプログラムの例では、アドレスポインタの制御命令（ＳＥＴｎ  ＩＮＣ）は複数のアドレスポインタに共通で、シーケンス制御用の命令として“：”の左側に記述されていたのに対し、本実施形態では、各ＡＬＰＧ発生部用がそれぞれ独立の命令として、“：”の右側に記述されるようになっている。
すなわち、本実施形態では、各ＡＬＰＧ発生部用のマイクロプログラム中に、アドレスポインタのシーケンス制御命令及び選択信号（ＰＴＳ）の制御命令をそれぞれ独立して記述するようになっている。
なお、ＡＬＰＧ発生部用のマイクロプログラムはアドレスポインタの動作に無関係なので、図４に示すマイクロプログラムでは記述を省略してある。
【００８４】
具体的には、図４に示すマイクロプログラムでは、初期条件として、１st〜４thすべてのアドレスポインタを“０”としておき、最初のＩＤＸＩ２３の右側には、ＩＮＣ命令を四つ記述してある。これにより、複数の全アドレスポインタは同時に加算されていき、２３まで進むことになる。
そして、次のＮＯＰ命令により、アドレスポインタは、それぞれ２４，２４，２８，２８にセットされる。
また、１st〜４thの各アドレスポインタについての命令とともに、アドレスポインタに対応するＤＢＭのパターン信号を選択する選択信号（ＰＴＳ）を示す所定の命令（ＰＴＳ０〜３）が記述される。
以後、同様にしてマイクロプログラムを記述することにより、上述したＰＡＴ１〜ＰＡＴ９７を１１回繰り返した後ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ実行するロジックパターン（図３参照）を発生させることができるようになる。
【００８５】
以上説明したように、本実施形態に係るパターン発生器及びこのパターン発生器を備えた半導体試験装置によれば、ロジックパターンを記憶した複数（４台）のＤＢＭ１４ａ〜１４ｄを備えるとともに、各ＤＢＭ１４ａ〜１４ｄに対してそれぞれアドレスポインタ１５ａ〜１５ｄを備え、各アドレスポインタ１５ａ〜１５ｄに対するインクリメント，任意データのセット（ＳＥＴ，ＩＮＣ）等の制御を、対応する複数のＡＬＰＧ発生部１３ａ〜１３ｄにおけるマイクロプログラムで制御するようにしてある。
【００８６】
これにより、複数のアドレスポインタ１５ａ〜１５ｄは、各々で独立に制御されることになり、複数のＤＢＭ１５ａ〜１５ｄの各アドレスにそれぞれ割り付けられているロジックパターンの中から、任意の一パターンを他のＤＢＭとは無関係に、独立して発生させることが可能となる。
従って、本実施形態に係るパターン発生器を搭載した半導体試験装置では、複数のＤＢＭ１５ａ〜１５ｄに記憶されたロジックパターンを任意に組み合わせて異なる態様の出力パターン，繰返しパターンを容易に出力させることができ、ＤＢＭにロジックパターンを割り付ける変換作業も容易に行えるようなり、試験時間の短縮化、試験作業の簡素化，容易化を図ることができる、
【００８７】
そして、本実施形態に係るパターン発生器では、複数のＤＢＭ１４ａ〜１４ｄで発生されるパターン信号の中から、任意の信号を選択するＤＢＭパターン選択部２１を備えるとともに、このＤＢＭパターン選択部２１による選択を、各ＤＢＭ１４ａ〜１４ｄに対応するＡＬＰＧ発生部１３ａ〜１３ｄにおけるマイクロプログラム（ＰＴＳ）で制御するようにしてある。
これにより、ＤＢＭパターン選択部２１では、複数のＤＢＭ１４ａ〜１４ｄで発生されたロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜ＤＢＭ  ＰＡＴ４th）の中から、任意の一つを選択できるとともに、複数のＤＢＭ１４ａ〜１４ｄで同時に発生されたロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜ＤＢＭ  ＰＡＴ４th）を任意の順に並び替えることができるようになる。
【００８８】
従って、本実施形態に係るパターン発生器を搭載した半導体試験装置では、ＤＢＭ１４ａ〜１４ｄ（１st〜４th）に割り付けられているロジックパターンを任意に選択して、所望のロジックパターン変換して出力することができ、例えば、ＤＢＭ１４に格納された単一のロジックパターンに基づいて種々異なる態様の出力パターン，繰返しパターンを容易に出力させることも可能となり、ＤＢＭ１４に記憶にさせるデータ量を大幅に減少させてＤＢＭのメモリ容量を有効に使用でき、ロジックパターンの割付け作業もきわめて容易に行え、試験時間の短縮化、試験作業の簡素化，容易化を図ることができるようになる。
これにより、特に、１台のシーケンス制御部に対して複数のパターン発生部を備えるインターリーブ対応のパターン発生器や、複数のロジックパターンを多重化して出力する高速型のロジック混載メモリデバイスの試験に好適なパターン発生器及び半導体試験装置を実現することができる。
【００８９】
［第二実施形態］
次に、本発明に係るパターン発生器及び半導体試験装置の第二実施形態について、図５〜図７を参照しつつ説明する。
図５は、本発明の第二実施形態に係る半導体試験装置に備えられるパターン発生器の構成を示すブロック図である。
同図に示す本実施形態のパターン発生器は、上述した第一実施形態の変形実施形態であり、第一実施形態におけるＤＢＭパターン選択部２１を省略したものである。
従って、その他の構成部分は、第一実施形態と同様となっており、同様の構成部分については、図中で第一実施形態と同一符号を付し、詳細な説明は省略する。
【００９０】
具体的には、本実施形態に係るパターン発生器は、図５に示すように、第一実施形態に係るパターン発生器と同様、シーケンス制御部１２及び複数のＡＬＰＧ発生部１３ａ〜１３ｄを有するＡＬＰＧ１１と、複数のＤＢＭ１４ａ〜１４ｄ及び対応するアドレスポインタ１５ａ〜１５ｄとを備えたパターン発生部１０と、パターン発生部１０から入力されるメモリパターン信号及びロジックパターン信号を入力し、いずれかのパターン信号を選択し多重化して出力する選択多重化部２２を備えたパターン選択部２０とからなる。
そして、本実施形態のパターン選択部２０は、ＤＢＭ１４ａ〜１４ｄから入力される複数のロジックパターン信号から任意の信号を選択可能なＤＢＭパターン選択部２１（図１参照）は備えていない。
【００９１】
このような構成からなる本実施形態のパターン発生器では、ＤＢＭパターン選択部２１によるロジックパターン信号（ＤＢＭ  ＰＡＴ  １st〜４th）の並び替えが行われないため、各ＤＢＭ１４ａ〜１４ｄにおけるロジックパターンの格納方法を第一実施形態の場合と異ならせている。
具体的には、図６に示すように、４台の各ＤＢＭ１４ａ〜１４ｄ（１st〜４th）のメモリ領域をそれぞれ容量方向に四分割してあり、分割した各領域を下位（又は上位）から、領域“０”，領域“１”，領域“２”，領域“３”と割り当て、この各領域をＡＬＰＧ発生部１３ａ〜１３ｄから出力される選択信号（ＰＴＳ）で選択できるようになっている。
【００９２】
すなわち、本実施形態では、ＡＬＰＧ発生部１３ａ〜１３ｄのマイクロプログラムでシーケンス制御される選択信号（ＰＴＳ）が、対応するＤＢＭ１４ａ〜１４ｄに入力されるようになっており、このＰＴＳの内容に応じて、各ＤＢＭ１４ａ〜１４ｄの分割されたメモリ領域が選択できるようになっている。
本実施形態では、メモリ領域を“０〜３”の四領域に分割してあり、ＤＢＭ１４ａ〜１４ｄにＰＴＳ＝０〜３を入力することで、対応する領域“０〜３”を選択，指定できるようにしてある。
すなわち、ＰＴＳ＝０の場合は領域“０”，ＰＴＳ＝１の場合の領域“１”，ＰＴＳ＝２の場合の領域“２”，ＰＴＳ＝３の場合の領域“３”が選択されるようになっている。
【００９３】
そして、４台の各ＤＢＭ１４ａ〜１４ｄ（１st〜４th）の対応する領域には、それぞれ所定の同じロジックパターンが割り付けてある。
具体的には、図６に示すように、領域“０”（ＰＴＳ＝０）には、ＤＢＭ１st〜４thのAddress＝０〜２７に、ＰＡＴ０，ＰＡＴ４，ＰＡＴ８．．．ＰＡＴ１０８が順番に割り付けてある。
領域“１”（ＰＴＳ＝１）には、ＤＢＭ１st〜４thのAddress＝０〜２７に、ＰＡＴ１，ＰＡＴ５，ＰＡＴ９．．．ＰＡＴ１０９が順番に割り付けてある。
領域“２”（ＰＴＳ＝２）には、ＤＢＭ１st〜４thのAddress＝０〜２７に、ＰＡＴ２，ＰＡＴ６，ＰＡＴ１０．．．ＰＡＴ１１０が順番に割り付けてある。
同様に、領域“３”（ＰＴＳ＝３）には、ＤＢＭ１st〜４thのAddress＝０〜２７に、ＰＡＴ３，ＰＡＴ７，ＰＡＴ１１．．．ＰＡＴ１１０が順番に割り付けてある。
【００９４】
このようにＤＢＭ１４ａ〜１４ｄ（１st〜４th）のメモリ領域を分割し、対応する領域に同一のロジックパターンを割り付けることで、本実施形態のパターン発生器においても、第一実施形態の場合と同様、任意の繰返しパターン等を指定して所望のロジックパターンを発生させることができる。
例えば、図９に示したＰＡＴ１〜ＰＡＴ９７を１１回繰り返した後、ＰＡＴ９８〜ＰＡＴ１１０を１回ずつ発生させるロジックパターンを発生させる場合には、図７に示すようアドレスポインタ及びＰＴＳの動作で実行することができる。
具体的には、同図に示すように、まず、１回目の繰り返しでは、ＰＴＳ  １st＝０，ＰＴＳ  ２nd＝１，ＰＴＳ  ３rd＝２，ＰＴＳ  ４th＝３としておき、ＤＢＭの分割された領域について、ＤＢＭ  １stは領域“０”、ＤＢＭ  ２ndは領域“１”，ＤＢＭ  ３rdは領域“２”，ＤＢＭ  ４thは領域“３”を選択する。
この状態から全アドレスポインタを２３まで加算していくことで、各ＤＢＭ  １st〜４thからは、順番にＰＡＴ０〜ＰＡＴ９５までのロジックパターンが発生されることになる。
【００９５】
ＰＡＴ９５が実行されると、次は、ＰＡＴ９７〜ＰＡＴ１への繰り返しを含む場合となるので、図７に示すように、各ＤＢＭ１st〜４thのアドレスポインタを、１st＝（２４），２nd＝（２４），３rd＝（０），４th＝（０）と動作させ、ＰＴＳ  １st＝０，ＰＴＳ  ２nd＝１，ＰＴＳ  ３rd＝１，ＰＴＳ  ４th＝２とすることで、ＰＡＴ９６→ＰＡＴ９７→ＰＡＴ１→ＰＡＴ２のパターンを発生させることができる。
これにより、ＰＡＴ１〜ＰＡＴ９７の１回目の繰返しが終了し、ＰＡＴ２までが発生されたので、次は、２回目の繰返しとなり、ＰＡＴ３→ＰＡＴ４→ＰＡＴ５→ＰＡＴ６の順に発生させる必要がある。
【００９６】
この場合には、図７に示すように、ＰＴＳ  １st＝３，ＰＴＳ  ２nd＝０，ＰＴＳ  ３rd＝１，ＰＴＳ  ４th＝２とし、ＤＢＭの分割された領域について、ＤＢＭ  １stは領域“３”、ＤＢＭ  ２ndは領域“０”，ＤＢＭ  ３rdは領域“１”，ＤＢＭ  ４thは領域“２”を選択する。
また、各ＤＢＭ１st〜４thのアドレスポインタを、１st＝（０），２nd＝（１），３rd＝（１），４th＝（１）とし、全アドレスポインタを加算していく。
これにより、図７に示すように、ＰＡＴ３→ＰＡＴ４→ＰＡＴ５→ＰＡＴ６．．．と順次パターンを発生させることができる。
以降、同様にして、図９に示したロジックパターンを発生させることができる（図７参照）。
【００９７】
以上のように、本実施形態のパターン発生器及び半導体試験装置によれば、ＤＢＭ１４ａ〜１４ｄ（１st〜４th）のメモリ領域を複数に分割（四分割）し、分割した各領域をＡＬＰＧ発生部１３ａ〜１３ｄでシーケンス制御される選択信号（ＰＴＳ）によって指定，選択することで、第一実施形態の場合と同様、複数のＤＢＭ１５ａ〜１５ｄから、任意のロジックパターンを他のＤＢＭと独立して発生させ、かつ、発生されたロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜ＤＢＭ  ＰＡＴ４th）の中から任意の一つを選択して、同時に発生されたロジックパターン信号（ＤＢＭ  ＰＡＴ１st〜ＤＢＭ  ＰＡＴ４th）を任意の順に並び替えることができる。
【００９８】
これにより、本実施形態に係るパターン発生器を搭載した半導体試験装置においても、複数のＤＢＭ１５ａ〜１５ｄに記憶されたロジックパターンを任意に組み合わせて異なる態様の出力パターン，繰返しパターンを容易に出力させることができ、ＤＢＭにロジックパターンを割り付ける変換作業も容易に行えるようなる。
特に、本実施形態では、複数のＤＢＭ１４ａ〜１４ｄの分割されたメモリ領域に、各ＤＢＭ１４ａ〜１４ｄに共通のロジックパターンを単純に割り付けることができるので、ロジックパターンを割り付ける変換作業が更に容易に行えるようなる。
また、本実施形態では、第一実施形態の場合と異なり、パターン発生器にＤＢＭパターン選択部２１（図１参照）を設けていないので、パターン発生器の構成をより簡素化することができ、パターン発生器及びこれを搭載する半導体試験装置の更なる小型化，軽量化，低コスト化を図ることができる。
【００９９】
以上、本発明のパターン発生器及び半導体試験装置について、好ましい実施形態を示して説明したが、本発明に係るパターン発生器及び半導体試験装置は、上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、ＤＢＭと、対応するアドレスポインタとを、それぞれ４個ずつ備えるようにしてあるが、これは、４個に限定されるものではない。すなわち、少なくとも２個以上のＤＢＭ及び対応するアドレスポインタを備える場合には、本発明に係るパターン発生器を適用して、各ＤＢＭに割り付けられたロジックパターンを対応するアドレスポインタの動作によって種々の態様に変更することができるものである。
一般には、パターン選択手段でのパターン信号の多重化を考慮して、各ＤＢＭ及びアドレスポインタは２個，４個，８個．．．等、２ｎ（ｎ≧１）個ずつ備えられることが好ましい。
【産業上の利用可能性】
【０１００】
以上説明した本発明のパターン発生器及び半導体試験装置は、半導体メモリ等の半導体試験装置に利用可能である。特に、本発明は、パターン発生器のＤＢＭに記憶にさせる半導体デバイスのロジック部に印加する所定のロジックパターンのデータ量を大幅に減少させてＤＢＭの容量を有効に使用でき、試験時間の短縮化、試験作業の簡素化，容易化を図ることができるので、複数のロジックパターンを多重化して出力する高速型のロジック混載メモリデバイスの試験に好適なパターン発生器及び半導体試験装置として利用可能である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第一実施形態に係る半導体試験装置に備えられるパターン発生器の構成を示すブロック図である。
【図２】本発明の第一実施形態に係るパターン発生器のデータ・バッファ・メモリにおけるロジックパターンの格納状態を示す説明図である。
【図３】本発明の第一実施形態に係るパターン発生器におけるロジックパターンの発生態様の一例を示す説明図であり、（ａ）はパターン選択信号で選択される各データ・バッファ・メモリのロジックパターンの動きを、（ｂ）はアドレスポインタで指定される各データ・バッファ・メモリのアドレスの動きを示している。
【図４】本発明の第一実施形態に係るパターン発生器に備えられるマイクロプログラムの一例を示す説明図である。
【図５】本発明の第二実施形態に係る半導体試験装置に備えられるパターン発生器の構成を示すブロック図である。
【図６】本発明の第二実施形態に係るパターン発生器のデータ・バッファ・メモリにおけるロジックパターンの格納状態を示す説明図である。
【図７】本発明の第二実施形態に係るパターン発生器におけるロジックパターンの発生態様の一例を示す説明図であり、パターン選択信号で選択される各データ・バッファ・メモリのロジックパターンの動きを示している。
【図８】従来のロジック混載型メモリ用の試験装置に備えられるパターン発生器の構成を示すブロック図である。
【図９】ロジック混載型メモリ用の試験装置に備えられるパターン発生器で発生されるロジックパターンの繰返し態様の一例を示す説明図である。
【図１０】図９に示すロジックパターンの繰返し態様に対応した従来のパターン発生器における、（ａ）は、各データ・バッファ・メモリのロジックパターンの格納状態を示す説明図、（ｂ）は、アドレスポインタで指定される各データ・バッファ・メモリのアドレスの動きを示す説明図である。
【図１１】図９に示すロジックパターンの繰返し態様に対応した従来のパターン発生器に備えられるマイクロプログラムを示す説明図である。
【図１２】ロジック混載型メモリ用の試験装置に備えられるパターン発生器で発生されるロジックパターンの繰返し態様の他の一例を示す説明図である。
【図１３】図１２に示すロジックパターンの繰返し態様に対応した従来のパターン発生器における、（ａ）は、各データ・バッファ・メモリのロジックパターンの格納状態を示す説明図、（ｂ）は、アドレスポインタで指定される各データ・バッファ・メモリのアドレスの動きを示す説明図である。
【符号の説明】
【０１０２】
１０  パターン発生手段
１１  アルゴリズミックパターン発生器（ＡＬＰＧ）
１２  シーケンス制御部
１３（１３ａ〜１３ｄ）  ＡＬＰＧ発生部
１４（１４ａ〜１４ｄ）  アドレスポインタ
１５（１５ａ〜１５ｄ）  データ・バッファ・メモリ（ＤＢＭ）
２０  パターン選択手段
２１  ＤＢＭパターン選択部
２２  選択多重化部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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