(57)【要約】【課題】フローティングゲートと酸化膜との反応を抑えて誘電膜の厚さの変化を防止することが可能な、フラッシュメモリ素子のゲート間の誘電膜形成方法を提供する。【解決手段】フローティングゲートを成すシリコン膜パターンを形成する段階と、フッ素供給雰囲気で前記シリコン膜パターンの表面にシリコン−フッ素結合層を形成する段階と、窒素雰囲気で熱処理を行って前記シリコン膜パターンの表面にシリコン−窒素結合層を形成する段階と、前記シリコン−窒素結合層を有する前記シリコン膜パターン上に、少なくとも１層の酸化膜を含む誘電膜を形成する段階と、前記誘電膜上にコントロールゲートを形成するための伝導膜を形成する段階とを含む。【選択図】図３
2005311278.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲートを成すシリコン膜パターンを形成する段階と、
前記フッ素が供給される雰囲気で前記シリコンのパターン表面にシリコン−フッ素結合層を形成する段階と、
窒素雰囲気で熱処理を行って前記シリコン膜パターンの表面にシリコン−窒素結合層を形成する段階と、
前記シリコン−窒素結合層を有する前記シリコン膜パターン上に、少なくとも１層の酸化膜を含む誘電膜を形成する段階と、
前記誘電膜上にコントロールゲートを形成するための伝導膜を形成する段階とを含む、フラッシュメモリ素子の製造方法。
【請求項２】
前記シリコン−フッ素結合層はＨＦ溶液を用いて形成する請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記シリコン膜パターンを形成する段階後、
Ｈ２ＳＯ４、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いた洗浄を行う段階と、
ＮＨ４ＦとＨＦの混合溶液を用いた洗浄を行う段階と、
ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いた洗浄を行う段階とをさらに含む請求項２記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記シリコン−窒素結合層はＮＨ３ガス雰囲気で熱処理を行って形成する請求項１記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記シリコン−窒素結合層を形成する段階と、前記誘電膜を形成する段階はインシチュで行う請求項４記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記誘電膜は、前記シリコン−窒素結合層を有する前記シリコン膜パターン上に下部酸化膜、窒化膜及び上部酸化膜を積層して形成する請求項５記載のフラッシュメモリ素子の製造方法。
【請求項７】
前記シリコン膜は非晶質シリコン膜で形成する請求項６記載のフラッシュメモリ素子の製造方法。
【請求項８】
前記シリコン膜はリン（Ｐ）のドープされた非晶質シリコン膜で形成する請求項７記載のフラッシュメモリ素子の製造方法。
【請求項９】
フローティングゲートを形成するためのシリコン膜を形成する段階と、
前記フッ素が供給される雰囲気で前記シリコン膜の表面にシリコン−フッ素結合層を形成する段階と、
窒素雰囲気で熱処理を行って前記シリコン膜の表面にシリコン−窒素結合層を形成する段階と、
前記シリコン−窒素結合層を有する前記シリコン膜上に、少なくとも１層の酸化膜を含む誘電膜を形成する段階と、
前記誘電膜上にコントロールゲートを形成するための伝導膜を形成する段階と、
前記伝導膜、誘電膜及び前記シリコン−窒素結合層を有する前記シリコン膜をパターニングする段階とを含む、フラッシュメモリ素子の製造方法。
【請求項１０】
前記シリコン−フッ素結合層はＨＦ溶液を用いて行う請求項９記載のフラッシュメモリ素子の製造方法。
【請求項１１】
前記シリコン−窒素結合層はＮＨ３ガス雰囲気で熱処理を行って形成する請求項９記載のフラッシュメモリ素子の製造方法。
【請求項１２】
前記シリコン−窒素結合層を形成する段階と、前記誘電膜を形成する段階はインシチュで行う請求項１１記載のフラッシュメモリ素子の製造方法。
【請求項１３】
前記誘電膜は、前記シリコン−窒素結合層を有する前記シリコン膜パターン上に下部酸化膜、窒化膜及び上部酸化膜を積層して形成する請求項９記載のフラッシュメモリ素子の製造方法。
【請求項１４】
フローティングゲートを成すシリコン膜パターンを形成する段階と、
ＨＦを用いた洗浄工程を行って前記シリコン膜パターンの表面にシリコン−フッ素結合層を形成する段階と、
ＮＨ３ガス雰囲気で熱処理を行って前記シリコン膜のパターン表面にシリコン−窒素結合層を形成する段階と、
前記シリコン−窒素結合層を有する前記シリコン膜パターン上に下部酸化膜、窒化膜及び上部酸化膜を積層して誘電膜を形成する段階と、
前記誘電膜上にコントロールゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法。
【請求項１５】
前記シリコン膜パターンを形成する段階後、
Ｈ２ＳＯ４、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いた洗浄を行う段階と、
ＮＨ４ＦとＨＦの混合溶液を用いた洗浄を行う段階と、
ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いた洗浄を行う段階とをさらに含む請求項１４記載のフラッシュメモリ素子の製造方法。
【請求項１６】
前記シリコン−窒素結合層を形成する段階と、前記誘電膜を形成する段階はインシチュで行う請求項４記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子のゲート間の誘電膜形成方法に関する。
【背景技術】
【０００２】
フラッシュメモリ素子のプログラム及び消去は、フローティングゲートに電荷を蓄積或いは消去することにより行われる。プログラム及び消去特性は、フローティングゲートとコントロールゲート間のカップリング比(coupling ration)に依存する。したがって、フローティングゲートとコントロールゲート間の誘電膜を均一の厚さに形成することが必要である。
【０００３】
次に、図１を参照して従来のフラッシュメモリ素子の製造方法を説明する。半導体基板10上に、トンネル酸化膜11、フローティングゲート12、ＯＮＯ誘電膜13及びコントロールゲート14からなるゲートパターンＧを形成し、半導体基板10内に不純物をドープしてソース／ドレイン15を形成する。前記フローティングゲート12はドープされたシリコン膜で形成し、前記ＯＮＯ誘電膜13は下部酸化膜ＯＮＯ１、窒化膜ＯＮＯ２及び上部酸化膜ＯＮＯ３を積層して形成する。
【０００４】
前述した従来の方法によってフラッシュメモリ素子を製造する場合、熱処理過程において、シリコンからなる前記フローティングゲート12と下部酸化膜ＯＮＯ１とが反応する。これにより、再酸化が起って下部酸化膜ＯＮＯ１が厚くなる。例えば、熱処理の前に「ｔ１」の厚さを持った下部酸化膜ＯＮＯ１が「ｔ２」に増加する。このような再酸化は下部酸化膜ＯＮＯ１とフローティングゲート12の縁部Ａでより活発に起こり、縁部Ａが相対的に厚くなるバーズビーク(bird's beak)が発生する。下部酸化膜ＯＮＯ１の厚さが増加するにつれて、フローティングゲート12とコントロールゲート14間のカップリング比が低下する。しかも、下部酸化膜ＯＮＯ１の厚さがウェーハ全体にわたって均一に増加しないため、素子のプログラム及び消去動作の際にしきい値電圧のバラツキ(dispersion)が増加して生産歩留りが低下するという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題点を解決するためのもので、その目的は、フローティングゲートと酸化膜との反応を抑えて誘電膜の厚さの変化を防止することが可能な、フラッシュメモリ素子のゲート間の誘電膜形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明は、フローティングゲートとコントロールゲートとの間に、少なくとも１層の酸化膜からなる誘電膜を備えるフラッシュメモリ素子の製造方法において、前記酸化膜と前記フローティングゲートとが反応して前記酸化膜が厚くなることを防止することが可能な方法を提供する。このため、フローティングゲートを成すシリコン膜の表面にシリコン−フッ素結合層を形成し、窒素ガス雰囲気で熱処理してシリコン−窒素結合層を形成した後、前記誘電膜を形成する。
【０００７】
本発明の一様態によれば、フローティングゲートを成すシリコン膜パターンを形成する段階と、フッ素供給雰囲気で前記シリコン膜パターンの表面にシリコン−フッ素結合層を形成する段階と、窒素雰囲気で熱処理を行って前記シリコン膜パターンの表面にシリコン−窒素結合層を形成する段階と、前記シリコン−窒素結合層を有する前記シリコン膜パターン上に、少なくとも１層の酸化膜を含む誘電膜を形成する段階と、前記誘電膜上にコントロールゲートを形成するための伝導膜を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００８】
本発明の他の様態によれば、フローティングゲートを形成するためのシリコン膜を形成する段階と、前記フッ素供給雰囲気で前記シリコン膜の表面にシリコン−フッ素結合層を形成する段階と、窒素雰囲気で熱処理を行って前記シリコン膜の表面にシリコン−窒素結合層を形成する段階と、前記シリコン−窒素結合層を有する前記シリコン膜上に、少なくとも１層の酸化膜を含む誘電膜を形成する段階と、前記誘電膜上にコントロールゲートを形成するための伝導膜を形成する段階と、前記伝導膜、誘電膜及び前記シリコン−窒素結合層を有する前記シリコン膜をパターニングする段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００９】
本発明のさらに他の様態によれば、フローティングゲートを成すシリコン膜パターンを形成する段階と、ＨＦを用いた洗浄工程を行って前記シリコン膜パターンの表面にシリコン−フッ素結合層を形成する段階と、ＮＨ３ガス雰囲気で熱処理を行って前記シリコン膜パターンの表面にシリコン−窒素結合層を形成する段階と、前記シリコン−窒素結合層を有する前記シリコン膜パターン上に下部酸化膜、窒化膜及び上部酸化膜を積層して誘電膜を形成する段階と、前記誘電膜上にコントロールゲートを形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【発明の効果】
【００１０】
本発明は、熱処理過程においてフローティングゲートとコントロールゲート間の誘電膜の厚さが増加することを防止することができ、誘電膜の縁部が厚くなるバーズビークの発生を防止することができる。これにより、フローティングゲートとコントロールゲート間のカップリング特性が改善され、素子のプログラム及び消去の際にしきい値電圧のバラツキが大きく減少するので、生産歩留りを大幅改善させることができる。一方、バーズビークの発生による影響はゲートの線幅が小さいほど大きくなるが、本発明は、バーズビークの発生を効果的に抑えることができるため、高集積フラッシュメモリ素子の生産歩留りの増加に寄与することができる。
【発明を実施するための最良の形態】
【００１１】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。図面における膜の厚さなどはより明確な説明を強調するために誇張されたものであり、図面上において、同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。
【００１２】
次に、図２（ａ）〜図４（ｂ）を参照して本発明の一実施例に係るフラッシュメモリ素子の製造方法を説明する。
【００１３】
図２（ａ）を参照すると、半導体基板100上にトンネル酸化膜110及びフローティングゲート用シリコン膜120を順次形成する。前記シリコン膜120は非晶質シリコン膜で形成することができる。前記シリコン膜120は３００Å〜５００Åの厚さに形成することができる。前記シリコン膜120には濃度２.１Ｅ２１／ｃｍ２〜５Ｅ２１／ｃｍ２のリンＰがドープできる。リンＰはシリコン膜120形成のための蒸着中にドープされ、或いはシリコン膜120の蒸着後にイオン注入によってドープされる。
【００１４】
次に、前記シリコン膜120をパターニングし、図２（ｂ）に示すようにシリコン膜パターン121を形成する。前記シリコン膜パターン121はフローティングゲートを定義するエッチングマスク（図示せず）を形成し、前記シリコン膜120を選択的にエッチングして形成することができる。この際、前記シリコン膜パターン121の形成過程で前記トンネル酸化膜110も共にエッチングされてトンネル酸化膜パターン111が形成されることもある。
【００１５】
その後、前記エッチングマスクを除去しエッチング残余物を除去するための、ポストエッチクリーニング(post etch cleaning)を行う。
【００１６】
前記ポストエッチクリーニングは、次のようにいろいろの過程で行われる。すなわち、Ｈ２ＳＯ４、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いたピラニア(piranha)洗浄を行う。次に、ＮＨ４ＦとＨＦが３００：１の割合で混合された緩衝酸化エッチング剤(buffered oxide etchant, ＢＯＥ)を用いた洗浄を行う。次に、ＮＨ４ＯＨ、Ｈ２Ｏ２及びＨ２Ｏの混合溶液を用いるＳＣ−１洗浄を２５℃で１０分間行う。一方、前記シリコン膜パターン121が崩れることを防止するために、前記ポストエッチクリーニングはメガソニック(megasonic)エネルギーを供給しない状態で行う。
【００１７】
次に、図２（ｃ）に示すように、フッ素供給雰囲気でシリコン膜パターン121の表面にシリコン−フッ素結合層130(Si-F bonding layer)を形成する。前記シリコン−フッ素結合層130の形成によって自然酸化膜(negative oxide)の形成を抑制させることができる。前記シリコン−フッ素結合層130はＨＦ溶液を用いた洗浄工程によって形成することができる。４０：１〜６０：１に希釈されたＨＦ溶液を用いた洗浄を１０秒〜３０秒間行い、厚さ３Å〜５Åのシリコン−フッ素結合層130を形成することができる。前記ＨＦ溶液を用いた洗浄工程後、濯ぎ(rinse)工程を行うことができる。前記濯ぎ工程は約７５℃のＤＩ水(deionized water)を用いてＱＤＲ(quick-dump rinse)及びオーバーフロー(over flow)方式で行うことができる。このようなＨＦ洗浄及び濯ぎ工程を行うことにより、汚染物（パーティクル）の吸着力を低下させることができる。
【００１８】
次に、前記シリコン−フッ素結合層130の形成後２時間以内に、前記半導体基板10を反応チャンバに移す。この際、前記半導体基板100は、ローディングチャンバにまず引込まれた後、前記ローディングチャンバに連結された前記反応チャンバに移動することができる。自然酸化膜の生成を抑制するために４００℃〜５００℃の温度で２ｓｌｍ〜４.５ｓｌｍのＮ２ガスを供給し、圧力が２ｍＴｏｒｒ〜３ｍＴｏｒｒに維持された状態で前記ローディングチャンバから前記反応チャンバへ前記半導体基板100を移動させることもできる。
【００１９】
その次、図３（ａ）に示すように、窒素雰囲気で熱処理を行って前記シリコン膜パターンの表面にシリコン−窒素結合層140(Si-N bonding layer)を形成する。前記熱処理は前記反応チャンバ内に５ｓｌｍ〜７ｓｌｍのＮＨ３ガスを供給し、６５０℃〜８００℃の温度及び２ｍＴｏｒｒ〜５.５ｍＴｏｒｒの圧力で行うことができる。前記熱処理を２２分〜２８分間行い、厚さ１０Å〜１５Åのシリコン−窒素結合層140を形成することができる。
【００２０】
前記シリコン−窒素結合層140は、前記シリコン−フッ素結合層130のシリコン−フッ素結合においてフッ素を窒素で置換させて形成することができる。シリコン−フッ素の結合生成に要求される自由エネルギーがシリコン−窒素の結合生成に要求される自由エネルギーより大きいので、次の反応式１によってシリコン−フッ素結合が選択的に生成される。
【００２１】
化１）
ＮＨ３＋Ｓｉ→Ｓｉ−Ｎ＋Ｈ２↑
【００２２】
次に、図３（ｂ）に示すように、前記シリコン−窒素結合層140を有する前記シリコン膜パターン121上に、少なくとも１層の酸化膜を含む誘電膜150を形成する。前記シリコン−窒素結合層140と前記誘電膜150はインシチュで形成することができる。
【００２３】
本発明の実施例によって、前記誘電膜150は下部酸化膜ＯＮＯ１、窒化膜ＯＮＯ２及び上部酸化膜ＯＮＯ３を順次積層して形成することができる。前記下部酸化膜ＯＮＯ１と上部酸化膜ＯＮＯ３は２ｓｌｍ〜４ｓｌｍのＳｉＨ２Ｃｌ２と１.５ｓｌｍ〜２ｓｌｍのＮ２Ｏを供給してＨＴＯ(high temperature oxide)方法で形成することができる。前記下部酸化膜ＯＮＯ１と上部酸化膜ＯＮＯ３は、７８０℃〜８３０℃の温度及び２ｍＴｏｒｒ〜３.５ｍＴｏｒｒの圧力で形成することができる。前記下部酸化膜ＯＮＯ１は３５Å〜４５Åの厚さに形成することができる。前記窒化膜ＯＮＯ２はＳｉＨ２Ｃｌ２とＮＨ３を用いて形成することができる。
【００２４】
前記下部酸化膜ＯＮＯ１を蒸着した後温度を下降させる過程で、熱的ストレス(thermal stress)による下部酸化膜ＯＮＯ１の特性低下を防止するために、１０℃／分〜２５℃／分の速度で温度を下降させることができる。このように温度を下降させる間、Ｎ２ガスを反応チャンバ内に供給することができる。
【００２５】
次に、図３（ｃ）に示すように、前記誘電膜150上にコントロールゲート用伝導膜160を形成する。前記伝導膜はシリコン膜で形成することができる。また、前記伝導膜はシリコン膜上にシリサイド又は金属膜を積層して形成することもできる。
【００２６】
その後、伝導膜160及び誘電膜150をパターニングし、図４（ａ）に示すように、コントロールゲート161及び誘電膜パターン151を形成する。
【００２７】
次いで、図４（ｂ）に示すように、半導体基板100内にソース／ドレイン170を形成する。その後、熱処理過程を行う。
【００２８】
熱処理過程で発生する酸素元素の拡散は、シリコン膜パターン121と下部酸化膜ＯＮＯ１との界面の緻密度に反比例する。本発明によってシリコン膜パターン121の表面にシリコン−フッ素結合層130を形成することにより、シリコン膜パターン121の表面に自然酸化膜が生成されることを抑制して緻密度を増加させることができる。また、拡散した酸素元素とシリコン膜パターン121の表面との反応は、前記シリコン−窒素結合層140によって遮断されて下部酸化膜ＯＮＯ１の厚さが増加することを防止することができる。これにより、素子のプログラム及び消去のためのしきい値電圧の変化が０.２Ｖ〜０.４Ｖ以内に維持できる。そして、フローティングゲートと誘電膜の界面特性が向上して、下部酸化膜ＯＮＯ１のＢＶ（ブレークダウン電圧）特性を１０％〜３０％改善させることができる。
【００２９】
次に、図５（ａ）及び図５（ｃ）を参照して本発明の他の実施例に係るフラッシュメモリ素子の製造方法を説明する。
【００３０】
図５（ａ）に示すように、半導体基板100上にトンネル酸化膜110及びフローティングゲート用シリコン膜120を順次形成し、フッ素供給雰囲気でシリコン膜120の表面にシリコン−フッ素結合層130を形成する。前記シリコン−フッ素結合層130はＨＦ溶液を用いた洗浄工程によって形成することができる。
【００３１】
次に、前記シリコン−フッ素結合層130の形成が完了した前記半導体基板100を反応チャンバに移動させる。その後、窒素雰囲気で熱処理を行い、図５（ｂ）に示すように前記シリコン膜120の表面にシリコン−窒素結合層140を形成する。
【００３２】
次いで、図５（ｃ）に示すように、前記シリコン−窒素結合層140を有する前記シリコン膜120上に、少なくとも１層の酸化膜を含む誘電膜150及びコントロールゲート用伝導膜160を順次形成する。前記誘電膜150は下部酸化膜ＯＮＯ１、窒化膜ＯＮＯ２及び上部酸化膜ＯＮＯ３を積層して形成することができる。前記シリコン−窒素結合層140と前記誘電膜150はインシチュで形成することができる。
【００３３】
その後、前記伝導膜160、前記誘電膜150、前記シリコン−窒素結合層140を有するシリコン膜120をパターニングし、図４（ａ）に示すようなコントロールゲート161、誘電膜パターン151、シリコン−窒素結合層140を有するシリコン膜パターン121及びトンネル酸化膜パターン111を形成する。
【００３４】
その後、ソース／ドレイン形成などの後続工程を行う。
【００３５】
本発明は具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更が可能なのは本発明の属する分野で通常の知識を有する者には明らかなことであり、そのような変形又は変更も本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００３６】
【図１】従来の技術によって形成されたフラッシュメモリ素子のゲートパターンを示す断面図である。
【図２】本発明の一実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。
【図３】本発明の一実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。
【図４】本発明の一実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。
【図５】本発明の他の実施例に係るフラッシュメモリ素子の製造方法を示す断面図である。
【符号の説明】
【００３７】
Ｇ    …ゲートパターン
ＯＮＯ１ …下部酸化膜
ＯＮＯ２ …窒化膜
ＯＮＯ３ …上部酸化膜
10    …半導体基板
11    …トンネル酸化膜
12    …フローティングゲート
13    …ＯＮＯ誘電膜
14    …コントロールゲート
15    …ソース／ドレイン
100   …半導体基板
110   …トンネル酸化膜
111   …トンネル酸化膜パターン
120   …フローティングゲート用シリコン膜
121   …シリコン膜パターン
130   …シリコン−フッ素結合層
140   …シリコン−窒素結合層
150   …誘電膜
151   …誘電膜パターン
160   …コントロールゲート用伝導膜
161   …コントロールゲート
170   …ソース／ドレイン
【図１】
2005311278.tif 000003
【図２】
2005311278.tif 000004
【図３】
2005311278.tif 000005
【図４】
2005311278.tif 000006
【図５】
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