(57)【要約】 【課題】  遅延時間違反接続経路の対策を効率化するのに資することができる遅延時間表示方法を提供する。【解決手段】  コンピュータ装置を用いて論理回路図に含まれる複数の信号経路の遅延時間を表示部に表示する遅延時間表示方法であって、前記信号経路において遅延時間を表示すべき信号経路の始点と終点を指定する処理と、前記指定された始点から終点に至る信号経路の遅延時間を取得する処理と、前記指定された始点から終点に至る信号経路中の組合せ回路を非表示として、前記指定された始点の順序回路、前記指定された終点の順序回路、前記始点から終点に至る接続線、及び前記始点と終点に対応して取得された遅延時間を前記回路図とは独立に表示する表示処理と、を含む。始点および終点などの表示対象は選択されたものとされるから、論理回路設計者は論理回路全体の中で解析したい始終点と接続関係のある接続線及び遅延時間のみを表示することができる。【選択図】        図５Ａ
2005208696.tif 000002
【特許請求の範囲】
【請求項１】
表示部を有するコンピュータ装置を用いて論理回路図に含まれる複数の信号経路の遅延時間を表示部に表示する遅延時間表示方法であって、
前記信号経路において遅延時間を表示すべき信号経路の始点と終点を指定する処理と、
前記指定された始点から終点に至る信号経路の遅延時間を取得する処理と、
前記指定された始点から終点に至る信号経路中の組合せ回路を非表示として、前記指定された始点の順序回路、前記指定された終点の順序回路、始点から終点に至る接続線、及び前記始点と終点に対応して取得された遅延時間を前記回路図とは独立に表示する表示処理と、を含むことを特徴とする遅延時間表示方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路の設計における遅延時間計算結果表示方法に関し、特に、電子計算機を利用して大規模な論理回路を設計する場合に適用して有効な遅延時間計算結果表示方法に関する。
【背景技術】
【０００２】
論理回路の大規模複雑化に伴い、目標遅延時間を満たすように論理回路を設計することは大変難しくなってきている。高性能な論理回路を設計するためには膨大な接続経路の遅延時間を目標遅延時間内に収めなければならず、論理設計の結果に対する遅延時間の最適化には非常に多くの工数を費やしている。電子計算機を用いた自動処理により、ある程度までの接続経路の遅延時間は目標遅延時間内に収まるように設計することが可能である。しかし現実には一回で全ての接続経路の遅延時間を目標遅延時間に収めることはできず、論理回路設計者が遅延時間の計算結果を解析して、遅延時間違反接続経路を対策する作業が不可欠である。
【０００３】
遅延時間違反接続経路の対策には、論理回路全体の状況把握と遅延時間違反接続経路の詳細な情報取得を頻繁に行う必要があり、従来の遅延時間計算結果表示方法は、この点に関して充分な配慮がなされておらず、遅延時間違反接続経路の対策を効率良く行うことができないという問題があった。この遅延時間違反接続経路の対策を効率良く行うために、グラフィカル・ユーザ・インターフェイス（以下ＧＵＩと呼ぶ）を用いた対話型遅延時間計算結果の表示方法が用いられている。
【０００４】
従来のＧＵＩを用いた遅延時間計算結果表示方法としては、特許文献１により開示されている遅延時間表示方法がある。これは、パスの始点と終点の組み合わせのパス遅延時間リストを表示する第１のウインドウと、パスの経路に当たる各セルのセル遅延時間リストを表示する第２のウインドウにより表示画面を構成し、第１のウインドウにてパスを選択することにより該当するパスの詳細を第２ウインドウに表示し、論理ブロック全体の状況把握と遅延時間違反パスの詳細情報の取得を容易に行なえるようにするものである。
【０００５】
【特許文献１】特開２００２−３６６６０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者は遅延時間の最適化に際して遅延時間計算結果を表示する方法について検討した。それによれば、遅延時間違反接続経路の対策を行う際には始点と終点のクロック種および外部遅延時間、始点と接続関係のある終点、終点と接続関係のある始点等の始終点の詳細な情報取得を頻繁に行う必要がある。また、遅延時間違反接続経路の異常個所は論理設計者が見つけなければならない。そして、遅延時間違反接続経路が膨大な数に及ぶ場合には論理回路設計者は全ての接続経路を解析しなければならない。従来の遅延時間計算結果表示方法は、この点に関して充分な配慮がなされておらず、遅延時間違反接続経路の対策を効率良く行うことができないという問題があった。
【０００７】
本発明の目的は、論理回路全体の状況把握と遅延時間違反接続経路そして始終点の詳細な情報取得を容易に行うことができ、遅延時間違反接続経路の対策を効率化するのに資することができる遅延時間表示方法を提案することにある。
【０００８】
本発明の別の目的は、遅延時間違反接続経路の異常箇所を容易に発見することができ、遅延時間違反接続経路の対策を効率化するのに資することができる遅延時間表示方法を提案することにある。
【０００９】
本発明の更に別の目的は、論理回路設計者が解析しなければいけない始終点数および接続経路数を減らすことができ、遅延時間違反接続経路の対策を効率化するのに資することができる遅延時間表示方法を提案することにある。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
本発明に係る遅延時間表示方法は、表示部を有するコンピュータ装置を用いて論理回路図に含まれる複数の信号経路の遅延時間を表示部に表示する遅延時間表示方法であって、前記信号経路において遅延時間を表示すべき信号経路の始点と終点を指定する処理と、前記指定された始点から終点に至る信号経路の遅延時間を取得する処理と、前記指定された始点から終点に至る信号経路中の組合せ回路を非表示として、前記指定された始点の順序回路、前記指定された終点の順序回路、前記始点から終点に至る接続線、及び前記始点と終点に対応して取得された遅延時間を前記回路図とは独立に表示する表示処理と、を含む。
【００１２】
上記より、遅延時間の計算結果を表示するにあたり、第１ウインドウに前記接続線と始点と終点を表示するとき接続線に遅延時間を表示するから、論理回路設計者は論理回路全体の状況把握を容易に行うことができる。始点および終点などの表示対象は、選択されたものとされるから、論理回路設計者は論理回路全体の中で解析したい始点又は終点と接続関係のある接続線及び遅延時間のみを表示することができる。
【００１３】
本発明の具体的な形態として、遅延時間と併せて、該当する接続経路の目標遅延時間、違反遅延時間、論理段数を表示してもよい。これにより、論理回路設計者は異常箇所を容易に発見することができる。
【００１４】
本発明の更に具体的な形態として、接続線と始点と終点を表示する第１のウインドウにて始点又は終点を選択することにより、該当する始点又は終点のクロック種、外部遅延時間、最大違反時間を表示する。これにより、論理回路設計者は遅延時間違反接続経路の始終点の詳細な情報取得を容易に行うことができる。
【００１５】
本発明の他の具体的な形態として、接続線と始点と終点を表示する第１のウインドウにて遅延時間違反始終点を強調表示する、若しくは遅延時間違反始終点以外の始終点の表示色を薄くする。これにより、論理回路設計者が解析しなければいけない始終点数を減らすことができる。
【００１６】
本発明の更に他の具体的な形態として、接続線と始点と終点を表示する第１のウインドウにて遅延時間違反接続線を強調表示する、若しくは遅延時間違反接続線以外の接続線の表示色を薄くする。これにより、論理回路設計者が解析しなければいけない接続経路数を減らすことができ、異常箇所を容易に発見することができる。
【００１７】
別の観点による発明では、接続線と始点と終点を表示する第１のウインドウと、接続経路に含まれる各論理ゲート及びそれらの遅延時間を表示する第２のウインドウにより構成し、第１のウインドウにて接続線を選択することにより、該当する接続経路の詳細を第２のウインドウに表示する。これにより、論理回路設計者は遅延時間違反接続経路の詳細な情報取得を容易に行うことができる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１９】
本発明により、論理回路全体の状況把握と遅延時間違反接続線の詳細な情報取得を容易に行うことができ、遅延時間違反箇所の対策を効率良く行うことが可能である。
【発明を実施するための最良の形態】
【００２０】
図２には半導体集積回路の設計方法を全体的に示す。設計仕様にしたがって機能設計が行われる（Ｓ１）。その後の論理設計（Ｓ２）では前記機能設計された機能を実現するための具体的な論理構成の設計が行われる。論理設計は例えばＨＤＬ（ハードウェア・ディスクリプション・ランゲージ）を利用して行われる。ＨＤＬなどによる論理設計結果は論理合成され、これによって回路図データが生成され、回路図として表示可能にされる（Ｓ３）。論理合成された回路図などに基づいて、信号経路の遅延時間などに対する最適化が行われる（Ｓ４）。遅延時間の最適化処理では、着目する信号経路の表示や当該信号経路の遅延時間が表示される（Ｓ５）。その表示は、後述の如く、論理回路全体の状況把握と遅延時間違反接続線の詳細な情報取得を容易に行うことができ、遅延時間違反箇所の対策を効率良く行うことを可能にする表示形態とされる。このような表示形態で表示された着目信号経路及びその遅延時間が参照されて、信号経路の遅延時間などに対する最適化が行われる。論理合成結果に対する最適化の後はレイアウト設計が行われる（Ｓ６）。
【００２１】
図３には前記設計方法に用いるコンピュータ装置が例示される。コンピュータ装置１はエンジニアリングワークステーションのようなコンピュータ装置によって実現され、図２で説明した論理設計、論理合成、および遅延時間表示などの処理を行う。コンピュータ装置１には表示装置としてのディスプレイ２、キーボードやマウスなどの入力装置３、そして、ネットリスト４Ａ、設計制約４Ｂ、セルライブラリ４Ｃ、論理設計ファイル４Ｄ及び論理合成ファイル４Ｅなどを格納する補助記憶装置４が接続される。論理設計ファイル４ＤにはＨＤＬで記述された半導体集積回路の論理設計データが含まれる。セルライブラリ４Ｃはナンドゲートなどの各種論理ゲートのトランジスタ回路構成情報及び駆動力などの性能情報が含まれる。ネットリスト４Ａは半導体集積回路の接続情報を含む。設計制約４Ｂは回路の動作速度や許容動作遅延などの性能上の制約などが含まれる。論理合成の結果は論理合成ファイル４Ｅに格納される。
【００２２】
コンピュータ装置１は、半導体集積回路の設計フローにおける前記論理合成結果の最適化（Ｓ４）及び遅延時間表示（Ｓ５）などの処理を行うとき、論理合成ファイル４Ｅから必要な論理合成結果を読み込み、設計制約４Ｂやセルライブラリ４Ｃの回路性能情報などによって信号経路の遅延時間を計算する。信号経路の遅延時間は目標遅延時間内に収まるように最適化されなければならない。そのために、論理回路設計者が遅延時間の計算結果を解析して、遅延時間違反接続経路を対策する処理が行われる。遅延時間違反接続経路の対策には、論理回路全体の状況把握と遅延時間違反接続経路の詳細な情報取得を行う必要がある。遅延時間表示処理（Ｓ５）では、例えばＧＵＩを用いた対話型処理により、着目する信号経路において遅延時間を表示すべき信号経路の始点と終点を指定する処理と、前記指定された始点から終点に至る信号経路の遅延時間を取得する処理と、前記指定された始点から終点に至る信号経路中の組合せ回路を非表示として、前記指定された始点の順序回路、前記指定された終点の順序回路、始点から終点に至る接続線、及び前記始点と終点に対応して取得された遅延時間を前記回路図とは独立に表示する表示処理とが行われる。以下、前記遅延時間表示処理の詳細を説明する。
【００２３】
図１は前記遅延時間表示処理による表示形態の一例が示される。ディスプレイ２にはメインウインドウ１００が表示される。メインウインドウ１００は第１のウインドウ１０１と第２のウインドウ１０２を含む。第１のウインドウ１０１は設計対象である論理回路に含まれる始点及び終点と接続経路（始点と終点の組合わせにより定義される）に遅延時間を表示する。第２のウインドウ１０２は、第１のウインドウ１０１で表示された接続経路のうち少なくとも一つの選択された接続経路を構成する全ての論理ゲートを表示する。
【００２４】
ここでは、論理合成（Ｓ３）によって得られた論理回路を例えば図４に示す論理回路とする。図４の論理回路は８０１〜８０４のフリップフロップ、８０５の外部入力ポート、８０６の外部出力ポートおよび８０７〜８１９の論理ゲートからなる。コンピュータ装置１を用いて、予め全ての接続経路の遅延時間が計算され、計算された接続経路の遅延時間はコンピュータ装置１の記憶装置に記憶されるものとする。ここで全ての接続経路とは、フリップフロップ８０１（Ａ）、８０２（Ｂ）、８０３（Ｃ）及び外部入力ポート８０５（Ｄ）を始点とし、フリップフロップ８０４（Ｅ）及び外部出力ポート８０６（Ｆ）を終点として存在する全ての接続経路である。具体的には、始点のＡから終点のＥが、論理ゲート８１１と論理ゲート８１５と論理ゲート８１８を通過する接続経路、論理ゲート８０７と論理ゲート８１１と論理ゲート８１５と論理ゲート８１８を通過する接続経路、論理ゲート８０７と論理ゲート８１２と論理ゲート８１５と論理ゲート８１８を通過する接続経路及び、論理ゲート８０７と論理ゲート８１２と論理ゲート８１６と論理ゲート８１８を通過する接続経路の４つ、始点Ｂから終点Ｅは同様に４つ、始点Ｃから終点Ｅは同様に２つ、始点Ｃから終点Ｆは同様に３つ、始点Ｄから終点Ｆは同様に１つであり、全部で１４の接続経路が存在する。図１の例では、始終点および接続経路中で最もクリティカルな接続経路とその遅延時間のみを表示している。接続経路１１２すなわち始点Ａから終点Ｅの接続経路の遅延時間１１３は３．０となる。
【００２５】
図１に示す例によれば、論理回路設計者は始終点および接続経路を表示するウインドウ１０１にて図１０に示す全ての論理ゲート及び接続経路を表示した画面上に遅延時間を表示した場合にくらべ、表示する論理ゲートおよび始終点の数は１９から６に、また接続経路は１４から５に削減され、論理回路の全体を容易に把握することができる。
【００２６】
図５Ａ及び図５Ｂには前記遅延時間表示処理による第１のウインドウ１０１における表示形態の別の例が示される。図５Ａ及び図５Ｂに示される表示形態は、第１のウインドウに上記始終点のみを表示し、接続線は表示せず始点又は終点を操作者が選択すると上記選択された始点又は終点を通る経路の接続線及び遅延時間を表示することを特徴とする。
【００２７】
論理回路設計者は始終点のみを表示したウインドウ１０１にて遅延時間の対策を行う始点を選択することにより選択された始点を通過する接続経路のみを表示することができるので、効率良く遅延時間違反接続経路の対策を行うことが可能である。ここで始点の選択方法としては、マウスカーソルを使用して表示された始点をクリックする方法やキーボードを使用して矢印キーによりカーソルを上下させエンターキーにより選択する方法等の公知の方法を用いることができる。図５Ａに示す例によれば、始点２０３をクリックすると始点２０３を通過する接続経路２０７および接続経路２０８が表示され、始点２０３は終点２０５および終点２０６に影響を及ぼすことがわかる。
【００２８】
図５Ｂの表示形態では、論理回路設計者は始終点のみを表示したウインドウ１０１にて遅延時間の対策を行う終点を選択することにより選択された終点を通過する接続経路のみを表示することができるので、効率良く遅延時間違反接続経路の対策を行うことが可能である。図５Ｂに示す例によれば、終点２０５をクリックすると終点２０５を通過する接続経路２０９、接続経路２１０および接続経路２０７が表示され、終点２０５は始点２０１、始点２０２および始点２０３に影響を及ぼすことがわかる。
【００２９】
図６には前記遅延時間表示処理による第１のウインドウ１０１における表示形態の更に別の例が示される。図６に示される表示形態は、第１のウインドウに上記始終点及び接続線のみを表示し、選択された上記接続線の上記始終点間の目標遅延時間、違反遅延時間、論理段数の少なくともいずれか一つを表示することを特徴とする。
【００３０】
図６に示す例によれば、論理回路設計者は始終点および接続経路を表示するウインドウ１０１にて遅延時間の対策を行う接続経路を選択することにより選択された接続経路３０７の目標遅延時間３０８、違反遅延時間３０９、論理段数３１０を表示する。これにより論理回路設計者は接続経路の目標遅延時間および違反遅延時間に対する論理段数の割合を把握することができ、遅延時間違反接続経路の対策方法の検討がしやすくなるので、効率良く遅延時間違反接続経路の対策を行うことが可能である。図６に示す例によれば接続経路３０７の目標遅延時間は３．０、違反遅延時間は０．５、論理段数は７段であるため論理回路設計者はこの違反経路の論理段数を１段分相当圧縮すれば良いことがわかる。
【００３１】
図７には前記遅延時間表示処理による第１のウインドウ１０１及び第２のウインドウ１０２における表示形態の更に別の例が示される。図７に示される表示形態は、第１のウインドウに上記始終点及び接続線のみを表示し、選択された上記接続線が示す信号経路を構成する全ての論理ゲート及び遅延時間を第２のウインドウに表示することを特徴とする。
【００３２】
図７に示す例によれば、論理回路設計者は始終点および接続経路を表示する第１のウインドウ１０１にて遅延時間の対策を行う接続経路を選択することにより選択された接続経路４０１を構成する全ての論理ゲートを表示するために第２のウインドウ１０２を新たに開き、該当する接続経路の詳細をその第２のウインドウ１０２を表示する。これにより接続経路の詳細を見ることが可能であり、遅延時間違反接続経路の対策を効率良く行うことが可能である。図７に示す例によれば、遅延時間の対策を行う必要のある接続経路４０１をクリックするとウインドウ１０２に接続経路４０１を構成する論理ゲートの詳細が表示される。これにより論理回路設計者は遅延時間が大きい論理ゲートは論理ゲート１０９であることが分かり、接続経路４０１の対策は論理ゲート１０９の周辺を対策すればよいことが分かる。
【００３３】
図８Ａ及び図８Ｂには前記遅延時間表示処理による第１のウインドウ１０１における表示形態の更に別の例が示される。図８Ａ及び図８Ｂに示される表示形態は、第１のウインドウに上記始終点及び接続線のみを表示し、始点又は終点を操作者が選択すると上記選択された始点又は終点のクロック種、外部遅延時間、最大違反遅延時間の少なくともいずれか一つを表示することを特徴とする。
【００３４】
図８Ａに示す例によれば、論理回路設計者は始終点および接続経路を表示するウインドウ１０１にて遅延時間の対策を行う始点または終点を選択することにより選択された始点または終点のクロック種、外部遅延時間、最大違反時間を表示することができるので、効率良く遅延時間違反接続経路の対策を行うことが可能である。図８Ａに示す例によれば論理回路設計者は始点５０４を選択することによりクロック種５０１、外部遅延時間５０２、最大違反時間５０３を表示することができる。図８Ｂに示す例によれば論理回路設計者は終点５０５を選択することによりクロック種５０６、外部遅延時間５０７、最大違反時間５０８を表示することができる。
【００３５】
図９には前記遅延時間表示処理による第１のウインドウ１０１における表示形態の更に別の例が示される。図９に示される表示形態は、第１のウインドウに上記始終点及び接続線のみを表示し、遅延時間を違反している上記始終点及び遅延時間を違反していない上記始終点を区別して表示することを特徴とする。論理回路設計者は始終点および接続経路を表示するウインドウ１０１にて遅延時間違反始点および終点を識別する際、論理回路の始終点が膨大な数に及ぶ場合には全ての始終点を解析しなければならず遅延時間違反経路の対策工数を大幅に必要とする。このような場合、本発明の表示方法により遅延時間違反始終点を瞬時に判断することができるので、効率良く遅延時間違反接続経路の対策を行うことが可能である。なお、表示方法としては遅延時間違反始終点を強調表示する、若しくは遅延時間違反始終点以外の始終点の表示色を薄くする等、当該始終点を識別可能に表示できれば良い。図９に示す例によれば論理回路設計者は始点６０１、始点６０２および終点６０３、終点６０４が遅延時間違反始終点であることを瞬時に判断可能となり効率良く遅延時間違反接続経路の対策を行うことが可能である。
【００３６】
図１０には前記遅延時間表示処理による第１のウインドウ１０１における表示形態の更に別の例が示される。図１０に示される表示形態は、第１のウインドウに上記始終点及び接続線のみを表示し、遅延時間を違反している上記接続線及び遅延時間を違反していない上記接続線を区別して表示することを特徴とする。論理回路設計者は始終点および接続経路を表示するウインドウ１０１にて遅延時間違反接続経路を識別する際、論理回路の接続経路が膨大な数に及ぶ場合には全ての接続経路を解析しなければならず遅延時間違反経路の対策工数を大幅に必要とする。このような場合、本発明の表示方法により遅延時間違反接続経路を瞬時に判断することができるので、効率良く遅延時間違反接続経路の対策を行うことが可能である。なお、表示方法としては遅延時間違反接続経路を強調表示する、若しくは遅延時間違反接続経路以外の接続線の表示色を薄くする等、当該接続経路を識別可能に表示できれば良い。図１０に示す例によれば論理回路設計者は接続経路７０１および接続経路７０２が遅延時間違反接続経路であることを瞬時に判断可能となり効率良く遅延時間違反接続経路の対策を行うことが可能である。
【００３７】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば遅延時間表示若しくは開発対象とされる論理回路は図４に限定されず適宜の論理構成を対象とすることが可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明に係る遅延時間表示方法による表示形態の一例を示す説明図である。
【図２】半導体集積回路の設計方法を全体的に示すフローチャートである。
【図３】図２の設計方法に用いるコンピュータ装置の一例を示すブロック図である。
【図４】論理合成処理によって得られた論理回路の構成を例示する論理回路図である。
【図５Ａ】遅延時間表示方法による第１のウインドウにおける表示形態の別の例を示す説明図である。
【図５Ｂ】遅延時間表示方法による第１のウインドウにおける表示形態の更に別の例を示す説明図である。
【図６】遅延時間表示方法による第１のウインドウにおける表示形態の別の例を示す説明図である。
【図７】遅延時間表示方法による第１のウインドウ及び第２のウインドウにおける表示形態の別の例を示す説明図である。
【図８Ａ】遅延時間表示方法による第１のウインドウにおける表示形態の更に別の例を示す説明図である。
【図８Ｂ】遅延時間表示方法による第１のウインドウにおける表示形態の更に別の例を示す説明図である。
【図９】遅延時間表示方法による第１のウインドウにおける表示形態の更に別の例を示す説明図である。
【図１０】遅延時間表示方法による第１のウインドウにおける表示形態の更に別の例を示す説明図である。
【符号の説明】
【００３９】
１００  メインウインドウ
１０１  第１のウインドウ
１０２  第２のウインドウ
１１２，２０７−２１０，３０７  接続経路
１１３  遅延時間
３０８  目標遅延時間
３０９  違反遅延時間
３１０  論理段数
４０１  選択した接続経路
５０１，５０６  クロック種
５０２，５０７  外部遅延時間
５０３，５０８  最大違反時間
５０４  選択した始点
５０５  選択した終点
６０１，６０２  強調表示した始点
６０３，６０４  強調表示した終点
７０１，７０２  強調表示した接続経路
【図１】
2005208696.tif 000003
【図２】
2005208696.tif 000004
【図３】
2005208696.tif 000005
【図４】
2005208696.tif 000006
【図５Ａ】
2005208696.tif 000007
【図５Ｂ】
2005208696.tif 000008
【図６】
2005208696.tif 000009
【図７】
2005208696.tif 000010
【図８Ａ】
2005208696.tif 000011
【図８Ｂ】
2005208696.tif 000012
【図９】
2005208696.tif 000013
【図１０】
2005208696.tif 000014