(57)【要約】【課題】ＣＰＵ等の主制御デバイスと、この制御指令に基づき動作を実行する半導体集積回路との通信において、信号線上に設けるドライバ数の低減を図り、通信速度を落とすことなくコスト削減、消費電力の削減を実現できるようにする。【解決手段】本発明に係るスレーブＳＬ１によれば、ＣＰＵ１から入力された入力シリアルデータＤ１をカスケード接続されているスレーブＳＬ２へ出力するとともに、シリアル通信制御部１１へ出力する。ＣＰＵ１の入力シリアルデータＤ１に基づき、シリアル通信制御部１１は、当該入力シリアルデータＤ１が自己宛てであるか判断し、自己宛である場合、セレクタ１３がシリアル通信制御部１１からの内部出力シリアルデータＤ３を選択するように切り替え、通信が終了すると、スレーブＳＬ２からの外部出力シリアルデータＤ２を選択するように切り替える。【選択図】図２
2005063183.tif 000002
【特許請求の範囲】
【請求項１】
信号処理手段を有する半導体集積回路において、
第１シリアル信号線が接続可能な第１入力端子及びこの第１入力端子を介して入力されたデータと同じデータを出力する第１出力端子と、
第２シリアル信号線が接続可能な第２入力端子及びこの第２入力端子を介して入力されたデータと同じデータを出力する第２出力端子と、
前記第１入力端子から入力される入力シリアルデータを受信し、当該入力シリアルデータが自己宛のデータである場合に、当該データを前記信号処理手段に転送し、かつ、前記信号処理手段から出力される内部出力シリアルデータを出力するシリアル通信制御手段と、
前記シリアル通信制御手段からの内部出力シリアルデータ又は前記第２入力端子から入力された外部からの外部出力シリアルデータの何れかを、前記シリアル通信制御手段からの選択制御信号に基づいて、第２出力端子に選択的に出力するセレクタと、
を備えたことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路を複数設け、前記複数の半導体集積回路を第１シリアル信号線及び第２シリアル信号線を介してカスケード接続したことを特徴とする半導体集積回路ブロック。
【請求項３】
主制御デバイスと、複数の請求項２の半導体集積回路ブロックと、を備え、
前記主制御デバイスに、ドライバ、第１シリアル信号線及び第２シリアル信号線を介して、前記複数の半導体集積回路ブロックをシリアル転送方式で接続したことを特徴とするデータ転送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（Central Processing Unit）等の主制御デバイスとデータ通信を行い、主制御デバイスの制御指令に基づいて動作を実行する半導体集積回路、複数の半導体集積回路が接続された半導体集積回路ブロック及びデータ転送システムに関する。
【背景技術】
【０００２】
従来、通信装置同士を接続する方法として、複数の通信装置を階層状に接続するカスケード接続が用いられている。例えば、特許文献１には、複数の半導体集積回路をカスケード接続し、データ転送を行う構成が記載されている。
【０００３】
一方、従来、マスタ制御デバイスとしてのＣＰＵから送信される制御指令に基づいて複数のスレーブデバイスである半導体集積回路を動作させるシステムにおいては、ＣＰＵからスレーブへの制御指令信号やスレーブからＣＰＵへの制御結果信号等のデータ転送に１：ｎのシリアルデータ転送方式が用いられている。図６に、従来の１：ｎデバイス構成におけるシリアルデータ転送方式の例を示す。図中のスレーブ（１）〜（ｎ）は、マスタとしてのＣＰＵにより制御されるデバイスを示す。また、各ブロックは、同一基板上に存在する機能ブロック又は複数の基板から構成されるブロックである。
【特許文献１】特開平８−１３７４３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
図６に示すシリアルデータ転送方式では、データ転送用の信号線に複数デバイスが接続されるため、信号線上の負荷容量が大きくなる傾向にある。そのため、信号を増幅するために多数のドライバを挿入する必要があり、各デバイスの出力容量と入力容量との関係によっては、デバイスの数量分ドライバを必要とし、その分コストがかかるという問題がある。
【０００５】
また、デバイス間をカスケード接続した場合には、ＣＰＵからの信号が自己のデバイス宛てであるか否かを判断する処理を行い、自己のデバイス宛てでない場合にデータを後段のデバイスに転送するという構造を採用するため、後段のデバイスに行くほどデータ通信に遅延が生じるという問題がある。
【０００６】
本発明の課題は、主制御デバイスと、この制御指令に基づき動作する半導体集積回路との通信において、信号線上に設けるドライバ数の低減を図り、通信速度を落とすことなくコスト削減、消費電力の削減を実現できるようにすることである。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、請求項１に記載の発明は、
信号処理手段を有する半導体集積回路において、
第１シリアル信号線が接続可能な第１入力端子及びこの第１入力端子を介して入力されたデータと同じデータを出力する第１出力端子と、
第２シリアル信号線が接続可能な第２入力端子及びこの第２入力端子を介して入力されたデータと同じデータを出力する第２出力端子と、
前記第１入力端子から入力される入力シリアルデータを受信し、当該入力シリアルデータが自己宛のデータである場合に、当該データを前記信号処理手段に転送し、かつ、前記信号処理手段から出力される内部出力シリアルデータを出力するシリアル通信制御手段と、
前記シリアル通信制御手段からの内部出力シリアルデータ又は前記第２入力端子から入力された外部からの外部出力シリアルデータの何れかを、前記シリアル通信制御手段からの選択制御信号に基づいて、第２出力端子に選択的に出力するセレクタと、
を備えたことを特徴としている。
【０００８】
請求項２に記載の発明の半導体集積回路ブロックは、
請求項１に記載の半導体集積回路を複数設け、前記複数の半導体集積回路を第１シリアル信号線及び第２シリアル信号線を介してカスケード接続したことを特徴としている。
【０００９】
請求項３に記載の発明のデータ転送システムは、
主制御デバイスと、複数の請求項２の半導体集積回路ブロックと、を備え、
前記主制御デバイスに、ドライバ、第１シリアル信号線及び第２シリアル信号線を介して、前記複数の半導体集積回路ブロックをシリアル転送方式で接続したことを特徴としている。
【発明の効果】
【００１０】
請求項１に記載の発明によれば、シリアル通信によるデータ送受信及び外部へのデータ転送を行う構成を有しているので、第１シリアル信号線及び第２シリアル信号線を介して複数の半導体集積回路をカスケード接続することが可能となり、制御指令を行う主制御デバイスに、ドライバ、カスケード接続された上記複数の半導体集積回路をシリアル転送方式で接続したデータ転送システムを構築することができる。また、データ転送時には、入力されたデータをそのまま出力するので、半導体集積回路内の転送速度の遅延がわずかであり、高速なデータ転送を行うことができる。更に、半導体集積回路間をカスケード接続可能であることにより、上述したデータ転送システムを構築し、主制御デバイスに複数の半導体集積回路を接続する際に、ドライバの数を削減することができる。
【００１１】
請求項２に記載の発明によれば、複数の請求項１に記載の半導体集積回路を第１シリアル信号線及び第２シリアル信号線を介してカスケード接続した半導体集積回路ブロックを提供するので、半導体集積回路間で高速なデータ転送を行うことができる。
【００１２】
請求項３に記載の発明によれば、主制御デバイスと、複数の請求項２の半導体集積回路ブロックと、を備え、主制御デバイスに、ドライバ、第１シリアル信号線及び第２シリアル信号線を介して、複数の半導体集積回路ブロックをシリアル転送方式で接続したデータ転送システムを提供する。従って、主制御デバイスと複数の半導体集積回路との通信において、信号線上に設けるドライバの数の低減を図り、通信速度を落とすことなくコスト削減、消費電力の低減を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、図を参照して本発明の実施の形態を詳細に説明する。
まず、構成を説明する。
【００１４】
図１に、本発明に係るデータ転送システム１００の全体構成例を示す。図１に示すデータ転送システム１００は、制御指令信号を出力する、主制御デバイスとしてのＣＰＵ１、ＣＰＵ１からの制御指令信号に基づき動作する複数の周辺デバイス（以下、スレーブと称する）ＳＬ１〜ＳＬｎ、信号の増幅を行うドライバＤＲ１により構成されている。各スレーブＳＬ１〜ＳＬｎは、第１シリアル信号線Ｌ１及び第２シリアル信号線Ｌ２によりカスケード接続され、カスケード接続ブロックＢＬ１を構成している。
【００１５】
図２に、スレーブＳＬ１の内部構成例を示す。スレーブＳＬ１は、例えば、ＡＳＩＣ（Application Specific Integrated Circuit）等の半導体集積回路であり、図２に示すように、シリアル通信制御部１１、多機能部１２、セレクタ１３、第１入力端子１４、第１出力端子１５、第２入力端子１６、第２出力端子１７、デバイス番号端子１８、バッファＢ１〜Ｂ４等を備えて構成されている。
【００１６】
シリアル通信制御部１１は、ＣＰＵ１から送信され、第１入力端子１４を介して入力された入力シリアルデータＤ１に含まれるデバイス番号が自己宛のデータである場合に、当該データを多機能部１２に転送するとともに、セレクタ１３に選択制御信号ＣＳを出力してセレクタ１３の選択状態を切り替え、多機能部１２から出力される内部出力シリアルデータＤ３を第２出力端子１７出力する。シリアル通信制御部１１は、ＣＰＵ１からの入力シリアルデータＤ１を記憶するためのＣＰＵ＿ＩＦレジスタ群を含んで構成されている。
【００１７】
信号処理手段としての多機能部１２は、シリアル通信制御部１１とバス接続され、ＣＰＵ１から入力された入力シリアルデータＤ１に基づいて、所定の動作を実行し、内部出力シリアルデータＤ３を生成してシリアル通信制御部１１へ出力する。
【００１８】
セレクタ１３は、シリアル通信制御部１１からの選択制御信号ＣＳに応じて、シリアル通信制御部１１から入力された内部出力シリアルデータＤ３又は第２入力端子１６を介して外部から入力された外部出力シリアルデータＤ２を選択的に第２出力端子１７に出力する。
【００１９】
第１入力端子１４は、第１シリアル信号線Ｌ１と接続され、第１シリアル信号線Ｌ１上を転送された入力シリアルデータＤ１を入力する。第１出力端子１５は、第１シリアル信号線Ｌ１と接続され、入力シリアルデータＤ１を外部に出力する。
【００２０】
第２入力端子１６は、第２シリアル信号線Ｌ２と接続され、第２シリアル信号線Ｌ２上を転送された外部出力シリアルデータＤ２を入力する。第２出力端子１７は、第２シリアル信号線Ｌ２と接続され、外部出力シリアルデータＤ２又は内部出力シリアルデータＤ３をＣＰＵ１に出力する。
【００２１】
デバイス番号端子１８は、データ転送システム１００における複数のデバイスを識別するためのデバイス識別番号を指定する。
【００２２】
ここで、図２を参照して、スレーブＳＬ１における、上述した各構成要素の接続及び送受信データの流れについて説明する。
【００２３】
第１入力端子１４は、バッファＢ１の入力部に接続され、バッファＢ１の出力部はシリアル通信制御部１１に接続されているとともに、バッファＢ２の入力部に接続されている。バッファＢ２の出力部は、第１出力端子１５に接続されている。即ち、ＣＰＵ１からの入力シリアルデータＤ１は、シリアル通信制御部１１に入力されるとともに、後段のスレーブＳＬ２にスルー出力される。
【００２４】
第２入力端子１６は、バッファＢ３の入力部に接続され、バッファＢ３の出力部はセレクタ１３に接続されている。また、シリアル通信制御部１１の出力部はセレクタ１３に接続されている。セレクタ１３は、ＣＰＵ１とシリアル通信制御部１１とのデータ通信が行われていない初期状態では、外部出力シリアルデータＤ２を選択するようになっているが、シリアル通信制御部１１からの選択制御信号ＣＳにより、外部出力シリアルデータＤ２と内部出力シリアルデータＤ３の何れかを選択的に出力するように切り替られる。セレクタ１３の出力部は、バッファＢ４の入力部に接続され、バッファＢ４の出力部は、第２出力端子１７に接続されている。即ち、ＣＰＵ１とシリアル通信制御部１１とのデータ通信が行われていない状態では、後段のスレーブＳＬ２から送信された外部出力シリアルデータＤ２は、ＣＰＵ１へスルー出力される。一方、シリアル通信制御部１１からの選択制御信号ＣＳにより、セレクタ１３が内部出力シリアルデータＤ３を出力するように切り替えられると、内部出力シリアルデータＤ３がＣＰＵ１に出力され、第２入力端子１６からの外部出力シリアルデータＤ２は無効となる。
【００２５】
次に、スレーブＳＬ１の動作について説明する。
図３に、シリアル通信制御部１１により実行される通信制御処理を示す。以下、図３を参照して通信制御処理について説明する。
【００２６】
ここで、ＣＰＵ１から送信される入力シリアルデータＤ１は、図４に示す構成となっている。図４に示すように、入力シリアルデータＤ１は、デバイス番号及びライト・リード指定ビット、アドレス、データにより構成されている。これにより、ＣＰＵ１からのデータがＣＰＵ＿ＩＦレジスタ群の指定されたアドレスに書込みされるか又はＣＰＵ＿ＩＦレジスタ群の指定されたアドレスからデータが読み出されるようになっている。
【００２７】
ＣＰＵ１からの入力シリアルデータＤ１が第１入力端子１４、バッファＢ１を介してシリアル通信制御部１１へ入力されると（ステップＳ１）、入力シリアルデータＤ１に含まれるデバイス番号が読み取られ（ステップＳ２）、当該デバイス番号とデバイス番号端子１８の番号が比較されることにより（ステップＳ３）、当該入力シリアルデータＤ１が自己宛てであるか否かが判断される（ステップＳ４）。入力シリアルデータＤ１が自己宛てである場合（ステップＳ４；ＹＥＳ）、セレクタ１３に、シリアル通信制御部１１からの内部出力シリアルデータＤ３を選択するように指示する選択制御信号ＣＳが出力され（ステップＳ５）、ＣＰＵ１とのデータ送受信が行われる（ステップＳ６）。ＣＰＵ１との通信が終了すると（ステップＳ７；ＹＥＳ）、セレクタ１３に、第２入力端子１６からの外部出力シリアルデータＤ２を選択するよう指示する選択制御信号ＣＳが出力され（ステップＳ８）、本処理は終了する。
【００２８】
一方、ＣＰＵ１から送信された入力シリアルデータＤ１が自己宛てでないと判断された場合は（ステップＳ４；ＮＯ）、本処理は終了する。
【００２９】
以上説明したように、スレーブＳＬ１は、通常、ＣＰＵ１から入力された入力シリアルデータＤ１を、カスケード接続されている後段のスレーブＳＬ２へスルーで出力し、スレーブＳＬ２からの外部出力シリアルデータＤ２をＣＰＵ１へスルーで出力する構成となっており、シリアル通信制御部１１によりＣＰＵ１からの入力シリアルデータＤ１が自己宛であると判断された場合に、セレクタ１３の選択が切り替えられ、シリアル通信制御部１１とＣＰＵ１とのデータ通信が行われる。
【００３０】
従って、ＣＰＵ１とのデータ通信を行うことができるとともに、ＣＰＵ１と後段のスレーブとのデータ転送を行うことができる。ＣＰＵと後段のスレーブとのデータ転送において、スレーブＳＬ１内におけるデータ転送速度の低下要因は、バッファＢ１〜Ｂ４の遅延及び信号経路上の遅延のみであるため、ＣＰＵ１及びカスケード接続された後段のスレーブに対して高速なデータ転送を行うことができる。
【００３１】
図１に示すデータ転送システム１００において、スレーブＳＬ１にカスケード接続されたスレーブＳＬ２、スレーブＳＬ２にカスケード接続されたスレーブＳＬ３、・・・スレーブＳＬｎ−１にカスケード接続されたスレーブＳＬｎの内部構成は、全て上述したスレーブＳＬ１と同様の構成となっている。即ち、各スレーブ内におけるデータ転送速度の低下要因は、バッファＢ１〜Ｂ４の遅延及び信号経路上の遅延のみであるため、データ転送システム１００において、各スレーブは、ＣＰＵ１及びカスケード接続された後段のスレーブに対して高速なデータ転送を行うことができ、データ転送システム１００において、図６に示す従来のシリアル転送方式とほぼ同様の速度でのデータ転送を行うことができる。
【００３２】
また、データ転送システム１００において、カスケード接続箇所はスレーブ同士の１：１接続となっているため、スレーブ間にドライバを挿入することが不要となる。また、ＣＰＵ１及び各スレーブの出力容量が十分に大きい場合は、ドライバＤＲ１の挿入も不要となる。このように、データ転送システム１００によれば、図６に示したシリアル転送方式に比べ、転送速度を落とさずにドライバの使用数を低減することができるので、コストを及び消費電力を抑えることができる。
【００３３】
図５に、図１に示すデータ転送システム１００をモジュールＭ１として、ＣＰＵ１に、制御対象となる複数のモジュールＭ２〜Ｍｎがシリアル転送方式で接続されて構成されるデータ転送システム２００の構成例を示す。図５に示す各モジュールＭ２〜Ｍｎは、ＣＰＵ１の制御対象となる基板等であり、上述したデータ転送システム１００のカスケード接続ブロックＢＬ１と同様のカスケード接続ブロックＢＬ２〜ＢＬｎ及びドライバＤＲ２〜ＤＲｎから構成されている。また、ＣＰＵ１とモジュール群Ｍ２〜Ｍｎを接続する信号線上においては、高速転送を維持するためのドライバＤＲが設けられている。データ転送システム２００における各スレーブには、それぞれ異なるデバイス番号が割り当てられている。
【００３４】
モジュールＭ１のＣＰＵ１からの制御指令は、データ転送システム１００において説明したのと同様のデータ転送方法で、制御対象となるモジュール上のスレーブに転送され、対象となるスレーブからＣＰＵ１への信号も、同様のデータ転送方法で転送される。従って、図６に示す従来のシリアル転送方式とほぼ同様の速度でデータ転送を行うことができる。
【００３５】
また、データ転送システム２００によれば、制御対象となる各モジュールに必要とされるドライバの数量は１個でよく、ＣＰＵ１とモジュール群Ｍ２〜Ｍｎとの接続に用いられるドライバＤＲを考慮しても、従来に比べて、ドライバの使用数を低減することができ、これに伴い、信号線数の削減、基板面積の縮小等を図ることができる。その結果、コスト削減ができるとともに、消費電力を抑えることができる。
【００３６】
以上、本発明によれば、ＣＰＵ１の制御対象となるスレーブ同士がカスケード接続され、各スレーブがＣＰＵ１とシリアル通信を行う機能と、他の後段のスレーブとＣＰＵ１とのデータを転送する機能を有しているので、信号線上の負荷容量を考慮した上で、従来に比べ、ドライバの数を低減することができ、コスト削減、消費電力の削減を図ることができる。また、各スレーブにおいて、後段のスレーブとＣＰＵ１とのデータを転送する際には、データに対して処理を行ったり、データを判断したりすることなくスルーで出力するので、高速転送が可能である。
【００３７】
なお、上記実施の形態における記述内容は、本発明の好適な一例であり、これに限定されるものではない。
また、データ転送システム１００、２００、スレーブＳＬ１〜ＳＬｎの細部構成及び細部動作に関しても、本発明の趣旨を逸脱することのない範囲で適宜変更可能である。
【図面の簡単な説明】
【００３８】
【図１】本発明に係るデータ転送システム１００の全体構成を示す図である。
【図２】図１のスレーブＳＬ１の機能的構成を示すブロック図である。
【図３】図２のシリアル通信制御部１１により実行される通信制御処理を示すフローチャートである。
【図４】図２のＣＰＵ１から送信される入力シリアルデータＤ１の一例を示す図である。
【図５】本発明に係るデータ転送システム２００の全体構成を示す図である。
【図６】従来の１：ｎのシリアル通信方式における構成例を示す図である。
【符号の説明】
【００３９】
１００、２００  データ転送システム
１  ＣＰＵ
１１  シリアル通信制御部
１２  多機能部
１３  セレクタ
１４  第１入力端子
１５  第１出力端子
１６  第２入力端子
１７  第２出力端子
１８  デバイス番号端子
Ｌ１  第１シリアル信号線
Ｌ２  第２シリアル信号線
Ｂ１〜Ｂ４  バッファ
ＳＬ１〜ＳＬｎ  スレーブ
ＤＲ、ＤＲ１〜ＤＲｎ  ドライバ
ＢＲ１〜ＢＲｎ  カスケード接続ブロック
Ｍ１〜Ｍｎ  モジュール
【図１】
2005063183.tif 000003
【図２】
2005063183.tif 000004
【図３】
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【図４】
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【図５】
2005063183.tif 000007
【図６】
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