(57)【要約】【課題】  抵抗素子の抵抗特性を安定化させ、かつ、半導体装置の外形寸法の縮小が可能となる技術を提供する。【解決手段】  コンタクト層となる第１導電型の半導体基体に第１導電型の抵抗層を形成した半導体基板主面の中央に、第１導電型のコンタクト層を形成した抵抗素子を有する半導体装置において、半導体基板主面の前記コンタクト層の周囲を、半導体基板主面に形成した遮断領域によって囲み、この遮断領域を前記コンタクト層よりも深く形成する。  この構成によれば、抵抗素子の側面に形成される電流側路を遮断し、抵抗特性を安定させることができるという効果がある。【選択図】        図１
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【特許請求の範囲】
【請求項１】
コンタクト層となる第１導電型の半導体基体に第１導電型の抵抗層を形成した半導体基板主面の中央に、第１導電型のコンタクト層を形成した抵抗素子を有する半導体装置において、
半導体基板主面の前記コンタクト層の周囲を、半導体基板主面に形成した遮断領域によって囲み、この遮断領域を前記コンタクト層よりも深く形成することを特徴とする半導体装置。
【請求項２】
前記遮断領域が、反対導電型である第２導電型の半導体層であり、前記遮断領域が、前記コンタクト層の周囲に環状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記遮断領域が、絶縁層であり、前記遮断領域が、前記コンタクト層の周囲に環状に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記遮断領域で半導体基板が切断されており、遮断領域が半導体基板主面の周縁に形成されていることを特徴とする請求項１乃至請求項３の何れか一項に記載の半導体装置。
【請求項５】
コンタクト層となる第１導電型の半導体基体に第１導電型の抵抗層を形成した半導体基板主面の中央に、第１導電型のコンタクト層を形成した抵抗素子を、半導体ウェハに複数形成する半導体装置の製造方法において、
半導体基板主面の前記コンタクト層形成領域の周囲を、半導体基板主面に形成した遮断領域によって囲み、この遮断領域を前記コンタクト層よりも深く形成する工程と、
前記第１導電型のコンタクト層を形成する工程とを有し、
前記抵抗素子が形成された後に、半導体ウェハが切断分離されて抵抗素子が個片化されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、抵抗素子を有する半導体装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
現在の電子装置では、多数の能動素子或いは受動素子を集積した半導体集積回路装置が用いられているが、全ての素子を集積化せずに、抵抗・容量等の素子を単体で形成した個別部品も、併せて用いられている。この個別部品についても、電子装置の小型化に伴い、外形寸法の小型化が進められており、このため、半導体基板に形成した拡散層の厚さ或いは不純物濃度を調整して所望の抵抗値を得る抵抗素子を形成した個別部品の半導体装置が用いられている。
【０００３】
例えば携帯電話端末では、ｐｎ接合ダイオードのｐｎ接合間に薄い真性半導体のｉ層をはさんだｐｉｎダイオードとバイアス抵抗とを組み合わせたアンテナスイッチが用いられているが、デジタル方式の携帯電話では、小型化、高周波化およびマルチバンド化が急速に進んでいるため、アンテナスイッチに用いられるバイアス抵抗には、実装面積を縮小するための装置外形の小型化、抵抗値の安定性等が求められている。
【０００４】
下記特許文献１には、半導体基板に形成した半導体層を抵抗として用い、他の半導体素子と集積化した例が開示されている。
【特許文献１】特許第２９２９３７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
抵抗素子の半導体装置では、抵抗層となるエピタキシャル層の比抵抗を利用して、エピタキシャル層の体積で任意の抵抗値を得ている。このため、複数の抵抗素子を１枚のウェハに形成し、ダイシングによってウェハを必要な堆積となる寸法で縦横に切断分離して、個々の抵抗素子の半導体チップに個片化している。
【０００６】
このため、個片化された抵抗素子の半導体チップでは、側面がダイシングの切断面となっており、この切断面がアモルファス化して不安定となり、抵抗素子の側面に電流側路が形成されてしまうことがある。前記電流側路が形成されることにより、抵抗素子は安定した抵抗特性を得ることが難しくなる。
【０００７】
また、近年、半導体装置外形には更なる小型化が求められており、半導体チップサイズを縮小するためには、所望の抵抗値を小体積で得る必要があり、エピタキシャル層の比抵抗を高くすることが考えられる。しかし、エピタキシャル層の比抵抗を高くした場合には、電流側路を流れる電流が抵抗層の中央部分を流れる電流よりも増加することになり、電流側路の影響がより大きな問題となる。
【０００８】
本発明の課題は、これらの問題点を解決し、抵抗素子の抵抗特性を安定化させ、かつ、半導体装置の外形寸法の縮小が可能となる技術を提供することにある。
本発明の前記ならびにその他の課題と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
コンタクト層となる第１導電型の半導体基体に第１導電型の抵抗層を形成した半導体基板主面の中央に、第１導電型のコンタクト層を形成した抵抗素子を有する半導体装置において、半導体基板主面の前記コンタクト層の周囲を、半導体基板主面に形成した遮断領域によって囲み、この遮断領域を前記コンタクト層よりも深く形成する。
【発明の効果】
【００１０】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
（１）本発明によれば、抵抗素子の側面に形成される電流側路を遮断することができるという効果がある。
（２）本発明によれば、上記効果（１）により、抵抗特性を安定させることができるという効果がある。
（３）本発明によれば、上記効果（２）により、エピタキシャル層の比抵抗を高くすることができるという効果がある。
（４）本発明によれば、上記効果（３）により、チップサイズを縮小することができるという効果がある。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態を説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１２】
図１は、本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを示す縦断面図である。本実施の形態では、前記第１導電型がｎ型であり、前記第２導電型がｐ型となっている。
【００１３】
この抵抗素子１は、ｎ＋型単結晶シリコン等の半導体基体２に低不純物濃度のｎ−型エピタキシャル層３を形成した半導体基板主面に、上面が半導体基板主面の中央表面に露出する高不純物濃度のｎ＋型半導体層４を形成し、ｎ＋型単結晶シリコン等の半導体基体２は一方のコンタクト層として機能し、ｎ−型エピタキシャル層３は抵抗層として機能し、ｎ＋型半導体層４は他方のコンタクト層として機能する。この抵抗素子１では、主にｎ−型エピタキシャル層３の比抵抗を利用して、その体積を変えることによって任意の抵抗値を得る構成としている。
【００１４】
本実施の形態の抵抗素子１では、この半導体基板主面のｎ＋型半導体層４の周囲に、ｎ−型エピタキシャル層３及びｎ＋型半導体層４とは反対導電型であるｐ型半導体層５を形成する。ｐ型半導体層５は、半導体基板主面の周縁となる領域にｎ＋型半導体層４の周囲を囲む矩形環状に、ｎ＋型半導体層４よりも深く形成し、半導体基板主面の周縁となる領域に形成した遮断領域となる。
【００１５】
図２に縦断面図を示す従来の抵抗素子１では、半導体チップの側面に電流側路が形成され、電極７，８間に電圧が印加されると、図２中に破線にて示すように、この電流側路に電流が流れるため、抵抗特性が不安定になっていた。これに対して、図１に示す本実施の形態の抵抗素子１では、遮断領域となるｐ型半導体層５により電流側路を遮断することができるので、電極７，８間に電圧が印加されると、図１中に破線にて示すように、電流が分散されず半導体チップの中央部分に集中するため、任意の安定した抵抗特性を得ることができる。
【００１６】
半導体基板主面は保護絶縁膜６によって被覆されており、保護絶縁膜６を部分的に除去して半導体基板主面に露出させたｎ＋型半導体層４の接続領域には、例えばアルミニュウムを主成分とした表面電極７を接続し、半導体基板裏面の半導体基体２には、例えば金を主成分とした裏面電極８を接続した構成となっている。
【００１７】
図３に実装状態の縦断面図を示すように、この抵抗素子１は、以降の実装工程によって、抵抗素子１の裏面電極８側が一方のリード９に接着導通され、また表面電極７と他方のリード１０とが金等のボンディングワイヤ１１により接続導通されており、抵抗素子１、ボンディングワイヤ１１及びリード９，１０の上面がレジン等の封止体１２によって樹脂封止され、封止体１２の底面にリード９，１０の下面が露出した半導体装置となる。この半導体装置を実装基板等に実装する際には、リード９，１０の下面を実装基板の配線に接続する。製品外形としては、例えば、通常１００６と呼称される１ｍｍ×０．６ｍｍのサイズとなっている。
【００１８】
従来の抵抗素子では電流側路の影響を考慮しなければならないので、半導体チップの小型化に限界があったが、本実施の形態の抵抗素子１では、電流側路の影響を遮断領域となるｐ型半導体層５によって抑制することができるので、エピタキシャル層３の比抵抗を高くして、所定の抵抗値をより小体積で得ることが可能となる。このため、半導体チップの外形寸法を小型化して、半導体装置の実装面積を低減させることも可能となり、更には、他の部品と複合化してパッケージングすることも可能となる。
【００１９】
続いて、この半導体装置の製造方法について、図４乃至図１１を用いて工程毎に説明する。本実施の形態の半導体装置の製造方法では、半導体ウェハに複数の半導体装置を同時形成し、切断分離によって個片化する。
先ず、高不純物濃度のｎ＋型半導体基体２にｎ−型エピタキシャル層３を形成した半導体基板の主面に、図４に示すように熱酸化等により酸化シリコン膜６ａを全面に形成し、この酸化シリコン膜６ａ上に、ｐ型半導体層４の形成領域を開口したレジストマスク１３をホトリソグラフィにより形成する。続いて、このレジストマスク１３を用いたドライエッチングによって酸化シリコン膜６ａを選択的に除去し、ｐ型半導体領域５の形成領域となる半導体基板主面を露出させる。この状態を図５に示す。
【００２０】
次に、レジストマスク１３及び酸化シリコン膜６ａをマスクとして、ボロン等のｐ型不純物を注入した後にレジストマスク１３を除去し、アニールを行なってｐ型半導体層５を形成する。この状態を図６に示す。ｐ型半導体領域５は、個片化後に半導体基板主面の周縁となる領域に矩形環状に位置しており、切断前の状態では、隣接する抵抗素子１のｐ型半導体層５が、一体となって形成される。
【００２１】
次に、半導体基板主面に、ＰＳＧ(Phospho Silicate Glass)膜６ｂを全面に形成し、このＰＳＧ膜６ｂ上に、ｎ＋型半導体層５の形成領域となる半導体基板主面の中央を開口したレジストマスク１４をホトリソグラフィにより形成する。なお、酸化シリコン膜６ａとＰＳＧ膜６ｂとによって、保護絶縁膜６が構成されている。続いて、このレジストマスク１４を用いたドライエッチングによって酸化シリコン膜６ａ及びＰＳＧ膜６ｂを選択的に除去し、ｎ型半導体層４の形成領域となる半導体基板主面を露出させる。この状態を図７に示す。
【００２２】
次に、このレジストマスク１４、酸化シリコン膜６ａ及びＰＳＧ膜をマスクとして、リン等のｎ型不純物を注入した後にレジストマスク１４を除去し、アニールを行なってｎ＋型半導体層４を形成する。この状態を図８に示す。ｎ＋型半導体層４は、周囲をｐ型半導体領域５によって囲まれ、このｐ型半導体領域５よりも浅く形成する。なお、本実施の形態では、ｐ型半導体層５形成の後にｎ＋型半導体層４を形成したが、ｐ型半導体層５形成の前にｎ＋型半導体層４を形成してもよい。
【００２３】
次に、レジストマスク１４を除去した後に、半導体基板主面の全面にスパッタ等によりアルミニュウムを主とした金属膜を堆積させ、表面電極７の形成領域を覆うレジストマスク１５をホトリソグラフィにより形成し、このレジストマスク１５を用いたドライエッチングによって前記金属膜を選択的に除去して、表面電極７を形成する。この状態を図９に示す。
【００２４】
次に、レジストマスク１５を除去した後に、半導体基板主面とは反対側の裏面の半導体基体２に蒸着等により、金を主とした金属膜を堆積させ、裏面電極８を形成する。この状態を図１０に示す。
【００２５】
次に、図１１にその縦断面図を示すように、抵抗素子１の形成されたウェハをダイシングテープ１６に貼り付けた状態で、ウェハのダイシング領域をダイシングブレード１７によって縦横に切断して夫々の半導体装置を個片化した後に、ダイシングテープ１６を剥離させると、図１に示す状態となる。
【００２６】
本実施の形態の製造方法では、ダイシングによってウェハを切断分離して、個々の抵抗素子の半導体チップに個片化しているが、このダイシングの切断面である半導体チップの側面がアモルファス化して不安定となった場合にも、遮断領域であるｐ型半導体層５によって、抵抗素子の側面に前記電流側路が形成されるのを防止することができるので、安定した抵抗特性の抵抗素子を得ることができる。
【００２７】
以上、本発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００２８】
例えば、前記遮断領域としては、前述した反対導電型の半導体領域の他に、素子間分離に用いられる絶縁体を充填したトレンチ等の適用も可能である。
【００２９】
また、前述した抵抗素子１ではｎ型のエピタキシャル層３を抵抗層としていたが、ｐ型のエピタキシャル層３を抵抗層として用いることも可能である。その場合には、コンタクト層もｐ型とし、遮断領域を反対導電型のｎ型とする。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを示す縦断面図である。
【図２】従来の半導体装置に用いられる抵抗素子の半導体チップを示す縦断面図である。
【図３】図１に示す抵抗素子の半導体チップの実装状態を示す縦断面図である。
【図４】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図５】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図６】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図７】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図８】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図９】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図１０】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【図１１】本発明の一実施の形態である半導体装置に用いられる抵抗素子の半導体チップを工程毎に示す縦断面図である。
【符号の説明】
【００３１】
１…抵抗素子、２…半導体基体、３…エピタキシャル層、４…ｎ＋型半導体層、５…ｐ型半導体層、６…保護絶縁膜、７…表面電極、８…裏面電極、９，１０…リード、１１…ボンディングワイヤ、１２…封止体、１３，１４，１５…レジストマスク、１６…ダイシングテープ、１７…ダイシングブレード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005158981.tif 000011
【図１０】
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【図１１】
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