(57)【要約】【課題】  受信データ遅延に対してデータ転送レートを落とすことなくデータ通信を実現した半導体集積回路装置及びシステムを提供する。【解決手段】  クロック生成回路により基本クロック信号を分周して伝送クロック信号を生成して外部デバイスに向けて出力し、入力端子に上記出力端子を通して外部デバイスに伝えられた伝送クロック信号に対応して上記外部デバイスからの送信データが入力され、かかる入力端子における受信データを取り込む入力回路として、上記基本クロックのエッジと上記伝送クロックを計数するカウンタ回路のカウンタ出力との組合せにより特定されるタイミング信号を用いる。【選択図】  図１
2005354353.tif 000002
【特許請求の範囲】
【請求項１】
基本クロック信号を分周して伝送クロック信号を生成するクロック生成回路と、
上記伝送クロック信号を外部デバイスに向けて出力する出力端子と、
上記出力端子を通して伝えられた上記伝送クロック信号に対応して上記外部デバイスからの送信データが入力される入力端子と、
上記伝送クロック信号を計数するカウンタ回路と、
上記入力端子に入力された受信データを取り込むデータ入力回路とを備え、
上記データ入力回路は、上記基本クロックのエッジと上記カウンタ回路のカウンタ出力との組合せにより特定されるタイミング信号により上記受信データを取り込むことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
上記受信データの取り込みタイミングが設定されるレジスタを更に備え、
上記データ入力回路は、
上記レジスタに設定された設定値に対応して基本クロック信号又はその反転信号に対応して受信データをサンプリングするとともに、その中から上記カウンタ出力に対応した１つの受信データを取り込むことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
上記入力端子は１つとされて上記伝送クロック信号に対応してシリアルデータが入力されることを特徴とする半導体集積回路装置。
【請求項４】
請求項２において、
上記入力端子は、複数とされて上記伝送クロック信号に対応してパラレルデータが入力されることを特徴とする半導体集積回路装置。
【請求項５】
第１チップと、
第２チップと、
上記第１チップと第２チップとを接続する信号伝送線路とを備え、
上記第１チップは、
基本クロック信号を分周して伝送クロック信号を生成するクロック生成回路と、
上記伝送クロック信号を上記第２チップに向けて出力する出力端子と、
上記第２チップからの送信データが入力される入力端子と、
上記伝送クロック信号を計数するカウンタ回路と、
上記入力端子に入力された受信データを取り込むデータ入力回路とを備え、
上記データ入力回路は、上記基本クロックのエッジと上記カウンタ回路のカウンタ出力との組合せにより特定される上記タイミング信号により上記受信データを取り込むものであり、
上記第２チップは、
上記信号伝送線路を通して伝えられた伝送クロックを受ける入力端子と、
上記伝送クロック信号に対応して上記第１チップに向けた送信データを出力する出力回路とを備えてなることを特徴とするシステム。
【請求項６】
請求項５において、
上記伝送クロックの１周期は、上記伝送線路での往復の遅延時間よりも短いことを特徴とするシステム。
【請求項７】
請求項６において、
上記第１チップは、
受信データの取り込みタイミングが設定されるレジスタを更に備え、
上記第１チップの上記データ入力回路は、上記レジスタに設定された設定値に対応して基本クロック信号又はその反転信号に対応して受信データをサンプリングするとともに、その中から上記カウンタ出力に対応した１つの受信データを取り込むことを特徴とするシステム。
【請求項８】
請求項７において、
上記第１チップの入力端子は１又は複数とされ、
上記第２チップの出力回路は、上記第１チップの入力端子数にに対応して１又は複数とされ、
上記第２チップから上記伝送クロック信号に対応してシリアルデータ又はパラレルデータが上記第１チップに入力されることを特徴とするシステム。
【請求項９】
基本クロック信号を分周して伝送クロック信号を生成するクロック生成回路と、
上記伝送クロック信号を外部デバイスに向けて出力する出力端子と、
上記出力端子を通して伝えられた上記伝送クロック信号に対応して上記外部デバイスからの送信データが入力される入力端子と、
上記入力端子に入力された受信データを取り込むデータ入力回路とを備え、
上記データ入力回路は、上記基本クロックの計数値に基づいて特定されるタイミング信号により上記受信データを取り込むことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
上記タイミング信号は上記伝送クロックの計数値との組合せによって特定されることを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
上記タイミング信号の取り込みタイミング設定する為のレジスタを有することを特徴とする半導体集積回路装置。
【請求項１２】
請求項１０において、
上記基本クロックの計数値は上記基本クロックのエッジを、上記伝送クロックの計数値は上記伝送クロックのエッジをそれぞれカウントすることにより求められることを特徴とする半導体集積回路装置。
【請求項１３】
請求項１１において、
上記タイミング信号は上記基本クロックを計数する第１カウンタ及び上記伝送クロックを計数する第２カウンタにより定められることを特徴とする半導体集積回路装置。
【請求項１４】
伝送クロック信号を外部デバイスに向けて出力する出力端子と、
上記出力端子を通して伝えられた上記伝送クロック信号に対応して上記外部デバイスからの送信データが入力される入力端子と、
基本クロック信号を分周して上記伝送クロック信号を生成するクロック生成回路と、
上記入力端子に入力された受信データを取り込むデータ入力回路とを備え、
上記データ入力回路は、
上記出力端子の上記伝送クロックから見て、１周期以上遅れたタイミングで上記入力端子に入力された上記送信データを取り込むものであり、
上記基本クロック信号により上記送信データをサンプリングするためのデータサンプリング回路を有し、
上記データサンプリング回路は、上記基本クロックの計数値に基づいて上記伝送クロックの１周期以上遅れた上記送信データをサンプリングして格納することを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
上記基本クロックをカウントして計数値を生成する第１カウンタ及び上記伝送クロックをカウントして計数値を生成する第２カウンタにより特定されるタイミング信号により上記データサンプリング回路に格納されている上記送信データを選択することによって上記１周期以上遅れた送信データを取り込むように構成されてなることを特徴とする半導体集積回路装置。
【請求項１６】
請求項１５において、
上記基本クロックの計数値は上記基本クロックのエッジを、上記伝送クロックの計数値は上記伝送クロックのエッジをそれぞれカウントすることにより求められることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置とシステムに関し、例えばマイクロコンピュータユニットとそれに接続される外部デバイスとの間でのクロック同期式データ通信技術に利用して有効な技術に関するものである。
【背景技術】
【０００２】
公衆網等を介して通信装置と端末装置との間で相互にデータ通信を行う場合、端末装置のデータ速度より速い多相クロックを生成して、その中から端末装置からのシリアルデータの取り込みを最適なタイミングのものを選択するようにしたデータ取り込みタイミング制御装置が特開２００２−３００１４１公報により提案されている。また、ＳＤＲＡＭからのリードデータを同一の周期で異なるタイミングで２つのフリップフロップ回路に取り込んで、いずれかをセレクタを通して出力させるようにした入力回路が特開２００２−２５１３１６公報により提案されている。
【特許文献１】特開２００２−３００１４１公報
【特許文献２】特開２００２−２５１３１６公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本願発明者等においては、マイクロコンピュータユニットＭＣＵに外付けデバイスを接続して、クロック同期シリアルインタフェースで接続して外付デバイスとの間でデータ通信するシステムを開発していた時、上記外付デバイスの電力消費を極力小さくすることの必要から外付けのデバイスのデータ出力ドライバビリティが弱く、受信データの遅延が上記クロック周期に対して無視できなくなる程に大きくなり、ＭＣＵが外付けデバイスからデータを受信する時にセットアップ時間が足りなくなるという問題が発生した。そこで、、特許文献１や２のようにクロックタイミングを遅らことも検討したが、クロックの１周期以上は遅延させることができないために、上記のように遅延時間が大きいときにはクロック周波数を低くしなければならなくデータ転送レートが低下してしまうという問題が生じる。
【０００４】
この発明の目的は、受信データ遅延に対してデータ転送レートを落とすことなくデータ通信を実現した半導体集積回路装置及びシステムを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００５】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。クロック生成回路により基本クロック信号を分周して伝送クロック信号を生成して外部デバイスに向けて出力し、入力端子に上記出力端子を通して外部デバイスに伝えられた伝送クロック信号に対応して上記外部デバイスからの送信データが入力され、かかる入力端子における受信データを取り込む入力回路として、上記基本クロックのエッジと上記伝送クロックを計数するカウンタ回路のカウンタ出力との組合せにより特定されるタイミング信号を用いる。
【０００６】
第１チップ、第２チップ及びこれらを接続する信号伝送線路とを備え、上記第１チップは、クロック生成回路により基本クロック信号を分周して伝送クロック信号を生成して上記第２チップに向けて出力し、入力端子に上記第２チップからの送信データが入力され、かかる入力端子における受信データを取り込む入力回路として、上記基本クロックのエッジと上記伝送クロックを所定数繰り返して計数するカウンタ回路のカウンタ出力との組合せにより特定されるタイミング信号を用い、上記第２チップは、上記信号伝送線路を通して伝えられた伝送クロックを受ける入力端子と、上記伝送クロック信号に対応して上記第１チップに向けた送信データを出力する出力回路とを備える。
【発明の効果】
【０００７】
伝送線路での信号遅延に関係なく、データ転送レートを落とすことなくデータ通信を実現することができる。
【発明を実施するための最良の形態】
【０００８】
図１には、この発明に係る半導体集積回路装置に搭載されるクロック同期通信モジュールの一実施例のブロック図が示されている。特に制限されないが、この実施例のクロック同期通信モジュールは、マイクロコンピュータユニットＭＣＵのようなＬＳＩ（大規模集積回路）に搭載され、外部デバイスとの間で伝送線路Ｚ１、Ｚ２を通したクロック同期通信動作のインターフェイス部のうち、データ入力回路部と、外部デバイスの出力回路が例示的に示されている。
【０００９】
外部デバイスの出力回路は、特に制限されないが、ＰチャネルＭＯＳＦＥＴＱ１とＮチャネルＭＯＳＦＥＴＱ２からなるＣＭＯＳ回路からなり、装置の低消費電力等のためにＭＯＳＦＥＴＱ１、Ｑ２の電流供給能力が小さいよう形成されている。上記クロック同期通信モジュールは、伝送線路Ｚ１を通してシリアルクロックＳＣＬＫを外部デバイスに供給し、外部デバイスはかかるシリアルクロックＳＣＬＫに同期して、上記出力回路（Ｑ１、Ｑ２）から送信データを出力する。かかる送信データは、伝送線路Ｚ２を通して上記クロック同期通信モジュールの入力端子に供給される。上記クロック同期通信モジュールは、上記入力端子に入力された送信データを受信データＲＤとしてデータサンプリング回路で受け取る。
【００１０】
クロック同期通信モジュールは、シリアルクロック生成回路ＳＣＬＫＧによって、マイクロコンピュータユニットＭＣＵのシステムクロック等のような基本クロックＣＬＫを分周して上記シリアルクロックＳＣＬＫを生成する。このクロック信号ＳＣＬＫは、出力端子及び上記伝送線路Ｚ１を通して前記外部デバイスに供給される。そして、上記データサンプリング回路において上記受信データＲＤを取り込むためのタイミング信号を生成するデータサンプリング制御回路が設けられる。このデータサンプリング制御回路は、上記シリアルクロックＳＣＬＫの１周期よりも大きな遅延信号を持つような上記受信データＲＤの受信も可能とするために、上記基本クロックＣＬＫを計数する第１カウンタ回路ＣＬＫＣＮＴと上記シリアルクロックＳＣＬＫを計数する第２カウンタ回路ＳＣＬＫＣＮＴが設けられる。
【００１１】
上記第１カウンタＣＬＫＣＮＴと第２カウンタＳＣＬＫＣＮＴは、特に制限されないが、基本クロックＣＬＫとシリアルクロックＳＣＬＫの両エッジ（立ち上がりと立ち上がり）を計数する。上記第１カウンタＣＬＫＣＮＴは、上記シリアルクロックＳＣＬＫを形成するための分周比に対応した計数動作を繰り返して行うようにされる。上記第２カンウタＳＣＬＫＣＮＴは、Ｍ進のカウンタであり、Ｍ進計数動作が受信可能な受信データＲＤの最大遅延時間とされ、上記最大遅延時間に対して設定されたタイミングに対応して１回りの計数動作が実質的に可変にされる。制御レジスタＣＲは、上記シリアルクロック生成回路ＳＣＬＫＧでの分周比、上記第１カウンタ回路ＣＬＫＣＮＴの分周比に対応した最大計数値、第２カウンタ回路ＳＣＬＫＣＮＴの最大計数値等のようなタイミング生成制御信号が保持されている。サンプリングタイミング制御回路ＳＴＣＯＮＴは、上記制御レジスタＣＲ及び上記カウンタＣＬＫＣＮＴ，ＳＣＬＫＣＮＴの計数値Ｃ１，Ｃ２に対応してデータサンプリングタイミング信号を生成して上記データサンプリング回路に伝える。
【００１２】
この実施例では、特に制限されないが、上記データサンプリング回路のクロック入力部には、上記シリアルクロック生成回路ＳＣＬＫＧを通した基本クロックＣＬＫと、インバータ回路ＩＮＶを通した反転信号を選択的に伝えるマルチプレクサＭＸが設けられる。このマルチプレクサＭＸは、上記サンプリングタイミング制御回路ＳＴＣＯＮＴからの選択信号によって上記基本クロックＣＬＫ又はその反転信号をフリップフロップ回路のクロック端子ＣＫに供給する。このフリップフロップ回路は、データ端子Ｄに上記受信データＲＤが供給されており、上記クロック端子ＣＫに供給されるクロック信号の立ち上がりエッジに同期してデータ端子Ｄの入力信号の取り込みを行う。
【００１３】
１つのタイミングで１ビットのデータを通信するときには、上記外部デバイスの出力回路及びデータサンプリング回路のフリップフロップ回路とサンプリングデータバッファは、１つとされるが、１つのタイミングで複数ビットのデータをパラレルに通信するときには上記外部デバイスの出力回路及びデータサンプリング回路のフリップフロップ回路とサンプリングデータバッファＳＢＤは、複数とされる。上記複数ビットのパラレルデータは、シリアルクロックＳＣＬＫに同期して連続して、言い換えるならばシリアルに伝えられるものであってもよい。以下の説明では、１ビットをシリアル通信する例にして説明するが、パラレルのときでもデータサンプリング動作そのものは同様である。
【００１４】
図２には、この発明に係るクロック同期通信モジュールの動作の一例を説明するためのタイミング図が示されている。同図には、発明の理解を容易にするために一般的なデータサンプリングタイミングも合わせて示されている。一般的なクロック同期式シリアル又はパラレルインタフェースのデータサンプリングタイミングは、データ出力タイミングがシリアルクロックＳＣＬＫの立ち上がりエッジである場合、同図に矢印で示したようにシリアルクロックの立ち下りである。しかしながら、図２の下側に示したように、例えば上記シリアルクロックＳＣＬＫを外部デバイスに送信する出力ドライバビリティが弱い、もしくは／且つ、伝送線路Ｚ１での負荷が大きいため外部デバイスに伝えられる転送クロックが遅れること、又はデータを出力する外部デバイスのデータ出力ＭＯＳＦＥＴＱ１、Ｑ２のドライバビリティが弱い、もしくは／且つ、伝送線路Ｚ２の負荷が大きいため、クロック同期通信モジュール側での受信データが大きく遅延すると、セットアップ時間ＴＳが短くなってしまう。
【００１５】
そこで、本願発明では、上記シリアルクロックＳＣＬＫの周期に制約されないで第１番目のデータサンプリングポイントをクロック同期通信モジュールにおいてプログラマブルに変更できるようにしておくことにより、転送レートを下げないでデータ通信を可能とするよう工夫されたものである。この通信方式の特徴は、後述するようにシリアルクロックＳＣＬＫの計数値と、シリアルクロックＳＣＬＫを生成するための周期の短い基本クロックＣＬＫの立ち上がり、立ち下がりエッジとを組合せて使用して、最初のデータサンプリングタイミングを変更するというものである。つまり、図１の実施例において、シリアルクロック生成回路ＳＣＬＫＧは、基本クロックＣＬＫを２分周してシアリルクロックＳＣＬＫを生成するものとすると、第１カウンタＣＬＫＣＮＴは、上記のように両エッジで＋１の計数動作が行われるから４進カウンタから構成される。そして、第２カウンタＳＣＬＫＣＮＴは、特に制限されないが、最大値が４進カウンタとされてシリアルクロックＳＣＬＫの２周期分の遅れを許容する。
【００１６】
コントロールレジスタＣＲに対してシリアルクロックの周波数を設定する。これにより、基本クロックＣＬＫとの関係で分周比が設定される。コントロールレジスタＣＲに対して、データサンプリングタイミングを設定する。同図のような受信データＲＤに対して、その中央部のタイミングａ１でサンプリングしたい場合には、シリアルクロックＳＣＬＫの計数値１と基本クロックＣＬＫの計数値１が設定される。このような計数値に対応して、マルチプレクサは基本クロックＣＬＫがそのままフリップフロップ回路のクロック端子ＣＫに伝えられる。
【００１７】
上記フリップフロップ回路では、上記のような基本クロックＣＬＫの立ち上がりに同期して受信データＲＤが順次に取り込まれる。つまり、サンプリングデータバッファ＆制御回路ＳＢＤ＆ＣＯＮＴは、上記フリップフロップ回路により基本クロックＣＬＫに同期して受信データＲＤを取り込み、取り込まれた受信データＲＤをサンプリングデータバッファに順次に蓄積する。このサンプリングデータバッファは、特に制限されないが、シフトレジスタ等のようにフリップフロップ回路を介して上記クロックＣＬＫに同期してシアリルにデータを取り込んで保持する。このサンプリングバッファは、上記シリアルクロックＳＣＬＫの２周期分（第２カウンタの最大計数分）のシリアルデータを保持するメモリ容量を持つ。上記シリアルクロックＳＣＬＫの半周期に第１カウンタ回路ＣＬＫＣＮＴは、４回のサンプリングがフリップフロップ回路により行われるので、４×４＝１６個のシリアルデータを保持することができる。
【００１８】
上記のように最大で４×４＝１６のサンプリングデータを保持するサンプリングデータバッファの中から上記基本クロックＣＬＫの計数値１、シリアルクロックＳＣＬＫの計数値１に対応したタイミングａ１で取り込まれたデータのアドレスが、上記サンプリングタイミング制御回路ＳＴＣＯＮＴから指示されて、サンプリングデータバッファ＆制御回路ＳＤＢ＆ＣＯＮＴの制御回路において有効な受信データＲＤとして取り込まれる。続いて第２受信データ移行のシリアルデータは、上記基本クロックＳＣＬＫの１周期分、つまりは基本クロックＣＬＫの計数値の２回り遅れの周期タイミングａ２、ａ３…により有効データとして取り込まれる。
【００１９】
図３には、この発明に係るクロック同期通信モジュールの動作の他の一例を説明するためのタイミング図が示されている。同図には、前記図２と同様に発明の理解を容易にするために一般的なデータサンプリングタイミングも合わせて示されている。この例では、受信データＲＤが更に遅れて、最適タイミングがシリアルクロックＳＣＬＫの１周期以上遅くする場合が例示的に示されている。つまり、受信データＲＤの到達がシリアルクロックＳＣＬＫに対して大きく遅延し、対応するシリアルクロックＳＣＬＫの第１サイクル（ＣＹＣ１）内にデータサンプリングが出来ない場合、コントロールレジスタＣＲで、データサンプリングタイミングを、シリアルクロックＳＣＬＫのカウンタ値と基本クロックカウンタ値の組合せで例えば２０と設定する。そして、マルチプレクサＭＸにより反転された基本クロックＣＬＫがフリップフロップ回路のクロック端子ＣＫに入力される。
【００２０】
上記基本クロックＣＬＫの反転信号の立ち上がり（基本クロックの立ち下がり）エッジに同期して、上記のように最大で４×４＝１６のサンプリングデータを保持するサンプリングデータバッフの中から上記基本クロックＣＬＫの計数値０、シリアルクロックＳＣＬＫの計数値２に対応したタイミングｂ１で取り込まれたデータのアドレスが、上記サンプリングタイミング制御回路ＳＴＣＯＮＴから指示されて、サンプリングデータバッファ＆制御回路ＳＤＢ＆ＣＯＮＴの制御回路において有効な受信データＲＤとして取り込まれる。続いて第２受信データ移行のシリアルデータは、上記基本クロックＳＣＬＫの１周期分、つまりは基本クロックＣＬＫの計数値の２回り遅れの周期タイミングｂ２、ｂ３…により有効データとして取り込まれる。
【００２１】
前記図２及び図３から明らかなように、受信データＲＤのサンプリングタイミングの最大遅延は、上記基本クロックＣＬＫの計数値３、シリアルクロックＳＣＬＫの計数値３に対応したタイミングであり、ほぼシリアルクロックＳＣＬＫの２周期分（厳密には２×ＳＣＬＫ−ＣＬＫ÷２）までの受信データＲＤの遅延が許される。上記第２カウンタ回路ＳＣＬＫＣＮＴを６進、あるいは８進カウンタのようにすれば、ほぼシリアルクロックＳＣＬＫの３周期分あるいは４周期分まで拡大させることができる。
【００２２】
例えば、マイクロコンピュータユニットＭＣＵ等と、クロック同期式データ通信をする外部デバイスを接続した場合、従来の一般的なデータ取込みタイミングは、そのデータの出力タイミングの間にあり、そのタイミングは決められている。例えば、クロック同期シリアル転送で、データ出力側が転送クロックの立ち上がりでデータを出力してきたら、それをデータ受信側がクロックの立ち下がりで取込むというものである。しかしながら、前記のようにクロック信号出力ドライバビリティが弱い、もしくは／且つ、クロック線である伝送線路での負荷が大きいため、転送クロックが遅れる又はデータを出力する外部デバイスのデータ出力のドライバビリティが弱い、もしくは／且つ、データ線である伝送線路の負荷が大きいため、データ出力タイミングが遅く、上記マイクロコンピュータユニットＭＣＵ側でのデータセットアップ時間がぎりぎり、又は足りない場合において従来のように転送クロックのレートを下げる必要がなく、この発明に係るクロック同期通信モジュールにおいては高速なデータ転送が可能となる。
【００２３】
図４には、この発明が適用される半導体集積回路装置と外部デバイスからなるシステムの一実施例の概略構成図が示されている。半導体集積回路装置ＭＣＵは、ブルートゥース（Bluetooth)向のベースバンド用のＬＳＩであり、外部デバイスは（Bluetooth)向の無線通信を行うための高周波ＩＣである半導体集積回路装置である。ブルートゥースは、情報機器向けの無線通信技術であり、ノートパソコンやＰＤＡ、携帯電話機などをケーブルを使わずに接続し、音声やデータをやりとりすることができる。ブルートゥースは、免許なしで自由に使うことができる２．４５ＧＨｚ帯の電波を利用し、１Ｍｂｐｓの速度で通信を行うことができる。ブルートゥースは、０．５平方インチの小型のトランシーバを利用するために消費電力が小さく、製造コストも低く抑える必要がある。同図には、ベースバンド用のＬＳＩと高周波ＩＣとのベースバンドインターフェイス部が例示的に示されている。このベースバンドインターフェイス部は、Bi-directionalインターフェイスとDBusインターフェイスから構成される。
【００２４】
図５には、図４のベースバンドインターフェイス部の動作の一例を説明するためのタイミング図が示されている。同図は、ライトモードを説明するものであり、ベースバンド用のＬＳＩから外部デバイスとしての高周波ＩＣに向けて制御信号ＢｎＤＥＮのロウレベルにより動作が有効とされて、クロックＢＤＣＬＫに同期して、アドレスＡ７〜Ａ０、データ１５〜０の順にシリアルにデータが送信される。このとき、アドレス信号のＡ５とＡ４の間の４クロック目に制御信号Ｒ／Ｗ＝ｗｒｉｔｅ＝０（ロウレベル）によりライトモードが指示される。
【００２５】
図６には、図４のベースバンドインターフェイス部の動作の他の一例を説明するためのタイミング図が示されている。同図は、リードモードを説明するものであり、ベースバンド用のＬＳＩから高周波ＩＣに向けてのクロックＢＤＣＬＫに同期して、アドレスＡ７〜Ａ０が出力され、高周波ＩＣから上記アドレスに対応したデータ１５〜０がシリアルにベースバンド用のＬＳＩに転送される。このとき、アドレス信号のＡ５とＡ４の間の４クロック目に制御信号Ｒ／Ｗ＝ｒｅａｄ＝１（ハイレベル）によりリードモードが指示される。上記アドレスＡ０と最初のデータＤ１５との間には、クロックＢＤＣＬＫの半周期分に相当する位相シフト用のビット（Turn round) が設けられる。つまり、アドレス信号Ａ７〜Ａ０は、クロックＢＤＣＬＫの立ち下がりエッジに同期し、データ１５〜０は立ち上がりエッジに同期している。
【００２６】
図７には、この発明が適用されたマイクロコンピュータユニット（以下、マイコンＬＳＩという）の様なデータ処理装置の一実施例のブロック図が示されている。同図の各回路ブロックは、公知のＣＭＯＳ（相補型ＭＯＳ）半導体集積回路の製造技術によって、単結晶シリコンのような１個の基板上において形成される。
【００２７】
上記マイコンＬＳＩは、特に制限されないが、ＲＩＳＣ(Reduced instruction set computer)タイプの中央処理装置ＣＰＵにより、高性能な演算処理を実現し、システム構成に必要な周辺機器を集積し、携帯機器応用に向けられている。中央処理装置ＣＰＵは、ＲＩＳＣタイプの命令セットを持っており、基本命令はパイプライン処理を行って１命令１ステート（１システムクロックサイクル）で動作する。この中央処理装置ＣＰＵとデータシグナルプロセッサＤＳＰを中心として、例えば携帯電話機に向けて以下のような周辺回路が搭載されている。
【００２８】
内部バスは、Ｉバス、Ｙバス、Ｘバス、Ｌバス及び周辺バスからなり、最少部品点数によりユーザーシステムを構成できるように内蔵周辺モジュールとして、画像処理に向けたメモリＸＹＭＥＭ、メモリコントローラＸＹＣＮＴが設けられる。このメモリＸＹＭＥＭ及びコントローラＸＹＣＮＴは、Ｉバス、Ｘ，Ｙバス及びＬバスに接続され、画像処理のためのデータ入出力及び表示動作のためのデータ出力動作が行われる。上記メモリＸＹＭＥＭとして、前記図１のようなＳＲＡＭが用いられる。
【００２９】
上記Ｉバスには、キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢ、割り込みコントローラＩＮＴＣ、クロック発振器／ウォッチドッグタイマＣＰＧ／ＷＤＴ、ビデオＩ／ＯモジュールＶＩＯ及び外部バスインターフェイスが設けられる。この外部バスインターフェイスを介して、図示しない外部のメモリＬＳＩ等と接続される。
【００３０】
Ｌバスには、上記キュッシュメモリＣＡＣＨＥ及びキャッシュメモリコントローラＣＣＮ、メモリマネージメントコントローラＭＭＵ、トランスレーションルックアサイドバッファＴＬＢと、上記中央処理装置ＣＰＵ、データシグナルプロセッサＤＳＰ、ユーザーブレークコントローラＵＢＣ及びアドバンストユーザーデバッガＡＵＤが接続される。
【００３１】
上記周辺バスには、１６ビットのタイマユニットＴＭＵ、コンペアマッチタイマＣＭＴ、シリアルＩ／Ｏ（ＦＩＦＯ付き）ＳＩＯＦ０、ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイスＳＣＩＦ１、Ｉ2 ＣコントローラＩ2 Ｃ、多機能インターフェイスＭＦＩ、ＮＡＮＤ／ＡＮＤフラッシュインターフェイスＦＬＣＴＬ、ユーザーデバックインターフェイスＨ−ＵＤＩ、ＡＳＥメモリＡＳＥＲＡＭ及びピンファンクションコントローラＰＦＣ、ＲＣＬＫ動作ウォッチドッグタイマＲＷＤＴが接続される。上記周辺バスとＩバスには、バスステートコントローラＢＳＣ、ダイレクトメモリアクセスコントローラＤＭＡＣが接続される。特に制限されないが、上記多機能インターフェイスＭＦＩに上記図１のクロック同期通信モジュールが用いられる。
【００３２】
図８には、この発明が適用された携帯電話装置の一実施例のブロック図が示されている。マイク（送話器）、スピーカ（受話器）に対応して音声インターフェイスが設けられる。アンテナに対応して送信電波を出力し、受信電波を入力する高周波インターフェイスが設けられる。信号処理（ベースバンド）を行うマイクロプロセッサ、ＤＳＰ（デジタル・シグナル・プロセッサ）及びＡＳＩＣ（論理回路）及びデータを記憶するメモリ回路が設けられる。メモリ回路は、スタティック型ＲＡＭや不揮発性メモリ（フラッシュメモリ）が用いられる。液晶コントローラ（ＬＳＩ）と液晶パネルにより必要な表示動作が行われる。図示していないものの、ダイヤル入力や文字入力のためのスイッチ（ボタンや動作モードの切り替えを行うスイッチ（ボタン）も携帯電話装置は有する。この実施例では、前記のようなベースバンド用のＬＳＩと高周波ＩＣとからなるブルートゥースチップセットＢＴが設けられて、上記ブルートゥースチップセットＢＴ間において前記のようなクロック同期通信モジュールによってデータの授受が行われる。
【００３３】
前記のようにブルートゥースチップセットは、消費電力が制限されているために、上記図１の出力回路（Ｑ１とＱ２）のサイズが小さく形成されて、伝送線路Ｚ２の負荷が特別に重くなくてもそこでの遅延時間が長くなる。つまり、シリアルクロックＳＣＬＫの１周期に対して、上記伝送線路Ｚ１及びＺ２での信号遅延の方が大きくなる。このようなシリアル通信のための条件が悪い場合でも、上記シリアルクロックＳＣＬＫの周波数を落とすことなく、言い換えるならば、転送レートを下げることなくデータ通信が可能になる。
【００３４】
以上説明したように、本発明に係るクロック同期通信モジュールにおいては、複数のデバイス間のクロック同期式データ通信において、前記のようなサンプリングタイミングの調整によって転送レートを落とすことなく受信データのセットアップ時間やホールド時間を稼げる。これにより、例えば、デバイスを評価ボードや製品用実装ボードに実装する際、接続される通信データ線上の容量や抵抗によるデータのディレイをある程度考慮しなくてよくなる。また、通常一義的に決まっているデータサンプリングポイントをきめ細かく変更できることにより、デバイスや実装ボード毎に異なる最適なデータサンプリングポイントを変えることが出来る。
【００３５】
以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、前記実施例ではデータサンプリングポイントを２種類のカウンタＣＬＫＣＮＴ，ＳＣＬＫＣＮＴを用いて決めたが、ＣＬＫＣＮＴのような一つのカウンタで行っても良い。この場合、計数値は前記分周比に対応したものではなく、必要なサンプリングタイミングに対応した計数値まで計数できるようにすればよい。これにより論理回路をやや簡易化することができる。また、フリップフロップ回路のクロック端子ＣＫに対して、サンプリングタイミング制御回路ＳＴＣＯＮＴから前記タイミングａ１，ａ２，ａ３等の対応したクロックを供給して受信データＲＤを直接に取り込むようにするものであってもよい。
【００３６】
前記実施例では、上記カウンタＣＬＫＣＮＴ，ＳＣＬＫＣＮＴは、クロックの両エッジでカウントアップしているが、回路簡易化のためどちらか一方のエッジでのみカウントアップしてもよい。更に本機能を使用し、最適なデータサンプリングポイントを自動的に探し出す機能を追加しても良い。つまり、トレーニング期間を設けて、サンプリングデータバッファに取り込まれたデータの遷移部を検知して、それを基に前記タイミングａ１、ｂ１のようなポイントを算出するような回路をないし演算処理を行うソフトフェアを設けるようにしてもよい。この機能は主としてソフトウェアで実現することが簡便であるが、ハードウェアで作りこんでもよい。上記データサンプリングポイントを自動的に探し出す機能は、あるタイミングでデータ通信を繰り返して行い、データサンプリングポイント変えながら最適なサンプリングポイントを探し出しその値をセットするというものであってもよい。
【００３７】
前記実施例では第１データのサンプリングポイントａ１やｂ１を決めると、以降のデータのサンプリングポイントは自動的に決まるようにしているが、第２データや第３データのサンプリングポイントａ２，ｂ２やａ３，ｂ３も任意に決めることが出来るようにしてもよい。これにより更にデバッグ効率を高くすることができる。この発明は、マイコンやシステムＬＳＩ等のような半導体集積回路装置のように外部デバイスとの間でのクロック同期によるシリアル又はパラレルデータ通信を行う半導体集積回路装置と係る半導体集積回路装置と外部デバイスからなるシステムに広く利用することができる。
【図面の簡単な説明】
【００３８】
【図１】この発明に係る半導体集積回路装置に搭載されるクロック同期通信モジュールの一実施例を示すブロック図である。
【図２】この発明に係るクロック同期通信モジュールの動作の一例を説明するためのタイミング図である。
【図３】この発明に係るクロック同期通信モジュールの動作の他の一例を説明するためのタイミング図である。
【図４】この発明が適用される半導体集積回路装置と外部デバイスからなるシステムの一実施例を示す概略構成図である。
【図５】図４のベースバンドインターフェイス部の動作の一例を説明するためのタイミング図である。
【図６】図４のベースバンドインターフェイス部の動作の他の一例を説明するためのタイミング図である。
【図７】この発明が適用されたマイクロコンピュータユニットの様なデータ処理装置の一実施例を示すブロック図である。
【図８】この発明が適用された携帯電話装置の一実施例を示すブロック図である。
【符号の説明】
【００３９】
ＣＲ…制御レジスタ、ＳＣＬＫＧ…シリアルクロック生成回路、Ｚ１，Ｚ２…伝送線路、ＣＬＫＣＮＴ…第１カウンタ、ＳＣＬＫＣＮＴ…第２カウンタ、ＳＴＣＯＮＴ…サンプリングタイミング制御回路、ＩＮＶ…インバータ回路、ＭＸ…マルチプレクサ、ＳＢＤ＆ＣＯＮＴ…サンプリングデータバッファ＆制御回路、ＭＣＵ…マイクロコンピュータユニット、
ＣＰＵ…中央処理装置、ＤＳＰ…データシグナルプロセッサ、ＸＹＭＥＭ…メモリ、ＸＹＣＮＴ…メモリコントローラ、ＣＡＣＨＥ…キュッシュメモリ、ＣＣＮ…キャッシュメモリコントローラ、ＭＭＵ…メモリマネージメントコントローラ、ＴＬＢ…トランスレーションルックアサイドバッファ、ＩＮＴＣ…割り込みコントローラ、ＣＰＧ／ＷＤＴ…クロック発振器／ウォッチドッグタイマ、ＶＩＯ…ビデオＩ／Ｏモジュール、ＵＢＣ…ユーザーブレークコントローラ、ＡＵＤ…アドバンストユーザーデバッガ、ＴＭＵ…タイマユニット、ＣＭＴ…コンペアマッチタイマ、ＳＩＯＦ０…シリアルＩ／Ｏ（ＦＩＦＯ付き）、ＳＣＩＦ１…ＦＩＦＯ内蔵シリアルコミュニケーションインターフェイス、Ｉ2 Ｃ…Ｉ2 Ｃコントローラ、ＭＦＩ…多機能インターフェイス、ＦＬＣＴＬ…ＮＡＮＤ／ＡＮＤフラッシュインターフェイス、Ｈ−ＵＤＩ…ユーザーデバックインターフェイス、ＡＳＥＲＡＭ…ＡＳＥメモリ、ＰＦＣ…メモリピンファンクションコントローラ、ＲＷＤＴ…ＲＣＬＫ動作ウォッチドッグタイマ、ＢＳＣ…バスステートコントローラ、ＤＭＡＣ…ダイレクトメモリアクセスコントローラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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