(57)【要約】【課題】  装置の機能向上とダウンサイジングの傾向の中、電池駆動型の装置では、電池動作時間の長さが製品の魅力に直結するため、省電効果の高い回路を提供する。【解決手段】  情報処理装置１０は、描画制御用の第１機能ブロック１２と、第１機能ブロック１２の動作モードを制御する第２機能ブロック１４とを有する。描画は最終的に表示装置１８で行われる。第２機能ブロック１４は、第１機能ブロック１２が描画単位期間、すなわちフレーム期間の終了よりも前にそのフレーム期間に描画すべき画面の生成を完了したとき、第１機能ブロック１２の動作モードを省電モードへ移行せしめる。一方、次のフレーム期間が開始されたとき、その開始を示す垂直同期信号に基づき、第１機能ブロック１２を省電モードから通常モードへ復帰せしめる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
描画制御用の第１機能ブロックと、第１機能ブロックの動作モードを制御する第２機能ブロックとを備え、
前記第２機能ブロックは、
前記第１機能ブロックがフレーム期間の終了よりも前に当該描画単位期間にて描画すべき画面の生成を完了したとき、前記第１機能ブロックの動作モードを省電モードへ移行せしめる回路と、
前記描画単位期間の次の描画単位期間が開始されたとき、その開始を示すハードウエア信号に基づき、前記第１機能ブロックを前記省電モードから通常モードへ復帰せしめる回路と、
を備えたことを特徴とする回路動作制御装置。
【請求項２】
請求項１に記載の装置において、前記描画単位期間はフレーム期間であり、前記ハードウエア信号は垂直同期信号であることを特徴とする回路動作制御装置。
【請求項３】
請求項１または２に記載の装置において、前記第１機能ブロックは、描画処理用のプログラムを実行する中央処理装置を含み、このプログラムは、ひとつの描画単位期間において描画すべき画面の生成処理が終了した後、前記中央処理装置に指示を発行せしめるための記述を有することを特徴とする回路動作制御装置。
【請求項４】
請求項１から３のいずれかに記載の装置において、前記第２機能ブロックは、前記第１機能ブロックの少なくとも一部の動作クロックの周波数を低下させることにより、前記第１機能ブロックを省電モードへ移行せしめることを特徴とする回路動作制御装置。
【請求項５】
請求項１から３のいずれかに記載の装置において、前記第２機能ブロックは、前記第１機能ブロックの少なくとも一部の電源電圧を低下させることにより、前記第１機能ブロックを省電モードへ移行せしめることを特徴とする回路動作制御装置。
【請求項６】
請求項５に記載の装置において、前記第１機能ブロックはメモリ素子を含み、このメモリ素子は前記描画単位期間に亘って継続的に表示すべき画面のデータを格納する主領域と、それ以外のデータを格納する副領域とを含み、前記第２機能ブロックは、このメモリ素子の電源を遮断する場合には、副領域に限り電源を遮断することを特徴とする回路動作制御装置。
【請求項７】
一描画単位期間内に、その描画単位期間において表示すべき画面の生成が完了するよう描画処理ブロックのタイミングが設計された情報処理装置において、
前記描画処理ブロックが前記描画単位期間にて表示すべき画面の生成を完了したとき、前記描画処理ブロックの動作モードを省電モードへ移行せしめる回路と、
前記描画単位期間の次の描画単位期間が開始されたとき、その開始を示すハードウエア信号に基づき、前記描画処理ブロックを前記省電モードから通常モードへ復帰せしめる回路と、
を備えたことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路動作を制御する装置と情報処理装置に関する。より具体的には、本発明は所定の回路の動作モードを制御する装置と、その装置を利用可能な情報処理装置に関する。
【背景技術】
【０００２】
半導体の高集積技術を背景に、高性能な情報機器が小さなサイズで提供されるようになった。例えば、ＰＤＡ（パーソナルデジタルアシスタント）、ノート型パーソナルコンピュータ、デジタルカメラ、携帯型ゲーム端末など、いずれを見ても、かつてない機能の充実が実現している。
【０００３】
一方、こうした機器は電池駆動されることが多いため、電池駆動時間という制約がある。機能向上の背景にはトランジスタ数の飛躍的な増加があり、ＣＰＵ（中央処理装置）とその周辺回路を１チップ化した統合的なＬＳＩの消費電力は決して小さくない。機能が充実しても、それを利用できる時間が短いようでは、製品としては片手落ちといわざるを得ない。このため、情報機器の省電設計にいろいろな手法が提案されてきた。一例として、特許文献１は画面表示に際し、画面に映像として表示出力されない水平、垂直ミュート期間の映像信号について信号処理を停止させることにより、消費電力を下げる技術が開示されている。
【特許文献１】特開平１０−１４５６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体の高集積設計に伴い、トランジスタサイズは小さくなるため、個々のトランジスタの動作電力は減る。過去、この省電効果にはある程度期待ができた。しかし、トランジスタのゲート幅が例えば０．１μｍ程度を下回るほど小さくなると、過去にはなかった問題が生じる。すなわち、スタティック構造の回路であっても漏れ電流が発生するのである。このため、今後の省電設計には別の観点からのアプローチが必要になってくる。
【０００５】
本発明はこうした課題に鑑みてなされたものであり、その目的は、効果的に省電力を実現するために、所定の回路の動作モードを制御する技術、およびその技術を用いることのできる情報処理装置の提供にある。
【課題を解決するための手段】
【０００６】
本発明の回路動作制御装置は、描画制御用の第１機能ブロックと、第１機能ブロックの動作モードを制御する第２機能ブロックとを備える。第２機能ブロックは、第１機能ブロックが描画単位期間の終了よりも前に当該描画単位期間にて描画すべき画面の生成を完了したとき、第１機能ブロックの動作モードを省電モードへ移行せしめる回路と、前記の描画単位期間の次の描画単位期間が開始されたとき、その開始を示すハードウエア信号に基づき、第１機能ブロックを省電モードから通常モードへ復帰せしめる回路と、を備える。
【０００７】
この構成によれば、省電モードへ移行する契機が与えられるため、省電力の要望にかなう。一方、次の描画単位期間に入れば、ハードウエア信号で通常モードへ復帰できるため、描画処理の開始遅延を減らすことができる。
【発明の効果】
【０００８】
本発明の回路動作制御装置によれば、制御の対象となる回路の省電力を柔軟または効果的に実現できる。本発明の情報処理装置は、前記の効果を情報処理装置として享受できる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．  
図１は実施の形態１に係る情報処理装置１０の構成を示す。同図により、まず実施の形態１の概要を述べる。情報処理装置１０は、描画制御用の第１機能ブロック１２と、第１機能ブロック１２の動作モードを制御する第２機能ブロック１４とを有する。描画は最終的に表示装置１８で行われる。第２機能ブロック１４は以下の回路を有する。
【００１０】
移行回路２０：  第１機能ブロック１２が描画単位期間、すなわちフレーム期間の終了よりも前にそのフレーム期間に描画すべき画面の生成を完了したとき、その完了を示すソフトウエアからの指示に基づき、第１機能ブロック１２の動作モードを省電モードへ移行せしめる。  
【００１１】
復帰回路２２：  次のフレーム期間が開始されたとき、その開始を示すハードウエア信号、ここでは垂直同期信号（以下、ＶＳＹＮＣと表記する）に基づき、第１機能ブロック１２を省電モードから通常モードへ復帰せしめる。
【００１２】
第１機能ブロック１２は、図２で後述するごとく、描画処理用のプログラム（以下、単に描画プログラムという）を実行する中央処理装置（以下単にＣＰＵという）を含み、この描画プログラムは、ひとつのフレーム期間において描画すべき画面の生成処理が終了した後、ＣＰＵに省電モードへの移行指示を発行させるための記述を有する。
【００１３】
モード依存回路１６は、移行回路２０からの制御に従い、第１機能ブロック１２の少なくとも一部の動作クロックの周波数を低下させる。これにより、第１機能ブロック１２が省電モードへ移行する。ここで「周波数を低下させる」は周波数をゼロにすること、すなわち動作クロックの停止も含む。モード依存回路１６の別の態様は、移行回路２０からの制御に従い、第１機能ブロック１２の少なくとも一部の電源電圧を低下させる。これにより、第１機能ブロック１２が省電モードへ移行する。「電源電圧を低下させる」は電源電圧の供給を遮断することも含む。動作クロックを低下または停止させる場合、通常モードへの復帰が容易または迅速である。一方、電源電圧の供給を遮断する場合、前述の漏れ電流を低減することができる。
【００１４】
情報処理装置１０として、１フレーム期間内に次のフレーム期間において表示すべき画面の生成が完了するよう第１機能ブロック１２のタイミングが設計された、例えばゲームを実行するコンピュータが想定される（以下このコンピュータを「ゲーム機」ともよぶ）。
【００１５】
ゲーム機の場合、１フレームのレンダリングのうちいちばん時間がかかるものでも、１フレーム期間よりも短い時間でレンダリングが完了するよう描画プログラム側に配慮がされている。１フレーム期間にレンダリングが終了しない場合、いわゆるコマ落ちが生じる。この種の描画プログラムは「リアルタイム系のプログラム」ともよばれる。リアルタイム系のプログラムの場合、レンダリングにいちばん時間がかかるフレームに合わせた設計がされているため、逆にいえば、ほとんどのフレームのレンダリングは、１フレーム期間の終了よりもかなり前に終わってしまう。その結果、ＣＰＵやグラフィック回路が１フレーム期間の相当部分遊んでしまう。そこで、この遊んでしまう期間は、そうした回路（以下、待機回路ともいう）の電源を落とし、または動作クロックを低減する。
【００１６】
ゲーム機では、画面進行はゲームのプログラムが把握しており、１フレーム期間において描画すべき画面を把握している。その描画さえしてしまえば、もはや一般のコンピュータのように任意の割込等の処理が発生するということがない。そのため、待機回路を省電モードへ移行させても問題が生じず効果的である。発明者のこの知見が実施の形態の基礎にある。
【００１７】
図２は図１の情報処理装置１０の詳細な構成を示す。ここでは、モード依存回路１６は動作クロックではなく、電源を操作するものとする。同図中、一点鎖線は第１機能ブロック１２を、破線は電源ラインを、実線は通常の信号線を表す。
【００１８】
第１機能ブロック１２は、ＣＰＵ３０、プリプロセッサ３２、レンダリングエンジン３４、画像メモリ３６を有する。これらは表示回路３８、第２機能ブロック１４とともにバス４２に接続され、相互にコマンドやデータの授受を行う。バス４２はＣＰＵ３０のローカルバスでもよいし、汎用のシステムバス、その他任意のバスでよい。また、同図の各素子間の連絡は、バス４２経由でもよいし、図示した、または図示しないローカルな信号線で直接行われてもよく、同図の構成は一例に過ぎない。
【００１９】
ＣＰＵ３０は自身が内蔵し、または図示しない個所におかれたメインメモリやＲＯＭ（リードオンリーメモリ）から描画プログラムを読み、描画に必要な処理を中心的に実行する。描画プログラムは例えばゲームのプログラムの一部として実装される。プリプロセッサ３２はＣＰＵ３０からの指示にしたがって描画コマンドを生成し、レンダリングエンジン３４へ出力する。レンダリングエンジン３４は画面イメージをレンダリングし、これを適宜画像メモリ３６へ格納する。レンダリングエンジン３４は１フレーム期間内において、自身がなすべき処理が完了したとき、その旨を示す信号（以下、レンダリングエンジンのレディ信号の意味でＲＥＲＤＹと表記する）をモード依存回路１６へ通知する。
【００２０】
画像メモリ３６は、画面表示のためにフレーム期間に亘って継続的に表示すべき画面のデータを格納する主領域５０と、それ以外のデータを格納する副領域５２を有する。主領域５０は後述するごとく電源を落とさず、副領域５２に限って電源を落とす。画像メモリ３６が、現フレームにおいて表示すべきデータを格納する表示用バッファと、次フレームにて表示すべきデータを予め格納する描画用バッファとを含むダブルバッファ構成の場合、これらのふたつのバッファはいずれのフレーム期間においても電源を維持しておくべきであるため、主領域５０へ実装する。一方、Ｚバッファやαブレンディングのためパラメータなどを格納するワークエリアのデータは、描画処理が完了すれば不要になるため、副領域５２へ実装することができる。
表示回路３８は、画像メモリ３６からデータを読み出し、表示装置１８にふさわしい形式の信号へ変換して出力する。表示装置１８はどのような形態の装置でもよいが、ＶＳＹＮＣまたはこれに類する信号（これらを総合してＶＳＹＮＣという）を必要とし、表示回路３８がこれを生成する。ただし、表示装置１８によってはＶＳＹＮＣを必要としない装置も存在するため、その場合は表示回路３８が第２機能ブロック１４のためにＶＳＹＮＣを生成する。いずれの場合も、ＶＳＹＮＣは垂直同期信号に限定する必要はなく、新たな画像フレームの生成をするための契機となる信号であればよい。本明細書でＶＳＹＮＣといえば、そうした広義に解釈する。
【００２１】
第２機能ブロック１４は、移行回路２０と復帰回路２２を有する。移行回路２０はソフトウエアによる指示（以下、移行指示という）を契機として第１機能ブロック１２を省電モードへ移行させる。移行指示は、描画プログラムの終了付近に記述され、実際には移行回路２０が内蔵するシステムレジスタへの書込が移行指示と解釈される。一方、復帰回路２２は表示回路３８からＶＳＹＮＣを入力し、この信号がアクティブになれば通常モードへの復帰を指示する。実施の形態１では、復帰回路２２は移行回路２０に作用しているが、その詳細は後述する。
【００２２】
モード依存回路１６には電源電圧（以下ＶＤＤと表記）が印加され、モードに応じてＶＤＤを第１機能ブロック１２の各部へそのまま印加するか遮断する。実施の形態１では、ＣＰＵ３０とそれ以外について電源制御を変えており、ＣＰＵ３０用のＣＰＵ電源５４と、それ以外のＲＥ電源５６の二系統が設けられている。すなわち、ＣＰＵ３０の電源端子はＣＰＵ電源５４へ接続され、プリプロセッサ３２、レンダリングエンジン３４、および画像メモリ３６のうちの副領域５２の電源端子はＲＥ電源５６へ接続される。なお、画像メモリ３６の主領域５０は副領域５２とは別の電源端子をもち、ＶＤＤから常に電圧印加を受ける。表示回路３８も同様である。
【００２３】
図３は、移行回路２０、復帰回路２２、モード依存回路１６の詳細回路を示す。モード依存回路１６は、ＶＤＤとＣＰＵ電源５４、ＲＥ電源５６の間にそれぞれアナログスイッチとして機能する第１トランジスタ６０と第２トランジスタ６２を有する。移行回路２０はデコーダ６４、システムレジスタ６６、ラッチ６８を有する。システムレジスタ６６はフリップフロップで構成され、移行指示が書き込まれる。システムレジスタ６６のアドレスを「Ａ番地」とし、「１」の書込が移行指示とする。システムレジスタ６６の初期値は「０」である。システムレジスタ６６の入力Ｄはバス４２のデータの最下位ビットであるデータＤ０に接続される。デコーダ６４はＡ番地に対して書込コマンドが発行されたとき、出力をアクティブにする。この出力はシステムレジスタ６６のトリガ端子に接続される。システムレジスタ６６の出力Ｑは移行指示が出たときにアクティブになる正論理の信号（以下、ＳＬＥＥＰと表記）である。ＳＬＥＥＰは第１トランジスタ６０のゲートへ接続される。
【００２４】
ラッチ６８はフリップフロップで構成され、ＲＥＲＤＹ信号をラッチする。ラッチ６８の入力ＤはＶＤＤにプルアップされ、ＲＥＲＤＹがトリガ信号として入力され、出力Ｑは第２トランジスタ６２のゲートへ接続される。
【００２５】
復帰回路２２はＮＯＲゲート７０を有する。ＮＯＲゲート７０の入力は情報処理装置１０のリセット期間でハイアクティブになるリセット信号（以下、ＲＥＳＥＴと表記）、およびＶＳＹＮＣである。ＮＯＲゲート７０の出力はシステムレジスタ６６とラッチ６８のリセット端子に接続される。
【００２６】
図４は、描画とその後に省電モードへ移行する描画プログラム２００の記述例を示す。同図において、ｒｅｎｄｅｒ（）は描画のためのプログラムの主要部分２０２で、この部分は前述のリアルタイム系のプログラムとして、１フレーム期間でレンダリングが完了するよう配慮されている。
一方、ｓｌｅｅｐ（）は移行指示のための部分２０４で、ふたつの処理が記述されている。第１の処理は、ＣＰＵ３０からレンダリングエンジン３４に対して、「このフレーム期間については、もうこれ以上指示または命令を送らない」旨を通知する処理である。この通知を受ければ、レンダリングエンジン３４はその時点で自己の内部にフェッチ、デコード、実行等されている指示または命令さえ処理すればよいことを知る。そしてその処理が完了したとき、ＲＥＲＤＹをアサートする。ｓｌｅｅｐ（）における第２の処理は、移行指示の発行である。これは「Ａ番地に対して「１」を書き込む」という処理である。
【００２７】
以上の構成による情報処理装置１０の動作モードの制御を図５のタイミングチャートを利用して説明する。図５において、いま注目しているフレーム期間は時刻ｔ０に始まり、ｔ３で終了する。フレーム期間の開始とともにＶＳＹＮＣがパルス状にアクティブになる（図５のａ）。このため、ＮＯＲゲート７０の出力がローになってシステムレジスタ６６とラッチ６８はリセットされ、ＳＬＥＥＰおよびラッチ６８の出力がローになる。その結果、第１トランジスタ６０、第２トランジスタ６２のゲートはともにローになり、これらのトランジスタがオンするため、ＶＤＤがＣＰＵ電源５４とＲＥ電源５６へ印加される（図５のｂ）。これにより、すべての素子に電源電圧が印加され、通常モードが開始する。  
【００２８】
このフレームに対するＣＰＵ３０の処理、すなわち図４の関数ｒｅｎｄｅｒ（）は時刻ｔ１で終了する。ＣＰＵ３０はつづいて関数ｓｌｅｅｐ（）の処理に入り、レンダリングエンジン３４へ命令の打ち止めを通知した後、移行指示を発行する。移行指示の発行により、デコーダ６４がシステムレジスタ６６のトリガ信号を発生する。このとき、システムレジスタ６６のデータＤ０は「１」であるため、システムレジスタ６６に「１」が書き込まれ、システムレジスタ６６の出力であるＳＬＥＥＰがハイになる（図５のｃ）。これにより、第１トランジスタ６０はオフし、ＣＰＵ電源５４はＶＤＤから遮断され、ＣＰＵ３０の電源が落ちる（図５のｄ）。
【００２９】
この後もレンダリングエンジン３４は内部で処理が続行しているが、その処理が時刻ｔ２で終了すれば、ＲＥＲＤＹをハイにアサートする（図５のｅ）。その結果、ラッチ６８の出力がハイになり、第２トランジスタ６２がオフし、ＲＥ電源５６はＶＤＤから遮断され、レンダリングエンジン３４その他の電源が落ちる（図５のｆ）。レンダリングエンジン３４の電源が落ちるとＲＥＲＤＹもローに戻る（図５のｇ）。その結果、時刻ｔ２において、落とせる電源はすべて落ちた状態になるが、画像メモリ３６の主領域５０と表示回路３８は電源がＶＤＤから供給されているので、そのフレームの残余の期間も表示は正常になされる。これで省電モードへの移行が完了する。
【００３０】
このあと、時刻ｔ３でこのフレーム期間が終了すると、次のフレーム期間の最初にＶＳＹＮＣがハイでアサートされるため、システムレジスタ６６とラッチ６８がリセットされ、それらの出力がローに戻るため、第１トランジスタ６０と第２トランジスタ６２がオンし、ＶＤＤがＣＰＵ電源５４とＲＥ電源５６に印加される（図５のｈ）。これで通常モードへ復帰する。
【００３１】
以上、実施の形態１によれば、描画が完了したときは電源電圧を遮断するため、省電効果が得られる。フレーム期間は秒に近いオーダであるから、電源の遮断と再投入には十分な時間的余裕があり、好都合である。また、ＶＳＹＮＣというハードウエア信号をトリガとして通常モードへ復帰できるため、描画処理を格別遅らせる心配もない。ゲーム機をはじめとするいわゆるリアルタイム系のプログラムでは、操作の組合せやタイミングが予めわかっているため、電源遮断による悪影響がないことを確認したうえで実施の形態を適用できる。
【００３２】
実施の形態２．
実施の形態１では電源遮断による省電モードへの移行を考えた。実施の形態２では、電源の遮断ではなく、動作クロックの停止による省電モードへの移行を考える。実施の形態２も実施の形態１と共通部分が多く、図面もほぼ同様のため、以下、実施の形態１の図面を利用し、実施の形態１を基礎として差異を中心に説明する。
【００３３】
図１、図２の基本構成は実施の形態１同様である。ただし、図１のモード依存回路１６の処理が電源遮断ではなくＣＰＵ３０、レンダリングエンジン３４等の動作クロックの停止となる。また、図２のモード依存回路１６には基準クロック（図示せず）が入力され、モード依存回路１６からの出力が動作クロックとしてＣＰＵ３０、レンダリングエンジン３４等へ与えられる。図３において、実施の形態２では、第１トランジスタ６０と第２トランジスタ６２のソース側の接続先がＶＤＤではなく、それぞれＣＰＵ３０とレンダリングエンジン３４の動作周波数にマッチしたクロック信号となる。図４、図５は実施の形態１同様であるが、図５において、ＣＰＵ電源５４が入っている時刻ｔ０〜ｔ１はＣＰＵ３０に対する動作クロックが通常どおり供給され、一方、ＣＰＵ電源５４が落ちている時刻ｔ１〜ｔ３は動作クロックが停止する。同様に、ＲＥ電源５６が入っている時刻ｔ０〜ｔ２は、レンダリングエンジン３４等に対する動作クロックが通常どおり供給され、一方、ＲＥ電源５６が落ちている時刻ｔ２〜ｔ３は動作クロックが停止する。以上、実施の形態２においても実施の形態１同様の効果が得られる。
【００３４】
以上、本発明を実施の形態によって説明した。実施の形態１、２は例示に過ぎず、その種々の変形技術が本発明に含まれることは当業者には容易に理解されるところである。以下、そうした変形技術に触れる。
【００３５】
変形技術１
実施の形態１、２では、第１機能ブロック１２はＣＰＵ３０、プリプロセッサ３２、レンダリングエンジン３４、画像メモリ３６を有するとしたが、ここには当然設計自由度がある。たとえば、第１機能ブロック１２はＣＰＵ３０やプリプロセッサ３２を有さなくともよいし、画像メモリ３６を有さなくともよい。逆に、表示回路３８をも含む構成としてもよい。
【００３６】
変形技術２
実施の形態１、２では、プリプロセッサ３２とレンダリングエンジン３４を別構成としたが、当然これらは一体であってもよいし、設計如何でプリプロセッサ３２がない場合も考えられる。  
【００３７】
変形技術３
実施の形態１では、ＣＰＵ３０とレンダリングエンジン３４等の電源をともに落とす構成としたが、ＣＰＵ３０のみでもよいし、レンダリングエンジン３４等のみでもよい。さらには、レンダリングエンジン３４の中でも電源を落とすタイミングに差を設けて処理が終了したところから順次電源を落とす構成にしてもよい。同様に実施の形態２では、ＣＰＵ３０とレンダリングエンジン３４等の動作クロックをともに停止する構成としたが、ＣＰＵ３０のみでもよいし、レンダリングエンジン３４等のみでもよい。さらには、レンダリングエンジン３４の中でも動作クロックを停止するタイミングに差を設けて処理が終了したところから順次動作クロックを停止する構成にしてもよい。
【００３８】
変形技術４
実施の形態１では、ＣＰＵ３０のみならず、レンダリングエンジン３４等の電源が落ちた時点をもって省電モードへの移行完了とみなしたが、モードの移行はＣＰＵ３０の電源が落ちたときと考えてもよい。
【００３９】
変形技術５
実施の形態１と実施の形態２の構成を組み合わせることもできる。例えばＣＰＵ３０は電源を落とすが、レンダリングエンジン３４等は動作クロックの停止だけを実施してもよいし、当然、その逆でもよい。
【００４０】
変形技術６
実施の形態１では、電源電圧を遮断したが、場合により、電源電圧を低下させる程度としてもよい。この場合、通常モードへの復帰を早めることができ、また、場合により、データや回路状態を保持することができる。同様に、実施の形態２では動作クロックを完全に停止するのではなく、周波数を下げることにしてもよい。その場合、ＣＰＵ３０を完全に停止させず、待機状態においたり、任意の処理を実行させることもできる。いずれの場合も、通常モードよりも省電モードで当然に電力をセーブすることができる。なお、電源に関しては遮断と低下、動作クロックに関しては停止と周波数の低下という選択肢が可能であり、これらのいずれを採るかは、素子ごとに変更することができる。
【００４１】
変形技術７  いずれの実施の形態においても、省電モードへ移行するか否かを、その時点におけるフレームの残余期間に基づいて判断してもよい。残余期間があるしきい値以下であれば、省電モードへ移行したり、またそこから通常モードへ復帰するといった、モード遷移による電力ロスのほうが省電モードによる省電効果よりも大きくならないとは限らない。図６はこうした配慮で設計された復帰回路２２の変形例を示す。図３の復帰回路２２と比較すると、カウンタ８０とデコーダ８２が新設され、ＮＯＲゲート７０が３入力になっている。これら以外の構成は図３と同じである。
【００４２】
カウンタ８０は、残余期間を計測するための基準クロック（ＣＬＫと表記する）をカウントする。カウンタ８０のリセット端子にはＯＲゲート８６の出力が接続され、このＯＲゲート８６にはＶＳＹＮＣとＳＬＥＥＰが入力される。したがって、ＶＳＹＮＣがハイになるたびに、すなわち、フレーム期間の最初にカウント値がゼロクリアされ、また、フレーム期間中にＳＬＥＥＰがアサートされたとき、それ以降そのフレーム中ゼロクリアされつづける。デコーダ８２は、そのカウント値がある値Ｎ以上になったとき、出力８４をアクティブにする。このＮは、残余期間との関係で定めておく。ＮＯＲゲート７０は図３同様ＲＥＳＥＴとＶＳＹＮＣが入力され、そのほかにデコーダ８２の出力８４が入力される。
【００４３】
以上の構成により、あるフレーム期間において、残余期間が十分にあるときにはカウンタ８０の出力はまだＮに到達せず、デコーダ８２の出力８４はローのままとなり、デコーダ８２はＮＯＲゲート７０に対して影響しない。そのため、図３と同じ回路に帰着し、省電モードへの移行が自在になる。一方、あるフレーム期間において残余期間が少なくなるとカウンタ８０の出力がＮに到達し、デコーダ８２の出力８４がハイになる。その結果、ＮＯＲゲート７０の出力がローになり、システムレジスタ６６とラッチ６８がリセットされ、強制的に通常モードとなる。その結果、無用に省電モード移行することが禁止される。なお、すでに省電力モードに入った後、カウンタ８０の出力がＮに達して通常モードへ戻ることがないよう、ＳＬＥＥＰ信号がアサートされるとＯＲゲート８６の出力がハイになり、カウンタ８０がクリアされるよう配慮している。
【００４４】
変形技術８
実施の形態１、２では、ソフトウエアからの指示を契機として省電力モードへの移行を実現した。しかし、ソフトウエアではなく、ハードウエア側にモード移行の契機をもたせてもよい。たとえば、レンダリングエンジン３４内部にアイドルタイマを設け、所定時間ＣＰＵ３０からの指示が途絶え、かつ自身の内部処理が完了したとき、レンダリングエンジン３４自らＲＥＲＤＹをアサートし、省電力モードへの移行を実行してもよい。その場合、図３において、第２トランジスタ６２はオフするが、第１トランジスタ６０がオンのままとなるため、図３の回路を修正する。すなわち、ラッチ６８の出力とＳＬＥＥＰを図示しないＯＲゲートに入力し、その出力を第１トランジスタ６０のゲートに接続すればよい。その構成によれば、ＲＥＲＤＹがアサートされると、第２トランジスタ６２だけでなく、第１トランジスタ６０もオフになり、目的を達する。ハードウエア側にモード移行機能をもたせれば、ソフトウエア側はモード移行に意識しないコーディングが可能になる。
【００４５】
変形技術９
図５の処理では、ＶＳＹＮＣがハイになると、ＣＰＵ電源５４とＲＥ電源５６が同時に再投入された。しかし、まずはＣＰＵ電源５４を再投入し、その後、ＲＥ電源５６を再投入してもよい。当初、ＣＰＵ３０の処理が進行するためである。そのため、以下のような構成が可能である。
１．ＶＳＹＮＣがハイになってからの時間を計測するタイマをＣＰＵ電源５４下に設け、所定時間の経過後にＲＥ電源５６を再投入する。  
２．ＶＳＹＮＣより少し遅れて変化する信号をもとにＲＥ電源５６を再投入する。  
３．ＣＰＵ３０が所定時間待ってＲＥ電源５６を再投入する。  
４．ＣＰＵ３０がレンダリングエンジン３４その他ＲＥ電源５６から電力供給を受ける素子に対してコマンドを送る等の作用をするとき、その処理の前にＲＥ電源５６を再投入する。
【００４６】
変形技術１０
実施の形態１、２で説明した省電力モードに加え、別の省電力対策を導入してもよい。例えば、情報処理装置１０の電源である電池の残量が減少したとき、オブジェクト数やポリゴン数が少ない「省電力モード用のデータセット」を使用してもよい。そのための構成として、電池残量を計測する計測部と、通常のデータセットとは別に、処理負荷を軽減するために簡易化されたデータセットとを準備し、電池残量が所定値以下になれば、ＣＰＵ３０は簡易化されたデータセットに切り換えて描画処理を実施すればよい。この場合、描画処理が早く終了するため、実施の形態１、２との組合せによる節電効果は大きい。
【００４７】
変形技術１１
同様に、フレームレートを下げることによる省電力を導入してもよい。例えば、６０フレーム／秒だった描画を３０フレーム／秒に落とすことにより、描画処理は半分で済む。その結果、当然ながらレンダリングエンジン３４等の稼働期間が短くなるため、実施の形態１、２との組合せによる節電効果は大きい。
【図面の簡単な説明】
【００４８】
【図１】実施の形態１、２に係る情報処理装置の概略構成を示す図である。
【図２】図１の構成の詳細を示す図である。
【図３】図２の構成中、モード依存回路、移行回路、復帰回路を示す回路図である。
【図４】実施の形態１、２に係る情報処理装置に描画させるためのプログラムの概略構成図である。
【図５】実施の形態１による、フレーム内での通常モードと省電モードの遷移を示すタイミングチャートである。
【図６】実施の形態１、２の変形技術に係る復帰回路の構成を示す図である。
【符号の説明】
【００４９】
１０  情報処理装置、  １２  第１機能ブロック、  １４  第２機能ブロック、  １６  モード依存回路、  ２０  移行回路、  ２２  復帰回路。
【図１】
2005062798.tif 000003
【図２】
2005062798.tif 000004
【図３】
2005062798.tif 000005
【図４】
2005062798.tif 000006
【図５】
2005062798.tif 000007
【図６】
2005062798.tif 000008
【手続補正書】
【提出日】平成16年5月18日(2004.5.18)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
描画制御用の第１機能ブロックと、第１機能ブロックの動作モードを制御する第２機能ブロックとを備え、
前記第２機能ブロックは、
前記第１機能ブロックが描画単位期間の終了よりも前に当該描画単位期間にて描画すべき画面の生成を完了したとき、前記第１機能ブロックの動作モードを省電モードへ移行せしめる回路と、
前記描画単位期間の次の描画単位期間が開始されたとき、その開始を示すハードウエア信号に基づき、前記第１機能ブロックを前記省電モードから通常モードへ復帰せしめる回路と、
を備えたことを特徴とする回路動作制御装置。