(57)【要約】【課題】電子装置の内蔵機器の間を接続するハーネスが長くなることにより影響を受け易くなる外来ノイズによる問題点を解消するとともに、ハーネスの引き廻しの制限を受けず、回路やプログラムの煩雑化を要しない信号伝送技術を提供すること。【解決手段】伝送すべきデータを受付け、該データを異なるタイミングで複数回送信する第１の伝送回路１１と、第１の伝送回路１１と第２の伝送回路１２とを結ぶ伝送経路１７と、第１の伝送回路１１から前記伝送経路１７を通じて複数回受信したデータを比較して一致するか否かを判断し、一致したと判断した場合には、そのデータを正しく伝送されたデータとして採用する第２の伝送回路１２と、を備える電子機器Ａ【選択図】      図３
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【特許請求の範囲】
【請求項１】
伝送すべきデータを受付け、該データを異なるタイミングで複数回送信する第１の伝送回路と、第１の伝送回路と第２の伝送回路とを結ぶ伝送経路と、第１の伝送回路から前記伝送経路を通じて複数回受信したデータを比較して一致するか否かを判断し、一致したと判断した場合には、そのデータを正しく伝送されたデータとして採用する第２の伝送回路と、を備えることを特徴とする電子機器。
【請求項２】
前記第２の伝送回路は、前記比較をして一致しないと判断した場合には、所定の信号を前記第１の伝送回路に送信し、前記第１の伝送回路は該所定の信号を受信した場合に再度異なるタイミングで複数回前記データを送信することを特徴とする請求項１記載の電子機器。
【請求項３】
前記第２の伝送回路は、前記比較をして一致しないと判断した場合には、所定の信号を前記データの発信元であるプロセッサに送信することを特徴とする請求項１記載の電子機器。
【請求項４】
伝送すべきデータを伝送経路の一端側で受付けるステップと、受付けたデータを伝送経路の一端側から他端側へ複数回送信するステップと、前記伝送経路の他端側において複数回受信された前記データが一致するか否かを判断するステップと、複数回受信された前記データが一致したと判断した場合に、そのデータを正常に伝送されたデータとして採用するステップと、を含んでなることを特徴とする電子機器の信号伝送方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ファクシミリ装置、プリンタ、スキャナなど、電子装置における操作パネルと制御基板のように、互いに分離して設けられ、ハーネス等によって接続される内蔵機器間の信号伝送技術に関する。
【０００２】
【従来の技術】
ファクシミリ装置、プリンタ、スキャナなどの電子装置においては、操作パネルとメイン基板のように互いに離れて設置される内蔵電子機器は、ハーネス（ワイヤリングハーネス）等によって接続される。
【０００３】
ハーネスの長さが長くなると、その中を伝送する信号がノイズの影響を受け易くなるため、ハーネス自体の引き廻しに改良を加えるか、ハーネス内を伝送する信号の処理に改良を加えてノイズの影響を小さくする必要がある。
【０００４】
ハーネス自体の引き廻しに改良を加えた例としては、特許文献１に開示されるハーネス取付構造がある。このハーネス取付構造は、接地した金属フレームにハーネスを密着させることにより、高周波ノイズを除去するものである。
【０００５】
また、ハーネス内を伝送する信号の処理に改良を加えたノイズ対策の方法としては、ローパスフィルタを挿入する方法、アクセスウェイトを長くする方法、ハーネス上の伝送プロトコルを自動再送要求（ＡＲＱ）方式にしたり、データを誤り訂正符合（リードソロモン符号等）にする方法が知られている。
【０００６】
【特許文献１】
実開平６−２９１９８号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、特許文献１のハーネス取付構造によれば、ハーネスを金属フレームに沿って配置する必要があり、ハーネスを通す場所が著しく制限されるという問題点がある。
【０００８】
また、ローパスフィルタを回路に挿入した場合には、フィルタの定数を適切に設定する必要があり、そうしないと伝送する信号そのものの波形が変形し、本来の信号の伝送が正常に行われないという問題点がある。
【０００９】
また、アクセスウェイトを長くした場合には、外来のインパルス性のノイズに対しては効果がないという問題点がある。
【００１０】
また、ハーネス上の伝送プロトコルを自動再送要求（ＡＲＱ）方式にしたり、データを誤り訂正符号（リードソロモン符号等）にする場合には、回路が煩雑になるとともに、それを制御するプログラムも煩雑となるという問題点がある。
【００１１】
本発明は、かかる課題に鑑みてなされたものであり、内蔵機器の間を接続するハーネスが長くなることにより影響を受け易くなる外来ノイズによる問題点を解消するとともに、ハーネスの引き廻しの制限を受けず、回路やプログラムの煩雑化を要しない信号伝送技術を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の電子機器は、伝送すべきデータを受付け、該データを異なるタイミングで複数回送信する第１の伝送回路と、第１の伝送回路と第２の伝送回路とを結ぶ伝送経路と、第１の伝送回路から前記伝送経路を通じて複数回受信したデータを比較して一致するか否かを判断し、一致したと判断した場合には、そのデータを正しく伝送されたデータとして採用する第２の伝送回路と、を備えることを特徴としている。
【００１３】
請求項２記載の電子機器は、請求項１記載の電子機器において、前記第２の伝送回路は、前記比較をして一致しないと判断した場合には、所定の信号を前記第１の伝送回路に送信し、前記第１の伝送回路は該所定の信号を受信した場合に再度異なるタイミングで複数回前記データを送信することを特徴としている。
【００１４】
請求項３記載の電子機器は、請求項１記載の電子機器において、前記第２の伝送回路は、前記比較をして一致しないと判断した場合には、所定の信号を前記データの発信元であるプロセッサに送信することを特徴としている。
【００１５】
請求項４記載の電子機器の信号伝送方法は、伝送すべきデータを伝送経路の一端側で受付けるステップと、受付けたデータを伝送経路の一端側から他端側へ複数回送信するステップと、前記伝送経路の他端側において複数回受信された前記データが一致するか否かを判断するステップと、複数回受信された前記データが一致したと判断した場合に、そのデータを正常に伝送されたデータとして採用するステップと、を含んでなることを特徴としている。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態に係る電子機器及び該電子機器の信号伝送方法について図面に基づいて説明する。図１に該電子機器Ａを備えたファクシミリ装置１の構成例を示す。すなわち、ファクシミリ装置１は、ＭＰＵ（プロセッサ；Ｍｉｃｒｏｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）２、ＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）３、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）４、画像メモリ５、ＭＯＤＥＭ（モデム）６、ＮＣＵ（ネットワークコントロールユニット）７、ＣＯＤＥＣ（コーデック）８、スキャナ９、プリンタ１０、電子機器Ａの一部を構成する第１のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）１１、同じく電子機器Ａの一部を構成する第２のＡＳＩＣ１２、操作パネル制御部１３、液晶表示器１４及びキーパッド１５を備えたものであって、各部２乃至１１は通信可能にシステムバス１６によって接続されている。
【００１７】
ＭＰＵ２は、ＲＯＭ３等に格納されたプログラムに従って、このファクシミリ装置１を構成する各部を制御する。ＲＯＭ３は、ＭＰＵ２によりこのファクシミリ装置１の各部の動作が制御されるための各種プログラムを格納している。ＲＡＭ４は、ＭＰＵ２がプログラムの実行に際して生成する諸データや各種設定情報等を記憶する。画像メモリ５は、ファクシミリ装置１が受信した画データやスキャナ９によって取得した画データを記憶する。
【００１８】
モデム６は、例えばＩＴＵ−Ｔ（国際電気通信連合）の勧告Ｖ．３４規格又はこれと同様のものに従った送受信データの変調及び復調を行う。ＮＣＵ７は、電話回線を制御して電話をかけたり切ったりする回線網制御装置であり、図示しないＰＳＴＮ（公衆交換電話網）に接続されている。コーデック８は、画データを送信のためにＭＨ、ＭＲ、ＭＭＲ方式等により符号化し、受信した画データを復号する。
【００１９】
スキャナ９は、原稿の画データを読み取って、白黒２値化した画データを出力する。プリンタ１０は、例えば電子写真方式のものからなり、受信した画データ等を記録紙上に記録する。
【００２０】
操作パネル制御部１３は、操作パネル（不図示）を構成するディバイス等を制御するものであり、電子機器Ａを介してシステムバス１６に接続されている。前記操作パネルは、出力ディバイスとしての液晶表示器１４、入力ディバイスとしてのキーパッド１５等で構成される。
【００２１】
電子機器Ａは、第１のＡＳＩＣ（伝送回路）１１と第２のＡＳＩＣ（伝送回路）１２とこれらを接続するハーネス（伝送経路）１７で構成され、第１のＡＳＩＣ１１と第２のＡＳＩＣ１２とは互いに離れた位置、例えば、第１のＡＳＩＣ１１は、ファクシミリ装置１の背面位置に、第２のＡＳＩＣ１２はファクシミリ装置１の上面位置に配置され、ハーネス１７によって接続されている。
【００２２】
第１のＡＳＩＣ１１の回路構成例を図２に示す。すなわち、第１のＡＳＩＣ１１は、アドレスデコーダ１８、レジスタ１９、第１のタイミング制御回路２０、ハーネス１７の一端側に接続されたコネクタ２１及びコネクタ２１の１配線とＭＰＵ２の割込み端子とを接続する割込み配線２２で構成されている。
【００２３】
アドレスデコーダ１８は、システムバス１６から取得されるアドレスをデコードして、電子機器Ａ宛てのアドレスを検出することにより、Ｌレベルのアドレス信号／Ａｄｄｒｅｓｓを第１のタイミング制御回路２０に出力する。
【００２４】
レジスタ１９はシステムバス１６から取得したデータを、第１のタイミング制御回路２０からのＬレベルのライトイネーブル信号／ＷＥの入力に伴って、ハーネス１７を通じて第２のＡＳＩＣ１２へ出力する。
【００２５】
第１のタイミング制御回路２０は、Ｌレベルのアドレス信号／Ａｄｄｒｅｓｓ及びライト信号／ＷＲの認識に伴って、レジスタ１９に対してクロック信号ＣＬＫに同期したＬレベルのライトイネーブル信号／ＷＥを異なるタイミングで２回出力し、同じく第２のＡＳＩＣ１２に対してもＬレベルのライト信号／ＩＯＷＲ及びチップセレクト信号／ＩＯＣＳを異なるタイミングで２回出力する。
【００２６】
コネクタ２１は、レジスタ１９及び第１のタイミング制御回路２０をハーネス１７の一端側に接続する。
【００２７】
次に第２のＡＳＩＣ１２の回路構成例を図３に示す。すなわち、第２のＡＳＩＣ１２は、ハーネス１７の他端側に接続されたコネクタ２１、第１のレジスタ２５、第２のレジスタ２６、第２のタイミング制御回路２７、及び判定回路２８で構成されている。
【００２８】
コネクタ２１は、第１のレジスタ２５、第２のレジスタ２６及び第２のタイミング制御回路２７をハーネス１７の他端側に接続する。
【００２９】
第１のレジスタ２５は、第２のタイミング制御回路２７からのＬレベルのライトイネーブル信号／ＷＥ１の認識に伴って、ハーネス１７を介して第１のＡＳＩＣ１１から出力されてきたデータを格納し、Ｌレベルのリードイネーブル信号／ＲＥ１信号の認識に伴って、格納したデータを判定回路２８へ出力する。
【００３０】
第２のレジスタ２６は、第２のタイミング制御回路２７からのＬレベルのライトイネーブル信号／ＷＥ２の認識に伴ってハーネス１７を介して第１のＡＳＩＣ１１から出力されてきたデータを格納し、Ｌレベルのリードイネーブル信号／ＲＥ２信号の認識に伴って、格納したデータを判定回路２８へ出力する。判定回路２８は、排他的論理和を形成するものであり、第１のレジスタ２５及び第２のレジスタ２６から入力されたデータを比較して、それらのデータが同じデータであると判断した場合に、Ｌレベルの判定信号／ＯＫＮＧを、異なると判断した場合にＨレベルの判定信号／ＯＫＮＧを第２のタイミング制御回路２７及びＭＰＵ２の割込み端子に出力する。
【００３１】
第２のタイミング制御回路２７は、第１のＡＳＩＣ１１の第１のタイミング制御回路２０から異なるタイミングで出力されるチップセレクト信号／ＩＯＣＳ及びライト信号／ＩＯＷＲのうち、最初に出力されたチップセレクト信号／ＩＯＣＳ及びライト信号／ＩＯＷＲの認識に伴って、第１のレジスタ２５にＬレベルのライトイネーブル信号／ＷＥ１を出力し、次タイミングで出力された２回目のチップセレクト信号／ＩＯＣＳ及びライト信号／ＩＯＷＲの認識に伴って、第２のレジスタ２６にＬレベルのライトイネーブル信号／ＷＥ２を出力する。次いで、第１のレジスタ２５と第２のレジスタ２６の双方にそれぞれＬレベルのリードイネーブル信号／ＲＥ１、リードイネーブル信号／ＲＥ２を出力する。その後、判定回路から入力される判定信号／ＯＫＮＧがＬレベルである場合には、Ｌレベルのチップセレクト信号／ＩＯＣＳ２及びライト信号／ＩＯＷＲ２を操作パネル制御部１３に出力し、その判定信号／ＯＫＮＧがＨレベルである場合には、操作パネル制御部１３へのチップセレクト信号／ＩＯＣＳ２及びライト信号／ＩＯＷＲ２をＨレベルのまま保持する。
【００３２】
次に、出力ディバイスである液晶表示器１４へ出力用データが伝送される場合に電子機器Ａが実行する動作について、図４及び５のタイミングチャートと図６（ａ）の接続図に基づいて説明する。なお、各制御信号はＬレベルがアクティブ状態を示す。
【００３３】
図４に示すように、まず、ＭＰＵ２からＬレベルのアドレスストローブ信号／ＡＳ、ライト信号／ＷＲ、データ「ＩＯＤＡＴＡ」及びアドレスデータ（不図示）が出力される（以下このＭＰＵ２の処理を「ＭＰＵ出力処理」という。）と、第１のＡＳＩＣ１１においては、アドレスデコーダ１８がシステムバス１６から取得されるアドレスをデコードして、電子機器Ａ宛てのアドレスを検出することにより、Ｌレベルのアドレス信号／Ａｄｄｒｅｓｓを第１のタイミング制御回路２０に出力し、レジスタ１９は、システムバス１６からデータを受付ける（以下この第１のＡＳＩＣ１１の処理を「データ受付ステップ」という。）。
【００３４】
そして、第１のタイミング制御回路２０は、Ｌレベルのアドレス信号／Ａｄｄｒｅｓｓ及びライト信号／ＷＲの認識により、レジスタ１９に対してＬレベルのライトイネーブル信号／ＷＥを異なるタイミングで２回出力するとともに、第２のＡＳＩＣ１２の第２のタイミング制御回路２７に対してもＬレベルのライト信号／ＩＯＷＲ及びチップセレクト信号／ＩＯＣＳをそれぞれ異なるタイミングで２回出力し、レジスタ１９からハーネス１７を通じて第２のＡＩＳＩＣ１２へシステムバス１６から取得されたデータ「ＩＯＤＡＴＡ」が異なるタイミングで２回送信される（以下この第１のＡＳＩＣ１１の処理を「データ伝送ステップ」という。）。
【００３５】
一方、第２のＡＳＩＣ１２の第２のタイミング制御回路２７は、第１のＡＳＩＣ１１の第１のタイミング制御回路２０から出力された初回のＬレベルのチップセレクト信号／ＩＯＣＳ及びライト信号／ＩＯＷＲの認識に伴って、第１のレジスタ２５にライトイネーブル信号／ＷＥ１を出力し、第１のレジスタは第１のＡＳＩＣ１１からハーネス１７を通じて最初に送信されたデータ「ＩＯＤＡＴＡ」を受信する。さらに、第２のタイミング制御回路２７は、続いて出力された２回目のチップセレクト信号／ＩＯＣＳ及びライト信号／ＩＯＷＲの認識に伴って、第２のレジスタ２６にライトイネーブル信号／ＷＥ２を出力し、第２のレジスタ２６は、第１のＡＳＩＣ１１からハーネス１７を通じて２回目に送信されたデータ「ＩＯＤＡＴＡ」を受信する。
【００３６】
そして、第２のタイミング制御回路２７から、第１のレジスタ２５と第２のレジスタ２６の双方にそれぞれＬレベルのリードイネーブル信号／ＲＥ１、／ＲＥ２が出力され、双方のレジスタ２５、２６からデータ「ＩＯＤＡＴＡ」が判定回路２８に入力される。判定回路２８は、これら２つのデータが一致するか否かを判断する（以下この第２のＡＳＩＣ１２の処理を「判断ステップ」という。）。
【００３７】
そして、第２のＡＳＩＣ１２は、判定回路２８が、２つのデータが一致したと判断したとき、そのデータを正しく伝送されたデータとして採用する（以下この第２のＡＳＩＣ１２の処理を「正常データ採用ステップ」という。）。つまり、図４に示すように、判定回路２８からは、引き続きＬレベルの判定信号／ＯＫＮＧがＭＰＵ２の割込み端子及び第２のタイミング制御回路２７へ出力され、第２のタイミング制御回路２７からＬレベルのチップセレクト信号／ＩＯＣＳ２及びライト信号／ＩＯＷＲ２が操作パネル制御部１３へ出力され第２のレジスタに格納されているデータ「ＩＯＤＡＴＡ２」（データ「ＩＯＤＡＴＡ」と同じもの）が操作パネル制御部１３に出力される。そして、操作パネル制御部１３は、第２のタイミング制御回路２７から入力されるＬレベルの／ＩＯＣＳ２信号及び／ＩＯＷＲ２信号の認識に伴って、第２のレジスタ２６から受信したデータ「ＩＯＤＡＴＡ」を液晶表示器１４に出力する。
【００３８】
一方、ハーネス内を伝送中のデータ「ＩＯＤＡＴＡ」に外来ノイズが入った場合などのように、２回受信したデータが相異なり、判定回路２８が、２つのデータが一致しないと判断した場合には、第２のＡＳＩＣ１２は、そのデータを正しく伝送されたデータとして採用しない。つまり、図５に示すように、判定回路２８からは、ＭＰＵ２及び第２のタイミング制御回路２７に対して、データが一致しない旨を示すＨレベルの判定信号／ＯＫＮＧが出力され、これを認識した第２のタイミング制御回路２７は、引き続きＨレベルのチップセレクト信号／ＩＯＣＳ２及びライト信号／ＩＯＷＲ２を操作パネル制御部１３に出力し、操作パネル制御部１３へのデータ「ＩＯＤＡＴＡ」の伝送を阻止する。
【００３９】
一方、Ｈレベルの判定信号／ＯＫＮＧが入力されたＭＰＵ２は、前記ＭＰＵ出力処理を再び行い、電子機器Ａは、前記データ受付ステップ、データ伝送ステップ、判断ステップの処理を順に行う。そして再び判定回路２８により２つのデータ「ＩＯＤＡＴＡ」が一致したと判断されなかった場合には、一致するまで、これらの処理、すなわち、前記ＭＰＵ出力処理、データ受付ステップ、データ伝送ステップ、判断ステップの処理が繰返し行われ（以下、これら一連のステップの繰返し処理を「再試行処理」という。）、判定回路２８により２つのデータ「ＩＯＤＡＴＡ」が一致したと判断された場合に、前記正常データ採用ステップの処理を行う。
【００４０】
以上、説明したように、上記電子機器Ａによれば、ハーネス１７の一端側の第１のＡＳＩＣ１１から他端側の第２のＡＳＩＣ１２に対してデータ「ＩＯＤＡＴＷＡ」が異なるタイミングで２回送信され、第２のＡＳＩＣ２において受信した２つのデータが一致する場合にのみ、そのデータが正常に伝送されたものとして採用される。したがって、バスライン１６と出力ディバイスの間に接続されたハーネス１７が長い場合や外来ノイズの影響を受けやすい低品質のものであること等により、ハーネス内を伝送されるデータにノイズが入っても、本電子機器Ａファクシミリ装置１は誤動作を起こすことがない。また、ハーネス１６で伝送されたデータにノイズが入り、判定回路２８が２つのデータが一致しないと判断した場合には、Ｈレベルの判定信号／ＯＫＮＧがＭＰＵ２に出力され、前記再試行処理がＭＰＵ２によって行われるので、本電子機器Ａを備えるファクシミリ装置１は常に正常な動作を行うことができる。
【００４１】
図６（ｂ）に本実施の形態の変形例を示す。変形例に係る電子機器Ａにおいては、判定信号／ＯＫＮＧがＭＰＵ２の代わりに、第１のＡＳＩＣ１１の第１のタイミング制御回路２０に入力されるようになっており、前記再試行処理は、第１のＡＳＩＣ１１及び第２のＡＳＩＣ１２の間で行われる。
【００４２】
すなわち、変形例に係る電子機器Ａの判定回路２８において、異なるタイミングで２回受信した２つのデータが一致しないと判断され、Ｈレベルの判定信号／ＯＫＮＧが第１のＡＳＩＣの第１のタイミング制御回路２０に出力された場合には、第１のタイミング制御回路２０は、前記データ伝送ステップの処理、前記判断ステップの処理を順次行い、再び２回受信した２つのデータが判定回路２８で一致しないと判断された場合には、一致するまで、これらデータ伝送ステップ及び判断ステップの処理を繰返し行い、一致した場合に、初めて前記正常データ採用ステップの処理が行われる。
【００４３】
この説明から明らかなように、変形例に係る電子機器Ａにおいても、ハーネス１７の一端側の第１のＡＳＩＣ１１から他端側の第２のＡＳＩＣ１２に対してデータ「ＩＯＤＡＴＷＡ」が異なるタイミングで２回送信され、第２のＡＳＩＣ２において受信した２つのデータが一致する場合にのみ、そのデータが正常に伝送されたものとして採用され、一致しないと判断した場合には、Ｈレベルの判定信号／ＯＫＮＧが第１のＡＳＩＣ１１に出力され、再試行処理が第１のＡＳＩＣ及び第２のＡＳＩＣの間で行われるので、ＭＰＵ２に判定信号／ＯＫＮＧが入力される電子機器Ａと同様の効果が得られる。
【００４４】
以上説明した実施の形態及びその変形例においては、ＭＰＵ２から出力ディバイスである液晶表示器１４側へデータが出力される（書き込まれる）場合の具体的な回路構成を挙げて説明したが、入力ディバイスであるキーパッド１５から入力されたデータがＭＰＵ２側へ出力される（読み込まれる）場合にも、第１のＡＳＩＣ１１と第２のＡＳＩＣ１２を入れ替えたもの（不図示）をファクシミリ装置に組み込むことにより、外来ノイズの影響を受けないデータのみをＭＰＵ２に読み込ませることが可能となる。
【００４５】
すなわち、キーパット１５から入力された伝送すべきデータを操作パネル制御部１３を通じてレジスタに取り込み（受付け）、ハーネス１７の一端側から他端側へレジスタに取り込んだデータを異なるタイミングで２回送信する。そして、他端側で受信された２つのデータを判定回路２８にて一致するか否かを判断し、一致する場合にのみＭＰＵ２へそのデータを出力し、一致しない場合には一致するまで再試行処理させることにより、外来ノイズの影響を受けなかったデータのみをＭＰＵ２に読み込ませることが可能となる。
【００４６】
なお、以上説明した実施の形態においては、異なるタイミングでデータを送信する回数として、２回を例に挙げて説明したが、送信回数は複数回であればこれに限定されずともよく、３回以上であってもよい。
【００４７】
【発明の効果】
請求項１記載の電子機器によれば、第１の伝送回路により受付たデータを第２の伝送回路に異なるタイミングで複数回送信し、第２の伝送回路は複数回受信したデータが一致する場合にのみ、そのデータを正しく伝送されたデータとして採用するので、伝送経路を伝送中のデータに外来ノイズが入った場合には、そのデータは正しく伝送されたデータとして採用されないので、本電子機器を備える電子装置等がかかる外来ノイズの影響により誤動作を起こすことが未然に防止される。
【００４８】
請求項２又は３記載の電子機器によれば、伝送経路を伝送中のデータに外来ノイズが入った場合には、再度異なるタイミングで複数回データを送信するので、上記電子装置等の誤動作を防止し、なお且つ、迅速に正常動作を行わせることが可能となる。
【００４９】
請求項４記載の電子機器の信号伝送方法によれば、請求項１記載の電子機器と同様の効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る電子機器を備えるファクシミリ装置１の構成例を示した図である。
【図２】本発明の実施の形態に係る電子機器を構成する第１のＡＳＩＣ（伝送回路）の構成例を示した図である。
【図３】本発明の実施の形態に係る電子機器を構成する第２のＡＳＩＣ（伝送回路）の構成例を示した図である。
【図４】液晶表示器へ出力用データが伝送される場合に電子機器、ＭＰＵ等が実行する動作を示したタイミングチャートであって、伝送データに外来ノイズが入らなかった場合を示したものである。
【図５】液晶表示器へ出力用データが伝送される場合に電子機器、ＭＰＵ等が実行する動作を示したタイミングチャートであって、伝送データに外来ノイズが入った場合を示したものである。
【図６】ＭＰＵ（プロセッサ）、第１のＡＳＩＣ（伝送回路）、ハーネス（伝送経路）、第２のＡＳＩＣ（伝送回路）及び入出力ディバイスの接続状態を示した図である。
【符号の説明】
Ａ  電子機器
２  ＭＰＵ（プロセッサ）
１１  第１のＡＳＩＣ（第１の伝送回路）
１２  第２のＡＳＩＣ（第２の伝送回路）
１７  ハーネス（伝送経路）
１９、２５、２６  レジスタ
２７  タイミング制御回路
２８  判定回路
【図１】
2005033286.tif 000003
【図２】
2005033286.tif 000004
【図３】
2005033286.tif 000005
【図４】
2005033286.tif 000006
【図５】
2005033286.tif 000007
【図６】
2005033286.tif 000008