(57)【要約】【課題】  回路面積を従来よりも小さく抑えたフィルタ回路および該フィルタ回路を用いた面積の小さなＰＬＬを提供する。【解決手段】  フィルタ回路は、一方の電極に第１の入力電流Ｉｉｎ１が入力され、他方の電極が接地された第１のコンデンサ１と、第１の入力部３０から見て第１のコンデンサ１に並列接続され、第１のコンデンサ１で生成される電圧を内部抵抗に反比例する電流に変換する電圧−電流変換器２と、電圧−電流変換器２の出力電流と第２の入力電流Ｉｉｎ２との合計電流が注入される第２のコンデンサ３および抵抗４とを備えている。電圧−電流変換器２のゲインを調整することで、第１のコンデンサ１の見かけの容量値を大きくすることができる。【選択図】  図１
2005354317.tif 000002
【特許請求の範囲】
【請求項１】
第１の入力電流を入力するための第１の入力部と、
第２の入力電流を入力するための第２の入力部と、
前記第１の入力部に接続された第１のコンデンサと、
第１の抵抗を有し、前記第１のコンデンサで生成される電圧をＡＣ成分が前記第１の抵抗の抵抗値に反比例する電流に変換して出力する電圧−電流変換器と、
共に前記第２の入力部に接続され、前記第２の入力電流と前記電圧−電流変換器の出力電流との加算電流の一部がそれぞれ分流される第２のコンデンサおよび第２の抵抗と
を備えているフィルタ回路。
【請求項２】
前記第２のコンデンサと前記第２の抵抗とは共に接地されており、
前記第２のコンデンサおよび前記第２の抵抗によって生成された電圧を出力することを特徴とする請求項１に記載のフィルタ回路。
【請求項３】
前記第２の抵抗を介して前記電圧−電流変換器、前記第２の入力部および前記第２のコンデンサにそれぞれ接続され、前記第２の抵抗に流れる電流と等量の電流を出力するバイアス手段をさらに備えていることを特徴とする請求項１に記載のフィルタ回路。
【請求項４】
入力信号が入力される位相比較器と、
前記位相比較器からの出力を受けて電流パルスを出力する第１のチャージポンプと、
前記位相比較器から見て前記第１のチャージポンプと並列に配置され、前記位相比較器からの出力を受けて前記第１のチャージポンプと等しい電流パルスを出力する第２のチャージポンプと、
前記第１のチャージポンプからの電流パルスを受ける第１のコンデンサと、第１の抵抗を有し、前記第１のコンデンサで生成される電圧をＡＣ成分が前記第１の抵抗の抵抗値に反比例する電流に変換して出力する第１の電圧−電流変換器と、前記第１の電圧−電流変換器からの出力電流と前記第２のチャージポンプからの電流パルスとを加算した電流の少なくとも一部がそれぞれ分流される第２のコンデンサおよび第２の抵抗とを有するフィルタ回路と、
前記フィルタ回路からの電流、または前記フィルタ回路からの出力を変換した電流の電流量に応じた周波数の信号を外部に出力する電流制御発振器と、
前記電流制御発振器からの出力を受けて前記位相比較器に信号を出力する分周器と
を備えているＰＬＬ。
【請求項５】
前記第２のコンデンサと前記第２の抵抗とは共に接地されており、
前記フィルタ回路は、前記第２のコンデンサおよび前記第２の抵抗によって生成された電圧を出力し、
前記ＰＬＬは、前記フィルタ回路の出力電圧を電流に変換して前記電流制御発振器に出力する第２の電圧−電流変換器をさらに備えていることを特徴とする請求項４に記載のＰＬＬ。
【請求項６】
前記フィルタ回路は、前記第２の抵抗を介して前記電圧−電流変換器、前記第２の入力部および前記第２のコンデンサにそれぞれ接続され、前記第２の抵抗に流れる電流と等量の電流を出力するバイアス手段をさらに有しており、
前記電流制御発振器は、前記フィルタ回路の出力電流を受けることを特徴とする請求項４に記載のＰＬＬ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィルタ回路と、フィルタ回路を備えたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）に関する。
【背景技術】
【０００２】
フィルタ回路は、特定の周波数範囲の信号を選択的に通す回路であり、安定した正弦波を発振するＰＬＬなどに用いられている。
【０００３】
図９は、従来のフィルタ回路を示す回路図であり、図１０は、図９に示す従来のフィルタ回路を備えた従来のＰＬＬを示すブロック回路図である。
【０００４】
図９に示すように、従来のフィルタ回路（図１０における１１４）は、入力電流Ｉｉｎが入力される入力部１２０と、出力電圧Ｖｏｕｔを出力するための出力部１２４と、一端が入力部１２０および出力部１２４に接続された、入力電流Ｉｉｎを流し込むための抵抗１０４と、抵抗１０４と直列に接続され、一方の電極が接地された第１のコンデンサ１２１と、一方の電極が入力部１２０および出力部１２４に接続され、他方の電極が接地された第２のコンデンサ１２３とを有している。
【０００５】
また、図１０に示すように、従来のＰＬＬは、入力信号が入力される位相比較器１０６と、位相比較器１０６からの出力を受けるチャージポンプ１０７と、チャージポンプ１０７からの出力を受けるフィルタ回路１１４と、フィルタ回路１１４からの出力を受ける電圧−電流変換器（ＶＩＣ）１１０と、電圧−電流変換器１１０からの出力を受け、信号を外部に出力する電流制御発振器（ＩＣＯ）１１１と、電流制御発振器１１１からの出力を受けて位相比較器１０６に信号を出力する分周器１１２とを備えている。
【０００６】
以上のように構成された従来のフィルタ回路およびＰＬＬの動作を説明する。
【０００７】
まず、従来のＰＬＬにおいて、入力信号は位相比較器１０６に入力され、分周器１１２を介して位相比較器１０６に入力される帰還信号と位相比較される。そして、位相比較器１０６からは入力信号と帰還信号との位相差に応じた時間幅を持つパルスが出力される。次に、上記パルスはチャージポンプ１０７に入力され、パルスの時間幅に応じた電流パルスに変換され、該電流パルスはチャージポンプ１０７から出力される。次いで、電流パルスはフィルタ回路１１４に入力され、フィルタリングされて電圧信号となる。続いて、フィルタ回路１１４の出力電圧は電圧−電流変換器１１０に入力されて電流変換される。次に、電圧−電流変換器１１０から出力された電流は、電流制御発振器１１１に入力され、電流量に応じた周波数に変換される。この電流制御発振器１１１からの出力信号が、ＰＬＬの出力となる。また、電流制御発振器１１１からの出力信号は分周器１１２によって分周され、位相比較器１０６への帰還信号として分周器１１２から出力される。
【０００８】
このように、ＰＬＬはフィードバックループ構成を有しており、ＰＬＬの入力信号と帰還信号とは、互いに同じ周波数で、且つ一定の位相差になるように自動制御される。
【０００９】
上述のように、フィルタ回路１１４はパルス状の電流を連続的な電圧にフィルタリングする役目を担っており、且つ、フィードバックループを持っているＰＬＬが不安定にならないよう適度に調整されている必要がある。
【００１０】
従来のフィルタ回路１１４では、図９に示すように、入力部位１２０に入力された入力電流Ｉｉｎが、抵抗１０４を介して第１のコンデンサ１２１を充電する電流と第２のコンデンサ１２３を直接充電する電流とに分流され、入力電流Ｉｉｎが入力されたノードに発生する電圧が出力電圧となる。
【００１１】
このようなフィルタの伝達関数は、入力電流Ｉｉｎ（ｓ）と出力電圧Ｖｏｕｔ（ｓ）の比で表すと、以下のようになる。
【００１２】
Ｖｏｕｔ（ｓ）／Ｉｉｎ（ｓ）＝（１＋ｓ×Ｃ121×Ｒ104）／｛ｓ×（Ｃ121＋Ｃ123）×（１＋ｓ×Ｃａ×Ｒ104）｝  ・・・（１）
【００１３】
ここで、Ｃ121、Ｃ123はそれぞれ第１のコンデンサ１２１および第２のコンデンサ１２３の容量値であり、Ｒ104は抵抗１０４の抵抗値である。また、Ｃａは、１／Ｃａ＝１／Ｃ121＋１／Ｃ123  である。
【００１４】
図１１は、従来のフィルタ回路の周波数特性を示す図である。すなわち、同図に示すように、従来のフィルタ回路１１４は、ゼロｆｚの周波数が１／（２π×Ｃ121×Ｒ104）、ポールｆｐの周波数が１／（２π×Ｃａ×Ｒ104）となる一種のローパスフィルタである。
【００１５】
また、ＰＬＬの安定度はｆｐ／ｆｚが大きい程良いが、ｆｐが高すぎると高周波のノイズが落ちにくい他、チャージポンプの電流パルスの高周波分が残りＰＬＬのパターンジッタとなるためｆｐ／ｆｚは適度に設定する必要がある。ｆｐ／ｆｚは第１のコンデンサ１２１と第２のコンデンサ１２３の容量比で決定し、通常、第１のコンデンサ１２１の容量は第２のコンデンサ１２３の１０倍程度、またはそれ以上が必要とされる。
【００１６】
なお、従来のフィルタ回路について、コンデンサの見かけの容量を大きくするものがあった。例えば特許文献１には、コンデンサに電流を注入するＶＩＣの出力をＡＭＰに帰還してコンデンサの見かけの容量を大きくする技術が記載されている。
【特許文献１】特開平２−１９５７１１
【発明の開示】
【発明が解決しようとする課題】
【００１７】
しかしながら、図９に示す従来のフィルタ回路では、ＰＬＬのループフィルタとして使用する場合に、第１のコンデンサ１２１は第２のコンデンサ１２３よりも１０倍程度、またはそれ以上大きく設定する必要があり、半導体集積回路に内蔵すると第１のコンデンサ１２１の占有面積が大きくなるという不具合があった。また、特許文献１に記載された技術を用いても、近年の集積回路の要求を満たす程度まで微細化することは困難であった。
【００１８】
本発明の目的は、回路面積を従来よりも小さく抑えたフィルタ回路、およびこのフィルタ回路を備えたＰＬＬを提供することにある。
【課題を解決するための手段】
【００１９】
本発明のフィルタ回路は、第１の入力電流を入力するための第１の入力部と、第２の入力電流を入力するための第２の入力部と、前記第１の入力部に接続された第１のコンデンサと、第１の抵抗を有し、前記第１のコンデンサで生成される電圧をＡＣ成分が前記第１の抵抗の抵抗値に反比例する電流に変換して出力する電圧−電流変換器と、共に前記第２の入力部に接続され、前記第２の入力電流と前記電圧−電流変換器の出力電流との加算電流の一部がそれぞれ分流される第２のコンデンサおよび第２の抵抗とを備えている。
【００２０】
この構成により、電圧−電流変換器のゲインを調整することで、従来通りのフィルタ機能を備えたままで、第１のコンデンサの容量値を従来よりも小さくすることができるので、回路面積を小さくすることができる。従って、本発明のフィルタ回路を用いることにより、従来よりも回路面積の小さいＰＬＬを実現することができる。
【００２１】
前記第２のコンデンサと前記第２の抵抗とは共に接地されており、前記第２のコンデンサおよび前記第２の抵抗によって生成された電圧を出力することにより、例えばフィルタ回路の出力電圧を電流信号に変換する電圧−電流変換器と組み合わせて従来よりも回路面積の小さいＰＬＬを作成することが可能となる。
【００２２】
また、前記第２の抵抗を介して前記電圧−電流変換器、前記第２の入力部および前記第２のコンデンサにそれぞれ接続され、前記第２の抵抗に流れる電流と等量の電流を出力するバイアス手段をさらに備えていることにより、ＰＬＬに用いた場合、電圧−電流変換器を構成から省くことが可能になるので、ＰＬＬ全体としての回路面積をさらに小さくすることができる。
【００２３】
本発明のＰＬＬは、入力信号が入力される位相比較器と、前記位相比較器からの出力を受けて電流パルスを出力する第１のチャージポンプと、前記位相比較器から見て前記第１のチャージポンプと並列に配置され、前記位相比較器からの出力を受けて前記第１のチャージポンプと等しい電流パルスを出力する第２のチャージポンプと、前記第１のチャージポンプからの電流パルスを受ける第１のコンデンサと、第１の抵抗を有し、前記第１のコンデンサで生成される電圧をＡＣ成分が前記第１の抵抗の抵抗値に反比例する電流に変換して出力する第１の電圧−電流変換器と、前記第１の電圧−電流変換器からの出力電流と前記第２のチャージポンプからの電流パルスとを加算した電流の少なくとも一部がそれぞれ分流される第２のコンデンサおよび第２の抵抗とを有するフィルタ回路と、前記フィルタ回路からの電流、または前記フィルタ回路からの出力を変換した電流の電流量に応じた周波数の信号を外部に出力する電流制御発振器と、前記電流制御発振器からの出力を受けて前記位相比較器に信号を出力する分周器とを備えている。
【００２４】
この構成により、フィルタ回路の第１のコンデンサには一方のチャージポンプからの出力電流が入力され、第２のコンデンサには他方のチャージポンプからの出力電流および第１の電圧−電流変換器からの出力電流の一部の電流を流すことができるので、第１のコンデンサの容量値を小さく抑え、フィルタ回路の面積を従来よりも小さくすることが可能になる。チャージポンプを付加することによる面積の増加よりも第１のコンデンサの容量値を小さくすることによって削減できる面積の方が大きいので、ＰＬＬ全体として面積を縮小することができる。
【００２５】
前記第２のコンデンサと前記第２の抵抗とは共に接地されており、前記フィルタ回路は、前記第２のコンデンサおよび前記第２の抵抗によって生成された電圧を出力し、電圧を出力し、前記ＰＬＬは、前記フィルタ回路の出力電圧を電流に変換して前記電流制御発振器に出力する第２の電圧−電流変換器をさらに備えていてもよい。
【００２６】
前記フィルタ回路は、前記第２の抵抗を介して前記電圧−電流変換器、前記第２の入力部および前記第２のコンデンサにそれぞれ接続され、前記第２の抵抗に流れる電流と等量の電流を出力するバイアス手段をさらに有しており、前記電流制御発振器は、前記フィルタ回路の出力電流を受けることにより、第２の電圧−電流変換器を構成から省けるので、従来と同様の回路面積を大幅に削減できる。
【発明の効果】
【００２７】
本発明のフィルタ回路によれば、ＶＩＣのゲイン調整により第１のコンデンサ１の見かけの容量値を大きくできるため、第１のコンデンサ１の容量値が例えば１／１０ですみ、半導体の回路実装時の面積を小さく抑えることができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２９】
（第１の実施形態）
本発明の第１の実施形態として、フィルタ回路と、このフィルタ回路を用いたＰＬＬについて説明する。
【００３０】
図１は、本実施形態のフィルタ回路の構成を示すブロック回路図であり、図２は、図１に示すフィルタ回路を用いた本実施形態のＰＬＬの構成を示すブロック回路図である。
【００３１】
図１に示すように、フィルタ回路９は、第１の入力電流Ｉｉｎ１が入力される第１の入力部３０と、第２の入力電流Ｉｉｎ２が入力される第２の入力部３１と、電圧信号を出力するための出力部３２と、一方の電極が第１の入力部３０に接続され、他方の電極が接地された第１のコンデンサ１と、第１の入力部３０および第１のコンデンサ１に接続されると共に、抵抗を有し、第１のコンデンサ１で生成される電圧を、そのＡＣ成分が該抵抗の抵抗値に反比例する電流に変換する電圧−電流変換器（ＶＩＣ）２と、一方の電極が電圧−電流変換器２および第２の入力部３１に接続され、他方の電極が接地された第２のコンデンサ３と、第２の入力部３１および電圧−電流変換器２に接続され、第２のコンデンサ３と並列に接地した抵抗４とを備えている。本実施形態のフィルタ回路９は、電圧−電流変換器２の出力電流と第２の入力電流Ｉｉｎ２とを加算した電流の一部を第２のコンデンサ３と抵抗４に流し込むことで出力電圧を得る構成となっている。
【００３２】
また、図２に示すように、本実施形態のＰＬＬは、入力信号が入力される位相比較器６と、位相比較器６からの出力を受けて電流パルスを出力する第１のチャージポンプ７と、位相比較器６から見て第１のチャージポンプ７と並列に配置され、位相比較器６からの出力を受けて第１のチャージポンプ７と同じ電流パルスを出力する第２のチャージポンプ８と、第１のチャージポンプ７および第２のチャージポンプからの各出力を受けるフィルタ回路９と、フィルタ回路９からの出力を受ける電圧−電流変換器（ＶＩＣ）１０と、電圧−電流変換器１０からの出力を受け、信号を外部に出力する電流制御発振器（ＩＣＯ）１１と、電流制御発振器１１からの出力を受けて位相比較器６に信号を出力する分周器１２とを備えている。本実施形態のＰＬＬでは、フィルタ回路９にパルス電流を出力するチャージポンプが複数個（２つ）になっている点が従来のＰＬＬと異なっている。チャージポンプは通常２つのみ設けられ、パルスを出力するタイミングは互いに同じである。また、本実施形態のフィルタ回路９は、パルス電流を入力するための入力部を２つ（第１の入力部３０、第２の入力部３１）有している。なお、図１に示すＩｉｎ１は、例えば第１のチャージポンプ７からの出力電流であり、Ｉｉｎ２は、例えば第２のチャージポンプ８からの出力電流である。
【００３３】
次に、以上のように構成されたフィルタ回路およびＰＬＬの動作を説明する。
【００３４】
まず、本実施形態のＰＬＬにおいて、入力信号は位相比較器６に入力され、分周器１２を介して位相比較器６に入力される帰還信号と位相比較される。そして、位相比較器６からは入力信号と帰還信号との位相差に応じた時間幅を持つパルスが出力される。次に、上記パルスは第１のチャージポンプ７および第２のチャージポンプ８に入力され、パルスの時間幅に応じた電流パルスに変換され、該電流パルスは第１のチャージポンプ７および第２のチャージポンプ８からそれぞれ出力される。次いで、２つの電流パルスはフィルタ回路９に入力され、フィルタリングされて電圧信号となる。続いて、フィルタ回路９の出力電圧は電圧−電流変換器１０に入力されて電流変換される。次に、電圧−電流変換器１０から出力された電流は、電流制御発振器１１に入力され、電流量に応じた周波数に変換される。この電流制御発振器１１からの出力信号が、ＰＬＬの出力となる。また、電流制御発振器１１からの出力信号は分周器１２によって分周され、位相比較器６への帰還信号として分周器１２から出力される。
【００３５】
次に、本実施形態のフィルタ回路の動作について図１を参照しながら説明する。
【００３６】
まず、第１の入力電流Ｉｉｎ１は第１のコンデンサ１を充電し、第１のコンデンサ１に電圧が生成される。次に、電圧−電流変換器２は、第１のコンデンサ１によって生成された電圧を電流に変換する。この際、電圧−電流変換器２は、入力された電圧を、内部に設けられた抵抗の抵抗値に反比例する電流に変換して出力する。
【００３７】
図５および図６は、それぞれ本実施形態のフィルタ回路９のうち電圧−電流変換器２の構成例を示す回路図である。
【００３８】
図５に示す例では、オペアンプ４０の負側入力部に入力電圧が入力され、抵抗４１および第１のｐチャネル型ＭＯＳＦＥＴ４２がオペアンプ４０の正側入力部に接続されている。また、オペアンプ４０の出力は第１のｐチャネル型ＭＯＳＦＥＴ４２のゲート電極および第２のｐチャネル型ＭＯＳＦＥＴ４３のゲート電極に入力される。この例では、抵抗４１に入力電圧と同じ電圧が印加されるようにフィードバックがかかっており、変換された電流である出力電流Ｉ（＝ａＶ／Ｒ）が第２のｐチャネル型ＭＯＳＦＥＴ４３から出力される。なお、ここで、ａは定数であり、Ｖは電圧−電流変換器２の入力電圧であり、Ｒは抵抗４１の抵抗値である。
【００３９】
また、図６に示すように、入力電圧Ｉをソースフォロワ回路で受け、抵抗５１に入力電圧Ｖに比例した電圧を印加して出力電流Ｉを得る方法もある。この場合、Ｉ＝ａＶ／Ｒ＋αのように出力電流にオフセットがかかるが、ＡＣ電流が抵抗に反比例していれば目的は達せられる。なお、Ｖは入力電圧であり、Ｒは抵抗５１の抵抗値であり、ａおよびαは定数である。ただし、電圧−電流変換器２の構成はこれら２つの具体例に限られるものではない。
【００４０】
次に、電圧−電流変換器２の出力電流に第２の入力電流Ｉｉｎ２が加算されて、その合計電流は、接地された第２のコンデンサ３と抵抗４とに分かれて注入される。そして、第２のコンデンサ３に生成する電圧が、フィルタ回路９の出力電圧Ｖｏｕｔとなる。このようなフィルタ回路の伝達関数を、入力電流Ｉｉｎ（ｓ）と出力電圧Ｖｏｕｔ（ｓ）の比で表すと、以下のようになる。
【００４１】
Ｖｏｕｔ（ｓ）／Ｉｉｎ（ｓ）＝｛１＋ｓ×（Ｃ1／ｍ）×Ｒ4）／｛（ｓ×Ｃ1）×（１＋ｓ×Ｃ3×Ｒ4）｝  ・・・（２）
【００４２】
ここで、ｍは電圧−電流変換器２の電圧−電流変換比（ゲイン）であり、Ｉ＝ｍ×Ｖ／Ｒ4  のようにＲ4を用いて表すことができる。なお、入力電流Ｉｉｎは第１の入力電流Ｉｉｎ１および第２の入力電流Ｉｉｎ２を意味し（Ｉｉｎ＝Ｉｉｎ１＝Ｉｉｎ２）、Ｃ1およびＣ3はそれぞれ第１のコンデンサ１および第２のコンデンサ３の容量値を意味し、Ｒ4は抵抗４の抵抗値を意味する。
【００４３】
式（２）は、前述の式（１）と同型である。そして、この式（２）は、本実施形態のフィルタ回路９が、ゼロｆｚの周波数が１／（２π×Ｃ1／ｍ×Ｒ4）、ポールｆｐの周波数が１／（２π×Ｃ3×Ｒ4）となる一種のローパスフィルタであることを示す。式（２）と式（１）と異なるのは、
Ｃ1／ｍ＝Ｃ121  ・・・（３）
Ｃ3＝Ｃａ＝１／｛１／Ｃ121＋１／Ｃ123｝｝  ・・・（４）
と置き換えられていることである。ここで、（３）式においては、Ｃ1を大きくしなくてもｍを小さくすることにより、見かけの容量をＣ121と同等の大きさにできることを示している。また（４）式ではＣ121＞＞Ｃ123であるためＣ3はＣ123より若干小さめの値となる。なお、Ｃ1／ｍの値は、上述したようにＣ3あるいはＣ123の１０倍程度かそれ以上であることが好ましい。
【００４４】
以上のように、本実施形態のフィルタ回路は、従来のフィルタ回路と同等の機能を有しながら、電圧−電流変換器２のゲインを調整することによって従来よりも回路面積を著しく小さくすることが可能になっている。また、本実施形態のフィルタ回路を用いたＰＬＬでも、チャージポンプを新たに設けることによって増加する面積よりも第１のコンデンサ１の容量を小さくできることによって削減できる面積の方が大きいので、ＰＬＬ全体としての面積は従来のＰＬＬよりも小さくなる。従って、本実施形態のフィルタ回路を用いれば、従来よりも微細化された集積回路を実現することができる。
【００４５】
（第２の実施形態）
本発明の第２の実施形態として、電流出力可能なフィルタ回路およびこれを用いたＰＬＬについて説明する。なお、以下の説明において、第１の実施形態のフィルタ回路と同じ機能を有する構成要素については同一の符号を付して説明を省略する。
【００４６】
図３は、第２の実施形態に係るフィルタ回路の構成を示すブロック回路図である。同図に示すように、本実施形態のフィルタ回路１３は、第１の入力電流Ｉｉｎ１が入力される第１の入力部３０と、第２の入力電流Ｉｉｎ２が入力される第２の入力部３１と、電流信号を出力するための出力部３２と、一方の電極が第１の入力部３０に接続され、他方の電極が接地された第１のコンデンサ１と、第１の入力部３０および第１のコンデンサ１に接続されると共に、第１のコンデンサ１で生成される電圧を内部の抵抗に反比例する電流に変換する電圧−電流変換器２と、一方の電極が電圧−電流変換器２および第２の入力部３１に接続され、他方の電極が接地された第２のコンデンサ３と、第２の入力部３１および第２のコンデンサ３に接続され、且つ電圧−電流変換器２の出力を受ける抵抗４と、抵抗４と出力部３２との間に設けられ、抵抗４の一端をバイアスするバイアス手段５とを備えている。この場合、バイアス手段５は、抵抗４を介して電圧−電流変換器２、第２の入力部および第２の入力部３１にそれぞれ接続されることになる。バイアス手段５は、抵抗４の一端を所定の電圧に固定し、抵抗４に流れる電流を取り出すために設けられている。
【００４７】
本実施形態のフィルタ回路１３は、電圧−電流変換器２の出力電流と第２の入力電流Ｉｉｎ２とを加算した電流を第２のコンデンサ３と抵抗４とに分けて流し込み、抵抗４に流れる電流と等量の電流をバイアス手段５から出力する構成となっている。
【００４８】
また、図４は、第２の実施形態に係るフィルタ回路を用いたＰＬＬの構成を示すブロック回路図である。同図に示すように、本実施形態のフィルタ回路１３を用いたＰＬＬでは、図２に示す第１の実施形態のＰＬＬが備えていた電圧−電流変換器１０を設ける必要がなくなっている。すなわち、本実施形態のＰＬＬでは、フィルタ回路１３からの出力電流が直接に電流制御発振器１１に入力される。
【００４９】
次に、上記のように構成されたフィルタ回路およびＰＬＬの動作を説明する。
【００５０】
ここで、従来例と同様の動作をする部分については、第１の実施形態のフィルタ回路またはＰＬＬと同じ符号を付し、説明を省略する。
【００５１】
図３に示す本実施形態のフィルタ回路１３において、第１のコンデンサ１、電圧−電流変換器２、第２のコンデンサ３は第１の実施形態のフィルタ回路と同様である。ただし、抵抗４の一端は接地ではなくバイアス手段によりバイアスされており、バイアス手段５は抵抗４に流れる電流と同量の電流を出力する。
【００５２】
また、図７、図８は、本実施形態のフィルタ回路１３におけるバイアス手段５の構成例を示す回路図である。
【００５３】
図７に示すバイアス手段５の一例では、オペアンプを用いて入力段を所定電圧に仮想接地させ、入力電流を注入しカレントミラーにて出力電流を取り出している。また、カレントミラーを用いて図８のようにバイアス手段５を作成することも可能である。
【００５４】
このように、本実施形態のフィルタ回路１３は、出力電流Ｉｏｕｔを出力することにより第１の実施形態、または従来例のフィルタ回路で必要であった電圧−電流変換器１０の働きも兼ねることができるので、電圧−電流変換器１０を省くことが可能になる。
【００５５】
また、本実施形態のフィルタ回路の伝達関数を、入力電流Ｉｉｎ（ｓ）と出力電流Ｉｏｕｔ（ｓ）との比で表すと、以下のようになる。
【００５６】
Ｉｏｕｔ（ｓ）／Ｉｉｎ（ｓ）＝｛１＋ｓ×（Ｃ1／ｍ）×Ｒ4）／｛（ｓ×Ｃ1×Ｒ4）×（１＋ｓ×Ｃ3×Ｒ4）｝  ・・・（５）
【００５７】
（５）式は（２）式とディメンジョンが違うだけであり同型である。すなわち、この式から、本実施形態のフィルタ回路においても、第１のフィルタ回路と同様に、第１のコンデンサ１の容量を大きくしなくてもｍを小さくすることによって見かけの容量をＣ121と同等の大きさにできることが分かる。
【００５８】
以上のように、本実施形態のフィルタ回路は、従来のフィルタ回路に比べてそれ自体の面積が小さくなっているだけでなく、ＰＬＬに用いた場合に電圧−電流変換器１０を不要にすることができる。そのため、本実施形態のフィルタ回路を用いれば、従来あるいは第１の実施形態よりも回路面積の小さいＰＬＬを実現することが可能になる。
【産業上の利用可能性】
【００５９】
本発明のフィルタ回路は、種々の機器に用いられるＰＬＬのループフィルタとして有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態に係るフィルタ回路の構成を示すブロック回路図である。
【図２】図１に示すフィルタ回路を用いた第１の実施形態に係るＰＬＬの構成を示すブロック回路図である。
【図３】第２の実施形態に係るフィルタ回路の構成を示すブロック回路図である。
【図４】図３に示すフィルタ回路を用いた第２の実施形態に係るＰＬＬの構成を示すブロック回路図である。
【図５】第１の実施形態のフィルタ回路のうち、電圧−電流変換器の構成例を示す回路図である。
【図６】第１の実施形態のフィルタ回路のうち、電圧−電流変換器の構成例を示す回路図である。
【図７】第２の実施形態のフィルタ回路におけるバイアス手段の構成例を示す回路図である。
【図８】第２の実施形態のフィルタ回路におけるバイアス手段の構成例を示す回路図である。
【図９】従来のフィルタ回路を示す回路図である。
【図１０】図９に示す従来のフィルタ回路を備えた従来のＰＬＬを示すブロック回路図である。
【図１１】従来のフィルタ回路の周波数特性を示す図である。
【符号の説明】
【００６１】
１                  第１のコンデンサ
２                  電圧−電流変換器
３                  第２のコンデンサ
４，４１，５１      抵抗
５                  バイアス手段
６                  位相比較器
７                  第１のチャージポンプ
８                  第２のチャージポンプ
９，１３            フィルタ回路
１０                電圧−電流変換器
１１                電流制御発振器
１２                分周器
３０                第１の入力部
３１                第２の入力部
３２                出力部
４０                オペアンプ
４２                第１のｐチャネル型ＭＯＳＦＥＴ
４３                第２のｐチャネル型ＭＯＳＦＥＴ
Ｉｉｎ１            第１の入力電流
Ｉｉｎ２            第２の入力電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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