(57)【要約】      （修正有）【課題】積層型パッケージを提供する。【解決手段】  第１基板ＰＣＢ１、第１半導体チップＣＰ１、第２基板ＰＣＢ２、第２半導体チップＣＰ２、第３基板ＰＣＢ３を具備する。前記第１基板は外部接続用端子が第１面に設置され、該第１面の反対面である第２面に複数のランドＬＤ１を具備する。第１半導体チップは前記第１基板の第２面に装着される。前記第２基板は前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドＯＬＤ２を具備し、該第１面と該第２面との間を貫通するウィンドーＷＤＷ２を具備し、該第２面の該ウィンドーの周囲に内部ランドＩＬＤ２を具備する。前記第２半導体チップは前記第２基板の第２面に装着される。前記少なくとも１つの第３基板ＰＣＢ３は前記第２半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドＯＬＤ３を具備し、該第１面と該第２面との間を貫通するウィンドーＷＤＷ３を具備して該第２面の該ウィンドーの周囲に内部ランドＩＬＤ３を具備する。【選択図】図２
2005033201.tif 000002
【特許請求の範囲】
【請求項１】
外部接続用端子が第１面に設置され、該第１面の反対面である第２面に複数のランドを具備する第１基板と、
前記第１基板の第２面に装着される第１半導体チップと、
前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備して該第２面の該ウィンドーの周囲に内部ランドを具備する第２基板と、
前記第２基板の第２面に装着される少なくとも１つの第２半導体チップと、
前記第２半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備して該第２面の該ウィンドーの周囲に内部ランドを具備する少なくとも１つの第３基板と、を具備し、
前記第２基板の外部ランド及び前記第３基板の外部ランドはそれぞれ前記第１基板のランドと電気的接続手段によって連結され、
前記第２基板の内部ランドは前記第２基板のウィンドーを通じて前記第１半導体チップのパッドと前記電気的接続手段によって連結され、
前記第３基板の内部ランドは前記第３基板のウィンドーを通じて前記第２半導体チップのパッドと前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。
【請求項２】
前記第１半導体チップ及び前記第２半導体チップは、
センターパッド構造を有することを特徴とする請求項１に記載の半導体パッケージ。
【請求項３】
前記第２基板及び前記第３基板はそれぞれ、
前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項４】
前記第２基板及び前記第３基板のサイズは、
前記第１及び第２半導体チップのサイズと略同一であり、
前記第１基板のサイズは前記第１及び第２半導体チップより大きいことを特徴とする請求項１に記載の半導体パッケージ。
【請求項５】
前記第１基板のランドは、
前記第１基板の外縁に配置され、
前記外部接続用端子と前記第１基板の対応するランドとは基板上の回路パターンによって連結されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項６】
前記第２基板及び前記第３基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項１に記載の半導体パッケージ。
【請求項７】
前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項１に記載の半導体パッケージ。
【請求項８】
前記第２基板及び前記第３基板のウィンドーは、
中央に配置されることを特徴とする請求項１に記載の半導体パッケージ。
【請求項９】
外部接続用端子が第１面に設置され、該第１面の反対面である第２面に複数のランドを具備する第１基板と、
前記第１基板の第２面に第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する第２基板と、
前記第２基板の第２面に装着される第１半導体チップと、
前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する少なくとも１つの第３基板と、
前記第３基板の第２面に装着される少なくとも１つの第２半導体チップと、を具備し、
前記第２基板の外部ランド及び前記第３基板の外部ランドはそれぞれ前記第１基板のランドと電気的接続手段によって連結され、
前記第２基板の内部ランドは前記第２基板のウィンドーを通じて前記第１半導体チップのパッドと前記電気的接続手段によって連結され、
前記第３基板の内部ランドは前記第３基板のウィンドーを通じて前記第２半導体チップのパッドと前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。
【請求項１０】
前記第１半導体チップ及び前記第２半導体チップは、
センターパッド構造を有することを特徴とする請求項９に記載の半導体パッケージ。
【請求項１１】
前記第２基板及び前記第３基板はそれぞれ、
前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結されることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１２】
前記第２基板及び前記第３基板のサイズは、
前記第１基板のサイズより小さいことを特徴とする請求項９に記載の半導体パッケージ。
【請求項１３】
前記第１基板のランドは、
前記第１基板の外縁に配置され、
前記外部接続用端子と前記第１基板の対応するランドとは基板上の回路パターンによって連結されることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１４】
前記第２基板及び前記第３基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１５】
前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１６】
前記第２基板及び前記第３基板のウィンドーは、
中央に配置されることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１７】
前記第２基板及び前記第３基板はそれぞれ、
単品パッケージ用基板及び積層パッケージ用基板の何れかであることを特徴とする請求項９に記載の半導体パッケージ。
【請求項１８】
外部接続用端子が第１面に設置され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する第１基板と、
前記第１基板の第２面に装着される第１半導体チップと、
前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する少なくとも１つの第２基板と、
前記第２基板の第２面に装着される少なくとも１つの第２半導体チップと、を具備し、
前記第２基板の外部ランドは前記第１基板の外部ランドと電気的接続手段によって連結され、
前記第１基板の内部ランドは前記第１基板のウィンドーを通じて前記第１半導体チップのパッドと前記電気的接続手段によって連結され、
前記第２基板の内部ランドは前記第２基板のウィンドーを通じて前記第２半導体チップのパッドと前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。
【請求項１９】
前記第１半導体チップ及び前記第２半導体チップは、
センターパッド構造を有することを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２０】
前記第１基板は、
前記外部接続用端子と前記第１基板の対応する外部ランドとが基板上の第１回路パターンによって連結され、
前記外部接続用端子と前記第１基板の対応する内部ランドとが基板上の第２回路パターンによって連結され、
前記第１回路パターンと前記第２回路パターンとが相互接続されていないことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２１】
前記第２回路パターンは、
前記第１基板が多層基板である場合、前記第１基板の層と層の間に作られることを特徴とする請求項２０に記載の半導体パッケージ。
【請求項２２】
前記第２基板は、
前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結されることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２３】
前記第１基板のサイズは、
前記第２基板のサイズより大きいことを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２４】
前記第１基板及び前記第２基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２５】
前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２６】
前記第１基板及び前記第２基板のウィンドーは、
中央に配置されることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２７】
前記第２基板は、
単品パッケージ用基板及び積層パッケージ用基板の何れかであることを特徴とする請求項１８に記載の半導体パッケージ。
【請求項２８】
外部接続用端子と第１ボンディングパッドとを連結する第１基板と、
第２ボンディングパッドと配線で連結される第１内部ボンディングパッドを具備する第２基板と、
第３ボンディングパッドと配線で連結された第２内部ボンディングパッドを具備する第３基板と、
センターパッド構造を有し、前記第１内部ボンディングパッドと前記センターパッドとが電気的接続手段によって連結される第１半導体チップと、
センターパッド構造を有し、前記第２内部ボンディングパッドと前記センターパッドとが前記電気的接続手段によって連結される第２半導体チップと、を具備し、
前記第２基板は、
前記第１基板の前記第１ボンディングパッドと前記第２ボンディングパッドとが前記電気的接続手段によって連結され、
前記第３基板は、
前記第１基板の前記第１ボンディングパッドと前記第３ボンディングパッドとが前記電気的接続手段によって連結されることを特徴とする半導体パッケージ。
【請求項２９】
前記第２基板及び前記第３基板は、
印刷回路基板、回路フィルム基板または回路テープ基板であることを特徴とする請求項２８に記載の半導体パッケージ。
【請求項３０】
前記電気的接続手段は、
導電性ワイヤーであることを特徴とする請求項２８に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体パッケージに係り、特に、複数の半導体チップが積層された積層型半導体パッケージに関する。
【背景技術】
【０００２】
最近では、電子製品の小型化によって製品内に実装される半導体素子も高集積化及び小型化されている。このような傾向に応じて限られたサイズの基板上に、より多数の半導体チップを実装するために、半導体パッケージのサイズ及び厚さを小さくする研究が活発に行われており、その一例としてチップスケールパッケージ（Ｃｈｉｐ  Ｓｃａｌｅ  Ｐａｃｋａｇｅ：ＣＳＰ）がある。
【０００３】
ＣＳＰは半導体素子のサイズをパッケージ内部の半導体チップサイズと略同一に製作して半導体素子の占有面積を減少させたものである。最近ではこのようなＣＳＰの開発で複数の半導体チップを単一基板上に積層させて半導体素子の占有面積を減少させた積層型ＣＳＰが製作されている。これと関連した先行技術として特許文献１または特許文献２などがある。
【０００４】
図１は、一般的な積層型チップパッケージの一例を説明する図面である。
【０００５】
図１の積層型チップパッケージ１００はパッケージサイズを考慮してワイヤーＷＲを利用してボンディングする。すなわち、半導体チップＣＰ１、ＣＰ２上に印刷回路基板（Ｐｒｉｎｔｅｄ  Ｃｉｒｃｕｉｔ  Ｂｏａｒｄ：ＰＣＢ）を積む代わりに半導体チップＣＰ１、ＣＰ２を積み、それぞれの半導体チップＣＰ１、ＣＰ２をワイヤーＷＲを利用してサブストレートＳＴＢと連結する。サブストレートＳＴＢと半導体チップＣＰ１との間と半導体チップＣＰ１と半導体チップＣＰ２との間は絶縁性の接着物質ＩＳで詰められている。
【０００６】
図１の積層型パッケージ１００は半導体チップＣＰ１、ＣＰ２がエッジパッド構造である場合にはパッケージを製作するのには問題がないが、センターパッド構造である場合には製作上の問題がある。
【０００７】
すなわち、１つの半導体チップのみをパッケージとして作る単品パッケージでは半導体チップの中央でボンディングが行われる一方、積層型パッケージでは半導体チップの外縁でボンディングが行われるので、半導体チップの外縁でボンディングを処理するための別途の組立て工程が必要である。
【０００８】
単品パッケージのためのチップ組立て工程が完了した後、積層型パッケージのためには別途のメタル工程を利用して半導体チップの外縁にボンディングのためのパッドを作り、半導体チップ外縁の前記ボンディング用のパッドと半導体チップセンターの本来のパッドとを連結せねばならない。
【０００９】
この場合、半導体チップの生産後、別途のメタル工程が追加されて半導体チップに熱を加える工程が追加されて不良が発生する可能性が高まり、また、ボンディングパッドが熱によって半導体チップの底面から分離されて半導体チップの信頼性の低下を招くという問題がある。
【特許文献１】特開２００２−１５１６４４号公報
【特許文献２】米国特許第５,４３８,２２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、パッケージサイズが単品パッケージと略同一でありながらもセンターパッド構造の半導体チップを利用するによる追加工程が必要でない積層型半導体パッケージを提供するところにある。
【課題を解決するための手段】
【００１１】
前記技術的課題を達成するための本発明の第１実施形態による半導体パッケージは第１基板、第１半導体チップ、第２基板、少なくとも１つの第２半導体チップ及び少なくとも１つの第３基板を具備する。
【００１２】
前記第１基板は外部接続用端子が第１面に設置され、該第１面の反対面である第２面に複数のランドを具備する。第１半導体チップは前記第１基板の第２面に装着される。
【００１３】
前記第２基板は前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第２面の該ウィンドーの周囲に内部ランドを具備する。
【００１４】
前記第２半導体チップは前記第２基板の第２面に装着される。前記少なくとも１つの第３基板は前記第２半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第２面の該ウィンドーの周囲に内部ランドを具備する。
【００１５】
前記第２基板の外部ランド及び前記第３基板の外部ランドはそれぞれ前記第１基板のランドと電気的接続手段によって連結され、前記第２基板の内部ランドは前記第２基板のウィンドーを通じて前記第１半導体チップのパッドと前記電気的接続手段によって連結される。
【００１６】
そして、前記第３基板の内部ランドは前記第３基板のウィンドーを通じて前記第２半導体チップのパッドと前記電気的接続手段によって連結される。前記第１半導体チップ及び前記第２半導体チップはセンターパッド構造を有する。
【００１７】
前記第２基板及び前記第３基板はそれぞれ前記外部ランドと前記内部ランドとが前記基板上の回路パターンによって連結される。前記第２基板及び前記第３基板のサイズは前記第１及び第２半導体チップのサイズと略同一であり、前記第１基板のサイズは前記第１及び第２半導体チップより大きい。
【００１８】
前記第１基板のランドは前記第１基板の外縁に配置され、前記外部接続用端子と前記第１基板の対応するランドとは基板上の回路パターンによって連結される。
【００１９】
前記第２基板及び前記第３基板はＰＣＢ、回路フィルム基板または回路テープ基板であることを特徴とする。前記電気的接続手段は導電性ワイヤーであることを特徴とする。
【００２０】
前記第２基板及び前記第３基板のウィンドーは中央に配置されることを特徴とする。
【００２１】
前記技術的課題を達成するための本発明の第２実施形態による半導体パッケージは、第１基板、第１半導体チップ、第２基板、少なくとも１つの第２半導体チップ及び少なくとも１つの第３基板を具備する。
【００２２】
第１基板は外部接続用端子が第１面に設置され、該第１面の反対面である第２面に複数のランドを具備する。第２基板は前記第１基板の第２面に第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する。
【００２３】
第１半導体チップは前記第２基板の第２面に装着される。第３基板は前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する。
【００２４】
第２半導体チップは前記第３基板の第２面に装着される。前記第２基板の外部ランド及び前記第３基板の外部ランドはそれぞれ前記第１基板のランドと電気的接続手段によって連結され、前記第２基板の内部ランドは前記第２基板のウィンドーを通じて前記第１半導体チップのパッドと前記電気的接続手段によって連結される。
【００２５】
前記第３基板の内部ランドは前記第３基板のウィンドーを通じて前記第２半導体チップのパッドと前記電気的接続手段によって連結される。前記第２基板及び前記第３基板のサイズは前記第１基板のサイズより小さいことを特徴とする。
【００２６】
前記第２基板及び前記第３基板はそれぞれ、単品パッケージ用基板及び積層パッケージ用基板の何れかであることを特徴とする。
【００２７】
前記技術的課題を達成するための本発明の第３実施形態による半導体パッケージは第１基板、第１半導体チップ、少なくとも１つの第２基板及び少なくとも１つの第２半導体チップを具備する。
【００２８】
第１基板は外部接続用端子が第１面に設置され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する。第１半導体チップは前記第１基板の第２面に装着される。
【００２９】
第２基板は前記第１半導体チップに第１面が付着され、該第１面の反対面である第２面の外縁に複数の外部ランドを具備し、該第１面と該第２面との間を貫通するウィンドーを具備し、該第１面の該ウィンドーの周囲に内部ランドを具備する。
【００３０】
第２半導体チップは前記第２基板の第２面に装着される。前記第２基板の外部ランドは前記第１基板の外部ランドと電気的接続手段とによって連結され、前記第１基板の内部ランドは前記第１基板のウィンドーを通じて前記第１半導体チップのパッドと前記電気的接続手段によって連結される。
【００３１】
前記第２基板の内部ランドは前記第２基板のウィンドーを通じて前記第２半導体チップのパッドと前記電気的接続手段によって連結される。前記第１基板は前記外部接続用端子と前記第１基板の対応する外部ランドとが基板上の第１回路パターンによって連結される。
【００３２】
また、前記第１基板は前記外部接続用端子と前記第１基板の対応する内部ランドとは基板上の第２回路パターンによって連結され、前記第１回路パターンと前記第２回路パターンとは相互接続されていない。
【００３３】
前記第２回路パターンは前記第１基板が多層基板である場合、前記第１基板の層と層の間に備えられることを特徴とする。前記第１基板のサイズは前記第２基板のサイズより大きい。
【００３４】
前記技術的課題を達成するための本発明の第４実施形態による半導体パッケージは、第１基板、第２基板、第３基板、第１半導体チップ及び第２半導体チップを具備する。
【００３５】
第１基板は外部接続用端子と第１ボンディングパッドとを連結する。第２基板は第２ボンディングパッドと配線で連結される第１内部ボンディングパッドを具備する。第３基板は第３ボンディングパッドと配線で連結された第２内部ボンディングパッドを具備する。
【００３６】
第１半導体チップはセンターパッド構造を有し、前記第１内部ボンディングパッドと前記センターパッドとが電気的接続手段によって連結される。第２半導体チップはセンターパッド構造を有し、前記第２内部ボンディングパッドと前記センターパッドとが前記電気的接続手段によって連結される。
【００３７】
前記第２基板は前記第１基板の前記第１ボンディングパッドと前記第２ボンディングパッドとが前記電気的接続手段によって連結され、前記第３基板は前記第１基板の前記第１ボンディングパッドと前記第３ボンディングパッドとが前記電気的接続手段によって連結されることを特徴とする。
【発明の効果】
【００３８】
本発明による半導体パッケージはあらゆるパッケージ工程が一般的なパッケージ工程に従い、追加的な工程が不要であるので、半導体パッケージに欠陥が発生する可能性が少なくなる長所がある。また、導電性ワイヤーを使用して基板を連結し、第２基板及び第３基板のサイズが半導体チップと略同一であるので、半導体パッケージのサイズを単品パッケージのサイズと略同一に作られる長所がある。
【発明を実施するための最良の形態】
【００３９】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施形態を例示する図面及び図面に記載された内容を参照せねばならない。
【００４０】
以下、図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同様の構成要素を示す。
【００４１】
図２は、本発明の第１実施形態による半導体パッケージの側面図である。
【００４２】
図３は、図２の半導体パッケージの第３基板と第２半導体チップとの連結関係を説明する図面である。
【００４３】
図２及び図３を参照すれば、本発明の第１実施形態による半導体パッケージ２００は第１基板ＰＣＢ１、第１半導体チップＣＰ１、第２基板ＰＣＢ２、少なくとも１つの第２半導体チップＣＰ２及び少なくとも１つの第３基板ＰＣＢ３を具備する。
【００４４】
第１基板ＰＣＢ１は外部接続用端子ＢＬが第１面１Ａに設置され、第１面１Ａの反対面である第２面１Ｂに複数のランドＬＤ１を具備する。外部接続用端子ＢＬとしてはリ―ドフレームまたはボールを用いることができる。図２では、外部接続用端子ＢＬがボールである例を示している。
【００４５】
第１基板ＰＣＢ１のランドＬＤ１は第１基板ＰＣＢ１の外縁に配置され、外部接続用端子ＢＬと第１基板ＰＣＢ１の対応するランドＬＤ１とは基板上の回路パターンＰＴＮ１によって連結される。第１基板ＰＣＢ１の回路パターンＰＴＮ１とランドＬＤ１とが図２では連結されるように示されていないが、ランドＬＤ１と回路パターンＰＴＮ１とは電気的に連結される。
【００４６】
第１半導体チップＣＰ１は第１基板ＰＣＢ１の第２面１Ｂに装着される。第１半導体チップＣＰ１はセンターパッド構造を有する。第１半導体チップＣＰ１は第１基板ＰＣＢ１に装着されるが、電気的には絶縁されている。
【００４７】
第２基板ＰＣＢ２は第１半導体チップＣＰ１に第１面２Ａが付着され、第１面２Ａの反対面である第２面２Ｂの外縁に複数の外部ランドＯＬＤ２を具備し、第１面２Ａと第２面２Ｂとの間を貫通するウィンドーＷＤＷ２を具備し、第２面２ＢのウィンドーＷＤＷ２の周囲に内部ランドＩＬＤ２を具備する。
【００４８】
第２基板ＰＣＢ２は外部ランドＯＬＤ２と内部ランドＩＬＤ２とが基板上の回路パターンＰＴＮ２によって連結される。第２基板ＰＣＢ２の外部ランドＯＬＤ２は第１基板ＰＣＢ１のランドＬＤ１と電気的接続手段ＷＲによって連結される。
【００４９】
そして、第２基板ＰＣＢ２の内部ランドＩＬＤ２は第２基板ＰＣＢ２のウィンドーＷＤＷ２を通じて第１半導体チップＣＰ１のパッド（図示せず）と電気的接続手段ＷＲとによって連結される。
【００５０】
したがって、外部接続用端子ＢＬを通じて印加された信号は第１基板ＰＣＢ１のランドＬＤ１と電気的接続手段ＷＲとを通じて第２基板ＰＣＢ２の外部ランドＯＬＤ２に印加される。
【００５１】
第２基板ＰＣＢ２の外部ランドＯＬＤ２に印加された信号は回路パターンＰＴＮ２を通じて内部ランドＩＬＤ２に印加され、また電気的接続手段ＷＲを通じて第１半導体チップＣＰ１のセンターパッド（図示せず）に印加される。
【００５２】
第２基板ＰＣＢ２のウィンドーＷＤＷ２は中央に配置され、第１基板ＰＣＢ１を貫通するホールである。ウィンドーＷＤＷ２を通じて第２基板ＰＣＢ２の内部ランドＩＬＤ２と第１半導体チップＣＰ１のセンターパッド（図示せず）とが電気的接続手段ＷＲによって連結される。
【００５３】
第２基板ＰＣＢ２のサイズは第１半導体チップＣＰ１のサイズと略同一であり、第１基板ＰＣＢ１のサイズより小さい。したがって、図１のパッケージ１００とは別に積層型パッケージのサイズを単品パッケージのサイズと略同一にすることができる。
【００５４】
第２半導体チップＣＰ２は第２基板ＰＣＢ２の第２面２Ｂに装着される。第２半導体チップＣＰ２と第２基板ＰＣＢ２との間には絶縁性の接着物質ＩＳが存在する。少なくとも１つの第３基板ＰＣＢ３は第２半導体チップＣＰ２に第１面３Ａが付着され、第１面３Ａの反対面である第２面３Ｂの外縁に複数の外部ランドＯＬＤ３を具備する。
【００５５】
そして、第１面３Ａと第２面３Ｂとの間を貫通するウィンドーＷＤＷ３を具備し、第２面３ＢのウィンドーＷＤＷ３の周囲に内部ランドＩＬＤ３を具備する。
【００５６】
第３基板ＰＣＢ３は第２基板ＰＣＢ２と略同一の構造を有する。第３基板ＰＣＢ３と第２半導体チップＣＰ２との連結関係は第２基板ＰＣＢ２と第１半導体チップＣＰ１の連結関係と略同一である。
【００５７】
図３は、第３基板と第２半導体チップとの連結関係を説明する図面である。
【００５８】
第３基板ＰＣＢ３のウィンドーＷＤＷ３は第２半導体チップＣＰ２のセンターパッドＣＰＤの位置に対応するように第３基板ＰＣＢ３の中央部に配置される。第３基板ＰＣＢ３の内部ランドＩＬＤ３が電気的接続手段ＷＲによって第２半導体チップＣＰ２のセンターパッドＣＰＤに連結される。
【００５９】
内部ランドＩＬＤ３と外部ランドＯＬＤ３とが回路パターンＰＴＮ３によって連結される。第３基板ＰＣＢ３の外部ランドＯＬＤ３は第１基板ＰＣＢ１のランドＬＤ１に電気的接続手段ＷＲによって連結される。
【００６０】
第３基板ＰＣＢ３のサイズは第２半導体チップＣＰ２のサイズと略同一であり、第１基板ＰＣＢ１のサイズより小さい。第２基板ＰＣＢ２及び第３基板ＰＣＢ３はＰＣＢ、回路フィルム基板または回路テープ基板でありうる。そして、電気的接続手段ＷＲは導電性ワイヤーでありうる。
【００６１】
図２及び図３に示された半導体パッケージ２００と略同一の構造ではあらゆるパッケージ工程が一般的なパッケージ工程に従い、追加的な工程が不要であるので、半導体パッケージの信頼性を確保できる。
【００６２】
また、導電性ワイヤーを使用して基板を連結し、第２基板ＰＣＢ２及び第３基板ＰＣＢ３のサイズが半導体チップと略同一であるので、半導体パッケージ２００のサイズを単品パッケージのサイズと略同一に作られる。
【００６３】
図４Ａ、Ｂは、本発明の第２実施形態による半導体パッケージの側面図である。
【００６４】
図４Ａ、Ｂを参照すれば、図４Ａ、Ｂの第２基板及び第１半導体チップＣＰ１の方向が図２の半導体パッケージ２００と反対になっている。同様に、図４Ａ、Ｂの第３基板ＰＣＢ３及び第２半導体チップＣＰ２の方向が図２の半導体パッケージ２００と反対になっている。
【００６５】
第２実施形態による半導体パッケージ４００の第１基板ＰＣＢ１は図２の第１実施形態による半導体パッケージ２００の第１基板ＰＣＢ１と略同一の構造を有する。したがって、詳細な説明を省略する。
【００６６】
第２基板ＰＣＢ２は第１基板ＰＣＢ１の第２面１１Ｂに第１面１２Ａが付着され、第１面１２Ａの反対面である第２面１２Ｂの外縁に複数の外部ランドＯＬＤ２を具備する。
【００６７】
第２基板ＰＣＢ２は第１面１２Ａと第２面１２Ｂとの間を貫通するウィンドーＷＤＷ２を具備し、第１面１２ＡのウィンドーＷＤＷ２の周囲に内部ランドＩＬＤ２を具備する。
【００６８】
第２基板ＰＣＢ２の外部ランドＯＬＤ２は第１基板ＰＣＢ１のランドＬＤ１と電気的接続手段ＷＲによって連結され、第２基板ＰＣＢ２の内部ランドＩＬＤ２は第２基板ＰＣＢ２のウィンドーＷＤＷ２を通じて第１半導体チップＣＰ１のパッド（図示せず）と電気的接続手段ＷＲとによって連結される。
【００６９】
第１半導体チップＣＰ１は第２基板ＰＣＢ２の第２面１２Ｂに装着される。第１半導体チップＣＰ１はセンターパッド構造を有する。
【００７０】
第３基板ＰＣＢ３及び第２半導体チップＣＰ２の連結構造は、第２基板ＰＣＢ２と第１半導体チップＣＰ１との連結構造と略同一である。第３基板ＰＣＢ３の外部ランドＯＬＤ３は第１基板ＰＣＢ１のランドＬＤ１と電気的接続手段ＷＲによって連結される。
【００７１】
第３基板ＰＣＢ３の内部ランドＩＬＤ３は第３基板ＰＣＢ３のウィンドーＷＤＷ３を通じて第２半導体チップＣＰ２のパッド（図示せず）と電気的接続手段ＷＲとによって連結される。第２基板ＰＣＢ２及び第３基板ＰＣＢ３のサイズは第１基板ＰＣＢ１のサイズより小さい。
【００７２】
第２実施形態による半導体パッケージ５００では第２基板ＰＣＢ２及び第１半導体チップＣＰ１の方向が図３の半導体パッケージ３００と反対であり、第３基板ＰＣＢ３及び第２半導体チップＣＰ２の方向が図３の半導体パッケージ３００と反対である。このような構造は１つの半導体チップのみをパッケージする単品パッケージの構造と略同一である。
【００７３】
したがって、第２基板ＰＣＢ２及び第３基板ＰＣＢ３は単品パッケージ用基板として使用できる。もちろん第２基板ＰＣＢ２及び第３基板ＰＣＢ３は積層パッケージ用基板として使用する場合もある。単品パッケージ用基板を第２基板ＰＣＢ２または第３基板ＰＣＢ３として使用すれば、部品を単純化できるため経済的利益が得られる。
【００７４】
図５Ａ、Ｂは、本発明の第３実施形態による半導体パッケージの側面図である。
【００７５】
本発明の第３実施形態による半導体パッケージ５００は第１基板ＰＣＢ１、第１半導体チップＣＰ１、少なくとも１つの第２基板ＰＣＢ２及び少なくとも１つの第２半導体チップＣＰ２を具備する。
【００７６】
第１基板ＰＣＢ１は外部接続用端子ＢＬが第１面２１Ａに設置され、第１面２１Ａの反対面である第２面２１Ｂの外縁に複数の外部ランドＯＬＤ１を具備する。
【００７７】
また、第１基板ＰＣＢ１は第１面２１Ａと第２面２１Ｂとの間を貫通するウィンドーＷＤＷ１を具備し、第１面２１ＡのウィンドーＷＤＷ１の周囲に内部ランドＩＬＤ１を具備する。第１半導体チップＣＰ１は第１基板ＰＣＢ１の第２面２１Ｂに装着される。
【００７８】
図２及び図４Ａ、Ｂの第１基板ＰＣＢ１とは別に第３実施形態の第１基板ＰＣＢ１は中央にウィンドーＷＤＷ１を具備する。そして、ウィンドーＷＤＷ１の周囲に配置された内部ランドＩＬＤ１と第１半導体チップＣＰ１のセンターパッド（図示せず）とが電気的接続手段ＷＲによって連結される。
【００７９】
第３実施形態による半導体パッケージ５００は第１実施形態及び第２実施形態による半導体パッケージ２００、４００より１つの基板が省略できるので、半導体パッケージ５００の厚さを最小化できる。
【００８０】
第１基板ＰＣＢ１は外部接続用端子ＢＬと第１基板ＰＣＢ１の対応する外部ランドＯＬＤ１とが基板上の第１回路パターンＰＴＮ１によって連結される。そして、外部接続用端子ＢＬと第１基板ＰＣＢ１の対応する内部ランドＩＬＤ１とは基板上の第２回路パターンＰＴＮ２によって連結される。第１回路パターンＰＴＮ１と第２回路パターンＰＴＮ２とは相互接続されていない。
【００８１】
外部接続用端子ＢＬに印加された外部信号は第１回路パターンＰＴＮ１を通じて第１基板ＰＣＢ１の外部ランドＯＬＤ１に伝送される。伝送された信号は外部ランドＯＬＤ１に連結された電気的接続手段ＷＲを通じて第２基板ＰＣＢ２の外部ランドＯＬＤ２に伝送される。
【００８２】
また、外部接続用端子ＢＬに印加された外部信号は第２回路パターンＰＴＮ２を通じて第１基板ＰＣＢ１の内部ランドＩＬＤ１に伝送される。伝送された信号は内部ランドＩＬＤ１に連結された電気的接続手段ＷＲを通じて第１半導体チップＣＰ１のセンターパッド（図示せず）に伝送される。
【００８３】
第１回路パターンＰＴＮ１は外部信号を第２基板ＰＣＢ２に伝送し、第２回路パターンＰＴＮ２は外部信号を第１半導体チップＣＰ１に伝送するので、第１回路パターンＰＴＮ１と第２回路パターンＰＴＮ２とは相互電気的に接続されてはならない。
【００８４】
第１基板ＰＣＢ１が多層基板である場合、第２回路パターンＰＴＮ２は第１基板ＰＣＢ１の層と層の間に備えられうる。図５Ａ、Ｂには第１基板ＰＣＢ１が多層基板である場合が示されている。第２回路パターンＰＴＮ２は第１基板ＰＣＢ１の層と層の間に配線される。
【００８５】
図５Ａ、Ｂには外部接続用端子ＢＬと第２回路パターンＰＴＮ２とが連結されていないように示されているが、外部接続用端子ＢＬと第２回路パターンＰＴＮ２とは第１基板ＰＣＢ１のビア（図示せず）を通じて連結される。
【００８６】
第２基板ＰＣＢ２は第１半導体チップＣＰ１に第１面２２Ａが付着され、第１面２２Ａの反対面である第２面２２Ｂの外縁に複数の外部ランドＯＬＤ２を具備する。
【００８７】
そして、第２基板ＰＣＢ２は第１面２２Ａと第２面２２Ｂとの間を貫通するウィンドーＷＤＷ２を具備し、第１面２２ＡのウィンドーＷＤＷ２の周囲に内部ランドＩＬＤ２を具備する。
【００８８】
第２半導体チップＣＰ２は第２基板ＰＣＢ２の第２面２２Ｂに装着される。第２基板ＰＣＢ２の外部ランドＯＬＤ２は第１基板ＰＣＢ１の外部ランドＯＬＤ１と電気的接続手段ＷＲによって連結される。
【００８９】
外部接続用端子ＢＬと第１基板ＰＣＢ１の第１回路パターンＰＴＮ１とを通じて第２基板ＰＣＢ２の外部ランドＯＬＤ２に伝送された外部信号は外部ランドＯＬＤ２に連結された回路パターンＰＴＮ３によって第２基板ＰＣＢ２の内部ランドＩＬＤ２に伝送される。
【００９０】
第２基板ＰＣＢ２の内部ランドＩＬＤ２は第２基板ＰＣＢ２のウィンドーＷＤＷ２を通じて第２半導体チップＣＰ２のパッド（図示せず）と電気的接続手段ＷＲとによって連結される。このような構造を有する第３実施形態による半導体パッケージ５００はパッケージの厚さを減少させる。
【００９１】
以上のように図面と明細書で最適な実施形態が開示された。ここで特定の用語が使われたが、これは本発明を説明するための目的で使われたものに過ぎず、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限したりするために使われたものではない。したがって、当業者であれば、これより多様な変形及び均等な他の実施形態が可能である点が理解できる。したがって、本発明の真の技術的範囲は特許請求の範囲の記載に基づいて定められねばならない。
【産業上の利用可能性】
【００９２】
本発明は、半導体メモリ装置の製造工程のうちの１つであるパッケージ工程に利用されうる。
【図面の簡単な説明】
【００９３】
【図１】一般的な積層型チップパッケージの一例を説明する図面である。
【図２】本発明の第１実施形態による半導体パッケージの側面図である。
【図３】図２の半導体パッケージの第３基板と第２半導体チップとの連結関係を説明する図面である。
【図４Ａ】本発明の第２実施形態による半導体パッケージの側面図である。
【図４Ｂ】本発明の第２実施形態による半導体パッケージの側面図である。
【図５Ａ】本発明の第３実施形態による半導体パッケージの側面図である。
【図５Ｂ】本発明の第３実施形態による半導体パッケージの側面図である。
【符号の説明】
【００９４】
ＷＲ    ワイヤー
ＣＰＤ センターパッド
ＰＴＮ３ 回路パターン
ＰＣＢ３ 第３基板
ＣＰ２ 半導体チップ
ＯＬＤ３ 外部ランド
ＩＬＤ３ 内部ランド
ＷＤＷ３ ウィンドー
【図１】
2005033201.tif 000003
【図２】
2005033201.tif 000004
【図３】
2005033201.tif 000005
【図４Ａ】
2005033201.tif 000006
【図４Ｂ】
2005033201.tif 000007
【図５Ａ】
2005033201.tif 000008
【図５Ｂ】
2005033201.tif 000009