(57)【要約】【課題】  電極の断線，電気抵抗の局部的増大，エレクトロマイグレ−ションなどを抑制するための半導体装置及びその製造方法を提供する。【解決手段】  高抵抗ＳｉＣ層２の形成、ｐウェル領域３の形成、チャネル層５のエピタキシャル成長を順次行なった後、チャネル層５及びｐウェル領域３の一部にｐ+ コンタクト領域４を形成し、ｐ+ コンタクト領域４の上方を開放した注入マスクを用いて、ｐ+ コンタクト領域４の側部を囲むソース領域６を形成し、その後に、ソース領域６及びｐ+ コンタクト領域４に跨るソース電極８を形成する。ソース電極８の下地における段差がほとんどないので、ソース電極８のエレクトロマイグレーション，断線，電気的抵抗の局部的増大などの発生が抑制される。【選択図】      図２
2005033030.tif 000002
【特許請求の範囲】
【請求項１】
基板の主面上に設けられた炭化珪素層と、
上記炭化珪素層の一部に設けられ、第１導電型不純物を含む高濃度不純物拡散領域と、  上記炭化珪素層の一部において上記高濃度不純物拡散領域の側部及び底部を囲むように設けられ、２導電型不純物を含むウェル領域と、
側部が上記高濃度不純物拡散領域に囲まれ、かつ、底部が上記ウェル領域に接触するように形成され、上記ウェル領域よりも高濃度の第２導電型不純物を含むコンタクト領域と、
上記炭化珪素層，上記ウェル領域及び上記高濃度不純物拡散領域の各一部に跨って設けられたチャネル層と、
上記高濃度不純物拡散領域及び上記コンタクト領域の各上面に接触するように設けられた電極と
を備え、
上記コンタクト領域の上面と上記高濃度不純物拡散領域の上面との段差が、上記電極の厚さの１／２以下である，半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記コンタクト領域の上面と上記高濃度不純物拡散領域の上面との段差が実質的に０である，半導体装置。
【請求項３】
請求項１又は２記載の半導体装置において
上記コンタクト領域の第２導電型不純物の濃度は、1×１０19ｃｍ-3以上である，半導体装置。
【請求項４】
請求項３記載の半導体装置において
上記コンタクト領域の第２導電型不純物の濃度は、５×１０19ｃｍ-3以上である，半導体装置。
【請求項５】
請求項１〜４のうちいずれか１つに記載の半導体装置において、
上記チャネル層は第１導電型不純物を含み、
蓄積型ＭＩＳＦＥＴとして機能する，半導体装置。
【請求項６】
請求項１〜５のうちいずれか１つに記載の半導体装置において、
上記チャネル層は、
キャリア走行領域として機能する複数の第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く上記第１の半導体層へのキャリアの供給が可能な複数の第２の半導体層とを積層して構成されている多重δドープ層を有している，半導体装置。
【請求項７】
基板上に、第１導電型不純物を含む炭化珪素層を形成する工程（ａ）と、
上記炭化珪素層の一部に、第２導電型不純物のイオン注入を行なって、ウェル領域を形成する工程（ｂ）と、
上記ウェル領域を含む上記炭化珪素層の上に、チャネル層をエピタキシャル成長させる工程（ｃ）と、
上記工程（ｃ）の後に、上記チャネル層及びウェル領域の一部に、上記ウェル領域よりも高濃度の第２導電型不純物のイオン注入を行なって、底部が上記ウェル領域に接触するコンタクト領域を形成する工程（ｄ）と、
上記工程（ｃ）の後で、上記工程（ｄ）の前又は後に、高濃度の第１導電型不純物のイオン注入を行なって、上記コンタクト領域の側部を囲む高濃度不純物拡散領域を形成する工程（ｅ）と、
上記工程（ｄ）及び（ｅ）の後に、上記高濃度不純物拡散領域及び上記コンタクト領域の各上面に接触する電極を形成する工程（ｆ）と
を含む半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
上記工程（ｅ）では、上記コンタクト領域の上方を開放した注入マスクを用い、上記コンタクト領域の第２導電型不純物の濃度よりも低濃度の第１導電型不純物を注入する，半導体装置の製造方法。
【請求項９】
請求項７又は８記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記コンタクト領域の第２導電型不純物の濃度が1×１０19ｃｍ-3以上になるように、イオン注入を行なう，半導体装置の製造方法。
【請求項１０】
請求項９記載の半導体装置の製造方法において、
上記工程（ｄ）では、上記コンタクト領域の第２導電型不純物の濃度が５×１０19ｃｍ-3以上になるように、イオン注入を行なう，半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高耐圧、大電流用に使用される炭化珪素半導体パワーデバイスに関する。
【背景技術】
【０００２】
従来より、パワーデバイスは高耐圧で大電流を流す半導体素子であることから、低損失であることが望まれている。従来は、シリコン（Ｓｉ）基板を用いたパワーデバイスが主流であったが、近年、ＳｉとＣとが１：１の成分比で結合してなる半導体材料であるＳｉＣ（炭化珪素）基板を用いたパワーデバイスが注目され、開発が進められている。ＳｉＣはシリコンに比べ材料自体の絶縁破壊電界が１桁高いので、ｐｎ接合部やショットキー接合部における空乏層を薄くしても高い逆耐圧を維持することができる。そこで、ＳｉＣ基板を用いると、デバイスの厚さを薄く、また、ドーピング濃度を高めることができるために、ＳｉＣ基板は、オン抵抗が低く、高耐圧低損失のパワーデバイスを形成するための基板材料として期待されている。ここで、ＳｉＣ基板には、ＳｉＣとは異なる材料からなる基板上に、ＳｉＣ結晶層をエピタキシャル成長させたものをも含むものとする。なお、「ＳｉＣ」で表わされる炭化珪素は、「Ｓi:Ｃ」で表されるＣを微量（数％以下）含んだシリコンとは、物理的，化学的性質が異なる材料である。
【０００３】
ところが、ＳｉＣ基板を用いたＭＩＳＦＥＴは、シリコン基板を用いたＭＩＳＦＥＴに比べ、チャネル層におけるキャリアの移動度が低いという欠点がある。これはシリコンの熱酸化膜が純粋な酸化シリコンであるのに対し、ＳｉＣ基板上の熱酸化膜は、その内部に炭素が残留していて、熱酸化膜とＳｉＣ層（半導体層）との界面における界面準位が多いためである。
【０００４】
そこで、最近では、この欠点を克服するために、ＳｉＣ基板を用いたＭＩＳＦＥＴとして、通常の反転型ＭＩＳＦＥＴでなく、蓄積型ＭＩＳＦＥＴが提案されている。たとえば、特許文献１には、このようなＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴとして、表面部のチャネル層をエピタキシャル成長させた二重注入ＭＩＳＦＥＴが開示されている。
【０００５】
図５は、従来のＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴ，かつ，二重注入型ＭＩＳＦＥＴの構造を示す断面図である。
【０００６】
図５に示すように、この二重注入型ＭＩＳＦＥＴは、ＳｉＣ基板１３１と、ＳｉＣ基板１３１上に設けられた高抵抗ＳｉＣ層１３２と、高抵抗ＳｉＣ層１３２の表面部の一部にｐ型不純物イオンを注入して形成されたｐウェル領域１３３と、ｐウェル領域１３３及び高抵抗ＳｉＣ層１３２の上面上に形成されたｎ型不純物を含むチャネル層１３５と、チャネル層１３５及びｐウェル領域１３３の一部にｎ型不純物イオンを注入して形成されたソース領域１３６と、チャネル層１３５の表面上に設けられた熱酸化膜からなるゲート絶縁膜１３７と、ゲート絶縁膜１３７の上に設けられたゲート電極１１０と、ソース領域１３６を貫通してｐウェル領域１３３に到達する溝の壁面上に設けられ、ｐウェル領域１３３及びソース領域１３７に接触するように設けられたソース電極１３８と、ＳｉＣ基板１３１の裏面上にオーミック接触するように形成されたドレイン電極１３９とを備えている。
【０００７】
各々ｎ型半導体層であるソース領域１３６と高抵抗ＳｉＣ層１３２とは、ｎ型半導体層であるチャネル層１３５を介して電気的に導通した状態となっている。ソース電極１３８とソース領域１３７およびｐウェル領域１３３とは、互いにオーミック接触するように熱処理されている。ＳｉＣ基板１３１とドレイン電極１３９とは互いにオーミック接触するように熱処理されている。
【０００８】
この従来のＳｉＣ基板を用いたＭＩＳＦＥＴは、ソース領域１３６，高抵抗ＳｉＣ層１３２と同じｎ型半導体層であるので、チャネル層の反転を利用した反転型ＭＩＳＦＥＴ（一般的なＭＩＳＦＥＴ）ではなく、チャネル層の蓄積状態を利用した蓄積型ＭＩＳＦＥＴである。チャネル層を有する蓄積型ＭＩＳＦＥＴは、反転型ＭＩＳＦＥＴに比べ、ＭＩＳ界面から離れた深い領域まで電流が流れることから、界面準位が多いＭＩＳ界面付近の領域の影響を受けにくいので、チャネル移動度（キャリアの移動度）が向上する。
【０００９】
また、通常、このような半導体装置のために用いるＳｉＣ基板としては、主面が公称されている結晶面（たとえば（０００１）面など）からずれているオフ基板を用いる。その理由は、高抵抗ＳｉＣ層１３２をエピタキシャル成長させる際に、オフ基板を用いると高抵抗ＳｉＣ層１３２がステップフロー成長するので、高抵抗ＳｉＣ層１３２の結晶性が向上するからである。
【特許文献１】特開２００１−１４４２８８号公報（第３−７頁、第５図−第１０図）
【非特許文献１】安食恒雄  他、「半導体デバイスの信頼性技術」、日科技連株式会社、１９８８年（第２０１−２０４頁）
【非特許文献２】杉野  学  他、「コンタクト形成にＲＩＥを使用したオーミック電極の特性」、ＳｉＣ及び関連ワイドギャップ半導体研究会第９回予稿集、応用物理学会「ＳｉＣ及び関連ワイドギャップ半導体研究会」、２０００年（第７４頁）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記従来のＳｉＣ基板を用いた半導体装置においては、電極や上層配線等の導体部材の下地に段差が生じるので、その上の導体部材にエレクトロマイグレーションによる故障がおこりやすく、半導体装置の信頼性が低いという不具合があった。エレクトロマイグレーションとは、導体部材中を流れる電子流によって引き起こされる、導体部材中の金属イオンの輸送現象であり、導体部材の電気抵抗が局部的に高くなったり、極端な場合には導体部材が断線するおそれがある。
【００１１】
また、一般に、段差を有する面上に形成された導体部材は、段差部分で薄くなって断面積が小さくなるため、電流密度が局所的に大きくなり、その結果、局所的に温度が上昇する。このような電流密度の分布，温度分布があるときに、金属イオン流の不均一がおこり、導体部材の金属が不足する部分では、ボイドが発生し、金属が蓄積する場所ではヒロックやホイスカーが発生して配線間の短絡が生じるおそれがある（例えば非特許文献１参照）。
【００１２】
ここで、図５に示す従来のＭＩＳＦＥＴの構造を製造する際には、ソース領域１３６を貫通する溝を形成する必要があるので、ソース領域１３６の一部をＲＩＥなどで除去する必要がある。ソース領域１３６は通常２００ｎｍ〜３００ｎｍの厚みがあり、完全に除去するためにオーバーエッチングすることを考慮に入れると、溝の壁面には２５０ｎｍ以上の段差ができることになる。特に、段差がソース電極１３８の厚さよりも大きい場合には、ステップカバレジが悪ければ完全に断線する。
【００１３】
図６は、従来のＭＩＳＦＥＴの断面構造を示すＳＥＭ写真図である。同図に示すように、ソース電極の段差の上方に位置する部分（矢印参照）で、極端に薄くなっていることがわかる。
【００１４】
また、ＲＩＥによりソース領域１３６のエッチングを行なう際、エッチングされた領域の表面にプラズマイオンの衝撃によるダメージが入ったり、カーボン重合膜等が付着するなどして、エッチングされた領域の表面上に設けた電極は、良好なオーミック特性が得られず、コンタクト抵抗が増大するという不具合があった。特に、上述のようなダメージは１回の犠牲酸化によっても除去できないことが報告されている（例えば非特許文献２参照）。ソース電極１３８とソース領域１３６とのコンタクト抵抗は、オン抵抗に直接寄与するので、できるだけ低くする必要がある。また、ソース電極１３８とｐウェル領域１３３との間のコンタクト抵抗は、ソース電極１３８とソース領域１３６との間のコンタクト抵抗ほど低くなくともよいが、ソース電極１３８とｐウェル領域１３３とがショットキー接触であると、ｐウェル領域１３３の電位が安定せず、ＭＩＳＦＥＴの閾値電圧が不安定になる。さらに、ソース領域１３６，ｐウェル領域１３３及び高抵抗ＳｉＣ層１３２に形成される寄生バイポーラトランジスタがオンになって、ＭＩＳＦＥＴの耐圧の低下を招くおそれもある。
【００１５】
本発明の目的は、ソース電極とその下地との良好なオーミック接触を実現するとともに、ソース電極の下地における段差をできるだけ小さくする手段を講ずることにより、信頼性の高い半導体装置およびその製造方法を提供するものである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、炭化珪素層と、ウェル領域に囲まれる高濃度不純物拡散領域と、ウェル領域用のコンタクト領域と、炭化珪素層，ウェル領域及び高濃度不純物拡散領域の各一部に跨るチャネル層と、高濃度不純物拡散領域及びコンタクト領域に跨る電極とを設けるとともに、コンタクト領域の上面と高濃度不純物拡散領域の上面との段差が電極の厚さの１／２以下としたものである。
【００１７】
これにより、段差の上方における電極の一部が薄くなる現象を抑制することができる。すなわち、電極の一部における断線，電気抵抗の局部的増大，エレクトロマイグレーションなどの発生を抑制することができる。よって、信頼性の高い半導体装置が得られる。
【００１８】
コンタクト領域の上面と高濃度不純物拡散領域の上面との段差が実質的に０であることが好ましい。
【００１９】
電極とコンタクト領域とのオーミック接触を確保するためには、コンタクト領域の第２導電型不純物の濃度は、1×１０19ｃｍ-3以上であることが好ましく、５×１０19ｃｍ-3以上であることがより好ましい。
【００２０】
チャネル層が第１導電型不純物を含み、蓄積型ＭＩＳＦＥＴとすることにより、チャネル移動度の高い半導体装置が得られる。
【００２１】
チャネル層は、キャリア走行領域として機能する複数の第１の半導体層と、上記第１の半導体層よりも高濃度のキャリア用不純物を含み上記第１の半導体層よりも膜厚が薄く上記第１の半導体層へのキャリアの供給が可能な複数の第２の半導体層とを積層して構成されている多重δドープ層を有していることが好ましい。
【００２２】
本発明の半導体装置の製造方法は、炭化珪素層の形成、ウェル領域の形成、チャネル層のエピタキシャル成長を順次行なった後、チャネル層及びウェル領域の一部に、高濃度の第２導電型不純物のイオン注入を行なって、コンタクト領域を形成し、その前後いずれかに、高濃度の第１導電型不純物のイオン注入を行なって、コンタクト領域の側部を囲む高濃度不純物拡散領域を形成し、その後に、高濃度不純物拡散領域及びコンタクト領域に跨る電極を形成する方法である。
【００２３】
この方法により、高濃度不純物拡散領域を貫通する溝を形成しなくてもよいので、コンタクト領域の上面と高濃度不純物拡散領域の上面との段差を電極の厚さの１／２以下にすることが容易となり、電極の一部における断線，電気抵抗の局部的増大，エレクトロマイグレーションなどの発生を抑制することができる。よって、信頼性の高い半導体装置を製造することができる。
【００２４】
高濃度不純物拡散領域へのイオン注入の際に、コンタクト領域の上方を開放した注入マスクを用い、コンタクト領域の第２導電型不純物の濃度よりも低濃度の第１導電型不純物を注入することにより、注入マスクを除去する際のオーバーエッチングを行なっても、コンタクト領域と高濃度不純物拡散領域との間における段差を実質的に０にすることができるので、特に信頼性の高い半導体装置が得られる。
【００２５】
ウェル領域へのイオン注入は、コンタクト領域の第２導電型不純物の濃度が1×１０19ｃｍ-3以上になるように行なうことが好ましく、コンタクト領域の第２導電型不純物の濃度が５×１０19ｃｍ-3以上になるように行なうことがより好ましい。
【発明の効果】
【００２６】
本発明の半導体装置及びその製造方法によると、電極の下地の段差を小さく抑制することができるので、電極の断線，局部的電気抵抗の増大，エレクトロマイグレーション等の発生を抑制することができ、信頼性の高い半導体装置を得ることができる。
【発明を実施するための最良の形態】
【００２７】
本実施形態においては、バルクのＳｉＣ基板を用いた蓄積型の二重注入ＭＩＳＦＥＴ（半導体装置）に関する実施形態について説明する。図１は、本発明の実施形態である二重注入型ＭＩＳＦＥＴの構造を示す断面図である。図１には、部分的な断面構造しか開示されていないが、ＭＩＳＦＥＴの平面構造は、たとえば国際出願ＰＣＴ／ＪＰ０１／０７８１０号の図２又は図５に開示されるような構造となっている。
【００２８】
図１に示すように、この二重注入型ＭＩＳＦＥＴは、濃度が１×１０18ｃｍ-3以上のｎ型不純物（ドーパント）を含む低抵抗のＳｉＣ基板１と、ＳｉＣ基板１の主面上に設けられ、濃度が１×１０15ｃｍ-3〜１×１０16ｃｍ-3程度の不純物がドープされている高抵抗ＳｉＣ層２と、高抵抗ＳｉＣ層２の表面部の一部に濃度が１×１０16ｃｍ-3から１×１０18ｃｍ-3のｐ型不純物をドープして形成されたｐウェル領域３と、ｐウェル領域３及び高抵抗ＳｉＣ層２に跨って形成された多重δドープ層を含むチャネル層５と、チャネル層５及びｐウェル領域３の一部に濃度が約５×１０19ｃｍ-3のｐ型不純物をドープして形成されたｐ+ コンタクト領域４と、ｐウェル領域３及びチャネル層５の各一部に濃度が１×１０18ｃｍ-3以上（たとえば１×１０19ｃｍ-3程度）のｎ型不純物をドープして形成されたソース領域６と、チャネル層５の表面上に設けられた熱酸化膜からなるゲート絶縁膜７と、ゲート絶縁膜７の上に設けられたゲート電極１０と、ソース領域６およびｐ+ コンタクト領域４の上面に接触するように設けられたソース電極８と、ＳｉＣ基板１の裏面上にオーミック接触するように形成されたドレイン電極９とを備えている。
【００２９】
ＭＩＳＦＥＴの動作時には、ソース電極８−ドレイン電極９間に所定の電圧が印加された状態で、ゲート電極１０にしきい値電圧以上のバイアスが印加されると、ソース電極８からソース領域６を経てチャネル層５にキャリアが注入され、チャネル層５から高抵抗ＳｉＣ層２，ＳｉＣ基板１を経てドレイン電極９までキャリアが走行する。
【００３０】
高抵抗ＳｉＣ層２とウェル領域３とソース領域６の表面は平坦化処理されており、この上にチャネル層５がエピタキシャル成長されている。チャネル層５は、キャリア走行領域として機能する第１の半導体層５ａと、第１の半導体層５ａよりも膜厚が薄く、第１の半導体層５ａへのキャリアの供給が可能な高濃度のｎ型不純物を含む第２の半導体層５ｂとを交互に積層してなる多重δドープ層を有している。例えば、第１の半導体層５ａにおける不純物の濃度が１×１０16ｃｍ-3以下でその厚みが４０ｎｍ程度であり、第２の半導体層５ｂにおける不純物の濃度が１×１０17〜１×１０18ｃｍ-3程度でその厚みが１０ｎｍ程度である。例えば、チャネル層５の最下層を第１の半導体層５ａとして、第１の半導体層５ａと第２の半導体層５ｂを交互に三周期堆積し、最表層にさらに第１の半導体層５ａを積層した構造である。この場合、第１の半導体層５ａの厚みを４０ｎｍ、第２の半導体層５ｂの厚みを１０ｎｍにすると、チャネル層５の厚さは１９０ｎｍである。
【００３１】
各々ｎ型半導体層であるソース領域６と高抵抗ＳｉＣ層２とは、ｎ型半導体層であるチャネル層５を介して電気的に導通した状態となっている。また、ソース電極８とソース領域６およびｐ+ コンタクト領域４とが互いにオーミック接触するように熱処理され、ＳｉＣ基板１とドレイン電極９とが互いにオーミック接触するように熱処理されている。
【００３２】
図５に示す従来のＭＩＳＦＥＴにおいては、ソース領域１３６を貫通してｐウェル領域１３３に到達する溝を設けて、溝の壁面に沿ってソース電極を形成していたので、ソース電極の一部において段差に起因する断線，電気抵抗の局部的増大，エレクトロマイグレーションなどの不具合が生じていた。それに対し、本実施形態のＭＩＳＦＥＴ（半導体装置）によると、ｐ+ コンタクト領域４とソース領域６との上面がほぼ平坦になっていて、両者間に段差がほとんどない（実質的に０である）ので、ソース電極８中に、段差に起因する，断線，局部的な電気抵抗の増大，エレクトロマイグレーションなどの発生を抑制することができる。よって、信頼性の高いＭＩＳＦＥＴ（半導体装置）が得られることになる。
【００３３】
図２（ａ）〜（ｈ）は、本実施形態の二重注入型ＭＩＳＦＥＴの製造工程を示す図である。
【００３４】
まず、図２（ａ）に示す工程で、４Ｈ−ＳｉＣの（０００１）面から８度のオフ角を持つオフ基板であるＳｉＣ基板１の主面上に、熱ＣＶＤ等により、ＳｉＣ基板１よりも低濃度のｎ型不純物を含む高抵抗ＳｉＣ層２をエピタキシャル成長させる。このとき、例えば、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）を、ドーパントガスとして窒素（Ｎ2 ）をそれぞれ用いる。例えば６００Ｖ耐圧のＭＩＳＦＥＴを製造する場合には、高抵抗ＳｉＣ層２の不純物濃度は１×１０15ｃｍ-3〜１×１０16ｃｍ-3であることが望ましく、その厚さは１０μｍ以上であることが望ましい。
【００３５】
次に、図２（ｂ）に示す工程で、エピタキシャル成長された高抵抗ＳｉＣ層２の一部に、ｐ型不純物（アルミニウム，ホウ素など）をイオン注入によりドープして、ｐウェル領域３を形成する。ｐウェル領域３の形成の際には、まず、厚さ３μｍ程度のシリコン酸化膜を高抵抗ＳｉＣ層２の上面上に堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐウェル領域３を形成する部分のみに開口を設けて、注入マスクを形成する（図示せず）。そして、注入マスクの上方から開口内にイオン注入を行なう。その後、注入欠陥を低減するために、基板温度を５００℃以上の高温に保ってアルミニウムまたはボロンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。ｐウェル領域３におけるｐ型不純物の濃度は、通常１×１０17ｃｍ-3前後から１×１０18ｃｍ-3であり、ｐウェル領域３の深さはピンチオフしないように１μｍ前後とする。
【００３６】
次に、図２（ｃ）に示す工程で、たとえば熱ＣＶＤにより、ｐウェル領域３及び高抵抗ＳｉＣ層２の上にチャネル層５をエピタキシャル成長させる。チャネル層５中の第２の半導体層５ｂ（図１参照）の形成の際には、例えば、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）を、ドーパントガスとして窒素（Ｎ2 ）をそれぞれ用いる。また、チャネル層５中の第１の半導体層５ａ（図１参照）の形成の際には、ドーパントガスを供給せずに、原料ガスとしてシラン（ＳｉＨ4 ）とプロパン（Ｃ3 Ｈ8 ）を、キャリアガスとして水素（Ｈ2 ）をそれぞれ供給する。この熱ＣＶＤを交互に繰り返すことにより、図１に示す多重δドープ層の構造を実現することができる。
【００３７】
次に、図２（ｄ）に示す工程で、基板上に、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちｐ+ コンタクト領域４を形成する部分の上方に位置する部分を開放する開口を設ける。この注入マスクを用いて、ｐウェル領域３と後に形成されるソース電極とのコンタクトをとるために、チャネル層５及びｐウェル領域３の表面部の一部に高濃度のｐ型不純物をイオン注入によってドープして、チャネル層５を貫通してｐウェル領域３に到達するｐ+ コンタクト領域４を形成する。ｐ+ コンタクト領域４の深さは３５０ｎｍ前後で、不純物の濃度は約５×１０19ｃｍ-3以上である。このとき、イオン注入の方法は、ｐウェル領域３の形成と同じである。
【００３８】
次に、図２（ｅ）に示す工程で、基板上に、注入マスクとなる厚さ１μｍ程度のシリコン酸化膜を堆積し、フォトリソグラフィーおよびドライエッチングによって、シリコン酸化膜のうちソース領域６を形成する部分とｐ+ コンタクト領域４との上方に位置する部分を開放する開口を設ける。そして、この注入マスクを用いて、ｐウェル領域３の表面部の一部に高濃度のｎ型不純物をイオン注入によってドープして、ｐ+ コンタクト領域４の両側部を囲むように、ソース領域６を形成する。そして、注入欠陥を低減するために、基板温度を５００℃以上の高温に保って窒素またはリンのイオン注入を行ない、イオン注入の後、マスクとして用いたシリコン酸化膜をふっ酸によって除去する。ソース領域６における不純物の濃度は１×１０19ｃｍ-3程度であり、ｐ+ コンタクト領域４の不純物濃度よりは低い。このソース領域６に注入された不純物によって相殺されたｐ+ コンタクト領域４の不純物の濃度が約５×１０19ｃｍ-3である。また、ソース領域６は、チャネル層５より深く、かつ、ｐ+ コンタクト領域４よりは浅く、その深さは例えば３００ｎｍ程度である。その後、アルゴンなどの不活性ガス雰囲気中で１７００℃程度で３０分程度の活性化アニールを施す。
【００３９】
次に、図２（ｆ）に示す工程で、チャネル層５，ソース領域６及びｐ+ コンタクト領域４の上にチャネル層５，ソース領域６及びｐ+ コンタクト領域４の露出している表面を熱酸化して、シリコン酸化膜からなるゲート絶縁膜７を形成する。例えば、石英管中で基板を保持し、酸素を流量２．５（ｌ／ｍｉｎ）で石英管中に導入し、石英管内の温度を１１８０℃に保って２．５時間、熱酸化することで厚み約６０ｎｍの熱酸化膜を形成できる。
【００４０】
次に、図２（ｇ）に示す工程で、ＳｉＣ基板１の裏面にドレイン電極９を形成する。その際、ドレイン電極９として、例えば厚さ２００ｎｍ程度のニッケル膜を、真空蒸着などによって堆積した後、アルゴンなどの不活性ガス中で１０００℃程度，２分程度の熱処理を施す。この熱処理によって、ドレイン電極９はＳｉＣ基板１にオーミック接触する。
【００４１】
また、通常のフォトリソグラフィー，ウェットエッチングにより、ゲート絶縁膜７のうちソース領域６の上及びその周囲の上に位置する部分を除去してから、ソース領域６及びｐ+ コンタクト領域４に跨るソース電極８を形成する。その際、ソース電極８として、例えば厚さ１００ｎｍ程度のニッケル膜を、真空蒸着などによって堆積する。その後、アルゴンなどの不活性ガス中で１０００℃程度，２分程度の熱処理を施す。この熱処理によって、ソース電極８はソース領域６とｐ+ コンタクト領域４との双方にオーミック接触する。ソース電極８及びドレイン電極９のオーミック接触のための熱処理は、同時に行なってもよいし、個別に行なってもよい。
【００４２】
次に、図２（ｈ）に示す工程で、ゲート絶縁膜７の上でソース電極８とは離間した位置にゲート電極１０を形成する。その際、真空蒸着などにより、厚さ２００ｎｍ程度のアルミニウム膜などを堆積した後、通常のフォトリソグラフィーとエッチングにより、アルミニウム膜をパターニングして、ゲート電極１０を形成する。
【００４３】
その後の工程は図示しないが、ソース電極８及びゲート電極１０を覆う層間絶縁膜として厚さ１μｍ程度のシリコン酸化膜を堆積し、ＲＩＥ等により、層間絶縁膜を貫通してソース電極８およびゲート電極１０に達するヴィアホールを形成した後に、厚さ２μｍ程度のアルミニウム膜を真空蒸着等で堆積し、通常のフォトリソグラフィー，エッチングによってパターニングすることにより、電極パッドや配線を形成する。このようにして、二重注入型ＭＩＳＦＥＴが完成する。
【００４４】
本実施形態の製造方法によると、図２（ｄ）に示す工程で、チャネル層５の表面からｐ型不純物のイオン注入を行ない、チャネル層５の表面からチャネル層５を貫通してｐウェル領域３に達するｐ+ コンタクト領域４を形成しているので、ｐ+ コンタクト領域４とソース領域６との間にほとんど段差を形成することなく、ソース電極８とｐ+ コンタクト領域４とをオーミック接触させることができる。
【００４５】
従来のＭＩＳＦＥＴでは、ｐウェル領域の中にソース領域形成のためのイオン注入を行なっているので、ｐウェル領域の不純物濃度は逆導電型の不純物を含むソース領域の実効キャリア濃度を十分高く保持しうる程度にしか濃くできない。そのため、ソース電極とｐウェル領域とのコンタクト抵抗を小さくすることが困難であった。
【００４６】
一般に、ソース電極のｎ型ＳｉＣ層へのオーミック接触は、例えばニッケルを用いて１０００℃前後の熱処理を加えれば、ｎ型ＳｉＣ層におけるｎ型不純物の濃度をそれほど高くしなくても容易に実現することができる。それに対し、ｐ型ＳｉＣ層へのオーミック接触は、単に１０００℃程度の熱処理をするだけではこれまで実現できていない。例えばＰ型ＳｉＣの不純物であるアルミニウムを電極に用いて１０００℃程度の熱処理をすれば比較的容易にオーミック接触となるが、この場合はｎ型ＳｉＣ層へのオーミック接触が実現できなくなる。
【００４７】
それに対し、本実施形態の製造方法では、ソース領域６のｎ型不純物濃度（１×１０18ｃｍ-3）よりも高い濃度（５×１０19ｃｍ-3）のｐ型不純物をｐ+ コンタクト領域４に導入することにより、後述するように、良好なオーミック接触を容易に実現することができることがわかった。
【００４８】
なお、ｎ型のチャネル層５にｐ型不純物をイオン注入するので、ｐ型不純物の濃度が低いとチャネル層５やソース領域６中のｎ型不純物によって相殺されて（補償されて）、実効的なｐ型キャリア濃度が低くなり、ソース電極とｐ+ コンタクト領域との良好なオーミック接触が実現できない。したがって、ｐ+ コンタクト領域４のｐ型不純物濃度はチャネル層５の最も高いｎ型不純物濃度の１０倍以上であることが好ましく、図２（ａ）〜（ｈ）に示す製造方法においてはソース領域６の不純物濃度よりも高いことが好ましい。このようにすれば、チャネル層５中のｎ型不純物によって相殺されても十分に高いｐ型キャリア濃度が得られるので、従来のＭＩＳＦＥＴのように、ソース領域６をエッチングしなくても、ソース電極８とｐ+ コンタクト領域４とのオーミック接触を確保することができる。
【００４９】
また、ソース領域６のエッチングを行わずにソース電極８を形成するので、エッチングによるダメ−ジやコンタミネ−ションの付着の発生を伴わず、よって、ソース電極８とソース領域６及びｐ+ コンタクト領域４との良好なオーミック接触を実現することができるとともに、工程数の削減による製造コストの低減を図ることができる。
【００５０】
なお、本実施形態の製造工程中におけるソース領域６の形成のためのイオン注入は、ｐ+ コンタクト領域４を注入マスクで覆った状態で行なうことも可能である。その場合には、ｐ+ コンタクト領域４中のｐ型不純物濃度がソース領域６中のｎ型不純物によって相殺されることはないので、ｐ+ コンタクト領域４中のｐ型不純物濃度がチャネル層５中の第２の半導体層５ｂのｎ型不純物によって相殺することだけを考慮すれば足りる。ただし、ソース領域６の形成のためのイオン注入を、ｐ+ コンタクト領域４を注入マスクで覆った状態で行なう場合には、シリコン酸化膜をパターニングして、注入マスクを形成する際に、オーバーエッチングによって段差が生じるという不利益がある。その場合には、段差をソース電極の厚みの１／２以下に抑制すれば、断線，電気抵抗の局部的な増大，エレクトロマイグレーションなどの発生は一応抑制することができることが経験的にわかっている。具体的には、オーバーエッチングによる段差を５０ｎｍ以下に抑制することが可能であるので、ソース電極８の厚みが１００ｎｍ以下であればよい。
【００５１】
本実施形態の図２（ａ）〜（ｈ）に示す製造方法では、ソース領域６のｎ型不純物濃度（１×１０18ｃｍ-3）よりも高い濃度（５×１０19ｃｍ-19）のｐ型不純物をｐ+ コンタクト領域４に導入することにより、ソース領域６の形成のためのｎ型不純物イオンの注入の際に、ｐ+ コンタクト領域４の上方を開放した注入マスクを用いることができるので（図２（ｅ）参照）、ソース電極８の下地に段差をほとんど形成することなく、ソース電極８とｐ+ コンタクト領域４との良好なオーミック接触を容易に実現することができる。すなわち、図２（ｅ）に示す注入マスクのパターニング時におけるオーバーエッチングの際には、ｐ+ コンタクト領域４とｐウェル領域６とにおける不純物の導電型の相違や不純物濃度の差によって、ｐ+ コンタクト領域４とｐウェル領域６とではエッチングされる量が異なるので、小さな段差は生じうるが、エレクトロマイグレーション，断線，電気抵抗の局部的増大などの不具合を生じるほどの段差ではないので、この場合には、両者の段差は実質的には０とみなせる。よって、本実施形態の製造方法により、著効を発揮することができる。
【００５２】
また、本実施形態の製造工程における図２（ｄ）に示す工程（ｐ+ コンタクト領域４の形成工程）と、図２（ｅ）に示す工程（ソース領域６の形成工程）とは順序を逆にしても、本実施形態と同様の効果を発揮することができる。そして、その場合にも、ソース領域６の形成のためのイオン注入は、ｐ+ コンタクト領域４を形成しようとする領域を注入マスクで覆って行なうことも可能である。
【００５３】
本実施形態による蓄積型の二重注入型ＭＩＳＦＥＴのチャネル移動度は、１００ｃｍ2 ／Ｖ・sec 以上と高く、オフ耐圧が６００Ｖであった。ソース電極８とソース領域６との間の接触抵抗は、本実施形態のＭＩＳＦＥＴと同時にウェハに形成されたＴＬＭパタ−ンを利用した測定では、１×１０-5Ω・ｃｍ2 以下であった。
【００５４】
また、本実施形態のＭＩＳＦＥＴについて、ソース電極８とｐ+  コンタクト領域４との間の接触抵抗を、本実施形態のＭＩＳＦＥＴと同時にウェハに形成されたテストデバイスを用いて評価した。
【００５５】
図３は、本発明のＭＩＳＦＥＴの性能の評価のために用いたテストデバイス（ＭＩＳＦＥＴ）の構造を示す断面図である。同図に示すＭＩＳＦＥＴは、実施形態のＭＩＳＦＥとは、共通のＳｉＣ基板１と高抵抗ＳｉＣ層２とを有している。そして、実施形態のＭＩＳＦＥＴにおけるｐウェル領域３へのｐ型不純物イオン注入の際には、テストデバイス全体が注入マスクで覆われていて、ｐウェル領域は形成されない。そして、チャネル層５の形成の際には、テストデバイスにも多重δドープ層がエピタキシャル成長されている（図示せず）。そして、実施形態のＭＩＳＦＥＴにおけるｐ+ コンタクト領域４の形成の際に、テストデバイスのチャネル層及び高抵抗ＳｉＣ層５２の上部にも高濃度（５×１０19ｃｍ-3程度）のｐ型不純物が導入され、図３に示す高濃度ｐ型領域５４が形成される。そして、高濃度ｐ型領域５４の上には、ゲート絶縁膜５７が形成されており、さらに、ゲート絶縁膜５７が除去された領域に、高濃度ｐ型領域５４にオーミック接触する２つのソース電極５８（平面上のサイズ１００μｍ×１５０μｍ）が互いに１０μｍの間隔をもって設けられている。
【００５６】
ここでは、このテストデバイスの２つのソース電極５８間の電圧電流特性を測定し、オーミック接触部の電気抵抗を評価した。
【００５７】
図４は、テストデバイスの高濃度ｐ型領域５４のｐ型不純物濃度をパラメータとする，２つのソース電極５８間の電流電圧特性を示す図である。高濃度ｐ型領域５４はｐ+ コンタクト領域４と同じ濃度のｐ型不純物を含んでいるので、図４からｐ+ コンタクト領域４が適正な電気抵抗特性を示すｐ型不純物濃度がわかることになる。図４からわかるように、ｐ+ コンタクト領域４の不純物濃度が1×１０18ｃｍ-3〜５×１０18ｃｍ-3の範囲においては、電流が少なく電気抵抗が非常に大きい。そして、ｐ+ コンタクト領域４の不純物濃度が１×１０19ｃｍ-3になると、電流が増えて実用的に使用可能な電気抵抗（コンタクト抵抗）を有していることがわかる。さらに、ｐ+ コンタクト領域４の不純物濃度が５×１０19ｃｍ-3になると、電流が非常に多くなり非常に小さな電気抵抗（コンタクト抵抗）を有していることがわかる。ＴＬＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅ  Ｍｅｔｈｏｄ）法によってコンタクト抵抗の値を求めたところ、不純物濃度が１×１０19ｃｍ-3の場合、５×10-2Ω・cm2程度であるのに対し、不純物濃度が５×１０19ｃｍ-3の場合、５×10-3Ω・cm2程度と、１桁低かった。
【００５８】
つまり、図１に示すＭＩＳＦＥＴにおけるｐ+ コンタクト領域４中のｐ型不純物濃度は、１×１０19ｃｍ-3以上であることが好ましく、５×１０19ｃｍ-3以上であることがより好ましい。
【００５９】
本実施形態のＭＩＳＦＥＴにおいては、チャネル層５に、不純物濃度が互いに異なる第１の半導体層５ａと第２の半導体層５ｂとを積層してなるδドープ層を形成したが、均一な濃度のｎ型不純物がドープされたチャネル層を有していてもよい。その場合には、チャネル層のｎ型不純物濃度は１×１０16ｃｍ-3〜５×１０17ｃｍ-3程度が適正であり、チャネル層の厚みは２００ｎｍ前後が適正である。あるいは、チャネル層の深さ方向に対して濃度分布を有するｎ型不純物を含むチャネル層を設けてもよい。
【００６０】
なお、本実施形態においては、ゲート絶縁膜として熱酸化膜を用いたが、ＣＶＤ等によって堆積されたシリコン酸化膜，シリコン窒化膜などの絶縁膜、あるいは熱酸化膜と堆積絶縁膜とを積層した絶縁膜を用いてもよい。
【００６１】
また、本実施形態においては、ＳｉＣを利用した半導体装置として、ｎチャネルのＭＩＳＦＥＴを例にあげたが、ＳｉＣ基板として低抵抗のｐ型基板を用いた場合には、半導体装置としてｎチャネル型のＩＧＢＴを設けることができる。
【００６２】
また、ＳｉＣ基板，高抵抗ＳｉＣ層，チャネル層及びソース領域をｐ型領域とし、ウェル領域およびコンタクト領域をｎ型にすれば、半導体装置としてｐチャネル型ＭＩＳＦＥＴを設けることができる。
【００６３】
また、本発明は、ドレイン電極が裏面にある縦型ＭＩＳＦＥＴを例にあげたが、ソース電極、ドレイン電極がともに基板表面にある、通常の横型ＭＩＳＦＥＴに適用することができる。
【産業上の利用可能性】
【００６４】
本発明の半導体装置は、特に、大電力用のパワーデバイスや高周波デバイスにおけるＭＩＳＦＥＴ，ＩＧＢＴなどに利用することができる。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施形態である二重注入型ＭＩＳＦＥＴの構造を示す断面図である。
【図２】（ａ）〜（ｈ）は、本発明の実施形態の二重注入型ＭＩＳＦＥＴの製造工程を示す図である。
【図３】本発明のＭＩＳＦＥＴの性能の評価のために用いたテストデバイス（ＭＩＳＦＥＴ）の構造を示す断面図である。
【図４】テストデバイスの高濃度ｐ型領域のｐ型不純物濃度をパラメータとする，２つのソース電極間の電流電圧特性を示す図である。
【図５】従来のＳｉＣ基板を用いた蓄積型ＭＩＳＦＥＴ，かつ，二重注入型ＭＩＳＦＥＴの構造を示す断面図である。
【図６】従来のＭＩＳＦＥＴの断面構造を示すＳＥＭ写真図である。
【符号の説明】
【００６６】
１    ＳｉＣ基板
２    高抵抗ＳｉＣ層
３    ｐウェル領域
４    ｐ+ コンタクト領域
５    チャネル層
５ａ  第１の半導体層
５ｂ  第２の半導体層
６    ソース領域
７    ゲート絶縁膜
８    ソース電極
９    ドレイン電極
１０  ゲート電極
【図１】
2005033030.tif 000003
【図２】
2005033030.tif 000004
【図３】
2005033030.tif 000005
【図４】
2005033030.tif 000006
【図５】
2005033030.tif 000007
【図６】
2005033030.tif 000008