(57)【要約】【課題】ＭＴＣＭＯＳフリップフロップ、ＭＴＣＭＯＳフリップフロップを含む回路、及びＭＴＣＭＯＳフリップフロップの生成方法を提供する。【解決手段】ＭＴＣＭＯＳフリップフロップは、スリープモードの間に漏れ電流経路を遮断して、出力データ信号を維持する。ＭＴＣＭＯＳフリップフロップは、データフィードバック部をさらに具備して、出力データ信号を維持する。【選択図】図５
2005318600.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号、クロック信号、及びスリープモードで活性化されるスリープ信号に応答して、内部ノードを充電または放電する第１ステージと、
前記内部ノードで発生する信号、前記クロック信号、及び前記クロック信号と前記スリープ信号との組合わせに応答して出力ノードを充電または放電し、前記出力ノードを充電または放電することにより発生する出力データ信号を保存する第２ステージと
を具備し、
前記第１または第２ステージに含まれる漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生される漏れ電流経路を遮断することを特徴とするＭＴＣＭＯＳフリップフロップ。
【請求項２】
前記第１ステージは、実電源電圧と仮想接地電圧との間に連結されることを特徴とする請求項１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項３】
前記第２ステージは、実電源電圧と実接地電圧との間に連結されることを特徴とする請求項１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項４】
前記第１ステージは、
前記スリープ信号が非活性化されるアクティブモードで前記クロック信号を遅延させ、前記スリープモードで非活性化されるクロック遅延部を具備し、
前記クロック遅延部のスリープモードでの出力信号により、前記漏れ遮断トランジスタがゲーティングされることを特徴とする請求項１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項５】
前記クロック遅延部は、前記クロック信号と前記スリープ信号とに応答し、
前記クロック遅延部は、
前記クロック信号を反転させる第１インバータと、
前記第１インバータの出力信号を反転させる第２インバータと、
前記第２インバータの出力信号及び前記スリープ信号に対してＮＯＲ演算を行うＮＯＲゲートと
を具備することを特徴とする請求項４に記載のＭＴＣＭＯＳフリップフロップ。
【請求項６】
前記第１及び第２インバータは低いしきい電圧を持つトランジスタを含み、前記ＮＯＲゲートは高いしきい電圧を持つトランジスタを含むことを特徴とする請求項５に記載のＭＴＣＭＯＳフリップフロップ。
【請求項７】
前記第１ステージは、
前記内部ノードを論理ハイレベルに充電する充電経路と、
前記内部ノードを論理ローレベルに放電する放電経路と
をさらに具備し、
前記放電経路は、前記クロック遅延部のスリープモードでの出力信号に応答して、前記放電経路を非活性化させる漏れ遮断トランジスタを含み、
前記漏れ遮断トランジスタは、低いしきい電圧を持つＮＭＯＳトランジスタを含み、前記漏れ遮断トランジスタの一端子は仮想接地電圧に連結されることを特徴とする請求項４に記載のＭＴＣＭＯＳフリップフロップ。
【請求項８】
前記充電経路は、
実電源電圧に連結されたソース、前記クロック信号に連結されたゲート、及び前記内部ノードに連結されたドレインを含む第１ ＰＭＯＳトランジスタと、
前記第１ ＰＭＯＳトランジスタと並列に連結され、前記入力データ信号に連結されたゲートを含む第２ ＰＭＯＳトランジスタと、
前記第２ ＰＭＯＳトランジスタと並列に連結され、前記クロック遅延部の出力信号に連結されたゲートを含む第３ ＰＭＯＳトランジスタと
を含み、
前記第１、第２、及び第３ ＰＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項７に記載のＭＴＣＭＯＳフリップフロップ。
【請求項９】
前記放電経路は、
前記内部ノードに連結されるドレイン、及び前記クロック信号に連結されたゲートを含む第１ ＮＭＯＳトランジスタと、
前記第１ ＮＭＯＳトランジスタと前記漏れ遮断トランジスタとの間に連結され、前記入力データ信号に連結されたゲートを含む第２ ＮＭＯＳトランジスタと
をさらに具備し、
前記第１及び第２ ＮＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項８に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１０】
前記第２ステージは、
前記出力データ信号を保存する出力ラッチ部を具備し、
前記出力ラッチ部は、クロスカップルされたインバータを含み、前記それぞれのクロスカップルされたインバータは、高いしきい電圧を持つトランジスタを含むことを特徴とする請求項４に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１１】
前記第２ステージは、
前記出力ノードを論理ハイレベルに充電する充電経路と、
前記出力ノードを論理ローレベルに放電する放電経路と
をさらに具備し、
前記充電経路は、前記内部ノードで発生する信号によりゲーティングされる第１漏れ遮断トランジスタを含み、
前記放電経路は、前記クロック遅延部のスリープモードでの出力信号に応答して、前記放電経路を非活性化させる第２漏れ遮断トランジスタを含み、
前記第１漏れ遮断トランジスタは、高いしきい電圧を持つＰＭＯＳトランジスタを含み、前記第２漏れ遮断トランジスタは、高いしきい電圧を持つＮＭＯＳトランジスタを含み、前記第１漏れ遮断トランジスタの端子は、実電源電圧及び前記出力ノードにそれぞれ連結され、前記第２漏れ遮断トランジスタの一端子は、実接地電圧に連結されることを特徴とする請求項１０に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１２】
前記放電経路は、
前記出力ノードに連結されるドレインを含み、前記クロック信号によりゲーティングされる第１ ＮＭＯＳトランジスタと、
前記第１ ＮＭＯＳトランジスタと前記第２漏れ遮断トランジスタとの間に連結され、前記内部ノードで発生する信号によりゲーティングされる第２ ＮＭＯＳトランジスタと
をさらに具備し、
前記第１及び第２ ＮＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項１１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１３】
スリープ信号が非活性化されるアクティブモードでクロック信号を遅延させ、前記スリープ信号が活性化されるスリープモードで非活性化されるクロック遅延部と、
入力データ信号、前記クロック信号、及び前記クロック遅延部の出力信号に応答して、内部ノードを充電または放電する第１ステージと、
前記内部ノードで発生する信号、前記クロック信号、及び前記クロック遅延部の出力信号に応答して出力ノードを充電または放電し、前記出力ノードを充電または放電することにより発生する出力データ信号を保存する第２ステージと
を具備し、
前記第１または第２ステージに含まれた漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生できる漏れ電流経路を遮断することを特徴とするＭＴＣＭＯＳフリップフロップ。
【請求項１４】
入力データ信号、クロック信号、及びスリープモードで活性化されるスリープ信号に応答して、内部ノードを充電または放電し、前記内部ノードで発生する信号を保存する第１ステージと、
前記内部ノードで発生した信号、前記クロック信号、前記スリープ信号、及び前記スリープ信号の反転信号に応答して、出力ノードを充電または放電し、前記出力ノードを充電または放電することにより発生する出力データ信号を保存する第２ステージと
を具備し、
前記第１または第２ステージに含まれた漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生され        る漏れ電流経路を遮断することを特徴とするＭＴＣＭＯＳフリップフロップ。
【請求項１５】
前記第１ステージは、
前記内部ノードを論理ハイレベルに充電する充電経路と、
前記内部ノードを論理ローレベルに放電する放電経路と、
前記内部ノードで発生した信号、前記クロック信号を遅延させた信号、及び前記スリープ信号に応答して、前記放電経路の活性化または非活性化を制御する制御信号を発生させる制御部と
を具備し、
前記充電経路は、前記スリープ信号の活性化に応答して前記充電経路を非活性化させる第１漏れ遮断トランジスタを含み、
前記放電経路は、前記制御信号に応答して前記放電経路を非活性化させる第２漏れ遮断トランジスタを含み、
前記第１漏れ遮断トランジスタは、低いしきい電圧を持つＰＭＯＳトランジスタを含み、前記第２漏れ遮断トランジスタは、低いしきい電圧を持つＮＭＯＳトランジスタを含み、前記第１漏れ遮断トランジスタの一端子は、実電源電圧に連結され、前記第２漏れ遮断トランジスタの一端子は、前記内部ノードに連結されることを特徴とする請求項１４に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１６】
前記第１ステージは、
前記クロック信号を遅延させるクロック遅延部と、
前記スリープ信号を反転させるインバータと、
前記内部ノードで発生する信号を保存する内部ラッチ部と
をさらに具備し、
前記クロック遅延部は、直列に連結されたインバータを含み、前記直列に連結されたインバータは、それぞれ低いしきい電圧を持つトランジスタを含み、
前記インバータは、高いしきい電圧を持つトランジスタを含み、
前記内部ラッチ部は、クロスカップルされたインバータを含み、前記クロスカップルされたインバータは、それぞれ低いしきい電圧を持つトランジスタを含むことを特徴とする請求項１５に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１７】
前記充電経路は、
前記第１漏れ遮断トランジスタと前記内部ノードとの間に連結され、前記クロック信号によりゲーティングされるＰＭＯＳトランジスタをさらに具備し、
前記ＰＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項１６に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１８】
前記放電経路は、
前記第２漏れ遮断トランジスタと仮想接地電圧との間に連結され、前記入力データ信号及び前記クロック信号によりそれぞれゲーティングされる２個のＮＭＯＳトランジスタをさらに具備し、
前記それぞれのＮＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項１７に記載のＭＴＣＭＯＳフリップフロップ。
【請求項１９】
前記制御部は、
前記内部ノードで発生する信号及び前記クロック信号を遅延させた信号に対して、ＡＮＤ演算を行うＡＮＤゲートと、
前記ＡＮＤゲートの出力信号及び前記スリープ信号に対して、ＮＯＲ演算を行って前記制御信号を発生させるＮＯＲゲートと
を具備することを特徴とする請求項１５に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２０】
前記制御部は、
前記実電源電圧が連結されたソース及び前記スリープ信号に連結されたゲートを含む第１ ＰＭＯＳトランジスタと、
前記第１ ＰＭＯＳトランジスタのドレインに連結されたソース、前記内部ノードで発生する信号に連結されたゲート、及び前記制御信号に連結されたドレインを含む第２ ＰＭＯＳトランジスタと、
前記第１ ＰＭＯＳトランジスタのドレインに連結されたソース、前記クロック信号を遅延させた信号に連結されるゲート、及び前記制御信号に連結されるドレインを含む第３ ＰＭＯＳトランジスタと、
前記第２ ＰＭＯＳトランジスタのドレインに連結されたドレイン、前記スリープ信号に連結されたゲート、及び実接地電圧に連結されたソースを含む第１ ＮＭＯＳトランジスタと、
前記第３ ＰＭＯＳトランジスタのドレインに連結されたドレイン、及び前記内部ノードで発生する信号に連結されるゲートを含む第２ ＮＭＯＳトランジスタと、
前記第２ ＮＭＯＳトランジスタのソースに連結されたドレイン、前記クロック信号を遅延させた信号に連結されたゲート、及び前記実接地電圧が連結されたソースを含む第３ ＮＭＯＳトランジスタと
を具備し、
前記第１ ＰＭＯＳトランジスタは高いしきい電圧を持ち、前記第２及び第３ ＰＭＯＳトランジスタと前記第１ないし第３ ＮＭＯＳトランジスタとは、低いしきい電圧を持つことを特徴とする請求項１５に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２１】
前記第２ステージは、
前記出力ノードを論理ハイレベルに充電する充電経路と、
前記出力ノードを論理ローレベルに放電する放電経路と、
前記出力データ信号、前記スリープ信号の反転信号、及び前記スリープ信号に応答して、前記スリープモードで、前記内部ノードで発生する信号を復元するデータフィードバック部と
を具備し、
前記充電経路は、前記スリープ信号の活性化に応答して、前記充電経路を非活性化させる第１漏れ遮断トランジスタを含み、
前記放電経路は、前記スリープ信号の反転信号の活性化に応答して、前記放電経路を非活性化させる第２漏れ遮断トランジスタを含み、
前記第１漏れ遮断トランジスタは、高いしきい電圧を持つＰＭＯＳトランジスタを含み、前記第２漏れ遮断トランジスタは、高いしきい電圧を持つＮＭＯＳトランジスタを含み、前記第１漏れ遮断トランジスタの一端子は、実電源電圧に連結され、前記第２漏れ遮断トランジスタの一端子は、実接地電圧に連結されることを特徴とする請求項１４に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２２】
前記第２ステージは、
前記出力データ信号を保存する出力ラッチ部をさらに具備し、
前記出力ラッチ部は、クロスカップルされたインバータを含み、前記クロスカップルされたインバータは、高いしきい電圧を持つトランジスタを含むことを特徴とする請求項２１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２３】
前記充電経路は、
前記第１漏れ遮断トランジスタと前記出力ノードとの間に連結され、前記内部ノードで発生する信号によりゲーティングされるＰＭＯＳトランジスタをさらに具備し、
前記ＰＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項２１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２４】
前記放電経路は、
前記出力ノードと前記第２漏れ遮断トランジスタとの間に連結され、前記クロック信号及び前記内部ノードで発生する信号により、それぞれゲーティングされる２個のＮＭＯＳトランジスタをさらに具備し、
前記それぞれのＮＭＯＳトランジスタは、低いしきい電圧を持つことを特徴とする請求項２１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２５】
前記データフィードバック部は、
前記実電源電圧に連結されたソース及び前記出力データ信号に連結されたゲートを含む第１ ＰＭＯＳトランジスタと、
前記第１ ＰＭＯＳトランジスタのドレインに連結されたソース、前記スリープ信号の反転信号に連結されたゲート、及び前記内部ノードに連結されたドレインを含む第２ ＰＭＯＳトランジスタと、
前記第２ ＰＭＯＳトランジスタのドレインに連結されたドレイン、及び前記スリープ信号に連結されたゲートを含む第１ ＮＭＯＳトランジスタと、
前記第１ ＮＭＯＳトランジスタのソースに連結されたドレイン、前記出力データ信号に連結されたゲート、及び仮想接地電圧に連結されたソースを含む第２ ＮＭＯＳトランジスタと
を具備し、
前記第１及び第２ ＰＭＯＳトランジスタと、前記第１及び第２ ＮＭＯＳトランジスタとは、それぞれ低いしきい電圧を持つことを特徴とする請求項２１に記載のＭＴＣＭＯＳフリップフロップ。
【請求項２６】
クロック信号及びスリープモードで活性化されるスリープ信号に応答して、入力データ信号をサンプリングして出力データ信号を発生させて保存するＭＴＣＭＯＳフリップフロップと、前記出力データ信号について所定の論理演算を行って、出力信号を発生させる論理回路とを含む集積回路と、
アクティブモードで活性化されるアクティブ信号に応答して、前記ＭＴＣＭＯＳフリップフロップ及び前記論理回路にそれぞれ連結された仮想接地電圧に、実接地電圧を供給するスイッチ回路と
を具備し、
前記ＭＴＣＭＯＳフリップフロップに含まれた漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生しうる漏れ電流経路を遮断することを特徴とするＭＴＣＭＯＳ回路。
【請求項２７】
前記ＭＴＣＭＯＳフリップフロップは、
前記出力データ信号を保存し、クロスカップルされたインバータを含む出力ラッチ部をさらに具備し、
前記それぞれのクロスカップルされたインバータは、高いしきい電圧を持つトランジスタを含むことを特徴とする請求項２６に記載のＭＴＣＭＯＳ回路。
【請求項２８】
前記ＭＴＣＭＯＳフリップフロップは、
前記入力データ信号の反転信号である内部データ信号を保存し、クロスカップルされたインバータを含む内部ラッチ部と、
前記内部データ信号の反転信号である出力データ信号を保存し、クロスカップルされたインバータを含む出力ラッチ部と、
前記スリープ信号に応答して活性化され、前記出力データ信号を反転させて前記内部データ信号を復元するデータフィードバック部と
をさらに具備し、
前記内部ラッチ部のクロスカップルされたインバータは、それぞれ低いしきい電圧を持つトランジスタを含み、前記出力ラッチ部のクロスカップルされたインバータは、それぞれ高いしきい電圧を持つトランジスタを含むことを特徴とする請求項２６に記載のＭＴＣＭＯＳ回路。
【請求項２９】
前記集積回路は、実電源電圧と前記仮想接地電圧との間に連結されることを特徴とする請求項２６に記載のＭＴＣＭＯＳ回路。
【請求項３０】
前記ＭＴＣＭＯＳ回路は、
前記実電源電圧と前記集積回路との間に連結されるスイッチ回路をさらに具備し、
前記スイッチ回路は、前記アクティブ信号に応答して、前記実電源電圧を前記集積回路の仮想電源電圧に供給することを特徴とする請求項２９に記載のＭＴＣＭＯＳ回路。
【請求項３１】
前記ＭＴＣＭＯＳ回路のアクティブモードからスリープモードへの転換は、前記アクティブ信号が活性化状態から非活性化状態に遷移する時点より、前記スリープ信号が第１遅延時間以前に活性化されることにより行われ、
前記ＭＴＣＭＯＳ回路のスリープモードからアクティブモードへの転換は、前記スリープ信号が活性化状態から非活性化状態に遷移する時点より、前記アクティブ信号が第２遅延時間以前に活性化されることにより行われることを特徴とすることを特徴とする請求項２６に記載のＭＴＣＭＯＳ回路。
【請求項３２】
（ａ）ＣＭＯＳフリップフロップに含まれたあらゆるＭＯＳトランジスタを、低いしきい電圧を持つＭＯＳトランジスタに変換する段階と、
（ｂ）前記ＣＭＯＳフリップフロップに含まれた出力ラッチ部のＭＯＳトランジスタを、高いしきい電圧を持つＭＯＳトランジスタに変換する段階と、
（ｃ）前記低いしきい電圧を持つＭＯＳトランジスタに連結された実接地電圧を、仮想接地電圧に変換する段階と、
（ｄ）スリープモードで発生しうる漏れ電流経路を遮断するために、前記漏れ電流経路に含まれるＭＯＳトランジスタに、前記スリープモードで活性化されるスリープ信号を提供する段階と
を具備することを特徴とするＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３３】
前記ＭＴＣＭＯＳフリップフロップの生成方法は、
（ｅ）前記スリープモードで、前記出力ラッチ部を通じて発生しうる漏れ電流経路に含まれるＭＯＳトランジスタを、高いしきい電圧を持つＭＯＳトランジスタに変換する段階をさらに具備することを特徴とする請求項３２に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３４】
前記（ｅ）段階のＭＯＳトランジスタの一端子は、
実接地電圧に連結されることを特徴とする請求項３３に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３５】
前記（ａ）段階のＣＭＯＳフリップフロップは、
ＣＭＯＳハイブリッド−ラッチフリップフロップを含むことを特徴とする請求項３４に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３６】
前記（ｄ）段階の漏れ電流経路は、
前記ＭＴＣＭＯＳフリップフロップに含まれる内部ラッチ部に連結された内部ノードを通じて発生しうることを特徴とする請求項３２に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３７】
前記ＭＴＣＭＯＳフリップフロップの生成方法は、
（ｅ）前記出力ラッチ部の出力ノードで発生する信号を利用して、前記内部ノードで発生する信号を復元するデータフィードバック部を追加する段階をさらに具備することを特徴とする請求項３６に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３８】
前記（ｅ）段階のデータフィードバック部は、
前記出力ノードで発生する信号を反転させて、前記内部ノードで発生する信号を復元することを特徴とする請求項３７に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項３９】
前記ＭＴＣＭＯＳフリップフロップの生成方法は、
（ｆ）前記スリープモードで、前記出力ラッチ部を通じて発生しうる漏れ電流経路に含まれるＭＯＳトランジスタを、高いしきい電圧を持つＭＯＳトランジスタに変換する段階をさらに具備することを特徴とする請求項３８に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項４０】
前記（ｆ）段階のＭＯＳトランジスタの一端子は、
前記実接地電圧に連結されることを特徴とする請求項３９に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【請求項４１】
前記（ａ）段階のＣＭＯＳフリップフロップは、
ＣＭＯＳセミダイナミックフリップフロップを含むことを特徴とする請求項４０に記載のＭＴＣＭＯＳフリップフロップの生成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に係り、より詳細には、ＭＴＣＭＯＳ（Multi-Threshold Voltage Vomplementary Metal semiconductor）フリップフロップ、ＭＴＣＭＯＳフリップフロップを含む回路、及びＭＴＣＭＯＳフリップフロップの生成方法に関する。
【背景技術】
【０００２】
フリップフロップは、半導体集積回路のうち、デジタル回路でデータ記憶素子として一般的に使われる。フリップフロップは、クロック信号により決定される時点で、入力信号をサンプリングして出力信号に変換させる。フリップフロップは、ＤＲＡＭ（Dynamic Random Access Memory）のような半導体メモリ装置、プロセッサー、及びコンピュータで広く使われる。
【０００３】
図１は、特許文献１に開示された従来のＣＭＯＳハイブリッド−ラッチフリップフロップの回路図である。図１を参照すれば、従来のＣＭＯＳハイブリッド−ラッチフリップフロップ１００は、ＰＭＯＳ（Positive channel Metal Oxide Semiconductor）トランジスタ１０１、１０５、１０６、１０７、ＮＭＯＳ（Negative channel Metal Oxide Semiconductor）トランジスタ１０２、１０３、１０４、１０８、１０９、１１０、３個の直列に連結されたインバータを含むクロック遅延部１２０、及びクロスカップルされた（cross-coupled）インバータを含むラッチ部１３０を含む。
【０００４】
従来のハイブリッド−ラッチフリップフロップ１００の動作は、次のように説明される。クロック信号ＣＫが論理ローレベルである時、ＰＭＯＳトランジスタ１０１はターンオンされるので、内部ノード１４０は、論理ハイレベルにプリチャージされる。この時、ＮＭＯＳトランジスタ１０４、１１０はターンオンされるが、ＮＭＯＳトランジスタ１０２、１０８はターンオフされる。したがって、出力データ信号Ｑを発生させる出力ノード１５０は、以前の値を維持する。
【０００５】
クロック信号ＣＫが論理ローレベルから論理ハイレベルに遷移する時、ＰＭＯＳトランジスタ１０１はターンオフされ、ＮＭＯＳトランジスタ１０２、１０８はターンオンされる。ＮＭＯＳトランジスタ１０４、１１０は、クロック遅延部１２０の遅延時間中にターンオン状態を維持する。入力データ信号Ｄは、前記遅延時間内でサンプリングされる。
【０００６】
もし、入力データ信号Ｄが論理ローレベルであれば、内部ノード１４０は、論理ハイレベルを維持する。それにより、出力ノード１５０は、ターンオン状態のＮＭＯＳトランジスタ１０８〜１１０を通じて論理ローレベルに放電され、ラッチ部１３０により論理ローレベルを維持する。もし、入力データ信号Ｄが論理ハイレベルであれば、内部ノード１４０は、ターンオン状態のＮＭＯＳトランジスタ１０２〜１０４を通じて論理ローレベルに放電される。それにより、出力ノード１５０は、ターンオン状態のＰＭＯＳトランジスタ１０７を通じて論理ハイレベルに充電され、ラッチ部１３０により論理ハイレベルを維持する。
【０００７】
図２は、特許文献１に開示された従来のＣＭＯＳセミダイナミックフリップフロップの回路図である。図２を参照すれば、従来のＣＭＯＳセミダイナミックフリップフロップ２００は、ＰＭＯＳトランジスタ２０１、２０５、ＮＭＯＳトランジスタ２０２、２０３、２０４、２０６、２０７、２個の直列に連結されたインバータを含むクロック遅延部２１０、ＮＡＮＤゲート２２０、内部ラッチ部２３０、及び出力ラッチ部２４０を含む。
【０００８】
従来のＣＭＯＳセミダイナミックフリップフロップ２００の動作は、次のように説明される。クロック信号ＣＫが論理ローレベルである時に、ＰＭＯＳトランジスタ２０１はターンオンされるので、内部ノード２５０は、論理ハイレベルにプリチャージされ、内部ラッチ部２３０により論理ハイレベルを維持する。この時、ＮＭＯＳトランジスタ２０６はターンオフ状態である。したがって、出力データ信号Ｑを発生させる出力ノード２６０は、以前の値を維持する。
【０００９】
もし、クロック信号ＣＫが論理ローレベルから論理ハイレベルに遷移する時、入力データ信号Ｄが論理ローレベルであれば、内部ノード２５０は、論理ハイレベルを維持するので、ＮＭＯＳトランジスタ２０６、２０７がターンオンされる。したがって、出力ノード２６０は、論理ローレベルに放電され、出力ラッチ部２４０により論理ローレベルを維持する。もし、クロック信号ＣＫが論理ローレベルから論理ハイレベルに遷移する時、入力データ信号Ｄが論理ハイレベルであれば、ＮＭＯＳトランジスタ２０３、２０４がターンオン状態であり、クロック遅延部２１０の遅延時間及びＮＡＮＤゲート２２０の遅延時間中に、ＮＭＯＳトランジスタ２０２がターンオン状態であるため、内部ノード２５０は論理ローレベルに放電される。それにより、内部ノード２５０は、内部ラッチ部２３０により論理ローレベルを維持するので、ＰＭＯＳトランジスタ２０５がターンオンされる。したがって、出力ノード２６０は論理ハイレベルに充電され、出力ラッチ部２４０により論理ハイレベルを維持する。
【００１０】
半導体装置の集積度を高めるために、低電力半導体集積回路への要求が増加しつつある。低電力半導体集積回路を具現するために、電源電圧を下降させることは効果的な方法でありうる。しかし、電源電圧を下降させることによりトランジスタの速度が遅くなる恐れがある。このような問題を解決するために、低いしきい電圧を持つＭＯＳ（Metal Oxide Semiconductor）トランジスタと、高いしきい電圧を持つＭＯＳトランジスタとを含むＭＴＣＭＯＳ回路が使われている。
【００１１】
ＭＴＣＭＯＳ回路は、供給電圧ＶＤＤまたはｇｒｏｕｎｄ（ＧＮＤ）と、論理回路との間にスイッチ回路を含む。スイッチ回路は、相対的に高いしきい電圧を持つトランジスタを含む。論理回路が動作する時（すなわち、アクティブモードである時）、スイッチ回路はターンオンされて、低いしきい電圧を持つトランジスタを含む論理回路に供給電圧ＶＤＤまたはＧＮＤを供給する。一方、論理回路が動作しない時（すなわち、スリープモードである時）、スイッチ回路はターンオフされて、論理回路に供給される電圧を遮断する。したがって、論理回路で漏れ電流が減少し、全体システムで消費電力が最小化しうる。したがって、ＭＴＣＭＯＳ技術は、アクティブモード期間よりスリープモード期間の非常に長い携帯用ＬＳＩ回路（portable Large Scale Integrated circuit）で、消費電力を減少させるに非常に有効である。しかし、従来のＭＴＣＭＯＳ技術を使用する回路がターンオフされる時（すなわち、スリープモードである時）、論理回路に含まれるフリップフロップまたはラッチに保存されたデータが損失しうる。
【００１２】
一方、図１及び図２に図示されたフリップフロップ１００、２００が、従来のＭＴＣＭＯＳ技術を使用する回路で使われる時、次のような問題が発生する。フリップフロップ１００、２００が高いしきい電圧を持つトランジスタのみを含む場合、ＭＴＣＭＯＳ回路の動作速度が減少する。それに対し、フリップフロップ１００、２００が低いしきい電圧を持つトランジスタのみを含む場合、フリップフロップ１００、２００内の漏れ電流が増加して、ＭＴＣＭＯＳ回路のスリープモードで出力データ信号Ｑを維持（ｒｅｔｅｎｔｉｏｎまたはｈｏｌｄｉｎｇ）できない。したがって、従来のフリップフロップ１００、２００は、別途の設計変更なしではＭＴＣＭＯＳ回路に使われ得ない。
【特許文献１】米国特許第６，１８１，１８０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、スリープモードで出力データ信号を維持できる高速低電力ＭＴＣＭＯＳフリップフロップを提供する。
また、本発明は、ＭＴＣＭＯＳフリップフロップを含むＭＴＣＭＯＳ回路を提供する。
また、本発明は、ＣＭＯＳフリップフロップを利用してＭＴＣＭＯＳフリップフロップを生成する方法を提供する。
【課題を解決するための手段】
【００１４】
本発明の一実施形態によるＭＴＣＭＯＳフリップフロップは、入力データ信号、クロック信号、及びスリープモードで活性化されるスリープ信号に応答して、内部ノードを充電または放電する第１ステージを具備する。前記ＭＴＣＭＯＳフリップフロップは、前記内部ノードで発生する信号、前記クロック信号、及び前記クロック信号と前記スリープ信号との組合わせに応答して出力ノードを充電または放電し、前記出力ノードを充電または放電することにより発生する出力データ信号を保存する第２ステージをさらに具備する。前記第１または第２ステージに含まれた漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生できる漏れ電流経路を遮断する。
【００１５】
本発明の他の態様によるＭＴＣＭＯＳフリップフロップは、スリープ信号が非活性化されるアクティブモードでクロック信号を遅延させ、前記スリープ信号が活性化されるスリープモードで非活性化されるクロック遅延部を具備する。前記ＭＴＣＭＯＳフリップフロップは、入力データ信号、前記クロック信号、及び前記クロック遅延部の出力信号に応答して、内部ノードを充電または放電する第１ステージをさらに具備する。また、前記ＭＴＣＭＯＳフリップフロップは、前記内部ノードで発生する信号、前記クロック信号、及び前記クロック遅延部の出力信号に応答して出力ノードを充電または放電し、前記出力ノードを充電または放電することにより発生する出力データ信号を保存する第２ステージをさらに具備する。前記第１または第２ステージは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生できる漏れ電流経路を遮断する漏れ遮断トランジスタを具備する。
【００１６】
本発明のさらに他の態様によるＭＴＣＭＯＳフリップフロップは、入力データ信号、クロック信号、及びスリープモードで活性化されるスリープ信号に応答して、内部ノードを充電または放電し、前記内部ノードで発生する信号を保存する第１ステージを具備する。前記ＭＴＣＭＯＳフリップフロップは、前記内部ノードで発生した信号、前記クロック信号、前記スリープ信号、及び前記スリープ信号の反転信号に応答して、出力ノードを充電または放電し、前記出力ノードを充電または放電することにより発生する出力データ信号を保存する第２ステージをさらに具備する。前記第１または第２ステージに含まれた漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生できる漏れ電流経路を遮断する。
【００１７】
本発明のさらに他の態様によるＭＴＣＭＯＳ回路は、集積回路を具備する。前記集積回路は、クロック信号及びスリープモードで活性化されるスリープ信号に応答して、入力データ信号をサンプリングして出力データ信号を発生させて保存するＭＴＣＭＯＳフリップフロップを具備する。前記集積回路は、前記出力データ信号について所定の論理演算を行って、出力信号を発生させる論理回路をさらに具備する。また、前記ＭＴＣＭＯＳ回路は、アクティブモードで活性化されるアクティブ信号に応答して、前記ＭＴＣＭＯＳフリップフロップ及び前記論理回路にそれぞれ連結された仮想接地電圧に、実接地電圧（real power supply voltage）を供給するスイッチ回路をさらに具備する。前記ＭＴＣＭＯＳフリップフロップに含まれた漏れ遮断トランジスタは、前記スリープ信号が活性化される時にターンオフされて、前記スリープモードで発生しうる漏れ電流経路を遮断する。
【００１８】
本発明のさらに他の態様によるＭＴＣＭＯＳフリップフロップの生成方法は、ＣＭＯＳフリップフロップに含まれたあらゆるＭＯＳトランジスタを、低いしきい電圧を持つＭＯＳトランジスタに変換する段階を具備する。前記ＭＴＣＭＯＳフリップフロップの生成方法は、前記ＣＭＯＳフリップフロップに含まれた出力ラッチ部のＭＯＳトランジスタを、高いしきい電圧を持つＭＯＳトランジスタに変換する段階をさらに具備する。前記ＭＴＣＭＯＳフリップフロップの生成方法は、前記低いしきい電圧を持つＭＯＳトランジスタに連結された実接地電圧を、仮想接地電圧に変換する段階をさらに具備する。前記ＭＴＣＭＯＳフリップフロップの生成方法は、スリープモードで発生しうる漏れ電流経路を遮断するために、前記漏れ電流経路に含まれるＭＯＳトランジスタに、前記スリープモードで活性化されるスリープ信号を提供する段階をさらに具備する。
【発明の効果】
【００１９】
本発明によるＭＴＣＭＯＳフリップフロップは、スリープモードで発生しうる漏れ電流経路を遮断できるので、出力データ信号を維持できる。また、前記ＭＴＣＭＯＳフリップフロップは、出力データ信号を維持するために使われるデータフィードバック部のような特定の回路を含む。
【００２０】
本発明によるＭＴＣＭＯＳフリップフロップは、従来のＭＴＣＭＯＳ回路に使われるバルーンフリップフロップ及びＣＰ（Complementary Pass-transistor）フリップフロップに比べて少数のトランジスタを使用する。また、本発明によるＭＴＣＭＯＳフリップフロップは、動作速度が速く、低い電力遅延積を持つ。したがって、本発明によるＭＴＣＭＯＳフリップフロップは、高速低電力ＭＴＣＭＯＳ回路に容易に使われうる。
【００２１】
本発明によるＭＴＣＭＯＳ回路は、スリープモードで保存されたデータを維持できるＭＴＣＭＯＳフリップフロップを含むので、有効な出力信号を発生できる。
本発明によるＭＴＣＭＯＳフリップフロップの生成方法は、ＣＭＯＳフリップフロップを利用して、スリープモードで出力データ信号を維持できるＭＴＣＭＯＳフリップフロップを生成できるので、ＭＴＣＭＯＳ回路の設計に容易に使われうる。
【発明を実施するための最良の形態】
【００２２】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。
以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面において、同じ参照符号は同じ部材を表す。
【００２３】
図３は、本発明の一実施形態によるＭＴＣＭＯＳフリップフロップを含む回路のブロック図である。図３を参照すると、ＭＴＣＭＯＳ回路３００は、スイッチ回路３１０及び集積回路３２０を具備する。ＭＴＣＭＯＳ回路３００は、アクティブ信号ＳＣ及びスリープ信号ＳＣＢに応答し、スリープモードとアクティブモードとの間の動作モード転換を行う。
【００２４】
スイッチ回路３１０は、少なくとも一つのＮＭＯＳトランジスタを含み、前記ＮＭＯＳトランジスタは高いしきい電圧を持つ。前記ＮＭＯＳトランジスタは、実接地電圧ＧＮＤに連結されたソースを含み、スリープトランジスタともいう。スイッチ回路３１０は、ＭＴＣＭＯＳ回路３００に含まれるＭＴＣＭＯＳフリップフロップ３３０及び論理回路３４０に連結される。
【００２５】
スイッチ回路３１０は、アクティブ信号ＳＣに応答して、実接地電圧ＧＮＤを、集積回路３２０のＭＴＣＭＯＳフリップフロップ３３０及び論理回路３４０に連結された仮想接地電圧ＶＧＮＤに連結または分離する。アクティブ信号ＳＣは、ＴＣＭＯＳ回路３００がアクティブモードである時、第１論理レベル（例えば、論理ハイレベル）に活性化され、ＭＴＣＭＯＳ回路３００がスリープモードである時、第２論理レベル（例えば、論理ローレベル）に非活性化される。
【００２６】
集積回路３２０は、電源電圧ＶＤＤと仮想接地電圧ＶＧＮＤとの間に連結されたＭＴＣＭＯＳフリップフロップ３３０及び論理回路３４０を含む。ＭＴＣＭＯＳフリップフロップ３３０及び論理回路３４０は、低いしきい電圧を持つトランジスタを含む。
ＭＴＣＭＯＳフリップフロップ３３０は、クロック信号ＣＫ及びスリープ信号ＳＣＢに応答して入力信号ＩＮをサンプリングし、出力データ信号Ｑを保存して出力する。例えば、入力信号ＩＮは入力データ信号でありうる。スリープ信号ＳＣＢは、ＭＴＣＭＯＳ回路３００がスリープモードである時、第１論理レベル（例えば、論理ハイレベル）に活性化され、ＭＴＣＭＯＳ回路３００がアクティブモードである時、第２論理レベル（例えば、論理ローレベル）に非活性化される。
【００２７】
本発明の一実施形態によれば、ＭＴＣＭＯＳフリップフロップ３３０は、漏れ遮断トランジスタを含む。前記漏れ遮断トランジスタは、スリープ信号ＳＣＢが前記第１論理レベルに活性化される度にターンオフされて、スリープモードの間に漏れ電流経路を遮断する。したがって、ＭＴＣＭＯＳフリップフロップ３３０は、スリープモードの間に出力データ信号Ｑを維持できる。
【００２８】
また、ＭＴＣＭＯＳフリップフロップ３３０は、出力データ信号Ｑを保存する出力ラッチ部を含む。前記出力ラッチ部は、高いしきい電圧を持つトランジスタを含むクロスカップルされたインバータを具備する。それにより、出力ラッチ部を通じて発生しうる漏れ電流経路が容易に遮断されるので、漏れ電流は、スリープモードの間に出力データ信号Ｑの論理レベルを変更できない。その結果、ＭＴＣＭＯＳフリップフロップ３３０は、スリープモードで出力データ信号Ｑを維持できる。前記出力ラッチ部を通じて発生しうる漏れ電流経路は、潜入漏れ電流経路ともいう。
【００２９】
本発明の他の実施形態によれば、ＭＴＣＭＯＳフリップフロップ３３０は、内部ラッチ部、出力ラッチ部、及びデータフィードバック部を具備する。前記内部ラッチ部は、前記入力データ信号の反転信号である内部データ信号を保存し、クロスカップルされたインバータを含む。前記出力ラッチ部は、前記内部データ信号の反転信号である出力データ信号Ｑを保存し、クロスカップルされたインバータを含む。前記データフィードバック部は、スリープ信号ＳＣＢに応答して活性化され、出力データ信号Ｑを反転させて前記内部データ信号を復元する。したがって、ＭＴＣＭＯＳフリップフロップ３３０は、内部ラッチ部に連結された内部ノードのフローティングを防止できるので、スリープモードで出力データ信号Ｑを維持できる。
【００３０】
前記内部ラッチ部のクロスカップルされたインバータは、低いしきい電圧を持つトランジスタを含むが、前記出力ラッチ部のクロスカップルされたインバータは、高いしきい電圧を持つトランジスタを含む。したがって、前記出力ラッチ部を通じて発生しうる漏れ電流経路が容易に遮断されうるので、漏れ電流は、スリープモードの間に出力データ信号Ｑの論理レベルを変更できない。その結果、ＭＴＣＭＯＳフリップフロップ３３０は、スリープモードで出力データ信号Ｑを維持できる。
【００３１】
論理回路３４０は、低いしきい電圧を持つトランジスタを含むラッチまたはフリップフロップを具備する。論理回路３４０は、ＭＴＣＭＯＳフリップフロップ３３０に保存された出力データ信号Ｑを受信し、出力データ信号Ｑに対して所定の論理演算を行って、出力信号ＯＵＴを発生させる。
【００３２】
図３には図示されていないが、ＭＴＣＭＯＳ回路３００は、実電源電圧ＶＤＤと集積回路３２０との間に直列に連結されたスイッチ回路をさらに具備する。前記スイッチ回路は、アクティブ信号ＳＣに応答して、実電源電圧ＶＤＤを集積回路３２０の仮想電源電圧（図示せず）に連結または分離する。
【００３３】
図４は、図３に図示されたＭＴＣＭＯＳ回路３００で、アクティブ信号ＳＣ及びスリープ信号ＳＣＢに基づいた動作モード変換を表す。図４を参照すれば、図３に図示されたＭＴＣＭＯＳ回路３００は、アクティブ信号ＳＣ及びスリープ信号ＳＣＢに応答して、アクティブモード、スリープインモード、スリープモード、ウェークアップモード、及びアクティブモードの順に動作できる。スリープインモード、スリープモード、及びウェークアップモードに対応する期間は、非活性化期間またはスリープ期間を指示する。
【００３４】
ＭＴＣＭＯＳ回路３００がアクティブモードからスリープモードに転換する過程は、次のように説明される。前記転換過程はスリープインモードを含み、スリープインモードで、アクティブ信号ＳＣとスリープ信号ＳＣＢとがそれぞれ論理ハイレベルに活性化される。スリープ信号ＳＣＢは、アクティブ信号ＳＣが論理ハイレベル（すなわち、活性化状態）から論理ローレベル（すなわち、非活性化状態）に遷移する時点より、第１遅延時間ｔＤ１以前に論理ハイレベルに遷移する。第１遅延時間ｔＤ１は、ＭＴＣＭＯＳ回路３００に含まれたＭＴＣＭＯＳフリップフロップ３３０への新たなデータの入力を遮断し、ＭＴＣＭＯＳ回路３００がスリープモードに進入する前に、ＭＴＣＭＯＳフリップフロップ３３０が出力データ信号Ｑを保存するために必要な時間である。
【００３５】
ＭＴＣＭＯＳ回路３００がスリープモードからアクティブモードに転換される過程は、次のように説明される。前記転換過程は、ウェークアップモードを含み、ウェークアップモードで、アクティブ信号ＳＣ及びスリープ信号ＳＣＢは、それぞれ論理ハイレベルに活性化される。アクティブ信号ＳＣは、スリープ信号ＳＣＢが論理ハイレベル（すなわち、活性化状態）から論理ローレベル（すなわち、非活性化状態）に遷移する時点より、第２遅延時間ｔＤ２以前に論理ハイレベルに活性化される。第２遅延時間ｔＤ２は、ＭＴＣＭＯＳフリップフロップ３３０に連結された仮想接地電圧ＶＧＮＤノードの電荷を放電させることにより、前記ノードのノイズ（またはフローティング）を除去するために必要な時間である。第２遅延時間ｔＤ２は、仮想接地電圧ＶＧＮＤに共通に連結された半導体素子（すなわち、スイッチ回路３１０、ＭＴＣＭＯＳフリップフロップ３３０、及び論理回路３４０）のＲＣ（Resistive-Capacitive）時定数を利用して計算される。
【００３６】
図５は、本発明の一実施形態によるＭＴＣＭＯＳフリップフロップの回路図である。図５に図示されたＭＴＣＭＯＳフリップフロップは、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップである。
図５を参照すれば、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ５００は、クロック遅延部５１０、第１ステージ５２０、及び第２ステージ５３０を具備する。第１ステージ５２０及び第２ステージ５３０は、それぞれフロントステージ及びバックステージともいう。クロック遅延部５１０は、第１ステージ５２０に含まれることもある。
【００３７】
クロック遅延部５１０は、クロック信号ＣＫを反転させる第１インバータ５１１、第１インバータ５１１の出力信号を反転させる第２インバータ５１２、及び第２インバータ５１２の出力信号とスリープ信号ＳＣＢとに対してＮＯＲ演算を行うＮＯＲゲート５１３を具備する。インバータ５１１、５１２は、それぞれ低いしきい電圧を持つトランジスタ（図示せず）を含む。ＮＯＲゲート５１３は、高いしきい電圧を持つトランジスタ（図示せず）を含む。
【００３８】
クロック遅延部５１０は、スリープ信号ＳＣＢが非活性化されるアクティブモードでクロック信号ＣＫを遅延させ、スリープ信号ＳＣＢが活性化されるスリープモードで非活性化される。すなわち、スリープ信号ＳＣＢが論理ローレベルに非活性化されるアクティブモードで、クロック遅延部５１０は、クロック信号ＣＫを遅延させて、反転されたクロック信号を発生させる。そして、スリープ信号ＳＣＢが論理ハイレベルに活性化されるスリープモードで、クロック遅延部５１０は、クロック信号ＣＫの論理レベルと関係なく非活性化されて、論理ローレベルの出力信号を発生させる。クロック遅延部５１０の論理ローレベルの出力信号に応答して、第１及び第２ステージ５２０、５３０にそれぞれ含まれた漏れ遮断トランジスタ５２４、５３４は、ターンオフされる。したがって、漏れ遮断トランジスタ５２４、５３４は、スリープモードで発生しうる漏れ電流経路を遮断できる。
【００３９】
第１ステージ５２０は、実電源電圧ＶＤＤと仮想接地電圧ＶＧＮＤとの間に連結される。第１ステージ５２０は、入力データ信号Ｄ、クロック信号ＣＫ、及びクロック遅延部５１０の出力信号に応答して、内部ノード５２７を充電または放電する。第１ステージ５２０は、内部ノード５２７を論理ハイレベルに充電する充電経路、及び内部ノード５２７を論理ローレベルに放電する放電経路を具備する。
【００４０】
前記充電経路は、第１、第２、及び第３ ＰＭＯＳトランジスタ５２１、５２５、５２６を具備する。それぞれの第１、第２、及び第３ ＰＭＯＳトランジスタ５２１、５２５、５２６は、低いしきい電圧を持つ。第１ ＰＭＯＳトランジスタ５２１は、実電源電圧ＶＤＤに連結されたソース、クロック信号ＣＫに連結されたゲート、及び内部ノード５２７に連結されたドレインを含む。第２ ＰＭＯＳトランジスタ５２５は、第１ ＰＭＯＳトランジスタ５２１と並列に連結され、入力データ信号Ｄに連結されたゲートを含む。第３ ＰＭＯＳトランジスタ５２６は、第２ ＰＭＯＳトランジスタ５２５と並列に連結され、クロック遅延部５１０の出力信号に連結されたゲートを含む。
【００４１】
前記放電経路は、クロック遅延部５１０のスリープモードでの出力信号に応答して、前記放電経路を非活性化させる漏れ遮断トランジスタ５２４を含む。漏れ遮断トランジスタ５２４は、低いしきい電圧を持つＮＭＯＳトランジスタを含み、漏れ遮断トランジスタ５２４の一端子は、仮想接地電圧ＶＧＮＤに連結される。漏れ遮断トランジスタ５２４は、スリープ信号ＳＣＢが活性化される時にターンオフされて、スリープモードで発生しうる漏れ電流経路を遮断する。
【００４２】
前記放電経路は、第１及び第２ ＮＭＯＳトランジスタ５２２、５２３をさらに具備する。それぞれの第１及び第２ ＮＭＯＳトランジスタ５２２、５２３は、低いしきい電圧を持つ。第１ ＮＭＯＳトランジスタ５２２は、内部ノード５２７に連結されるドレイン、及びクロック信号ＣＫに連結されたゲートを含む。第２ ＮＭＯＳトランジスタ５２３は、第１ ＮＭＯＳトランジスタ５２２と漏れ遮断トランジスタ５２４との間に連結され、入力データ信号Ｄに連結されたゲートを含む。
【００４３】
第２ステージ５３０は、実電源電圧ＶＤＤと実接地電圧ＧＮＤとの間に連結される。第２ステージ５３０は、内部ノード５２７で発生する信号、クロック信号ＣＫ、及びクロック遅延部５１０の出力信号に応答して、出力ノード５３５を充電または放電し、出力ノード５３５の充電または放電により発生する出力データ信号Ｑを保存する。
【００４４】
第２ステージ５３０は、出力データ信号Ｑを保存する出力ラッチ部５４０を具備する。出力ラッチ部５４０は、クロスカップルされたインバータ５４１、５４２を含む。前記それぞれのクロスカップルされたインバータ５４１、５４２に含まれたトランジスタ（図示せず）は、スリープモードで発生しうる漏れ電流経路を遮断するために、高いしきい電圧を持つ。第２ステージ５３０は、出力ノード５３５を論理ハイレベルに充電する充電経路、及び出力ノード５３５を論理ローレベルに放電する放電経路をさらに具備する。
【００４５】
前記充電経路は、内部ノード５２７で発生する信号によりゲーティングされる第１漏れ遮断トランジスタ５３１を含む。第１漏れ遮断トランジスタ５３１は、高いしきい電圧を持つＰＭＯＳトランジスタを含む。第１漏れ遮断トランジスタ５３１の端子は、実電源電圧ＶＤＤ及び出力ノード５３５にそれぞれ連結される。第１漏れ遮断トランジスタ５３１は、スリープモードでターンオフされて、スリープモードで発生しうる漏れ電流経路を遮断する。
【００４６】
前記放電経路は、クロック遅延部５１０のスリープモードでの出力信号に応答して、前記放電経路を非活性化させる（すなわち、遮断させる）第２漏れ遮断トランジスタ５３４を具備する。第２漏れ遮断トランジスタ５３４は、高いしきい電圧を持つＮＭＯＳトランジスタを含む。第２漏れ遮断トランジスタ５３４の一端子は、実接地電圧ＧＮＤに連結される。第２漏れ遮断トランジスタ５３４は、スリープ信号ＳＣＢが活性化される時にターンオフされて、スリープモードで発生しうる漏れ電流経路を遮断する。
【００４７】
前記放電経路は、第１及び第２ ＮＭＯＳトランジスタ５３２、５３３をさらに具備する。第１ ＮＭＯＳトランジスタ５３２は、出力ノード５３５に連結されたドレインを含み、クロック信号ＣＫによりゲーティングされる。第２ ＮＭＯＳトランジスタ５３３は、第１ ＮＭＯＳトランジスタ５３２と第２漏れ遮断トランジスタ５３４との間に連結され、内部ノード５２７で発生する信号によりゲーティングされる。第１及び第２ ＮＭＯＳトランジスタ５３２、５３３は、低いしきい電圧を持つ。
【００４８】
図５には、スリープモードの間に遮断されうる漏れ電流経路の一例が、ＬＣＰ１で図示されている。ＬＣＰ１は、出力データ信号Ｑが論理ハイレベルである時、実電源電圧ＶＤＤからインバータ５４２に含まれるＰＭＯＳトランジスタ（図示せず）及びＮＭＯＳトランジスタ５３２〜５３４を通じて、実接地電圧ＧＮＤに連結される潜入漏れ電流経路である。前記潜入漏れ電流経路ＬＣＰ１は、スリープモードでターンオフされる第２漏れ遮断トランジスタ５３４により遮断されうる。
【００４９】
前述したように、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ５００は、スリープモードでの出力データ信号Ｑを維持するために、クロック遅延部５１０を、スリープ信号ＳＣＢを利用して非活性化させて、漏れ電流経路を遮断する。また、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ５００は、高いしきい電圧を持つ漏れ遮断トランジスタ５３１、５３４を含んで、漏れ電流経路をさらに確実に遮断できる。したがって、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ５００は、スリープモードで出力データ信号Ｑを維持できる。
【００５０】
ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ５００のアクティブモードでの動作説明は、図１に図示されたＣＭＯＳハイブリッド−ラッチフリップフロップについての動作説明と類似しているので、それについての説明は省略する。
図６は、本発明の他の実施形態によるＭＴＣＭＯＳフリップフロップの回路図である。図６に図示されたＭＴＣＭＯＳフリップフロップは、ＭＴＣＭＯＳセミダイナミックフリップフロップである。図６を参照すれば、ＭＴＣＭＯＳセミダイナミックフリップフロップ６００は、第１ステージ６１０及び第２ステージ６６０を具備する。第１ステージ６１０及び第２ステージ６６０は、それぞれフロントステージ及びバックステージともいう。
【００５１】
第１ステージ６１０は、入力データ信号Ｄ、クロック信号ＣＫ、及びスリープモードで活性化されるスリープ信号ＳＣＢに応答して、内部ノード６０６を充電または放電し、内部ノード６０６で発生する内部データ信号Ｑｍを保存する。第１ステージ６１０は、内部ノード６０６を論理ハイレベルに充電する充電経路、内部ノード６０６を論理ローレベルに放電する放電経路、及び制御部６３０を具備する。
【００５２】
前記充電経路は、スリープ信号ＳＣＢの活性化に応答して、前記充電経路を非活性化させる（すなわち、遮断させる）第１漏れ遮断トランジスタ６０１を含む。第１漏れ遮断トランジスタ６０１は、低いしきい電圧を持つＰＭＯＳトランジスタを含む。第１漏れ遮断トランジスタ６０１の一端子は、実電源電圧ＶＤＤに連結される。第１漏れ遮断トランジスタ６０１は、スリープ信号ＳＣＢが活性化される時にターンオフされて、スリープモードで発生しうる漏れ電流経路を遮断する。前記充電経路は、第１漏れ遮断トランジスタ６０１と内部ノード６０６との間に連結され、クロック信号ＣＫによりゲーティングされるＰＭＯＳトランジスタ６０２をさらに具備する。ＰＭＯＳトランジスタ６０２は、低いしきい電圧を持つ。
【００５３】
制御部６３０は、内部データ信号Ｑｍ、遅延されたクロック信号ＣＫＤ、及びスリープ信号ＳＣＢに応答して、前記放電経路の活性化または非活性化を制御する制御信号Ｓを発生させる。制御部６３０は、ＡＮＤゲート及びＮＯＲゲートを具備する。前記ＡＮＤゲートは、内部データ信号Ｑｍ及び遅延されたクロック信号ＣＫＤに対してＡＮＤ演算を行う。前記ＮＯＲゲートは、前記ＡＮＤゲートの出力信号及びスリープ信号ＳＣＢに対してＮＯＲ演算を行って、制御信号Ｓを発生させる。
【００５４】
前記放電経路は、制御信号Ｓに応答して前記放電経路を非活性化させる第２漏れ遮断トランジスタ６０３を含む。第２漏れ遮断トランジスタ６０３は、低いしきい電圧を持つＮＭＯＳトランジスタを含む。第２漏れ遮断トランジスタ６０３の一端子は、内部ノード６０６に連結される。スリープモードで、制御部６３０のＮＯＲゲートは、論理ハイレベルに活性化されたスリープ信号ＳＣＢに応答して、論理ローレベルの制御信号Ｓを出力するので、第２漏れ遮断トランジスタ６０３はターンオフされる。したがって、スリープモードで発生しうる漏れ電流経路が遮断されるので、内部データ信号Ｑｍが内部ラッチ部６５０により維持される。その結果、出力データ信号Ｑが維持されうる。
【００５５】
前記放電経路は、第２漏れ遮断トランジスタ６０３と仮想接地電圧ＶＧＮＤとの間に連結され、入力データ信号Ｄ及びクロック信号ＣＫによりそれぞれゲーティングされるＮＭＯＳトランジスタ６０４、６０５をさらに具備する。それぞれのＮＭＯＳトランジスタ６０４、６０５は低いしきい電圧を持つ。
【００５６】
第１ステージ６１０は、クロック遅延部６２０、インバータ６４０、及び内部ラッチ部６５０をさらに具備する。クロック遅延部６２０は、直列に連結されたインバータを含む。前記それぞれのインバータは、低いしきい電圧を持つトランジスタ（図示せず）を含む。クロック遅延部６２０は、クロック信号ＣＫを遅延させて、遅延されたクロック信号ＣＫＤを発生させる。インバータ６４０は、スリープ信号ＳＣＢを反転させる。インバータ６４０は、高いしきい電圧を持つトランジスタ（図示せず）を含む。内部ラッチ部６５０は、内部データ信号Ｑｍを保存する。内部ラッチ部６５０は、クロスカップルされたインバータを含み、前記クロスカップルされたインバータは、低いしきい電圧を持つトランジスタ（図示せず）を含む。
【００５７】
第２ステージ６６０は、内部データ信号Ｑｍ、クロック信号ＣＫ、スリープ信号ＳＣＢ、及びスリープ信号ＳＣＢの反転信号に応答して、出力ノード６６６を充電または放電し、出力ノード６６６で発生する出力データ信号Ｑを保存する。第２ステージ６６０は、出力ノード６６６を論理ハイレベルに充電する充電経路、出力ノード６６６を論理ローレベルに放電する放電経路、及びデータフィードバック部６８０を具備する。
【００５８】
前記充電経路は、スリープ信号ＳＣＢの活性化に応答して、前記充電経路を非活性化させる（すなわち、遮断させる）第１漏れ遮断トランジスタ６６１を含む。第１漏れ遮断トランジスタ６６１は、高いしきい電圧を持つＰＭＯＳトランジスタを含む。第１漏れ遮断トランジスタ６６１の一端子は、実電源電圧ＶＤＤに連結される。第１漏れ遮断トランジスタ６６１は、スリープモードで論理ハイレベルに活性化されたスリープ信号ＳＣＢに応答してターンオフされ、スリープモードで発生しうる漏れ電流経路を遮断する。前記充電経路は、第１漏れ遮断トランジスタ６６１と出力ノード６６６との間に連結され、内部データ信号ＱｍによりゲーティングされるＰＭＯＳトランジスタ６６２をさらに具備する。ＰＭＯＳトランジスタ６６２は、低いしきい電圧を持つ。
【００５９】
前記放電経路は、スリープ信号ＳＣＢの反転信号の活性化に応答して、前記放電経路を非活性化させる（すなわち、遮断させる）第２漏れ遮断トランジスタ６６５を含む。第２漏れ遮断トランジスタ６６５は、高いしきい電圧を持つＮＭＯＳトランジスタを含む。第２漏れ遮断トランジスタ６６５の一端子は、実接地電圧ＧＮＤに連結される。第２漏れ遮断トランジスタ６６５は、論理ハイレベルに活性化されたスリープ信号ＳＣＢを反転させるインバータ６４０の出力信号に応答してターンオフされ、スリープモードで発生しうる漏れ電流経路を遮断する。
【００６０】
前記放電経路は、出力ノード６６６と第２漏れ遮断トランジスタ６６５との間に連結され、クロック信号ＣＫ及び内部データ信号ＱｍによりそれぞれゲーティングされるＮＭＯＳトランジスタ６６３、６６４をさらに具備する。それぞれのＮＭＯＳトランジスタ６６３、６６４は、低いしきい電圧を持つ。
【００６１】
データフィードバック部６８０は、第１ ＰＭＯＳトランジスタ６８１、第２ ＰＭＯＳトランジスタ６８２、第１ ＮＭＯＳトランジスタ６８３、及び第２ ＮＭＯＳトランジスタ６８４を具備する。第１ ＰＭＯＳトランジスタ６８１は、実電源電圧ＶＤＤに連結されたソース、及び出力ノード６６６に保存された信号Ｑに連結されたゲートを含む。第２ ＰＭＯＳトランジスタ６８２は、第１ ＰＭＯＳトランジスタ６８１のドレインに連結されたソース、スリープ信号ＳＣＢの反転信号に連結されたゲート、及び内部ノード６０６に連結されたドレインを含む。第１ ＮＭＯＳトランジスタ６８３は、第２ ＰＭＯＳトランジスタ６８２のドレインに連結されたドレイン、及びスリープ信号ＳＣＢに連結されたゲートを含む。第２ ＮＭＯＳトランジスタ６８４は、第１ ＮＭＯＳトランジスタ６８３のソースに連結されたドレイン、出力データ信号Ｑに連結されたゲート、及び仮想接地電圧ＶＧＮＤに連結されたソースを含む。
【００６２】
スリープモードで、データフィードバック部６８０は、出力データ信号Ｑ、スリープ信号ＳＣＢの反転信号、及びスリープ信号ＳＣＢに応答して、内部データ信号Ｑｍを復元する。すなわち、スリープモードで、第２ ＰＭＯＳトランジスタ６８２及び第１ ＮＭＯＳトランジスタ６８３はターンオンされるので、データフィードバック部６８０の第１ ＰＭＯＳトランジスタ６８１及び第２ ＮＭＯＳトランジスタ６８４は、出力データ信号Ｑを反転させて内部ノード６０６に提供する。したがって、データフィードバック部６８０は、スリープモードでフローティングされうる内部ノード６０６の論理レベルを復元して、スリープモードからアクティブモードに転換する時に発生しうる内部ノード６０６でのデータの論理レベル変化を防止する。一方、アクティブモードで、第２ ＰＭＯＳトランジスタ６８２及び第１ ＮＭＯＳトランジスタ６８３は、論理ローレベルのスリープ信号ＳＣＢに応答してターンオフされるので、データフィードバック部６８０は動作しない。
【００６３】
第２ステージ６６０は、出力ノード６６６で発生する出力データ信号Ｑを保存する出力ラッチ部６７０をさらに具備する。出力ラッチ部６７０は、クロスカップルされたインバータ６７１、６７２を含む。前記クロスカップルされたインバータ６７１、６７２は、スリープモードで発生しうる漏れ電流経路を遮断するために、高いしきい電圧を持つトランジスタ（図示せず）を含む。
【００６４】
図６には、スリープモードの間に遮断されうる漏れ電流経路の一例が、ＬＣＰ２で図示されている。ＬＣＰ２は、出力データ信号Ｑが論理ハイレベルである時、実電源電圧ＶＤＤから、インバータ６７２に含まれるＰＭＯＳトランジスタ（図示せず）及びＮＭＯＳトランジスタ（６６３〜６６５）を通じて、実接地電圧ＧＮＤに連結される潜入漏れ電流経路である。前記潜入漏れ電流経路ＬＣＰ２は、第２漏れ遮断トランジスタ６６５により容易に遮断されうる。
【００６５】
前述したように、ＭＴＣＭＯＳセミダイナミックフリップフロップ６００は、スリープモードで出力データ信号Ｑを維持するために、スリープ信号ＳＣＢを利用して、漏れ遮断トランジスタ６０１、６０３、６６１、６６５をターンオフさせ、スリープモードで発生しうる漏れ電流経路を遮断する。また、ＭＴＣＭＯＳセミダイナミックフリップフロップ６００は、高いしきい電圧を持つ漏れ遮断トランジスタ６６１、６６５を含むことにより、スリープモードで発生しうる漏れ電流経路をさらに確実に遮断して、出力データ信号Ｑを維持できる。また、ＭＴＣＭＯＳセミダイナミックフリップフロップ６００は、内部データ信号Ｑｍを復元するデータフィードバック部６８０を含むので、スリープモードからアクティブモードに転換される時、出力データ信号Ｑを維持できる
【００６６】
ＭＴＣＭＯＳセミダイナミックフリップフロップ６００のアクティブモードでの動作説明は、図２に図示されたＣＭＯＳフリップフロップ２００についての動作説明と類似しているので、それについての説明は省略する。
【００６７】
図７は、一実施形態による図６に図示された制御部６３０の回路図である。図７を参照すれば、制御部６３０は、ＰＭＯＳトランジスタ６３１、６３２、６３３及びＮＭＯＳトランジスタ６３４、６３５、６３６を具備する。第１ ＰＭＯＳトランジスタ６３１は、高いしきい電圧を持ち、それぞれのＭＯＳトランジスタ６３２〜６３６は、低いしきい電圧を持つ。
【００６８】
第１ ＰＭＯＳトランジスタ６３１は、実電源電圧ＶＤＤが連結されたソース及びスリープ信号ＳＣＢに連結されたゲートを含む。第２ ＰＭＯＳトランジスタ６３２は、第１ ＰＭＯＳトランジスタ６３１のドレインに連結されたソース、内部データ信号Ｑｍに連結されたゲート、及び制御信号Ｓに連結されたドレインを含む。第３ ＰＭＯＳトランジスタ６３３は、第１ ＰＭＯＳトランジスタ６３１のドレインに連結されたソース、遅延されたクロック信号ＣＫＤに連結されたゲート、及び制御信号Ｓに連結されたドレインを含む。
【００６９】
第１ ＮＭＯＳトランジスタ６３４は、第２ ＰＭＯＳトランジスタ６３２のドレインに連結されたドレイン、スリープ信号ＳＣＢに連結されたゲート、及び実接地電圧ＧＮＤに連結されたソースを含む。第２ ＮＭＯＳトランジスタ６３５は、第３ ＰＭＯＳトランジスタ６３３のドレインに連結されたドレイン、及び内部データ信号Ｑｍに連結されたゲートを含む。第３ ＮＭＯＳトランジスタ６３６は、第２ ＮＭＯＳトランジスタ６３５のソースに連結されたドレイン、遅延されたクロック信号ＣＫＤに連結されたゲート、及び実接地電圧ＧＮＤに連結されたソースを含む。
【００７０】
スリープモードで、制御部６３０は、論理ハイレベルに活性化されたスリープ信号ＳＣＢに応答して、論理ローレベルの制御信号Ｓを発生させる。アクティブモードで、制御部６３０は、論理ローレベルのスリープ信号ＳＣＢ、内部データ信号Ｑｍ、及び遅延されたクロック信号ＣＫＤに応答して、論理ローレベルまたは論理ハイレベルの制御信号Ｓを発生させる。
【００７１】
図８は、本発明の一実施形態によるＣＭＯＳフリップフロップを利用して、ＭＴＣＭＯＳフリップフロップを生成する方法を表すフローチャートである。さらに詳細には、図８は、ＣＭＯＳハイブリッド−ラッチフリップフロップから、ＭＴＣＭＯＳハイブリッドラッチフリップフロップを生成する方法を表すフローチャートである。
【００７２】
段階Ｓ１０５で、ＣＭＯＳハイブリッド−ラッチフリップフロップに含まれたあらゆるＭＯＳトランジスタが、低いしきい電圧を持つＭＯＳトランジスタに変換される。段階Ｓ１１０で、ＣＭＯＳハイブリッド−ラッチフリップフロップに含まれた出力ラッチ部のＭＯＳトランジスタは、高いしきい電圧を持つＭＯＳトランジスタに変換される。より詳細には、出力ラッチ部のクロスカップルされたインバータに含まれたＭＯＳトランジスタは、高いしきい電圧を持つＭＯＳトランジスタに変換される。段階Ｓ１１５で、前記低いしきい電圧を持つＭＯＳトランジスタに連結された実接地電圧ＧＮＤは、仮想接地電圧ＶＧＮＤに変換される。
【００７３】
段階Ｓ１２０で、スリープモードで発生しうる漏れ電流経路を遮断するために、前記スリープモードで活性化されるスリープ信号が、前記漏れ電流経路に含まれるＭＯＳトランジスタに提供される。段階Ｓ１２５で、前記スリープモードで、前記出力ラッチ部を通じて発生しうる漏れ電流経路に含まれるＭＯＳトランジスタが、高いしきい電圧を持つＭＯＳトランジスタに変換される。前記高いしきい電圧を持つＭＯＳトランジスタの一端子は、実接地電圧ＧＮＤに連結される。段階Ｓ１２５では、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップに含まれた潜入漏れ電流経路をさらに確実に遮断して、出力ラッチ部に保存された出力データ信号を維持できる。
【００７４】
前述したＣＭＯＳハイブリッド−ラッチフリップフロップから、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップを生成する方法は、半導体集積回路の設計手段であるスケマティックツールに容易に使われうる。
【００７５】
図９は、本発明の他の実施形態によるＣＭＯＳフリップフロップを利用して、ＭＴＣＭＯＳフリップフロップを生成する方法を表すフローチャートである。さらに詳細には、図９は、ＣＭＯＳセミダイナミックフリップフロップから、ＭＴＣＭＯＳセミダイナミックフリップフロップを生成する方法を表す。
【００７６】
段階Ｓ２０５で、ＣＭＯＳセミダイナミックフリップフロップに含まれたあらゆるＭＯＳトランジスタは、低いしきい電圧を持つＭＯＳトランジスタに変換される。段階Ｓ２１０で、ＣＭＯＳセミダイナミックフリップフロップに含まれた出力ラッチ部のＭＯＳトランジスタは、高いしきい電圧を持つＭＯＳトランジスタに変換される。さらに詳細には、出力ラッチ部のクロスカップルされたインバータに含まれたＭＯＳトランジスタは、高いしきい電圧を持つＭＯＳトランジスタに変換される。段階Ｓ２１５で、前記低いしきい電圧を持つＭＯＳトランジスタに連結された実接地電圧ＧＮＤが、仮想接地電圧ＶＧＮＤに変換される。段階Ｓ２２０で、スリープモードで発生しうる漏れ電流経路を遮断するために、前記スリープモードで活性化されるスリープ信号が、前記漏れ電流経路に含まれるＭＯＳトランジスタに提供される。
【００７７】
段階Ｓ２２５で、データフィードバック部のような特定の回路が追加される。前記データフィードバック部は、前記出力ラッチ部に連結された出力ノードに保存された信号を利用して、内部ラッチ部に保存された信号を復元する。前記データフィードバック部は、出力ノードに保存された信号を反転させて、前記内部ノードに保存された信号を復元することが望ましい。したがって、前記データフィードバック部は、スリープモードで発生しうる漏れ電流経路に含まれる内部ノードのフローティングを防止できる。
【００７８】
段階Ｓ２３０で、スリープモードで、前記出力ラッチ部を通じて発生しうる漏れ電流経路に含まれるＭＯＳトランジスタが、高いしきい電圧を持つＭＯＳトランジスタに変換される。前記高いしきい電圧を持つＭＯＳトランジスタの一端子は、実接地電圧ＧＮＤに連結される。段階Ｓ２３０は、ＭＴＣＭＯＳセミダイナミックフリップフロップに含まれた潜入漏れ電流経路をさらに確実に遮断して、出力ラッチ部に保存された出力データ信号を維持できる。
【００７９】
前述したＣＭＯＳセミダイナミックフリップフロップから、ＭＴＣＭＯＳセミダイナミックフリップフロップを生成する方法は、半導体集積回路の設計手段のスケマティックツールに使われうる。
ＣＭＯＳハイブリッド−ラッチフリップフロップ及びＣＭＯＳセミダイナミックフリップフロップから、ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ及びＭＴＣＭＯＳセミダイナミックフリップフロップを生成する方法が、図８及び図９を参照して説明された。したがって、当業者ならば、本発明によるＭＴＣＭＯＳフリップフロップの生成方法が、他の種類のＣＭＯＳフリップフロップに容易に適用されうるということを理解できる。
【００８０】
以上のように図面及び明細書で最適の実施形態が開示された。ここで、特定の用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これより多様な変形及び均等な他の実施形態が可能であるという点を理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００８１】
本発明によるＭＴＣＭＯＳフリップフロップは、高速低電力ＭＴＣＭＯＳ回路に容易に使われうる。本発明によるＭＴＣＭＯＳフリップフロップの生成方法は、ＭＴＣＭＯＳ回路の設計に容易に使われうる。
【図面の簡単な説明】
【００８２】
【図１】従来のＣＭＯＳハイブリッド−ラッチフリップフロップの回路図である。
【図２】従来のＣＭＯＳセミダイナミックフリップフロップの回路図である。
【図３】本発明の一実施形態によるＭＴＣＭＯＳフリップフロップを含む回路のブロック図である。
【図４】図３に図示されたＭＴＣＭＯＳ回路で、アクティブ信号及びスリープ信号に基づいた動作モード変換を示す図である。
【図５】本発明の一実施形態によるＭＴＣＭＯＳフリップフロップの回路図である。
【図６】本発明の他の実施形態によるＭＴＣＭＯＳフリップフロップの回路図である。
【図７】図６に図示された制御部の回路図である。
【図８】本発明の一実施形態によるＣＭＯＳフリップフロップを利用して、ＭＴＣＭＯＳフリップフロップを生成する方法を示すフローチャートである。
【図９】本発明の他の実施形態によるＣＭＯＳフリップフロップを利用して、ＭＴＣＭＯＳフリップフロップを生成する方法を示すフローチャートである。
【符号の説明】
【００８３】
５００…ＭＴＣＭＯＳハイブリッド−ラッチフリップフロップ
５１０…クロック遅延部
５１１…第１インバータ
５１２…第２インバータ
５１３…ＮＯＲゲート
５２０…第１ステージ
５２１…第１ ＰＭＯＳトランジスタ
５２２…第１ ＮＭＯＳトランジスタ
５２３…第２ ＮＭＯＳトランジスタ
５２４…第１漏れ遮断トランジスタ
５２５…第２ ＰＭＯＳトランジスタ
５２６…第３ ＰＭＯＳトランジスタ
５２７…内部ノード
５３０…第２ステージ
５３１…第１漏れ遮断トランジスタ
５３２…第１ ＮＭＯＳトランジスタ
５３３…第２ ＮＭＯＳトランジスタ
５３４…第２漏れ遮断トランジスタ
５３５…出力ノード
５４０…出力ラッチ部
５４１，５４２…インバータ
【図１】
2005318600.tif 000003
【図２】
2005318600.tif 000004
【図３】
2005318600.tif 000005
【図４】
2005318600.tif 000006
【図５】
2005318600.tif 000007
【図６】
2005318600.tif 000008
【図７】
2005318600.tif 000009
【図８】
2005318600.tif 000010
【図９】
2005318600.tif 000011