(57)【要約】【課題】  １対の部分が互いに平行移動可能な構造を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。【解決手段】  基板１上のプレート５００にヒンジ３１０を介して矩形のプレート５１０が連結され、プレート５１０にヒンジ３２０を介して矩形のプレート５２０が連結され、プレート５２０にヒンジ３３０を介して矩形のプレート５３０が連結されている。プレート５００上に矩形の静電板２２２が設けられ、プレート５３０上に矩形の静電板１２２が設けられている。ヒンジ３１０，３２０，３３０は谷状に折曲される。静電板１２２と静電板２２２との間に電圧が印加されると、静電板１２２と静電板２２２との間に静電力が作用し、プレート５３０がプレート５００に対して平行移動する。【選択図】        図１
2005161463.tif 000002
【特許請求の範囲】
【請求項１】
隣接する第１の領域および第２の領域を有する基板と、
前記基板上に設けられた積層構造とを備え、
前記積層構造は、第１の層、第２の層および第３の層を順に含み、
前記第２の層は、異なる格子定数を有する複数の半導体層を含み、
前記第１の領域と前記第２の領域との境界部に第１の折線が形成され、前記第２の領域に複数の折線が形成され、
前記第１の領域および前記第２の領域にそれぞれ第１および第２の対向電極が設けられ、
前記第１の折線を除く部分で前記第２の領域を取り囲むように前記第３の層、前記第２の層および前記第１の層が除去され、前記第２の領域における前記第１の層が選択的に除去されることにより、前記第２の領域における前記第２の層および前記第３の層の部分が前記基板から離間し、
前記第２の層に起因する歪により前記第２の層が前記第１の折線および前記複数の第２の折線で谷状または山状に折曲され、前記第１の対向電極と前記第２の対向電極とが平行移動可能に対向することを特徴とする半導体装置。
【請求項２】
前記第１の折線と前記複数の第２の折線とは互いに略平行に設けられ、前記第１の対向電極と前記第２の対向電極とが前記第１の折線および前記複数の第２の折線に対して略垂直な方向に平行移動可能に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記複数の第２の折線のうち少なくとも１つは、前記第１の折線に対して略垂直に設けられ、
前記第２の領域の一部は前記基板に対して略垂直に起立し、前記第２の対向電極は、前記基板に対して略垂直な軸を中心とする円周方向に回動可能かつ前記第１の対向電極に対して平行移動可能に設けられたことを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第１の折線および前記複数の第２の折線において少なくとも前記第３の層が除去されることにより前記第２の層が前記第１の折線および前記複数の第２の折線で谷状または山状に折曲されることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記第２の層は、第１の格子定数を有する第１の半導体層と、前記第１の格子定数よりも小さい第２の格子定数を有する第２の半導体層とを含み、
前記第１の折線および前記複数の第２の折線で前記第２の層が谷状に折曲されるように前記第１の折線および前記複数の第２の折線の前記第３の層が除去されたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項６】
前記第２の層は、第１の格子定数を有する第１の半導体層と、前記第１の格子定数よりも小さい第２の格子定数を有する第２の半導体層と、前記第２の格子定数よりも大きい第３の格子定数を有する第３の半導体層とを含み、
前記複数の第２の折線のうち少なくとも１つの第２の折線で前記第２の層が山状に折曲されるように前記少なくとも１つの第２の折線の前記第３の層が除去され、前記第１の折線および前記複数の第２の折線のうち他の第２の折線で前記第２の層が谷状に折曲されるように前記第１の折線および前記他の第２の折線の前記第３の層および前記第３の半導体層が除去されたことを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【請求項７】
隣接する第１の領域および第２の領域を有する基板上に第１の層を形成するステップと、
前記第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成するステップと、
前記第２の層上に第３の層を形成するステップと、
前記第１の領域と前記第２の領域との境界部に第１の折線を形成し、前記第２の領域に複数の折線を形成するステップと、
前記第１の領域および前記第２の領域にそれぞれ第１および第２の対向電極を設けるステップと、
前記第１の折線を除く部分で前記第２の領域を取り囲むように前記第３の層、前記第２の層および前記第１の層を除去するステップと、
前記第２の領域における前記第１の層を選択的に除去することにより、前記第２の領域における前記第２の層および前記第３の層の部分を前記基板から離間させ、前記第２の層に起因する歪により前記第２の層を前記第１の折線および前記複数の第２の折線で谷状または山状に折曲し、前記第１の対向電極と前記第２の対向電極とを平行移動可能に対向させるステップとを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、起立構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
起立構造を有するマイクロ光学ベンチが、シリコンを用いたＭＥＭＳ（マイクロエレクトロ・メカニカル・システム）技術により実現されている。このＭＥＭＳ技術を用いて、例えば、レーザ走査ディスプレイのための共振マイクロスキャナ、可動マイクロ反射器、半導体レーザの外部共振器のための走査マイクロミラー等を作製することが報告されている。
【０００３】
この従来のＭＥＭＳ技術では、積層された半導体層の一部をエッチングにより剥離させた後、剥離した部分をスライドさせて起立させるとともにヒンジで接合することにより、起立構造を形成している。この起立構造を用いて基板上に所定の角度で起立したミラーが構成される。このようなミラーは、くし型ドライバ(comb driver)またはスライディング機構により操作される。
【０００４】
しかしながら、従来のＭＥＭＳ技術を用いて半導体により起立構造を作製する場合、剥離した半導体層をスライドさせる際に磨耗が生じる。また、半導体層を所定の位置まで正確にスライドさせることは困難である。そのため、起立構造を構成する各部材の角度および位置を正確に制御することが困難であるとともに、作業性が悪い。
【０００５】
一方、本発明者らは、格子定数の異なる複数の半導体層の積層構造を用いて起立構造を有する半導体装置を製造する方法を提案している（特許文献１参照）。
【特許文献１】特開２００１−２６００９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の半導体装置およびその製造方法によれば、起立構造を構成する各部材の角度および位置を正確に制御することができる。
【０００７】
そこで、この方法を用いて光学スキャナ、アクチュエータ等の種々の装置に応用可能な半導体装置を容易に作製することが望まれる。特に、１対の部分が互いに平行移動可能な構造を容易に作製することが望まれる。
【０００８】
本発明の目的は、１対の部分が互いに平行移動可能な構造を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
第１の発明に係る半導体装置は、隣接する第１の領域および第２の領域を有する基板と、基板上に設けられた積層構造とを備え、積層構造は、第１の層、第２の層および第３の層を順に含み、第２の層は、異なる格子定数を有する複数の半導体層を含み、第１の領域と第２の領域との境界部に第１の折線が形成され、第２の領域に複数の折線が形成され、第１の領域および第２の領域にそれぞれ第１および第２の対向電極が設けられ、第１の折線を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層が除去され、第２の領域における第１の層が選択的に除去されることにより、第２の領域における第２の層および第３の層の部分が基板から離間し、第２の層に起因する歪により第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲され、第１の対向電極と第２の対向電極とが平行移動可能に対向するものである。
【００１０】
本発明に係る半導体装置においては、第１の折線を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層が除去され、第２の領域における第１の層が選択的に除去される。それにより、第２の領域における第２の層および第３の層の部分が基板から離間する。また、第２の層に起因する歪により第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲される。それにより、第１の対向電極と第２の対向電極とが平行移動可能に対向する。
【００１１】
この場合、第１の対向電極と第２の対向電極との間に電圧を印加することにより、第１の対向電極と第２の対向電極との間に静電力が働く。それにより、第１の対向電極と第２の対向電極とを平行移動させ、第２の領域の各部分を移動させることが可能となる。
【００１２】
また、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲されるので、手動組み立てまたは複雑な組み立て機構を必要とすることなく第１の対向電極と第２の対向電極とが平行移動可能な構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【００１３】
第１の折線と複数の第２の折線とは互いに略平行に設けられ、第１の対向電極と第２の対向電極とが第１の折線および複数の第２の折線に対して略垂直な方向に平行移動可能に設けられてもよい。
【００１４】
この場合、互いに略平行に設けられた第１の折線と複数の第２の折線とが谷状または山状に折曲されることにより、第１の対向電極と第２の対向電極とが第１の折線および複数の第２の折線に対して略垂直な方向に平行移動可能となる。それにより、第２の領域の各部分を直線状に移動させることができる。
【００１５】
複数の第２の折線のうち少なくとも１つは、第１の折線に対して略垂直に設けられ、第２の領域の一部は基板に対して略垂直に起立し、第２の対向電極は、基板に対して略垂直な軸を中心とする円周方向に回動可能かつ第１の対向電極に対して平行移動可能に設けられてもよい。
【００１６】
この場合、複数の第２の折線のうち少なくとも１つが第１の折線に対して略垂直に設けられることにより、第２の領域の一部が基板に対して略垂直に起立する。それにより、第２の対向電極を基板に対して略垂直な軸を中心とする円周方向に回動させるとともに第１の対向電極に対して平行移動させ、第２の領域の各部分を円周方向に沿って移動させることが可能となる。
【００１７】
第１の折線および複数の第２の折線において少なくとも第３の層が除去されることにより第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲されてもよい。
【００１８】
この場合、第１の折線および複数の第２の折線で第３の層が除去されると、第２の層における第１、第２および第３の半導体層の第１、第２および第３の格子定数の差に起因する歪を緩和するように第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲される。
【００１９】
第２の層は、第１の格子定数を有する第１の半導体層と、第１の格子定数よりも小さい第２の格子定数を有する第２の半導体層とを含み、第１の折線および複数の第２の折線で第２の層が谷状に折曲されるように第１の折線および複数の第２の折線の第３の層が除去されてもよい。
【００２０】
この場合、第１の折線および複数の第２の折線で第３の層および第３の半導体層が除去されることにより、第１の半導体層の第１の格子定数と第２の半導体層の第２の格子定数との差に起因する歪を緩和するように第１の折線および複数の第２の折線で第２の層が谷状に折曲される。
【００２１】
第２の層は、第１の格子定数を有する第１の半導体層と、第１の格子定数よりも小さい第２の格子定数を有する第２の半導体層と、第２の格子定数よりも大きい第３の格子定数を有する第３の半導体層とを含み、複数の第２の折線のうち少なくとも１つの第２の折線で第２の層が山状に折曲されるように少なくとも１つの第２の折線の第３の層が除去され、第１の折線および複数の第２の折線のうち他の第２の折線で第２の層が谷状に折曲されるように第１の折線および他の第２の折線の第３の層および第３の半導体層が除去されてもよい。
【００２２】
この場合、少なくとも１つの第２の折線で第３の層が除去されることにより、第１、第２および第３の半導体層の第１、第２および第３の格子定数の差に起因する歪を緩和するように少なくとも１つの第２の折線で第２の層が山状に折曲される。また、第１の折線および複数の第２の折線のうち他の第２の折線で第３の層および第３の半導体層が除去されることにより、第１の半導体層の第１の格子定数と第２の半導体層の第２の格子定数との差に起因する歪を緩和するように第１の折線および他の第２の折線で第２の層が谷状に折曲される。
【００２３】
第２の発明に係る半導体装置の製造方法は、隣接する第１の領域および第２の領域を有する基板上に第１の層を形成するステップと、第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成するステップと、第２の層上に第３の層を形成するステップと、第１の領域と第２の領域との境界部に第１の折線を形成し、第２の領域に複数の折線を形成するステップと、第１の領域および第２の領域にそれぞれ第１および第２の対向電極を設けるステップと、第１の折線を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層を除去するステップと、第２の領域における第１の層を選択的に除去することにより、第２の領域における第２の層および第３の層の部分を基板から離間させ、第２の層に起因する歪により第２の層を第１の折線および複数の第２の折線で谷状または山状に折曲し、第１の対向電極と第２の対向電極とを平行移動可能に対向させるステップとを備えたものである。
【００２４】
本発明に係る半導体装置の製造方法においては、第１の折線を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層が除去され、第２の領域における第１の層が選択的に除去される。それにより、第２の領域における第２の層および第３の層の部分が基板から離間する。また、第２の層に起因する歪により第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲される。それにより、第１の対向電極と第２の対向電極とが平行移動可能に対向する。
【００２５】
この場合、第１の対向電極と第２の対向電極との間に電圧を印加することにより、第１の対向電極と第２の対向電極との間に静電力が働く。それにより、第１の対向電極と第２の対向電極とを平行移動させ、第２の領域の各部分を移動させることが可能となる。
【００２６】
また、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層が第１の折線および複数の第２の折線で谷状または山状に折曲されるので、手動組み立てまたは複雑な組み立て機構を必要とすることなく第１の対向電極と第２の対向電極とが平行移動可能な構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【発明の効果】
【００２７】
本発明によれば、第１の対向電極と第２の対向電極とを平行移動させ、第２の領域の各部分を移動させることが可能となる。また、手動組み立てまたは複雑な組み立て機構を必要とすることなく第１の対向電極と第２の対向電極とが平行移動可能な構造を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【発明を実施するための最良の形態】
【００２８】
図１（ａ），（ｂ）は本発明の第１の実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。
【００２９】
図１において、基板１上のプレート５００にヒンジ３１０を介して矩形のプレート５１０が連結され、プレート５１０にヒンジ３２０を介して矩形のプレート５２０が連結され、プレート５２０にヒンジ３３０を介して矩形のプレート５３０が連結されている。
【００３０】
プレート５００上に矩形の静電板２２２が設けられ、プレート５３０上に矩形の静電板１２２が設けられている。
【００３１】
ヒンジ３１０，３２０，３３０は谷状に折曲される。それにより、プレート５３０とプレート５００とが対向し、静電板１２２と静電板２２２とがプレート５３０を介して対向する。
【００３２】
通常は、図１（ａ）に示すように、プレート５３０とプレート５００とが部分的に対向するように設定されている。それにより、静電板１２２と静電板２２２とが部分的に対向する。後述するように、静電板１２２と静電板２２２との間に電圧が印加されると、静電板１２２と静電板２２２との間に静電力が作用する。それにより、図１（ｂ）に示すように、静電板１２２と静電板２２２とが全体的に対向するように矢印の方向にプレート５３０がプレート５００に対して平行移動する。
【００３３】
図２〜図６は図１の半導体装置１００の製造方法を示す工程図であり、（ａ）は模式的平面図、（ｂ）は模式的断面図である。
【００３４】
まず、図２に示すように、ＧａＡｓからなる基板１上に、ＧａＡｓからなるバッファ層２、ＡｌＧａＡｓからなる犠牲層（sacrificial層）３、歪層（strain層）４および構成要素層（component層）５を順にエピタキシャル成長させる。  これらのバッファ層２、犠牲層３、歪層４および構成要素層５は、ＭＢＥ法（分子線エピタキシャル成長法）、ＭＯＣＶＤ法（有機金属化学的気相成長法）、ＣＶＤ法（化学的気相成長法）等のエピタキシャル成長技術を用いて形成される。
【００３５】
歪層４は、厚さ数ｎｍ〜数十ｎｍの第１のＩｎＧａＡｓ層４１ａ、厚さ数ｎｍ〜数十ｎｍのＧａＡｓ層４２および厚さ数ｎｍ〜数十ｎｍの第２のＩｎＧａＡｓ層４１ｂにより構成される。本実施の形態では、第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂの格子定数は、ＧａＡｓ層４２の格子定数よりも大きい。そのため、歪層４に格子定数の差による歪が発生する。歪層４の働きについては後述する。
【００３６】
また、構成要素層５は、分布反射膜（Distributed Bragg Reflector:以下、ＤＢＲ膜と呼ぶ）により構成される。ＤＢＲ膜は、複数のＡｌＧａＡｓ層と複数のＧａＡｓ層とが交互に積層されてなる積層構造を有する。ＡｌＧａＡｓ層およびＧａＡｓ層の周期は例えば４〜２０である。
【００３７】
なお、ＡｌＡｓを酸化することにより得られる酸化アルミニウム層とＡｌＧａＡｓ層とを交互に積層することにより構成要素層５を構成してもよい。また、構成要素層５がＧａＡｓプレートからなってもよい。
【００３８】
なお、歪層４と構成要素層５との間に、例えば厚さ１５０ｎｍのＡｌ0.58Ｇａ0.42Ａｓからなるエッチング停止層を設けてもよい。また、構成要素層５上に、例えば厚さ１０ｎｍのＩｎＧａＡｓからなる歪補償層（strain compensation層）および例えば厚さ１０ｎｍのＧａＡｓからなるキャップ層を設けてもよい。歪補償層は、後の工程で剥離された構成要素層５の変形を防止するために設けられる。キャップ層は、製造工程時におけるＩｎＧａＡｓ中のＩｎの蒸発を防止するために設けられる。
【００３９】
次に、図３に示すように、フォトリソグラフィおよびエッチングにより構成要素層５および第２のＩｎＧａＡｓ層４１ｂを除去し、後述するヒンジ３１０，３２０，３３０を規定する谷折溝２１，２２，２３を間隔をおいて互いに平行に形成する。エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
【００４０】
次に、図４に示すように、構成要素層５上に、金属膜からなる配線層１２１，２２１を形成する。また、構成要素層５上に金属膜からなる電極パッド１２０，２２０および静電板１２２，２２２を形成する。配線層１２１により電極パッド１２０と静電板１２２とが電気的に接続され、配線層２２１により電極パッド２２０と静電板２２２とが電気的に接続される。
【００４１】
配線層１２１は、後述するヒンジ３１０，３２０，３３０と交差するため、電極パッド１２０，２２０および静電板１２２，２２２に比べて小さな厚みを有する。
【００４２】
本実施の形態の半導体装置１００では、静電板１２２，２２２に静電力を発生させるために、電極パッド１２０，２２０間に電圧が印加されるが、配線層１２１，２２１に電流は流れない。そのため、配線層１２１，２２１の厚さを薄くすることにより、ヒンジの湾曲が可能になるとともにヒンジの湾曲による配線層１２１，２２１の切れを防止することができる。電極パッド１２０，２２０は、ワイヤボンディングを確実にするために、ある程度大きな厚みを有することが好ましい。
【００４３】
例えば、配線層１２１，２２１は、厚さ４ｎｍのＴｉ（チタン）および厚さ４０ｎｍのＡｕ（金）の積層構造からなる。電極パッド１２０，２２０および静電板１２２，２２２は、厚さ４ｎｍのＴｉおよび厚さ２００ｎｍのＡｕの積層構造からなる。そのため、薄い配線層１２１，２２１の堆積工程は、厚い電極パッド１２０，２２０および静電板１２２，２２２の堆積工程とは別に行われる。
【００４４】
次に、図５に示すように、谷折溝２１を除いて谷折溝２１と谷折溝２２との間の領域、谷折溝２２と谷折溝２３との間の領域および静電板１２２を含む領域の周囲を取り囲むように、フォトリソグラフィおよびエッチングにより構成要素層５、歪層４および犠牲層３を除去し、分離溝１１を形成する。それにより、分離溝１１で取り囲まれた構成要素層５が周囲の構成要素層５から分離される。この場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。
【００４５】
その後、図６に示すように、分離溝１１で取り囲まれた領域における歪層４下の犠牲層３をウェットエッチング法により選択的にエッチングする。その結果、歪層４を構成する第１のＩｎＧａＡｓ層４１ａとＧａＡｓ層４２との格子定数の差に起因する歪を緩和するように歪層４がヒンジ３１０，３２０，３３０として谷折溝２１，２２，２３の下方で谷状に湾曲する。それにより、構成要素層５が谷折溝２１，２２，２３で谷状に折曲される。
【００４６】
ここで、構成要素層５を山折りおよび谷折りする方法について説明する。図７は歪層４および構成要素層５を示す模式的断面図であり、（ａ）は折曲されていない状態を示し、（ｂ）は山折された状態を示し、（ｃ）は谷折された状態を示す。なお、構成要素層５の山折りは、第２の実施の形態に係る半導体装置の製造の際に用いられる。
【００４７】
図７（ａ）に示すように、歪層４は、ＧａＡｓ層４２が第１のＩｎＧａＡｓ層４１ａおよび第２のＩｎＧａＡｓ層４１ｂにより挟まれた構造を有する。第２のＩｎＧａＡｓ層４１ｂは第１のＩｎＧａＡｓ層４１ａよりも大きな厚みを有する。第２のＩｎＧａＡｓ層４１ｂ上に構成要素層５が形成される。
【００４８】
この場合、第１のＩｎＧａＡｓ層４１ａおよび第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２に比べて大きな格子定数を有するので、第１のＩｎＧａＡｓ層４１ａはＧａＡｓ層４２を上方に湾曲させるように作用し、第２のＩｎＧａＡｓ層４１ｂはＧａＡｓ層４２を下方に湾曲させるように作用する。この状態では、第２のＩｎＧａＡｓ層４１ｂ上に構成要素層５が形成されているため、歪層４は湾曲しない。
【００４９】
図７（ｂ）に示すように、構成要素層５を第２のＩｎＧａＡｓ層４１ｂが露出するまでエッチングすると、第１のＩｎＧａＡｓ層４１ａの厚みが第２のＩｎＧａＡｓ層４１ｂの厚みに比べて小さいので、第２のＩｎＧａＡｓ層４１ｂがＧａＡｓ層４２を下方に湾曲させるように作用する。それにより、構成要素層５がエッチング部分で山状に折曲される。
【００５０】
図７（ｃ）に示すように、構成要素層５および第２のＩｎＧａＡｓ層４１ｂをＧａＡｓ層４２が露出するまでエッチングすると、第１のＩｎＧａＡｓ層４１ａはＧａＡｓ層４２を上方に湾曲させるように作用する。それにより、構成要素層５がエッチング部分で谷状に折曲される。
【００５１】
このように、歪層４を用いるとともにエッチング深さを調整することにより、構成要素層５を谷状および山状に折曲することができる。
【００５２】
この場合、第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂの厚さ、ＧａＡｓ層４２の厚さおよび第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂにおけるＩｎ組成比を最適に選択することにより、構成要素層５を所望の角度で折曲することができる。
【００５３】
例えば、第１のＩｎＧａＡｓ層４１ａの厚さを１０ｎｍとし、ＧａＡｓ層４２の厚さを１０ｎｍとする。また、第１のＩｎＧａＡｓ層４１ａの組成ＩｎX Ｇａ1-X ＡｓにおけるＩｎ組成比Ｘを０．２とすると、歪層４が垂直に折曲する。
【００５４】
なお、第１のＩｎＧａＡｓ層４１ａにおけるＩｎ組成比を変化させることにより、ＩｎＧａＡｓとＧａＡｓとの格子定数の差を約７％まで変化させることができる。
【００５５】
第１のＩｎＧａＡｓ層４１ａの厚さｔ１とＧａＡｓ層４２の厚さｔ２とが等しいとした場合、第１のＩｎＧａＡｓ層４１ａの厚さｔ１、ＧａＡｓ層４２の厚さｔ２、第１のＩｎＧａＡｓ層４１ａにおけるＩｎ組成比Ｘおよび歪層４の曲率半径Ｒとの間には、次の関係がある。
【００５６】
Ｒ＝（ａ／Δａ）・｛（ｔ１＋ｔ２）／２｝
ここで、ａはＧａＡｓの格子定数であり、５．６５３３Åである。また、ΔａはＩｎX Ｇａ1-X Ａｓの格子定数とＧａＡｓの格子定数との差である。Ｉｎ0.2 Ｇａ0.8 Ａｓの格子定数は５．７３４３Åである。
【００５７】
上記のようにして、プレート５３０とプレート５００とが平行移動可能に対向する図１の半導体装置１００が容易かつ正確に作製される。
【００５８】
なお、図１の半導体装置１００では、構成要素層５が谷状に折曲され、山状に折曲されないので、第２のＩｎＧａＡｓ層４１ｂを設けなくてもよい。
【００５９】
図８は図１の半導体装置１００の動作原理を説明するための図である。図８（ａ）に示すように、初期状態では、静電板１２２と静電板２２２とが部分的に重なった状態で対向している。この状態で、静電板１２２と静電板２２２との間に電圧を印加すると、静電板１２２と静電板２２２との間に矢印Ｆで示すように静電力が働く。この場合、静電板１２２の端部と静電板２２２の端部との間に働く静電力により、静電板１２２が矢印Ｘで示すように静電板２２２に対して平行移動し、図８（ｂ）に示すように、静電板１２２が静電板２２２に完全に重なる。
【００６０】
静電板１２２と静電板２２２との間に印加する電圧を低下させるかまたは０にすると、図１のヒンジ３１０，３２０，３３０の弾性力により、静電板１２２が静電板２２２に対して矢印Ｘと逆方向に平行移動し、図８（ａ）に示す状態に復帰する。
【００６１】
このように、静電板１２２と静電板２２２との間に印加する電圧を変化させることにより、静電板１２２と静電板２２２とを直線状に互いに平行移動させ、図１のプレート５３０をプレート５００に対して平行移動させることができる。
【００６２】
図９は図１の半導体装置１００においてプレート５３０とプレート５００とのスライド特性を向上させるための第１の方法を示す模式的断面図である。また、図１０は図１の半導体装置１００においてプレート５３０とプレート５００とのスライド特性を向上させるための第２の方法を示す模式的断面図である。
【００６３】
図９の方法では、静電板２２２上にダイアモンドライクカーボン等からなるコンタクトパッド６０１が例えば４箇所に形成される。それにより、プレート５３０と静電板２２２との摩擦が低減されるとともに、プレート５３０と静電板２２２との吸着が防止される。また、プレート５３０の磨耗が防止され、静電板１２２と静電板２２２との間隔が一定に保たれる。
【００６４】
図１０の方法では、図７（ｃ）の第２のＩｎＧａＡｓ層４１ｂを設けないかまたは第２のＩｎＧａＡｓ層４１ｂよりも第１のＩｎＧａＡｓ層４１ａの厚さを大きく形成する。それにより、プレート５３０がやや湾曲する。この場合、プレート５３０が静電板２２２に曲面で接触するので、プレート５３０と静電板２２２との摩擦が低減されるとともに、プレート５３０と静電板２２２との吸着が防止される。また、プレート５３０の磨耗が防止され、静電板１２２と静電板２２２との間隔が一定に保たれる。
【００６５】
なお、図１０の方法においても、図９の方法と同様に、静電板２２２上にダイアモンドライクカーボン等からなるコンタクトパッドを形成してもよい。
【００６６】
第１の実施の形態の半導体装置１００の用途については、後述する。
【００６７】
図１１（ａ），（ｂ）は本発明の第２の実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。
【００６８】
図１１において、基板１上のプレート５００にヒンジ３１０を介して矩形のプレート５１０が連結され、プレート５１０にヒンジ３２０を介して矩形のプレート５２０が連結され、プレート５２０にヒンジ３４０を介して矩形のプレート５３０が連結されている。
【００６９】
プレート５００上に矩形の静電板２２２が設けられ、プレート５３０上に矩形の静電板１２２が設けられている。
【００７０】
ヒンジ３１０，３２０は谷状に折曲され、ヒンジ３４０は山状に折曲される。それにより、プレート５３０とプレート５００とが対向し、静電板１２２と静電板２２２とが対向する。なお、静電板１２２と静電板２２２とが電気的に接触しないように、静電板１２２，２２２の表面には絶縁膜（図示せず）が形成されている。
【００７１】
通常は、図１１（ａ）に示すように、プレート５３０とプレート５００とが部分的に対向するように設定されている。それにより、静電板１２２と静電板２２２とが部分的に対向する。上述のように、静電板１２２と静電板２２２との間に電圧が印加されると、静電板１２２と静電板２２２との間に静電力が作用する。それにより、図１１（ｂ）に示すように、静電板１２２と静電板２２２とが全体的に対向するように矢印の方向にプレート５３０が平行移動する。
【００７２】
図１２〜図１６は図１１の半導体装置１００の製造方法を示す工程図であり、（ａ）は模式的平面図、（ｂ）は模式的断面図である。
【００７３】
まず、図１２に示すように、ＧａＡｓからなる基板１上に、第１の実施の形態と同様にして、ＧａＡｓからなるバッファ層２、ＡｌＧａＡｓからなる犠牲層３、歪層４および構成要素層５を順にエピタキシャル成長させる。
【００７４】
これらのバッファ層２、犠牲層３、歪層４および構成要素層５は、ＭＢＥ法、ＭＯＣＶＤ法、ＣＶＤ法等のエピタキシャル成長技術を用いて形成される。
【００７５】
歪層４は、厚さ数ｎｍ〜数十ｎｍの第１のＩｎＧａＡｓ層４１ａ、厚さ数ｎｍ〜数十ｎｍのＧａＡｓ層４２および厚さ数ｎｍ〜数十ｎｍの第２のＩｎＧａＡｓ層４１ｂにより構成される。本実施の形態では、第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂの格子定数は、ＧａＡｓ層４２の格子定数よりも大きい。そのため、歪層４に格子定数の差による歪が発生する。歪層４の働きについては図７を用いて説明した通りである。
【００７６】
また、構成要素層５は、ＤＢＲ膜により構成される。ＤＢＲ膜の構成は、第１の実施の形態におけるＤＢＲ膜の構成と同様である。また、構成要素層５がＧａＡｓプレートからなってもよい。
【００７７】
なお、歪層４と構成要素層５との間に、例えば厚さ１５０ｎｍのＡｌ0.58Ｇａ0.42Ａｓからなるエッチング停止層を設けてもよい。また、構成要素層５上に、例えば厚さ１０ｎｍのＩｎＧａＡｓからなる歪補償層および例えば厚さ１０ｎｍのＧａＡｓからなるキャップ層を設けてもよい。
【００７８】
次に、図１３に示すように、フォトリソグラフィおよびエッチングにより構成要素層５および第２のＩｎＧａＡｓ層４１ｂを除去し、後述するヒンジ３１０，３２０を規定する谷折溝２１，２２を間隔をおいて互いに平行に形成し、構成要素層５を除去し、山折溝２４を谷折溝２２に対して間隔をおいて平行に形成する。エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
【００７９】
次に、図１４に示すように、構成要素層５上に、金属膜からなる配線層１２１，２２１を形成する。また、構成要素層５上に金属膜からなる電極パッド１２０，２２０および静電板１２２，２２２を形成する。配線層１２１により電極パッド１２０と静電板１２２とが電気的に接続され、配線層２２１により電極パッド２２０と静電板２２２とが電気的に接続される。
【００８０】
電極パッド１２０，２２０、配線層１２１，２２１および静電板１２２，２２２の形成方法は第１の実施の形態と同様である。さらに、静電板１２２，２２２上に絶縁膜（図示せず）を形成する。
【００８１】
次に、図１５に示すように、谷折溝２１を除いて谷折溝２１と谷折溝２２との間の領域、谷折溝２２と山折溝２４との間の領域および静電板１２２を含む領域の周囲を取り囲むように、フォトリソグラフィおよびエッチングにより構成要素層５、歪層４および犠牲層３を除去し、分離溝１１を形成する。それにより、分離溝１１で取り囲まれた構成要素層５が周囲の構成要素層５から分離される。この場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。
【００８２】
その後、図１６に示すように、分離溝１１で取り囲まれた領域における歪層４下の犠牲層３をウェットエッチング法により選択的にエッチングする。その結果、歪層４を構成する第１および第２のＩｎＧａＡｓ層４１ａ，４１ｂとＧａＡｓ層４２との格子定数の差に起因する歪を緩和するように歪層４がヒンジ３１０，３２０として谷折溝２１，２２の下方で谷状に湾曲し、歪層４がヒンジ３４０として山折溝２４の下方で山状に湾曲する。それにより、構成要素層５が谷折溝２１，２２で谷状に折曲され、山折溝２４で山状に折曲される。
【００８３】
構成要素層５を山折りおよび谷折りする方法については、図７を用いて説明した通りである。
【００８４】
上記のようにして、プレート５３０とプレート５００とが平行移動可能に対向する図１１の半導体装置１００が容易かつ正確に作製される。
【００８５】
図１１の半導体装置１００の動作原理は、図８を用いて説明した図１の半導体装置１００の動作原理と同様である。
【００８６】
図１７は図１１の半導体装置１００においてプレート５３０とプレート５００とのスライド特性を向上させるための第１の方法を示す模式的断面図である。また、図１８は図１１の半導体装置１００においてプレート５３０とプレート５００とのスライド特性を向上させるための第２の方法を示す模式的断面図である。
【００８７】
図１７の方法では、静電板１２２上にダイアモンドライクカーボン等からなるコンタクトパッド６０１が例えば４箇所に形成される。なお、静電板２２２上にコンタクトパッドを形成してもよい。それにより、静電板１２２と静電板２２２との摩擦が低減されるとともに、静電板１２２と静電板２２２との吸着が防止される。また、静電板１２２，２２２の磨耗が防止され、静電板１２２と静電板２２２との間隔が一定に保たれる。
【００８８】
図１８の方法では、静電板１２２の側のプレート５３０の表面にＩｎＧａＡｓ層がＭＢＥ法等により形成される。それにより、プレート５３０がやや湾曲する。この場合、静電板１２２が静電板２２２に絶縁膜を介して曲面で接触するので、静電板１２２と静電板２２２との摩擦が低減されるとともに、静電板１２２と静電板２２２との吸着が防止される。また、静電板１２２，２２２の磨耗が防止され、静電板１２２と静電板２２２との間隔が一定に保たれる。
【００８９】
なお、図１８の方法においても、図１７の方法と同様に、静電板１２２または静電板２２２上にダイアモンドライクカーボン等からなるコンタクトパッドを形成してもよい。
【００９０】
次に、第１および第２の実施の形態の半導体装置１００の用途について説明する。
【００９１】
図１９は図１の半導体装置１００を用いたアクチュエータを示す模式図である。一対または複数対の半導体装置１００を用いてアクチュエータが構成される。図１９のアクチュエータは、搬送対象物６００を搬送する。
【００９２】
図１９（ａ）に示すように、搬送方向において前方側の半導体装置１００および後方側の半導体装置１００上に搬送対象物６００が載置される。図１９（ｂ）に示すように、後方側の半導体装置１００が矢印Ｘ１の方向にスライドする。それにより、搬送対象物６００が矢印ｘ１で示すように移動する。このとき、搬送対象物６００は、後方側の半導体装置１００により支持される。
【００９３】
次に、図１９（ｃ）に示すように、前方側の半導体装置１００が矢印Ｘ３の方向にスライドする。それにより、搬送対象物６００が前方側および後方側の半導体装置１００により支持される。その後、図１９（ｄ）に示すように、後方側の半導体装置１００が矢印Ｘ４で示すようにスライドする。それにより、搬送対象物６００が前方側の半導体装置１００により支持される。さらに、図１９（ｅ）に示すように、前方側の半導体装置１００が矢印Ｘ５で示すようにスライドする。それにより、搬送対象物６００は矢印ｘ２で示すように移動する。
【００９４】
このようにして、図１９に示すアクチュエータにより搬送対象物６００を搬送することができる。図１１の半導体装置１００を用いて同様のアクチュエータを構成することができる。
【００９５】
また、図１および図１１の半導体装置１００は、光学スイッチ、光スキャナとして用いることもできる。
【００９６】
図２０は本発明の第３の実施の形態に係る半導体装置の起立前の状態を示す平面図である。また、図２１は本発明の第３の実施の形態に係る半導体装置の起立後の状態を示す平面図である。
【００９７】
図２０および図２１の半導体装置１００ａにおいては、基板１上に図１および図１１の半導体装置１００と同様の積層構造を有する。
【００９８】
図２０に示すように、基板１上のプレート５００に谷折溝２１を介して隣接するように矩形のプレート５１０が形成されている。プレート５１０の一方側に谷折溝２２を介して隣接するように矩形のプレート５２０が形成されている。プレート５２０に谷折溝２３を介して隣接するように矩形のプレート５３０が形成されている。矩形のプレート５１０の他方側に谷折溝２５を介して隣接するようにプレート５４０が形成されている。
【００９９】
谷折溝２１を除いてプレート５１０，５２０，５３０，５４０を取り囲むように分離溝１１が形成されている。
【０１００】
プレート５００上に静電板２２２が形成され、プレート５３０上に静電板１２２が形成されている。また、プレート５００上に、電極パッド１２０，２２０が形成される。配線層１２１により電極パッド１２０と静電板１２２とが電気的に接続され、配線層２２１により電極パッド２２０と静電板２２２とが電気的に接続される。
【０１０１】
第１および第２の実施の形態と同様に、プレート５１０，５２０，５３０，５４０の下方における犠牲層がエッチングにより除去されると、谷折溝２１，２２，２３，２５における歪層が図２１のヒンジ３１０，３２０，３３０，３５０として谷状に湾曲する。それにより、図２１に示すように、プレート５００に対してプレート５１０が垂直に起立するとともに、プレート５２０，５４０もプレート５００に対して垂直に起立する。また、プレート５３０はプレート５２０に対して垂直に折曲される。
【０１０２】
このようにして、プレート５２０，５３０がヒンジ３２０を軸として回転可能かつプレート５３０がプレート５００に対して平行移動可能に対向する。
【０１０３】
初期状態では、図２１に示すように、静電板１２２と静電板２２２とが部分的に重なった状態で対向している。この状態で、電極パッド１２０，２２０を介して静電板１２２と静電板２２２との間に電圧を印加すると、静電板１２２と静電板２２２との間に静電力が働く。この場合、プレート５３０がヒンジ３２０を軸として矢印Ｒで示す円周方向に回動するとともにプレート５００に対して平行移動し、静電板１２２が静電板２２２に完全に重なる。
【０１０４】
静電板１２２と静電板２２２との間に印加する電圧を低下させるかまたは０にすると、ヒンジ３２０の弾性力によりプレート５３０がヒンジ３２０を軸として矢印Ｒと逆の円周方向に回動するとともにプレート５００に対して平行移動し、図２１の状態に復帰する。
【０１０５】
このように、静電板１２２と静電板２２２との間に印加する電圧を変化させることにより、プレート５３０をヒンジ３２０を軸として円周方向に回動させるとともにプレート５００に対して平行移動させることができる。
【０１０６】
この場合、プレート５２０は、基板１に対して垂直な状態でヒンジ３２０を軸として円周方向に回動する。それにより、プレート５２０に光ビームＬを照射すると、プレート５２０の回動により光ビームＬの反射方向を水平面内で変化させることがでる。したがって、第３の実施の形態の半導体装置１００は、光学スキャナとして用いることができる。
【０１０７】
なお、上記第１〜第３の実施の形態において、犠牲層３が第１の層に相当し、歪層４が第２の層に相当し、構成要素層５が第３の層に相当する。また、第１のＩｎＧａＡｓ層４１ａが第１の半導体層に相当し、ＧａＡｓ層４２が第２の半導体層に相当し、第２のＩｎＧａＡｓ層４１ｂが第３の半導体層に相当する。さらに、プレート５００の領域が第１の領域に相当し、プレート５１０，５２０，５３０の領域が第２の領域に相当する。
【０１０８】
上記第１〜第３の実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。
【０１０９】
上記第１〜第３の実施の形態では、歪層４としてＩｎＧａＡｓ層とＧａＡｓ層との積層構造を用いているが、これに限定されず、異なる格子定数を有する種々の半導体層の組み合わせを用いることができる。歪層として他のIII −Ｖ族化合物半導体の積層構造、II−VI族化合物半導体の積層構造を用いてもよい。また、歪層としてＳｉ（シリコン）およびＧｅ（ゲルマニウム）を含む半導体層の積層構造を用いてもよい。
【０１１０】
また、上記第１〜第３の実施の形態では、ＧａＡｓからなる基板を用いているが、犠牲層、歪層および構成要素層の材料を考慮してＳｉ基板等の他の基板を用いてもよい。
【０１１１】
さらに、上記第１〜第３の実施の形態では、犠牲層の材料としてＡｌＧａＡｓを用いているが、これに限定されず、選択エッチングを考慮して他の材料を用いてもよい。
【０１１２】
また、構成要素層の材料も上記実施の形態に限定されず、任意の材料を用いることができる。
【産業上の利用可能性】
【０１１３】
本発明は、アクチュエータ、光スイッチ、光学スキャナ等の種々の装置、素子等に利用することができる。
【図面の簡単な説明】
【０１１４】
【図１】本発明の第１の実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。
【図２】図１の半導体装置の製造方法を示す工程図である。
【図３】図１の半導体装置の製造方法を示す工程図である。
【図４】図１の半導体装置の製造方法を示す工程図である。
【図５】図１の半導体装置の製造方法を示す工程図である。
【図６】図１の半導体装置の製造方法を示す工程図である。
【図７】歪層および構成要素層を示す模式的断面図である。
【図８】図１の半導体装置の動作原理を説明するための図である。
【図９】図１の半導体装置においてプレートのスライド特性を向上させるための第１の方法を示す模式的断面図である。また、
【図１０】図１の半導体装置においてプレートのスライド特性を向上させるための第２の方法を示す模式的断面図である。
【図１１】本発明の第２の実施の形態における半導体装置の構成および動作を説明するための模式的断面図である。
【図１２】図１１の半導体装置の製造方法を示す工程図である。
【図１３】図１１の半導体装置の製造方法を示す工程図である。
【図１４】図１１の半導体装置の製造方法を示す工程図である。
【図１５】図１１の半導体装置の製造方法を示す工程図である。
【図１６】図１１の半導体装置の製造方法を示す工程図である。
【図１７】図１１の半導体装置においてプレートのスライド特性を向上させるための第１の方法を示す模式的断面図である。
【図１８】図１１の半導体装置においてプレートのスライド特性を向上させるための第２の方法を示す模式的断面図である。
【図１９】図１の半導体装置を用いたアクチュエータを示す模式図である。
【図２０】本発明の第３の実施の形態に係る半導体装置の起立前の状態を示す平面図である。
【図２１】本発明の第３の実施の形態に係る半導体装置の起立後の状態を示す平面図である。
【符号の説明】
【０１１５】
１  基板
２  バッファ層
３  犠牲層
４  歪層
５  構成要素層
１１  分離溝
２１，２２，２３  谷折溝
２４  山折溝
４１ａ  第１のＩｎＧａＡｓ層
４１ｂ  第２のＩｎＧａＡｓ層
４２  ＧａＡｓ層
１００，１００ａ  半導体装置
１２０，２２０  電極パッド
１２１，２２１  配線層
１２２，２２２  静電板
３１０，３２０，３３０，３４０，３５０  ヒンジ
５００，５１０，５２０，５３０，５４０  プレート
【図１】
2005161463.tif 000003
【図２】
2005161463.tif 000004
【図３】
2005161463.tif 000005
【図４】
2005161463.tif 000006
【図５】
2005161463.tif 000007
【図６】
2005161463.tif 000008
【図７】
2005161463.tif 000009
【図８】
2005161463.tif 000010
【図９】
2005161463.tif 000011
【図１０】
2005161463.tif 000012
【図１１】
2005161463.tif 000013
【図１２】
2005161463.tif 000014
【図１３】
2005161463.tif 000015
【図１４】
2005161463.tif 000016
【図１５】
2005161463.tif 000017
【図１６】
2005161463.tif 000018
【図１７】
2005161463.tif 000019
【図１８】
2005161463.tif 000020
【図１９】
2005161463.tif 000021
【図２０】
2005161463.tif 000022
【図２１】
2005161463.tif 000023