(57)【要約】【課題】多チャンネルＡ／Ｄ変換装置における入力側のアナログ回路と出力側のディジタル回路とを電気的に絶縁する絶縁回路の必要個数を少なくする。【解決手段】コード化された外部入力チャンネル選択信号（Ａ、Ｂ）をラッチし第１の絶縁回路（ＰＣ０、ＰＣ１）で絶縁してアナログ回路側に渡しデコードする。各チャンネルのアナログ入力信号をパルス幅変調し、デコードされた選択信号と共にマルチプレクサ（３）に入力して選択されたチャンネルのパルス幅変調された信号（ＰＳ１）を取り出す。取り出された信号を第２の絶縁回路（ＰＣ４）で絶縁してディジタル回路側に渡す。渡された信号（ＰＳ２）のパルス幅を計測し、計測値からアナログ入力信号の値を逆算で求めＡ／Ｄ変換値（ＤＡＴＡ）として出力する。【選択図】図１
2005354374.tif 000002
【特許請求の範囲】
【請求項１】
多チャンネルのアナログ入力信号をディジタル値に変換する多チャンネルＡ／Ｄ変換装置であって、
一定周波数の鋸歯状波信号を生成する鋸歯状波生成回路（２）と、
前記各アナログ入力信号と前記鋸歯状波信号とを比較してアナログ信号電圧の大きさに比例したパルス幅を有するパルス出力信号（Ｐ０〜Ｐ３）を生成するチャンネル数分のコンパレータ（ＣＰ０〜ＣＰ３）と、
前記パルス出力信号の中から、チャンネル数分の信号線からなるチャンネル選択信号（Ｓ０〜Ｓ３）により指定されたチャンネルのパルス出力信号（ＰＳ１）を選択して出力するマルチプレクサ（３）と、
チャンネルを選択するために外部から入力される外部入力チャンネル選択信号（Ａ、Ｂ）を同じく外部から入力されるＡ／Ｄ変換開始信号（ＳＴＡ）によりラッチ回路（７）でラッチし、該ラッチした信号を第１の絶縁回路（ＰＣ０、ＰＣ１）にて接地線を非共通とする信号に変換した後にデコードして前記チャンネル選択信号（Ｓ０〜Ｓ３）を生成するチャンネル選択信号生成回路（６）と、
前記マルチプレクサの出力するパルス出力信号（ＰＳ１）を接地線を非共通にして出力する第２の絶縁回路（ＰＣ４）と、
後記演算制御回路（５）からのパルス幅計測開始信号（ＳＴ）を受けて前記第２の絶縁回路の出力するパルス出力信号（ＰＳ２）のパルス幅を計測し、計測完了によりパルス幅計測値（ＣＮ）とパルス幅計測完了信号（ＥＮ）とを出力するパルス幅計測回路（４）と、
前記外部から入力されるＡ／Ｄ変換開始信号（ＳＴＡ）を受けて前記パルス幅計測回路に前記パルス幅計測開始信号（ＳＴ）を出力し、同じく前記パルス幅計測回路の出力する前記パルス幅計測値（ＣＮ）とパルス幅計測完了信号（ＥＮ）を受けて、該パルス幅計測値からアナログ入力信号を逆算して求め、求めた値をＡ／Ｄ変換値（ＤＡＴＡ）として出力すると同時にＡ／Ｄ変換完了信号（ＥＮＤ）を出力する演算制御回路（５）と、を備えることを特徴とする多チャンネルＡ／Ｄ変換装置。
【請求項２】
請求項１に記載の多チャンネルＡ／Ｄ変換装置において、前記演算制御回路（５）は、外部から前記Ａ／Ｄ変換開始信号（ＳＴＡ）を受けた時に前記外部入力チャンネル選択信号（Ａ、Ｂ）を読み取り、読み取った値を前記ラッチ回路（７）の出力信号に代えて前記第１の絶縁回路（ＰＣ０、ＰＣ１）に前記パルス幅計測完了信号（ＥＮ）を受けるまで継続して出力するようにしたことを特徴とする多チャンネルＡ／Ｄ変換装置。
【請求項３】
請求項１に記載の多チャンネルＡ／Ｄ変換装置において、前記演算制御回路（５）は全チャンネルのアナログ入力信号が順次、Ａ／Ｄ変換されるように前記第１の絶縁回路（ＰＣ０、ＰＣ１）に直接にチャンネル選択信号（Ａ１、Ｂ１）を出力してＡ／Ｄ変換動作を実行させ、得られたＡ／Ｄ変換値（ＤＡＴＡ）をチャンネルに対応して記憶しておき、外部より前記外部入力チャンネル選択信号（Ａ、Ｂ）にてチャンネルを指定して前記Ａ／Ｄ変換開始信号（ＳＴＡ）が入力された場合には、指定されたチャンネルのＡ／Ｄ変換値（ＤＡＴＡ）を読み出して要求されたＡ／Ｄ変換値（ＤＡＴＡ）として出力すると共に前記Ａ／Ｄ変換完了信号（ＥＮＤ）を出力することを特徴とする多チャンネルＡ／Ｄ変換装置。
【請求項４】
請求項１乃至３の何れかに記載の多チャンネルＡ／Ｄ変換装置において、特定の１チャンネルに値が既知の基準アナログ入力信号（Ｖref ）を与えると共に、前記演算制御回路（５）は、定期的に該基準アナログ入力信号が与えられたチャンネルを自ら選択して前記Ａ／Ｄ変換値（ＤＡＴＡ）を算出し、該算出値と前記基準アナログ入力信号の既知の値との差を変換誤差として記憶しておき、他のチャンネルのＡ／Ｄ変換値を算出した場合には、その値に前記変換誤差による補正を施し、該補正後の値を求めるＡ／Ｄ変換値（ＤＡＴＡ）として扱うことを特徴とする多チャンネルＡ／Ｄ変換装置。
【請求項５】
請求項４に記載の多チャンネルＡ／Ｄ変換装置において、前記演算制御回路（５）は前記変換誤差が所定の許容値を超えた場合に警報を出力することを特徴とする多チャンネルＡ／Ｄ変換装置。
【請求項６】
請求項１乃至３の何れかに記載の多チャンネルＡ／Ｄ変換装置において、前記パルス幅計測回路（４）は前記第２の絶縁回路（ＰＣ４）のパルス出力信号（ＰＳ２）と一定周期のクロックパルス（ＣＬ）との論理積演算を行ない、該論理積演算の結果である出力パルスを前記第２の絶縁回路（ＰＣ４）のパルス出力信号（ＰＳ２）の整数倍の周期に渡って計数し、該計数値を前記パルス幅計測値（ＣＮ）として出力することを特徴とする多チャンネルＡ／Ｄ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多チャンネルのアナログ入力信号の中から外部指定されたチャンネルのアナログ入力信号をディジタル信号に変換して出力する多チャンネルＡ／Ｄ変換装置に関する。
【背景技術】
【０００２】
従来より、多数のアナログ入力信号をマルチプレクサと単一のＡ／Ｄ変換器を用いてディジタル値に変換して出力する多チャンネルＡ／Ｄ変換装置が知られている。この多チャンネルＡ／Ｄ変換装置では、入力端子に接続されるアナログ信号線から侵入するノイズのディジタル回路部への侵入や、逆にディジタル回路部で発生するスイッチングノイズの入力アナログ回路部への侵入を防止するために、ディジタル回路部と入力アナログ回路部との接地線をフォトカプラや絶縁トランスを使用して非共通にすることが行なわれる。
【０００３】
図８は、このようなディジタル回路側と入力アナログ回路側の接地線をフォトカプラを使用して分離した従来の多チャンネルＡ／Ｄ変換装置の構成例（特許文献１参照）である。この多チャンネルＡ／Ｄ変換装置３０では、ｎチャンネルのアナログ入力信号Ａin１〜Ａinｎは、変換器３１１〜３１ｎ内のパルス幅変調部３２１〜３２ｎにより一旦、パルス幅変調信号ＰＷＭ１〜ＰＷＭｎに変換される。変換されたパルス幅変調信号ＰＷＭ１〜ＰＷＭｎは、フォトカプラ３３１〜３３ｎに入力されて接地線を非共通とする信号に変換してディジタル回路側に渡される。ディジタル回路側では、渡されたパルス幅変調信号ＰＷＭ１〜ＰＷＭｎの中から制御部４０により指定されたチャンネルの信号をマルチプレクサ３４にて選択する。選択されたパルス幅変調信号ＰＷＭは、Ａ／Ｄ変換部３５内で平滑してアナログ信号に戻された後にＡ／Ｄ変換される。
【０００４】
一方、このＡ／Ｄ変換器３５からは、基本クロックＣＫと帰還パルス幅信号ＰＷＭ’が出力され、それぞれデマルチプレクサ３６、３７に入力される。デマルチプレクサ３６にて再配分された基本クロックＣＫはフォトカプラ３８１〜３８ｎを介してパルス幅変調部３２１〜３２ｎに入力される。同じく、デマルチプレクサ３７にて再配分された帰還パルス幅信号ＰＷＭ’もフォトカプラ３９１〜３９ｎを介してパルス変調部３２１〜３２ｎに入力される。マルチプレクサ３４及びデマルチプレクサ３６、３７には、制御部４０により同じ選択信号が与えられる。
【０００５】
このような構成の多チャンネルＡ／Ｄ変換装置３０では、アナログ入力信号Ａin１〜Ａinｎが入力されるアナログ回路側とマルチプレクサ３４、デマルチプレクサ３６、３７が設けられているディジタル回路側とが、フォトカプラ３３１〜３３ｎ、３８１〜３８ｎ、３９１〜３９ｎによって電気的に絶縁され、接地線が非共通となっている。従って、アナログ回路側で発生したノイズはディジタル回路側へ侵入しにくく、ディジタル回路側で発生したスイッチングノイズはアナログ回路側へ侵入しにくいという効果を奏する。
【０００６】
しかしながら、図８に示す従来の回路構成では、パルス幅変調部３２１〜３２ｎの出力するパルス幅変調信号ＰＷＭ１〜ＰＷＭｎは、対応するそれぞれのフォトカプラ３３１〜３３ｎで絶縁してディジタル回路側に渡される。従って、絶縁用のフォトカプラはチャンネルの数だけ必要となる。しかも、このフォトカプラ３３１〜３３ｎによるパルス幅変調信号ＰＷＭ１〜ＰＷＭｎのパルス幅伝達精度はＡ／Ｄ変換の変換精度に直接に影響を与えるため、フォトカプラ３３１〜３３ｎには高速応答可能なフォトカプラを採用する必要がある。
【０００７】
同様に、基本クロックＣＫ及び帰還パルス幅信号ＰＷＭ’を絶縁してアナログ回路側に渡すフォトカプラ３８１〜３８ｎ、３９１〜３９ｎも、それぞれチャンネルの数だけ必要である上、これらを通過するパルスも高速であるため高速応答可能なフォトカプラを採用する必要がある。
このようなことから、アナログ入力信号をパルス幅変調信号に変換してからフォトカプラでディジタル回路側に渡す方式を採用している図８に示したような従来の多チャンネルＡ／Ｄ変換装置３０では、高速応答可能なフォトカプラが多数必要となるためコストが高くなる問題がある。また、フォトカプラの数が多いためプリント配線基板上での実装面積が大きくなり、消費電力も増加するという問題がある。
【特許文献１】特開昭５７−１２１３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、このような従来技術の問題点を解決するためになされたもので、その課題は、多チャンネルのアナログ入力信号をディジタル信号に変換して取り込む多チャンネルＡ／Ｄ変換装置であって、入力側のアナログ信号回路と出力側のディジタル信号回路とを電気的に絶縁する絶縁回路の必要個数が少なくて済む装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記課題を達成するための請求項１に記載の発明は、多チャンネルのアナログ入力信号をディジタル値に変換する多チャンネルＡ／Ｄ変換装置であって、
一定周波数の鋸歯状波信号を生成する鋸歯状波生成回路（２）と、
前記各アナログ入力信号と前記鋸歯状波信号とを比較してアナログ信号電圧の大きさに比例したパルス幅を有するパルス出力信号（Ｐ０〜Ｐ３）を生成するチャンネル数分のコンパレータ（ＣＰ０〜ＣＰ３）と、
前記パルス出力信号の中から、チャンネル数分の信号線からなるチャンネル選択信号（Ｓ０〜Ｓ３）により指定されたチャンネルのパルス出力信号（ＰＳ１）を選択して出力するマルチプレクサ（３）と、
チャンネルを選択するために外部から入力される外部入力チャンネル選択信号（Ａ、Ｂ）を同じく外部から入力されるＡ／Ｄ変換開始信号（ＳＴＡ）によりラッチ回路（７）でラッチし、該ラッチした信号を第１の絶縁回路（ＰＣ０、ＰＣ１）にて接地線を非共通とする信号に変換した後にデコードして前記チャンネル選択信号（Ｓ０〜Ｓ３）を生成するチャンネル選択信号生成回路（６）と、
前記マルチプレクサの出力するパルス出力信号（ＰＳ１）を接地線を非共通にして出力する第２の絶縁回路（ＰＣ４）と、
後記演算制御回路（５）からのパルス幅計測開始信号（ＳＴ）を受けて前記第２の絶縁回路の出力するパルス出力信号（ＰＳ２）のパルス幅を計測し、計測完了によりパルス幅計測値（ＣＮ）とパルス幅計測完了信号（ＥＮ）とを出力するパルス幅計測回路（４）と、
前記外部から入力されるＡ／Ｄ変換開始信号（ＳＴＡ）を受けて前記パルス幅計測回路に前記パルス幅計測開始信号（ＳＴ）を出力し、同じく前記パルス幅計測回路の出力する前記パルス幅計測値（ＣＮ）とパルス幅計測完了信号（ＥＮ）を受けて、該パルス幅計測値からアナログ入力信号を逆算して求め、求めた値をＡ／Ｄ変換値（ＤＡＴＡ）として出力すると同時にＡ／Ｄ変換完了信号（ＥＮＤ）を出力する演算制御回路（５）と、を備えることを特徴とする多チャンネルＡ／Ｄ変換装置である。
【００１０】
このような構成の多チャンネルＡ／Ｄ変換装置によれば、アナログ入力信号が加えられるアナログ回路側と、演算制御が行なわれるディジタル回路側との接地線が第１の絶縁回路（ＰＣ０、ＰＣ１）と第２の絶縁回路（ＰＣ４）とによって非共通とされる。従って、センサ等への配線を伝ってアナログ回路側に侵入したノイズはディジタル回路側に伝わりにくく、逆にディジタル回路側で発生したスイッチングノイズはアナログ回路側に侵入しにくい効果を奏する。また、外部入力チャンネル選択信号をコード化信号のままアナログ回路側に渡してアナログ回路側でデコードできるため、チャンネル選択信号をアナログ回路側に渡すために必要な絶縁回路の数が少なくて済む。また、アナログ回路側にマルチプレクサを配置して選択した１チャンネルのパルス幅変調信号のみをディジタル回路側に渡すため、パルス幅変調信号を渡すための絶縁回路の数も少なくて済む効果を奏する。
【００１１】
また、請求項２に記載の発明は、請求項１に記載の多チャンネルＡ／Ｄ変換装置において、前記演算制御回路（５）は、外部から前記Ａ／Ｄ変換開始信号（ＳＴＡ）を受けた時に前記外部入力チャンネル選択信号（Ａ、Ｂ）を読み取り、読み取った値を前記ラッチ回路（７）の出力信号に代えて前記第１の絶縁回路（ＰＣ０、ＰＣ１）に前記パルス幅計測完了信号（ＥＮ）を受けるまで継続して出力するようにしたことを特徴とする。
このような構成とすれば、ラッチ回路（７）を設ける必要がなくなる効果を奏する。
【００１２】
また、請求項３に記載の発明は、請求項１に記載の多チャンネルＡ／Ｄ変換装置において、前記演算制御回路（５）は全チャンネルのアナログ入力信号が順次、Ａ／Ｄ変換されるように前記第１の絶縁回路（ＰＣ０、ＰＣ１）に直接にチャンネル選択信号（Ａ１、Ｂ１）を出力してＡ／Ｄ変換動作を実行させ、得られたＡ／Ｄ変換値（ＤＡＴＡ）をチャンネルに対応して記憶しておき、外部より前記外部入力チャンネル選択信号（Ａ、Ｂ）にてチャンネルを指定して前記Ａ／Ｄ変換開始信号（ＳＴＡ）が入力された場合には、指定されたチャンネルのＡ／Ｄ変換値（ＤＡＴＡ）を読み出して要求されたＡ／Ｄ変換値（ＤＡＴＡ）として出力すると共に前記Ａ／Ｄ変換完了信号（ＥＮＤ）を出力することを特徴とする。
【００１３】
このような構成とすれば、外部からチャンネルを指定してＡ／Ｄ変換の要求があった場合に、要求のあったチャンネルのＡ／Ｄ変換値をメモリから読み出して即座に回答することができる効果を奏する。
【００１４】
また、請求項４に記載の発明は、請求項１乃至３の何れかに記載の多チャンネルＡ／Ｄ変換装置において、特定の１チャンネルに値が既知の基準アナログ入力信号（Ｖref ）を与えると共に、前記演算制御回路（５）は、定期的に該基準アナログ入力信号が与えられたチャンネルを自ら選択して前記Ａ／Ｄ変換値（ＤＡＴＡ）を算出し、該算出値と前記基準アナログ入力信号の既知の値との差を変換誤差として記憶しておき、他のチャンネルのＡ／Ｄ変換値を算出した場合には、その値に前記変換誤差による補正を施し、該補正後の値を求めるＡ／Ｄ変換値（ＤＡＴＡ）として扱うことを特徴とする。
【００１５】
このような補正を行なえば、変換誤差の影響を少なくすることができ、Ａ／Ｄ変換の精度を向上させることができる。
【００１６】
また、請求項５に記載の発明は、請求項４に記載の多チャンネルＡ／Ｄ変換装置において、前記演算制御回路（５）は前記変換誤差が所定の許容値を超えた場合に警報を出力することを特徴とする。
このような警報が出力されれば、装置の異常に早期に気付くことができる。
【００１７】
また、請求項６に記載の発明は、請求項１乃至３の何れかに記載の多チャンネルＡ／Ｄ変換装置において、前記パルス幅計測回路（４）は前記第２の絶縁回路（ＰＣ４）のパルス出力信号（ＰＳ２）と一定周期のクロックパルス（ＣＬ）との論理積演算を行ない、該論理積演算の結果である出力パルスを前記第２の絶縁回路（ＰＣ４）のパルス出力信号（ＰＳ２）の整数倍の周期に渡って計数し、該計数値を前記パルス幅計測値（ＣＮ）として出力することを特徴とする。
【００１８】
１個のパルスのパルス幅を計測するよりも、複数個のパルスの合計パルス幅を計測することの方が容易であるため、このような構成によればＡ／Ｄ変換の精度を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
本発明の多チャンネルＡ／Ｄ変換装置は、アナログ入力信号を一旦その大きさに比例するパルス幅を有するパルス幅変調信号（以下、ＰＷＭ信号という。）に変換し、そのＰＷＭ信号をフォトカプラで絶縁してディジタル回路側に渡し、渡したＰＷＭ信号のパルス幅をディジタル値として計測してＡ／Ｄ変換値を得る方式を採用している。
以下、本発明の詳細を実施形態に分けて説明する。なお、簡潔に説明するためにアナログ入力が４チャンネルの場合を例に挙げて説明する。またアナログ入力信号は電圧信号とする。電流信号の場合は、抵抗に流して電圧信号に変換してから入力すれば同じように扱うことができる。
【００２０】
（第１の実施形態）
図１は、本発明に係る多チャンネルＡ／Ｄ変換装置についての第１の実施形態の回路構成を示したものである。本実施形態の多チャンネルＡ／Ｄ変換装置１は、４個のコンパレータＣＰ０〜ＣＰ３、鋸歯状波生成回路２、マルチプレクサ３、第２の絶縁回路として機能するフォトカプラＰＣ４、パルス幅計測回路４、演算制御回路５、チャンネル選択信号生成回路６とを備えて構成されている。
【００２１】
外部からは、入力チャンネルを選択するための外部入力チャンネル選択信号Ａ、Ｂと
Ａ／Ｄ変換開始信号ＳＴＡが入力される。外部入力チャンネル選択信号Ａ、Ｂは、本実施形態では２ビットの２進数で入力される。Ａは下のビットを、Ｂは上のビットを表わす。Ａ／Ｄ変換開始信号ＳＴＡはパルス信号で、外部入力チャンネル選択信号Ａ、Ｂを先に入力させた状態で入力される。
【００２２】
４チャンネル分のアナログ入力信号Ａin０〜Ａin３は、それぞれ対応するコンパレータＣＰ０〜ＣＰ３の非反転入力端子に印加される。コンパレータＣＰ０〜ＣＰ３の反転入力端子には、鋸歯状波生成回路２で生成された一定周波数、一定振幅の鋸歯状波電圧Ｖｒが入力される。
図２は、例としてコンパレータＣＰ０の入出力信号波形の関係を示したものである。電圧の値は、アナログ入力信号（電圧信号）Ａin０の測定レンジを０％〜１００％とした相対値で示してある。鋸歯状波電圧Ｖｒの値はアナログ入力信号Ａin０の測定レンジをカバーできるように、最低値は０％より小さい値、最大値は１００％を超える値に設定してある。
【００２３】
アナログ入力信号Ａin０の値が鋸歯状波電圧Ｖｒより高い期間は、出力信号Ｐ０は高レベルとなり低い期間は低レベルとなる。このような比較により出力信号Ｐ０のパルス幅はアナログ入力信号Ａin０の電圧に比例した値となり、その値は次の式で表わされる。
ＰＷ０＝Ｃ＋Ｄ・Ａin０                                            （１）式
ここに、ＰＷ０は出力信号Ｐ０のパルス幅、Ｃはアナログ入力信号Ａin０が０％の時の出力信号Ｐ０のパルス幅、Ｄは定数、Ａin０は％表示で表わしたアナログ入力信号Ａin０の値である。
【００２４】
他のチャンネルの出力信号Ｐ１〜Ｐ３のパルス幅も、（１）式と同様の式で表わされる。本実施形態では、測定レンジは各チャンネル同一と仮定する。従って、（１）式中の定数Ｃ、Ｄの値は全てのチャンネルに共通である。コンパレータＣＰ０〜ＣＰ３の出力信号Ｐ０〜Ｐ３はマルチプレクサ３に入力される。
マルチプレクサ３は、入力された出力信号Ｐ０〜Ｐ３のうちの何れか一つのチャンネルの出力信号を選択してそれを出力信号ＰＳ１として出力する回路である。チャンネルの選択は、チャンネル選択信号生成回路６にて生成されマルチプレクサ３に入力されるチャンネル選択信号Ｓ０〜Ｓ３に従って決定される。
【００２５】
チャンネル選択信号生成回路６は、外部から入力される外部入力チャンネル選択信号Ａ、Ｂをデコードして前記チャンネル選択信号Ｓ０〜Ｓ３を生成する回路である。チャンネル選択信号生成回路６は、ラッチ回路７と第１の絶縁回路として機能するフォトカプラＰＣ０、ＰＣ１とデコーダ回路８とにより構成される。本実施形態のラッチ回路７は、２ビットのラッチ回路で、外部より入力されるＡ／Ｄ変換開始信号ＳＴＡの立ち上がりで外部入力チャンネル選択信号Ａ、Ｂを内部のレジスターにラッチする。
ラッチ回路７の出力信号Ａ１、Ｂ１は、外部入力チャンネル選択信号Ａ、Ｂに対応しており、対応するフォトカプラＰＣ０、ＰＣ１に入力される。そして、電気的に絶縁された選択信号Ａ２、Ｂ２として出力側から出力され、次段のデコーダ回路８に入力される。
【００２６】
デコーダ回路８は、入力された２ビットの２進数Ａ２、Ｂ２をデコードし、チャンネル数に等しい４本の信号線で構成される選択信号Ｓ０〜Ｓ３を生成する回路である。図３は、デコーダ回路８の構成例を示したものである。デコーダ回路８は、２個のインバータＱ１、Ｑ２と、４個の２入力ＡＮＤ回路Ｑ３〜Ｑ６とにより構成される。Ａ２、Ｂ２が共に低レベルの場合には選択信号Ｓ０のみが高レベルとなりその他の選択信号Ｓ１〜Ｓ３は低レベルとなる。同様に、Ａ２、Ｂ２が共に高レベルの場合には選択信号Ｓ３のみが、Ａ２が高レベルでＢ２が低レベルの場合には選択信号Ｓ１のみが、Ａ２が低レベルでＢ２が高レベルの場合には選択信号Ｓ２のみが高レベルとなる。このデコーダ回路８は、入力２線の信号を出力４線の信号にデコードすることから２ to ４ Line Decoder と呼ばれる。デコードされた選択信号Ｓ０〜Ｓ３は、マルチプレクサ３に入力される。
【００２７】
マルチプレクサ３は、出力信号Ｐ０〜Ｐ３の中から選択信号Ｓ０〜Ｓ３にて指定されたチャンネルの信号を出力信号ＰＳ１として出力する。図４は、マルチプレクサ３の構成例を示したものである。このマルチプレクサ３は、４個の２入力ＡＮＤ回路Ｑ７〜Ｑ１０と１個の４入力ＯＲ回路Ｑ１１とにより構成される。チャンネル選択信号Ｓ０のみが高レベルの場合にはチャンネル０の出力信号Ｐ０が、Ｓ１のみが高レベルの場合にはチャンネル１の出力信号Ｐ１が、Ｓ２のみが高レベルの場合にはチャンネル２の出力信号Ｐ２が、Ｓ３のみが高レベルの場合にはチャンネル３の出力信号Ｐ３がそれぞれ選択されて出力信号ＰＳ１として出力される。
【００２８】
出力信号ＰＳ１は、第２の絶縁回路として機能するフォトカプラＰＣ４に入力される。そして、電気的に絶縁された信号ＰＳ２に変換される。信号ＰＳ２は、選択されたチャンネルのアナログ入力信号によりパルス幅変調されたパルス信号である。この信号ＰＳ２は、パルス幅計測回路４へ入力される。以下、この信号ＰＳ２をパルス幅計測回路４への入力信号ＰＳ２と呼ぶ。
【００２９】
パルス幅計測回路４は、入力信号ＰＳ２のパルス幅を計測する回路である。図５は、パルス幅計測回路４の構成例を示したものである。図６は、その回路内の主要波形をタイムチャートで示したものである。パルス幅計測回路４は、第１のカウンタ１２、第２のカウンタ１３、２式の一致検出回路１４、１５、クロックパルス生成回路１６、２入力ＡＮＤ回路Ｑ１３、２入力ＮＯＲ回路１４、インバータ回路Ｑ１５、３入力ＡＮＤ回路１７とにより構成される。
【００３０】
クロックパルス生成回路１６は、入力信号ＰＳ２のパルス幅を計測するための一定周期の高速クロックパルスＣＬ（図６の（１）参照）を生成する回路である。第２のカウンタ１３は、入力信号ＰＳ２とクロックパルスＣＬの論理積演算の結果として出力されるパルスを計数する高速カウンタであり、入力パルスの立ち上がりで＋１の計数が行なわれる。第１のカウンタ１２は、第２のカウンタ１３の計数時間を制御するカウンタで、同じく入力パルスの立ち上がりで＋１の計数が行なわれる。一致検出回路１４は第１のカウンタ１２の計数値が（ｎ＋１）（本例の場合は４）に一致したことを検出する回路であり、一致検出回路１５は第１のカウンタ１２の計数値がゼロであることを検出する回路である。
【００３１】
後述する演算制御回路５は、外部よりＡ／Ｄ変換開始信号ＳＴＡを受けると直ちにパルス幅計測開始信号ＳＴ（図６の（２）参照）をパルス幅計測回路４に出力する。このパルス幅計測開始信号ＳＴのパルス幅は、鋸歯状波生成回路２で生成される鋸歯状波電圧Ｖｒの周期より長くしてある。このパルス幅計測開始信号ＳＴと入力信号ＰＳ２（図６の（３）参照）との論理積が２入力ＡＮＤ回路Ｑ１３にて演算され、その出力に図６の（４）に示すようなリセットパルスが生成される。このパルスにより第１のカウンタ１２はリセットされる（図６の（６）参照）。
【００３２】
第１のカウンタ１２がリセットされ計数値がゼロの状態では、一致検出回路１４の出力は低レベルとなる。この時、２入力ＮＯＲ回路Ｑ１４の出力、即ち、第１のカウンタ１２の入力信号は入力信号ＰＳ２を反転した信号となる（図６の（５）参照）。
第１のカウンタ１２のリセット信号（図６の（４）参照）が終了すると第１のカウンタ１２は計数可能状態となる。第１のカウンタ１２は、入力信号ＰＳ２の反転波形の立ち上がり、即ち、リセット信号が終了した後の最初の入力信号ＰＳ２の立ち下がりで＋１の計数を行ない計数値が１となる（図６の（３）、（５）、（６）参照）。その後は、入力信号ＰＳ２の立ち下がりに同期して＋１計数が行なわれ、計数値は、２、３、４と増加していく（図６の（６）参照）。
【００３３】
第１のカウンタ１２の計数値が（ｎ＋１）（本例の場合は４）に達すると、一致回路１４の出力が高レベルに反転する。すると、２入力ＮＯＲ回路Ｑ１４の出力、即ち、第１のカウンタ１２の入力は入力信号ＰＳ２の信号レベルに無関係に低レベルとなるため＋１計数動作が停止し、計数値は４のままとなる（図６の（５）、（６）参照）。即ち、第１のカウンタ１２は、パルス幅計測開始信号ＳＴが入力されるとリセットされ、その後は入力信号ＰＳ２が立ち下がる度に＋１計数動作を行ない、計数値が（ｎ＋１）に達すると＋１計数動作が停止して計数値（ｎ＋１）を維持する。
【００３４】
次に、この間における第２のカウンタ１３の動作を説明する。第１のカウンタ１２がリセットされて計数値がゼロとなると一致検出回路１５の出力が高レベルとなる（図６の（８）参照）。この高レベル信号により第２のカウンタ１３はリセットされて計数値はゼロとなる（図６の（１０）参照）。第１のカウンタ１２の計数値がゼロの間は一致検出回路１４の出力が低レベルとなるため、インバータＱ１５の出力は高レベルとなる。このとき３入力ＡＮＤ回路Ｑ１７の出力、即ち、第２のカウンタ１３の入力には入力信号ＰＳ２とクロックパルスＣＬとを論理積演算したパルスが現れる（図６の（９）参照）。しかし、第１のカウンタ１２の計数値がゼロの間は、第２のカウンタ１３の計数値は一致検出回路１５の出力するリセット信号によりゼロのままである（図６の（１０）参照）。
【００３５】
第１のカウンタ１２の計数値が前述した動作により１となると、一致検出回路１５の出力信号が低レベルとなって強制的リセットが解除される。これにより第２のカウンタ１３は計数可能状態となる。入力信号ＰＳ２が高レベルの間には、入力信号ＰＳ２とクロックパルスＣＬとの論理積パルスが入力され、第２のカウンタ１３の計数値ＣＮは増加していく（図６の（９）、（１０）参照）。
【００３６】
第１のカウンタ１２の計数値が（ｎ＋１）に達すると、前述したように一致検出回路１４の出力が高レベルとなる。するとインバータＱ１５の出力が低レベルとなるため３入力ＡＮＤ回路Ｑ１７の出力は低レベルとなり、第２のカウンタ１３の計数動作が停止する（図６の（９）、（１０）参照）。計数動作が停止した時、第２のカウンタ１３には入力信号ＰＳ２のｎパルス分のパルス幅に比例する計数値が保持されている。その計数値ＣＮはクロックパルスＣＬの周期をｔとすると、前記（１）式を用いて次のように表わされる。
ＣＮ＝ｎ・ＰＷＮ／ｔ                                              
＝ｎ・（Ｃ＋Ｄ・ＡinＮ）／ｔ                                  （２）式
ここで、ＡinＮは外部入力チャンネル選択信号Ａ、Ｂにより選択されたチャンネルＮのアナログ入力信号であり、ＰＷＮはチャンネルＮのコンパレータの出力信号ＰＮのパルス幅である。
【００３７】
こうして計測された入力信号ＰＳ２のｎ個のパルス幅中に計数されたクロックパルスＣＬの計数値ＣＮは、演算制御回路５に出力される。それと同時に一致検出回路１４の出力信号も、パルス幅計測完了信号ＥＮとして演算制御回路５に出力される。このようにして演算制御回路５は、外部からＡ／Ｄ変換開始信号ＳＴＡを受けてパルス幅計測開始信号ＳＴをパルス幅計測回路４に送り、その回答として計数値ＣＮとパルス幅計測完了信号ＥＮを受け取る。
【００３８】
演算制御回路５は、パルス幅計測完了信号ＥＮを受けて直ちに計数値ＣＮを読み取る。そして、その計数値ＣＮからチャンネルＮのアナログ入力信号ＡinＮの値を（２）式の逆算により次のように求める。
ＡinＮ＝（ＣＮ・ｔ／ｎ−Ｃ）／Ｄ                                  （３）式
演算制御回路５は、こうして求めたＡinＮの値をチャンネルＮのアナログ入力信号のＡ／Ｄ変換値ＤＡＴＡとして出力する。それと同時にＡ／Ｄ変換完了信号ＥＮＤを出力する。以上の動作により、指定されたチャンネルのアナログ入力信号のＡ／Ｄ変換が完了する。      
【００３９】
図１に示した本実施形態の多チャンネルＡ／Ｄ変換装置１の回路構成では、フォトカプラＰＣ０、ＰＣ１、ＰＣ４によってアナログ入力信号が加えられるアナログ回路側と、演算制御が行なわれるディジタル回路側との接地線が非共通とされている。従って、センサ等への配線を伝ってアナログ回路側に侵入したノイズがディジタル回路側に伝わりにくい効果を奏する。反対に、ディジタル回路側で発生したスイッチングノイズもアナログ回路側に侵入しにくいためセンサ等が誤動作する恐れが減少する。
【００４０】
更に、本実施形態の多チャンネルＡ／Ｄ変換装置１の回路構成を「背景技術」で説明した図８の多チャンネルＡ／Ｄ変換装置３０とを比較すると、チャンネル数が同じ場合には必要なフォトカプラの数が少なくて済む。例えば４チャンネルの場合、図８の回路構成の場合には３×４個必要であるのに対して本実施形態の図１の回路構成の場合には３個で済む。これは、本実施形態の場合には外部入力チャンネル選択信号Ａ、Ｂを２進数のコード信号のままアナログ回路側に渡しアナログ回路側でデコードしていることと、アナログ回路側にマルチプレクサ３を配置して選択した一つのチャンネルのパルス出力信号ＰＳ１のみをアナログ回路側からディジタル回路側に渡していることによる。
【００４１】
更に、本実施形態の回路構成の場合、Ａ／Ｄ変換の精度に影響するＰＷＭ信号パルスが通過するフォトカプラはＰＣ４のみである。チャンネル選択信号Ａ１、Ｂ１が通過するフォトカプラＰＣ０、ＰＣ１の応答速度はＡ／Ｄ変換速度には影響するがＡ／Ｄ変換精度には影響を与えない。従って、立ち上がり、立ち下がりの速い高速応答が要求されるフォトカプラは１個で済むという効果も得られる。
【００４２】
（第２の実施形態）
図７は、多チャンネルＡ／Ｄ変換装置の第２の実施形態の回路構成を示したものである。なお、第１の実施形態の図１と同一又は相当部分には同一符号を付してその説明を繰り返さない。
本実施形態は、Ａ／Ｄ変換誤差の補正を行なうことを意図した実施形態である。本実施形態の多チャンネルＡ／Ｄ変換装置１ａの構成が第１の実施形態の多チャンネルＡ／Ｄ変換装置１の構成と異なる点は、チャンネル０のアナログ入力信号として値が既知の基準電圧Ｖref を入力している点と、ラッチ回路７を無くしている点である。外部入力チャンネル選択信号Ａ、Ｂは、演算制御回路５ａに直接に入力される。また、演算制御回路５ａからは、Ａ／Ｄ変換値ＤＡＴＡ、Ａ／Ｄ変換完了信号ＥＮＤに加えてＡ／Ｄ変換の異常発生を知らせる異常信号ＥＲＲＯＲが追加して出力される。デコーダ回路８に送られる選択信号Ａ１、Ｂ１は演算制御回路５ａから直接、出力される。
【００４３】
次に、本実施形態の演算制御回路５ａの動作について説明する。外部入力チャンネル選択信号Ａ、Ｂを入力した状態でＡ／Ｄ変換開始信号ＳＴＡが入力されると、演算制御回路５ａは外部入力チャンネル選択信号Ａ、Ｂを読み取り、読み取った値を選択信号Ａ１、Ｂ１としてフォトカプラＰＣ０、ＰＣ１に出力する。それと同時にパルス幅計測回路４にパルス幅計測開始信号ＳＴを出力する。すると、第１の実施形態で説明した動作に従って選択されたチャンネルのアナログ入力信号のＡ／Ｄ変換が行なわれる。
【００４４】
本実施形態では、演算制御回路５ａは得られたＡ／Ｄ変換値ＤＡＴＡをそのまま出力するのではなく、後述する補正演算を行なった上で外部に出力する。そして、Ａ／Ｄ変換完了信号ＥＮＤを出力する。本実施形態の演算制御回路５ａは、この補正演算を次のようにして行なう。
演算制御回路５ａは、外部からＡ／Ｄ変換開始信号ＳＴＡが入力されていない期間中に定期的にチャンネル０のアナログ入力信号Ｖref のＡ／Ｄ変換を行なわせる。このＡ／Ｄ変換を行なわせるために、演算制御回路５ａは自らチャンネル０を選択する選択信号Ａ１、Ｂ１を出力した上でパルス幅計測開始信号ＳＴをパルス幅計測回路４に出力する。これによりチャンネル０のアナログ入力信号Ｖref のＡ／Ｄ変換が行なわれ、演算制御回路５ａはそのＡ／Ｄ変換値Ｖref1を取得する。
【００４５】
チャンネル０に入力されている基準のアナログ入力信号Ｖref の値は既知である。演算制御回路５ａは、その既知の値Ｖref と取得したＡ／Ｄ変換値Ｖref1とより次の式で変換誤差Δを算出して記憶する。
Δ＝Ｖref1−Ｖref                                                 （４）式
この変換誤差Δは、主としてフォトカプラＰＣ４とパルス幅計測回路４において発生するオフセット的な誤差と考えられる。従って、この変換誤差Δは各チャンネルに共通に発生する誤差と見なすことができる。
【００４６】
そこで演算制御回路５ａは、外部から指定されたチャンネルのアナログ入力信号のＡ／Ｄ変換値ＤＡＴＡを取得した後、その値から上記変換誤差Δを差し引く補正演算を行なう。そして、その結果をＡ／Ｄ変換値ＤＡＴＡとして外部に出力する。
変換誤差Δの値としては、１回の測定により（４）式で算出された値を使用してもよいが、精度を高めるためには複数回測定した値の平均値を用いる方が好ましい。算出した変換誤差Δの値が予め決められた許容値を超えていた場合には異常発生と判断して異常信号ＥＲＲＯＲを出力する。
【００４７】
なお、演算制御回路５ａが変換誤差Δを求めるためにチャンネル０のＡ／Ｄ変換を指令している間に外部よりＡ／Ｄ変換開始信号ＳＴＡが入力された場合には、演算制御回路５ａは直ちに外部入力チャンネル選択信号Ａ、Ｂの値を読み取って記憶しておき、チャンネル０のＡ／Ｄ変換が終了した後に記憶しておいたチャンネルのＡ／Ｄ変換動作を開始させる。
【００４８】
本実施形態の多チャンネルＡ／Ｄ変換装置１ａは、補正演算により変換誤差Δを除いた値をＡ／Ｄ変換値ＤＡＴＡとして出力するために、補正を行なわない場合よりも精度の高いＡ／Ｄ変換値が得られる。また、変換誤差Δが許容値を超えた場合には異常信号ＥＲＲＯＲが出力されるため、異常発生を早期に知ることができる。
【００４９】
（第３の実施形態）
前記第１、第２の実施形態は、外部から指定された特定のチャンネルのアナログ入力信号に対して、要求があった時点からＡ／Ｄ変換動作を開始して得られた値を出力する実施形態であった。これに対して本実施形態は、外部からの要求に無関係に全チャンネルのアナログ入力信号をサイクリックにＡ／Ｄ変換して内部メモリに記憶しておき、外部から要求があった場合には、要求があったチャンネルの最新のＡ／Ｄ変換値をメモリから読み出して出力する実施形態である。
【００５０】
本実施形態の多チャンネルＡ／Ｄ変換装置の回路構成は、第２の実施形態について図７に示した回路構成と同一である。異なる点は、演算制御回路５ａの内部動作のみである。演算制御回路５ａは、外部からのＡ／Ｄ変換要求の有無に無関係にチャンネル０から順にチャンネル３までのアナログ入力信号のＡ／Ｄ変換を実行させて、得られたＡ／Ｄ変換値を内部のメモリにチャンネル毎に記憶する。この動作はサイクリックに繰り返し行ない、新しく得られた値で前のサイクルで得られた値を上書きする。
【００５１】
チャンネル０には第２の実施形態の場合と同様に既知の基準電圧Ｖref を入力しておき、補正演算用の変換誤差Δを求める演算を行なってその値を記憶しておく。そして、他のチャンネルのＡ／Ｄ変換値に対して補正演算を行ない、補正後の値を外部に出力するＡ／Ｄ変換値としてメモリに記憶する。
このような動作を行なうことで演算制御回路５ａ内のメモリには、常に最新のサイクルのＡ／Ｄ変換動作で得られた値が記憶されている。従って、外部より外部入力チャンネル選択信号Ａ、Ｂによりチャンネルを指定してＡ／Ｄ変換開始信号ＳＴＡが入力された場合には、指定されたチャンネルに対応するＡ／Ｄ変換値をメモリから読み出し出して直ちに回答として外部出力する。それと同時にＡ／Ｄ変換完了信号ＥＮＤを出力する。
【００５２】
このように本実施形態の多チャンネルＡ／Ｄ変換装置では、全チャンネルのアナログ入力信号が前もってＡ／Ｄ変換されてメモリに記憶されているので、外部から要求があった場合には即座にその値を出力でき、応答が速まる効果がある。
なお、変換誤差Δが許容値を超えた場合に異常信号ＥＲＲＯＲを出力する点は、第２の実施形態の場合と同様である。
【図面の簡単な説明】
【００５３】
【図１】第１の実施形態に係る多チャンネルＡ／Ｄ変換装置の回路構成である。
【図２】コンパレータの入出力信号波形図である。
【図３】デコーダ回路の構成例である。
【図４】マルチプレクサの構成例である。
【図５】パルス幅計測回路の構成例である。
【図６】パルス幅計測回路の各部の信号波形図である。
【図７】第２の実施形態に係る多チャンネルＡ／Ｄ変換装置の回路構成である。
【図８】従来技術に係る図１相当図である。
【符号の説明】
【００５４】
図面中、１、１ａは多チャンネルＡ／Ｄ変換装置、２は鋸歯状波生成回路、３はマルチプレクサ、４はパルス幅計測回路、５、５ａは演算制御回路、６はチャンネル選択信号生成回路、７はラッチ回路、８はデコーダ回路、Ａ、Ｂは外部入力チャンネル選択信号、Ａin０〜Ａin３はアナログ入力信号、ＣＮはパルス幅計測値、ＣＰ０〜ＣＰ３はコンパレータ、ＤＡＴＡはＡ／Ｄ変換値、ＥＮはパルス幅計測完了信号、ＥＮＤはＡ／Ｄ変換完了信号、Ｐ０〜Ｐ３はコンパレータの出力信号、ＰＣ０、ＰＣ１はフォトカプラ（第１の絶縁回路）、ＰＣ４はフォトカプラ（第２の絶縁回路）、ＰＳ１はマルチプレクサの出力信号、ＰＳ２は第２の絶縁回路の出力信号（パルス幅計測回路の入力信号）、Ｓ０〜Ｓ３はチャンネル選択信号、ＳＴはパルス幅計測開始信号、ＳＴＡはＡ／Ｄ変換開始信号、Ｖｒは鋸歯状波信号、Ｖref は基準アナログ入力信号を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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