(57)【要約】【課題】  サイズを小さくできる半導体装置を提供する。【解決手段】  記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されており、チャネルボディの多数キャリア蓄積状態によりデータを記憶する。記憶トランジスタＭＴはバックゲート電極を有している。各バックゲート電極は、バックゲート線ＢＧＬに共通接続されている。バックゲート線ＢＧＬは、ワード線ＷＬ下のＳＯＩ基板の埋め込み酸化層を除去し、そこに形成されている。ＳＯＩ基板のシリコン層（チャネルボディ、ドレイン領域７、ソース領域９）は、ドレイン領域７やソース領域９下に残された埋め込み酸化層で支持されている。【選択図】  図１
2005158952.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
単結晶構造を有する第１導電型の半導体層と、
前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタと、
前記複数のトランジスタの前記第１ゲート電極を共通接続する第１ゲート線と、
前記一対の不純物領域下で前記半導体層を支持することにより前記基板と前記半導体層とを絶縁分離すると共に前記第１ゲート線が延びる方向に沿って前記基板上に設けられた絶縁層と、
前記複数のトランジスタの前記チャネルボディ下で第２ゲート絶縁膜を介して前記チャネルボディと対向するように前記基板上に設けられ、前記第１ゲート電極のゲート長の１倍より大きく３倍以下のゲート長を有する第２ゲート電極と、
前記一対の不純物領域下の前記絶縁層に挟まれて前記第１ゲート線が延びる方向に沿って前記基板上に設けられると共に前記第２ゲート電極を共通接続する第２ゲート線と、を備える、
ことを特徴とする半導体装置。
【請求項２】
前記第１ゲート線はワード線を含み、
前記複数のトランジスタの各々は、前記チャネルボディの多数キャリア蓄積状態によりデータを記憶する記憶トランジスタを含む、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板と、
単結晶構造を有する第１導電型の半導体層と、
前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタと、
前記複数のトランジスタの前記第１ゲート電極を共通接続する第１ゲート線と、
前記一対の不純物領域下で前記半導体層を支持することにより前記基板と前記半導体層とを絶縁分離すると共に前記第１ゲート線が延びる方向に沿って前記基板上に設けられた絶縁層と、
前記複数のトランジスタの前記チャネルボディ下で第２ゲート絶縁膜を介して前記チャネルボディと対向するように前記基板上に設けられた第２ゲート電極と、
前記一対の不純物領域下の前記絶縁層に挟まれて前記第１ゲート線が延びる方向に沿って前記基板上に設けられると共に前記第２ゲート電極を共通接続する第２ゲート線と、
前記複数のトランジスタどうしを絶縁分離すると共に前記半導体層よりも下に位置する底部を有する素子分離部と、を備える、
ことを特徴とする半導体装置。
【請求項４】
基板と、
単結晶構造を有する第１導電型の半導体層と、
前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタと、
前記複数のトランジスタの前記第１ゲート電極を共通接続する第１ゲート線と、
前記一対の不純物領域下で前記半導体層を支持することにより前記基板と前記半導体層とを絶縁分離すると共に前記第１ゲート線が延びる方向に沿って前記基板上に設けられた絶縁層と、
前記複数のトランジスタの前記チャネルボディ下で第２ゲート絶縁膜を介して前記チャネルボディと対向するように前記基板上に設けられた第２ゲート電極と、
前記一対の不純物領域下の前記絶縁層に挟まれて前記第１ゲート線が延びる方向に沿って前記基板上に設けられると共に前記第２ゲート電極を共通接続する第２ゲート線と、
を備え、
前記半導体層の厚みは、前記チャネルボディの形成領域の方が前記不純物領域の形成領域よりも小さい、
ことを特徴とする半導体装置。
【請求項５】
絶縁層により基板から絶縁分離されると共に単結晶構造を有する第１導電型の半導体層と、この半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタが設けられた半導体装置の製造方法であって、
前記第１ゲート電極を共通接続する第１ゲート線が形成される第１ゲート線形成領域と、前記複数のトランジスタを絶縁分離するための素子分離部が形成される素子分離部形成領域と、が交差する箇所に開口部を有するエッチングストッパを形成する工程と、
前記一対の不純物領域が形成される前記半導体層下を通り前記第１ゲート線形成領域が延びる方向に沿って前記絶縁層が残るように、前記エッチングストッパが形成された状態で前記絶縁層をエッチングすることにより、前記チャネルボディが形成される前記半導体層下に空洞部を有するエッチング領域を、前記第１ゲート線形成領域が延びる方向に沿って形成する工程と、
前記空洞部で露出する前記半導体層と接触する第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜を介して第２ゲート電極が設けられるように、前記第２ゲート電極を共通接続する第２ゲート線を、前記第１ゲート線形成領域が延びる方向に沿って前記エッチング領域に形成する工程と、  
前記チャネルボディが形成される前記半導体層上に前記第１ゲート絶縁膜を介して前記第１ゲート電極が位置するように、前記第１ゲート電極を共通接続する前記第１ゲート線を、前記第１ゲート線形成領域に形成する工程と、を備える、
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＳＯＩ(Silicon On Insulator)基板のような半導体基板に形成されたトランジスタを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、ＭＯＳトランジスタ等の素子を半導体基板に形成した構造を有す。半導体装置として、論理回路、ＤＲＡＭのようなメモリが例示される。最近、従来のＤＲＡＭ代替を目的として、より単純なセル構造でダイナミック記憶を可能とした半導体装置が提案されている（特許文献１参照）。メモリセルは、フローティングのボディ（チャネルボディ）を持つ一つのトランジスタにより構成される。このメモリセルは、ボディに過剰の多数キャリアが蓄積された状態を第１データ状態（例えば、データ“１”）、ボディから過剰の多数キャリアが放出された状態を第２データ状態（例えば、データ“０”）として、二値記憶を行う。
【０００３】
このようなメモリセルを“ＦＢＣ（Floating Body Cell）”といい、ＦＢＣを用いた半導体装置を“ＦＢＣメモリ”という。ＦＢＣメモリは、通常のＤＲＡＭのようにキャパシタを用いないから、セルアレイの構造が単純であり、単位セル面積が小さく、従って高集積化が容易であるという長所を持つ。
【０００４】
さて、半導体装置の基板としてＳＯＩ基板がある。ＦＢＣもＳＯＩ基板に形成される。ＳＯＩ基板は、基板上に形成された埋め込み酸化層の上に単結晶構造のシリコン層が配置された構造を有する。埋め込み酸化層により基板とシリコン層とが絶縁分離される。ＳＯＩ基板を用いると、動作速度の高速化、省電力化等の効果が生じる。
【０００５】
しかし、ＳＯＩ基板を用いても、ＭＯＳトランジスタが微細化すると、短チャネル効果が原因となるリーク電流が増大する。これを解決する技術として、トランジスタのチャネルボディを二つのゲート電極で上下に挟んだ構造のダブルゲート型のＭＯＳトランジスタが知られている（特許文献２参照）。
【特許文献１】特開２００２−２４６５７１（図２５）
【特許文献２】特開平１４−５７３３７（図５）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
二つのゲート電極のうち一方は、埋め込み酸化層に形成された空洞部に配置される。この酸化層は、シリコン層を支持する機能も有するため、所定の面積を残す必要があり、これがＭＯＳトランジスタのサイズの小型化の妨げとなる。
【０００７】
本発明の目的は、サイズを小さくできる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の一態様は、基板と、単結晶構造を有する第１導電型の半導体層と、前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタと、前記複数のトランジスタの前記第１ゲート電極を共通接続する第１ゲート線と、前記一対の不純物領域下で前記半導体層を支持することにより前記基板と前記半導体層とを絶縁分離すると共に前記第１ゲート線が延びる方向に沿って前記基板上に設けられた絶縁層と、前記複数のトランジスタの前記チャネルボディ下で第２ゲート絶縁膜を介して前記チャネルボディと対向するように前記基板上に設けられ、前記第１ゲート電極のゲート長の１倍より大きく３倍以下のゲート長を有する第２ゲート電極と、前記一対の不純物領域下の前記絶縁層に挟まれて前記第１ゲート線が延びる方向に沿って前記基板上に設けられると共に前記第２ゲート電極を共通接続する第２ゲート線と、を備える、ことを特徴とする。
【０００９】
本発明に係る半導体装置の他の態様は、基板と、単結晶構造を有する第１導電型の半導体層と、前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタと、前記複数のトランジスタの前記第１ゲート電極を共通接続する第１ゲート線と、前記一対の不純物領域下で前記半導体層を支持することにより前記基板と前記半導体層とを絶縁分離すると共に前記第１ゲート線が延びる方向に沿って前記基板上に設けられた絶縁層と、前記複数のトランジスタの前記チャネルボディ下で第２ゲート絶縁膜を介して前記チャネルボディと対向するように前記基板上に設けられた第２ゲート電極と、前記一対の不純物領域下の前記絶縁層に挟まれて前記第１ゲート線が延びる方向に沿って前記基板上に設けられると共に前記第２ゲート電極を共通接続する第２ゲート線と、前記複数のトランジスタどうしを絶縁分離すると共に前記半導体層よりも下に位置する底部を有する素子分離部と、を備える、ことを特徴とする。
【００１０】
本発明に係る半導体装置のさらに他の態様は、基板と、単結晶構造を有する第１導電型の半導体層と、前記半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタと、前記複数のトランジスタの前記第１ゲート電極を共通接続する第１ゲート線と、前記一対の不純物領域下で前記半導体層を支持することにより前記基板と前記半導体層とを絶縁分離すると共に前記第１ゲート線が延びる方向に沿って前記基板上に設けられた絶縁層と、前記複数のトランジスタの前記チャネルボディ下で第２ゲート絶縁膜を介して前記チャネルボディと対向するように前記基板上に設けられた第２ゲート電極と、前記一対の不純物領域下の前記絶縁層に挟まれて前記第１ゲート線が延びる方向に沿って前記基板上に設けられると共に前記第２ゲート電極を共通接続する第２ゲート線と、を備え、前記半導体層の厚みは、前記チャネルボディの形成領域の方が前記不純物領域の形成領域よりも小さい、ことを特徴とする。
【００１１】
本発明に係る半導体装置の製造方法の一態様は、絶縁層により基板から絶縁分離されると共に単結晶構造を有する第１導電型の半導体層と、この半導体層上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記半導体層中に設けられかつドレイン領域及びソース領域となる第２導電型の一対の不純物領域と、これらの不純物領域の間の前記半導体層中に設けられた第１導電型のチャネルボディと、を含む複数のトランジスタが設けられた半導体装置の製造方法であって、前記第１ゲート電極を共通接続する第１ゲート線が形成される第１ゲート線形成領域と、前記複数のトランジスタを絶縁分離するための素子分離部が形成される素子分離部形成領域と、が交差する箇所に開口部を有するエッチングストッパを形成する工程と、前記一対の不純物領域が形成される前記半導体層下を通り前記第１ゲート線形成領域が延びる方向に沿って前記絶縁層が残るように、前記エッチングストッパが形成された状態で前記絶縁層をエッチングすることにより、前記チャネルボディが形成される前記半導体層下に空洞部を有するエッチング領域を、前記第１ゲート線形成領域が延びる方向に沿って形成する工程と、前記空洞部で露出する前記半導体層と接触する第２ゲート絶縁膜を形成する工程と、前記第２ゲート絶縁膜を介して第２ゲート電極が設けられるように、前記第２ゲート電極を共通接続する第２ゲート線を、前記第１ゲート線形成領域が延びる方向に沿って前記エッチング領域に形成する工程と、前記チャネルボディが形成される前記半導体層上に前記第１ゲート絶縁膜を介して前記第１ゲート電極が位置するように、前記第１ゲート電極を共通接続する前記第１ゲート線を、前記第１ゲート線形成領域に形成する工程と、を備える、ことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、半導体装置のサイズを小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
（半導体装置の構造）
（半導体装置の動作）
（バックゲート電極）      
（第１実施形態の主な効果）  
（半導体装置の製造方法）
（半導体装置の平面構造の変形例）
［第２実施形態］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【００１４】
［第１実施形態］
第１実施形態に係る半導体装置は、ＦＢＣメモリである。この半導体装置の主な特徴は、ワード線方向に延びるバックゲート線を、ドレイン領域及びソース領域下に配置されかつワード線方向に延びる埋め込み酸化層で挟んだ構造を有することである。なお、第１実施形態において、メモリセルとして機能する記憶トランジスタはＦＢＣを意味する。
【００１５】
（半導体装置の構造）
図１は、第１実施形態に係る半導体装置のセルアレイ１の一部の平面図である。セルアレイ１は、複数の記憶トランジスタＭＴがマトリクス状に配置された構造を有する。記憶トランジスタＭＴは、フローティング状態のチャネルボディの多数キャリア蓄積状態によりデータを記憶する。以下、セルアレイ１の平面構造について詳細に説明する。
【００１６】
セルアレイ１は、ｙ方向に延びる複数の素子分離部３を備え、これらは隣と間隔を設けて配置されている。素子分離部３間の領域が素子形成領域５となる。素子形成領域５には、ドレイン領域７及びソース領域９となる一対の不純物領域が形成されている。    
【００１７】
セルアレイ１において、素子分離部３と交差するようにｘ方向に延びる複数のワード線ＷＬ（第１ゲート線の一例）が、隣と間隔を設けて配置されている。ワード線ＷＬと素子形成領域５とが交差する箇所に記憶トランジスタＭＴが配置される。ワード線ＷＬの下には、ｘ方向、つまりワード線ＷＬが延びる方向に沿ってバックゲート線（第２ゲート線の一例）ＢＧＬが設けられている。
【００１８】
記憶トランジスタＭＴは、ｙ方向の両隣の記憶トランジスタＭＴのうち、一方のトランジスタＭＴとドレイン領域７を共用し、他方のトランジスタＭＴとソース領域９を共用している。ドレイン領域７にはドレインプラグＤＰが接続されている。このプラグＤＰは、ｙ方向に延びるビット線ＢＬと接続されている。よって、ドレイン領域７には、ワード線ＷＬと交差するビット線ＢＬが接続されている。一方、ソース領域９にはソースプラグＳＰが接続されており、プラグＳＰはｘ方向に延びるソース線ＳＬと接続されている。したがって、ソース領域９には、ワード線ＷＬが延びる方向に沿って設けられたソース線ＳＬが接続されている。
【００１９】
次に、第１実施形態に係るセルアレイの断面構造について、図２Ａ、図２Ｂ、図２Ｃ及び図２Ｄを用いて説明する。図２Ａ、図２Ｂ、図２Ｃ、図２Ｄは、それぞれ図１のＡ１−Ａ２線、Ｂ１−Ｂ２線、Ｃ１−Ｃ２線、Ｄ１−Ｄ２線に沿った断面図である。
【００２０】
記憶トランジスタＭＴは、フローティングのチャネルボディを持つＮＭＯＳトランジスタである。トランジスタＭＴは、シリコン基板１１（基板の一例）、埋め込み酸化層１３（絶縁層の一例）、単結晶構造のｐ型のシリコン層１５（半導体層の一例）が積層された構造を有するＳＯＩ基板１７に形成されている。
【００２１】
記憶トランジスタＭＴは、シリコン層１５中に形成されたｎ型の一対の不純物領域であるドレイン領域７及びソース領域９と、これらの領域７，９の間のシリコン層１５中に設けられたｐ型のチャネルボディ１９と、チャネルボディ１９上に第１ゲート絶縁膜２１を介して形成されると共にワード線ＷＬに接続されたフロントゲート電極（第１ゲート電極の一例）２３と、を備える。なお、第１ゲート絶縁膜２１をフロントゲート絶縁膜と言うこともできる。
【００２２】
ワード線ＷＬのうち素子形成領域５と交差する箇所（図１参照）が、フロントゲート電極２３となる。フロントゲート電極２３がワード線ＷＬで共通接続された記憶トランジスタＭＴどうしは、素子分離部３により絶縁分離される。
【００２３】
チャネルボディ１９は、フローティングボディである。記憶トランジスタＭＴは、チャネルボディ１９が過剰の多数キャリアを保持する第１データ状態と、チャネルボディ２１が第１データ状態より少ない多数キャリアを保持する第２データ状態とのいずれかを記憶する。
【００２４】
埋め込み酸化層１３は、ドレイン領域７及びソース領域９下であって、図１のワード線ＷＬが延びる方向に沿ってシリコン基板１１上に設けられている。これにより、埋め込み酸化層１３は、シリコン層１５とシリコン基板１１とを絶縁分離すると共にシリコン層１５を支持する。
【００２５】
チャネルボディ１９下の埋め込み酸化層１３は除去されている。この箇所にバックゲート電極（第２ゲート電極の一例）２５が配置されている。バックゲート電極２５は、チャネルボディ１９下で第２ゲート絶縁膜２７を介してチャネルボディ１９と対向していると共に第２ゲート絶縁膜２７と同時に形成されたシリコン酸化膜２９を介してシリコン基板１１上に位置している。バックゲート電極２５の中心部には空隙３１がある。これはバックゲート電極２５となるアモルファスシリコン膜の形成時に生じたものである。なお、第２ゲート絶縁膜２７をバックゲート絶縁膜と言うこともできる。
【００２６】
ドレイン領域７下の埋め込み酸化層１３とソース領域９下の埋め込み酸化層１３とで挟まれるように、ワード線ＷＬが延びる方向に沿ってバックゲート線ＢＧＬが、シリコン基板１１上に配置されている。この線ＢＧＬは、素子分離部３下でシリコン基板１１と接続されている。バックゲート線ＢＧＬは、同じ行にある記憶トランジスタＭＴのバックゲート電極２５を共通接続する。
【００２７】
ドレイン領域７やソース領域９上にはシリサイド３３が形成され、フロントゲート電極２３上にはシリサイド３５が形成されている。フロントゲート電極２３の側面には、サイドウォール３７が設けられている。記憶トランジスタＭＴを覆うようにシリサイド３３，３５上にシリコン窒化膜３９が形成されている。
【００２８】
シリコン窒化膜３９上に層間絶縁膜４１が形成されている。層間絶縁膜４１にはソース領域９と接続するソースプラグＳＰ、ドレイン領域７と接続するドレインプラグＤＰの下部４３がそれぞれ埋め込まれている。層間絶縁膜４１は層間絶縁膜４５で覆われている。層間絶縁膜４５にはソースプラグＳＰと接続するソース線ＳＬが埋め込まれている。また、膜４５には、ドレインプラグＤＰの下部４３と接続するドレインプラグＤＰの中間部４７が埋め込まれている。
【００２９】
層間絶縁膜４５上には層間絶縁膜４９が形成されている。層間絶縁膜４９には、ドレインプラグＤＰの中間部４７と接続するドレインプラグＤＰの上部５１が埋め込まれている。ドレインプラグＤＰは、下部４３、中間部４７及び上部５１で構成されている。層間絶縁膜４９上には、ドレインプラグＤＰと接続されたビット線ＢＬが形成されている。
【００３０】
なお、ＳＯＩ基板１７には、論理回路を混載することもできる。図３は、この論理回路の構成要素となるＰＭＯＳトランジスタＰＱとＮＭＯＳトランジスタＮＱの断面図である。これらのロジックトランジスタは、シリコン層１５に形成される。
【００３１】
ロジックトランジスタの形成領域では、厚い埋め込み酸化層１３により、シリコン基板１１とシリコン層１５との寄生容量を小さくしている。これにより、高速かつ低消費電力の論理回路を実現している。一方、記憶トランジスタの形成領域には、図２Ａに示すようにバックゲート電極２５を形成しているので、後述の（バックゲート電極）の欄で説明するように、データの保持時間が長い記憶トランジスタＭＴを実現できる。  
【００３２】
（半導体装置の動作）
半導体装置の動作について図４〜図６で説明する。図４〜図６は、記憶トランジスタＭＴの断面の模式図である。図４はデータ“１”の書込み動作、図５はデータ“０”の書込み動作、図６はデータの読出し動作を示している。
【００３３】
図４に示すように、記憶トランジスタＭＴへのデータ“１”の書込みには、記憶トランジスタＭＴに大きなチャネル電流が流れるバイアス条件を与える。例えば、ワード線ＷＬに１．５Ｖ、ビット線ＢＬに１．５Ｖを印加する。これにより、ドレイン領域７近傍でインパクトイオン化により発生する多数キャリア（図の例ではホールhole）をチャネルボディ１９に蓄積する。
【００３４】
一方、データ“０”書込みは、図５に示すように、例えばワード線ＷＬに１．５Ｖ、ビット線ＢＬに−１Ｖを印加する。これにより、ドレイン領域７とチャネルボディ１９の間のＰＮ接合を順バイアス状態として、ボディ１９の多数キャリアをドレイン領域７側に放出させる。
【００３５】
ボディ１９のキャリア蓄積状態の相違は、記憶トランジスタＭＴのしきい値の相違として現れる。従って、図６に示すように、例えばワード線ＷＬに１．５Ｖ、ビット線ＢＬに０．２Ｖを与えて、セル電流の有無又は大小を検出することにより、データ“０”，“１”の読出しができる。
【００３６】
図７は、記憶トランジスタＭＴのドレイン電流Ｉｄｓ−ゲート電圧Ｖｇｓ特性をデータ“０”，“１”について示している。なお、チャネルボディ１９の過剰の多数キャリアは、長時間放置すると、ドレイン領域７、ソース領域９との間のＰＮ接合を介して抜ける。従って、ＤＲＡＭと同様に一定周期でリフレッシュ動作を行うことが必要である。
【００３７】
（バックゲート電極）
図２Ｃや図４に示すように、バックゲート電極２５、第２ゲート絶縁膜２７及びチャネルボディ１９によりキャバシタＣが構成される。キャバシタＣにより、チャネルボディ１９に蓄積されるホールを増やしている。これにより、データの保持時間の長い記憶トランジスタにしている。そして、半導体装置の動作の際、バックゲート電極２５の電位は例えば−２Ｖに固定される。これにより、キャパシタＣにホールが蓄積され易いようにしている。このように、バックゲート電極２５は所定の電位にされており、このための電圧がバックゲート線ＢＧＬを介して配線層から供給される。バックゲート線と配線層との接続箇所の形態としては、次の二つがある。
【００３８】
まず、一つ目を図８で説明する。図８はバックゲート線と配線層との接続部の断面図である。セルアレイが形成された領域のシリコン基板１１にｎ−型拡散層が形成されている。上記接続部において、シリコン基板（ｎ−型拡散層）１１の表面にｎ＋型拡散層５７が形成され、拡散層５７の表面にシリサイド５９が形成されている。拡散層５７及びシリサイド５９上には、埋め込み酸化層１３及び素子分離部３が設けられておらず、シリコン窒化膜３９を介して層間絶縁膜４１が設けられている。層間絶縁膜４１及びシリコン窒化膜３９には、プラグ６１が埋め込まれている。プラグ６１は、その上端側で配線層（図示せず）と接続される。プラグ６１の下端はシリサイド５９とコンタクトしている。
【００３９】
一方、図１、図２Ａ及び図２Ｂに示すように、バックゲート電極２５はバックゲート線ＢＧＬに接続され、この線ＢＧＬはシリコン基板（ｎ−型拡散層）１１とコンタクトしている。したがって、各バックゲート線ＢＧＬは、シリコン基板（ｎ−型拡散層）１１、ｎ＋型拡散層５７及びシリサイド５９を介してプラグ６１に共通接続される。
【００４０】
次に、二つ目を図９で説明する。図９は、バックゲート線と配線層との接続部の断面図である。一つ目では、各バックゲート線ＢＧＬがプラグ６１に共通接続されているので、各バックゲート線ＢＧＬの電位を独立制御できない。これに対して、二つ目では、各バックゲート線ＢＧＬの電位を独立制御できるようにしている。以下、詳細に説明する。
【００４１】
まずセルアレイ内では、図２Ｂ、図２Ｃとは異なり、各バックゲート線ＢＧＬは、シリコン酸化膜２９によりシリコン基板１１と絶縁分離されている。図１には図示していないが、各バックゲート線ＢＧＬ上には、ワード線ＷＬが分断されている部分がある（あるいは、図１には図示していないが、各バックゲート線ＢＧＬ上にワード線ＷＬを配置しない領域をセルアレイのある部分に設ける）。この部分が図９の接続部となる。この接続部には、シリサイド３３及びシリコン層１５が形成されていない。プラグ６１の下端がバックゲート線ＢＧＬに形成されたシリサイド６３にコンタクトしている。
【００４２】
以上のように、バックゲート線ＢＧＬ及びプラグ６１をシリコン基板１１と絶縁分離すると共に各バックゲート線ＢＧＬを異なるプラグ６１と接続するようにしている。これにより、各バックゲート線ＢＧＬの電位を独立制御することができる。
【００４３】
（第１実施形態の主な効果）
第１実施形態の主な効果を第１及び第２比較例と比較しながら説明する。図１０は、第１比較例に係るセルアレイの一部の平面図である。図１１は、図１０のＡ１−Ａ２線に沿った断面図である。図１２は、図１０のＢ１−Ｂ２線に沿った断面図である。図１３は、図１０のＣ１−Ｃ２線に沿った断面図である。図１４は、第２比較例の断面図であり、第１比較例の図１３と対応する。
【００４４】
第１及び第２比較例では、バックゲート電極ではなく、側面電極５３が設けられている。図１３に示すように、第１比較例の側面電極５３は、チャネルボディ１９の側面と対向するように素子分離部３下に設けられている。第２比較例の側面電極５３は、図１４に示すように、チャネルボディ１９の側面及び底面と対向するように設けられている。
【００４５】
側面電極５３は、バックゲート電極２５と同様の機能を有する。つまり、図１３及び図１４に示すように、側面電極５３、絶縁膜及びチャネルボディ１９でキャバシタＣが構成され、キャバシタＣにより、チャネルボディ１９に蓄積されるホールを増やしている。第２比較例は、側面電極５３がボディ１９の底面でも対向しているため、第１比較例よりも、チャネルボディ１９に蓄積されるホールをさらに増やすことができる。
【００４６】
効果１：
第１実施形態は第１及び第２比較例に比べてリーク電流を小さくできる。この理由を説明する。図１３に示すように、第１比較例では、埋め込み酸化層１３をウエットエッチングして、そのエッチングされた箇所に側面電極５３を埋め込んでいる。ウエットエッチングなので、埋め込み酸化層１３は横方向にも削られる。したがって、側面電極５３は、チャネルボディ１９の底面の縁部と対向する位置にまで延びている。よって、キャバシタＣは角部５５を有する。一方、図１４の第２比較例では、側面電極５３がチャネルボディ１９の側面及び底面と対向しているため、キャバシタＣは角部５５を有する。
【００４７】
角部５５では電界が集中するため、角部５５でチャネルボディ１９と側面電極５３との間にリークパスができやすい。これにより、データ保持時間が短くなる問題が生じる。さらに、電界集中により角部に閾値の低い寄生トランジスタが形成されてしまい、ソース・ドレイン間のリーク電流が増大してしまう。
【００４８】
これに対して、図２Ｃに示すように、第１実施形態では、素子分離部３の底部３ａがチャネルボディ１９（シリコン層）よりも下に位置している。言い換えれば、バックゲート線ＢＧＬの高さは、この線ＢＧＬとチャネルボディ１９とがオーバーラップする部分よりもオーバーラップしない部分の方が低くされている。このため、キャバシタＣ（図２Ｃ）には上記角部が生じないため、チャネルボディ１９と側面電極５３とのリーク電流を小さくできる。また、寄生トランジスタも形成されないので、ソース・ドレイン間のリーク電流も小さくできる。
【００４９】
効果２：
図１０及び図１４に示すように、素子形成領域５は、チャネルボディ１９、ドレイン領域７及びソース領域９で構成される。第２比較例では、素子形成領域５下にまで側面電極５３が延びている。このため、素子形成領域５下には埋め込み酸化層１３がない。
【００５０】
埋め込み酸化層１３は、素子形成領域５（シリコン層）を支持する機能を有する。第２比較例では、図１０のソース領域をｘ方向に共通接続するシリコン層を設け、その下に残された埋め込み酸化層で素子形成領域５を支持しなくてはならない。ソース領域を共通接続するシリコン層の幅ｗ１が小さすぎると、その下の酸化膜１３が横方向に削られて完全になくなるため素子形成領域５（シリコン層）が自重により陥没する。この陥没を防ぐために埋め込み酸化膜の幅を１Ｆ確保するには、埋め込み酸化膜１３が横方向に両側あわせて１．５Ｆ分削られることを見込み、幅ｗ１を２．５Ｆまで大きくする必要があるため、記憶トランジスタのサイズ（セルサイズ）が大きくなってしまう。ここで、「Ｆ」はリソグラフィ技術で決まる加工最小寸法である。
【００５１】
一方、第１実施形態では、図１、図２Ａ及び図２Ｂに示すように、ドレイン領域７及びソース領域９下でシリコン層１５を支持する、シリコン基板１１上に設けられた埋め込み酸化層１３を備える。この埋め込み酸化層１３により、素子形成領域５（シリコン層）の機械的強度を確保している。  
【００５２】
第１実施形態は第２比較例と異なり、シリコン層１５はドレイン領域７下でも埋め込み酸化層１３で支持される。このため、ソース領域９下の埋め込み酸化層１３の幅を、第２比較例よりも小さくできる。よって、第１実施形態によれば、記憶トランジスタＭＴのサイズを小さくすることができる。
【００５３】
このサイズの一例は次の通りである。図１及び図２Ａに示すように、バックゲート電極２５のゲート長（つまり、バックゲート電極２５の幅）Ｌ１は２．５Ｆである。よって、記憶トランジスタのサイズ（セルサイズ）Ｓは、７．０Ｆ２（＝３．５Ｆ×２．０Ｆ）となる。バックゲート電極２５のゲート長Ｌ１は、フロントゲート電極２３（ワード線ＷＬ）のゲート長Ｌ２（＝１Ｆ）より大きくする必要がある。そうしないと、ワード線ＷＬのパターンとバックワード線ＢＧＬのパターンの合わせずれが生じた場合、ワード線ＷＬによって位置が規定されるチャネルボディ１９の一部がバックゲート電極２５の外側に位置してしまい、チャネルボディとバックゲート電極との間の容量が低下してしまう。また埋め込み酸化膜１３の幅は１Ｆが確保されており、２．５倍の素子形成領域５（シリコン層）が自重により陥没しない。実験によれば埋め込み酸化膜１３の幅の５倍の素子領域５でも陥没がないことを確認している。しかし、バックゲート線ＢＧＬのゲート長Ｌ１を無駄に大きくするとセルサイズが大きくなるばかりか、後述するように寄生容量も増大するため、３倍程度とすることが好ましい。このように、第１実施形態によれば、バックワード線ＢＧＬのゲート長Ｌ１をフロントゲート電極２３（ワード線ＷＬ）のゲート長Ｌ２のゲート長の１倍より大きく３倍以下に設定することにより、記憶トランジスタのサイズの小型化を実現できる。
【００５４】
効果３：
図１４の第２比較例では、チャネルボディ１９と同様にドレイン領域においても、その側面及び底面と対向するように側面電極５３が配置されている。したがって、ドレイン領域と側面電極５３とがオーバーラップする面積が大きくなり、これに伴ってドレイン領域と側面電極５３で構成される寄生容量も大きくなる。この寄生容量が大きくなると、ビット線ＢＬの電位の切り替えの高速化が困難となる。
【００５５】
これに対して、図２Ａに示すように、第１実施形態では、ドレイン領域７下に厚い埋め込み酸化層１３が配置されている。このため、ドレイン領域７が、薄い第２ゲート絶縁膜２７を介してバックゲート電極２５とオーバーラップする面積を小さくできる。バックワード線ＢＧＬのゲート長Ｌ１をフロントゲート電極２３（ワード線ＷＬ）のゲート長Ｌ２の３倍に設定した場合は、バックワード線ＢＧＬの全容量のうち寄生容量の比率は３分の２だけとなる。したがって、ドレイン領域７とバックゲート電極２５で構成される寄生容量を小さくできるので、ビット線ＢＬの電位の切り替えの高速化を実現できる。
【００５６】
（半導体装置の製造方法）
第１実施形態に係る半導体装置の製造方法について、図１５〜図２６を用いて説明する。これらの図は、この製造方法を工程順に示すＳＯＩ基板等の断面図である。これらの図で、Ａ１−Ａ２断面は図２Ａと、Ｂ１−Ｂ２断面は図２Ｂと、Ｃ１−Ｃ２断面は図２Ｃと、Ｄ１−Ｄ２断面は図２Ｄと、それぞれ対応する。
【００５７】
図１５Ａ、図１５Ｂ、図１５Ｃ及び図１５Ｄに示すように、ＳＯＩ基板１７を準備する。ＳＯＩ基板１７は、支持基板となるシリコン基板１１、埋め込み酸化層１３（厚さ例えば１５０ｎｍ）、単結晶のｐ型のシリコン層１５（厚さ例えば６０ｎｍ）が積層された構造を有する。
【００５８】
次に、シリコン層１５を覆うように、熱酸化によって厚さ２ｎｍのシリコン酸化膜（図示せず）、ＣＶＤ(Chemical Vapor Deposition)により厚さ１８０ｎｍのシリコン窒化膜６５（エッチングストッパの下層部の一例）、ＣＶＤにより厚さ１８０ｎｍのシリコン酸化膜６７を、順に形成する。
【００５９】
図１６Ａ、図１６Ｂ、図１６Ｃ及び図１６Ｄに示すように、シリコン酸化膜６７上にフォトリソグラフィによりレジストパターン６９を形成する。図２７は、レジストパターン６９の平面図である。レジストパターン６９は、素子分離部３（図１）が形成される素子分離部形成領域Ｒ２のパターンに対応する開口部７１と、素子形成領域５（図１）のパターンに対応するレジスト部７３とを有する。なお、Ｒ１はワード線ＷＬが形成されるワード線形成領域（第１ゲート線形成領域の一例）を示している。
【００６０】
レジストパターン６９をマスクにして、反応性イオンエッチングにより、シリコン酸化膜６７、シリコン窒化膜６５、シリコン層１５を選択的に除去する。つまり、素子分離部形成領域Ｒ２の膜や層を選択的に除去する。そして、図１７Ａ、図１７Ｂ、図１７Ｃ及び図１７Ｄに示すように、レジストパターン６９を剥離し、シリコン酸化膜６７を除去する。
【００６１】
次に、図１８Ａ、図１８Ｂ、図１８Ｃ及び図１８Ｄに示すように、シリコン層１５の側面に厚さ２ｎｍの熱酸化膜（図示せず）を形成する。その後、シリコン窒化膜６５及び埋め込み酸化層１３を覆うように、ＣＶＤにより、厚さ１０ｎｍのシリコン窒化膜７７（エッチングストッパの上層部の一例）を形成する。窒化膜７７上に段差を軽減するためのレジスト７９を形成した後、この上にＳＯＧ(Spin On Glass)膜８１を形成する。
【００６２】
そして、レジストパターン８３をフォトリソグラフィによりＳＯＧ膜８１上に形成する。レジストパターン８３の平面図を図２８に示す。パターン８３は、レジスト部８５とワード線形成領域Ｒ１に対応する開口部８７とを有する。
【００６３】
図１９Ａ、図１９Ｂ、図１９Ｃ及び図１９Ｄに示すように、レジストパターン８３をマスクにして、反応性イオンエッチングにより、ＳＯＧ膜８１、レジスト７９、シリコン窒化膜７７（エッチングストッパの上層部の一例）及び埋め込み酸化層１３を選択的に除去する。
【００６４】
そして、図２０Ａ、図２０Ｂ、図２０Ｃ及び図２０Ｄに示すように、レジストパターン８３、ＳＯＧ膜８１及びレジスト７９を除去する。シリコン窒化膜６５，７７によりエッチングストッパ８９が構成される。
【００６５】
図２９は、エッチングストッパ８９の平面図である。シリコン窒化膜６５，７７のいずれも除去されている箇所が、エッチングストッパ８９の開口部９１となる。つまり、開口部９１は、ワード線形成領域Ｒ１と素子分離部形成領域Ｒ２とが交差する箇所に位置している。
【００６６】
図２１Ａ、図２１Ｂ、図２１Ｃ及び図２１Ｄに示すように、エッチングストッパ８９が形成された状態で、弗化アンモニウムにより、埋め込み酸化層１３をウエットエッチングする。埋め込み酸化層１３のエッチングは、開口部９１付近から等方性に進む。図３０は、隣り合う開口部９１付近の平面図である。開口部９１から約０．７５Ｆだけ埋め込み酸化層１３をエッチングして、隣り合うエッチング領域９３を連結させる。エッチング量が０．５Ｆならば、隣のエッチング領域９３と連結することが可能であるが、連結を確実にするために、エッチング量を約０．７５Ｆにしている。
【００６７】
このエッチングにより、チャネルボディが形成されるシリコン層１５下に空洞部９５を有するエッチング領域９３が形成されている。図３１はエッチング領域９３の平面図である。エッチング領域９３は、ワード線形成領域Ｒ１の方向に沿って形成されている。ドレイン領域やソース領域が形成されるシリコン層１５下を通りワード線形成領域Ｒ１が延びる方向に沿って埋め込み酸化層１３が残されている。これらストライプ状に残された埋め込み酸化層１３により、シリコン層１５がその自重により陥没するのを防いでいる。
【００６８】
弗化アンモニウムによるエッチングの終了後、ケミカルドライエッチング(CDE: Chemical Dry Etching)により、空洞部９５で露出しているシリコン層１５をエッチングして、シリコン層１５の厚みを例えば、３０ｎｍ程度にする。この露出しているシリコン層１５にチャネルボディが形成される。したがって、シリコン層１５の厚みは、チャネルボディ形成領域Ｒ３（図２１Ａ）の方がドレイン領域やソース領域が形成される不純物領域形成領域Ｒ４（図２１Ａ）よりも小さくなる。シリコン層１５の厚みを薄くする工程は必須ではなく、必要に応じて行えばよい。
【００６９】
チャネルボディを薄くすることで、次の（１）、（２）の効果が生じる。（１）チャネルボディとドレイン領域（ソース領域）との接合容量を小さくできるので、データ“０”とデータ“１”との信号差を大きくできる。これにより、誤ったデータ読出しを防止できる。（２）チャネルボディとドレイン領域（ソース領域）との間のリーク電流が減少するため、データ保持時間を長くできる。以上のように、チャネルボディを薄くすることで、第１実施形態に係る半導体装置（ＤＲＡＭ）の性能を向上させることができる。
【００７０】
一方、不純物領域形成領域Ｒ４は比較的厚いため、ドレイン領域やソース領域の寄生抵抗を低減することができる。その理由を詳しく説明すると、ドレイン領域やソース領域のｎ型不純物を高濃度とすることができる。膜厚が薄い領域に高いドーズ量でｎ型不純物をイオン注入してしまうと半導体層全体がアモルファス化してしまい、その後の熱工程によって再結晶化しないため高抵抗化してしまう。膜厚が厚ければ高いドーズ量でｎ型不純物をイオン注入しても半導体層の低部に単結晶層が残るので、その後の熱工程により再結晶化する。さらに、ｎ型不純物の濃度が薄いと、シリサイドを形成した場合、シリサイドと半導体層の界面抵抗が高くなってしまうのである。
【００７１】
また、図３に示す論理回路を混載する場合、シリコン層１５の厚みは、論理回路の形成領域の方が記憶トランジスタの形成領域よりも大きくしてもよい。これによれば、論理回路のドレイン領域やソース領域の寄生抵抗を低減することができると共に記憶トランジスタは、上記チャネルボディを薄くすることによる効果を得ることができる。
【００７２】
次の工程を説明する。図２２Ａ、図２２Ｂ、図２２Ｃ及び図２２Ｄに示すように、シリコン窒化膜７７を異方性エッチングする。そして、熱酸化により、露出するシリコン基板１１及びシリコン層１５にシリコン酸化膜２９を形成する。空洞部９５で露出するシリコン層１５と接触するシリコン酸化膜２９が、第２ゲート絶縁膜２７となる。第２ゲート絶縁膜２７の厚みは１０ｎｍ程度である。次に、ＣＶＤにより厚さ５０ｎｍ程度のアモルファスシリコン膜９６を形成し、この膜９６を異方性エッチングする。
【００７３】
図２３Ａ、図２３Ｂ、図２３Ｃ及び図２３Ｄに示すように、弗化アンモニウムにより、露出するシリコン酸化膜２９を除去した後、ＣＶＤ（気相成長の一例）により、砒素がドープされたアモルファスシリコン膜９７（導電膜の一例）をエッチング領域９３に形成する。この膜９７の厚みは、溝Ｒ２を埋め込むのに十分な膜厚、例えばＲ２の幅以上の膜厚とする（幅が２００ｎｍであれば、厚みを２００ｎｍ以上とする）。
【００７４】
次に、図２４Ａ、図２４Ｂ、図２４Ｃ及び図２４Ｄに示すように、隣り合う素子分離部形成領域Ｒ２間、つまり素子形成領域５にエッチングストッパ８９が残された状態で、アモルファスシリコン膜９７（導電膜の一例）を、異方性エッチングによりエッチバックする。これにより、素子分離部形成領域Ｒ２のアモルファスシリコン膜９７を薄くして、バックゲート線ＢＧＬをパターニングする。言い換えれば、第２ゲート絶縁膜２７を介してバックゲート電極２５が設けられるように、ワード線形成領域Ｒ１の方向に沿って、バックゲート電極２５を共通接続するバックゲート線ＢＧＬをエッチング領域９３にパターニングする。
【００７５】
このパターニングにおいて、素子分離部形成領域Ｒ２の膜９７がシリコン層１５よりも下に位置するようにされている（図２４Ｃ）。これにより、後の工程で形成される素子分離部において、その底部がシリコン層１５よりも下に位置するようにできる。
【００７６】
図２４（Ｂ）および図２４（Ｄ）に示すように、埋め込み酸化膜１３上にアモルファスシリコン膜９７が残存しないようにしている。これによってバックワード線ＢＧＬを互いに分離している。このことは、バックゲート線ＢＧＬをシリコン基板１１と絶縁分離し各バックゲート線ＢＧＬの電位を独立制御する場合には必須のことである。しかし、バックゲート線ＢＧＬをシリコン基板１１に共通接続する場合は、埋め込み酸化膜１３上にアモルファスシリコン膜９７を残存させてもかまわない。
【００７７】
バックゲート線ＢＧＬのパターニング後、熱燐酸により、素子形成領域５上のシリコン窒化膜６５が３０ｎｍ程度後退するまで、シリコン窒化膜６５をエッチングする。
【００７８】
図２５Ａ、図２５Ｂ、図２５Ｃ及び図２５Ｄに示すように、熱酸化により、シリコン層１５の側壁に熱酸化膜（図示せず）を形成した後、素子分離部となるシリコン酸化膜９９をＳＯＩ基板１７の全面にＣＶＤにより形成する。次に、シリコン窒化膜６５をストッパにして、ＣＭＰ(Chemical Mechanical Polishing)により、シリコン酸化膜９９を平坦化する。
【００７９】
そして、図２６Ａ、図２６Ｂ、図２６Ｃ及び図２６Ｄに示すように、熱燐酸により、シリコン窒化膜６５を除去する。これにより、素子分離部３が形成される。素子分離部３の上部３ｂは、シリコン層１５より上に位置している。これにより、以後の工程のウエットエッチングの際に素子分離部３が多少削れても、バックゲート線ＢＧＬが露出するのを防止できる。
【００８０】
素子分離部３の形成後、セルアレイ部のシリコン基板１１にｎ−型拡散層を形成するために、加速エネルギー３００ｋｅＶ、ドーズ量１×１０１３／ｃｍ２の条件でリンをイオン注入する。次に、記憶トランジスタＭＴの閾値を調整するためにシリコン層１５に不純物をイオン注入する。そして、この不純物を活性化させる。シリコン層１５の不純物濃度を下げて、チャネルボディ１９が完全空乏化するようにしてもよい。この場合でも、バックゲート電極２５にマイナス電位を与えることにより、チャネルボディ１９の底部がホールの蓄積状態で、記憶トランジスタを動作させる。
【００８１】
図２Ａ、図２Ｂ、図２Ｃ及び図２Ｄに示すように、熱酸化により、シリコン層１５上に第１ゲート絶縁膜２１を形成する。そして、第１ゲート絶縁膜２１上にＣＶＤによりポリシリコン膜を形成して、このポリシリコン膜をパターニングする。これにより、ワード線ＷＬを隣と間隔を設けて形成する。詳細には、チャネルボディ１９が形成されるシリコン層１５上に第１ゲート絶縁膜２１を介してフロントゲート電極２３が位置するように、この電極２３を共通接続するワード線ＷＬが、ワード線形成領域Ｒ１に形成される。
【００８２】
その後、フロントゲート電極２３の側面にサイドウォール３７を形成し、シリコン層１５中にドレイン領域７及びソース領域９を形成する。これらの領域７，９のシリコン層１５上に、選択エピタキシャル成長により新たにシリコン層を形成する。そして、シリサイド３３，３５を形成する。新たなシリコン層により、シリサイド３３と第２ゲート絶縁膜２７とを離すことができる。これらが離れていないと、シリサイド３３から拡散する金属原子により、バックゲート電極２５とドレイン領域７（ソース領域９）との間のリーク電流が増大するのである。
【００８３】
そして、層間絶縁膜４１等を形成した後、ソース領域９に接続するソース線ＳＬを隣と間隔を設けてワード線ＷＬに沿って形成する。その後、ドレイン領域７に接続するビット線ＢＬを隣と間隔を設けてワード線ＷＬと交差するように形成する。
【００８４】
（半導体装置の平面構造の変形例）
図１に示すように、素子分離部３は、ｙ方向（ワード線ＷＬと交差する方向）において連続しているが、分断されていてもよい。これを変形例として説明する。図３２は第１実施形態に係る半導体装置の平面構造の変形例を示しており、図１と対応する。二本のワード線ＷＬ毎に素子分離部３が分断されている。
【００８５】
しかしながら図１に示す平面構造は、図３２に示す平面構造に比べて、次の二点で有利である。まず、一つ目を説明する。ゲート幅Ｗ（図３２）のばらつきが大きいと、記憶トランジスタＭＴの閾値および電流値に大きなばらつきが生じる。記憶トランジスタＭＴでは、データ“１”の場合の閾値とデータ“０”の場合の閾値との差を利用して読み出し電流に差を生じさせ、データの読出しをする。したがって、閾値に大きなばらつきが生じると、データの誤った読出しが発生することがある。ゲート幅Ｗがばらついた時にたとえ閾値がばらつかない場合でも、電流値のばらつきが生じるため、データの読み出しマージンが低下し、メモリの歩留まりが低下する。
【００８６】
素子分離部３のパターンは角部３ｃで丸みを帯びるため、これが原因でゲート幅Ｗが変動する。図１の素子分離部３は連続しているので、図３２の素子分離部３に比べて領域３の角部が少なくなる。よって、図１の構造によれば、ゲート幅Ｗの変動量を小さくできるので、閾値および電流値のばらつきが小さくなり、したがって、データの誤った読出しが起こりにくくなる。
【００８７】
次に二つ目を説明する。図１の構造は素子分離部３が連続しているため、ソース領域９が素子分離部３により分断される。したがって、バックゲート線ＢＧＬとソース領域９とのオーバーラップ面積は、図１の構造の方が図３２の構造よりも小さくなる。よって、図１の構造によればリーク電流を小さくできる。
【００８８】
［第２実施形態］
第２実施形態に係る半導体装置は、論理回路を構成するトランジスタ（以下、ロジックトランジスタという）１０１である。図３３は、このトランジスタ１０１の平面図であり、図１と対応する。トランジスタＱは図１の記憶トランジスタＭＴに相当する。ロジックトランジスタ１０１は、三つのトランジスタＱで構成される。よって、トランジスタ１０１のチャネルボディのチャネル幅は一つのトランジスタＱのそれの３倍となるため、一つのトランジスタＱよりも大きな電流を流すことができ、したがって高速動作が可能となる。
【００８９】
ロジックトランジスタＱの構造を詳細に説明すると、トランジスタＱの各フロントゲート電極は一本のゲート線（第１ゲート線の一例）ＧＬに共通接続され、各バックゲート電極は一本のバックゲート線ＢＧＬに共通接続されている。また、トランジスタＱの一方のソース／ドレイン領域１０３は配線層１０５に共通接続され、他方のソース／ドレイン領域１０７は配線層１０９に共通接続されている。なお、ソース／ドレイン領域とは、ソース領域及びドレイン領域の少なくとも一方の機能を有する領域である。第２実施形態に係る半導体装置の断面構造や製造方法は第１実施形態と同様である。
【００９０】
バックゲート線ＢＧＬの電位を固定することにより、ドレインの電界の広がりを抑えることができる。よって、トランジスタ１０１において、短チャネル効果の影響を小さくすることができる。第２実施形態も第１実施形態と同様の理由で素子分離部の底部がチャネルボディよりも下に位置する構造によりリーク電流を減らすことができる。また、各バックゲート電極のゲート長を各フロントゲート電極のゲート長の１倍より大きく３倍以下とすることで、トランジスタＱのサイズを小さくできることや寄生容量を低減することができること等の効果を有する。チャネルボディだけを薄くする構造により接合容量と寄生抵抗を低減することができる。以上述べたロジックトランジスタにおけるこれらの効果により、高速かつ低消費電力で動作する論理回路を実現することができる。
【００９１】
なお、ロジックトランジスタ１０１を構成するトランジスタＱの数は三つに限定されず、ロジックトランジスタに要求される特性等を考慮して、その数を決めることができる。
【００９２】
また、第２実施形態は、ゲート線ＧＬ、バックゲート線ＢＧＬがそれぞれストライプ状に設けられた構造でもよい。図３４は、この構造の平面図であり、図３３と対応する。図３４のロジックトランジスタ１１１は、図３３のロジックトランジスタ１０１を二つ並べた構造を有する。詳細に説明すると、トランジスタ１０１の一方と他方は、ソース／ドレイン領域１０７を共用している。また、トランジスタ１０１の一方と他方のソース／ドレイン領域１０３は、配線層１０５に共通接続されている。トランジスタ１０１の一方と他方のゲート線ＧＬどうしは接続され、バックゲート線ＢＧＬどうしは接続されている。これにより、一つのロジックトランジスタ１１１が六個のトランジスタＱにより構成される。
【図面の簡単な説明】
【００９３】
【図１】第１実施形態に係る半導体装置のセルアレイの一部の平面図である。
【図２Ａ】図１のＡ１−Ａ２線に沿った断面図である。
【図２Ｂ】図１のＢ１−Ｂ２線に沿った断面図である。
【図２Ｃ】図１のＣ１−Ｃ２線に沿った断面図である。
【図２Ｄ】図１のＤ１−Ｄ２線に沿った断面図である。
【図３】第１実施形態に係る半導体装置と混載される論理回路の構成要素となるトランジスタの断面図である。
【図４】第１実施形態に係る記憶トランジスタの“１”書込み動作を説明するための図である。
【図５】同記憶トランジスタの“０”書込み動作を説明するための図である。
【図６】同記憶トランジスタの読出し動作を説明するための図である。
【図７】同記憶トランジスタの電圧−電流特性を示す図である。
【図８】第１実施形態に係るバックゲート電極と配線層との接続部の一例の断面図である。
【図９】第１実施形態に係るバックゲート電極と配線層との接続部の他の例の断面図である。
【図１０】第１比較例に係るセルアレイの一部の平面図である。
【図１１】図１０のＡ１−Ａ２線に沿った断面図である。
【図１２】図１０のＢ１−Ｂ２線に沿った断面図である。
【図１３】図１０のＣ１−Ｃ２線に沿った断面図である。
【図１４】第２比較例の断面図である。
【図１５Ａ】第１実施形態に係る半導体装置の製造方法の第１工程図（Ａ１−Ａ２断面）である。
【図１５Ｂ】同第１工程図（Ｂ１−Ｂ２断面）である。
【図１５Ｃ】同第１工程図（Ｃ１−Ｃ２断面）である。
【図１５Ｄ】同第１工程図（Ｄ１−Ｄ２断面）である。
【図１６Ａ】同第２工程図（Ａ１−Ａ２断面）である。
【図１６Ｂ】同第２工程図（Ｂ１−Ｂ２断面）である。
【図１６Ｃ】同第２工程図（Ｃ１−Ｃ２断面）である。
【図１６Ｄ】同第２工程図（Ｄ１−Ｄ２断面）である。
【図１７Ａ】同第３工程図（Ａ１−Ａ２断面）である。
【図１７Ｂ】同第３工程図（Ｂ１−Ｂ２断面）である。
【図１７Ｃ】同第３工程図（Ｃ１−Ｃ２断面）である。
【図１７Ｄ】同第３工程図（Ｄ１−Ｄ２断面）である。
【図１８Ａ】同第４工程図（Ａ１−Ａ２断面）である。
【図１８Ｂ】同第４工程図（Ｂ１−Ｂ２断面）である。
【図１８Ｃ】同第４工程図（Ｃ１−Ｃ２断面）である。
【図１８Ｄ】同第４工程図（Ｄ１−Ｄ２断面）である。
【図１９Ａ】同第５工程図（Ａ１−Ａ２断面）である。
【図１９Ｂ】同第５工程図（Ｂ１−Ｂ２断面）である。
【図１９Ｃ】同第５工程図（Ｃ１−Ｃ２断面）である。
【図１９Ｄ】同第５工程図（Ｄ１−Ｄ２断面）である。
【図２０Ａ】同第６工程図（Ａ１−Ａ２断面）である。
【図２０Ｂ】同第６工程図（Ｂ１−Ｂ２断面）である。
【図２０Ｃ】同第６工程図（Ｃ１−Ｃ２断面）である。
【図２０Ｄ】同第６工程図（Ｄ１−Ｄ２断面）である。
【図２１Ａ】同第７工程図（Ａ１−Ａ２断面）である。
【図２１Ｂ】同第７工程図（Ｂ１−Ｂ２断面）である。
【図２１Ｃ】同第７工程図（Ｃ１−Ｃ２断面）である。
【図２１Ｄ】同第７工程図（Ｄ１−Ｄ２断面）である。
【図２２Ａ】同第８工程図（Ａ１−Ａ２断面）である。
【図２２Ｂ】同第８工程図（Ｂ１−Ｂ２断面）である。
【図２２Ｃ】同第８工程図（Ｃ１−Ｃ２断面）である。
【図２２Ｄ】同第８工程図（Ｄ１−Ｄ２断面）である。
【図２３Ａ】同第９工程図（Ａ１−Ａ２断面）である。
【図２３Ｂ】同第９工程図（Ｂ１−Ｂ２断面）である。
【図２３Ｃ】同第９工程図（Ｃ１−Ｃ２断面）である。
【図２３Ｄ】同第９工程図（Ｄ１−Ｄ２断面）である。
【図２４Ａ】同第１０工程図（Ａ１−Ａ２断面）である。
【図２４Ｂ】同第１０工程図（Ｂ１−Ｂ２断面）である。
【図２４Ｃ】同第１０工程図（Ｃ１−Ｃ２断面）である。
【図２４Ｄ】同第１０工程図（Ｄ１−Ｄ２断面）である。
【図２５Ａ】同第１１工程図（Ａ１−Ａ２断面）である。
【図２５Ｂ】同第１１工程図（Ｂ１−Ｂ２断面）である。
【図２５Ｃ】同第１１工程図（Ｃ１−Ｃ２断面）である。
【図２５Ｄ】同第１１工程図（Ｄ１−Ｄ２断面）である。
【図２６Ａ】同第１２工程図（Ａ１−Ａ２断面）である。
【図２６Ｂ】同第１２工程図（Ｂ１−Ｂ２断面）である。
【図２６Ｃ】同第１２工程図（Ｃ１−Ｃ２断面）である。
【図２６Ｄ】同第１２工程図（Ｄ１−Ｄ２断面）である。
【図２７】同第２工程で用いるレジストパターンの平面図である。
【図２８】同第４工程で用いるレジストパターンの平面図である。
【図２９】同第６工程で形成されたエッチングストッパの平面図である。
【図３０】同第７工程におけるエッチングストッパの開口部付近の平面図である。
【図３１】同第７工程図で形成されたエッチング領域の平面図である。
【図３２】第１実施形態に係る半導体装置の変形例を示す平面図である。
【図３３】第２実施形態に係る半導体装置の一例の平面図である。
【図３４】第２実施形態に係る半導体装置の他の例の平面図である。
【符号の説明】
【００９４】
１・・・セルアレイ、３・・・素子分離部、３ａ・・・素子分離部の底部、３ｂ・・・素子分離部の上部、３ｃ・・・素子分離部の角部、５・・・素子形成領域、７・・・ドレイン領域、９・・・ソース領域、１１・・・シリコン基板（基板の一例）、１３・・・埋め込み酸化層（絶縁層の一例）、１５・・・シリコン層（半導体層の一例）、１７・・・ＳＯＩ基板、１９・・・チャネルボディ、２１・・・第１ゲート絶縁膜、２３・・・フロントゲート電極（第１ゲート電極の一例）、２５・・・バックゲート電極（第２ゲート電極の一例）、２７・・・第２ゲート絶縁膜、２９・・・シリコン酸化膜、３１・・・空隙部、３３，３５・・・シリサイド、３７・・・サイドウォール、３９・・・シリコン窒化膜、４１・・・層間絶縁膜、４３・・・ドレインプラグの下部、４５・・・層間絶縁膜、４７・・・ドレインプラグの中間部、４９・・・層間絶縁膜、５１・・・ドレインプラグの上部、５３・・・側面電極、５５・・・キャバシタの角部、５７・・・ｎ＋型拡散層、５９・・・シリサイド、６１・・・プラグ、６３・・・シリサイド、６５・・・シリコン窒化膜（エッチングストッパの下層部）、６７・・・シリコン酸化膜、６９・・・、レジストパターン、７１・・・開口部、７３・・・レジスト部、７７・・・シリコン窒化膜（エッチングストッパの上層部）、７９・・・レジスト、８１・・・ＳＯＧ膜、８３・・・レジストパターン、８５・・・レジスト部、８７・・・開口部、８９・・・エッチングストッパ、９１・・・開口部、９３・・・エッチング領域、９５・・・空洞部、９６，９７・・・アモルファスシリコン膜、９９・・・シリコン酸化膜、１０１・・・ロジックトランジスタ、１０３・・・ソース／ドレイン領域、１０５・・・配線層、１０７・・・ソース／ドレイン領域、１０９・・・配線層、１１１・・・ロジックトランジスタ、ＭＴ・・・記憶トランジスタ、ＷＬ・・・ワード線（第１ゲート線の一例）、ＤＰ・・・ドレインプラグ、ＳＰ・・・ソースプラグ、ＢＬ・・・ビット線、ＳＬ・・・ソース線、ＢＧＬ・・・バックゲート線（第２ゲート線の一例）、ＰＱ・・・ＰＭＯＳトランジスタ、ＮＱ・・・ＮＭＯＳトランジスタ、Ｃ・・・キャバシタ、ｗ１・・・ソース領域を共通接続するシリコン層の幅、Ｌ１・・・バックゲート電極のゲート長（バックゲート電極の幅）、Ｌ２・・・フロントゲート電極（第１ゲート電極の一例）のゲート長、Ｓ・・・記憶トランジスタのサイズ、Ｒ１・・・ワード線形成領域（第１ゲート線形成領域の一例）、Ｒ２・・・素子分離部形成領域、Ｒ３・・・チャネルボディ形成領域、Ｒ４・・・不純物領域形成領域、Ｗ・・・ゲート幅、Ｑ・・・トランジスタ、ＧＬ・・・ゲート線（第１ゲート線の一例）
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１５Ｄ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１６Ｄ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１８Ｄ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０Ａ】
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【図２０Ｂ】
2005158952.tif 000041
【図２０Ｃ】
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【図２０Ｄ】
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【図２１Ａ】
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【図２１Ｂ】
2005158952.tif 000045
【図２１Ｃ】
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【図２１Ｄ】
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【図２２Ａ】
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【図２２Ｂ】
2005158952.tif 000049
【図２２Ｃ】
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【図２２Ｄ】
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【図２３Ａ】
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【図２３Ｂ】
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【図２３Ｃ】
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【図２３Ｄ】
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【図２４Ａ】
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【図２４Ｂ】
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【図２４Ｃ】
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【図２４Ｄ】
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【図２５Ａ】
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【図２５Ｂ】
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【図２５Ｃ】
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【図２５Ｄ】
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【図２６Ａ】
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【図２６Ｂ】
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【図２６Ｃ】
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【図２６Ｄ】
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【図２７】
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【図２８】
2005158952.tif 000069
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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