(57)【要約】【課題】素子面積を低減し、集積度が向上でき、小型化に有利な半導体装置を提供する。【解決手段】N＋型SiC基板10と、該N＋型SiC基板10と接続されて形成されるN−型SiCエピタキシャル領域20と、該N−型SiCエピタキシャル領域20の表層部の所定領域に形成されるP型ウエル領域30と、該ウエル領域30の表層部の所定領域に形成されるN＋型ソース領域40と、同じくウエル領域30内のソース領域40とは異なる所定領域に、ソース領域40とは分離され、N−型SiCエピタキシャル領域20と接続されるように形成されるN型ショットキー接続領域120と、該ショットキー接続領域120及びソース領域40に接続されるショットキー電極90と、ウエル領域30上にゲート絶縁膜60を介して形成されるゲート電極70と、N＋型SiC基板10に接続されるドレイン電極100とを有する構成。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体基体に形成される第1導電型のドレイン領域と、該ドレイン領域と接続されて形成される第1導電型のドリフト領域と、該ドリフト領域の表層部の所定領域に形成される第2導電型のウエル領域と、該ウエル領域の表層部の所定領域に形成される第1導電型のソース領域と、同じく前記ウエル領域内の前記ソース領域とは異なる所定領域に、前記ソース領域とは分離され、前記ドリフト領域と接続されるように形成される第1導電型のショットキー接続領域と、該ショットキー接続領域及び前記ソース領域に接続されるショットキー電極と、前記ウエル領域上にゲート絶縁膜を介して形成されるゲート電極と、前記ドレイン領域に接続されるドレイン電極と、を有することを特徴とする半導体装置。
【請求項２】
前記ソース領域から前記ウエル領域を貫通して前記ドリフト領域にまで達する凹部を有し、前記ゲート電極が、前記凹部内にゲート絶縁膜を介して配置されていることを特徴とする請求項1記載の半導体装置。
【請求項３】
前記ショットキー電極が、前記ショットキー接続領域とはショットキー接続し、前記ソース領域とはオーミック接続していることを特徴とする請求項1または2記載の半導体装置。
【請求項４】
前記ショットキー接続領域の真上に前記ゲート絶縁膜を介して前記ゲート電極が形成されないように、前記ショットキー接続領域が前記ウエル領域の内部に配置されていることを特徴とする請求項1ないし3のいずれかに記載の半導体装置。
【請求項５】
前記ゲート絶縁膜直下の前記ウエル領域の表層部に、第1導電型の蓄積チャネルが配置されていることを特徴とする請求項1ないし4のいずれかに記載の半導体装置。
【請求項６】
上記半導体基体として、炭化珪素を用いたことを特徴とする請求項1ないし5のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものである。
【背景技術】
【０００２】
下記特許文献に記載された従来のショットキーダイオードを内蔵したSiCパワーMOSFET構造について説明する。  
このパワーMOSFETでは、高濃度N＋型SiC基板上にN−型SiCエピタキシャル領域が形成されている。そして、エピタキシャル領域の表層部における所定領域にはP型ウエル領域が形成され、P型ウエル領域内にはN＋型ソース領域が形成されている。P型ウエル領域上にはゲート絶縁膜を介してゲート電極が配置され、ゲート電極は層間絶縁膜にて覆われている。また、隣接するP型ウエル領域間から半導体表面に露出しているエピタキシャル領域上に、このエピタキシャル領域とショットキー接続するショットキー電極が配置されている。このショットキー電極はソース電極と電気的に接続されるか、またはソース電極と同一で構わない。ソース電極はP型ウエル領域及びN＋型ソース領域に接するように形成されるとともに、N＋型SiC基板の裏面にはドレイン電極が形成されている。  
その動作は、ドレイン電極とソース電極との間に電圧が印加された状態で、ゲート電極に正の電圧が印加されると、ゲート電極に対向したP型ウエル領域の表層に反転型のチャネルが形成され、ドレイン電極からソース電極へと電流を流すことが可能となる（オン状態）。また、ゲート電極に印加された電圧を取り去ることによってドレイン電極とソース電極との間は電気的に絶縁され（オフ状態）、スイッチング機能を示すことになる。  
このパワーMOSFETでは、上記のように隣接するP型ウエル領域間にショットキー電極が配置されるため、オン状態からオフ状態にスイッチングされたときに、P型ウエル領域とエピタキシャル領域からなる内蔵PNダイオードの、遅いリカバリー特性を反映することなく、逆回復時間を決定できるから、スイッチング損失が少ないという特長がある。
【０００３】
【特許文献１】特開２００２−２０３９６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記パワーMOSFETでは、隣接するP型ウエル領域間にショットキー電極を設ければ素子面積が拡大する。ショットキー電極はゲート電極と層間絶縁膜によって電気的に絶縁されなければならない。このような構造では層間絶縁膜にコンタクトホールを形成しなければならず、このため、P型ウエル領域相互間の距離は、少なくとも8μｍ程度は必要である。これはP型ウエル領域間にショットキー電極を形成しない構造におけるP型ウエル領域相互間の距離、例えば3μｍに対して2倍以上である。  
このような素子面積の拡大は、半導体装置の集積化、小型化にとって大きな支障となる。  
本発明の目的は、素子面積を低減し、集積度が向上でき、小型化に有利な半導体装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、本発明は、半導体基体に形成される第1導電型のドレイン領域と、ドレイン領域と接続された第1導電型のドリフト領域と、ドリフト領域の表層部に形成される第2導電型のウエル領域と、ウエル領域の表層部に形成される第1導電型のソース領域と、ウエル領域内のソース領域とは異なる領域に、ソース領域とは分離され、ドリフト領域と接続された第1導電型のショットキー接続領域と、ショットキー接続領域及びソース領域に接続されるショットキー電極と、ウエル領域上にゲート絶縁膜を介して形成されるゲート電極と、ドレイン領域に接続されるドレイン電極とを有する構成になっている。
【発明の効果】
【０００６】
本発明によれば、素子面積を低減し、集積度が向上でき、小型化に有利な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の実施の形態を図面に従って詳細に説明する。以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。  
なお、本実施の形態で用いられる炭化珪素（SiC）のポリタイプは4Hが代表的であるが、6H、3C等その他のポリタイプでも構わない。また、本実施の形態では、すべてドレイン電極を半導体基板の裏面に形成し、ソース電極を半導体基板の表面に配置して電流を素子内部に縦方向に流す構造の半導体装置で説明した。しかし、例えばドレイン電極をソース電極と同じく半導体基板の表面に配置して、電流を横方向に流す構造の半導体装置でも本発明が適用可能である。  
さらに、本実施の形態においては、例えばドレイン領域10がN型、ウエル領域30がP型となるような構成で説明したが、N型、P型の組み合わせはこの限りではなく、例えばドレイン領域10がP型、ウエル領域30がN型となるような構成にしてもよい。  
また、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【０００８】
（実施の形態1）
以下、本発明の半導体装置の実施の形態1を、図1(a)から(c)を参照しながら説明する。図1(b)は半導体装置の平面図である。図1(c)は図1(b)のA-A´断面図、図1(a)は図1(b)のB-B´断面図である。図1(b)の平面図において本来図示されるべきゲート絶縁膜60、ゲート電極70、層間絶縁膜80及びショットキー電極90は、わかりやすさのため、省略した(ゲート電極70の形状については図4(g)、ゲート絶縁膜60、層間絶縁膜80、ショットキー電極90の形状については図4(h)参照)。  
図1(b)の平面図及び図1(a)、(c)の断面図に示すように、高濃度N＋型SiC基板(ドレイン領域)10上にN−型SiCエピタキシャル領域(ドリフト領域)20が形成されている。なお、N＋型SiC基板10とN−型SiCエピタキシャル領域20により半導体基体が構成される。そして、エピタキシャル領域20の表層部における所定領域には、P型ウエル領域30が形成されている。このP型ウエル領域30の表層部にはN＋型ソース領域40が形成されている。また、同じくP型ウエル領域30内には、N型ショットキー接続領域120が、エピタキシャル領域20と接続されて形成されている。このショットキー接続領域120上にはコンタクトホール110によりショットキー電極90が形成されている。ショットキー電極90は、N＋型ソース領域40とオーミック接続している。  
また、P型ウエル領域30上にはゲート絶縁膜60を介してゲート電極70が配置され、ゲート電極70は層間絶縁膜80にて覆われている。N＋型SiC基板10の裏面にはドレイン電極100が形成されている。
【０００９】
この実施の形態の半導体装置の動作について説明する。  
ドレイン電極100とソース電極90との間に電圧が印加された状態で、ゲート電極70に正の電圧が印加されると、ゲート電極70に対向するP型ウエル領域30の表層部に、反転型チャネルが形成される。その結果、ドレイン電極100からP型ウエル領域30、N＋型ソース領域40を経て、ソース電極90へと電流が流れる（オン状態）。  
また、ゲート電極70に印加された電圧を取り去ると、P型ウエル領域30の表層部に形成されたチャネルは消失する。その結果、ドレイン電極100とソース電極90との間は電気的に絶縁され（オフ状態）、スイッチング機能を示すことになる。
【００１０】
この半導体装置においては、上記のようにショットキー接続領域120を介してショットキー電極90が配置されているため、オン状態からオフ状態にスイッチングされたときに、P型ウエル領域30とエピタキシャル領域20からなる内蔵PNダイオードの遅いリカバリー特性を反映することなく、逆回復時間を決定できるからスイッチング損失が少ない。もちろん、半導体装置がオン状態の際にはショットキー接続領域120に電流は流れないから、ショットキーダイオードが素子動作に影響を及ぼすことはない。  
また、ショットキー電極90はP型ウエル領域30上に形成できるから、上記の従来例のように半導体素子以外の基板表面にショットキー接続領域を設ける必要が無く、より素子面積を小さくできる特長がある。さらに、ショットキー電極90がP型ウエル領域30上に形成できるため、逆導通時に流れる電流密度によって、ショットキー接続領域120とソース領域40の面積比率や間隔を自由に設計できるため、デバイス設計が容易となる。  
なお、図1(a)ではショットキー接続領域120はP型ウエル領域30の表層部に形成する例で説明したが、エピタキシャル領域20と接続されさえすれば、ショットキー接続領域120は例えば深さ方向にP型ウエル領域30を貫通して形成されても構わない。
【００１１】
次に、本実施の形態で示した半導体装置の製造方法の一例を、図2(a)から図4(h)の断面図を用いて説明する。  
図2（a）の工程においては、N＋型SiC基板10の上に例えば不純物濃度が1×10１４〜1×10１８ｃｍ−３、厚さが１〜100μｍのN−型SiCエピタキシャル領域20が形成されている。  
図2（b）の工程においては、エピタキシャル領域20に対して犠牲酸化を行い、その犠牲酸化膜を除去した後（犠牲酸化は行わなくても構わない）にマスク材150を用いて、例えば100〜1000℃の高温でアルミニウムイオンを10k〜3MeVの加速電圧で多段注入し、P型ウエル領域30を形成する。総ドーズ量は例えば1×10１２〜1×10１６cm−２である。もちろんP型不純物としてはアルミニウムの他にほう素、ガリウムなどを用いてもよい。  
図2（c）の工程においては、マスク材151を用いて例えば100〜1000℃の高温でアルミニウムイオンを10k〜1MeVの加速電圧で多段注入し、P＋型コンタクト領域50を形成する。総ドーズ量は例えば1×10１４〜1×10１６cm−２である。  
図3（d）の工程においては、マスク材152を用いて例えば100〜1000℃の高温で燐イオンを10k〜1MeVの加速電圧で多段注入し、N＋型ソース領域40を形成する。総ドーズ量は例えば1×10１４〜1×10１６cm−２である。もちろんN型不純物としては燐の他に窒素、ヒ素などを用いてもよい。  
図3（e）の工程においては、マスク材153を用いて例えば100〜1000℃の高温で窒素イオンを10k〜1MeVの加速電圧で多段注入し、N型ショットキー接続領域120を形成する。総ドーズ量は例えば1×10１２〜1×10１６cm−２である。もちろんN型不純物としては窒素の他に燐、ヒ素などを用いてもよい。  
なお、各領域を形成するイオン注入を行う順番については、本例で示す限りではない。  
図3（f）の工程においては、例えば1000〜1800℃での熱処理を行い。注入した不純物を活性化させる。  
図4（g）の工程においては、ゲート絶縁膜60を1200℃程度での熱酸化により形成し、次に例えば多結晶シリコンによりゲート電極70を形成する。  
図4（h）の工程においては、層間絶縁膜80としてCVD酸化膜を堆積し、N＋型ソース領域40、P＋型コンタクト領域50及びN型ショットキー接続領域120上にコンタクトホール110を開孔し、ショットキー（ソース）電極90を形成する。また、N＋基板10裏面にドレイン電極100として金属膜を蒸着し、例えば600〜1400℃程度で熱処理してオーミック電極として、本実施の形態の半導体装置が完成する。
【００１２】
上記ではP型ウエル領域30を図1に示したように縞（ストライプ）状に配置する例で説明したが、P型ウエル領域30は必ずしも縞状に配置する必要は無く、格子状、セル状などとなるように形成してもよい。
【００１３】
例えば、図5、図6にP型ウエル領域30をセル状に配置した例を示す。図5(a)、図6(a)は半導体装置の平面図である（図6(a)は図5(a)を90°左回転させた図）。ここでは数個の単位MOSFETセルを配置した例を示しているが、単位MOSFETセルの個数に制限は無く、所望の電流容量などに基づいて集積化するセルの数を適宜定めればよい。また、ここでは同形（正六角形）のMOSFETセルを規則的に配列しているが、その形状や配列方法にも特に制限はない。例えばP型ウエル領域30の角部を丸みを帯びた形状とすると、耐圧を確保する上で有利となる。さらに、絶縁耐圧を上げるためにMOSFET領域全体の外側にガードリングなど耐圧が向上する構造を配置してもよい。  
図5(a)（図6(a)）において本来図示されるべきゲート絶縁膜60、ゲート電極70、層間絶縁膜80及びショットキー電極90は、わかりやすさのため省略した。  
図5(b)は図5(a)のJ-J´の断面図、図6(b)は図6(a)のK-K´の断面図である。  
図6(a)の平面図及び図6(b)の断面図に示されるように、P型ウエル領域30内にはN型ショットキー接続領域124が、エピタキシャル領域20と接続されて形成される。ショットキー接続領域124上にはコンタクトホール110によりショットキー電極90が形成され、このショットキー電極90は、同じくP型ウエル領域30の表層部に形成されるN＋型ソース領域40とオーミック接続している。  
このようにP型ウエル領域30をセル状に配置した半導体装置においても、縞（ストライプ）状に形成した図1(a)から(c)の半導体装置と同様の効果が得られる。
【００１４】
上記のように本実施の形態の半導体装置は、半導体基体に形成される第1導電型のドレイン領域であるN＋型SiC基板10と、該N＋型SiC基板10と接続されて形成される第1導電型のドリフト領域であるN−型SiCエピタキシャル領域20と、該N−型SiCエピタキシャル領域20の表層部の所定領域に形成される第2導電型のP型ウエル領域30と、該ウエル領域30の表層部の所定領域に形成される第1導電型のN＋型ソース領域40と、同じくウエル領域30内のソース領域40とは異なる所定領域に、ソース領域40とは分離され、N−型SiCエピタキシャル領域20と接続されるように形成される第1導電型のN型ショットキー接続領域120と、該ショットキー接続領域120及びソース領域40に接続されるショットキー電極90と、ウエル領域30上にゲート絶縁膜60を介して形成されるゲート電極70と、N＋型SiC基板10接続されるドレイン電極100とを有する構成になっている。本実施の形態は、SiC半導体で形成したMOSFETと並列接続されるショットキーダイオードをMOSFETと同一の半導体基板に形成する半導体装置であって、ショットキーダイオードとMOSFETの配置を工夫することで集積度を向上させるもので、その特徴は、図1(b)に示したように、トランジスタのチャネル領域を構成するP型ウエル領域30の中に所定の間隔でトランジスタのドレイン領域を構成するN−型SiCエピタキシャル領域20と接合するN型ショットキー接続領域120を形成することと、MOSFETとショットキーダイオードの配置、特にN−型SiCエピタキシャル領域20の形成位置にある。このような構成によれば、ショットキー電極90を第2導電型のウエル領域30上に配置できるので、半導体素子以外の基板表面にショットキー接続領域を設ける必要がなく、従来の半導体素子に比べてより素子面積を小さくできる。また、ショットキー電極90を第2導電型のウエル領域30上に配置できるので、ショットキー接続領域120とソース領域40との面積比率や間隔の設計が容易である。  
また、ショットキー電極90が、ショットキー接続領域120とはショットキー接続し、ソース領域40とはオーミック接続しているので、ソース電極40とショットキー電極90を同一材料で形成できるため、素子の作製が容易となる。  
また、半導体基体として炭化珪素(SiC)を用いたので、半導体基板として最大絶縁破壊電界がシリコンと比較して一桁も大きいSiCを用いることができるため、電気的な耐圧特性に優れ、高耐圧化が容易となる。
【００１５】
（実施の形態2）
以下、本発明の半導体装置の実施の形態2を、図7、図8を参照しながら説明する。図7(b)及び図8(b)は半導体装置の平面図である。  
図7(a)は図7(b)のC-C´断面図、図8(a)は図8(b)のD-D´の断面図となっている。  
図7(b)及び図8(b)におけるA-A´断面図は図1(c)参照。  
図7(b)及び図8(b)において本来図示されるべきゲート絶縁膜60、ゲート電極70、層間絶縁膜80及びショットキー電極90は、わかりやすさのため省略した。  
図7(a)、(b)で表される半導体装置と実施の形態1との相違は、N型ショットキー接続領域の配置方法にある。実施の形態1では図1(a)に示すようにN型ショットキー接続領域120の真上にゲート絶縁膜60を介してゲート電極70が形成された。一方、本半導体装置では、ショットキー接続領域121の真上にゲート絶縁膜60を介してゲート電極70が形成されないように、ショットキー接続領域121がウエル領域30の内部に配置されている（図7(a)）。  
図8(a)、(b)で表される半導体装置と実施の形態1との相違も同様で、ショットキー接続領域122の真上にゲート絶縁膜60を介してゲート電極70が形成されないように、ショットキー接続領域122がウエル領域30の内部に配置されている（図8(a)）。  
このような構造では、ショットキー電極90からショットキー接続領域121（122）を経てドレイン電極100へ流れる逆電流がゲート電極70の直下を流れないため、ゲート絶縁膜60の信頼性が向上し、実施の形態1に比べて半導体素子の寿命をより長くできるという特長がある。
【００１６】
（実施の形態3）
以下、本発明の半導体装置の実施の形態3を、図9(a)から(c)を参照しながら説明する。図9(b)は半導体装置の平面図である。図9(c)は図9(b)のE-E´断面図、図9(a)は図9(b)のF-F´の断面図となっている。  
図9(b)において本来図示されるべきゲート絶縁膜60、ゲート電極70、層間絶縁膜80及びショットキー電極90は、わかりやすさのため省略した。  
図9(a)から(c)に表される半導体装置と実施の形態1との相違は、ゲート絶縁膜60直下のP型ウエル領域30の表層部、すなわち、P型ウエル領域30の表層部及び基板表面に露出されたエピタキシャル領域20の表層部に蓄積型チャネル130が配置されていることである。  
この実施の形態の半導体装置の動作について説明する。  
ドレイン電極100とソース電極90との間に電圧が印加された状態で、ゲート電極70に正の電圧が印加されると、ゲート電極70に対向する蓄積型チャネル130の表層部にキャリアが誘起される。その結果、ドレイン電極100から蓄積型チャネル130、N＋型ソース領域40を経て、ソース電極90へと電流が流れる（オン状態）。  
また、ゲート電極70に印加された電圧を取り去ると、蓄積型チャネル130はP型ウエル領域30とのビルトインポテンシャルにより空乏化されるため、チャネルは消失する。その結果、ドレイン電極100とソース電極90との間は電気的に絶縁され（オフ状態）、スイッチング機能を示すことになる。  
本実施の形態で形成した蓄積型チャネル130を流れるキャリアは、実施の形態1で形成された反転型チャネルを流れるそれに比べて、ゲート絶縁膜60とP型ウエル領域30との界面準位の影響を受けにくく、その結果、チャネル抵抗を小さくできる特長がある。即ち、本実施の形態では素子のオン抵抗をより小さくできる。
【００１７】
なお、本実施の形態では基板表面に露出されたエピタキシャル領域20の表層部にも蓄積型チャネル130を形成した例で説明したが、エピタキシャル領域20の表層部には蓄積型チャネル130は形成されなくて構わない。図9(a)では蓄積型チャネル130はショットキー接続領域120と接続された例で説明したが、両者は接続されなくても構わない。
【００１８】
（実施の形態4）
以下、本発明の半導体装置の実施の形態4を、図10(a)から(c)を参照しながら説明する。図10(b)は半導体装置の平面図である。図10(c)は図10(b)のG-G´断面図、図10(a)は図10(b)のH-H´断面図である。図10(b)において本来図示されるべきゲート絶縁膜61、ゲート電極71、層間絶縁膜80及びショットキー電極90は、わかりやすさのため省略した。  
図10(b)の平面図及び図10(a)、(c)の断面図に示すように、高濃度N＋型SiC基板10上にN−型SiCエピタキシャル領域20が形成されている。そして、エピタキシャル領域20の表層部における所定領域にはP型ウエル領域31が形成されている。さらにP型ウエル領域31の表層部にはN＋型ソース領域40が形成されている。エピタキシャル領域20は、N＋型ソース領域40からウエル領域31を貫通してエピタキシャル領域20にまで達する凹部（溝、トレンチ）140を有している。また、P型ウエル領域31の表層部にはN型ショットキー接続領域123が、エピタキシャル領域20と接続されて形成されている。ショットキー接続領域123上にはコンタクトホール110を介してショットキー電極90が形成され、このショットキー電極90は、同じくP型ウエル領域31の表層部に形成されるN＋型ソース領域40とオーミック接続している。  
また、ゲート電極71が凹部140内にゲート絶縁膜61を介して配置され、ゲート電極71は層間絶縁膜80にて覆われている。N＋型SiC基板10の裏面にはドレイン電極100が形成されている。  
この実施の形態の半導体装置が実施の形態1と異なる点は、N＋型ソース領域40からウエル領域31を貫通してエピタキシャル領域20にまで達する凹部140を有し、ゲート電極71が凹部140内にゲート絶縁膜61を介して配置されている溝（トレンチ）ゲート型構造を採用している点である。  
その結果、実施の形態1の半導体装置と比べて、より素子面積を小さくすることができる。  
なお、ここでも図5(a)（図6(a)）を参照して説明したように、単位MOSFETセルの個数、形状、配置方法などに特に制限はないことはもちろんである。
【図面の簡単な説明】
【００１９】
【図１】(a)は(b)のB-B´の断面図、(b)は本発明の半導体装置の実施の形態1を表す平面図、(c)は(b)のA-A´の断面図である。
【図２】（a）〜（c）は本発明の実施の形態1の製造工程を示す断面図である。
【図３】（d）〜（f）は本発明の実施の形態1の製造工程を示す断面図である。
【図４】（g）、（h）は本発明の実施の形態1の製造工程を示す断面図である。
【図５】(a)は本発明の半導体装置の実施の形態1の、別の配置例を示す平面図、(b)は(a)のJ-J´の断面図である。
【図６】(a)は図5(a)を90°左回転させた図、(b)は図6(a)（または図5(a)）のK-K´の断面図である。
【図７】(a)は(b)のC-C´の断面図、(b)は本発明の半導体装置の実施の形態2を表す平面図である。
【図８】(a)は(b)のD-D´の断面図、(b)は本発明の半導体装置の実施の形態2の、ショットキー接続領域の別の配置例を示す平面図である。
【図９】(a)は(b)のF-F´の断面図、(b)は本発明の半導体装置の実施の形態3を表す平面図、(c)は(b)のE-E´の断面図である。
【図１０】(a)は(b)のH-H´の断面図、(b)は本発明の半導体装置の実施の形態4を表す平面図、(c)は(b)のG-G´の断面図である。
【符号の説明】
【００２０】
10…N＋型SiC基板(ドレイン領域)
20…N−型SiCエピタキシャル領域(ドリフト領域)
30、31…P型ウエル領域
40…N＋型ソース領域
50…P＋型コンタクト領域
60、61…ゲート絶縁膜
70、71…ゲート電極
80…層間絶縁膜
90…ショットキー電極（ソース電極）
100…ドレイン電極
110…ソースコンタクトホール
120、121、122、123、124…N型ショットキー接続領域
130…蓄積型チャネル
140…溝
150、151、152、153…マスク材
【図１】
2005108926.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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