(57)【要約】【課題】  半導体メモリ装置のデータ入出力幅を変更させる回路及び方法を提供する。【解決手段】  読出し／書き込み、及び活性的なメモリ動作の間に、データ入出力幅を変更させるために半導体メモリ装置のデータ入出力動作を制御する回路及び方法である。メモリアクセス動作が進行する間に、データ入出力幅を変更させるために動作中のデータ入出力バッファのデータ幅を選択的に制御する回路及び方法である。【選択図】  図４
2005108400.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイから読出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２】
前記データ幅制御回路は、
データアクセスコマンドに応答して前記外部アドレス信号を復号して第１制御信号を発生させるデコーダと、
前記第１制御信号に応答して前記データバッファのデータ幅を制御するための第２制御信号を発生させるデータバッファコントローラと、を備えることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記データ幅制御回路は、
前記データバッファのビットのうち一つ以上をマスキングするか又はマスキングしないための制御信号を発生させて前記データバッファのデータ幅を選択的に制御することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
マスキングされたビットは、前記データバッファから前記メモリセルアレイに入力されないことを特徴とする請求項３に記載の半導体メモリ装置。 
【請求項５】
マスキングされたビットは、前記データバッファから出力されないことを特徴とする請求項３に記載の半導体メモリ装置。
【請求項６】
前記データバッファは、ｎビットの幅を有し、前記データバッファのデータ幅は、ｎビット又はそれ以下になるように選択的に制御されることを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記デコーダは、
スイッチング回路と、
論理回路と、を備え、
前記スイッチング回路は、前記外部アドレス信号を前記論理回路に伝達するために前記データアクセスコマンドに応答し、前記論理回路は、前記外部コマンドを処理して前記第１制御信号を発生させることを特徴とする請求項２に記載の半導体メモリ装置。
【請求項８】
前記論理回路は、前記外部アドレス信号を受信する複数の並列連結されたＡＮＤゲートを備え、前記第１制御信号は、前記ＡＮＤゲートの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項７に記載の半導体メモリ装置。 
【請求項９】
前記データバッファコントローラは、複数の並列連結されたスイッチを備えたスイッチング回路を備え、前記スイッチのそれぞれは、前記データアクセスコマンドを受信し、一つ以上のスイッチは、前記第１制御信号に応答して選択的に活性化されて前記第２制御信号を発生させ、前記第２制御信号は、前記スイッチの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
メモリセルアレイと、
前記メモリセルアレイから読出されるデータを受信して出力するデータ出力バッファと、
前記メモリセルアレイに書き込まれるデータを入力するデータ入力バッファと、
前記外部アドレス信号に応答して前記データ入力バッファ又は前記データ出力バッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。
【請求項１１】
前記データ幅制御回路は、
読出しコマンド信号又は書き込みコマンド信号に応答して活性化されて第１制御信号を発生させるための外部アドレスを復号するデコーダと、
前記書き込みコマンド信号に応答して活性化されて第１制御信号に基づいて前記データ入力バッファのデータ幅を制御する第２制御信号を発生させるデータ入力バッファと、
前記読出しコマンド信号に応答して活性化されて前記第１制御信号に基づいて前記データ出力バッファのデータ幅を制御する第２制御信号を発生させるデータ出力バッファと、を備えることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１２】
前記データ幅制御回路は、
前記データバッファの一つ以上のビットをマスキングするか否かを制御する制御信号を発生させて前記データ入力バッファ又は前記データ出力バッファのデータ幅を選択的に制御することを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１３】
マスキングされたビットは、前記データ入力バッファから前記メモリセルアレイに入力されないことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
マスキングされたビットは、前記データ出力バッファから出力されないことを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記データ入力バッファと前記データ出力バッファとは、ｎビットの幅を有し、前記データバッファのデータ幅は、ｎビット又はそれ以下になるように選択的に制御されることを特徴とする請求項１０に記載の半導体メモリ装置。
【請求項１６】
前記デコーダは、
スイッチング回路と、
論理回路と、を備え、
前記スイッチング回路は、前記外部アドレス信号を前記論理回路に伝達するために読出し又は書き込みコマンド信号に応答し、前記論理回路は、前記外部コマンドを処理して前記第１制御信号を発生させることを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１７】
前記論理回路は、前記外部アドレス信号を受信する複数の並列連結されたＡＮＤゲートを備え、前記第１制御信号は、前記ＡＮＤゲートの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項１６に記載の半導体メモリ装置。 
【請求項１８】
前記データ入力バッファコントローラは、複数の並列連結されたスイッチを備えるスイッチング回路を備え、前記スイッチのそれぞれは、前記書き込みコマンド信号を受信し、一つ以上のスイッチは、前記第１制御信号に応答して選択的に活性化されて前記第２制御信号を発生させ、前記第２制御信号は、前記スイッチの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項１９】
前記データ出力バッファコントローラは、複数の並列連結されたスイッチを備えるスイッチング回路を備え、前記スイッチのそれぞれは、前記読出しコマンド信号を受信し、一つ以上のスイッチは、前記第１制御信号に応答して選択的に活性化されて前記第２制御信号を発生させ、前記第２制御信号は、前記スイッチの出力信号で構成された複数のビットを含む信号を備えることを特徴とする請求項１７に記載の半導体メモリ装置。
【請求項２０】
データバッファと、
外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする集積回路装置。
【請求項２１】
データアクセスコマンド信号及びアドレス信号を発生させるコントローラと、
メモリセルアレイと、
前記メモリセルアレイから読出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備える半導体メモリ装置を備えることを特徴とするメモリシステム。
【請求項２２】
前記コントローラは、マイクロプロセッサーユニットであることを特徴とする請求項２１に記載のメモリシステム。
【請求項２３】
前記コントローラは、ネットワーク制御ユニットであることを特徴とする請求項２１に記載のメモリシステム。
【請求項２４】
前記コントローラは、メモリコントローラであることを特徴とする請求項２１に記載のメモリシステム。
【請求項２５】
外部アドレス信号に応答してデータ幅制御信号を発生させる段階と、
前記データ幅制御信号に応答してデータバッファのデータ幅を制御する段階と、を含むことを特徴とする半導体メモリ装置のデータ入出力幅制御方法。
【請求項２６】
メモリセルアレイと、
読出しコマンド又は書き込みコマンドにより前記メモリセルアレイから読み出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
前記読出しコマンド又は前記書き込みコマンドに伴う外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。
【請求項２７】
メモリセルアレイと、
読出しコマンド又は書き込みコマンドにより前記メモリセルアレイから読み出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、
前記読出しコマンド又は前記書き込みコマンドに伴う冗長外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備えることを特徴とする半導体メモリ装置。 
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に半導体メモリ装置の入出力幅を変更させるためにデータ入出力動作を制御する回路及び方法に係り、特に読出し／書き込み、及び活性的なメモリ動作のうちデータ入出力幅を変更させるために半導体メモリ装置のデータ入出力動作を制御する回路及び装置に関する。
【背景技術】
【０００２】
従来の半導体集積回路メモリ装置は、データ入出力幅が固定された状態で動作するようにデザインされている。例えば、８ビットデータバスを有する処理システムにおいて、８ビットデータワードが一つのメモリアクセスサイクルの間にメモリに書き込まれるか又は読出される(以下、「Ｘ８動作」という。)。
【０００３】
例えば、図１Ａは、固定入出力幅を有する従来の半導体ＩＣメモリ装置１のブロック図である。一般に、半導体集積回路メモリ装置１は、第１アドレス入力バッファ１０、ローデコーダ２０、コラムデコーダ３０、第２アドレス入力バッファ４０、コマンドバッファ５０、メモリセルアレイ６０、センス増幅器アレイ７０、データ出力バッファ８０、及びデータ入力バッファ９０を備える。半導体集積回路メモリ装置１は、メモリセルアレイ６０から読出される８-ビットデータワードＤａｔａ_Ｏｕｔ＜０:７＞を出力するデータ出力バッファ８０に連結された８つのデータ出力ピンＤＯＵＴ０〜ＤＯＵＴ７と、メモリセルアレイ６０に書き込まれる８ビットデータワードＤａｔａ_Ｉｎ＜０:７＞を入力する８つのデータ入力ピンＤＩＮ０〜ＤＩＮ７と、をさらに備える。
【０００４】
第１アドレス入力バッファ１０は、アドレスラインにラッチされる９-ビット外部アドレス信号ＡＤＤＲ＜０:８＞をバッファリングする。９-ビット外部アドレス信号ＡＤＤＲ＜０:８＞は、コラムアドレス信号またはラッチされるローアドレス信号の最初の９ビットとなりうる。例えば、９-ビット外部アドレス信号ＡＤＤＲ＜０:８＞は、コラムアドレスストローブ(ＣＡＳ)またはローアドレスストローブ(ＲＡＳ)となりうる。図１Ａにおいて、ローアドレスビットＲＡ＜０:８＞とコラムアドレスビットＣＡ＜０:８＞とは、アドレスバスとインターフェースをとるのに必要なピン数を最小化するために同じアドレスピンを通じてマルチプレクスされることがわかる。第２アドレス入力バッファは４０、外部ローアドレス信号の最後の２ビットＡＤＤＲ＜９:１０＞をバッファリングする。ローデコーダ２０は、第１、第２アドレス入力バッファ１０、４０から受信したローアドレスビットＲＡ＜０:１０＞を復号し、ローアドレスビットＲＡ＜０:１０＞に対応するメモリセルアレイ６０のメモリセルのロー(ｒｏｗ)にアクセスするためにワードライン信号ＷＬを発生する。コラムデコーダ３０は、第１アドレス入力バッファ１０から受信したコラムアドレスビットＣＡ＜０:８＞を復号する８ブロックで構成された格納場所であって、アクセスされたロー内のメモリブロックにアクセスするためのコラム選択信号ＣＳＬを発生する。
【０００５】
コマンドバッファ５０によりバッファリングされた入力コマンドＲＥＡＤ、ＷＲＩＴＥにより読出し／書き込み動作が行われるか否かによって、８ビットデータワードＤａｔａ_Ｏｕｔ＜０:７＞がアクセスした格納場所から読出されるか又は８ビットデータワードＤａｔａ_Ｉｎ＜０:７＞がアクセスした格納場所に書き込まれる。センス増幅器アレイ７０は、メモリセルアレイ６０からデータを読出し／書き込みする。
【０００６】
データ出力バッファ８０は、読出し動作の間にメモリセルアレイ６０から読出されるデータワードＤａｔａ_Ｏｕｔ＜０:７＞をバッファリングするための複数の出力バッファ８１〜８８を備える。データ入力バッファ９０は、書き込みの動作の間にメモリセルアレイ６０に書き込まれるデータワードＤａｔａ_Ｉｎ＜０:７＞をバッファリングするための複数の入力バッファ９１〜９８を備える。図１Ｂに示されたように、複数のデータ入出力ピンＤＱ０〜ＤＱ７は、出力バッファ８１〜８８と入力バッファ９１〜９８とのうち対応するピンに連結され、データ入出力のために使われるが、出力バッファ８１〜８８のそれぞれは、データ出力ピンＤＯＵＴ０〜ＤＯＵＴ７のうち対応するピンに連結され、入力バッファ９１〜９８のそれぞれは、データ入力ピンＤＩＮ０〜ＤＩＮ７のうち対応するピンに連結される。
【０００７】
前述のように、従来の半導体集積回路メモリ装置１は、固定されたＸ８動作を提供する。すなわち、８-ビットデータワードは、シングルメモリアクセス動作の間にメモリセルアレイ６０に書き込まれるか又は読出される。特に、図２は、半導体集積回路メモリ装置１のメモリ読出し動作の間にデータを出力する方法を示す例示的なタイミング図である。図２に示されたように、読出しコマンドＲＥＡＤとコラムアドレスＣＡとは、クロックサイクルＣ１でクロック信号ＣＬＫに同期して入力される(ワードラインは、既に活性化されていると仮定する)。これにより、ビットＱ０〜Ｑ７を含む８ビットデータワードは、読出しコマンドとコラムアドレスとが入力された後、約２クロックサイクルの間に出力バッファ８０からそれぞれの出力ピンＤＯＵＴ０〜ＤＯＵＴ７に同時に出力される。
【０００８】
また、図３は、半導体集積回路メモリ装置１のメモリ書き込み動作の間にデータを入力する方法を示す例示的なタイミング図である。図３に示されたように、書き込みコマンドＷＲＩＴＥとコラムアドレスＣＡとはクロックサイクルＣ１でクロック信号ＣＬＫに同期して入力される(ワードラインは、既に活性化されていると仮定する)。これにより、ビットＤ０〜Ｄ７を含む８ビットデータワードは、書き込みコマンドとコラムアドレスとが入力されるクロックサイクルＣ１にそれぞれのデータ入力ピンＤＩＮ０〜ＤＩＮ７からデータ入力バッファ９０に同時に入力される。
【０００９】
固定データ入出力幅の制御構造を有する上記のような従来の半導体メモリ装置は、読出し／書き込み、または固定された入出力幅の活性動作だけを実行しうる。従来の半導体メモリ装置のデザインは、データワードの固定されたデータ入出力幅と等しくないか又はその倍数であるシステムやアプリケーションと共に使われる時は非効率的である。例えば、ノート型パソコンと移動通信アプリケーション(携帯電話、ＰＤＡ等)のためのＲＧＢ(Ｒｅｄ、Ｇｒｅｅｎ、Ｂｌｕｅ)データは、１８ビット(ＲＧＢの各々は、６ビットデータワード(Ｘ６)を備える)で表現される一方、デスクトップコンピュータ(ＰＣ)とサーバのためのＲＧＢデータは、２４ビット(ＲＧＢの各々は、８ビットデータワード(Ｘ８)を備える)で表現される。ここで、ノート型パソコンと移動通信アプリケーションとが固定されたＸ８動作を有するメモリシステムに使われれば、そのようなアプリケーションは６つの冗長(ｒｅｄｕｎｄａｎｔ)データビットを処理するようになる。すなわち、少なくとも２４データビットが１８ビットデータブロックのためにアクセスされなければならない。このような冗長分は、冗長ビットを処理する過程で上記の装置／アプリケーション等において無駄な電力消耗をもたらす。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、入出力データ幅の調節が可能なメモリ装置を提供することである。
【００１１】
本発明の他の目的は、メモリ装置の入出力データ幅の調節方法を提供することである。
【課題を解決するための手段】
【００１２】
本発明の好適な実施の形態は、読出し／書き込み及び活性的なメモリ動作の間に、データ入出力幅を変更させるために半導体メモリ装置のデータ入出力動作を制御する回路及び方法を含む。また、本発明の好適な実施の形態は、メモリアクセス動作が進行する間に、データ入出力幅を変更させるために動作中のデータ入出力バッファのデータ幅を選択的に制御する回路及び方法を含む。
【００１３】
本発明の好適な一実施形態において、半導体メモリ装置は、メモリセルアレイと、前記メモリセルアレイから読出されるか又は前記メモリセルアレイに書き込まれるデータを処理するデータバッファと、外部アドレス信号に応答して前記データバッファのデータ幅を選択的に制御するデータ幅制御回路と、を備える。
【００１４】
本発明の好適な他の実施の形態において、前記データ幅制御回路は、データアクセスコマンドに応答して前記外部アドレス信号を復号して第１制御信号を発生させるデコーダと、前記第１制御信号に応答して前記データバッファのデータ幅を制御するための第２制御信号を発生させるデータバッファコントローラと、を備える。本発明の好適な他の実施の形態において、前記データ幅制御回路は、前記データバッファのビットのうち一つ以上をマスキングするか又はマスキングしないための制御信号を発生させて前記データバッファのデータ幅を選択的に制御し、マスキングされたビットは、前記データバッファから前記メモリセルアレイに入力されないか又は前記データバッファから出力されない。
【００１５】
本発明の好適な他の実施の形態において、メモリセルアレイと、前記メモリセルアレイから読出されるデータを受信して出力するデータ出力バッファと、前記メモリセルアレイに書き込まれるデータを入力するデータ入力バッファと、前記外部アドレス信号に応答して前記データ入力バッファまたは前記データ出力バッファのデータ幅を選択的に制御するデータ幅制御回路と、を備える。本発明の好適な他の実施の形態において、前記データ幅制御回路は、読出しコマンド信号または書き込みコマンド信号に応答して活性化されて第１制御信号を発生させるための外部アドレスを復号するデコーダと、前記書き込みコマンド信号に応答して活性化されて第１制御信号に基づいて前記データ入力バッファのデータ幅を制御する第２制御信号を発生させるデータ入力バッファと、前記読出しコマンド信号に応答して活性化されて前記第１制御信号に基づいて前記データ出力バッファのデータ幅を制御する第２制御信号を発生させるデータ出力バッファと、を備える。前記データ幅制御回路は、前記データバッファの一つ以上のビットをマスキングするか否かを制御する制御信号を発生させて前記データ入力バッファまたはデータ出力バッファのデータ幅を選択的に制御する。
【発明の効果】
【００１６】
本発明によれば、メモリ装置の入出力データ幅を調節してメモリ使用効率を高め、メモリ装置の消費電力を減らすことができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付した図面に基づいて本発明の望ましい実施の形態を詳細に説明することにより、本発明の目的、様態、特定、及び利点などを明確にする。
【００１８】
本発明の好適な実施の形態は、読出し／書き込み及び活性的なメモリ動作の間に、データ入出力幅を変更させるために半導体メモリ装置のデータ入出力動作を制御する回路及び方法を含む。また、本発明の好適な実施の形態は、メモリアクセス動作が進行する間にデータ入出力幅を変更させるために動作中のデータ入出力バッファのデータ幅を選択的に制御する回路及び方法をさらに含む。
【００１９】
図４は、本発明の好適な実施の形態によって読出し／書き込み、または活性的な動作のうち入出力幅を変更させる半導体集積回路メモリ装置４００を構造的に示すブロック図である。例示的な半導体集積回路メモリ装置４００は、第１アドレス入力バッファ１０、ローデコーダ２０、コラムデコーダ３０、第２アドレス入力バッファ４０、コマンドバッファ５０、メモリセルアレイ６０、及びセンス増幅器アレイ７０を備えて、図１Ａの説明のような動作を行う。
【００２０】
半導体集積回路メモリ装置４００は、可変的な入出力幅制御をイネーブルさせる回路をさらに備える。特に、一実施形態による半導体集積回路メモリ装置４００はデコーダ１００、データ出力バッファ８００を制御するデータ出力(ＤＯＵＴ)バッファコントローラ２００、及びデータ入力バッファ９００を制御するデータ入力(ＤＩＮ)バッファコントローラ３００を備える。データ出力バッファ８００は、それぞれの出力ピンＤＯＵＴ０〜ＤＯＵＴ７に連結された複数の出力バッファ８１０〜８８０を備える。データ出力バッファ８００及びデータ入力バッファ９００は、データ入出力ピン(図１Ｂに示したような)に共通に連結できると理解されるが、データ入力バッファ９００は、それぞれの入力ピンＤＩＮ０〜ＤＩＮ７に連結された複数の入力バッファ９１０〜９８０を備える。
【００２１】
一般的に本発明の好適な一実施形態において、半導体集積回路メモリ装置４００は、メモリセルアレイ６０から読出されるデータワードＤａｔａ_Ｏｕｔ＜０:７＞の複数のデータビットをマスキングするか又はいずれのデータビットもマスキングしないようにデータ出力バッファ８００を制御することによって、またはメモリセルアレイ６０に書き込まれるデータワードＤａｔａ_Ｉｎ＜０:７＞の複数のデータビットをマスキングするか又はいずれのデータビットもマスキングしないようにデータ入力バッファ９００を制御することによってシングルメモリアクセス動作の入出力幅を可変的に制御する。
【００２２】
特に、デコーダ１００は、コマンドバッファ５０から受信したＲＥＡＤまたはＷＲＩＴＥコマンドに応答して活性化され、内部入出力幅制御信号(例えば、ＷＣＯＮ＜０:３＞)を発生するために外部入出力幅制御信号を復号する。図４の実施の形態において、前記外部入出力幅制御信号は、アドレスビットインＡＤＤＲ＜９:１０＞を通じて入力バッファ４０に入力される２-ビット信号ＡＤ＜９:１０＞を備える。全てのアドレス信号ＡＤ＜０:１０＞は、ワードライン信号ＷＬの活性化に使われる。読出し／書き込みコマンドに伴う２-ビット信号ＡＤ＜９:１０＞は、読出し／書き込み動作の間には使われない。読出し動作の間に、出力バッファコントローラ２００は、データ出力バッファ８００の出力幅を制御する出力バッファ制御信号ＣＯＵＴ＜０:３＞を発生するためにデコーダ１００から出力される内部入出力幅制御信号ＷＣＯＮ＜０:３＞に応答する。同様に、書き込み動作の間に、入力バッファコントローラ３００は、データ入力バッファ９００の入力幅を制御する入力バッファ制御信号ＣＩＮ＜０:３＞を発生するためにデコーダ１００から出力される内部入出力幅制御信号ＷＣＯＮ＜０:３＞に応答する。
【００２３】
図４の一実施形態において、メモリ装置４００は、８-ビット幅のデータ入出力バスを有するシステムで行われると仮定する。このような実施の形態で、後述するように、半導体集積回路メモリ装置４００は、Ｘ２、Ｘ４、Ｘ６またはＸ８動作のうちの一つを提供するために外部２-ビット入出力幅制御信号ＡＤ＜９:１０＞に応答して動的に構成されうる。
【００２４】
図５は、本発明の好適な実施の形態によってメモリ読出し動作のためのデータ出力幅を可変的に制御する方法を示すタイミング図である。特に、図５は、メモリ読出し動作のためのＸ８、Ｘ６またはＸ２を提供するためにデータ出力幅を動的に制御する半導体メモリ装置４００の動作モードを示す。図５に示されたように、読出しコマンドＲＥＡＤとコラムアドレスＣＡとは、メモリからデータを読出すためにクロックサイクルＣ１、Ｃ５、Ｃ９が始まる時に同期して入力される。図５で各読出し動作の間に、ローアドレスＲＡが完全に入力され、ワードラインが活性化されていると仮定する。
【００２５】
Ｘ８メモリ読出し動作の間に、論理レベル“１１”の外部入出力幅制御ビットは、クロックサイクルＣ１が始まる時に、読出しコマンドＲＥＡＤとコラムアドレスＣＡとに同期してアドレスラインＡＤＤＲ＜９＞、ＡＤＤＲ＜１０＞から入力される。これにより、デコーダ１００は、データ出力バッファコントローラ２００に入力される論理レベル“１０００”の４-ビット内部入力幅制御信号ＷＣＯＮ＜０:３＞を出力する。これにより、データ出力バッファコントローラ２００は、論理レベル“１１１１”の４-ビット出力バッファ制御信号ＣＯＵＴ＜０:３＞を出力する。データ出力バッファ８００は、論理レベル“１１１１”の出力バッファ制御信号ＣＯＵＴ＜０:３＞に応答してメモリから読出されるデータビットをマスキングせずに８-ビットデータワードＱ０〜Ｑ７を出力する。
【００２６】
Ｘ６メモリ読出し動作のために、論理レベル“１０”の外部入出力幅制御ビットは、クロックサイクルＣ５が始まる時、読出しコマンドＲＥＡＤとコラムアドレスＣＡとに同期してアドレスラインＡＤＤＲ＜９＞、ＡＤＤＲ＜１０＞から入力される。これにより、デコーダ１００は、データ出力バッファコントローラ２００に入力される論理レベル“０１００”の４-ビット内部入力幅制御信号ＷＣＯＮ＜０:３＞を出力する。これにより、データ出力バッファコントローラ２００は、論理レベル“０１１１”の４-ビット出力バッファ制御信号ＣＯＵＴ＜０:３＞を出力する。データ出力バッファ８００は、論理レベル“０１１１”の出力バッファ制御信号ＣＯＵＴ＜０:３＞に応答してメモリから読出されるデータワードの最後の２ビットＤａｔａ_Ｏｕｔ＜６:７＞をマスキングして６-ビットデータワードＱ０〜Ｑ５を出力する。
【００２７】
図５において、Ｘ２メモリ読出し動作の間に、論理レベル“００”の外部入出力幅制御ビットは、クロックサイクルＣ９が始まる時、読出しコマンドＲＥＡＤとコラムアドレスＣＡとに同期してアドレスラインＡＤＤＲ＜９＞、ＡＤＤＲ＜１０＞から入力される。これにより、デコーダ１００は、データ出力バッファコントローラ２００に入力される論理レベル“０００１”の４-ビット内部入力幅制御信号ＷＣＯＮ＜０:３＞を出力する。これにより、データ出力バッファコントローラ２００は、論理レベル“０００１”の４-ビット出力バッファ制御信号ＣＯＵＴ＜０:３＞を出力する。データ出力バッファ８００は、論理レベル“０００１”の出力バッファ制御信号ＣＯＵＴ＜０:３＞に応答してメモリから読出されるデータワードの最後の６ビットＤａｔａ_Ｏｕｔ＜２:７＞をマスキングして２-ビットデータワードＱ０〜Ｑ１を出力する。
【００２８】
図６は、本発明の好適な実施の形態により、メモリ書き込み動作のためにデータ入力幅を可変的に制御する方法を示すタイミング図である。特に、図６は、メモリ書き込み動作のためのＸ８、Ｘ６またはＸ２を提供するためにデータ入力幅を動的に制御する半導体メモリ装置４００の動作モードを示す。図６に示されたように、書き込みコマンドＷＲＩＴＥとコラムアドレスＣＡとは、メモリにデータを書き込むためにクロックサイクルＣ１、Ｃ５、Ｃ９が始まる時に同期して入力される。また、それぞれの書き込み動作の間に、８-ビットデータワードＤ０〜Ｄ７は、クロックサイクルＣ１、Ｃ５、Ｃ９が始まる時に書き込みコマンドＷＲＩＴＥとコラムアドレスＣＡとに同期してデータ入力バッファ９００に入力される。図６で各書き込み動作の間に、ローアドレスＲＡが完全に入力され、ワードラインが活性化されていると仮定する。
【００２９】
Ｘ８メモリ読出し動作の間に、論理レベル“１１”の外部入出力幅制御ビットは、クロックサイクルＣ１が始まる時、書き込みコマンドＷＲＩＴＥとコラムアドレスＣＡとに同期してアドレスラインＡＤＤＲ＜９＞、ＡＤＤＲ＜１０＞から入力される。これにより、デコーダ１００は、データ入力バッファコントローラ３００に入力される論理レベル“１０００”の４-ビット内部入力幅制御信号ＷＣＯＮ＜０:３＞を出力する。これにより、データ入力バッファコントローラ３００は、論理レベル“１１１１”の４-ビット入力バッファ制御信号ＣＩＮ＜０:３＞を出力する。データ入力バッファ９００は、論理レベル“１１１１”の入力バッファ制御信号ＣＩＮ＜０:３＞に応答してメモリに書き込まれる８-ビットデータワードＤ０〜Ｄ７を出力する。すなわち、メモリに書き込まれる８-ビットデータワードＤａｔａ_Ｉｎ＜０:７＞を提供するためにデータ入力ビットＤ０〜Ｄ７をマスキングせずに出力する。
【００３０】
Ｘ６メモリ書き込み動作のために、論理レベル“１０”の外部入出力幅制御ビットは、クロックサイクルＣ５が始まる時、書き込みコマンドＷＲＩＴＥとコラムアドレスＣＡとに同期してアドレスラインＡＤＤＲ＜９＞、ＡＤＤＲ＜１０＞から入力される。これにより、デコーダ１００は、データ入力バッファコントローラ３００に入力される論理レベル“０１００”の４-ビット内部入力幅制御信号ＷＣＯＮ＜０:３＞を出力する。これにより、データ出力バッファコントローラ３００は、論理レベル“０１１１”の４-ビット入力バッファ制御信号ＣＩＮ＜０:３＞を出力する。データ入力バッファ９００は、論理レベル“０１１１”の入力バッファ制御信号ＣＩＮ＜０:３＞に応答して６-ビットデータワードＤ０〜Ｄ５を出力する。すなわち、メモリに書き込まれる６-ビットデータワードＤａｔａ_Ｉｎ＜０:５＞を発生するために入力データＤ０〜Ｄ７の最後の２データビットをマスキングして出力する。
【００３１】
図６において、Ｘ２メモリ書き込み動作の間に、論理レベル“００”の外部入出力幅制御ビットは、クロックサイクルＣ９が始まる時、書き込みコマンドＷＲＩＴＥとコラムアドレスＣＡとに同期してアドレスラインＡＤＤＲ＜９＞、ＡＤＤＲ＜１０＞から入力される。これにより、デコーダ１００は、データ入力バッファコントローラ３００に入力される論理レベル“０００１”の４-ビット内部入力幅制御信号ＷＣＯＮ＜０:３＞を出力する。これにより、データ入力バッファコントローラ３００は、論理レベル“０００１”の４-ビット入力バッファ制御信号ＣＩＮ＜０:３＞を出力する。データ入力バッファ９００は、論理レベル“０００１”の入力バッファ制御信号ＣＩＮ＜０:３＞に応答して２-ビットデータワードＤ０〜Ｄ１を出力する。すなわち、メモリに書き込まれる２-ビットデータワードＤａｔａ_Ｉｎ＜０:１＞を発生させるために入力データＤ０〜Ｄ７の最後の６データビットをマスキングして出力する。
【００３２】
図７は、図４の半導体集積回路メモリ装置４００で実施可能な本発明の好適な実施の形態によるデコーダ１００を示す回路図である。一般に、デコーダ１００は、スイッチング回路１５０の出力に平行に連結された複数の論理回路１１０、１２０、１３０、１４０を備える。スイッチング回路１５０は、外部入出力幅制御信号(例えば、余分のアドレスラインに入力される２-ビット制御信号ＡＤ＜９:１０＞)を受信する。デコーダ１００は、メモリアクセス動作の間に、読出しコマンドＲＥＡＤと書き込みコマンドＷＲＩＴＥとを入力として受信するＯＲ論理ゲート１６０をさらに備える。スイッチング回路１５０は、読出しコマンドＲＥＡＤや書き込みコマンドＷＲＩＴＥに応答して活性化される。外部入出力幅制御信号の制御ビットＡＤ＜９:１０＞の論理レベルによって、内部入出力幅制御信号ＷＣＯＮ＜０:３＞のビットのうち一つは読出しまたは書き込み動作の間に、論理“１”になる。下記の表１は、他の入出力幅のための外部入出力幅制御信号ＡＤ＜９:１０＞の制御ビットの論理レベルによって読出しまたは書き込み動作の間に発生するバッファ制御信号ＷＣＯＮ＜０:３＞の論理レベルを示す。
【００３３】
【表１】
2005108400.tif 000003
【００３４】
図８は、図４の半導体集積回路メモリ装置４００で実施可能な本発明の好適な実施の形態によるデータ出力バッファコントローラ２００を示す回路図である。一般に、データ出力バッファコントローラ２００は、複数のスイッチ２１０、２２０、２３０、２４０と複数のＯＲゲート２１５、２２５、２３５とを備える。データ出力バッファコントローラ２００は、読出しコマンド信号ＲＥＡＤに応答して活性化される。特に、スイッチ２１０、２２０、２３０、２４０は、各々デコーダ１００から出力される内部入出力幅制御信号ＷＣＯＮ＜０:３＞の論理レベルによって読出しコマンド信号ＲＥＡＤを入力として受信し、それぞれの出力バッファ制御ビットＣＯＵＴ＜０＞、ＣＯＵＴ＜１＞、ＣＯＵＴ＜２＞、ＣＯＵＴ＜３＞を出力する。下記の表２は、他の入出力幅のための内部入出力幅制御信号ＷＣＯＮ＜０:３＞の論理レベルによって読出し動作の間に発生する出力バッファ制御信号ＣＯＵＴ＜０:３＞の論理レベルを示す。
【００３５】
【表２】
2005108400.tif 000004
【００３６】
図９は、図４の半導体集積回路メモリ装置４００で実施可能な本発明に係るデータ入力バッファコントローラ３００を示す回路図である。一般に、データ入力バッファコントローラ３００は、複数のスイッチ３１０、３２０、３３０、３４０と複数のＯＲゲート３１５、３２５、３３５とを備える。データ入力バッファコントローラ３００は、書き込みコマンド信号ＷＲＩＴＥに応答して活性化される。特に、スイッチ３１０、３２０、３３０、３４０は、各々デコーダ１００から出力される内部入出力幅制御信号ＷＣＯＮ＜０:３＞の論理レベルによって書き込みコマンド信号を入力として受信し、それぞれの入力バッファコントロールビットＣＩＮ＜０＞、ＣＩＮ＜１＞、ＣＩＮ＜２＞、ＣＩＮ＜３＞を出力する。下記の表３は、他の入出力幅のための内部入出力幅制御信号ＷＣＯＮ＜０:３＞の論理レベルによって書き込み動作の間に発生する入力バッファ制御信号ＣＩＮ＜０:３＞の論理レベルを示す。
【００３７】
【表３】
2005108400.tif 000005
【００３８】
図１０は、図４の半導体集積回路メモリ装置４００で実施可能な本発明に係るデータ出力バッファ８００を示す。特に、図１０は、本発明の好適な実施の形態における、図４のデータ出力バッファ８１０〜８８０の入出力を示す。データ出力バッファ８１０〜８８０は、出力バッファ制御信号ＣＯＵＴ＜０:３＞の制御ビットと同様に、メモリから読出されるそれぞれのデータビットＤａｔａ_Ｏｕｔ＜０＞〜Ｄａｔａ_Ｏｕｔ＜７＞を受信する。特に、図１０の実施の形態において、データ出力バッファ８１０、８２０は、出力バッファ制御信号ＣＯＵＴ＜３＞を入力として受信し、データ出力バッファ８３０、８４０は、出力バッファ制御信号ＣＯＵＴ＜２＞を入力として受信し、データ出力バッファ８５０、８６０は、出力バッファ制御信号ＣＯＵＴ＜１＞を入力として受信し、データ出力バッファ８７０、８８０は、出力バッファ制御信号ＣＯＵＴ＜０＞を入力として受信する。データ出力バッファ８１０〜８８０に入力される制御ビットＣＯＵＴ＜i＞の論理レベルによって、データ出力バッファ８１０〜８８０は、読出しデータワードＤａｔａ_Ｏｕｔ＜０:７＞のデータビットの一部をマスキングし、このビットがデータ出力ピンＤＯＵＴ０〜ＤＯＵＴ７に出力されることを防止する。
図１１は、図１０のデータ出力バッファ８１０〜８８０で実施可能な本発明に係るバッファを示す回路図である。データ出力バッファは、第１論理回路Ｌ１、第２論理回路Ｌ２、及びインバータを備える。インバータは、ＰＭＯＳトランジスタＭＰ４とＮＭＯＳトランジスタＭＮ４とを備える。制御ビットＣＯＵＴ＜i＞が論理レベル“１”である場合、出力データビットＤＯＵＴ＜i＞の論理レベルは、メモリから読出されたデータビットＤａｔａ_Ｏｕｔ＜i＞の論理レベルと同一になる。例えば、データビットＤａｔａ_Ｏｕｔ＜i＞と制御ビットＣＯＵＴ＜i＞の両方とも論理レベル“１”であると仮定すれば、第１論理回路Ｌ１の出力は論理“０”になり、第２論理回路Ｌ２の出力は論理“０”になる。これに伴って、ＮＭＯＳトランジスタＭＮ４はオフされ、ＰＭＯＳトランジスタＭＰ４はオンされる。その結果、出力ノードＡは論理レベル“１”に上昇する。
【００３９】
一方、制御ビットＣＯＵＴ＜i＞が論理レベル“０”である場合、データビットＤａｔａ_Ｏｕｔ＜i＞の論理レベルに関係なく、第１論理回路Ｌ１の出力は論理“１”になり、第２論理回路Ｌ２の出力は論理“０”になる。この場合、２つのトランジスタＭＮ４、ＭＰ４はオフされ、その結果、出力データＤＯＵＴ(i)は、出力しないようにマスキングされる。また、本発明の好適な一実施形態において、図１０のデータ出力バッファ８１０〜８８０は、それぞれ図１１に示した回路構造を有し、同様の動作を行う。
【００４０】
図１２は、図４の半導体集積回路メモリ装置で実施可能な本発明に係るデータ入力バッファを示す。特に、図１２は、本発明の好適な実施の形態によって、図４のデータ入力バッファ９１０〜９８０の入出力を示す。データ入力バッファ９１０〜９８０は、入力バッファ制御信号ＣＩＮ＜０:３＞の制御ビットＣＩＮ＜i＞と同様に、メモリに書き込まれるそれぞれの入力データビットＤＩＮ０〜ＤＩＮ７を受信する。特に、図１２の実施の形態では、データ入力バッファ９１０、９２０は、制御ビットＣＩＮ＜３＞を入力として受信し、データ入力バッファ９３０、９４０は、制御ビットＣＩＮ＜２＞を入力として受信し、データ入力バッファ９５０、９６０は、制御ビットＣＩＮ＜１＞を入力として受信し、データ入力バッファ９７０、９８０は、制御ビットＣＩＮ＜０＞を入力として受信する。データ入力バッファ９１０〜９８０に入力される制御ビットＣＩＮ＜i＞の論理レベルによって、データ入力バッファ９１０〜９８０は、入力データビットＤＩＮ０〜ＤＩＮ７の一部をマスキングする。
【００４１】
図１３は、図１２のデータ入力バッファ９１０〜９８０で実施可能な本発明に係る回路構造を示す。一般に、図１３に示したデータ入力バッファの回路は、差動増幅器型入力バッファを備える。差動増幅器型入力バッファは、入力データＤＩＮ(i)を受信するＮＭＯＳトランジスタＮＭ２、基準電圧ＲＥＦを受信するＮＭＯＳトランジスタＭＮ１、ＰＭＯＳトランジスタＭＰ１、ＭＰ２を含むカレントミラー、接地電圧ＶＳＳに差動増幅器を連結/短絡するためにＮＭＯＳトランジスタＭＮ３を制御する制御ビットＣＩＮ＜i＞を入力として受信するＮＭＯＳトランジスタＭＮ３及びノードＢに伝達されたデータを反転させ、メモリに書き込まれるデータビットＤａｔａ_Ｉｎ＜i＞を出力するインバータＩＮＶ１を備える。
【００４２】
図１３に示した回路の動作を説明する。制御ビットＣＩＮ＜i＞が論理レベル“１”である場合、ＮＭＯＳトランジスタＭＮ３はターンオンされ、差動増幅器は入力データＤＩＮ(ｉ)の論理レベルとはほぼ反対の論理レベルを有する出力信号をノードＢに発生する。インバータＩＮＶ１は、ノードＢの信号を反転させてデータビットＤａｔａ_Ｉｎ＜i＞を出力する(また、前記ビットの電圧レベルを変換してＣＭＯＳレベルの信号を出力する)。一方、制御ビットＣＩＮ＜i＞が論理“０”である場合、ＮＭＯＳトランジスタＭＮ３は、ターンオフされ、それにより、入力データＤＩＮ(i)が出力データＤａｔａ_Ｉｎ＜I＞として出力しないようにマスキングする。また、本発明の好適な一実施形態において、データ入力バッファ９１０〜９８０は、それぞれ図１３に示した回路構造を有し、同様の動作を行える。
【００４３】
図１４は、本発明で実施されるメモリシステムを示すブロック図である。メモリシステム１０００は、ＣＰＵ１００１、メモリコントローラ１００２及び複数のメモリモジュール１００３を備える。ＣＰＵ１００１は、マイクロプロセッサーユニットＭＰＵまたはネットワークプロセシングユニットＮＰＵ等で構成されうる。メモリモジュール１００３のそれぞれは複数の半導体メモリ装置４００を備える。ＣＰＵ１００１は、第１バスシステムＢ１(例えば、制御バス、データバス、アドレスバス)を通じてメモリコントローラ１００２に連結され、メモリコントローラ１００２は、第２バスシステムＢ２を通じてメモリモジュール１００３に連結される。ＣＰＵ１００１は別のメモリコントローラ１００２を使用せずに直接メモリ１００３、４００を制御できるが、図１４のＣＰＵ１００１はメモリコントローラ１００２を制御し、メモリコントローラ１００２はメモリ１００３、４００を制御する。
【００４４】
図１４において、メモリモジュール１００３のそれぞれは、例えばメモリバンクを意味し、メモリ装置４００のそれぞれは、可変的なデータ入出力幅を提供する制御回路を有する本発明に係る半導体メモリ装置を意味する場合もある。前記制御回路はメモリ装置４００内部に含まれる。
【００４５】
本発明の好適な他の実施の形態によるメモリシステムは、別の半導体メモリ装置(図１４に示した複数のメモリ装置を有するメモリモジュールの代わり)を一つ以上備え、またメモリコントローラを具備していない中央処理装置を備える。この時、前記メモリ装置は、前記中央処理装置と直接通信する。また、他の実施の形態において、本発明に係るメモリシステムは、メモリコントローラと直接通信する別の半導体メモリ装置(図１４に示した複数のメモリ装置を有するメモリモジュールの代わり)を一つ以上備える。
【００４６】
以上のように、図面と明細書から最適の実施形態が開示された。ここで使われた用語は単に本発明を具体的に説明するための目的において使われたものであり、意味を限定したり特許請求の範囲に記載された本発明の範囲を制限するために使われたりするものではない。したがって、当業者ならば、これにより多様な変形及び均等な他の実施の形態が可能である。したがって、本発明の真の技術的範囲は特許請求の範囲の記載に基づいて定められなければならない。
【００４７】
本発明の好適な実施の形態によれば、システムで要求されるデータの大きさによってメモリ装置の入出力データ幅を調節してメモリ使用効率を高め、消費電力を低減するメモリ装置を提供することができる。
【００４８】
また。メモリ装置に既存のＤＱＭピンがなくても入出力データの数を調節し、メモリ装置のピン数を減らすことができるメモリ装置を提供することができる。
【図面の簡単な説明】
【００４９】
【図１Ａ】従来の半導体集積回路メモリ装置の構造を示すブロック図である。
【図１Ｂ】従来の半導体集積回路メモリ装置の構造を示すブロック図である。
【図２】固定入出力幅を有する半導体集積回路メモリ装置のメモリ読出し動作の間にデータを出力する従来の方法を示すタイミング図である。
【図３】固定入出力幅を有する半導体集積回路メモリ装置のメモリ書き込み動作の間にデータを入力する従来の方法を示すタイミング図である。
【図４】本発明の実施の形態によって読出し／書き込み、または活性的な動作のための可変的な入出力幅を有する半導体集積回路メモリ装置の構造を示すブロック図である。
【図５】本発明の実施の形態によってメモリ読出し動作のためのデータ出力幅を可変的に制御する方法を示すタイミング図である。
【図６】本発明の実施の形態によってメモリ書き込み動作のためのデータ入力幅を可変的に制御する方法を示すタイミング図である。
【図７】図４の半導体集積回路メモリ装置で実施可能な本発明に係るデコーダを示す回路図である。
【図８】図４の半導体集積回路メモリ装置で実施可能な本発明に係るデータ出力バッファコントローラを示す回路図である。
【図９】図４の半導体集積回路メモリ装置で実施可能な本発明に係るデータ入力バッファコントローラを示す回路図である。
【図１０】図４の半導体集積回路メモリ装置で実施可能な本発明に係るデータ出力バッファを示す図面である。
【図１１】図１０のデータ出力バッファで実施可能な本発明に係るバッファを示す回路図である。
【図１２】図４の半導体集積回路メモリ装置で実施可能な本発明に係るデータ入力バッファを示す図面である。
【図１３】図１２のデータ入力バッファで実施可能な本発明に係るバッファを示す回路図である。
【図１４】本発明において実行されるメモリシステムを示すブロック図である。
【符号の説明】
【００５０】
４００  半導体集積回路メモリ装置
１０  第１アドレス入力バッファ
２０  ローデコーダ
３０  コラムデコーダ
４０  第２アドレス入力バッファ
５０  コマンドバッファ
６０  メモリセルアレイ
７０  センス増幅器アレイ
１００  デコーダ
２００  ＤＯＵＴバッファコントローラ
３００  ＤＩＮバッファコントローラ
８００  データ出力バッファ
９００  データ入力バッファ
【図１Ａ】
2005108400.tif 000006
【図１Ｂ】
2005108400.tif 000007
【図２】
2005108400.tif 000008
【図３】
2005108400.tif 000009
【図４】
2005108400.tif 000010
【図５】
2005108400.tif 000011
【図６】
2005108400.tif 000012
【図７】
2005108400.tif 000013
【図８】
2005108400.tif 000014
【図９】
2005108400.tif 000015
【図１０】
2005108400.tif 000016
【図１１】
2005108400.tif 000017
【図１２】
2005108400.tif 000018
【図１３】
2005108400.tif 000019
【図１４】
2005108400.tif 000020