(57)【要約】【課題】複雑な工程を用いることなくゲート絶縁膜のボロン突き抜けを防止する。【解決手段】Ｐ型ポリシリコンゲートをもつＭＯＳトランジスタ半導体装置の製造方法において、ゲート絶縁膜７上にポリシリコン膜９を形成し、ポリシリコン膜９上に、Ｂ又はＢＦ2の注入時及びその後の熱処理時にＢがゲート絶縁膜７を突き抜けない程度の膜厚をもつ注入制御用絶縁膜１１を形成した後（（ａ）参照）、注入制御用絶縁膜１１を介してポリシリコン膜９にＢ又はＢＦ2を注入してＰ型ポリシリコンゲート２７を形成する（（ｃ）及び（ｄ）参照）。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｐ型ポリシリコンゲートをもつＭＯＳトランジスタ半導体装置の製造方法において、ゲート絶縁膜上にポリシリコン膜を形成し、前記ポリシリコン膜上に、Ｂ又はＢＦ2の注入時及びその後の熱処理時にＢが前記ゲート絶縁膜を突き抜けない程度の膜厚をもつ注入制御用絶縁膜を形成した後、前記注入制御用絶縁膜を介して前記ポリシリコン膜にＢ又はＢＦ2を注入してＰ型ポリシリコンゲートを形成することを特徴とするＭＯＳトランジスタの製造方法。
【請求項２】
前記注入制御用絶縁膜はＣＶＤ酸化膜である請求項１に記載の製造方法。
【請求項３】
前記注入制御用絶縁膜は熱酸化膜である請求項１に記載の製造方法。
【請求項４】
前記注入制御用絶縁膜は窒化膜である請求項１に記載の製造方法。
【請求項５】
前記注入制御用絶縁膜の形成は前記ポリシリコン膜をゲートパターンに加工する前に行なう請求項１から４のいずれかに記載の製造方法。
【請求項６】
前記注入制御用絶縁膜の形成は前記ポリシリコン膜をゲートパターンに加工した後に行なう請求項１から４のいずれかに記載の製造方法。
【請求項７】
前記ポリシリコン膜をゲートパターンに加工した後、前記Ｐ型ポリシリコンゲートを形成するためのＢ又はＢＦ2の注入時にソース領域及びドレイン領域にもＢ又はＢＦ2を注入する請求項１から７のいずれかに記載の製造方法。
【請求項８】
前記ポリシリコン膜をゲートパターンに加工した後、ソース領域及びドレイン領域を被いかつ前記ゲートパターン形成領域に開口部をもつレジストパターンを形成し、前記レジストパターンをマスクにして前記Ｐ型ポリシリコンゲートを形成するためのＢ又はＢＦ2の注入を行なう請求項１から７のいずれかに記載の製造方法。
【請求項９】
同一基板上にＮ型ポリシリコンゲートも形成する場合であって、Ｎ型ポリシリコンゲート形成領域の前記注入制御用絶縁膜を選択的に除去した後、Ｎ型ポリシリコンゲート形成領域のポリシリコン膜にＮ型不純物を導入する工程を含む請求項１から８のいずれかに記載の製造方法。
【請求項１０】
同一基板上にＰ型ポリシリコンゲートをもつＰチャネルＭＯＳトランジスタとＮ型ポリシリコンゲートをもつＮチャネルＭＯＳトランジスタを形成する場合であって、前記ポリシリコン膜をゲートパターンに加工し、ＮチャネルＭＯＳトランジスタのＮ型ポリシリコンゲート、Ｎ型ソース領域及びＮ型ドレイン領域を形成するためのＮ型不純物注入を行なった後、前記ゲートパターンへの前記注入制御用絶縁膜の形成及びＰチャネルＭＯＳトランジスタ形成領域へのＢ又はＢＦ2の注入を行なってＰ型ポリシリコンゲート及びＰ型ソース領域及びＰ型ドレイン領域を形成する請求項１から４のいずれかに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特にＰ型ポリシリコンゲートをもつＭＯＳトランジスタを備えた半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
例えば同一基板上にｎチャネル型ＭＯＳ（metal oxide semiconductor）トランジスタ（以下ＮＭＯＳトランジスタという）とｎチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）を組み合わせたＣＭＯＳ（complementary MOS）回路においては、これまでプロセスが簡略であることより、ＰＭＯＳトランジスタにおいて、ＮＭＯＳトランジスタ同様にＮ型ポリシリコンゲートが用いられてきた。しかし、ＰＭＯＳトランジスタにおいて、Ｎ型ポリシリコンゲートを用いると短チャネル効果による不具合が発生するので、高速化、高集積化のためにＰ型ポリシリコンゲートが用いられるようになってきた。
しかし、Ｐ型ポリシリコンゲートの作成にあたっては、Ｐ型不純物であるボロンのイオン注入時や、その後の熱処理による拡散により、ボロンがシリコン基板へ突き抜け、デバイスのしきい値電圧のバラツキが発生したり、信頼性が低下したりするなどの不具合があった。
【０００３】
そのような不具合の対策として、Ｎ型不純物及びＰ型不純物を導入したポリシリコンをそれぞれ成膜する方法（例えば、特許文献１参照。）や、ゲート酸化膜表面に窒素を導入して、ゲート酸化膜での拡散を抑制する方法（例えば、特許文献２参照。）、ポリシリコンの結晶粒径を調整することによりボロンの拡散を抑える方法（例えば、特許文献３参照。）等の従来技術がある。
【特許文献１】特開平１１−８７５３１号公報
【特許文献２】特開平６−３２６３１６号公報
【特許文献３】特開平９−１７９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、Ｐ型不純物注入時にチャンネリング等の影響でＰ型不純物がチャネル領域まで届く問題は特許文献１の窒素の導入や特許文献３の粒径の調整だけでは不十分であった。また、Ｎ型不純物及びＰ型不純物を導入したポリシリコンを形成する特許文献２の方法ではポリシリコン成膜を２回する必要があり、特許文献１の方法や特許文献２の方法でもゲート表面の窒素導入や長時間アニールの追加等、プロセスが煩雑となるために、製造工程のバラツキにより、製品特性が不安定となり、歩留まりの低下や製造コストの上昇を招くという問題があった。
【０００５】
そこで本発明は、複雑な工程を用いることなくゲート絶縁膜のボロン突き抜けを防止することができる半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００６】
本発明にかかる半導体装置の製造方法は、Ｐ型ポリシリコンゲートをもつＭＯＳトランジスタ半導体装置の製造方法であって、ゲート絶縁膜上にポリシリコン膜を形成し、上記ポリシリコン膜上に、Ｂ又はＢＦ2の注入時及びその後の熱処理時にＢが上記ゲート絶縁膜を突き抜けない程度の膜厚をもつ注入制御用絶縁膜を形成した後、上記注入制御用絶縁膜を介して上記ポリシリコン膜にＢ又はＢＦ2を注入してＰ型ポリシリコンゲートを形成する。
【０００７】
本発明において、上記注入制御用絶縁膜の例としてＣＶＤ（chemical vapor deposition）酸化膜、熱酸化膜又は窒化膜を挙げることができる。
また、上記注入制御用絶縁膜の形成は、上記ポリシリコン膜をゲートパターンに加工する前に行なってもよいし、上記ポリシリコン膜をゲートパターンに加工した後に行なってもよい。
【０００８】
また、上記ポリシリコン膜をゲートパターンに加工した後、上記Ｐ型ポリシリコンゲートを形成するためのＢ又はＢＦ2の注入時にソース領域及びドレイン領域にもＢ又はＢＦ2を注入する例を挙げることができる。
【０００９】
また、上記ポリシリコン膜をゲートパターンに加工した後、ソース領域及びドレイン領域を被いかつ上記ゲートパターン形成領域に開口部をもつレジストパターンを形成し、上記レジストパターンをマスクにして上記Ｐ型ポリシリコンゲートを形成するためのＢ又はＢＦ2の注入を行なう例を挙げることができる。
【００１０】
さらに、同一基板上にＮ型ポリシリコンゲートも形成する場合には、Ｎ型ポリシリコンゲート形成領域の上記注入制御用絶縁膜を選択的に除去した後、Ｎ型ポリシリコンゲート形成領域のポリシリコン膜にＮ型不純物を導入する工程を含むようにしてもよい。
【００１１】
さらに、同一基板上にＰ型ポリシリコンゲートをもつＰチャネルＭＯＳトランジスタとＮ型ポリシリコンゲートをもつＮチャネルＭＯＳトランジスタを形成する場合には、上記ポリシリコン膜をゲートパターンに加工し、ＮチャネルＭＯＳトランジスタのＮ型ポリシリコンゲート、Ｎ型ソース領域及びＮ型ドレイン領域を形成するためのＮ型不純物注入を行なった後、上記ゲートパターンへの上記注入制御用絶縁膜の形成及びＰチャネルＭＯＳトランジスタ形成領域へのＢ又はＢＦ2の注入を行なってＰ型ポリシリコンゲート及びＰ型ソース領域及びＰ型ドレイン領域を形成するようにしてもよい。
【発明の効果】
【００１２】
本発明にかかる半導体装置の製造方法では、ゲート絶縁膜上にポリシリコン膜を形成し、ポリシリコン膜上に、Ｂ又はＢＦ2の注入時及びその後の熱処理時にＢがゲート絶縁膜を突き抜けない程度の膜厚をもつ注入制御用絶縁膜を形成した後、その注入制御用絶縁膜を介してポリシリコン膜にＢ又はＢＦ2を注入してＰ型ポリシリコンゲートを形成するようにしたので、注入制御用絶縁膜によりＢの注入深さが制限され、Ｂのゲート絶縁膜突抜けの不具合を抑え、かつ注入原子のほとんどをポリシリコンゲート内に注入することができ、安定したＭＯＳトランジスタを形成することができる。
【００１３】
また、ポリシリコン膜をゲートパターンに加工した後、Ｐ型ポリシリコンゲートを形成するためのＢ又はＢＦ2の注入時にソース領域及びドレイン領域にもＢ又はＢＦ2を注入するようにすれば、ゲートとソース領域及びドレイン領域に別工程で不純物注入を行なう場合に比べて製造工程数を低減しつつ、Ｐ型ポリシリコンゲートをもつＰＭＯＳトランジスタを形成することができる。
【００１４】
また、ポリシリコン膜をゲートパターンに加工した後、ソース領域及びドレイン領域を被いかつゲートパターン形成領域に開口部をもつレジストパターンを形成し、そのレジストパターンをマスクにしてＰ型ポリシリコンゲートを形成するためのＢ又はＢＦ2の注入を行なうようにすれば、ソース領域及びドレイン領域にＮ型不純物を導入を導入してＮＭＯＳトランジスタを形成する場合にも適用することができ、Ｂのゲート絶縁膜突抜けを防止しつつ、Ｐ型ポリシリコンゲートをもつＮＭＯＳトランジスタを形成することができる。
【００１５】
また、同一基板上にＮ型ポリシリコンゲートも形成する場合、Ｎ型ポリシリコンゲート形成領域の上記注入制御用絶縁膜を選択的に除去した後、Ｎ型ポリシリコンゲート形成領域のポリシリコン膜にＮ型不純物を導入する工程を含むようにすれば、上記ポリシリコン膜からＰ型ポリシリコンゲートとＮ型ポリシリコンゲートを形成することができる。
【００１６】
また、同一基板上にＰ型ポリシリコンゲートをもつＰチャネルＭＯＳトランジスタとＮ型ポリシリコンゲートをもつＮチャネルＭＯＳトランジスタを形成する場合、ポリシリコン膜をゲートパターンに加工し、ＮチャネルＭＯＳトランジスタのＮ型ポリシリコンゲート、Ｎ型ソース領域及びＮ型ドレイン領域を形成するためのＮ型不純物注入を行なった後、ゲートパターンへの注入制御用絶縁膜の形成及びＰチャネルＭＯＳトランジスタ形成領域へのＢ又はＢＦ2の注入を行なってＰ型ポリシリコンゲート及びＰ型ソース領域及びＰ型ドレイン領域を形成するようにすれば、Ｐ型ポリシリコンゲートからのＢのゲート絶縁膜突抜けの不具合を抑えつつ、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを同一基板上に形成することができる。さらに、Ｎ型ポリシリコンゲート、Ｎ型ソース領域及びＮ型ドレイン領域を同じ不純物注入工程で形成し、Ｐ型ポリシリコンゲート、Ｐ型ソース領域及びＰ型ドレイン領域を同じ不純物注入工程で形成しているので、製造工程数を低減することができる。
【発明を実施するための最良の形態】
【００１７】
図１は一実施例を説明するための工程断面図である。この実施例はＰ型ポリシリコンゲートをもつＰＭＯＳトランジスタ（以下ＰポリＰＭＯＳトランジスタという）とＮ型ポリシリコンゲートをもつＮＭＯＳトランジスタ（以下ＮポリＮＭＯＳトランジスタという）を同一シリコン基板上に形成するものである。
【００１８】
（１）一般的なＭＯＳトランジスタの製造工程に従って、Ｐ型シリコン基板１上に、Ｎウエル領域３、フィールド酸化膜５、ゲート酸化膜（ゲート絶縁膜）７、ノンドープポリシリコン膜９を形成する。この実施例では例えば９２０℃、１６分の条件の条件でドライ酸化処理を行なってゲート酸化膜７を２７５Å（オングストローム）の膜厚に形成し、ＬＰＣＶＤ（low pressure ＣＶＤ）によりノンドープポリシリコン膜９を３５００Åの膜厚に形成した。
ノンドープポリシリコン膜９上に注入制御用絶縁膜としてのＣＶＤ酸化膜１１を形成する。この実施例では、例えばＬＰＣＶＤによりＳｉＨ4とＮ2Ｏを１：５０の比で混合した混合ガスを用い、製膜温度８００℃の条件で２５００Åの膜厚にＣＶＤ酸化膜１１を形成した（（ａ）参照）。ここで、ＣＶＤ酸化膜１１の膜厚は後工程で行なうＢ又はＢＦ2の注入時及びその後の熱処理時にＢがゲート絶縁膜７を突き抜けない程度の膜厚に制御する。
【００１９】
（２）写真製版技術を用いてＣＶＤ酸化膜１１上にＰ型ポリシリコンゲート形成領域を含むＰポリＰＭＯＳトランジスタ形成領域を被い、Ｎ型ポリシリコンゲート形成領域を含むＮポリＮＭＯＳトランジスタ形成領域に開口部をもつレジストパターン１３を形成する。エッチング技術により、レジストパターン１３をマスクにして例えばＮＨ4ＦとＨＦが１５：１のＢＨＦ（バッファードフッ酸）のウエット処理を行なってＣＶＤ酸化膜１１をパターニングし、ＰポリＰＭＯＳトランジスタ形成領域以外のＣＶＤ酸化膜１１を選択的に除去する。例えばイオン注入法により、レジストパターン１３をマスクにしてノンドープポリシリコン膜９にＮ型不純物（Ｐ（リン）、Ａｓ（ヒ素）等）１５、ここではＰを例えば注入エネルギーは３０ＫｅＶ、ドーズ量は６×１０15ｃｍ-2の条件の注入を行ない、Ｎ型ポリシリコンゲート形成領域を含むＮポリＮＭＯＳトランジスタ形成領域にＮ型ポリシリコン膜１７を形成する（（ｂ）参照）。
【００２０】
（３）レジストパターン１３を除去した後、写真製版技術により、ＮポリＮＭＯＳトランジスタ形成領域を被いＰポリＰＭＯＳトランジスタ形成領域に開口部をもつレジストパターン１９を形成する。イオン注入法により、Ｐ型不純物（Ｂ、ＢＦ2等）２１、ここではＢを例えば注入エネルギーは１５ＫｅＶ、ドーズ量は３×１０15ｃｍ-2の条件でＣＶＤ酸化膜１１を介してノンドープポリシリコン膜９に注入し、Ｐ型ポリシリコン膜２３を形成する（（ｃ）参照）。
【００２１】
（４）レジストパターン１９を除去した後、写真製版技術及びエッチング技術によりＮ型ポリシリコン膜１７及びＰ型ポリシリコン膜２３をパターニングしてＮ型ポリシリコン膜１７からＮ型ポリシリコンゲート２５を形成し、Ｐ型ポリシリコン膜からＰ型ポリシリコンゲート２７を形成する。写真製版技術により、ＰポリＰＭＯＳトランジスタ形成領域を被い、ＮポリＮＭＯＳトランジスタ形成領域に開口部をもつレジストパターンを形成し、イオン注入法によりそのレジストパターンをマスクにしてＮポリＮＭＯＳトランジスタ領域のシリコン基板１にＮ型不純物、ここではＡｓを例えば注入エネルギーは３０ＫｅＶ、ドーズ量は６×１０15ｃｍ-2の条件でＮ型ポリシリコンゲート２５及びシリコン基板１に注入し、Ｎ型ソース領域及びＮ型ドレイン領域２９を形成する。レジストパターンを除去した後、写真製版技術により、ＮポリＮＭＯＳトランジスタ形成領域及びＰ型ポリシリコンゲート２７上を被い、ＰポリＰＭＯＳトランジスタのソース領域及びドレイン領域形成領域に開口部をもつレジストパターンを形成し、イオン注入法によりそのレジストパターンをマスクにしてＮウエル領域３にＰ型不純物、ここではＢを例えば注入エネルギーは１５ＫｅＶ、ドーズ量は３×１０15ｃｍ-2の条件で注入し、Ｐ型ソース領域及びＰ型ドレイン領域３１を形成する。
【００２２】
レジストパターンを除去した後、注入した不純物を活性化するための熱処理を例えば９００℃、２０分の条件で行なう。このとき、Ｐ型ポリシリコンゲート２７には注入制御用絶縁膜としてのＣＶＤ酸化膜１１を介してＢが注入されているので、Ｂのゲート酸化膜７の突抜けを防止することができる（（ｄ）参照）。
【００２３】
その後、ＰポリＰＭＯＳトランジスタ及びＮポリＮＭＯＳトランジスタの形成領域上を含むシリコン基板１上全面に層間絶縁膜を常圧ＣＶＤ法により製膜し、写真製版技術とドライエッチング技術によりコンタクトホールを開口し、スパッタ法によりＡｌ（アルミニウム）等のメタル層を製膜し、写真製版技術及びドライエッチング技術によりメタル層を加工し配線パターンを形成してＭＯＳトランジスタ及び配線形成が完成する。
【００２４】
上記の実施例では注入制御用絶縁膜としてＣＶＤ酸化膜１１を形成しているが、本発明はこれに限定されるものではなく、ＣＶＤ酸化膜に替えて熱酸化膜を注入制御用絶縁膜として形成してもよい。その場合、例えば９５０℃のドライ酸化処理により２５００Åの熱酸化膜を形成する例を挙げることができる。ただし、ポリシリコン膜上に形成する熱酸化膜の形成条件はこれに限定されるものではない。
【００２５】
また、ＣＶＤ酸化膜に替えて窒化膜を注入制御用絶縁膜として形成してもよい。その場合、例えばＬＰＣＶＤ法により、ＳｉＨ2Ｃｌ2とＮＨ3が１：１０の混合ガスを用いて７７０℃の条件で２０００Åの膜厚に窒化膜を形成する例を挙げることができる。ただし、ポリシリコン膜上に形成する窒化膜の形成条件はこれに限定されるものではない。また、注入制御用絶縁膜として窒化膜を形成する場合には、ポリシリコン膜上に酸化膜を介して窒化膜を形成するようにしてもよい。また、Ｎ型ポリシリコンゲート形成領域にＮ型不純物を注入するためにＮ型ポリシリコンゲート形成領域の窒化膜を選択的に除去する方法として、例えばＨ3ＰＯ4薬液を用いたウエットエッチングを挙げることができる。ただし、窒化膜を除去するためのエッチング条件はこれに限定されるものではない。
【００２６】
図２は、ポリシリコンゲート上にＣＶＤ酸化膜が有るときと無いときについてＢの注入エネルギーを変更してしきい値変動を調べた結果を示す図であり、実線はＣＶＤ酸化膜有り（１０００Å）、一点鎖線はＣＶＤ酸化膜無しを示す。図２において縦軸はＮポリＮＭＯＳトランジスタとそのトランジスタのポリシリコンゲートにＢ注入を行なったトランジスタとのしきい値電圧差（ｍＶ）、横軸はＢの注入エネルギー（ＫｅＶ）を示す。
【００２７】
ＣＶＤ酸化膜を介さずにＢを１５ＫｅＶで注入したときは３７ｍＶ程度のしきい値電圧の変動が見られるが（一点鎖線参照）、ＣＶＤ酸化膜を介してＢを１５ＫｅＶで注入したときはしきい値電圧の変動が見られない。これにより、注入制御用絶縁膜としてのＣＶＤ酸化膜を介してＢ注入を行なうようにすれば、Ｂのゲート絶縁膜突抜けを防止できることがわかる。
また、Ｂを３０ＫｅＶで注入したときのしきい値電圧の変動は１０ｍＶ程度であり、ＣＶＤ酸化膜を介さずにＢを１５ＫｅＶで注入したときに比べてしきい値電圧の変動が小さいことから、ＣＶＤ酸化膜の膜厚を適当な膜厚に調整すればＢを３０ＫｅＶで注入したときでもＢのゲート絶縁膜突抜けを防止できることが推測できる。
さらに、ここでは注入制御用絶縁膜としてＣＶＤ酸化膜をポリシリコンゲート上に形成しているが、注入制御用絶縁膜として熱酸化膜又は窒化膜を用いた場合であっても同様の効果が得られることが推測できる。
【００２８】
図３は、他の実施例を説明するための工程断面図である。この実施例もＰポリＰＭＯＳトランジスタとＮポリＮＭＯＳトランジスタを同一シリコン基板上に形成するものである。図１と同じ部分には同じ符号を付す。
【００２９】
（１）シリコン基板１に、Ｎウエル領域３、フィールド酸化膜５、ゲート酸化膜７、ノンドープポリシリコン膜９を形成する。ゲート酸化膜７及びノンドープポリシリコン膜９の形状条件は図１を参照して説明した上記工程（１）と同じである。
写真製版技術及びエッチング技術により、ノンドープポリシリコン膜９をパターンニングし、ＮポリＮＭＯＳトランジスタ形成領域とＰポリＰＭＯＳトランジスタ形成領域にポリシリコンゲートパターン３３をそれぞれ形成する（（ａ）参照）。
【００３０】
（２）写真製版技術により、ＰポリＰＭＯＳトランジスタ形成領域を被い、ＮポリＮＭＯＳトランジスタ形成領域に開口部をもつレジストパターン３５を形成する。イオン注入法により、レジストパターン３５をマスクにしてＮ型不純物３７、ここではＡｓを例えば注入エネルギーは３０ＫｅＶ、ドーズ量は６×１０15ｃｍ-2の条件でイオン注入し、ポリシリコンゲートパターン３３からＮ型ポリシリコンゲート３９と、シリコン基板１にＮ型ソース領域及びＮ型ドレイン領域４１を同時に形成する（（ｂ）参照）。
【００３１】
（３）レジストパターン３５を除去した後、例えば９５０℃、１４分の条件でドライ酸化処理を行なってポリシリコンゲートパターン３３及びＮ型ポリシリコンゲート３９の表面に注入制御用絶縁膜としての熱酸化膜４３を１０００Åの膜厚に形成する。このとき、上記工程（２）で注入したＮ型不純物が活性化される（（ｃ）参照）。
【００３２】
（４）写真製版技術により、ＮポリＮＭＯＳトランジスタ形成領域を被い、ＰポリＰＭＯＳトランジスタ形成領域に開口部をもつレジストパターン４５を形成する。イオン注入法により、レジストパターン３５をマスクにしてＰ型不純物４７、ここではＢを例えば注入エネルギーは１５ＫｅＶ、ドーズ量は３×１０15ｃｍ-2の条件でイオン注入し、ポリシリコンゲートパターン３３からＰ型ポリシリコンゲート４９と、シリコン基板１にＰ型ソース領域及びＰ型ドレイン領域５１を同時に形成する（（ｄ）参照）。このとき、熱酸化膜４３によりポリシリコンゲートパターン３３でのＢの注入深さが制限され、Ｂのゲート絶縁膜５の突抜けの不具合を抑えることができ、かつ注入原子のほとんどはポリシリコンゲートパターン３３内に注入される。さらに、Ｐ型ポリシリコンゲート４９及びＰ型ソース領域及びＰ型ドレイン領域５１を同時に形成できるため、製造工程を簡略化できる利点もある。
【００３３】
その後、レジストパターン４５を除去し、上記工程（４）で注入したＰ型不純物を活性化するための熱処理を例えば９００℃、２０分の条件で行なう。このとき、Ｐ型ポリシリコンゲート４９には注入制御用絶縁膜としての熱酸化膜４３を介してＢが注入されているので、Ｂのゲート酸化膜７の突抜けを防止することができる（（ｅ）参照）。
その後、シリコン基板１上に層間絶縁膜、コンタクトホール、配線パターンを形成してＭＯＳトランジスタ及び配線形成が完成する。
【００３４】
図４は、さらに他の実施例を説明するための工程断面図である。この実施例はＰポリＰＭＯＳトランジスタとＮポリＮＭＯＳトランジスタとＰ型ポリシリコンゲートをもつＮＭＯＳトランジスタ（以下ＰポリＮＭＯＳトランジスタという）を同一シリコン基板上に形成するものである。図３と同じ部分には同じ符号を付す。
【００３５】
（１）シリコン基板１に、Ｎウエル領域３、フィールド酸化膜５、ゲート酸化膜７、ノンドープポリシリコン膜９を形成する。ゲート酸化膜７及びノンドープポリシリコン膜９の形状条件は図１を参照して説明した上記工程（１）と同じである。
写真製版技術及びエッチング技術により、ノンドープポリシリコン膜９をパターンニングし、ＮポリＮＭＯＳトランジスタ形成領域とＰポリＰＭＯＳトランジスタ形成領域とＰポリＮＭＯＳトランジスタ形成領域にポリシリコンゲートパターン３３をそれぞれ形成する（（ａ）参照）。
【００３６】
（２）写真製版技術により、ＰポリＮＭＯＳトランジスタのＰ型ポリシリコンゲート形成領域とＰポリＰＭＯＳトランジスタ形成領域を被い、ＰポリＮＭＯＳトランジスタのソース領域及びドレイン領域形成領域とＮポリＮＭＯＳトランジスタ形成領域に開口部をもつレジストパターン５３を形成する。イオン注入法により、レジストパターン５３をマスクにしてＮ型不純物３７、ここではＡｓを例えば注入エネルギーは３０ＫｅＶ、ドーズ量は６×１０15ｃｍ-2の条件でイオン注入し、ＮポリＮＭＯＳトランジスタ形成領域にポリシリコンゲートパターン３３からＮ型ポリシリコンゲート３９と、シリコン基板１にＮ型ソース領域及びＮ型ドレイン領域４１を形成し、ＰポリＮＭＯＳトランジスタ形成領域にＮ型ソース領域及びＮ型ドレイン領域５５を形成する（（ｂ）参照）。
【００３７】
（３）レジストパターン５３を除去した後、図３を参照して説明した上記工程（３）と同じ条件でドライ酸化処理を施して、ポリシリコンゲートパターン３３及びＮ型ポリシリコンゲート３９の表面に注入制御用絶縁膜としての熱酸化膜４３を１０００Åの膜厚に形成し、かつ上記工程（２）で注入したＮ型不純物の活性化を行なう（（ｃ）参照）。
【００３８】
（４）写真製版技術により、ＰポリＮＭＯＳトランジスタのソース領域及びドレイン領域５５の形成領域とＮポリＮＭＯＳトランジスタ形成領域を被い、ＰポリＮＭＯＳトランジスタのＰ型ポリシリコンゲート形成領域とＰポリＰＭＯＳトランジスタ形成領域に開口部をもつレジストパターン５７を形成する。イオン注入法により、レジストパターン５７をマスクにしてＰ型不純物４７、ここではＢを例えば注入エネルギーは１５ＫｅＶ、ドーズ量は３×１０15ｃｍ-2の条件でイオン注入し、ＰポリＮＭＯＳトランジスタ形成領域にポリシリコンゲートパターン３３からＰ型ポリシリコンゲート５９を形成し、ＰポリＰＭＯＳトランジスタ形成領域にポリシリコンゲートパターン３３からＰ型ポリシリコンゲート４９と、Ｎウエル領域３にＰ型ソース領域及びＰ型ドレイン領域５１を同時に形成する（（ｄ）参照）。このとき、ＰポリＰＭＯＳトランジスタ形成領域及びＰポリＮＭＯＳトランジスタ形成領域において、熱酸化膜４３によりポリシリコンゲートパターン３３でのＢの注入深さが制限され、Ｂのゲート絶縁膜５の突抜けの不具合を抑えることができ、かつ注入原子のほとんどはポリシリコンゲートパターン３３内に注入される。さらに、Ｐ型ポリシリコンゲート４９，５９及びＰ型ソース領域及びＰ型ドレイン領域５１を同時に形成できるため、製造工程を簡略化できる利点もある。
【００３９】
その後、レジストパターン５７を除去し、上記工程（４）で注入したＰ型不純物を活性化するための熱処理を例えば９００℃、２０分の条件で行なう。このとき、Ｐ型ポリシリコンゲート４９，５９には注入制御用絶縁膜としての熱酸化膜４３を介してＢが注入されているので、Ｂのゲート酸化膜７の突抜けを防止することができる（（ｅ）参照）。
その後、シリコン基板１上に層間絶縁膜、コンタクトホール、配線パターンを形成してＭＯＳトランジスタ及び配線形成が完成する。
【００４０】
上記で説明した実施例では、Ｐ型ポリシリコンゲートを形成するためにポリシリコン膜に注入するＰ型不純物としてＢを用いているが、本発明はこれに限定されるものではなく、Ｐ型不純物としてＢＦ2を用いてもよい。
以上、本発明の実施例を説明したが、本発明は実施例に限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】一実施例を説明するための工程断面図である。
【図２】ポリシリコンゲート上にＣＶＤ酸化膜が有るときと無いときについてＢの注入エネルギーを変更してしきい値変動を調べた結果を示す図であり、実線はＣＶＤ酸化膜有り（１０００Å）、一点鎖線はＣＶＤ酸化膜無しを示す。
【図３】他の実施例を説明するための工程断面図である。
【図４】さらに他の実施例を説明するための工程断面図である。
【符号の説明】
【００４２】
１      Ｐ型シリコン基板
３      Ｎウエル領域
５      フィールド酸化膜
７      ゲート酸化膜
９      ノンドープポリシリコン膜
１１    ＣＶＤ酸化膜
１３，１９    レジストパターン
１５    Ｎ型不純物
１７    Ｎ型ポリシリコン膜
２１    Ｐ型不純物
２３    Ｐ型ポリシリコン膜
２５    Ｎ型ポリシリコンゲート
２７    Ｐ型ポリシリコンゲート
２９    Ｎ型ソース領域及びＮ型ドレイン領域
３１    Ｐ型ソース領域及びＰ型ドレイン領域
３３    ノンドープポリシリコン膜
３５，４５    レジストパターン
３７    Ｎ型不純物
３９    Ｎ型ポリシリコンゲート
４１    Ｎ型ソース領域及びＮ型ドレイン領域
４３    熱酸化膜
４７    Ｐ型不純物
４９    Ｐ型ポリシリコンゲート
５１    Ｐ型ソース領域及びＰ型ドレイン領域
５３，５７    レジストパターン
５５    Ｎ型ソース領域及びＮ型ドレイン領域
５９    Ｐ型ポリシリコンゲート
【図１】
2005158823.tif 000003
【図２】
2005158823.tif 000004
【図３】
2005158823.tif 000005
【図４】
2005158823.tif 000006