(57)【要約】【課題】  ＤＤＲ−１用ＳＤＲＡＭとＤＤＲ−２用ＳＤＲＡＭ用共用チップにおける出力回路の面積を減らし、高密度化な半導体チップを実現する。【解決手段】ＳＤＲＡＭがＤＤＲ１用である場合には、出力回路１４から出力される出力信号が主の出力信号となって出力端子１７に出力される。また、ＳＤＲＡＭがＤＤＲ２用である場合には、出力回路１５から出力される出力信号が主の出力信号となって出力端子１７に出力されると共に、出力回路１４から出力される出力信号が従の出力信号となって主の出力信号のスルーレートあるいは出力電流値、もしくは出力端子の外部から見たインピーダンスを調整するように動作する。【選択図】  図１
2005158166.tif 000002
【特許請求の範囲】
【請求項１】
異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置であって、
出力端子と、
１個の前記出力端子に対応して少なくとも２個の出力回路を備え、
前記半導体装置が第１の電源電圧が供給される装置である場合には、第１の出力回路の出力信号を前記出力端子に出力するよう構成し、
前記半導体装置が第２の電源電圧が供給される装置である場合には、前記第１の出力回路の出力信号および前記出力信号に同期する第２の出力回路の出力信号の双方を前記出力端子に出力するよう構成することを特徴とする半導体装置。
【請求項２】
異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置であって、
出力端子と、
１個の前記出力端子に対応して少なくとも３個の出力回路を備え、
前記半導体装置が第１の電源電圧が供給される装置である場合には、第１の出力回路の出力信号および前記出力信号に同期する第３の出力回路の出力信号の双方を前記出力端子に出力するよう構成し、
前記半導体装置が第２の電源電圧が供給される装置である場合には、前記第１の出力回路の出力信号および前記出力信号に同期する第２の出力回路の出力信号の双方を前記出力端子に出力するよう構成することを特徴とする半導体装置。
【請求項３】
前記第１の出力回路は、前記第１の電源電圧が供給される装置である場合には、主となる出力信号を出力し、前記第２の電源電圧が供給される装置である場合には、従となる出力信号を出力することを特徴とする請求項１または２のいずれか一記載の半導体装置。
【請求項４】
前記第２の出力回路は、前記第２の電源電圧が供給される装置である場合には、主となる出力信号を出力し、前記従となる出力信号は、前記主となる出力信号を調整する信号であることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記従となる出力信号は、前記主となる出力信号のスルーレートあるいは出力電流値、もしくは前記出力端子の外部から見たインピーダンスの少なくとも一つを調整する信号であることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１の出力回路は、前記第２の電源電圧が供給される装置である場合には、前記第２の出力回路の出力信号のスルーレートあるいは出力電流値、もしくは前記出力端子の外部から見た出力インピーダンスの少なくとも一つを調整する回路を含むことを特徴とする請求項１または２のいずれか一記載の半導体装置。
【請求項７】
前記第２の出力回路は、前記第１の電源電圧が供給される装置である場合には、出力信号を出力せず、前記第２の電源電圧が供給される装置である場合には、主となる出力信号を出力することを特徴とする請求項１または２のいずれか一記載の半導体装置。
【請求項８】
異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置であって、
出力端子と、
出力が前記出力端子に接続される第１の出力回路と、
前記出力端子に出力される信号の元となる信号を生成する出力信号生成回路と、
前記出力信号生成回路から出力される信号の電圧レベルを変換するレベル変換回路と、
前記出力信号生成回路から出力される信号を入力する第２の出力回路と、
前記出力信号生成回路から出力される信号から調整用の信号を生成する調整制御回路と、
を備え、
前記半導体装置が第１の電源電圧が供給される装置である場合には、前記レベル変換回路の出力を前記第１の出力回路に入力するよう構成し、
前記半導体装置が第２の電源電圧が供給される装置である場合には、前記第２の出力回路から出力信号を前記出力端子に出力すると共に、前記調整制御回路から出力される調整用の信号を前記第１の出力回路に供給して前記第１の出力回路から出力される出力信号によって、前記第２の出力回路が出力する出力信号を調整するよう構成する
ことを特徴とする半導体装置。
【請求項９】
前記レベル変換回路の出力を入力する第３の出力回路を備え、
前記半導体装置が第１の電源電圧が供給される装置である場合には、前記第３の出力回路の出力が前記出力端子に接続される
ことを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第１の出力回路は、前記第２の出力回路が出力する出力信号のスルーレートを調整するスルーレート調整回路と、前記出力端子から出力される電流値を調整する出力電流調整回路と、前記出力端子の外部から見たインピーダンスを調整する出力インピーダンス調整回路とを含み、
前記半導体装置が前記第１の電源電圧が供給される装置である場合には、前記スルーレート調整回路、前記出力電流調整回路、前記出力インピーダンス調整回路の少なくとも一つは、前記レベル変換回路で変換された出力信号を入力して前記出力端子を駆動し、
前記半導体装置が前記第２の電源電圧が供給される装置である場合には、前記スルーレート調整回路、出力電流調整回路および出力インピーダンス調整回路は、前記第２の出力回路が出力する出力信号を調整するために前記出力端子を駆動する
ことを特徴とする請求項８または９のいずれか一記載の半導体装置。
【請求項１１】
前記第１の電源電圧は、前記第２の電源電圧より高いことを特徴とする請求項１〜１０のいずれか一記載の半導体装置。
【請求項１２】
前記半導体装置は、
前記半導体装置が第１の電源電圧が供給される装置である場合には、ダブルデータレート１（ＤＤＲ１）ＳＤＲＡＭであり、
前記半導体装置が第２の電源電圧が供給される装置である場合には、ダブルデータレート２（ＤＤＲ２）ＳＤＲＡＭであることを特徴とする請求項１〜１１のいずれか一記載の半導体装置。
【請求項１３】
前記半導体装置が前記第１の電源電圧が供給される装置であるか前記第２の電源電圧が供給される装置であるかは、前記半導体装置内の配線により定められることを特徴とする請求項１〜１２のいずれか一記載の半導体装置。
【請求項１４】
前記半導体装置は、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）であることを特徴とする請求項１〜１３のいずれか一記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に供給される電源に応じて選択される複数の出力回路を備える半導体装置に関する。
【背景技術】
【０００２】
半導体メモリの代表であるＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）において、高密度化、高速化、低電力化が求められ、ＳＤＲ（single-data-rate）からＤＤＲ（double-data-rate）へと進化している。また、ＤＤＲにおいても、ＤＤＲ−１からＤＤＲ−２へと世代が進んでいる。さらには、次世代品のＤＤＲ−３の出現も予想されている。これらの世代のＤＲＡＭにおける大きな違いに供給される電源の電圧の違いがあげられる。特にデータ出力部の電源電圧は、ＤＤＲ−１で２．５Ｖ、ＤＤＲ−２で１．８Ｖであり、次世代品のＤＤＲ−３では１．５Ｖ以下になると予想されている。
【０００３】
一方、内部回路を共有し、入出力回路等を各世代のＳＤＲＡＭに合わせて変更する共用チップを開発する考え方が存在する。例えば、非特許文献１には、ＳＤＲとＤＤＲとで動作するＳＤＲＡＭが開示されている。回路を共有化し、共有部分での新たな設計を減らすことで、チップの開発コストを下げることができる。
【０００４】
また、特許文献１には、異なる電源電圧に対応し、動作速度の低下、消費電力の増大及び故障の発生を未然に防止し得る出力回路が開示されている。
【０００５】
なお、ＤＤＲ−２  ＳＤＲＡＭの出力回路の例が、非特許文献２に開示されている。ＤＤＲ−２  ＳＤＲＡＭでは、より高速な出力信号を出力するために、出力信号の波形、出力インピーダンス、電流値等を仕様の範囲内に収めることが求められ、出力信号を調整するための信号を出力信号と合わせて出力するように構成されている。例えば、出力信号の電流値を調整するＯＣＤ（Off-chip driver）調整回路、非アクセスチップを用いて出力端子（ＤＱバス）を終端するＯＤＴ（On-die termination）調整回路からの出力を、主となる出力回路の出力と共に出力端子に出力するようになっている。
【０００６】
【非特許文献１】T. Sakata, et al.,"A DDR/SDR-Compatible SDRAM Design with a Three-Size Flexible Column Redundancy," 2000 Symposium on VLSI Circuits Digest of Technical Papers, IEEE, 2000, p.116-119
【非特許文献２】C. Yoo, et al.,"A 1.8V 700Mb DDR-II SDRAM with On-die Termination and Off-Chip Driver Calibration", 2003 IEEE International Solid State Circuits Conference, IEEE, 2003, p.312, p.313, p.495
【特許文献１】特開平８−６５１３１号公報  （図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来、ＳＤＲとＤＤＲとで回路を共有化して動作するＳＤＲＡＭが開示されているが、ＤＤＲ−１とＤＤＲ−２とで回路を共有化して動作するＳＤＲＡＭは、知られていない。そこでＤＤＲ−１とＤＤＲ−２とで内部回路を共有し、出力回路等をＤＤＲ−１とＤＤＲ−２とに対応させて個々に備えるように構成することが考えられる。この場合、出力回路の面積は、増大してしまう。したがって、従来の技術の単なる組合せでは、出力回路の面積を減らして高密度化な半導体チップを実現することができない。
【０００８】
本発明の目的は、異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置における出力回路の面積を減らし、高密度化な半導体装置を実現することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、本発明に係る半導体装置は、第１の視点によれば、異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置に適用される。半導体装置は、出力端子と、１個の出力端子に対応して少なくとも２個の出力回路を備える。半導体装置が第１の電源電圧が供給される装置である場合には、第１の出力回路の出力信号を出力端子に出力するように構成される。さらに、半導体装置が第２の電源電圧が供給される装置である場合には、第１の出力回路の出力信号および出力信号に同期する第２の出力回路の出力信号の双方を出力端子に出力するように構成される。
【００１０】
また、本発明に係る半導体装置は、第２の視点によれば、異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置に適用される。半導体装置は、出力端子と、１個の前記出力端子に対応して少なくとも３個の出力回路を備える。半導体装置が第１の電源電圧が供給される装置である場合には、第１の出力回路の出力信号および出力信号に同期する第３の出力回路の出力信号の双方を出力端子に出力するように構成される。さらに、半導体装置が第２の電源電圧が供給される装置である場合には、第１の出力回路の出力信号および出力信号に同期する第２の出力回路の出力信号の双方を出力端子に出力するように構成される。
【００１１】
さらに、本発明に係る半導体装置は、第３の視点によれば、異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置に適用される。半導体装置は、出力端子と、出力が出力端子に接続される第１の出力回路と、出力端子から出力される信号の元となる信号を生成する出力信号生成回路と、出力信号生成回路から出力される信号の電圧レベルを変換するレベル変換回路と、出力信号生成回路から出力される信号を入力する第２の出力回路と、出力信号生成回路から出力される信号から調整用の信号を生成する調整制御回路とを備える。半導体装置が第１の電源電圧が供給される装置である場合には、レベル変換回路の出力を第１の出力回路に入力するように構成される。さらに、半導体装置が第２の電源電圧が供給される装置である場合には、第２の出力回路から出力信号を出力端子に出力すると共に、調整制御回路から出力される調整用の信号を第１の出力回路に供給して第１の出力回路から出力される出力信号によって、第２の出力回路が出力する出力信号を調整するように構成される。
【発明の効果】
【００１２】
本発明に係る半導体装置によれば、異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給される半導体装置において、出力回路の共有化を図ることができる。したがって、半導体装置における出力回路の面積を減らし、高密度化な半導体チップを実現することができる。
【発明を実施するための最良の形態】
【００１３】
次に、本発明について図面を参照して説明する。図１は、本発明の実施形態に係る半導体装置のブロック図である。図１において、半導体装置１は、異なる少なくとも２種類の電源電圧から選択された１種類の電源が供給され、出力端子１７と、出力が出力端子１７に接続される第１の出力回路１４と、出力端子１７に出力される信号の元となる信号を生成する出力信号生成回路１０と、出力信号生成回路１０から出力される信号の電圧レベルを変換するレベル変換回路１１と、出力信号生成回路１０から出力される信号を入力する第２の出力回路１５と、出力信号生成回路１０から出力される信号から調整用の信号を生成する調整制御回路１２と、を備えている。
【００１４】
また、半導体装置１は、スイッチ１３を備え、半導体装置１が第１の電源電圧が供給される装置である場合には、スイッチ１３の接点Ｓ０とＳ１を短絡し、レベル変換回路１１の出力を第１の出力回路１４に入力する。
【００１５】
さらに、半導体装置１は、スイッチ１６を備え、半導体装置１が第２の電源電圧が供給される装置である場合には、スイッチ１６の接点Ｓ０とＳ２を短絡し、第２の出力回路１５からの出力信号を出力端子１７に出力する。また、スイッチ１３の接点Ｓ０とＳ２を短絡し、調整制御回路１２から出力される調整用の信号を第１の出力回路１４に供給し、第１の出力回路１４から出力される出力信号によって、第２の出力回路１５が出力する出力信号を調整する。なお、図１におけるスイッチの状態は、半導体装置１が第１の電源電圧が供給される装置である場合を示す。
【００１６】
半導体装置１は、以上の説明のように構成され、半導体装置１が第１の電源電圧が供給される装置である場合には、出力回路１４から出力される出力信号が主の出力信号となって出力端子１７に出力される。また、半導体装置１が第２の電源電圧が供給される装置である場合には、出力回路１５から出力される出力信号が主の出力信号となって出力端子１７に出力されると共に、出力回路１４から出力される出力信号が従の出力信号となって主の出力信号を調整するように動作する。
【００１７】
すなわち、出力回路１４は、半導体装置１が第１の電源電圧が供給される装置である場合には、主の出力信号を出力する出力回路として使用され、第２の電源電圧が供給される装置である場合には、調整用の従の出力信号を出力する出力回路として使用されることになる。したがって、出力回路１４の共有化が図られ、出力回路の面積を減らすことができる。
【実施例１】
【００１８】
まず本発明が適用される例として、ＤＤＲ  ＳＤＲＡＭを取り上げて説明する。図２は、ＤＤＲ  ＳＤＲＡＭの全体ブロックの例を示す図である。ここで、符号「／」は、ロウレベルがアクティブレベルを表す論理記号のオーバーバーに対応している。
【００１９】
制御入力信号としては、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップ選択信号／ＣＳ、およびオンダイターミネーション調整信号ＯＤＴが存在し、各信号は、入力回路１０１に入力される。さらに入力回路１０１から出力される各信号は、タイミング発生回路１３１の発生するタイミングに従って、コマンドデコーダ１１１に入力され、デコード結果に基づき、Ｘ系制御回路１３３、Ｙ系制御回路１３２、リード系制御回路１３４およびライト系制御回路１３５に分配される。
【００２０】
クロック信号ＣＫ、／ＣＫは、入力回路１３０に入力され、タイミング発生回路１３１は、クロック信号ＣＫ、／ＣＫに同期して時系列的に入力されたアドレス信号の取り込み制御タイミング信号や、センスアンプの動作タイミング信号等のように、メモリセルの選択動作に必要な各種のタイミング信号を発生させる。タイミング発生回路１３１が発生する各種のタイミング信号は、ラッチ回路１０３、コマンドデコーダ１１１、Ｘ系制御回路１３３、Ｙ系制御回路１３２、リード系制御回路１３４およびライト系制御回路１３５に分配される。
【００２１】
Ｘアドレス信号とＹアドレス信号は、共通のアドレス端子Ａｄｄから入力回路１０２に入力される。入力回路１０２のアドレスバッファを通して入力されたＸアドレス信号とＹアドレス信号は、タイミング発生回路１３１から出力されるタイミングに基づきラッチ回路１０３にそれぞれ取り込まれる。ラッチ回路１０３に取り込まれたＸアドレス信号は、プリデコードされ、その出力信号が救済回路１０４を介してＸデコーダ１０５に供給され、メモリアレイ１０６中のワード線ＷＬの選択信号が形成される。ワード線の選択動作により、メモリアレイ１０６の相補ビット線ＢＬには微小な読み出し信号が現れ、センスアンプ１０７により増幅動作が行われる。ラッチ回路１０３に取り込まれたＹアドレス信号は、プリデコードされ、その出力信号が救済回路１０８を介してＹデコーダ１０９に供給されてビット線ＢＬの選択信号が形成される。
【００２２】
Ｘ用の救済回路１０４及びＹ用の救済回路１０８は、不良アドレスの記憶動作を行い、記憶された不良アドレスと上記取り込まれたアドレス信号とを比較し、一致なら予備のワード線又はビット線の選択をＸデコーダ１０５及びＹデコーダ１０９に指示するとともに、正規ワード線又は正規ビット線の選択動作を禁止させる。
【００２３】
センスアンプ１０７で増幅された記憶情報は、図示しないカラムスイッチ回路により選択されものが共通入出力線に接続されてメインアンプ１２０に伝えられる。このメインアンプ１２０は、読み出し動作のときには、リード系制御回路１３４の指示に従って、カラムスイッチ回路を通して読み出された読み出し信号を増幅して、ＦＩＦＯ１２１に入力する。ＦＩＦＯ１２１において、リード系制御回路１３４のタイミングにより時間調整された読み出し信号は、出力回路１２２により増幅され、外部端子に配線されるパッドＤＱから出力される。
【００２４】
一方、本発明と直接の関連はないが、書き込み動作のときには、パッドＤＱから入力された書き込み信号が入力回路１２３、ＦＩＦＯ１２４、ライトアンプ１２５を介して取り込まれ、共通入出力線及び選択ビット線に伝えられ、選択ビット線ではセンスアンプ１０７の増幅動作により書き込み信号が伝えられてメモリアレイ１０６中のメモリセル１１０のキャパシタにそれに対応した電荷が保持される。
【００２５】
なお、パッドＤＱＳは、ストローブ信号を入出力するものであって、読み出し動作のときには、リード系制御回路１３４が発生するタイミング信号が出力回路１２６よりパッドＤＱＳに出力され、パッドＤＱから出力される信号のタイミング信号となる。また、書き込み動作のときには、パッドＤＱＳから入力されるストローブ信号に基づき、パッドＤＱから入力される書き込み信号のタイミング信号を与える。
【００２６】
内部電源発生回路１４０は、電源端子から供給されるＶＤＤとＶＳＳのような動作電圧を受け、プレート電圧ＶＤＤ／２のようなプリチャージ電圧、内部昇圧電圧ＶＰＰ、内部降圧電圧ＶＤＬ、基板バックバイアス電圧ＶＢＢのような各種内部電圧を発生させる。なお、ＶＤＤとＶＳＳとの間には、ＳＤＲＡＭがＤＤＲ１用の場合には、２．５Ｖが供給され、ＤＤＲ２用の場合には、１．８Ｖが供給される。
【００２７】
リフレッシュカウンタ１３６は、リフレッシュモードにされたときにリフレッシュ用のアドレス信号を生成してＸ系の選択動作に用いられる。
【００２８】
図３は、ＤＤＲ  ＳＤＲＡＭのチップ全体の構成図である。図３において、ＳＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックは、それぞれが同様な構成とされる。メモリアレイの一端に沿ってＸデコーダＸＤＣが設けられ、デコーダＸＤＣと直交する方向のチップ中央寄りにＹデコーダＹＤＣとメインアンプＭＡが配置される。８個のメモリブロックは、２つが１組とされてＸデコーダＸＤＣが隣接するよう上下対称的に配置されて１つのメモリバンクが構成される。各々２組のメモリブロックからなる２つのメモリバンクも、図３において上下対称的に配置される。また、チップの横中央に設けられた周辺回路を中心にしてＹデコーダＹＤＣ、メインアンプＭＡが互いに隣接するように上下対称的に配置される。
【００２９】
１つのメモリブロックのメモリアレイ部は、図３においてＸデコーダＸＤＣから横方向に延びるワード線にそって複数個に分割されたアレイと、それぞれのアレイに設けられたサブワード線と、複数個のアレイを貫通するように配置されたメインワード線とを備え、サブワード線選択線により選択されるという階層ワード線方式が採られる。これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線の選択動作を高速にする。
【００３０】
上記メモリブロックは、ＹデコーダＹＤＣから延びるＹ選択線に沿って複数個に分割されたアレイを有し、各アレイ毎にビット線が分割される。これにより、ビット線に接続されるメモリセルの数が減り、メモリセルからビット線に読み出される信号電圧を確保する。メモリセルは、ダイナミック型メモリセルから構成され、記憶キャパシタに電荷が有るか無いかを情報の１と０に対応させるものである。記憶キャパシタの電荷とビット線のプリチャージ電荷との電荷結合によって読み出し動作を行なうので、上記ビット線に接続されるメモリセルを減らすことによって、必要な信号量を確保することができる。
【００３１】
分割されたアレイの左右には、サブワードドライバ列が配置され、アレイの上下（ビット線方向）にはセンスアンプ列が配置される。センスアンプ列には、カラム選択回路やビット線プリチャージ回路等が設けられており、ワード線（サブワード線）の選択によるメモリセルからのデータ読み出しによって夫々のビット線に現れる微小電位差をセンスアンプにより検出して増幅する。
【００３２】
メイン入出力線ＭＩＯは、特に制限されないが、図３においてサブワードドライバ列上が縦方向に延長される。そして、センスアンプ列にそってローカル入出力線ＬＩＯが配置され、ロウ系の選択信号によってローカル入出力線ＬＩＯとメイン入出力線ＭＩＯとが接続される。周辺回路には、グローバル入出力線ＧＩＯが配置されており、選択されたメモリバンクに対応したメイン入出力線ＭＩＯと接続される。グローバル入出力線ＭＩＯは、入出力ＦＩＦＯを通して出力回路及び入力回路を介して外部端子に配線されるパッドＤＱと接続される。
【００３３】
図示しないが、チップの中央部に次に説明するような周辺回路が適宜に設けられる。アドレス入力端子（アドレスＰＡＤ）から供給されたアドレス信号は、入力ラッチ回路に外部クロックに同期して取りこまれる。その後コマンドに応じてロウアドレスバッファ回路とカラムアドレスバッファ回路にアドレスマルチプレクス形式で取り込まれる。供給されたアドレス信号はそれぞれのアドレスバッファが保持する。例えば、ロウアドレスバッファとカラムアドレスバッファは、１つのメモリサイクル期間にわたって上記取り込まれたアドレス信号をそれぞれ保持する。そして、チップの中央部には、ヒューズとアドレス比較を行なうＭＯＳＦＥＴ等からなる救済回路も設けられる。
【００３４】
ロウアドレスバッファは、リフレッシュ動作モードにおいてリフレッシュ制御回路から出力されるリフレッシュアドレス信号をロウアドレス信号として取り込む。この例では、特に制限されないが、クロック発生回路を介してリフレッシュアドレス信号をロウアドレス信号として取り込むようになっている。カラムアドレスバッファに取り込まれたアドレス信号は、制御回路に含まれるカラムアドレスカウンタにプリセットデータとして供給される。カラムアドレスカウンタは後述のコマンドなどで指定される動作モードに応じて、プリセットデータとしてのカラムアドレス信号、又はそのカラムアドレス信号を順次インクリメントした値を、ＹデコーダＹＤＣに向けて出力する。
【００３５】
制御回路は、特に制限されないが、クロック信号、クロックイネーブル信号、チップセレクト信号、カラムアドレスストローブ信号、ロウアドレスストローブ信号、ライトイネーブル信号、データ入出力マスクコントロール信号などの外部制御信号と、メモリバンクに対応されたアドレス信号とが供給され、各信号のレベルの変化やタイミングなどに基づいてＤＤＲ  ＳＤＲＡＭの動作モード等の各種制御信号とそれに対応した各種タイミング信号を形成し、そのためのコントロールロジックとモードレジスタを備える。
【００３６】
図３に示すＤＤＲ  ＳＤＲＡＭでは、上記１つのメモリバンクの２つのメモリアレイにおいてメイン入出力線ＭＩＯにＹ０とＹ１アドレスに応じて、０アドレス（Ｙ０＝０、Ｙ１＝０）と１アドレス（Ｙ０＝１、Ｙ１＝０）、２アドレス（Ｙ０＝０、Ｙ１＝１）、３アドレス（Ｙ０＝１、Ｙ１＝１）とに分けておき、リード動作ではカラム系アドレス信号に対応してそれぞれのメモリアレイから１６ビットずつ全部で３２ビットを選択し、上記グローバル入出力線ＧＩＯを用いて３２ビットのデータを出力させるという４Ｎ（ここではＮ＝８）プリフェッチ動作を行なう。
【００３７】
さらに、出力回路において１回目のクロック信号ＣＫの立ち上がりに同期して０アドレスの８ビット分を、１回目のクロック信号の立ち下がりに同期して８ビット分を、２回目のクロックの立ち上がりに同期して８ビット分を、２回目のクロックの立下りに同期して残りの８ビット分のデータを出力する。
【００３８】
本実施例では、特に制限されないが、約２５６Ｍビットのような大記憶容量を持つＤＤＲ  ＳＤＲＡＭ等に適用される。チップは８つのメモリブロックに分割されており、２ブロックで１バンクを構成する。１メモリブロックは、８×１６のアレイ（サブマット）に分割されており、１サブマットは５１２×５１２ビットとされる。つまり、１本のサブワード線には５１２個のメモリセルが接続され、ビット線には５１２個のメモリセルが接続される。以下の説明では、メイン入出力線ＭＩＯを回路記号ＭＩＯを用いてＭＩＯ線と略し、グローバル入出力線ＧＩＯは回路記号ＧＩＯを用いてＧＩＯ線と略す。
【００３９】
図２に示す回路図において、メインアンプ回路１２０、ＦＩＦＯ１２１、ＧＩＯ線、出力回路１２２が０／１／２／３アドレス用にそれぞれ割り当てられる。そして、メインアンプ１２０から出力回路１２２へのデータ転送は、０／１／２／３アドレス同時に行う。すなわち、ＭＩＯ線に読み出された３２ビットからなるデータをメインアンプ回路１２０で同時にセンスしてパラレルに出力回路１２２に転送する。スタートアドレスのＹ０、Ｙ１に対応して、出力回路１２２のデータをクロックの立上り、立ち下がりに同期して出力する。従って、この場合、メインアンプ回路１２０及びＧＩＯ線は３２個同時に動作することになる。
【００４０】
次に、以上説明したＳＤＲＡＭにおいて適用される、ＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップのデータ出力回路の実施例について説明する。図４は、本発明の第１の実施例に係るＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップの出力回路の回路図である。図４において、ＳＤＲＡＭ共用チップは、チップの出力端子に接続されるパッドＤＱ、出力制御回路６０、出力回路５０、スルーレート調整回路４１、ＯＣＤ調整回路４２、ＯＤＴ調整回路４３、ＳＲ制御回路５１、ＯＣＤ制御回路５２、ＯＤＴ制御回路５３、ＳＲ設定回路６１、ＯＣＤ設定回路６２、ＯＤＴ設定回路６３を備える。
【００４１】
図４に示す回路は、図２において説明した出力回路１２２に適用されるものである。図４において、異なる耐圧の２種類のＭＯＳトランジスタ（ゲート部が太く図示されているトランジスタは高耐圧用、細く図示されているトランジスタは低耐圧用である）を組み合わせて、ＳＤＲＡＭが、ＤＤＲ１であるか、あるいはＤＤＲ２であるかによって出力回路を切り替えている。また、スイッチＳＷｎ（ｎ＝１〜１２）は、メタル配線層を切りかえるスイッチ（メタルスイッチ）であって、ＳＤＲＡＭが、ＤＤＲ１用である場合には、ＤＤＲ１側に接続され、ＤＤＲ２用である場合には、ＤＤＲ２側に接続されている。
【００４２】
先ず出力回路５０について説明する。ＦＩＦＯ１２１からの読出し信号は、互いに逆相の信号８０、８１として出力される。信号８０、８１は、出力制御回路６０内のインバータ回路ＩＮＶ１、ＩＮＶ２でそれぞれバッファリングされ、ＳＤＲＡＭがＤＤＲ２である場合には、それぞれスイッチＳＷ３、ＳＷ４を経由して、出力回路５０内のトランジスタＱ１とＱ２のゲート、トランジスタＱ３とＱ４のゲートにそれぞれ入力される。
【００４３】
ＰＭＯＳトランジスタであるトランジスタＱ１は、ソースが電源ＶＤＤＱに接続され、ドレインがＮＭＯＳトランジスタであるトランジスタＱ２のドレインに接続されている。また、ＮＭＯＳトランジスタであるトランジスタＱ２は、ソースが接地、すなわちＶＳＳＱに接続され、ドレインは、トランジスタＱ１のドレインと共に、低耐圧用のＰＭＯＳトランジスタであるトランジスタＱ５のゲートに接続されている。トランジスタＱ５は、ソースが電源ＶＤＤＱに接続される。トランジスタＱ５のドレインは、スイッチＳＷ１に接続され、ＳＤＲＡＭがＤＤＲ１である場合には、電源ＶＤＤＱに接続され、ＳＤＲＡＭがＤＤＲ２である場合には、パッドＤＱに接続される。
【００４４】
同様に、ＰＭＯＳトランジスタであるトランジスタＱ３は、ソースが電源ＶＤＤＱに接続され、ドレインがＮＭＯＳトランジスタであるトランジスタＱ４のドレインに接続されている。また、ＮＭＯＳトランジスタであるトランジスタＱ４は、ソースが接地、すなわちＶＳＳＱに接続され、ドレインは、トランジスタＱ３のドレインと共に、低耐圧用のＮＭＯＳトランジスタであるトランジスタＱ６のゲートに接続されている。トランジスタＱ６は、ソースが接地、すなわちＶＳＳＱに接続される。トランジスタＱ６のドレインは、スイッチＳＷ２に接続され、ＳＤＲＡＭがＤＤＲ１である場合には、接地され、ＳＤＲＡＭがＤＤＲ２である場合には、パッドＤＱに接続される。
【００４５】
出力回路５０は、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、見かけ上どこにも接続されていないように構成され、ＳＤＲＡＭがＤＤＲ２である場合には、ＦＩＦＯ１２１から出力される読出し信号を増幅し、パッドＤＱから出力する。
【００４６】
出力回路５０の最終段のＭＯＳトランジスタＱ５、Ｑ６には、低耐圧ＭＯＳトランジスタを使用し、ＤＤＲ２のＶＤＤＱ＝１．８Ｖ時に電流特性を向上させている。ここで、ＤＤＲ−１時はメタル配線層を切りかえるスイッチ（メタルスイッチ）を用いて、パッドＤＱから切り離され、高電圧が印加されない様にする。一方、出力ＭＯＳトランジスタＱ５、Ｑ６の前段のＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４には、高耐圧ＭＯＳトランジスタを使用している。このため、ＤＤＲ−１時に前段のＭＯＳトランジスタＱ１、Ｑ２、Ｑ３、Ｑ４を個々にメタルスイッチで切り離す必要が無く、レイアウトを簡略化できる。
【００４７】
一方、信号８０、８１は、それぞれ出力制御回路６０内のレベル変換回路６４、６５に入力され、ＤＤＲ２用の信号に変換され、レベル変換回路６４、６５の出力が、それぞれスイッチＳＷ５、ＳＷ７、ＳＷ９と、スイッチＳＷ６、ＳＷ８、ＳＷ１０とに接続される。
【００４８】
また、信号８０、８１は、それぞれＳＲ制御回路５１内の遅延回路６６、６７に入力され、遅延した信号が、それぞれＮＯＲ回路ＮＯＲ１と、ＮＡＮＤ回路ＮＡＮＤ１に入力される。さらに、信号８０、８１は、それぞれＯＣＤ制御回路５２内のＮＯＲ回路ＮＯＲ２と、ＮＡＮＤ回路ＮＡＮＤ２に入力される。
【００４９】
ＳＲ設定回路６１は、パッドＤＱから出力される信号のスルーレートを設定するための回路である。ＳＲ設定回路６１から出力される信号８４、８５が、それぞれハイレベル、ローレベルである場合に、遅延回路６６、６７によって遅延された信号が、それぞれスイッチＳＷ５、ＳＷ６に出力される。さらに、ＳＤＲＡＭがＤＤＲ２である場合には、遅延された信号が、それぞれスルーレート調整回路４１に入力される。
【００５０】
スルーレート調整回路４１は、トランジスタＱ７〜Ｑ１２を含み、出力回路５０と同じように構成されている。ただし、スイッチＳＷ１、ＳＷ２相当のスイッチは、存在しておらず、トランジスタＱ１１、Ｑ１２は、高耐圧用であり、トランジスタＱ１１のドレインとトランジスタＱ１２のドレインとは、共にパッドＤＱに接続される点が異なる。
【００５１】
ＳＲ制御回路５１およびスルーレート調整回路４１は、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、レベル変換回路６４、６５のそれぞれの出力信号８２、８３がスルーレート調整回路４１により増幅されてパッドＤＱに出力される。また、ＳＤＲＡＭがＤＤＲ２である場合には、ＦＩＦＯ１２１から出力された信号８０、８１をそれぞれ遅延回路６６、６７によって遅延してスルーレート調整回路４１から出力し、出力回路５０からパッドＤＱに出力される信号のスルーレートを調整することとなる。
【００５２】
スルーレートとは、データ出力時のパッドＤＱにおける波形の立ち上がり／立下りの傾きのことであり、スペックで上限と下限が決められている。このスルーレート調整回路は、製造ばらつき等によりスルーレートが変動した際に調整するための回路である。スルーレート調整回路４１は、ランバスＤＲＡＭ（ランバス社トレードマーク）等で広く使用されている回路構成である。動作的には、ＦＩＦＯ１２１からの出力データを遅延回路６６、６７により一定時間遅延させ、スルーレート調整回路４１に転送することにより、スルーレート調整回路４１と出力回路５０とから異なる位相の信号が同時に出力されるようにする。あらかじめ、スルーレート調整回路４１の駆動能力と、出力回路５０の駆動能力の比を調整しておくことにより、パッドＤＱにおける波形の立ち上がり、立下りの傾きを微調整することが可能となる。従って、スルーレート調整回路４１は、スルーレート変動分の調整幅に応じた電流特性を満たせば良く、出力回路５０と比べ要求される性能が低い。すなわち、電流特性が劣る高耐圧ＭＯＳトランジスタを出力段に使用することが可能である。
【００５３】
一方、高耐圧ＭＯＳトランジスタで構成されたスルーレート調整回路４１は、ＤＤＲ−１時は出力回路として使用される。ここで、ＤＤＲ−１時に、チップの内部回路を１．８Ｖに降圧して動作させた場合、ＦＩＦＯ１２１からのデータ出力信号をレベル変換回路６４、６５により１．８Ｖから２．５Ｖにレベル変換してからスルーレート調整回路４１に転送する。したがって、スルーレート調整回路４１をＤＤＲ−１用の出力回路およびＤＤＲ−２用の調整回路として共有することが可能である。
【００５４】
ＯＣＤ設定回路６２は、パッドＤＱから出力される信号の電流値を調整の設定を行うための回路である。ＯＣＤ設定回路６２から出力される信号８６、８７が、それぞれハイレベル、ローレベルである場合に、信号８０、８１が、それぞれスイッチＳＷ７、ＳＷ８に出力される。さらに、ＳＤＲＡＭがＤＤＲ２である場合には、信号８０、８１が、スイッチＳＷ７、ＳＷ８を介して、それぞれＯＣＤ調整回路４２に入力される。
【００５５】
ＯＣＤ調整回路４２は、トランジスタＱ１３〜Ｑ１８を含み、スルーレート調整回路４１と同じように構成されている。トランジスタＱ１７のドレインとトランジスタＱ１８のドレインとは、共にパッドＤＱに接続されている。
【００５６】
ＯＣＤ制御回路５２およびＯＣＤ調整回路４２は、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、レベル変換回路６４、６５のそれぞれの出力信号８２、８３がＯＣＤ調整回路４２により増幅されてパッドＤＱに出力される。また、ＳＤＲＡＭがＤＤＲ２である場合には、ＦＩＦＯ１２１から出力された信号８０、８１をＯＣＤ調整回路４２から出力することで、出力回路５０からパッドＤＱに出力される信号の電流値を調整することとなる。
【００５７】
ＯＣＤ調整回路４２の調整については、例えば、ＪＥＤＥＣ  ＳＴＡＮＤＡＲＤ  ＪＥＳＤ７９−２（ＪＥＤＥＣ  ＳＯＬＩＤ  ＳＴＡＴＥ  ＴＥＣＨＮＯＬＯＧＹ  ＡＳＳＯＣＩＡＴＩＯＮ  発行）において、仕様が提示されている。例えば、８または１６ステップの調整幅を持つことが決められており、スペックで上限と下限が決められている。
【００５８】
なお、図４においてＯＣＤ調整回路４２が１個存在するように示しているが、一般に多数個存在させ、ＯＣＤ設定回路６２により多数個のＯＣＤ調整回路の中の何個を活性化するかを決定する。ここで、パッドＤＱから出力される電流値は、活性化されるＯＣＤ調整回路の個数、及び個々のＯＣＤ調整回路の出力電流特性により決められる。ＯＣＤ調整回路は、製造ばらつき等により電流特性が変動した際に調整するための働きを持つものである。従って、変動分の調整幅に応じた電流特性を満たせば良く、出力回路５０の出力トランジスタと比べ要求される性能が低い。すなわち、電流特性が劣る高耐圧ＭＯＳトランジスタを出力段に使用することが可能である。一方、高耐圧ＭＯＳトランジスタで構成されたＯＣＤ調整回路４２は、ＳＲ調整回路４１と同様に、ＤＤＲ−１時は出力回路として使用される。
【００５９】
ＯＤＴ設定回路６３は、非アクセスのチップを用いてパッドＤＱが接続されるバスを終端するために調整の設定を行うための回路である。ＳＤＲＡＭの制御入力信号の一つであるオンダイターミネーション調整信号ＯＤＴは、リード系制御回路１３４から互いに逆相となる信号８８、８９として現れ、それぞれＯＤＴ制御回路５３内のＮＯＲ回路ＮＯＲ３と、ＮＡＮＤ回路ＮＡＮＤ３に入力される。ＯＤＴ設定回路６３から出力される信号９０、９１が、それぞれハイレベル、ローレベルである場合に、信号８８、８９が、それぞれスイッチＳＷ９、ＳＷ１０に出力される。さらに、ＳＤＲＡＭがＤＤＲ２である場合には、信号８８、８９が、スイッチＳＷ９、ＳＷ１０を介してそれぞれＯＤＴ調整回路４３に入力される。
【００６０】
ＯＤＴ調整回路４３は、トランジスタＱ１９〜Ｑ２４でスルーレート調整回路４１と同じように構成されている。ただし、トランジスタＱ２３のドレインは、抵抗ｒ１を介してパッドＤＱに接続され、スイッチＳＷ１１に接続されている。また、トランジスタＱ２４のドレインは、抵抗ｒ２を介してパッドＤＱに接続され、スイッチＳＷ１２に接続されている。ＳＤＲＡＭがＤＤＲ１である場合には、トランジスタＱ２４、Ｑ２５のそれぞれのドレインは、それぞれスイッチＳＷ１１、ＳＷ１２を介し、共にパッドＤＱに接続される。さらに、ＳＤＲＡＭがＤＤＲ２である場合には、パッドＤＱが抵抗ｒ１あるいは抵抗ｒ２を介して、電源ＶＤＤＱあるいは接地ＶＳＳＱに接続される。
【００６１】
ＯＤＴ調整回路４３およびＯＤＴ制御回路５３は、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、レベル変換回路６４、６５の出力信号８２、８３がＯＤＴ調整回路４３により増幅されてパッドＤＱに出力される。一方、ＳＤＲＡＭがＤＤＲ２である場合には、信号ＯＤＴがハイレベルかローレベルかに応じて、ＤＱバスを抵抗ｒ１あるいは抵抗ｒ２で終端する。この際、終端するか否かの設定は、リード系制御回路１３４の出力により定められる。これによりＤＤＲ２であるＳＤＲＡＭが非アクセスのチップとなっている際に、パッドＤＱを適宜終端することができる。
【００６２】
なお、図４においてＯＤＴ調整回路４３が１個存在するように示しているが、一般に多数個存在させ、ＯＤＴ設定回路６３により多数個のＯＤＴ調整回路の中の何個を活性化するかを決定する。ここで、ＯＤＴ調整回路４３は、非アクセスのチップを用いてパッドＤＱの配線を終端するための回路であり、電流特性の上限と下限の仕様が、例えば先のＪＥＤＥＣにおいて決められている。ＯＤＴ調整回路４３は、ＤＤＲ２  ＳＤＲＡＭなどにおいて広く使用されている回路構成である。動作的には、ＯＤＴ設定回路６３によりＯＤＴ調整回路４３を何個活性化するかを決定する。その後、ＯＤＴピンからの入力に応じてリード系制御回路１３４を介して、ＯＤＴ調整回路４３を動作させる。このＯＤＴ調整回路４３の出力の特性は、抵抗値の特性が支配的であり、ＭＯＳトランジスタＱ２３、Ｑ２４は、スイッチとして使用されている。従って、電流特性的には、出力回路５０と比べ要求される性能が低い。従って、高耐圧ＭＯＳトランジスタを使用することが可能である。一方、高耐圧ＭＯＳトランジスタで構成されたＯＤＴ調整回路４３は、スルーレート調整回路４１及びＯＣＤ調整回路４２と同様に、ＤＤＲ−１時は出力回路として使用される。
【００６３】
以上説明したように、図４の回路では、ＳＤＲＡＭがＤＤＲ１である場合には、ＦＩＦＯ１２１からの読出し信号は、スルーレート調整回路４１、ＯＣＤ調整回路４２およびＯＤＴ調整回路４３を介して、パッドＤＱに出力される。すなわち、スルーレート調整回路４１、ＯＣＤ調整回路４２およびＯＤＴ調整回路４３が出力回路の機能を果たす。また、ＳＤＲＡＭがＤＤＲ２である場合には、ＦＩＦＯ１２１からの読出し信号は、出力回路５０を介して、パッドＤＱに出力されると共に、スルーレート調整回路４１、ＯＣＤ調整回路４２およびＯＤＴ調整回路４３が動作して、パッドＤＱに出力される信号の調整ならびに非アクセスのチップとなった場合のバスの終端を実行する。
【００６４】
したがって、ＤＤＲ１用の出力回路とＤＤＲ２用の調整回路とが共有化され、出力回路のチップ上での面積を減らすことができる。
【実施例２】
【００６５】
次に、ＳＤＲＡＭがＤＤＲ１である場合に、専用の出力回路を備え、ＤＤＲ２用の調整回路の一部と出力回路とを兼用する例について説明する。図５は、本発明の第２の実施例に係る半導体装置のブロック図である。図５において、図１と同一の符号は、同一物あるいは相当物を示し、その説明を省略し、異なる点を主として説明する。半導体装置１は、第３の出力回路１９とスイッチ１８を備え、レベル変換回路１１の出力が出力回路１９の入力に接続され、第３の出力回路１９の出力がスイッチ１８の接点Ｓ１に接続される。スイッチ１８は、接点Ｓ１の接続を除くと図１のスイッチ１６と同等である。また、第１の出力回路１４ａは、図１の第１の出力回路１４と同等の機能を有するが、半導体装置１が第１の電源電圧が供給される装置である場合には、出力の機能の一部を第３の出力回路１９に移すものである。
【００６６】
図５の半導体装置１において、半導体装置１が第１の電源電圧が供給される装置である場合には、スイッチ１８の接点Ｓ０とＳ１を短絡し、第３の出力回路１９からの出力信号を出力端子１７に出力する。すなわち、レベル変換回路１１の出力信号は、第１の出力回路１４ａおよび第３の出力回路１９の双方に入力され、第１の出力回路１４ａの出力信号および第３の出力回路１９の出力信号の双方が出力端子１７に出力される。一方、半導体装置１が第２の電源電圧が供給される装置である場合には、図１で説明した装置と同一の構成となる。なお、図５におけるスイッチの状態は、半導体装置１が第１の電源電圧が供給される装置である場合を示す。
【００６７】
以上説明したように本発明の第２の実施例に係る半導体装置は、半導体装置１が第１の電源電圧が供給される装置である場合には、第１の出力回路１４ａおよび第３の出力回路１９の双方によって、出力の機能を実現する。
【００６８】
したがって、図１の半導体装置１が第１の電源電圧が供給される装置である場合において、回路のレイアウトあるいは配線の都合上、出力の機能を第１の出力回路１４で全部実現することが難しく、出力回路１４の一部を分離する必要が生じた場合などにおいて有効となる。
【００６９】
次に、図５のブロック図を実現する詳細な回路の例について説明する。図６は、本発明の第２の実施例に係るＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップの出力回路の回路図である。図６に示す回路において、図４と同一の符号は、同一物あるいは相当物を示し、その説明を省略し、異なる点を主として説明する。
【００７０】
出力回路７０では、出力回路５０に対して、スイッチＳＷ１７、ＳＷ１８、ＳＷ１９、ＳＷ２０、ＳＷ２１、ＳＷ２２、トランジスタＱ２５、Ｑ２６が追加されている。ＳＤＲＡＭが、ＤＤＲ２である場合には、出力回路５０と同等に動作し、スイッチＳＷ１、ＳＷ２、ＳＷ１７、ＳＷ１８のＤＤＲ２側が接続され、トランジスタＱ５、Ｑ６のそれぞれのドレインがパッドＤＱに接続される。
【００７１】
ＳＤＲＡＭが、ＤＤＲ１である場合には、トランジスタＱ１、Ｑ２のそれぞれのドレインがスイッチＳＷ１９を介して、高耐圧のＰＭＯＳトランジスタＱ２５のゲートに接続される。また、トランジスタＱ３、Ｑ４のそれぞれのドレインがスイッチＳＷ２０を介して、高耐圧のＮＭＯＳトランジスタＱ２６のゲートに接続される。トランジスタＱ２５、Ｑ２６もドレインは、それぞれスイッチＳＷ２１、ＳＷ２２を介して、パッドＤＱに接続される。
【００７２】
また、出力制御回路６０ａは、出力制御回路６０のスイッチＳＷ３、ＳＷ４をそれぞれＳＷ１５、ＳＷ１６に置き換え、ＳＤＲＡＭがＤＤＲ２である場合には、レベル変換回路６４、６５の出力がそれぞれＳＷ１５、ＳＷ１６を介して出力回路７０に入力される。
【００７３】
出力回路７０および出力制御回路６０ａは、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、トランジスタＱ２５、Ｑ２６が終段の出力段の役割を果たし、ＤＤＲ２である場合には、トランジスタＱ５、Ｑ６が終段の出力段の役割を果たし、ＦＩＦＯ１２１からの読出し信号が増幅されてパッドＤＱに出力される。
【００７４】
一方、スルーレート調整回路４１ａは、スルーレート調整回路４１のトランジスタＱ１１、Ｑ１２をそれぞれ低耐圧のトランジスタＱ２７、Ｑ２８に置き換え、スイッチＳＷ２３、ＳＷ２４を設けている。ＳＤＲＡＭがＤＤＲ１である場合には、トランジスタＱ２７、Ｑ２８のそれぞれのドレインは、電源ＶＤＤＱ、接地ＶＳＳＱにそれぞれ接続され、ＳＤＲＡＭがＤＤＲ２である場合には、トランジスタＱ２７、Ｑ２８のそれぞれのドレインは、スイッチＳＷ２３、ＳＷ２４を介して、パッドＤＱに接続される。
【００７５】
また、ＳＲ制御回路５１ａは、ＳＲ制御回路５１のスイッチＳＷ５、ＳＷ６をそれぞれスイッチＳＷ１３、ＳＷ１４に置き換えている。ＳＤＲＡＭがＤＤＲ１である場合には、スイッチＳＷ１３によってスルーレート調整回路４１ａ内のトランジスタＱ７、Ｑ８のゲートを接地し、スイッチＳＷ１４によってスルーレート調整回路４１ａ内のトランジスタＱ９、Ｑ１０のゲートを電源ＶＤＤＱに接続している。
【００７６】
スルーレート調整回路４１ａおよびＳＲ制御回路５１ａは、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、スルーレート調整回路４１ａが見かけ上どこにも接続されていないように振る舞い、ＳＤＲＡＭがＤＤＲ２である場合には、スルーレート調整回路４１ａは、スルーレート調整回路として機能する。
【００７７】
以上の説明のように、図６の回路では、ＳＤＲＡＭがＤＤＲ１である場合には、ＦＩＦＯ１２１からの読出し信号は、出力回路７０、ＯＣＤ調整回路４２、およびＯＤＴ調整回路４３を介して、パッドＤＱに出力される。すなわち、出力回路７０、ＯＣＤ調整回路４２、およびＯＤＴ調整回路４３が出力回路の機能を果たす。また、ＳＤＲＡＭがＤＤＲ２である場合には、ＦＩＦＯ１２１からの読出し信号は、出力回路７０を介して、パッドＤＱに出力されると共に、スルーレート調整回路４１ａ、ＯＣＤ調整回路４２、およびＯＤＴ調整回路４３が動作して、パッドＤＱに出力される信号の調整ならびに非アクセスのチップとなった場合のバスの終端を実行する。
【００７８】
したがって、ＤＤＲ１用の出力回路とＤＤＲ２用の調整回路の一部とが出力回路として共有化され、出力回路のチップ上での面積を減らすことができる。
【実施例３】
【００７９】
次に、図５のブロック図を実現する詳細な回路の他の例について説明する。図７は、本発明の第３の実施例に係るＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップの出力回路の回路図である。図７に示す回路において、図６と同一の符号は、同一物あるいは相当物を示し、その説明を省略し、異なる点を主として説明する。
【００８０】
ＯＣＤ調整回路４２ｂは、ＯＣＤ調整回路４２のトランジスタＱ１７、Ｑ１８をそれぞれ低耐圧のトランジスタＱ２９、Ｑ３０に置き換え、スイッチＳＷ２７、ＳＷ２８を設けている。ＳＤＲＡＭがＤＤＲ１である場合には、トランジスタＱ２９、Ｑ３０のそれぞれのドレインは、電源ＶＤＤＱ、接地ＶＳＳＱに接続され、ＳＤＲＡＭがＤＤＲ２である場合には、トランジスタＱ２９、Ｑ３０のそれぞれのドレインは、スイッチＳＷ２７、ＳＷ２８を介して、パッドＤＱに接続される。
【００８１】
また、ＯＣＤ制御回路５２ｂは、ＯＣＤ制御回路５２のスイッチＳＷ７、ＳＷ８をそれぞれスイッチＳＷ２５、ＳＷ２６に置き換えている。ＳＤＲＡＭがＤＤＲ１である場合には、スイッチＳＷ２５によってＯＣＤ調整回路４２ｂ内のトランジスタＱ１３、Ｑ１４のゲートを接地し、スイッチＳＷ２６によってＯＣＤ調整回路４２ｂ内のトランジスタＱ１５、Ｑ１６のゲートを電源ＶＤＤＱに接続している。
【００８２】
ＯＣＤ調整回路４２ｂおよびＯＣＤ制御回路５２ｂは、以上のように構成され、ＳＤＲＡＭがＤＤＲ１である場合には、ＯＣＤ調整回路４２ｂが見かけ上どこにも接続されていないように振る舞い、ＳＤＲＡＭがＤＤＲ２である場合には、ＯＣＤ調整回路４２ｂは、ＯＣＤ調整回路として機能する。
【００８３】
以上の説明のように、図７の回路では、ＳＤＲＡＭがＤＤＲ１である場合には、ＦＩＦＯ１２１からの読出し信号は、出力回路７０、およびＯＤＴ調整回路４３を介して、パッドＤＱに出力される。すなわち、出力回路７０、およびＯＤＴ調整回路４３が出力回路の機能を果たす。また、ＳＤＲＡＭがＤＤＲ２である場合には、ＦＩＦＯ１２１からの読出し信号は、出力回路７０を介して、パッドＤＱに出力されると共に、スルーレート調整回路４１ａ、ＯＣＤ調整回路４２ｂ、およびＯＤＴ調整回路４３が動作して、パッドＤＱに出力される信号の調整ならびに非アクセスのチップとなった場合のバスの終端を実行する。
【００８４】
したがって、ＤＤＲ１用の出力回路とＤＤＲ２用の調整回路の一部とが出力回路として共有化され、出力回路のチップ上での面積を減らすことができる。
【００８５】
以上説明したように、ＳＤＲＡＭがＤＤＲ１である場合に、パッドＤＱへの読出し信号の出力の機能を、図４の例では、スルーレート調整回路４１、ＯＣＤ調整回路４２およびＯＤＴ調整回路４３に全て担わせ、図６の例では、ＯＣＤ調整回路４２およびＯＤＴ調整回路４３に一部担わせ、図７の例では、ＯＤＴ調整回路４３に一部担わせている。なお、パッドＤＱへの読出し信号の出力の機能を、スルーレート調整回路４１、ＯＣＤ調整回路４２およびＯＤＴ調整回路４３のどの回路に担わせるかは、これらの例に限定させるものではなく、種々の組合せが可能であることは言うまでもない。チップ上の回路のレイアウトあるいは配線の都合に応じて適宜選択してもよい。
【００８６】
次に、出力回路のチップ上での面積について説明する。出力回路において、特にチップ外部のピン、すなわち外部端子に接続される出力最終段のＭＯＳトランジスタは、駆動能力が大きいことが要求されるので、最終段のトランジスタの面積が出力回路の面積の多くを占めている。パッドＤＱに出力信号を供給する最終段のトランジスタの面積を１として面積を試算すると、図４において、概ね面積比は、トランジスタＱ５、Ｑ６：トランジスタＱ１１、Ｑ１２：トランジスタＱ１７、Ｑ１８：トランジスタＱ２３、Ｑ２４＝１：０．３３：０．３３：０．３３であり、総計は、約２である。また、図６では、トランジスタＱ５、Ｑ６：トランジスタＱ２５、Ｑ２６：トランジスタＱ２７、Ｑ２８：トランジスタＱ１７、Ｑ１８：トランジスタＱ２３、Ｑ２４＝１：０．３３：０．３３：０．３３：０．３３であり、総計は、約２．３である。さらに、図７では、トランジスタＱ５、Ｑ６：トランジスタＱ２５、Ｑ２６：トランジスタＱ２７、Ｑ２８：トランジスタＱ２９、Ｑ３０：トランジスタＱ２３、Ｑ２４＝１：０．６６：０．３３：０．３３：０．３３であり、総計は、約２．７である。
【００８７】
一方、出力回路をＤＤＲ−１用とＤＤＲ−２用とに対応させて個々に用意する構成の場合では、ＤＤＲ−１用出力トランジスタ：ＤＤＲ−２用出力トランジスタ：ＤＤＲ−２用調整回路出力トランジスタ＝１：１：１（＝０．３３＋０．３３＋０．３３）であり、総計は、約３である。したがって、図４、図６、および図７に示すように、ＤＤＲ−２用調整回路の一部あるいは全部をＤＤＲ−１用の出力回路として利用することで出力部分の面積を減少させることができる。
【産業上の利用可能性】
【００８８】
半導体チップなどの回路の共有化とチップ面積の減少により、チップの開発コストを下げることができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施形態に係る半導体装置のブロック図である。
【図２】ＤＤＲ  ＳＤＲＡＭの全体ブロックの例を示す図である。
【図３】ＤＤＲ  ＳＤＲＡＭのチップ全体の構成図である。
【図４】本発明の第１の実施例に係るＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップの出力回路の回路図である。
【図５】本発明の第２の実施例に係る半導体装置のブロック図である。
【図６】本発明の第２の実施例に係るＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップの出力回路の回路図である。
【図７】本発明の第３の実施例に係るＤＤＲ−１、ＤＤＲ−２  ＳＤＲＡＭ共用チップの出力回路の回路図である。
【符号の説明】
【００９０】
１  半導体装置
１０  出力信号生成回路
１１  レベル変換回路
１２  調整制御回路
１３、１６、１８  スイッチ
１４、１４ａ  第１の出力回路
１５  第２の出力回路
１７  出力端子
１９  第３の出力回路
４１、４１ａ  スルーレート調整回路
４２、４２ｂ  ＯＣＤ調整回路
４３  ＯＤＴ調整回路
５０、７０、７０ｂ  出力回路
５１、５１ａ  ＳＲ制御回路
５２、５２ｂ  ＯＣＤ制御回路
５３  ＯＤＴ制御回路
６０、６０ａ  出力制御回路
６１  ＳＲ設定回路
６２  ＯＣＤ設定回路
６３  ＯＤＴ設定回路
６４、６５  レベル変換回路
６６、６７  遅延回路
８０、８１、８２、８３、８４、８５、８６、８７、８８、８９、９０、９１  信号
１０１、１０２、１２３、１２７、１３０  入力回路
１０３  ラッチ回路
１０４、１０８  救済回路
１０５  Ｘデコーダ
１０６  メモリアレイ
１０７  センスアンプ
１０９  Ｙデコーダ
１１０  メモリセル
１１１  コマンドデコーダ
１２０  メインアンプ（ＭＡ）
１２１、１２４  ＦＩＦＯ
１２２、１２６  出力回路
１２５  ライトアンプ
１３１  タイミング発生回路
１３２  Ｙ系制御回路
１３３  Ｘ系制御回路
１３４  リード系制御回路
１３５  ライト系制御回路
１３６  リフレッシュカウンタ
１４０  内部電源発生回路
【図１】
2005158166.tif 000003
【図２】
2005158166.tif 000004
【図３】
2005158166.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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