(57)【要約】    【課題】      システムビットと第１パリティビットと第２パリティビットを分けずに処理できるようにすること。    【解決手段】  デインタリーブ検出部１０１はシステムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリ１００における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する。それに合わせてレートデマッチング処理部１０２はシステムビットと第１パリティビットと第２パリティビットとをそれぞれ独立にレートデマッチし、そのレートデマッチしたシステムビットと第１パリティビットと第２パリティビットとを出力メモリ１０３に格納する。  【選択図】      図１
2005318019.tif 000002
【特許請求の範囲】
【請求項１】
システムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリと、
前記入力メモリにおける各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する手段と、
読み出し指示に従って前記入力メモリからシステムビットと第１パリティビットと第２パリティビットとを読み出す手段と、
前記検出されたビットについてデパンクチャ処理と反復削除処理のいずれを実行するかを決定し、決定した処理に対応した前記読み出し指示を発行して取得したビットに前記決定した処理を実行する処理手段と、を具備することを特徴とするレートデマッチング及びデインタリービング装置。
【請求項２】
個別にレートマッチされインタリーブされたシステムビットと第１パリティビットと第２パリティビットとが格納されている外手段の記憶手段における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する手段と、
読み出し指示に従って外手段の記憶手段からシステムビットと第１パリティビットと第２パリティビットとを読み出す手段と、
前記検出されたビットについてデパンクチャ処理と反復削除処理のいずれを実行するかを決定し、決定した処理に対応した前記読み出し指示を発行して取得したビットに前記決定した処理を実行する処理手段と、を具備することを特徴とするレートデマッチング及びデインタリービング装置。
【請求項３】
前記処理手段は、
パンクチャされたシステムビットについてデパンクチャ処理を行うシステムビットデパンクチャ処理手段と、
繰り返し挿入されたシステムビットについて反復削除処理を行うシステムビット反復削除処理手段と、
パンクチャされた第１パリティビットについてデパンクチャ処理を行う第１パリティビットデパンクチャ処理手段と、
繰り返し挿入された第１パリティビットについて反復削除処理を行う第１パリティビット反復削除処理手段と、
パンクチャされた第２パリティビットについてデパンクチャ処理を行う第２パリティビットデパンクチャ処理手段と、
繰り返し挿入された第２パリティビットについて反復削除処理を行う第２パリティビット反復削除処理手段と、を具備することを特徴とする請求項１又は請求項２記載のレートデマッチング及びデインタリービング装置。
【請求項４】
前記処理手段は、
システムビットを一時保持するシステムビットレジスタ手段と、
第１パリティビットを一時保持する第１パリティビットレジスタ手段と、
第２パリティビットを一時保持する第２パリティビットレジスタ手段と、
パンクチャされたビットについてデパンクチャ処理を行うデパンクチャ処理手段と、
繰り返し挿入されたビットについて反復削除処理を行う反復削除処理手段と、
システムビットレジスタ手段と第１パリティビットレジスタ手段と第２パリティビットレジスタ手段とを切り替えてデパンクチャ処理手段と反復削除処理手段との一方に接続するレジスタ切替手段と、を具備することを特徴とする請求項１又は請求項２記載のレートデマッチング及びデインタリービング装置。
【請求項５】
個別にレートマッチされインタリーブされた状態で格納されているシステムビットと第１パリティビットと第２パリティビットとの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する検出工程と、
前記検出されたビットについてデパンクチャ処理と反復削除処理のいずれを実行するかを決定し、決定した処理に対応した読み出しを行って取得したビットに前記決定した処理を実行する処理工程と、
システムビットと第１パリティビットと第２パリティビットとについてそれぞれ独立に実行したレートデマッチング処理の結果を出力メモリに格納する格納工程と、有することを特徴とするレートデマッチング及びデインタリービング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レートデマッチング及びデインタリービング装置及びその方法に関し、特に第三世代の移動体通信システムでの無線基地局や通信端末などにおいて、データ受信時の復号化処理の一部としてデータレートの調節処理とビットの並びを元に戻す処理を行うレートデマッチング及びデインタリービング装置及びその方法に関する。
【背景技術】
【０００２】
第三世代の移動体通信システムでは、送信側にて様々なデータレートを無線伝送フレームのレートに整合させるレートマッチング処理が行われ、同時に、エラーを分散させ誤り訂正を容易にするためのインタリービング処理が行われる。受信側では、逆の処理であるレートデマッチング及びデインタリービング処理が行われる。なお、レートマッチング処理では、パンクチャリング（削除）処理または反復処理が行われる。この送信側で行われるレートマッチング及びインタリービング処理と受信側で行われるレートデマッチング及びデインタリービング処理とは、それぞれ、回路規模を削減して短時間でそれらの処理を行うことが求められている。これを実現する方法として、例えば特許文献１では、インタリーブされたデータビットのマトリクスにおけるデータビットレートを簡単な方法で所望のレートに整合させる技術が開示されている。
【０００３】
この特許文献１では、レートマッチング及びインタリービング処理について説明している。即ち、特許文献１に開示されるレートマッチング及びインタリービング装置は、システムビットのインタリーブ処理部と第１パリティビットのインタリーブ処理部と第２パリティビットのインタリーブ処理部とレートマッチ処理部とを備えるので、従来のレートデマッチング及びデインタリービング装置は、例えば図１１に示すように構成されることになる。
【０００４】
図１１は、従来のレートデマッチング及びデインタリービング装置の構成例を示すブロック図である。図１１に示す従来のレートデマッチング及びデインタリービング装置は、３つのデインタリーバ１１００、１１０１、１１０２と、レートデマッチング処理部１１０３とを備えている。
【０００５】
デインタリーバ１１００は、信号線１１４１を通して入力される個別にレートマッチされたシステムビット列（Ｓｙｓｔｅｍ  ｂｉｔ）をデインタリーブし、信号線１１４２を通してレートデマッチング処理部１１０３に出力する。
【０００６】
デインタリーバ１１０１は、信号線１１４３を通して入力される第１パリティビット列（Ｐａｒｉｔｙ１  ｂｉｔ）をデインタリーブし、信号線１１４４を通してレートデマッチング処理部１１０３に出力する。
【０００７】
デインタリーバ１１０２は、信号線１１４５を通して入力される第２パリティビット列（Ｐａｒｉｔｙ２  ｂｉｔ）をデインタリーブし、信号線１１４６を通してレートデマッチング処理部１１０３に出力する。
【０００８】
レートデマッチング処理部１１０３は、これらデインタリーバの処理結果におけるビットの並び順を判断するために、デパンクチャリング処理部１１３１と選択部１１３２と反復削除部１１３３とを備えている。
【０００９】
デパンクチャリング処理部１１３１は、デインタリーバ１１００、１１０１、１１０２の各出力を受けて、パンクチャリングで削除されたビット位置に“０”を挿入する。デインタリーバ１１００、１１０１、１１０２の出力に対する処理結果は、信号線１１４７、１１４８、１１４９を通して選択部１１３２に与えられる。なお、デパンクチャリング処理部１１３１は、起動されていないときは、デインタリーバ１１００、１１０１、１１０２の各出力をそのまま選択部１１３２に与えるようになっている。
【００１０】
選択部１１３２は、デパンクチャリング処理部１１３１と反復削除部１１３３のどちらを起動するかを選択する。選択部１１３２は、デパンクチャリング処理部１１３１の３出力のうちの一つを選択し、信号線１１５０を通して反復削除部１１３３に与える。
【００１１】
反復削除部１１３３は、反復で繰り返し挿入されたビットを削除する。処理結果は、信号線１１５１を通して外部に出力される。なお、反復削除部１１３３は、起動されていないときは、選択部１１３２の出力をそのまま外部に送出するようになっている。
【００１２】
次に、図１２と図１３を参照して、以上のように構成される従来のレートデマッチング及びデインタリービング装置の動作について説明する。なお、図１２と図１３において、Ｓ[]はシステムビット、Ｐ１[]は第１パリティビット、Ｐ２[]は第２パリティビットである。
【００１３】
図１２は、システムビット列についてのデパンクチャリング処理を説明するタイミングチャートである。図１２において、デインターリーバ１１００では、あるタイミング（１）にて信号線１１４１を通してアドレス（２）が与えられ、その次のタイミング（１）にてシステムビット列のデータビット（３）が与えられ、その次のタイミング（１）にて処理結果（４）を信号線１１４２を通してデパンクチャリング処理部１１３１に出力する。そして、デパンクチャリング処理部１１３１では、その次のタイミング（１）にて信号線１１４７を通してアドレス（５）と処理結果のデータビット（６）とが選択部１１３２に出力される。
【００１４】
ここで、図１２では、タイミングＴ３とタイミングＴ７では、信号線１１４１にアドレス（２）が送出されず、その次のタイミングＴ４、Ｔ８では、信号線１１４１にデータビット（３）が送出されない。つまり、パンクチャされている。したがって、その次のタイミングＴ５、Ｔ９では、信号線１１４２にはデインターリーバ１１００の処理結果であるデータビット（４）は送出されない。そこで、デパンクチャリング処理部１１３１では、その次のタイミングＴ６、Ｔ１０にて、処理結果のデータビット（６）として“０”を挿入し信号線１１４７を通して選択部１１３２に出力すると同時に、対応するアドレス（５）として「２」を生成し信号線１１４７を通して選択部１１３２に出力する。これがデパンクチャリング処理である。
【００１５】
但し、タイミングＴ６にて信号線１１４１に送出されるデータビット（３）は第２パリティビットＰ２[０]であり、またタイミングＴ１１にて信号線１１４１に送出されるデータビット（３）は第１パリティビットＰ１[０]であるので、デインターリーバ１１００は、デインタリーブ処理を行わない。つまり、信号線１１４１に送出されるデータビット（３）がシステムビットでない場合は、レートデマッチング処理は行われない。
【００１６】
次に、図１３は、第２パリティビット列についてのデパンクチャリング処理を説明するタイミングチャートである。図１３において、タイミングＴ４では、信号線１１４５にアドレス（２）が送出されず、その次のタイミングＴ５では、信号線１１４５にデータビット（３）が送出されない。つまり、パンクチャされているので、その次のタイミングＴ６では、信号線１１４６にはデインターリーバ１１０２の処理結果であるデータビット（４）は送出されない。そこで、デパンクチャリング処理部１１３１では、その次のタイミングＴ７にて、処理結果のデータビット（６）として“０”を挿入し信号線１１４９を通して選択部１１３２に出力すると同時に、対応するアドレス（５）として「１９」を生成し信号線１１４９を通して選択部１１３２に出力する。このように同様のデパンクチャリング処理が行われる。
【００１７】
但し、タイミングＴ１〜Ｔ３にて信号線１１４５に送出されるアドレス（２）に対応して、タイミングＴ２〜Ｔ４にて信号線１１４５に送出されるデータビット（３）はシステムビットＳ[０]〜Ｓ[２]であるので、デインターリーバ１１０２は、タイミングＴ１〜Ｔ３にて信号線１１４５に送出されるアドレス（２）に対してシステムビットＳ[０]〜Ｓ[２]の読み出しは行わない。
【００１８】
一方、タイミングＴ４にて信号線１１４５に送出されるアドレス（２）に対応して、タイミングＴ６にて信号線１１４５に送出されるデータビット（３）は、第２パリティビットＰ２[０]であるので、デインターリーバ１１０２は、デインタリーブを行う。デパンクチャリング処理部１１３１は、タイミングＴ７にて、信号線１１４９にアドレス（５）としてアドレス「１９」を送出し、データビット（６）として第２パリティビットＰ２［０］を送出する。
【００１９】
また、タイミングＴ６〜Ｔ１０にて信号線１１４５に送出されるアドレス（２）に対応して、タイミングＴ７〜Ｔ１１にて信号線１１４５に送出されるデータビット（３）は、システムビットＳ[３]〜Ｓ[５]、第１パリティビットＰ１［０］、システムビットＳ[６]であるので、デインターリーバ１１０２は、同様にそれらのデータビットの読み出しは行わない。つまり、信号線１１４５に送出されるデータビット（３）が第２パリティビットでない場合は、レートデマッチング処理は行われない。
【特許文献１】特開２００１−５７５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上記のように、従来のレートデマッチング及びデインタリービング装置では、システムビットと第１パリティビットと第２パリティビットが混在しているときには、一方の１ビットについてはデインタリーブ処理が行えるが、他方の２ビットについては読み飛ばしが行われ、デインタリーブ処理は行われない。これを回避するためには、システムビットと第１パリティビットと第２パリティビットについて別々に処理を行う必要があるので、システムビットと第１パリティビットと第２パリティビットの合計ビット数の３倍処理時間がかかってしまうという問題があった。
【００２１】
また、従来では、システムビット、第１パリティビット、第２パリティビットの順に処理を行うようにしているので、インタリーブされて入力された各ビットは一旦入力メモリに蓄積してからでないと処理できないという問題もあった。
【００２２】
本発明は、かかる点に鑑みてなされたものであり、システムビットと２つのパリティビットが混在している場合でも、それらを分けずに処理できるレートデマッチング及びデインタリービング装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【００２３】
かかる課題を解決するため、本発明のレートデマッチング及びデインタリービング装置は、システムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納されている入力メモリと、前記入力メモリにおける各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する手段と、読み出し指示に従って前記入力メモリからシステムビットと第１パリティビットと第２パリティビットとを読み出す手段と、前記検出されたビットについてデパンクチャ処理と反復削除処理のいずれを実行するかを決定し、決定した処理に対応した前記読み出し指示を発行して取得したビットに前記決定した処理を実行する処理手段とを具備する構成を採る。
【００２４】
この構成によれば、システムビットと第１パリティビットと第２パリティビットとについてそれぞれ独立にレートデマッチング処理及びデインタリービングを実行することができるので、システムビットと２つのパリティビットが混在している場合でも、それらを分けずに処理することができる。また、システムビットからパリティビットに切り替わっても、読み飛ばしは行われないので、短時間で処理を行うことができる。
【００２５】
本発明のレートデマッチング及びデインタリービング装置は、個別にレートマッチされインタリーブされたシステムビットと第１パリティビットと第２パリティビットとが格納されている外手段の記憶手段における各ビットの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する手段と、読み出し指示に従って外手段の記憶手段からシステムビットと第１パリティビットと第２パリティビットとを読み出す手段と、前記検出されたビットについてデパンクチャ処理と反復削除処理のいずれを実行するかを決定し、決定した処理に対応した前記読み出し指示を発行して取得したビットに前記決定した処理を実行する処理手段とを具備する構成を採る。
【００２６】
この構成によれば、システムビットと第１パリティビットと第２パリティビットとが個別にレートマッチされインタリーブされた状態で格納する入力メモリが不要になるので、回路規模を削減することができる。
【００２７】
本発明のレートデマッチング及びデインタリービング装置は、上記の発明において、前記処理手段は、パンクチャされたシステムビットについてデパンクチャ処理を行うシステムビットデパンクチャ処理手段と、繰り返し挿入されたシステムビットについて反復削除処理を行うシステムビット反復削除処理手段と、パンクチャされた第１パリティビットについてデパンクチャ処理を行う第１パリティビットデパンクチャ処理手段と、繰り返し挿入された第１パリティビットについて反復削除処理を行う第１パリティビット反復削除処理手段と、パンクチャされた第２パリティビットについてデパンクチャ処理を行う第２パリティビットデパンクチャ処理手段と、繰り返し挿入された第２パリティビットについて反復削除処理を行う第２パリティビット反復削除処理手段とを具備する構成を採る。
【００２８】
この構成によれば、システムビットと第１パリティビットと第２パリティビットとについてそれぞれ独立に、パンクチャ処理と繰り返し処理とを行うので、各処理機能毎に処理状況を保持するができ、処理を高速に切り替えることができる。
【００２９】
本発明のレートデマッチング及びデインタリービング装置は、上記の発明において、前記処理手段は、システムビットを一時保持するシステムビットレジスタ手段と、第１パリティビットを一時保持する第１パリティビットレジスタ手段と、第２パリティビットを一時保持する第２パリティビットレジスタ手段と、パンクチャされたビットについてデパンクチャ処理を行うデパンクチャ処理手段と、繰り返し挿入されたビットについて反復削除処理を行う反復削除処理手段と、システムビットレジスタ手段と第１パリティビットレジスタ手段と第２パリティビットレジスタ手段とを切り替えてデパンクチャ処理手段と反復削除処理手段との一方に接続するレジスタ切替手段とを具備する構成を採る。
【００３０】
この構成によれば、回路規模を削減することができる。
【００３１】
本発明のレートデマッチング及びデインタリービング方法は、個別にレートマッチされインタリーブされた状態で格納されているシステムビットと第１パリティビットと第２パリティビットとの格納位置からそのビットがシステムビットであるか第１パリティビットであるか第２パリティビットであるかを検出する検出工程と、前記検出されたビットについてデパンクチャ処理と反復削除処理のいずれを実行するかを決定し、決定した処理に対応した読み出しを行って取得したビットに前記決定した処理を実行する処理工程と、システムビットと第１パリティビットと第２パリティビットとについてそれぞれ独立に実行したレートデマッチング処理の結果を出力メモリに格納する格納工程と、有するようにした。
【００３２】
この方法によれば、システムビットと第１パリティビットと第２パリティビットとについてそれぞれ独立にレートデマッチング処理及びデインタリービングを実行することができるので、システムビットと２つのパリティビットが混在している場合でも、それらを分けずに処理することができる。また、システムビットからパリティビットに切り替わっても、読み飛ばしは行われないので、短時間で処理を行うことができる。
【発明の効果】
【００３３】
本発明によれば、システムビットと第１パリティビットと第２パリティビットを分けずに処理することができるので、それらが混在している場合でも短時間で処理が行えるようになる。
【発明を実施するための最良の形態】
【００３４】
本発明の骨子は、システムビットと第１パリティビットと第２パリティビットが混在している場合でも、レートデマッチング処理とデインタリービング処理とを、同時にかつ短時間で行えるようにすることである。
【００３５】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１に係るレートデマッチング及びデインタリービング装置の構成を示すブロック図である。図１に示すレートデマッチング及びデインタリービング装置は、入力メモリ１００とデインタリーブ検出部１０１とレートデマッチング処理部１０２と出力メモリ１０３とを備えている。
【００３７】
入力メモリ１００には、個別にレートマッチされたシステムビット列と第１パリティビット列と第２パリティビット列とがインタリーブされた状態で格納されている。図２（ａ）は、メモリ１００の構成例である。図２に示すように、入力メモリ１００は、１列のメモリであり、アドレスは、０からＮｒｏｗ−１＊Ｎｃｏｌまであるとしている。なお、Ｎｒｏｗ−１＊Ｎｃｏｌは、Ｎｒｏｗ行、Ｎｃｏｌ列のマトリクスで考えた場合の最終アドレスである（図２（ｂ）参照）。
【００３８】
図２（ｂ）において、アドレス０〜３では、システムビットＳ［０］〜Ｓ［２］、第２パリティビットＰ２［０］が格納されている。アドレス４〜７では、システムビットＳ［３］〜Ｓ［５］、第１パリティビットＰ１［０］が格納されている。アドレス８〜１１ではシステムビットＳ［６］、Ｓ［７］、第２パリティビットＰ２［１］、第１パリティビットＰ１［１］が格納されている。アドレス１２〜Ｎｒｏｗ−１＊Ｎｃｏｌでは、システムビットＳ［８］、Ｓ［９］、第２パリティビットＰ２［２］、第１パリティビットＰ１［２］が格納されている。
【００３９】
図２（ａ）は、入力メモリ１００に格納されるシステムビットと第１及び第２のパリティビットをＮｒｏｗ行・Ｎｃｏｌ列のマトリクス構造のメモリに格納すると考えた場合に、そのシステムビットと第１及び第２のパリティビットの格納方法を説明する図である。図２（ａ）では、列位置として「０、Ｎｃ−１、Ｎｃ、Ｎｃｏｌ」が示され、行位置として「０、Ｎｒ−１、Ｎｒ、Ｎｒｏｗ−１」が示されている。図２（ａ）に示すように、列位置０〜Ｎｃ−１では、行位置０〜Ｎｒにシステムビットが行方向に順番に格納され、行位置Ｎｒｏｗ−１では、第２パリティビットと第１パリティビットが交互に格納されている。また、列位置Ｎｃ〜Ｎｃｏｌでは、行位置０〜Ｎｒ−１にシステムビットが行方向に順番に格納され、行位置Ｎｒｏｗ−１では、第２パリティビットと第１パリティビットが行方向に交互に格納されている。図２（ａ）に示される格納方法は、３ＧＰＰのＴＳ２５.２１２のｖ５.３.０“Ｍｕｌｔｉｐｌｅｘｉｎｇ ａｎｄ  ｃｈａｎｎｅｌ  ｃｏｄｉｎｇ（ＦＤＤ）（Ｒｅｌｅａｓｅ５）”の４.５.４.４に記載されている。
【００４０】
具体的には、図２（ａ）において、列位置０では、行位置０〜行位置Ｎｒにシステムビットが順番にＳ［０］、Ｓ［１］、Ｓ［２］と格納され、行位置Ｎｒｏｗ−１に第２パリティビットＰ２[０]が格納される。列位置Ｎｃ−１では、行位置０〜行位置Ｎｒにシステムビットが順番にＳ［３］、Ｓ［４］、Ｓ［５］と格納され、行位置Ｎｒｏｗ−１に第１パリティビットＰ１[０]が格納される。列位置Ｎｃでは、行位置０〜行位置Ｎｒ−１にシステムビットが順番にＳ［６］、Ｓ［７］と格納され、行位置Ｎｒに第２パリティビットＰ２[１]が格納され、行位置Ｎｒｏｗ−１に第１パリティビットＰ１[１]が格納される。列位置Ｎｃｏｌでは、行位置０〜行位置Ｎｒ−１にシステムビットが順番にＳ［８］、Ｓ［９］と格納され、行位置Ｎｒに第２パリティビットＰ２[２]が格納され、行位置Ｎｒｏｗ−１に第１パリティビットＰ１[２]が格納されている。
【００４１】
デインタリーブ検出部１０１は、外部から、入力メモリ１００がＮ行（Ｎｒｏｗ）・Ｎ列（Ｎｃｏｌ）のマトリクス構造をしているとした場合の各行列位置を指定するパラメータ「Ｎｒ、Ｎｃ、Ｎｒｏｗ、Ｎｃｏｌ」が入力される。デインタリーブ検出部１０１は、このパラメータに基づく指示信号１２３をレートデマッチング処理部１０２に対して出力する。そして、デインタリーブ検出部１０１は、レートデマッチング処理部１０２から入力されるレートデマッチ指示信号１２５に従って入力メモリ１００に対して入力メモリアドレス１２１を与えて入力メモリ１００から入力メモリデータ１２２を取得し、レートデマッチング処理部１０２に対してデインタリーブ検出部出力データ１２４を出力する。レートデマッチ指示信号１２５には、パンクチャ指示を付ける場合と反復削除指示を付ける場合とそれらを指示しない場合との３態様がある。
【００４２】
レートデマッチング処理部１０２は、外部から、パンクチャ／繰り返し指示信号、データ長Ｘｉ、レートマッチパラメータ「ｅｉｎｉｓ、ｅｍｉｎｕｓｓ、ｅｐｌｕｓｓ、ｅｉｎｉｐ１、ｅｍｉｎｕｓｐ１、ｅｐｌｕｓｐ１、ｅｉｎｉｐ２、ｅｍｉｎｕｓｐ２、ｅｐｌｕｓｐ２」が入力される。レートデマッチング処理部１０２は、出力メモリ１０３に対して、出力メモリアドレス１２６と出力メモリデータ１２７とを出力する。パンクチャ指示信号は、処理対象ビットが送信側でパンクチャ（削除）されたビットであることを示す信号である。繰り返し指示信号は、処理対象ビットが送信側で繰り返し挿入されたビットであることを示す信号である。
【００４３】
図３は、レートデマッチング処理部１０２の構成例を示すブロック図である。レートデマッチング処理部１０２は、例えば、図３に示すように、システムビットについてパンクチャされたビット位置に“０”を挿入する処理を行うシステムビットデパンクチャ処理部３０１及び繰り返し挿入されたビットの削除処理を行うシステムビット反復削除処理部３０２と、第１パリティビットについてパンクチャされたビット位置に“０”を挿入する処理を行う第１パリティビットデパンクチャ処理部３０３及び繰り返し挿入されたビットの削除処理を行う第１パリティビット反復削除処理部３０４と、第２パリティビットについてパンクチャされたビット位置に“０”を挿入する処理を行う第２パリティビットデパンクチャ処理部３０５及び繰り返し挿入されたビットの削除処理を行う第２パリティビット反復削除処理部３０６とを備えている。これらはパンクチャ／繰り返し指示信号に従って動作するようになっている。
【００４４】
出力メモリ１０３には、レートデマッチ及びデインタリーブされたシステムビット列、第１パリティビット列、第２パリティビット列が格納される。出力メモリ１０３は、図４に示すように、入力メモリ１００と同様、１列のメモリである。図４では、アドレスは０〜２５が示されている。格納内容は後述する。
【００４５】
次に、図１〜図８を参照して、各部の動作と全体的な動作について説明する。まず、デインタリーブ検出部１０１の動作について説明する。図５は、デインタリーブ検出部１０１の検出動作を説明するフロー図である。なお、入力メモリ１００からの実際の読み出し動作は、後述する（図８参照）。
【００４６】
デインタリーブ検出部１０１では、まず、入力メモリ１００における処理対象ビットのアドレスが、システムビットとパリティビットのいずれのアドレスであるかを判断する。そして、パリティビットのアドレスであれば、パリティビットカウンタにてカウントを行い、カウント値が偶数であれば第２パリティビットであるかと判断し、奇数であれば第１パリティビットであると判断する。
【００４７】
この判断は、図５に示す手順によって、入力メモリ１００に格納される各ビットの図２（ａ）における格納位置を外部から入力するパラメータ「Ｎｒ、Ｎｃ、Ｎｒｏｗ、Ｎｃｏｌ」を使って調べることにより行われる。
【００４８】
図５において、入力メモリ１００における処理対象ビットが図２（ａ）において右側に位置しているか左側に位置しているかを判断するため、その処理対象ビットを指定するアドレスの値Ａ（以降、単に「値Ａ」と記す）が値（Ｎｒｏｗ−１）＊Ｎｃよりも大きいか否かを調べる（ステップＳＴ５００）。
【００４９】
その結果、値Ａが値（Ｎｒｏｗ−１）＊Ｎｃよりも大きい場合は（ステップＳＴ５００：Ｙｅｓ）、図２（ａ）において右側に位置しているので、図２（ａ）の右側において上下のいずれに位置しているかを判断するために、値Ａを値（Ｎｒｏｗ−１）で割った余りが値（Ｎｒ−１）よりも大きいか否かを調べる（ステップＳＴ５０１）。
【００５０】
そして、値Ａを値（Ｎｒｏｗ−１）で割った余りが値（Ｎｒ−１）よりも大きい場合は（ステップＳＴ５０１：Ｙｅｓ）、下側に位置するので、第２パリティビットと第１パリティビットのいずれであるか判断するために、パリビットカウンタの値Ｄを値２で割った余りを調べる（ステップＳＴ５０２）。
【００５１】
その結果、余りが「０」であれば（ステップＳＴ５０２：Ｙｅｓ）、第２パリティビットであると判断し（ステップＳＴ５０３）、また余りが「１」であれば（ステップＳＴ５０２：Ｎｏ）、第１パリティビットであると判断する（ステップＳＴ５０４）。これらのステップＳＴ５０３、ＳＴ５０４では、パリティビットカウンタをインクリメントする。
【００５２】
一方、ステップＳＴ５０１において、値Ａを値（Ｎｒｏｗ−１）で割った余りが値（Ｎｒ−１）よりも小さい場合は（ステップＳＴ５０１：Ｎｏ）、上側に位置するので、システムビットであると判断する（ステップＳＴ５０５）。
【００５３】
また、ステップＳＴ５００において、値Ａが値（Ｎｒｏｗ−１）＊Ｎｃよりも小さい場合は（ステップＳＴ５００：Ｎｏ）、図２（ａ）において左側に位置しているので、図２（ｂ）の左側において上下のいずれに位置しているかを判断するために、値Ａを値（Ｎｒｏｗ−１）で割った余りが値Ｎｒよりも大きいか否かを調べる（ステップＳＴ５０６）。
【００５４】
そして、値Ａを値（Ｎｒｏｗ−１）で割った余りが値Ｎｒよりも大きい場合は（ステップＳＴ５０６：Ｙｅｓ）、下側に位置するので、第２パリティビットと第１パリティビットのいずれであるか判断するために、パリビットカウンタの値Ｄを値２で割った余りを調べる（ステップＳＴ５０７）。
【００５５】
その結果、余りが「０」であれば（ステップＳＴ５０７：Ｙｅｓ）、第２パリティビットであると判断し（ステップＳＴ５０８）、また余りが「１」であれば（ステップＳＴ５０７：Ｎｏ）、第１パリティビットであると判断する（ステップＳＴ５０９）。これらのステップＳＴ５０８、ＳＴ５０９では、パリビットカウンタをインクリメントする。
【００５６】
一方、ステップＳＴ５０６において、値Ａを値（Ｎｒｏｗ−１）で割った余りが値Ｎｒよりも小さい場合は（ステップＳＴ５０６：Ｎｏ）、上側に位置するので、システムビットであると判断する（ステップＳＴ５１０）。
【００５７】
このようにして判断された結果が、指示信号１２３としてレートデマッチング処理部１０２に出力される。
【００５８】
次に、図６と図７を参照して、レートデマッチング処理部１０２の動作について説明する。図６は、図３に示すシステムビットデパンクチャ処理部の動作を説明するフロー図である。図７は、図３に示すシステムビット反復削除処理部の動作を説明するフロー図である。
【００５９】
レートデマッチング処理部１０２は、外部から入力されるパンクチャ／繰り返し処理指示信号が、パンクチャ指示信号であるときはデパンクチャ処理を行うと決定し、繰り返し処理指示信号であるときは反復削除処理を行うと決定する。そして、決定したデパンクチャ処理と反復削除処理を、デインタリーブ検出部１０１からの指示信号１２３に基づきシステムビットと第１パリティビットと第２パリティビットについて実行し、この順に出力メモリに格納することを行う。
【００６０】
ここで、システムビットのパンクチャ指示であれば、システムビットデパンクチャ処理部３０１が起動され、図６に示す手順でデパンクチャ処理が行われる。同様に、第１パリティビットのパンクチャ指示であれば、第１パリティビットデパンクチャ処理部３０３が起動され、また、第２パリティビットのパンクチャ指示であれば、第２パリティビットデパンクチャ処理部３０５が起動される。これらパリティビットのデパンクチャ処理も図６に示す手順と同様の手順で行われる。
【００６１】
また、システムビットの繰り返し指示であれば、システムビット反復削除処理部３０２が起動され、図７に示す手順で反復削除処理が行われる。同様に、第１パリティビットの繰り返し指示であれば、第１パリティビット反復削除処理部３０４が起動され、また、第２パリティビットの繰り返し指示であれば、第２パリティビット反復削除処理部３０６が起動される。これらパリティビットの反復削除処理も図７に示す手順と同様の手順で行われる。
【００６２】
以下、システムビットのデパンクチャ処理と反復削除処理を例に挙げて説明する。システムビットのデパンクチャ処理は、次のようにして行われる。図６において、外部から与えられたレートマッチパラメータｅｉｎｉｓを変数ｅに代入し、変数ｍに値１を代入する（ステップＳＴ６００）。そして、変数ｍの値が外部から与えられたデータ長Ｘｉと等しいか否か、データ長Ｘｉよりも小さいか否かを判断する（ステップＳＴ６０１）。
【００６３】
その結果、ｍ≦Ｘｉであれば（ステップＳＴ６０１：Ｙｅｓ）、外部から与えられたレートマッチパラメータｅｍｉｎｕｓｓを変数ｅから引き算してその結果を変数ｅとし（ステップＳＴ６０２）、その新たな変数ｅの値が０であるか否か、０よりも小さいか否かを判断する（ステップＳＴ６０３）。
【００６４】
そして、新たな変数ｅが、ｅ≦０である場合は（ステップＳＴ６０３：Ｙｅｓ）、デインタリーブ検出部１０１に対しパンクチャ指示付きのレートデマッチ指示信号１２５を出力して読み出し中止を指示する。そして、出力メモリ１０３のシステムビットアドレスｉに相当するデータに０を書き込み、変数ｅに外部から与えられたレートマッチパラメータｅｐｌｕｓｓを加算しそれを変数ｅとし（ステップＳＴ６０４）、ステップＳＴ６０６に進む。
【００６５】
一方、ステップＳＴ６０３において、新たな変数ｅが、ｅ＞０である場合は（ステップＳＴ６０３：Ｎｏ）、デインタリーブ検出部１０１に対しパンクチャ指示無しのレートデマッチ指示信号１２５を出力して読み出しを指示する。そして、出力メモリ１０３のシステムビットアドレスｉに相当するデータにデインタリーブ検出部出力データ１２４で与えられたデータを書き込み（ステップＳＴ６０５）、ステップＳＴ６０６に進む。
【００６６】
ステップＳＴ６０６では、変数ｍと出力メモリ１０３のシステムビットアドレスｉとをそれぞれインクリメントする。その後、ステップＳＴ６０１に戻り、ｍ＞Ｘｉとなるまで以上の処理を繰り返す。そして、ｍ＞Ｘｉとなると（ステップＳＴ６０１：Ｎｏ）、デパンクチャ処理を終了する。
【００６７】
また、システムビットの反復削除処理は、次のようにして行われる。図７において、外部から与えられたレートマッチパラメータｅｉｎｉｓを変数ｅに代入し、変数ｍに値１を代入する（ステップＳＴ７００）。そして、変数ｍの値が外部から与えられたデータ長Ｘｉと等しいか否か、データ長Ｘｉよりも小さいか否かを判断する（ステップＳＴ７０１）。
【００６８】
その結果、ｍ≦Ｘｉであれば（ステップＳＴ７０１：Ｙｅｓ）、外部から与えられたレートマッチパラメータｅｍｉｎｕｓｓを変数ｅから引き算してその結果を変数ｅとし（ステップＳＴ７０２）、その新たな変数ｅの値が０であるか否か、０よりも小さいか否かを判断する（ステップＳＴ７０３）。
【００６９】
そして、新たな変数ｅが、ｅ≦０である場合は（ステップＳＴ７０３：Ｙｅｓ）、デインタリーブ検出部１０１に対し反復削除指示付きのレートデマッチ指示信号１２５を出力して削除させる。そして、前回のデインタリーブ検出部出力データ１２４で与えられたデータを出力メモリ１０３のシステムビットアドレスｉの一つ前のデータに加算して書き込み、変数ｅに外部から与えられたレートマッチパラメータｅｐｌｕｓｓを加算しそれを変数ｅとし（ステップＳＴ７０４）、ステップＳＴ７０３に戻り、再度、新たな変数ｅの値が０であるか否か、あるいは０よりも小さいか否かを判断する。
【００７０】
新たな変数ｅが、ｅ≦０である（ステップＳＴ７０３：Ｙｅｓ）間は反復削除処理（ステップＳＴ７０４）が繰り返される。そして、ステップＳＴ７０３において、新たな変数ｅが、ｅ＞０と判断できると（ステップＳＴ７０３：Ｎｏ）、デインタリーブ検出部１０１に対し反復削除指示無しのレートデマッチ指示信号１２５を出力して読み出しを指示する。そして、出力メモリ１０３のシステムビットアドレスｉに相当するデータにデインタリーブ検出部出力データ１２４で与えられたデータを書き込み（ステップＳＴ７０５）、変数ｍをインクリメントし（ステップＳＴ７０６）、ステップＳＴ７０１に戻る。
【００７１】
ステップＳＴ７０１において、ｍ≦Ｘｉと判断できる（ステップＳＴ７０１：Ｙｅｓ）間は、以上の処理を繰り返す。そして、ｍ＞Ｘｉと判断できると（ステップＳＴ７０１：Ｎｏ）、反復削除処理を終了する。
【００７２】
次に、図８は、図１に示すレートマッチング及びインタリービング装置の全体動作を説明するタイムチャートである。図８では、以上説明したデインタリーブ検出部１０１とレートデマッチング処理部１０２の処理動作のうち、デパンクチャ処理動作が示されている。
【００７３】
図８において、タイミング（１）として、タイミングＴ０〜Ｔ１１が示されているが、デインタリーブ検出部１０１は、各タイミング（１）において、処理対象ビットが、システムビットＳであるか、第１パリティ１ビットＰ１であるか、第２パリティビットＰ２であるかを判断し、その判断結果を示す指示信号１２３をレートデマッチング処理部１０２に出力する（２）。
【００７４】
ここでは、タイミングＴ０〜Ｔ３においては、システムビットＳを示す指示信号１２３が出力される。タイミングＴ４〜Ｔ５においては、第２パリティビットＰ２を示す指示信号１２３が出力される。タイミングＴ６〜Ｔ９においては、システムビットＳを示す指示信号１２３が出力される。タイミングＴ１０〜Ｔ１１においては、第１パリティ１ビットＰ１を示す指示信号１２３が出力されるとしている。
【００７５】
レートデマッチング処理部１０２は、指示信号１２３を受けて、指示されたビット位置がパンクチャされたビット位置であるか否かを判断し、パンクチャされたビット位置である場合はパンクチャ指示付きのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力する（３）。
【００７６】
ここでは、レートデマッチング処理部１０２は、タイミングＴ０〜Ｔ１にて指示されたシステムビットＳはパンクチャされたビット位置ではないと判断し、タイミングＴ１〜Ｔ２にてパンクチャ指示無しのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力する。一方、タイミングＴ２にて指示されたシステムビットＳはパンクチャされたビット位置であると判断し、タイミングＴ３にてパンクチャ指示付きのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力する。しかし、その次のタイミングＴ４にて指示されたシステムビットＳはパンクチャされたビット位置ではないと判断し、タイミングＴ４にてパンクチャ指示無しのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力するとしている。
【００７７】
また、タイミングＴ４にて指示された第２パリティビットＰ２はパンクチャされたビット位置であると判断し、タイミングＴ５にてパンクチャ指示付きのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力する。しかし、タイミングＴ５にて指示された第２パリティビットＰ２はパンクチャされたビット位置ではないと判断し、次のタイミングＴ６にてパンクチャ指示無しのいレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力するとしている。
【００７８】
また、タイミングＴ６〜Ｔ９にて指示されたシステムビットＳはパンクチャされたビット位置ではないと判断し、タイミングＴ７〜Ｔ１０にてパンクチャ指示無しのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力する。そして、タイミングＴ１０にて指示された第１パリティビットＰ１はパンクチャされたビット位置であると判断し、タイミングＴ１１にてパンクチャ指示付きのレートデマッチ指示信号１２５をデインタリーブ検出部１０１に出力するとしている。
【００７９】
これに対して、デインタリーブ検出部１０１は、レートデマッチ指示信号１２５がパンクチャ指示無しの場合は、入力メモリ１００に入力メモリアドレス１２１を送出し（４）、入力メモリ１００から入力メモリデータ１２２を取り込み（５）、レートデマッチング処理部１０２にデインタリーブ検出部出力データ１２４を送出する（６）。レートデマッチング処理部１０２は、出力メモリ１０３に出力メモリアドレス１２６と出力メモリデータ１２７とを同じタイミングにて同時に与えて書き込む（７）（８）。
【００８０】
一方、デインタリーブ検出部１０１は、レートデマッチ指示信号１２５がパンクチャ指示付きの場合は、入力メモリ１００に入力メモリアドレス１２１を送出せず（４）、入力メモリ１００から入力メモリデータ１２２を読み出さない（５）。したがって、レートデマッチング処理部１０２にデインタリーブ検出部出力データ１２４を送出しない（６）。レートデマッチング処理部１０２は、出力メモリ１０３の出力メモリアドレス１２６を生成し、そのアドレスに出力メモリデータ１２７としての“０”を書き込む（７）（８）。
【００８１】
すなわち、デインタリーブ検出部１０１は、パンクチャ指示を受けないタイミングＴ２〜Ｔ３では、入力メモリ１００にアドレス０、アドレス１を与えて（４）、タイミングＴ３〜Ｔ４にて入力メモリ１００からシステムビットＳ[０]、システムビットＳ[１]を取り込む（５）。そして、タイミングＴ４〜Ｔ５にてレートデマッチング処理部１０２に送出する（６）。レートデマッチング処理部１０２は、タイミングＴ５にて出力メモリ１０３のアドレス０にシステムビットＳ[０]を書き込み、タイミングＴ６にて出力メモリ１０３のアドレス１にシステムビットＳ[１]を書き込む（７）（８）。
【００８２】
また、デインタリーブ検出部１０１は、パンクチャ指示を受けたタイミングＴ４では、入力メモリ１００に入力メモリアドレス１２１を送出しない（４）。したがって、その次のタイミングＴ５では、入力メモリ１００から入力メモリデータ１２２を読み出しは行われない（５）。その結果、レートデマッチング処理部１０２は、タイミングＴ６にてデインタリーブ検出部出力データ１２４の入力がないので（６）、次のタイミングＴ７にて出力メモリ１０３のアドレス２を生成し（７）、そのアドレス２に“０”を書き込む（８）。
【００８３】
また、デインタリーブ検出部１０１は、パンクチャ指示を受けないタイミングＴ５では、入力メモリ１００にアドレス２を与えて（４）、タイミングＴ６にて入力メモリ１００からシステムビットＳ[２]を取り込み（５）、タイミングＴ７にてレートデマッチング処理部１０２に送出する（６）。レートデマッチング処理部１０２は、タイミングＴ８にて、出力メモリ１０３のアドレス３にシステムビットＳ[２]を書き込む（７）（８）。
【００８４】
次に、デインタリーブ検出部１０１は、パンクチャ指示を受けたタイミングＴ６では、入力メモリ１００に入力メモリアドレス１２１を送出しない（４）。したがって、その次のタイミングＴ７では、入力メモリ１００から入力メモリデータ１２２を読み出しは行われない（５）。その結果、レートデマッチング処理部１０２は、タイミングＴ８にてデインタリーブ検出部出力データ１２４の入力がないので（６）、その次のタイミングＴ９にて出力メモリ１０３のアドレス２０を生成し（７）、そのアドレス２０に“０”を書き込む（８）。
【００８５】
また、デインタリーブ検出部１０１は、パンクチャ指示を受けないタイミングＴ７では、入力メモリ１００にアドレス３を与えて（４）、その次のタイミングＴ８にて入力メモリ１００から第２パリティビットＰ２[０]を取り込む（５）。そして、タイミングＴ９にてレートデマッチング処理部１０２に送出する（６）。レートデマッチング処理部１０２は、タイミングＴ１０にて、出力メモリ１０３のアドレス２１に第２パリティビットＰ２[０]を書き込む（７）（８）。
【００８６】
また、デインタリーブ検出部１０１は、パンクチャ指示を受けないタイミングＴ８では、入力メモリ１００にアドレス４を与えて（４）、その次のタイミングＴ９にて入力メモリ１００からシステムビットＳ[３]を取り込む（５）。そして、タイミングＴ１０にてレートデマッチング処理部１０２に送出する（６）。レートデマッチング処理部１０２は、タイミングＴ１１にて、出力メモリ１０３のアドレス４にシステムビットＳ[３]を書き込む（７）（８）。
【００８７】
以降、同様の動作が行われる。なお、反復削除処理では、デインタリーブ検出部１０１は、レートデマッチ指示信号１２５に反復削除指示が含まれているときは、反復削除の繰り返しが行われるのみであり、容易に推測できるので、タイムチャートによる説明を省略する。
【００８８】
斯くして、デインタリーブ検出部１０１でのデインタリーブするビット位置の検出処理とレートデマッチング処理部１０２でのレートデマッチング処理（デパンクチャ処理及び反復削除処理）とによって、入力メモリ１００にレートマッチされインタリーブされた状態で格納されていたシステムビット列、第１パリティビット列、第２パリティビット列がレートデマッチ及びデインタリーブされ、出力メモリ１０３にシステムビット、第１パリティビット、第２パリティビットが順番に格納される。図４では、アドレス０〜アドレス１４に「システムビットＳ[]、Ｓ[]、“０”」の組の５組が格納され、ドレス１５〜アドレス１８に「第１パリティビットＰ１[]、Ｐ１[]、“０”」の組の２組が格納され、ドレス１９〜アドレス２５に「第２パリティビットＰ２[]、Ｐ２[]、“０”」の組の３組が格納されている。
【００８９】
このように、実施の形態１によれば、レートデマッチング処理とデインタリービング処理とは、システムビットと２つのパリティビットとを区別することなく同時に実行することができる。また、システムビットからパリティビットに切り替わっても、読み飛ばしは行われないので、短時間で処理を行うことができる。さらに、レートデマッチング処理では、システムビットと２つのパリティビットのそれぞれについて独立にデパンクチャ処理と反復削除処理とを行うようにしたので、処理機能毎に処理状況を保持することができ、処理を高速に切り替えることができる。
【００９０】
（実施の形態２）
図９は、本発明の実施の形態２に係るレートデマッチング及びデインタリービング装置の構成を示すブロック図である。なお、図９では、図１に示した構成と同一ないしは同等である構成には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００９１】
図９に示すように、実施の形態２に係るレートデマッチング及びデインタリービング装置では、図１に示した構成において、入力メモリ１００が省略されている。そして、デインタリーブ検出部１０１は、入力メモリアドレス１２１に代えて入力アドレス９０１を外部の受信処理系が持つメモリに出力し、入力メモリデータ１２２に代えて入力データ９０２を外部の受信処理系が持つメモリから取り込むようになっている。
【００９２】
これは、システムビットと２つのパリティビットとを区別することなくレートデマッチング処理とデインタリービング処理とを同時に実行することができることにより、レートマッチされたインタリーブされたシステムビットと２つのパリティビットとを当該装置内で一時蓄積する必要がなくなったことにより得られる構成である。
【００９３】
この構成によれば、実施の形態１と同様の効果がえられるのに加えて、入力メモリが不要となる分、回路規模が削減できるという効果が得られる。
【００９４】
（実施の形態３）
図１０は、本発明の実施の形態３に係るレートマッチング及びインタリービング装置におけるレートデマッチング処理部の構成例を示すブロック図である。
【００９５】
図１０において、実施の形態３では、実施の形態１（図１）または実施の形態２（図９）に示したレートマッチング及びインタリービング装置におけるレートデマッチング処理部１０２に代えて、レートデマッチング処理部１０００が設けられている。
【００９６】
このレートデマッチング処理部１０００は、デインタリーブ検出部１０１から受け取ったシステムビットを一時保持するシステムビットレジスタ部１００１と、デインタリーブ検出部１０１から受け取った第１パリティビットを一時保持する第１パリティビットレジスタ部１００２と、デインタリーブ検出部１０１から受け取った第２パリティビットを一時保持する第２パリティビットレジスタ部１００３と、システムビットレジスタ部１００１と第１パリティビットレジスタ部１００２と第２パリティビットレジスタ部１００３とを切り替えて選択するレジスタ切替部１００４と、レジスタ切替部１００４が選択したレジスタが保持するビットについてデパンクチャ処理を行うデパンクチャ処理部１００５と、レジスタ切替部１００４が選択したレジスタが保持するビットについて反復削除処理を行う反復削除処理部１００６とで構成されている。
【００９７】
この構成によれば、実施の形態１または実施の形態２と同様の効果がえられるのに加えて、回路規模が削減できるという効果も得られる。
【００９８】
なお、上記の各実施の形態では、レートデマッチング処理とデインタリービング処理とについて説明したが、本発明は、レートマッチング処理とインタリービング処理とにも同様に適用することができ、同様の効果が得られるものである。
【産業上の利用可能性】
【００９９】
本発明は、システムビットと２つのパリティビットとを区別することなくレートデマッチング処理とデインタリービング処理とを同時に実行することができるレートデマッチング及びデインタリービング装置及びその方法として好適である。
【図面の簡単な説明】
【０１００】
【図１】本発明の実施の形態１に係るレートデマッチング及びデインタリービング装置の構成を示すブロック図
【図２】（ａ）は図１に示す入力メモリに格納されるシステムビットと第１及び第２のパリティビットをＮｒｏｗ行・Ｎｃｏｌ列のマトリクス構造のメモリに格納すると考えた場合に、そのシステムビットと第１及び第２のパリティビットの格納方法を説明する図、（ｂ）は図１に示す入力メモリが１列のメモリで構成される場合の例を示す図
【図３】図１に示すレートデマッチング処理部の構成例を示すブロック図
【図４】図１に示す出力メモリが１列のメモリで構成される場合の例を示す図
【図５】図１に示すデインタリーブ検出部のデインタリービング処理動作を説明するフロー図
【図６】図３に示すシステムビットデパンクチャ処理部の動作を説明するフロー図
【図７】図３に示すシステムビット反復削除処理部の動作を説明するフロー図
【図８】図１に示すレートマッチング及びインタリービング装置の全体動作を説明するタイムチャート
【図９】本発明の実施の形態２に係るレートマッチング及びインタリービング装置の構成を示すブロック図
【図１０】本発明の実施の形態３に係るレートマッチング及びインタリービング装置におけるレートデマッチング処理部の構成例を示すブロック図
【図１１】従来のレートデマッチング及びデインタリービング装置の構成例を示すブロック図
【図１２】システムビット列についてのデパンクチャリング処理を説明するタイミングチャート
【図１３】第２パリティビット列についてのデパンクチャリング処理を説明するタイミングチャート
【符号の説明】
【０１０１】
１００  入力メモリ
１０１  デインタリーブ検出部
１０２、１０００  レートデマッチング処理部
１０４  出力メモリ
３０１  システムビットデパンクチャ処理部
３０２  システムビット反復削除処理部
３０３  第１パリティビットデパンクチャ処理部
３０４  第１パリティビット反復削除処理部
３０５  第２パリティビットデパンクチャ処理部
３０６  第２パリティビット反復削除処理部
１００１  システムビットレジスタ部
１００２  第１パリティビットレジスタ部
１００３  第２パリティビットレジスタ部
１００４  レジスタ切替部
１００５  デパンクチャ処理部
１００６  反復削除処理部
【図１】
2005318019.tif 000003
【図２】
2005318019.tif 000004
【図３】
2005318019.tif 000005
【図４】
2005318019.tif 000006
【図５】
2005318019.tif 000007
【図６】
2005318019.tif 000008
【図７】
2005318019.tif 000009
【図８】
2005318019.tif 000010
【図９】
2005318019.tif 000011
【図１０】
2005318019.tif 000012
【図１１】
2005318019.tif 000013
【図１２】
2005318019.tif 000014
【図１３】
2005318019.tif 000015