(57)【要約】【課題】  機能を損なうことなく、回路削減を実現することができるシリアルパラレル変換装置を提供する。【解決手段】  シリアルデータを２以上の整数であるｎビットのパラレルデータに変換する回路装置において、ｎビットのフリップフロップを有し、シリアルデータ入力信号１００を入力するＦＩＦＯ装置２００と、前記ＦＩＦＯ装置２００の出力をバッファするフリップフロップ２０３とを備えることで、シリアルパラレル変換回路の機能を損なうことなく使用回路素子を削減し、低価格でしかも実装スペースが少なく小型化に適したシリアルパラレル変換回路を提供する。【選択図】    図３
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【特許請求の範囲】
【請求項１】
シリアルデータを２以上の整数であるｎビットのパラレルデータに変換する回路装置において、
ｎビットのフリップフロップを有し、前記シリアルデータ入力信号を入力するＦＩＦＯ装置と、
前記ＦＩＦＯ装置の出力をバッファするフリップフロップとを備え、
前記ＦＩＦＯ装置は、
前記フリップフロップの出力値がＨＩＧＨの場合、前記ＦＩＦＯ装置の２ビット目のフリップフロップの初期値をＨＩＧＨとし、その他のフリップフロップの初期値をＬＯＷとし、
前記フリップフロップの出力値がＬＯＷの場合、前記ＦＩＦＯ装置の２ビット目のフリップフロップの初期値をＬＯＷとし、その他のフリップフロップの初期値をＨＩＧＨとする、
ことを特徴とするシリアルパラレル変換装置
【請求項２】
請求項１記載のシリアルパラレル変換装置において、
前記ＦＩＦＯ装置はその出力をｎビットのパラレルデータとし、前記フリップフロップはその出力をデータストローブ信号とする、
ことを特徴とするシリアルパラレル変換装置。
【請求項３】
請求項１記載のシリアルパラレル変換装置において、
シリアルデータ入力イネーブル信号をさらに有し、
該シリアルデータ入力イネーブル信号を前記ＦＩＦＯ装置の入力イネーブルとし、
前記ＦＩＦＯ装置からの出力をｎビットのパラレルデータとし、
前記フリップフロップからの出力をパラレルデータ有効信号とする、
ことを特徴とするシリアルパラレル変換装置。
【請求項４】
請求項１記載のシリアルパラレル変換装置において、
シリアルデータ入力イネーブル信号をさらに有し、
該シリアルデータ入力イネーブル信号を前記ＦＩＦＯ装置及び前記フリップフロップの入力イネーブルとし、
前記ＦＩＦＯ装置からの出力をｎビットのパラレルデータとし、
前記フリップフロップからの出力をパラレルデータ有効信号とする、
ことを特徴とするシリアルパラレル変換装置。
【請求項５】
シリアルデータ入力信号を有し、シリアルデータを２以上の整数であるｎビットのパラレルデータに変換する回路装置において、
前記シリアルデータを入力するｎビットのＦＩＦＯ装置を備え、
シリアルデータ入力開始から（ｎ−１）サイクルまでのシリアルデータの入力期間に、前記ＦＩＦＯ装置がデータ入力以外の動作を行う、
ことを特徴とするシリアルパラレル変換装置。
【請求項６】
請求項５記載のシリアルパラレル変換装置において、
前記シリアルデータ入力期間に、前記ＦＩＦＯ装置を、該ＦＩＦＯ装置が何バイト挿入されたかを示す蓄積情報カウンタとする、
ことを特徴とするシリアルパラレル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルパラレル変換装置に関し、特にシリアルデータ入力信号をｎビットのパラレルデータ信号に変換する回路装置に関するものである。
【背景技術】
【０００２】
図１は、従来のシリアルパラレル変換回路の一例を示す図である。本例においては１ビットのシリアルデータを８ビットのパラレルデータに変換するものとする。
図１において、第１〜第８のフリップフロップ２０ａ〜２０ｈを有し、シリアルデータ入力信号１００を入力するｎビットのＦＩＦＯ（先入れ先出し）装置２００と、前記ＦＩＦＯ装置２００の入力値数をカウントするカウンタ２０１と、そのカウント値をデコードするデコーダ２０２とを備えることを特徴としている。（例えば、特許文献１参照）
【０００３】
図２は、従来のシリアルパラレル変換回路において８ビットの信号（０ｘ０Ｆ）を送信したタイミング図である。
図２において、Ｔ００では、シリアルデータイネーブル入力信号１０１をアサートし、シリアルデータ入力信号（０ｘ０Ｆ）１００をシリアル入力から１サイクルずつ送信する。送信されたシリアルデータ入力信号１００は、前記ＦＩＦＯ装置２００に蓄積される。
【０００４】
Ｔ０１において、シリアルデータ入力信号１００は、すべてＦＩＦＯ装置２００に送信されるため、前記シリアルデータイネーブル入力信号１０１がネゲートされる。
この時、シリアルデータ入力信号１００の、前記ＦＩＦＯ装置２００への入力数を前記カウンタ２０１がカウントし、前記デコーダ２０２によって前記ＦＩＦＯ装置２００がすべて入力完了したことを判定し、パラレルデータイネーブル出力信号１０３をアサートする。以後、同様に動作が繰り返される。
【特許文献１】特開昭５９−２４１号公報（第４頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記従来例におけるシリアルパラレル変換回路は、カウンタ・デコーダを備えるため回路素子を多数使用し、価格的にも、また実装スペース的にも大きくなるという問題があった。
【０００６】
本発明は、上記従来の問題点を解決するためになされたもので、上記機能を損なうことなく回路削減を実現することができるシリアルパラレル変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の請求項１によるシリアルパラレル変換装置は、シリアルデータを２以上の整数であるｎビットのパラレルデータに変換する回路装置において、ｎビットのフリップフロップを有し、前記シリアルデータ入力信号を入力するｎビットのＦＩＦＯ装置と、前記ＦＩＦＯ装置の出力をバッファするフリップフロップとを備え、前記ＦＩＦＯ装置は、前記フリップフロップの出力値がＨＩＧＨの場合、前記ＦＩＦＯ装置の２ビット目のフリップフロップの初期値をＨＩＧＨとし、その他のフリップフロップの初期値をＬＯＷとし、前記フリップフロップの出力値がＬＯＷの場合、前記ＦＩＦＯ装置の２ビット目のフリップフロップの初期値をＬＯＷとし、その他のフリップフロップの初期値をＨＩＧＨとするものである。
【０００８】
本発明の請求項２によるシリアルパラレル変換装置は、請求項１記載のシリアルパラレル変換装置において、前記ＦＩＦＯ装置はその出力をｎビットのパラレルデータとし、前記フリップフロップはその出力をデータストローブ信号とするものである。
【０００９】
本発明の請求項３によるシリアルパラレル変換装置は、請求項１記載のシリアルパラレル変換装置において、シリアルデータ入力イネーブル信号をさらに有し、該シリアルデータ入力イネーブル信号を前記ＦＩＦＯ装置の入力イネーブルとし、前記ＦＩＦＯ装置からの出力をｎビットのパラレルデータとし前記フリップフロップからの出力をパラレルデータ有効信号とするものである。
【００１０】
本発明の請求項４によるシリアルパラレル変換装置は、請求項１記載のシリアルパラレル変換装置において、シリアルデータ入力イネーブル信号をさらに有し、該シリアルデータ入力イネーブル信号を前記ＦＩＦＯ装置及び前記フリップフロップの入力イネーブルとし、前記ＦＩＦＯ装置からの出力をｎビットのパラレルデータとし、前記フリップフロップからの出力をパラレルデータ有効信号とするものである。
【００１１】
本発明の請求項５によるシリアルパラレル変換装置は、シリアルデータ入力信号を有し、シリアルデータを２以上の整数であるｎビットのパラレルデータに変換する回路装置において、前記シリアルデータを入力するｎビットのＦＩＦＯ装置を備え、シリアルデータ入力開始から（ｎ−１）サイクルまでのシリアルデータ入力期間に、前記ＦＩＦＯ装置がデータ入力以外の動作を行うものである。
【００１２】
本発明の請求項６によるシリアルパラレル変換装置は、請求項５記載のシリアルパラレル変換装置において、前記シリアルデータ入力期間に、前記ＦＩＦＯ装置を、該ＦＩＦＯ装置が何バイト挿入されたかを示す蓄積情報カウンタとするものである。
【発明の効果】
【００１３】
本発明のシリアルパラレル変換装置によれば、シリアルデータを２以上の整数であるｎビットのパラレルデータに変換する回路装置において、シリアルデータをｎビットのフリップフロップを有し、シリアルデータ入力信号を入力するＦＩＦＯ装置と、ＦＩＦＯ装置の出力をバッファするするフリップフロップとを備えるようにしたので、シリアルパラレル変換回路の機能を損なうことなく使用回路素子を削減し、低価格でしかも実装スペースが少なく小型化に適したシリアルパラレル回路が作成可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図３は、本発明の実施の形態１によるシリアルパラレル変換装置のシリアルパラレル変換回路図である。
図３において、第１〜第８のフリップフロップ２０ａ〜２０ｈを有するＦＩＦＯ装置２００と、第２〜第８のＡＮＤ回路３０ｂ〜３０ｈと、ＯＲ回路４０ａと、データイネーブル用のフリップフロップ２０３を備えている。
【００１５】
シリアルデータ入力信号１００、及びシリアルデータイネーブル入力信号１０１がＦＩＦＯ装置２００に入力され、パラレルデータ出力信号１０２が出力される。
フリップフロップ２０３は、ＦＩＦＯ装置２００の出力をバッファし、パラレルデータイネーブル出力信号１０３が出力される。
【００１６】
本実施の形態１では、シリアル１ビットの入力データ０ｘ０ｆをシリアル入力し、８ビットのパラレルに変換して出力する場合について説明する。
図４は、本発明の実施の形態１によるシリアルパラレル変換装置におけるタイミング図である。
【００１７】
図４において、Ｔ００においてシリアルデータ入力信号１００の初期値ＬＯＷがシリアル入力から入力される。この時、フリップフロップ２０３のシリアルデータイネーブル入力信号１０１がＨＩＧＨであることから、ＦＩＦＯ装置２００の２ビット目の第２のフリップフロップ２０ｂがＨＩＧＨに初期化され、ＦＩＦＯ装置２００の３ビット目から８ビット目の第３〜第８のフリップフロップ２０ｃ〜２０ｈ及び前記フリップフロップ２０３のパラレルデータイネーブル出力信号１０３がＬＯＷに初期化される。
【００１８】
なお、シリアルデータイネーブル信号１０１はユーザーからの信号なので任意の時刻においてアサート可能である。本実施の形態１ではユーザーが０ｘ０ｆを入力しようとしているので、先頭の０を入力する際からアサートしている。
【００１９】
ここで最初の各フリップフロップ値の初期化についてはフリップフロップのマスタリセット時にＦＩＦＯ装置をすべてＬＯＷ、フリップフロップ２０３をＨＩＧＨに初期化するという方法をとる。データイネーブルをアサートし、１クロック進むと、フリップフロップ２０３の値が「１」であるため、第１のフリップフロップ２０ａには入力データが、第２のフリップフロップ２０ｂには「１」が、第３〜第８のフリップフロップ２０ｃ〜２０ｈ及びフリップフロップ２０３には「０」が入る。
【００２０】
続いて次のサイクルでは、第１のフリップフロップ２０ａに入力データ、第２のフリップフロップ２０ｂには第１のフリップフロップ２０ａに入っていたデータ、第３のフリップフロップ２０ｃには「１」、第４〜第８のフリップフロップ２０ｄ〜２０ｈ、及びフリップフロップ２０３には「０」が入っている。
【００２１】
さらに次のサイクルでは、第１のフリップフロップ２０ａに入力データ、第２のフリップフロップ２０ｂには第１のフリップフロップ２０ａに入っていたデータ、第３のフリップフロップ２０ｃには第２のフリップフロップ２０ｂに入っていたデータ、第４のフリップフロップ２０ｄには「１」、第５〜第８のフリップフロップ２０ｅ〜２０ｈ及びフリップフロップ２０３には「０」が入っている。このとき、ＯＲ回路４０ａ、ＡＮＤ回路３０ｂ〜３０ｈはフリップフロップ２０３が「０」なので、前のフリップフロップのデータを通す状態になっている。
【００２２】
このサイクルをさらに５回繰り返すと、フリップフロップ２０３には元々第２のフリップフロップ２０ｂに入っていた「１」が、第１〜第８のフリップフロップ２０ａ〜２０ｈには入力データが入る。
【００２３】
この時初めてフリップフロップ２０３がＨＩＧＨになり、このときのパラレルデータイネーブル出力信号１０３「１」をデータストローブとし、第１〜第８のフリップフロップ２０ａ〜２０ｈのデータが有効になる。
【００２４】
Ｔ０１において、８ビットのすべてがシリアル入力されたタイミングで、前記ＦＩＦＯ装置２００の２ビット目に初期化されたＨＩＧＨがフリップフロップ２０３に達し、パラレルデータイネーブル出力信号１０３がＨＩＧＨになる。
【００２５】
以上のように本実施の形態１によれば、８ビットの第１〜第８のフリップフロップ２０ａ〜２０ｈを有し、前記シリアルデータ入力信号を入力するＦＩＦＯ装置２００と、前記ＦＩＦＯ装置２００の出力をバッファするフリップフロップ２０３とを備え、前記ＦＩＦＯ装置２００は、前記フリップフロップ２０３の出力値がＨＩＧＨの場合、前記ＦＩＦＯ装置の２ビット目のフリップフロップの初期値をＨＩＧＨとし、その他のフリップフロップの初期値をＬＯＷとし、前記フリップフロップ２０３の出力値がＬＯＷの場合、前記ＦＩＦＯ装置の２ビット目のフリップフロップの初期値をＬＯＷとし、その他のフリップフロップの初期値をＨＩＧＨとするようにしたので、回路削減を実現し、シリアルデータ入力信号をｎビットパラレルデータ信号に変換することができるという効果がある。
【００２６】
なお、フリップフロップの出力は、データイネーブル型もしくはデータストローブ型のうち、相手側の仕様に対応して出力形式をあわせることができる。ここで、データイネーブル型はリクエストを出しても相手が受け取るまでは本シリアルパラレル変換装置で保持しつづけるため、相手側の状態に依存する。データストローブ型は本シリアルパラレル変換装置がストローブを出すと相手側は受け取らなければならないため、本シリアルパラレル変換装置側の状態に依存する。
【００２７】
また、本実施の形態１によるシリアルパラレル変換装置は、シリアルデータ入力開始から（ｎ−１）サイクルまでのシリアルデータ入力期間に、前記ＦＩＦＯ装置２００をデータ入力以外の利用目的に使用することができ、例えば、前記ＦＩＦＯ装置が何バイト挿入されたかを示す蓄積情報カウンタとして利用することができる。
【００２８】
（実施の形態２）
次に、パラレルデータイネーブル出力信号１０３の仕様が１サイクルのみトグル出力される場合について図５を用いて説明する。
図５は、本発明の実施の形態２によるシリアルパラレル変換装置のシリアルパラレル変換回路図である。
【００２９】
図５において、第１〜第８のフリップフロップ２０ａ〜２０ｈを有するＦＩＦＯ装置２００と、第２〜第８のＡＮＤ回路３０ｂ〜３０ｈと、第１、第２のＯＲ回路４０ｂ、４０ｃと、第９のＡＮＤ回路２０４と、セレクタ２０５と、フリップフロップ２０３を備えている。
【００３０】
シリアルデータ入力信号１００、及びシリアルデータイネーブル入力信号１０１が、ＦＩＦＯ装置２００に入力され、パラレルデータ出力信号１０２が出力される。
フリップフロップ２０３は、ＦＩＦＯ装置２００の出力をバッファし、パラレルデータイネーブル出力信号１０３が出力される。
【００３１】
なお、実施の形態１では次のシリアルデータイネーブル入力信号１０１が来るまで前の値を保持しつづけており、データイネーブル信号１０１が有効になっていない限りフリップフロップ２０３の値が更新されない。一方、実施の形態２ではシリアルデータイネーブル入力信号１０１がフリップフロップ２０３に入力されておらず、フリップフロップ２０３に「１」が入った場合、第８のＡＮＤ回路３０ｈによってフリップフロップ２０３の入力が「０」に強制されることにより、次のサイクルではフリップフロップ２０３は必ず「０」になる。従って、実施の形態２では、１サイクルでフリップフロップ２０３のＨＩＧＨ信号は消えてしまい、必ずＨＩＧＨ区間がクロック１発分であることが特徴である。
【００３２】
図６は、本発明の実施の形態２によるシリアルパラレル変換装置のタイミング図である。
図６（ａ）において、Ｔ００から、シリアル入力よりシリアルデータ入力信号（０ｘ０ｆ）１００を入力する。
【００３３】
Ｔ００において、シリアルデータ入力信号１００は「０」であり、シリアルデータイネーブル入力信号１０１は「１」である。ここで、フリップフロップ２０３の出力が「１」とすると、まず、シリアルデータイネーブル入力信号１０１の「１」が「０」として、またフリップフロップ２０３の出力「１」が第９のＡＮＤ回路２０４に入力する。次に第９のＡＮＤ回路２０４の出力「０」と、シリアルデータ入力信号１００の「０」が第１のＯＲ回路４０ｂに入力され、該第１のＯＲ回路４０ｂの出力「０」が第１のフリップフロップ２０ａに入力される。第１のフリップフロップ２０ａの出力「０」とシリアルデータイネーブル入力信号１０１の「１」のうち、フリップフロップ２０３の出力「１」により、セレクタ２０５においてシリアルデータイネーブル入力信号１０１が選択される。セレクタ２０５の出力「１」は、第２のフリップフロップ２０ｂに入力され、第２のフリップフロップ２０ｂの出力「１」と、フリップフロップ２０３からの「０」は第２のＡＮＤ回路３０ｂに入力される。第２のＡＮＤ回路３０ｂの出力「１」は、第３のフリップフロップ２０ｃに入力され、第３のフリップフロップ２０ｃの出力「０」と、フリップフロップ２０３からの「０」は第３のＡＮＤ回路３０ｃに入力される。以下、同様にして、フリップフロップ２０ｄ〜２０ｈの出力と、フリップフロップ２０３の出力はＡＮＤ回路３０ｄ〜３０ｇに入力される。
【００３４】
従って、ＦＩＦＯ装置２００には、初期値として、第１のフリップフロップ２０ａにＨＩＧＨが入力され、また残りの第２〜第８のフリップフロップ２０ｂ〜２０ｈにはＬＯＷが入力されているため、Ｔ０１にて前記ＦＩＦＯ装置２００にシリアルデータ入力信号（０ｘ０ｆ）１００が挿入された際、フリップフロップ２０３に前記ＦＩＦＯ装置２００の第1のフリップフロップ２０ａの初期値であったＨＩＧＨが入力される。
【００３５】
なお、Ｔ００における状況は、Ｔ０２において起こる結果が以前に起こっていることを想定しており、以前データイネーブル１０１が「１」になったとき、ＡＮＤ回路２０４・ＯＲ回路４０ｂの論理により次サイクルで第１のフリップフロップ２０ａに「１」が入り、第２〜第８のフリップフロップ２０ｂ〜２０ｈはセレクタ２０５、ＡＮＤ回路３０ｂ〜３０ｈの論理により「０」が入る。
【００３６】
また、本実施の形態２ではリセット時等初期化時は、第１のフリップフロップ２０ａが「１」、第２〜第８のフリップフロップ２０ｂ〜２０ｈ、フリップフロップ２０３がＬＯＷであることを想定している。
【００３７】
次のサイクルＴ０２において、前記フリップフロップ２０３が初期化されるため、フリップフロップ２０３の出力値であるパラレルデータイネーブル出力信号１０３は１サイクルトグルする。この時、前記ＦＩＦＯ装置２００は、上記の説明と同様にして第１のフリップフロップ２０ａにＨＩＧＨが初期値として入力され、残りの第２〜第８のフリップフロップ２０ｂ〜２０ｈにＬＯＷが初期値として入力される。
【００３８】
ここで、セレクタ２０５は、パラレルデータイネーブル出力信号１０３がトグルした際、シリアルデータイネーブル入力信号１０１がそのときＨＩＧＨであれば、第２のフリップフロップ２０ｂがＨＩＧＨに初期化され、第１のフリップフロップ２０ａは入ってきたシリアルデータ入力信号１００の値になる。また、シリアルデータイネーブル入力信号１０１がＬＯＷであれば、第２のフリップフロップ２０ｂがＬＯＷに初期化され、第１のフリップフロップ２０ａはＨＩＧＨに初期化される。
【００３９】
なお、実施の形態１では連続してデータがきた場合対応できないが、実施の形態２では、１度目のデータが確定した瞬間（パラレルデータイネーブル出力信号１０３がトグルしたとき）にもシリアルデータイネーブル入力信号１０１を受け付けることが可能なため、連続したデータも受信可能である。
よって、Ｔ０３以降同様の動作が繰り返される。
【００４０】
また、連続でシリアルデータ入力信号（０ｘ０ｆ及び０ｘｆ０）１００が入力された場合を図６（ｂ）を用いて説明する。
まず、図６（ａ）と同様にＴ００からシリアル入力される。Ｔ０１において、前記ＦＩＦＯ装置２００に０ｘ０ｆが挿入された際、フリップフロップ２０３に前記ＦＩＦＯ装置２００の第１のフリップフロップ２０ａの初期値であったＬＯＷが入力される。
【００４１】
次のサイクルＴ０２において、シリアルデータ入力信号１０１が連続してアサートされているため、前記ＦＩＦＯ装置２００の第１のフリップフロップ２０ａには最初のデータが入力され、第２のフリップフロップ２０ｂはＨＩＧＨを初期値として入力され、残りの第３〜第８のフリップフロップ２０ｃ〜２０ｈはＬＯＷを初期値として入力される。なお、ＡＮＤ回路３０ｂ〜３０ｈは、その前にインバータを有するので、ＡＮＤ回路の片方向にＨＩＧＨが入力されていることになり、第３〜第８のフリップフロップ２０ｃ〜２０ｈは前のフリップフロップ値に依存する。この時、前記フリップフロップ２０３が初期化されるためフリップフロップ２０３の出力値であるパラレルデータイネーブル出力信号１０３は１サイクルトグルする。
【００４２】
さらに、Ｔ０３において、前記ＦＩＦＯ装置２００における第２のフリップフロップ２０ｂの初期値ＨＩＧＨが前記フリップフロップ２０３に入力され、同様に１サイクルトグルする。よって、シリアルデータが連続・非連続にかかわらず、この回路で対応可能である。
【００４３】
以上のように本実施の形態２によれば、前記ＦＩＦＯ装置２００の出力をパラレルデータ出力信号１０２に、前記フリップフロップ２０３の出力値をパラレルデータイネーブル出力信号１０３にすることにより、カウンタ及びデコーダを備えなくても、１サイクルトグルするデータイネーブルを仕様としカウンタ及びデコーダを備えたシリアルパラレル変換装置と同様の動作が可能となる。
【００４４】
なお、本発明の実施例では、１ビットの入力データを８ビットのパラレルに変換して出力する場合について説明したが、本発明は１ビットの入力データを８ビット以外のｎビット（ｎは２以上）のパラレルに変換することができる。
【産業上の利用可能性】
【００４５】
本発明によるシリアルパラレル変換装置によれば、シリアルデータをｎビットのフリップフロップを有し、シリアルデータ入力信号を入力するＦＩＦＯ装置と、ＦＩＦＯ装置の出力をバッファするするフリップフロップとを備えることにより、シリアルパラレル変換回路の機能を損なうことなく使用回路素子を削減し、低価格でしかも実装スペースが少なく小型化に適したシリアルパラレル回路等として有用である。
【図面の簡単な説明】
【００４６】
【図１】従来におけるシリアルパラレル変換回路図である。
【図２】従来におけるシリアルパラレル変換回路タイミング図である。
【図３】本発明の実施の形態１によるシリアルパラレル変換装置におけるシリアルパラレル変換回路図である。
【図４】本発明の実施の形態１によるシリアルパラレル変換装置におけるシリアルパラレル変換回路タイミング図である。
【図５】本発明の実施の形態２によるシリアルパラレル変換装置におけるシリアルパラレル変換回路図である。
【図６】本発明の実施の形態２によるシリアルパラレル変換装置における、シリアルデータの入力が通常（ａ）及び連続（ｂ）の場合のシリアルパラレル変換回路タイミング図である。
【符号の説明】
【００４７】
１００  シリアルデータ入力信号
１０１  シリアルデータイネーブル入力信号
１０２  パラレルデータ出力信号
１０３  パラレルデータイネーブル出力信号
２００  ＦＩＦＯ装置
２０１  カウンタ
２０２  デコーダ
２０３  データイネーブル用フリップフロップ
２０ａ〜２０ｈ  フリップフロップ
３０〜３０ｈ、２０４  ＡＮＤ回路
２０５  セレクタ
４０ａ〜４０ｃ  ＯＲ回路
【図１】
2005033681.tif 000003
【図２】
2005033681.tif 000004
【図３】
2005033681.tif 000005
【図４】
2005033681.tif 000006
【図５】
2005033681.tif 000007
【図６】
2005033681.tif 000008