(57)【要約】【課題】  寄生トランジスタの生成を抑制することのできる構造的及び機能的特性を有し、前述した従来のデバイスに対して影響を及ぼす限定要件及び欠点を克服した、ＩＧＢＴデバイスを有するモノリシックな集積高電圧抵抗構造を提供する。【解決手段】  第２の導電型の半導体層（１９）が積層された、第１の導電型の半導体基板（１６）上に集積され、電圧制御の抵抗構造（１７）とＩＧＢＴデバイス（１８）とを具えるデバイスであって、前記抵抗構造（１７）は、前記半導体層（１９）の一部（２２）を囲み、前記第１の導電型を呈し、実質的にリング状の領域（２１ａ）を少なくとも一つ具える。【選択図】  図３
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【特許請求の範囲】
【請求項１】
第２の導電型の半導体層（１９）が積層された、第１の導電型の半導体基板（１６）上に集積され、電圧制御の抵抗構造（１７）とＩＧＢＴデバイス（１８）とを具えるデバイス（１５）であって、前記抵抗構造（１７）は、前記半導体層（１９）の一部（２２）を囲み、前記第１の導電型を呈し、実質的にリング状の領域（２１ａ）を少なくとも一つ具えることを特徴とする、集積デバイス。
【請求項２】
前記半導体層（１９）の、前記一部（２２）内に前記第１の導電型を呈する、高濃度不純物領域（２３ａ）を有することを特徴とする、請求項１に記載の集積デバイス。
【請求項３】
前記実質的なリング状領域（２１ａ）は、前記ＩＧＢＴトランジスタ（１８）の体内領域を構成することを特徴とする、請求項１に記載の集積デバイス。
【請求項４】
前記抵抗構造（１７）は、前記半導体層（１９）上にマトリックス状に配列された複数の実質的リング状領域（２１ａ）を有することを特徴とする、請求項１に記載の集積デバイス。
【請求項５】
前記第１の導電型はｐ型であることを特徴とする、請求項１に記載の集積デバイス。
【請求項６】
前記第１の導電型はｎ型であることを特徴とする、請求項１に記載の集積デバイス。
【請求項７】
前記抵抗構造（１７）は、前記高濃度不純物領域（２３）と接触した上部出力電極（２６）、及び前記半導体層（１９）の裏面に電気的に結合した下部出力電極（２７）を具えることを特徴とする、請求項２に記載の集積デバイス。
【請求項８】
第１の導電型の半導体基板（１６）上に集積され、抵抗構造（１７）及びＩＧＢＴデバイス（１８）を具えるデバイスの製造方法であって、
前記半導体基板（１６）上に第２の導電型の半導体層（１９）を形成する工程を具え、
前記工程は、前記半導体層（１９）の一部（２２）を囲み、前記第１の導電型を呈する実質的にリング状の領域（２１ａ）を形成する工程と含み、これによって前記抵抗構造（１７）を完成することを特徴とする、集積デバイスの製造方法。
【請求項９】
前記実質的なリング状領域（２１ａ）と同時に、複数の、前記第１の導電型の領域（２１ｂ）を形成する工程を具え、前記ＩＧＢＴトランジスタ（１８）の体内領域を形成することを特徴とする、請求項８に記載の集積デバイスの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＩＧＢＴ（Insulated Gate Bipolar Transistor:集積ゲートバイポーラトランジスター）デバイスを有するモノリシリック集積抵抗構造に関する。より詳細には、第１の伝導型の半導体基板上に第２の伝導型の半導体層が積層された半導体基板上に集積され、電圧制御の抵抗構造とＩＧＢＴデバイスとを具えるデバイスに関する。
【０００２】
また、本発明は、抵抗構造及びＩＧＢＴデバイスを具える第１の伝導型の半導体集積デバイの製造方法であって、前記半導体基板上に第２の伝導型の半導体層を形成する前記半導体集積デバイスの製造方法に関する。
【０００３】
特に、但しこれに限定されるものではないが、本発明は、パワーデバイスを有する半導体基板上に集積された高電圧抵抗に関する。以下においては、図示を簡略化するために、前記デバイスを、前記高電圧抵抗の部分を中心にして説明する。
【背景技術】
【０００４】
良く知られているように、半導体材料基板又はチップ上に集積された高電圧抵抗は、モノリシックな集積パワーデバイス、例えばＶＩパワー技術によって実現されるデバイスの分野において広く用いられている。前記技術に従えば、パワーデバイス系はパワー領域と呼ばれるチップの第１の領域内に集積される。しかしながら、関連した制御デバイス系は、同じチップ内で制御領域と呼ばれ、前記パワー領域から分離され、電気的に絶縁された第２の領域内に集積される。
【０００５】
また、他の例においては、前記制御領域内にバイアス電圧を負荷することが必要となる場合がある。前記バイアス電圧は、前記基板と前記制御領域との間に結合した抵抗を含む分配器を用いることによって得た前記基板のバイアス電圧に由来するものである。しかしながら、前記基板バイアス電圧は、良く知られているように、２ｋＶ程度まで高くなるために、前記抵抗がこのような高電圧に耐えることができるようになるためには、十分に高い抵抗値、一般的には、Ｐ＝ＲＩ２で与えられるパワー消費量を制限するために、数ｋΩから１００ｋΩの間に設定することが必要となる。
【０００６】
関係式Ｐ＝ＲＩ２において、Ｐはパワー消費量を表し、Ｒは抵抗の抵抗値を表し、Ｉは前記抵抗を流れる電流値を表す。
【０００７】
従来において、上述したような高抵抗値の抵抗を製造するには、基板の導電型と相対する導電型の高抵抗ドープ領域を有する半導体基板を集積することによって実施していた。この方法によれば、いくつかの利点を有する一方で、図１に示すように、ＩＧＢＴ型のデバイスを集積するために用いられる半導体基板内に抵抗構造を集積するに際しては、種々の欠点を生じる。
【０００８】
特に、ＩＧＢＴの場合においては、ｐ＋型の第１の領域２及びｎ型の第２の領域３を具える半導体基板１の、前記第２の領域３の上方において、前記第２の領域３と異なる導電型の高抵抗ドープ領域４を集積する。この高抵抗ドープ領域４は平坦な構造を呈しているが、曲折した構造を有することもできる。高抵抗ドープ領域４によって高電圧抵抗５が形成される。
【０００９】
また、最終的に得るデバイス１４は、第２の領域３上に蒸着された絶縁層６を具える。第２の領域３上方には、絶縁層６上に形成された金属層８と電気的な接続を行うための開口部７を形成する。デバイス１４は、さらに半導体基板１の裏面上に基板電極９を形成することによって完成する。
【００１０】
図から明らかなように、高電圧抵抗５はＰＮＰ寄生トランジスタ１０を形成する。この寄生トランジスタ１０においては、エミッタ端子１１及びコレクタ端子１２がそれぞれ第１の領域２及び第２の領域４間に接続されている。一方、ベース端子１３は第２の領域３に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の課題は、寄生トランジスタの生成を抑制することのできる構造的及び機能的特性を有し、前述した従来のデバイスに対して影響を及ぼす限定要件及び欠点を克服した、ＩＧＢＴデバイスを有するモノリシックな集積高電圧抵抗構造を提供することを目的とする。
【００１２】
上述した課題を解決すべく、本発明では、ＩＧＢＴ型のデバイスが集積された半導体層内に抵抗構造を形成する。前記抵抗構造は前記半導体層内に形成され、前記半導体層の導電型と異なる導電型のリング状領域を有する。
【００１３】
この場合、前記リング状領域の側部はＩＧＢＴデバイスの体内部分を形成する。
上述した技術的思想に基づくことにより、前述した技術的課題は、本願の請求項１で規定された特徴部分によって解決することができる。また、本願の請求項８で規定された方法によって解決することができる。
【００１４】
本発明のデバイス及び方法の特徴及び利点は、添付図面に関連する実施例に関する記述から明らかとなる。但し、本発明は前記実施例の内容に限定されるものではない。
【発明を実施するための最良の形態】
【００１５】
以下、本発明のパワーＩＧＢＴデバイスを有するモノリシックな集積抵抗構造について、図面を参照しながら説明する。
【００１６】
図２及び図３において、参照数字１５はデバイスを表しており、例えばｐ＋型の半導体基板１６上に集積されており、抵抗構造１７及び垂直構造のパワーＩＧＢＴトランジスタ１８を具えている。パワーＩＧＢＴトランジスタ１８は一例であって、これに限定されるものではない。
【００１７】
抵抗構造１７は、半導体基板１６上に形成された、例えばｎ型の第１の半導体層１９上に集積されている。第１の半導体層１９は、エピタキシャル層であることが好ましい。
【００１８】
また、好ましくは、ｎ型の第１の半導体層１９及び半導体基板１６間に第２の半導体層２０を形成する。第２の半導体層２０もまた、ｎ＋型のエピタキシャル層から構成することができる。
【００１９】
本発明の抵抗構造１７は、例えばｐ＋型のリング状閉塞領域２１ａを有している。リング状領域２１ａは第１のエピタキシャル層１９の一部２２を囲っており、リング状領域２１ａから横方向において絶縁している。
【００２０】
図２に示すように、複数のリング状領域２１ａを互いに隣接するとともに並列に接続することができ、抵抗構造１７の抵抗値を比較的小さくすることができる。この結果、抵抗構造１７の比較的低い抵抗値に起因して、その耐性を低下させることができる。
【００２１】
好ましい態様においては、抵抗構造１７をマトリックス状に配列する。
【００２２】
また、デバイス１５において、ＩＢＧＴ１８は、バイポーラトランジスタを駆動する垂直型ＭＯＳトランジスタから構成することが好ましい。
【００２３】
前記バイポーラトランジスタの導電性電極は、半導体基板１６と、第１のエピタキシャル層１９内に形成された、前記バイポーラトランジスタの体内領域を構成する例えばｐ型の領域２１ｂとから形成することができる。この場合、駆動端子はエピタキシャル層１９自体から形成する。
【００２４】
垂直型ＭＯＳトランジスタは体内領域２１ｂを含み、体内領域２１ｂには、例えばｎ型のソース領域２３が集積されている。
【００２５】
ＩＧＢＴトランジスタ１８は、第１の半導体層１９から絶縁層２５によって絶縁されたゲート領域２４を含み、これによって完成する。ソース領域２３が集積されたリング状領域２１ａの側部は、前記ＩＧＢＴトランジスタの体内領域２１ｂを構成することが好ましい。
【００２６】
抵抗構造１７は、第１の半導体層１９の一部２２に接触した上部電極２６を有する。この上部電極２６は、半導体基板１６の裏面側に形成された第１の半導体層１９とともにリング状領域２１ａから絶縁されている。
【００２７】
下部電極２７は、ＩＧＢＴデバイス１８の第１の出力電極を構成する。また、ソース領域２３と接触し、絶縁層２５によってゲート領域２４から絶縁された追加の電極２８は、ＩＧＢＴデバイス１８の第２の出力電極を構成する。
【００２８】
次に、本発明の、抵抗構造１５及びパワートランジスタ１８を具える集積デバイス１５の製造方法について説明する。ｐ＋型の不純物が高濃度にドープされた単結晶シリコン半導体基板上に、集積デバイス１５の許容範囲限度に応じて選択された厚さ及び不純物濃度を有する第１のエピタキシャル層１９を形成する。第１のエピタキシャル層１９内の前記不純物濃度は、例えば１０１３−１０１４原子／ｃｍ３の範囲内に設定する。一方、第１のエピタキシャル層１９の厚さは５０−９０μｍの範囲内に設定する。
【００２９】
次いで、好ましくは、より高濃度の不純物を含む第２のエピタキシャル層２０を第１のエピタキシャル層１９及び半導体基板１６間に形成する。
【００３０】
第１のエピタキシャル層１９上には、複数のｐ＋型領域２１がイオン注入及び拡散の工程を経て形成される。この際、リング状の第１の領域２１ａが、第１のエピタキシャル層１９の一部２２を囲むようにして形成される。
【００３１】
本発明では、第１の領域２１ａ及び領域２２によって抵抗構造１７が形成される。
【００３２】
また、エピタキシャル層１９上には、複数の領域２１ｂが形成される。領域２１ｂは互いに連結し、ＩＧＢＴトランジスタ１８の体内領域を形成している。
【００３３】
実際、図示されたＩＧＢＴトランジスタ１８では、セルがメッシュ状に互いに連結するようにして構成されている。但し、ＩＧＢＴトランジスタ１８の構成は、このように図示されたものに限定されるものではない。
【００３４】
本発明では、抵抗構造１７に加えてＩＧＢＴデバイス１８を有することを禁じるものではない。ＩＧＢＴデバイス１８は、蒸着、フォトリソグラフィ、及び拡散の工程を経、体内領域２１ｂ内にｎ＋型のソース領域２３を形成することによって完成する。
【００３５】
好ましくは、領域２２内にｎ＋型の領域２３を形成し、領域２２内にｐ＋リングを含ませるようにして、抵抗構造１７の領域２２の低抵抗に起因した表面接触部分を形成する。
【００３６】
デバイス１５の表面全体に絶縁層２４を形成した後、この絶縁層２４内にＩＧＢＴトランジスタ１８のゲート電極２４を形成する。
【００３７】
ソース領域２３及び領域２２に相当する位置に開口部を形成した後、蒸着及びフォトリソグラフィの工程を通じて、抵抗構造１７の上部電極２６及びＩＧＢＴトランジスタ１８の出力電極２８を形成する。
【００３８】
次いで、デバイス１５の裏面側に、抵抗構造１７の下部電極及びＩＧＢＴトランジスタ１８の出力電極としての電極２７を形成し、これによってデバイス１５が完成する。
【００３９】
本発明の抵抗構造１７は、全体として垂直型の構造及び電流流れを呈するとともに、リング状領域２１ａで囲まれる半導体材料部分の体積で決定される抵抗値を有するようになる。また、リング状領域２１ａの深さで決定される電気的性質を呈するようになる。この場合、抵抗構造１７の抵抗値は、領域２２及びリング状領域２１ａに負荷される電圧に依存し、したがって、得られた抵抗構造１７は電圧制御の抵抗構造のように機能する。リング状領域２１ａの一部をＩＧＢＴトランジスタ１８の体内領域として用いた本例では、リング状領域２１ａの電圧は一定のまま保持され、領域２２に負荷された電圧は変化する。このように、抵抗構造１７とＩＧＢＴトランジスタ１８とを集積させることによって、ＩＧＢＴトランジスタ１８自体のバイアスが変化しないようにすることができる。一方、領域２２に対して０Ｖ以外の電圧を負荷することにより、抵抗構造１７の抵抗値を異なるようにすることができる。
【００４０】
図４は、領域２２に負荷する電圧を変化させた場合の、抵抗構造１７の抵抗値の変化を示すグラフである。
【００４１】
結論として、本発明のデバイス１５は、使用するシリコン領域に関して最小占有領域の抵抗構造を有し、ＩＧＢＴ構造の全体的な配列自由度を保持するとともに、電気的特性を劣化させるべくパラサイト効果を有しない。
【図面の簡単な説明】
【００４２】
【図１】従来の抵抗構造が集積された半導体基板の一部を概略的に示す断面図である。
【図２】本発明の抵抗構造が集積された半導体基板の一部を概略的に示すプラント断面図である。
【図３】本発明の抵抗構造が集積された図２に示す半導体基板部分の、Ｉ−Ｉ線に沿って切った場合の断面図である。
【図４】本発明の抵抗構造に負荷されるバイアス電圧が変化した時の、前記抵抗構造における電流−電圧曲線である。
【符号の説明】
【００４３】
１  半導体基板
２  （ｐ＋型の）第１の領域
３  （ｎ型の）第２の領域
４  高抵抗ドープ領域
５  高電圧抵抗
６  絶縁層
７  開口部
８  金属層
９  基板電極
１０  （ｐｎｐ）寄生トランジスタ
１１  エミッタ端子
１２  コレクタ端子
１３  ベース端子
１４  デバイス
１５  デバイス
１６  半導体基板
１７  抵抗構造
１８  パワーＩＧＢＴトランジスタ
１９  第１の半導体層
２０  第２の半導体層
２３  ソース領域
２４  ゲート領域
２５  絶縁層
２６  上部電極
２７  電極
２８  出力電極
【図１】
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【図２】
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【図３】
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【図４】
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