(57)【要約】【課題】隣接する容量素子間に発生する電界によるデータの破壊を防ぐことにより、メモリセルの誤動作を防止し、信頼性の高い半導体記憶装置およびその製造方法を提供する。【解決手段】第一の絶縁膜５７の上に形成された下部電極５９と、第一の絶縁膜５７と下部電極５９とを覆うように形成された容量絶縁膜６０と、容量絶縁膜６０を覆うように形成された上部電極６１とからなる容量素子６２において、下部電極５９と下部電極５９との間の第一の絶縁膜５７の上にある容量絶縁膜６０の一部を除去することによって、下部電極５９と接しないようにスリット６３を形成する。さらに、スリット６３の中を埋め込むように上部電極６１を形成することにより、隣り合う容量素子６２と容量素子６２との間に発生する電界を遮るシールドを設けるようにする。【選択図】図６
2005033103.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上に形成された第一の絶縁膜に形成された複数の下部電極と、
前記複数の下部電極と前記第一の絶縁膜とを覆うように形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを備えた複数の容量素子を有する半導体記憶装置において、
前記複数の容量素子はセルプレート線に接続されており、
前記セルプレート線方向に沿った前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所が切断されていることを特徴とする半導体記憶装置。
【請求項２】
半導体基板と、
前記半導体基板の上に形成された第一の絶縁膜に形成された複数の下部電極と、
前記複数の下部電極の間に形成された第二の絶縁膜と、
前記第二の絶縁膜と前記複数の下部電極との上に形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを備えた複数の容量素子を有する半導体記憶装置において
前記複数の容量素子はセルプレート線に接続されており、
前記セルプレート線方向に沿った前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所が切断されていることを特徴とする半導体記憶装置。
【請求項３】
前記容量絶縁膜が切断されている部分にシールドを備えた請求項１または請求項２記載の半導体記憶装置。
【請求項４】
半導体基板と、
前記半導体基板の上に形成された第一の絶縁膜と、
前記第一の絶縁膜の上に形成された複数の下部電極と、
前記複数の下部電極と前記第一の絶縁膜とを覆うように形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを備え、
前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所が切断されており、
前記容量絶縁膜が切断されている部分にシールドを有する半導体記憶装置。
【請求項５】
半導体基板と、
前記半導体基板の上に形成された第一の絶縁膜と、
前記第一の絶縁膜の上に形成された複数の下部電極と、
前記複数の下部電極の間に形成された第二の絶縁膜と、
前記第二の絶縁膜と前記複数の下部電極との上に形成された容量絶縁膜と、
前記容量絶縁膜の上に形成された上部電極とを備え、
前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所が切断されており、
前記容量絶縁膜が切断されている部分にシールドを有する半導体記憶装置。
【請求項６】
前記シールドは前記容量絶縁膜よりも誘電率の低い絶縁膜からなる請求項３から請求項５のいずれかひとつに記載の半導体記憶装置。
【請求項７】
前記シールドは導電性材料からなる請求項３から請求項５のいずれかひとつに記載の半導体記憶装置。
【請求項８】
前記シールドは固定電位である請求項７記載の半導体記憶装置。
【請求項９】
前記シールドは接地電位である請求項７記載の半導体記憶装置。
【請求項１０】
前記シールドは前記上部電極である請求項７記載の半導体記憶装置。
【請求項１１】
前記シールドは前記上部電極と接していない請求項７から請求項９のいずれかひとつに記載の半導体記憶装置。
【請求項１２】
前記シールドは電界を遮断する、もしくは弱くすることを特徴とする請求項３から請求項１１のいずれかひとつに記載の半導体記憶装置。
【請求項１３】
前記下部電極と前記下部電極との間に前記シールドを覆うように形成された第三の絶縁膜を有し、
前記第三の絶縁膜は前記容量絶縁膜より誘電率の低い絶縁膜からなり、
前記上部電極は前記第三の絶縁膜の上面と前記容量絶縁膜の上面とに接して形成されている請求項３から請求項９のいずれかひとつに記載の半導体記憶装置。
【請求項１４】
前記容量絶縁膜が切断されている部分はスリットである請求項１から請求項１３のいずれかひとつに記載の半導体記憶装置。
【請求項１５】
前記下部電極から前記スリットまでの距離は前記容量絶縁膜の膜厚よりも厚い請求項１４記載の半導体記憶装置。
【請求項１６】
前記スリットは前記下部電極と接していない請求項１４または請求項１５記載の半導体記憶装置。
【請求項１７】
前記スリットはエッチングによって形成された請求項１４から請求項１６のいずれかひとつに記載の半導体記憶装置。
【請求項１８】
前記スリットの長辺は前記下部電極の幅と等しい請求項１４から請求項１７のいずれかひとつに記載の半導体記憶装置。
【請求項１９】
前記スリットは全ての前記下部電極間に形成された請求項１４から請求項１８のいずれかひとつに記載の半導体記憶装置。
【請求項２０】
前記下部電極と前記下部電極との間の距離は０ｎｍより大きく３００ｎｍ以下である請求項１から請求項１９のいずれかひとつに記載の半導体記憶装置。
【請求項２１】
前記下部電極と前記下部電極との間の距離は、複数ある前記下部電極と前記下部電極との間のうち最も短い距離である請求項１から請求項２０記載の半導体記憶装置。
【請求項２２】
前記セルプレート線は前記上部電極と電気的に接続されている請求項１または請求項２記載の半導体記憶装置。
【請求項２３】
前記セルプレート線は前記上部電極である請求項２２記載の半導体記憶装置。
【請求項２４】
前記半導体基板に形成された拡散層と、
前記拡散層と前記下部電極とを電気的に接続するプラグとを備えた請求項１から請求項２３のいずれかひとつに記載の半導体記憶装置。
【請求項２５】
前記容量絶縁膜は強誘電体材料または高誘電体材料からなる請求項１から請求項２４のいずれかひとつに記載の半導体記憶装置。
【請求項２６】
前記容量絶縁膜はＳｒＢｉ2（ＴａｘＮｂ１−ｘ）2Ｏ9、Ｐｂ（ＺｒｘＴｉ１−ｘ）Ｏ3、（ＢａｘＳｒ１−ｘ）ＴｉＯ3、（ＢｉｘＬａ１−ｘ）4Ｔｉ3Ｏ12、Ｔａ2Ｏ5（０≦ｘ≦１）のうちいずれかひとつからなる請求項１から請求項２５のいずれかひとつに記載の半導体記憶装置。
【請求項２７】
半導体基板の上に第一の絶縁膜を形成する工程（ａ）と、
前記第一の絶縁膜の上に複数の下部電極を形成する工程（ｂ）と、
前記第一の絶縁膜と前記複数の下部電極とを覆うように容量絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜の上に上部電極を形成する工程（ｄ）と、
前記上部電極と接続するセルプレート線を形成する工程（ｅ）とを有し、
前記工程（ｃ）の後に、前記セルプレート線方向に沿った前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所を切断する工程（ｆ）を含む半導体記憶装置の製造方法。
【請求項２８】
半導体基板の上に第一の絶縁膜を形成する工程（ａ）と、
前記第一の絶縁膜の上に複数の下部電極を形成する工程（ｂ）と、
前記複数の下部電極の間に第二の絶縁膜を形成する工程（ｇ）と、
前記複数の下部電極と前記第二の絶縁膜との上に容量絶縁膜を形成する工程（ｈ）と、
前記容量絶縁膜の上に上部電極を形成する工程（ｄ）と、
前記上部電極と接続するセルプレート線を形成する工程（ｅ）とを有し、
前記工程（ｈ）の後に、前記セルプレート線方向に沿った前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所を切断する工程（ｆ）を含む半導体記憶装置の製造方法。
【請求項２９】
前記工程（ｆ）の後に、
前記容量絶縁膜が切断された部分にシールドを形成する工程（ｉ）を有する請求項２７または請求項２８記載の半導体記憶装置の製造方法。
【請求項３０】
前記工程（ｉ）の後で、前記工程（ｄ）の前に、
前記下部電極と前記下部電極との間に前記シールドを覆うように第三の絶縁膜を形成する工程を有する請求項２９記載の半導体記憶装置の製造方法。
【請求項３１】
前記工程（ｄ）は、
前記容量絶縁膜と前記容量絶縁膜が切断された部分とを覆うように形成する工程を含む請求項２７または請求項２８記載の半導体記憶装置の製造方法。
【請求項３２】
半導体基板の上に第一の絶縁膜を形成する工程（ａ）と、
前記第一の絶縁膜の上に複数の下部電極を形成する工程（ｂ）と、
前記第一の絶縁膜と前記複数の下部電極とを覆うように容量絶縁膜を形成する工程（ｃ）と、
前記容量絶縁膜を覆うように上部電極を形成する工程（ｊ）と、
前記上部電極と接続するセルプレート線を形成する工程（ｅ）とを有し、
前記工程（ｊ）の後に、前記セルプレート線方向に沿った前記下部電極と前記下部電極との間の前記容量絶縁膜と前記上部電極との少なくとも一箇所を切断する工程（ｋ）を含む半導体記憶装置の製造方法。
【請求項３３】
前記工程（ｆ）と前記工程（ｋ）とは、
スリットを形成する工程（ｌ）である請求項２７から請求項３２のいずれかひとつに記載の半導体記憶装置の製造方法。
【請求項３４】
前記工程（ｌ）は、
前記下部電極から前記スリットまでの距離が前記容量絶縁膜の膜厚よりも厚い距離だけ離れた位置の前記容量絶縁膜をエッチングによって除去する工程を有する請求項３３記載の半導体記憶装置の製造方法。
【請求項３５】
前記工程（ｄ）と前記工程（ｊ）とは、
前記セルプレート線を形成する工程である請求項２７から請求項３４のいずれかひとつに記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜または高誘電体膜からなる容量絶縁膜を用いた容量素子を備えた半導体記憶装置およびその製造方法に関するものである。
【背景技術】
【０００２】
強誘電体材料を容量素子の容量絶縁膜として用い、ヒステリシス特性を利用した従来の半導体記憶装置について図面を参照して説明する。図１は、強誘電体材料を容量絶縁膜として用いた従来の半導体記憶装置のメモリセルの図である。メモリセル１は、図１に示すように、半導体基板１０に形成されたトランジスタを構成するソース／ドレイン領域１１およびゲート電極１２と、一方のソース／ドレイン領域１１ａと他方のソース／ドレイン領域１１ｂとを分離する素子分離層１３と、半導体基板１０の上に形成された層間絶縁膜１４と、ソース／ドレイン領域１１ａ、１１ｂと電気的に接続するように層間絶縁膜１４に形成されたコンタクトプラグ１５と、層間絶縁膜１４の上にコンタクトプラグ１５と電気的に接続するように形成された下部電極１６と、下部電極１６と層間絶縁膜１４とを覆うように形成された強誘電体材料からなる容量絶縁膜１７と、容量絶縁膜１７を覆うように形成された上部電極１８とで構成されている（例えば、特許文献１参照）。ここで、容量素子１９は、下部電極１６と、容量絶縁膜１７と、上部電極１８とで構成されている。下部電極１６はビット線（図示せず）を介して、容量素子１９が保持している記憶情報を判定するために容量素子１９の分極量を検出／増幅するセンスアンプ（図示せず）と接続されている。上部電極１８はメモリセル１ごとに電圧の印加が可能なセルプレート線（図示せず）と接続されている。トランジスタのゲート電極１２はワード線（図示せず）と接続されており、ワード線（図示せず）を用いて、トランジスタのＯＮ／ＯＦＦを制御する。
【０００３】
上記容量素子１９を用いた半導体記憶装置における動作原理について図面を参照して説明する。図２は半導体記憶装置のデータ書き込み時の印加電界を示す図である。図３は図２における容量素子の分極状態を示す図である。図１と同一構成要素は同符号を付して説明を省略する。
【０００４】
図２に示す容量素子１９Ａと容量素子１９Ｂとからなる半導体記憶装置において、図３（ａ）、（ｃ）に示すように、容量素子１９Ａが分極量ＰAを保持し、容量素子１９Ｂが分極量ＰBを保持した状態において、容量素子１９Ａにデータを書き込み、容量素子１９Ｂにデータを書き込まない場合について説明する。
【０００５】
メモリセル１Ａにおいて、ワード線を介してゲート電極１２に電圧を印加してトランジスタをオンにする。また、ビット線に電圧Ｖ（Ｖ）を、セルプレート線に電圧０（Ｖ）を印加する。つまり、図２において、上部電極１８に電圧０（Ｖ）を、下部電極１６Ａに電圧Ｖ（Ｖ）を印加することにより、容量素子１９Ａへの印加電圧はＶ（Ｖ）となる。これにより、図３（ａ）に示すように、電界Ｅが容量素子１９Ａの上部電極１８と下部電極１６Ａとの間に発生し、容量素子１９Ａの分極量はＰAからＱAに変化する。その後、下部電極１６Ａの電圧を０（Ｖ）に戻し、容量素子１９Ａの印加電圧をＶ（Ｖ）から０（Ｖ）に変化させると、容量素子１９Ａの電界Ｅはゼロとなり、図３（ｂ）に示すように、容量素子１９Ａの分極量はＱAからＲAに変化する。このように、容量素子１９Ａの分極量がＰAからＲAに変化することにより、データが容量素子１９Ａに書き込まれる。
【０００６】
一方、メモリセル１Ｂにデータを新たに書き込まない場合、セルプレート線およびビット線の電圧は０（Ｖ）である。このとき、容量素子１９Ｂの分極量ＰBは変化しない。
【特許文献１】特許第３３２２０３１号公報（第４−５頁、第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところが、上述したような場合、容量素子１９Ａと容量素子１９Ｂとの容量絶縁膜１７は、下部電極１６Ａと下部電極１６Ｂとの間において繋がっているため、容量素子１９Ａと容量素子１９Ｂとの間の距離が接近する場合には、容量素子１９Ａに発生した電界Ｅが原因で、実際は容量素子１９Ｂにデータが誤って書き込まれる。このような現象が起こるメカニズムについて以下に説明する。
【０００８】
図４は容量素子１９Ａに発生した電界が容量素子１９Ｂに影響を与え、誤って書き込みが起こるメカニズムの模式図である。容量素子１９Ａに電圧を印加する前の分極状態は、図４（ａ）に示すようになる。このような状態において、容量素子１９Ａに電圧Ｖ（Ｖ）を印加すると、電界Ｅが容量素子１９Ａに発生する。このとき、図４（ｂ）に示すように、容量素子１９Ａの分極方向は下部電極１６Ａから上部電極１８に向かう方向に変化する。つまり、図３（ａ）に示すように、容量素子１９Ａの分極量はＰAからＱAに変化する。この時、下部電極１６Ａと下部電極１６Ｂとの間にも容量絶縁膜１７を介して電界が発生する。下部電極１６Ａと下部電極１６Ｂとの間の距離が近い場合には、この電界により下部電極１６Ａと下部電極１６Ｂとの間の容量絶縁膜１７の分極方向が変化する。したがって、図４（ｂ）に示すように、容量素子１９Ｂの領域Ｄにおける分極の方向は、上部電極１８から下部電極１６Ｂに向かう方向に変化する。つまり、図３（ｃ）に示すように、容量素子１９Ｂの分極量は、領域Ｄにおける分極量の分だけ変化し、ＰBからＱBに変化する。
【０００９】
その後、容量素子１９Ａの印加電圧を０（Ｖ）とすると、容量素子１９Ｂに発生していた電界Ｅ'はゼロとなり、図３（ｄ）に示すように、容量素子１９Ｂの分極量はＱBから分極量ＲBへ減少する。このように、本来、容量素子１９Ｂは分極量ＰBを保持していなければいけないにも関わらず、容量素子１９Ａにデータの書き込みを行ったために、容量素子１９Ｂの分極量がＰBからＲBへ減少する。そのため、容量素子１９Ｂのデータを読み出すとき、容量素子１９Ｂのデータを正確に読み出すことができなくなり、メモリセル１Ｂに誤動作が生じる。
【００１０】
このように、下部電極を覆うように形成された容量絶縁膜が、下部電極と下部電極との間で繋がっている半導体記憶装置において、隣接する容量素子間の距離が接近する場合には、一方の容量素子に発生した電界により、他方の容量素子のデータの一部が破壊され、メモリセルの誤動作が生じるという問題があった。
【００１１】
本発明は従来の上記問題に鑑みて、下部電極と下部電極との間の容量絶縁膜の少なくとも一箇所を切断することにより、メモリセルの誤動作を防ぎつつ、信頼性の高い半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために本発明は、セルプレート線方向に沿った下部電極と下部電極との間の容量絶縁膜の少なくとも一箇所を切断することに特徴を有する。したがって、下部電極と下部電極との間の一部の第一の絶縁膜は容量絶縁膜に覆われていない。そのため、下部電極と容量絶縁膜と上部電極とからなる一方の容量素子に発生する電界は、下部電極間にある容量絶縁膜を介して他方の容量素子に伝播しない。その結果、一方の容量素子に発生する電界によって他方の容量素子の保持する分極量は変化しない。
【００１３】
また上記の課題を解決するために本発明は、複数の下部電極間に下部電極の上面とほぼ同じ高さになるように形成された第二の絶縁膜と、複数の下部電極と第二の絶縁膜との上に形成された容量絶縁膜とを備え、下部電極と下部電極との間の容量絶縁膜の少なくとも一箇所を切断することに特徴がある。したがって、下部電極と下部電極との間の一部の第二の絶縁膜が容量絶縁膜に覆われていないため、一方の容量素子に発生する電界は、下部電極間にある容量絶縁膜を介して他方の容量素子に伝播しない。そのため、一方の容量素子に発生する電界によって他方の容量素子の保持する分極量は変化しない。また、下部電極の上面と第二の絶縁膜の上面とがほぼ同じ高さに形成されているため、容量絶縁膜は平坦な下地上に形成することができ、その結果、膜厚のばらつきを抑制することができる。
【００１４】
また、容量絶縁膜が切断されている部分にシールドを設ける。このシールドを設けることにより、下部電極と下部電極との間において発生する電界を弱めたり、電界を遮ったりすることができる。つまり、一方の容量素子に発生する電界によって他方の容量素子の保持する分極量は変化しない。
【００１５】
また、シールドは容量絶縁膜よりも誘電率の低い絶縁膜からなる。したがって、容量絶縁膜よりも誘電率の低い絶縁膜からなるシールドの持つ寄生容量は容量絶縁膜の持つ寄生容量よりも小さいことから、一方の容量素子の下部電極と他方の容量素子の下部電極との間に発生した電界はシールドに集中するため、他方の容量素子に印加される電界は弱くなる。そのため、他方の容量素子の保持する分極量は変化しない。
【００１６】
また、導電性材料からなるシールドは接地電位か、固定電位である。つまり、容量絶縁膜が切断されている部分に埋め込まれたシールドの電位を固定する。したがって、一方の容量素子に電圧を印加し、一方の容量素子の下部電極と他方の容量素子の下部電極との間に電位差が生じたとき、シールドと他方の容量素子の下部電極との間に電界は発生しない。したがって、他方の容量素子の保持する分極量は変化しない。
【００１７】
また、下部電極の上に形成された容量絶縁膜の上面とほぼ同じ高さになるように、下部電極と下部電極との間を埋めるように形成された第三の絶縁膜を備え、第三の絶縁膜は容量絶縁膜より誘電率の低い絶縁膜とし、第三の絶縁膜の上面と容量絶縁膜の上面とに接して形成された上部電極を設ける。これにより、下部電極の上に形成された容量絶縁膜の上面と第三の絶縁膜の上面とがほぼ同じ高さとなり、上部電極を平坦な容量絶縁膜と第三の絶縁膜との上に形成することができる。したがって、断線が生じないようにすることができる。また、第三の絶縁膜の持つ寄生容量は容量絶縁膜の持つ寄生容量よりも小さいことから、一方の容量素子の下部電極と他方の容量素子の下部電極との間に発生した電界は第三の絶縁膜に集中するため、他方の容量素子に印加される電界は弱くなる。
【００１８】
また、シールドと上部電極とを一体とした構成とする。これにより、上部電極とは別にシールドを設ける必要がなく、半導体記憶装置の製造工程を減らすことができる。
【００１９】
また、容量絶縁膜が切断されている部分をスリットとし、スリットは下部電極と接しないように、下部電極の周縁部から容量絶縁膜の膜厚よりも厚い距離だけ離れた位置に設ける。さらに、スリットはエッチングによって容量絶縁膜に設ける。したがって、エッチングにより結晶性が乱れ、絶縁性が低下したスリット部分の容量絶縁膜は容量素子の記憶容量に寄与する領域に含まれない。そのため、容量絶縁膜の絶縁性が低下することにより発生するリーク電流を防ぐことができる。
【００２０】
また、スリットの長辺は下部電極の幅とほぼ等しくする。したがって、下部電極と下部電極との最短距離の部分にスリットが形成され、下部電極と下部電極との間にある容量絶縁膜は切断される。そのため、一方の容量素子に発生する電界は、下部電極間にある容量絶縁膜を介して他方の容量素子に伝播しない。また、一方の容量素子に発生する電界を遮ることができる。
【００２１】
また、全ての下部電極間にスリットを設ける。したがって、下部電極と下部電極との間にある容量絶縁膜は切断される。全ての下部電極と下部電極との間にスリットを設けることにより、全ての容量素子に対して、隣り合う容量素子に発生する電界を遮断する、もしくは弱くすることができる。
【００２２】
また、下部電極と下部電極との間の距離は０ｎｍより大きく３００ｎｍ以下である。したがって、隣接する容量素子間での電界の影響が顕著化する下部電極と下部電極との間の距離が３００ｎｍ以下において、容量素子の誤動作を確実に防止することができる。
【００２３】
また、下部電極と下部電極との間の距離は、複数ある下部電極と下部電極との間のうち、最も短い距離とする。したがって、少なくとも下部電極と下部電極との間の距離が最も短い距離を有する下部電極間において、隣り合う容量素子に発生する電界を遮断する、もしくは弱くすることができる。
【００２４】
また上記の課題を解決するために本発明は、容量絶縁膜と容量絶縁膜に覆われてない部分とを覆うように上部電極を形成する工程を有することに特徴がある。したがって、容量絶縁膜が切断されている部分を埋め込むように上部電極が形成されるため、電界を遮る、もしくは弱くするシールドと上部電極とを一度に形成することができる。
【００２５】
また上記の課題を解決するために本発明は、複数の下部電極の間に第二の絶縁膜を形成する工程を有することに特徴がある。したがって、下部電極の上面と第二の絶縁膜の上面とがほぼ同じ高さに形成されるため、容量絶縁膜は平坦な下地上に形成することができ、その結果、膜厚のばらつきと抑制することができる。
【００２６】
また上記の課題を解決するために本発明は、複数の下部電極を覆うように容量絶縁膜を形成した後に、容量絶縁膜を覆うように上部電極を形成し、さらにその後に下部電極と下部電極との間の容量絶縁膜と上部電極とを切断する工程を有することに特徴がある。したがって、一つのマスクパターンを用いて、容量絶縁膜と上部電極とをエッチングによって一度に除去することができる。
【００２７】
また上記の課題を解決するために本発明は、スリットを形成する際に、スリット領域のみをエッチングする工程を有することに特徴がある。したがって、被エッチング領域が、広面径巾と狭面径巾とが混在することがないので、マイクロローティング効果によるエッチングレートのばらつきを抑制できる。そのため、スリットの形状のばらつきを抑制することができる。
【００２８】
また上記の課題を解決するために本発明は、下部電極と下部電極との間を埋めるように第三の絶縁膜を形成する工程を有することに特徴がある。したがって、下部電極の上に形成された容量絶縁膜の上面と第三の絶縁膜の上面とがほぼ同じ高さに形成されるため、上部電極を平坦な下地上に形成することができる。
【発明の効果】
【００２９】
以上のように本発明によると、下部電極と下部電極との間の容量絶縁膜が切断され、その切断部にスリットが形成されていることにより、隣接する容量素子間で生じる電圧に起因した容量素子のデータの破壊とメモリセルの誤動作とを防ぎつつ、信頼性の高い半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００３１】
（実施の形態１）
本発明の実施の形態１における半導体記憶装置およびその製造方法について図面を参照して説明する。図５は実施の形態１におけるメモリセルアレイを構成する複数のメモリセルの平面要部図である。図６は図５のＸ−Ｘ’線方向における半導体記憶装置の要部断面図である。図７は図６に係る半導体記憶装置の製造方法の工程断面図である。
【００３２】
まず、シリコンからなる半導体基板５０の表面部に素子分離層５６を選択的に形成する。次に、半導体基板５０に対して垂直な方向にゲート絶縁膜５４を介してゲート電極５２を形成する。半導体基板５０に対して垂直な方向を以下、上または上方という。ゲート電極５２をマスクとして半導体基板５０に低濃度の不純物注入をし、エクステンション領域（符号なし）を形成する。次に、ゲート電極５２およびゲート絶縁膜５４の側面上にサイドウォール絶縁膜５５を形成する。続いて、ゲート電極５２とサイドウォール絶縁膜５５とをマスクとして半導体基板５０に高濃度の不純物注入を行い、ゲート電極５２の両側方領域に不純物拡散層であるソース／ドレイン領域５３を形成する。これにより、図７（ａ）に示すように、素子分離層５６によって互いに絶縁された複数のトランジスタ５１が半導体基板５０上に形成される。本明細書中では、ＬＤＤ構造を前提として説明したが、他の構造でもかまわない。
【００３３】
次に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、酸化シリコン（ＳｉＯ2）を複数のトランジスタ５１が形成された半導体基板５０上の全面に亘って堆積する。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：化学機械的研磨）法により、堆積した酸化シリコンの上面を平坦化する。これにより、膜厚５００ｎｍ以上７００ｎｍ以下の層間絶縁膜である第一の絶縁膜５７が半導体基板５０上に形成される。
【００３４】
次に、第一の絶縁膜５７の表面全面にフォトレジストを塗布する。そして、リソグラフィ法により、各トランジスタ５１の一方のソース／ドレイン領域５３の上方のフォトレジストにホールを形成する。このホール形状のレジストパターンをマスクとして、第一の絶縁膜５７にドライエッチングを施す。その後、レジストパターンを除去する。これにより、コンタクトホールが一方のソース／ドレイン領域５３の上方に形成される。
【００３５】
次に、ＣＶＤ法により、ポリシリコンからなる導電性材料をコンタクトホールを埋め込むように第一の絶縁膜５７の表面全体に亘って堆積する。続いて、ＣＭＰ法により、第一の絶縁膜５７の上面が露出するまで導電性材料を除去する。その結果、一方のソース／ドレイン領域５３上にコンタクトプラグ５８が形成される。このコンタクトプラグ５８の上面と第一の絶縁膜５７の上面とは、ほぼ同じ高さとなるように平坦化されている。ここで、高さとは、半導体基板５０を基準として、半導体基板５０に対して垂直な方向のことである。
【００３６】
次に、スパッタリング法により、複数のコンタクトプラグ５８の上面と第一の絶縁膜５７の上面とに、窒化チタンアルミニウム（ＴｉＡｌＮ）を堆積し、膜厚４０ｎｍ以上１００ｎｍ以下の窒化チタンアルミニウム膜を形成する。続いて、スパッタリング法により、窒化チタンアルミニウム膜の上にイリジウム（Ｉｒ）を堆積し、膜厚５０ｎｍ以上１００ｎｍ以下のイリジウム膜を形成する。続いて、スパッタリング法により、イリジウム膜の上に二酸化イリジウム（ＩｒＯ2）を堆積し、膜厚５０ｎｍ以上１００ｎｍ以下の二酸化イリジウム膜を形成する。これにより、複数のコンタクトプラグ５８の上面と第一の絶縁膜５７の上面とに、窒化チタンアルミニウム膜とイリジウム膜と二酸化イリジウム膜とからなる導電性バリア層が形成される。
【００３７】
窒化チタンアルミニウム膜は、導電性バリア層を形成した後の工程において発生する酸素や水素の拡散を防ぐことができる。また、イリジウム膜と二酸化イリジウム膜は、導電性バリア層を形成した後の工程において発生する酸素の拡散を防ぐことができる。これにより、導電性バリア層はコンタクトプラグ５８への酸素や水素の拡散を防ぐことができる。また、コンタクトプラグ５８のコンタクト抵抗の上昇や、容量絶縁膜６０の水素による還元を防止することができる。
【００３８】
続いて、スパッタリング法により、白金（Ｐｔ）を導電性バリア層の上面全体に亘って堆積する。これにより、膜厚５０ｎｍ以上１００ｎｍ以下の白金層が形成される。ここで、白金層は導電層である。このようにして、導電性バリア層の上に導電層が形成される。その後、コンタクトプラグ５８の上方の導電層の表面にレジストパターンを形成する。このレジストパターンをマスクとして、導電層と導電性バリア層にドライエッチングを施す。その後、レジストパターンを除去する。これにより、コンタクトプラグ５８の上方に導電層と導電性バリア層とからなる積層構造の下部電極５９が形成される。つまり、下部電極５９がコンタクトプラグ５８を介して一方のソース／ドレイン領域５３と電気的に接続されるように形成される。また、図５に示すように、セルプレート線方向であるＸ−Ｘ’線方向に沿って、複数の下部電極５９が等間隔に形成される。さらに、図７（ａ）に示すように、断面図において下部電極５９は四角形の形状をしている。なお、図７（ａ）に示すように、下部電極５９Ａを第一の下部電極とし、下部電極５９Ｂを第二の下部電極とする。
【００３９】
次に、ＭＯＣＶＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：有機金属化学気相堆積）法により、下部電極５９の上面および側面と第一の絶縁膜５７の上面とを覆うように、金属酸化物で強誘電体材料であるビスマス層状ぺロブスカイト構造をもつタンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ2（ＴａxＮｂ1-x）2Ｏ9）（以下、ＳＢＴＮという）（ただし、ｘは０≦ｘ≦１）を堆積する。これにより、図７（ｂ）に示すように、膜厚５０ｎｍ以上２５０ｎｍ以下のＳＢＴＮ膜が形成される。このＳＢＴＮ膜が下部電極５９と第一の絶縁膜５７とを覆うように形成された容量絶縁膜６０である。このようにＭＯＣＶＤ法を用いると、下部電極５９と第一の絶縁膜５７との段差部における被覆率に優れた容量絶縁膜６０を形成することができる。
【００４０】
続いて、本発明における半導体記憶装置の特徴的な構成について以下に詳しく説明する。
【００４１】
次に、下部電極５９Ａと下部電極５９Ｂとの間の第一の絶縁膜５７の上に形成された容量絶縁膜６０に、下部電極５９の周縁部ａから容量絶縁膜６０の膜厚よりも厚い距離だけ離れた位置に開口部を有するレジストパターンを容量絶縁膜６０の上面に形成する。ここで、本実施例においては、下部電極５９の形状が四角形であるため、下部電極５９の側面が周縁部ａである。このレジストパターンをマスクとして、ドライエッチングにより、第一の絶縁膜５７の上面が露出するまで容量絶縁膜６０を除去する。ここで、エッチングガスは、フッ素（Ｆ）を含むガスを用いる。その後、レジストパターンを除去する。このようにして、図７（ｃ）に示すように、下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０を切断する。これにより、容量絶縁膜６０に覆われていない部分が下部電極５９Ａと下部電極５９Ｂとの間に形成される。この容量絶縁膜６０に覆われていない部分がスリット６３である。つまり、容量絶縁膜６０は、下部電極５９の側面においてほぼＬ字形状を有している。このスリット６３は下部電極５９の周縁部ａから容量絶縁膜６０の膜厚よりも厚い距離だけ離れた位置に形成されている。これは、容量絶縁膜６０は下部電極全体を覆うように形成する必要があるのでスリット６３は下部電極５９が露出するように形成してはならないことに加え、容量絶縁膜６０の膜厚と等しい距離にスリット６３を形成すると、下部電極５９を覆う容量絶縁膜６０の絶縁性が低下するためである。
【００４２】
つまり、図６に示すように、容量絶縁膜６０は、下部電極５９の端部において第一の絶縁膜５７の表面に沿う方向に張り出した形状をしている。これにより、スリット６３を容量絶縁膜６０に形成するエッチングの時に結晶性の乱れた端面が容量素子６２の記憶容量に寄与する領域に含まれていない。そのため、容量絶縁膜６０の絶縁性が低下することに起因したリーク電流の発生を防ぐことができる。したがって、容量素子６２の信頼性を高くすることができる。
【００４３】
ここで、スリット６３はマスク合わせのずれを考慮すると、図５に示すように、Ｘ−Ｘ’線方向において、下部電極５９と下部電極５９との等距離に形成することが望ましい。スリット６３の幅は例えば１５０ｎｍである。
【００４４】
スリット６３は下部電極間の電界を遮るためのものであるため、スリット６３の長辺が下部電極５９の幅以下であってもスリット６３が存在しない場合と比べると電界を遮る効果を生ずる。
【００４５】
また、下部電極と下部電極の最短距離の部分全てにスリット６３を設けることで、より効果を得られる。この場合において、図５に示すように下部電極同士の対向面が平行であるとき、スリット６３の長辺が下部電極５９の幅以上とする必要がある。このとき、スリット６３の長辺が下部電極５９の幅と等しければ、下部電極と下部電極の最短距離の部分全てにスリット６３を設けることができるが、マスク合わせのずれを考慮するとそれ以上の幅を有することが望ましい。
【００４６】
さらには、スリット６３の長辺を下部電極５９の幅以上とすることで、下部電極と下部電極の最短距離以外の部分の電界も遮ることができ、より効果を得られる。
【００４７】
ここで、スリット形状を有するレジストパターンを用いた製造方法について説明する。本実施の形態では、被エッチング領域が非常に狭いスリット６３の部分のみをエッチングする。そのため、被エッチング領域が広い領域と狭い領域とが混在するときに起こるエッチング速度のばらつきが発生しない。したがって、エッチング後の形状のばらつきを抑制でき、形の揃った複数のスリット６３を容易に形成することができる。
【００４８】
次に上部電極６１を形成する工程を説明する。図７（ｄ）に示すように、スパッタリング法により、スリット６３を白金で埋め込むように容量絶縁膜６０の表面全体に亘って堆積する。これにより、膜厚２０ｎｍ以上１００ｎｍ以下の白金膜が形成される。つまり、容量絶縁膜６０を覆うように、白金膜からなる上部電極６１が形成される。上部電極６１は、図５に示すように、セルプレート線方向であるＸ−Ｘ’線方向に形成される。また、上部電極６１はスリット６３の中にも形成されるため、上部電極６１はスリット６３と同様にシールドとして下部電極間の電界を遮る役目を有する。
【００４９】
次に、ＣＶＤ法により、上部電極６１の全面に亘って保護絶縁膜（図示せず）を堆積する。続いて、保護絶縁膜の表面全面にフォトレジストを塗布する。そして、リソグラフィ法により、下部電極５９と電気的に接続していない他方のソース／ドレイン領域５３の上方にホールを形成する。このホールを有するレジストパターンをマスクとして保護絶縁膜および第一の絶縁膜５７にドライエッチングを施す。その後、レジストパターンを除去する。これにより、コンタクトホールが他方のソース／ドレイン領域５３の上方に形成される。
【００５０】
次に、ＣＶＤ法により、このコンタクトホールを埋めるように保護絶縁膜の全面に亘って導電膜（図示せず）を堆積する。続いて、このコンタクトホールの上方の導電膜の表面にのみレジストパターンを形成する。このレジストパターンをマスクとして導電膜にドライエッチングを施す。その後、レジストパターンを除去する。これにより、配線層であるビット線（図示せず）が他方のソース／ドレイン領域５３と電気的に接続するように形成される。
【００５１】
続いて、以上のように形成された半導体記憶装置について以下に詳しく説明する。上述した下部電極５９と、容量絶縁膜６０と、上部電極６１とから容量素子６２が構成される。さらに、トランジスタ５１と、コンタクトプラグ５８と、容量素子６２とによってメモリセル６４が構成される。また、図５に示すように、複数のメモリセル６４によってメモリセルアレイが構成される。図８は、図５に示すセルブロックの回路模式図である。図５および図６と同一構成要素は同符号を付して説明を省略する。図８に示すように、複数のワード線ＷＬと複数のビット線ＢＬとが直交するように形成されており、その交差するところにメモリセル６４が配置されている。複数のセルプレート線ＣＰがワード線ＷＬと平行に形成されており、セルプレート線ＣＰに容量素子６２が接続されている。ワード線ＷＬとセルプレート線ＣＰとに平行な方向が、図５でのＸ−Ｘ’線方向であり、ビット線ＢＬに平行な方向が、図５でのＹ−Ｙ’線方向である。下部電極５９は、コンタクトプラグ５８を介してソース／ドレイン領域５３と電気的に接続し、さらにソース／ドレイン領域５３からビット線ＢＬを介して、センスアンプ（図示せず）と接続している。センスアンプは容量素子６２に記憶されたデータを判定するために容量素子６２の保持する分極量を検出／増幅する。上部電極６１は、メモリセル６４ごとに電圧が印加できるセルプレート線ＣＰと電気的に接続している。ゲート電極５２は、電圧を印加することによってトランジスタ５１のＯＮ／ＯＦＦを制御するワード線ＷＬと接続している。なお、本実施の形態１では、上部電極６１はセルプレート線ＣＰを兼ねている。
【００５２】
以上のような構成からなる容量素子６２を用いた半導体記憶装置において、一方の容量素子にデータを書き込み、他方の容量素子にデータを書き込まない場合について図面を参照して説明する。図９は半導体記憶装置の動作図である。図６と同一構成要素は同符号を付して説明を省略する。
【００５３】
容量素子６２Ａが分極量ＰAを、容量素子６２Ｂが分極量ＰBを保持した状態で、容量素子６２Ａにおいて、ワード線を介してゲート電極５２Ａに電圧を印加して、トランジスタ５１ＡをＯＮにする。その後、ビット線に電圧Ｖ（Ｖ）を、セルプレート線に電圧０（Ｖ）を印加する。一方、容量素子６２Ｂにおいて、セルプレート線およびビット線に電圧０（Ｖ）を印加する。つまり、図９に示すように、容量素子６２Ａの上部電極６１に電圧０（Ｖ）、下部電極５９Ａに電圧Ｖ（Ｖ）を印加すると、電界Ｅが上部電極６１と下部電極５９Ａとの間に発生する。この電界Ｅにより、容量素子６２Ａの分極方向が変化し、データが容量素子６２Ａに書き込まれる。このとき、スリット６３が下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０に形成されているため、容量素子６２Ａに発生した電界Ｅはスリット６３によって遮断され、容量素子６２Ｂの容量絶縁膜６０には伝わらない。
【００５４】
したがって、容量素子６２Ｂの分極方向は変化しない。つまり、容量素子６２Ｂの分極量ＰBは変化しないため、従来例で発生した容量素子６２Ｂのデータの破壊は起こらない。これにより、容量素子６２Ｂのデータを正確に読み出すことができ、メモリセル６４の誤動作を防ぐことができる。
【００５５】
次に、容量素子間の距離と分極量について説明する。図１０は本発明と従来例とにおける容量素子間の距離と分極量との関係図である。半導体記憶装置の微細化が進むと、容量素子６２Ａと容量素子６２Ｂとの間の距離が短くなる。例えば、従来のように下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０が繋がっている場合、容量素子６２Ａと容量素子６２Ｂとの間の距離が３００ｎｍ以下になると、図１０の点線で示すように、容量素子６２Ａに発生した電界Ｅの影響により、容量素子６２Ｂの分極量が約３０％減少する。しかし、本実施の形態では、容量素子６２Ａと容量素子６２Ｂとの距離が３００ｎｍ以下のとき、下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０にスリット６３が形成されていることにより、容量素子６２Ａに発生した電界Ｅが遮られ、図１０の実線で示すように、容量素子６２Ｂの分極量は変化しない。したがって、容量素子６２Ａのデータを書き換えても、容量素子６２Ｂのデータは破壊されないので、容量素子６２Ｂのデータを正確に読み出すことができる。つまり、メモリセル６４の誤動作を防ぐことができる。ここで、容量素子６２Ａと容量素子６２Ｂとの距離とは、下部電極５９Ａと下部電極５９Ｂとの距離である。
【００５６】
また、容量素子６２Ａに印加する電圧を大きくすることにより、容量素子６２Ａに発生する電界Ｅが大きくなった場合でも、本実施の形態では下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０にスリット６３が形成されていることにより、容量素子６２Ａに発生した電界Ｅは容量素子６２Ｂに伝播せず、スリット６３によって遮られる。つまり、容量素子６２Ａと容量素子６２Ｂとの間の距離に関係なく、容量素子６２Ｂの分極量の変化は起こらない。従って、容量素子６２Ｂのデータは破壊されないので、容量素子６２Ｂの正確なデータの読み出しを行うことができる。つまり、メモリセル６４の誤動作を防ぐことができる。
【００５７】
本実施の形態における構成では、下部電極５９Ａと下部電極５９Ｂとの間の電位差はＶ（Ｖ）となり、下部電極５９Ａと下部電極５９Ｂとの間に電界が発生する。しかし、下部電極５９Ａと下部電極５９Ｂとの間のスリット６３の中に、電圧０（Ｖ）が印加された上部電極６１が埋め込まれているため、下部電極５９Ａと下部電極５９Ｂとの間に発生した電界は上部電極６１によって遮断される。したがって、上部電極６１と下部電極５９Ｂとの間に電界は発生せず、メモリセル６４の誤動作を防ぐことができる。
【００５８】
さらに、本実施の形態における構成では、容量絶縁膜６０は下部電極５９の側面と上面とを覆うように形成され、上部電極６１は容量絶縁膜６０を覆うように形成されている。そのため、容量素子６２においてデータを保持できる分極量が多くなる。
【００５９】
なお、実施の形態１において、上部電極６１は容量絶縁膜６０とスリット６３とを覆うように形成された構成を示したが、これに限らず、上部電極６１は下部電極５９Ａと下部電極５９Ｂとの間を高さ方向に埋めるように形成された構成でもよい。このとき、下部電極５９の高さ方向の途中まで埋めてもよいし、下部電極５９の高さ方向に全て埋めてもよい。
【００６０】
実施の形態１において、第一の絶縁膜５７は窒化シリコン（Ｓｉ3Ｎ4）を含んでもよい。
【００６１】
実施の形態１において、ＣＭＰ法のかわりにエッチバック法を用いても良い。
【００６２】
実施の形態１において、コンタクトプラグ５８に用いられる導電性材料はタングステン（Ｗ）でもよい。
【００６３】
実施の形態１において、下部電極５９の形状は断面図において四角形の形状としたが、半円形状、三角形、凹形状でもよい。凹形状のとき、下部電極５９の表面積が大きくなり、容量絶縁膜６０を多く形成することができる。そのため、容量素子６２においてデータを保持することができる分極量が増加する。下部電極５９の形状は投影図において、円形状、楕円形状、四角形状でもよい。
【００６４】
実施の形態１において、下部電極５９を構成する導電性バリア層として用いた窒化チタンアルミニウム膜の代わりに、窒化チタン（ＴｉＮ）膜、または窒化珪素チタン（ＴｉＳｉＮ）膜、または窒化タンタルアルミニウム（ＴａＡｌＮ）膜、または窒化珪素タンタル（ＴａＳｉＮ）膜でもよい。また、イリジウム膜と二酸化イリジウム膜とからなる積層膜の代わりに、ルテニウム（Ｒｕ）膜と二酸化ルテニウム（ＲｕＯ2）膜とからなる積層膜でもよい。
【００６５】
実施の形態１において、コンタクトプラグ５８の中に下部電極５９を埋め込む構成でもよい。この場合、コンタクトプラグが下部電極を兼ねるため、製造工程が削減できる。
【００６６】
実施の形態１において、容量絶縁膜６０は、ＭＯＣＶＤ法の代わりにＭＯＤ（Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｄｅｃｏｍｐｏｓｉｔｉｏｎ：有機金属分解）法、スパッタリング法を用いて形成してもよい。
【００６７】
実施の形態１において容量絶縁膜６０は、ＳＢＴＮ膜で形成されたが、ビスマス層状ぺロブスカイト構造を有する強誘電体材料、チタンジルコン酸鉛（Ｐｂ（ＺｒxＴｉ1-x）Ｏ3）、５酸化タンタル（Ｔａ2Ｏ5）、チタン酸ストロンチウムバリウム（（ＢａxＳｒ1-x）ＴｉＯ3）、チタン酸ビスマスランタン（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12などの高誘電体材料でもよい。ＳＢＴＮ膜は膜疲労特性がよく、書き込み読み出し動作による強誘電体の劣化が低いので容量絶縁膜６０として特に好ましい。更にこの材料を用いると、低電圧で動作させることが可能となる。
【００６８】
実施の形態１において、容量絶縁膜６０の膜厚はほぼ均一に形成されているので、それぞれの下部電極５９を覆う容量絶縁膜６０の量は均一となり、それぞれの容量素子６２において保持することができる分極量のばらつきは生じない。
【００６９】
実施の形態１において、複数ある下部電極間のうち少なくともひとつに、スリット６３を設け、スリット６３の中に上部電極６１を設けることにより、少なくともひとつの容量素子６２のデータ破壊を防ぐことができる。さらに、スリット６３を全ての下部電極５９と下部電極５９との間に設けることで、全ての容量素子６２に対して、隣り合う容量素子６２に発生した電界を遮断することができる。
【００７０】
ここで、図１０に示すように、従来のように下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０が繋がっている場合、容量素子６２Ａと容量素子６２Ｂとの間の距離が３００ｎｍ以下になると、図１０の点線で示すように、容量素子６２Ａに発生した電界Ｅの影響により、容量素子６２Ｂの分極量が約３０％減少する。このため、セルプレート線方向に並んだ下部電極５９において、下部電極５９と下部電極５９との間の距離が短い領域すなわち３００ｎｍ以下の領域にのみ、スリット６３を形成してもよい。
【００７１】
実施の形態１において、スリット６３は、第一の絶縁膜５７が露出するまで容量絶縁膜６０を除去して形成されたが、第一の絶縁膜５７が露出するまで容量絶縁膜６０を除去せず、容量絶縁膜６０に溝を形成してもよい。この場合、この溝によって、一方の容量素子６２に発生した電界を弱くすることができる。
【００７２】
実施の形態１において、スリット６３の形状は長方形で、スリット６３の長辺は下部電極５９の幅と同じある。しかし、スリット６３の形状はこれに限らず、正方形、楕円、円でもよい。
【００７３】
実施の形態１において、セルプレート線方向に沿った下部電極と下部電極との間の容量絶縁膜が切断されている半導体記憶装置について説明したが、半導体基板と、前記半導体基板の上に形成された第一の絶縁膜と、前記第一の絶縁膜の上に形成された複数の下部電極と、前記複数の下部電極と前記第一の絶縁膜とを覆うように形成された容量絶縁膜と、前記容量絶縁膜の上に形成された上部電極とを備え、セルプレート線方向に沿った前記下部電極と前記下部電極との間の前記容量絶縁膜の少なくとも一箇所に間隙部を有する半導体記憶装置でもよい。
【００７４】
実施の形態１において、上部電極６１は白金膜によって形成されているが、白金膜の上にチタン膜を形成した構成にしてもよい。さらに、チタン膜の代わりに窒化チタン膜を用いてもよい。また、これに限らず、チタン膜の代わりにイリジウム膜、ルテニウム膜、ロジウム膜またはこれらの積層膜を含んでいればよい。
【００７５】
実施の形態１において、容量素子６２形成の後に上部電極６１の上面に、ＣＶＤ法またはスパッタリング法を用いて、上部電極６１、ならびに容量絶縁膜６０および上部電極６１を覆うように膜厚５ｎｍ以上１００ｎｍ以下程度の酸化アルミニウムを含む絶縁性バリア膜を形成してもよい。これにより、容量素子６２形成後の製造工程において発生する水素が容量素子６２へ拡散することを防ぐことができる。
【００７６】
実施の形態１は、１Ｔ／１Ｃ型のメモリセル、２Ｔ／２Ｃ型のメモリセルのどちらにおいても実施可能である。
【００７７】
なお、本実施の形態１は、図５に示したようなメモリセルアレイに限らない。
【００７８】
（実施の形態２）
本発明の実施の形態２における半導体記憶装置について図面を参照して説明する。実施の形態１と実施の形態２との異なる点は、スリット６３に電界を遮るシールド６５を形成した点にある。実施の形態１と共通点は説明を省略する。
【００７９】
上部電極６１が形成されるまでの工程は実施の形態１と同じである。図１１は実施の形態２に係る半導体記憶装置の要部断面図である。図６と同一構成要素は同符号を付して説明を省略する。上部電極６１の表面全体にフォトレジストを塗布する。そして、スリット６３に埋め込まれた上部電極６１と容量絶縁膜６０の上に形成された上部電極６１とを分離するようなレジストパターンを形成する。このレジストパターンをマスクとして上部電極６１にドライエッチングを施す。その後、レジストパターンを除去する。このようにして、図１１に示すように、上部電極６１はスリット６３に埋め込まれた電極と、容量絶縁膜６０の上に形成された上部電極６１とに分離される。そして、スリット６３に埋め込まれた電極の電位を接地することで、電界を遮るシールドとして機能するシールド６５となる。
【００８０】
以上のように形成された容量素子６２は、上部電極６１と同じ材料からなるシールド６５がスリット６３の中に形成された構成である。したがって、電位がＶ（Ｖ）である下部電極５９Ａと電位が０（Ｖ）である下部電極５９Ｂとの間に接地電位であるシールド６５が挿入されているため、シールド６５によって下部電極５９Ａと下部電極５９Ｂとの間に発生する電界を効果的に遮断することができる。つまり、一方の容量素子６２Ａに発生した電界は遮られ、シールド６５と下部電極５９Ｂとの間に電界は発生しない。これにより、容量素子６２Ｂのデータ破壊は起こらず、メモリセル６４の誤動作を防ぐことができる。
【００８１】
なお、本実施の形態では、シールド６５を上部電極６１と同じ材料で形成したが、これに限られるものではなく、導電性材料で形成し電位を接地すれば足りる。シールド６５は半導体基板５０と接続することで、電位を固定してもよい。また、本実施の形態２において、上述した電圧と異なる電圧を下部電極５９と上部電極６０とに印加した場合は、シールド６５と下部電極５９Ｂとの間に電位差が生じないようにシールド６５の電位を設定すればよい。
【００８２】
また、シールド６５と下部電極５９Ｂとの間の電位差が、下部電極５９Ａと下部電極５９Ｂとの間の電位差よりも小さくなるようにシールド６５の電位を設定してもよい。この場合、シールド６５は電界を弱めるシールドとして機能する。
【００８３】
なお、本実施の形態２は、図５に示すように、セルプレート線方向であるＸ−Ｘ’線方向に直交するＹ−Ｙ’線方向のメモリセルにおいても実施可能である。この場合、図５のＹ−Ｙ’線方向において微細化が進み、容量素子６２と容量素子６２との間の距離が短くなったとき、隣り合うＸ−Ｘ’線方向のメモリセルアレイにおいて発生した電界をシールドによって効果的に遮ることができる。したがって、メモリセルの誤動作を防ぐことができる。
【００８４】
（実施の形態３）
本発明の実施の形態３における半導体記憶装置について図面を参照して説明する。実施の形態１と実施の形態３との異なる点は、容量絶縁膜６０が下部電極５９の上に形成された後、上部電極６１が容量絶縁膜６０の上に形成され、その後ドライエッチングにより、下部電極５９Ａと下部電極５９Ｂとの間にスリット６３が形成されることである。実施の形態１と共通点については説明を省略する。なお、スリット６３についても、実施の形態１と同じである。
【００８５】
容量絶縁膜６０が形成されるまでの工程は実施の形態１と同じである。図１２は実施の形態３に係る半導体記憶装置の要部断面図である。図１３は図１２の製造方法の工程断面図である。図６と同一構成要素は同符号を付して説明を省略する。容量絶縁膜６０が形成された後、図１３（ａ）に示すように、容量絶縁膜６０の表面全体を覆うように上部電極６１を形成する。この上部電極６１を形成する工程は実施の形態１と同じであるので省略する。
【００８６】
次に、上部電極６１の表面全面にフォトレジストを塗布する。そして、下部電極５９の周縁部aから容量絶縁膜６０の膜厚よりも厚い距離だけ離れた位置に開口部を有するレジストパターンを下部電極５９Ａと下部電極５９Ｂとの間の上部電極６１の上面に形成する。このレジストパターンをマスクとして、ドライエッチングにより、第一の絶縁膜５７の上面が露出するまで上部電極６１および容量絶縁膜６０を除去する。その後、レジストパターンを除去する。このようにして、図１３（ｂ）に示すように、下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０と上部電極６１とを切断する。これにより、スリット６３が下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０に形成される。
【００８７】
また、実施の形態１と比較して、スリット６３は、容量絶縁膜６０と上部電極６１とが形成された後に形成されるため、一つのマスクパターンを用いて、一度に容量絶縁膜６０と上部電極６１とを除去することができ、容易にスリット６３を形成することができる。
【００８８】
本実施の形態３において、ＣＶＤ法により、酸化シリコンからなる絶縁膜をスリット６３の中に堆積してもよい。また、さらに容量素子６２の間を下部電極５９の高さ方向に埋めるように絶縁膜を堆積してもよい。ここで、酸化シリコンからなる絶縁膜は、容量絶縁膜６０よりも誘電率の低い絶縁膜である。そのため、下部電極５９Ａと下部電極５９Ｂとの間に電圧が印加された場合、その電圧の大半がスリット６３に埋め込まれた絶縁膜に印加される。つまり、容量素子６２Ｂへの影響はほとんどない。したがって、一方の容量素子６２に発生した電界による他方の容量素子６２のデータの破壊が低減される。ここで、酸化シリコンの代わりに窒化シリコンを含む絶縁膜でもよい。
【００８９】
なお、本実施の形態３は、図５に示すように、セルプレート線方向であるＸ−Ｘ’線方向に直交するＹ−Ｙ’線方向のメモリセルにおいても実施可能である。この場合、図５のＹ−Ｙ’線方向において微細化が進み、容量素子６２と容量素子６２との間の距離が短くなったとき、隣り合うＸ−Ｘ’線方向のメモリセルアレイにおいて発生した電界を遮ることができる。
【００９０】
（実施の形態４）
本発明の実施の形態４における半導体記憶装置について図面を参照せずに説明する。実施の形態２と実施の形態４との異なる点は、スリットの中に形成されるシールドが導電性材料ではなく、誘電率の低い絶縁膜から形成されていることである。また、実施の形態２においてシールドの電位は固定されていたが、本実施の形態においては、シールドの電位は固定されていない。なお、スリットについても、実施の形態１と同じである。
【００９１】
スリットが形成されるまでの工程は実施の形態１と同じであり、その後の工程については、図を用いて説明は行わない。ＣＶＤ法により、容量絶縁膜よりも誘電率の低い絶縁膜である酸化シリコンをスリットの中を埋め込むように堆積する。これにより、シールドがスリットに形成される。以上のように形成された容量素子は、容量絶縁膜よりも誘電率の低い絶縁膜からなるシールドがスリットの中に形成された構成である。したがって、容量絶縁膜よりも誘電率の低い絶縁膜からなるシールドの持つ寄生容量は容量絶縁膜の持つ寄生容量よりも小さいことから、一方の容量素子の下部電極と他方の容量素子の下部電極との間に生じた電位差により発生した電界は、シールドに集中する。そのため、他方の容量素子に印加される電界は弱くなり、他方の容量素子の分極量は変化しない。これにより、一方の容量素子に発生した電界による他方の容量素子のデータの破壊が低減され、メモリセルの誤動作を防ぐことができる。
【００９２】
なお、本実施の形態において、容量絶縁膜と誘電率の低い絶縁膜とを覆うように上部電極を形成してもよい。
【００９３】
（実施の形態５）
本発明の実施の形態５における半導体記憶装置について図面を参照して説明する。本実施の形態５と実施の形態１との違いは、上部電極６１な下地上に形成することにより、断線が生じないようにすることができる。以下このための工程について説明する。
【００９４】
図１４は実施の形態５に係る半導体記憶装置の要部断面図である。図６と同一構成要素は同符号を付して説明を省略する。図１４に示すように、ＣＶＤ法により、酸化シリコンを下部電極５９Ａと下部電極５９Ｂとの間を埋め込むように容量絶縁膜６０の表面全体に亘って堆積する。その後、ＣＭＰ法により、下部電極５９の上面に形成された容量絶縁膜６０が露出するまで酸化シリコンを除去する。これにより、酸化シリコンからなる第三の絶縁膜６６が下部電極５９Ａと下部電極５９Ｂとの間に形成される。また第三の絶縁膜６６は、容量絶縁膜６０の上面と第三の絶縁膜６６の上面とがほぼ同じ高さとなるように形成される。これにより、シールド６５と第三の絶縁膜６６は下部電極５９Ａと下部電極５９Ｂとの間に形成される。そして、上部電極６１が容量絶縁膜６０と第三の絶縁膜６６との上面全体に形成される。
【００９５】
以上のように形成された容量素子６２において、シールド６３と第三の絶縁膜６６は容量絶縁膜６０よりも誘電率の低い絶縁膜からなるため、シールド６３と第三の絶縁膜６６の持つ寄生容量は、容量絶縁膜６０の持つ寄生容量よりも小さい。そのため、下部電極５９Ａと下部電極５９Ｂとの間に生じる電位差により発生した電界はシールド６３と第三の絶縁膜６６とに集中し、容量素子６２Ｂに印加される電界は弱くなり、容量素子６２Ｂの分極量は変化しない。したがって、一方の容量素子６２に発生した電界による他方の容量素子６２のデータの破壊が低減され、メモリセル６４の誤動作を防ぐことができる。なお、容量絶縁膜６０の上面と第三の絶縁膜６６の上面とがほぼ同じ高さになるように形成すると上部電極６１は平坦な下地上に形成されるため、断線が生じない。本実施の形態においては、上部電極６１を容量絶縁膜６０と第三の絶縁膜６６との上に容易に形成するために、容量絶縁膜６０の上面と第三の絶縁膜６６の上面とがほぼ同じ高さになるように形成したが、これに限らず高さが異なっても電界を弱めるシールドとしての効果は生じる。
【００９６】
本実施の形態５において、シールド６５および第三の絶縁膜６６は、窒化シリコンを含んでもよい。
【００９７】
本実施の形態５において、シールド６５と第三の絶縁膜６６とは異なる材料にしてもよい。
【００９８】
本実施の形態５において、上部電極６１は図１４に示すように、Ｘ線方向に形成されているが、第三の絶縁膜６６の上に形成された上部電極６１を部分的に除去し、上部電極６１を容量素子６２ごとに形成するようにしてもよい。この場合、図５に示すように、セルプレート線方向であるＸ−Ｘ’線方向に直交するＹ−Ｙ’線方向のメモリセルにおいても実施可能である。
【００９９】
（実施の形態６）
本発明の実施の形態６における半導体記憶装置について図面を参照して説明する。実施の形態５との異なる点は、上部電極６１を平坦な下地上に形成する構成において、容量絶縁膜６０よりも誘電率の低い絶縁膜に代えて、導電性材料からなるシールド６５がスリット６３に形成されていることである。なお、シールド６５については、実施の形態２と同じである。これに伴い、本実施の形態は実施の形態５と比べて異なる点がある。以下、具体的に説明する。なお、実施の形態５と共通点については説明を省略する。
【０１００】
図１５は実施の形態６に係る半導体記憶装置の製造方法の工程断面図である。図６と同一構成要素は同符号を付して説明を省略する。図１５（ａ）に示すように、上部電極６１が形成されるまでの工程は実施の形態１と同じであるので、省略する。上部電極６１の表面全体にフォトレジストを塗布する。そして、スリット６３に埋め込まれた上部電極６１のみを残すようなレジストパターンを形成する。このレジストパターンをマスクとして、ドライエッチングにより、スリット６３の中に形成された上部電極６１を残すように他の上部電極６１を除去する。これにより、図１５（ｂ）に示すように、上部電極６１と同じ導電性材料からなるシールド６５がスリット６３の中に形成される。この後、第三の絶縁膜６６を形成した後、新たに上部電極６１と形成する。この第三の絶縁膜６６と上部電極６１を形成する工程については、実施の形態４と同じであるので省略する。
【０１０１】
（実施の形態７）
本発明の実施の形態７における半導体記憶装置について図面を参照して説明する。実施の形態１と実施の形態7との異なる点は、スペーサ絶縁膜である第二の絶縁膜６７が下部電極５９Ａと下部電極５９Ｂとの間に形成されていることである。実施の形態１と共通点は説明を省略する。なお、スリット６３に関しては、実施の形態１と同じである。
【０１０２】
下部電極５９が形成されるまでの工程は実施の形態１と同じである。図１６は実施の形態７に係る半導体記憶装置の要部断面図である。図６と同一構成要素は同符号を付して説明を省略する。ＣＶＤ法により、酸化シリコンを下部電極５９Ａと下部電極５９Ｂとの間を埋め込むように下部電極５９の表面全体に亘って堆積する。続いて、ＣＭＰ法を用いて、下部電極５９の上部表面が露出するまで酸化シリコンを除去する。これにより、下部電極５９Ａと下部電極５９Ｂとの間は酸化シリコンによって充填される。その結果、酸化シリコンからなる第二の絶縁膜６７が下部電極５９と下部電極５９との間に形成される。第二の絶縁膜６７によって下部電極５９Ａと下部電極５９Ｂとは電気的に絶縁されている。
【０１０３】
次に、ＳＢＴＮからなる容量絶縁膜６０を下部電極５９の上面と第二の絶縁膜６７の上面とに形成する。この容量絶縁膜６０を形成する工程は実施の形態１と同じであるので省略する。次に、下部電極５９Ａと下部電極５９Ｂとの間の容量絶縁膜６０に、容量絶縁膜６０の端部が第二の絶縁膜６７の表面に張り出すようにスリット６３を形成する。このスリット６３を形成する工程は実施の形態１と同じであるので省略する。次に、スリット６３の中を埋めるように容量絶縁膜６０の表面全体に亘って上部電極６１を形成する。この上部電極６１を形成する工程は実施の形態１と同じであるので省略する。
【０１０４】
以上のように形成された容量素子６２は、図１６に示すように、第二の絶縁膜６７は下部電極５９Ａと下部電極５９Ｂとの間を埋め込むように形成されており、かつ下部電極５９の上面と第二の絶縁膜６７の上面とがほぼ同じ高さになるように形成されている。これにより、下部電極５９の上面と第二の絶縁膜６７の上面とがほぼ同じ高さであるため、平坦な下地上に容量絶縁膜６０を形成でき、その結果、均一な膜厚の容量絶縁膜６０を容易に形成することができる。また、上部電極６１はスリット６３と容量絶縁膜６０とを覆うように形成されている。これにより、スリット６３の中に上部電極６１が埋め込まれているため、容量素子６２Ａに発生した電界は上部電極６１によって遮断され、上部電極６１と下部電極５９Ｂとの間に電界は発生せず、容量素子６２Ｂのデータの破壊は起こらない。
【０１０５】
本実施の形態７において、第二の絶縁膜６７が形成される前に、下部電極５９の側面と第一の絶縁膜５７の表面とを酸化アルミニウムからなる絶縁性バリア層で覆ってもよい。これにより、絶縁性バリア層は下部電極５９が形成された後の製造工程において発生する水素や酸素が下部電極５９に拡散するのを防ぐことができる。したがって、下部電極５９を構成する導電性バリア層が水素によって還元され、導電性バリア層の酸素バリア性が劣化することを防止できる。
【０１０６】
本実施の形態７において、上部電極６１をバリア膜で覆ってもよい。これにより、バリア膜は、白金の触媒反応により発生する活性水素および配線層をアニールする水素雰囲気中の水素原子が上部電極６１を拡散して容量絶縁膜６０に到達するのを防ぐことができる。したがって、容量絶縁膜６０は水素によって還元されず、容量素子６２の特性が向上する。
【０１０７】
（実施の形態８）
本発明の実施の形態８における半導体記憶装置について図面を参照して説明する。実施の形態７と本実施の形態との異なる点は、上部電極６１が形成された後に、スリット６３を埋めている上部電極６１と、容量絶縁膜６０の上の上部電極６１とを分離し、電界を遮るシールド６５がスリット６３に形成されていることである。なお、シールド６５は、実施の形態２と同じである。実施の形態１および実施の形態７と共通点は説明を省略する。
【０１０８】
上部電極６１が形成されるまでの工程は実施の形態７と同じである。図１７は実施の形態８に係る半導体記憶装置の要部断面図である。図６と同一構成要素は同符号を付して説明を省略する。シールドを形成する工程以降は実施の形態２と同じであるので省略する。
【０１０９】
（実施の形態９）
本発明の実施の形態９における半導体記憶装置について図面を参照して説明する。実施の形態８と本実施の形態との異なる点は、容量絶縁膜６０よりも誘電率の低い絶縁膜からなるシールド６５がスリット６３に形成されており、上部電極６１がシールド６５の上面と容量絶縁膜６０の上面とに接するように形成されていることである。なお、シールド６５については、実施の形態４と同じである。実施の形態１と共通点は説明を省略する。
【０１１０】
スリット６３が形成されるまでの工程は実施の形態７と同じである。図１８は実施の形態９に係る半導体記憶装置の要部断面図である。図６と同一構成要素は同符号を付して説明を省略する。スリットに容量絶縁膜６０よりも誘電率の低い絶縁膜を形成する工程は実施の形態４と同じであるから、省略する。さらに、上部電極６１を形成する工程は実施の形態１と同じであるので省略する。
【０１１１】
（実施の形態１０）
本発明の実施の形態１０における半導体記憶装置について図面を参照して説明する。実施の形態１と本実施の形態との異なる点は、スリット６３の中に形成された上部電極６１を一部除去することにより、容量素子６２と容量素子６２とを完全に分離することである。実施の形態１と共通点については説明を省略する。
【０１１２】
上部電極６１が形成されるまでの工程は実施の形態１と同じである。図１９は実施の形態１０に係る半導体記憶装置の要部断面図である。図６と同一構成要素は同符号を付して説明を省略する。上部電極６１の表面全体にフォトレジストを塗布する。そして、上部電極６１が容量絶縁膜６０を完全に覆うように、スリット６３の中心部の上部電極６１に開口部を有するレジストパターンを形成する。このレジストパターンをマスクとして、ドライエッチングにより、第一の絶縁膜５７の上面が露出するまで上部電極６１を除去する。その後、レジストパターンを除去する。これにより、図１９に示すように、スリット６３が容量素子６２と容量素子６２との間に形成される。
【産業上の利用可能性】
【０１１３】
本発明にかかる半導体記憶装置およびその製造方法は、容量素子のデータの破壊とメモリセルの誤動作とを防ぐことが必要な半導体記憶装置等に適用できる。
【図面の簡単な説明】
【０１１４】
【図１】従来の半導体記憶装置の要部断面図
【図２】半導体記憶装置のデータ書き込み時の印加電界を示す図
【図３】（ａ）容量素子１９Ａに電圧を印加したときの容量素子１９Ａの分極状態を示す図（ｂ）容量素子１９Ａの印加電圧を０にしたときの容量素子１９Ａの分極状態を示す図（ｃ）容量素子１９Ａに電圧を印加したときの容量素子１９Ｂの分極状態を示す図（ｄ）容量素子１９Ａの印加電圧を０にしたときの容量素子１９Ｂの分極状態を示す図
【図４】（ａ）容量素子１９Ａ、１９Ｂがデータを保持した分極状態の模式図（ｂ）容量素子１９Ａにデータを書き込んだときの分極状態の模式図
【図５】本発明の実施の形態１におけるメモリセルアレイを構成する複数のメモリセルの平面要部図
【図６】本発明の実施の形態１における半導体記憶装置の要部断面図
【図７】本発明の実施の形態１における半導体記憶装置の製造方法の工程断面図
【図８】本発明の実施の形態１における図５に示すセルブロックの回路模式図
【図９】本発明の実施の形態１における半導体記憶装置の動作図
【図１０】本発明と従来例とにおける容量素子間の距離と分極量との関係図
【図１１】本発明の実施の形態２における半導体記憶装置の要部断面図
【図１２】本発明の実施の形態３における半導体記憶装置の要部断面図
【図１３】本発明の実施の形態３における半導体記憶装置の製造方法の工程断面図
【図１４】本発明の実施の形態５における半導体記憶装置の要部断面図
【図１５】本発明の実施の形態６における半導体記憶装置の製造方法の工程断面図
【図１６】本発明の実施の形態７における半導体記憶装置の要部断面図
【図１７】本発明の実施の形態８における半導体記憶装置の要部断面図
【図１８】本発明の実施の形態９における半導体記憶装置の要部断面図
【図１９】本発明の実施の形態１０における半導体記憶装置の要部断面図
【符号の説明】
【０１１５】
１  メモリセル
１Ａ  メモリセル
１Ｂ  メモリセル
１０  半導体基板
１１  ソース／ドレイン領域
１１ａ  ソース／ドレイン領域
１１ｂ  ソース／ドレイン領域
１２  ゲート電極
１３  素子分離層
１４  層間絶縁膜
１５  コンタクトプラグ
１６  下部電極
１６Ａ  下部電極
１６Ｂ  下部電極
１７  容量絶縁膜
１８  上部電極
１９  容量素子
１９Ａ  容量素子
１９Ｂ  容量素子
Ｅ  電界
Ｅ’電界
Ｄ  領域
５０  半導体基板
５１  トランジスタ
５１Ａ  トランジスタ
５１Ｂ  トランジスタ
５２  ゲート電極
５３  ソース／ドレイン領域
５４  ゲート絶縁膜
５５  サイドウォール絶縁膜
５６  素子分離層
５７  第一の絶縁膜
５８  コンタクトプラグ
５９  下部電極
５９Ａ  下部電極
５９Ｂ  下部電極
６０  容量絶縁膜
６１  上部電極
６２  容量素子
６２Ａ  容量素子
６２Ｂ  容量素子
６３  スリット
６４  メモリセル
６５  シールド
６６  第三の絶縁膜
６７  第二の絶縁膜
ａ  周縁部
ＣＰ  セルプレート線
ＷＬ  ワード線
ＢＬ  ビット線
／ＢＬ  ビット線
【図１】
2005033103.tif 000003
【図２】
2005033103.tif 000004
【図３】
2005033103.tif 000005
【図４】
2005033103.tif 000006
【図５】
2005033103.tif 000007
【図６】
2005033103.tif 000008
【図７】
2005033103.tif 000009
【図８】
2005033103.tif 000010
【図９】
2005033103.tif 000011
【図１０】
2005033103.tif 000012
【図１１】
2005033103.tif 000013
【図１２】
2005033103.tif 000014
【図１３】
2005033103.tif 000015
【図１４】
2005033103.tif 000016
【図１５】
2005033103.tif 000017
【図１６】
2005033103.tif 000018
【図１７】
2005033103.tif 000019
【図１８】
2005033103.tif 000020
【図１９】
2005033103.tif 000021