(57)【要約】【課題】リセット機能を小規模化した回路で実現することのできる光再構成型ゲートアレイおよびそのリセット方法を提供する。【解決手段】論理演算回路を構成するコンフィギュレーション・ロジックブロックＣＬＢと、ＣＬＢに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に多数配列し、チップ上に配置されたホログラムメモリに光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ＣＬＢを再構成する光再構成型ゲートアレイにおいて、各ＣＬＢの周囲に配線領域１７を設け、配線領域１７の交差部にスイッチングマトリックスＳＭを設け、チップの端部の配線領域１７に位置するスイッチングマトリックスＳＭに入出力ブロックＩ／Ｏを設け、ＣＬＢの出力バッファ部と入出力ブロックＩ／Ｏの入出力バッファ部のみに、光リセット機能を持つフォトダイオード等のスイッチング手段を配置した。【選択図】  図２
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【特許請求の範囲】
【請求項１】
論理演算回路を構成するコンフィギュレーション・ロジックブロックと、このコンフィギュレーション・ロジックブロックに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に多数配列し、前記チップ上に配置されたホログラムメモリに光を照射して、前記受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、前記コンフィギュレーション・ロジックブロックを再構成する光再構成型ゲートアレイにおいて、
前記各コンフィギュレーション・ロジックブロックの周囲に配線領域を設け、配線領域の交差部にスイッチングマトリックスを設け、前記チップの端部の配線領域に位置するスイッチングマトリックスに入出力ブロックを設け、
かつ、前記コンフィギュレーションブロックの出力バッファ部と前記入出力ブロックの入出力バッファ部のみに、光リセット機能を持つスイッチング手段を配置したことを特徴とする光再構成型ゲートアレイ。
【請求項２】
論理演算回路を構成するコンフィギュレーション・ロジックブロックと、このコンフィギュレーション・ロジックブロックに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に多数配列し、前記各コンフィギュレーション・ロジックブロックの周囲に配線領域を設け、配線領域の交差部にスイッチングマトリックスを設け、前記チップの端部の配線領域に位置するスイッチングマトリックスに入出力ブロックを設け、前記コンフィギュレーションブロックの出力バッファ部と前記入出力ブロックの入出力バッファ部のみに、光リセット機能を持つスイッチング手段を配置した光再構成型ゲートアレイのリセット方法であって、
まず、全てのコンフィギュレーション・ロジックブロックの内部状態を、前記スイッチングマトリックスのスイッチを異なる周期のオンオフ信号で駆動したときの出力信号に基づいて決定し、内部状態がオンであるコンフィギュレーション・ロジックブロックの受光素子のみに光を照射して内部状態をオフにすることを特徴とする光再構成型ゲートアレイのリセット方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲートアレイの記憶素子全てに対して同時にリセットを行う回路を備えた光再構成型ゲートアレイおよびそのリセット方法に関する。
【背景技術】
【０００２】
近年、ＦＰＧＡ（Field Programmable Gate Array）を使用して動的に回路を変更する再構成型プロセッサや再構成型ニューラルネットワークなど、再構成型ハードウエアの研究が盛んに行われている。
【０００３】
ＦＰＧＡは、ＡＮＤ素子やＯＲ素子といった論理演算回路を構成するロジックセルの集合（ロジックブロック）と、各ロジックセルをどのような回路にするかを決める配線であるスイッチングマトリックスとで構成されている。
【０００４】
実際のＦＰＧＡでは、スイッチングマトリックスの情報や内部の回路情報を高密度のＲＡＭのセルとして蓄えており、その蓄えた情報によって、所望の回路として動作するようになっている。これらのＲＡＭは、電源を切るとメモリの内容が失われてしまうので、次に動作する場合、必ず、構成とか再構成（configuration）とかという作業が必要になる。また、同じＦＰＧＡを用いて異なる演算をする場合も、演算の前に再構成を行うことが必要となる。
【０００５】
従来のＦＰＧＡでは、（シリアル）ＲＯＭ等からユーザが望む回路構成を電気的にダウンロードして実装（構成・再構成：プログラム）する方式をとる。このダウンロードはシリアルバスもしくは数ビットのバスによって行われ、一般的に１回につき数十ｍｓの時間が必要になる。
【０００６】
このため、ダイナミックにＦＰＧＡ上の回路をその都度変更しながら使用する、再構成型ハードウエア演算器として使用することには難点があった。
従来の多くのＦＰＧＡでは、ユーザ回路に使用する配線エリアを出来る限り広く開放するために、プログラムを入れるために使用する回路の配線エリアが最小となるよう設計する。多くの場合、ユーザ回路が格納されるメモリーは直列に接続され、それに対する書き込みはシリアル的に１クロックに１ビットずつ転送する方式をとる。高速な構成・再構成、つまり高速にメモリにデータを書き込むためには、このシリアルバスのバス幅を広くすればよいが、そうするとユーザに開放できる配線リソースが減少し、本来のプログラマブルゲートアレイの柔軟な回路設計が可能であるという利点が減少する。
【０００７】
ＦＰＧＡというのはそもそもユーザに全ての回路エリアを開放することが目的である。チップの回路エリアも全部開放して、ユーザに使ってもらうのが一番望ましい。そうすると、チップ単価も安くできる。ユーザが使うゲートの数はチップによって決まる。そのチップの面積の何割をユーザに開放するかは非常に重要なことである。ただ、ＦＰＧＡは、プログラムできるようにしているために、プログラムするための回路、データを流し込むための回路が必ず必要になる。高速な書き込みを行うために、バス幅を大きくしたり複数のラインにすればスループットが上がるが、それを実現するには膨大な配線リソースを要する。そうすると、限られたエリアでのユーザが利用できるゲート数が減ってきて、本来のＦＰＧＡのメリットが削減されることになる。
【０００８】
再構成には時間がかかるが、ユーザにできる限り回路を開放したいというのが現在のＦＰＧＡの基本思想である。このような基本思想に従えば、再構成に時間がかかることは、既存の電気回線を使用している限り、避けようがない。
【０００９】
一方、ＬＳＩの製造工程では一般に不純物による製造不良が多く発生するため、大きなダイサイズにした場合、それだけ不良を含む可能性が高くなりコスト増を招いている。その理由により巨大なダイサイズのＬＳＩ、ＦＰＧＡは未だ実現されていない。ＦＰＧＡ等のプログラムデバイスを用い、不良部位を回避したプログラムを行うことで、不良を含むが安価で大規模であるＬＳＩが実現できると期待されている。しかし、既存のＦＰＧＡでは構成・再構成を行う回路がシリアルにつながっており、この部位に不良が発生するとデバイスの殆どのエリアが使用できなくなるため、未だ不良を含むデバイスの使用は実現できていない。
【００１０】
そこで本発明らは先に、論理演算回路を構成するロジックセルと、このロジックセルに演算プログラムを設定するプログラム素子とを平面状のチップ上に搭載したゲートアレイにおいて、プログラム素子をフォトダイオード等の受光素子で構成した光再構成型ゲートアレイ（ＯＲＧＡ：Optically Reconfigurable Gate Array）を特開２００２−３５３３１７号公報（特許文献１）において開示した。
光再構成型ゲートアレイは、従来シリアルで行われていた再構成（プログラム）回路を受光素子に置き換えることで、光によって並列的に構成・再構成を行うデバイスである（例えば非特許文献１参照）。
【００１１】
この光再構成型ゲートアレイを再構成するに際しては、チップ上に光メモリを配置し、この光メモリに光を照射して、受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、ロジックセルを再構成する。
光メモリとしては、プログラムに応じた明暗のパターンを形成した透光性フィルム（光ＲＯＭ）や、明暗のパターンが切り替え可能なホログラムメモリ（光ＲＡＭ）とすることができる。
【００１２】
光ＲＡＭとしてホログラムメモリを使うと、照射角によってパターンを変えることができ、また複数のパターンで頻繁な再構成をかけることができるという拡張性がある。具体的には、レーザ光の角度を変えてやる技術を使うことで実現が可能である。構成・再構成時間が短くなれば、最適な回路情報を必要な時に実装し、即処理を行い、そして再構成を行うといった繰り返し処理が可能になりハードウエア資源を有効に、そして柔軟に使用することができる。
【００１３】
このように、光再構成型ゲートアレイは、光によって並列的に再構成を行うデバイスであり、瞬間的に再構成ができることから、ソフトウエア処理をハードウエア回路として実装することができる。このため、既存の固定ハードウエア型のコンピュータとは比較にならない高速な処理が可能になる。
【００１４】
しかし、この光再構成型ゲートアレイでは、高速な光による書き込みが必要なことと、またその光回路の数が莫大なことから、その光回路が消費する電力が問題となっている。
【００１５】
光再構成型ゲートアレイの光回路が消費する電力は式（１）によって算出できる。この式では、Ｎ個の光回路を周波数ｆCで動かし、全てのパターンを平均的に照射する場合について示したもので、光再構成型ゲートアレイのコンフィギュレーション（再構成）に要する全消費電力ＰORGAを示す。
【００１６】
【数１】
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式中、ｈはプランク定数（＝6.62608×10-34Js）、νはレーザの周波数（ｓ-1）、ｅは電子１個の電荷量（＝1.60×10-19J/V）、Ｖは電源電圧（Ｖ）を示す。
【００１７】
光再構成型ゲートアレイではホログラムメモリを交換するときに、その位置決め許容誤差が極端に小さくならないように大きく受光部を設計する。一方で、他の回路のゲート負荷は、ＬＳＩプロセス技術の進歩による微細化により、著しく小さくなってきている。このため、回路のゲートに比較し、受光部の接合容量は現状でも１０倍〜１００倍以上になる。また、レーザ効率ηL（＜０．１）、ホログラム回折効率ηD（＜０．０１）、フォトディテクタの量子効率ηQ（＜１）、レーザの波長λ（＝ｃ／ν＝８５０ｎｍ）、回路動作電圧Ｖ（＝５Ｖ）の条件下では、式（１）のカッコの中の値が約３００倍程度になることが分かっている。
【００１８】
よって、接合容量ＣJと合わせて光回路部の消費電力を考察すると、光回路の１個分の消費電力は、通常のゲート１個の消費電力と比較して３０００〜３００００倍程度になる。
【００１９】
光再構成型ゲートアレイでは、消費電力の主要な部分を光回路が占めるため、この光再構成部の低消費電力化が非常に重要である。
【００２０】
そこで本発明者らは、光再構成型ゲートアレイへのデータ書き込みの際の消費電力を低減することのできる差動型光再構成型ゲートアレイを提案し、特願２００２−２２３８５７号において開示した。
【００２１】
この再構成部の光回路を図８に示す。この光回路は、Ｔフリップフロップ１と、フォトディテクタ２と、それを充電するためのＦＥＴ３と、反転出力を作るＥＸＯＲ（排他的論理和回路）４から構成される。これは、フォトディテクタ２に光照射があると、Ｔフリップフロップ１が反転する回路である。また、正規の再構成ビットに加えて１ビット余分の光回路（数字に′を付けている回路）を含んでおり、この光回路によって、Ｔフリップフロップ１の値をそのまま出力するか、それとも反転したものを出力するかを決定する。これが反転ビットＩｖに相当するビットとなる。
【００２２】
このように、差動型光再構成型ゲートアレイにおいては、ホログラムメモリの書き換えの際に、前回書き込んだ再構成データと次に書き込む再構成データの差分情報をホログラムメモリに記憶することで、差異部分のみに光を照射する。これにより、書き換えの度に全面を照射するよりも低消費電力化を図ることができる。
【００２３】
【特許文献１】特開２００２−３５３３１７号公報
【非特許文献１】Ｊ．マンブル、Ｇ．パノトプーロス、Ｄ．サルティス、シン・アン、Ｆ．Ｈ．モク、スアト・エイ、「光学的プログラマブルゲートアレイ」国際光光学会会報誌４０８９（２０００）７６３−７７１（Mumbru, J., Panotopoulos, G., Psaltis, D., Xin An, Mok, F.H., Suat Ay: Optically Programmable Gate Array, Proc. SPIE - Int. Soc. Opt. Eng. 4089 (2000) 763-771）
【発明の開示】
【発明が解決しようとする課題】
【００２４】
上述したように、差動型光再構成型ゲートアレイは高速に再構成を繰り返しつつハードウエア処理を行うデバイスで、その回路情報は差分情報として与えられる。この差動型光再構成型ゲートアレイでは、前掲の図８に示すように、各受光素子部に回路情報を一時的に記憶しておくＴフリップ・フロップ１を備えている。そして、このＴフリップフロップ１は電源起動時に初期化することが必要で、この初期化機能がないと回路の衝突によりＬＳＩを破損する危険性がある。このため、記憶素子であるＴフリップフロップ全てに対してリセット回路を付加する必要がある。Ｔフリップフロップ１にリセット機能を含めるには、一般に１〜４個のＦＥＴが余分に必要になる。
【００２５】
図８の回路においては、全てのＴフリップフロップ１に対してリセット機能を持たせるためのＦＥＴを付加していたが、大規模な光再構成型ゲートアレイでは、受光素子数が数百万個〜数千万個規模になることから、リセットのためのＦＥＴの数も少なくとも同じ数だけ必要になり、差動型光再構成型ゲートアレイの受光素子・周辺回路全体が著しい回路規模の増大を招く。
【００２６】
そこで本発明は、リセット機能を小規模化した回路で実現することのできる光再構成型ゲートアレイおよびそのリセット方法を提供することを目的とする。
【課題を解決するための手段】
【００２７】
前記目的を達成するため、本発明の光再構成型ゲートアレイは、論理演算回路を構成するコンフィギュレーション・ロジックブロックと、このコンフィギュレーション・ロジックブロックに演算プログラムを設定するプログラム設定用受光素子とを平面状のチップ上に多数配列し、前記チップ上に配置されたホログラムメモリに光を照射して、前記受光素子のそれぞれにプログラムに応じた光信号を同時に照射することにより、前記コンフィギュレーション・ロジックブロックを再構成する光再構成型ゲートアレイにおいて、前記各コンフィギュレーション・ロジックブロックの周囲に配線領域を設け、配線領域の交差部にスイッチングマトリックスを設け、前記チップの端部の配線領域に位置するスイッチングマトリックスに入出力ブロックを設け、かつ、前記コンフィギュレーションブロックの出力バッファ部と前記入出力ブロックの入出力バッファ部のみに、光リセット機能を持つスイッチング手段を配置したことを特徴とする。
【００２８】
また、本発明の光再構成型ゲートアレイのリセット方法は、前記の光再構成型ゲートアレイにおいて、まず、全てのコンフィギュレーション・ロジックブロックの内部状態を、前記スイッチングマトリックスのスイッチを異なる周期のオンオフ信号で駆動したときの出力信号に基づいて決定し、内部状態がオンであるコンフィギュレーション・ロジックブロックの受光素子のみに光を照射して内部状態をオフにすることを特徴とする。
【００２９】
本発明においては、リセット機能を持つスイッチング手段をコンフィギュレーション・ロジックブロックの出力バッファと入出力バッファの入出力バッファのみとし、その他の部分については初期化回路を一切含めない構成とし、かつスイッチングマトリックスのスイッチを異なる周期のオンオフ信号で駆動したときの出力信号に基づいて決定することにより、回路規模を大きくすることなく、光再構成アレイのリセットを行うことができる。
【発明の効果】
【００３０】
本発明によれば、一部のロジックブロックのフリップフロップのみにリセット機能を設け、他の部分は、サイクリックなセンシングによって初期化することにより、回路規模を大きくすることなく、光再構成型ゲートアレイのリセットを行うことができる。これによって実装エリアが十数パーセント削減でき、その空いた部分でさらなる高密度かが達成できる。
このリセット機能を備えた光再構成型ゲートアレイの応用分野は非常に広く、高速通信処理、通信の暗号化、情報圧縮、画像処理、高速コンピュータ等、多大な貢献が期待できる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図１〜図７を用いて説明する。
図１は本発明に係る光再構成型ゲートアレイの概略図、図２はリセット回路の全体配置図、図３はロジックブロックの回路図、図４は入出力ブロックの回路図、図５はスイッチングマトリックスの回路図である。
【００３２】
図１に示すように、光再構成型ゲートアレイ１０では、体積ホログラムメモリ１１内にプログラムを記憶しておき、レーザアレイ１２から放出されるレーザの照射角度によってこのプログラムを選択し再構成を行う。このレーザの照射角度は光構成型ゲートアレイ１０内部からの指示で変更される。初期化のプログラムも、この内部からの指令によって同様に照射角度をコントロールし行う。
【００３３】
光再構成型ゲートアレイ１０は、図２に示すようにコンフィギュレーション（再構成）・ロジックブロック部ＣＬＢ１〜９、入出力ブロックＩＯＢ１〜８、スイッチングマトリックスＳＭ１〜１２、ホログラム・メモリ選択用回路１３、プルアップ抵抗１４よりなっており、各スイッチングマトリックスＳＭ１〜１２間は配線領域１７において配線されている。プルアップ抵抗１４は、光再構成型ゲートアレイ１０内のモニタ用の配線と電源ラインＶＣＣとの間に接続される高抵抗であり、出力が無いときには各配線にＨレベルが出力されるようにする。なお、図２にはコンフィギュレーション・ロジックブロックＣＬＢを９個のみ示しているが、現実の回路では数百万個（数Ｍ）〜数千万個（数十Ｍ）である。
【００３４】
コンフィギュレーション・ロジックブロック部ＣＬＢ、入出力ブロックＩＯＢ、スイッチングマトリックスＳＭの回路例を、それぞれ図３、図４、図５に示す。
【００３５】
コンフィギュレーション・ロジックブロックＣＬＢは、図３に示すように、４つの入力を選択するセレクタＳＷ４〜ＳＷ７と、どのような入力があったときにどのような出力を出すかを予め設定するルックアップテーブル１５と、ルックアップテーブル１５の出力をクロックパルスＣＬＫのタイミングで記憶するＤ形フリップフロップ１６と、リセット機能を有するフォトダイオード（ＰＤ）で構成されるスイッチＳＷ１と、トランスミッションゲートスイッチＳＷ２と、フリップフロップ（ＦＦ）１６にクリアパルスを入力するセレクタスイッチＳＷ３とから構成される。
【００３６】
入出力ブロックＩＯＢは、図４に示すように、配線領域からの信号を選択入力するセレクタ２１と、配線領域からの出力信号用のスリーステートバッファ回路２３をON,OFF、または、信号領域から取り入れるかどうかを決定するセレクタ２２と、外部との接続用のボンディングパッド２４と、外部からの信号をバッファリングする回路２５と、トランスミッションゲートスイッチ２６とからなる。
【００３７】
スイッチングマトリックスＳＭは、図５に示すように、交差する配線をどのように接続するかを決める回路であり、拡大図に示すように、Ａ〜Ｆの６個のフォトスイッチから構成されている。フォトスイッチＡ〜Ｆの組み合わせにより、信号ライン１を２，３，４の任意の信号ラインに伝達することができる。
【００３８】
本実施の形態においては、全てのＰＤ（フォトダイオード）部のフリップフロップ１に対してリセット機能を備えずに、初期化機能は一部のフリップフロップ、すなわち初期化しておかないと出力同士がぶつかりＬＳＩを壊す危険性のある部分に限定する。すなわち、図３のコンフィギュレーション・ロジックブロックＣＬＢの出力バッファ部のＳＷ１と、図４の入出力ブロックＩＯＢの入出力バッファ部のセレクター２１，２２，トランスミッションゲートスイッチＳＷ２と、図５のスイッチングマトリックスＳＭの各フォトスイッチである。
【００３９】
コンフィギュレーション・ロジックブロックＣＬＢと、入出力ブロックＩＯＢの他の回路部分と、図５に示すスイッチングマトリックスＳＭは、コンフィギュレーション完了後、図２の配線領域１７を用いて初期化する。
【００４０】
図２に示すように、光再構成型ゲートアレイ１０では、格子状にスイッチングマトリックスＳＭ１〜１２が並んでおり、互いに二つ以上の経路で接続されているため、単一のスイッチングマトリックスのスイッチ状態を読み出し初期化するには工夫が必要になる。具体的には、スイッチングマトリックスＳＭの片サイドに信号を入力し、他方から読み出せばスイッチの状態は確定できるが、しかし同一配線上に接続された他のスイッチングマトリックスからの回り込みが発生し、どちらのスイッチがオンになっているのか特定できないといった問題が発生する。このため、回り込みを起こすスイッチに対しては、そのスイッチの受光素子（ＰＤ）に対してある周波数で光を照射しスイッチングさせ、モニタ・ラインＭＬでその周波数成分を除外し、スイッチの状態を観測する検出手法を用いる。この手法を用いることでリセットに用いるフリップフロップの数を８０〜９０パーセント削減することができる。
【００４１】
以下に、本発明による初期化手順について説明する。
全てのＣＬＢの内部出力状態を決定し、ＣＬＢ１については出力部も併せて初期化する。
【００４２】
１．全てのＣＬＢの内部出力状態を決定する。
ＣＬＢの全ての内部出力をＬレベルにプログラムする。この手順を、図３の回路を用いて説明する。以下の手順は全てのＣＬＢに対して行う。
（１）リセットコントロールセレクタＳＷ３に対して、００，０１，１０，１１の光パターンを順に照射し、フリップフロップ１６にリセットをかける。
（２）リセット機能付きセレクターＳＷ１に対してフリップフロップ１６の出力Ｑを出力するようにプログラムする。
この結果、全てのＣＬＢのＳＷ１の出力はＬとなる。よってＳＷ２がＯＮの部分ではＬが出力され、ＳＷ２がＯＦＦの部分はハイインピーダンスとなる。（ＳＷ２は初期化されていないため、ある部分はＯＮ，ある部分はＯＦＦの状態にある。）
【００４３】
２．ＣＬＢ１の初期化
図６のモニタ・ラインＭＬからＣＬＢ１の出力スイッチ（ＳＷ２）の状態を検出する。この選択回路への配線にはプルアップ抵抗１４がついているため、ＣＬＢからのハイインピーダンス出力はＨとして検出される。
【００４４】
よってモニタ・ラインＭＬ上にＬの出力があれば、ＳＷ２はＯＮであり、Ｈの出力があればＯＦＦの状態を示す。しかしこの時、スイッチングマトリックスＳＭ１とＳＭ３を経由して、他のＣＬＢの出力が回り込んでくる可能性がある。
【００４５】
そこで、スイッチングマトリックスＳＭ１とＳＭ３には図７で示すタイミングチャートに従って光を照射し、各スイッチを周期的に切り替えることでこの回り込みを除外した検出を行う。添え字は図６に示したスイッチングマトリックス内の各スイッチの記号を表す。すなわち、スイッチングマトリックスＳＭ１のスイッチＣ１を周期Ｔでオンオフするとすると、スイッチＤ１は２Ｔの周期、スイッチＥ１は４Ｔの周期と、倍々の周期でオンオフする。また、同様にスイッチングマトリックスＳＭ３のスイッチＡ３は８Ｔ、Ｄ３は１６Ｔ、Ｆ３は３２Ｔの周期でオンオフする。
【００４６】
こうすることで、ＣＬＢからの出力はＤＣ出力（直流成分）であることから、周波数依存のある成分を除くことでスイッチＳＷ２の状態を知ることができる。この周波数依存の検出方法は、各スイッチのオン・オフパターンを全て実現し（６個スイッチがある場合、６４状態）、その間サンプリングを続け、一度でもＨになったらオフであると検出できる。他のスイッチからの回り込みでＬになっていただけで、一度もＨにならなかったならば、そのスイッチは他の回り込みとは関係なくオンである。この方法を用いると、シンプルな回路でスイッチ状態を検出できる。この周波数分離された結果によってホログラムメモリを選択することでオンの部分にのみ光を照射してスイッチをオフにし、初期化を行う。
【００４７】
同様に他のスイッチングマトリックス、ＣＬＢに周波数分離法を用いることで、全てのスイッチの状態を読みとることができる。この結果を順次再構成することで、全てのＣＬＢ，ＳＭを初期化することができる。
【産業上の利用可能性】
【００４８】
本発明は、回路規模を大きくすることなく、ゲートアレイの記憶素子全てに対して同時にリセットを行う回路を備えた光再構成型ゲートアレイおよびそのリセット方法として利用することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明に係る光再構成型ゲートアレイの概略図である。
【図２】本発明の実施の形態に係るリセット回路の全体配置図である。
【図３】本発明の実施の形態に係るコンフィギュレーション・ロジックブロックの回路図である。
【図４】本発明の実施の形態に係る入出力ブロックの回路図である。
【図５】本発明の実施の形態に係るスイッチングマトリックスの回路図である。
【図６】本発明の実施の形態に係るロジックブロックの回路動作の説明図である。
【図７】本発明の実施の形態に係るロジックブロックのスイッチ初期化タイミングを示すタイムチャートである。
【図８】従来の提案になる差動型光再構成型ゲートアレイの光回路を示す回路図である。
【符号の説明】
【００５０】
１０  光再構成型ゲートアレイ
１１  体積ホログラムメモリ
１２  レーザアレイ
１３  ホログラムメモリ選択用回路
１４  プルアップ抵抗
１５  ルックアップテーブル
１６  フリップフロップ
１７  配線領域
２１  セレクタ
２２  セレクタ
２３  スリーステートバッファ
２４  ボンディング用パッド
２５  バッファ
２６  トランスミッションゲートスイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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