(57)【要約】【課題】ＣＭＰにおける研磨特性を向上させることのできる技術を提供する。【解決手段】半導体基板上に堆積された酸化シリコン膜をＣＭＰ法にて研磨して溝の内部に残し、素子分離部を形成する際、３０〜６０度の放射角度θ1を持って複数に分けられる表面の各々の領域に、中心部から外周方向へ真っ直ぐに延びる１次加工溝ＴＮ１、１次加工溝ＴＮ１から分岐し外周方向へ延びる２次加工溝ＴＮ２、さらに２次加工溝ＴＮ２から分岐し外周方向へ延びる３次加工溝ＴＮ３が形成され、１次加工溝ＴＮ１と２次加工溝ＴＮ２とがなす外周方向の分岐角度θ2および２次加工溝ＴＮ２と３次加工溝ＴＮ３とがなす外周方向の分岐角度θ3を９０度以内とする研磨パッドＰＤを用いる。【選択図】図２ 
2005158797.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成されていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成され、
ｎ（但し、ｎは１以上の整数）次加工溝から分岐した（ｎ＋１）次加工溝の幅が前記ｎ次加工溝の幅よりも細く形成されることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成され、
ｎ（但し、ｎは１以上の整数）次加工溝と前記ｎ次加工溝から分岐した（ｎ＋１）次加工溝とがなす外周方向の分岐角度を９０度以内とすることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝が形成され、
前記研磨パッドの単位面積当たりの前記加工溝の比率がほぼ一定であることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、
前記研磨パッドの表面は、所定の放射角度を持って複数の領域に分割され、
前記複数の領域のそれぞれには、前記研磨パッドの中心部から前記研磨パッドの回転方向とは反対の外周方向へ放射状に分岐しながら延びる加工溝が形成されていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、半導体ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工する化学的機械的研磨（ＣＭＰ；Chemical Mechanical Polishing）法を用いた半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
ＣＭＰ装置は、上側に半導体ウエハを保持しながら回転と加圧とを与えるポリシングヘッド部およびその駆動機構、それに対向する形式で下側に研磨パッドが貼り付けされるプラテン（定盤）およびその駆動機構があって、その他研磨パッドのドレッシング機構、半導体ウエハまたはチャック面などの洗浄機構、スラリー（研磨液）供給機構などで構成される。
【０００３】
ところで、半導体装置の高集積化が進むにつれて、半導体素子は微細化され、素子構造は複雑となる。このため、現在ＣＭＰ工程において被研磨材（例えば絶縁膜、あるいはアルミニウムまたは銅などの相対的に柔らかい金属膜）の表面に生ずるスクラッチやダメージの増加、異物の増加、研磨特性（研磨レートおよび研磨均一性）の劣化などの問題が生じている。これらは半導体装置の製造歩留まりを低下させる要因の１つとなっており、研磨パッドの表面の目潰れ、研磨パッドの表面に堆積するスラリーの凝集粒子またはパッド・リテーナリングの削れ屑などが原因と考えられる。そこで、上記問題を解決するために様々な検討がなされている。例えば研磨パッドの材料またはその表面に設けられる微細孔や溝の形状、あるいはスラリー中の砥粒や添加剤などの最適化が検討されている（非特許文献１参照）。
【非特許文献１】土肥俊郎編著、「半導体ＣＭＰ技術」、株式会社工業調査会、２００１年１月１０日、ｐ．１１３−１１９
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明者らは、ＣＭＰ工程において研磨特性を向上させる技術として、研磨パッドの表面に施される微細孔や溝の形状について検討した。例えば研磨パッドの表面を加工して、１〜２ｍｍ直径の小さい孔を研磨パッドの表面に多数あける孔パターン（Perforation）、格子状に溝をあけるＸＹ格子パターン（X-Y Grooved）、または同心円状に溝をあける同心円パターン（K Grooved）を形成し、スラリーの流動性や半導体ウエハ面内における研磨特性の向上を図った。
【０００５】
しかし、これらパターンを研磨パッドの表面に施しても、研磨パッド上に滴下されたスラリーが滑らかに広がらず、ＣＭＰ装置に設定される研磨条件、例えばプラテン回転数、スラリーの滴下量またはポリシングヘッド部の回転数や荷重などが変わると、これに追従して研磨特性も変化してしまう。このため、研磨パッドの表面に施されるパターンと研磨条件との整合性を確認する必要があり、また良好な研磨特性を得るための研磨条件が狭いという問題もある。さらに多量のスラリーが必要とされるため、ＣＭＰ工程の製造コストが相対的に高くなってしまう。
【０００６】
本発明の目的は、ＣＭＰにおける研磨特性を向上させることのできる技術を提供することにある。
【０００７】
本発明の他の目的は、ＣＭＰにおいて使用するスラリーの滴下量を相対的に少なくすることのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、半導体基板上に形成された被研磨材の表面を研磨パッドを用いて化学的および機械的に研磨する工程を含み、研磨パッドの表面を、所定の放射角度を持って複数の領域に分割すると共に、複数の領域のそれぞれに、研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝を形成するものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
研磨パッドの中心部から外周方向へ放射状に分岐しながら延びる加工溝を研磨パッドの表面に形成することにより、研磨パッド上に滴下されたスラリーの広がり（自己拡散）が滑らかとなり、研磨特性が向上する。またスラリーの広がりが滑らかになることから、スラリーの滴下量を相対的に少なくすることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本発明の実施の形態であるＣＭＯＳ（Complementary  Metal Oxide Semiconductor）デバイスの製造方法の一例について、図１〜図１４を用いて工程順に説明する。
【００１５】
まず、図１（ａ）に示すように、比抵抗が１０Ωｃｍ程度の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意する。続いて半導体基板１を８５０℃程度で熱処理して、その主面に膜厚１０ｎｍ程度の薄いパッド酸化膜（図示せず）を形成する。続いてこのパッド酸化膜の上に膜厚１２０ｎｍ程度の窒化シリコン膜（図示せず）をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、フォトレジスト膜をマスクにしたドライエッチングにより素子分離領域の窒化シリコン膜とパッド酸化膜とを除去する。パッド酸化膜は、後の工程で素子分離溝の内部に埋め込まれる酸化シリコン膜をデンシファイ（焼き締め）するときなどに半導体基板１に加わるストレスを緩和する目的で形成される。また窒化シリコン膜は酸化されにくい性質を持つので、その下部（活性領域）の半導体基板１表面の酸化を防止するマスクとして利用される。
【００１６】
次いで、窒化シリコン膜をマスクにしたドライエッチングにより素子分離領域の半導体基板１に深さ３５０ｎｍ程度の分離溝４ａを形成した後、エッチングで分離溝４ａの内壁に生じたダメージ層を除去するために、半導体基板１を１０００℃程度で熱処理して分離溝４ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜２を形成する。続いてＣＶＤ法により半導体基板１上に酸化シリコン膜４ｂを堆積する。
【００１７】
次に、図１（ｂ）に示すように、この酸化シリコン膜４ｂの膜質を改善するために、半導体基板１を熱処理して酸化シリコン膜４ｂをデンシファイ（焼き締め）する。その後、窒化シリコン膜をストッパに用いたＣＭＰ法にてその酸化シリコン膜４ｂを研磨して分離溝４ａの内部に残すことにより、表面が平坦化された素子分離部を形成する。
【００１８】
ここで、上記素子分離部を形成する際のＣＭＰ処理について説明する。まず、酸化シリコン膜４ｂの研磨時には、研磨材として主にシリカ系スラリーを用い、また研磨パッドとしては、独立気泡が形成されたポリウレタン発泡体からなり、その径の平均値が約１５０μｍ以下のものを用いることを例示できる。
【００１９】
さらに、研磨パッドの表面には溝加工が施されている。図２（ａ）に、研磨パッドの表面に設けられた第１溝パターンを示し、同図（ｂ）に、第１溝パターンの一部を拡大した図を示す。
【００２０】
研磨パッドＰＤの表面は、研磨パッドＰＤの中心から所定の放射角度（θ1）を持って複数の領域（図中、点線で示す）に分けられており、各々の領域のほぼ全面に、加工溝が研磨パッドＰＤの中心部から外周方向へ放射上に分岐しながら延びる第１溝パターンＰ１が形成されている。第１溝パターンＰ１は、研磨パッドＰＤの中心部から外周方向へ真っ直ぐに延びる１次加工溝ＴＮ１、１次加工溝ＴＮ１から分岐し外周方向へ延びる２次加工溝ＴＮ２、さらに２次加工溝ＴＮ２から分岐し外周方向へ延びる３次加工溝ＴＮ３とからなる。１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３は研磨パッドＰＤの外周に到達せず、外周に到達するまでに消失する。さらにスラリーの流量を保持するため、１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３は互いに結合しないように配置されている。また第１溝パターンＰ１では階段分岐を採用している。すなわち、１次加工溝ＴＮ１から２次加工溝ＴＮ２が分岐した後も１次加工溝ＴＮ１は分岐前と同じ方向にそのまま延びており、同様に２次加工溝ＴＮ２から３次加工溝ＴＮ３が分岐した後も２次加工溝ＴＮ２は分岐前と同じ方向にそのまま延びている。
【００２１】
１次加工溝ＴＮ１とそれから分岐する２次加工溝ＴＮ２とがなす外周方向の分岐角度θ2および２次加工溝ＴＮ２とそれから分岐する３次加工溝ＴＮ３とがなす外周方向の分岐角度θ3は９０度以内であればよいが、適正角度として３０〜６０度を挙げることができる。図２に示す第１溝パターンＰ１では、分岐角度θ2、θ3を４５度としている。また第１溝パターンＰ１が形成された１つの領域の放射角度θ1は３０〜６０度が望ましい。図２に示す第１溝パターンＰ１では、放射角度θ1を４５度としている。
【００２２】
なお、第１溝パターンＰ１では１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３を形成したが、これに限定されるものではなく、４次以上の加工溝を形成してもよい。しかし、研磨パッドＰＤに多くの加工溝を形成すると加工溝同士が結合し、スラリーの流量を保持できなくなる可能性があるため、３次までの加工溝を形成するのが望ましい。また第１溝パターンＰ１では１次加工溝ＴＮ１は全て研磨パッドＰＤの中心部から外周方向へ延びており、中心部以外から外周方向へ延びる１次加工溝ＴＮ１は形成されない。
【００２３】
１次〜３次加工溝ＴＮ１，ＴＮ２，ＴＮ３の幅は、全て同じにすることもできるが、スラリーの流量を保持するためには、次数が増えるに従い順次細くすることが望ましい。図３に、加工溝の一部を拡大した図を示す。ここでは、１次加工溝ＴＮ１とそれから分岐した２次加工溝ＴＮ２の一部が示されている。２次加工溝ＴＮ２の幅は１次加工溝ＴＮ１の幅よりも細くなっており、その関係は、例えば式（１）で表すことができる。
【００２４】
Ａ＝α×Ｂβ                                  式（１）
式（１）におけるＡは１次加工溝ＴＮ１の幅、Ｂは２次加工溝ＴＮ２の幅、αおよびβは任意定数である。なおここでは、１次加工溝ＴＮ１の幅と２次加工溝ＴＮ２の幅との関係について説明したが、これに限定されるものではなく、ｎ（ｎは１以上の整数）次加工溝の幅と（ｎ＋１）次加工溝の幅との関係に適用することができ、例えば３次加工溝ＴＮ３の幅は２次加工溝ＴＮ２の幅よりも細く、式（１）で表される関係を満たすことができる。
【００２５】
このように、研磨パッドＰＤの中心部から外周方向へ放射状に分岐しながら延びる加工溝を研磨パッドＰＤの表面に形成することにより、研磨パッドＰＤ上に滴下されたスラリーの広がりを滑らかにすることができて、これにより研磨特性を向上することができる。またスラリーの広がりが滑らかになることから、その表面に微細孔や溝を形成しない研磨パッドを使用した場合よりもスラリーの滴下量を３０〜４０％程度低減することができる。これによりＣＭＰ工程における製造コストを下げることができる。
【００２６】
次に、放射角度θ1を６０度として、前記第１溝パターンＰ１の分岐ルールを変更した他の溝パターンを図４〜図７に示す。
【００２７】
図４は、分岐角度θ2，θ3を３０度とした段階分岐の第２溝パターンを示す。第２溝パターンＰ２では、前記第１溝パターンＰ１と同様の階段分岐を採用しているが、１次加工溝ＴＮ１とそれから分岐する２次加工溝ＴＮ２とがなす外周方向の分岐角度θ2および２次加工溝ＴＮ２とそれから分岐する３次加工溝ＴＮ３とがなす外周方向の分岐角度θ3を３０度としている。
【００２８】
図５は、ｎ次加工溝から（ｎ＋１）次加工溝が分岐した後、ｎ次加工溝が分岐前と異なる方向に延びる完全分岐を採用した第３溝パターンを示す。第３溝パターンＰ３では、加工溝は研磨パッドＰＤの中心部から外周方向へ放射状に延びており、分岐するが、分岐角度および分岐する次数は任意である。
【００２９】
図６は、ｎ次加工溝から（ｎ＋１）次加工溝が分岐した後、ｎ次加工溝が分岐前と同じ方向および異なる方向に延びる第１混合分岐を採用した第４溝パターンを示す。第４溝パターンＰ４では、加工溝は研磨パッドＰＤの中心部から外周方向へ放射状に延びており、分岐するが、分岐角度を３０度または任意の角度としており、また分岐する次元は任意である。
【００３０】
図７は、ｎ次加工溝から（ｎ＋１）次加工溝が分岐した後、ｎ次加工溝が分岐前と同じ方向および異なる方向に延びる第２混合分岐を採用した第５溝パターンを示す。第５溝パターンＰ５では、前記第４溝パターンＰ４と同様に、分岐角度θ3を３０度または任意の角度としており、また分岐する次元は任意である。さらに第５溝パターンＰ５では、単位面積当たりの加工溝の比率をほぼ一定としている。すなわち、図中に示したＡ領域とＢ領域とにおいて加工溝の面積割合がほぼ一定になるように、加工溝が配置されている。これによりスラリーの流量を保持することができる。
【００３１】
次に、放射角度θ1を３０度として、前記第１溝パターンＰ１の分岐ルールを変更した他の溝パターンを図８に示す。第６溝パターンＰ６では、研磨パッドＰＤの回転方向に依存した加工溝が配置されている。例えば２次加工溝ＴＮ２および３次加工溝ＴＮ３が、研磨パッドＰＤの回転方向と反対の外周方向のみに延びており、これによりスラリーが研磨パッドＰＤの回転方向と反対の方向に滑らかに広がることができる。
【００３２】
このような研磨パッドＰＤを用いて、窒化シリコン膜を研磨終点として分離溝４ａの外部の酸化シリコン膜４ｂを研磨する。また酸化シリコン膜４ｂの研磨時においては、図９に示すようなＣＭＰ装置を用いる。このＣＭＰ装置は、モータＭ１の駆動力によって回転運動を行うプラテンＰＬＴ上に研磨パッドＰＤが載置される。キャリアＣＲＹは、半導体ウエハ（半導体基板１）の主面を研磨パッドＰＤに向けて保持し、モータＭ２の駆動力によって回転運動を行う。このような状況下において、研磨パッドＰＤの表面にスラリーＳＬＲを供給しつつ、プラテンＰＬＴの回転運動およびキャリアＣＲＹの回転運動によって半導体ウエハの主面に成膜された酸化シリコン膜４ｂを化学的および機械的に研磨するものである。また図１０は、図９に示したＣＭＰ装置のうち、キャリアＣＲＹを拡大して示したものである。キャリアＣＲＹは、半導体ウエハを保持するウエハチャックＣＨＫ、半導体ウエハが研磨中に外れることを防ぐリテーナリングＲＮＧおよびこれらの部位を保持し半導体ウエハに研磨圧力を加える研磨ハウジングＨＯＳなどから形成されている
上記酸化シリコン膜４ｂの形成後、例えば希釈アンモニア水、純水およびＤＨＦ（希フッ酸）溶液を用いた洗浄により、半導体基板１の表面に付着した研磨砥粒および汚染を除去する。
【００３３】
次に、図１１（ａ）に示すように、熱リン酸を用いたウェットエッチングにより半導体基板１の活性領域上に残った窒化シリコン膜を除去した後、半導体基板１のｎチャネル型ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を形成する領域にホウ素（Ｂ）をイオン注入してｐ型ウェル５を形成する。続いて半導体基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にリン（Ｐ）をイオン注入してｎ型ウェル６を形成する。
【００３４】
次いで、半導体基板１を熱処理することによって、ｐ型ウェル５およびｎ型ウェル６の表面にゲート絶縁膜７を形成した後、ゲート絶縁膜７の上部にゲート電極８を形成する。ゲート電極８は、例えばリンをドープした低抵抗多結晶シリコン膜、窒化タングステン（ＷＮ）膜、およびタングステン（Ｗ）膜をこの順で積層した３層の導電性膜によって構成する。
【００３５】
次いで、ｐ型ウェル５にリンまたはヒ素（Ａｓ）をイオン注入することよってｎ型半導体領域（ソース、ドレイン）９を形成し、ｎ型ウェル６にホウ素をイオン注入することによってｐ型半導体領域（ソース、ドレイン）１０を形成する。ここまでの工程によって、ｐ型ウェル５にｎチャネル型ＭＩＳＦＥＴＱｎが形成され、ｎ型ウェル６にｐチャネル型ＭＩＳＦＥＴＱｐが形成される。続いてｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコンからなる層間絶縁膜１１を形成する。
【００３６】
次に、図１１（ｂ）に示すように、ＣＭＰ法により層間絶縁膜１１の表面を研磨して、その表面を平坦に加工する。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、層間絶縁膜１１を研磨する。
【００３７】
次に、図１２（ａ）に示すように、フォトレジスト膜をマスクにして層間絶縁膜１１をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン）９およびｐ型半導体領域（ソース、ドレイン）１０の上部にコンタクトホール１２を形成する。続いてコンタクトホール１２内を含む半導体基板１上に、スパッタリング法により、例えば膜厚１０ｎｍ程度のチタン（Ｔｉ）膜および膜厚１０ｎｍ程度の窒化チタン（ＴｉＮ）膜を順次堆積してバリア導体膜１３ａを形成した後、さらにＣＶＤ法により、例えば膜厚５００ｎｍ程度のタングステン膜１３ｂを堆積し、コンタクトホール１２を埋め込む。
【００３８】
次に、図１２（ｂ）に示すように、コンタクトホール１２以外の層間絶縁膜１１上のバリア導体膜１３ａおよびタングステン膜１３ｂを、例えばＣＭＰ法により除去し、プラグ１３を形成する。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、層間絶縁膜１１を研磨終点としてコンタクトホール１２の外部のバリア導体膜１３ａおよびタングステン膜１３ｂを研磨する。
【００３９】
次に、図１３（ａ）に示すように、半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積することにより、エッチングストッパ膜１４を形成する。エッチングストッパ膜１４は、その上層の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためのものである。本実施の形態では、このエッチングストッパ膜１４として窒化シリコン膜を用いることを例示するが、窒化シリコン膜の代わりにプラズマＣＶＤ法により堆積した炭化シリコン（ＳｉＣ）膜または炭化シリコン膜の成分中に窒素（Ｎ）を所定量含む炭窒化シリコン（ＳｉＣＮ）膜を用いてもよい。
【００４０】
次いで、例えばエッチングストッパ膜１４の表面にＣＶＤ法により酸化シリコン膜を堆積し、膜厚２００ｎｍ程度の層間絶縁膜１５を堆積する。続いてフォトレジスト膜をマスクにしてエッチングストッパ膜１４および層間絶縁膜１５をドライエッチングすることにより埋め込み配線形成用の配線溝１６を形成する。続いて配線溝１６の底部に露出したプラグ１３の表面の反応層を除去するために、アルゴン（Ａｒ）雰囲気中にてスパッタエッチングによる半導体基板１の表面処理を行う。
【００４１】
次いで、半導体基板１の全面に、バリア導体膜１７Ａとなる、例えば窒化タンタル（ＴａＮ）膜を反応性スパッタリングにより堆積する。この窒化タンタル膜の堆積は、この後の工程において堆積する銅（Ｃｕ）膜の密着性の向上および銅の拡散防止のために行うもので、その膜厚は約３０ｎｍとすることを例示できる。なお本実施の形態においては、バリア導体膜１７Ａとして窒化タンタル膜を例示するが、タンタル（Ｔａ）等の金属膜、窒化タンタルとタンタルとの積層膜、窒化チタン膜あるいは金属膜と窒化チタン膜との積層膜等であってもよい。
【００４２】
次いで、バリア導体膜１７Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜をイオン化スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、配線溝１６を埋め込むように銅膜を堆積し、この銅膜と上記したシード膜とを合わせて導電性膜１７Ｂとする。この配線溝１６を埋め込む銅膜は、例えば電解めっき法にて形成し、めっき液としては、例えば硫酸（Ｈ2ＳＯ4）に１０％の硫酸銅（ＣｕＳＯ4）および銅膜のカバレージ向上用の添加剤を加えたものを用いる。なお本実施の形態においては、配線溝１６を埋め込む銅膜の堆積に電解めっき法を用いる場合を例示しているが、無電解めっき法を用いてもよい。続いてアニール処理によって銅膜の歪みを緩和させることにより、良質な銅膜を得ることができる。
【００４３】
次に、図１３（ｂ）に示すように、層間絶縁膜１５上の余分なバリア導体膜１７Ａおよび導電性膜１７Ｂを除去し、配線溝１６内にバリア導体膜１７Ａおよび導電性膜１７Ｂを残すことにより、埋め込み配線１７を形成する。バリア導体膜１７Ａおよび導電性膜１７Ｂの除去は、ＣＭＰ法を用いた研磨により行う。この時、配線溝１６以外の領域のバリア導体膜１７Ａを完全に除去するために、オーバー研磨を施す必要がある。またバリア導体膜１７Ａの研磨速度は、導電性膜１７Ｂの研磨速度に比べて遅いことから、このオーバー研磨処理時に相対的に幅が広い配線溝１６では、埋め込まれる導電性膜１７Ｂが選択的に研磨されて中央部に窪みが生ずる場合がある。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、層間絶縁膜１５を研磨終点として配線溝１６の外部のバリア導体膜１７Ａおよび導電性膜１７Ｂを研磨する。
【００４４】
次に、図１４（ａ）に示すように、埋め込み配線１７および層間絶縁膜１５上に窒化シリコン膜を堆積してエッチングストッパ膜１８を形成する。この窒化シリコン膜の堆積には、例えばプラズマＣＶＤ法を用いることができ、その膜厚は約５０ｎｍとする。前記エッチングストッパ膜１４と同様に、エッチングストッパ膜１８として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。エッチングストッパ膜１８は、後の工程において、エッチングを行う際のエッチングストッパ層として機能させることができる。またエッチングストッパ膜１８は、埋め込み配線１７の導電性膜１７Ｂをなす銅の拡散を抑制する機能も有する。
【００４５】
次いで、エッチングストッパ膜１８の表面に、膜厚２００ｎｍ程度の絶縁膜１９を堆積する。この絶縁膜１９として、フッ素を添加したＣＶＤ酸化膜などの低誘電率膜（ＳｉＯＦ膜）を例示することができる。続いてＣＭＰ法により絶縁膜１９の表面を研磨して、その表面を平坦に加工する。研磨時においては、前記図９に示したＣＭＰ装置を用い、本実施の形態である加工溝を形成した研磨パッドにより、絶縁膜１９を研磨する。
【００４６】
次いで、絶縁膜１９の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積し、膜厚２５ｎｍ程度のエッチングストッパ膜２０を形成する。前記エッチングストッパ膜１４、１８と同様に、エッチングストッパ膜２０として炭化シリコン膜または炭窒化シリコン膜を用いてもよい。このエッチングストッパ膜２０は、後の工程においてエッチングストッパ膜２０上に絶縁膜を形成し、その絶縁膜に配線形成用の溝部や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり加工寸法精度が劣化したりすることを回避するためのものである。
【００４７】
次いで、エッチングストッパ膜２０の表面に、例えばＣＶＤ法にて酸化シリコン膜を堆積し、膜厚２２５ｎｍ程度の絶縁膜２１を形成する。前記絶縁膜１９と同様に、この絶縁膜２１をフッ素を添加したＣＶＤ酸化膜などの低誘電率膜としてもよい。それにより、本実施の形態の半導体装置の配線の総合的な誘電率を下げることが可能であり、配線遅延を改善することができる。なお図示は省略するが、絶縁膜２１の形成後、絶縁膜２１の表面に、例えばプラズマＣＶＤ法にて窒化シリコン膜を堆積することにより、前記エッチングストッパ膜１４、１８、２０と同様のエッチングストッパ膜を形成する。
【００４８】
次いで、配線である埋め込み配線１７と、後の工程にて形成する上層配線である埋め込み配線とを接続するためのコンタクトホールを形成する。なおこのコンタクトホールは、図１４（ａ）には表示されない領域で形成されているものとする。またこのコンタクトホールは、絶縁膜２１上に埋め込み配線１７と接続するためのコンタクトホールパターンと同一形状のフォトレジスト膜を形成し、それをマスクとして絶縁膜２１、エッチングストッパ膜２０、絶縁膜１９およびエッチングストッパ膜１８を順次ドライエッチングすることによって形成することができる。続いてフォトレジスト膜を除去し、絶縁膜２１上に配線溝パターンと同一形状のフォトレジスト膜を形成し、それをマスクとして絶縁膜２１およびエッチングストッパ膜２０を順次ドライエッチングすることによって、幅が０.２５μｍ〜５０μｍ程度の配線溝２２を形成する。
【００４９】
次いで、バリア導体膜１７Ａを堆積した工程と同様の工程により、膜厚５０ｎｍ程度のバリア導体膜２３Ａを堆積する。このバリア導体膜２３Ａとしては、例えばタンタル（Ｔａ）膜を用いることができる。なお本実施の形態においてはバリア導体膜２３Ａとしてタンタル膜を例示するが、窒化タンタル膜、窒化チタン膜あるいはタンタル膜等の金属膜と窒化膜との積層膜等であってもよい。またバリア導体膜２３Ａが窒化チタン膜の場合、この後の工程である銅膜の堆積直前に窒化チタン膜の表面をスパッタエッチングすることも可能である。
【００５０】
次いで、バリア導体膜２３Ａが堆積された半導体基板１の全面に、シード膜となる、例えば銅膜または銅合金膜を長距離スパッタリング法またはＣＶＤ法によって堆積する。続いてシード膜が堆積された半導体基板１の全面に、例えば銅膜からなる膜厚７５０ｎｍ程度の導電性膜を上記コンタクトホールおよび配線溝２２を埋め込むように堆積し、この導電性膜と上記したシード膜とを合わせて導電性膜２３Ｂとする。このコンタクトホールおよび配線溝２２を埋め込む導電性膜は、例えば電解めっき法にて形成することができる。続いてアニール処理によってその導電性膜２３Ｂの歪みを除去し安定化させる。
【００５１】
次に、図１４（ｂ）に示すように、ＣＭＰ法を用いた研磨によって絶縁膜２１上の余分なバリア導体膜２３Ａおよび導電性膜２３Ｂを除去し、上記コンタクトホールおよび配線溝２２内にバリア導体膜２３Ａおよび導電性膜２３Ｂを残すことで、埋め込み配線２３を形成する。
【００５２】
上記埋め込み配線２３の形成後、例えば図１４を用いて説明した工程と同様の工程を繰り返すことにより、埋め込み配線２３の上部にさらに多層に配線を形成し、さらにパッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００５３】
なお、本実施の形態では、本発明をＣＭＯＳデバイスの製造過程であるＣＭＰ工程に適用した場合について説明したが、被研磨材の材質に限定されることなく、いかなる半導体装置の製造過程であるＣＭＰ工程にも適用可能である。
【００５４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５５】
例えば、前記実施の形態では、ＣＭＰ用の研磨パッドに適用した場合について説明したが、シリコン結晶研磨用パッドまたは光学レンズ研磨用パッドなどにも適用することが可能である。
【産業上の利用可能性】
【００５６】
本発明は、半導体ウエハ上に堆積された絶縁膜または金属膜などの表面の凹凸を平坦に加工するＣＭＰ工程を有する半導体装置の製造方法に適用することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第１溝パターンが形成された研磨パッドの要部平面図である。
【図３】図２に示した第１溝パターンの要部説明図である。
【図４】本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第２溝パターンが形成された研磨パッドの要部平面図である。
【図５】本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第３溝パターンが形成された研磨パッドの要部平面図である。
【図６】本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第４溝パターンが形成された研磨パッドの要部平面図である。
【図７】本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第５溝パターンが形成された研磨パッドの要部平面図である。
【図８】本発明の実施の形態である半導体装置の製造工程中に行うＣＭＰ処理時に用いる第７溝パターンが形成された研磨パッドの要部平面図である。
【図９】本発明の実施の形態である半導体装置の製造に用いるＣＭＰ装置の説明図である。
【図１０】図９に示したＣＭＰ装置の要部説明図である。
【図１１】図１に続く半導体装置の製造工程中の要部断面図である。
【図１２】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１３】図１２に続く半導体装置の製造工程中の要部断面図である。
【図１４】図１３に続く半導体装置の製造工程中の要部断面図である。
【符号の説明】
【００５８】
１  半導体基板
２  酸化シリコン膜
４ａ  分離溝
４ｂ  酸化シリコン膜
５  ｐ型ウェル
６  ｎ型ウェル
７  ゲート絶縁膜
８  ゲート電極
９  ｎ型半導体領域（ソース、ドレイン）
１０  ｐ型半導体領域（ソース、ドレイン）
１１  層間絶縁膜
１２  コンタクトホール
１３  プラグ
１３ａ  バリア導体膜
１３ｂ  タングステン膜
１４  エッチングストッパ膜
１５  層間絶縁膜
１６  配線溝
１７  埋め込み配線
１７Ａ  バリア導体膜
１７Ｂ  導電性膜
１８  エッチングストッパ膜
１９  絶縁膜
２０  エッチングストッパ膜
２１  絶縁膜
２２  配線溝（溝部）
２３  埋め込み配線
２３Ａ  バリア導体膜
２３Ｂ  導電性膜
ＣＨＫ  ウエハチャック
ＣＲＹ  キャリア
ＨＯＳ  研磨ハウジング
Ｍ１、Ｍ２  モータ
ＴＮ１  １次加工溝
ＴＮ２  ２次加工溝
ＴＮ３  ３次加工溝
Ｐ１  第１溝パターン
Ｐ２  第２溝パターン
Ｐ３  第３溝パターン
Ｐ４  第４溝パターン
Ｐ５  第５溝パターン
Ｐ６  第６溝パターン
ＰＤ  研磨パッド
ＰＬＴ  プラテン
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
ＲＮＧ  リテーナリング
ＳＬＲ  スラリー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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