(57)【要約】【課題】  従来、パッケージピンに接続されていない、即ち内蔵チップ間でのみ接続される信号間に、実装上の接続不具合や要望されるＡＣ規格を満たさない等の問題が発生した場合に、外部から検出することが不可能であった。【解決手段】  パッケージピンに接続されない、即ち内蔵チップ間でのみ接続される出力端子１１、１７であれば最終段のＦＦ８、或いは入力端子１２、１６であれば初段のＦＦ８に対し、各チップＡ、Ｂ内でスキャンチェーンを張り、更に各々のチップＡ、Ｂ間を跨いでスキャンチェーンをシリアル接続することにより、各チップＡ、Ｂ間の実測テスト及び接続テストを実現でき、チップ間の接続不具合の検出や要望されるＡＣ規格を満足しているか否かの確認が可能となる。【選択図】  図１
2005156479.tif 000002
【特許請求の範囲】
【請求項１】
複数のチップを搭載し、各チップ間でチップ間出力端子とチップ間入力端子とが接続された半導体集積回路装置であって、
前記各チップは、内部の回路からチップ間出力端子へ出力される第1の信号の経路上にある最終のフリップフロップおよびチップ間入力端子から入力される第2の信号の経路上にある最初のフリップフロップを含むチップ内スキャンチェーンを構成し、
複数の前記各チップに構成された複数の前記チップ内スキャンチェーンをシリアルに接続してマルチチップスキャンチェーンを構成した半導体集積回路装置。
【請求項２】
前記複数のチップのうちの少なくとも１つのチップ内に、前記チップ内スキャンチェーンの出力信号と前記第1の信号とを入力し、スキャンテストモード時にはチップ内スキャンチェーンの出力信号を選択し、スキャンテストモード時以外の時には前記第1の信号を選択して前記チップ間出力端子へ出力する選択回路を設けたことを特徴とする請求項１の半導体集積回路装置。
【請求項３】
前記複数のチップのうちの１つのチップ内に、
前記マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、
前記マルチチップスキャンチェーンから出力されるデータの期待値を発生する期待値発生回路と、
前記マルチチップスキャンチェーンから出力されるデータが前記期待値と一致するか否かを判定する期待値比較回路とを設けたことを特徴とする請求項１の半導体集積回路装置。
【請求項４】
前記複数のチップのうちの１つのチップ内に、
前記マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、
前記マルチチップスキャンチェーンから出力されるデータの期待値を記憶し、記憶する期待値を書き換え可能である期待値記憶回路と、
前記マルチチップスキャンチェーンから出力されるデータが前記期待値データと一致するか否かを判定する期待値比較回路とを設けたことを特徴とする請求項１の半導体集積回路装置。
【請求項５】
前記複数のチップのうちの１つのチップ内に、
前記マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路を設けたことを特徴とする請求項１の半導体集積回路装置。
【請求項６】
請求項１または２の半導体集積回路装置のテスト方法であって、
前記半導体集積回路装置の各チップにおいて、前記第1の信号の経路上にある最終のフリップフロップに前記第1の信号を保持させるとともに前記第2の信号の経路上にある最初のフリップフロップに前記第2の信号を保持させた後、
前記マルチチップスキャンチェーンにデータパターンを入力し、前記マルチチップスキャンチェーンから出力されるデータとその期待値とが一致するか否かを判定することを特徴とする半導体集積回路装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチチップ実装した半導体集積回路およびそのテスト方法に関するものである。
【背景技術】
【０００２】
近年のＬＳＩ製造プロセスの微細化により、周辺アナログ、周辺ＩＰや周辺ＬＳＩ等の集積化が進み、低コストで大規模なＬＳＩが次々と開発されてきた。
【０００３】
しかし、プロセスの微細化が進むにつれ、高集積化に伴う新たな課題が発生し始めた。例えば、アナログコアを微細化することに伴い、特性を出すことが困難になってきたことやアナログに対するノイズ影響等の課題である。
【０００４】
そこで、低コストのまま、これらの課題を解決する手段として、近年複数のチップを１つにパッケージングするマルチチップ実装がクローズアップされてきた。例えば、ユーザーが要望する特性を十分に実現できるプロセスを使用したアナログチップと微細プロセスを使用した高集積デジタルチップをマルチチップ実装することにより、ユーザーが要望する機能を安いコストで提供することが可能となる。しかし、マルチチップ実装を行なった場合、内蔵される複数チップの全機能をテストすることは、テスト時間増に伴うコスト増やテスター設備等の課題があり、実質不可能である。
【０００５】
このような中で、短時間で且つカバレッジの高いテストを如何に行なうかが、マルチチップ実装化推進及び他社との差別化を図る上で、重要な案件となってきている。
【０００６】
従来のマルチチップ実装におけるテスト方法は、内蔵される１つのチップ内で閉じる自己診断機能やテスト機能を有する方法である。
【０００７】
すなわち、内蔵される１つのチップの機能のみを自己診断機能やテスト機能を用いてテストを行い、その結果を外部でモニターすることを可能にした手法が取られている（例えば、特許文献１参照。）。
【特許文献１】特開平３−２４８４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来の方法は、マルチチップ実装される複数チップのうち、各々チップ単体の機能を保証する場合には有効な手段となる。しかし、従来の方法では、パッケージピンに接続されていない、即ち内蔵チップ間でのみ接続される信号間に、実装上の接続不具合や要望されるＡＣ規格を満たさない等の問題が発生した場合に、外部から検出することが不可能である。
【０００９】
また、上記課題の対策を実施する場合、如何にテスト回路を工夫してパッケージング後のテストコストを低く抑えるか、また、如何にテストに必要な端子数を削減するかも重要である。
【００１０】
本発明の目的は、内蔵チップ間でのみ接続される信号間における不具合を検出できるマルチチップ実装半導体集積回路装置およびそのテスト方法を提供することである。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の第1の発明の半導体集積回路装置は、複数のチップを搭載し、各チップ間でチップ間出力端子とチップ間入力端子とが接続された半導体集積回路装置であって、各チップは、内部の回路からチップ間出力端子へ出力される第1の信号の経路上にある最終のフリップフロップおよびチップ間入力端子から入力される第2の信号の経路上にある最初のフリップフロップを含むチップ内スキャンチェーンを構成し、複数の各チップに構成された複数のチップ内スキャンチェーンをシリアルに接続してマルチチップスキャンチェーンを構成している。
【００１２】
この構成によれば、各チップ内でスキャンチェーンを張り、更に各々のチップ間を跨いでスキャンチェーンをシリアル接続することにより、各チップ間の実測テスト及び接続テストを実現でき、チップ間の接続不具合の検出や要望されるＡＣ規格を満足しているか否かの確認が可能となる。
【００１３】
第2の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの少なくとも１つのチップ内に、チップ内スキャンチェーンの出力信号と第1の信号とを入力し、スキャンテストモード時にはチップ内スキャンチェーンの出力信号を選択し、スキャンテストモード時以外の時には第1の信号を選択してチップ間出力端子へ出力する選択回路を設けたことを特徴とする。
【００１４】
この構成によれば、第1の発明の効果に加え、マルチチップスキャンテストモード時のシフトデータを出力させる出力端子を通常モード時の出力端子と共有化させることにより、テスト用端子数を削減することが可能となる。
【００１５】
第3の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの１つのチップ内に、マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、マルチチップスキャンチェーンから出力されるデータの期待値を発生する期待値発生回路と、マルチチップスキャンチェーンから出力されるデータが期待値と一致するか否かを判定する期待値比較回路とを設けたことを特徴とする。
【００１６】
この構成によれば、第1の発明の効果に加え、テスト時間短縮を図るとともに高額なテスターを使用しなくてもテストできるように、パターン発生回路と期待値発生回路と期待値比較回路とを設けてあり、複数チップ間を跨るマルチチップスキャンチェーンの自己診断テストを実施することができる。
【００１７】
第4の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの１つのチップ内に、マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路と、マルチチップスキャンチェーンから出力されるデータの期待値を記憶し、記憶する期待値を書き換え可能である期待値記憶回路と、マルチチップスキャンチェーンから出力されるデータが期待値データと一致するか否かを判定する期待値比較回路とを設けたことを特徴とする。
【００１８】
この構成によれば、第1の発明の効果に加え、マルチチップに搭載するチップが決定していない場合、第3の発明のような期待値発生回路を予めチップ内に搭載することができない対策として、搭載チップ決定後にその期待値を期待値記憶回路に格納することにより、自己診断テストを実現することを可能にする。
【００１９】
第5の発明の半導体集積回路装置は、第1の発明において、複数のチップのうちの１つのチップ内に、マルチチップスキャンチェーンに入力するデータパターンを発生するパターン発生回路を設けたことを特徴とする。
【００２０】
この構成によれば、第1の発明の効果に加え、高額なテスターを使用しなくてもテストできるように、マルチチップに搭載されたチップに搭載したパターン発生回路で発生させたデータパターンをマルチチップスキャンモード時に、データをキャプチャ、シフトさせた結果をチップ外に出力させる。更に、例えば外部の検査ボード上に期待値格納メモリと期待値比較回路を搭載させることにより、マルチチップからの出力結果と期待値格納メモリからの出力を期待値比較回路で比較することによって、高額なテスターを使用しなくても良品判定テストを実現できる。
【００２１】
第6の発明の半導体集積回路装置のテスト方法は、第1または第2の発明の半導体集積回路装置のテスト方法であって、半導体集積回路装置の各チップにおいて、第1の信号の経路上にある最終のフリップフロップに第1の信号を保持させるとともに第2の信号の経路上にある最初のフリップフロップに第2の信号を保持させた後、マルチチップスキャンチェーンにデータパターンを入力し、マルチチップスキャンチェーンから出力されるデータとその期待値とが一致するか否かを判定することを特徴とする。
【００２２】
この方法によれば、チップ間の接続不具合の検出や要望されるＡＣ規格を満足しているか否かの確認が可能となる。
【発明の効果】
【００２３】
本発明によれば、マルチチップ実装される半導体集積回路装置において、パッケージピンに接続されない、即ち内蔵チップ間でのみ接続される出力端子であれば最終段のＦＦ、或いは入力端子であれば初段のＦＦに対し、各チップ内でスキャンチェーンを張り、更に各々のチップ間を跨いでスキャンチェーンをシリアル接続することにより、各チップ間の実測テスト及び接続テストを実現でき、チップ間の接続不具合の検出や要望されるＡＣ規格を満足しているか否かの確認が可能となる。
【００２４】
また本発明において、マルチチップスキャンテストモード時のシフトデータを出力させる出力端子を通常モード時の出力端子と共有化させることにより、テスト用端子数を削減することが可能となる。
【００２５】
また本発明において、マルチチップ実装されるチップのうち１つのチップ内にパターン発生回路、期待値発生回路及び期待値比較回路を搭載して、自己診断テストを実施可能にすることにより、テスト時間短縮と高額なテスターを使用しなくても良品判定テストを実現することが可能となる。
【００２６】
また本発明において、マルチチップに内蔵されるチップが替わったとしても、期待値を書き換え可能なメモリに格納させることにより、どんなマルチチップ構成にも対応した、内蔵チップ間の接続、ＡＣタイミングテストを低コストで実現することが可能となる。
【００２７】
また、本発明において、パターン発生回路を内蔵し、外部に期待値格納メモリと期待値比較回路を搭載した検査ボードを用いることにより、本テストを実施する為のテスト回路増加を最小限に抑え、且つ低コストで良品判定テストを実現することが可能となる。
【発明を実施するための最良の形態】
【００２８】
(実施の形態１)
以下、本発明の実施の形態１について、図面を参照しながら説明する。
【００２９】
図１は、本発明の実施の形態１におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。図１において、１はマルチチップ外部からのテストデータ入力端子、２はチップ内部のロジック回路（図示せず）からの信号またはチップ間入力端子１２、１６から組み合わせ回路１０を介して入力される信号、３はチップ単体ＳＣＡＮ用データ入力信号、４はチップ単体ＳＣＡＮテストモードとマルチチップＳＣＡＮテストモードを選択する単体／マルチチップＳＣＡＮテストモード選択信号、５は通常モードとＳＣＡＮテストモードにおけるシフト動作とキャプチャ動作を選択する動作選択信号、６は選択信号４によって入力を選択出力する単体／マルチチップＳＣＡＮデータ選択回路、７は選択信号５によって入力を選択出力するＦＦ（フリップフロップ）入力選択回路、８は内蔵チップ間でのみ接続される入力信号の初段ＦＦ（フリップフロップ）または出力信号の最終段ＦＦ、９は内蔵チップ間でのみ接続される入力信号の初段ＦＦ８または出力信号の最終段ＦＦ８の出力信号、１０はＦＦ以外の一般的なゲート回路(例えば、ＡＮＤ、ＮＡＮＤ、ＯＲ、ＮＯＲ等で構成される回路)からなる通常系組み合わせ回路、１１は内蔵チップ間接続用のチップＡの出力端子、１２は内蔵チップ間接続用のチップＡの入力端子、１３はチップＡ内のマルチチップＳＣＡＮシフトデータ出力信号、１４はチップＡ内のマルチチップＳＣＡＮシフトデータ出力端子、１５はチップＢへのマルチチップＳＣＡＮシフトデータ入力端子、１６は内蔵チップ間接続用のチップＢの入力端子、１７は内蔵チップ間接続用のチップＢの出力端子、１８はマルチチップ外部へのマルチチップＳＣＡＮシフトデータ出力専用端子である。
【００３０】
本実施の形態の構成では、チップＡとＢをマルチチップに搭載する前に各チップ単体でスキャンテストを行うチップ単体ＳＣＡＮテストモードと、マルチチップに搭載後の通常モードおよびマルチチップＳＣＡＮテストモードを実現できる。
【００３１】
ＦＦ入力選択回路７は、選択信号５が通常モード時およびマルチチップＳＣＡＮテストモードのキャプチャ動作時を示すとき、信号２を選択し出力する。また、選択信号５がマルチチップＳＣＡＮテストモードのシフト動作時およびチップ単体ＳＣＡＮテストモード時を示すとき、単体／マルチチップＳＣＡＮデータ選択回路６からの入力を選択し出力する。
【００３２】
単体／マルチチップＳＣＡＮデータ選択回路６は、選択信号４がチップ単体ＳＣＡＮテストモード時を示すとき、チップ単体ＳＣＡＮ用データ入力信号３を選択し出力する。また、選択信号４がマルチチップＳＣＡＮテストモード時を示すとき、チップ単体ＳＣＡＮ用データ入力信号３ではない方の入力（テストデータ入力端子１、マルチチップＳＣＡＮチェーン（図１の太線の経路）における前段のＦＦ８の出力）を選択し出力する。
【００３３】
以下、動作について詳しく説明する。
【００３４】
チップＡ、チップＢにおいて、チップＡからチップＢに出力される信号、又はチップＢからチップＡに出力される信号の場合、通常モード時及びマルチチップＳＣＡＮテストモードのキャプチャ動作時には、チップＡ又はチップＢ内の回路から出力される信号２が、ＦＦ入力選択回路７を通り最終段ＦＦ８、組み合せ回路１０を通って、チップＡの出力端子１１又はチップＢの出力端子１７より出力される。
【００３５】
チップＡ、チップＢにおいて、チップＡからチップＢに入力される信号、又はチップＢからチップＡに入力される信号の場合、通常モード時及びマルチチップＳＣＡＮテストモードのキャプチャ動作時には、チップＡの入力端子１２又はチップＢの入力端子１６から入力される信号が、組み合せ回路１０を通り、ＦＦ入力選択回路７を通り最初段ＦＦ８を通って、信号９よりチップＡ又はチップＢ内の回路へ出力される。
【００３６】
また、チップ単体ＳＣＡＮテストモード時の動作は以下のようになる。
１．（いわゆるスキャンテストモードでの動作であるため、スキャンチェーンの方の回路が有効になる。）テストデータ入力端子１よりテストデータをＦＦをシリアル接続させたＦＦ数に等しいデータ数分、入力する(シフト動作)。すると、各ＦＦ８には、テスト入力データがセットされる。こうすることで、それぞれのＦＦに対して簡単に所望の値をセットすることができる。
２．（いわゆる通常モードでの動作であるため、スキャンチェーンの方の回路でなく、通常動作する回路が有効になる。）各ＦＦ８の出力値により、ＦＦ間の各組み合わせ回路(図示されていない)が活性化され、組み合せ回路後段のＦＦ入力手前の値が決定する。その値をＦＦにセット(キャプチャ動作)する。
３．（いわゆるスキャンテストモードでの動作）再度スキャンチェーンを有効にして、それぞれのＦＦにセット（保持）されたデータを順番に出力端子１４に出力させる。
４．出力した値はテスターにより観測され、ＡＴＰＧ（Ａｕｔｏ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｅｒ）と呼ばれるソフト等によるシミュレーションによって予め用意しておいた期待値と比較し、その結果、期待値と一致していれば故障なし、不一致が発生した場合は故障有り、となる。なお、故障にはいくつか種類があるが、主たる故障は縮退故障と呼ばれる故障で、回路の一部がショートすることで“０”または“１”しかとることができなくなり、本来“１”になるはずなのに“０”になったままのときは、出力の値に不一致が生じることになる。
【００３７】
本実施の形態では、ＦＦ入力選択回路７のＳＣＡＮモード側のデータラインに更に、単体／マルチチップＳＣＡＮデータ選択回路６を挿入することにより、マルチチップＳＣＡＮテストモードのシフト動作時には、マルチチップ外部からのテストデータ入力端子１から入力されるデータ信号が、単体／マルチチップＳＣＡＮデータ選択回路６を通り、ＦＦ入力選択回路７、最終段ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続され、更に、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続というように、チップＢとの接続端子数分同様の回路を経由し、最終的にチップＡ内のマルチチップＳＣＡＮシフトデータ出力信号１３が出力端子１４よりチップＢ側に出力される。
【００３８】
チップＡから出力されたシフトデータ信号１３は、チップＢの入力端子１５から入力され、チップＡ内と同様に、単体／マルチチップＳＣＡＮデータ選択回路６を通り、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続され、更に、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続というように、チップＡとの接続端子数分同様の回路を経由し、最終的に外部出力端子１８よりマルチチップ外部へ出力される。
【００３９】
このように、マルチチップＳＣＡＮテストモードのキャプチャ動作時に、通常モード動作をさせそのデータを各ＦＦ８に保存し、シフト動作時に各ＦＦ８をＳＣＡＮチェーン接続させ、保持データをシフト動作により外部へ出力させることにより、チップＡ、チップＢ間の接続が正しくされているか否か、又、チップＡ、チップＢ間のデータ受け渡しが要望されるＡＣタイミング仕様通りにされているか否かを確認することが可能となる。
【００４０】
このマルチチップＳＣＡＮテストモード時、テストデータ入力端子１から入力される値により、チップＡ、チップＢの回路構成から、ＳＣＡＮシフトデータ出力専用端子１８から出力される値は、一義的に決まる。チップＡとチップＢ間に未接続やＡＣタイミング不具合があった場合には、ＳＣＡＮシフトデータ出力用端子１８から出力される値が、期待していた値と異なることになる。よって、テスター上で、予め入力データと出力期待値を入力し、出荷テストの際に実チップから出力される値を比較すれば、正しい、誤りの判定を行うことができる。
【００４１】
なお、例えば、シフト１→キャプチャ１→シフト２→キャプチャ２→シフト３→・・・→シフトFin、という動作をするとすると、テストデータ入力端子１とＳＣＡＮシフトデータ出力用端子１８のそれぞれの入出力データは、シフト１入力：キャプチャ１のためのテスト入力、シフト１出力：比較なし、シフト２入力：キャプチャ２のためのテスト入力、シフト２出力：比較１、・・・・・、シフトFin入力：意味なし、シフトFin出力：比較（Fin-1）、というようになり、例えばシフト２のときにスキャンインから入力するデータは、次にＦＦにセットする値を入力し、最初のテスト出力と、最後のテスト入力の値は意味を持たない。
【００４２】
(実施の形態２)
以下、本発明の実施の形態２について、図面を参照しながら説明する。
【００４３】
図２は、本発明の実施の形態２におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
【００４４】
本実施の形態２では、実施の形態１において、チップＡ内のマルチチップＳＣＡＮシフトデータ出力信号１３をチップＢへ出力するための端子として、専用の出力端子１４（図１）を設けずに、選択信号５によって制御される選択回路１９を設けて通常モード時の出力端子１１を兼用するとともに、チップＡからのシフトデータ出力信号１３をチップＢに入力するための端子として、専用の入力端子１５（図１）を設けずに通常モード時の入力端子１６を兼用している。これによりチップ間接続用のテスト端子の削減を実現できる。ただし、この場合、チップＡのマルチチップＳＣＡＮシフトデータ出力信号１３が、出力信号の最終段ＦＦ８から出力されるようにスキャンチェーンを構成する必要がある。
【００４５】
さらに、本実施の形態２では、マルチチップＳＣＡＮテストモードのシフト動作時にシフトデータを外部に出力させる端子１８の出力前段に、選択信号５によって制御され（図示せず）、テスト時のシフトデータと通常モード時の出力信号２との選択回路１９を設け、出力端子１８をテスト専用ではなく、通常モード時の外部出力端子と兼用させることにより、テスト用外部端子の削減を実現している。
【００４６】
(実施の形態３)
以下、本発明の実施の形態３について、図面を参照しながら説明する。
【００４７】
図３は、本発明の実施の形態３におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
【００４８】
本実施の形態３では、実施の形態１において、テスト時間短縮と高額なテスターを使用しなくてもテストできるように、マルチチップに内蔵される１つのチップ内にパターン発生回路３１、期待値発生回路３２、期待値比較回路３３を内蔵し、複数チップ間の自己診断テストを実現させる構成である。また、実施の形態２と同様に選択回路１９を設けてテスト端子を削減している。
【００４９】
本実施の形態３の場合、マルチチップＳＣＡＮテストモードのシフト動作時には、外部入力端子１の代わりにチップＡに内蔵したパターン発生回路３１で発生させたパターン信号２０が単体／マルチチップＳＣＡＮデータ選択回路６を通り、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続され、更に、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続というように、チップＢとの接続端子数分同様の回路を経由し、最終的にチップＡ内のマルチチップＳＣＡＮシフトデータ出力信号１３が選択回路１９を通り出力端子１１よりチップＢ側に出力される。
【００５０】
チップＡから出力されたシフトデータ信号１３は、チップＢの入力端子１５から入力され、チップＡ内と同様に、単体／マルチチップＳＣＡＮデータ選択回路６を通り、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続され、更に、ＦＦ入力選択回路７、ＦＦ８を通って、次段の単体／マルチチップＳＣＡＮデータ選択回路６に接続というように、チップＡとの接続端子数分同様の回路を経由し、最終的に通常モード出力信号とマルチチップＳＣＡＮテストモードシフトデータ出力信号の選択回路１９を通り、チップＢから出力させる。その信号２２を再度、チップＡに入力し、チップＡに内蔵した期待値発生回路３２で発生させた期待値信号２１と期待値比較回路３３にて比較させ、一致しているかどうかの比較結果２３をマルチチップ外部端子２４から出力させることにより、複数チップ間の自己診断テストを実現できる。
【００５１】
(実施の形態４)
以下、本発明の実施の形態４について、図面を参照しながら説明する。
【００５２】
図４は、本発明の実施の形態４におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
【００５３】
実施の形態３において、マルチチップ内に搭載されるチップ構成が替わる場合、搭載チップが決まっているのを前提に作成した期待値発生回路３２では、正しい期待値比較が実施できない。
【００５４】
本実施の形態４では、期待値発生回路３２の代わりに期待値格納用メモリ３４を搭載することにより、マルチチップに搭載されるチップ構成が替わった場合でも、要望に即したチップ構成用の期待値を外部端子から書き換え可能にすることにより、本テストを実現することが可能となる。
【００５５】
(実施の形態５)
以下、本発明の実施の形態５について、図面を参照しながら説明する。
【００５６】
図５は、本発明の実施の形態５におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図例を示したものである。
【００５７】
実施の形態１において、テスト時間短縮と高額なテスターを使用しなくてもテストできるように、且つ、マルチチップ内部の内蔵チップ構成が変わったとしてもマルチチップ外部で自己診断テスト対応可能なように、マルチチップＳＣＡＮテストモードのシフト動作時にテスターからシフトデータを入力させる代わりに、マルチチップに搭載されるチップにパターン発生回路３１を搭載することにより、シフトデータを自動発生させ、発生させたパターン信号２０をマルチチップ内のチップを繋げるマルチチップＳＣＡＮチェーンに接続させ、シフトデータさせたデータをマルチチップの外部出力端子１８から出力させる。
【００５８】
検査ボード上に期待値格納用メモリ３４と期待値比較回路３３を搭載し、マルチチップから出力させたパターンに即した期待値を格納した期待値格納用メモリ３４からの期待値データ２１と、実際に出力させるデータ２２とを期待値比較回路３３により比較し、一致しているかどうかの信号２３を出力させることにより、本テストを実施する為のテスト回路増加を最小限に抑え、且つ低コストで良品判定テストを実現できる。
【００５９】
なお、上記に述べた各実施の形態１〜５では、２つのチップでマルチチップを構成したが、３つ以上のチップを用いて同様にして構成することができる。
【産業上の利用可能性】
【００６０】
本発明に係る半導体集積回路装置は、マルチチップ実装される半導体集積回路装置における各チップ間の実測テスト及び接続テストを実現することを可能にする等の効果を有し、マルチチップ実装半導体集積回路装置等として有用である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。
【図２】本発明の実施の形態２におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。
【図３】本発明の実施の形態３におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。
【図４】本発明の実施の形態４におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。
【図５】本発明の実施の形態５におけるマルチチップ実装半導体集積回路装置のテスト方法における回路構成図。
【符号の説明】
【００６２】
１  マルチチップ外部からのテストデータ入力端子
２  フリップフロップ入力選択回路７の一つの入力信号
３  チップ単体ＳＣＡＮ用データ入力信号
４  単体／マルチチップＳＣＡＮテストモード選択信号
５  選択信号
６  単体／マルチチップＳＣＡＮデータ選択回路
７  フリップフロップ入力選択回路
８  フリップフロップ
９  フリップフロップの出力信号
１０  通常系組み合わせ回路
１１  チップＡの内蔵チップ間接続用出力端子
１２  チップＡの内蔵チップ間接続用入力端子
１３  チップＡ内のマルチチップＳＣＡＮシフトデータ出力信号
１４  チップＡ内のマルチチップＳＣＡＮシフトデータ出力端子
１５  チップＢへのマルチチップＳＣＡＮシフトデータ入力端子
１６  チップＢの内蔵チップ間接続用入力端子
１７  チップＢの内蔵チップ間接続用出力端子
１８  マルチチップ外部へのデータ出力端子
１９  通常出力信号とマルチチップＳＣＡＮシフトデータ出力信号の選択回路
２０  パターン発生回路３１により生成されたテストデータ信号
２１  期待値データ信号
２２  マルチチップＳＣＡＮシフトデータ信号
２３  マルチチップＳＣＡＮシフトデータ信号と期待値データ信号の比較結果出力信号
２４  期待値比較結果出力信号用端子
３１  パターン発生回路
３２  期待値発生回路
３３  期待値比較回路
３４  期待値格納用メモリ
【図１】
2005156479.tif 000003
【図２】
2005156479.tif 000004
【図３】
2005156479.tif 000005
【図４】
2005156479.tif 000006
【図５】
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