(57)【要約】【課題】  テスタ側において、出力クロックを基準に規定されているセットアップ時間とホールド時間を入力クロックを基準とするものに換算することなくそのままセットアップ時間とホールド時間の検査に用いることができるようになる半導体装置を提供する。【解決手段】  入力クロックと出力クロックの位相を位相比較器９にて比較し、可変遅延素子１０がその比較結果に応じて、入力クロックと出力クロックの位相が等しくなるように機能回路６へ入力される内部クロックの位相を変化させる。【選択図】    図１
2005033113.tif 000002
【特許請求の範囲】
【請求項１】
クロック入力端子と、前記クロック入力端子へ入力される入力クロック信号が伝播して出力クロック信号が出力されるクロック出力端子と、データ入力端子と、データ出力端子と、前記入力クロック信号が分岐するクロック分岐点から入力される内部クロック信号に同期して、前記データ入力端子より入力された入力データの処理を行い前記データ出力端子より出力データを出力する機能回路とを有する半導体装置であって、
前記入力クロック信号と前記出力クロック信号の位相を比較する位相比較手段と、
前記クロック分岐点の前に配置され、前記位相比較手段の比較結果に応じて前記入力クロック信号と前記出力クロック信号の位相が等しくなるように前記内部クロック信号の位相を変化させる第１の位相可変手段と
を備えることを特徴とする半導体装置。
【請求項２】
クロック入力端子と、前記クロック入力端子へ入力される入力クロック信号が伝播して出力クロック信号が出力されるクロック出力端子と、前記入力クロック信号が分岐するクロック分岐点の前に配置され前記入力ロック信号の周波数を変化させる第１の周波数可変手段と、データ入力端子と、データ出力端子と、前記クロック分岐点から入力される内部クロック信号に同期して、前記データ入力端子より入力された入力データの処理を行い前記データ出力端子より出力データを出力する機能回路とを有する半導体装置であって、
前記入力クロック信号と前記出力クロック信号の位相を比較する位相比較手段と、
前記クロック分岐点の前に配置され、前記位相比較手段の比較結果に応じて前記入力クロック信号と前記出力クロック信号の位相が等しくなるように前記内部クロック信号の位相を変化させる第１の位相可変手段と、
前記位相比較手段へ入力する入力クロック信号と前記内部クロック信号の周波数が等しくなるように前記位相比較手段へ入力する入力クロック信号の周波数を変化させる第２の周波数可変手段と
を備えることを特徴とする半導体装置。
【請求項３】
請求項１もしくは２のいずれかに記載の半導体装置であって、
前記クロック分岐点の前に配置され、前記内部クロック信号の位相を変化させる第２の位相可変手段と、
前記位相比較手段へ入力する入力クロック信号の位相を変化させる第３の位相可変手段と、
あらかじめ設定されたセットアップ時間とホールド時間を保持する記憶手段と、
前記記憶手段が保持するセットアップ時間あるいはホールド時間に従って、前記第２および第３の位相可変手段が前記位相比較手段へ入力する入力クロック信号と前記内部クロック信号の位相を等しく変化させるようにする制御手段と
を備えることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、セットアップ時間とホールド時間の検査が容易となる半導体装置に関する。
【背景技術】
【０００２】
周知のように、半導体装置の交流特性試験には、被測定半導体装置で保証されているセットアップ時間とホールド時間の検査の項目がある。このセットアップ時間とホールド時間の検査は、テスタによる機能試験、すなわち期待値比較を行うことで実施していた。つまり、セットアップ時間の検査は、期待値比較サイクル長からセットアップ時間を引いた分だけ期待値比較タイミングを遅延させて期待値比較を行うことで実施し、ホールド時間の検査は、ホールド時間分だけ期待値比較タイミングを遅延させて期待値比較を行うことで実施していた。
【０００３】
以下、外部回路と接続するための機能回路（例えばインターフェース回路等）を備える半導体装置を例に、従来のセットアップ時間とホールド時間の検査について具体的に説明する。
【０００４】
図４は従来の半導体装置の一例を示す概略ブロック図である。図４において、半導体装置１は、外部接続端子として少なくともクロック入力端子２、クロック出力端子３、データ入力端子４、データ出力端子５を備えており、これらのうちのクロック出力端子３、データ入力端子４、データ出力端子５は機能回路６の外部接続端子として使用される。
【０００５】
機能回路６には、クロック入力端子２より入力されるクロック信号（以下、入力クロックと称す。）がクロック分岐点より入力される（以下、機能回路６に入力されるクロック信号を内部クロックと称す。）。機能回路６はこの内部クロックに同期してデータ入力端子４より入力されるデータ（以下、入力データと称す。）の処理を行い、データ出力端子５より外部へデータ（以下、出力データと称す。）を出力する。
【０００６】
また、機能回路６は、クロック出力端子３より外部へクロック信号（以下、出力クロックと称す。）を出力する。この出力クロックはクロック入力端子２より入力された入力クロックが伝播したものであり、入力クロックに対してある遅延量を持つ。
【０００７】
また、初段フリップフロップ回路７は入力データが機能回路６内で最初に通過するフリップフロップ回路であり、最終段フリップフロップ回路８は出力データが機能回路６内で最後に通過するフリップフロップ回路である。
【０００８】
次に、以上のように構成された従来の半導体装置で保証されているセットアップ時間とホールド時間の検査について、機能回路６へ入力される入力データに対して保証されているセットアップ時間とホールド時間を検査する場合を例に説明する。
【０００９】
上述したように、セットアップ時間とホールド時間の検査は、テスタにおいて期待値比較を行う際に、セットアップ時間とホールド時間に応じて期待値比較タイミングをずらすことで行う。
【００１０】
テスタにおいて期待値比較タイミングをずらす場合、テスタから半導体装置へ入力する入力クロックを基準にしてずらすことになる。しかし、機能回路６へ入力される入力データに対して保証されているセットアップ時間とホールド時間は機能回路６から出力される出力クロックを基準に規定されており、また、上述したように出力クロックは入力クロックに対してある遅延量を持つので、テスタにおいて期待値比較タイミングをセットアップ時間とホールド時間に応じてずらすには、出力クロックの入力クロックに対する遅延量を測定し、出力クロックを基準に規定されているセットアップ時間とホールド時間を入力クロックを基準とするものに換算する必要がある。
【００１１】
そこで、従来は、テスタにて機能回路６を動作させるテストパターンおよびこのテストパターンに対する期待値パターンと、入力クロックを発生させ、テスタにおいて出力データと期待値パターンの比較を行う際、期待値比較タイミングを少しずつつづらしてパス（Ｐａｓｓ）とフェイル（Ｆａｉｌ）の境界タイミングを検出し、入力クロックとこの検出した境界タイミングを基に、出力クロックの入力クロックに対する遅延量を測定していた（例えば、非特許文献１参照。）。
【００１２】
以上のように、従来は、被測定半導体装置で保証されているセットアップ時間とホールド時間を検査する場合、入力クロックと出力クロックとの間の遅延量を測定していた。しかしながら、遅延量の測定は、上述したように期待値比較タイミングを少しずつ変化させてパスとフェイルの境界タイミングを検出して行うため、セットアップ時間とホールド時間の検査にかかる時間およびこの検査のためのテストプログラムの開発工数を増加させる要因となっていた。さらに、近年、半導体装置の高機能化にともない測定対象となる機能回路が増加するなどし、検査にかかる時間およびテストプログラムの開発工数が益々増加し、テストコストが増大してきた。
【非特許文献１】株式会社アドバンテスト  ＡＴＥ事業本部  ＡＴＥ−ＳＥ統括部  マニュアル＆トレーニング部  トレーニング課（個人名記載なし）、ＣＵＳＴＯＭＥＲ  ＴＲＡＩＮＩＮＧ  ＴＥＸＴＢＯＯＫ  Ｔ６６００シリーズ  ＴＤＬプログラミング基礎コース、株式会社アドバンテスト、２００１年９月、ｐ．８−１〜ｐ．８−３６
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記問題点に鑑み、半導体装置内部において、入力クロックと出力クロックの位相を比較し、入力クロックと出力クロックの位相が等しくなるように、機能回路の内部クロックを出力するクロック分岐点へ入力される入力クロック（すなわち内部クロック）の位相を変化させることにより、テスタ側において、出力クロックを基準に規定されているセットアップ時間とホールド時間を入力クロックを基準とするものに換算することなくそのままセットアップ時間とホールド時間の検査に用いることができるようになる半導体装置を提供することを目的とする。
【００１４】
さらに、本発明は、半導体装置内部において、出力クロックを基準に規定されているセットアップ時間とホールド時間に応じて、機能回路の内部クロックを出力するクロック分岐点へ入力される入力クロック（すなわち内部クロック）の位相を変化させることにより、この時間分出力データの出力タイミングを変化させ、テスタ側において、期待値比較タイミングをずらすことなくそのまま期待値比較を行うことでセットアップ時間とホールド時間の検査を実施することができるようになる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の請求項１記載の半導体装置は、クロック入力端子と、前記クロック入力端子へ入力される入力クロック信号が伝播して出力クロック信号が出力されるクロック出力端子と、データ入力端子と、データ出力端子と、前記入力クロック信号が分岐するクロック分岐点から入力される内部クロック信号に同期して、前記データ入力端子より入力された入力データの処理を行い前記データ出力端子より出力データを出力する機能回路とを有する半導体装置であって、前記入力クロック信号と前記出力クロック信号の位相を比較する位相比較手段と、前記クロック分岐点の前に配置され、前記位相比較手段の比較結果に応じて前記入力クロック信号と前記出力クロック信号の位相が等しくなるように前記内部クロック信号の位相を変化させる第１の位相可変手段とを備えることを特徴とする。
【００１６】
本発明の請求項２記載の半導体装置は、クロック入力端子と、前記クロック入力端子へ入力される入力クロック信号が伝播して出力クロック信号が出力されるクロック出力端子と、前記入力クロック信号が分岐するクロック分岐点の前に配置され前記入力ロック信号の周波数を変化させる第１の周波数可変手段と、データ入力端子と、データ出力端子と、前記クロック分岐点から入力される内部クロック信号に同期して、前記データ入力端子より入力された入力データの処理を行い前記データ出力端子より出力データを出力する機能回路とを有する半導体装置であって、前記入力クロック信号と前記出力クロック信号の位相を比較する位相比較手段と、前記クロック分岐点の前に配置され、前記位相比較手段の比較結果に応じて前記入力クロック信号と前記出力クロック信号の位相が等しくなるように前記内部クロック信号の位相を変化させる第１の位相可変手段と、前記位相比較手段へ入力する入力クロック信号と前記内部クロック信号の周波数が等しくなるように前記位相比較手段へ入力する入力クロック信号の周波数を変化させる第２の周波数可変手段とを備えることを特徴とする。
【００１７】
本発明の請求項３記載の半導体装置は、請求項１もしくは２のいずれかに記載の半導体装置であって、前記クロック分岐点の前に配置され、前記内部クロック信号の位相を変化させる第２の位相可変手段と、前記位相比較手段へ入力する入力クロック信号の位相を変化させる第３の位相可変手段と、あらかじめ設定されたセットアップ時間とホールド時間を保持する記憶手段と、前記記憶手段が保持するセットアップ時間あるいはホールド時間に従って、前記第２および第３の位相可変手段が前記位相比較手段へ入力する入力クロック信号と前記内部クロック信号の位相を等しく変化させるようにする制御手段とを備えることを特徴とする。
【００１８】
以上のように、本発明によれば、半導体装置内部において、入力クロック信号と出力クロック信号の位相を比較し、入力クロック信号と出力クロック信号の位相が等しくなるように、機能回路の内部クロック信号を出力するクロック分岐点へ入力される入力クロック信号（すなわち内部クロック信号）の位相を変化させるので、テスタ側において、出力クロック信号を基準に規定されているセットアップ時間とホールド時間を入力クロック信号を基準とするものに換算することなくそのままセットアップ時間とホールド時間の検査に用いることができるようになる。つまり、従来のように入力クロック信号と出力クロック信号との間の遅延量を測定せずに済み、出力クロック信号を基準に規定されているセットアップ時間とホールド時間に応じて期待値比較タイミングをずらして期待値比較を行うことで、被測定半導体装置で保証されているセットアップ時間とホールド時間の検査を実施することができるので、検査にかかる時間、テストプログラムの開発工数、およびテストコストを削減することができる。
【００１９】
また、半導体装置内部において、出力クロック信号を基準に規定されているセットアップ時間とホールド時間に応じて、機能回路の内部クロック信号を出力するクロック分岐点へ入力される入力クロック信号（すなわち内部クロック信号）の位相を変化させるので、この時間分出力データの出力タイミングが変化し、テスタ側において、期待値比較タイミングをずらすことなくそのまま期待値比較を行うことでセットアップ時間とホールド時間の検査を実施することができるようになる。つまり、従来のように入力クロック信号と出力クロック信号との間の遅延量を測定せずに済むだけでなく、期待値比較タイミングをずらす必要もないので、検査にかかる時間、テストプログラムの開発工数、およびテストコストをさらに削減することができる。
【発明の効果】
【００２０】
以上のように、本発明によれば、半導体装置内部において、入力クロック信号と出力クロック信号の位相を比較し、入力クロック信号と出力クロック信号の位相が等しくなるように、機能回路の内部クロック信号を出力するクロック分岐点へ入力される入力クロック信号（すなわち内部クロック信号）の位相を変化させるので、テスタ側において、出力クロック信号を基準に規定されているセットアップ時間とホールド時間を入力クロック信号を基準とするものに換算することなくそのままセットアップ時間とホールド時間の検査に用いることができるようになる。つまり、従来のように入力クロック信号と出力クロック信号との間の遅延量を測定せずに済み、出力クロック信号を基準に規定されているセットアップ時間とホールド時間に応じて期待値比較タイミングをずらして期待値比較を行うことで、被測定半導体装置で保証されているセットアップ時間とホールド時間の検査を実施することができるので、検査にかかる時間、テストプログラムの開発工数、およびテストコストを削減することができる。
【００２１】
また、半導体装置内部において、出力クロック信号を基準に規定されているセットアップ時間とホールド時間に応じて、機能回路の内部クロック信号を出力するクロック分岐点へ入力される入力クロック信号（すなわち内部クロック信号）の位相を変化させるので、この時間分出力データの出力タイミングが変化し、テスタ側において、期待値比較タイミングをずらすことなくそのまま期待値比較を行うことでセットアップ時間とホールド時間の検査を実施することができるようになる。つまり、従来のように入力クロック信号と出力クロック信号との間の遅延量を測定せずに済むだけでなく、期待値比較タイミングをずらす必要もないので、検査にかかる時間、テストプログラムの開発工数、およびテストコストをさらに削減することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態について図面を参照しながら説明する。
（実施の形態１）
まず、本実施の形態１に係る半導体装置、およびこの半導体装置で保証されているセットアップ時間とホールド時間の検査について説明する。
【００２３】
図１は本実施の形態１に係る半導体装置の一例を示す概略ブロック図である。図１において、半導体装置１は、外部接続端子として少なくともクロック入力端子２、クロック出力端子３、データ入力端子４、データ出力端子５を備えており、これらのうちのクロック出力端子３、データ入力端子４、データ出力端子５は機能回路６の外部接続端子として使用される。
【００２４】
機能回路６はクロック分岐点より入力される内部クロック（内部クロック信号）に同期してデータ入力端子４より入力される入力データの処理を行い、データ出力端子５より外部へ出力データを出力する。
【００２５】
また、機能回路６は、クロック出力端子３より外部へ出力クロック（出力クロック信号）を出力する。この出力クロックはクロック入力端子２より入力された入力クロック（入力クロック信号）がクロック分岐点を介して伝播したものである。
【００２６】
また、初段フリップフロップ回路７は入力データが機能回路６内で最初に通過するフリップフロップ回路であり、最終段フリップフロップ回路８は出力データが機能回路６内で最後に通過するフリップフロップ回路である。
【００２７】
さらに、半導体装置１は、位相比較器（位相比較手段）９と可変遅延素子（第１の位相変化手段）１０を備える。
位相比較器９はクロック入力端子２とクロック出力端子３からの遅延量が等しい位置に配置されており、入力クロックと出力クロックの位相を比較する。なお、位相比較器９の配置位置は、クロック入力端子２とクロック出力端子３からの遅延量が等しい位置に限るものではない。入力クロックのクロック入力端子２から位相比較器９までの遅延量と出力クロックのクロック出力端子３から位相比較器９までの遅延量が等しくなればよいので、例えば、任意の位置に配置して遅延素子により等しくさせるようにしてもよい。
【００２８】
また、可変遅延素子１０は内部クロックが機能回路６内で最初に枝分かれするクロック分岐点より前に配置されており、位相比較器９の比較結果に応じて、入力クロックと出力クロックの位相が等しくなるように内部クロックの位相を変化（遅延）させる。なお、この可変遅延素子１０は、機能回路が複数ある場合には、クロック分岐点より前であって、通常動作時に他の機能回路に影響を与える点よりも後に配置する。
【００２９】
半導体装置１では、位相比較器９と可変遅延素子１０によって、クロック入力端子２における入力クロックの位相とクロック出力端子３における出力クロックの位相が等しくなるようフィードバック制御が行われる。
【００３０】
次に、以上のように構成された半導体装置で保証されているセットアップ時間とホールド時間の検査について、機能回路６へ入力される入力データに対して保証されているセットアップ時間とホールド時間を検査する場合を例に説明する。
【００３１】
まず、図示しないテスタにて機能回路６を動作させるテストパターンおよびこのテストパターンに対する期待値パターンと、入力クロックを発生させ、クロック入力端子２へ入力クロックを供給するとともに、データ入力端子４へテストパターンを供給する。
【００３２】
入力クロックはクロック分岐点へ伝播し、機能回路６はこのクロック分岐点より入力される内部クロックに同期してテストパターンの処理を行いデータ出力端子５より出力データを出力する。また、入力クロックはクロック分岐点よりクロック出力端子３へ伝播する。
【００３３】
位相比較器９はクロック入力端子２における入力クロックの位相とクロック出力端子３における出力クロックの位相を比較し、可変遅延素子１０は、位相比較器９の比較結果に応じて、クロック入力端子２における入力クロックの位相とクロック出力端子３における出力クロックの位相とが等しくなるように内部クロックの位相を遅延する。
【００３４】
このように、半導体装置１では、位相比較器９と可変遅延素子１０により、クロック入力端子２における入力クロックの位相とクロック出力端子３における出力クロックの位相が等しくなるので、出力クロックを基準に規定されているセットアップ時間とホールド時間を入力クロックを基準とするものに換算することなくそのまま用いることができる。
【００３５】
すなわち、機能回路６へ入力される入力データに対して保証されているセットアップ時間を検査する場合には、テスタにて出力データと期待値パターンとの比較を行う際に、出力クロックを基準に規定されているセットアップ時間を期待値比較サイクル長から引いた分だけ期待値比較タイミングを遅延させることにより実施できる。同様に、機能回路６へ入力される入力データに対して保証されているホールド時間を検査する場合には、テスタにて出力データと期待値パターンとの比較を行う際に、出力クロックを基準に規定されているホールド時間分だけ期待値比較タイミングを遅延させることにより実施できる。
【００３６】
以上のように、本実施の形態１によれば、従来のように遅延量を測定せずに済み、出力クロックを基準に規定されているセットアップ時間とホールド時間に応じて期待値比較タイミングをずらして期待値比較を行うことにより、被測定半導体装置で保証されているセットアップ時間とホールド時間の検査を実施することができる。
【００３７】
（実施の形態２）
続いて、本実施の形態２に係る半導体装置、およびこの半導体装置で保証されているセットアップ時間とホールド時間の検査について説明する。
【００３８】
図２は本実施の形態２に係る半導体装置の一例を示す概略ブロック図である。なお、図１に基づいて説明した部材に対応する部材には同一の符号を付して説明を省略する。
図２において、記憶素子（記憶手段）１１は、半導体装置１で保証されているセットアップ時間とホールド時間を保持する。セットアップ時間は内部クロック用ＤＬＬ回路へ入力されるクロック信号のサイクル長のｎ／ｍ（ｎ、ｍ：整数）、ホールド時間は内部クロック用ＤＬＬ回路へ入力されるクロック信号のサイクル長のｋ／ｍ（ｋ、ｍ：整数）の条件で設定を行う。つまり、本実施の形態２では、入力クロックもしくは出力クロックのサイクル長を基準に設定を行う。
【００３９】
入力クロック用ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１２は位相比較器９へ入力する入力クロックの位相を変化（遅延）させる第２の位相可変手段であり、内部クロック用ＤＬＬ回路１３はクロック分岐点へ伝播するクロック信号の位相を遅延させることで機能回路６の内部クロックの位相を変化（遅延）させる第３の位相可変手段である。内部クロック用ＤＬＬ回路１３により遅延されたクロック信号はクロック分岐点を介してクロック出力端子３へと伝播する。
【００４０】
入力クロック用ＤＬＬ回路１２と内部クロック用ＤＬＬ回路１３はｍ段の可変遅延バッファで構成され、半導体装置で保証されているセットアップ時間を検査する場合にはｎ段目、半導体装置で保証されているホールド時間を検査する場合にはｋ段目の出力からクロック信号を取り出す構成になっている。
【００４１】
なお、入力クロック用ＤＬＬ回路１２は、入力クロックが位相比較器へ分岐する分岐点と位相比較器との間に配置する。
内部クロック用ＤＬＬ回路１３は、クロック分岐点より前に配置する。また、可変遅延素子１０との位置関係は任意である。但し、機能回路が複数ある場合には、クロック分岐点より前であって、通常動作時に他の機能回路に影響を与える点よりも後に配置する。
【００４２】
制御素子（制御手段）１４は記憶素子１１に保持されているセットアップ時間あるいはホールド時間に従って、位相比較器９へ入力する入力クロックと内部クロックの位相が等しく遅延するように入力クロック用ＤＬＬ回路１２と内部クロック用ＤＬＬ回路１３を制御する。また、制御端子１５は制御素子を制御するための端子である。
【００４３】
次に、以上のように構成された半導体装置で保証されているセットアップ時間とホールド時間の検査について、機能回路６へ入力される入力データに対して保証されているセットアップ時間とホールド時間を検査する場合を例に説明する。
【００４４】
図２に示す半導体装置１において、機能回路６へ入力される入力データに対して保証されているセットアップ時間を検査する場合には、記憶素子１１に保持されているセットアップ時間に従って制御素子１４が入力クロック用ＤＬＬ回路１２と内部クロック用ＤＬＬ回路１３を制御するように、制御端子１５より制御素子１４を制御する。すなわち、内部クロック用ＤＬＬ回路１３と入力クロック用ＤＬＬ回路１２により、位相比較器９へ入力する入力クロックと内部クロックの位相が出力ロックを基準に規定されているセットアップ時間に相当する分だけ遅延するようにする。
【００４５】
また、実施の形態１と同様に、位相比較器９と可変遅延素子１０により、クロック入力端子２における入力クロックの位相とクロック出力端子３における出力クロックの位相は等しくされる。
【００４６】
このようにすれば、入力クロックと出力クロックの位相が等しくなり、かつ出力データの出力タイミングがセットアップ時間分だけ変化するので、テスタ側では、期待値比較タイミングをずらすことなく出力データと期待値パターンを比較するのみでよい。
【００４７】
また、同様に、機能回路６へ入力される入力データに対して保証されているホールド時間の検査を実施することができる。
以上のように、本実施の形態２によれば、テスタ側で期待値比較タイミングをずらすことなく通常の期待値比較を行うことにより、被測定半導体装置で保証されているセットアップ時間とホールド時間の検査を実施することができる。
【００４８】
なお、半導体装置で保証されているセットアップ時間とホールド時間をあらかじめ記憶素子に保持する構成としたが、任意のセットアップ時間とホールド時間を入力できる入力端子を備えることにより、設計完了後の変更が可能となる。
【００４９】
（実施の形態３）
続いて、本実施の形態３に係る半導体装置、およびこの半導体装置で保証されているセットアップ時間とホールド時間の検査について説明する。
【００５０】
図３は本実施の形態３に係る半導体装置の一例を示す概略ブロック図である。なお、図１、２に基づいて説明した部材に対応する部材には同一の符号を付して説明を省略する。
実施の形態２に係る半導体装置では、機能回路６へ入力される内部クロックの周波数が入力クロックの周波数と同一であった。しかし、必ずしも同一に限るものではなく、例えば入力クロックを分周したクロック信号を機能回路６で使用する場合もある。このような場合、分周されたクロック信号（内部クロック）がクロック出力端子３へ伝播されることになるので、入力クロックと出力クロックの周波数が異なることになる。そこで、本実施の形態３では、位相比較器へ入力する入力クロックの周波数と出力クロック端子における出力クロックの周波数を等しくするようにした。
【００５１】
図３において、出力クロック用分周回路（第１の周波数可変手段）１６は、入力クロックの周波数を機能回路６内で使用する周波数に変換する。また、入力クロック用分周回路（第２の周波数可変手段）１７は、位相比較器へ入力する入力クロックの周波数を内部クロックの周波数、すなわち出力クロックの周波数と等しい周波数に変換する。
【００５２】
なお、入力クロック用分周回路１７は、入力クロックが位相比較器へ分岐する分岐点と位相比較器との間に配置する。また、入力クロック用ＤＬＬ回路１２との位置関係は任意である。
【００５３】
出力クロック用分周回路１６は、クロック分岐点より前に配置する。また、可変遅延素子１０および内部クロック用ＤＬＬ回路１３との位置関係は任意である。但し、機能回路が複数ある場合には、クロック分岐点より前であって、通常動作時に他の機能回路に影響を与える点よりも後に配置する。
【００５４】
また、遅延調整用ダミー回路１８は入力クロック用分周回路１７によって生じる遅延量に等しい遅延量を出力クロックに付加して位相比較器９へ出力する。遅延調整用ダミー回路１８は、出力クロックが位相比較器へ分岐する分岐点と位相比較器との間に配置する。この遅延調整用ダミー回路１８により、入力クロックがクロック入力端子２から入力クロック用分周回路１７を介して位相比較器９に伝播するまでの遅延量と、出力クロックがクロック出力端子３から位相比較器９に伝播するまでの遅延量が等しくなる。
【００５５】
以上のように半導体装置を構成することにより、入力クロックを分周したクロック信号を機能回路６で使用する場合であっても、実施の形態２と同様に被測定半導体装置で保証されているセットアップ時間とホールド時間の検査を実施することができる。
【００５６】
なお、半導体装置で保証されているセットアップ時間とホールド時間をあらかじめ記憶素子に保持する構成としたが、任意のセットアップ時間とホールド時間を入力できる入力端子を備えることにより、設計完了後の変更が可能となる。
【００５７】
また、記憶素子（記憶手段）が保持するセットアップ時間およびホールド時間は、内部クロック用ＤＬＬ回路（第３の位相可変手段）へ入力されるクロック信号のサイクル長を基準に設定する。つまり、本実施の形態３では、内部クロック用ＤＬＬ回路が出力クロック用分周回路（第１の周波数可変手段）より手前に位置する場合には入力クロックのサイクル長を基準にして設定し、位置関係が逆の場合には、出力クロックのサイクル長を基準にして設定する。
【００５８】
また、本実施の形態３では、実施の形態２に係る半導体装置を援用して説明を行ったが、無論、実施の形態１に係る半導体装置において、機能回路が入力クロックと異なる周波数のクロック信号を使用する場合であっても、本実施の形態３と同様に、位相比較器へ入力する入力クロックと内部クロックの周波数が等しくなるように位相比較器へ入力する入力クロックの周波数を変化させる構成にすればよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施の形態１に係る半導体装置の一例を示す概略ブロック図
【図２】本発明の実施の形態２に係る半導体装置の一例を示す概略ブロック図
【図３】本発明の実施の形態３に係る半導体装置の一例を示す概略ブロック図
【図４】従来の半導体装置の一例を示す概略ブロック図
【符号の説明】
【００６０】
１      半導体装置
２      クロック入力端子
３      クロック出力端子
４      データ入力端子
５      データ出力端子
６      機能回路
７      初段フリップフロップ回路
８      最終段フリップフロップ回路
９      位相比較器（位相比較手段）
１０      可変遅延素子（第１の位相可変手段）
１１      記憶素子（記憶手段）
１２      入力クロック用ＤＬＬ回路（第２の位相可変手段）
１３      内部クロック用ＤＬＬ回路（第３の位相可変手段）
１４      制御素子（制御手段）
１５      制御端子
１６      出力クロック用分周回路（第１の周波数可変手段）
１７      入力クロック用分周回路（第２の周波数可変手段）
１８      遅延調整用ダミー回路
【図１】
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【図２】
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【図３】
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【図４】
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