(57)【要約】     【課題】  １行毎のリセットを選択したときと全画素セル一括リセットを選択したときとで、リセットレベルの差が発生するのを防いで、画像劣化を抑制できる固体撮像素子を提供する。    【解決手段】  この固体撮像素子では、行列状に配列された各画素セル２０について、リセットトランジスタ２であるＭＯＳトランジスタのゲートに印加するリセット信号ΦＲのＨレベルの電位ΦＲ(Ｈレベル)から、上記ＭＯＳトランジスタのしきい値電圧Ｖｔｈを減算した値を、上記ＭＯＳトランジスタの信号電荷排出側端子であるソースに与える排出側電位ＶＰＤよりも小さくした。これにより、リセットトランジスタ２がフォトダイオード１で発生した信号電荷を不完全転送するようにした。【選択図】  図１
2005033666.tif 000002
【特許請求の範囲】
【請求項１】
光電変換によって入射光を信号電荷に変換する光電変換部と、上記光電変換部が発生した信号電荷を増幅する増幅部と、上記光電変換部が発生した信号電荷を排出するリセット部と、上記増幅部によって増幅された信号を読み出す読み出し部とを有する画素セルが行列状に配列された固体撮像素子であって、
上記リセット部はＭＯＳトランジスタを有し、
上記行列状に配列された各画素セルについて、上記リセット部のＭＯＳトランジスタのゲートに印加するリセット信号の電位と、上記ＭＯＳトランジスタの信号電荷排出側端子に与える排出側電位と、上記ＭＯＳトランジスタのしきい値電圧との関係を、上記リセット部が上記信号電荷を不完全転送するような関係に設定したことを特徴とする固体撮像素子。
【請求項２】
請求項１に記載の固体撮像素子において、
上記ＭＯＳトランジスタの上記信号電荷排出側端子に接続されて上記信号電荷排出側端子に上記排出側電位を与える排出用電圧線を有し、この排出用電圧線は、上記増幅部に接続された電源線とは別個に設けられていることを特徴とする固体撮像素子。
【請求項３】
請求項１に記載の固体撮像素子において、
上記リセット信号を生成すると共に、全画素セル一括にリセットするリセット方式と水平同期信号に同期して１行毎にリセットするリセット方式のうちのいずれかを選択可能なリセット制御部を備えたことを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、固体撮像素子に関し、より詳しくは、光電変換によって得られた信号電荷を排出するリセット部を備えた固体撮像素子に関する。
【背景技術】
【０００２】
通常、増幅型固体撮像素子はフォーカルプレーン動作で信号が読み出される。すなわち、行選択回路からのリセット信号ΦＲｎによってｎ行目の画素セルのリセットトランジスタのゲート端子にＨレベルの信号が印加され画素セル内のフォトダイオードのリセットが行なわれてから、信号電荷の蓄積が開始される。
【０００３】
所定期間の経過後に行選択回路からの読み出し信号ΦＳｎによって、ｎ行目画素セルの垂直選択トランジスタのゲート端子にＨレベルの信号が印加されることで、信号読み出し動作が行なわれる。上記信号電荷は、水平同期信号(ＨＤ)に同期して、１行毎に読み出されるため、図８に示すように、各行の露光期間は一定だが、行毎に露光時刻が徐々にずれて信号電荷が読み出されている。図８において、丸印は読み出し動作を示し、丸にバツを附記した印は電子シャッタが動作したことを示している。
【０００４】
また、上記１行毎にリセットするリセット方法とは別に、全画素セル一括にリセットを行なうリセット方法もある。たとえば、動いている物体を撮像するとき、水平同期信号(ＨＤ)に同期して、行毎にタイミングをずらしながら、リセットするリセット方法では素子の上下で同時刻の画像が入力するわけではないので、画像が劣化してしまう。
【０００５】
これを防ぐために、メカシャッターを設置して画像の入力時刻を一致させる手法がある。この手法を、図９を参照して説明する。図９に示すように、ある時刻で、１〜ａ行に対応する電子シャッタを動作させ(１〜ａ行をリセットさせ)て、所定の露光時間が経過した時にメカシャッターを閉じることで、各画素セルの露光時間の終端を決定する(特開平１１−２６１８９９号公報参照)。これにより、１〜ａ行に対する露光時間と露光時刻を同じにしている。
【０００６】
このようなメカシャッターの開閉により露光時間を決定することは公知であるが、メカシャッターを瞬時に開けることは困難である。このため、図９に示すように、各画素セルの露光時間の始端は、行選択回路からのリセット信号ΦＲを全ての行でＨレベルの状態にし、各画素セルのフォトダイオードを一斉にリセットをすること(つまり電子シャッタの動作)により決定する。一方、上記各画素セルの露光時間の終端は上記メカシャッターの閉により決定すればよい。
【０００７】
上記固体撮像素子では、リセット直後の信号とリセット後のフォトダイオードに蓄積された画素信号の差分をとることにより、画像を得ている。各画素セルにおけるフォトダイオードの電位はリセットによって所定の電位に強制的に復帰させられる。このリセット電位は、各画素セルに対して常に共通の値にしないと画像が劣化する。
【０００８】
ところが、全画素一括リセットを行なったときと、水平同期信号に同期して行毎にリセットを行なったときでは、リセット電位が異なってしまう。すなわち、全画素リセットを行なったときの画像と水平同期信号に同期してリセットを行なったときの画像ではリセットレベルが異なる値となり、画像劣化を招くことになる。
【０００９】
これについて、以下により詳細に説明する。図７は、３行×３列に配列された画素セルの構成図である。ただし、図７では、リセットトランジスタＴＲの周辺部のみを示している。このリセットトランジスタＴＲのドレイン端子側にはフォトダイオードＰＤが接続されている。リセットトランジスタＴＲのソース側には各リセットトランジスタＴＲの接合容量と配線容量の合成容量である寄生容量Ｃｐと配線抵抗Ｒｐが接続されており、配線抵抗Ｒｐを通してリセット電圧源ＶＰＤに接続されている。行毎にリセットが行なわれるときは、水平同期信号に同期して行選択回路ＳＣからリセット信号線ΦＲ１,ΦＲ２,ΦＲ３に出力されたリセット信号ΦＲ１,ΦＲ２,ΦＲ３が、順に、Ｈレベルの状態になる。全画素セルが一括にリセットされるときはリセット信号ΦＲ１,ΦＲ２,ΦＲ３が共にＨレベルの状態になる。なお、ここでは、説明の便宜上、リセット信号線とリセット信号とに同一の符合ΦＲ１,ΦＲ２,ΦＲ３を使用している。
【００１０】
次に、図６に、ａ行,ｂ列に配列された画素セルを有する固体撮像素子におけるリセットトランジスタＴＲ周辺の等価回路図を示す。図６(Ａ)は、１行毎のリセット時におけるリセットトランジスタＴＲの周辺の等価回路を示しており、図６(Ｂ)は、全画素セルリセット時におけるリセットトランジスタＴＲの周辺の等価回路を示している。
【００１１】
１行毎のリセット時には、リセットトランジスタＴＲは、各画素セルのフォトダイオードＰＤとリセット電圧源ＶＰＤの間にｂ個だけ接続されることになる。また、全画素セルリセット時には、リセットトランジスタＴＲは、ａ(行)×ｂ(列)個だけ、並列に接続されることになる。
【００１２】
各行のリセットトランジスタＴＲのゲート端子には、リセット信号ΦＲｎが共通に印加されており、このリセット信号ΦＲｎがＨレベルのときにフォトダイオードＰＤはリセットされる。通常、リセットトランジスタＴＲは強反転の状態でリセットされており、リセット信号ΦＲｎがＨレベルのときは、行毎のリセット時においても全画素セルリセット時においてもリセットトランジスタＴＲのソースの電位(排出側電位)はリセット電圧源ＶＰＤによる排出側電位ＶＰＤである。なおここでは、説明の便宜上、リセット電圧源とこのリセット電圧源による排出側電位を同じ符合ＶＰＤで表している。
【００１３】
ところで、リセット信号ΦＲがＨレベルからＬレベルに遷移するとき、すなわち、リセットトランジスタＴＲが導通状態から非導通状態に遷移するとき、リセットトランジスタＴＲのソース・ゲート間容量によってリセットトランジスタＴＲのソースの電位も変動量ΔＶＰＤだけ変動する。
【００１４】
このリセットトランジスタＴＲのゲート・ソース間容量は１行毎のリセット時と全画素セルリセット時とでは異なる。このため、１行毎のリセット時と全画素セルリセット時とでは、上記リセットトランジスタＴＲのソース電位の変動量ΔＶＰＤも異なる値をとる。
【００１５】
ここで、１個のリセットトランジスタＴＲのゲート・ソース間容量の平均値をＣgsoとすると、図６(Ａ)に示すように、１行毎のリセット時には、合成容量Ｃ１gsoは、Ｃ１gso＝Ｃgso×ｂと表すことができる。一方、図６(Ｂ)に示すように、全画素セルリセットが行なわれるときの合成容量ＣＡgsoは、ＣＡgso＝Ｃgso×ａ×ｂと表すことができる。
【００１６】
図６(Ａ)に示すように、１行毎にリセットを行なったときのリセットトランジスタＴＲのソースの電位をＶＰＤ’とし、図６(Ｂ)に示すように、全画素セル一括リセットを行なったときのリセットトランジスタＴＲのソースの電位をＶＰＤ”とする。簡単のため、リセット時のランダム雑音の影響を無視すると、リセット信号ΦＲがＨレベルからＬレベルへ遷移した直後のソース電位ＶＰＤ’、ＶＰＤ”の値は、
ＶＰＤ’＝ＶＰＤ＋Ｃ１gso／(Ｃ１gso＋Ｃｐ)  ・ΔΦＲ    …(１)
ＶＰＤ”＝ＶＰＤ＋ＣＡgso／(ＣＡgso＋Ｃｐ)  ・ΔΦＲ    …(２)
となる。ここで、ΔΦＲは、リセット信号ΦＲのＨレベルとＬレベルの電圧差とする。例えば、ａ＝２０００、ｂ＝１０００とすると、上記ソース電位ＶＰＤ’とソース電位ＶＰＤ”との差は、数百ｍＶ程度になる。
【００１７】
その結果、リセットトランジスタＴＲが非導通状態に遷移するときのフォトダイオードＰＤの電位もリセットの方式(１行毎のリセットと全画素セル一括リセット)によって異なってしまうことになる。したがって、１行毎のリセットを選択したときと全画素セル一括リセットを選択したときとで、リセットレベルの差がある画像が得られることになり、画像劣化を招くことになる。
【特許文献１】特開平１１−２６１８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
そこで、この発明の目的は、１行毎のリセットを行う場合と全画素セル一括リセットを行う場合とで、リセットレベルの差が発生するのを防いで、画像劣化を抑制できる固体撮像素子を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するため、この発明の固体撮像素子は、光電変換によって入射光を信号電荷に変換する光電変換部と、上記光電変換部が発生した信号電荷を増幅する増幅部と、上記光電変換が発生した信号電荷を排出するリセット部と、上記増幅部によって増幅された信号を読み出す読み出し部とを有する画素セルが行列状に配列された固体撮像素子であって、
上記リセット部はＭＯＳトランジスタを有し、
上記行列状に配列された各画素セルについて、上記リセット部のＭＯＳトランジスタのゲートに印加するリセット信号の電位と、上記ＭＯＳトランジスタの信号電荷排出側端子に与える排出側電位と、上記ＭＯＳトランジスタのしきい値電圧との関係を、上記リセット部が上記信号電荷を不完全転送するような関係に設定したことを特徴としている。
【００２０】
この発明の固体撮像素子では、上記行列状に配列された各画素セルについて、上記リセット部のＭＯＳトランジスタのゲートに印加するリセット信号の電位と、上記ＭＯＳトランジスタの上記信号電荷排出側端子に与える排出側電位と、上記ＭＯＳトランジスタのしきい値電圧との関係を、上記リセット部が上記信号電荷を不完全転送するような関係に設定した。これにより、上記リセット部が上記信号電荷を不完全転送する。
【００２１】
これにより、１行毎のリセットを行う場合と全画素セルのリセットを行う場合とで、上記ＭＯＳトランジスタの上記排出側端子の電位の変動量にかかわらず、リセット後の上記ＭＯＳトランジスタの上記光電変換部側の端子の電位を略一定の値にすることができる。これにより、１行毎のリセットを行う場合と全画素セル一括リセットを行う場合とで、各画素セルのリセットレベルの差が発生するのを防いで、画像劣化を抑制できる。
【００２２】
また、一実施形態の固体撮像素子は、上記ＭＯＳトランジスタの上記信号電荷排出側端子に接続されて上記信号電荷排出側端子に上記排出側電位を与える排出用電圧線を有し、この排出用電圧線は、上記増幅部に接続された電源線とは別個に設けられている。
【００２３】
この実施形態では、上記排出用電圧線が、上記増幅部に接続された電源線とは別個に設けられている。これにより、上記排出用電圧線が、上記ＭＯＳトランジスタの信号電荷排出側端子に与える排出側電位を、上記電源線による電源電圧とは独立に設定できる。
【００２４】
また、一実施形態の固体撮像素子では、上記リセット信号を生成すると共に、全画素セル一括にリセットするリセット方式と水平同期信号に同期して１行毎にリセットするリセット方式とのうちのいずれかを選択可能なリセット制御部を備えた。
【００２５】
この実施形態では、上記リセット制御部によって、全画素セル一括のリセット方式または１行毎のリセット方式を選択して実行できる。
【発明の効果】
【００２６】
以上より明らかなように、この発明によれば、１行毎のリセットを行う場合と全画素セル一括リセットを行う場合とで、各画素セルのリセットレベルの差が発生するのを防いで、画像劣化を抑制できる。
【発明を実施するための最良の形態】
【００２７】
以下、この発明を図示の実施の形態に基いて詳細に説明する。
【００２８】
図１に、この発明の固体撮像素子の実施形態の概略構成を示す。この固体撮像素子は、２次元マトリックス状に配列された複数の画素セル２０を備えている。簡単のために図１ではｍ行ｎ列に相当する１画素セルのみ示している。
【００２９】
各画素セル２０は、入射した光を信号電荷に光電変換する光電変換部としてのフォトダイオード１が配置されている。このフォトダイオード１のカソードは、光電変換によって得られた信号電荷を増幅する増幅部としての増幅トランジスタ３のゲートに接続されている。増幅トランジスタ３のドレインには、電源４０から電源電位ＶＤＤが供給される電源線７が接続されている。増幅トランジスタ３のソースには、信号を読み出す行を選択する読み出し部としての垂直選択トランジスタ４のドレインが接続されている。
【００３０】
また、垂直選択トランジスタ４のソースには垂直信号線５が接続されている。また、垂直選択トランジスタ４のゲートに垂直走査回路１４から垂直選択線９を通して垂直走査信号ΦＳが印加されることにより、増幅トランジスタ３によって増幅された信号が垂直選択トランジスタ４を介して垂直信号線５に読み出される。垂直信号線５と水平信号線１１の間には水平選択トランジスタ１０が介挿されている。水平選択トランジスタ１０のゲートには水平走査回路１３から水平選択線１２を介して水平選択信号ΦＨｎが印加されることにより、垂直信号線５上の信号が水平選択トランジスタ１０を介して水平信号線１１に読み出される。
【００３１】
また、フォトダイオード１のカソードには、増幅トランジスタ３のゲートのほかに、リセット部としてのリセットトランジスタ２のドレインが接続されている。このリセットトランジスタ２の信号電荷排出側端子としてのソースは、排出用電圧線としてのリセット電源線６に接続されている。上記リセットトランジスタ２はＭＯＳトランジスタで構成されている。
【００３２】
この実施形態では、リセット電源線６は、リセット電源３０に接続される。したがって、リセット電源３０から排出側電位ＶＰＤがリセット電源線６に供給されて、リセット電源線６から排出側電位ＶＰＤがリセットトランジスタ２に供給される。なお、この実施形態では、リセット電源線６は、上記電源４０から電源電位が供給される電源線７とは別個に設けられている。
【００３３】
上記リセットトランジスタ２のゲートに垂直走査回路１４から水平方向にリセット信号線８を通してＨレベルのリセット信号ΦＲが印加されることにより、リセットトランジスタ２が導通してフォトダイオード１に蓄積された信号電荷がリセット電源線６を介してリセット電源３０に排出される。なお、上記垂直走査回路１４はリセット制御部を含んでいる。
【００３４】
このフォトダイオード１に蓄積された信号とリセット直後の信号との差分を取ることにより、画像が得られる。なお、上記蓄積された信号と上記リセット直後の信号とは、いずれも増幅トランジスタ３によって増幅され、読み出し部(垂直選択トランジスタ４)によって読み出されたものである。
【００３５】
次に、図２を参照して、上記垂直走査回路１４が、リセット信号線８から上記リセットトランジスタ２のゲートＧにリセット信号ΦＲを印加するリセット動作について説明する。図２(Ａ),(Ｂ)に、リセットトランジスタ２の断面と、この断面に対応した表面ポテンシャルを模式的に示す。図２(Ａ),(Ｂ)において、Ｄはドレインを示し、Ｓはソースを示している。図２(Ａ)は、リセットトランジスタ２のゲートＧに、Ｌレベルのリセット信号ΦＲが印加されている状態、つまり、Ｈレベルのリセット信号ΦＲが印加される直前のポテンシャルプロファイルを表す。この図２(Ａ)では、リセットトランジスタ２のゲートＧには、リセット信号ΦＲとして、Ｌレベルが印加されており、フォトダイオード１には入射光の強度に応じて信号電荷Ｑｓigが蓄積されている。一方、図２(Ｂ)は、リセット時のポテンシャルプロファイルを示し、ゲートＧに印加されるリセット信号ΦＲはリセットトランジスタ２を導通させるＨレベルである。
【００３６】
この実施形態では、上記リセットトランジスタ２のしきい値電圧をＶｔｈとすると、上記リセット信号ΦＲのＨレベルと上記しきい値電圧Ｖｔｈと上記排出側電位ＶＰＤとの間には、次の式(３)が成立している。
ΦＲ(Ｈレベル)−Ｖｔｈ＜ＶＰＤ        …(３)
つまり、この実施形態では、上記リセットトランジスタ２は、上記垂直走査回路１４からリセット信号線８を経由してゲートＧに印加されたＨレベルのリセット信号ΦＲによって、弱反転状態でリセットされている。この弱反転状態でのリセットをソフトリセットという。
【００３７】
上記ソフトリセットによって、リセットトランジスタ２のゲートＧ下の表面ポテンシャルは、図２(Ｂ)に示すように、電位Φ(ＶＲ)に低下する。これにより、このソフトリセットの前には、図２(Ａ)に示すように、フォトダイオード１に蓄積されていた信号電荷Ｑｓigは、リセットトランジスタ２のドレインＤからソースＳを経由して、リセット信号線６からリセット電源３０に排出される。これにより、図２(Ｂ)に示すように、フォトダイオード１のカソードに接続されたドレインＤは、ゲートＧ下の表面ポテンシャルで規定される電位Φ(ＶＲ)にリセットされる。つまり、リセット部としてのリセットトランジスタ２は、光電変換部としてのフォトダイオード１が発生した信号電荷を不完全転送する。
【００３８】
このソフトリセットでは、垂直走査回路１４によって１行毎のリセットを行う場合でも全画素セルのリセットを行う場合でも、上記排出側電位ＶＰＤの変動量ΔＶＰＤに関わらず、リセット後の各画素セルの電位(フォトダイオード１のカソードの電位)を、略一定の値Φ(ＶＲ)にすることができる。なお、この値Φ(ＶＲ)は、リセットトランジスタ２の製造と加工のばらつきによって、画素セル毎にばらつく可能性があるが、各画素セルから蓄積した電荷による信号とリセット後の信号との２つの信号を読み出して相関２重サンプリング回路にて差分をとればこのばらつきを解消することができる。
【００３９】
したがって、この実施形態によれば、１行毎のリセットを選択したときと全画素セル一括リセットを選択したときとで、各画素セルのリセットレベルの差が発生するのを防いで、画像劣化を抑制できる。
【００４０】
また、この実施形態では、排出用電圧線としての上記リセット電源線６が、上記増幅トランジスタ３に接続された電源線７とは別個に設けられている。これにより、上記リセット電源線６が、上記ＭＯＳトランジスタ２の排出側端子であるソースに与える排出側電位ＶＰＤを、上記電源線７による電源電圧ＶＤＤとは独立に設定できる。
【００４１】
なお、上記実施形態とは異なり、上記しきい値電圧Ｖｔｈとリセット信号ΦＲのＨレベルと上記排出側電位ＶＰＤとの間に、次式(４)が成立している場合には、
ΦＲ(Ｈレベル)−Ｖｔｈ＞ＶＰＤ        …(４)
強反転の状態でリセットを行なうことになる。この場合、リセット後の各画素セルのフォトダイオード１のカソード電位は排出側電位(ＶＰＤ＋ΔＶＰＤ)にセットされ、排出側電位ＶＰＤ(ソースＳの電位)の変動量ΔＶＰＤの影響を受けることになる。
【００４２】
次に、図３に、図１に示した垂直走査回路１４のより具体的な一例としての垂直走査回路５０を示す。なお、図３では、３行分の構成を示している。この垂直走査回路５０は、シフトレジスタ６０とロジック回路９０で構成されている。このシフトレジスタ６０は、Ｄフリップフロップ６１〜６３で構成されている。また、上記ロジック回路９０は、ＡＮＤゲート７１〜７３とＯＲゲート８１〜８３で構成されている。
【００４３】
Ｄフリップフロップ６１のＤ入力端子はＤフリップフロップ６２のＱ出力端子に接続され、このＤフリップフロップ６２のＤ入力端子はＤフリップフロップ６３のＱ出力端子に接続されている。上記３つのＤフリップフロップ６１,６２,６３の各クロック入力端子ＣＬＫには、水平同期信号ＨＤが伝達される水平同期信号線ＨＤが接続され、各Ｄフリップフロップ６１〜６３のリセット端子ＲＳＴにはシフトレジスタリセット信号線ＳＲが接続されている。ここでは、説明の便宜上、上記水平同期信号ＨＤと水平同期信号線ＨＤとを同一の符合ＨＤを用いて説明している。
【００４４】
また、各ＡＮＤゲート７１,７２,７３の一方の入力端子にはリセット期間線ＲＴが接続されており、各ＡＮＤゲート７１,７２,７３の他方の入力端子は、それぞれ、各Ｄフリップフロップ６１,６２,６３の反転Ｑ出力端子に接続されている。このリセット期間線ＲＴにはリセット期間信号ＲＴが伝達される。なお、ここでは、説明の便宜上、リセット期間線とリセット期間信号とを同一の符号ＲＴを用いて説明している。
【００４５】
また、上記ＯＲゲート８１,８２,８３の一方の入力端子は全画素セルリセット用制御信号ＡＲを伝達する全画素セルリセット用制御信号線ＡＲに接続され、各ＯＲゲート８１,８２,８３の他方の入力端子は、各ＡＮＤゲート７１,７２,７３の出力端子に接続されている。そして、各ＯＲゲート８１,８２,８３の出力端子から、それぞれ、リセット信号ΦＲｎ＋１,ΦＲｎ,ΦＲｎ−１が出力される。なお、ここでは、説明の便宜上、全画素セルリセット用制御信号と全画素セルリセット用制御信号線とを同一の符号ＡＲを用いて説明している。
【００４６】
この垂直走査回路５０は、行選択回路であり、水平同期信号ＨＤに同期して１行毎のリセットを行うリセット方式と全画素セル一括にリセットするリセット方式とを選択できる。図４には、１行毎のリセット動作時における垂直走査回路５０のタイミングチャートを示し、図５には、全画素セルリセット動作時の垂直走査回路５０のタイミングチャートを示す。
【００４７】
全画素セルリセット動作時は、シフトレジスタ６０内のデータをクリアするシフトレジスタリセット線ＳＲがＨレベルになり、図５に示す如く、全画素セルリセット用制御信号線ＡＲがＨレベルとなる。全画素セルリセット用制御信号ＡＲは各行に設置されているＯＲゲート８１〜８３の一端に入力され、全画素セルリセット用制御信号ＡＲがＨレベルとなることで、各行から出力されるリセット信号ΦＲｎ＋１,ΦＲｎ,ΦＲｎ−１は全てＨレベルとなる。
【００４８】
次に、１行毎のリセットが行なわれるときには、図４に示すように、全画素セルリセット用制御信号ＡＲはＨレベルにならず常にＬレベルである。この１行毎のリセットでは、Ｄフリップフロップ６１〜６３で構成されるシフトレジスタ６０により、Ｈレベルのリセット信号ΦＩｎ＋１,ΦＩｎ,ΦＩｎ−１が水平同期信号ＨＤに同期して１行毎に進行していく。リセット期間信号ＲＴは、水平同期期間中にリセット信号ΦＲｎ＋１,ΦＲｎ,ΦＲｎ−１がＨレベルになる期間を決定する。水平同期信号ＨＤと同期してＨレベルの状態になるリセット期間信号ＲＴとシフトレジスタ６０から出力されるＨレベルの信号ΦＩｎ＋１,ΦＩｎ,ΦＩｎ−１とをＡＮＤゲート７１〜７３に入力することにより行毎のリセット信号ΦＲｎ＋１,ΦＲｎ,ΦＲｎ−１を出力する。
【００４９】
このように、垂直走査回路５０によれば、図５に示すように、全画素セルリセット用制御信号ＡＲをＨレベルにすることで、各リセット信号ΦＲｎ＋１,ΦＲｎ,ΦＲｎ−１をＨレベルにして、全画素セルリセット動作を行える。一方、図４に示すように、全画素セルリセット用制御信号ＡＲをＬレベルにすることで、水平同期信号ＨＤに同期して、１行ずつリセットすることができる。
【００５０】
なお、上記実施形態では、リセット部をなすリセットトランジスタ２をｎＭＯＳトランジスタで構成したがｐＭＯＳトランジスタで構成してもよい。
【図面の簡単な説明】
【００５１】
【図１】この発明の固体撮像素子の実施形態の概略構成を示す図である。
【図２】図２(Ａ)は、上記実施形態におけるリセットトランジスタのゲートにＬレベルのリセット信号ΦＲが印加された場合のポテンシャルプロファイルを示す模式図であり、図２(Ｂ)は、上記リセット信号ΦＲがＨレベルである場合のポテンシャルプロファイルを示す模式図である。
【図３】上記実施形態が備える垂直走査回路の一例の具体的構成を示す構成図である。
【図４】上記垂直走査回路において、１行毎のリセット動作を選択した場合のタイミングチャートである。
【図５】上記垂直走査回路において、全画素セル一括のリセット動作を選択した場合のタイミングチャートである。
【図６】図６(Ａ)は、１行毎のリセット時におけるリセットトランジスタＴＲの周辺の等価回路を示す図であり、図６(Ｂ)は、全画素セルリセット時におけるリセットトランジスタＴＲの周辺の等価回路を示す図である。
【図７】３行×３列に配列された画素セルのリセットトランジスタＴＲの周辺部の構成図である。
【図８】従来の行毎にリセットを行う場合の読み出しタイミングを示した模式図である。
【図９】従来の全画素セル一括リセットを行う場合の読み出しタイミングを示した模式図である。
【符号の説明】
【００５２】
１  フォトダイオード
２  リセットトランジスタ
３  増幅トランジスタ
４  垂直選択トランジスタ
５  垂直信号線
６  リセット電源線
８  リセット信号線
１３  水平走査回路
１４  垂直走査回路
２０  画素セル
３０  リセット電源
ＶＰＤ  排出側電位
ΦＲ  リセット信号
Ｇ  ゲート
Ｓ  ソース
Ｄ  ドレイン
【図１】
2005033666.tif 000003
【図２】
2005033666.tif 000004
【図３】
2005033666.tif 000005
【図４】
2005033666.tif 000006
【図５】
2005033666.tif 000007
【図６】
2005033666.tif 000008
【図７】
2005033666.tif 000009
【図８】
2005033666.tif 000010
【図９】
2005033666.tif 000011