(57)【要約】【課題】  論理回路部とバッファ回路部を有するシフトレジスタにおいて、論理回路部からのノイズによるバッファ回路部への影響を低減する。【解決手段】  供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、前記バッファ回路のための接地レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための接地レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、第２導電型の第５の半導体領域によって分離されていることを特徴とするシフトレジスタを提供する。【選択図】  図１
2005354740.tif 000002
【特許請求の範囲】
【請求項１】
供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、
前記バッファ回路のための接地レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための接地レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、第２導電型の第５の半導体領域によって分離されていることを特徴とするシフトレジスタ。
【請求項２】
供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、
前記バッファ回路のための電源レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための電源レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、第２導電型の第５の半導体領域によって分離されていることを特徴とするシフトレジスタ。
【請求項３】
供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、
前記バッファ回路のための接地レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための接地レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、絶縁領域によって分離されていることを特徴とするシフトレジスタ。
【請求項４】
供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、
前記バッファ回路のための電源レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための電源レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、絶縁領域によって分離されていることを特徴とするシフトレジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スキャナ、ビデオカメラ、デジタルスチルカメラ等に用いられる光電変換装置に関するものである。
【背景技術】
【０００２】
近年ＣＭＯＳプロセスを利用したＣＭＯＳセンサと呼ばれる光電変換装置が注目されている。ＣＭＯＳセンサは、周辺回路混載の容易性、低電圧駆動等の理由から、とくに携帯情報機器分野の利用が期待されている。図８は、従来技術による光電変換装置の等価回路図を示したものである。この図において、画素は２×２の配列となっているが、特に制限されるものではない。図８において、単位画素内は、光電変換素子であるフォトダイオード１と、フォトダイオード１で発生した信号を増幅する増幅ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）２と、増幅ＭＯＳＦＥＴ２の入力を所定電圧にリセットするリセットスイッチ４、および増幅ＭＯＳＦＥＴ２のソース電極と垂直出力線７との導通を制御する選択スイッチ５から成っている。また、フォトダイオード１と増幅ＭＯＳＦＥＴ２のゲート電極との導通を制御する転送スイッチ３が設けられている。
【０００３】
この光電変換装置の動作を図９のタイミングチャートを用いて説明する。垂直走査回路６によってある行（以下ｎ行であるとする）が選択されたとき、まずリセット信号φＲＥＳ（ｎ）がローとなり、リセットスイッチがオフする。次に選択信号φＳＥＬ（ｎ）がハイとなり、選択スイッチ５がオンすることで増幅ＭＯＳＦＥＴ２のソースは垂直出力線７と導通し、選択された画素と定電流負荷９によって、ソースフォロワ回路が形成され、画素のリセット状態に対応する出力が垂直出力線７上にあらわれる。φＣＬＰがローとなり、スイッチ１３がオフする瞬間に、この垂直出力線電位がクランプ容量（Ｃ０）１２によって、クランプされる。つづいて、転送信号φＴＸが一定期間ハイとなり、フォトダイオード１から増幅ＭＯＳＦＥＴ２のゲートに光電荷が転送され、光電荷量に応じて、垂直出力線７の電位が変化する。それに追随して、ライン保持容量（ＣＴ）１０の電位は、初期電位ＶＣＬＰから変化し、その変化量はＣ０／（Ｃ０＋ＣＴ）のゲイン比となる。このライン保持容量ＣＴでの電位変化は、φＣＴがローとなり、スイッチ８がオフした時点で確定する。しかるのち、水平走査回路１１から発生される水平走査パルスφＨ１、Ｈ２によって、順次ライン保持容量１０に保持された信号を、水平出力線１５に読み出していくことで、１行分の出力信号が出力アンプ１６を介して出力される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述した従来技術による光電変換装置においては、以下のような問題がある。水平走査回路１１内には多数の論理ゲートが含まれているため、水平転送パルスφＨを発生する瞬間に、これらの論理ゲートが一斉に動作することで電源ＶＤＤと接地電位ＧＮＤ間に貫通電流が流れる。この貫通電流が電源供給経路または接地電位供給経路上に電圧降下を生じさせるため、φＨのハイレベルと、ローレベルは変動し、ノイズとなる。このノイズは、ライン保持容量１０から水平出力線１５にいたる信号経路と、水平転送ゲート１４のゲート電極との容量結合によって、光応答信号に重畳され、Ｓ／Ｎ劣化の原因となる。また、水平転送パルス発生時に限らず、センサ周辺回路の論理回路でイベントが発生すると、同様な電源供給経路上および接地電位供給経路上に電圧降下が発生し、それらは信号経路上に設けられたスイッチ類と、アナログ信号経路との容量結合によって、光応答信号に混入する。このような論理回路ノイズの混入によって、従来の光電変換装置のＳ／Ｎ特性は著しく制限されていた。したがって、これを解決するために論理回路部とバッファ回路部を有するシフトレジスタにおいて、論理回路部からのノイズによるバッファ回路部への影響を低減することを目的とする。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、前記バッファ回路のための接地レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための接地レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、第２導電型の第５の半導体領域によって分離されていることを特徴とするシフトレジスタを提供する。
【０００６】
また、供給されたクロック信号に基づき順次パルスを供給するための論理回路部と、該論理回路部からの順次パルスを入力信号とし、インピーダンス変換をするためのバッファ回路部とを同一半導体基板上に有するシフトレジスタであって、前記バッファ回路のための電源レベルが供給される第１導電型の第１の半導体領域内に形成された第１導電型の第２の半導体領域と、前記論理回路部のための電源レベルが供給される第１導電型の第３の半導体領域内に形成された第１導電型の第４の半導体領域とを有し、前記第１の半導体領域と第３の半導体領域とが、第２導電型の第５の半導体領域によって分離されていることを特徴とするシフトレジスタを提供する。
【発明の効果】
【０００７】
以上説明したように、本発明によれば、論理回路部のノイズの影響を受けることのない、良好な光応答信号を得ることのできる光電変換装置が実現できる。
【発明を実施するための最良の形態】
【０００８】
本発明の実施形態について以下に詳細に説明する。
【０００９】
（実施形態１）
以下に本発明の第１実施形態を詳細に説明する。図１は第１実施形態の光電変換装置の等価回路をあらわす概念図である。この光電変換装置は、例えば、ＣＭＯＳプロセス等により同一半導体基板上に形成されている。
【００１０】
同図において、画素は水平方向及び垂直方向に２×２の配列となっているが、特に制限されるものではない。図１において、単位画素内は、光電変換素子であるフォトダイオード１と、フォトダイオード１で発生した信号を増幅する増幅素子である増幅ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）２と、増幅ＭＯＳＦＥＴ２の入力を所定電圧にリセットするリセットスイッチ４、および増幅ＭＯＳＦＥＴ２のソース電極と垂直出力線７との導通を制御する選択スイッチ５から成っている。また、フォトダイオード１と増幅ＭＯＳＦＥＴ２のゲート電極との導通を制御する転送スイッチ３が設けられている。
【００１１】
６は、垂直方向に順次走査する垂直走査回路、７は画素からの信号が出力される垂直出力線、９は増幅ＭＯＳＦＥＴ２とソ−スフォロワ回路を構成する定電流負荷である。
【００１２】
１２は垂直出力線に直列に接続されたクランプ容量、１３は容量の一方の電位を所定の電位に固定するためのスイッチであり、１２と１３とでクランプ回路を構成する。
【００１３】
８はクランプ回路からの信号を転送する転送スイッチ、１０は転送スイッチからの信号を保持する保持容量、１４は保持容量１０からの信号を水平出力線へ転送するための転送スイッチ、１６は水平出力線からの信号を増幅して光電変換装置外部へ出力する出力アンプである。
【００１４】
１７は、インバータ１８、１９を含むバッファ回路部であり、光電変換素子からのアナログ信号を読み出すための、転送スイッチ３、リセットスイッチ４、増幅ＭＯＳＦＥＴ２、選択スイッチ５、垂直出力線７、定電流負荷９、クランプ回路１２、１３、スイッチ８、保持容量１０、スイッチ１４、水平出力線１５、及び出力アンプ１６を含む読み出し回路部に含まれる転送スイッチ１４を駆動している。また、１１は、供給されるクロック信号に基づきバッファ回路部１７へ順次パルスを供給するためのディジタル信号を処理するシフトレジスタ（論理回路部）であり、フリップフロップを直列に接続することにより構成している。
【００１５】
ここで、シフトレジスタ１１と、バッファ回路部１７とで、水平走査回路を構成し、バッファ回路部は、転送スイッチを駆動するためのインピーダンスにするためのインピーダンス変換機能を有している。
【００１６】
上記の光電変換装置の動作を図９のタイミングチャートを用いて説明する。垂直走査回路６によってある行（以下ｎ行であるとする）が選択されたとき、まずリセット信号φＲＥＳ（ｎ）がローとなり、リセットスイッチがオフする。
【００１７】
次に選択信号φＳＥＬ（ｎ）がハイとなり、選択スイッチ５がオンすることで増幅ＭＯＳＦＥＴ２のソースは垂直出力線７と導通し、選択された画素と定電流負荷９によって、ソースフォロワ回路が形成され、画素のリセット状態に対応する出力が垂直出力線７上にあらわれる。φＣＬＰがローとなり、スイッチ１３がオフする瞬間に、この垂直出力線電位がクランプ容量（Ｃ０）１２によって、クランプされる。つづいて、転送信号φＴＸが一定期間ハイとなり、フォトダイオード１から増幅ＭＯＳＦＥＴ２のゲートに光電荷が転送され、光電荷量に応じて、垂直出力線７の電位が変化する。それに追随して、ライン保持容量（ＣＴ）１０の電位は、初期電位ＶＣＬＰから変化し、その変化量はＣ０／（Ｃ０＋ＣＴ）のゲイン比となる。
【００１８】
このライン保持容量ＣＴでの電位変化は、φＣＴがローとなり、スイッチ８がオフした時点で確定する。しかるのち、シフトレジスタ１１から発生される水平走査パルスφＨ１、Ｈ２によって、順次ライン保持容量１０に保持された信号を、水平出力線１５に読み出していくことで、１行分の出力信号が出力アンプ１６を介して出力される。
【００１９】
ここで、図中に２種類の接地電位供給経路の表記（ＧＮＤ１、ＧＮＤ２）が存在するが、後述するように、これらは電気的に干渉しない、独立した接地電位供給経路を示している。バッファ回路１７の接地電位は供給経路ＧＮＤ１から供給され、シフトレジスタ１１の接地電位供給経路ＧＮＤ２とは別経路から供給されている。このことにより、シフトレジスタ１１動作時の貫通電流による接地電位の変動の影響を受けない。
【００２０】
なお、本実施形態のバッファ回路１７はインバータ構成となっているが、例えばＮＡＮＤゲートのような構成であってもよい。つまり、バッファ回路は水平転送ゲート１４を駆動するために必要なインピーダンス変換を行うことができれば、どのような構成であっても構わない。
【００２１】
図２は、スイッチ１４、バッファ回路部１７およびシフトレジスタ１１の一部の断面構造を示した概念図である。スイッチ１４は、第１のＰ型ウェル２２内に形成されたＮＭＯＳで構成されている。第１のＰ型ウェル２２には、Ｐ型拡散層２６を介して、接地電位が外部から供給されている。スイッチ１４のソースまたはドレインであるＮ型拡散層２７は、水平出力線１５と接続されている。バッファ回路部１７を構成するＮＭＯＳ１８は、第１のＰ型ウェル２２内に形成されており、ＰＭＯＳ１９は第１のＮ型ウェル２４内に形成されている。第１のＮ型ウェル２４には、Ｎ型拡散層２８を介して、電源電位ＶＤＤが外部から供給されている。バッファ回路部１７への信号を発生させているシフトレジスタ１１を構成しているＮＭＯＳ２０とＰＭＯＳ２１は、それぞれ第２のＰ型ウェル２３内、第１のＮ型ウェル２４内に形成されている。
【００２２】
ここで、第２のＰ型ウェル２３には、Ｐ型拡散層２９を介して外部から接地電位が供給されている。バッファ回路部１７を構成するＮＭＯＳ１８と、シフトレジスタ１１を構成するＮＭＯＳ２０がそれぞれ異なるＰ型ウェル内に形成され、第１のＮ型ウェル２４によって分離されているため、第２のＰ型ウェル２３に流れる貫通電流の影響は、スイッチ１４に供給される制御信号φＨのローレベルに混入することがない。
【００２３】
以上のように、バッファ回路１７のための接地レベルが供給されるＰ型拡散層２６と、シフトレジスタ１１のための接地レベルが供給されるＰ型拡散層２９とが電気的に分離されていることにより、ノイズの影響を防ぐことが可能となっている。
【００２４】
図３（ａ）は、本実施形態の光電変換装置の一部を示した平面図であり、ノイズの影響を防ぐために、最適な構造を示すものである。
【００２５】
Ｎ型ウェル２４は、金属配線３０を介して外部入力パッド３１に接続されており、外部入力パッド３１には、図示されていないが低インピーダンスの外部電圧源により電源電位ＶＤＤが供給されている。第１のＰ型ウェル２２は金属配線３２を介して外部入力パッド３３に接続され、外部入力パッド３３は、図示されていないが外部接地ラインと接続されている。また、第２のＰ型ウェル２３は、金属配線３４を介して外部入力パッド３５に接続され、外部入力パッド３５は、図示されていないが外部接地ラインと接続されている。このように第１のＰ型ウェル２２と、第２のＰ型ウェル２３は、低抵抗の異なる金属配線および異なる外部入力パッドによって外部接地ラインと接続されることで、お互いに干渉しあうことはない。したがって、第２のＰ型ウェル２３に流れる貫通電流は、第１のＰ型ウェル２２の電位には影響を及ぼさない。
【００２６】
また、図３（ｂ）のように、外部入力パッドを共通とし、低抵抗の金属配線を途中で分離し、第１、第２のＰ型ウェルにそれぞれ接続した場合でも、同様な効果がある。なお、第１、第２のＰ型ウェルに供給される接地電位は、同電位である必要はなく、全く異なる電位でも良い。その場合でも、本実施の形態の効果が得られることは明らかである。
【００２７】
（実施形態２）
本発明の第２実施形態について、詳細に説明する。図４は、第２実施形態の光電変換装置の等価回路を示す概念図である。図４に示される光電変換装置は、例えば、ＣＭＯＳプロセス等により同一半導体基板上に形成されている。図１と同様な役割を持つ回路構成要素については、説明は省略する。
【００２８】
図１と異なる部分として、画素部の転送スイッチ３、リセットスイッチ４、選択スイッチ５に供給されるφＴＸ、φＲＥＳ、φＳＥＬは、論理回路部であるシフトレジスタ６の走査信号を入力とするバッファ回路部４０によって生成される。ここで、シフトレジスタ６とバッファ回路部４０とで垂直走査回路を構成している。
【００２９】
また、電源ＶＤＤの供給経路として、図中２種類の表記がされているが、後述するように、これらはお互いに干渉しない電源電圧供給経路を示している。その他、出力アンプ１６からの出力信号をアナログ−デジタル変換をするＡＤ変換回路４１と、デジタル画像信号に所定の演算処理をする論理回路部であるＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）４２が同一半導体基板内に設けられている。ＤＳＰ４２は電源電位供給経路ＶＤＤ２と接地電位供給経路ＧＮＤ２に接続されており、ＤＳＰ４２の動作時には貫通電流のため電圧降下が生じ、実際に供給される電源電位と接地電位にノイズが発生する。バッファ回路４０の電源はＤＳＰ４２と異なる電源電位供給経路ＶＤＤ１および接地電位供給経路ＧＮＤ１と接続されているため、ＤＳＰ４２で発生するノイズの影響を受けることが無い。もし、φＴＸがハイとなる期間に、ノイズが混入しハイレベルが低下した場合、光電荷の転送効率が悪化する懸念があるが、本実施形態のような構成をとることで、その問題は解決される。同様にφＲＥＳ、φＳＥＬに対するＤＳＰ動作ノイズの影響がなくなるため、画素部からの信号読み出し動作が正常に行うことができる。
【００３０】
図５は、選択スイッチ５、バッファ回路４０、シフトレジスタ６の一部の断面構造を示す概念図である。選択スイッチ５は、第１のＰ型ウェル内４３に形成されたＮＭＯＳで構成されている。第１のＰ型ウェル４３には、Ｐ型拡散層４７を介して、外部から接地電位が供給されている。選択スイッチ５のソースまたはドレインであるＮ型拡散層４８は、垂直出力線７と接続されている。バッファ回路のＮＭＯＳ４４は、第１のＰ型ウェル４３内に形成されており、ＰＭＯＳ４５は第１のＮ型ウェル４６内に形成されている。第１のＮ型ウェル４６には、Ｎ型拡散層４９を介して、電源電位ＶＤＤが供給されている。シフトレジスタ６を構成しているＮＭＯＳ５０とＰＭＯＳ５１は、それぞれ第２のＰ型ウェル５３内、第２のＮ型ウェル５２内に形成されている。ここで、第２のＰ型ウェル５３には、Ｐ型拡散層５４を介して接地電位が供給されている。また、第２のＮ型ウェル５２には、Ｎ型拡散層５５を介して、電源電位が供給されている。バッファ回路を構成するＮＭＯＳ４４と、シフトレジスタを構成するＮＭＯＳ５０が異なるＰ型ウェル内に形成され、かつバッファ回路を構成するＰＭＯＳ４５と、シフトレジスタを構成するＰＭＯＳ５１がそれぞれ異なるＮ型ウェル形成されているため、第２のＰ型ウェル５３および第２のＮ型ウェル５２に流れる、ＤＳＰ４２やシフトレジスタ６などの論理回路動作による貫通電流の影響は、選択スイッチの制御信号φＳＥＬのハイレベルおよびローレベルに混入することがない。
【００３１】
ここで、第１、第２のＮ型ウェルは、逆導電型ウェル５３によって分離され、第１実施形態と同様な方法によって、外部電圧源と低抵抗配線で接続されており、電気的に干渉しあわない。また、第１、第２のＰ型ウェルについても同様なことが言える。
【００３２】
以上のように、バッファ回路４０のための接地レベルが供給されるＰ型拡散層４７と、シフトレジスタ１１のための接地レベルが供給されるＰ型拡散層５４とが電気的に分離されていることにより、ノイズの影響を防ぐことが可能となっている。
【００３３】
また、バッファ回路４０のための接地レベルが供給されるＰ型拡散層４７と、ＤＳＰ４２のための接地レベルが供給される半導体領域とが電気的に分離されていることにより、ノイズの影響を防ぐことが可能となっている。
【００３４】
また、バッファ回路部１７のための接地レベルが供給されるＰ型拡散層２６と、ＤＳＰ４２のための接地レベルが供給される半導体領域とが電気的に分離されていることにより、ノイズの影響を防ぐことが可能となっている。
【００３５】
なお、第１、第２のＮ型ウェルに供給される電源電位は、同電位である必要はなく、全く異なる電位でも良い。その場合でも、本実施形態の効果が得られることは明らかである。
【００３６】
（実施形態３）
本発明の第３実施形態を、以下に詳細に説明する。
【００３７】
本実施形態の光電変換装置の等価回路は、第２実施形態の図４と同一であるが、第２実施形態における第１、第２のＮ型ウェルの分離、および第１、第２のＰ型ウェルの分離を、ＰＮ接合ではなく、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板とトレンチ加工による絶縁層形成によって、実現したものである。図６は、本実施形態の選択スイッチ５、バッファ回路４０、シフトレジスタ６の一部の断面構造を示す概念図である。絶縁層５６上に半導体層５７があり、選択スイッチ５、バッファ回路４０、シフトレジスタ６は半導体層５７に形成されている。
【００３８】
また、それぞれの構成要素は、トレンチ加工による絶縁層５８によって、水平方向にお互いに分離されている。本発明の第１実施形態と同様な方法によって、低抵抗配線で外部接地電位に接続されることにより、第１のＰ型ウェル４３、第２のＰ型ウェル５３および第３のＰ型ウェル５９は、電気的に干渉しない。また、第１のＮ型ウェル４６、第２のＮ型ウェル５２にも同様なことが可能である。
【００３９】
そして、第２のＰ型ウェル５３および第２のＮ型ウェル５２に流れる論理回路動作による貫通電流の影響は、選択スイッチの制御信号φＳＥＬのハイレベルおよびローレベルに混入することがない。また、絶縁層５６によって、基板６１からも分離されていることにより、外部からのノイズ混入に対しても効果が大きい。
【００４０】
上記の第１から第３の実施形態において、バッファ回路のための接地電位が供給される半導体領域と、前記論理回路部のための接地レベルが供給される半導体領域とが電気的に分離されていることについて説明したが、バッファ回路のための電源電圧が供給される半導体領域と、前記論理回路部のための電源電圧が供給される半導体領域とが電気的に分離されているような構成であってもよい。
【００４１】
（実施形態４）
図７に基づいて、上記で説明した実施形態１〜３で説明した光電変換装置のいずれかを用いた撮像装置について説明する。
【００４２】
図において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を光電変換装置１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための光電変換装置、１０５は、光電変換装置１０４から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路、１０６は光電変換装置１０４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は光電変換装置１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶する為のメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信する為のインターフェース部である。
【００４３】
ここで、第２の実施形態の光電変換装置を用いた場合は、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理回路１０７（ＤＳＰ）は、光電変換装置内に形成されている。
【００４４】
次に、前述の構成における撮影時の撮像装置の動作について説明する。
【００４５】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００４６】
それから、露光量を制御する為に、全体制御・演算部１０９は絞り１０３を開放にし、光電変換装置１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。
【００４７】
そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００４８】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００４９】
次に、光電変換装置１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【００５０】
そして、合焦が確認された後に本露光が始まる。
【００５１】
露光が終了すると、光電変換装置１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリ部に書き込まれる。
【００５２】
その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。
【００５３】
また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【図面の簡単な説明】
【００５４】
【図１】本発明の第１実施形態の光電変換装置の等価回路を示す概念図である。
【図２】本発明の第１実施形態の光電変換装置の断面構造を示す概念図である。
【図３】本発明の第１実施形態の光電変換装置の平面構造を示す概念図である。
【図４】本発明の第２実施形態の光電変換装置の等価回路を示す概念図である。
【図５】本発明の第２実施形態の光電変換装置の断面構造を示す概念図である。
【図６】本発明の第３実施形態の光電変換装置の断面構造を示す概念図である。
【図７】第１〜第３の実施形態の光電変換装置のいずれかを用いた撮像装置をあらわす図である。
【図８】従来技術による光電変換装置の等価回路を示す概念図である。
【図９】従来技術および本発明の光電変換装置に共通な駆動パルスタイミングを示す図である。
【符号の説明】
【００５５】
１  フォトダイオード
２  増幅ＭＯＳＦＥＴ
３  転送スイッチ
４  リセットスイッチ
５  選択スイッチ
６  シフトレジスタ
７  垂直出力線
８  スイッチ
９  定電流源
１０  ライン保持容量
１１  シフトレジスタ
１２  クランプ容量
１３  クランプスイッチ
１４  スイッチ
１５  水平出力線
１６  出力アンプ
１７  バッファ回路
１８  バッファ回路を構成するＮＭＯＳＦＥＴ（またはそのゲート電極）
１９  バッファ回路を構成するＰＭＯＳＦＥＴ（またはそのゲート電極）
２０  シフトレジスタを構成するＮＭＯＳＦＥＴ（またはそのゲート電極）
２１  シフトレジスタを構成するＰＭＯＳＦＥＴ（またはそのゲート電極）
２２  第１のＰ型ウェル
２３  第２のＰ型ウェル
２４  第１のＮ型ウェル
２５  素子分離用酸化膜
２６、２９  Ｐ型高濃度拡散層
２７、２８  Ｎ型高濃度拡散層
３０、３２、３４  金属配線
３１、３３、３５、３６  外部入力パッド
４０  バッファ回路
４１  ＡＤ変換回路
４２  ＤＳＰ
４３  第１のＰ型ウェル
４４  バッファ回路を構成するＮＭＯＳ（またはそのゲート電極）
４５  バッファ回路を構成するＰＭＯＳ（またはそのゲート電極）
４６  第１のＮ型ウェル
４７、５４  Ｐ型高濃度拡散層
４８、４９、５５  Ｎ型高濃度拡散層
５０  シフトレジスタを構成するＮＭＯＳ（またはそのゲート電極）
５１  シフトレジスタを構成するＰＭＯＳ（またはそのゲート電極）
５２  第２のＮ型ウェル
５３  第２のＰ型ウェル
５６  絶縁層
５７  半導体層
５８  トレンチ加工による絶縁層
５９  第３のＰ型ウェル
６０  アナログ回路部
６１  基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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