(57)【要約】【課題】  チップのスタンバイ電流の増大にかかわらず、既存のテスタを用いたプローブ試験を可能とするための技術を提供する。【解決手段】  複数の測定エリア（１０１，１０２）が設定されるとき、それぞれ外部から供給された電源電圧を降圧可能な複数の降圧回路（１１１，１１２）と、上記降圧回路の出力電圧を、対応する上記測定エリアへ選択的に供給可能な選択回路（１０４）とを設け、上記降圧回路の出力電圧を、対応する上記測定エリアへ選択的に供給し、プローブ試験を上記測定エリア毎に別々に行うことで、プローブ試験の際の電流量を低減する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
相互に動作電源経路が分離された複数の回路ブロックを有する半導体集積回路であって、
上記回路ブロック毎に設けられ、それぞれ外部から供給された電源電圧を降圧可能な複数の降圧回路と、
上記降圧回路の出力電圧を、対応する上記回路ブロックへ選択的に供給可能な選択回路と、を含むことを特徴とする半導体集積回路。
【請求項２】
上記複数の降圧回路に対応して設けられ、それぞれ対応する降圧回路に供給される電源電圧を外部から取り込むための複数の電源端子を含む請求項１記載の半導体集積回路。
【請求項３】
上記複数の降圧回路に共通の電源電圧を取り込むための電源端子を備えた請求項１記載の半導体集積回路。
【請求項４】
相互に動作電源経路が分離された複数の回路ブロックを有する半導体集積回路であって、
上記回路ブロック毎に設けられ、それぞれ外部から供給された電源電圧を降圧可能な複数の降圧回路と、
上記降圧回路の動作を制御可能な制御回路と、
上記制御回路によって上記降圧回路からの電圧出力が停止された状態で、上記複数の回路ブロックに対して選択的に電源電圧を供給可能なテスト電源電圧供給端子と、を含むことを特徴とする半導体集積回路。
【請求項５】
上記複数の降圧回路に対応して設けられ、それぞれ対応する降圧回路に供給される電源電圧を外部から取り込むための複数の電源端子を含む請求項４記載の半導体集積回路。
【請求項６】
上記複数の降圧回路に共通の電源電圧を取り込むための電源端子を備えた請求項４記載の半導体集積回路。
【請求項７】
半導体チップとパッケージ基板との間に再配線領域が介在され、この再配線領域を利用して電源配線が行われた請求項１乃至６の何れか１項記載の半導体集積回路。
【請求項８】
電源端子間に設けられた電源間保護素子を含み、
上記電源間保護素子は、上記電源端子間に接続されたＭＯＳトランジスタと、
プローブテスト後に上記ＭＯＳトランジスタを導通可能なイネーブル回路と、を含んで成る請求項１乃至７の何れか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、さらにはそれにおけるプローブ試験の容易化を図るための技術に関し、例えばＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）などの半導体記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
半導体集積回路において、非同期で動作する回路ブロック相互間で、非同期による電位変動を遮断し、干渉ノイズの発生を有効に防止するための技術として、非同期で動作する各回路ブロック相互間で、ウェルを分離し、電源線及び信号線を電気的に分離して配線し、それぞれ各回路ブロックに接続する技術が知られている（例えば特許文献１参照）。この場合、電位変動は回路ブロック相互には伝達されず、干渉ノイズによる誤動作や動作速度の低下などが防止される。
【０００３】
また、複数のメモリブロックで共有される電源線の電位の制御を正確に行うため、複数のメモリアレイバンクに共通に設けられ、昇圧電位を供給するＶｐｐ幹線の電位がＶｐｐレベル検知回路によって検知され、その結果に応じて昇圧ポンプ回路は、電流をＶｐｐ幹線に供給し、Ｖｐｐレベル検知回路によって観測されるＶｐｐ幹線の位置は、各メモリブロックから実質的に等しい位置にされることで、Ｖｐｐ幹線の電位を制御する際にメモリアレイバンクの活性化状態によって受ける影響の低減化を図るための技術が知られている（例えば特許文献２参照）。
【０００４】
さらに、複数個の現象領域に空間的に分割された複数個のメモリセルを持つ半導体メモリ装置において、上側あるいは下側に電源に偏っていたノイズ源、左側と右側で上下に分散させ、ノイズを小さく抑えてセンスアンプの動作の高速化を図るための技術が知られている（例えば特許文献３）。この場合、メモリセルアレイが４つの領域に分割され、区分をアドレス指定して活性化するためのＸデコーダと、左側及び右側の象限領域の間に配置されるＹデコーダが設けられ、複数個の象限領域周辺部に沿って主たる電源部が配線され、半導体チップ（単に「チップ」とも称する）の上下に各々配線された電源は主に各々上下側の象限に用いられる。
【０００５】
【特許文献１】特開平９−３３１０２３号公報（図１）
【特許文献２】特開２００１−６７８６８号公報（図１２、図１３）
【特許文献３】特開平９−２８９２９３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
半導体集積回路は、ウェーハ状態でプローブ試験が行われる。このプローブ試験において半導体チップへの電源供給はテスタからプローブを介して行われるが、プロセスの微細化に伴い、ＭＯＳトランジスタのオフ電流はむしろ増加傾向にある。特に高速動作を優先して設計されたＳＲＡＭにおいては、単体ＭＯＳトランジスタのオン電流を十分に確保するため、オフ電流が増加する傾向にある。そのようなＳＲＡＭにおいてメモリ容量の増加に伴ってスタンバイ電流が増大した場合には、プローブ試験において、１チップ当たりの電源電流が許容値を越えてしまうことが考えられ、かかる場合には、既存のテスタを用いたプローブ試験が不可能になる。
【０００７】
本発明の目的は、チップのスタンバイ電流の増大にかかわらず、既存のテスタを用いたプローブ試験を可能とするための技術を提供することにある。
【０００８】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１０】
すなわち、相互に動作電源経路が分離された複数の回路ブロックを有するとき、それぞれ外部から供給された電源電圧を降圧可能な複数の降圧回路と、上記降圧回路の出力電圧を、対応する上記回路ブロックへ選択的に供給可能な選択回路とを設ける。
【００１１】
上記の手段によれば、上記降圧回路の出力電圧を、対応する上記回路ブロックへ選択的に供給し、プローブ試験を上記回路ブロック毎に別々に行うことで、プローブ試験の際の電流量を低減することができる。このことが、チップのスタンバイ電流の増大にかかわらず、既存のテスタ用いたプローブ試験を可能とする。
【００１２】
このとき、上記複数の降圧回路に対応して設けられ、それぞれ対応する降圧回路に供給される電源電圧を外部から取り込むための複数の電源端子を設けることができる。また、上記複数の降圧回路に共通の電源電圧を取り込むための電源端子を設けることができる。
【００１３】
そして、相互に動作電源経路が分離された複数の回路ブロックを有するとき、それぞれ外部から供給された電源電圧を降圧可能な複数の降圧回路と、上記降圧回路の動作を制御可能な制御回路と、上記制御回路によって上記降圧回路からの電圧出力が停止された状態で、上記複数の回路ブロックに対して選択的に電源電圧を供給可能なテスト電源電圧供給端子とを設けることができる。
【００１４】
上記の手段によれば、上記制御回路によって上記降圧回路からの電圧出力が停止された状態で、上記複数の回路ブロックに対して選択的に電源電圧を供給し、プローブ試験を上記回路ブロック毎に別々に行うことで、プローブ試験の際の電流量を低減することができる。このことが、既存のテスタ用いたプローブ試験を可能とする。
【００１５】
このとき、それぞれ対応する降圧回路に供給される電源電圧を外部から取り込むための複数の電源端子を設けることができる。また、上記複数の降圧回路に共通の電源電圧を取り込むための電源端子を設けることができる。
【００１６】
チップとパッケージ基板との間に再配線領域を介在させ、この再配線領域を利用して電源配線を行うことができる。
【００１７】
電源端子間に電源間保護素子が設けられるとき、上記電源間保護素子は、電源端子間に接続されたＭＯＳトランジスタと、プローブテスト後に上記ＭＯＳトランジスタを導通可能なイネーブル回路とを含んで構成することができる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００１９】
すなわち、複数の回路ブロックに対して選択的に電源電圧の供給を行い、プローブ試験を回路ブロック毎に別々に行うことで、プローブ試験の際の電流量を低減させることができる。このため、チップのスタンバイ電流の増大にかかわらず、既存のテスタを用いたプローブ試験が可能とされる。
【発明を実施するための最良の形態】
【００２０】
図１４には、本発明にかかる半導体集積回路の一例であるＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が示される。このＳＲＡＭ１４１は、特に制限されないが、公知の半導体集積回路製造技術により単結晶シリコン基板などの一つの半導体基板に形成される。
【００２１】
ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７は、メモリセルがアレイ状に配置されたセルアレイであり、このメモリセルアレイは、後述する周辺回路が介在されることによって大きく４つのエリアに分散配置されている。ＭＷＤはメインワードドライバである。また、ＣＫ／ＡＤＲ／ＣＮＴＬは、クロック信号、アドレス信号、メモリ制御信号等の入力回路、ＤＩ／ＤＱはデータ入出力回路、Ｉ／Ｏはモード切り換え信号、テスト信号、ＤＣ信号等の入出力回路である。本例ではセンタパッド方式の例を示しており、このためＣＫ／ＡＤＲ／ＣＮＴＬ回路、ＤＩ／ＤＱ回路及びＩ／Ｏ回路はチップの中央に位置されている。また、ＲＥＧ／ＰＤＥＣはプリデコーダ等であり、ＤＬＬＣはクロックの同期化回路であり、ＪＴＡＧ／ＴＡＰはテスト回路であり、ＶＧは内部電源電圧発生回路である。ＦＵＳＥはヒューズ回路であり、メモリアレイ欠陥救済等に用いられる。ＶＲＥＦは入力信号を取り込むための参照電圧を発生する参照電圧発生回路である。
【００２２】
このＳＲＡＭ１４１において、上記メモリセルアレイＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７以外の回路ブロックは、上記メモリセルアレイの周辺に配置されることから周辺回路部１０３と総称する。そして、この周辺回路部１０３の介在によって大きく４つのエリアに分散配置されたメモリセルアレイ（ＭＵＬ０〜ＭＵＬ７、ＭＵＲ０〜ＭＵＲ７、ＭＬＬ０〜ＭＬＬ７、ＭＬＲ０〜ＭＬＲ７）のうち、ＭＵＬ０〜ＭＵＬ７及びＭＵＲ０〜ＭＵＲ７を第１メモリアレイ部１０１と総称し、ＭＬＬ０〜ＭＬＬ７及びＭＬＲ０〜ＭＬＲ７を第２メモリセルアレイ部１０２と総称する。
【００２３】
図１には、上記ＳＲＡＭ１４１の構成例と、それに供給される電源電圧との関係が示される。
【００２４】
図１に示される構成では、第１メモリアレイ部１０１、第２メモリセルアレイ部１０２、周辺回路部１０３には、それぞれ専用の降圧回路１１１，１１２，１１３が設けられている。この降圧回路１１１，１１２，１１３は、共通の電源端子３０１を介して取り込まれた電源電圧ＶＤＤを降圧することにより、それぞれ内部電源電圧ＶＤＤＩｉ，ＶＤＤＩｊ，ＶＤＤＩｐを形成する。特に制限されないが、電源電圧ＶＤＤは１．５Ｖ、内部電源電圧ＶＤＤＩｉ，ＶＤＤＩｊ，ＶＤＤＩｐは１〜１．２Ｖとされる。動作用電源の低レベル側はグランドＶＳＳとされる。また、図１に示される構成では、内部電源制御信号に基づいて上記降圧回路１１１，１１２，１１３を選択的に活性化するための選択回路１０４が設けられている。
【００２５】
ここで、上記第１メモリセルアレイ部１０１や、第２メモリセルアレイ部１０２が、本発明における回路ブロックの一例とされる。
【００２６】
図１５には上記降圧回路１１１の構成例が示される。
【００２７】
上記降圧回路１１１は、特に制限されないが、基準電圧ＲＥＦを形成する基準電圧生成回路１５１と、その後段に配置され、上記基準電圧ＲＥＦに基づいて内部電源電圧ＶＤＤＩｉを形成する出力回路１６１とを含む。出力回路１６１は次のように構成される。
【００２８】
ｎチャネル型ＭＯＳトランジスタ１５６，１５７のドレイン電極には、カレントミラー型の負荷を介して電源電圧ＶＤＤが印加される。ｎチャネル型ＭＯＳトランジスタ１５６，１５７のソース電極は、ｎチャネル型ＭＯＳトランジスタ１５８を介してグランドＶＳＳに結合される。ｎチャネル型ＭＯＳトランジスタ１５６のドレイン電極からの出力信号が後段のｐチャネル型ＭＯＳトランジスタ１５９のゲート電極に伝達される。ｐチャネル型ＭＯＳトランジスタ１５９のソース電極はｎチャネル型ＭＯＳトランジスタ１５７のゲート電極に結合される。ｐチャネル型ＭＯＳトランジスタ１５９のソース電極には電源電圧ＶＤＤが印加され、ｐチャネル型ＭＯＳトランジスタ１５９のドレイン電極から内部電源電圧ＶＤＤＩｉが出力される。
【００２９】
基準電圧ＲＥＦを分圧するための抵抗１５２，１５３が直列接続される。この抵抗１５２，１５３の直列接続ノードの出力電圧によって上記ｎチャネル型ＭＯＳトランジスタ１５８がバイアスされるようになっている。また、上記ｎチャネル型ＭＯＳトランジスタ１５８のゲート電極とグランドＶＳＳとの間にはｎチャネル型ＭＯＳトランジスタ１６０が設けられる。このｎチャネル型ＭＯＳトランジスタ１６０は、上記内部電源制御信号によって動作制御される。つまり、上記内部電源制御信号がハイレベルの場合にはｎチャネル型ＭＯＳトランジスタ１５８はオン状態とされ、ｎチャネル型ＭＯＳトランジスタ１５８のゲート電極がグランドＶＳＳレベルとされることからｎチャネル型ＭＯＳトランジスタ１５８はオフ状態とされる。この状態では内部電源電圧ＶＤＤＩｉの出力は行われない。これに対して、上記内部電源制御信号がローレベルの場合には、抵抗１５２，１５３の直列接続ノードからの出力電圧によってｎチャネル型ＭＯＳトランジスタ１５８がバイアスされることにより、内部電源電圧ＶＤＤＩｉの出力が行われる。
【００３０】
尚、他の降圧回路１１２，１１３も上記降圧回路１１１と同様に構成される。
【００３１】
次に、上記ＳＲＡＭ１４１のプローブ試験について説明する。
【００３２】
図１３には上記ＳＲＡＭ１４１のプローブ試験に使用されるプローブ試験装置が示される。このプローブ試験装置１３０は、特に制限されないが、ウェーハ１３２を載置するためのステージ１３３、ウェーハ１３２に接触可能な針１３５が設けられた治工具（カードとも称され）１３４、及びこの治工具１３４を介して上記ウェーハ１３２に電源や各種制御信号を供給したり、上記治工具１３４を介して上記ウェーハ１３２から収集される各種信号の処理を行うテスタ１３１とを含んで成る。ＳＲＡＭ１４１は上記ウェーハ１３２に多数個形成され、プローブ試験のダイシング工程で１個のチップに切り出される。上記治工具１３４は、測定エリアとの関係で針の配置パターンなどが異なるものが複数個用意され、測定エリアに対応するものに適宜交換可能になっている。
【００３３】
図１２には、上記ＳＲＡＭ１４１のプローブ試験の流れが示される。
【００３４】
先ず、測定エリアに対応した治工具１３４がセットされ（１２１）、それが使用される。ここで、測定エリアとは、上記ＳＲＡＭ１４１における第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２との何れかを指す。つまり、治工具１３２としては、第１メモリセルアレイ部１０１の測定に対応するものと、第２メモリセルアレイ部１０２の測定に対応するものとが用意されており、測定エリアとの関係で対応する治工具１３４がセットされる。
【００３５】
図２には上記ＳＲＡＭ１４１の測定エリアと印加される電源電圧との関係が示される。同図において、「ＯＮ」は電源電圧印加を意味する。
【００３６】
第１メモリセルアレイ部１０１の測定に対応する治工具１３４がセットされた場合には、選択回路１０４によって降圧回路１１１，１１３が活性化される。それにより電源電圧ＶＤＤＩｐ，ＶＤＤＩｉがＳＲＡＭ１４１に供給されることにより、周辺回路部１０３及び第１メモリセルアレイ部１０１が動作され、この第１メモリセルアレイ部１０１についてのプローブ試験が行われる。このプローブ試験には、テスタ１３１によって所定のパターンデータの書き込み及び読み出しが行われ、それが正しく行われるか否かの試験が含まれる。このとき、ＳＲＡＭ１４１に電源電圧ＶＤＤＩｊが供給されないため、第２メモリセルアレイ部１０２のプローブ試験は行われない。
【００３７】
次に、全測定エリアの試験が終了したか否かの判別が行われる（１２４）。この判別において、全測定エリアの試験が終了していない（ＮＯ）と判断された場合には、次の測定エリアに対応した治工具に交換され、当該測定エリアについいての試験が行われる（１２１）。つまり、上記第１メモリセルアレイ部１０１についてのプローブ試験が終了した後には、第２メモリセルアレイ部１０２についてのプローブ試験用の治工具１３４に交換され、選択回路１０４によって降圧回路１１２，１１３が活性化されることにより、今度はＳＲＡＭ１４１に電源電圧ＶＤＤＩｐ，ＶＤＤＩｊが供給される。これにより、周辺回路部１０３及び第２メモリセルアレイ部１０２が動作され、この第２メモリセルアレイ部１０２についてのプローブ試験が行われる。このプローブ試験には、テスタ１３１によって所定のパターンデータの書き込み及び読み出しが行われ、それが正しく行われるか否かの試験が含まれる。このとき、ＳＲＡＭ１４１に電源電圧ＶＤＤＩｉが供給されないため、第１メモリセルアレイ部１０１のプローブ試験は行われない。そして、上記ステップ１２３の判別において、全測定エリアの試験が終了した（ＹＥＳ）と判断された場合には、図１２のフローチャートによるプローブ試験が終了される。
【００３８】
上記例によれば、以下の作用効果を得ることができる。
【００３９】
すなわち、複数の測定エリア（回路ブロック）である第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２に対して選択的に電源電圧を供給し、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を別々に行うことで、テスタ１３１からＳＲＡＭ１４１に供給される電流量は、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を同時に行う場合のほぼ１／２とすることができる。従ってこのようにメモリセルアレイを複数のメモリセルアレイ部１０１，１０２に分割し、それらを別々に試験するようにすれば、チップのスタンバイ電流の増大にかかわらず、既存のテスタ１３１を用いたプローブ試験が可能とされる。特に高速動作を優先して設計されたＳＲＡＭにおいては、単体ＭＯＳトランジスタのオン電流を十分に確保する必要性からオフ電流が増加する傾向にあるため、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を別々に行うことの効果は顕著とされる。
【００４０】
図５には、上記ＳＲＡＭ１４１の別の構成例と、それに供給される電源電圧との関係が示される。
【００４１】
図５に示される構成では、電源端子３１−１，３１−２，３１−３が設けられ、この電源端子３１−１，３１−２，３１−３を介して、それぞれ電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊの取り込みが行われる。この電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊは、特に制限されないが、１．５Ｖとされる。かかる構成においても、図３に示される場合と同様に、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を別々に行うことで、テスタ１３１からＳＲＡＭ１４１に供給される電流は、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を同時に行う場合のほぼ１／２とすることができる。
【００４２】
図６には、上記ＳＲＡＭ１４１の別の構成例と、それに供給される電源電圧との関係が示される。
【００４３】
図６に示される構成では、プローブ試験の際に内部電源制御信号によって、降圧回路１１１，１１２，１１３を同時に非活性状態にするための制御回路１０５、及びプローブ試験専用の電源電圧を取り込むための電源端子６１−１，６１−２，６１−３が設けられている。プローブ試験の際には、制御回路１０５によって降圧回路１１１，１１２，１１３が同時に非活性状態にされ、そして、電源端子６１−１，６１−２，６１−３からはプローブ試験専用の電源電圧が取り込まれる。電源端子６１−１，６１−２，６１−３のうちどの端子を使って電源電圧の取り込みを行うかは、治工具１３４によって決定される。基本的には、第１メモリセルアレイ１０１のプローブ試験が行われる場合には、電源端子６１−１，６１−３を介して電源電圧の取り込みが行われ、第２メモリセルアレイ１０２のプローブ試験が行われる場合には、電源端子６１−２，６１−３を介して電源電圧の取り込みが行われる。
【００４４】
かかる構成においても第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を別々に行うことで、テスタ１３１からＳＲＡＭ１４１に供給される電流は、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を同時に行う場合のほぼ１／２とすることができる。
【００４５】
尚、図６における電源端子１３−１，１３−２，１３−３を１個の電源端子で代用するようにしても良い。例えば図７に示されるように、１個の電源端子３１から取り込んだ電源電圧を降圧回路１１１，１１２，１１３に供給することができる。
【００４６】
ＷＰＰ（Ｗａｆｅｒ  Ｐｒｏｃｅｓｓ  Ｐａｃｋａｇｅ）配線によって電源補強が行われる場合には、内部電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊが短絡されることが考えられ、かかる場合には、第１メモリセルアレイ部１０１への電源供給と、第２メモリセルアレイ部１への電源供給とを選択的に行うことができないことが考える。その場合には以下の手順でプローブ試験を行うと良い。
【００４７】
例えば再配線領域は、図８において８０３で示されるように、チップ８０４とパッケージ基板８０２との間に介在される。この再配線領域８０３を使って再配線が行われる。再配線領域８０３とパッケージ基板８０２とは半田バンプ８０５を介して結合される。再配線領域８０３においては、ＷＰＰ配線８０６はチップ８０４に形成された電源端子（メタルパッド）３１−１，３１−２，３１−３に結合されるとともに、半田ボール８０５に結合される。また、パッケージ基板８０２においては、スルーホール（ＴＨ）を介して上記半田ボール８０５とＶＤＤプレーン８０７が結合される。ＶＤＤプレーン８０７はＢＧＡ半田ボール８０１に結合される。かかる構成によれば、ＷＰＰ配線８０６により電源補強が行われるため、内部電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊの安定化を図ることができる。しかし、ＷＰＰ配線によって、内部電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊが短絡される場合には、第１メモリセルアレイ部１０１への電源供給と、第２メモリセルアレイ部１への電源供給とを選択的に行うことができないので、かかる場合には、再配線領域８０２が形成される前に、図１２のフローチャートに従ったプローブ試験を行い、それが終わってから、電源補強のためのＷＰＰ配線８０６を形成するようにする。
【００４８】
尚、図９に示されるように、ＷＰＰ配線によって内部電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊが短絡される場合には、換言すれば内部電源電圧ＶＤＤｉ，ＶＤＤｐ，ＶＤＤｊの電源補強が行われない場合には、再配線領域８０２の形成前後の何れにおいても、図１２の流れに従ったプローブ試験を行うことができる。
【００４９】
また、チップにおいては、図１０に示されるように電源端子間に電源間保護素子５１〜５９が介在される場合がある。内部電源電圧ＶＤＤＩｉ，ＶＤＤＩｊ，ＶＤＤＩｐ相互を結合する電源間保護素子５７〜５９は、プローブ試験に影響するため、次のように構成する。
【００５０】
図１１には、電源間保護素子５７の構成例が示される。
【００５１】
電源間保護素子５７は、イネーブル回路６１と短絡部６２とが結合されて成る。イネーブル回路６１は、ヒューズ６１１、ｎチャンネル型ＭＯＳトランジスタ６１２、インバータ６１３によって容易に構成することができる。ヒューズ６１１には内部電源電圧ＶＤＤＩｐが印加される。このヒューズ６１１にｎチャネル型ＭＯＳトランジスタ６１２が直列接続される。ｎチャネル型ＭＯＳトランジスタ６１２のゲート電極には内部電源電圧ＶＤＤＩｐが供給される。ヒューズ６１１とｎチャネル型ＭＯＳトランジスタ６１２との直列接続ノードにインバータ６１３が結合される。このインバータ６１３の動作用電源電圧はＶＤＤＩｉとされる。そして、インバータ６１３の出力信号が短絡部６２に伝達される。短絡部６２は、ｎチャネル型ＭＯＳトランジスタ６２１で構成することができる。ｎチャネル型ＭＯＳトランジスタ６２１は、ドレイン電極に内部電源電圧ＶＤＤＩｉが印加され、ソース電極に内部電源電圧ＶＤＤＩｊが印加される。また、ｎチャネル型ＭＯＳトランジスタ６２１のゲート電極にはイネーブル回路６１の出力信号が供給される。尚、電源間保護素子５８，５９も同様に構成される。
【００５２】
かかる構成において、ヒューズ６１１が切断されていない場合には、インバータ６１３の出力信号はローレベルとされるため、ｎチャネル型ＭＯＳトランジスタ６２１はオフ状態とされる。しかし、ヒューズ６１１が切断された場合には、インバータ６１３の出力信号はハイレベルとされるため、ｎチャネル型ＭＯＳトランジスタ６２１がオンされる。そこで、プローブ試験が終わるまでは、ヒューズ６１１を切断しないでおき、プローブ試験が終了してからヒューズ６１１を切断するようにする。そのようにすれば、内部電源電圧ＶＤＤＩｉ，ＶＤＤＩｊ，ＶＤＤＩｐ相互が短絡されないので、図１２のフローチャートに示されるプローブ試験を行うことができる。電源間保護素子５１〜５６はプローブ試験に影響しないため、図１１に示されるようなイネーブル回路６１は不要であり、常時オンするようにゲート電極がハイレベルにプルアップされたｎチャネル型ＭＯＳトランジスタのみで構成することができる。
【００５３】
また、図３に示されるように、第１メモリアレイ部１０１、第２メモリアレイ部１０２、周辺回路部１０３毎にそれぞれ専用の電源端子１１，１２，１３を設け、外部から動作用電源電圧の供給を制御するようにしても、上記の例と同様の作用効果を得ることができる。すなわち、第１メモリセルアレイ部１０１、第２メモリセルアレイ部１０３、及び周辺回路部１０３には、それぞれ専用の電源端子１１，１２，１３を介して外部から動作用の外部電源電圧ＶＤＤｉ，ＶＤＤｊ，ＶＤＤｐが供給されるようになっている。そしてこの外部電源電圧ＶＤＤｉ，ＶＤＤｊ，ＶＤＤｐは図示されない降圧回路に供給され、そこで降圧されることによって内部電源電圧ＶＤＤＩｉ，ＶＤＤＩｊ，ＶＤＤＩｐが得られる。
【００５４】
図４には上記測定エリアと印加される電源電圧との関係が示される。
【００５５】
第１メモリセルアレイ部１０１の測定に対応する治工具１３４がセットされた場合には、この治工具１３４を介して、電源電圧ＶＤＤｐ，ＶＤＤｉがＳＲＡＭ１４１に供給されることにより、周辺回路部１０３及び第１メモリセルアレイ部１０１が動作され、この第１メモリセルアレイ部１０１についてのプローブ試験が行われる。このプローブ試験には、テスタ１３１によって所定のパターンデータの書き込み及び読み出しが行われ、それが正しく行われるか否かの試験が含まれる。このとき、ＳＲＡＭ１４１に電源電圧ＶＤＤｊが供給されないため、第２メモリセルアレイ部１０２のプローブ試験は行われない。そして、上記第１メモリセルアレイ部１０１についてのプローブ試験が終了した後には、第２メモリセルアレイ部１０２についてのプローブ試験用の治工具１３４に交換され、今度はＳＲＡＭ１４１に電源電圧ＶＤＤｐ，ＶＤＤｊが供給されることにより、周辺回路部１０３及び第２メモリセルアレイ部１０２が動作され、この第２メモリセルアレイ部１０２についてのプローブ試験が行われる。このとき、ＳＲＡＭ１４１に電源電圧ＶＤＤｉが供給されないため、第１メモリセルアレイ部１０１のプローブ試験は行われない。
【００５６】
かかる構成においても、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を別々に行うことで、テスタ１３１からＳＲＡＭ１４１に供給される電流は、第１メモリセルアレイ部１０１と第２メモリセルアレイ部１０２とのプローブ試験を同時に行う場合のほぼ１／２とすることができる。
【００５７】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路に適用することができる。
【００５９】
本発明は、少なくとも測定対象となるエリアを含むことを条件に適用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明にかかる半導体集積回路の一例であるＳＲＡＭとそれに供給される電源電圧との関係説明図である。
【図２】図１に示されるＳＲＡＭにおける測定エリアと印加される電源電圧との関係説明図である。
【図３】図１に示されるのとは異なる構成のＳＲＡＭと、それに供給される電源電圧との関係説明図である。
【図４】図３に示されるＳＲＡＭにおける測定エリアと印加される電源電圧との関係説明図である。
【図５】上記ＳＲＡＭの別の構成例と、それに供給される電源電圧との関係説明図である。
【図６】上記ＳＲＡＭの別の構成例と、それに供給される電源電圧との関係説明図である。
【図７】上記ＳＲＡＭの別の構成例と、それに供給される電源電圧との関係説明図である。
【図８】上記ＳＲＡＭの別の構成例が示される断面図である。
【図９】上記ＳＲＡＭの別の構成例が示される断面図である。
【図１０】上記ＳＲＡＭの別の構成例における主要部の構成例ブロック図である。
【図１１】図１０における主要部の詳細な構成例回路図である。
【図１２】上記ＳＲＡＭのプローブ試験についてのフローチャートである。
【図１３】上記ＳＲＡＭのプローブ試験に使用される装置の説明図である。
【図１４】上記ＳＲＡＭの全体的なレイアウト説明図である。
【図１５】上記ＳＲＡＭに含まれる降圧回路の構成例回路図である。
【符号の説明】
【００６１】
１１，１２，１３，３１，３１−１〜３１−３  電源端子
６１−１〜６１−３  プローブ試験専用の電源端子
１０１  第１メモリセルアレイ部
１０２  第２メモリセルアレイ部
１０３  周辺回路部
１０４  選択回路
１０５  制御回路
１１１〜１１３  降圧回路
８０２  パッケージ基板
８０３  再配線領域
８０４  チップ
【図１】
2005158150.tif 000003
【図２】
2005158150.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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