(57)【要約】【課題】外部からの電圧源の電流値解析によるデータ傍受を困難にする信号処理装置及びその電流制御方法を提供することを目的とする【解決手段】乱数によって不規則な周期で制御された電流制御信号ＩＤＤＥＮをゲーテッドクロック回路２２に入力して、電流制御信号ＩＤＤＥＮが「１」のときはゲーテッドクロック回路２２からクロックパルスが出力するが、電流制御信号ＩＤＤＥＮが「０」のときはゲーテッドクロック回路２２からはクロックパルスは出力しない。ゲーテッドクロック回路２２から出力したクロックパルスをＦＦ回路２１に供給する。電流制御信号ＩＤＤＥＮが「１」ではＦＦ回路２１に電流が流れるが、電流制御信号ＩＤＤＥＮが「０」ではＦＦ回路２１には電流が流れない。【選択図】  図２
2005033441.tif 000002
【特許請求の範囲】
【請求項１】
第１のロジック回路と、
この第１のロジック回路の動作中に不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期してダミー電流を流す第２のロジック回路とを有することを特徴とする信号処理装置。
【請求項２】
第１のロジック回路と
この第１のロジック回路の動作中に不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期して自回路の記憶データを再記憶する動作を実行してダミー電流を流す第２のロジック回路と
を有することを特徴とする信号処理装置。
【請求項３】
第１のロジック回路と、
乱数を発生する乱数発生器と、
前記乱数発生器からの乱数にしたがって不規則な信号を発生する信号発生手段と、
前記信号発生手段からの前記不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期して自回路の記憶データを再記憶する動作を実行してダミー電流を制御する第２のロジック回路と
を有することを特徴とする信号処理装置。
【請求項４】
前記第２のロジック回路を複数個設け、前記信号発生手段は前記複数のロジック回路のそれぞれに対応して前記不規則な信号を複数発生させることを特徴とする請求項３に記載の信号処理回路。
【請求項５】
第１のロジック回路と、
乱数を発生する乱数発生器と、
前記乱数発生器からの乱数にしたがって不規則な信号を発生する信号発生手段と、
前記信号発生手段からの前記不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期して自回路の記憶データの反転データを記憶する動作を複数回実行してダミー電流を制御する第２のロジック回路と
を有することを特徴とする信号処理装置。
【請求項６】
前記第１のロジック回路が暗号処理回路であり、前記第２のロジック回路が前記暗号処理回路で行われる暗号処理には用いない周辺回路であることを特徴とする請求項１乃至請求項５のいずれか１項に記載の信号処理装置。
【請求項７】
前記第２のロジック回路がレジスタ回路であることを特徴とする請求項６に記載の信号処理装置。
【請求項８】
暗号処理回路と、この暗号処理回路で行われる暗号処理には用いない周辺回路とを有する信号処理装置の電流制御方法であって、
乱数発生器からの乱数にしたがって不規則な信号を発生し、
前記不規則な信号を受信した前記周辺回路では、前記暗号処理回路と共通のクロックパルスに同期して自回路の記憶データを再記憶する動作を実行し、
前記信号処理装置の消費電流を制御することを特徴とする信号処理装置の電流制御方法。
【請求項９】
暗号処理回路と、この暗号処理回路で行われる暗号処理には用いない周辺回路とを有する信号処理装置の電流制御方法であって、
乱数発生器からの乱数にしたがって不規則な信号を発生し、
前記周辺回路では、前記不規則な信号を複数回受信することによって前記暗号処理回路と共通のクロックパルスに同期して自回路の記憶データの反転データを記憶する動作を複数回実行し、
前記信号処理装置の消費電流を制御することを特徴とする信号処理装置の電流制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セキュリティ設備に用いられる信号処理装置及びこの信号処理装置の電流制御方法に関する。
【０００２】
【従来の技術】
従来、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）カードや電子ロック等を用いた暗号装置等のセキュリティシステムは、パスワードの認識処理のために、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）やメモリ等の集積回路を備えた信号処理装置を有するのが一般的である。
【０００３】
この信号処理装置のＣＰＵによって命令を処理する際に必要とされる命令処理時間は、ＣＰＵが命令処理を開始し、各命令が実行されるまでの時間は一義的に決まる。そのため、ＩＣカード等の電圧源ＶＤＤから流れる電流値を外部から測定し、それを解析することによって、特定の命令がどのようなタイミングで処理されるかが傍受可能となっている。
【０００４】
このようなデータの傍受を防止するために、電圧源ＶＤＤに流れる電流値に所定のノイズを故意に乗せることによって、実際の命令処理に流れる電流値の測定を困難にする手法がとられている（例えば、特許文献１参照。）。
【０００５】
【特許文献１】
特開２００３−１８１４３号公報（第１６図、第１７図）
【０００６】
【発明が解決しようとする課題】
実際の命令処理はクロックパルスに同期して動作するため、クロックパルスに同期して一定の間隔をもって電圧源ＶＤＤに電流値が現われる。
【０００７】
一方、特許文献１では乱数回路によって発生した乱数によって不規則にノイズを電圧源ＶＤＤに乗せているため、クロックパルスには同期していない。
【０００８】
従って、電圧源ＶＤＤには乗せられたノイズの上にクロックパルスに同期して命令処理されて発生した微量な電流値が現われてしまい、この電流値を解析されることによってデータの傍受が行われてしまう。電流解析の精度が進んでいる昨今、このように微量な電流値を測定し解析することが可能となってきている。
【０００９】
そこで、本発明は外部からの電圧源ＶＤＤの電流値解析によるデータ傍受を困難にする信号処理装置及びその電流制御方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明の一態様によれば、第１のロジック回路と、この第１のロジック回路の動作中に不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期してダミー電流を流す第２のロジック回路とを有することを特徴とする信号処理装置が提供される。
【００１１】
また他の態様によれば、第１のロジック回路と、この第１のロジック回路の動作中に不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期して自回路の記憶データを再記憶する動作を実行してダミー電流を流す第２のロジック回路とを有することを特徴とする信号処理装置が提供される。
【００１２】
また他の態様によれば、第１のロジック回路と、乱数を発生する乱数発生器と、前記乱数発生器からの乱数にしたがって不規則な信号を発生する信号発生手段と、前記信号発生手段からの前記不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期して自回路の記憶データを再記憶する動作を実行してダミー電流を制御する第２のロジック回路とを有することを特徴とする信号処理装置が提供される。
【００１３】
また他の態様によれば、第１のロジック回路と、乱数を発生する乱数発生器と、前記乱数発生器からの乱数にしたがって不規則な信号を発生する信号発生手段と、前記信号発生手段からの前記不規則な信号によって前記第１のロジック回路と共通のクロックパルスに同期して自回路の記憶データの反転データを記憶する動作を複数回実行してダミー電流を制御する第２のロジック回路とを有することを特徴とする信号処理装置が提供される。
【００１４】
また他の態様によれば、暗号処理回路と、この暗号処理回路で行われる暗号処理には用いない周辺回路とを有する信号処理装置の電流制御方法であって、乱数発生器からの乱数にしたがって不規則な信号を発生し、前記不規則な信号を受信した前記周辺回路では、前記暗号処理回路と共通のクロックパルスに同期して自回路の記憶データを再記憶する動作を実行し、前記信号処理装置の消費電流を制御することを特徴とする信号処理装置の電流制御方法が提供される。
【００１５】
また他の態様によれば、暗号処理回路と、この暗号処理回路で行われる暗号処理には用いない周辺回路とを有する信号処理装置の電流制御方法であって、乱数発生器からの乱数にしたがって不規則な信号を発生し、前記周辺回路では、前記不規則な信号を複数回受信することによって前記暗号処理回路と共通のクロックパルスに同期して自回路の記憶データの反転データを記憶する動作を複数回実行し、前記信号処理装置の消費電流を制御することを特徴とする信号処理装置の電流制御方法が提供される。
【００１６】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１７】
（第１の実施の形態）
第１の実施の形態の信号処理装置をＩＣカードに適用したブロック図を図１に示す。
【００１８】
ＩＣカードは、ＣＰＵ等を含んだシステムコントロール回路１１、暗号処理回路１２、周辺回路１３、乱数発生器１４および消費電流コントロール回路１５を備えている。そして、システムコントロール回路１１、暗号処理回路１２、周辺回路１３は、アドレスバス１６、データバス１７によって接続されている。
【００１９】
システムコントロール回路１１は、暗号処理等の命令処理を実行するＣＰＵを備え、ＩＣカードの動作を制御する回路である。
【００２０】
暗号処理回路１２は、秘密データ等を符号化又は復号化し、秘密データ等を暗号処理するための回路である。
【００２１】
周辺回路１３は、その他のロジック回路である。ここにデータ処理に用いるメモリ等も含まれる。
【００２２】
乱数発生器１４は、乱数を発生させるための回路である。乱数の発生手法は、擬似乱数でも真正乱数であっても構わない。また、乱数発生器１４は、ハードウエアのみ又はソフトウエアのみで実現していてもよく、或いはその両方で実現していてもよい。
【００２３】
消費電流コントロール回路１５は、乱数発生器１４と接続されており、ＩＣカードの電流値を制御するための回路である。即ち、乱数発生器１４からの乱数に基づいて不規則な周期をもった電流制御信号ＩＤＤＥＮを生成して周辺回路１３に出力し、周辺回路１３のロジック回路に流れる電流値を制御する。
【００２４】
次に、電流制御信号ＩＤＤＥＮによって制御される周辺回路１３の回路図を図２に示す。ここでは、１ビットのレジスタ回路２０を一例として示しているが、複数ビットであっても良い。
【００２５】
図２において、１ビットのレジスタ回路２０は、ＦＦ（Ｆｌｉｐ−Ｆｌｏｐ）回路２１、ゲーテッドクロック回路２２、セレクタ回路２３、ＯＲ回路２６により構成される。
【００２６】
ＦＦ回路２１は、入力信号を一時記憶する働きを有し、クロックの立ち上がりエッジ（又は立ち下がりエッジ）でデータをラッチする。即ち、ゲーテッドクロック回路２２で生成されたクロックパルスＣＰの立ち上がりエッジで、セレクタ回路２３で選択されたデータをラッチして、ＦＦ回路２１から出力データＲＥＧＤ０として出力している。また、このＦＦ回路２１は、／ＲＥＳＥＴ信号によってデータをリセットすることができる。なお、ＦＦ回路２１は本実施の形態に限定されることなく、クロックパルスＣＰに同期してデータをラッチすることができる回路であればよい。
【００２７】
ゲーテッドクロック回路２２は、ラッチ回路２４とＡＮＤ回路２５から構成されている。信号処理装置の共通のＣＬＫ信号に同期してラッチ回路２４のデータ端子Ｄに「１」が入力されると、ラッチ回路２４はイネーブル状態となって、その出力ＱとＣＬＫ信号とがＡＮＤ回路２５に入力されて生成されたクロックパルスＣＰが出力される。また、ＣＬＫ信号に同期してラッチ回路２４のデータ端子Ｄに「０」が入力されると、ラッチ回路２４はディセーブル状態となり、ＡＮＤ回路２５の出力はＬｏｗとなってクロックパルスＣＰは出力されない。このゲーテッドクロック回路２２のラッチ回路２４のデータ端子Ｄに入力されるデータは、ＥＮ信号と電流制御信号ＩＤＤＥＮを入力とするＯＲ回路２６からの出力であり、このＥＮ信号若しくは電流制御信号ＩＤＤＥＮの少なくとも一方のデータが「１」となれば、ゲーテッドクロック回路２２はイネーブル状態となってクロックパルスＣＰが出力される。
【００２８】
セレクタ回路２３は、セレクタ信号によって２つのデータの中から１のデータを選択する回路である。この例では、ＥＮ信号がセレクタ信号であり、入力データＤＡＴＡ０とＦＦ回路２１の出力データＲＥＧＤ０が入力データとなって、ＥＮ信号が「０」の場合はＦＦ回路２１の出力データＲＥＧＤ０が選択され、ＥＮ信号が「１」の場合は入力データＤＡＴＡ０が選択されてＦＦ回路２１のデータ端子Ｄに入力される。
【００２９】
通常、ＦＦ回路２１にデータＤＡＴＡ０（論理値は「０」又は「１」）を書き込む際は、ＥＮ信号を「１」に設定するとセレクタ回路２３ではデータＤＡＴＡ０が選択されてＦＦ回路２１のデータ端子Ｄに入力される。一方、ＥＮ信号を「１」に設定すると、ＯＲ回路２６から出力「１」が出力される。よって、ゲーテッドクロック回路２２はイネーブル状態となって、クロックパルスＣＰがＦＦ回路２１に供給されることになる。したがって、データＤＡＴＡ０がクロックパルスＣＰの立ち上がりエッジにラッチされて、ＦＦ回路２１に書き込まれる。
【００３０】
ＦＦ回路２１にデータＤＡＴＡ０を書き込まない場合はＥＮ信号を「０」に設定してゲーテッドクロック回路２２をディセーブル状態にする。即ち、電流制御信号ＩＤＤＥＮが「１」とならない限り、ゲーテッドクロック回路２２からクロックパルスＣＰがＦＦ回路２１に供給されないので、たとえその間に入力データＤＡＴＡ０の論理値が変わったとしてもＦＦ回路２１のデータは保持されたままである。
【００３１】
ここで、電流制御信号ＩＤＤＥＮを「１」とするとＯＲ回路２６の出力は「１」となり、ゲーテッドクロック回路２２がイネーブル状態となるので、ゲーテッドクロック回路２２からクロックパルスＣＰがＦＦ回路２１に供給される。一方、ＥＮ信号は「０」なので、セレクタ回路２３はＦＦ回路２１の出力データＲＥＧＤ０を選択する。したがって、電流制御信号ＩＤＤＥＮが「１」になってもＦＦ回路２１のデータ端子Ｄには出力データＲＥＧＤ０が入力データとしてフィードバックしているので、ＥＮ信号が「０」となる直前のＦＦ回路２１にセットした入力データＤＡＴＡ０を保持し続けている。
【００３２】
消費電流コントロール回路１５からレジスタ２０に出力される電流制御信号ＩＤＤＥＮは、乱数発生器１４から出力された乱数にしたがって生成されたものであるので、電流制御信号ＩＤＤＥＮの周期は不規則である。不規則な周期をもった電流制御信号ＩＤＤＥＮが「１」となるとＯＲ回路２６を介してゲーテッドクロック回路２２の入力が「１」となるので、ＣＬＫ信号に同期してゲーテッドクロック回路２２のラッチ回路２４の出力信号はＬｏｗからＨｉｇｈに立ち上がる。ゲーテッドクロック回路２２のＡＮＤ回路２５はラッチ回路２４の出力信号とＣＬＫ信号との論理積をとるので、ラッチ回路２４の出力信号が「１」の時はＣＬＫ信号のクロックパルスＣＰが出力される。一方、電流制御信号ＩＤＤＥＮが「０」の場合は、ゲーテッドクロック回路２２のラッチ回路２４の出力はＬｏｗなので、ＡＮＤ回路２５からはクロックパルスＣＰが出力されない。
【００３３】
このように、電流制御信号ＩＤＤＥＮが「１」の場合はゲーテッドクロック回路２２をイネーブル状態にしてＣＬＫ信号のクロックパルスＣＰを出力し、「０」の場合はゲーテッドクロック回路２２はディセーブル状態となってＣＬＫ信号のクロックパルスＣＰは出力されることはない。
【００３４】
前述したように、電流制御信号ＩＤＤＥＮは不規則な周期をもってゲーテッドクロック回路２２に入力されているので、ゲーテッドクロック回路２２からはクロックパルスＣＰが不定期に出力されることになる。
【００３５】
ＩＣカードでは、暗号処理中に使用しないレジスタ等のロジック回路は、当然ながら暗号処理時にはクロックパルスを供給する必要がないが、このロジック回路に対して電流制御信号ＩＤＤＥＮを与えることによって不規則にクロックパルスにしたがって本来非動作のロジック回路を動かすことが出来る。
【００３６】
したがって、ＩＣカードの外部電圧にかかる電流は、実際に暗号処理に流れる電流だけでなく、電流制御信号ＩＤＤＥＮによって流れるダミー電流を上乗したものとなる。このダミー電流は周期を不規則に、且つ、ＣＬＫ信号に同期して流れるため、外部から電圧源ＶＤＤに流れる電流をＣＬＫ信号に同期して測定してデータを傍受しようとしても、真の電流値を割り出すことが出来ないことから、データの傍受を防止することが出来る。
【００３７】
また、電流制御信号ＩＤＤＥＮによって上乗せするダミー電流値を一定にはせずに、複数の異なる電流値を流せるように複数のブロック回路を予め用意して、且つ、流すダミー電流値を乱数によって不規則に選択することによって、更にデータ傍受を防止することができる。
【００３８】
次に、複数の電流制御信号を用いたロジック回路について説明する。
【００３９】
即ち、図３に示すように複数の電流制御信号ＩＤＤＥＮを乱数発生器１４からの乱数にしたがって生成する。ここでは第１の電流制御信号ＩＤＤＥＮ１、第２の電流制御信号ＩＤＤＥＮ２、第３の電流制御信号ＩＤＤＥＮ３という３つの電流制御信号を用意する。そして、暗号処理に連動して動作しないロジック回路、例えば第１のロジック回路３１、第２のロジック回路３２、第３のロジック回路３３に電流制御信号ＩＤＤＥＮ１〜３を入力する。
【００４０】
第１のロジック回路３１のゲーテッドクロック回路３４には、第１の電流制御信号ＩＤＤＥＮ１のみが入力されている。
【００４１】
第２のロジック回路３２のゲーテッドクロック回路３５には、第１の電流制御信号ＩＤＤＥＮ１と第２の電流制御信号ＩＤＤＥＮ２との論理和の出力がＯＲ回路３７から入力される。
【００４２】
第３のロジック回路３３のゲーテッドクロック回路３６には、第１乃至第３の電流制御信号ＩＤＤＥＮ１，ＩＤＤＥＮ２，ＩＤＤＥＮ３の論理和の出力がＯＲ回路３８から入力される。
【００４３】
次に、この図３のブロック回路の動作を説明する。
【００４４】
前述したように乱数発生器１４からの乱数によって生成された第３の電流制御信号ＩＤＤＥＮ３のみが「１」になると、第３のロジック回路３３のゲーテッドクロック回路３６からクロックパルスＣＰ３が発生し、この第３のロジック回路３３が動作することによって電流が流れる。一方、第１及び第２のゲーテッドクロック回路３４，３５からはクロックパルスＣＰ１，ＣＰ２は発生しないので、第１及び第２のロジック回路３１，３２は非動作のままである。
【００４５】
次に、第２の電流制御信号ＩＤＤＥＮ２が「１」になると、第２及び第３のロジック回路３２，３３のゲーテッドクロック回路３５，３６からクロックパルスＣＰ２，ＣＰ３が発生し、この第２及び第３のロジック回路３２，３３が動作することによって第２のロジック回路３２の電流値と第３のロジック回路３３の電流値の和の電流が流れる。一方、第１のゲーテッドクロック回路３４からはクロックパルスＣＰ１は発生しないので、第１のロジック回路３１は非動作のままである。
【００４６】
次に、第１の電流制御信号ＩＤＤＥＮ１が「１」になると、第１乃至第３のロジック回路３１，３２，３３のゲーテッドクロック回路３４，３５，３６からクロックパルスＣＰ１，ＣＰ２，ＣＰ３が発生する。同様にして第１乃至第３のロジック回路３１，３２，３３が動作することによって第１乃至第３のロジック回路３１，３２，３３の電流値の和の電流が流れる。
【００４７】
例えば、第１乃至第３のロジック回路３１，３２，３３が電流制御信号ＩＤＤＥＮ１〜３によって流れる電流値をそれぞれ２ｍＡとすると、第３の電流制御信号ＩＤＤＥＮ３が「１」の場合はダミー電流値は２ｍＡとなる。また、第２の電流制御信号ＩＤＤＥＮ２が「１」の場合はダミー電流値は４（＝２＋２）ｍＡとなる。また、第１の電流制御信号ＩＤＤＥＮ１が「１」の場合はダミー電流値は６（＝２＋２＋２）ｍＡとなる。
【００４８】
なお、電流制御信号ＩＤＤＥＮの組み合わせは必ずしもＯＲ回路３７，３８で処理する必要はない。第１乃至第３の電流制御信号ＩＤＤＥＮ１〜３は乱数発生器１４から発生した乱数により消費電流コントロール回路１５で個別の条件で生成されている。従って、同時に複数の条件が成立している場合もあるので、ＯＲ回路３７，３８を介さない場合でもさまざまなダミー電流を作成することが可能である。
【００４９】
例えば、図４に示すように暗号処理に連動して動作しない第１乃至第３のロジック回路４１，４２，４３にそれぞれ第１乃至第３の電流制御信号ＩＤＤＥＮ１〜３を入力する。
【００５０】
第１の電流制御信号ＩＤＤＥＮ１のみが「１」になると第１のロジック回路４１のゲーテッドクロック回路４４からクロックパルスＣＰ１が発生して第１のロジック回路４１内のＦＦ回路が動作する。
【００５１】
また、第２の電流制御信号ＩＤＤＥＮ２のみが「１」になると第２のロジック回路４２のゲーテッドクロック回路４５からクロックパルスＣＰ２が発生して第２のロジック回路４２内のＦＦ回路が動作する。
【００５２】
また、第３の電流制御信号ＩＤＤＥＮ３のみが「１」になると第３のロジック回路４３のゲーテッドクロック回路４６からクロックパルスＣＰ３が発生して第３のロジック回路４３内のＦＦ回路が動作する。
【００５３】
また、第１及び第２の電流制御信号ＩＤＤＥＮ１，ＩＤＤＥＮ２が「１」になると第１及び第２のロジック回路４１，４２からクロックパルスＣＰ１，ＣＰ２が発生して第１及び第２のロジック回路４１，４２内のＦＦ回路が同時に動作する。
【００５４】
同じように、第２及び第３の制御信号ＩＤＤＥＮ２，ＩＤＤＥＮ３が「１」になると第２及び第３のロジック回路４２，４３内のＦＦ回路が同時に動作し、第３及び第１の電流制御信号ＩＤＤＥＮ３，ＩＤＤＥＮ１が「１」になると第３及び第１のロジック回路内のＦＦ回路が同時に動作する。また、第１乃至第３の電流信号ＩＤＤＥＮ１〜３が総て「１」になると第１乃至第３のロジック回路内の総てのＦＦ回路が同時に動作することになる。
【００５５】
ここで、１のＦＦ回路が流すダミー電流を０．５ｍＡとすると、第１のロジック回路は０．５ｍＡ、第２のロジック回路は１ｍＡ、第３のロジック回路は２ｍＡのダミー電流を流すことができる。
【００５６】
従って、第１の電流制御信号ＩＤＤＥＮ１のみが「１」の場合０．５ｍＡ、第２の電流制御信号ＩＤＤＥＮ２のみが「１」の場合１ｍＡ、第３の電流制御信号ＩＤＤＥＮ３のみが「１」の場合２ｍＡ、第１及び第２の電流制御信号ＩＤＤＥＮ１，２が「１」の場合１．５ｍＡ、第２及び第３の電流制御信号ＩＤＤＥＮ２，３が「１」の場合３ｍＡ、第３及び第１の電流制御信号ＩＤＤＥＮ３，１が「１」の場合２．５ｍＡ、第１乃至第３の電流制御信号ＩＤＤＥＮ１〜３が「１」の場合３．５ｍＡのダミー電流を生成することができる。
【００５７】
組み合わせによって様々な電流値を有したダミー電流を生成することが可能である。
【００５８】
このように、複数の電流制御信号ＩＤＤＥＮ１〜３を乱数発生器１４からの乱数に基づいて生成することによって、異なったダミー電流値をＩＣカードの外部の電圧源ＶＤＤに加えることができる。したがって、周期が不規則なばかりでなく、ダミー電流も不規則な電流値をＣＬＫ信号に同期して上乗せすることができるので、更にデータ傍受を防止することができる。
【００５９】
（第２の実施の形態）
次に、本発明に係る信号処理装置の第２の実施の形態について説明する。第２の実施の形態を適用したＩＣカードのブロック図は、前述した第１の実施の形態に示した図１と同じであるので説明を省略する。
【００６０】
この第２の実施の形態の電流制御信号ＩＤＤＥＮによって制御される周辺回路の回路図を図５に示す。図５は、前述した図２の回路図と同様に１ビットのレジスタ回路である。
【００６１】
ＦＦ回路２１、ゲーテッドクロック回路２２、セレクタ回路２３は、図２の回路図と同様である。
【００６２】
図２と異なる部分は、セレクタ回路２３に入力されるデータが、ＦＦ回路２１の出力データＲＥＧＤ０をインバータ回路５１を介した反転データ／ＲＥＧＤ０であることである。
【００６３】
次に、図５に示した第２の実施の形態の動作を説明する。
【００６４】
第１の実施の形態と同様に、レジスタ回路２０に入力データＤＡＴＡ０（論理値「１」又は「０」）を書き込む時は、ＥＮ信号を「１」としてセレクタ回路２３に入力すると、セレクタ回路２３は入力データＤＡＴＡ０を選択しＦＦ回路２１のデータ端子Ｄに入力する。ゲーテッドクロック回路２２にもＥＮ信号がＯＲ回路２６を介して入力されているのでイネーブル状態になり、ＣＬＫ信号のクロックパルスＣＰがＦＦ回路２１のクロック端子Ｃに供給される。従って、ＦＦ回路２１はクロックパルスＣＰの立ち上がりエッジでセレクタ回路２３からのデータＤＡＴＡ０をラッチする。
【００６５】
一方、このレジスタ回路２０に入力データＤＡＴＡ０を書き込まない場合は、ＥＮ信号を「０」にする。すると、ゲーテッドクロック回路２２にＥＮ信号がＯＲ回路２６を介して入力されるので、ゲーテッドクロック回路２２はディセーブル状態になり、ＦＦ回路２１のクロック端子ＣにはクロックパルスＣＰが供給されない。従って、ＦＦ回路２１は何も動作せず、前のセット状態を維持する。
【００６６】
ここで、電流制御信号ＩＤＤＥＮを「１」とするとＯＲ回路２６の出力は「１」となり、ゲーテッドクロック回路２２がイネーブル状態となる。従って、ゲーテッドクロック回路２２からクロックパルスＣＰがＦＦ回路２１に供給される。一方、ＥＮ信号は「０」なので、セレクタ回路２３はＦＦ回路２１の出力データＲＥＧＤ０の反転データ／ＲＥＧＤ０を選択する。
【００６７】
一方、ゲーテッドクロック回路２２にも電流制御信号ＩＤＤＥＮがＯＲ回路２６を介して入力されているのでイネーブル状態になり、ＣＬＫ信号のクロックパルスＣＰがＦＦ回路２１のクロック端子Ｃに供給される。従って、ＦＦ回路２１はクロックパルスＣＰの立ち上がりエッジでセレクタ回路２３からの反転データ／ＲＥＧＤ０をラッチする。
【００６８】
このように奇数回のクロックパルスＣＰによる反転データ／ＲＥＧＤ０のラッチでは元のデータ（ＲＥＧＤ０）が反転されてＦＦ回路２１の出力端子Ｑから出力されるので、ＥＮ信号が「０」となる直前のＦＦ回路２１にセットした入力データＤＡＴＡ０を保持することができない。
【００６９】
従って、この第２の実施の形態では、電流制御信号ＩＤＤＥＮによって前述した２回の書き込みが完了するまでは、ＦＦ回路２１に対する本来の書き込み、および読み出しを禁止するように設計することによって、ＥＮ信号が「０」から「１」に切り替わり、通常動作を再開してもデータＲＥＧＤ０の値は維持することができる。なお、前記書き込みは２回に限定されず、他の偶数回の書き込みであってもよい。
【００７０】
また、ＥＮ信号「０」のときの書き込みが偶数回の場合はデータＲＥＧＤ０を出力し、奇数回の場合は／ＲＥＧＤ０をＦＦ回路２１の出力端子Ｑから出力するように設計することによってもデータＲＥＧＤ０の値を維持し、通常動作を再開することができる。
【００７１】
このようにＦＦ回路２１の出力はＣＬＫ信号に同期してＨｉｇｈとＬｏｗ又はＬｏｗとＨｉｇｈを繰り返し出力するため、上乗せするダミー電流値を大きくすることができる。大きいダミー電流を流すことができるほど、暗号処理中に電圧源ＶＤＤに流れる真の電流値がわかり難くなるので、第２の実施の形態を用いると、更にデータ傍受を防止することができる。
【００７２】
なお、図６は前述した第１の実施の形態と第２の実施の形態を包含し、セレクタ信号ＤＵＭＭＹＭＯＤＥによって切り替え可能な信号処理装置の回路図である。
【００７３】
図６は、図２又は図４に示すブロック図に更にセレクタ回路６１を追加し、このセレクタ回路６１にはＦＦ回路２１の出力データＲＥＧＤ０と反転データ／ＲＥＧＤ０が入力される。この２つの入力データを選択するセレクタ信号は新たに追加されたＤＵＭＭＹＭＯＤＥ信号である。
【００７４】
ＤＵＭＭＹＭＯＤＥ信号が「０」の場合はＦＦ回路２１の出力データＲＥＧＤ０、「１」の場合はＦＦ回路２１の反転データ／ＲＥＧＤ０を選択する。
【００７５】
このようにＤＵＭＭＹＭＯＤＥが「０」は第１の実施の形態の信号処理装置、「１」は第２の実施の形態の信号処理装置の動作を行うことが可能である。
【００７６】
なお、前述した実施の形態ではダミー電流を生成するロジック回路は、暗号処理に連動して動作しないが、暗号処理以外の他の処理に使用するレジスタ回路等を転用しているが、これに限らない。例えば、図７に示すようなダミー電流を生成する専用のロジック回路を設けて、不規則な電流制御信号ＩＤＤＥＮによってクロックパルスに同期したダミー電流を流してもよい。
【００７７】
また、前述した第１及び第２の実施の形態の説明では、ＩＣカードを用いたが、これに限らず、データ漏洩を防ぐ必要のあるその他のセキュリティ装置に関して有効である。
【００７８】
【発明の効果】
以上詳述したように、本発明によれば外部からの電圧源ＶＤＤの電流値解析によるデータ傍受を防止する信号処理装置及びその電流制御方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態であるＩＣカードのブロック図である。
【図２】本発明の第１の実施の形態に係る１ビット分のレジスタ回路の構成を示す回路図である。
【図３】本発明の第１の実施の形態に係る周辺回路の構成を示すブロック図である。
【図４】本発明の第１の実施の形態に係る周辺回路の構成を示すブロック図である。
【図５】本発明の第２の実施の形態に係る１ビット分のレジスタ回路の構成を示す回路図である。
【図６】本発明の第１及び第２の実施の形態を包含した１ビット分のレジスタ回路の構成を示す回路図である。
【図７】本発明に係る専用のダミー電流生成回路の一例を示した回路図である。
【符号の説明】
１１・・・システムコントロール回路
１２・・・暗号処理回路
１３・・・周辺回路
１４・・・乱数発生器
１５・・・消費電流コントロール回路
１６・・・アドレスバス
１７・・・データバス
２０・・・レジスタ回路（１ビット）
２１・・・ＦＦ回路
２２・・・ゲーテッドクロック回路
２３、６１・・・セレクタ回路
２４・・・ラッチ回路
２５・・・ＡＮＤ回路
２６、３７、３８・・・ＯＲ回路
３１、３２、３３、４１、４２、４３・・・第１乃至第３のロジック回路
３４、３５、３６、４４、４５、４６・・・第１乃至第３のゲーテッドクロック回路
５１・・・インバータ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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