(57)【要約】    【課題】  高速かつ低電圧に動作可能な強誘電体メモリ装置を提供する。    【解決手段】  ビット線及び当該ビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、ビット線を第１の電位にチャージするチャージ手段と、強誘電体キャパシタに蓄積された電荷に基づいて、ビット線の電位を電位から第２の電位に変動させる手段と、一端がビット線に電気的に接続された容量手段を有し、当該容量手段の他端に所定の電圧を供給することにより、ビット線の電位を、第２の電位より高い第３の電位に昇圧するビット線昇圧手段とを備えた強誘電体メモリ装置。【選択図】  図２
2005158128.tif 000002
【特許請求の範囲】
【請求項１】
ビット線及び当該ビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、
前記ビット線を第１の電位にチャージするチャージ手段と、
前記強誘電体キャパシタに蓄積された電荷に基づいて、前記ビット線の電位を前記電位から第２の電位に変動させる手段と、
一端が前記ビット線に電気的に接続された容量手段を有し、当該容量手段の他端に所定の電圧を供給することにより、前記ビット線の電位を、前記第２の電位より高い第３の電位に昇圧するビット線昇圧手段と
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
ビット線及び当該ビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、
前記ビット線を第１の電位にチャージするチャージ手段と、
前記強誘電体キャパシタに蓄積された電荷に基づいて、前記ビット線の電位を前記第１の電位から第２の電位に変動させる手段と、
前記ビット線の電位を、前記第２の電位より高い第３の電位に昇圧するビット線昇圧手段と
を備え、
前記ビット線昇圧手段は、
一端及び他端を有する容量手段と、
前記一端を、前記ビット線に電気的に接続するか、又は前記第１の電位にチャージするかを切り換える切換手段と、
前記一端が前記ビット線に電気的に接続されている場合において、前記容量手段の前記他端に所定の電圧を供給することにより、前記ビット線の電位を前記第３の電位に昇圧する手段と
を有することを特徴とする強誘電体メモリ装置。
【請求項３】
前記切換手段は、前記一端が前記ビット線に電気的に接続されていない場合において前記一端を前記第１の電位にチャージすることを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項４】
前記切換手段は、
前記容量手段の前記一端と前記ビット線との間に設けられた第１のスイッチと、
前記容量手段の前記一端と前記第１の電位にチャージされた端子との間に設けられた第２のスイッチと、
前記第１のスイッチ及び前記第２のスイッチのいずれか一方を短絡させる手段と
を有することを特徴とする請求項２に記載の強誘電体メモリ装置。
【請求項５】
前記ビット線に電気的に接続され、前記強誘電体キャパシタに書き込まれたデータを判断するセンスアンプと、
前記ビット線昇圧手段が前記ビット線の電位を前記第３の電位に昇圧した後、前記ビット線の一部と前記センスアンプとを電気的に切り離す手段と
をさらに備え、
前記センスアンプは、当該センスアンプが前記ビット線の前記一部から切り離された後に、前記ビット線の他の部分の電位に基づいて前記データを判断することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項６】
ゲートに前記ビット線が電気的に接続されたｎ型ＭＯＳトランジスタを有するセンスアンプをさらに備えたことを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項７】
前記ビット線昇圧手段は、前記第１のビット線の電位を、前記第３の電位として前記ｎ型ＭＯＳトランジスタの閾値電圧より高い電位に昇圧することを特徴とする請求項６に記載の強誘電体メモリ装置。
【請求項８】
請求項１から７のいずれか１項に記載の強誘電体メモリ装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び電子機器に関する。特に本発明は、強誘電体キャパシタに書き込まれたデータを高速に判断することができる強誘電体メモリ装置及び電子機器に関する。
【背景技術】
【０００２】
従来の不揮発性記憶装置として、特開平５−１１４７４１号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の不揮発性記憶装置は、ビット線の昇圧を行うことなく、データの読み出しを行っていた。  
【０００３】
【特許文献１】特開平５−１１４７４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来の不揮発性記憶装置は、ビット線の昇圧を行うことなくデータの読み出しを行っていたため、ビット線に出力される電位が低い場合には、センスアンプの動作速度が充分でないという課題があった。
【０００５】
よって、本発明は、上記の課題を解決することのできる、ビット線に出力される電位が低い場合においてもセンスアンプの動作速度が高速である、強誘電体メモリ装置及び電子機器を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明の第１の形態によれば、ビット線及び当該ビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、前記ビット線を第１の電位にチャージするチャージ手段と、前記強誘電体キャパシタに蓄積された電荷に基づいて、前記ビット線の電位を前記電位から第２の電位に変動させる手段と、一端が前記ビット線に電気的に接続された容量手段を有し、当該容量手段の他端に所定の電圧を供給することにより、前記ビット線の電位を、前記第２の電位より高い第３の電位に昇圧するビット線昇圧手段とを備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００７】
かかる構成によれば、強誘電体キャパシタに書き込まれたデータを読み出す場合に、ビット線の電位は十分高くすることができる。したがって、ビット線の電位を例えば０Ｖといった低い電位にチャージした場合であっても、センスアンプにおいて、ビット線の電位を高速に検出することができるため、高速動作可能な強誘電体メモリ装置を提供することができる。
【０００８】
また、かかる構成によれば、例えばＭＯＳトランジスタや常誘電体キャパシタ等を用いてビット線の電位を上昇させることができる。したがって、強誘電体メモリ装置の面積をほとんど増加させることなく高速、かつ、低電圧に動作可能な強誘電体メモリ装置を提供することができる。
【０００９】
また、本発明の第２の形態によれば、ビット線及び当該ビット線に電気的に接続された強誘電体キャパシタを備えた強誘電体メモリ装置であって、前記ビット線を第１の電位にチャージするチャージ手段と、前記強誘電体キャパシタに蓄積された電荷に基づいて、前記ビット線の電位を前記第１の電位から第２の電位に変動させる手段と、前記ビット線の電位を、前記第２の電位より高い第３の電位に昇圧するビット線昇圧手段とを備え、前記ビット線昇圧手段は、一端及び他端を有する容量手段と、前記一端を、前記ビット線に電気的に接続するか、又は前記第１の電位にチャージするかを切り換える切換手段と、前記一端が前記ビット線に電気的に接続されている場合において、前記容量手段の前記他端に所定の電圧を供給することにより、前記ビット線の電位を前記第３の電位に昇圧する手段とを有することを特徴とする強誘電体メモリ装置を提供する。
【００１０】
また、前記切換手段は、前記一端が前記ビット線に電気的に接続されていない場合において前記一端を前記第１の電位にチャージすることが好ましい。また、前記切換手段は、前記容量手段の前記一端と前記ビット線との間に設けられた第１のスイッチと、前記容量手段の前記一端と前記第１の電位にチャージされた端子との間に設けられた第２のスイッチと、前記第１のスイッチ及び前記第２のスイッチのいずれか一方を短絡させる手段とを有することが好ましい。
【００１１】
かかる構成によれば、容量手段によりビット線を第３の電位にチャージしない場合において、容量手段をディスチャージすることができる。したがって、さらに高速に動作可能な強誘電体メモリ装置を提供することができる。
【００１２】
また、当該強誘電体メモリ装置は、前記ビット線に電気的に接続され、前記強誘電体キャパシタに書き込まれたデータを判断するセンスアンプと、前記ビット線昇圧手段が前記ビット線の電位を前記第３の電位に昇圧した後、前記ビット線の一部と前記センスアンプとを電気的に切り離す手段とをさらに備え、前記センスアンプは、当該センスアンプが前記ビット線の前記一部から切り離された後に、前記ビット線の他の部分の電位に基づいて前記データを判断することが好ましい。
【００１３】
かかる構成によれば、センスアンプが駆動するビット線の容量を低減させることができる。したがって、さらに高速に動作可能な強誘電体メモリ装置を提供することができる。
【００１４】
また、当該強誘電体メモリ装置は、ゲートに前記ビット線が電気的に接続されたｎ型ＭＯＳトランジスタを有するセンスアンプをさらに備えることが好ましい。この場合、前記ビット線昇圧手段は、前記第１のビット線の電位を、前記第３の電位として前記ｎ型ＭＯＳトランジスタの閾値電圧より高い電位に昇圧することが好ましい。
【００１５】
かかる構成によれば、電流駆動能力の大きいｎ型ＭＯＳトランジスタによりビット線の電位を検出することができる。したがって、センスアンプが検出する電位差が大きくなるため、検出速度の速い、すなわち、高速動作が可能な強誘電体メモリ装置を提供することができる。
【００１６】
本発明の第３の形態によれば、上記強誘電体メモリ装置を備えたことを特徴とする電子機器を提供する。ここで、電子機器とは、本発明に係るメモリ装置を備えた一定の機能を奏する機器一般をいい、その構成に特に限定が無いが、例えば、上記メモリ装置を備えるコンピュータ装置一般、携帯電話、ＰＨＳ，ＰＤＡ、電子手帳、ＩＣカード等、ＲＡＭまたはＲＯＭを必要とするあらゆる装置が含まれる。
【００１７】
本発明の第３の形態によれば、ビット線に電気的に接続された強誘電体キャパシタに書き込まれたデータを判断する判断方法であって、前記ビット線を第１の電位にチャージするステップと、前記強誘電体キャパシタに蓄積された電荷に基づいて、前記第１のビット線の電位を前記第１の電位から第２の電位に変動させるステップと、前記ビット線の電位を、前記第２の電位より高い電位に昇圧するステップと、昇圧された前記ビット線の電位に基づいて、前記データを判断するステップとを備えたことを特徴とする判断方法を提供する。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しつつ、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００１９】
図１は、本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示す機能ブロック図である。強誘電体メモリ装置１００は、キャパシタアレイ１１０と、ビット線制御部１２０と、プレート線制御部１３０と、ワード線制御部１４０と、ビット線昇圧部１５０とを備えて構成される。
【００２０】
キャパシタアレイ１１０は、アレイ状に配置された複数の強誘電体キャパシタを有して構成される。ビット線制御部１２０は、ビット線の電位を制御する。また、ビット線制御部１２０は、ビット線の電位に基づいて、当該ビット線に電気的に接続された強誘電体キャパシタＣに書き込まれたデータを読み出す。また、ビット線制御部１２０は、当該強誘電体キャパシタＣに所定のデータを書き込む。
【００２１】
プレート線制御部１３０及びワード線制御部１４０は、それぞれプレート線及びワード線の電位を制御する。また、ビット線昇圧部１５０は、ビット線制御部１２０が制御したビット線の電位をさらに昇圧する。
【００２２】
図２は、キャパシタアレイ１１０、ビット線制御部１２０、及びビット線昇圧部１５０の構成の第１実施例を示す回路図である。本例のキャパシタアレイ１１０は、いわゆる１トランジスタ１キャパシタ型のキャパシタアレイである。すなわち、キャパシタアレイ１１０は、強誘電体キャパシタＣと、当該強誘電体キャパシタＣに対応して設けられたトランジスタＴＲとを有して構成される。強誘電体キャパシタＣは、一端がプレート線ＰＬに電気的に接続され、他端がトランジスタＴＲのソース又はドレインに電気的に接続される。トランジスタＴＲは、ドレイン又はソースがビット線ＢＬに電気的に接続されており、また、ゲートがワード線ＷＬに電気的に接続されている。そして、ワード線ＷＬの電位を変化させ、トランジスタＴＲが導通又は非導通を制御することにより、強誘電体キャパシタＣをビット線ＢＬに電気的に接続するか否かを切り換える。
【００２３】
ビット線昇圧部１５０は、ビット線ＢＬの電位を昇圧するビット線昇圧手段の一例であって、トランジスタ１５２及び１５４を有して構成される。トランジスタ１５２は、容量手段の一例であって、ソース及びドレインが短絡された状態でビット線ＢＬに電気的に接続されている。また、トランジスタ１５２のゲートには、制御信号Ｂが供給されている。
【００２４】
トランジスタ１５４は、ソース又はドレインがトランジスタＴＲを介してビット線ＢＬに電気的に接続されており、ドレイン又はソースが、トランジスタ１５２のソース及びドレイン並びにビット線制御部１２０に電気的に接続されている。また、トランジスタ１５４のゲートには制御信号Ａが供給されている。すなわち、トランジスタ１５４は、制御信号Ａの電位に基づいて、ビット線ＢＬとトランジスタ１５２のソース及びドレイン並びにビット線制御部１２０とを電気的に接続するか否かを切り換える。
【００２５】
ビット線制御部１２０は、センスアンプ１２２及びトランジスタ１２４を有して構成される。センスアンプ１２２は、ビット線ＢＬが電気的に接続されており、当該ビット線ＢＬの電位と参照電圧Ｖｒｅｆとを比較することにより、当該ビット線ＢＬにトランジスタＴＲを介して電気的に接続された強誘電体キャパシタＣに書き込まれたデータを判断する。また、センスアンプ１２２には駆動信号ＳＡＥが供給されており、センスアンプ１２２は、駆動信号ＳＡＥの電位に基づいて当該データを判断するか否かを切り換える。
【００２６】
トランジスタ１２４は、チャージ手段の一例であって、ソース又はドレインに所定の電圧が供給されており、ドレイン又はソースがビット線ＢＬに電気的に接続されている。また、トランジスタ１２４のゲートにはプリチャージ信号ＰＲが供給されており、プリチャージ信号ＰＲの電位に基づいて、ビット線ＢＬは当該所定の電圧にプリチャージされる。
【００２７】
図３は、本例の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図２及び図３を参照して、本例の強誘電体メモリ装置１００の動作について説明する。
【００２８】
まず、制御信号Ａの電位をＶＣＣにすることにより、トランジスタ１５４を導通させる。これにより、ビット線ＢＬがチャージ手段の一例であるトランジスタ１２４と電気的に接続される。次に、プリチャージ信号ＰＲの電位をＶＣＣにすることにより、トランジスタ１２４を導通させ、ビット線ＢＬを所定の電位にプリチャージする。本例においてトランジスタ１２４のソース又はドレインには、当該所定の電位として０Ｖが供給されており、ビット線ＢＬは０Ｖにプリチャージされる。
【００２９】
次に、ワード線ＷＬの電位をＶＣＣとすることにより、トランジスタＴＲを導通させ、強誘電体キャパシタＣの他端とビット線ＢＬとを電気的に接続する。このとき、プレート線ＰＬの電位も０Ｖであるため、強誘電体キャパシタＣの両端の電位は０Ｖとなる。そして、プリチャージ信号ＰＲの電位を０Ｖとすることにより、トランジスタ１２４を非導通とし、０Ｖにプリチャージされたビット線ＢＬを浮遊状態とする。
【００３０】
次に、プレート線ＰＬの電位をＶＣＣとすることにより、強誘電体キャパシタＣに蓄積された電荷をビット線ＢＬに掃き出す。すなわち、強誘電体キャパシタＣに蓄積された電荷に基づいて、ビット線ＢＬの電位を変動させる。これにより、０Ｖにプリチャージされたビット線ＢＬの電位は、強誘電体キャパシタＣに書き込まれたデータに基づいて徐々に上昇する（期間Ｉ）。本例においては、当該データが“０”である場合のビット線ＢＬの電位は、当該データが“１”である場合のビット線ＢＬの電位よりも上昇する。
【００３１】
次に、ビット線ＢＬの一部とビット線制御部１２０とを電気的に切り離した後、ビット線ＢＬの他の部分の電位を上昇させる。まず、制御信号Ａの電位をＶＣＣから０Ｖに変化させ、トランジスタ１５４を非導通とすることにより、ビット線ＢＬの一部とビット線制御部１２０とを電気的に切り離す。そして、ビット線ＢＬの他の部分、すなわち、ビット線ＢＬのうちのトランジスタ１５４とビット線制御部１２０（センスアンプ１２２）との間の部分の電位をさらに上昇させる。
【００３２】
本例では、所定の容量を有するトランジスタ１５２のゲートに所定の電圧を供給することにより、ビット線ＢＬの他の部分の電位を上昇させる。すなわち、トランジスタ１５２の容量を用いて、カップリングによりビット線ＢＬの他の部分の電位を上昇させる。具体的には、制御信号Ｂの電位を０ＶからＶＣＣに変化させることにより、トランジスタ１５２のゲートにＶＣＣを供給し、トランジスタ１５２の容量値に基づいてビット線ＢＬの他の部分の電位を上昇させる（期間ＩＩ）。
【００３３】
ここで、センスアンプ１２２が、ゲートにビット線ＢＬが電気的に接続されたｎ型ＭＯＳトランジスタを有して構成されている場合、ビット線ＢＬの電位は、当該ＭＯＳトランジスタの閾値電圧より高い電位まで上昇されるのが好ましい。例えば、ビット線ＢＬの電位を、期間Ｉにおける電位から当該閾値電圧と略同じ電位分上昇させる。すなわち、強誘電体キャパシタＣから掃き出された電荷分、ビット線ＢＬの電位が当該閾値電圧より上昇するように、ビット線ＢＬの電位を上昇させる。
【００３４】
本例では、ビット線ＢＬの一部と他の部分とを切り離した後、ビット線ＢＬの当該他の部分の電位を上昇させているが、他の例においては、ビット線ＢＬの当該一部と当該他の部分とを切り離さずにビット線ＢＬの電位を上昇させてもよい。すなわち、ビット線ＢＬのすべての部分の電位を上昇させてもよい。
【００３５】
次に、センスアンプ制御信号ＳＡＥの電位をＶＣＣとすることにより、センスアンプ１２２を動作させる。センスアンプ１２２は、ビット線ＢＬの電位と参照信号Ｖｒｅｆの電位とを比較することにより、強誘電体キャパシタＣに書き込まれたデータを判断する。具体的には、同図に示すように、強誘電体キャパシタＣに書き込まれたデータが“０”の場合におけるビット線ＢＬの電位と、当該データが“１”の場合におけるビット線ＢＬの電位との間に参照電圧Ｖｒｅｆを設定することにより、センスアンプ１２２は、ビット線ＢＬの電位が参照電圧Ｖｒｅｆより高い場合には、当該データを“０”と判断し、また、ビット線ＢＬの電位が参照電圧Ｖｒｅｆより低い場合には、当該データを“１”と判断する。
【００３６】
図４は、キャパシタアレイ１１０、ビット線制御部１２０、及びビット線昇圧部１５０の構成の第２実施例を示す回路図である。本例のキャパシタアレイ１１０は、いわゆる２トランジスタ２キャパシタ型のキャパシタアレイである。すなわち、キャパシタアレイ１１０は、データを記憶する第１の強誘電体キャパシタＣ１と、第１の強誘電体キャパシタＣ１を第１のビット線ＢＬ１に電気的に接続するか否かを切り換えるトランジスタＴＲ１と、強誘電体キャパシタＣ１と異なるデータを記憶する第２の強誘電体キャパシタＣ２と、第２の強誘電体キャパシタＣ２を第２のビット線ＢＬ２に電気的に接続するか否かを切り換えるトランジスタＴＲ２とを有して構成される。
【００３７】
第１の強誘電体キャパシタＣ１及び第２の強誘電体キャパシタＣ２は、一端がプレート線ＰＬに電気的に接続されており、他端がそれぞれトランジスタＴＲ１及びＴＲ２のソース又はドレインに電気的に接続されている。また、トランジスタＴＲ１及びＴＲ２は、それぞれドレイン又はソースが第１のビット線ＢＬ１及び第２のビット線ＢＬ２に電気的に接続されており、ゲートがワード線ＷＬに電気的に接続される。すなわち、本例においてトランジスタＴＲ１及びＴＲ２は、ワード線ＷＬの電位を変化させることにより、略同時に導通又は非導通が制御される。
【００３８】
ビット線昇圧部１５０は、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位を昇圧するビット線昇圧手段の一例である。ビット線昇圧部１５０は、インバータ１６０、トランジスタ１６２〜１６８、並びにキャパシタＣ３及びＣ４を有して構成される。
【００３９】
キャパシタＣ３及びＣ４は、それぞれ一端が第１のビット線ＢＬ１及び第２のビット線ＢＬ２に電気的に接続された容量手段の一例である。トランジスタ１６６及び１６８は、ソース又はドレインがそれぞれ第１のビット線及び第２のビット線に電気的に接続されており、ドレイン又はソースがそれぞれキャパシタＣ３及びＣ４の一端に電気的に接続されている。
【００４０】
また、トランジスタ１６６及び１６８のゲートには、制御信号ＤＷＬが供給されており、トランジスタ１６６及び１６８は、制御信号ＤＷＬの電位に基づいて、第１のビット線ＢＬ１及び第２のビット線ＢＬ２をそれぞれキャパシタＣ３及びＣ４に電気的に接続するか否かを切り換える。
【００４１】
キャパシタＣ３及びＣ４の他端には、当該他端に電圧を印加する手段の一例である制御信号ＤＰＬが供給されている。そして、キャパシタＣ３及びＣ４の一端がそれぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２に接続された状態で、制御信号ＤＰＬの電位を変化させることにより、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位が変化、例えば上昇する。キャパシタＣ３及びＣ４の容量、並びに制御信号ＤＰＬの電位は、後述するｎ型ＭＯＳトランジスタ１７２及び１７４の閾値電圧に基づいて設定されるのが好ましい。例えば、キャパシタＣ３及びＣ４の容量、並びに制御信号ＤＰＬの電位は、ビット線昇圧手段による第１のビット線ＢＬ１及び第２のビット線ＢＬ２の昇圧量がｎ型ＭＯＳトランジスタ１７２及び１７４の閾値電圧と略同じになるように設定される。
【００４２】
トランジスタ１６２及び１６４は、キャパシタＣ３及びＣ４をディスチャージする手段である。トランジスタ１６２及び１６４は、それぞれソース又はドレインがキャパシタＣ３及びＣ４の一端に電気的に接続されており、ドレイン又はソースが接地されている。また、トランジスタ１６２及び１６４のゲートには、インバータ１６０により反転された制御信号ＤＷＬが供給されている。トランジスタ１６２及び１６４は、インバータ１６０により反転された制御信号ＤＷＬの電位に基づいて、キャパシタＣ３及びＣ４の一端を接地するか否かを切り換える。
【００４３】
例えば、制御信号ＤＷＬ及びＤＰＬの双方の電位が０Ｖである場合には、トランジスタ１６２及び１６４は導通し、トランジスタ１６６及び１６８は非導通となる。したがって、キャパシタＣ３及びＣ４は、それぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２から電気的に切り離されるとともに、その両端の電位が０Ｖとなる。すなわち、キャパシタＣ３及びＣ４はリセットされる。
【００４４】
一方、制御信号ＤＷＬの電位がＶＣＣである場合には、トランジスタ１６２及び１６４は非導通となり、トランジスタ１６６及び１６８は導通する。したがって、キャパシタＣ３及びＣ４は、一端がそれぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２に電気的に接続される。そして、制御信号ＤＰＬの電位の変化に基づいて、カップリングにより第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位が変化、例えば上昇する。
【００４５】
ビット線制御部１２０は、センスアンプ１２２及びトランジスタ１２４及び１２６を有して構成される。トランジスタ１２４及び１２６は、チャージ手段の一例であって、それぞれソース又はドレインに所定の電圧が供給されており、ドレイン又はソースが第１のビット線ＢＬ１及び第２のビット線ＢＬ２に電気的に接続されている。また、トランジスタ１２４及び１２６のゲートにはプリチャージ信号ＰＲが供給されており、プリチャージ信号ＰＲの電位に基づいて、第１のビット線ＢＬ１及び第２のビット線ＢＬ２は当該所定の電圧にプリチャージされる。
【００４６】
本例においてセンスアンプ１２２は、カレントミラー型のセンスアンプであって、ｎ型ＭＯＳトランジスタ１７０、１７２、及び１７４、並びにｐ型ＭＯＳトランジスタ１７６及び１７８を有して構成される。ｐ型ＭＯＳトランジスタ１７６及び１７８は、ソース又はドレインにＶＣＣが供給されており、ドレイン又はソースがｎ型ＭＯＳトランジスタ１７２及び１７４のソース又はドレインに電気的に接続されている。また、ｐ型ＭＯＳトランジスタ１７６及び１７８のゲートは、互いに電気的に接続され、さらに、ｐ型ＭＯＳトランジスタ１７８のドレイン又はソース及びｎ型ＭＯＳトランジスタ１７４のソース又はドレインに電気的に接続されている。
【００４７】
ｎ型ＭＯＳトランジスタ１７２及び１７４は、ソース又はドレインがそれぞれｐ型ＭＯＳトランジスタ１７６及び１７８のドレイン又はソースに電気的に接続されている。また、ｎ型ＭＯＳトランジスタのドレイン又はソースは、互いに電気的に接続され、さらに、ｎ型ＭＯＳトランジスタ１７０のソース又はドレインに電気的に接続されている。また、ｎ型ＭＯＳトランジスタ１７０は、ドレイン又はソースは接地されており、ゲートにセンスアンプ制御信号ＳＡＥが供給されている。ｎ型ＭＯＳトランジスタ１７０は、センスアンプ制御信号ＳＡＥの電位に基づいて、ｎ型ＭＯＳトランジスタ１７４及び１７６のドレイン又はソースを接地するか否かを切り換える。
【００４８】
ｎ型ＭＯＳトランジスタ１７２及び１７４のゲートには、それぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２が電気的に接続されている。そして、ｎ型ＭＯＳトランジスタ１７２及び１７４は、それぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位に基づいて、ｎ型ＭＯＳトランジスタ１７２及び１７４を流れる電流量、並びにｎ型ＭＯＳトランジスタ１７２及び１７４のソース又はドレインの電位を制御する。
【００４９】
図５は、本例の強誘電体メモリ装置１００の動作を示すタイミングチャートである。図４及び図５を参照して、本例の強誘電体メモリ装置１００の動作について説明する。
【００５０】
まず、プリチャージ信号ＰＲの電位をＶＣＣにすることにより、トランジスタ１２４及び１２６を導通させ、第１のビット線ＢＬ１及び第２のビット線ＢＬ２を所定の電位にプリチャージする。本例においてトランジスタ１２４及び１２６のソース又はドレインには、当該所定の電位として０Ｖが供給されており、第１のビット線ＢＬ１及び第２のビット線ＢＬ２は０Ｖにプリチャージされる。
【００５１】
次に、ワード線ＷＬの電位をＶＣＣにすることにより、トランジスタＴＲ１及びＴＲ２を導通させ、それぞれ第１の強誘電体キャパシタＣ１及び第２の強誘電体キャパシタＣ２の他端と第１のビット線ＢＬ１及び第２のビット線ＢＬ２とを電気的に接続する。このとき、プレート線ＰＬの電位も０Ｖであるため、第１の強誘電体キャパシタＣ１及び第２の強誘電体キャパシタＣ２の両端の電位は０Ｖとなる。そして、プリチャージ信号ＰＲの電位を０Ｖとすることにより、トランジスタ１２４及び１２６を非導通とし、０Ｖにプリチャージされた第１のビット線ＢＬ１及び第２のビット線ＢＬ２を浮遊状態とする。
【００５２】
次に、プレート線ＰＬの電位をＶＣＣとすることにより、第１の強誘電体キャパシタＣ１及び第２の強誘電体キャパシタＣ２に蓄積された電荷を、それぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２に掃き出す。すなわち、第１の強誘電体キャパシタＣ１及び第２の強誘電体キャパシタＣ２に蓄積された電荷に基づいて、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位をそれぞれ変動させる。
【００５３】
本例において第１の強誘電体キャパシタＣ１にはデータ“０”が書き込まれており、第２の強誘電体キャパシタＣ２にはデータ“１”が書き込まれている。したがって、０Ｖにプリチャージされた第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位は、当該データに基づいて徐々に上昇する（期間Ｉ）。本例では、データ“０”が書き込まれた第１の強誘電体キャパシタＣ１が電気的に接続された第１のビット線ＢＬ１の電位は、データ“１”が書き込まれた第２の強誘電体キャパシタＣ２が電気的に接続された第２のビット線ＢＬ２の電位よりも高く上昇する。
【００５４】
次に、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位をさらに上昇させる。まず、制御信号ＤＷＬの電位をＶＣＣにすることにより、トランジスタ１６２及び１６４を非導通とし、トランジスタ１６６及び１６８を導通させる。これにより、キャパシタＣ３及びＣ４が、それぞれ第１のビット線ＢＬ１及び第２のビット線ＢＬ２に電気的に接続される。そして、制御信号ＤＰＬの電位をＶＣＣにすることにより、キャパシタＣ３及びＣ４の容量を用いて、カップリングにより第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位を上昇させる（期間ＩＩ）。
【００５５】
ここで、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位は、センスアンプ１２２を構成するｎ型ＭＯＳトランジスタ１７２及び１７４の閾値電圧より高い電位まで上昇されるのが好ましい。例えば、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位を、期間Ｉにおける電位から当該閾値電圧と略同じ電位分上昇させる。すなわち、第１の強誘電体キャパシタＣ１及び第２の強誘電体キャパシタＣ２から掃き出された電荷分、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位が当該閾値電圧より上昇するように、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位を上昇させる。
【００５６】
次に、センスアンプ制御信号ＳＡＥの電位をＶＣＣとすることにより、センスアンプ１２２を動作させる。具体的には、センスアンプ制御信号ＳＡＥの電位をＶＣＣにすることにより、ｎ型ＭＯＳトランジスタ１７０を導通させる。そして、ビット線制御部１２０は、ｎ型ＭＯＳトランジスタ１７２及び１７４のゲートの電位、すなわち、第１のビット線ＢＬ１及び第２のビット線ＢＬ２の電位に基づいて定められた出力ＯＵＴの電位に基づいて、第１の強誘電体キャパシタＣ１（第２の強誘電体キャパシタＣ２）に書き込まれたデータを判断する。
【００５７】
上記発明の実施の形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００５８】
【図１】本発明の一実施形態に係る強誘電体メモリ装置１００の構成を示す機能ブロック図である。
【図２】キャパシタアレイ１１０、ビット線制御部１２０、及びビット線昇圧部１５０の構成の第１実施例を示す回路図である。
【図３】第１実施例の強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【図４】キャパシタアレイ１１０、ビット線制御部１２０、及びビット線昇圧部１５０の構成の第２実施例を示す回路図である。
【図５】第２実施例の強誘電体メモリ装置１００の動作を示すタイミングチャートである。
【符号の説明】
【００５９】
１００・・・強誘電体メモリ装置、１１０・・・キャパシタアレイ、１２０・・・ビット線制御部、１２２・・・センスアンプ、１２４・・・トランジスタ、１３０・・・プレート線制御部、１４０・・・ワード線制御部、１５０・・・ビット線昇圧部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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