(57)【要約】【課題】  トリガ感度の変動低下が抑えられる双方向サイリスタを簡易な構成にて提供すること。【解決手段】  本発明の双方向サイリスタ１は、半導体基板２に形成したバーティカルトランジスタ及びラテラルトランジスタからなるサイリスタが逆並列に接続されて構成されるものにおいて、出力用配線１１ａ，１１ｂは、それぞれラテラルトランジスタのエミッタ３ａ，３ｂからバーティカルトランジスタのベース４ａ，４ｂに向かう方向に延設されて、ラテラルトランジスタのエミッタ３ａ，３ｂとバーティカルトランジスタのベース４ａ，４ｂとの間の半導体領域２の表面が覆われたものであることを特徴としている。【選択図】  図１
2005158839.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成したバーティカルトランジスタ及びラテラルトランジスタからなるサイリスタが逆並列に接続されて構成されるものであって、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタとの間に配置され、出力用配線が一方のラテラルトランジスタのエミッタ及び他方のバーティカルトランジスタのエミッタと接続されて構成される双方向サイリスタにおいて、
前記出力用配線は、ラテラルトランジスタのエミッタからバーティカルトランジスタのベースに向かう方向に延設されて、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとの間の前記半導体領域の表面が覆われたものであることを特徴とする双方向サイリスタ。
【請求項２】
前記バーティカルトランジスタのベースと接続されるゲート配線が設けられ、前記出力用配線と前記ゲート配線とのうちその少なくとも一方は、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとが対向する前記半導体領域の表面に延設され、その半導体領域の表面が覆われたものであることを特徴とする請求項１に記載の双方向サイリスタ。
【請求項３】
前記出力用配線及び前記ゲート配線は、その両配線が対向する方向に所定の間隔を隔てて設けられる互いに相対する凹凸を有したものであることを特徴とする請求項２に記載の双方向サイリスタ。
【請求項４】
前記出力用配線と前記ゲート配線との間には絶縁膜が設けられ、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとが対向する前記半導体領域の表面が、前記両配線のうちその少なくとも一方により覆われたものであることを特徴とする請求項２に記載の双方向サイリスタ。
【請求項５】
前記ラテラルトランジスタのエミッタ領域にＭＯＳＦＥＴが形成され、前記ゲート配線は、ＭＯＳＦＥＴのドレインと接続され、前記出力用配線は、ＭＯＳＦＥＴのソースと接続されたものであることを特徴とする請求項２乃至４のいずれかに記載の双方向サイリスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、交流電源等に接続した負荷のスイッチング等に好適に使用することができる双方向サイリスタに関するものである。
【背景技術】
【０００２】
従来、この種の双方向サイリスタとして、例えば図８及び図９に示すようなものがある（例えば、特許文献１参照。）。図８は、双方向サイリスタ１００の回路図、図９（ａ）は、この双方向サイリスタ１００の概略平面図、同図（ｂ）は、同図（ａ）の切断面線Ｄ９−Ｄ９から見た概略断面図である。
【０００３】
この双方向サイリスタ１００は、主に交流電源等に接続した負荷のスイッチング等に好適に使用することができるものであって、図８に示すように、ラテラルトランジスタ（ｐｎｐトランジスタ）Ｔ１１，Ｔ２１及びバーティカルトランジスタ（ｎｐｎトランジスタ）Ｔ１２，Ｔ２２からそれぞれ構成されるサイリスタＴ１，Ｔ２が出力端子１００ａ，１００ｂ間に逆並列に接続されると共に、サイリスタＴ１，Ｔ２のゲートとカソードとの間に抵抗Ｒ１，Ｒ２、及びＭＯＳＦＥＴＭ１，Ｍ２をそれぞれ接続し、さらにＭＯＳＦＥＴＭ１，Ｍ２のＭＯＳゲートをサイリスタＴ１，Ｔ２のアノードにそれぞれ接続して構成されている。
【０００４】
双方向サイリスタ１００は、図９に示すように、ｎ型の半導体基板２の主表面に、ｐ型領域３ａ，３ｂ，４ａ，４ｂ，５ａ，５ｂ，６ａ，６ｂと、ｎ型領域７ａ，７ｂ，８ａ，８ｂ，９ａ，９ｂと、コンタクトホール３ａｃ，３ｂｃ，４ａｃ，４ｂｃ，７ａｃ，７ｂｃ，８ａｃ，８ｂｃ，９ａｃ，９ｂｃを有する絶縁膜１０と、導電膜１１ａ，１１ｂ，１２ａ，１２ｂ，１３ａ，１３ｂと、保護膜１４と、を形成して構成される。
【０００５】
ここで、半導体基板２は、バーティカルトランジスタＴ１２，Ｔ２２のコレクタであると共にラテラルトランジスタＴ１１，Ｔ２１のベースであり、サイリスタＴ１，Ｔ２のベースである。ｐ型領域３ａ，３ｂは、それぞれラテラルトランジスタＴ１１，Ｔ２１のエミッタであり、サイリスタＴ１，Ｔ２のアノードである。ｐ型領域４ａ，４ｂは、それぞれバーティカルトランジスタＴ２２，Ｔ１２のベースであると共にラテラルトランジスタＴ２１，Ｔ１１のコレクタであり、サイリスタＴ２，Ｔ１のゲートである。ｐ型領域５ａ，５ｂは、それぞれ抵抗Ｒ２，Ｒ１である。ｐ型領域６ａ，６ｂは、それぞれＭＯＳＦＥＴＭ２，Ｍ１のウエルである。ｎ型領域７ａ，７ｂは、それぞれバーティカルトランジスタＴ２２，Ｔ１２のエミッタであり、サイリスタＴ２，Ｔ１のカソードである。ｎ型領域８ａ，８ｂは、それぞれＭＯＳＦＥＴＭ２，Ｍ１のソースである。ｎ型領域９ａ，９ｂは、それぞれＭＯＳＦＥＴＭ２，Ｍ１のドレインである。導電膜１１ａ，１１ｂは、双方向サイリスタ１００の出力配線であり、それぞれコンタクトホール３ａｃ，３ｂｃを介してｐ型領域３ａ，３ｂと接続されると共に、コンタクトホール７ａｃ，７ｂｃを介してｎ型領域７ａ，７ｂと接続される。導電膜１２ａ，１２ｂは、それぞれサイリスタＴ２，Ｔ１のゲート配線であり、コンタクトホール４ａｃ，４ｂｃを介してｐ型領域４ａ，４ｂと接続されると共に、コンタクトホール９ａｃ，９ｂｃを介してｎ型領域９ａ，９ｂと接続される。導電膜１３ａ，１３ｂは、それぞれＭＯＳＦＥＴＭ２，Ｍ１のＭＯＳゲート配線である。
【０００６】
そして、双方向サイリスタ１００は、図示しない金属フレームにダイボンドされた後、導電膜１１ａ，１１ｂと図示しない出力端子１００ａ，１００ｂ用金属フレームとの間、及び導電膜１３ａ，１３ｂとサイリスタＴ１，Ｔ２のアノードとの間の電気的接続を、図示しないワイヤ配線等により行なわれる。さらに、双方向サイリスタ１００は、図示しない樹脂材料により封止される。
【０００７】
次に、上記構成による双方向サイリスタ１００の動作について説明する。双方向サイリスタ１００の出力端子１００ａ，１００ｂ間を導通させるときには、例えば発光ダイオード等により、双方向サイリスタ１００の主表面から光を照射する。すると、導電膜１１ａ，１１ｂ，１２ａ，１２ｂで遮光されていないｐ型領域４ａ，４ｂや半導体基板２でキャリアが発生するので、バーティカルトランジスタＴ１２，Ｔ２２及びラテラルトランジスタＴ１１，Ｔ２１がオンする。その結果、サイリスタＴ１，Ｔ２がトリガされて、出力端子１００ａ，１００ｂ間が導通する。一方、双方向サイリスタ１００の出力端子１００ａ，１００ｂ間を遮断させるときには、発光ダイオード等による光の照射を停止する。すると、前述したキャリアの発生が止むので、やがて出力端子１００ａ，１００ｂ間に印加される電圧が低下してサイリスタＴ１，Ｔ２に流れる電流が保持電流より少なくなってサイリスタＴ１，Ｔ２がオフする。その結果、双方向サイリスタ１００の出力端子１００ａ，１００ｂ間が遮断する。
【特許文献１】特公昭６１−２３６６６号公報（第２−５頁、第１−７図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記双方向サイリスタ１００は、前述した封止用の樹脂材料等の分極等による影響で、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体基板２の表面（図９（ｂ）に図示する領域Ｙａ，Ｙｂ）に電荷（ホール）が誘起されることがある。この場合、ｐ型領域４ａ，４ｂ（サイリスタＴ２，Ｔ１のゲート）→領域Ｙａ，Ｙｂ→ｐ型領域３ａ，３ｂ→導電膜１１ａ，１１ｂ→ｎ型領域７ａ，７ｂ（サイリスタＴ２，Ｔ１のカソード）の経路で、サイリスタＴ２，Ｔ１のゲート・カソード間が導通することになるので、サイリスタＴ２，Ｔ１のトリガ感度が低下するという課題があった。
【０００９】
また、双方向サイリスタ１００の出力端子１００ａ，１００ｂ間を導通させる際に光を照射したとき、領域Ｙａ，Ｙｂ（図９（ｂ）参照）にもキャリアが発生するので、前記同様の経路でサイリスタＴ２，Ｔ１のゲート・カソード間にリーク電流が流れてサイリスタＴ２，Ｔ１のトリガ感度が低下するという課題があった。
【００１０】
本発明は、上記事由に鑑みてなしたもので、その目的とするところは、トリガ感度の変動低下が抑えられる双方向サイリスタを簡易な構成にて提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、請求項１に係る発明の双方向サイリスタは、半導体基板に形成したバーティカルトランジスタ及びラテラルトランジスタからなるサイリスタが逆並列に接続されて構成されるものであって、それぞれのトランジスタのベースが他方のトランジスタのコレクタと共通であり、対をなすバーティカルトランジスタのコレクタは共通の半導体領域となり、一方のラテラルトランジスタのエミッタが他方のラテラルトランジスタのエミッタとコレクタとの間に配置され、出力用配線が一方のラテラルトランジスタのエミッタ及び他方のバーティカルトランジスタのエミッタと接続されて構成される双方向サイリスタにおいて、前記出力用配線は、ラテラルトランジスタのエミッタからバーティカルトランジスタのベースに向かう方向に延設されて、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとの間の前記半導体領域の表面が覆われたものであることを特徴としている。
【００１２】
請求項２に係る発明の双方向サイリスタは、請求項１に記載の構成において、前記バーティカルトランジスタのベースと接続されるゲート配線が設けられ、前記出力用配線と前記ゲート配線とのうちその少なくとも一方は、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとが対向する前記半導体領域の表面に延設され、その半導体領域の表面が覆われたものであることを特徴としている。
【００１３】
請求項３に係る発明の双方向サイリスタは、請求項２に記載の構成において、前記出力用配線及び前記ゲート配線は、その両配線が対向する方向に所定の間隔を隔てて設けられる互いに相対する凹凸を有したものであることを特徴としている。
【００１４】
請求項４に係る発明の双方向サイリスタは、請求項２に記載の構成において、前記出力用配線と前記ゲート配線との間には絶縁膜が設けられ、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとが対向する前記半導体領域の表面が、前記両配線のうちその少なくとも一方により覆われたものであることを特徴としている。
【００１５】
請求項５に係る発明の双方向サイリスタは、請求項２乃至４のいずれかに記載の構成において、前記ラテラルトランジスタのエミッタ領域にＭＯＳＦＥＴが形成され、前記ゲート配線は、ＭＯＳＦＥＴのドレインと接続され、前記出力用配線は、ＭＯＳＦＥＴのソースと接続されたものであることを特徴としている。
【発明の効果】
【００１６】
本発明の双方向サイリスタは、ラテラルトランジスタのエミッタとバーティカルトランジスタのベースとの間の導通経路となり得る半導体領域の表面が出力用配線等により覆われ遮光されるので、この半導体領域表面が、封止用樹脂材料等の分極等による影響を受けることがなく、光照射によるキャリア発生に起因するリーク電流も発生しないので、トリガ感度の変動低下が抑えられるものとなる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明を実施するための最良の形態について、図面を用いて詳細に説明する。なお、本発明に係る双方向サイリスタの実施形態の基本的な構成は、背景技術において説明したものと同様であるから、基本的機能が実質的に同様の部分には同一の符号を付し、双方向サイリスタの基本動作等の説明を省略する。
【００１８】
本発明に係る双方向サイリスタの第１の実施の形態を図１に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は同図（ａ）の切断面線Ｄ１−Ｄ１から見た概略断面図、同図（ｃ）は部分拡大平面図、同図（ｄ）は同図（ｃ）の切断面線Ｄ２−Ｄ２から見た概略断面図である。
【００１９】
この双方向サイリスタ１は、主に交流電源等に接続した負荷のスイッチング等に好適に使用することができるものであって、ｎ型の半導体基板２の主表面にｐ型領域３ａ，３ｂ，４ａ，４ｂ，５ａ，５ｂ，６ａ，６ｂを形成し、ｐ型領域４ａ，４ｂにｎ型領域７ａ，７ｂをそれぞれ形成し、ｐ型領域６ａ，６ｂにｎ型領域８ａ，８ｂ，９ａ，９ｂをそれぞれ形成し、さらに絶縁膜１０を形成し、この絶縁膜１０を部分的に開口してコンタクトホール３ａｃ，３ｂｃ，４ａｃ，４ｂｃ，７ａｃ，７ｂｃ，８ａｃ，８ｂｃ，９ａｃ，９ｂｃを設け、ｐ型領域３ａ及びｎ型領域７ａ，８ａに接触する導電膜１１ａ、ｐ型領域３ｂ及びｎ型領域７ｂ，８ｂに接触する導電膜１１ｂ、ｐ型領域４ａ及びｎ型領域９ａに接触する導電膜１２ａ、及びｐ型領域４ｂ及びｎ型領域９ｂに接触する導電膜１２ｂを形成し、さらに、ＭＯＳＦＥＴＭ２，Ｍ１のＭＯＳゲート配線である導電膜１３ａ，１３ｂを形成した後、保護膜１４を形成して構成してある。なお、ＭＯＳＦＥＴＭ１，Ｍ２のＭＯＳゲートとサイリスタＴ１，Ｔ２のアノードとの間の電気的接続は、図示しないワイヤ配線等により行っている。
【００２０】
かくして、ｐ型領域３ａ，３ｂ、ｎ型の半導体基板２、及びｐ型領域４ｂ，４ａによりラテラルトランジスタ（ｐｎｐトランジスタ）Ｔ１１，Ｔ２１が構成され、ｎ型の半導体基板２、ｐ型領域４ｂ，４ａ、及びｎ型領域７ｂ，７ａによりバーティカルトランジスタ（ｎｐｎトランジスタ）Ｔ１２，Ｔ２２が構成され、ラテラルトランジスタＴ１１，Ｔ２１及びバーティカルトランジスタＴ１２，Ｔ２２からなるサイリスタＴ１，Ｔ２が逆並列に接続されて双方向サイリスタ１が構成されるのである。
【００２１】
そして、この双方向サイリスタ１は、それぞれバーティカルトランジスタＴ１２，Ｔ２２のベースが、ラテラルトランジスタＴ１１，Ｔ２１のコレクタと共通のｐ型領域４ｂ，４ａとなる。また、対をなすバーティカルトランジスタＴ１２，Ｔ２２のコレクタは、共通の半導体基板２となる。また、一方のラテラルトランジスタＴ１１，Ｔ２１のエミッタであるｐ型領域３ａ，３ｂが、他方のラテラルトランジスタＴ２１，Ｔ１２のエミッタであるｐ型領域３ｂ，３ａとコレクタであるｐ型領域４ｂ，４ａとの間にそれぞれ配置されている。また、出力用配線である導電膜１１ａ，１１ｂが、一方のラテラルトランジスタＴ１１，Ｔ２１のエミッタであるｐ型領域３ａ，３ｂ及び他方のバーティカルトランジスタＴ２２，Ｔ１２のエミッタであるｎ型領域７ａ，７ｂとそれぞれ接続されている。
【００２２】
次に、この実施形態における本発明の特徴に係る構成について詳細に説明する。この実施形態において双方向サイリスタ１は、図１（ａ）及び同図（ｂ）に示すように、出力用配線である導電膜１１ａ，１１ｂが、ラテラルトランジスタＴ１１，Ｔ２１のエミッタであるｐ型領域３ａ，３ｂからバーティカルトランジスタＴ２２，Ｔ１２のベースであるｐ型領域４ａ，４ｂに向かう方向に延設されて、ラテラルトランジスタＴ１１，Ｔ２１のエミッタであるｐ型領域３ａ，３ｂとバーティカルトランジスタＴ２２，Ｔ１２のベースであるｐ型領域４ａ，４ｂとの間の半導体領域２（図１（ｂ）に示す領域Ｘａ，Ｘｂ）の表面が覆われた構成にしたことを特徴としている。
【００２３】
さらに、双方向サイリスタ１は、図１（ａ）、（ｃ）及び（ｄ）に示すように、出力用配線である導電膜１１ａ，１１ｂ及びゲート配線である導電膜１２ａ，１２ｂは、それぞれその両配線が対向する方向に所定の間隔を隔てて設けられる互いに相対する凹凸を有し、ラテラルトランジスタＴ１１，Ｔ２１のエミッタであるｐ型領域３ａ，３ｂとバーティカルトランジスタＴ２２，Ｔ１２のベースであるｐ型領域４ａ，４ｂとが対向する半導体領域２（図１（ｄ）に示す領域Ｘａ，Ｘｂ）の表面に延設され、その半導体領域２の表面が覆われた構成にしたことを特徴としている。
【００２４】
詳しくは、この実施形態の双方向サイリスタ１において、ゲート配線である導電膜１２ａ，１２ｂは、それぞれｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２上で、長さ方向の中央部に向かってその幅が略半分になるように狭く形成してあり、この幅を狭くした部分の導電膜１２ａ，１２ｂに対向するところに所定間隔を隔て出力用配線である導電膜１１ａ，１１ｂを略Ｌ字状に延設してある。
【００２５】
これにより、双方向サイリスタ１は、図１（ｄ）に示すように、ｐ型領域３ａ（３ｂ）とｐ型領域４ａ（４ｂ）との間の導通経路となり得る半導体領域２である領域Ｘａ（Ｘｂ），Ｙａ（Ｙｂ）のうち、領域Ｙａ（Ｙｂ）の表面は導電膜により覆われていないが、領域Ｘａ（Ｘｂ）の表面は、導電膜１１ａ（１１ｂ）又は導電膜１２ａ（１２ｂ）により覆われ遮光されるよう構成してある。つまり、双方向サイリスタ１は、図１（ｃ）に示すように、ｐ型領域３ａ（３ｂ）とｐ型領域４ａ（４ｂ）との間を直線で結ぶ半導体領域２の表面には、導電膜が存在するように構成されている。
【００２６】
したがって、双方向サイリスタ１は、封止用樹脂材料等の分極等による影響や光照射によるキャリア発生等により領域Ｙａ（Ｙｂ）で導通経路が形成されたとしても、領域Ｘａ（Ｘｂ）においてその導通経路が遮断されるので、ラテラルトランジスタのエミッタ（ｐ型領域３ａ（３ｂ））とバーティカルトランジスタのベース（ｐ型領域４ａ（４ｂ））との間に導通経路が形成されず、以ってトリガ感度の変動低下が抑えられるものとなる。
【００２７】
なお、本発明の技術思想は、上記実施形態に限られず、ゲート・カソード間に抵抗及びＭＯＳＦＥＴが接続されていないサイリスタを逆並列に接続した双方向サイリスタにも適用可能であることは言うまでもない。後述する他の実施の形態においても同様である。
【００２８】
以上、本発明に係る双方向サイリスタの第１の実施の形態を説明したが、本発明の構成は種々の変形が可能であり、以下に示す構成にしてもよい。
【００２９】
本発明に係る双方向サイリスタの第２の実施の形態を図２に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は部分拡大平面図、同図（ｃ）は同図（ｂ）の切断面線Ｄ３−Ｄ３から見た概略断面図である。
【００３０】
この実施形態の双方向サイリスタ１は、それぞれ導電膜１１ａ，１１ｂが、ｐ型領域３ａ，３ｂからｐ型領域４ａ，４ｂに向かう方向に延設されて、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２の表面が覆われたものとしており、ゲート配線である導電膜１２ａ，１２ｂには、それぞれｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２上で、導電膜１１ａ，１１ｂに向かう方向にその両側から凸形状に延設される延設部を設けて、それぞれの凸形状延設部に対向するところの導電膜１１ａ，１１ｂに所定間隔を隔て設けられた凹形状部分に対向させると共に、導電膜１１ａ，１１ｂには、それぞれ導電膜１２ａ，１２ｂに向かう方向にその両側から凸形状に延設される延設部を設けて、それぞれの凸形状延設部に対向するところの導電膜１２ａ，１２ｂに所定間隔を隔て設けられた凹形状部分に対向させた構成にしたことを特徴とするものである。
【００３１】
上記構成によれば、双方向サイリスタ１は、図２（ｃ）に示すように、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の導通経路となり得る半導体領域２である領域Ｘａ，Ｘｂの表面が、それぞれ導電膜１１ａ，１１ｂ又は導電膜１２ａ，１２ｂにより覆われるので、封止用樹脂材料等の分極等によるトリガ感度の変動低下が抑えられるものとなる。
【００３２】
本発明に係る双方向サイリスタの第３の実施の形態を図３に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は部分拡大平面図、同図（ｃ）は同図（ｂ）の切断面線Ｄ４−Ｄ４から見た概略断面図である。
【００３３】
この実施形態の双方向サイリスタ１は、それぞれ導電膜１１ａ，１１ｂが、ｐ型領域３ａ，３ｂからｐ型領域４ａ，４ｂに向かう方向に延設されて、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２の表面が覆われたものとしており、ゲート配線である導電膜１２ａ，１２ｂには、それぞれｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２上で、導電膜１１ａ，１１ｂに向かう方向にその両側から凸形状に延設される延設部を設けて、それぞれの凸形状延設部に対向するところの導電膜１１ａ，１１ｂに所定間隔を隔て設けられた凹形状部分に対向させた構成にしたことを特徴とするものである。
【００３４】
上記構成によれば、双方向サイリスタ１は、図３（ｃ）に示すように、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の導通経路となり得る半導体領域２である領域Ｘａ，Ｘｂの表面が、それぞれ導電膜１２ａ，１２ｂにより覆われるので、封止用樹脂材料等の分極等によるトリガ感度の変動低下が抑えられるものとなる。
【００３５】
本発明に係る双方向サイリスタの第４の実施の形態を図４に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は部分拡大平面図、同図（ｃ）は同図（ｂ）の切断面線Ｄ５−Ｄ５から見た概略断面図である。
【００３６】
この実施形態の双方向サイリスタ１は、それぞれ導電膜１１ａ，１１ｂが、ｐ型領域３ａ，３ｂからｐ型領域４ａ，４ｂに向かう方向に延設されて、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２の表面が覆われたものとしており、導電膜１１ａ，１１ｂには、それぞれｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２上で、それぞれ導電膜１２ａ，１２ｂに向かう方向にその両側から凸形状に延設される延設部を設けて、それぞれの凸形状延設部に対向するところの導電膜１２ａ，１２ｂに所定間隔を隔て設けられた凹形状部分に対向させた構成にしたことを特徴とするものである。
【００３７】
上記構成によれば、双方向サイリスタ１は、図４（ｃ）に示すように、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の導通経路となり得る半導体領域２である領域Ｘａ，Ｘｂの表面が、それぞれ導電膜１１ａ，１１ｂにより覆われるので、封止用樹脂材料等の分極等によるトリガ感度の変動低下が抑えられるものとなる。
【００３８】
本発明に係る双方向サイリスタの第５の実施の形態を図５に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は部分拡大平面図、同図（ｃ）は同図（ｂ）の切断面線Ｄ６−Ｄ６から見た概略断面図である。
【００３９】
この実施形態の双方向サイリスタ１は、それぞれ導電膜１１ａ，１１ｂが、ｐ型領域３ａ，３ｂからｐ型領域４ａ，４ｂに向かう方向に延設されて、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２の表面が覆われたものとしており、導電膜１２ａ，１２ｂには、それぞれｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２上で、導電膜１１ａ，１１ｂに向かう方向にその片側から凸形状に延設される延設部を設けて、凸形状延設部に対向するところの導電膜１１ａ，１１ｂに所定間隔を隔て設けられた凹形状部分に対向させると共に、導電膜１１ａ，１１ｂには、それぞれ導電膜１２ａ，１２ｂに向かう方向に前記凹形状部分を設けていない側から凸形状に延設される延設部を設けて、凸形状延設部に対向するところの導電膜１２ａ，１２ｂに所定間隔を隔て設けられた凹形状部分に対向させた構成にしたことを特徴とするものである。
【００４０】
上記構成によれば、双方向サイリスタ１は、図５（ｃ）に示すように、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の導通経路となり得る半導体領域２である領域Ｘａ，Ｘｂの表面が、それぞれ導電膜１１ａ，１１ｂ又は導電膜１２ａ，１２ｂにより覆われるので、封止用樹脂材料等の分極等によるトリガ感度の変動低下が抑えられるものとなる。
【００４１】
本発明に係る双方向サイリスタの第６の実施の形態を図６に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は同図（ａ）の切断面線Ｄ７−Ｄ７から見た概略断面図である。
【００４２】
この実施形態の双方向サイリスタ１は、それぞれ導電膜１１ａ，１１ｂが、ｐ型領域３ａ，３ｂからｐ型領域４ａ，４ｂに向かう方向に延設されて導電膜１１ａ，１１ｂによりｐ型領域４ａ，４ｂを包囲して、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２の表面が覆われたものとしており、少なくとも導電膜１１ａ，１１ｂと平面的に交鎖するところの導電膜１２ａ，１２ｂは、導電膜１１ａ，１１ｂ上に設けられた絶縁性を有する保護膜１４上に形成してある構成にしたことを特徴とするものである。
【００４３】
上記構成によれば、双方向サイリスタ１は、図６（ｂ）に示すように、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の導通経路となり得る半導体領域２である領域Ｘａ，Ｘｂの表面が、それぞれ導電膜１１ａ，１１ｂにより覆われるので、封止用樹脂材料等の分極等によるトリガ感度の変動低下が抑えられるものとなる。
【００４４】
本発明に係る双方向サイリスタの第７の実施の形態を図７に示す。同図（ａ）はこの双方向サイリスタの概略平面図、同図（ｂ）は同図（ａ）の切断面線Ｄ８−Ｄ８から見た概略断面図である。
【００４５】
この実施形態の双方向サイリスタ１は、それぞれ導電膜１１ａ，１１ｂが、ｐ型領域３ａ，３ｂからｐ型領域４ａ，４ｂに向かう方向に延設されて、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の半導体領域２の表面が覆われた構成にしたことを特徴とするものである。
【００４６】
上記構成によれば、双方向サイリスタ１は、図７（ｂ）に示すように、ｐ型領域３ａ，３ｂとｐ型領域４ａ，４ｂとの間の導通経路となり得る半導体領域２である領域Ｘａ，Ｘｂの表面が、それぞれ導電膜１１ａ，１１ｂにより覆われるので、封止用樹脂材料等の分極等によるトリガ感度の変動低下が抑えられるものとなる。
【図面の簡単な説明】
【００４７】
【図１】本発明に係る双方向サイリスタの第１の実施の形態を示し、（ａ）は概略平面図、（ｂ）は（ａ）の切断面線Ｄ１−Ｄ１から見た概略断面図、（ｃ）は部分拡大平面図、（ｄ）は（ｃ）の切断面線Ｄ２−Ｄ２から見た概略断面図である。
【図２】同上の第２の実施の形態を示し、（ａ）は概略平面図、（ｂ）は部分拡大平面図、（ｃ）は（ｂ）の切断面線Ｄ３−Ｄ３から見た概略断面図である。
【図３】同上の第３の実施の形態を示し、（ａ）は概略平面図、（ｂ）は部分拡大平面図、（ｃ）は（ｂ）の切断面線Ｄ４−Ｄ４から見た概略断面図である。
【図４】同上の第４の実施の形態を示し、（ａ）は概略平面図、（ｂ）は部分拡大平面図、（ｃ）は（ｂ）の切断面線Ｄ５−Ｄ５から見た概略断面図である。
【図５】同上の第５の実施の形態を示し、（ａ）は概略平面図、（ｂ）は部分拡大平面図、（ｃ）は（ｂ）の切断面線Ｄ６−Ｄ６から見た概略断面図である。
【図６】同上の第６の実施の形態を示し、（ａ）は概略平面図、（ｂ）は（ａ）の切断面線Ｄ７−Ｄ７から見た概略断面図である。
【図７】同上の第７の実施の形態を示し、（ａ）は概略平面図、（ｂ）は（ａ）の切断面線Ｄ８−Ｄ８から見た概略断面図である。
【図８】双方向サイリスタの回路図である。
【図９】従来の双方向サイリスタを示し、（ａ）は概略平面図、（ｂ）は（ａ）の切断面線Ｄ９−Ｄ９から見た概略断面図である。
【符号の説明】
【００４８】
１  双方向サイリスタ
２  半導体基板（ラテラルトランジスタのベース、バーティカルトランジスタのコレクタ）
３ａ，３ｂ  ラテラルトランジスタのエミッタ
４ａ，４ｂ  ラテラルトランジスタのコレクタ（バーティカルトランジスタのベース）
７ａ，７ｂ  バーティカルトランジスタのエミッタ
８ａ，８ｂ  ＭＯＳＦＥＴのソース
９ａ，９ｂ  ＭＯＳＦＥＴのドレイン
１０  絶縁膜
１１ａ，１１ｂ  出力用配線
１２ａ，１２ｂ  ゲート配線
Ｔ１，Ｔ２  サイリスタ
Ｔ１１，Ｔ２１  ラテラルトランジスタ
Ｔ１２，Ｔ２２  バーティカルトランジスタ
Ｍ１，Ｍ２  ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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