(57)【要約】【課題】  細幅配線の電気抵抗の上昇を抑制し、太幅配線の信頼性の低下を防止した半導体装置を提供する。【解決手段】  複数の配線層を有する半導体装置であって、複数の配線層の中の少なくとも１層の配線層の配線は不純物を含み、少なくとも１層の配線層の配線に含まれる不純物の濃度は配線幅が大きいほど高い構成である。【選択図】  図１
2005158930.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線層を有する半導体装置であって、
前記複数の配線層の中の少なくとも１層の配線層の配線は、不純物を含み、
前記少なくとも１層の配線層の配線に含まれる前記不純物の濃度は、配線幅が大きいほど高い半導体装置。
【請求項２】
前記複数の配線層が、浅溝配線から構成される下層配線層と、深溝配線から構成される上層配線層とを含み、
前記少なくとも１層の配線層の配線が、前記下層配線層に含まれ、
前記上層配線層を構成する配線が、不純物を含まない金属からなる請求項１記載の半導体装置。
【請求項３】
前記複数の配線層の中の前記少なくとも１層の配線層の配線は、配線幅に対する厚さの割合が１よりも小さい太幅配線と、配線幅に対する厚さの割合が１以上である細幅配線とを含んでいる請求項１または２記載の半導体装置。
【請求項４】
前記複数の配線層の中の前記少なくとも１層の配線層の配線の厚さが４００ｎｍ以下である請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記太幅配線の前記不純物の濃度が０．１〜１０ａｔｏｍｉｃ％である請求項３記載の半導体装置。
【請求項６】
前記複数の配線層の中の前記少なくとも１層の配線の主成分が銅であり、前記不純物が銅よりも標準電極電位が低い元素である請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
配線を有する半導体装置の製造方法であって、
半導体基板上に配線用溝を有する絶縁膜を形成する工程と、
金属に不純物を含む合金膜をスパッタリング法により前記配線用溝に形成する工程と、
電解めっき法により前記金属と同種の金属からなる金属膜を前記合金膜上に形成する工程と、
前記金属を粒状化するための熱処理により前記不純物を前記配線用溝内に拡散させる工程と、
前記絶縁膜上の前記合金膜と前記金属膜を除去して第１の配線を形成する工程とを含む半導体装置の製造方法。
【請求項８】
配線を有する半導体装置の製造方法であって、
半導体基板上に配線用溝を有する絶縁膜を形成する工程と、
金属膜をスパッタリング法により前記配線用溝に形成する工程と、
電解めっき法により前記金属膜と同種の金属膜を前記配線用溝に形成する工程と、
前記金属膜と同種の金属に不純物を含む合金膜をスパッタリング法により前記金属膜上に形成する工程と、
前記金属を粒状化するための熱処理により前記不純物を前記配線用溝内に拡散させる工程と、
前記絶縁膜上の前記金属膜と前記合金膜を除去して第１の配線を形成する工程とを含む半導体装置の製造方法。
【請求項９】
前記第１の配線上にビアプラグ用開孔を有する層間絶縁膜を形成する工程と、
前記ビアプラグ用開孔に第１の導電性膜を埋め込んでビアプラグを形成する工程と、
前記ビアプラグに接続された第２の配線用溝を有する層間絶縁膜を形成する工程と、
前記第２の配線用溝に第２の導電性膜を埋め込んで第２の配線を形成する工程とをさらに含む請求項７または８記載の半導体装置の製造方法。
【請求項１０】
前記第１の導電性膜は、銅以外の不純物を含む銅、銅、タングステン、およびアルミニウムのうちいずれかである請求項９記載の半導体装置の製造方法。
【請求項１１】
前記第１の配線上にビアプラグ用開孔と該ビアプラグ用開孔に接続された第２の配線用溝とを有する層間絶縁膜を形成する工程と、
前記ビアプラグ用開孔および前記第２の配線用溝に導電性膜を埋め込んでビアプラグおよび第２の配線を形成する工程とをさらに含む請求項７または８記載の半導体装置の製造方法。
【請求項１２】
前記金属が銅である請求項７から１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
前記第１の配線上に、不純物を含まない前記金属からなる第３の配線を形成する工程をさらに含む請求項７から１２のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多層配線構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、メモリやロジック等の回路を備えた半導体装置において、信号遅延の回路性能への影響と、ストレスマイグレーション（ＳＭ）およびエレクトロマイグレーション（ＥＭ）による配線の信頼性の劣化が深刻化している。
【０００３】
信号遅延の原因として、主に以下の２種類が考えられる。１つめは、クロック信号の伝送を行うための長距離配線における電気抵抗に起因する遅延である。この遅延の問題を解消するには、配線の電気抵抗を小さくする必要があり、配線を厚くすることや、電気抵抗の小さい配線材料を用いるなどの方法がある。２つめは、メモリセルなどの高密度に集積されたパターンの短距離配線における配線間容量に起因する遅延である。微細化とともに寄生の配線間容量としては、隣り合う配線同士の容量が主となる。そのため、配線間容量による遅延を少なくするには、同一層に形成された配線同士の容量を低減することが有効である。
【０００４】
上述のことから、長距離配線では配線の厚さを厚くして配線の電気抵抗を低減し、短距離配線では配線を薄くして配線間容量を低減することが有効となる。
【０００５】
従来の半導体装置の配線構造について説明する。以下では、配線のために形成する導電性膜の材料の主成分に電気抵抗がアルミニウム（Ａｌ）よりも小さい銅（Ｃｕ）を用いた場合について説明する。
【０００６】
図４は従来の配線構造の一構成例を示す断面模式図である。
【０００７】
図４に示すように、半導体基板１００の上に下地シリコン酸化膜１０２が形成され、下地シリコン酸化膜１０２上の層間絶縁膜に複数の配線が形成され、配線同士が第１のビアプラグ１５２から第５のビアプラグ１６０で接続されている。第１の配線１０４、第２の配線１０６および第３の配線１０８は短距離配線に相当し、第４の配線１１０、第５の配線１１２および第６の配線１１４は長距離配線に相当する。ここでは、長距離配線および短距離配線ならびにビアプラグの材料に純Ｃｕ膜が用いられている。
【０００８】
また、上述したように、長距離配線では配線の厚さを厚くして配線の電気抵抗を低減し、短距離配線では配線の厚さを薄くして配線間容量を低減している。そのため、長距離配線の厚さは短距離配線よりも厚い。以下では、長距離配線のように配線の厚さを厚くしている配線を深溝配線と称し、短距離配線のように配線の厚さを薄くしている配線を浅溝配線と称する。
【０００９】
一方、信頼性の劣化に対する対策として、マグネシウム（Ｍｇ）、Ａｌ、およびシリコン（Ｓｉ）等の不純物をＣｕ膜に添加したＣｕ合金膜を配線の材料に採用することが知られている。配線材料にＣｕ合金膜を採用することで、添加した不純物が配線中のＣｕのグレインバンダリ（粒界）に析出し、電流密度の増加に対するＥＭ耐性が向上する。
【００１０】
ここで、不純物を添加した配線を用いた多層配線構造について説明する。
【００１１】
図５は多層配線構造を示す断面模式図である。
【００１２】
図５に示すように、短距離配線の第１の配線１２０、第２の配線１２２および第３の配線１２４では、配線間容量を低減するために、図４と同様に、配線の厚さを薄くしている。そして、これらの短距離配線には、配線の厚さを薄くした際に問題となるＥＭ耐性劣化の対策として、銀、パラジウム、プラチナ、錫（Ｓｎ）、クロム、ジルコニウム、およびチタンのうちいずれかをＣＶＤ（化学気相成長）法でＣｕ膜中に添加したＣｕ合金膜を配線材料に用いている（例えば、特許文献１参照）。なお、長距離配線の第４の配線１１０、第５の配線１１２および第６の配線１１４には、配線抵抗を低減するために、図４と同様に、配線厚さを厚くした純Ｃｕ膜を用いている。
【特許文献１】特開平９−２８９２１４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
長距離配線および短距離配線に純Ｃｕ膜を用いる場合、短距離配線で配線の厚さが薄くなると、短距離配線のうち配線幅の大きい太幅配線も厚さが薄くなる。配線の厚さが薄くなると、配線のバルクの自由エネルギーが小さくなる。また、配線の幅が広くなると、配線のパターン面積が大きくなるので、配線表面の自由エネルギーが大きくなる。そのため、図６（ａ）に示すように、シリコン酸化膜１０３に形成された太幅配線１９２の厚さが、例えば、２００ｎｍよりも薄くなると、配線表面の自由エネルギーがバルクよりも大きくなり、製造過程における熱処理により凝集反応を起こすおそれがある。凝集反応が起きると、断線して配線として利用できなくなる。細幅配線１９４では表面の自由エネルギーが小さいので凝集反応が起きない。なお、図６では、配線上にＣｕ拡散防止のためのキャップ膜１９６が形成されている。
【００１４】
そして、製造過程において繰り返し行われる熱処理による熱ストレス（以下では、「高温短期ストレス」と称する）、および半導体装置の使用中における動作温度による熱ストレス（以下では、「低温長期ストレス」と称する）の少なくともいずれかによりＳＭ耐性が劣化する。この問題に対して、上述のＣｕ合金膜を配線に用いると、図６（ｂ）に示すように、シリコン酸化膜１０３上面上の配線材料を除去するためのＣＭＰ（Ｃｈｅｍｉｃａｌ  ａｎｄ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）処理を行った後の洗浄工程で配線表面に不純物酸化層が形成されるため、不純物酸化層１９８が配線表面を覆い、熱処理による凝集反応を防げる。
【００１５】
一方、微細化がさらに進むと、太幅配線に比べて配線幅が狭い細幅配線では、配線内のグレイン構造がバンブー構造になる。また、配線の底面および側壁にバリアメタルが存在する構造においては、Ｃｕの量に対してバリアメタルの量が相対的に多くなる。そのため、ＥＭの問題は解消される。しかし、細幅配線に不純物を添加すると、配線の抵抗率が上昇するため、信号遅延の問題が発生してしまう。このことから、細幅配線に対して高濃度に不純物が添加されているＣｕ合金膜を採用するのは適当ではない。
【００１６】
また、配線に純Ｃｕ膜を用いると、高温短期ストレスおよび低温長期ストレスの少なくともいずれかにより、配線中のグレインバンダリの欠陥が配線とビアプラグとの接続部に移動し、ストレスに起因してボイド（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｖｏｉｄ：以下では、ＳＩＶと称する）がその接続部で成長する。太幅配線では細幅配線に比べてグレインバンダリが多く存在するため、上記接続部におけるＳＩＶは大きく成長するが、その接続部の面積が十分に大きければ、太幅配線とビアプラグとの電気的導通状態が維持される。しかし、微細化とともに上記接続部の面積が小さくなると、その接続部に成長したＳＩＶにより、太幅配線とビアプラグとの電気的な導通状態が得られなくなるオープン不良が発生するという問題がある。
【００１７】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、細幅配線の電気抵抗の上昇を抑制し、太幅配線の信頼性の低下を防止した半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明の半導体装置は、複数の配線層を有する半導体装置であって、
前記複数の配線層の中の少なくとも１層の配線層の配線は、不純物を含み、
前記少なくとも１層の配線層の配線に含まれる前記不純物の濃度は、配線幅が大きいほど高い構成である。
【００１９】
本発明では、配線幅が大きいほど熱処理による凝集反応が起こりやすくなるが、不純物の濃度を高くすることで、凝集反応を防止して、高温短期によるストレスマイグレーション耐性が向上する。また、配線幅が大きいほど配線中における欠陥の数が多くなるが、不純物の濃度を高くすることで、欠陥に不純物が析出して、低温長期によるストレスマイグレーション耐性が向上する。
【００２０】
また、上記本発明の半導体装置において、
前記複数の配線層が、浅溝配線から構成される下層配線層と、深溝配線から構成される上層配線層とを含み、
前記少なくとも１層の配線層の配線が、前記下層配線層に含まれ、
前記上層配線層を構成する配線が、不純物を含まない金属からなることとしてもよい。
【００２１】
また、上記本発明の半導体装置において、
前記複数の配線層の中の前記少なくとも１層の配線層の配線は、配線幅に対する厚さの割合が１よりも小さい太幅配線と、配線幅に対する厚さの割合が１以上である細幅配線とを含んでいることとしてもよい。
【００２２】
本発明では、配線幅に対する厚さの割合となるアスペクト比が１よりも小さい太幅配線では、配線の厚さに対して配線幅の大きい配線となり、凝集反応が防止されるとともに、配線幅の大きさに対応して多く含まれる欠陥によるボイドの成長を抑えることができる。
【００２３】
また、上記本発明の半導体装置において、前記複数の配線層の中の前記少なくとも１層の配線層の配線の厚さが４００ｎｍ以下であることとしてもよい。本発明では、配線の厚さが４００ｎｍ以下で発生しやすくなる凝集反応がより防止される。
【００２４】
さらに、上記本発明の半導体装置において、前記太幅配線の前記不純物の濃度が０．１〜１０ａｔｏｍｉｃ％であることとしてもよく、前記複数の配線層の中の前記少なくとも１層の配線の主成分が銅であり、前記不純物が銅よりも標準電極電位が低い元素であることとしてもよい。
【００２５】
一方、上記目的を達成するための本発明の半導体装置の製造方法は、配線を有する半導体装置の製造方法であって、
半導体基板上に配線用溝を有する絶縁膜を形成する工程と、
金属に不純物を含む合金膜をスパッタリング法により前記配線用溝に形成する工程と、
電解めっき法により前記金属と同種の金属からなる金属膜を前記合金膜上に形成する工程と、
前記金属を粒状化するための熱処理により前記不純物を前記配線用溝内に拡散させる工程と、
前記絶縁膜上の前記合金膜と前記金属膜を除去して第１の配線を形成する工程とを含むものである。
【００２６】
本発明では、合金膜をスパッタリング法で形成しているため、配線溝の配線幅が大きいほど配線溝内に形成される合金膜の膜厚が大きくなる。そのため、配線幅の大きい配線ほど不純物濃度が大きくなり、凝集反応が防止されるとともに、配線中に含まれる欠陥によるボイドの成長を抑えることができる。
【００２７】
また、本発明の半導体装置の製造方法は、配線を有する半導体装置の製造方法であって、
半導体基板上に配線用溝を有する絶縁膜を形成する工程と、
金属膜をスパッタリング法により前記配線用溝に形成する工程と、
電解めっき法により前記金属膜と同種の金属膜を前記配線用溝に形成する工程と、
前記金属膜と同種の金属に不純物を含む合金膜をスパッタリング法により前記金属膜上に形成する工程と、
前記金属を粒状化するための熱処理により前記不純物を前記配線用溝内に拡散させる工程と、
前記絶縁膜上の前記金属膜と前記合金膜を除去して第１の配線を形成する工程とを含むものである。
【００２８】
本発明では、電解めっき法で配線溝内に金属膜を形成した後、スパッタリング法で合金膜を形成して配線溝を満たすようにしているため、配線溝の配線幅の大きい配線ほど埋め込まれる合金膜の膜厚が大きくなる。そのため、配線中の不純物濃度が大きくなり、凝集反応が防止されるとともに、配線中に含まれる欠陥によるボイドの成長を抑えることができる。
【００２９】
また、上記本発明の半導体装置の製造方法において、
前記第１の配線上にビアプラグ用開孔を有する層間絶縁膜を形成する工程と、
前記ビアプラグ用開孔に第１の導電性膜を埋め込んでビアプラグを形成する工程と、
前記ビアプラグに接続された第２の配線用溝を有する層間絶縁膜を形成する工程と、
前記第２の配線用溝に第２の導電性膜を埋め込んで第２の配線を形成する工程とをさらに含むこととしてもよい。
【００３０】
本発明では、第１の配線上にビアプラグと第２の配線とが別々に形成される。そのため、ビアプラグと第２の配線とに異なる材料を用いることが可能となる。
【００３１】
また、上記本発明の半導体装置の製造方法において、前記第１の導電性膜は、銅以外の不純物を含む銅、銅、タングステン、およびアルミニウムのうちいずれかであることとしてもよい。
【００３２】
また、上記本発明の半導体装置の製造方法において、
前記第１の配線上にビアプラグ用開孔と該ビアプラグ用開孔に接続された第２の配線用溝とを有する層間絶縁膜を形成する工程と、
前記ビアプラグ用開孔および前記第２の配線用溝に導電性膜を埋め込んでビアプラグおよび第２の配線を形成する工程とをさらに含むこととしてもよい。
【００３３】
本発明では、第１の配線上にビアプラグと第２の配線とが一体に形成されるため、製造工程の期間が短縮される。
【００３４】
さらに、上記本発明の半導体装置の製造方法において、前記金属が銅であることとしてもよく、前記第１の配線上に、不純物を含まない前記金属からなる第３の配線を形成する工程をさらに含むこととしてもよい。
【発明の効果】
【００３５】
本発明の半導体装置およびその製造方法により、高温短期ストレス耐性および低温長期ストレス耐性が向上する。
【００３６】
また、配線の電気抵抗の上昇が懸念される細幅配線では不純物濃度を低く抑え、製造過程の熱サイクルによるＣｕの凝集およびＳＩＶによるビアプラグのオープン不良が懸念される太幅配線では不純物濃度を高くすることができる。そのため、細幅配線部の電気抵抗の上昇を防ぎつつ、太幅配線部での低温長期ストレスに対するビアプラグの信頼性を向上できる。その上、深溝配線部では、従来と同様の構成とすることで、電気抵抗の上昇を抑えることができる。
【発明を実施するための最良の形態】
【００３７】
本発明の半導体装置は、多層配線構造において、浅溝配線では、配線材料として不純物を含む合金膜が用いられ、かつ配線中の不純物濃度は配線幅が大きくなるほど高くなる構成である。
（実施形態１）
本発明の半導体装置について説明する。なお、トランジスタおよびコンデンサ等の半導体素子の構成および製造方法については、従来と同様なためその説明を省略する。
【００３８】
図１は本発明の半導体装置の一構成例を示す断面模式図である。
【００３９】
図１に示されるように、本発明の半導体装置は、半導体基板１００上の層間絶縁膜に複数の浅溝配線と複数の深溝配線が形成された多層配線構造を有している。浅溝配線および深溝配線は、配線同士が第１のビアプラグ１５２から第５のビアプラグ１６０で接続されている。
【００４０】
浅溝配線の第１の配線、第２の配線１３２および第３の配線では、Ｃｕ膜に不純物としてＡｌを添加したＣｕ−Ａｌ合金（以下、単にＣｕ合金と称する）膜が配線材料に用いられている。そして、Ｃｕ合金膜を配線材料としたＣｕ合金配線における不純物濃度は配線幅が大きいほど高くなっている。例えば、図１に示す第１の配線において太幅配線１３０の方が細幅配線１３６よりも不純物濃度が高い。同様に、第３の配線において太幅配線１３４の方が細幅配線１３８よりも不純物濃度が高い。
【００４１】
なお、深溝配線の第４の配線１１０、第５の配線１１２および第６の配線１１４では配線材料として、配線幅に関係なく、従来と同様に純Ｃｕ膜が用いられている。
【００４２】
次に、上述した構成の半導体装置の製造方法について説明する。なお、ここでは第１の配線の製造方法について説明する。
【００４３】
図２は上記半導体装置の製造方法を示す断面模式図である。
【００４４】
半導体基板上にトランジスタ等の半導体素子を形成した後、下地シリコン酸化膜１１を形成する。図２（ａ）に示すように、下地シリコン酸化膜１１の上に層間絶縁膜としてシリコン酸化膜１３を形成し、公知のリソグラフィ工程でレジストパターンを形成し、レジストパターンの上からドライエッチングを行うことで深さ２００ｎｍの配線溝をシリコン酸化膜１３に形成した後、レジストパターンを除去する。ここでは、形成される配線の配線幅が細幅配線となる０．１μｍと、太幅配線となる１．０μｍの２種類設けている。
【００４５】
続いて、図２（ｂ）に示すように、スパッタリング法によりＴａＮ膜を１０ｎｍ、Ｔａ膜を２０ｎｍ順に成膜することで、バリアメタル膜としてＴａ／ＴａＮ膜の積層膜を形成する。続いて、スパッタリング法により、シード膜１５としてＣｕ合金膜を６０ｎｍ形成する。Ｃｕ合金膜におけるＡｌの不純物濃度は０．５ｗｔ％であった。
【００４６】
ここで、配線溝内におけるシード膜１５の膜厚を測定してみると、太幅配線の配線溝底部と側壁部では６０ｎｍであった。これに対して、細幅配線では、配線溝底部で５ｎｍであり、側壁部で２ｎｍであった。配線幅による膜厚差は、ステップカバレッジ（段差被覆性）の違いによるものである。このステップカバレッジを表わすものの一つとして、配線溝のアスペクト比（配線溝の深さ／配線幅）がある。このアスペクト比が大きいほど、配線溝底部および側壁部に形成されるＣｕ合金膜の膜厚は薄くなる（シャドウウィング効果）。なお、アスペクト比が１より小さいものが太幅配線となる。
【００４７】
また、スパッタリング法の処理において、処理室内で配線材料を含むターゲットから原子を飛び出させるためのガスの圧力を高くすると、膜を形成するための原子が散乱されやすくなり、配線溝底部および側壁部に形成されるＣｕ合金膜の膜厚は薄くなる。そのため、スパッタリング法による処理の際、上記ガスの設定圧力により、配線溝内に形成するシード膜１５の膜厚を制御可能となる。
【００４８】
続いて、図２（ｃ）に示すように電解めっき法により、Ｃｕ膜１７を６００ｎｍ成膜した後、グレイン（粒状）化するために、窒素雰囲気で３５０℃、３０分の熱処理を行う（図２（ｄ））。このとき、シード膜１５から不純物となるＡｌがＣｕ膜中に拡散する。各配線中におけるＡｌ不純物濃度は、配線溝内部に形成されたシード膜１５の膜厚に依存する。そのため、Ａｌ不純物濃度は、細幅配線で０．０１５ｗｔ％であるのに対し、太幅配線で０．１８ｗｔ％であった。このことから、細幅配線と太幅配線とでＡｌ不純物濃度の差が１桁以上あることがわかる。
【００４９】
その後、図２（ｅ）に示すように、シリコン酸化膜１３上面上の配線材料を除去するためのＣＭＰ処理（以下では、「Ｃｕ−ＣＭＰ処理」と称する）を行い、深さ２００ｎｍの細幅配線１９と太幅配線２１を形成する。このようにして、第１の配線が形成される。
【００５０】
ここで、Ｃｕ−ＣＭＰ処理後の配線について、グレインを観察したので、その結果について説明する。グレイン観察には、ＥＢＳＰ（Ｅｌｅｃｔｒｏｎ  Ｂａｃｋ  Ｓｃａｔｔｅｒｉｎｇ  Ｐａｔｔｅｒｎ：電子後方散乱回折像）法を用いた。グレインサイズは配線幅の違いによらず０．２μｍであった。細幅配線１９ではバンブー構造になっているが、太幅配線２１では多くのグレインバンダリが見られた。
【００５１】
上記Ｃｕ−ＣＭＰ処理後、配線上にＣｕ拡散防止のためのキャップ膜を成膜し、続いて層間絶縁膜となるシリコン酸化膜を形成する。そして、層間絶縁膜にビアプラグ用開孔を公知のリソグラフィおよびエッチング工程により形成する。続いて、ビアプラグ用開孔にＣｕ膜を埋め込んだ後、層間絶縁膜上のＣｕ膜をＣＭＰ処理で除去し、図１に示した第１のビアプラグ１５２を形成する。さらに、キャップ膜を形成した後、図１に示した第２の配線１３２を形成するための層間絶縁膜を形成し、上記第１の配線と同様にして、第２の配線１３２を形成する。その後、配線およびビアプラグの形成を繰り返して、浅溝配線部の多層構造を形成する。なお、深溝配線部の多層構造については、従来と同様なためその製造方法の説明を省略する。
【００５２】
本実施形態では、上述したように、シード膜としてＣｕ合金膜をスパッタリング法で形成することで、シャドウウィング効果により、シード膜が細幅配線では薄く形成され、太幅配線では厚く形成されるため、細幅配線と太幅配線とでシード膜の膜厚が異なる。そのため、シード膜の上に電解めっき法によりＣｕ膜を形成し、グレイン化の熱処理を行うと、シード膜の不純物がＣｕ膜に拡散し、形成された配線における不純物濃度は太幅配線の方が細幅配線よりも高くなる。その結果、細幅配線の電気抵抗の上昇が抑制されるとともに、太幅配線の不純物濃度を高くすることで、熱処理による凝集反応が防止されるとともに、グレインバンダリに不純物が析出して、太幅配線のＳＭ耐性が向上する。
（実施形態２）
本実施形態は、電解めっき法で銅を形成した後、不純物を含むＣｕ合金膜をスパッタリング法で形成し、浅溝配線に不純物を拡散するものである。
【００５３】
図３は本実施形態における半導体装置の製造方法を示す断面模式図である。
【００５４】
半導体基板上にトランジスタ等の半導体素子を形成した後、下地シリコン酸化膜１１を形成する。実施形態１と同様にして、下地シリコン酸化膜１１の上に層間絶縁膜としてシリコン酸化膜１３を形成した後、シリコン酸化膜１３に深さ２００ｎｍの配線溝を形成する（図３（ａ））。図３（ａ）に示すように、形成される配線の配線幅が細幅配線となる０．１μｍと、太幅配線となる１．０μｍの２種類設けている。
【００５５】
続いて、図３（ｂ）に示すように、スパッタリング法によりＴａＮ膜を１０ｎｍ、Ｔａ膜を２０ｎｍ順に成膜することで、バリアメタル膜としてＴａ／ＴａＮ膜の積層膜を形成する。続いて、スパッタリング法により、シード膜２３として純Ｃｕ膜を６０ｎｍ形成する。
【００５６】
そして、図３（ｃ）に示すように、ボトムアップ性の強いめっき条件で電解めっき法により、Ｃｕ膜２５を１００ｎｍ形成する。このとき、細幅配線のための配線溝にはＣｕが完全に埋め込まれるが、太幅配線のための配線溝に対しては、Ｃｕ膜の埋め込みは完全ではない。
【００５７】
続いて、図３（ｄ）に示すように、不純物となるＡｌの濃度が０．５ｗｔ％のＣｕ合金膜２７をスパッタリング法により５００ｎｍ形成した後、グレイン化するために、窒素雰囲気で３５０℃、３０分の熱処理を行う。このとき、Ｃｕ合金膜２７から不純物となるＡｌがＣｕ中に拡散する。各配線中におけるＡｌ不純物濃度は、細幅配線で０．００１５ｗｔ％であるのに対し、太幅配線で０．２５ｗｔ％であった。このことから、細幅配線と太幅配線とでＡｌ不純物濃度の差が２桁以上あることがわかる。
【００５８】
その後、図３（ｅ）に示すように、Ｃｕ−ＣＭＰ処理を行い、深さ２００ｎｍの細幅配線２９と太幅配線３１を形成した。このようにして、第１の配線が形成される。
【００５９】
ここで、Ｃｕ−ＣＭＰ処理後の配線について、ＥＢＳＰ法を用いてグレインを観察したので、その結果について説明する。グレインサイズは配線幅の違いによらず０．２μｍであった。細幅配線２９ではバンブー構造になっているが、太幅配線３１では多くのグレインバンダリが見られた。
【００６０】
上記Ｃｕ−ＣＭＰ処理後、配線上にＣｕ拡散防止のためのキャップ膜を成膜した後、実施形態１と同様にして、浅溝配線部の多層構造を形成する。なお、深溝配線部の多層構造については、従来と同様なためその製造方法の説明を省略する。
【００６１】
本実施形態では、上述したように、シード膜として純Ｃｕ膜をスパッタリング法で形成した後、細幅配線のための配線溝にＣｕを埋め込むが、太幅配線のための配線溝にはＣｕが埋まりきらない分だけ電解めっき法でＣｕを形成し、続いてスパッタリング法によりＣｕ合金膜を形成する。そのため、細幅配線のための配線溝には、すでに電解めっき法によるＣｕが埋め込まれているが、太幅配線のための配線溝は、Ｃｕの埋め込み不足なので、埋め込み不足分だけスパッタリング法によるＣｕ合金膜で満たされることになる。その後、グレイン化の熱処理を行うと、太幅配線により多くの不純物が拡散し、不純物の濃度が細幅配線に比べて太幅配線部の方が高くなる。その結果、細幅配線の電気抵抗の上昇が抑制されるとともに、太幅配線の不純物濃度を高くすることで、熱処理による凝集反応が防止されるとともに、グレインバンダリに不純物が析出して、太幅配線のＳＭ耐性が向上する。
【００６２】
なお、上記実施形態１および実施形態２において、浅溝配線の厚さを２００ｎｍの場合で説明したが、浅溝配線の厚さが４００ｎｍ以下であれば、熱ストレスによる凝集反応は起こりやすいので、本発明の効果は顕著である。
【００６３】
また、第１のビアプラグ１５２と第２の配線１３２とを別々に形成するシングルダマシン法で説明したが、第１のビアプラグと第２の配線とを一体に形成するデュアルダマシン法を用いてビアプラグおよび配線を形成してもよい。シングルダマシン法であれば、ビアプラグと第２の配線とに異なる材料を用いることが可能となる。デュアルダマシン法の場合には、第１の配線上の層間絶縁膜にビアプラグ用開孔とビアプラグ用開孔に接続された第２の配線用溝とを形成し、ビアプラグ用開孔および第２の配線用溝に金属膜を埋め込んだ後、層間絶縁膜上の金属膜をＣＭＰ処理で除去し、第１のビアプラグおよび第２の配線を形成する。デュアルダマシン法であれば、製造工程の期間が短縮される。
【００６４】
また、複数の配線およびビアプラグの形成に、シングルダマシン法とデュアルダマシン法を組み合わせて適用してもよい。また、浅溝配線および深溝配線は３層に限られない。シングルダマシン法によりビアプラグを形成する場合、ビアプラグの材料は、導電性膜としてＣｕの他に、タングステン（Ｗ）、ＡｌおよびＣｕ合金のいずれであってもよい。
【００６５】
さらに、上記不純物は、Ａｌに限らず、Ｍｇ、Ｓｎ、およびＳｉなど、標準電極電位がＣｕよりも低い元素であればよい。なぜならば、図６（ｂ）で説明したように、熱処理による凝集反応を防止するには、配線層の上面に不純物酸化層をつくる必要があり、不純物はＣｕより酸化されやすい（すなわち、電子をどれだけひきつけるかを示す標準電極電位がＣｕより低い）必要があるからである。配線中における太幅配線の不純物の濃度は、実施形態１では０．１８ｗｔ％（０．４２ａｔｏｍｉｃ％に相当）であり、実施形態２では０．２５ｗｔ％（０．５８ａｔｏｍｉｃ％に相当）であるが、０．１〜１０ａｔｏｍｉｃ％であることが望ましい。また、上記の実施形態においては、配線幅が２種類の場合について述べたが、配線幅は２種類以上であってもよい。
【図面の簡単な説明】
【００６６】
【図１】本発明の半導体装置の一構成例を示す断面模式図である。
【図２】本発明の半導体装置の製造方法を示す断面模式図である。
【図３】本発明の半導体装置の他の製造方法を示す断面模式図である。
【図４】従来の半導体装置の一構成例を示す断面模式図である。
【図５】従来の半導体装置の他の構成例を示す断面模式図である。
【図６】熱ストレスをかけた後の配線の状態を示す断面模式図である。
【符号の説明】
【００６７】
１１、１０２    下地シリコン酸化膜
１３    シリコン酸化膜
１５、２３    シード膜
１７、２５    Ｃｕ膜
１９、２９、１３６、１３８    細幅配線
２１、３１、１３０、１３４    太幅配線
２７    Ｃｕ合金膜
１００    半導体基板
１０４、１２０    第１の配線
１０６、１２２    第２の配線
１０８、１２４    第３の配線
１１０    第４の配線
１１２    第５の配線
１１４    第６の配線
１５２    第１のビアプラグ
１５４    第２のビアプラグ
１５６    第３のビアプラグ
１５８    第４のビアプラグ
１６０    第５のビアプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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