(57)【要約】【課題】  受光面上の２方向それぞれの入射光強度分布検出および撮像の双方を高感度に行なうことができる光検出装置を提供する。【解決手段】  Ｍ行Ｎ列に配列された画素部Ｐm,nから入射光強度に応じた電圧値が出力され、その電圧値は画素データ読出部２０により読み出されて、撮像が行なわれる。画素部から出力された電圧値は、第１加算部３０および第２加算部４０にも入力する。第１加算部３０では、各行について、該行にあるＮ個の画素部Ｐm,1〜Ｐm,Nから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。第２加算部４０では、各列について、該列にあるＭ個の画素部Ｐ1,n〜ＰM,nから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。第１加算部３０および第２加算部４０から出力される電圧値に基づいて、受光面上の２方向それぞれの入射光強度分布が検出される。【選択図】  図１
2005033722.tif 000002
【特許請求の範囲】
【請求項１】
入射光強度に応じた量の電荷を発生するフォトダイオードと、ゲート端子に入力している電荷の量に応じた電圧値を出力する増幅用トランジスタと、前記フォトダイオードで発生した電荷を前記増幅用トランジスタのゲート端子へ転送する転送用トランジスタと、前記増幅用トランジスタのゲート端子の電荷を放電する放電用トランジスタと、前記増幅用トランジスタから出力される電圧値を選択的に出力する選択用トランジスタとを各々含み、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐm,nと（ただし、ＭおよびＮそれぞれは２以上の整数、ｍは１以上Ｍ以下の各整数、ｎは１以上Ｎ以下の各整数）、
前記Ｍ×Ｎ個の画素部Ｐm,nそれぞれの前記選択用トランジスタから出力される電圧値を読み出す画素データ読出部と、
前記Ｍ×Ｎ個の画素部Ｐm,nの各行について、該行にあるＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれの前記選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第１加算部と、
前記Ｍ×Ｎ個の画素部Ｐm,nの各列について、該列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの前記選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第２加算部と、
を備えることを特徴とする光検出装置。
【請求項２】
前記第１加算部が、前記Ｍ×Ｎ個の画素部Ｐm,nに対して１つの加算回路を有する、ことを特徴とする請求項１記載の光検出装置。
【請求項３】
前記加算回路が、
各列についてＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの前記選択用トランジスタに結合容量素子を介して入力端子が接続されている増幅器と、
前記増幅器の前記入力端子と出力端子との間に設けられ、前記入力端子に流入した電荷を蓄積する帰還容量素子と、
を備えることを特徴とする請求項２記載の光検出装置。
【請求項４】
前記第２加算部が、前記Ｍ×Ｎ個の画素部Ｐm,nの各列に対して１つの加算回路を有する、ことを特徴とする請求項１記載の光検出装置。
【請求項５】
第ｎ列の前記加算回路が、
第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの前記選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、
前記増幅器の前記入力端子と出力端子との間に設けられ、前記結合容量素子から前記結合スイッチを介して前記入力端子に流入した電荷を蓄積する帰還容量素子と、
前記結合容量素子を放電する放電手段と、
を備えることを特徴とする請求項４記載の光検出装置。
【請求項６】
前記第２加算部が、前記Ｍ×Ｎ個の画素部Ｐm,nに対して１つの加算回路を有する、ことを特徴とする請求項１記載の光検出装置。
【請求項７】
前記加算回路が、
各列についてＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの前記選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、
前記増幅器の前記入力端子と出力端子との間に設けられ、前記結合容量素子から前記結合スイッチを介して前記入力端子に流入した電荷を蓄積するＮ組の縦続接続された帰還容量素子およびスイッチと、
前記結合容量素子を放電する放電手段と、
を備えることを特徴とする請求項６記載の光検出装置。
【請求項８】
前記画素データ読出部、前記第１加算部および前記第２加算部が並列的に処理を行なう、ことを特徴とする請求項１記載の光検出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、受光面上の２方向それぞれの入射光強度分布を検出することができる光検出装置に関するものである。
【背景技術】
【０００２】
受光面上の２軸方向それぞれの入射光強度分布を検出することができる光検出装置としては、例えば、特許文献１に開示されたものが知られている。この光検出装置は、基板上の受光面において、ｙ軸方向に長い複数の光感応領域がｘ軸方向に並列配置されていて、これに重ねて、ｘ軸方向に長い複数の光感応領域がｙ軸方向に並列配置されている。
【０００３】
そして、ｘ軸方向に並列配置された複数の光感応領域それぞれからの出力値により、受光面上の入射光強度分布をｙ軸方向に積算したもの（すなわち、受光面上のｘ軸方向の入射光強度分布）が得られる。また、ｙ軸方向に並列配置された複数の光感応領域それぞれからの出力値により、受光面上の入射光強度分布をｘ軸方向に積算したもの（すなわち、受光面上のｙ軸方向の入射光強度分布）が得られる。
【特許文献１】特開平６−５８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に開示されたものを含めて従来の光検出装置は、受光面上の２方向それぞれの入射光強度分布を検出することができるものの、受光面に入射した光の像を撮像することはできない。特に、従来の光検出装置は、入射光強度分布検出および撮像の双方を高感度に行なうことはできない。
【０００５】
本発明は、上記問題点を解消する為になされたものであり、受光面上の２方向それぞれの入射光強度分布検出および撮像の双方を高感度に行なうことができる光検出装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る光検出装置は、(1) 入射光強度に応じた量の電荷を発生するフォトダイオードと、ゲート端子に入力している電荷の量に応じた電圧値を出力する増幅用トランジスタと、フォトダイオードで発生した電荷を増幅用トランジスタのゲート端子へ転送する転送用トランジスタと、増幅用トランジスタのゲート端子の電荷を放電する放電用トランジスタと、増幅用トランジスタから出力される電圧値を選択的に出力する選択用トランジスタとを各々含み、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐm,nと、(2) Ｍ×Ｎ個の画素部Ｐm,nそれぞれの選択用トランジスタから出力される電圧値を読み出す画素データ読出部と、(3) Ｍ×Ｎ個の画素部Ｐm,nの各行について、該行にあるＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれの選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第１加算部と、(4) Ｍ×Ｎ個の画素部Ｐm,nの各列について、該列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタから出力される電圧値を加算して、その加算結果に応じた電圧値を出力する第２加算部と、を備えることを特徴とする。ただし、ＭおよびＮそれぞれは２以上の整数であり、ｍは１以上Ｍ以下の各整数であり、ｎは１以上Ｎ以下の各整数である。
【０００７】
この光検出装置では、Ｍ行Ｎ列に２次元配列された画素部Ｐm,nの何れかに光が入射すると、その画素部Ｐm,nに含まれるフォトダイオードは入射光強度に応じた量の電荷を発生する。その電荷は転送用トランジスタを経て増幅用トランジスタのゲート端子に入力し、その電荷量に応じて増幅用トランジスタから出力される電圧値は選択用トランジスタを経て画素部から出力される。画素部から出力された電圧値は画素データ読出部により読み出されて、これにより撮像が行なわれる。
【０００８】
また、画素部から出力された電圧値は、第１加算部および第２加算部にも入力する。第１加算部では、Ｍ×Ｎ個の画素部Ｐm,nの各行について、該行にあるＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれの選択用トランジスタから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。第２加算部では、Ｍ×Ｎ個の画素部Ｐm,nの各列について、該列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタから出力される電圧値が加算されて、その加算結果に応じた電圧値が出力される。これら第１加算部および第２加算部それぞれから出力される電圧値に基づいて、受光面上の２方向それぞれの入射光強度分布が検出される。
【０００９】
本発明に係る光検出装置では、第１加算部は、各行に対して１つの加算回路を有していてもいいが、Ｍ×Ｎ個の画素部Ｐm,nに対して１つの加算回路を有するのが好適である。後者の場合、この加算回路は、(1) 各列についてＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタに結合容量素子を介して入力端子が接続されている増幅器と、(2) 増幅器の入力端子と出力端子との間に設けられ、入力端子に流入した電荷を蓄積する帰還容量素子と、を備えるのが好適である。
【００１０】
この場合、第ｍ行のＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれの選択用トランジスタから入射光強度に応じた電圧値が出力されているとき、第ｍ行第ｎ列の画素部Ｐm,nから出力される電圧値は、第ｎ列の結合容量素子に入力して、その電圧値に応じた量の電荷が第ｎ列の結合容量素子に蓄積される。そして、Ｎ個の結合容量素子それぞれに蓄積された電荷の総量に等しい量の電荷が帰還容量素子に蓄積され、この帰還容量素子に蓄積された電荷の量に応じた電圧値が増幅器から出力される。この増幅器から出力される電圧値が第１加算部の出力値となる。このような処理が各行について行なわれる。
【００１１】
本発明に係る光検出装置では、第２加算部は、Ｍ×Ｎ個の画素部Ｐm,nの各列に対して１つの加算回路を有するのが好適である。第ｎ列の加算回路は、(1) 第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、(2) 増幅器の入力端子と出力端子との間に設けられ、結合容量素子から結合スイッチを介して入力端子に流入した電荷を蓄積する帰還容量素子と、(3) 結合容量素子を放電する放電手段と、を備えるのが好適である。
【００１２】
この場合、第ｍ行のＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれの選択用トランジスタから入射光強度に応じた電圧値が出力されているとき、第ｍ行第ｎ列の画素部Ｐm,nから出力される電圧値は、第ｎ列の加算回路に入力する。第ｎ列の加算回路において、該電圧値は結合容量素子に入力して、その電圧値に応じた量の電荷が結合容量素子に蓄積され、さらに、この結合容量素子に蓄積された電荷の量に等しい量の電荷が帰還容量素子に累積的に蓄積される。このような処理が各行について行なわれ、各行についての処理の間に放電手段により結合容量素子が放電される。帰還容量素子における電荷の累積的な蓄積は、この放電手段および結合スイッチの作用により行なわれる。そして、第１行〜第Ｍ行についての上記処理が終了すると、第ｎ列の加算回路において、帰還容量素子に蓄積された電荷の量に応じた電圧値が増幅器から出力される。この増幅器から出力される電圧値が第２加算部の出力値となる。
【００１３】
本発明に係る光検出装置では、第２加算部は、Ｍ×Ｎ個の画素部Ｐm,nに対して１つの加算回路を有するのも好適である。この加算回路は、(1) 各列についてＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタに結合容量素子および結合スイッチを介して入力端子が接続されている増幅器と、(2) 増幅器の入力端子と出力端子との間に設けられ、結合容量素子から結合スイッチを介して入力端子に流入した電荷を蓄積するＮ組の縦続接続された帰還容量素子およびスイッチと、(3) 結合容量素子を放電する放電手段と、を備えるのが好適である。
【００１４】
この場合、第ｍ行のＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれの選択用トランジスタから入射光強度に応じた電圧値が出力されているとき、第ｍ行第ｎ列の画素部Ｐm,nから出力される電圧値は、第ｎ列の結合容量素子に入力して、その電圧値に応じた量の電荷が第ｎ列の結合容量素子に蓄積され、さらに、この第ｎ列の結合容量素子に蓄積された電荷の量に等しい量の電荷が第ｎの帰還容量素子に累積的に蓄積される。このような処理が各行について行なわれ、各行についての処理の間に放電手段により結合容量素子が放電される。帰還容量素子における電荷の累積的な蓄積は、この放電手段および結合スイッチの作用により行なわれる。そして、第１行〜第Ｍ行についての上記処理が終了すると、各々の帰還容量素子に蓄積された電荷の量に応じた電圧値が増幅器から出力される。この増幅器から出力される電圧値が第２加算部の出力値となる。
【００１５】
本発明に係る光検出装置は、画素データ読出部による撮像と、第１加算部および第２加算部による入射光強度分布検出とを、交互に行なってもよい。また、画素データ読出部による撮像、第１加算部による入射光強度分布検出、および、第２加算部による入射光強度分布検出、の３つの処理を、順繰りに行なってもよい。しかし、画素データ読出部、第１加算部および第２加算部が並列的に処理を行なうのが好適である。このように並列動作することにより、撮像のフレームレートを低下させること無く、撮像と入射光強度分布検出とを同時に行なうことができる。
【発明の効果】
【００１６】
本発明によれば、受光面上の２方向それぞれの入射光強度分布検出および撮像の双方を高感度に行なうことができる。
【発明を実施するための最良の形態】
【００１７】
以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、ＭおよびＮそれぞれは２以上の整数であり、特に明示しない限りは、ｍは１以上Ｍ以下の任意の整数であり、ｎは１以上Ｎ以下の任意の整数である。
【００１８】
（第１実施形態）
先ず、本発明に係る光検出装置の第１実施形態について説明する。図１は、第１実施形態に係る光検出装置１の概略構成図である。この図に示される光検出装置１は、受光部１０、画素データ読出部２０、第１加算部３０、第２加算部４０およびタイミング制御部５０を有する。これらは、共通の半導体基板上に形成されているのが好適であり、その場合の基板上の配置が図示のとおりであるのが好適である。なお、タイミング制御部５０は、この光検出装置１の全体の動作を制御するものであるが、複数の部分に分割されて互いに離れて基板上に配置されていてもよい。
【００１９】
受光部１０は、Ｍ行Ｎ列に２次元配列されたＭ×Ｎ個の画素部Ｐm,nを有する。各画素部Ｐm,nは第ｍ行第ｎ列に位置する。各画素部Ｐm,nは、共通の構成を有しており、フォトダイオードを含むアクティブピクセル型のものであり、該フォトダイオードに入射した光の強度に応じた電圧値を配線Ｌnへ出力する。各配線Ｌnは、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの出力端に共通に接続されている。
【００２０】
画素データ読出部２０は、Ｎ本の配線Ｌ1〜ＬNと接続されており、各画素部Ｐm,nから配線Ｌnへ出力される電圧値を入力して、所定の処理を行なった後に、画素データを表す電圧値Ｖout,m,nを順次に出力する。各電圧値Ｖout,m,nは、第ｍ行第ｎ列に位置する画素部Ｐm,nへ入射する光の強度に応じた値である。
【００２１】
第１加算部３０は、Ｎ本の配線Ｌ1〜ＬNと接続されており、Ｍ×Ｎ個の画素部Ｐm,nの各行について、該行にあるＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれから配線Ｌnへ出力される電圧値を加算して、その加算結果である電圧値ＶV,mを順次に出力する。各電圧値ＶV,mは、第ｍ行にあるＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれへ入射する光の強度の総和に応じた値である。
【００２２】
第２加算部４０は、Ｎ本の配線Ｌ1〜ＬNと接続されており、Ｍ×Ｎ個の画素部Ｐm,nの各列について、該列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから配線Ｌnへ出力される電圧値を加算して、その加算結果である電圧値ＶH,nを順次に出力する。各電圧値ＶH,nは、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれへ入射する光の強度の総和に応じた値である。
【００２３】
タイミング制御部５０は、受光部１０、画素データ読出部２０、第１加算部３０および第２加算部４０それぞれの動作を制御するものである。タイミング制御部５０は、例えばシフトレジスタ回路により所定のタイミングで各種の制御信号を発生させて、これらの制御信号を受光部１０、画素データ読出部２０、第１加算部３０および第２加算部４０それぞれへ送出する。なお、図１では、制御信号を送る為の配線の図示が一部省略されている。
【００２４】
図２は、第１実施形態に係る光検出装置１の画素データ読出部２０の構成図である。画素データ読出部２０は、Ｎ個の電圧保持部Ｈ1〜ＨN、２つの電圧フォロワ回路Ｆ1，Ｆ2、および、減算回路Ｓを有する。各電圧保持部Ｈnは、共通の構成を有していて、配線Ｌnと接続されており、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから配線Ｌnへ出力される電圧値を入力して保持することができ、また、その保持している電圧値を出力することができる。Ｎ個の電圧保持部Ｈ1〜ＨNそれぞれは順次に電圧値を出力する。各電圧保持部Ｈnが保持し出力する電圧値は、画素部Ｐm,nから互いに異なる時刻に出力される２つの電圧値Ｖn,1，Ｖn,2である。
【００２５】
２つの電圧フォロワ回路Ｆ1，Ｆ2それぞれは、共通の構成を有しており、増幅器の反転入力端子と出力端子とが互いに直接に接続されており、高入力インピーダンスおよび低出力インピーダンスを有し、理想的には増幅率１の増幅回路である。一方の電圧フォロワ回路Ｆ1は、Ｎ個の電圧保持部Ｈ1〜ＨNそれぞれから順次に出力される一方の電圧値Ｖn,1を非反転入力端子に入力する。他方の電圧フォロワ回路Ｆ2は、Ｎ個の電圧保持部Ｈ1〜ＨNそれぞれから順次に出力される他方の電圧値Ｖn,2を非反転入力端子に入力する。
【００２６】
減算回路Ｓは、増幅器および４個の抵抗器Ｒ1〜Ｒ4を有している。増幅器の反転入力端子は、抵抗器Ｒ1を介して電圧フォロワ回路Ｆ1の出力端子と接続され、抵抗器Ｒ3を介して自己の出力端子と接続されている。増幅器の非反転入力端子は、抵抗器Ｒ2を介して電圧フォロワ回路Ｆ2の出力端子と接続され、抵抗器Ｒ4を介して接地電位と接続されている。電圧フォロワ回路Ｆ1，Ｆ2それぞれの増幅率を１として、４個の抵抗器Ｒ1〜Ｒ4それぞれの抵抗値が互いに等しいとすると、減算回路Ｓの出力端子から出力される電圧値Ｖout,m,nは「Ｖout,m,n＝Ｖn,2−Ｖn,1」なる式で表される。
【００２７】
図３は、第１実施形態に係る光検出装置１の画素部Ｐm,nおよび電圧保持部Ｈnそれぞれの回路図である。この図では簡便の為に１つの画素部Ｐm,nおよび１つの電圧保持部Ｈnが代表して示されている。各画素部Ｐm,nは、入射光強度に応じた量の電荷を発生するフォトダイオードＰＤ、ゲート端子に入力している電荷の量に応じた電圧値を出力する増幅用トランジスタＴ1、フォトダイオードＰＤで発生した電荷を増幅用トランジスタＴ1のゲート端子へ転送する為の転送用トランジスタＴ2、増幅用トランジスタＴ1のゲート端子の電荷を放電する為の放電用トランジスタＴ3、および、増幅用トランジスタＴ1から出力される電圧値を外部の配線Ｌnへ出力する為の選択用トランジスタＴ4を含む。
【００２８】
フォトダイオードＰＤは、そのアノード端子が接地電位とされている。増幅用トランジスタＴ1は、そのドレイン端子がバイアス電位とされている。転送用トランジスタＴ2は、そのドレイン端子が増幅用トランジスタＴ1のゲート端子に接続され、そのソース端子がフォトダイオードＰＤのカソード端子に接続されている。放電用トランジスタＴ3は、そのソース端子が増幅用トランジスタＴ1のゲート端子に接続され、そのドレイン端子がバイアス電位とされている。選択用トランジスタＴ4は、そのソース端子が増幅用トランジスタＴ1のソース端子と接続され、そのドレイン端子が配線Ｌnと接続されている。また、この配線Ｌnには定電流源が接続されている。増幅用トランジスタＴ1および選択用トランジスタＴ4は、ソースフォロワ回路を構成している。
【００２９】
なお、定電流源は列毎に配線Ｌnに接続されて設けられていてもよい。また、例えば、各配線Ｌnと画素データ読出部２０との間にスイッチを設けて、これらのスイッチを順次に閉じることで、第ｍ行のＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれから出力される電圧値を画素データ読出部２０が順次に読み出す場合には、これらのスイッチと画素データ読出部２０との間の配線に定電流源が１つだけ設けられていてもよい。
【００３０】
転送用トランジスタＴ2は、そのゲート端子に転送制御信号Ｓtransを入力し、その転送制御信号Ｓtransがハイレベルであるときに、フォトダイオードＰＤで発生した電荷を増幅用トランジスタＴ1のゲート端子へ転送する。放電用トランジスタＴ3は、そのゲート端子に放電制御信号Ｓresetを入力し、その放電制御信号Ｓresetがハイレベルであるときに、増幅用トランジスタＴ1のゲート端子の電荷を放電する。選択用トランジスタＴ4は、そのゲート端子に第ｍ行選択制御信号Ｓselect,mを入力し、その第ｍ行選択制御信号Ｓselect,mがハイレベルであるときに、増幅用トランジスタＴ1から出力される電圧値を外部の配線Ｌnへ出力する。
【００３１】
このように構成される各画素部Ｐm,nは、転送制御信号Ｓtransがローレベルであって放電制御信号Ｓresetがハイレベルとなることで、増幅用トランジスタＴ1のゲート端子の電荷が放電され、第ｍ行選択制御信号Ｓselect,mがハイレベルであれば、その初期化状態にある増幅用トランジスタＴ1から出力される電圧値（暗信号成分）が選択用トランジスタＴ4を経て配線Ｌnに出力される。一方、放電制御信号Ｓresetがローレベルであって、転送制御信号Ｓtransおよび第ｍ行選択制御信号Ｓselect,mそれぞれがハイレベルであれば、フォトダイオードＰＤで発生した電荷は増幅用トランジスタＴ1のゲート端子に入力して、その電荷の量に応じて増幅用トランジスタＴ1から出力される電圧値（明信号成分）が選択用トランジスタＴ4を経て配線Ｌnに出力される。
【００３２】
電圧保持部Ｈnは、第１保持部Ｈn,1および第２保持部Ｈn,2を含む。第１保持部Ｈn,1および第２保持部Ｈn,2それぞれは、互いに同様の構成であり、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタＴ4から順次に出力される電圧値を入力して保持することができ、また、その保持している電圧値を出力することができる。
【００３３】
第１保持部Ｈn,1は、トランジスタＴ11、トランジスタＴ12および容量素子Ｃ1を含む。容量素子Ｃ1の一端は接地電位とされ、容量素子Ｃ1の他端は、トランジスタＴ11のドレイン端子およびトランジスタＴ12のソース端子それぞれと接続されている。トランジスタＴ11のソース端子は、配線Ｌnを介して画素部Ｐm,nの選択用トランジスタＴ4と接続されている。トランジスタＴ12のドレイン端子は、電圧フォロワ回路Ｆ1と接続されている。このように構成される第１保持部Ｈn,1は、トランジスタＴ11のゲート端子に入力する第１入力制御信号Ｓinput,1がハイレベルであるときに、配線Ｌnを介して接続されている画素部Ｐm,nから出力される電圧値を容量素子Ｃ1に保持させ、トランジスタＴ12のゲート端子に入力する出力制御信号Ｓoutput,nがハイレベルであるときに、容量素子Ｃ1に保持されている電圧値Ｖn,1を電圧フォロワ回路Ｆ1へ出力する。
【００３４】
第２保持部Ｈn,2は、トランジスタＴ21、トランジスタＴ22および容量素子Ｃ2を含む。容量素子Ｃ2の一端は接地電位とされ、容量素子Ｃ2の他端は、トランジスタＴ21のドレイン端子およびトランジスタＴ22のソース端子それぞれと接続されている。トランジスタＴ21のソース端子は、配線Ｌnを介して画素部Ｐm,nの選択用トランジスタＴ4と接続されている。トランジスタＴ22のドレイン端子は、電圧フォロワ回路Ｆ2と接続されている。このように構成される第２保持部Ｈn,2は、トランジスタＴ21のゲート端子に入力する第２入力制御信号Ｓinput,2がハイレベルであるときに、配線Ｌnを介して接続されている画素部Ｐm,nから出力される電圧値を容量素子Ｃ2に保持させ、トランジスタＴ22のゲート端子に入力する出力制御信号Ｓoutput,nがハイレベルであるときに、容量素子Ｃ2に保持されている電圧値Ｖn,2を電圧フォロワ回路Ｆ2へ出力する。
【００３５】
第１保持部Ｈn,1および第２保持部Ｈn,2それぞれは、互いに異なるタイミングで動作する。例えば、第１保持部Ｈn,1は、配線Ｌnを介して接続されている画素部Ｐm,nにおいて転送制御信号Ｓtransがローレベルであって放電制御信号Ｓresetおよび第ｍ行選択制御信号Ｓselect,mそれぞれがハイレベルであるときに増幅用トランジスタＴ1から出力される電圧値（暗信号成分）Ｖn,1を入力して保持する。一方、第２保持部Ｈn,2は、配線Ｌnを介して接続されている画素部Ｐm,nにおいて放電制御信号Ｓresetがローレベルであって転送制御信号Ｓtransおよび第ｍ行選択制御信号Ｓselect,mそれぞれがハイレベルであるときに増幅用トランジスタＴ1から出力される電圧値（明信号成分）Ｖn,2を入力して保持する。
【００３６】
なお、転送制御信号Ｓtrans、放電制御信号Ｓreset、第ｍ行選択制御信号Ｓselect,m、第１入力制御信号Ｓinput,1、第２入力制御信号Ｓinput,2および第ｎ列出力制御信号Ｓoutput,nそれぞれは、タイミング制御部５０から出力される。
【００３７】
図４は、第１実施形態に係る光検出装置１の第１加算部３０の回路図である。第１加算部３０は、全体で１つの加算回路を構成していて、増幅器ＡV、スイッチＳＷV、帰還容量素子ＣVおよびＮ個の結合容量素子ＣV,1〜ＣV,Nを有する。スイッチＳＷVおよび帰還容量素子ＣVは、増幅器ＡVの入力端子と出力端子との間に並列的に設けられている。各結合容量素子ＣV,nは、一端が増幅器ＡVの入力端子と接続され、他端が配線Ｌnと接続されている。すなわち、増幅器ＡVの入力端子は、画素部Ｐm,nの選択用トランジスタＴ4に結合容量素子ＣV,nを介して接続されている。Ｎ個の結合容量素子ＣV,1〜ＣV,Nそれぞれの容量値は互いに等しい。スイッチＳＷVの開閉動作は、タイミング制御部５０から出力される制御信号により制御される。
【００３８】
この第１加算部３０は、スイッチＳＷVが閉じているときには、帰還容量素子ＣVを放電する。一方、この第１加算部３０は、スイッチＳＷVが開いているときには、画素部Ｐm,nから配線Ｌnへ出力されている電圧値に応じた量の電荷を結合容量素子ＣV,nに蓄積し、Ｎ個の結合容量素子ＣV,1〜ＣV,Nそれぞれに蓄積した電荷の総量に等しい量の電荷を帰還容量素子ＣVに蓄積して、この帰還容量素子ＣVに蓄積した電荷の量に応じた電圧値ＶV,mを出力する。すなわち、この出力される電圧値ＶV,mは、Ｎ本の配線Ｌ1〜ＬNそれぞれへ出力されている電圧値の総和に応じたものである。
【００３９】
図５は、第１実施形態に係る光検出装置１の第２加算部４０の回路図である。本実施形態における第２加算部４０は、Ｎ個の加算回路４１1〜４１Nを有している。各加算回路４１nは、共通の構成を有していて、配線Ｌnと接続されており、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから配線Ｌnへ出力される電圧値を入力し、電圧値ＶH,nを順次に出力する。
【００４０】
各加算回路４１nは、増幅器ＡH、帰還容量素子ＣH,1、結合容量素子ＣH,2、および、４つのスイッチＳＷH,1〜ＳＷH,4、を有する。スイッチＳＷH,1および帰還容量素子ＣH,1は、増幅器ＡHの入力端子と出力端子との間に並列的に設けられている。結合容量素子ＣH,2の一端は、スイッチＳＷH,2を介してリセット電位と接続され、スイッチＳＷH,3を介して増幅器ＡHの入力端子と接続されており、結合容量素子ＣH,2の他端は、配線Ｌnと接続されている。スイッチＳＷH,4は、一端が増幅器ＡHの出力端子に接続されている。すなわち、増幅器ＡHの入力端子は、第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタＴ4に、スイッチＳＷH,3および結合容量素子ＣH,2を介して接続されている。
【００４１】
Ｎ個の加算回路４１1〜４１Nそれぞれに含まれる帰還容量素子ＣH,1の容量値は互いに等しく、Ｎ個の加算回路４１1〜４１Nそれぞれに含まれる結合容量素子ＣH,2の容量値は互いに等しい。スイッチＳＷH,1〜ＳＷH,4それぞれの開閉動作は、タイミング制御部５０から出力される制御信号により制御される。
【００４２】
各加算回路４１nは、スイッチＳＷH,1が閉じているときには、帰還容量素子ＣH,1を放電する。各加算回路４１nは、スイッチＳＷH,2が閉じていて、スイッチＳＷH,3が開いているときには、結合容量素子ＣH,2を放電する。また、各加算回路４１nは、スイッチＳＷH,1が開いているときに、スイッチＳＷH,2が開き、スイッチＳＷH,3が閉じると、画素部Ｐm,nから配線Ｌnへ出力されている電圧値に応じた量の電荷を帰還容量素子ＣH,1に累積して蓄積する。そして、各加算回路４１nは、スイッチＳＷH,4が閉じているときに、帰還容量素子ＣH,1に蓄積した電荷の量に応じた電圧値ＶH,nを出力する。すなわち、この出力される電圧値ＶH,nは、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから配線Ｌnへ出力される電圧値の総和に応じたものである。
【００４３】
次に、第１実施形態に係る光検出装置１の動作例について説明する。図６は、第１実施形態に係る光検出装置１の動作例を説明するタイミングチャートである。この図は、第１行の各画素部Ｐ1,nおよび第２行の各画素部Ｐ2,nそれぞれのデータを読み出す時間範囲を示している。
【００４４】
この図には、上から順に、各画素部Ｐm,nの放電用トランジスタＴ3のゲート端子に入力する放電制御信号Ｓreset、各画素部Ｐm,nの転送用トランジスタＴ2のゲート端子に入力する転送制御信号Ｓtrans、第１行の画素部Ｐ1,nの選択用トランジスタＴ4のゲート端子に入力する第１行選択制御信号Ｓselect,1、および、第２行の画素部Ｐ2,nの選択用トランジスタＴ4のゲート端子に入力する第２行選択制御信号Ｓselect,2、それぞれの波形が示されている。
【００４５】
続いて、各電圧保持部Ｈnの第１保持部Ｈn,1のトランジスタＴ11のゲート端子に入力する第１入力制御信号Ｓinput,1、各電圧保持部Ｈnの第２保持部Ｈn,2のトランジスタＴ21のゲート端子に入力する第２入力制御信号Ｓinput,2、第１列の電圧保持部Ｈ1のトランジスタＴ12およびＴ22それぞれのゲート端子に入力する第１列出力制御信号Ｓoutput,1、第Ｎ列の電圧保持部ＨNのトランジスタＴ12およびＴ22それぞれのゲート端子に入力する第Ｎ列出力制御信号Ｓoutput,N、および、画素データ読出部２０から出力される電圧値Ｖout,m,n、それぞれの波形が示されている。
【００４６】
更に続いて、第１加算部３０のスイッチＳＷVの開閉、第１加算部３０から出力される電圧値ＶV,mの波形、第２加算部４０の各加算回路４１nのスイッチＳＷH,1〜ＳＷH,3それぞれの開閉、および、第２加算部４０の各加算回路４１nの増幅器ＡHから出力される電圧値の波形、が示されている。
【００４７】
時刻ｔ10前において、各画素部Ｐm,nに入力している放電制御信号Ｓreset、転送制御信号Ｓtransおよび第ｎ行選択制御信号Ｓselect,nそれぞれはローレベルである。また、画素データ読出部２０の各電圧保持部Ｈnに入力している第１入力制御信号Ｓinput,1，第２入力制御信号Ｓinput,2および第ｎ列出力制御信号Ｓoutput,nそれぞれもローレベルである。
【００４８】
時刻ｔ10から時刻ｔ20までの間に第１行の各画素部Ｐ1,nのデータの読み出しが行なわれる。画素部Ｐ1,nにおいて、放電制御信号Ｓresetは、時刻ｔ10にハイレベルに転じて、時刻ｔ10より後の時刻ｔ11にローレベルに転じる。転送制御信号Ｓtransは、時刻ｔ11より後の時刻ｔ12にハイレベルに転じて、時刻ｔ12より後の時刻ｔ13にローレベルに転じる。第１行選択制御信号Ｓselect,1は、時刻ｔ10にハイレベルに転じる。
【００４９】
画素データ読出部２０の各電圧保持部Ｈnにおいて、第１入力制御信号Ｓinput,1は、放電制御信号Ｓresetがローレベルに転じる時刻ｔ11から、転送制御信号Ｓtransがハイレベルに転じる時刻ｔ12までの、間にある一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ1,nから配線Ｌnに出力される電圧値（暗信号成分）は、電圧保持部Ｈnの第１保持部Ｈn,1により保持される。
【００５０】
また、画素データ読出部２０の各電圧保持部Ｈnにおいて、第２入力制御信号Ｓinput,2は、転送制御信号Ｓtransがハイレベルである時刻ｔ12から時刻ｔ13までの間の一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ1,nから配線Ｌnに出力される電圧値（明信号成分）は、電圧保持部Ｈnの第２保持部Ｈn,2により保持される。
【００５１】
そして、時刻ｔ13より後の時刻ｔ14から時刻ｔ15までの間に、出力制御信号Ｓoutput,1〜Ｓoutput,Nそれぞれは、順次に一定期間だけハイレベルとなる。第ｎ列出力制御信号Ｓoutput,nがハイレベルである期間には、電圧保持部Ｈnに保持されていた第１行第ｎ列の画素部Ｐ1,nの暗信号成分および明信号成分が電圧保持部Ｈnから出力され、これら暗信号成分と明信号成分との差が減算回路Ｓにより求められて、画素部Ｐ1,nに入射した光の強度に応じた電圧値Ｖout,1,nが画素データ読出部２０から出力される。このようにして、時刻ｔ14から時刻ｔ15までの間に、第１行のＮ個の画素部Ｐ1,1〜Ｐ1,Nそれぞれに入射した光の強度に応じた電圧値Ｖout,1,1〜Ｖout,1,Nが画素データ読出部２０から順次に出力される。なお、この期間に出力される各電圧値Ｖout,1,nのレベルは、画素部Ｐ1,nに入射した光の強度に応じたレベルであり、一般にはｎ値により異なる。その後、時刻ｔ15に第１行選択制御信号Ｓselect,1はローレベルに転じる。以上により、第１行の各画素部Ｐ1,nのデータの読み出しが終了する。
【００５２】
続いて、時刻ｔ20から時刻ｔ30までの間に第２行の各画素部Ｐ2,nのデータの読み出しが行なわれる。画素部Ｐ2,nにおいて、放電制御信号Ｓresetは、時刻ｔ20にハイレベルに転じて、時刻ｔ20より後の時刻ｔ21にローレベルに転じる。転送制御信号Ｓtransは、時刻ｔ21より後の時刻ｔ22にハイレベルに転じて、時刻ｔ22より後の時刻ｔ23にローレベルに転じる。第２行選択制御信号Ｓselect,2は、時刻ｔ20にハイレベルに転じる。
【００５３】
画素データ読出部２０の各電圧保持部Ｈnにおいて、第１入力制御信号Ｓinput,1は、放電制御信号Ｓresetがローレベルに転じる時刻ｔ21から、転送制御信号Ｓtransがハイレベルに転じる時刻ｔ22までの、間にある一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ2,nから配線Ｌnに出力される電圧値（暗信号成分）は、電圧保持部Ｈnの第１保持部Ｈn,1により保持される。
【００５４】
また、画素データ読出部２０の各電圧保持部Ｈnにおいて、第２入力制御信号Ｓinput,2は、転送制御信号Ｓtransがハイレベルである時刻ｔ22から時刻ｔ23までの間の一定期間だけハイレベルとなる。これにより、この間に画素部Ｐ2,nから配線Ｌnに出力される電圧値（明信号成分）は、電圧保持部Ｈnの第２保持部Ｈn,2により保持される。
【００５５】
そして、時刻ｔ23より後の時刻ｔ24から時刻ｔ25までの間に、出力制御信号Ｓoutput,1〜Ｓoutput,Nそれぞれは、順次に一定期間だけハイレベルとなる。第ｎ列出力制御信号Ｓoutput,nがハイレベルである期間には、電圧保持部Ｈnに保持されていた第２行第ｎ列の画素部Ｐ2,nの暗信号成分および明信号成分が電圧保持部Ｈnから出力され、これら暗信号成分と明信号成分との差が減算回路Ｓにより求められて、画素部Ｐ2,nに入射した光の強度に応じた電圧値Ｖout,2,nが画素データ読出部２０から出力される。このようにして、時刻ｔ24から時刻ｔ25までの間に、第２行のＮ個の画素部Ｐ2,1〜Ｐ2,Nそれぞれに入射した光の強度に応じた電圧値Ｖout,2,1〜Ｖout,2,Nが画素データ読出部２０から順次に出力される。なお、この期間に出力される各電圧値Ｖout,2,nのレベルは、画素部Ｐ2,nに入射した光の強度に応じたレベルであり、一般にはｎ値により異なる。その後、時刻ｔ25に第２行選択制御信号Ｓselect,2はローレベルに転じる。以上により、第２行の各画素部Ｐ2,nのデータの読み出しが終了する。
【００５６】
以降も同様にして順次に各行の画素部Ｐm,nのデータが読み出されていく。このようにして、画素データ読出部２０により、第１行〜第Ｍ行それぞれについて順次に、各行のＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれに入射した光の強度に応じた電圧値Ｖout,m,1〜Ｖout,m,Nが順次に出力される。また、この画素データ読出部２０による電圧値Ｖout,m,nの読み出しと並列的に、第１加算部３０および第２加算部４０それぞれによる処理が以下のように行なわれる。
【００５７】
第１加算部３０は以下のように動作する。スイッチＳＷVは時刻ｔ10から時刻ｔ12までの期間に閉じて、これにより帰還容量素子ＣVが放電される。転送制御信号Ｓtransがハイレベルに転じる時刻ｔ12以降、第１行の画素部Ｐ1,nから配線Ｌnに出力された電圧値（明信号成分）は結合容量素子ＣV,nに入力し、この電圧値と結合容量素子ＣV,nの容量値との積に応じた量の電荷が結合容量素子ＣV,nに蓄積される。そして、これらＮ個の結合容量素子ＣV,1〜ＣV,Nそれぞれに蓄積された電荷の総量に等しい量の電荷が帰還容量素子ＣVに蓄積されて、この帰還容量素子ＣVに蓄積された電荷の量に応じた電圧値ＶV,1が第１加算部３０から出力される。この電圧値ＶV,1は、第１行のＮ個の画素部Ｐ1,1〜Ｐ1,Nそれぞれから出力される電圧値の総和に応じたものである。同様にして、時刻ｔ22以降、第２行のＮ個の画素部Ｐ2,1〜Ｐ2,Nそれぞれから出力される電圧値の総和に応じた電圧値ＶV,2が第１加算部３０から出力される。以降も同様である。このようにして、第１加算部３０から電圧値ＶV,1〜ＶV,Mが順次に出力される。電圧値ＶV,mは、第ｍ行のＮ個の画素部Ｐm,1〜Ｐm,Nそれぞれへ入射する光の強度の総和に応じた値である。
【００５８】
第２加算部４０の各加算回路４１nは以下のように動作する。スイッチＳＷH,1は時刻ｔ10から時刻ｔ11までの期間に閉じて、これにより帰還容量素子ＣH,1が放電される。その後、各加算回路４１nのスイッチＳＷH,1は開いたままである。スイッチＳＷH,2は時刻ｔ11から時刻ｔ12までの間にある一定期間だけ閉じて、これにより、結合容量素子ＣH,2が放電される。スイッチＳＷH,3は時刻ｔ12から時刻ｔ13までの間にある一定期間だけ閉じる。ここでスイッチＳＷH,3が閉じると、第１行第ｎ列の画素部Ｐ1,nから配線Ｌnに出力された電圧値（明信号成分）は加算回路４１nの結合容量素子ＣH,2に入力し、この電圧値と結合容量素子ＣH,2の容量値との積に応じた量の電荷が結合容量素子ＣH,2に蓄積される。そして、この結合容量素子ＣH,2に蓄積された電荷の量に等しい量の電荷が帰還容量素子ＣH,1に蓄積されて、この帰還容量素子ＣH,1に蓄積された電荷の量に応じた電圧値が増幅器ＡHから出力される。このとき加算回路４１nの増幅器ＡHから出力される電圧値は、第１行第ｎ列の画素部Ｐ1,nから出力される電圧値に応じたものである。
【００５９】
続いて、スイッチＳＷH,2は時刻ｔ21から時刻ｔ22までの間にある一定期間だけ閉じて、これにより、結合容量素子ＣH,2が放電される。スイッチＳＷH,3は時刻ｔ22から時刻ｔ23までの間にある一定期間だけ閉じる。ここでスイッチＳＷH,3が閉じると、第２行第ｎ列の画素部Ｐ2,nから配線Ｌnに出力された電圧値（明信号成分）は加算回路４１nの結合容量素子ＣH,2に入力し、この電圧値と結合容量素子ＣH,2の容量値との積に応じた量の電荷が結合容量素子ＣH,2に蓄積される。そして、この結合容量素子ＣH,2に蓄積された電荷の量に等しい量の電荷が帰還容量素子ＣH,1に累積的に蓄積されて、この帰還容量素子ＣH,1に蓄積された電荷の量に応じた電圧値が増幅器ＡHから出力される。このとき加算回路４１nの増幅器ＡHから出力される電圧値は、第１行第ｎ列の画素部Ｐ1,nおよび第２行第ｎ列の画素部Ｐ2,nそれぞれから出力される電圧値の総和に応じたものである。
【００６０】
以降も同様の動作が行なわれる。最終の第Ｍ行の画素部ＰM,nから出力される電圧値についての処理が終了した時点では、加算回路４１nの増幅器ＡHから出力される電圧値は、第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから出力される電圧値の総和に応じたものである。そして、Ｎ個の加算回路４１1〜４１NそれぞれのスイッチＳＷH,4が順次に閉じることにより、第２加算部４０から電圧値ＶH,1〜ＶH,Nが順次に出力される。電圧値ＶH,nは、第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれへ入射する光の強度の総和に応じた値である。
【００６１】
以上のように、本実施形態に係る光検出装置１は、画素データ読出部２０により電圧値Ｖout,m,nを読み出すことにより撮像することができ、また、第１加算部３０により電圧値ＶV,mを求めるとともに、第２加算部４０により電圧値ＶH,nを求めることにより、受光面上の２方向それぞれの入射光強度分布を検出することができる。
【００６２】
また、各画素部Ｐm,nは撮像および入射光強度分布検出の双方に用いられ、受光部１０におけるＭ×Ｎ個の画素部Ｐm,nのレイアウトは従来の撮像装置と同様とすることができるので、撮像と入射光強度分布検出とを高感度に行なうことができる。また、上記の動作例のように撮像と入射光強度分布検出とを並列的に行なうことができ、撮像のフレームレートを低下させることは無い。
【００６３】
（第２実施形態）
次に、本発明に係る光検出装置の第２実施形態について説明する。図７は、第２実施形態に係る光検出装置２の概略構成図である。この図に示される光検出装置２は、受光部１０、画素データ読出部２０、第１加算部３０、第２加算部４０Ａおよびタイミング制御部５０Ａを有する。これらは、共通の半導体基板上に形成されているのが好適であり、その場合の基板上の配置が図示のとおりであるのが好適である。なお、タイミング制御部５０Ａは、この光検出装置２の全体の動作を制御するものであるが、複数の部分に分割されて互いに離れて基板上に配置されていてもよい。
【００６４】
第１実施形態に係る光検出装置１と比較すると、第２実施形態に係る光検出装置２は、第２加算部４０に替えて第２加算部４０Ａを備える点、および、タイミング制御部５０に替えてタイミング制御部５０Ａを備える点、で相違する。第２実施形態に係る光検出装置２に含まれる受光部１０、画素データ読出部２０および第１加算部３０それぞれは、第１実施形態におけるものと同様の構成である。
【００６５】
図８は、第２実施形態に係る光検出装置２の第２加算部４０Ａの回路図である。第２実施形態における第２加算部４０Ａは、これ全体で１つの加算回路を構成している。第２加算部４０Ａは、増幅器ＡH、Ｎ個の帰還容量素子ＣH,1,1〜ＣH,1,N、Ｎ個の結合容量素子ＣH,2,1〜ＣH,2,N、スイッチＳＷH、スイッチＳＷH,2,1〜ＳＷH,2,N、スイッチＳＷH,3,1〜ＳＷH,3,N、および、スイッチＳＷH,4,1〜ＳＷH,4,N、を有する。
【００６６】
帰還容量素子ＣH,1,nおよびスイッチＳＷH,4,nは、互いに縦続的に接続されている。帰還容量素子ＣH,1,nおよびスイッチＳＷH,4,nの各組、ならびに、スイッチＳＷHは、増幅器ＡHの入力端子と出力端子との間に並列的に設けられている。結合容量素子ＣH,2,nの一端は、スイッチＳＷH,2,nを介してリセット電位と接続され、スイッチＳＷH,3,nを介して増幅器ＡHの入力端子と接続されており、結合容量素子ＣH,2,nの他端は、配線Ｌnと接続されている。すなわち、増幅器ＡHの入力端子は、第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれの選択用トランジスタＴ4に結合容量素子ＣH,2,nを介して接続されている。
【００６７】
Ｎ個の帰還容量素子ＣH,1,1〜ＣH,1,Nそれぞれの容量値は互いに等しく、Ｎ個の結合容量素子ＣH,2,1〜ＣH,2,Nそれぞれの容量値は互いに等しい。スイッチＳＷH、スイッチＳＷH,2,1〜ＳＷH,2,N、スイッチＳＷH,3,1〜ＳＷH,3,N、および、スイッチＳＷH,4,1〜ＳＷH,4,Nそれぞれの開閉動作は、タイミング制御部５０Ａから出力される制御信号により制御される。
【００６８】
この第２加算部４０Ａは、スイッチＳＷHおよびスイッチＳＷH,4,nが閉じているときには、帰還容量素子ＣH,1,nを放電する。第２加算部４０Ａは、スイッチＳＷH,2,nが閉じているときには、結合容量素子ＣH,2,nを放電する。また、第２加算部４０Ａは、スイッチＳＷHが開いていてスイッチＳＷH,4,nが閉じているときに、スイッチＳＷH,2,nが開き、スイッチＳＷH,3,nが閉じると、画素部Ｐm,nから配線Ｌnへ出力されている電圧値に応じた量の電荷を帰還容量素子ＣH,1,nに累積して蓄積する。そして、第２加算部４０Ａは、スイッチＳＷH,4,nが閉じているときに、帰還容量素子ＣH,n,Nに蓄積した電荷の量に応じた電圧値ＶH,nを出力する。すなわち、この出力される電圧値ＶH,nは、第ｎ列にあるＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから配線Ｌnへ出力される電圧値の総和に応じたものである。
【００６９】
次に、第２実施形態に係る光検出装置２の動作例について説明する。図９は、第２実施形態に係る光検出装置２の動作例を説明するタイミングチャートである。この図は、第１行の各画素部Ｐ1,nおよび第２行の各画素部Ｐ2,nそれぞれのデータを読み出す時間範囲を示している。
【００７０】
この図には、上から順に、画素部Ｐm,nに入力する放電制御信号Ｓreset、転送制御信号Ｓtrans、第１行選択制御信号Ｓselect,1および第２行選択制御信号Ｓselect,2、それぞれの波形が示されている。続いて、電圧保持部Ｈnに入力する第１入力制御信号Ｓinput,1、第２入力制御信号Ｓinput,2、第１列出力制御信号Ｓoutput,1および第Ｎ列出力制御信号Ｓoutput,N、ならびに、画素データ読出部２０から出力される電圧値Ｖout,m,n、それぞれの波形が示されている。続いて、第１加算部３０のスイッチＳＷVの開閉、および、第１加算部３０から出力される電圧値ＶV,mの波形、が示されている。
【００７１】
以上までに挙げた各制御信号の波形およびスイッチの開閉、すなわち、各画素部Ｐm,n、画素データ読出部２０および第１加算部３０それぞれの動作は、第１実施形態の場合と同様である。したがって、画素データ読出部２０から出力される電圧値Ｖout,m,n、および、第１加算部３０から出力される電圧値ＶV,mも、第１実施形態の場合と同様である。
【００７２】
図９には、更に続いて、第２加算部４０ＡのスイッチＳＷH，ＳＷH,2,n，ＳＷH,3,1、ＳＷH,4,1、ＳＷH,3,NおよびＳＷH,4,Nそれぞれの開閉、ならびに、第２加算部４０Ａの帰還容量素子ＣH,1,1およびＣH,1,Nそれぞれに蓄積されている電荷の量、が示されている。
【００７３】
第２実施形態でも、画素データ読出部２０による電圧値Ｖout,m,nの読み出しと並列的に、第１加算部３０および第２加算部４０Ａそれぞれによる処理が行なわれる。第２加算部４０Ａは以下のように動作する。
【００７４】
スイッチＳＷH、ＳＷH,3,nおよびＳＷH,4,nは時刻ｔ10から時刻ｔ11までの期間に閉じて、これにより帰還容量素子ＣH,1,nが放電される。その後、スイッチＳＷHは開いたままである。スイッチＳＷH,2,nは時刻ｔ11から時刻ｔ12までの間にある一定期間だけ閉じて、これにより、結合容量素子ＣH,2,nが放電される。時刻ｔ14から時刻ｔ15までの間に、スイッチＳＷH,3,1〜ＳＷH,3,NおよびスイッチＳＷH,4,1〜ＳＷH,4,Nそれぞれは、順次に一定期間だけ閉じる。第ｎ列のスイッチＳＷH,3,nおよびＳＷH,4,nが閉じると、第１行第ｎ列の画素部Ｐ1,nから配線Ｌnに出力された電圧値（明信号成分）は結合容量素子ＣH,2,nに入力し、この電圧値と結合容量素子ＣH,2,nの容量値との積に応じた量の電荷が結合容量素子ＣH,2,nに蓄積される。そして、この結合容量素子ＣH,2,nに蓄積された電荷の量に等しい量の電荷が帰還容量素子ＣH,1,nに蓄積される。このとき帰還容量素子ＣH,1,nに蓄積される電荷の量は、第１行第ｎ列の画素部Ｐ1,nから出力される電圧値に応じたものである。
【００７５】
続いて、スイッチＳＷH,2,nは時刻ｔ21から時刻ｔ22までの間にある一定期間だけ閉じて、これにより、結合容量素子ＣH,2,nが放電される。時刻ｔ24から時刻ｔ25までの間に、スイッチＳＷH,3,1〜ＳＷH,3,NおよびスイッチＳＷH,4,1〜ＳＷH,4,Nそれぞれは、順次に一定期間だけ閉じる。第ｎ列のスイッチＳＷH,3,nおよびＳＷH,4,nが閉じると、第２行第ｎ列の画素部Ｐ2,nから配線Ｌnに出力された電圧値（明信号成分）は結合容量素子ＣH,2,nに入力し、この電圧値と結合容量素子ＣH,2,nの容量値との積に応じた量の電荷が結合容量素子ＣH,2,nに蓄積される。そして、この結合容量素子ＣH,2,nに蓄積された電荷の量に等しい量の電荷が帰還容量素子ＣH,1,nに累積的に蓄積される。このとき帰還容量素子ＣH,1,nに蓄積される電荷の量は、第１行第ｎ列の画素部Ｐ1,nおよび第２行第ｎ列の画素部Ｐ2,nそれぞれから出力される電圧値の総和に応じたものである。
【００７６】
以降も同様の動作が行なわれる。最終の第Ｍ行の画素部ＰM,nから出力される電圧値についての処理が終了した時点では、帰還容量素子ＣH,1,nに蓄積されている電荷の量は、第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれから出力される電圧値の総和に応じたものである。そして、Ｎ個のスイッチＳＷH,4,1〜ＳＷH,4,Nが順次に閉じることにより、第２加算部４０Ａから電圧値ＶH,1〜ＶH,Nが順次に出力される。電圧値ＶH,nは、帰還容量素子ＣH,1,nに蓄積されている電荷の量の量に応じた値であり、第ｎ列のＭ個の画素部Ｐ1,n〜ＰM,nそれぞれへ入射する光の強度の総和に応じた値である。
【００７７】
以上のように、本実施形態に係る光検出装置２は、画素データ読出部２０により電圧値Ｖout,m,nを読み出すことにより撮像することができ、また、第１加算部３０により電圧値ＶV,mを求めるとともに、第２加算部４０Ａにより電圧値ＶH,nを求めることにより、受光面上の２方向それぞれの入射光強度分布を検出することができる。
【００７８】
また、各画素部Ｐm,nは撮像および入射光強度分布検出の双方に用いられ、受光部１０におけるＭ×Ｎ個の画素部Ｐm,nのレイアウトは従来の撮像装置と同様とすることができるので、撮像と入射光強度分布検出とを高感度に行なうことができる。また、上記の動作例のように撮像と入射光強度分布検出とを並列的に行なうことができ、撮像のフレームレートを低下させることは無い。
【００７９】
さらに、第１実施形態における第２加算部４０はＮ個の増幅器を有するのに対して、第２実施形態における第２加算部４０Ａに含まれる増幅器は１個でいいので、第２実施形態に係る光検出装置２は、消費電力を低減することができ、また、基板上に形成される場合にはチップ面積を小さくすることができる。
【図面の簡単な説明】
【００８０】
【図１】第１実施形態に係る光検出装置１の概略構成図である。
【図２】第１実施形態に係る光検出装置１の画素データ読出部２０の構成図である。
【図３】第１実施形態に係る光検出装置１の画素部Ｐm,nおよび電圧保持部Ｈnそれぞれの回路図である。
【図４】第１実施形態に係る光検出装置１の第１加算部３０の回路図である。
【図５】第１実施形態に係る光検出装置１の第２加算部４０の回路図である。
【図６】第１実施形態に係る光検出装置１の動作例を説明するタイミングチャートである。
【図７】第２実施形態に係る光検出装置２の概略構成図である。
【図８】第２実施形態に係る光検出装置２の第２加算部４０Ａの回路図である。
【図９】第２実施形態に係る光検出装置２の動作例を説明するタイミングチャートである。
【符号の説明】
【００８１】
１，２…光検出装置、１０…受光部、２０…画素データ読出部、３０…第１加算部、４０，４０Ａ…第２加算部、４１…加算回路、５０，５０Ａ…タイミング制御部、Ｐm,n…画素部、Ｈn…電圧保持部、Ｆ1，Ｆ2…電圧フォロワ回路、Ｓ…減算回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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