(57)【要約】【課題】  電子を放出するためにアノードとの間に印加する電圧を低くすることができる電子放出素子及びそれを用いた電子素子を提供する。【解決手段】  電子放出素子１では、例えばシリコンに比べｎ型ダイヤモンドの仕事関数は小さいため、ｎ型ダイヤモンド層３の表面３ａにおける電子親和力は小さくなっている。これにより、ゲート電極４にｎ型ダイヤモンド層３より高い電位が与えられると、ｎ型ダイヤモンド層３の伝導帯下端のエネルギー準位に存在する電子が表面３ａに容易に達する。このとき、アノードにゲート電極４より高い電位が与えられていると、表面３ａに達した電子は、電子通過開口６を通ってアノードに向かって進行することになる。従って、電子放出素子１によれば、電子を放出するためにアノードとの間に印加する電圧を低くすることが可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
略真空中においてアノードとの間に電圧が印加されることにより電子を放出する電子放出素子であって
ｎ型ダイヤモンド層と、
前記ｎ型ダイヤモンド層の表面に対して前記電子の放出側に配置され、電子通過開口が形成されたゲート電極とを備えることを特徴とする電子放出素子。
【請求項２】
前記ゲート電極は、前記ｎ型ダイヤモンド層の前記表面に形成されていることを特徴とする請求項１記載の電子放出素子。
【請求項３】
前記ｎ型ダイヤモンド層と前記ゲート電極との間において、前記ｎ型ダイヤモンド層の前記表面には、ｉ型ダイヤモンド層及びｐ型ダイヤモンド層の少なくとも一方が形成されていることを特徴とする請求項１記載の電子放出素子。
【請求項４】
前記電子通過開口は正方形状であり、その一辺の長さは５００ｎｍ以下であることを特徴とする請求項１〜３のいずれか一項記載の電子放出素子。
【請求項５】
前記ゲート電極は、導電性部材と、前記導電性部材の前記ｎ型ダイヤモンド側の表面を覆う絶縁性部材とを有することを特徴とする請求項１〜４のいずれか一項記載の電子放出素子。
【請求項６】
略真空中において電子放出素子とアノードとの間に電圧が印加されることにより、前記電子放出素子から前記アノードに電子が放出される電子素子であって、
前記電子放出素子は、
ｎ型ダイヤモンド層と、
前記ｎ型ダイヤモンド層の表面に対して前記電子の放出側に配置され、電子通過開口が形成されたゲート電極とを備えることを特徴とする電子素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ、電子銃、蛍光管、及び真空管等の他、種々のパワーデバイスに適用可能な電子放出素子及びそれを用いた電子素子に関する。
【背景技術】
【０００２】
従来の電子放出素子の一例として、下記の特許文献１に記載されたものがある。この電子放出素子は、ダイヤモンドの表面に設けられた電子供給部（金属層）と電子入射板（アノード）との間に所定の電圧を印加することで、ダイヤモンドの表面の電子放出部から電子入射板に向けて電子を放出するものである。
【特許文献１】特開２００１−２６６７３６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上述した従来の電子放出素子にあっては、電子供給部がエミッタ用電極として機能しているので、ダイヤモンドの表面の電子放出部から電子を放出させるためには、上記所定の電圧を比較的高くする必要がある。
【０００４】
そこで、本発明は、このような事情に鑑みてなされたものであり、電子を放出するためにアノードとの間に印加する電圧を低くすることができる電子放出素子及びそれを用いた電子素子を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、本発明に係る電子放出素子は、略真空中においてアノードとの間に電圧が印加されることにより電子を放出する電子放出素子であって、ｎ型ダイヤモンド層と、ｎ型ダイヤモンド層の表面に対して電子の放出側に配置され、電子通過開口が形成されたゲート電極とを備えることを特徴とする。
【０００６】
この電子放出素子においては、例えばシリコンに比べｎ型ダイヤモンドの仕事関数は小さく、ｎ型ダイヤモンド層の表面における電子親和力も小さくなっている（負の電子親和力となる場合もある）。これにより、ゲート電極にｎ型ダイヤモンド層より高い電位が与えられると、ｎ型ダイヤモンド層の伝導帯下端のエネルギー準位に存在する電子がゲート電極の配置表面に容易に達する。このとき、アノードにゲート電極より高い電位が与えられていると、ゲート電極の配置表面に達した電子は、電子通過開口を通ってアノードに向かって進行することになる。従って、この電子放出素子によれば、電子を放出するためにアノードとの間に印加する電圧を低くすることが可能になる。
【０００７】
また、ゲート電極は、ｎ型ダイヤモンド層の表面に形成されていてもよい。これにより、電子放出素子の小型化、及びその構造の単純化を図ることができる。
【０００８】
また、ｎ型ダイヤモンド層とゲート電極との間において、ｎ型ダイヤモンド層の表面には、ｉ型ダイヤモンド層及びｐ型ダイヤモンド層の少なくとも一方が形成されていてもよい。つまり、ｉ型ダイヤモンド層上にｐ型ダイヤモンド層が形成されても勿論よい。これにより、ダイヤモンド層の表面における電子親和力は、ダイヤモンド層がｎ型ダイヤモンド層のみからなる場合に比べ更に小さくなる。そのため、電子を放出するためにアノードとの間に印加する電圧をより一層低くすることが可能になる。
【０００９】
また、電子通過開口は正方形状であり、その一辺の長さは５００ｎｍ以下であることが好ましい。これは、一辺の長さが５００ｎｍを超えると、電子通過開口から放出される電子が著しく減少してしまうためである。なお、電子通過開口は、三角形状であっても、六角形状であっても、円形状であってもよい。これらの場合には、電子通過開口の内接円の半径が５００ｎｍ以下であることが好ましい。
【００１０】
また、ゲート電極は、導電性部材と、導電性部材のｎ型ダイヤモンド側の表面を覆う絶縁性部材とを有することが好ましい。これにより、ｎ型ダイヤモンド層からゲート電極側に進行した電子がゲート電極に流れ込むのを防止することができ、電子通過開口から効率良く電子を放出させることが可能になる。
【００１１】
また、上記目的を達成するために、本発明に係る電子素子は、略真空中において電子放出素子とアノードとの間に電圧が印加されることにより、電子放出素子からアノードに電子が放出される電子素子であって、電子放出素子は、ｎ型ダイヤモンド層と、ｎ型ダイヤモンド層の表面に対して電子の放出側に配置され、電子通過開口が形成されたゲート電極とを備えることを特徴とする。
【００１２】
この電子素子は、上述した本発明に係る電子放出素子を利用したものであるため、上記電子放出素子と同様の理由から、電子放出素子とアノードとの間に印加する電圧を低くすることが可能になる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、電子を放出するためにアノードとの間に印加する電圧を低くすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明に係る電子放出素子及び電子素子の好適な実施形態について、図面を参照して詳細に説明する。なお、図面の説明において同一又は相当部分には同一符号を付し、重複する説明を省略する。
【００１５】
［第１実施形態］
図１に示すように、第１実施形態の電子放出素子１においては、単結晶ダイヤモンド基板２上に、Ｐ又はＳ等がドープされたｎ型ダイヤモンド層３が形成されている。このｎ型ダイヤモンド層３の表面３ａには、Ａｕからなる格子状のゲート電極４と、このゲート電極４に接続された矩形状の共通電極５とが形成されている。ゲート電極４は、マトリックス状に配置された正方形状の電子通過開口６を多数有し、各電子通過開口６からは、ｎ型ダイヤモンド層３の表面３ａが露出している。なお、ｎ型ダイヤモンド層３は、Ｐ又はＳ以外がドープされたものであってもよい。この場合、ドープ層は抵抗率１０５Ω・ｃｍ以下であることが好ましい。
【００１６】
このように、ｎ型ダイヤモンド層３の表面３ａにゲート電極４を直接配置することで、電子放出素子１の小型化、及びその構造の単純化を図ることができる。
【００１７】
次に、電子放出素子１を利用した電子素子１０について説明する。図２に示すように、第１実施形態の電子放出素子１０は、電子放出素子１のｎ型ダイヤモンド層３の表面３ａと対面するように配置された板状のアノード１１を有している。なお、電子放出素子１とアノード１１との間に形成された空間Ｓは略真空とされる。
【００１８】
また、ｎ型ダイヤモンド層３の側面にはオーミック電極１２が設けられている。このオーミック電極１２と共通電極３との間には電源１３が接続されており、この電源１３によって、ゲート電極４にｎ型ダイヤモンド層３より高い電位が与えられる。更に、オーミック電極１２とアノード１１との間には電源１４が接続されており、この電源１４によって、アノード１１にゲート電極４より高い電位が与えられる。
【００１９】
以上のように構成された電子放出素子１及び電子素子１０における電子放出動作について、図３及び図４を用いて説明する。図３は、電源１３，１４により電圧が印加されていない場合のエネルギーバンド構造を示す図であり、図４は、電源１３，１４により電圧が印加されている場合のエネルギーバンド構造を示す図である。各図において、（ａ）は電子放出素子１の要部断面図、（ｂ）は（ａ）の線分ｂ−ｂに沿ってのエネルギーバンド図、（ｃ）は（ａ）の線分ｃ−ｃに沿ってのエネルギーバンド図である。また、各図において、ＥＶは価電子帯上端のエネルギー準位、ＥＣは伝導帯下端のエネルギー準位、ＥＦはフェルミ準位である。
【００２０】
図３に示すように、電源１３，１４により電圧が印加されていないと、ｎ型ダイヤモンド層３の価電子帯上端のエネルギー準位ＥＶ及び伝導帯下端のエネルギー準位ＥＣは、ゲート電極４との接触面において正の方向へシフトしている（ショットキー接触、表面付近の空乏化）。そのため、電子放出素子１の内部には、エネルギー準位ＥＣに存在する電子がゲート電極４側に進行し難いポテンシャルの障壁が形成されていることになる。なお、ゲート電極４との接触面における伝導帯下端のエネルギー準位ＥＣは真空準位より高いため、ｎ型ダイヤモンド層３の表面３ａでは負の電子親和力となっている。このように負の電子親和力となるのは、例えばシリコンに比べダイヤモンドのバンドギャップが大きく、特殊な表面状態を形成できるからである。ただし、正の小さい電子親和力を持つ状態もある。
【００２１】
図３に示す状態から電源１３，１４により電圧が印加されると、ｎ型ダイヤモンド層３の伝導帯下端のエネルギー準位ＥＣに電子が充填される。そして、図４に示すように、ｎ型ダイヤモンド層３の価電子帯上端のエネルギー準位ＥＶ及び伝導帯下端のエネルギー準位ＥＣ並びに真空準位は、ゲート電極４に引き摺られるようにしてゲート電極４との接触面において負の方向へシフトする。これにより、上述したポテンシャルの障壁が無くなり、しかも、負の電子親和力であるため、エネルギー準位ＥＣに存在する電子がゲート電極４側に進行して、略真空である空間Ｓ中に放出され易くなる。なお、正の電子親和力の場合であっても、真空との障壁は小さいので、通常の金属よりはずっと真空中に電子が出易くなる。
【００２２】
従って、ゲート電極４にｎ型ダイヤモンド層３より高い電位が電極１３により与えられると、ｎ型ダイヤモンド層３の伝導帯下端のエネルギー準位ＥＣに存在する電子がｎ型ダイヤモンド層３の表面３ａ（ゲート電極４の配置表面）に容易に達する。このとき、アノード１１にはゲート電極４より高い電位が電極１４により与えられているため、表面３ａに達した電子は、各電子通過開口６を通ってアノード１１に向かって進行することになる。よって、第１実施形態の電子放出素子１及び電子素子１０によれば、電子を放出するために電子放出素子１とアノード１１との間に印加する電圧を低くすることが可能になる。
【００２３】
次に、第１実施形態の実施例について説明する。まず、電子放出素子１を次のように製造した。単結晶ダイヤモンド基板２の（１１１）面上にＰドープエピ膜を形成して、当該膜をｎ型ダイヤモンド層３とした。具体的なｎ型ダイヤモンド層３形成条件は、メタンガス（ＣＨ４）／水素ガス（Ｈ２）比が０．５％、フォスフィン（ＰＨ３）／メタンガス（ＣＨ４）比が１００００ｐｐｍ、圧力１００Ｔｏｒｒ、基板温度８７０℃、成長時間５時間であって、これにより、ｎ型ダイヤモンド層３の厚さは１〜２μｍとなった。続いて、ｎ型ダイヤモンド層３の表面３ａに約２００ｎｍの厚さでレジストを塗布し、電子線露光技術を使ってレジストをパターニングした。そして、その上からＡｕを蒸着し、リフトオフ技術でＡｕの微細パターンを形成して、当該微細パターンをゲート電極４とした。このゲート電極４においては、縦横の線幅を６０ｎｍとし、正方形状の電子通過開口６の一辺の長さを８０ｎｍとした。
【００２４】
このようにして製造した電子放出素子１に対し２００μｍ離してアノード１１を設置し、電子素子１０を構成した。そして、アノード１１をアースとしてｎ型ダイヤモンド層３に−１ｋＶの電圧を電源１４により印加しながら、電源１３によりｎ型ダイヤモンド層３とゲート電極４との間に電流を流した。１０Ｖの電圧で１０μＡ程度の電流を流すと、アノード１１において１μＡの電子放出電流が検出された。一方、電源１３により電圧を印加せずゲート電極４に電流を流さないと、アノード１１において電子放出電流は検出されなかった。
【００２５】
ところで、ゲート電極４における縦横の線幅を２００ｎｍとし、正方形状の電子通過開口６の一辺の長さを５００ｎｍとして、上述した条件で各電源１３，１４により電圧を印加すると、アノード１１において０．０１μＡの電子放出電流が検出された。また、ゲート電極４における縦横の線幅を２００ｎｍとし、正方形状の電子通過開口６の一辺の長さを２μｍとして、上述した条件で各電源１３，１４により電圧を印加すると、アノード１１において電子放出電流は１ｎＡのレンジでは検出されなかった。
【００２６】
このように、正方形状の電子通過開口６の一辺の長さが５００ｎｍを超えると、電子通過開口６から放出される電子が著しく減少してしまうため、電子通過開口６の一辺の長さは５００ｎｍ以下であることが好ましい。このとき、ゲート電極４における縦横の線幅と電子通過開口６の一辺の長さとの比において、例えば「１：３」や「１：５」等というように電子通過開口６の一辺の長さ側を大きくすれば、各電子通過開口６から効率良く電子を放出させることができる。
【００２７】
［第２実施形態］
図５に示すように、第２実施形態の電子放出素子１は、ｎ型ダイヤモンド層３上にｐ型ダイヤモンド層７が形成されている点、並びにそのｐ型ダイヤモンド層７上にゲート電極４及び共通電極５が形成されている点で第１実施形態の電子放出素子１と異なっている。第２実施形態の電子放出素子１の他の構成及び電子素子１０の構成は第１実施形態の電子放出素子１及び電子素子１０と同様であるため、それらについての説明を省略する。
【００２８】
次に、第２実施形態の実施例について説明する。まず、第１実施形態の実施例と同様の条件で、単結晶ダイヤモンド基板２上にＰドープエピ膜を形成して、当該膜をｎ型ダイヤモンド層３とした。続いて、ｎ型ダイヤモンド層３上に、メタンガス（ＣＨ４）／水素ガス（Ｈ２）比が０．５％、ジボラン（Ｂ２Ｈ６）／メタンガス（ＣＨ４）比が５０００ｐｐｍ、圧力１００Ｔｏｒｒ、基板温度８７０℃、成長時間１時間の条件で、厚さ１μｍ程度のボロンドープ層を形成して、当該層をｐ型ダイヤモンド層７とした。続いて、ｐ型ダイヤモンド層７上に、第１実施形態の実施例と同様のサイズで、Ａｕからなる格子状のゲート電極４を形成した。
【００２９】
このようにして製造した電子放出素子１に対し２００μｍ離してアノード１１を設置し、電子素子１０を構成した。そして、アノード１１をアースとしてｎ型ダイヤモンド層３に−３００Ｖの電圧を電源１４により印加しながら、電源１３によりｐ型ダイヤモンド層７とゲート電極４との間に電流を流した。１０Ｖの電圧で３μＡの電流を流すと、アノード１１において０．１μＡの電子放出電流が検出された。一方、電源１３により電圧を印加せずゲート電極４に電流を流さないと、アノード１１において電子放出電流は検出されなかった。
【００３０】
以上のように、ｎ型ダイヤモンド層３上にｐ型ダイヤモンド層７を形成することで、ダイヤモンド層の表面における電子親和力は、ダイヤモンド層がｎ型ダイヤモンド層３のみからなる場合に比べ更に小さくなる。従って、第２実施形態の電子放出素子１及び電子素子１０によれば、電子を放出するために電子放出素子１とアノード１１との間に印加する電圧をより一層低くすることが可能になる。
【００３１】
［第３実施形態］
図６に示すように、第３実施形態の電子放出素子１は、ｎ型ダイヤモンド層３上にｉ型ダイヤモンド層（すなわち、ノンドープダイヤモンド層）８が形成されている点、並びにそのｉ型ダイヤモンド層８上にゲート電極４及び共通電極５が形成されている点で第１実施形態の電子放出素子１と異なっている。第３実施形態の電子放出素子１の他の構成及び電子素子１０の構成は第１実施形態の電子放出素子１及び電子素子１０と同様であるため、それらについての説明を省略する。
【００３２】
次に、第３実施形態の実施例について説明する。まず、第１実施形態の実施例と同様の条件で、単結晶ダイヤモンド基板２上にＰドープエピ膜を形成して、当該膜をｎ型ダイヤモンド層３とした。続いて、ｎ型ダイヤモンド層３上に、メタンガス（ＣＨ４）／水素ガス（Ｈ２）比が１％、圧力１００Ｔｏｒｒ、基板温度８７０℃、成長時間１時間の条件で、厚さ０．２μｍ程度のノンドープ層を形成して、当該層をｉ型ダイヤモンド層８とした。続いて、ｉ型ダイヤモンド層８上に、第１実施形態の実施例と同様のサイズで、Ａｕからなる格子状のゲート電極４を形成した。
【００３３】
このようにして製造した電子放出素子１に対し２００μｍ離してアノード１１を設置し、電子素子１０を構成した。そして、アノード１１をアースとしてｎ型ダイヤモンド層３に−５００Ｖの電圧を電源１４により印加しながら、電源１３によりｐ型ダイヤモンド層７とゲート電極４との間に電流を流した。１０Ｖの電圧で１μＡの電流を流すと、アノード１１において０．２μＡの電子放出電流が検出された。一方、電源１３により電圧を印加せずゲート電極４に電流を流さないと、アノード１１において電子放出電流は検出されなかった。
【００３４】
以上のように、ｎ型ダイヤモンド層３上にｉ型ダイヤモンド層８を形成することで、ダイヤモンド層の表面における電子親和力は、ダイヤモンド層がｎ型ダイヤモンド層３のみからなる場合に比べ更に小さくなる。従って、第３実施形態の電子放出素子１及び電子素子１０によれば、電子を放出するために電子放出素子１とアノード１１との間に印加する電圧をより一層低くすることが可能になる。
【００３５】
［第４実施形態］
図７に示すように、第４実施形態の電子放出素子１は、ゲート電極４が導電性部材４ａと絶縁性部材４ｂとにより２層構造となっている点で第３実施形態の電子放出素子１と異なっている。第４実施形態の電子放出素子１の他の構成及び電子素子１０の構成は第３実施形態の電子放出素子１及び電子素子１０と同様であるため、それらについての説明を省略する。
【００３６】
第４実施形態の電子放出素子１において、ゲート電極４は、Ａｕ製の導電性部材４ａと、この導電性部材４ａのｎ型ダイヤモンド３側の表面を覆うＳｉＯ２製の絶縁性部材４ｂとを有している。同様に、共通電極５も、Ａｕ製の導電性部材５ａと、この導電性部材５ａのｎ型ダイヤモンド３側の表面を覆うＳｉＯ２製の絶縁性部材５ｂとを有している。なお、絶縁性部材４ｂ，５ｂの材料としてＣａＦ２やＭｇＦ２を用いてもよい。
【００３７】
次に、第４実施形態の実施例について説明する。まず、第３実施形態の実施例と同様の条件で、単結晶ダイヤモンド基板２上にＰドープエピ膜を形成して、当該膜をｎ型ダイヤモンド層３とし、更に、ｎ型ダイヤモンド層３上にノンドープ層を形成して、当該層をｉ型ダイヤモンド層８とした。続いて、ｉ型ダイヤモンド層８上に、第３実施形態の実施例と同様のサイズで、Ａｕ製の導電性部材４ａとＳｉＯ２製の絶縁性部材４ｂとにより２層構造となっている格子状のゲート電極４を形成した。
【００３８】
このようにして製造した電子放出素子１に対し２００μｍ離してアノード１１を設置し、電子素子１０を構成した。そして、アノード１１をアースとしてｎ型ダイヤモンド層３に−５００Ｖの電圧を電源１４により印加しながら、電源１３によりｐ型ダイヤモンド層７とゲート電極４の導電性部材４ａとの間に電圧を印加した。２０Ｖの電圧では電流は流れなかったが、アノード１１において０．４μＡの電子放出電流が検出された。一方、電源１３により電圧を印加せずゲート電極４に電流を流さないと、アノード１１において電子放出電流は検出されなかった。
【００３９】
以上のように、ゲート電極４において、導電性部材４ａのｎ型ダイヤモンド３側の表面を絶縁性部材４ｂにより覆うことで、図７に示すように、ｎ型ダイヤモンド層３からゲート電極４側に進行した電子がゲート電極４の導電性部材４ａに流れ込むのを防止することができる。従って、各電子通過開口６から効率良く電子を放出させることが可能になる。
【００４０】
なお、第１実施形態及び第２実施形態の電子放出素子１のゲート電極４に、第４実施形態のゲート電極４の構成を採用してもよい。それらの場合にも同様の理由から、各電子通過開口６から効率良く電子を放出させることが可能になる。
【００４１】
本発明は、上述した各実施形態に限定されるものではない。例えば、単結晶ダイヤモンド基板２に替えて多結晶ダイヤモンド基板を用いてもよい。ただし、（１００）面、（１１０）面、（１１１）面等の各面方位によって電子放出特性が異なってくるため、最も電子放出特性が良くなる面方位に揃えることが重要となる。従って、面方位を制御して揃えることが可能な単結晶基板、ヘテロエピ基板或いは高配向膜等の方が通常の多結晶基板よりも好ましい。なお、ダイヤモンド基板は高圧合成ダイヤモンドでも気相合成ダイヤモンドでも原理的には構わないが、面積を大きくしたり、含有不純物を減少したりするには気相合成法によるものの方がよい。
【００４２】
また、ゲート電極４の配置表面（すなわち、第１実施形態ではｎ型ダイヤモンド層３の表面３ａ、第２実施形態ではｐ型ダイヤモンド層７の表面、第３及び第４実施形態ではｉ型ダイヤモンド層８の表面）は平坦に限らず、電子通過開口６から露出する部分が突起状に形成されていてもよい。突起状に形成されていると、配置表面が平坦の場合に比べ、アノード１１との間に生じる電界が大きくなり低電圧で電子を放出させることができるからである。なお、電子親和力を更に小さくすることができるため、ゲート電極４の配置表面は水素終端していることが好ましい。
【００４３】
また、ゲート電極４の電子通過開口６は正方形状に限らず、円形状や六角形状等であってもよい。このとき、ゲート電極４に電子通過開口６を多数形成すれば、各電子通過開口４の面積が小さくても、アノード１１における電子放出電流の値を大きくすることが可能になる。なお、ゲート電極４を櫛歯状に形成することで、電子通過開口６をスリット状に形成してもよい。
【００４４】
また、電子放出素子１は、ディスプレイ、電子銃、蛍光管、及び真空管等の他、ＳＣＲ（silicon controlled rectifier）、ＧＴＯ（gate turn-off）、ＳＩＴ（static induction transistor）、ＩＧＢＴ（insulated gate bipolar transistor）、及びＭＩＳＦＥＴ（metal insulator semiconductor / field effect transistor）等のパワーデバイスに適用可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明に係る電子放出素子の第１実施形態を示す斜視図ある。
【図２】本発明に係る電子放出素子及び電子素子の第１実施形態を示す断面図である。
【図３】電源により電圧が印加されていない場合のエネルギーバンド構造を示す図であり、（ａ）は電子放出素子の要部断面図、（ｂ）は（ａ）の線分ｂ−ｂに沿ってのエネルギーバンド図、（ｃ）は（ａ）の線分ｃ−ｃに沿ってのエネルギーバンド図である。
【図４】電源により電圧が印加されている場合のエネルギーバンド構造を示す図であり、（ａ）は電子放出素子の要部断面図、（ｂ）は（ａ）の線分ｂ−ｂに沿ってのエネルギーバンド図、（ｃ）は（ａ）の線分ｃ−ｃに沿ってのエネルギーバンド図である。
【図５】本発明に係る電子放出素子及び電子素子の第２実施形態を示す断面図である。
【図６】本発明に係る電子放出素子及び電子素子の第３実施形態を示す断面図である。
【図７】本発明に係る電子放出素子及び電子素子の第４実施形態を示す断面図である。
【符号の説明】
【００４６】
１…電子放出素子、３…ｎ型ダイヤモンド層、４…ゲート電極、４ａ…導電性部材、４ｂ…絶縁性部材、６…電子通過開口、７…ｐ型ダイヤモンド層、８…ｉ型ダイヤモンド層、１０…電子素子、１１…アノード。
【図１】
2005108655.tif 000003
【図２】
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【図３】
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【図４】
2005108655.tif 000006
【図５】
2005108655.tif 000007
【図６】
2005108655.tif 000008
【図７】
2005108655.tif 000009