(57)【要約】【課題】クロックラインの負荷を軽減して高速化及び低消費電力化を図ると共に、最低駆動電圧を大幅に向上させたシフトレジスタ回路を提供する。【解決手段】シフトレジスタ・ユニットのトランジスタ設計を次のように行う。（１）前段のシフトレジスタ・ユニットの出力パルスの立ち上がりを受けて、ノア回路１５の出力Ｗをハイレベルからロウレベルに高速に切り替える。（２）第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を通してクロック信号ｃｋ１ｉｎ、ｃｋ２ｉｎを高速に取り込む。（３）第１のクロックドインバータ２０と第２のクロックドインバータ２１の出力レベルの引っ張り合いを防止し、第１のクロックドインバータ２０の出力の切り替えを高速化する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロック信号に応じて駆動されるシフトレジスタ・ユニットを複数段直列接続し、
前記シフトレジスタ・ユニット内に、前記クロック信号を前段のシフトレジスタ・ユニットの出力に応じて前記クロック信号を取り込むように制御するクロック信号取り込み制御回路を設け、
前記クロック信号取り込み制御回路は、前段のシフトレジスタ・ユニットの出力が入力された論理回路と、この論理回路の出力変化に応じて、前記クロック信号を通すトランスミッションゲートを含み、
前記論理回路を構成する複数のトランジスタのサイズ比が前記論理ゲートの出力変化を早めるように設定されていることを特徴とするシフトレジスタ回路。
【請求項２】
前記論理回路が、ノア回路で構成され、このノア回路を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのぞれぞれのゲートに前段のシフトレジスタ・ユニットの出力が印加され、前記Ｎチャネル型ＭＯＳトランジスタのオン抵抗が前記Ｐチャネル型ＭＯＳトランジスタのオン抵抗より小さいことを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項３】
前記クロック信号取り込み制御回路は、さらに前記トランスミッションゲートと固定電位との間に接続されたプリチャージ用のＭＯＳトランジスタを含み、前記トランスミッションゲートのオン抵抗が前記プリチャージ用のＭＯＳトランジスタのオン抵抗より小さいことを特徴とする請求項１又は請求項２に記載のシフトレジスタ回路。
【請求項４】
前記シフトレジスタ・ユニットは、第１のクロックドインバータと、第２のクロックドインバータと、インバータとを含み、前記第２のクロックドインバータと前記インバータとが前記第１のクロックドインバータの出力を保持する保持ループを形成し、前記第１のクロックドインバータの出力インピーダンスが前記第２のクロックドインバータの出力インピーダンスより小さいことを特徴とする請求項１、２、３のいずれかに記載のシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関し、特に、クロック信号に応じて駆動されるシフトレジスタ・ユニットを複数段直列接続して構成されたシフトレジスタ回路に関する。
【背景技術】
【０００２】
従来より、シフトレジスタ回路は、例えば液晶表示装置の水平駆動回路や垂直駆動回路に用いられている。図５は、複数のシフトレジスタ・ユニットを複数段直列接続して構成されたシフトレジスタ回路のブロック図、図６は、図５のシフトレジスタ・ユニットの１つのユニットの具体的な回路構成図である。
【０００３】
このシフトレジスタ回路は、図５に示すように、複数のシフトレジスタ・ユニットＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，・・・を複数段直列接続して構成されている。そして、格段のシフトレジスタ・ユニットには、互いに逆相のクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎが、それぞれのクロックラインＣＬ１，ＣＬ２を介して供給されている。また、格段のシフトレジスタ・ユニットの出力は、次段のシフトレジスタ・ユニットに入力されている。
【０００４】
しかしながら、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを常に全てのシフトレジスタ・ユニットＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，・・・内に取り込むように構成すると、クロックラインＣＬ１，ＣＬ２の負荷（負荷抵抗や負荷容量）が大きくなり、消費電力の増加やクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎの遅延の増加を招いてしまう。
【０００５】
そこで、従来のシフトレジスタ回路では、クロック取り込み制御回路１０を設け、あるシフトレジスタ・ユニットで必要なときだけ、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むようにし、クロックラインＣＬ１，ＣＬ２の負荷の軽減を図っていた。その具体的な回路構成について、図６を参照しながら説明する。
【０００６】
クロック信号ｃｋ１ｉｎは、第１のＣＭＯＳトランスミッションゲート１１を介して取り込まれる。この第１のＣＭＯＳトランスミッションゲート１１は、ソースが接地されたプリチャージ用のＮチャネル型ＭＯＳトランジスタ１２と直列接続されている。また、クロック信号ｃｋ２ｉｎは、第２のＣＭＯＳトランスミッションゲート１３を介して取り込まれる。この第２のＣＭＯＳトランスミッションゲート１３は、ソースが電源電圧Ｖｄｄに接続されたＰチャネル型ＭＯＳトランジスタ１４と直列接続されている。
【０００７】
これら第１及び第２のＣＭＯＳトランスミッションゲート１１，１３、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４は、ノア回路１５及びその出力を反転するインバータ１６によって制御される。このノア回路１５の第１の入力端子には、前段のシフトレジスタ・ユニットの出力が入力され、その第２の入力端子には、後述する第１のクロックドインバータ２０の出力の反転信号（インバータ２２の出力）が入力されている。
【０００８】
第１のＣＭＯＳトランスミッションゲート１１とＮチャネル型ＭＯＳトランジスタ１２の接続点から得られる出力信号をｃｋ１ｏｕｔとする。また、第２のＣＭＯＳトランスミッションゲート１３とＰチャネル型ＭＯＳトランジスタ１３の接続点から得られる出力信号をｃｋ２ｏｕｔとする。これらの出力信号ｃｋ１ｏｕｔ，ｃｋ２ｏｕｔは、互いに逆相であり、第１のクロックドインバータ２０及び第２のクロックドインバータ２１に駆動クロックとして供給される。
【０００９】
すなわち、出力信号ｃｋ１ｏｕｔがハイレベル（ｃｋ２ｏｕｔはロウレベル）のときは、第１のクロックドインバータ２０がオン（インバータ動作）し、第２のクロックドインバータ２１はオフ（出力ハイインピーダンス状態）する。反対に、すなわち、出力信号ｃｋ１ｏｕｔがロウレベル（ｃｋ２ｏｕｔはハイレベル）のときは、第１のクロックドインバータ２０がオフ（出力ハイインピーダンス状態）し、第２のクロックドインバータ２１はオン（インバータ動作）する。
【００１０】
第１のクロックドインバータ２０には、前段のシフトレジスタ・ユニットの出力が入力される。第２のクロックドインバータ２１及びインバータ２２は、第１のクロックドインバータ２０の出力を保持する保持ループを形成する。これにより、第１のクロックドインバータ２０の入力信号が、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を介して取り込まれたクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎに同期してシフトされる。そして、第１のクロックドインバータ２０の出力は、インバータ２３によって反転され、出力信号ｏｕｔとして次段のシフトレジスタ・ユニットに供給される。
【００１１】
次に、このシフトレジスタ・ユニットの動作について、図７の動作タイミング図を参照して説明する。前段のシフトレジスタ・ユニットからのパルスが、このシフトレジスタ・ユニットに入力される以前の状態では、ノア回路１５の２つの入力は、いずれもロウレベルに維持されているので、ノア回路１５の出力はハイレベルである。したがって、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３はオフしており、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎは取り込まれない。その代わりに、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオンしているので、出力信号ｃｋ１ｏｕｔはロウレベルに固定され、出力信号ｃｋ２ｏｕｔはハイレベルに固定される。これにより、第１のクロックドインバータ２０はオフし、第２のクロックドインバータ２１はオンしている。
【００１２】
その後、前段のシフトレジスタ・ユニットからのパルスが到来し、これがハイレベルに立ち上がると、ノア回路１５の出力はロウレベルに変化し、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３がオンし、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎが取り込まれる。第１及び第２のＣＭＯＳトランスミッションゲート１１，１３の出力である出力信号ｃｋ１ｏｕｔ、ｃｋ２ｏｕｔは、それぞれクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎと等しいクロック信号となる。
【００１３】
したがって、クロック信号ｃｋ１ｉｎがハイレベルに立ち上がると、出力信号ｃｋ１ｏｕｔもハイレベルに立ち上がるので、第１のクロックドインバータ２０がオンする。すると、前段のシフトレジスタ・ユニットからのパルスのハイレベルがロウレベルに反転され、そのロウレベルはインバータ２３で更に反転されるので、このシフトレジスタ・ユニットの出力信号ｏｕｔは、前記パルスの立ち上がりから遅延して、ハイレベルに立ち上がる。この遅延時間は、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎのデューティが５０％であれば、クロック周期の半周期分に相当する。
【００１４】
その後、前段のシフトレジスタ・ユニットからのパルスがハイレベルからロウレベルに変化する。すると、これに同期して、出力信号ｃｋ１ｏｕｔはロウレベルに変化し、出力信号ｃｋ２ｏｕｔはハイレベルに立ち上がるので、第１のクロックドインバータ２０がオフし、第２のクロックドインバータ２１はオンする。
【００１５】
これにより、このシフトレジスタ・ユニットの出力信号ｏｕｔは、ハイレベルの状態を保持する。その後、出力信号ｃｋ１ｏｕｔがハイレベルに立ち上がり、出力信号ｃｋ２ｏｕｔがロウレベルに変化すると、第１のクロックドインバータ２０がオンし、前段のシフトレジスタ・ユニットからのパルスのロウレベルを反転するので、このシフトレジスタ・ユニットの出力信号ｏｕｔは、前記パルスの立ち下がりから遅延されて、ロウレベルに変化する。この遅延時間も、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎのデューティが５０％であれば、クロック周期の半周期分に相当する。
【００１６】
こうして、前段のシフトレジスタ・ユニットからのパルスがロウレベルとなり、インバータ２２の出力もロウレベルとなるため、ノア回路１５の出力はハイレベルに変化する。すると、これを受けて、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３はオフし、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオンするので、出力信号ｃｋ１ｏｕｔはロウレベルに、出力信号ｃｋ１ｏｕｔはハイレベルに再び固定される。
【００１７】
このようにして、このシフトレジスタ回路によれば、各シフトレジスタ・ユニットで、前段のシフトレジスタ・ユニットの出力パルスが到来したことを検出した時に、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込み、入力パルスのシフト動作を行わせているので、クロックラインＣＬ１，ＣＬ２の負荷を軽減することができる。
【００１８】
なお、シフトレジスタ回路に関する先行技術としては、例えば以下の特許文献１がある。
【特許文献１】特開平８−２１２７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述した従来のシフトレジスタ回路では、各構成回路（例えば、ノア回路１５やインバータ１６等）に電源電圧Ｖｄｄが供給されている。しかしながら最低駆動電圧（電源電圧Ｖｄｄを下げていき、あるシフトレジスタ・ユニットが次段のシフトレジスタ・ユニットに出力パルスを送出できなくなる臨界の電源電圧Ｖｄｄ）が高いという問題があった。特に、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎの周波数の高いシフトレジスタ回路では、規定の電源電圧Ｖｄｄと最低駆動電圧との差（動作電圧のマージン）がほとんどなくなるという問題がった。
【００２０】
特に、電源電圧Ｖｄｄを下げていくと、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３が開くのが遅れ、正常にクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むことができなくなる。正常にクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むことができないと、次段のシフトレジスタ・ユニットに正常な出力パルスを送出できなくなり、シフトレジスタの動作ができなくなる。
【課題を解決するための手段】
【００２１】
そこで、本発明のシフトレジスタ回路は、クロック信号に応じて駆動されるシフトレジスタ・ユニットを複数段直列接続し、前記シフトレジスタ・ユニット内に、前記クロック信号を前段のシフトレジスタ・ユニットの出力に応じて前記クロック信号を取り込むように制御するクロック信号取り込み制御回路を設け、前記クロック信号取り込み制御回路は、前段のシフトレジスタ・ユニットの出力が入力された論理回路と、この論理回路の出力変化に応じて、前記クロック信号を通すトランスミッションゲートを含み、前記論理回路を構成する複数のトランジスタのサイズ比が前記論理ゲートの出力変化を早めるように設定されていることを特徴とする。
【００２２】
また、前記論理回路が、ノア回路で構成され、このノア回路を構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタのぞれぞれのゲートに前段のシフトレジスタ・ユニットの出力がゲートに印加され、前記Ｎチャネル型ＭＯＳトランジスタのオン抵抗が前記Ｐチャネル型ＭＯＳトランジスタのオン抵抗より小さいことを特徴とする。
【００２３】
また、前記クロック信号取り込み制御回路は、さらに前記トランスミッションゲートと固定電位との間に接続されたプリチャージ用のＭＯＳトランジスタを含み、前記トランスミッションゲートを構成するＭＯＳトランジスタのオン抵抗が前記プリチャージ用のＭＯＳトランジスタのオン抵抗より小さいことを特徴とする。
【００２４】
また、前記シフトレジスタ・ユニットは、第１のクロックドインバータと、第２のクロックドインバータと、インバータとを含み、前記第２のクロックドインバータと前記インバータとが前記第１のクロックドインバータの出力を保持する保持ループを形成し、前記第１のクロックドインバータの出力インピーダンスが前記第２のクロックドインバータの出力インピーダンスより小さいことを特徴とする。
【発明の効果】
【００２５】
本発明によれば、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを伝達するクロックラインの負荷を軽減して、高速化及び低消費電力化が図れると共に、最低駆動電圧を大幅に低くすることが可能になる。
【発明を実施するための最良の形態】
【００２６】
次に、本発明を実施するための最良の形態（以下、実施形態という）について説明する。図１は、本発明の実施形態に係るシフトレジスタ回路を構成する１つのシフトレジスタ・ユニットの具体的な回路構成図である。シフトレジスタ回路の全体構成は、図５と同じであり、図１の回路も図６の回路と基本的に同じであるが、トランジスタの設計が異なっている。図３は、シフトレジスタ・ユニットの動作タイミング図である。
【００２７】
本実施形態によれば、以下のようなトランジスタ設計を行うことで、最低動作電圧の向上を図っている。
第１に、前段のシフトレジスタ・ユニットの出力パルスの立ち上がりを受けて、ノア回路１５の出力Ｗをハイレベルからロウレベルに高速に切り替える。図２に示すように、ノア回路１５は、出力端子と電源電圧Ｖｄｄとの間に直列接続された第１及び第２のＰチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２と、出力端子と接地との間に並列接続された第１及び第２のＮチャネル型ＭＯＳトランジスタＭＮ１，ＭＮ２で構成されている。
【００２８】
ノア回路１５の出力Ｗを高速に切り替えるために、第１のＮチャネル型ＭＯＳトランジスタＭＮ１のオン抵抗が第１のＰチャネル型ＭＯＳトランジスタのオン抵抗に比して小さくなるように、第１のＮチャネル型ＭＯＳトランジスタＭＮ１のサイズ比（Ｗ／Ｌ）を第１のＰチャネル型ＭＯＳトランジスタのサイズ比（Ｗ／Ｌ）より大きく設計している。ここで、サイズ比（Ｗ／Ｌ）のＷはチャネル幅、Ｌはチャネル長である。
【００２９】
これにより、前段のシフトレジスタ・ユニットからの出力がハイレベルに立ち上がった時に、第１のＮチャネル型ＭＯＳトランジスタＭＮ１が、低インピーダンスでオンするので、ノア回路１５の出力Ｗをハイレベルからロウレベルに高速に切り替えることができる（図３参照）。
【００３０】
ノア回路１５の出力Ｗがハイレベルからロウレベルに高速に切り替えられると、インバータ１６の出力もその分早く切り替えられ、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３が高速にオンし、これらの第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を通して、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを素早く取り込むことができる。
【００３１】
第２に、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を通してクロック信号ｃｋ１ｉｎ、ｃｋ２ｉｎを高速に取り込む。第１のＣＭＯＳトランスミッションゲート１１を通して取り込まれたクロック信号ｃｋ１ｉｎ（出力信号ｃｋ１ｏｕｔ）は、第１のクロックドインバータ２０の駆動クロックとして供給される（図１中のＸ点）したがって、このＸ点にクロック信号ｃｋ１ｉｎ（出力信号ｃｋ１ｏｕｔ）を高速に伝達する必要がある。同様に、第２のＣＭＯＳトランスミッションゲート１３を通して取り込まれたクロック信号ｃｋ２ｉｎ（出力信号ｃｋ２ｏｕｔ）は、第２のクロックドインバータ２１の駆動クロックとして供給される（図１中のＹ点）したがって、このＹ点にクロック信号ｃｋ２ｉｎ（出力信号ｃｋ２ｏｕｔ）を高速に伝達する必要がある。
【００３２】
そこで、ノア回路１５の出力Ｗがロウレベルに切り替わる時に、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を高速にオンさせると共に、プリチャージ用のＮチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１３を高速にオフさせる。そのために、本実施形態では、第１のＣＭＯＳトランスミッションゲート１１のオン抵抗がＮチャネル型ＭＯＳトランジスタ１２のオン抵抗より小さくなるように、Ｎチャネル型ＭＯＳトランジスタ１２のサイズ比（Ｗ／Ｌ）に比して第１のＣＭＯＳトランスミッションゲート１１を構成するＭＯＳトランジスタのサイズ比（Ｗ／Ｌ）を大きく設計した。
【００３３】
同様に、第２のＣＭＯＳトランスミッションゲート１３を構成するＭＯＳトランジスタのオン抵抗がＰチャネル型ＭＯＳトランジスタ１４のオン抵抗より小さくなるように、Ｐチャネル型ＭＯＳトランジスタ１４のサイズ比（Ｗ／Ｌ）に比して第２のＣＭＯＳトランスミッションゲート１３を構成するＭＯＳトランジスタのサイズ比（Ｗ／Ｌ）を大きく設計した。これにより、上記Ｘ点、Ｙ点に、それぞれクロック信号ｃｋ１ｉｎ（出力信号ｃｋ１ｏｕｔ）、クロック信号ｃｋ２ｉｎ（出力信号ｃｋ２ｏｕｔ）を高速に伝達できる。
【００３４】
第３に、第１のクロックドインバータ２０と第２のクロックドインバータ２１の出力レベルの引っ張り合いを防止し、第１のクロックドインバータ２０の出力の切り替えを高速化した。図４は、第１のクロックドインバータ２０と第２のクロックドインバータ２１の具体的な回路構成を示す図である。クロック信号ｃｋ１ｉｎ（出力信号ｃｋ１ｏｕｔ）がロウレベルの時、第１のクロックドインバータ２０はオフしており、第２のクロックドインバータ２１はオンしている。
【００３５】
そして、第２のクロックドインバータ２１とインバータ２２は保持ループを形成し、図１，図４中のＺ点（第１のクロックドインバータ２０の出力と第２のクロックドインバータ２１の出力の接続点）にはハイレベルが保持されている。また、第１のクロックドインバータ２０の入力にはハイレベルが印加されている。
【００３６】
この状態から、クロック信号ｃｋ１ｉｎ（出力信号ｃｋ１ｏｕｔ）がハイレベルに変化すると、第１のクロックドインバータ２０のＮチャネル型ＭＯＳトランジスタＭＮ４がオンして（ＭＮ３はすでにオンしている）、Ｚ点をロウレベルに引き下げようとすると、第２のクロックドインバータ２１のＰチャネル型ＭＯＳトランジスタＭＰ５，ＭＰ６はオンしている（ＭＰ５はクロック信号ｃｋ１ｉｎ（出力信号ｃｋ１ｏｕｔ）に応じて、オフする傾向であるが）ので、Ｚ点のハイレベルを維持しようとする。これでは、Ｚ点のレベルが高速にロウレベルにならない。
【００３７】
そこで、本実施形態では、第１のクロックドインバータ２０のＮチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４のサイズ比（Ｗ／Ｌ）を第２のクロックドインバータ２１のＰチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４のサイズ比（Ｗ／Ｌ）よりも大きくすることで、第１のクロックドインバータ２０の出力インピーダンスを相対的に小さくし、Ｚ点のレベルを高速にロウレベルに引き下げるようにした。
【００３８】
なお、本実施形態のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置等のフラットパネルディスプレイに用いる場合には、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３、Ｎチャネル型ＭＯＳトランジスタ１２、Ｐチャネル型ＭＯＳトランジスタ１４等のデバイスを薄膜トランジスタで構成することが好適である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係るシフトレジスタ回路を構成する１つのシフトレジスタ・ユニットの回路図である。
【図２】図１のノア回路１５の回路図である。
【図３】本発明の実施形態に係るシフトレジスタ回路の動作タイミング図である。
【図４】図１の第１及び第２のクロックドインバータ２０，２１の回路図である。
【図５】従来例のシフトレジスタ回路のブロック図である。
【図６】従来例に係るシフトレジスタ・ユニットの具体的な回路構成図である。
【図７】従来例に係るシフトレジスタ回路の動作タイミング図である。
【符号の説明】
【００４０】
ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４  シフトレジスタ・ユニット
ＣＬ１，ＣＬ２  クロックライン
１１  第１のＣＭＯＳトランスミッションゲート  
１２  Ｎチャネル型ＭＯＳトランジスタ  
１３  第１のＣＭＯＳトランスミッションゲート  
１４  Ｐチャネル型ＭＯＳトランジスタ
１５  ノア回路    １６  インバータ    ２０  第１のクロックドインバータ  
２１  第２のクロックドインバータ    ２２  インバータ    ２３  インバータ
【図１】
2005108367.tif 000003
【図２】
2005108367.tif 000004
【図３】
2005108367.tif 000005
【図４】
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【図５】
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【図６】
2005108367.tif 000008
【図７】
2005108367.tif 000009