(57)【要約】  【課題】各スイッチング素子の正常・異常のチェックを安定して行うことで、信頼性の高い判定結果が得られるようにする。  【解決手段】各相の三角波キャリアＣｕ，Ｃｖ，Ｃｗの山部および谷部のタイミングで、山割込信号ＩＮＴ１Ｕ〜ＩＮＴ１Ｗおよび谷割込信号ＩＮＴ２Ｕ〜ＩＮＴ２Ｗをそれぞれ生成する。山割込信号ＩＮＴ１Ｕ〜ＩＮＴ１Ｗに基づいて、各割込信号に対応する相の上段のスイッチング素子の正常・異常をそれぞれチェックし、谷割込信号ＩＮＴ２Ｕ〜ＩＮＴ２Ｗに基づいて、各割込信号に対応する相の下段のスイッチング素子の正常・異常をそれぞれチェックする。これにより、基準三角波キャリアＣｕの１周期区間において、全てのスイッチング素子の正常・異常を判定することができる。【選択図】  図５
2005318775.tif 000002
【特許請求の範囲】
【請求項１】
多相交流モータの各相に対応する１対のスイッチング素子の直列体が並列に設けられ、各直列体におけるスイッチング素子同士の接続点から前記モータを駆動するための各相電圧がそれぞれ取り出されるインバータ回路と、前記各相の指令値に基づくＰＷＭ信号を出力して前記インバータ回路の各スイッチング素子のオン・オフ動作を制御する制御部とを備えたインバータ制御装置であって、
前記制御部は、前記各相に対応した三角波キャリアを各相間で所定の位相差を設けて発生させるキャリア発生部と、このキャリア発生部から出力される各相の三角波キャリアと前記各相の指令値との比較に基づいて、前記各スイッチング素子ごとのＰＷＭ信号を生成する信号生成手段と、前記ＰＷＭ信号に基づいて動作する各スイッチング素子の正常・異常を判定する判定手段とを備え、
前記キャリア発生部は、前記各相の三角波キャリアの山部または谷部のタイミングで前記判定手段に対する割込信号を生成し、
前記判定手段は、前記割込信号に基づいて、当該割込信号に対応する相の前記直列体におけるスイッチング素子の正常・異常を判定することを特徴とするインバータ制御装置。
【請求項２】
前記ＰＷＭ信号は、前記スイッチング素子をオン状態に維持させる可変時間幅をもつオン区間信号と、前記スイッチング素子をオフ状態に維持させる可変時間幅をもつオフ区間信号とからなり、
前記判定手段は、前記割込信号に基づいて、当該割込信号に対応する相のスイッチング素子をオン状態に維持させる前記オン区間信号の時間幅が一定値以上か否かを判別し、当該時間幅が一定値以上の場合に前記各接続点における当該相の電圧を読み込み、この電圧に基づいて前記スイッチング素子の正常・異常を判定することを特徴とする請求項１に記載のインバータ制御装置。
【請求項３】
前記キャリア発生部は、前記各相の三角波キャリアの山部のタイミングで前記判定手段に対する山割込信号を生成すると共に、谷部のタイミングで前記判定手段に対する谷割込信号を生成し、
前記判定手段は、前記割込信号のうち、前記山割込信号に基づいて、当該割込信号に対応する相の前記直列体における一方のスイッチング素子の正常・異常を判定し、前記谷割込信号に基づいて、当該割込信号に対応する相の前記直列体における他方のスイッチング素子の正常・異常を判定することを特徴とする請求項１または請求項２に記載のインバータ制御装置。
【請求項４】
前記ＰＷＭ信号は、前記スイッチング素子をオン状態に維持させる可変時間幅をもつオン区間信号と、前記スイッチング素子をオフ状態に維持させる可変時間幅をもつオフ区間信号とからなり、
前記信号生成手段は、前記各相の直列体における一方のスイッチング素子に対し、当該相の三角波キャリアの山部を中間タイミングとする時間幅のオン区間信号を生成し、他方のスイッチング素子に対し、当該相の三角波キャリアの谷部を中間タイミングとする時間幅のオン区間信号を生成することを特徴とする請求項３に記載のインバータ制御装置。
【請求項５】
前記判定手段は、前記三角波キャリアのうちの１つを基準三角波キャリアとし、この基準三角波キャリアの１周期区間において、前記各相の山割込信号および谷割込信号に基づき、前記スイッチング素子全ての正常・異常を判定することを特徴とする請求項３または請求項４に記載のインバータ制御装置。
【請求項６】
前記判定手段は、前記各接続点における当該相の電圧と、前記モータを駆動するために当該インバータ制御装置に接続されたバッテリの電圧とを読み込み、両電圧を比較して前記スイッチング素子の正常・異常を判定することを特徴とする請求項１ないし請求項５に記載のインバータ制御装置。
【請求項７】
前記キャリア発生部は前記各相ごとに設けられており、各キャリア発生部は、
クロックを計数し、計数値を累加算または累減算して三角波キャリアを出力する計数手段と、
この計数値が所定の上限値に達したことを検出すると共に、上限値に達した時点で当該三角波キャリアの山部に対応した山割込信号を生成する第１の検出手段と、
前記計数値が所定の下限値に達したことを検出すると共に、下限値に達した時点で当該三角波キャリアの山部に対応した谷割込信号を生成する第２の検出手段と、
前記第１の検出手段の検出出力に基づき前記計数手段に対し前記累減算を行うための減算指令を与え、前記第２の検出手段の検出出力に基づき前記計数手段に対し前記累加算を行うための加算指令を与える指令手段とを備え、
１つの相の計数手段が、他の相の計数手段から出力される三角波キャリアに対し所定の位相差を持った三角波キャリアを出力することを特徴とする請求項１ないし請求項６に記載のインバータ制御装置。
【請求項８】
前記制御部は、前記判定手段により前記スイッチング素子のいずれかが異常であると判定された場合に、前記信号生成手段による前記各相の指令値に基づく前記ＰＷＭ信号の生成を中止して前記モータを停止させる制御を行うことを特徴とする請求項１ないし請求項７のいずれかに記載のインバータ制御装置。
【請求項９】
多相交流モータの各相に対応する１対のスイッチング素子の直列体が並列に設けられ、各直列体におけるスイッチング素子同士の接続点から前記モータを駆動するための各相電圧がそれぞれ取り出されるインバータ回路と、前記各相の指令値に基づくＰＷＭ信号を出力して前記インバータ回路の各スイッチング素子のオン・オフ動作を制御する制御部とを備えたインバータ制御装置における制御方法であって、前記制御部において、
前記各相に対応した三角波キャリアを各相間で所定の位相差を設けて発生させ、前記各相の三角波キャリアの山部または谷部のタイミングで割込信号を生成し、この割込信号に基づいて、当該割込信号に対応する相の前記直列体におけるスイッチング素子の正常・異常を判定することを特徴とするインバータ制御方法。
【請求項１０】
前記制御部において、前記各相の三角波キャリアの山部のタイミングで山割込信号を生成すると共に、谷部のタイミングで谷割込信号を生成し、前記山割込信号に基づいて、当該割込信号に対応する相の前記直列体における一方のスイッチング素子の正常・異常を判定し、前記谷割込信号に基づいて、当該割込信号に対応する相の前記直列体における他方のスイッチング素子の正常・異常を判定することを特徴とする請求項９に記載のインバータ制御方法。
【請求項１１】
前記制御部において、前記スイッチング素子のいずれかが異常であると判定された場合に、前記各相の指令値に基づく前記ＰＷＭ信号を出力を中止して前記モータを停止させることを特徴とする請求項９または請求項１０に記載のインバータ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３相交流モータのＰＷＭ（Pulse Width Modulation）制御などに用いられるインバータ制御装置およびインバータ制御方法に関するものである。
【背景技術】
【０００２】
図８は、ＰＷＭ制御による一般的な３相交流モータの制御装置を示している。図において、Ｂはバッテリで、このバッテリＢからコンタクタＺおよびインバータ回路１００を介して、モータＭへ電源が供給される。モータＭは、例えばフォークリフトに搭載される３相インダクションモータ（誘導電動機）である。コンタクタＺは、電磁接触器の接点から構成される。Ｃは電源ライン間に接続されたコンデンサ、ＳＴはモータＭに流れる電流を検出するためのシャントである。シャントＳＴは抵抗から構成される。ＰＧはモータＭの回転数を検出するためのパルス発生器であって、モータＭの回転軸に設けられた公知のロータリエンコーダから構成される。
【０００３】
インバータ回路１００は、バッテリＢの直流電源を交流電源に変換してモータＭを駆動するための回路であって、Ｕ相上、Ｕ相下、Ｖ相上、Ｖ相下、Ｗ相上、Ｗ相下の６個の半導体スイッチング素子Ｑ１〜Ｑ６から構成される公知の回路である。半導体スイッチング素子としては、たとえばＭＯＳ型ＦＥＴ（電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの高速スイッチング動作が可能な素子が用いられ、それぞれの素子には、ダイオードが並列接続される。各半導体スイッチング素子Ｑ１〜Ｑ６のゲートには、制御部１０１からのＰＷＭ信号が入力される。このＰＷＭ信号によって、各半導体スイッチング素子Ｑ１〜Ｑ６は所定のオン時間、オフ時間で開閉動作を行ない、その結果、インバータ回路１００の出力は３相交流として取り出され、Ｕ相電圧、Ｖ相電圧、Ｗ相電圧がモータＭに供給される。
【０００４】
制御部１０１は、ＣＰＵ、メモリ、Ａ／Ｄ変換器、キャリア発生回路、ＰＷＭ回路などを備えている。制御部１０１には、例えばフォークリフトのレバー操作に基づくモータ速度等の指示値、パルス発生器ＰＧから出力されるパルス、シャントＳＴで検出された電流値、バッテリＢの電圧値などが入力される。制御部１０１では、これらの入力値に基づいてモータＭの制御に必要なＰＷＭ信号を生成し、インバータ回路１００へ出力する。以上のようなＰＷＭ制御を用いたモータ制御装置は、例えば後記の特許文献１に記載されている。
【０００５】
図９は、制御部１０１に設けられているＰＷＭ信号生成部の構成を示した図である。２００はキャリアＣａを発生するキャリア発生部、２０７はキャリアＣａとＵ相指令電圧の値とを比較する比較器、２０８はキャリアＣａとＶ相指令電圧の値とを比較する比較器、２０９はキャリアＣａとＷ相指令電圧の値とを比較する比較器、２１０は比較器２０７〜２０９の出力に基づいてＰＷＭ信号を生成するＰＷＭ回路である。ＰＷＭ回路２１０からは、図８のインバータ回路１００におけるＵ相上、Ｕ相下、Ｖ相上、Ｖ相下、Ｗ相上、Ｗ相下の各スイッチング素子Ｑ１〜Ｑ６のゲートへ与えられるパルスがＰＷＭ信号として出力される。
【０００６】
図１０は、ＰＷＭ信号を生成する原理を説明する図である。図のように、キャリアＣａは一定の周波数を持った三角波であって、各相の指令電圧値とキャリアＣａの振幅とが比較器２０７〜２０９で比較される。そして、キャリアＣａの振幅が指令電圧値以上である区間では、比較器２０７〜２０９の出力は「Ｈ」となり、キャリアＣａの振幅が指令電圧値未満である区間では、比較器２０７〜２０９の出力は「Ｌ」となる。したがって、比較器２０７〜２０９からは、指令電圧値の変化に従ってパルス幅が変化する信号が得られる。この信号はＰＷＭ回路２１０へ入力され、ＰＷＭ回路２１０は、比較器２０７〜２０９の出力に基づいて、図１０のような各相上下のスイッチング素子Ｑ１〜Ｑ６を駆動するための６種類のＰＷＭ信号を生成する。図１０からわかるように、キャリアＣａの振幅が各相の指令電圧値以上である区間では、各相の上段のスイッチング素子がオンとなり、下段のスイッチング素子はオフとなる。一方、キャリアＣａの振幅が指令電圧値未満である区間では、各相の下段のスイッチング素子がオンとなり、上段のスイッチング素子はオフとなる。
【０００７】
ここで、各相における上下一対のスイッチング素子の一方がオンするタイミングと、他方がオフするタイミングとが同時になると、上下のスイッチング素子が短絡回路を形成して大電流が流れ、素子が破壊するおそれがある。そこで、実際には、ＰＷＭ回路２１０において、上下一対のスイッチング素子の一方のオンタイミングと他方のオフタイミングとの間に一定の時間差（デッドタイム）を持たせる処理が行われる。
【０００８】
しかしながら、上記のような単一のキャリアＣａを用いてＰＷＭ信号を生成する方式では、モータ電圧が０Ｖ付近の場合、すなわち各相のＰＷＭ信号のパルスデューティ比が５０：５０近傍である場合に、図１１に示したように、各相のデッドタイムＴｄの区間が全て同じ位置で重なってしまい、この区間ではインバータ回路１００が不動作状態となって、出力されるはずのモータ電圧が出力されないという問題が生じる。
【０００９】
そこで、この問題を解消するために、図１２に示すように、各相ごとに独立したキャリアを用い、キャリア間の位相を１２０°ずつ異ならせて、各相の指令電圧値を対応する相のキャリアと比較することによりＰＷＭ信号を得る方式が、後記の特許文献２で提案されている。この場合は、図１４に示すように、Ｕ相、Ｖ相、Ｗ相の各相ごとにキャリア発生部２０１〜２０３を設けて、Ｕ相キャリアＣｕ、Ｖ相キャリアＣｖ、Ｗ相キャリアＣｗを発生させる。これによれば、図１３に示したように、各相のＰＷＭ信号のパルスデューティ比が５０：５０近傍の場合であっても、キャリアの位相ずれに応じて、各相のデッドタイムＴｄの区間が重ならなくなるので、モータ電圧が０Ｖ付近の場合も、インバータ回路１００が動作して所定の電圧を得ることができる。
【００１０】
【特許文献１】特開２００３−１６４１９０号公報（段落００１９〜００２０、図１）
【特許文献２】特開２００２−２７７６３号公報（段落００５０〜００６５、図１３）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図８に示したようなインバータ制御装置にあっては、インバータ回路１００のスイッチング素子Ｑ１〜Ｑ６に短絡や焼損等の異常が発生すると、モータＭに正常な電流が流れなくなって、モータ制御が不能になったり、モータが過熱したりするという問題が生じる。このため、例えば、シャントＳＴに流れるモータ電流を制御部１０１で監視し、このモータ電流が異常な場合に、インバータ回路１００に故障が発生したと判定することが考えられる。しかしながら、このような方法では、インバータ回路１００の故障は検知できても、各スイッチング素子Ｑ１〜Ｑ６の正常・異常を個別にチェックすることは不可能であり、どのスイッチング素子に異常が発生したのかを即座に把握することができない。このため、異常発生後の素子の点検や部品交換等の対応に手間取るという欠点がある。
【００１２】
そこで、制御部１０１において、インバータ回路１００より出力される各相のモータ電圧を所定の時間間隔で監視することにより、個々のスイッチング素子Ｑ１〜Ｑ６の正常・異常をチェックすることが考えられる。この場合は、制御部１０１におけるＣＰＵに対して所定のタイミングで割り込みをかけ、この時点の各相のモータ電圧をＣＰＵが読み込んで、スイッチング素子の正常・異常を判定することになる。例えば、各スイッチング素子がオフからオンとなるＰＷＭ信号のそれぞれの立上りで割込信号を発生させ、この割込信号のタイミングでスイッチング素子のチェックを行うことが考えられる。しかしながら、モータ電圧を読み込んで素子の正常・異常を判定するにはある程度の時間が必要であり、前述した単一の三角波キャリアを用いた場合は、割込信号のタイミングが各相間で接近して、判定のための時間が十分とれないため、判定の信頼性が低下するという問題がある。例えば、スイッチング素子が完全にオン状態となっていないような不安定な状態で、誤判定が行われるおそれがある。
【００１３】
これに対して、多相の三角波キャリアを用いたときは、各キャリアの位相がずれていることに基因して、割込信号の間隔を長くとることができる。その結果、単一の三角波キャリアの場合に比べて判定のための時間に余裕が生じるが、キャリアの１周期区間における各割込信号の間隔は一定ではなく、各相の指令電圧値の時間的変化に伴って変動する。したがって、各スイッチング素子の正常・異常判定に費やせる時間も不定であり、全ての素子に対して十分な判定時間が保証されているわけではない。このため、割込信号の間隔が短い区間での判定は信頼性が低くなり、誤判定が発生するおそれがある。前記の特許文献１、２には、以上のような問題と解決手段について開示がない。
【００１４】
そこで本発明は、各スイッチング素子の正常・異常のチェックを安定して行うことで、信頼性の高い判定結果が得られるようにすることを目的としている。
【課題を解決するための手段】
【００１５】
本発明に係るインバータ制御装置は、多相交流モータの各相に対応する１対のスイッチング素子の直列体が並列に設けられ、各直列体におけるスイッチング素子同士の接続点からモータを駆動するための各相電圧がそれぞれ取り出されるインバータ回路と、各相の指令値に基づくＰＷＭ信号を出力してインバータ回路の各スイッチング素子のオン・オフ動作を制御する制御部とを備えたインバータ制御装置であって、制御部は、各相に対応した三角波キャリアを各相間で所定の位相差を設けて発生させるキャリア発生部と、このキャリア発生部から出力される各相の三角波キャリアと各相の指令値との比較に基づいて、各スイッチング素子ごとのＰＷＭ信号を生成する信号生成手段と、ＰＷＭ信号に基づいて動作する各スイッチング素子の正常・異常を判定する判定手段とを備える。キャリア発生部は、各相の三角波キャリアの山部または谷部のタイミングで判定手段に対する割込信号を生成する。判定手段は、割込信号に基づいて、当該割込信号に対応する相の直列体におけるスイッチング素子の正常・異常を判定する。
【００１６】
本発明においては、キャリアとして位相がずれた多相の三角波キャリアを用い、各相のキャリアの山部または谷部のタイミングで割込信号が発生する。そして、各割込信号に基づいて、対応する相のスイッチング素子の正常・異常がチェックされる。このため、三角波キャリアの周波数を一定にしておけば、各割込信号はキャリアの周期で決まる一定の時間間隔で発生し、これによって、各素子のチェックは常に決まったタイミングで行われることになる。したがって、正常・異常判定のための時間を、キャリアの周期に応じて比較的長く確保することが可能となる。また、キャリアの山部と谷部のタイミングは、各相のスイッチング素子がオフからオンとなるタイミングではなく、素子がオンしてから所定時間が経過したタイミングであるため、この時点では素子は安定した状態となっており、正常・異常の判定結果は信頼性の高いものとなる。
【００１７】
本発明の実施形態では、ＰＷＭ信号は、スイッチング素子をオン状態に維持させる可変時間幅をもつオン区間信号と、スイッチング素子をオフ状態に維持させる可変時間幅をもつオフ区間信号とからなり、判定手段は、割込信号に基づいて、当該割込信号に対応する相のスイッチング素子をオン状態に維持させるオン区間信号の時間幅が一定値以上か否かを判別する。そして、当該時間幅が一定値以上の場合に各接続点における当該相の電圧を読み込み、この電圧に基づいてスイッチング素子の正常・異常を判定する。スイッチング素子がオン状態を維持する時間が短すぎると、その間に読み込んだ電圧値の信頼性が低いため、素子の正常・異常を誤判定するおそれがある。そこで、上記時間幅が一定値以上の場合にのみ電圧を読み込んで正常・異常の判定を行うことにより、信頼性をより向上させることができる。
【００１８】
本発明の実施形態では、キャリア発生部は、各相の三角波キャリアの山部のタイミングで判定手段に対する山割込信号を生成すると共に、谷部のタイミングで判定手段に対する谷割込信号を生成し、判定手段は、割込信号のうち、山割込信号に基づいて、当該割込信号に対応する相の直列体における一方のスイッチング素子の正常・異常を判定し、谷割込信号に基づいて、当該割込信号に対応する相の直列体における他方のスイッチング素子の正常・異常を判定する。これにより、直列体をなす１対のスイッチング素子の両方ともについて、正常・異常を判定することができ、又、別々のタイミングでそれぞれの判定を行うことで、判定結果は信頼性の高いものとなる。
【００１９】
本発明の実施形態では、ＰＷＭ信号は、スイッチング素子をオン状態に維持させる可変時間幅をもつオン区間信号と、スイッチング素子をオフ状態に維持させる可変時間幅をもつオフ区間信号とからなり、信号生成手段は、各相の直列体における一方のスイッチング素子に対し、当該相の三角波キャリアの山部を中間タイミングとする時間幅のオン区間信号を生成し、他方のスイッチング素子に対し、当該相の三角波キャリアの谷部を中間タイミングとする時間幅のオン区間信号を生成する。オフ区間信号の時間幅の中間タイミング、及びオン区間信号の時間幅の中間タイミングでは、スイッチング素子は安定した状態となるため、三角波キャリアの山部や谷部で割込信号を生成し、スイッチング素子の正常・異常を判定することで、判定結果は一層信頼性の高いものとなる。
【００２０】
本発明の実施形態では、判定手段は、三角波キャリアのうちの１つを基準三角波キャリアとし、この基準三角波キャリアの１周期区間において、各相の山割込信号および谷割込信号に基づき、スイッチング素子全ての正常・異常を判定する。これにより、どのスイッチング素子についても、１周期区間で正常・異常の判定が行われるので、判定の信頼性をより向上させることができる。
【００２１】
本発明の実施形態では、判定手段は、各接続点における当該相の電圧と、モータを駆動するために当該インバータ制御装置に接続されたバッテリの電圧とを読み込み、両電圧を比較してスイッチング素子の正常・異常を判定する。これにより、簡単な処理で正常・異常の判定をすることができ、迅速に判定結果を得ることができる。
【００２２】
本発明の実施形態では、キャリア発生部は各相ごとに設けられており、各キャリア発生部は、クロックを計数し、計数値を累加算または累減算して三角波キャリアを出力する計数手段と、この計数値が所定の上限値に達したことを検出すると共に、上限値に達した時点で当該三角波キャリアの山部に対応した山割込信号を生成する第１の検出手段と、計数値が所定の下限値に達したことを検出すると共に、下限値に達した時点で当該三角波キャリアの山部に対応した谷割込信号を生成する第２の検出手段と、第１の検出手段の検出出力に基づき計数手段に対し累減算を行うための減算指令を与え、第２の検出手段の検出出力に基づき計数手段に対し累加算を行うための加算指令を与える指令手段とを備える。そして、１つの相の計数手段が、他の相の計数手段から出力される三角波キャリアに対し所定の位相差を持った三角波キャリアを出力する。このようなキャリア発生部を用いれば、アップダウンカウンタ等によるデジタルの加減算を行うだけで、計数値に対応した正確な波形と位相差を持った多相の三角波キャリアを簡単に得ることができるとともに、山割込信号と谷割込信号とを容易に生成することができる。
【００２３】
本発明の実施形態では、制御部は、判定手段によりスイッチング素子のいずれかが異常であると判定された場合に、信号生成手段による各相の指令値に基づくＰＷＭ信号の生成を中止してモータを停止させる制御を行う。これにより、モータの異常過熱等が未然に防止される。
【００２４】
また、本発明に係るインバータ制御方法は、多相交流モータの各相に対応する１対のスイッチング素子の直列体が並列に設けられ、各直列体におけるスイッチング素子同士の接続点からモータを駆動するための各相電圧がそれぞれ取り出されるインバータ回路と、各相の指令値に基づくＰＷＭ信号を出力してインバータ回路の各スイッチング素子のオン・オフ動作を制御する制御部とを備えたインバータ制御装置における制御方法であって、制御部において、各相に対応した三角波キャリアを各相間で所定の位相差を設けて発生させ、各相の三角波キャリアの山部または谷部のタイミングで割込信号を生成し、この割込信号に基づいて、当該割込信号に対応する相の直列体におけるスイッチング素子の正常・異常を判定するするようにしたものである。このように、多相の三角波キャリアの山部や谷部で割込信号を発生させ、これら割込信号に基づいてスイッチング素子の正常・異常を判定するので、判定時間をキャリアの周期に応じて比較的長くとれるとともに、素子の安定している状態で判定を行うため、信頼性の高い判定結果が得られる。
【００２５】
本発明の実施形態では、制御部において、各相の三角波キャリアの山部のタイミングで山割込信号を生成すると共に、谷部のタイミングで谷割込信号を生成し、山割込信号に基づいて、当該割込信号に対応する相の直列体における一方のスイッチング素子の正常・異常を判定し、谷割込信号に基づいて、当該割込信号に対応する相の直列体における他方のスイッチング素子の正常・異常を判定する。これにより、直列体をなす１対のスイッチング素子の両方ともについて、正常・異常を判定することができ、又、別々のタイミングでそれぞれの判定を行うことで、判定結果は信頼性の高いものとなる。
【００２６】
本発明の実施形態では、制御部において、スイッチング素子のいずれかが異常であると判定された場合に、各相の指令値に基づくＰＷＭ信号を出力を中止してモータを停止させる。これにより、モータの異常過熱等が未然に防止される。
【発明の効果】
【００２７】
本発明によれば、割込信号が常に一定のタイミングで発生して、スイッチング素子の正常・異常を判定するための時間を比較的長く確保することができ、また、素子の安定した状態で判定を行えるので、信頼性の高い判定結果を得ることができる。
【発明を実施するための最良の形態】
【００２８】
図１は、本発明に係るインバータ制御装置の一例を示している。Ｂはバッテリで、このバッテリＢからコンタクタＺおよびインバータ回路１００を介して、モータＭへ電源が供給される。モータＭは、例えばフォークリフトに搭載される３相インダクションモータ（誘導電動機）である。コンタクタＺは、電磁接触器の接点から構成される。Ｃは電源ライン間に接続されたコンデンサである。ＰＧはモータＭの回転数を検出するためのパルス発生器であって、モータＭの回転軸に設けられた公知のロータリエンコーダから構成される。
【００２９】
インバータ回路１００は、バッテリＢの直流電源を交流電源に変換してモータＭを駆動するための回路であって、Ｕ相上、Ｕ相下、Ｖ相上、Ｖ相下、Ｗ相上、Ｗ相下の６個の半導体スイッチング素子Ｑ１〜Ｑ６から構成される公知の回路である。Ｕ相に対応するスイッチング素子Ｑ１，Ｑ２の直列体と、Ｖ相に対応するスイッチング素子Ｑ３，Ｑ４の直列体と、Ｗ相に対応するスイッチング素子Ｑ５，Ｑ６の直列体とは、電源ライン間に並列に接続されている。そして、各直列体におけるスイッチング素子同士の接続点から、モータＭを駆動するためのＵ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗの各相電圧がそれぞれ取り出される。Ｉｕ，Ｉｖ，Ｉｗは、それぞれＵ相電流、Ｖ相電流、Ｗ相電流を表している。１１１はＵ相電流Ｉｕを検出するカレントセンサ、１１２はＶ相電流Ｉｖを検出するカレントセンサである。なお、Ｗ相電流Ｉｗは、Ｕ相電流ＩｕとＶ相電流Ｉｖとを加算したものとなるので、Ｗ相電流検出用のカレントセンサは設けられていない。半導体スイッチング素子Ｑ１〜Ｑ６としては、たとえばＭＯＳ型ＦＥＴ（電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの高速スイッチング動作が可能な素子が用いられ、それぞれの素子には、ダイオードが並列接続される。各半導体スイッチング素子Ｑ１〜Ｑ６のゲートには、制御部１０１からのＰＷＭ信号が入力される。このＰＷＭ信号によって、各半導体スイッチング素子Ｑ１〜Ｑ６は所定のオン時間、オフ時間で開閉動作を行ない、その結果、インバータ回路１００の出力は３相交流として取り出され、図７に示すようなＵ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧ＶｗがモータＭに供給される。また、モータＭに流れる各相電流Ｉｕ，Ｉｖ，Ｉｗは、図７の各相電圧Ｖｕ，Ｖｖ，Ｖｗに対して、それぞれ位相が所定量ずれたものとなる。
【００３０】
制御部１０１は、Ａ／Ｄ変換器１０２、ＣＰＵ１０３、メモリ１０４、クロック発生器１０５、キャリア発生部１０６、比較器１０７、ＰＷＭ回路１０８、割込コントローラ１０９を備えている。ＣＰＵ１０３は本発明における判定手段に相当し、比較器１０７およびＰＷＭ回路１０８は本発明における信号生成手段に相当する。
【００３１】
ＣＰＵ１０３には、例えばフォークリフトのレバー操作に基づくモータ速度等の指示値、パルス発生器ＰＧから出力されるパルス、Ｕ相電流Ｉｕ、Ｖ相電流Ｉｖ、Ｕ相電圧Ｖｕ、Ｖ相電圧Ｖｖ、Ｗ相電圧Ｖｗ、バッテリＢの電圧値などが入力される。電流Ｉｕ，Ｉｖ、電圧Ｖｕ，Ｖｖ，Ｖｗ、バッテリＢの電圧値は、Ａ／Ｄ変換器１０２によりデジタル値に変換された後にＣＰＵ１０３に入力される。ＣＰＵ１０３は、これらの入力値に基づいて、モータＭの制御に必要な処理を実行する。メモリ１０４はＲＡＭやＲＯＭから構成され、ＣＰＵ１０３は、処理を行うために必要とされる各種情報をメモリ１０４から読み出したり、情報をメモリ１０４に書き込んだりする。
【００３２】
クロック発生器１０５は、内蔵する発振回路により所定周波数のクロックを生成してキャリア発生部１０６へ出力する。なお、このクロック発生器１０５は、ＣＰＵ１０３からの信号を受けることなく、電源が投入されると同時に作動を開始する。キャリア発生部１０６は、クロック発生器１０５から入力されるクロックを計数することに基づいて、各相ごとの三角波キャリアを発生させる。このキャリア発生部１０６は、図２に示されたＵ相キャリア発生部１０、Ｖ相キャリア発生部２０、Ｗ相キャリア発生部３０の３つのキャリア発生部からなる。比較器１０７は、ＣＰＵ１０３から与えられる各相の指令電圧と、キャリア発生部１０６からの各相の三角波キャリアとの比較を行い、比較結果をパルスとして出力する。この比較器１０７は、図２に示された各相ごとの３つの比較器１６，２６，３６からなる。
【００３３】
ＰＷＭ回路１０８は、比較器１０７からの出力に基づき、各相の指令電圧値の変化に応じたオン・オフ区間をもつ６種類のパルスを各スイッチング素子ごとのＰＷＭ信号として出力する。このＰＷＭ信号は、インバータ回路１００におけるＵ相上、Ｕ相下、Ｖ相上、Ｖ相下、Ｗ相上、Ｗ相下の各スイッチング素子Ｑ１〜Ｑ６のゲートへ与えられる。各スイッチング素子Ｑ１〜Ｑ６は、上記ＰＷＭ信号によりオン・オフ動作を行い、これによってインバータ回路１００からＵ相、Ｖ相、Ｗ相の各電圧が出力されて、モータＭに印加される。
【００３４】
キャリア発生部１０６は、各相の三角波キャリアの山部と谷部のタイミングで割込信号を生成して、割込コントローラ１０９へ送出する。割込コントローラ１０９は、キャリア発生部１０６からの割込信号を受けて、ＣＰＵ１０３に対して割り込みをかける。ＣＰＵ１０３は、この割り込みを受けると、後述するように、インバータ回路１００のスイッチング素子Ｑ１〜Ｑ６の正常・異常チェックを行う。
【００３５】
図２は、図１のキャリア発生部１０６と比較器１０７の詳細な構成図である。上述したように、キャリア発生部１０６は、Ｕ相キャリア発生部１０、Ｖ相キャリア発生部２０、Ｗ相キャリア発生部３０から構成されている。Ｕ相キャリア発生部１０は、基準三角波キャリアであるＵ相キャリアＣｕを発生する。Ｖ相キャリア発生部２０は、Ｕ相キャリアＣｕから１２０°位相のずれたＶ相キャリアＣｖを発生する。Ｗ相キャリア発生部３０は、Ｖ相キャリアＣｖからさらに１２０°位相のずれたＷ相キャリアＣｗを発生する。各相のキャリアを発生させる方法については、後で詳細に説明する。
【００３６】
比較器１０７は、各相ごとに設けられた比較器１６，２６，３６からなる。比較器１６は、ＣＰＵ１０３から送られてくるＵ相指令電圧の値とＵ相キャリアＣｕの振幅とを比較し、Ｕ相キャリアＣｕの振幅がＵ相指令電圧値以上である区間では「Ｈ」信号を出力し、Ｕ相キャリアＣｕの振幅がＵ相指令電圧値未満である区間では「Ｌ」信号を出力する。比較器２６は、ＣＰＵ１０３から送られてくるＶ相指令電圧の値とＶ相キャリアＣｖの振幅とを比較し、Ｖ相キャリアＣｖの振幅がＶ相指令電圧値以上である区間では「Ｈ」信号を出力し、Ｖ相キャリアＣｖの振幅がＶ相指令電圧値未満である区間では「Ｌ」信号を出力する。比較器３６は、ＣＰＵ１０３から送られてくるＷ相指令電圧の値とＷ相キャリアＣｗの振幅とを比較し、Ｗ相キャリアＣｗの振幅がＷ相指令電圧値以上である区間では「Ｈ」信号を出力し、Ｗ相キャリアＣｗの振幅がＷ相指令電圧値未満である区間では「Ｌ」信号を出力する。
【００３７】
Ｕ相キャリア発生部１０において、１２はアップダウンカウンタであって、図１のクロック発生器１０５から出力されるクロックと、ＣＰＵ１０３から送られてくる計数開始信号および計数初期値信号とが入力される。アップダウンカウンタ１２は、ＣＰＵ１０３から計数開始信号が与えられると、クロックの計数を開始し、計数値の累加算（クロックが入力されるたびに１を加算）または累減算（クロックが入力されるたびに１を減算）により、三角波キャリアであるＵ相キャリアＣｕを出力する。また、アップダウンカウンタ１２の初期値はＣＰＵ１０３からの計数初期値信号により設定され、この初期値からクロックの計数を行う。１３は比較器であって、アップダウンカウンタ１２の計数値と、あらかじめ決められた上限値とを比較し、計数値が上限値に達したことを検出して検出信号を出力する。１４も比較器であって、アップダウンカウンタ１２の計数値と、あらかじめ決められた下限値とを比較し、計数値が下限値に達したことを検出して検出信号を出力する。１５はフリップフロップであって、比較器１３からの出力によりアップダウンカウンタ１２に対して「Ｌ」信号を出力し、比較器１４からの出力によりアップダウンカウンタ１２に対して「Ｈ」信号を出力する。アップダウンカウンタ１２は、フリップフロップ１５から「Ｈ」信号が入力されると、クロックの計数値を累加算し、「Ｌ」信号が入力されると、クロックの計数値を累減算する。したがって、フリップフロップ１５からの「Ｈ」信号は累加算を行うための加算指令であり、「Ｌ」信号は累減算を行うための減算指令である。フリップフロップ１５には、ＣＰＵ１０３から初期指令値信号が与えられる。フリップフロップ１５の初期状態が「Ｈ」か「Ｌ」かは、上記初期指令値信号により設定される。
【００３８】
Ｖ相キャリア発生部２０において、２２はアップダウンカウンタであって、図１のクロック発生器１０５から出力されるクロックと、ＣＰＵ１０３から送られてくる計数開始信号および計数初期値信号とが入力される。アップダウンカウンタ２２は、ＣＰＵ１０３から計数開始信号が与えられると、クロックの計数を開始し、計数値の累加算または累減算により三角波キャリアであるＶ相キャリアＣｖを出力する。また、アップダウンカウンタ２２の初期値はＣＰＵ１０３からの計数初期値信号により設定され、この初期値からクロックの計数を行う。２３は比較器であって、アップダウンカウンタ２２の計数値と、あらかじめ決められた上限値とを比較し、計数値が上限値に達したことを検出して検出信号を出力する。２４も比較器であって、アップダウンカウンタ２２の計数値と、あらかじめ決められた下限値とを比較し、計数値が下限値に達したことを検出して検出信号を出力する。２５はフリップフロップであって、比較器２３からの出力によりアップダウンカウンタ２２に対して「Ｌ」信号を出力し、比較器２４からの出力によりアップダウンカウンタ２２に対して「Ｈ」信号を出力する。アップダウンカウンタ２２は、フリップフロップ２５から「Ｈ」信号が入力されると、クロックの計数値を累加算し、「Ｌ」信号が入力されると、クロックの計数値を累減算する。したがって、フリップフロップ２５からの「Ｈ」信号は累加算を行うための加算指令であり、「Ｌ」信号は累減算を行うための減算指令である。フリップフロップ２５には、ＣＰＵ１０３から初期指令値信号が与えられる。フリップフロップ２５の初期状態が「Ｈ」か「Ｌ」かは、上記初期指令値信号により設定される。
【００３９】
Ｗ相キャリア発生部３０において、３２はアップダウンカウンタであって、図１のクロック発生器１０５から出力されるクロックと、ＣＰＵ１０３から送られてくる計数開始信号および計数初期値信号とが入力される。アップダウンカウンタ３２は、ＣＰＵ１０３から計数開始信号が与えられると、クロックの計数を開始し、計数値の累加算または累減算により三角波キャリアであるＷ相キャリアＣｗを出力する。また、アップダウンカウンタ３２の初期値はＣＰＵ１０３からの計数初期値信号により設定され、この初期値からクロックの計数を行う。３３は比較器であって、アップダウンカウンタ３２の計数値と、あらかじめ決められた上限値とを比較し、計数値が上限値に達したことを検出して検出信号を出力する。３４も比較器であって、アップダウンカウンタ３２の計数値と、あらかじめ決められた下限値とを比較し、計数値が下限値に達したことを検出して検出信号を出力する。３５はフリップフロップであって、比較器３３からの出力によりアップダウンカウンタ３２に対して「Ｌ」信号を出力し、比較器３４からの出力によりアップダウンカウンタ３２に対して「Ｈ」信号を出力する。アップダウンカウンタ３２は、フリップフロップ３５から「Ｈ」信号が入力されると、クロックの計数値を累加算し、「Ｌ」信号が入力されると、クロックの計数値を累減算する。したがって、フリップフロップ３５からの「Ｈ」信号は累加算を行うための加算指令であり、「Ｌ」信号は累減算を行うための減算指令である。フリップフロップ３５には、ＣＰＵ１０３から初期指令値信号が与えられる。フリップフロップ３５の初期状態が「Ｈ」か「Ｌ」かは、上記初期指令値信号により設定される。
【００４０】
各相のアップダウンカウンタ１２，２２，３２には、上述した計数開始信号が同時に与えられるようになっており、各アップダウンカウンタはこの計数開始信号の入力により、それぞれの初期値から同時に計数動作を開始する。また、各相の比較器１３，２３，３３の検出出力、すなわち計数値が上限値に達したことを検出した信号は、上述したようにフリップフロップ１５，２５，３５へ与えられると同時に、割込信号ＩＮＴ１Ｕ，ＩＮＴ１Ｖ，ＩＮＴ１Ｗとして出力される。これらの割込信号は、後述するように、各相の三角波キャリアの山部における山割込信号となる。さらに、各相の比較器１４，２４，３４の検出出力、すなわち計数値が下限値に達したことを検出した信号は、上述したようにフリップフロップ１５，２５，３５へ与えられると同時に、割込信号ＩＮＴ２Ｕ，ＩＮＴ２Ｖ，ＩＮＴ２Ｗとして出力される。これらの割込信号は、後述するように、各相の三角波キャリアの谷部における谷割込信号となる。
【００４１】
以上のキャリア発生装置において、クロック発生器１０５は本発明におけるクロック発生手段に相当し、アップダウンカウンタ１２，２２，３２は本発明における計数手段に相当し、比較器１３，２３，３３は本発明における第１の検出手段に相当し、比較器１４，２４，３４は本発明における第２検出手段に相当し、フリップフロップ１５，２５，３５は本発明における指令手段に相当する。
【００４２】
次に、各相の三角波キャリアを生成する原理につき、図２および図３を参照しながら説明する。図２において、ＣＰＵ１０３からＵ相キャリア発生部１０のアップダウンカウンタ１２に計数開始信号が入力されると、アップダウンカウンタ１２はクロック発生器１０５からのクロックの計数を開始する。ここで、前述のように、アップダウンカウンタ１２は初期値に設定されているが、ここでの初期値は０とされている。したがって、アップダウンカウンタ１２は０から計数を開始する。また、アップダウンカウンタ１２に対して累加算、累減算を指令するフリップフロップ１５の出力は、初期状態において「Ｈ」に設定されている。したがって、アップダウンカウンタ１２は計数を開始すると、計数値の累加算を行う。以上の結果、アップダウンカウンタ１２の出力は、図３（ａ）に示すように、下限値（初期値）である０から上限値Ｔに向って矢印ａ１のように時間とともに増加してゆく。そして、計数値が上限値Ｔに達すると、比較器１３がこれを検出して、検出出力をフリップフロップ１５に与える。フリップフロップ１５は、この信号により反転して「Ｌ」を出力する。したがって、アップダウンカウンタ１２の動作は累加算から累減算に転じ、その出力は、図３（ａ）に示すように、上限値Ｔから下限値０に向って矢印ｂ１のように時間とともに減少してゆく。そして、計数値が下限値０に達すると、比較器１４がこれを検出して、検出出力をフリップフロップ１５に与える。フリップフロップ１５は、この信号により反転して「Ｈ」を出力する。したがって、アップダウンカウンタ１２の動作は再び累加算に転じ、その出力は下限値０から上限値Ｔに向って矢印ｃ１のように増加してゆく。このような累加算、累減算の動作を繰り返すことにより、アップダウンカウンタ１２からは、図３（ａ）に示したような三角波のＵ相キャリアＣｕが出力されることになる。本実施形態では、このＵ相キャリアＣｕを基準三角波キャリアとする。
【００４３】
ＣＰＵ１０３からの計数開始信号は、Ｖ相キャリア発生部２０のアップダウンカウンタ２２にも同時に与えられる。アップダウンカウンタ２２は、計数開始信号が入力されると、クロック発生器１０５からのクロックの計数を開始する。ここで、前述のように、アップダウンカウンタ２２は初期値に設定されているが、この初期値は０でない値αとされている。したがって、アップダウンカウンタ２２はαから計数を開始する。また、アップダウンカウンタ２２に対して累加算、累減算を指令するフリップフロップ２５の出力は、初期状態において「Ｌ」に設定されている。したがって、アップダウンカウンタ２２は計数を開始すると、計数値の累減算を行う。以上の結果、アップダウンカウンタ２２の出力は、図３（ｂ）に示すように、初期値αから下限値０に向って矢印ａ２のように時間とともに減少してゆく。そして、計数値が下限値０に達すると、比較器２４がこれを検出して、検出出力をフリップフロップ２５に与える。フリップフロップ２５は、この信号により反転して「Ｈ」を出力する。したがって、アップダウンカウンタ２２の動作は累減算から累加算に転じ、その出力は、図３（ｂ）に示すように、下限値０から上限値Ｔに向って矢印ｂ２のように時間とともに増加してゆく。そして、計数値が上限値Ｔに達すると、比較器２３がこれを検出して、検出出力をフリップフロップ２５に与える。フリップフロップ２５は、この信号により反転して「Ｌ」を出力する。したがって、アップダウンカウンタ２２の動作は再び累減算に転じ、その出力は上限値Ｔから下限値０に向って矢印ｃ２のように減少してゆく。このような累減算、累加算の動作を繰り返すことにより、アップダウンカウンタ２２からは、図３（ｂ）に示したような三角波のＶ相キャリアＣｖが出力されることになる。
【００４４】
ＣＰＵ１０３からの計数開始信号は、Ｗ相キャリア発生部３０のアップダウンカウンタ３２にも同時に与えられる。アップダウンカウンタ３２は、計数開始信号が入力されると、クロック発生器１０５からのクロックの計数を開始する。ここで、前述のように、アップダウンカウンタ３２は初期値に設定されているが、この初期値は０でない値βに設定されている。したがって、アップダウンカウンタ３２はβから計数を開始する。なお、ここでは、βの値はαの値と等しくなっている。また、アップダウンカウンタ３２に対して累加算、累減算を指令するフリップフロップ３５の出力は、初期状態において「Ｈ」に設定されている。したがって、アップダウンカウンタ３２は計数を開始すると、計数値の累加算を行う。以上の結果、アップダウンカウンタ３２の出力は、図３（ｃ）に示すように、初期値βから上限値Ｔに向って矢印ａ３のように時間とともに増加してゆく。そして、計数値が上限値Ｔに達すると、比較器３３がこれを検出して、検出出力をフリップフロップ３５に与える。フリップフロップ３５は、この信号により反転して「Ｌ」を出力する。したがって、アップダウンカウンタ３２の動作は累加算から累減算に転じ、その出力は、図３（ｃ）に示すように、上限値Ｔから下限値０に向って矢印ｂ３のように時間とともに減少してゆく。そして、計数値が下限値０に達すると、比較器３４がこれを検出して、検出出力をフリップフロップ３５に与える。フリップフロップ３５は、この信号により反転して「Ｈ」を出力する。したがって、アップダウンカウンタ３２の動作は再び累加算に転じ、その出力は下限値０から上限値Ｔに向って矢印ｃ３のように増加してゆく。このような累加算、累減算の動作を繰り返すことにより、アップダウンカウンタ３２からは、図３（ｃ）に示したような三角波のＷ相キャリアＣｗが出力されることになる。
【００４５】
ところで、図３においては、基準三角波キャリアであるＵ相キャリアＣｕに対して、Ｖ相キャリアＣｖは位相の遅れ方向に１２０°の位相差を有している。また、Ｖ相キャリアＣｖに対して、Ｗ相キャリアＣｗは位相の遅れ方向に１２０°の位相差を有している。したがって、Ｗ相キャリアＣｗは基準三角波キャリアであるＵ相キャリアＣｕに対して、位相の遅れ方向に２４０°の位相差を有している。すなわち、Ｕ相キャリアＣｕ、Ｖ相キャリアＣｖ、Ｗ相キャリアＣｗは、１２０°ずつ位相がずれた三角波となっている。図３（ｄ）は、各相のキャリアＣｕ，Ｃｖ，Ｃｗを重ねて描いた図である。
【００４６】
図４は、基準三角波キャリアに対して所定の位相差（位相の遅れ方向の位相差）を持たせる場合に、アップダウンカウンタの初期値とフリップフロップの初期指令値をどのように設定すればよいかの一例を表したテーブルである。このテーブルでは、各相のアップダウンカウンタの上限値はそれぞれ同じ値（Ｔ）であり、下限値もそれぞれ同じ値（０）であることが前提となっている。また、基準三角波キャリアの初期値が０で初期指令値を「Ｈ」とした場合の位相差、初期値と上限値の比、初期指令値の関係を示している。なお、位相差が０°〜１８０°の間では、アップダウンカウンタの初期値と上限値の比ｍは、
ｍ＝位相差／１８０°
により求められる。また、位相差が１８０°〜３６０°の間では、アップダウンカウンタの初期値と上限値の比ｎは、
ｎ＝２−［位相差／１８０°］
により求められる。
【００４７】
図３の場合のように、３相の三角波キャリアを等間隔の位相差（１２０°）で発生させる場合、基準となるＵ相キャリアＣｕについては、位相差が０°であるから、図４より初期値を０に設定する。このときのフリップフロップの初期指令値は、「Ｈ」（加算指令）となる。また、Ｕ相キャリアＣｕに対して１２０°の位相差をもつＶ相キャリアＣｖについては、図４より初期値αを上限値Ｔの２／３に設定すればよい。このときのフリップフロップの初期指令値は、「Ｌ」（減算指令）となる。また、Ｕ相キャリアＣｕに対して２４０°の位相差をもつＷ相キャリアＣｗについては、図４より初期値βを上限値Ｔの２／３に設定すればよい。このときのフリップフロップの初期指令値は、「Ｈ」（加算指令）となる。
【００４８】
以上をまとめると、基準となるＵ相キャリアＣｕと、これに対して１２０°位相が遅れたＶ相キャリアＣｖ、および２４０°位相が遅れたＷ相キャリアＣｗを生成するための条件は、次のようになる。
（１）Ｕ相キャリアＣｕ（基準三角波キャリア）
アップダウンカウンタの初期値  ＝０
フリップフロップの初期指令値  ＝「Ｈ」
（２）Ｖ相キャリアＣｖ
アップダウンカウンタの初期値α＝２Ｔ／３
フリップフロップの初期指令値  ＝「Ｌ」
（３）Ｗ相キャリアＣｗ
アップダウンカウンタの初期値β＝２Ｔ／３
フリップフロップの初期指令値  ＝「Ｈ」
【００４９】
以上のようなキャリア発生装置を用いると、複雑な波形処理をしなくても、アップダウンカウンタを用いてデジタルの加減算を行うだけで、計数値に対応した正確な波形と位相差を持つ三角波キャリアを得ることができる。また、各相の初期値を適当に選定することで、各アップダウンカウンタ１２，２２，３２から出力されるキャリアＣｕ，Ｃｖ，Ｃｗの位相差を任意に設定することができる。この結果、３相モータのＰＷＭ制御に必要な１２０°ずつ位相がずれた三角波キャリアを簡単かつ高精度に得ることができる。さらに、キャリアＣｕ，Ｃｖ，Ｃｗの山部および谷部において、山割込信号および谷割込信号を容易に生成することができる。
【００５０】
なお、以上では、Ｕ相、Ｖ相、Ｗ相の各キャリアを発生させる３相キャリア発生装置を例に挙げたが、本発明では、相数は３相だけに限られるものではなく、相数と同じ数だけキャリア発生部を備えた上で、それぞれのアップダウンカウンタの初期値と、フリップフロップの初期指令値の設定により、２相、４相、５相、６相など任意の相数に対応したキャリアを発生させることが可能である。また、図４からもわかるように、本発明では、アップダウンカウンタの初期値の選定により、キャリアに任意の位相差を持たせることが可能である。また、上記の例では、いずれも位相差が等間隔となっているが、キャリアの位相差を不等間隔とすることも可能である。
【００５１】
さらに、上記実施形態では、基準三角波キャリア（Ｕ相キャリアＣｕ）を谷部（下限値）から発生させたが、基準三角波キャリアを山部（上限値）から発生させてもよい。この場合、基準三角波キャリアの初期値はＴ（上限値）、初期指令値は「Ｌ」であり、谷部から発生するキャリアに比べて位相は１８０°ずれることになる。したがって、図４を用いて他相の設定をする際には、位相差１８０°を基準として内容を読み替えればよい。例えば、基準三角波キャリアに対する位相差を９０°（０°を超えて１８０°以下）とする場合は、位相差２７０°（＝１８０°＋９０°）の場合の初期値Ｔ／２および初期指令値「Ｈ」に設定すればよい。また、位相差を２７０°（１８０°を超えて３６０°以下）とする場合は、位相差９０°（＝１８０°＋２７０°−３６０°）の場合の初期値Ｔ／２および初期指令値「Ｌ」に設定すればよい。
【００５２】
こうしてアップダウンカウンタ１２，２２，３２により生成された三角波キャリアＣｕ，Ｃｖ、Ｃｗは、比較器１６，２６，３６にそれぞれ与えられる。比較器１６では、Ｕ相指令電圧がＵ相キャリアＣｕと比較され、比較器２６では、Ｖ相指令電圧がＶ相キャリアＣｖと比較され、比較器３６では、Ｗ相指令電圧がＷ相キャリアＣｗと比較される。比較器１６，２６，３６の出力は、それぞれＰＷＭ回路１０８へ入力される。ＰＷＭ回路１０８は、比較器１６，２６，３６でのキャリアと指令電圧との比較結果に基づき、図１０および図１２で説明した要領でスイッチング素子Ｑ１〜Ｑ６のそれぞれに対応する６種類のＰＷＭ信号を生成する。
【００５３】
図５は、図２の比較器１３，２３，３３から出力される山割込信号ＩＮＴ１Ｕ，ＩＮＴ１Ｖ，ＩＮＴ１Ｗ、および比較器１４，２４，３４から出力される谷割込信号ＩＮＴ２Ｕ，ＩＮＴ２Ｖ，ＩＮＴ２Ｗの発生タイミングを示したタイムチャートである。キャリアＣｕ，Ｃｖ，Ｃｗの振幅がそれぞれＵ相、Ｖ相、Ｗ相の指令電圧値以上となる区間で、各相上のスイッチング素子Ｑ１，Ｑ３，Ｑ５がオンし、キャリアＣｕ，Ｃｖ，Ｃｗの振幅がそれぞれＵ相、Ｖ相、Ｗ相の指令電圧値未満となる区間で、各相下のスイッチング素子Ｑ２，Ｑ４，Ｑ６がオンする関係については、図１２の場合と同じである。なお、各相指令電圧は、実際には図１２のように時間ととともに変化するが、キャリアの数周期の区間をとらえた場合は、指令電圧の変化は小さいため、図５では便宜上、各相指令電圧を一定値として描いてある。また、各相上下のスイッチング素子に対応する６種類のＰＷＭ信号は、それぞれ、スイッチング素子をオン状態に維持させる可変時間幅をもつオン区間信号と、スイッチング素子をオフ状態に維持させる可変時間幅をもつオフ区間信号とからなる。オン区間信号は、ＰＷＭ信号が「Ｈ」状態（立上り状態）にある区間の信号であり、オフ区間信号は、ＰＷＭ信号が「Ｌ」状態（立下り状態）にある区間の信号である。
【００５４】
図５に示されるように、山割込信号ＩＮＴ１Ｕは、Ｕ相キャリアＣｕの山部（上限値）のタイミングで発生し、山割込信号ＩＮＴ１Ｖは、Ｖ相キャリアＣｖの山部のタイミングで発生し、山割込信号ＩＮＴ１Ｗは、Ｗ相キャリアＣｗの山部のタイミングで発生する。また、谷割込信号ＩＮＴ２Ｕは、Ｕ相キャリアＣｕの谷部（下限値）のタイミングで発生し、谷割込信号ＩＮＴ２Ｖは、Ｖ相キャリアＣｖの谷部のタイミングで発生し、谷割込信号ＩＮＴ２Ｗは、Ｗ相キャリアＣｗの谷部のタイミングで発生する。
【００５５】
以上の各割込信号ＩＮＴ１Ｕ〜ＩＮＴ２Ｗは、図１のキャリア発生部１０６から割込コントローラ１０９へ与えられ、割込コントローラ１０９からＣＰＵ１０３に各割込信号のタイミングで割り込みがかかる。ＣＰＵ１０３は、これらの割り込みを受けると、インバータ回路１００における各相の電圧Ｖｕ，Ｖｖ，Ｖｗのうち、割込信号に対応する相の電圧を読み込み、この電圧に基づいて、スイッチング素子Ｑ１〜Ｑ６の正常・異常を判定する。以下、この判定の詳細について説明する。
【００５６】
最初に、山割込信号に基づく判定につき説明する。図５において、タイミングａは、Ｕ相キャリアＣｕが山部となるタイミングであり、このとき比較器１３（図２）から山割込信号ＩＮＴ１Ｕが出力される。この割込信号に基づき、割込コントローラ１０９からＣＰＵ１０３へ割り込みがかかると、ＣＰＵ１０３はこの時点から、Ｕ相上のスイッチング素子Ｑ１の正常・異常のチェックを開始する。図５からわかるように、タイミングａでは、Ｕ相上、Ｖ相下、Ｗ相上のＰＷＭ信号が「Ｈ」状態にあるから、正常状態においては、インバータ回路１００のスイッチング素子Ｑ１，Ｑ４，Ｑ５がオンとなり、図６Ａ（１）で太線で示した電流経路が形成される。なお、矢印は電流の方向を示している（以下の図も同様）。ＣＰＵ１０３は、まず、スイッチング素子Ｑ１をオン状態に維持させるオン区間信号の時間幅（以下、「オン時間」と記す）ｔ１が一定値以上か否かを判別する。このオン時間ｔ１は、Ｕ相キャリアＣｕとＵ相指令電圧とに基づき、予め計算で求めることができる。そして、オン時間ｔ１が一定値以上であれば、次に、Ａ／Ｄ変換器１０２でＡ／Ｄ変換されたインバータ回路１００のＵ相電圧Ｖｕを読み込み、Ｖｕの電圧値が所定値か否かを判別する。ここで、スイッチング素子Ｑ１に異常がなければ、Ｕ相電圧Ｖｕは、バッテリＢの＋電圧（例えば＋４８Ｖ）とほぼ等しくなる。一方、スイッチング素子Ｑ１が異常であれば、Ｕ相電圧ＶｕはバッテリＢの＋電圧から大きく離れた値となる。例えば、スイッチング素子Ｑ１が破壊されていてオープン状態となっているような場合は、Ｕ相電圧Ｖｕは、バッテリＢの＋電圧のほぼ半分（例えば＋２４Ｖ）となる。したがって、山割込信号ＩＮＴ１ＵのタイミングでＵ相電圧Ｖｕを測定することにより、スイッチング素子Ｑ１が正常か異常かを判定することができる。なお、スイッチング素子Ｑ１のオン時間ｔ１が一定値未満の場合は、素子Ｑ１が安定状態にないので、ＣＰＵ１０３はＵ相電圧Ｖｕを読み込まず、正常・異常の判定を行わない。
【００５７】
また、図５において、タイミングｂは、Ｖ相キャリアＣｖが山部となるタイミングであり、このとき比較器２３（図２）から山割込信号ＩＮＴ１Ｖが出力される。この割込信号に基づき、割込コントローラ１０９からＣＰＵ１０３へ割り込みがかかると、ＣＰＵ１０３はこの時点から、Ｖ相上のスイッチング素子Ｑ３の正常・異常のチェックを開始する。図５からわかるように、タイミングｂでは、Ｕ相下、Ｖ相上、Ｗ相上のＰＷＭ信号が「Ｈ」状態にあるから、正常状態においては、インバータ回路１００のスイッチング素子Ｑ２，Ｑ３，Ｑ５がオンとなり、図６Ａ（２）で太線で示した電流経路が形成される。ＣＰＵ１０３は、まず、スイッチング素子Ｑ３のオン時間ｔ３が一定値以上か否かを判別する。このオン時間ｔ３は、Ｖ相キャリアＣｖとＶ相指令電圧とに基づき、予め計算で求めることができる。そして、オン時間ｔ３が一定値以上であれば、次に、Ａ／Ｄ変換器１０２でＡ／Ｄ変換されたインバータ回路１００のＶ相電圧Ｖｖを読み込み、Ｖｖの電圧値が所定値か否かを判別する。ここで、スイッチング素子Ｑ３に異常がなければ、Ｖ相電圧Ｖｖは、バッテリＢの＋電圧とほぼ等しくなる。一方、スイッチング素子Ｑ３が異常であれば、Ｖ相電圧ＶｖはバッテリＢの＋電圧から大きく離れた値となる。例えば、スイッチング素子Ｑ３が破壊されていてオープン状態となっているような場合は、Ｖ相電圧Ｖｖは、バッテリＢの＋電圧のほぼ半分となる。したがって、山割込信号ＩＮＴ１ＶのタイミングでＶ相電圧Ｖｖを測定することにより、スイッチング素子Ｑ３が正常か異常かを判定することができる。なお、スイッチング素子Ｑ３のオン時間ｔ３が一定値未満の場合は、素子Ｑ３が安定状態にないので、ＣＰＵ１０３はＶ相電圧Ｖｖを読み込まず、正常・異常の判定を行わない。
【００５８】
また、図５において、タイミングｃは、Ｗ相キャリアＣｗが山部となるタイミングであり、このとき比較器３３（図２）から山割込信号ＩＮＴ１Ｗが出力される。この割込信号に基づき、割込コントローラ１０９からＣＰＵ１０３へ割り込みがかかると、ＣＰＵ１０３はこの時点から、Ｗ相上のスイッチング素子Ｑ５の正常・異常のチェックを開始する。図５からわかるように、タイミングｃでは、Ｕ相下、Ｖ相下、Ｗ相上のＰＷＭ信号が「Ｈ」状態にあるから、正常状態においては、インバータ回路１００のスイッチング素子Ｑ２，Ｑ４，Ｑ５がオンとなり、図６Ｂ（３）で太線で示した電流経路が形成される。ＣＰＵ１０３は、まず、スイッチング素子Ｑ５のオン時間ｔ５が一定値以上か否かを判別する。このオン時間ｔ５は、Ｗ相キャリアＣｗとＷ相指令電圧とに基づき、予め計算で求めることができる。そして、オン時間ｔ５が一定値以上であれば、次に、Ａ／Ｄ変換器１０２でＡ／Ｄ変換されたインバータ回路１００のＷ相電圧Ｖｗを読み込み、Ｖｗの電圧値が所定値か否かを判別する。ここで、スイッチング素子Ｑ５に異常がなければ、Ｗ相電圧Ｖｗは、バッテリＢの＋電圧とほぼ等しくなる。一方、スイッチング素子Ｑ５が異常であれば、Ｗ相電圧ＶｗはバッテリＢの＋電圧から大きく離れた値となる。例えば、スイッチング素子Ｑ５が破壊されていてオープン状態となっているような場合は、Ｗ相電圧Ｖｗは、バッテリＢの＋電圧のほぼ半分となる。したがって、山割込信号ＩＮＴ１ＷのタイミングでＷ相電圧Ｖｗを測定することにより、スイッチング素子Ｑ５が正常か異常かを判定することができる。なお、スイッチング素子Ｑ５のオン時間ｔ５が一定値未満の場合は、素子Ｑ５が安定状態にないので、ＣＰＵ１０３はＷ相電圧Ｖｗを読み込まず、正常・異常の判定を行わない。
【００５９】
次に、谷割込信号に基づく判定につき説明する。図５において、タイミング（イ）は、Ｕ相キャリアＣｕが谷部となるタイミングであり、このとき比較器１４（図２）から谷割込信号ＩＮＴ２Ｕが出力される。この割込信号に基づき、割込コントローラ１０９からＣＰＵ１０３へ割り込みがかかると、ＣＰＵ１０３はこの時点から、Ｕ相下のスイッチング素子Ｑ２の正常・異常のチェックを開始する。図５からわかるように、タイミング（イ）では、Ｕ相下、Ｖ相上、Ｗ相上のＰＷＭ信号が「Ｈ」状態にあるから、正常状態においては、インバータ回路１００のスイッチング素子Ｑ２，Ｑ３，Ｑ５がオンとなり、図６Ａ（２）で太線で示した電流経路が形成される。ＣＰＵ１０３は、まず、スイッチング素子Ｑ２のオン時間ｔ２が一定値以上か否かを判別する。このオン時間ｔ２は、Ｕ相キャリアＣｕとＵ相指令電圧とに基づき、予め計算で求めることができる。そして、オン時間ｔ２が一定値以上であれば、次に、Ａ／Ｄ変換器１０２でＡ／Ｄ変換されたインバータ回路１００のＵ相電圧Ｖｕを読み込み、Ｖｕの電圧値が所定値か否かを判別する。ここで、スイッチング素子Ｑ２に異常がなければ、Ｕ相電圧Ｖｕは、バッテリＢの−電圧（０Ｖ）とほぼ等しくなる。一方、スイッチング素子Ｑ２が異常であれば、Ｕ相電圧Ｖｕは０Ｖから大きく離れた値となる。例えば、スイッチング素子Ｑ２が破壊されていてオープン状態となっているような場合は、Ｕ相電圧Ｖｕは、バッテリＢの＋電圧のほぼ半分となる。したがって、谷割込信号ＩＮＴ２ＵのタイミングでＵ相電圧Ｖｕを測定することにより、スイッチング素子Ｑ２が正常か異常かを判定することができる。なお、スイッチング素子Ｑ２のオン時間ｔ２が一定値未満の場合は、素子Ｑ２が安定状態にないので、ＣＰＵ１０３はＵ相電圧Ｖｕを読み込まず、正常・異常の判定を行わない。
【００６０】
また、図５において、タイミング（ロ）は、Ｖ相キャリアＣｖが谷部となるタイミングであり、このとき比較器２４（図２）から谷割込信号ＩＮＴ２Ｖが出力される。この割込信号に基づき、割込コントローラ１０９からＣＰＵ１０３へ割り込みがかかると、ＣＰＵ１０３はこの時点から、Ｖ相下のスイッチング素子Ｑ４の正常・異常のチェックを開始する。図５からわかるように、タイミング（ロ）では、Ｕ相下、Ｖ相下、Ｗ相上のＰＷＭ信号が「Ｈ」状態にあるから、正常状態においては、インバータ回路１００のスイッチング素子Ｑ２，Ｑ４，Ｑ５がオンとなり、図６Ｂ（３）で太線で示した電流経路が形成される。ＣＰＵ１０３は、まず、スイッチング素子Ｑ４のオン時間ｔ４が一定値以上か否かを判別する。このオン時間ｔ４は、Ｖ相キャリアＣｖとＶ相指令電圧とに基づき、予め計算で求めることができる。そして、オン時間ｔ４が一定値以上であれば、次に、Ａ／Ｄ変換器１０２でＡ／Ｄ変換されたインバータ回路１００のＶ相電圧Ｖｖを読み込み、Ｖｖの電圧値が所定値か否かを判別する。ここで、スイッチング素子Ｑ４に異常がなければ、Ｖ相電圧Ｖｖは、バッテリＢの−電圧（０Ｖ）とほぼ等しくなる。一方、スイッチング素子Ｑ４が異常であれば、Ｖ相電圧Ｖｖは０Ｖから大きく離れた値となる。例えば、スイッチング素子Ｑ４が破壊されていてオープン状態となっているような場合は、Ｖ相電圧Ｖｖは、バッテリＢの＋電圧のほぼ半分となる。したがって、谷割込信号ＩＮＴ２ＶのタイミングでＶ相電圧Ｖｖを測定することにより、スイッチング素子Ｑ４が正常か異常かを判定することができる。なお、スイッチング素子Ｑ４のオン時間ｔ４が一定値未満の場合は、素子Ｑ４が安定状態にないので、ＣＰＵ１０３はＶ相電圧Ｖｖを読み込まず、正常・異常の判定を行わない。
【００６１】
また、図５において、タイミング（ハ）は、Ｗ相キャリアＣｗが谷部となるタイミングであり、このとき比較器３４（図２）から谷割込信号ＩＮＴ２Ｗが出力される。この割込信号に基づき、割込コントローラ１０９からＣＰＵ１０３へ割り込みがかかると、ＣＰＵ１０３はこの時点から、Ｗ相下のスイッチング素子Ｑ６の正常・異常のチェックを開始する。図５からわかるように、タイミング（ハ）では、Ｕ相下、Ｖ相上、Ｗ相下のＰＷＭ信号が「Ｈ」状態にあるから、正常状態においては、インバータ回路１００のスイッチング素子Ｑ２，Ｑ３，Ｑ６がオンとなり、図６Ｂ（４）で太線で示した電流経路が形成される。ＣＰＵ１０３は、まず、スイッチング素子Ｑ６のオン時間ｔ６が一定値以上か否かを判別する。このオン時間ｔ６は、Ｗ相キャリアＣｗとＷ相指令電圧とに基づき、予め計算で求めることができる。そして、オン時間ｔ６が一定値以上であれば、次に、Ａ／Ｄ変換器１０２でＡ／Ｄ変換されたインバータ回路１００のＷ相電圧Ｖｗを読み込み、Ｖｗの電圧値が所定値か否かを判別する。ここで、スイッチング素子Ｑ６に異常がなければ、Ｗ相電圧Ｖｗは、バッテリＢの−電圧（０Ｖ）とほぼ等しくなる。一方、スイッチング素子Ｑ６が異常であれば、Ｗ相電圧Ｖｗは０Ｖから大きく離れた値となる。例えば、スイッチング素子Ｑ６が破壊されていてオープン状態となっているような場合は、Ｗ相電圧Ｖｗは、バッテリＢの＋電圧のほぼ半分となる。したがって、谷割込信号ＩＮＴ２ＷのタイミングでＷ相電圧Ｖｗを測定することにより、スイッチング素子Ｑ６が正常か異常かを判定することができる。なお、スイッチング素子Ｑ６のオン時間ｔ６が一定値未満の場合は、素子Ｑ６が安定状態にないので、ＣＰＵ１０３はＷ相電圧Ｖｗを読み込まず、正常・異常の判定を行わない。
【００６２】
以上のようにして、各相の三角波キャリアＣｕ，Ｃｖ，Ｃｗの山部および谷部のタイミングで、山割込信号ＩＮＴ１Ｕ〜ＩＮＴ１Ｗおよび谷割込信号ＩＮＴ２Ｕ〜ＩＮＴ２Ｗをそれぞれ生成し、山割込信号ＩＮＴ１Ｕ〜ＩＮＴ１Ｗに基づいて、各割込信号に対応する相の上段のスイッチング素子Ｑ１，Ｑ３，Ｑ５の正常・異常をそれぞれチェックし、谷割込信号ＩＮＴ２Ｕ〜ＩＮＴ２Ｗに基づいて、各割込信号に対応する相の下段のスイッチング素子Ｑ２，Ｑ４，Ｑ６の正常・異常をそれぞれチェックすることで、基準三角波キャリア（キャリアＣｕ）の１周期区間において、全てのスイッチング素子Ｑ１〜Ｑ６の正常・異常を判定することができる。
【００６３】
スイッチング素子Ｑ１〜Ｑ６のいずれかが異常であると判定されると、制御部１０１はモータＭを停止させる制御を行う。この制御方法としては、例えば、ＰＷＭ回路１０８からＰＷＭ信号が出力されるのを禁止することにより、モータを停止させることが行われる。このような制御を行うことで、モータＭの異常過熱等が未然に防止される。なお、モータＭを停止させるために、コンタクタＺの接点を開いてインバータ回路１００への電源供給を遮断することにより、モータＭを停止させたり、あるいは、コンタクタＺと直列に図示しないヒューズを挿入し、このヒューズを切断することにより、インバータ回路１００への電源供給を遮断したりしてもよい。さらに、上記に加えて、図示しないディスプレイに、素子ごとの正常・異常の判定結果を表示するようにしてもよい。
【００６４】
上述した実施形態では、キャリアとして１２０°ずつ位相がずれた多相の三角波キャリアＣｕ，Ｃｖ，Ｃｗを用い、各キャリアの山部と谷部のタイミングで発生する割込信号に基づいて、各スイッチング素子のチェックを行っている。このため、各三角波キャリアの周波数を一定にしておけば、各相の山割込信号および谷割込信号は、キャリアの周期で決まる一定の時間間隔で発生し、これによって、各相のスイッチング素子に対する正常・異常の判定は、常に決まったタイミングで行われることになる。したがって、判定のための時間をキャリアの周期に応じて比較的長く確保することが可能となる。また、キャリアの山部と谷部のタイミングは、スイッチング素子Ｑ１〜Ｑ６がオフからオンとなるタイミングではなく、素子がオンしてから所定時間が経過したタイミングであるため、この時点では素子は安定した状態となっており、正常・異常の判定結果は信頼性の高いものとなる。
【００６５】
また、各相の指令電圧の時間的変化に伴って各スイッチング素子のオン時間は変動するため、オン時間が短かすぎると、その間に読み込んだ電圧値の信頼性が低く、素子の正常・異常を誤判定するおそれがあるが、上記実施形態においては、各スイッチング素子Ｑ１〜Ｑ６のオン時間が一定値以上の場合にのみ、各相電圧を読み込んで判定を行うようにしているので、素子の正常・異常を誤判定するおそれはない。なお、オン時間に対して判定基準となる上記一定値は、スイッチング素子の正常・異常の判定に必要とされる最低限の時間以上の値に設定される。
【００６６】
また、図５からわかるように、山割込信号ＩＮＴ１Ｕは、スイッチング素子Ｑ１をオン状態に維持させるオン区間信号（Ｕ相上）の時間幅ｔ１の中間タイミングａにおいて発生しており、山割込信号ＩＮＴ１Ｖは、スイッチング素子Ｑ３をオン状態に維持させるオン区間信号（Ｖ相上）の時間幅ｔ３の中間タイミングｂにおいて発生しており、山割込信号ＩＮＴ１Ｗは、スイッチング素子Ｑ５をオン状態に維持させるオン区間信号（Ｗ相上）の時間幅ｔ５の中間タイミングｃにおいて発生している。また、谷割込信号ＩＮＴ２Ｕは、スイッチング素子Ｑ２をオン状態に維持させるオン区間信号（Ｕ相下）の時間幅ｔ２の中間タイミング（イ）において発生しており、谷割込信号ＩＮＴ２Ｖは、スイッチング素子Ｑ４をオン状態に維持させるオン区間信号（Ｖ相下）の時間幅ｔ４の中間タイミング（ロ）において発生しており、谷割込信号ＩＮＴ２Ｗは、スイッチング素子Ｑ６をオン状態に維持させるオン区間信号（Ｗ相下）の時間幅ｔ６の中間タイミング（ハ）において発生している。これらの中間タイミングでは、スイッチング素子Ｑ１〜Ｑ６は最も安定した状態となっているため、素子の正常・異常の判定結果は一層信頼性の高いものとなる。また、スイッチング素子として、動作速度が遅く、完全にオン状態となるまでにある程度の時間を要する素子を用いた場合であっても、正常・異常の判定を正確に行うことができる。
【００６７】
さらに、図２に示した各アップダウンカウンタ１２，２２，３２の初期値を変更することにより、三角波キャリア間の位相差が変わるので、初期値によって三角波キャリアの山部と谷部のタイミングを自由に設定することができ、任意のタイミングおよび任意の時間間隔で割り込みをかけて、各スイッチング素子のチェックを行うことが可能となる。
【００６８】
本発明は、上述した以外にも種々の実施形態を採用することができる。例えば、上記実施形態では、三角波キャリアの山部および谷部において毎回山割込信号および谷割込信号を発生させて、スイッチング素子Ｑ１〜Ｑ６の正常・異常のチェックを行うようにしたが、三角波キャリアの何周期かに１度の割合でチェックを行うようにしてもよい。
【００６９】
また、山割込信号と谷割込信号は、スイッチング素子の正常・異常のチェックだけでなく、他の処理、例えばバッテリ電圧のＡ／Ｄ変換や、モータに流れる各相電流のＡ／Ｄ変換のための割込信号として利用してもよい。
【００７０】
さらに、上記実施形態では、キャリアと比較する指令値は電圧値であったが、指令値は電流値であってもよい。
【図面の簡単な説明】
【００７１】
【図１】本発明に係るインバータ制御装置の構成図である。
【図２】キャリア発生部と比較器の詳細な構成図である。
【図３】各相の三角波キャリアを生成する原理を説明する図である。
【図４】アップダウンカウンタの初期値の設定を説明するテーブルである。
【図５】割込信号の発生タイミングを示したタイムチャートである。
【図６Ａ】インバータ回路の電流経路を説明する図である。
【図６Ｂ】インバータ回路の電流経路を説明する図である。
【図７】インバータ回路から取り出される電圧の波形図である。
【図８】一般的な３相交流モータの制御装置を示す図である。
【図９】ＰＷＭ信号生成部の構成を示した図である。
【図１０】ＰＷＭ信号を生成する原理を説明する図である。
【図１１】デッドタイム区間の重なりを説明する図である。
【図１２】各相ごとに独立したキャリアを用いた場合の波形図である。
【図１３】デッドタイム区間のずれを説明する図である。
【図１４】キャリア発生部の構成を示す図である。
【符号の説明】
【００７２】
１０  Ｕ相キャリア発生部
１２  アップダウンカウンタ
１３，１４  比較器
１５  フリップフロップ
１６  比較器
２０  Ｖ相キャリア発生部
２２  アップダウンカウンタ
２３，２４  比較器
２５  フリップフロップ
２６  比較器
３０  Ｗ相キャリア発生部
３２  アップダウンカウンタ
３３，３４  比較器
３５  フリップフロップ
３６  比較器
１０３  ＣＰＵ
１０４  メモリ
１０５  クロック発生器
１０６  キャリア発生部
１０７  比較器
１０８  ＰＷＭ回路
１０９  割込コントローラ
Ｃｕ  Ｕ相キャリア
Ｃｖ  Ｖ相キャリア
Ｃｗ  Ｗ相キャリア
Ｑ１〜Ｑ６  スイッチング素子
Ｖｕ  Ｕ相電圧
Ｖｖ  Ｖ相電圧
Ｖｗ  Ｗ相電圧
ＩＮＴ１Ｕ〜ＩＮＴ１Ｗ  山割込信号
ＩＮＴ２Ｕ〜ＩＮＴ２Ｗ  谷割込信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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