(57)【要約】      （修正有）【課題】信頼性が高く、非ガウス信号を処理する場合に特に有用である。同様の技法を簡単に、しかも低コストで実施する。【解決手段】２つの信号間の遅延を判定するための時間遅延測定装置が、可変遅延回路と、それに続く処理回路とを備える。処理回路は信号のうちの一方からイベントを抽出し、それを用いて、他方の信号をサンプリングする。そのサンプルは、たとえば加算あるいは平均によって合成され、２つの信号の一致度を表す値が判定される。最も高い一致度に関連する遅延を判定するために、その動作は可変遅延の種々の値の場合に繰り返される。処理回路は複数のゲートを用いることによりデジタル動作し、カウンタが、２つの信号の２値の遷移が概ね同時に生じる、同じタイプである場合には、その値が第１の方向に変更され、その遷移が概ね同時に生じるが、逆のタイプである場合には、その値が第２の方向に変更されるようにすることが好ましい。【選択図】図１
2005354676.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２の２値信号を処理するための回路であって、該第１および該第２の信号の論理レベルの概ね一致する遷移を検出し、該遷移が同じタイプである場合には第１の方向に、前記遷移が逆のタイプである場合には反対の方向にカウントを変更するように動作することができる、第１および第２の２値信号を処理するための信号処理回路。
【請求項２】
前記第１および前記第２の２値信号に応答する第１の排他的論理和ゲートと、前記第１および前記第２の２値信号の遅延したバージョンに応答する第２の排他的論理和ゲートと、前記カウントが変更されるようにする出力を与えるために前記第１および前記第２の排他的論理和ゲートの出力に応答するＡＮＤゲートとを備える、請求項１に記載の第１および第２の２値信号を処理するための信号処理回路。
【請求項３】
前記カウントの方向を制御する出力を与えるために、前記第１および前記第２の２値信号に応答するカウント制御排他的論理和ゲートを備える、請求項１または２に記載の第１および第２の２値信号を処理するための信号処理回路。
【請求項４】
２つの信号間の遅延を判定する方法であって、所定の遅延量だけ前記信号のうちの一方を遅延させること、先行する請求項のいずれか１項に記載の回路を用いて前記信号を処理すること、変更されたカウント値を判定すること、種々の値の遅延に対して前記処理動作を繰り返すこと、および前記変更されたカウント値から、前記信号が概ね一致する前記遅延量を判定することを含む、２つの信号間の遅延を判定する信号処理方法。
【請求項５】
前記処理動作は、同じ回路を種々の値の前記遅延で連続して用いることにより繰り返される、請求項４に記載の２つの信号間の遅延を判定する信号処理方法。
【請求項６】
前記動作は、異なる遅延値の場合に、それぞれ請求項１ないし３のいずれか１項に記載の個々の異なる処理回路を用いて繰り返される、請求項４に記載の２つの信号間の遅延を判定する信号処理方法。
【請求項７】
物体を検出する方法であって、少なくとも一方が物体の存在によって影響を及ぼされている可能性がある２つの信号を獲得すること、請求項４ないし６のいずれか1項に記載の方法を用いて前記信号間の遅延を判定すること、および該判定の結果に基づいて、物体が存在するか否かを判定することを含む、物体を検出する信号処理方法。
【請求項８】
前記判定された遅延値から前記物体の広がりを計算するステップを含む、請求項７に記載の物体を検出する信号処理方法。
【請求項９】
前記判定された遅延値から前記物体の方位を判定するステップを含む、請求項７に記載の物体を検出する信号処理方法。
【請求項１０】
請求項４ないし６のいずれか１項に記載の方法を実行するように動作することができる時間遅延検出装置。
【請求項１１】
時間遅延検出装置であって、それぞれ請求項１ないし３のいずれか１項に記載の複数の回路と、（ａ）第１の２値信号および（ｂ）第２の２値信号のそれぞれ遅延が異なるバージョンを前記回路のそれぞれに供給するための手段と、前記第１の信号および前記第２の信号の最も一致度が近いバージョンを受信する回路を判定するために、個々の処理回路によって渡されるカウントを比較するための手段とを含む、時間遅延検出装置。
【請求項１２】
前記第１の２値信号の第１のバージョンと前記第１の２値信号の第２のバージョンとを前記回路のそれぞれに供給するための手段を備え、前記第１の２値信号の前記第２のバージョンは前記第１の２値信号の前記第１のバージョンに対して所定の量だけ遅延する、請求項１１に記載の時間遅延検出装置。
【請求項１３】
信号間の遅延を検出するための時間遅延検出装置であって、所定の変更可能な量だけ第１の信号を遅延させるための可変遅延回路と、前記遅延した第１の信号と第２の信号とに応答して、不均一な間隔だけ離隔して配置される一方の前記信号からイベントを導出し、かつ該イベントを用いて、他方の前記信号のサンプリングをトリガするための手段と、１つのサンプリングが個々のイベントに対応する前記サンプリングされた信号の部分と概ね一致した回数によって影響を及ぼされる値を得るために前記サンプルを合成し、少なくとも１つのさらに別の値を得るために、前記所定の遅延を変更して、前記導出およびサンプリング動作を繰り返し、かつ最も高い一致度に関連する遅延を選択するために前記値を比較するための手段とを備える、信号間の遅延を検出するための時間遅延検出装置。
【請求項１４】
物体検出装置であって、請求項１０ないし１３のいずれか１項に記載の装置である、送信された信号と、その反射信号との間の遅延を測定するための装置と、前記検出された遅延から、前記送信された信号が反射された物体の距離の指示を導出するための手段とを備える、物体検出装置。
【請求項１５】
物体方位検出装置であって、それぞれ物体からの信号を検出するように構成される２つのセンサと、該信号間の遅延を判定するための請求項１０ないし１２のいずれか１項に記載の装置と、前記遅延から、前記物体の方位を計算するための手段とを備える、物体方位検出装置。
【請求項１６】
請求項１５に記載の少なくとも２つの物体方位検出装置を含む、物体位置特定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号を処理するための信号処理回路に関し、詳細には、限定はしないが、２つの信号間の相対的な時間遅延を判定するための装置において用いるための回路に適用することができる。
【背景技術】
【０００２】
ある指定された監視区域において、他の物体とは無関係に存在している対象の物体を検出することが必要とされる場合が数多くある。そのような作業は、１つあるいは複数の適当なアクティブセンサ（物体によって後方散乱された戻り波形を得るために、対象の監視区域が問い合わせエネルギー波形によって照明される）、あるいはパッシブセンサ（物体によって生成された信号に、あるいは個別の信号源から生成され、物体によって影響を及ぼされた信号に応答する）によって実行することができる。そのようなセンサは、その物体によって反射あるいは放射された信号を関連付けながら処理すること(collaborative processing)によって有用な情報を抽出することができる。
【０００３】
たとえば、送信された信号と物体から反射された信号との間の遅延を測定して、物体の存在および広がりを検出することができる。２つのセンサが１つの物体から信号を受信する時間の間の遅延を測定して、その物体の方位を検出することができる。それぞれが物体の方位を検出する複数のセンサ対を用いて、その物体の位置を特定することができる。
【０００４】
米国特許第６，５３９，３２０号は、２つの信号、すなわちこの場合には基本参照信号とその時間遅延したレプリカとの間の遅延を判定するための信頼性の高い方法を開示する。以下の説明においては、その開示される方法は「クロスレーション（crosslation）」と呼ばれ、その方法を実施するシステムは「クロスレータ（crosslator）」と呼ばれる。米国特許第６，５３９，３２０号の内容は参照により本明細書に援用される。クロスレーション技法は、１つの信号からのイベント（たとえばゼロクロス）を用いて、他方の信号をサンプリングすることを含む。そのイベントは不規則な間隔で生じ、少なくとも概ね非周期的であることが好ましい。サンプルを合成して、そのサンプリングが、そのイベントに対応する第２の信号の特徴と一致する程度を表す値を導出する。第１の信号と第２の信号との間の種々の遅延の場合にこれを繰り返すことにより、イベントの最も高い一致度を表す値を生じる遅延、すなわち２つの信号間の遅延を見いだすことができる。
【０００５】
先の開示において説明される例では、非確定的信号ｘ（ｔ）が未知の遅延を受けて信号ｙ（ｔ）が生成され、信号ｘ（ｔ）の参照バージョンを検査して、そのレベルが、正の傾き（上りクロス）あるいは負の傾き（下りクロス）のいずれかで０を横切る瞬間が判定される。これらのクロスイベントの瞬間を用いて、信号ｙ（ｔ）の個々のセグメントが得られる。それらのセグメントは所定の持続時間を有する。上りゼロクロスに対応するセグメントは全て加算され、下りゼロクロスに対応するセグメントは、結果として生成された和から全て減算される。その後、そのようなセグメント合成の表現を検査して、Ｓ字形奇関数の形で１つの特徴が特定される。以下の説明では、Ｓ字形奇関数はクロスレーション関数と呼ばれる。
【０００６】
クロスレーション関数の中央にあるゼロクロスの表現内の位置は、処理されている２つの信号間の相互遅延の量を表す。図２は、ランダムな２値波形と、その時間遅延したレプリカとを処理することにより実験的に得られるＳ字形クロスレーション関数の一例を示す。
【０００７】
図１は、クロスレーションの概念を用いて、非確定的信号ｘ（ｔ）と、その時間遅延したレプリカｙ（ｔ）との間の遅延を判定することができるシステムを構成する１つの可能な例を示す。信号ｙ（ｔ）は、雑音ｎｙ（ｔ）と、α倍だけ減衰し、かつτ０だけ遅延した信号ｘ（ｔ）との和であり、それゆえ以下の式が成り立つ。
ｙ（ｔ）＝αｘ（ｔ−τ０）＋ｎｙ（ｔ）
【０００８】
図１に示されるように、信号ｙ（ｔ）はハードリミッタＨＹによって、タップ付遅延線ＴＤＹの入力に加えられる、対応する２値双極波形に変換される。遅延線ＴＤＹは、Ｍ個の同じ単位遅延セルＤ１、Ｄ２、．．．、ＤＪ、．．．、ＤＭのカスケードを含む。各セルは適当に遅延した出力信号と、インバータＩＲによって供給される、その極性を反転したレプリカとを与える。
【０００９】
タップ付遅延線ＴＤＹの並列の出力は、スイッチのバンクＢＳを通して、タップ付遅延線ＴＤＹによって供給されるデータを蓄積するＭ個の平均化あるいは積分ユニットＡＶＧに接続される。スイッチは、通常は開いているが、適当な信号がそれらの共通の制御入力に加えられるときに閉じられる。スイッチが閉じられる時間間隔は、それぞれ新たなインクリメント信号サンプルを最小限の損失で獲得できるほど十分に長くすべきである。
【００１０】
スイッチが閉じられて、平均化ユニットに新たなデータが供給される瞬間は、ハードリミッタＨＸによって処理される参照信号ｘ（ｔ）から得られる２値波形がゼロレベルを横切るのを検出するゼロクロス検出器ＺＣＤによって判定される。結果として生成される２値波形はその後、定遅延線ＣＤＸによって遅延する。定遅延の値は、判定されることになる時間遅延の予想される最大値以上である。平均化ユニットは、遅延した参照信号ｘ（ｔ）のゼロクロスと一致する瞬間に、タップ付遅延線ＴＤＹからのインクリメント入力値を不均一に受信することに留意されたい。
【００１１】
上りゼロクロスが生じる度に、平均化ユニットの入力において、信号ｙ（ｔ）から得られる２値波形の個々のセグメントのレプリカが一時的に現われる。同様に、下りゼロクロスが生じる度に、平均化ユニットの入力において、信号ｙ（ｔ）から得られる２値波形の個々のセグメントの、極性を反転したレプリカが一時的に現われる。こうして、平均化ユニットはこれらのセグメントの２つのグループを合成して、図２のような合成された波形の表現を生成する。波形上の各点は、信号間の相対的な遅延に対応する水平軸上の値と、その相対的な遅延の場合に、その信号が同じタイプの一致するゼロクロスを有する回数によって影響を及ぼされる垂直軸上の値とを有する。
【００１２】
平均化ユニットＡＶＧの出力において得られる信号はデータプロセッサによって用いられる。データプロセッサによって実行される演算は、結果として生成されるＳ字形クロスレーション関数によって表される２つの逆の極性の最も大きなピーク間に位置するゼロクロスの場所を判定するように定義され、体系化される。このゼロクロスの場所は、信号ｘ（ｔ）とｙ（ｔ）との間の時間遅延に対応する。１組の適当な演算およびそれらのシーケンスは、当業者であれば構成することができる。
【００１３】
クロスレータシステムの構造を簡単にするために、上りクロスおよび下りクロスの両方を用いる代わりに、広帯域非確定的信号ｘ（ｔ）の参照バージョンを検査して、上りゼロクロス（あるいは下りゼロクロス）のみの瞬間を判定することができる。しかしながら、用いられる個々の構成には関係なく、クロスレーションを利用する技法は常に、参照信号が所定の閾値を横切る瞬間を判定するステップを含む。それらの具体的な瞬間は、有意イベントとも呼ばれる。クロスレーションのハードウエアの実施態様では、有意イベントは、適当なトリガパルスが生成される瞬間を規定する。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
時間遅延を判定するための米国特許第６，５３９，３２０号のクロスレーション技法は信頼性が高く、非ガウス信号を処理する場合に特に有用である。同様の技法を簡単に、しかも低コストで実施することができる方法を提供することが望ましいであろう。
【課題を解決するための手段】
【００１５】
本発明の信号処理回路は、  第１および第２の２値信号を処理するための回路であって、該第１および該第２の信号の論理レベルの概ね一致する遷移を検出し、該遷移が同じタイプである場合には第１の方向に、前記遷移が逆のタイプである場合には反対の方向にカウントを変更するように動作することができる、第１および第２の２値信号を処理するための信号処理回路である。
【００１６】
本発明の態様が添付の特許請求の範囲に記載される。
【００１７】
本発明のさらに別の態様によれば、信号が一致している程度の目安として用いることができる値を計算するために、２つの信号を比較するための回路が提供される。信号のうちの一方を、ある可変量だけ遅延させるための可変遅延回路も提供される。それぞれが異なる値の遅延を用いる連続測定サイクルにおいて回路を動作させて、その回路によって計算された値を比較することにより、どの遅延値が最も高い一致度を表すかを判定し、それにより２つの信号間の遅延を判定することができる。
【００１８】
２つの信号を比較する回路は、信号のうちの一方から、不均一な間隔で生じるイベントを導出し、これらのイベントを用いて、他方の信号をサンプリングするように構成される。そのサンプルは合成（たとえば、加算または平均）されて、一致度を表すために用いられる値が導出される。
【００１９】
同じ回路を異なる可変遅延時間で繰り返し用いることにより、従来技術の構成よりも著しく低いコストで、信号間の遅延の推定値を与えることができる。
【００２０】
本発明の別の態様によれば、第１および第２の信号が概ね一致する論理遷移を有する度にカウント値を変更するように、信号処理回路が２つの２値信号を処理するように動作し、そのカウント値は、その遷移が同じタイプである場合には第１の方向に変更され、その遷移が逆のタイプである場合には第２の方向に変更される。それにより、そのような回路は、一方の信号の遷移が他方の信号の対応する遷移と同時に生じる回数によって影響を及ぼされ、それゆえ２つの信号が一致する程度を表す出力カウント値を与えることができる。
【００２１】
信号のうちの一方が処理前に所定の量だけ遅延している場合には、そのカウント値を用いて、その遅延が元の信号間の遅延に一致する程度を表すことができる。それぞれが信号のうちの一方の異なる遅延バージョンを処理する多数の処理回路を備えることによって、あるいは同じ回路を異なる遅延で繰り返し用いることによって（本発明の上記の態様と同様）、複数の遅延のうちのいずれが２つの信号間の遅延に一致するかを計算することができる。
【００２２】
クロスレータの先に開示された変形形態において、スイッチ、ゼロクロス検出器、平均化回路および差回路により実行される多くの、そして好ましくは全ての機能および動作が、本発明のこの態様の技法を用いることによって、サンプリング回路を用いて完全にデジタル式に実施できることがわかっている。
【発明を実施するための最良の形態】
【００２３】
ここで、本発明を具現する構成を、例として添付の図面を参照しながら説明する。
【００２４】
図３は、基本信号ｘ（ｔ）とレプリカｙ（ｔ）との間の遅延τ０を判定することができる装置のブロック図である。
【００２５】
送信された波形ｘ（ｔ）は、論理レベルコンバータＣＸによって、対応する２値表現Ｘ（ｔ）に変換される。同様に、受信された波形ｙ（ｔ）も、適当なハードリミッタと、それに続く論理レベルコンバータとを含むブロックＣＹによって、最初に２値波形に変換され、その後、対応する２値表現Ｙ（ｔ）に変換される。結果として、表現Ｘ（ｔ）およびＹ（ｔ）はいずれも、２つの論理レベル：Ｈ（「ハイ」）およびＬ（「ロー」）のみを有することができる。
【００２６】
２値表現Ｘ（ｔ）は、その遅延が最大動作遅延値に等しい、定遅延線ＣＤＬによって遅延する。Ｘ（ｔ）の遅延したレプリカは参照波形として用いられ、（論理）レベル遷移が生じた瞬間を検出するために検査される。
【００２７】
受信された信号ｙ（ｔ）の２値表現Ｙ（ｔ）も、（論理）レベル遷移が生じた瞬間を検出するために検査される。
【００２８】
Ｘ（ｔ）において観測されたレベル遷移（アップあるいはダウン）がＹ（ｔ）において観測されたレベル遷移（アップあるいはダウン）と一致する各瞬間が検出され、カウントされる。
【００２９】
これらのレベル遷移の一致は、Ｍ個の同じ論理ブロックＬＢ１、ＬＢ２、．．．、ＬＢＫ、．．．、ＬＢＭによって検出される。論理ブロックＬＢ１、ＬＢ２、．．．、ＬＢＫ、．．．、ＬＢＭはそれぞれ、単位遅延セルＤ、組み合わせ論理セルＬＣおよび可逆（アップ／ダウン）カウンタＵＤＣからなる。好ましい実施形態では、遷移を検出できるようにするために、各ブロックは、定遅延線ＣＤＬから信号Ｘ１、および補助単位遅延回路ＤＸによってさらに遅延を受けているさらに別の信号Ｘ２の両方を受信する。また各ブロックは、信号Ｙ（ｔ）の遅延が異なるバージョンＹ１も受信し、その単位遅延セルＤを用いて、信号Ｙ１に対して単位量だけ遅延している信号Ｙ２を導出する。
【００３０】
一致が生じる度に、個々の遷移の両方が一致する（すなわち、同じ種類、両方アップあるいは両方ダウンである）場合があるか、一致しない（すなわち逆の種類である）場合がある。
【００３１】
Ｍ個の各ブロックＬＢ１、ＬＢ２、．．．、ＬＢＫ、．．．、ＬＢＭ内の可逆カウンタＵＤＣは、一致する遷移の両方が同じタイプ（両方アップあるいは両方ダウン）であるときには「カウントアップ」する。一致する遷移が逆のタイプである場合には、カウンタＵＤＣは「カウントダウン」する。
【００３２】
外部制御ユニット（図示せず）によって開始される、測定サイクルの開始時に全ての可逆カウンタＵＤＣがクリアされ、そのサイクルが終了するときに、カウンタ内の内容がデータプロセッサＤＰに転送される。
【００３３】
データプロセッサＤＰＲは、可逆カウンタＵＤＣによって供給されるＭ個全ての値を比較し、所定の検出閾値を超えている最も大きな値を選択する。その後、この最大値が記録されたブロックの数を用いて、未知の遅延の値を判定する。
【００３４】
図４（ａ）は、排他的論理和ゲートＥｘＯＲおよびＡＮＤゲートＡＮＤを含む、同じ論理ブロックＬＢ１、ＬＢ２、．．．、ＬＢＫ、．．．、ＬＢＭのうちの１つ（この場合にはＬＢ１）の可能な構造の一例を示す。全ての入力変数：Ｘ１、Ｘ２、Ｙ１およびＹ２は、それぞれ論理レベル「Ｌ」および「Ｈ」に対応する論理変数０あるいは１である。先に述べたように、以下の式が成り立つ。
【数１】
2005354676.tif 000003
したがって、各信号の遷移は個々のＥｘＯＲゲートによって検出され、ＡＮＤゲートは、これらの遷移が同時に生じているか否かを判定する。
【００３５】
また以下の式が成り立つ。
【数２】
2005354676.tif 000004
【００３６】
したがって、ＥｘＯＲゲートは、Ｘ１、Ｙ２信号が同じレベルにあるか否か（すなわち、任意の同時発生する遷移が一致するか否か）を判定する。
【００３７】
Ｘ１、Ｘ２、Ｙ１およびＹ２の種々の値の場合にこれらの信号ＣＫ、ＵＤの結果として生成される論理値が図４（ｂ）および図４（ｃ）に示される。
【００３８】
可逆カウンタＵＤＣは、１つのパルスが入力ＣＫに現われ、かつＵＤ＝１のときに（すなわち、一致する遷移が生じるときに）カウントアップする。ＵＤ＝０の場合には（すなわち、一致しない遷移が生じるときには）、カウンタは、１つのパルスが入力ＣＫにおいて生じるときにカウントダウンする。
【００３９】
図３の装置の構造の著しい簡略化は、Ｍ個の論理ブロックのバンクが、単一の論理ブロックと、デジタル制御される可変遅延線および適当な制御／タイミングユニットとの組み合わせによって置き換えられるときに達成することができる。本明細書においてシリアルデジタルクロスレータと呼ばれる、そのような装置のブロック図が図５に示される。
【００４０】
そのシステムは以下のブロックを含む。
・論理レベルコンバータＣＸ
・デジタル制御式遅延線ＤＣＤ
・２単位遅延ユニットＤＸおよびＤＹ
・ハードリミッタと、それに続く論理レベルコンバータとを含むブロックＣＹ
・組み合わせ論理セルＬＣ
・可逆カウンタＵＤＣ
・制御／タイミングユニットＣＴＵ
・データプロセッサＤＰＲ
【００４１】
各測定サイクルは、入力ＣＬを介して可逆カウンタＵＤＣをリセットし、デジタル制御式遅延線ＤＣＤに適当な制御信号ＳＤを供給することにより必要とされる遅延を設定する制御／タイミングユニットＣＴＵによって開始される。用いられる遅延についての情報は、データプロセッサＤＰＲの入力ＤＩにも送信される。
【００４２】
各測定サイクルの持続時間は、送信された波形Ｘ（ｔ）の所定の数ＮＴの遷移を観測するために必要とされる時間間隔によって決定される。このため、ユニットＣＴＵは内部補助カウンタを利用する。一致する遷移対が観測されているか、一致しない遷移対が観測されているかに応じて、可逆カウンタＵＤＣの状態が増減する。数ＮＴに達したとき、ユニットＣＴＵは、適当な制御信号ＤＴを送信することにより、カウンタＵＤＣの内容のデータプロセッサＤＰＲへの転送を開始する。この段階で、測定サイクルは完了している。次の測定サイクルが開始される。遅延の新たな値が遅延線ＤＣＤにおいて設定され、カウンタＵＤＣがクリアされる。
【００４３】
所定の範囲の遅延から選択された種々の遅延値に対して、全過程が繰り返される。全ての遅延値が使われると、データプロセッサＤＰＲは、カウンタＵＤＣによって記録された一致する遷移対の最も大きな数に対応する遅延を判定する。この具体的な遅延は、未知の遅延の推定値を与える。
【００４４】
種々の変更が可能である。この実施形態では、各サイクルの持続時間は波形（Ｘ（ｔ））のうちの１つの遷移回数によるが、この持続時間内に十分な遷移が予想できるような信号であれば、持続時間が一定でなくても構わないであろう。別の可能性は、上りクロス（あるいは下りクロス）の検出数のみに基づいてサイクル持続時間を制御することであろう。
【００４５】
図６は図５の構成のアナログバージョンであり、図１と類似する構成要素を備えており、類似の部品は類似の参照記号を有する。図６では、信号ｙ（ｔ）がハードリミッタＨＹによって、対応する２値双極波形に変換される。この波形、およびその極性を反転されたレプリカが、スイッチを介して、平均化あるいは積分ユニットＡＶＧに供給される。スイッチは通常は開いているが、ハードリミッタＨＸによって処理され、その後、可変遅延線ＶＤによって遅延している信号ｘ（ｔ）において、ゼロクロス検出器ＺＣＤが上りクロスあるいは下りクロスを検出するときに、ユニットＡＶＧにその出力あるいは極性を反転されたレプリカを供給する。ユニットＡＶＧの出力はデータプロセッサＤＰＲに供給される。所定の間隔の後に（あるいはゼロクロスの数が所定の値に達するなどの、所定の条件が満たされたときに）、データプロセッサＤＰＲは、可変遅延線ＶＤによって引き起こされる遅延を異なる値に設定し、その後、その動作を繰り返す。ユニットＡＶＧによって渡された種々の値を比較することにより、データプロセッサＤＰＲは、信号ｘ（ｔ）とｙ（ｔ）との間の遅延の値を判定することができる。可変遅延線ＶＤは代わりに、信号ｙ（ｔ）の経路内に置くことができ、その場合、信号ｘ（ｔ）は、ある適当な定遅延を受ける。別の変更形態では、ハードリミッタＨＹは省略され、ユニットＡＶＧは信号ｙ（ｔ）のアナログ値を処理する。
【００４６】
上記の構成は、上りゼロクロスおよび下りゼロクロスを検出することによりイベントを検出する。その代わりに、他のレベルにおいて生じるイベント（上りクロスおよび／または下りクロス）を検出することもできるであろう。
【００４７】
本発明の好ましい実施形態のこれまでの説明は、例示および説明するために提供されてきた。本発明を網羅的に述べること、あるいは本発明を開示されるのと全く同じ形態に限定することは意図されていない。これまでの説明に鑑みて、数多くの改変、変更および変形によって、当業者が、考慮される特定の用途に適した種々の実施形態で本発明を利用できるようになることは明らかである。
【図面の簡単な説明】
【００４８】
【図１】２つの入力信号間の遅延を判定するために用いられるクロスレータの一例を示す図である。
【図２】ランダムな２値波形と、その時間シフトされたレプリカとを処理することによって実験的に得られるクロスレーション関数の一例を示す図である。
【図３】本発明によるパラレルデジタルクロスレータのブロック図である。
【図４ａ】図３のクロスレータのセルを形成する論理回路を示す図である。
【図４ｂ】図４ａの回路の機能を説明するための論理図である。
【図４ｃ】図４ａの回路の機能を説明するための論理図である。
【図５】本発明によるシリアルデジタルクロスレータのブロック図である。
【図６】本発明によるシリアルアナログクロスレータのブロック図である。
【図１】
2005354676.tif 000005
【図２】
2005354676.tif 000006
【図３】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図５】
2005354676.tif 000011
【図６】
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【外国語明細書】
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