(57)【要約】【課題】集積回路化された電界効果トランジスタのドレイン電流のばらつきを自動的に押さえるためのバイアス電圧供給回路を提供する。【解決手段】同一のペレット内に同一プロセスで構成されたＭＯＳ構造の少なくとも第一及び第二の電界効果トランジスタ１、１１を備え、第一の電界効果トランジスタ１のゲート・ソース間に所定のバイアス電圧を印加すると共に、ドレインには給電抵抗２を介して電圧を印加し、第二の電界効果トランジスタ１１のゲートに印加するバイアス電圧を第一の電界効果トランジスタ１のドレインから供給した。【選択図】        図１
2005033354.tif 000002
【特許請求の範囲】
【請求項１】
同一のペレット内に同一プロセスで構成されたＭＯＳ構造の少なくとも第一及び第二の電界効果トランジスタを備え、前記第一の電界効果トランジスタのゲート・ソース間に所定のバイアス電圧を印加すると共に、ドレインには給電抵抗を介して電圧を印加し、前記第二の電界効果トランジスタのゲートに印加するバイアス電圧を前記第一の電界効果トランジスタのドレインから供給したことを特徴とするバイアス電圧供給回路。
【請求項２】
前記ペレット内に第一及び第二の電界効果トランジスタと共に構成された第三の電界効果トランジスタを設け、前記第三の電界効果トランジスタのゲートに印加するバイアス電圧を前記第一の電界効果トランジスタのドレインから供給し、前記第二の電界効果トランジスタと前記第三の電界効果トランジスタとによって平衡型の高周波回路を構成したことを特徴とする請求項１に記載のバイアス電圧供給回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＭＯＳ構造の集積回路に好適な電界効果トランジスタのバイアス電圧供給回路に関する。
【０００２】
【従来の技術】
電界効果トランジスタにバイアス電圧を印加するための従来のバイアス電圧供給回路を図３に示す。電力増幅用の電界効果トランジスタ（ＦＥＴ）３０のソースは接地され、ドレインはチョークインダクタンス３１を介して電源電圧Ｖｄ２に接続されると共に、パスコンデンサ３３を介して接地される。また、ドレインにはインダクタンス３２、コンデンサ３４及びコンデンサ３５により構成される出力整合回路が接続される。インダクタンス３２の出力側は結合コンデンサ３６を介して出力端子Ｏｕｔに接続される。
【０００３】
ＦＥＴ３０のゲートにはバイアス回路４０からバイアス電圧が印加される。バイアス回路４０は負の電源電圧−Ｖｇと接地間に直列接続された４個の抵抗４１、４２、４３、４４を有している。抵抗４４は可変抵抗であり、この抵抗値を調整することでＦＥＴ３０のドレイン電流を設定し、出力電力等のばらつきを軽減する（例えば特許文献１参照。）。
【０００４】
【特許文献１】
特開平０８−１２５４６５号公報（図１）
【０００５】
【発明が解決しようとする課題】
しかし、ＦＥＴのドレイン電流のばらつきによる出力電力等のばらつきを押さえるために、バイアス回路に可変抵抗を使用してそれを調整しなければならないとう問題がある。特に、ＦＥＴがＩＣ（集積回路）化された場合、可変抵抗はＩＣの外部に設けられるので、ＦＥＴと可変抵抗とを接続するための端子をＩＣに設ける必要があり、端子数が増える。
【０００６】
本発明は、集積回路化された電界効果トランジスタのドレイン電流のばらつきを自動的に押さえるためのバイアス電圧供給回路を提供する。
【０００７】
【課題を解決するための手段】
上記課題に対して、本発明では、同一のペレット内に同一プロセスで構成されたＭＯＳ構造の少なくとも第一及び第二の電界効果トランジスタを備え、前記第一の電界効果トランジスタのゲート・ソース間に所定のバイアス電圧を印加すると共に、ドレインには給電抵抗を介して電圧を印加し、前記第二の電界効果トランジスタのゲートに印加するバイアス電圧を前記第一の電界効果トランジスタのドレインから供給した。
【０００８】
また、前記ペレット内に第一及び第二の電界効果トランジスタと共に構成された第三の電界効果トランジスタを設け、前記第三の電界効果トランジスタのゲートに印加するバイアス電圧を前記第一の電界効果トランジスタのドレインから供給し、前記第二の電界効果トランジスタと前記第三の電界効果トランジスタとによって平衡型の高周波回路を構成した。
【０００９】
【発明の実施の形態】
図１はこの発明によるバイアス電圧供給回路を示す。第一乃至第三の電界効果トランジスタ（ＦＥＴ）１、１１、１２は他の素子と共に同一ペレット内に同一プロセスでＭＯＳ構造によってＩＣ（集積回路）化される。第二及び第三のＦＥＴ１１、１２は例えば、増幅回路またはミキシング回路等の信号処理回路２０を構成する。また、第一のＦＥＴ１は第二及び第三のＦＥＴ１１、１２のゲートにバイアス電圧を供給するための電圧発生回路１０を構成する。
【００１０】
第一のＦＥＴ１のドレインは給電抵抗２を介して電源端子Ｖｃｃに接続され、ソースはエミッタバイアス抵抗３によって接地される。また、ゲートにはゲートバイアス抵抗４、５によって分圧された電圧が印加される。第二及び第三のＦＥＴ１１、１２は、例えば平衡型増幅器を構成するので、各ゲート間には高周波信号ＲＦが平衡入力される。各ソースは相互に接続されると共に、ソース抵抗１３によって接地される。ドレインはそれぞれ負荷抵抗１４、１５を介して電源端子Ｖｃｃに接続される。そして、第一のＦＥＴ１のドレインがそれぞれ抵抗１６、１７を介して第二のＦＥＴ１１のゲート、第三のＦＥＴ１２のゲートに接続される。
【００１１】
ここで、第一乃至第三のＦＥＴ１、１１、１２は前述したとおり、同一ペレット内に同一プロセスで構成されているので、それらの高周波特性がほぼ同一であると共に、静特性（直流の電圧・電流特性）もほぼ同一でると見なされる。従って、ゲート・ソース間の電圧（バイアス電圧）Ｖｇｓに対するドレイン電流の特性も同一と見なせる。しかし、異なるペレットに構成されたＦＥＴと比較すれば、高周波特性、静特性が同一となる保証はない。特に、高周波用として構成されたＩＣでは、内部の回路が微細となり、絶縁ゲートも極めて薄くなるので、ペレットが異なるＦＥＴ間の諸特性の差が無視できなくなる。
【００１２】
図２はゲート・ソース間のバイアス電圧Ｖｇｓに対するドレイン電流Ｉｄの特性を示しており、特性Ａと特性Ｂとはペレットが異なる場合の例示である。同じバイアス電圧に対しては特性Ｂのドレイン電流が大きいことを示している。
【００１３】
先ず、図１に示された各ＦＥＴ１、１１、１２は特性Ａ又は特性Ｂのいずれかであるとする。電圧発生回路１０における第一のＦＥＴ１のゲートにはゲートバイアス抵抗４、５によって設定された電圧Ｖｇが印加されるので、特性Ａであればドレイン電流Ｉｄａが流れ、特性Ｂで有ればそれよりも大きいドレイン電流Ｉｄｂが流れる。従って、ドレイン電圧は特性Ａの場合に高く（Ｖｇａ）なり、特性Ｂの場合に低く（Ｖｇｂ）なる（給電抵抗２の電圧降下による）。このドレイン電圧が第二及び第三のＦＥＴ１１、１２のゲートに供給される。従って、第二及び第三のＦＥＴ１１、１２が特性Ａであればそのゲートには高いバイアス電圧（Ｖｇａ）が印加され、それによってドレイン電流が大きくなる。また、第二及び第三のＦＥＴ１１、１２が特性Ｂであればそのゲートには低いバイアス電圧（Ｖｇｂ）が印加され、それによってドレイン電流が小さくなる。
【００１４】
すなわち、第二及び第三のＦＥＴ１１、１２が図２の特性Ａのように同一のバイアスのもとで流れるドレイン電流が小さい場合には、ドレイン電流を増加するようにそのゲートに大きなバイアス電圧（Ｖｇａ）が供給され、反対に、第二及び第三のＦＥＴ１１、１２が図２の特性Ｂのように同一のバイアスのもとで流れるドレイン電流が大きい場合には、ドレイン電流を減少するようにそのゲートには小さなバイアス電圧（Ｖｇｂ）が供給されることになる。
【００１５】
そして、第一のＦＥＴ１も第二の及び第三のＦＥＴ１１、１２と同じ静特性であることから、ＦＥＴ１１、１２のドレイン電流は静特性の如何に関わらずほぼ同程度となり、利得等の電気的特性が均一となる。コレクタから出力される高周波信号ＲＦの歪み等はペレットが異なってもばらつきが少なくなる。
【００１６】
本発明では、同一ペレット内のＦＥＴでバイアス電圧を作ってそれを増幅回路等の信号処理回路用のＦＥＴに供給するので、バイアス電圧の調整によってドレイン電流を補正する等の複雑な手段を必要としな。
なお、バイアス電圧が供給される信号処理回路２０は図１に示す平衡型増幅器である必要はなく、従ってそこに使用されるＦＥＴは１個でもよいことは勿論である。
【００１７】
【発明の効果】
以上説明したように、本発明は、同一のペレット内に同一プロセスで構成された第一及び第二の電界効果トランジスタを備え、第一の電界効果トランジスタのゲート・ソース間に所定のバイアス電圧を印加すると共に、ドレインには給電抵抗を介して電圧を印加し、第二の電界効果トランジスタのゲートに印加するバイアス電圧を第一の電界効果トランジスタのドレインから供給したので、異なるペレットに構成された第二のＦＥＴ間のドレイン電流をほぼ同じにすることができる。従って、集積回路化されても同一の電気的特性が得られる。
【００１８】
また、ペレット内に第一及び第二の電界効果トランジスタと共に構成された第三の電界効果トランジスタを設け、第三の電界効果トランジスタのゲートに印加するバイアス電圧を第一の電界効果トランジスタのドレインから供給し、第二の電界効果トランジスタと第三の電界効果トランジスタとによって平衡型の高周波回路を構成したので異なるペレットに構成された高周波回路から出力される平衡信号の特性が均一となる。
【図面の簡単な説明】
【図１】本発明のバイアス電圧供給回路の構成図である。
【図２】本発明のバイアス電圧供給回路における電界効果トランジスタの動作を説明するための静特性図である。
【図３】従来のバイアス電圧供給回路の構成図である。
【符号の説明】
１  第一の電界効果トランジスタ
２  給電抵抗
３  ソースバイアス抵抗
４、５  ベースバイアス抵抗
１０  電圧発生回路
１１  第二の電界効果トランジスタ
１２  第三の電界効果トランジスタ
１３  ソースバイアス抵抗
１４、１５  負荷抵抗
１６、１７  抵抗
２０  信号処理回路
【図１】
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【図２】
2005033354.tif 000004
【図３】
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