(57)【要約】【課題】単位面積当たりの容量を大きくできる容量素子を含む電子回路装置を提供する。【解決手段】集積回路内の多層配線により形成される複数の容量素子を含む電子回路装置において、容量素子を多層配線の面内方向及び垂直方向に組み合わせられた一対の櫛型電極１０１，１０２と、櫛型電極１０１，１０２と容量素子の外部との容量結合を遮断する遮断電極１０４とにより実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
集積回路内の多層配線により形成される複数の容量素子を含む電子回路装置において、
前記容量素子は、前記多層配線の面内方向及び垂直方向に組み合わせられた一対の櫛型電極と、前記櫛型電極と前記容量素子の外部との容量結合を遮断する遮断電極とを有する電子回路装置。
【請求項２】
前記遮断電極は、前記多層配線を構成する複数の配線層の各々の前記櫛型電極の周囲に形成された帯状電極と、前記複数の配線層間で該帯状電極を電気的に接続する導体とを含む請求項１記載の電子回路装置。
【請求項３】
前記容量素子は前記集積回路の回路基板上に配置され、前記遮断電極は前記櫛型電極に対して前記回路基板と反対側から対向する面状電極を含む請求項１または２記載の電子回路装置。
【請求項４】
前記遮断電極は、前記一対の櫛型電極の一方と電気的に接続される請求項１乃至３のいずれか１項記載の電子回路装置。
【請求項５】
前記遮断電極は、前記集積回路の接地部と電気的に接続される請求項１乃至４のいずれか１項記載の電子回路装置。
【請求項６】
前記容量素子は、前記一対の櫛型電極間に挿入された電極間誘電体を有し、該誘電体は前記集積回路の前記容量素子以外の配線間に存在する配線間誘電体より大きな比誘電率を持つ請求項１乃至５のいずれか１項記載の電子回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路内の金属配線、特に多層配線により形成される複数の容量素子を含む電子回路装置に関する。
【背景技術】
【０００２】
容量素子を含む電子回路を集積回路化する場合、容量素子の単位面積当たりの容量値が大きいほど回路面積、すなわち集積回路のチップ面積を小さくできる。現在、集積回路内で使用される容量素子の代表的なものとしては、例えばMIM(metal-insulator-metal)キャパシタのように、一対の平面電極の間に誘電体層を挟んだ構造を有し、両電極間の静電誘導を利用することで電荷を蓄積する、いわゆる平面キャパシタがある。平面キャパシタの容量値Ｃは、
Ｃ＝εr・εo・Ｓ／ｄ  
(εo：真空誘電率、εr：比誘電率、S：電極面積、d：電極間の間隔)  
で決まる。
【０００３】
上式より、平面キャパシタの単位面積当たりの容量を大きくする方法としては、(a) 一対の平面電極の間に、通常の回路配線間に存在する誘電体とは異なる比誘電率εrの大きな誘電体を新たに集積するか、(b) 一対の平面電極間の間隔ｄを短くするように、平面電極の層を回路配線に用いる配線層とは別に作成するかのいずれかがある。このような工夫は既に行なわれており、現状以上に平面キャパシタの単位面積当たりの容量値を大きくことは容易でない。
【０００４】
集積回路内の金属配線間には容量が生じており、この配線間容量は原理的には平面キャパシタと同様であるため、互いに対向する一対の配線を容量素子の電極として使用することが可能である。配線間容量を利用したいわゆる配線キャパシタでは、キャパシタの電極に利用する金属配線が本来、回路素子間を接続して電気信号を伝えるためのものであって平面キャパシタに使用される平面電極より極めて薄いことから、平面キャパシタに比較して単位面積当たりの容量が非常に小さい。従って、配線キャパシタを容量素子として有効に使用することは、現実的でないとされてきた。
【０００５】
近年、半導体の微細化技術の向上によって、配線自体を細くしたり、配線間隔を狭くすることで、単位面積当たりに多くの配線が作成できるようになり、多層化できる配線数も増加してきている。これによって、集積回路内の配線を単位面積当たりで対向する面積がなるべく大きくなるように面内方向や垂直方向に多層に並べることで、従来の平面キャパシタに匹敵する単位面積当たりの容量値が確保できるようになってきた。こうなると、配線キャパシタは、容量値を増やすために追加の工程を必要としない分、製造コストの面で平面キャパシタに比較して有利である。また、集積回路において今後さらに多層化技術が向上することが予想されるため、配線キャパシタは将来に渡り回路面積減少に対して有効な容量素子となり得る。
【０００６】
このような背景の下、容量素子の電極として用いる配線の形状を様々に工夫することにより配線キャパシタを従来の平面キャパシタの代わりに使用する試みが行われている。例えば、“Design and Characterization of Vertical Mesh Capacitors in Standard CMOS”(2001 Symposium on VLSI Circuits Digest of Technical Papers)（非特許文献１）には、多層配線を形成する各層の配線層間をビアによって接続することで、回路基板に対して垂直方向の面を交互に組み合わせたメッシュ型配線キャパシタが開示されている。メッシュ型配線キャパシタでは、面内方向における配線間隔を非常に狭くできることを利用して、単位面積当たりの容量を大きくしている。
【非特許文献１】“Design and Characterization of Vertical Mesh Capacitors in Standard CMOS”(2001 Symposium on VLSI Circuits Digest of Technical Papers)
【発明の開示】
【発明が解決しようとする課題】
【０００７】
非特許文献１に記載されたようなメッシュ型配線キャパシタでは、キャパシタを形成する一対の電極のうちの一方の電極を他方の電極が覆い隠す構造になっているため、静電遮蔽により最近接以外の配線間には容量結合が生じない。従って、メッシュ型配線キャパシタの容量は、最近接の配線間の容量結合のみによって決まることになる。
【０００８】
配線キャパシタを形成する一対の電極において、最近接以外の配線間でも容量結合を生じさせることができれば、単位面積当たりの容量をより大きくでき、キャパシタの占有面積を減少させることが可能になると考えられる。
【０００９】
本発明の目的は、単位面積当たりの容量をより大きくできる容量素子を含む電子回路装置を提供することにある。
【課題を解決するための手段】
【００１０】
上記の課題を解決するため、本発明では集積回路内の多層配線により形成される複数の容量素子を含む電子回路装置において、容量素子を多層配線の面内方向及び垂直方向に組み合わせられた一対の櫛型電極と、櫛型電極と容量素子の外部との容量結合を遮断する遮断電極とにより実現する。
【００１１】
ここで、遮断電極はこれに限るものではないが、例えば多層配線を構成する複数の配線層の各々の櫛型電極の周囲に形成された帯状電極と、複数の配線層間で該帯状電極を電気的に接続する導体とを含んで構成される。また、容量素子は例えば集積回路の回路基板上に配置され、遮断電極は櫛型電極に対して回路基板と反対側から対向する面状電極を含んで構成される。
【００１２】
好ましい態様によると、遮断電極を一対の櫛型電極の一方と電気的に接続したり、あるいは集積回路の接地部と電気的に接続してもよい。さらに、一対の櫛型電極間に集積回路の容量素子以外の配線間に存在する配線間誘電体より大きな比誘電率を持つ電極間誘電体を挿入してもよい。
【発明の効果】
【００１３】
本発明によれば、一対の櫛型電極を多層配線の面内方向及び垂直方向に組み合わせることにより、最近接の配線間以外に発生する容量をも容量素子に利用できるため、従来のメッシュ型配線キャパシタを使用した場合よりも集積回路の回路面積が減少する。また、遮断電極により櫛型電極と容量素子の外部との不要な容量結合を遮断することによって、集積回路上で複数の容量素子を従来の平面キャパシタ並に近接して配置しても、各容量素子それぞれ独立の素子として機能させることが可能となる。
【発明を実施するための最良の形態】
【００１４】
次に、図面を参照して本発明の実施の形態を説明する。  
（第１の実施形態）  
本発明の第１の実施形態によると、図１に示されるように集積回路からなる電子回路装置内の容量素子は、回路基板１００上の多層配線によって形成される。回路基板１００上の多層配線は、この例ではMetal 1, Metal 2, Metal 3, Metal 4, Metal 5で示される５つの配線層からなる。容量素子は、配線層の面内方向及び垂直方向に組み合わせられ、かつ垂直方向において電気的に接続された一対の櫛型電極１０１，１０２と、これらの櫛型電極１０１，１０２と容量素子のと外部との間の容量結合を遮断するための遮断電極１０４を有する。
【００１５】
次に、図２及び図３を用いて櫛型電極１０１，１０２の構成を詳しく説明する。櫛型電極１０１，１０２のそれぞれは面内方向、すなわち集積回路の一つの配線層内において、図２（ａ）に示す第１櫛型配線２１０あるいは図２（ｂ）に示す第２櫛型配線２２０のいずれか一方を単位電極として形成される。第１櫛型配線２１０は、３本の櫛歯部分２１１，２１２，２１３と、これら櫛歯部分２１１，２１２，２１３の各一端を連結する連結部分２１４を有する。第２櫛型配線２１０は、２本の櫛歯部分２２１，２２２と、これら櫛歯部分２２１，２２２の各一端を連結する連結部分２２３を有する。
【００１６】
例えば、奇数番目の配線層(Metal 1, Metal 3, Metal 5)においては、図３（ａ）に示されるように櫛型電極１０１は第２櫛型配線２２０、櫛型電極１０２は第１櫛型配線２１０をそれぞれ含む。偶数番目の配線層(Metal 2, Metal 4)においては、図３（ｂ）に示されるように櫛型電極１０１は第１櫛型配線２１０、櫛型電極１０２は第２櫛型配線２２０をそれぞれ含む。言い換えれば、配線層に垂直の方向において櫛型電極１０１は奇数番目の配線層では櫛型配線２２０の形状、偶数番目の配線層では櫛型配線２１０の形状をそれぞれ有する。逆に、櫛型電極１０２は奇数番目の配線層では櫛型配線２１０の形状、偶数番目の配線層では櫛型配線２２０の形状をそれぞれ有する。
【００１７】
櫛型電極１０１，１０２において第１櫛型配線２１０と第２櫛型配線２１０とは、各配線層において最近接の櫛歯部分２１１と２２１間、２２１と２１２間、２１２と２２２間、２２２と２１３間のそれぞれの距離がいずれも最小になるように組み合わせられる。さらに、図４（ａ）（ｂ）に示されるように隣接する配線層(Metal 1, Metal 2, Metal 3, Metal 4及びMetal 5)間において、第１櫛型配線２１０の連結部分２１４と第２櫛型配線２２０の連結部分２２３とがビア１０３により接続されることによって、一対の櫛型電極１０１，１０２において各配線層の櫛型配線間がそれぞれ電気的に接続される。
【００１８】
図５に、容量素子のうち一対の櫛型電極１０１，１０２を組み合わせた部分の垂直方向の断面を示す。ここで、例えば櫛型電極１０１の櫛歯部分３０１について注目すると、上下左右４方向の最も近い位置には櫛型電極１０２の櫛歯部分４０１〜４０４が存在しているため、櫛歯部分３０１と櫛歯部分４０１〜４０４との間に容量結合を生じている。さらに、例えば櫛歯部分３０１と櫛型電極１０２の櫛歯部分４０５との間は、実線矢印に示されるように電極１０２の櫛歯部分４０１〜４０４に遮断されることなく、互いに見通すことができる位置関係にある。従って、櫛歯部分３０１と櫛歯部分４０５の間にも、容量結合が発生している。
【００１９】
このように一対の電極１０１と１０２の櫛歯部分は、互いに上下左右４方向の最も近い位置に存在する配線間以外、つまり最近接以外の配線間でも容量結合を発生しており、この容量結合も容量素子の容量値を決定する容量結合の一部となる。従って、先の非特許文献１に開示されたような、最近接以外の配線間には容量結合がほとんど存在しないメッシュ型電極を用いた配線キャパシタに比べ、本実施形態の櫛型電極を用いた配線キャパシタの方が単位面積当たりの容量値が大きく、同一容量であれば集積回路内の占有面積を減少させることができる。
【００２０】
ところで、本実施形態による櫛型電極を用いた容量素子では、上記のように最近接以外の配線間でも容量結合が発生するため、複数の容量素子が近接して配置された場合に隣接する容量素子間での不要な容量結合（寄生結合という）について考慮されなければならない。このような寄生結合が生じると、寄生結合による静電容量によって各々の容量素子が独立して機能することができなくなり、複数の容量素子を含む電子回路としての機能を損なうことは明らかである。
【００２１】
本実施形態によると、遮断電極１０４を設けることによって隣接する容量素子間の寄生結合を避けることができる。以下、遮断電極１０４について説明する。  
図６には、図１に示した容量素子から遮断電極１０４のみを取り出した立体斜視図を示す。遮断電極１０４は配線層Metal 1, Metal 2, Metal 3, Metal 4及びMetal 5にわたって形成されており、帯状電極１０５と面状電極１０６及びビア１０７からなり、第１乃至第４配線層Metal 1, Metal 2, Metal 3及びMetal 4では、櫛型電極１０１，１０２を組み合わせた部分の側面を囲うように形成される。
【００２２】
すなわち、第１乃至第４配線層Metal 1, Metal 2, Metal 3及びMetal 4において、櫛型電極１０１，１０２を組み合わせた部分を左右両側から挟むように帯状電極１０５が配置される。第５配線層Metal 5には、第１乃至第４配線層Metal 1, Metal 2, Metal 3, Metal 4に存在する櫛型電極１０１，１０２に対して図中上側から、つまり回路基板１００と反対側から対向するように面状電極１０６が配置される。さらに、第１乃至第４配線層Metal 1, Metal 2, Metal 3及びMetal 4の帯状電極１０５及び第５配線層Metal 5の面状電極１０６は、配線層間を接続するためのビア１０７によって電気的に接続されることにより一体化される。
【００２３】
ここで、遮断電極１０４が存在しない構造では、図７に示されるように複数の容量素子５０１，５０２を隣接させて配置すると、例えば容量素子５０１の外周を形成する櫛歯部分に最も近い櫛歯部分５１０と、容量素子５０２の外周を形成する櫛歯部分に最も近い櫛歯部分５２０との間にも不要な容量結合、すなわち寄生結合が生じてしまう。この寄生結合が無視できる程度まで隣接する容量素子５０１，５０２間の間隔を広げてレイアウトしなければ、複数の容量素子を含む電子回路としての利用は困難である。
【００２４】
これに対して、遮断電極１０４を設けると、図８に示されるように櫛歯部分５１０と櫛歯部分５２０とは遮断電極１０４により遮られるため、容量素子５０１と５０２を近接してレイアウトしても、このような寄生結合は起こらないため、容量素子５０１と５０２はそれぞれ単独のキャパシタとして機能することができる。これにより、集積回路の回路面積を効果的に減少させることも可能となる。
【００２５】
（第２の実施形態）  
図９に、本発明の第２の実施形態に係る容量素子を示す。本実施形態の容量素子においては、遮断電極１０４が短絡配線１０８により一方の櫛型電極１０１と電気的に接続されることによって、櫛型電極１０１と常に同電位に保持される。さらに詳しくは、この例では遮断電極１０４のうちの特定の配線層に形成された帯状電極１０５が短絡配線１０８によって櫛型電極１０１と接続される。
【００２６】
ここで、回路基板１００と容量素子の外周を構成する遮断電極６０３との間には、寄生結合により容量が発生している。この寄生結合による容量の値は、回路基板１００と容量素子の一方の電極である櫛型電極１０１との間の電位差に比例している。
【００２７】
一方、図１０に示されるような従来から実用化されているＭＩＭキャパシタも、回路基板６００との間に寄生結合による容量を持っている。図１０から明らかなように、ＭＩＭキャパシタの上部電極６０１のほとんどの部分は、下部電極６０２により回路基板６００と遮られている。このため、ＭＩＭキャパシタと回路基板６００との間の静電容量の大部分は、下部電極６０２と回路基板６００との間の静電容量が占めており、その容量値は両者の電位差に比例している。
【００２８】
従って、図９のように遮断電極１０４を容量素子の一方の電極である櫛型電極１０１と電気的に接続して櫛型電極１０１と同電位にしておくことによって、容量素子と回路基板１００との間の寄生結合を考慮することなく、ＭＩＭキャパシタのような平面キャパシタと同様の性能を得ることができ、平面キャパシタを本実施形態のような配線キャパシタに置換することが可能となる。
【００２９】
（第３の実施形態）  
図１１に、本発明の第３の実施形態に係る容量素子を示す。本実施形態の容量素子においては、遮断電極１０４がビア１０９により回路基板１００上の接地部（接地導体パターン）に電気的に接続されている。従って、遮断電極１０４と回路基板１００は常に同電位となっているため、両者間に寄生結合は生じない。このように遮断電極１０４を接地して回路基板１００上の接地電位と同電位にすることにより、回路動作の誤差要因である、容量素子と基板１００間の寄生結合をなくすことができる。
【００３０】
（第４の実施形態）  
図１２に、本発明の第４の実施形態に係る容量素子を示す。容量素子を構成する一対の櫛型電極１０１，１０２間に電極間誘電体１１０が挿入されている。電極間誘電体１１０には、回路配線すなわち集積回路の容量素子以外の配線間に使用する誘電体より比誘電率が大きな材料が使用される。容量素子の単位面積当たりの容量は、比誘電率が高いほど大きいので、本実施形態によると必要な容量を得るための容量素子の回路面積を減少させることができる。
【００３１】
（応用例）  
次に、本発明の応用例として、上述した実施形態で説明した容量素子を含む電子回路装置の具体例を説明する。この容量素子はもちろん種々の電子回路で使用可能であるが、ここではパイプライン型Ａ／Ｄ変換器を例にとって説明する。
【００３２】
図１３は、パイプライン型Ａ／Ｄ変換器の構成を示す図である。アナログ入力信号１０は、サンプルホールド回路（Ｓ／Ｈ）１１によりサンプルホールド、すなわち所定のサンプリングクロックに従ってサンプルされ、かつ一定時間ホールドされる。サンプルホールド回路１１から出力されるアナログ信号は、複数の変換ステージ１２Ａ，１２Ｂ，…，１２Ｎの縦列接続に入力される。
【００３３】
各変換ステージ１２Ａ，１２Ｂ，…，１２Ｎは、それぞれに入力されるアナログ信号を後述するように比較的少ないビット数のディジタル信号に変換すると共に、変換したディジタル信号の変換誤差を示すアナログの残差信号を出力する。
【００３４】
変換ステージ１２Ａ，１２Ｂ，…，１２Ｎ−１から出力される残差信号は、それぞれ次段の変換ステージ１２Ｂ，…，１２Ｎへ入力される。終段の変換ステージ１２Ｎから出力される残差信号は、例えば２ビットのサブＡ／Ｄ変換器（サブＡＤＣ）１３によってディジタル信号に変換される。
【００３５】
変換ステージ１２Ａ，１２Ｂ，…，１２ＮとサブＡＤＣ１３から出力されるディジタル信号は、ディジタル合成回路１４によって合成され、全体として高分解能のディジタル出力信号１５が生成される。初段の変換ステージ１２Ａから出力されるディジタル信号がディジタル出力信号１５の最上位側、終段の変換ステージ１２Ｎから出力される残差信号をＡ／Ｄ変換するサブＡＤＣ１３から出力されるディジタル信号がディジタル出力信号１５の最下位側である。
【００３６】
サンプルホールド回路１１から出力される同じアナログ信号（サンプルホールド値）に対して、変換ステージ１２Ａ，１２Ｂ，…，１２ＮとサブＡＤＣ１３からそれぞれ出力されるディジタル信号は、各ディジタル信号を出力する変換ステージまでの各ステージの持つ遅延時間の合計分に相当する相対的な遅延時間を持つ。従って、ディジタル合成回路１４では、このような相対遅延時間を補償してから各ディジタル信号を合成する必要があることは言うまでもない。
【００３７】
図１４には、変換ステージ１２Ａ〜１２Ｎの一つの構成を示す。変換ステージには、サンプルホールド回路１１または前段の変換ステージから出力されるアナログ信号２１が入力される。入力されるアナログ信号２１は、まずサブＡＤＣ２２によって比較的ビット数の少ないディジタル信号２３に変換される。サブＡＤＣ２２から出力されるディジタル信号２３は、図１中のディジタル合成回路１５に入力されると共に、ＭＤＡＣ２４に入力される。
【００３８】
ＭＤＡＣ２４は、サブＤＡＣ２５と減算器２６及び残差増幅器２７を有する一種のＤＡＣである。サブＡＤＣ２２からのディジタル信号２３がサブＤＡＣ２５によりアナログ信号に変換され、このアナログ信号と非可変変換ステージに入力されるアナログ信号２１との差信号が減算器２６によって求められる。減算器２６から出力される差信号（これを残差信号という）は、残差増幅器２７によって増幅される。残差増幅器２７から出力される残差信号２８は、次段の非可変変換ステージへ出力される。
【００３９】
ここで、ＭＤＡＣ２４を構成するサブＤＡＣ２５、減算器２６及び残差増幅器２７は、例えばスイッチ群とキャパシタ群及びＯＴＡ(Operational Transconductance Amplifier)を含むスイッチトキャパシタによって実現される。このようなスイッチトキャパシタを形成するキャパシタ群や、サンプルホールド回路１１その他の回路ブロック内のキャパシタとして、上述した本発明の実施形態に基づく容量素子を用いることにより、パイプライン型Ａ／Ｄ変換器を回路面積の小さな集積回路によって実現することが可能となる。
【００４０】
本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【００４１】
例えば、容量素子を構成する一対の櫛型電極の形状は、構造上、最近接以外の電極との寄生結合を遮断しないものであればよい。遮断電極の形状は、複数の容量素子を最も近づけてレイアウトしたとき、遮断電極がない場合に比べて容量素子間の寄生結合による容量が減少するような形状であれば基本的になんでもよい。さらに、本発明の実施形態に基づく容量素子を集積回路内に存在する全ての容量素子に用いる必要は必ずしもなく、一部の容量素子にのみ用いてもよい。さらに、第１〜第４の実施形態で説明した容量素子を混在して使用してもよいことは言うまでもない。
【図面の簡単な説明】
【００４２】
【図１】本発明の第１の実施形態に係る容量素子の構成を示す斜視図
【図２】容量素子を構成する一対の櫛型電極の単位電極である第１及び第２櫛型配線の平面図
【図３】櫛型電極の第１及び第２櫛型配線が組み合わせた状態を示す平面図
【図４】容量素子から一対の櫛型電極及びビアを抜き出して示す斜視図
【図５】容量素子の一対の櫛型電極を組み合わせた部分の垂直方向の断面図
【図６】容量素子から遮断電極を抜き出して示す斜視図
【図７】遮断電極がない場合の隣接する二つの容量素子間の容量結合について説明する断面図
【図８】遮断電極がある場合の隣接する二つの容量素子間の容量結合について説明する断面図
【図９】本発明の第２の実施形態に係る容量素子の構成を示す斜視図
【図１０】第２の実施形態の効果を説明するために用いるＭＩＭキャパシタの斜視図
【図１１】本発明の第３の実施形態に係る容量素子の構成を示す斜視図
【図１２】本発明の第４の実施形態に係る容量素子の構成を示す斜視図
【図１３】容量素子を含む電子回路装置の一例であるパイプライン型Ａ／Ｄ変換器の構成を示すブロック図
【図１４】図１３における一つの変換ステージの構成を示すブロック図
【符号の説明】
【００４３】
１００…回路基板
１０１，１０２…櫛型電極
１０３…櫛型電極用ビア
１０４…遮断電極
１０５…帯状電極
１０６…面状電極
１０７…遮断電極用ビア
１０８…短絡配線
１０９…遮断電極接地用ビア
１１０…電極間誘電体
２１０，２２０…櫛型配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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