(57)【要約】【課題】スタンバイモード時に発生するスタビリティ特性に起因するＭＯＳトランジスタの特性劣化を抑制し、回路特性劣化を回避する。【解決手段】オペアンプ回路において、差動ＭＯＳトランジスタＭ３，Ｍ４のバックゲートＢとソースＳの間に接続された、接続用ＭＯＳトランジスタＭ１０，Ｍ１１と、電源電位ＶＤＤと前記バックゲートＢとの間に接続されたバイアス設定用ＭＯＳトランジスタＭ１２を備えるものである。Ｍ１０はゲートにスタンバイ信号ＳＴＢが印加されたＰチャネル型ＭＯＳトランジスタであり、Ｍ１１はゲートに反転スタンバイ信号ＳＴＢＢが印加されたＮチャネル型ＭＯＳトランジスタである。また、Ｍ１２はゲートに反転スタンバイ信号ＳＴＢＢが印加されたＰチャネル型ＭＯＳトランジスタである。【選択図】図１
2005354142.tif 000002
【特許請求の範囲】
【請求項１】
第１のＭＯＳトランジスタと、
通常動作時にはオンして前記第１のＭＯＳトランジスタに第１の電位からのバイアス電流を供給し、スタンバイモード時にはオフする第２のＭＯＳトランジスタと、
通常動作時には前記第１のＭＯＳトランジスタのバックゲートをそのソースに接続し、スタンバイモード時には前記バックゲートに前記第１のＭＯＳトランジスタのスタビリティ特性に応じて、そのトランジスタ特性の経時変化を抑制するような第２の電位を印加するスイッチング回路と、を備えることを特徴とする半導体集積回路。
【請求項２】
前記スイッチング回路は、前記バックゲートと前記ソースとの間に設けられた第１のスイッチング素子と、前記バックゲートと前記第１の電位との間に設けられた第２のスイッチング素子と、を備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１スイッチング素子及び第２のスイッチング素子はスタンバイ信号に応じてスイッチングすることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記第１及び第２の電位は、電源電位であることを特徴とする請求項１に記載の半導体集積回路。
【請求項５】
バックゲートが互いに接続された一対の差動ＭＯＳトランジスタと、
通常動作時にはオンして前記一対の差動ＭＯＳトランジスタに第１の電位からのバイアス電流を供給し、スタンバイモード時にはオフするバイアス設定用ＭＯＳトランジスタと、
通常動作時には前記一対の差動ＭＯＳトランジスタのバックゲートをそれぞれのソースに接続し、スタンバイモード時には前記バックゲートに前記一対の差動ＭＯＳトランジスタのスタビリティ特性に応じて、それらのトランジスタ特性の経時変化を抑制するような第２の電位を印加するスイッチング回路と、を備えることを特徴とするオペアンプ回路。
【請求項６】
前記スイッチング回路は、前記バックゲートと前記ソースとの間に設けられた第１のスイッチング素子と、前記バックゲートと前記第１の電位との間に設けられた第２のスイッチング素子と、を備えることを特徴とする請求項５に記載のオペアンプ回路。
【請求項７】
前記第１スイッチング素子及び第２のスイッチング素子はスタンバイ信号に応じてスイッチングすることを特徴とする請求項６に記載のオペアンプ回路。
【請求項８】
前記第１及び第２の電位は、電源電位であることを特徴とする請求項５に記載のオペアンプ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びオペアンプ回路に関し、特にスタンバイ状態に設定可能な半導体集積回路及びオペアンプ回路に関する。
【背景技術】
【０００２】
一般に、ＭＯＳトランジスタ特性の劣化要因の一つとしてスタビリティがある。これはＭＯＳトランジスタのゲート酸化膜に発生するゲート電界が強電界状態で長時間維持されたり、又はダイナミック的な動作でそのような強電界状態に置かれた場合、ゲート酸化膜の欠陥に電荷がトラップされてトランジスタ特性、（主に、しきい値電圧Ｖｔ）が経時変化する現象である。
【０００３】
このスタビリティ特性にはゲート電界の方向によって、ＮＢＴＩモードとＰＢＴＩモードの２種類がある。ＮＢＴＩモードでは、ゲート電界の方向はバックゲートからゲートへ向かい、ＰＢＴＩモードでは逆にゲート電界の方向はゲートからバックゲートへ向かう。
【０００４】
このようなＭＯＳトランジスタのスタビリティ特性と回路特性の劣化の関係について具体的な回路例を用いて説明する。図３は従来のオペアンプ回路の回路図である。このオペアンプ回路は、カレントミラーを構成する一対のＮチャネル型ＭＯＳトランジスタＭ１，Ｍ２、一対の差動入力信号ＶＩＮＮ、ＶＩＮＰがゲートに印加される一対のＰチャネル型差動ＭＯＳトランジスタＭ３，Ｍ４を備えている。一対のＰチャネル型差動ＭＯＳトランジスタＭ３，Ｍ４と電源電位ＶＤＤの間にはバイアス電位ＶＢがゲートに印加されたバイアス設定用のＰチャネル型ＭＯＳトランジスタＭ５が挿入されている。ここで、一対の差動ＭＯＳトランジスタＭ３，Ｍ４のバックゲートＢとソースＳとは短絡されることでバックゲートバイアス効果を防止して、オペアンプ回路の入力ダイナミックレンジが広く設定されている。
【０００５】
Ｍ６，Ｍ７は出力用ＭＯＳトランジスタであり、Ｍ６はＰチャネル型であり、Ｍ７はＮチャネル型である。出力用ＭＯＳトランジスタＭ７のゲートには差動ＭＯＳトランジスタＭ４とＭＯＳトランジスタＭ２の接続点の電位が供給されている。また、出力用ＭＯＳトランジスタＭ７のゲートにはスタンバイ信号ＳＴＢによって制御されたＮチャネル型のＭＯＳトランジスタＭ８が接続され、スタンバイ時においてスタンバイ信号ＳＴＢがハイになるとＭＯＳトランジスタＭ８がオンして出力用ＭＯＳトランジスタＭ７のゲートを強制的に接地電位ＶＳＳに設定し、出力用ＭＯＳトランジスタＭ７をオフさせるように構成されている。
【０００６】
また、出力用ＭＯＳトランジスタＭ６のゲートには前記バイアス電位ＶＢが印加されている。ここで前記バイアス電位ＶＢを供給するラインには反転スタンバイ信号ＳＴＢＢ（スタンバイ信号ＳＴＢの反転信号）によって制御されたＰチャネル型のＭＯＳトランジスタが接続されており、スタンバイモード時において反転スタンバイ信号ＳＴＢＢがロウになるとＭＯＳトランジスタＭ９がオンして、出力用ＭＯＳトランジスタＭ６のゲートを強制的に電源電位ＶＤＤに設定し、出力用ＭＯＳトランジスタＭ６をオフさせるように構成されている。即ち、前記バイアス電位ＶＢは、通常動作時には電源電位ＶＤＤと接地電位ＶＳＳの中間電位に設定され、スタンバイ時にはＭＯＳトランジスタＭ９がオンすることで電源電位ＶＤＤに強制的に設定される。
【０００７】
したがって、このオペアンプ回路によれば、スタンバイモード時にはバイアス設定用ＭＯＳトランジスタＭ５、出力用ＭＯＳトランジスタＭ６，Ｍ７がオフになることで回路の消費電力が低減される。
【０００８】
このスタンバイモード時において、バイアス設定用ＭＯＳトランジスタＭ５、出力用ＭＯＳトランジスタＭ６，Ｍ７については、ゲート電界は弱電界となり、スタビリティ特性上の問題はない。しかしながら、一対の差動ＭＯＳトランジスタＭ３，Ｍ４については、バイアス設定用ＭＯＳトランジスタＭ５がオフしているために、それらのバックゲートＢが浮遊状態となりそのバックゲート電位ＶＢも不確定となることから、差動入力信号ＶＩＮＮ、ＶＩＮＰによっては、ゲート電界が強電界となり、前述したスタビリティ特性のＮＢＴＩモードとＰＢＴＩモードの２つのモードが現れることになる。
【特許文献１】特開平１０−０７５１３３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように、図３のオペアンプ回路においてはスタンバイモード時に、一対の差動ＭＯＳトランジスタＭ３，Ｍ４のバックゲートＢが浮遊状態になることで、スタビリティ特性のＮＢＴＩモードとＰＢＴＩモードの２つのモードが現れ、トランジスタ特性の劣化、特に、しきい値電位の大きな経時変化が発生し、通常動作時に差動ＭＯＳトランジスタ間にオフセット電圧が生じることがあった。
【課題を解決するための手段】
【００１０】
スタビリティ特性のＮＢＴＩモードとＰＢＴＩモードのどちらのモードがより多くトランジスタ特性を劣化させるかについては製造プロセスに強く依存する。ある製造プロセスで試作されたＬＳＩにおいて、Ｐチャネル型ＭＯＳトランジスタが、ＮＢＴＩモードよりもＰＢＴＩモードにおいて、しきい値電圧Ｖｔの経時変化がより大きく生じることが実験上で判明した。
【００１１】
上述したオペアンプ回路においては、図４に示すように、スタンバイモード時に例えば差動ＭＯＳトランジスタＭ３の差動入力信号ＶＩＮＮが電源電位ＶＤＤに設定されると、バックゲート電位ＶＢはＶＳＳ＜ＶＢ＜ＶＤＤの範囲で不確定となると考えられるため、ＶＩＮＮ＞ＶＢとなり、ＰＢＴＩモードとなり、しきい値電圧Ｖｔの経時変化が生じることになる。
【００１２】
そこで、本発明によれば、通常動作時にはＭＯＳトランジスタのバックゲートをそのソースに接続し、スタンバイモード時にはバックゲートに、ＭＯＳトランジスタのスタビリティ特性に応じて、ＭＯＳトランジスタの特性の経時変化を抑制するような所定の電位を印加するスイッチング回路を設けたものである。所定の電位はＰチャネル型ＭＯＳトランジスタの場合には、ＮＢＴＩモードに設定するために電源電位ＶＤＤを印加することが好ましい。
【発明の効果】
【００１３】
本発明の半導体集積回路及びオペアンプ回路によれば、スタンバイモード時に発生するスタビリティ特性に起因するＭＯＳトランジスタの特性劣化が抑制され、回路特性劣化を回避することが可能となる。
【発明を実施するための最良の形態】
【００１４】
次に本発明の実施形態に係るオペアンプ回路ついて、図面を参照しながら説明する。このオペアンプ回路は図１に示すように、図３のオペアンプ回路に対して、さらに差動ＭＯＳトランジスタＭ３，Ｍ４のバックゲートＢとソースＳの間に接続された、接続用ＭＯＳトランジスタＭ１０，Ｍ１１と、電源電位ＶＤＤと前記バックゲートＢとの間に接続されたバイアス設定用ＭＯＳトランジスタＭ１２を備えるものである。
【００１５】
ここで、Ｍ１０はゲートにスタンバイ信号ＳＴＢが印加されたＰチャネル型ＭＯＳトランジスタであり、Ｍ１１はゲートに反転スタンバイ信号ＳＴＢＢが印加されたＮチャネル型ＭＯＳトランジスタである。また、Ｍ１２はゲートに反転スタンバイ信号ＳＴＢＢが印加されたＰチャネル型ＭＯＳトランジスタである。
【００１６】
通常動作時にはスタンバイ信号ＳＴＢはロウレベル、反転スタンバイ信号ＳＴＢＢはハイレベルになるので、ＭＯＳトランジスタＭ１０，Ｍ１１がオンして、バックゲートＢとソースＳとが接続される。一方、ＭＯＳトランジスタＭ１２はオフする。また、バイアス設定用のＰチャネル型ＭＯＳトランジスタＭ５のゲートへ供給されるバイアス電位ＶＢは、電源電位ＶＤＤと接地電位ＶＳＳの中間電位に設定されるので、Ｐチャネル型ＭＯＳトランジスタＭ５はオンして、一対のＰチャネル型差動ＭＯＳトランジスタＭ３，Ｍ４のソースに、電源電位ＶＤＤからの定バイアス電流を供給する。したがって、通常動作時にはこのオペアンプ回路は、一対のＰチャネル型差動ＭＯＳトランジスタＭ３，Ｍ４のゲートに印加される一対の差動入力信号ＶＩＮＮ、ＶＩＮＰを差動増幅するという通常の動作を行う。
【００１７】
一方、スタンバイモード時にはスタンバイ信号ＳＴＢはハイレベル、反転スタンバイ信号ＳＴＢＢはロウレベルになるので、ＭＯＳトランジスタＭ１０，Ｍ１１がオフして、一対のＰチャネル型差動ＭＯＳトランジスタＭ３，Ｍ４のバックゲートＢとソースＳとは切り離される。一方、ＭＯＳトランジスタＭ１２はオンして前記バックゲートＢに電源電圧ＶＤＤを印加する。また、バイアス設定用のＰチャネル型ＭＯＳトランジスタＭ５のゲートへ供給されるバイアス電位ＶＢは、電源電位ＶＤＤに設定されるので、Ｐチャネル型ＭＯＳトランジスタＭ５はオフする。Ｐチャネル型ＭＯＳトランジスタＭ５がオフすると一対のＰチャネル型差動ＭＯＳトランジスタＭ３，Ｍ４への定バイアス電流の供給は停止するので、回路の消費電力が低減される。
【００１８】
上述の通常動作時及びスタンバイモード時における差動ＭＯＳトランジスタＭ３のバイアス状態について図２を参照して説明する。以下の説明はもう１つの差動ＭＯＳトランジスタＭ４についても同様である。
【００１９】
通常動作モード時には図２（ａ）に示すように、Ｐチャネル型差動ＭＯＳトランジスタＭ３のバックゲートＢとソースＳとは短絡されており、バックゲート電位ＶＢとソース電位ＶＳとは等しく設定される。一方、スタンバイモード時には図２（ｂ）に示すように、ソースＳは浮遊状態となるが、バックゲート電位ＶＢは電源電圧ＶＤＤに設定される。
【００２０】
したがって、Ｐチャネル型差動ＭＯＳトランジスタＭ３のゲートに印加される差動入力信号ＶＩＮＮがＶＳＳ〜ＶＤＤの範囲であれば、ＶＩＮＮ≦ＶＢ（ＶＤＤ）という関係が成り立つ。即ち、Ｐチャネル型差動ＭＯＳトランジスタＭ３のスタビリティ特性は、ＮＢＴＩモードによって規定されるので、しきい値電圧Ｖｔの経時変化が抑制され、回路特性の劣化を抑止することができる。なお、ＶＩＮＮ＝ＶＢ＝ＶＤＤの場合には、厳密にはＮＢＴＩモードではないが、ゲート電界は弱電界であり、しきい値電圧Ｖｔの経時変化は起こらない状態である。
【００２１】
上述の実施形態においてはスタンバイ機能を有するオペアンプ回路について説明したが、本発明はこれに限らず、スタンバイ機能を有し、スタンバイモード時にソースが浮遊状態となるＭＯＳトランジスタを有する半導体集積回路に広く適用することができるものであり、スタビリティ特性に基づくＭＯＳトランジスタの特性劣化の抑止という同様の効果を奏するものである。
【００２２】
また、上記実施形態はＰチャネル型ＭＯＳトランジスタについては、ＮＢＴＩモードよりもＰＢＴＩモードにおいて、しきい値電圧Ｖｔの経時変化がより大きく生じるという実験結果に基づくものである。Ｎチャネル型ＭＯＳトランジスタについては、実験結果はないが、本願発明者によればＰチャネル型ＭＯＳトランジスタとは逆に、ＰＢＴＩモードよりもＮＢＴＩモードにおいて、しきい値電圧Ｖｔの経時変化がより大きく生じることが予想されている。
【００２３】
したがって、そのような場合には、スタンバイモード時において、Ｎチャネル型ＭＯＳトランジスタのバックゲートを接地電位ＶＳＳに設定すればよい。具体的は、図１のオペアンプ回路がＮチャネル型のオペアンプ回路である場合には、一対のＮチャネル型差動ＭＯＳトランジスタを備えることになるが、スタンバイモード時において、ＰＢＴＩモードに置くためにＮチャネル型差動ＭＯＳトランジスタのバックゲートを接地電位ＶＳＳに設定すればよい。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施形態に係るオペアンプ回路の回路図である。
【図２】図１の差動ＭＯＳトランジスタＭ３のバイアス状態を示す図である。
【図３】本発明の実施形態に係るオペアンプ回路の回路図である。
【図４】図３の差動ＭＯＳトランジスタＭ３のバイアス状態を示す図である。
【符号の説明】
【００２５】
Ｍ１，Ｍ２      Ｎチャネル型ＭＯＳトランジスタ
Ｍ３，Ｍ４      Ｐチャネル型差動ＭＯＳトランジスタ
Ｍ５            バイアス設定用のＰチャネル型ＭＯＳトランジスタ
Ｍ６，Ｍ７      出力用ＭＯＳトランジスタ
Ｍ１０，Ｍ１１  接続用ＭＯＳトランジスタ
Ｍ１２          バイアス設定用ＭＯＳトランジスタ
【図１】
2005354142.tif 000003
【図２】
2005354142.tif 000004
【図３】
2005354142.tif 000005
【図４】
2005354142.tif 000006