(57)【要約】  【課題】  主−副ビット線構造を有する不揮発性半導体記憶装置に、ＦＮトンネル現象のようにドレイン電流をほとんど流さない書き込みメカニズムを適用できるようにする。  【解決手段】  不揮発性半導体記憶装置は、マトリックス状に配置され、それぞれが複数のメモリセルを含む複数のセルブロックＢｌｏｃｋ−０，１を有している。主ビット線ＭＢＬ−０，１は、複数のセルブロックＢｌｏｃｋ−０，１にまたがって配置され、各主ビット線ＭＢＬ−０，１からそれぞれ分岐された複数の副ビット線ＳＢＬ−０−０，１，２，３等は各セルブロックごとに設けられている。ブロックトランジスタＢＴ０１０，ＢＴ００１は、主ビット線ＭＢＬ−０と各副ビット線ＳＢＬ−０−０，１との間にそれぞれ設けられており、さらに、各副ビット線ＳＢＬ−０−０，１には、各副ビット線に所定のインヒビット電位を選択的に印加するインヒビットトランジスタＩＴ０１０，ＩＴ００１が接続されている。【選択図】      図１
2005158167.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルを含む複数のセルブロックがマトリックス状に配置されてなる不揮発性半導体記憶装置であって、
前記複数のセルブロックにまたがって配置された主ビット線と、
前記各セルブロックごとに設けられ、前記主ビット線から分岐された複数の副ビット線と、
前記主ビット線と前記各副ビット線との間にそれぞれ設けられ、前記主ビット線と前記各副ビット線とを選択的に導通する第１のトランジスタと、
前記各副ビット線と接続され、前記副ビット線に所定の電位を選択的に印加する第２のトランジスタとを備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記各副ビット線は、ドレインを互いに共有する前記第１のトランジスタを介して前記主ビット線と接続されていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記各メモリセルは、直列に接続されたメモリトランジスタと選択トランジスタとを有していることを特徴とする請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
請求項１に記載の不揮発性半導体記憶装置の駆動方法であって、
前記複数の副ビット線のうち、一の副ビット線と接続されたメモリセルにデータの書き込みを行なう際に、他の副ビット線と接続されている前記第１のトランジスタをオフ状態とすることにより、前記他の副ビット線と前記主ビット線とを電気的に絶縁状態とし、且つ、前記他の副ビット線と接続されている前記第２のトランジスタをオン状態とすることにより、前記他の副ビット線と接続されているメモリセルに前記所定の電圧を印加することを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置、特にロジック回路と混載されるフラッシュメモリ等からなる不揮発性半導体記憶装置及びその駆動方法に関する。
【背景技術】
【０００２】
近年、１つのチップにロジック回路とフラッシュメモリ回路とを集積化する、いわゆるロジック混載型フラッシュメモリ装置の需要が拡大している。ところで、ロジック混載型フラッシュメモリ装置は、ロジック回路を高速に動作させるために、汎用型フラッシュメモリ装置よりも速いリードアクセスが必要である。例えば、汎用型フラッシュッメモリ装置に求められるリードアクセス時間が約５０ｎｓであるのに対し、ロジック混載型フラッシュメモリ装置に求められるリードアクセス時間は約２０ｎｓ〜３０ｎｓである。また、プロセスの微細化に伴い、さらに短いリードアクセス時間（１０ｎｓ〜２０ｎｓ）が要望されている。このため、それに適したメモリセルの配置方法とメモリセルのアクセス方式との選択が重要になる。
【０００３】
以下、従来のロジック混載型フラッシュメモリ装置におけるメモリセルの配置方法並びにメモリセルの構造及び駆動方法について図面を参照しながら説明する（例えば、特許文献１を参照。）。
【０００４】
まず、従来のメモリセルの配置方法を図９により説明する。図９に示す従来例は、主ビット線に副ビット線を設ける主−副ビット線構造を採り、ビット線容量を低減することにより、高速なリードアクセスを実現している。
【０００５】
図９に示すように、各セルブロックＢｌｏｃｋ−０，１は、４行４列で計１６個のメモリトランジスタをそれぞれ含んでいる。
【０００６】
行方向に延伸して配置されたビット線は、主ビット線ＭＢＬ−０，１と副ビット線ＳＢＬ−０−０〜ＳＢＬ−１−３とから構成されており、主ビット線ＭＢＬ−０，１は複数のセルブロックにまたがって配置されており、一方、副ビット線ＳＢＬは各セルブロック内に分割して配置されている。
【０００７】
主ビット線ＭＢＬは、各セルブロックにおいて、ブロックトランジスタＢＴ０００〜ＢＴ１１１のドレインと接続されており、副ビット線ＳＢＬは、ブロックトランジスタＢＴ０００〜ＢＴ１１１のソースと接続されている。各ブロックトランジスタＢＴ０００〜ＢＴ１１１のゲートは、ブロックワード線ＢＴ−００〜ＢＴ−１１と接続されている。
【０００８】
各メモリトランジスタＭＴ００〜ＭＴ７３のゲートは、メモリワード線ＣＧ−０〜ＣＧ−７と接続され、各ドレインは副ビット線ＳＢＬ−０−０〜ＳＢＬ−１−３と接続され、各ソースは各セルブロックごとに共通に配置されたソース線Ｓ−０，Ｓ−１と接続されている。
【０００９】
このようなセルアレイ構造により、例えば、主ビット線ＭＢＬ−０は、各セルブロックにおいて２本の副ビット線ＳＢＬ−０−０，ＳＢＬ−０−１に分割される。このため、主ビット線の配線ピッチ、例えば、ＭＢＬ−０とＭＢＬ−１とは、副ビット線ＳＢＬ−０−０とＳＢＬ−０−１との配線ピッチの２倍の間隔を確保できる。このため、主ビット線のみの単層のビット線で構成される場合と比較すると、配線間容量を１／２〜１／３程度に低減できる。また、後で詳述するように、読み出し時に主ビット線ＭＢＬに接続されるメモリトランジスタＭＴ００等の数は、１本の副ビット線ＳＢＬに接続されたメモリトランジスタの数と同一になるため、主ビット線ＭＢＬが駆動するメモリトランジスタにおけるドレインの拡散層容量は、セルブロックの個数分の１にまで低減できる。
【００１０】
以上のように、主−副ビット線構造を有する従来のメモリセルの配置方法は、主ビット線ＭＢＬに関する容量、すなわち、主ビット線同士の間の配線容量と、主ビット線に電気的に接続されるメモリトランジスタのドレインの拡散層容量とを低減できるため、リードアクセスの高速化が可能である。
【００１１】
以下、従来のロジック混載型フラッシュメモリ装置のメモリトランジスタの構成と動作方法とについて図面を参照しながら説明する。
【００１２】
まず、図１０にメモリトランジスタＭＴ００の断面構成を示す。図１０に示すように、メモリトランジスタＭＴ００は、Ｐ型の半導体基板１０１に形成されたＰ型ウェル１０２に形成されている。すなわち、Ｐ型ウェル１０２の上に、ゲート電極構造体１０９が形成され、Ｐ型ウェル１０２におけるゲート電極構造体１０９の一の側方にソース拡散層１０３が形成され、他の側方にドレイン拡散層１０４が形成されている。ゲート電極構造体１０９は、基板側から順次形成されたトンネル酸化膜１０５、浮遊ゲート電極１０６、電極間絶縁膜１０７及び制御ゲート電極１０８からなる。
【００１３】
次に、例えばメモリトランジスタＭＴ００に対するデータの消去方法を図１１に示す。図１１に示すように、制御ゲート電極１０８に−９Ｖの電圧を印加し、ソース拡散層１０３に５Ｖの電圧を印加し、ドレイン拡散層１０４を開放状態（ｏｐｅｎ）とし、Ｐ型ウェル１０２及び半導体基板１０１に０Ｖの電圧を印加する。この電圧設定により、トンネル酸化膜１０５にＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル現象が生じ、浮遊ゲート電極１０６に蓄積されていた電子がトンネル酸化膜１０５を介してソース拡散層１０３に引き抜かれて、メモリトランジスタＭＴ００のしきい値電圧の値が約１Ｖに低下する。このしきい値電圧の値が低い状態が消去状態である。
【００１４】
図１２は図９に示すメモリトランジスタＭＴ００等に対して行なう消去動作を示している。図１２においては、４つのメモリトランジスタＭＴ００，ＭＴ０１，ＭＴ０２，ＭＴ０３を選択して消去を行なう例を示している。図１２に示すように、選択されたメモリトランジスタＭＴ００〜ＭＴ０３のゲートと接続されるメモリワード線ＣＧ−０には−９Ｖの電圧が印加され、ソース線Ｓ−０には５Ｖの電圧が印加される。この電圧設定により、図１１で説明したように、メモリトランジスタＭＴ００〜ＭＴ０３は消去状態となる。
【００１５】
ここで、非選択であるメモリトランジスタのゲートと接続されるメモリワード線ＣＧ−１〜ＣＧ−３には０Ｖが印加されるため、ソース線Ｓ−０に５Ｖの電圧を印加してもＦＮトンネル現象が抑制されるので、電子の浮遊ゲート電極からの引き抜きが生じず、従って消去が行なわれない。また、非選択であるセルブロックＢｌｏｃｋ−１のメモリトランジスタの各端子は、０Ｖ又は開放状態であるため、消去されることはない。
【００１６】
次に、例えばメモリトランジスタＭＴ００に対するデータの書き込み方法を図１３に示す。図１３に示すように、制御ゲート電極１０８に１０Ｖの電圧を印加し、ソース拡散層１０３に０Ｖの電圧を印加し、ドレイン拡散層１０４に５Ｖの電圧を印加し、Ｐ型ウェル１０２及び半導体基板１０１に０Ｖの電圧を印加する。この電圧設定により、Ｐ型ウェル１０２におけるトンネル酸化膜１０５の下側のチャネル領域に、チャネルホットエレクトロン現象が生じ、電子がドレイン１０４の近傍からトンネル酸化膜１０５を介して浮遊ゲート電極１０６に注入される。これにより、メモリトランジスタＭＴ００のしきい値電圧の値が約４Ｖにまで上昇する。このしきい値電圧の値が高い状態が書き込み状態である。ここで、書き込み時にドレイン１０４からソース拡散層１０３に流れる電流の値は約５００μＡである。
【００１７】
図１４は図９に示すメモリトランジスタＭＴ００に対して行なう書き込み動作を示している。図１４に示すように、選択されたメモリトランジスタＭＴ００のゲートと接続されたメモリワード線ＣＧ−０には１０Ｖの電圧が印加され、メモリトランジスタＭＴ００のドレインと接続される副ビット線ＳＢＬ−０−０には、ブロックトランジスタＢＴ０１０を介して主ビット線ＭＢＬ−０から５Ｖの電圧が印加される。この電圧設定により、図１２で説明したように、メモリトランジスタＭＴ００にデータが書き込まれる。
【００１８】
非選択であるメモリトランジスタＭＴ０１，ＭＴ０２，ＭＴ０３にも、各制御ゲートに対してメモリワード線ＣＧ−０からそれぞれ１０Ｖの電圧が印加されるが、各メモリトランジスタＭＴ０１，ＭＴ０２，ＭＴ０３のドレインと接続される各副ビット線ＳＢＬ−０−１，ＳＢＬ−０−２，ＳＢＬ−０−３は０Ｖ又は開放状態となっているため、チャネルホットエレクトロン現象が抑制されるので、書き込み動作は起きない。また、他の非選択のメモリトランジスタのゲートと接続されるメモリワード線ＣＧ−１〜ＣＧ−７には０Ｖの電圧が印加されているため、たとえ非選択のメモリトランジスタの各ドレインに５Ｖの電圧が印加されたとしても、チャネルホットエレクトロン現象が抑制されるので、書き込み動作は起きない。
【００１９】
次に、例えばメモリトランジスタＭＴ００からのデータの読み出し方法を図１５に示す。図１５に示すように、制御ゲート電極１０８に３．３Ｖの電圧を印加し、ソース拡散層１０３に０Ｖの電圧を印加し、ドレイン拡散層１０４に１．５Ｖの電圧を印加し、Ｐ型ウェル１０２及び半導体基板１０１に０Ｖの電圧を印加する。この電圧設定により、もし、メモリトランジスタＭＴ００が消去状態、すなわちしきい値電圧の値が約１Ｖの低い状態であるならば、Ｐ型ウェル１０２におけるトンネル酸化膜１０５の下側の領域に生成されるチャネルがオン状態となるため、ソース拡散層１０３からドレイン拡散層１０４に電子が流れる。逆に、メモリトランジスタＭＴ００が書き込み状態、すなわちしきい値電圧の値が約４Ｖの高い状態であるならば、チャネルがオフ状態となるため、ソース拡散層１０３からドレイン拡散層１０４に電子が流れない。これにより、メモリトランジスタＭＴ００により保持された情報の判定が可能となる。
【００２０】
図１６は図９に示すメモリトランジスタＭＴ００に対して行なう読み出し動作を示している。図１６に示すように、選択されたメモリトランジスタＭＴ００のゲートと接続されたメモリワード線ＣＧ−０には３．３Ｖの電圧が印加され、そのドレインと接続される副ビット線ＳＢＬ−０−０には、ブロックトランジスタＢＴ０１０を介して主ビット線ＭＢＬ−０から１．５Ｖの電圧が印加される。この電圧設定により、図１５で説明したようにメモリトランジスタに保持される情報を判定できる。
【００２１】
ここで、選択された副ビット線ＳＢＬ−０−０と接続された非選択のメモリトランジスタＭＴ１０，ＭＴ２０，ＭＴ３０の各制御ゲートに接続されるメモリワード線ＣＧ−１，ＣＧ−２，Ｇ−３には０Ｖの電圧が印加されているため、これらのメモリトランジスタＭＴ１０〜ＭＴ３０が消去状態（しきい値電圧の値が約１Ｖ）であっても、また、書き込み状態（しきい値電圧の値が約４Ｖ）であっても、チャネルがオフ状態となるので電流が流れない。従って、１つのメモリトランジスタＭＴ００の保持情報を確実に読み出すことができる。
【００２２】
また、ブロックトランジスタＢＴ０１０のゲートと接続されるブロックワード線ＢＴ−０１に３．３Ｖの電圧が印加されることにより、主ビット線ＭＢＬ−０は、副ビット線ＳＢＬ−０−０と電気的に接続される。一方、非選択であるブロックトランジスタＢＴ０００，ＢＴ１１０，ＢＴ１００の各ゲートに０Ｖの電圧が印加されることにより、主ビット線ＭＢＬ−０は、副ビット線ＳＢＬ−０−１，ＳＢＬ−１−０，ＳＢＬ−１−１に対して電気的に絶縁される。
【００２３】
このように、選択された主ビット線ＭＢＬ−０は、選択された副ビット線ＳＢＬ−０−０と接続されている４つのメモリトランジスタＭＴ００，ＭＴ１０，ＭＴ２０，ＭＴ３０とのみ電気的に接続される。従って、主ビット線のみの単層のビット線で構成される場合には、８つのメモリトランジスタＭＴ００〜ＭＴ７０と接続されるため、主−副ビット線構造を用いることにより、８つのうちの半分の個数になっていることが分かる。
【特許文献１】特開平１０−１４４８０７号公報
【特許文献２】特開平１１−１７７０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
前記従来のロジック混載型フラッシュメモリ装置におけるメモリセルの配置方法及び駆動方法は、書き込み動作時において、選択されたメモリワード線と接続され且つ非選択のブロックトランジスタと接続された副ビット線が開放状態となる。この場合、チャネルホットエレクトロン現象のようにドレインに、約５００μＡと比較的に大きい書き込み電流を流すことが必要な書き込みメカニズムを利用するメモリセルの場合は、誤書き込み現象が生じない。
【００２５】
しかしながら、ＦＮトンネル現象のように、書き込み電流の値が１０ｐＡ〜１００ｎＡ程度と、ほとんどドレイン電流を流さない書き込みメカニズムを利用するメモリセルの場合は、チャネルホットエレクトロン現象の１０００分の１以下で書き込めるため、選択されたメモリワード線と接続され且つ非選択のブロックトランジスタと接続された副ビット線が開放状態である場合は誤書き込みが生じてしまい、従って、誤書き込み現象を防止できないという問題がある。
【００２６】
本発明は、前記従来の問題に鑑み、主−副ビット線構造を有する不揮発性半導体記憶装置に、ＦＮトンネル現象のようにドレイン電流をほとんど流さない書き込みメカニズムを適用できるようにすることを目的とする。
【課題を解決するための手段】
【００２７】
前記の目的を達成するため、本発明は、不揮発性半導体記憶装置の各セルブロックにおける主ビット線から分岐して設けられる副ビット線のそれぞれに、各副ビット線を選択するブロックトランジスタ（第１のトランジスタ）に加え、副ビット線に所望の電圧を印加できるインヒビットトランジスタ（第２のトランジスタ）を設ける構成とする。
【００２８】
具体的に、本発明に係る不揮発性半導体記憶装置は、それぞれが複数のメモリセルを含む複数のセルブロックがマトリックス状に配置されてなる不揮発性半導体記憶装置を対象とし、複数のセルブロックにまたがって配置された主ビット線と、各セルブロックごとに設けられ、主ビット線から分岐された複数の副ビット線と、主ビット線と各副ビット線との間にそれぞれ設けられ、主ビット線と各副ビット線とを選択的に導通する第１のトランジスタと、各副ビット線と接続され、副ビット線に所定の電位を選択的に印加する第２のトランジスタとを備えていることを特徴とする。
【００２９】
本発明の不揮発性半導体記憶装置によると、各セルブロックごとに設けられた副ビット線に所定の電位を選択的に印加する第２のトランジスタを備えているため、書き込み動作時に、選択されたメモリワード線と接続され且つ非選択の第１のトランジスタと接続された副ビット線に対して、開放状態にすることなく所定のインヒビット電圧を印加することが可能となる。これにより、ドレイン電流をほとんど流さない、例えばＦＮトンネル電流を用いて書き込み動作を行なうメモリセルであっても誤書き込みの発生を防止することができる。
【００３０】
本発明の不揮発性半導体記憶装置において、各副ビット線は、ドレインを互いに共有する第１のトランジスタを介して主ビット線と接続されていることが好ましい。
【００３１】
本発明の不揮発性半導体記憶装置において、各メモリセルは、直列に接続されたメモリトランジスタと選択トランジスタとを有していることが好ましい。
【００３２】
本発明に係る不揮発性半導体記憶装置の駆動方法は、本発明の不揮発性半導体記憶装置を対象とし、複数の副ビット線のうち一の副ビット線と接続されたメモリセルにデータの書き込みを行なう際に、他の副ビット線と接続されている第１のトランジスタをオフ状態とすることにより、他の副ビット線と主ビット線とを電気的に絶縁状態とし、且つ、他の副ビット線と接続されている第２のトランジスタをオン状態とすることにより、他の副ビット線と接続されているメモリセルに所定の電圧を印加することを特徴とする。
【００３３】
本発明の不揮発性半導体記憶装置の駆動方法によると、複数の副ビット線のうち一の副ビット線と接続されたメモリセルにデータの書き込みを行なう際に、他の副ビット線と接続されている第１のトランジスタをオフ状態とすることにより、他の副ビット線と主ビット線とを電気的に絶縁状態とし、且つ他の副ビット線と接続されている第２のトランジスタをオン状態とすることにより、他の副ビット線と接続されているメモリセルに所定の電圧を印加する。これにより、書き込み動作時に、選択されたメモリワード線と接続され且つ非選択の第１のトランジスタと接続された他の副ビット線に対して、開放状態とすることなく所定のインヒビット電圧を印加することが可能となる。
【発明の効果】
【００３４】
本発明によると、ドレイン電流をほとんど流さない、例えばＦＮトンネル電流を用いて書き込み動作を行なうメモリセルに対して誤書き込みが発生しない主−副ビット線構造を可能とする不揮発性半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００３５】
本発明の一実施形態について図面を参照しながら説明する。
【００３６】
図１は本発明の一実施形態に係る不揮発性半導体記憶装置におけるセルブロックの回路構成を示している。
【００３７】
図１は複数配置されたセルブロックのうちの２つのセルブロックＢｌｏｃｋ−０，１を示しており、主−副ビット線構造を採用してビット線容量を低減することにより、リードアクセス（読み出し動作）の高速化を図っている。メモリセルは、リードアクセス時間をより速くするために、メモリトランジスタＭＴ００とセレクトトランジスタＳＴ００との２トランジスタ構成を有し、消費電力を抑えるためにＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネル電流を用いた書き込み方式を採用している。
【００３８】
図１に示すように、各セルブロックＢｌｏｃｋ−０，１はそれぞれ、主ビット線ＭＢＬ−０，１が延びる方向である行方向に２つ及びメモリワード線ＣＧ−０等が延びる方向すなわち主ビット線ＭＢＬ−０，１と交差する方向である列方向に４つの、計８つのメモリセルＭＣを含んでいる。
【００３９】
各主ビット線ＭＢＬ−０，１は、複数のセルブロックＢｌｏｃｋ−０，１等にまたがって配置される。これに対し、主ビット線ＭＢＬ−０，１と分岐し且つそれぞれ行方向に延びる副ビット線ＳＢＬ−０−０〜ＳＢＬ−１−３は、各セルブロックＢｌｏｃｋ−０，１の内部に配置される。
【００４０】
セルブロックＢｌｏｃｋ−０においては、主ビット線ＭＢＬ−０と副ビット線ＳＢＬ−０−０，１とがブロックトランジスタＢＴ０１０，ＢＴ０００とを介して接続されている。同様に、セルブロックＢｌｏｃｋ−０においては、主ビット線ＭＢＬ−１と副ビット線ＳＢＬ−０−２，３とがブロックトランジスタＢＴ０１１，ＢＴ００１とを介して接続されている。
【００４１】
また、セルブロックＢｌｏｃｋ−１においては、主ビット線ＭＢＬ−０と副ビット線ＳＢＬ−１−０，１とがブロックトランジスタＢＴ１１０，ＢＴ１００とを介して接続されている。同様に、セルブロックＢｌｏｃｋ−１においては、主ビット線ＭＢＬ−１と副ビット線ＳＢＬ−１−２，３とがブロックトランジスタＢＴ１１１，ＢＴ１０１とを介して接続されている。
【００４２】
各ブロックトランジスタＢＴ０００〜ＢＴ１１１の接続構成は、ブロックトランジスタＢＴ０１０，ＢＴ０００を例に採ると、互いのドレインが共有され、共有されたドレインは主ビット線ＭＢＬ−０と接続され、各ソースは副ビット線ＳＢＬ−１−０，１とそれぞれ接続され、各ゲートはブロックワード線ＢＴ−０１，ＢＴ−００とそれぞれ接続されている。
【００４３】
本実施形態の特徴として、各副ビット線ＳＢＬ−０−０〜ＳＢＬ−１−３には、所定の電圧を選択的に印加可能なインヒビットトランジスタＩＴ０００〜ＩＴ１１１が接続されている。
【００４４】
インヒビットトランジスタＩＴ０１０を例に採ると、そのソースは副ビット線ＳＢＬ−０−０と接続され、そのゲートはインヒビットワード線ＩＴ−０１と接続され、そのドレインはインヒビット線ＩＨ−０１と接続されている。
【００４５】
各メモリトランジスタＭＴ００〜ＭＴ３３の制御ゲートはメモリワード線ＣＧ−０〜ＣＧ−３とそれぞれ接続され、各セレクトトランジスタＳＴ００〜ＳＴ３３の選択ゲートはセレクトワード線ＳＧ−０〜ＳＧ−３とそれぞれ接続されている。各メモリトランジスタＭＴ００〜ＭＴ３３のドレインは副ビット線ＳＢＬ−０−０〜ＳＢＬ−１−３と接続され、セレクトトランジスタＳＴ００〜ＳＴ３３のソースは各セルブロックごとに共通に配置されたソース線Ｓ−０，Ｓ−１とそれぞれ接続されている。ここで、メモリトランジスタＭＴ００〜ＭＴ３３とセレクトトランジスタＳＴ００〜ＳＴ３３とは、例えばメモリトランジスタＭＴ００とセレクトトランジスタＳＴ００等のように、それぞれが対をなし且つ直列に接続されてメモリセルＭＣ００等を構成している。
【００４６】
このようなメモリアレイ構造により、例えば、主ビット線ＭＢＬ−０は、各セルブロックＢｌｏｃｋ−０，１ごとに、２本ずつの副ビット線ＳＢＬ−０−０，１及び副ビット線ＳＢＬ−１−０，１に分割される。従って、主ビット線ＭＢＬ−０，１の配線ピッチは、副ビット線ＳＢＬ−０−０等の配線ピッチの２倍の値を確保できる。このため、主−副ビット線構造を採らない、単層のビット線構造を採る場合と比較すると、配線間容量を１／２〜１／３程度にまで低減できる。
【００４７】
また、後で詳述するように、読み出し時に主ビット線ＭＢＬ−０等に電気的に接続されるメモリセルの数は、１本の副ビット線ＳＢＬ−０−０等に接続されるメモリセルの数に等しくなるため、主ビット線ＭＢＬ−０等が駆動するメモリセルのドレイン拡散層容量は、セルブロックの個数分の１にまで低減できる。
【００４８】
以上説明したように、本実施形態に係る主−副ビット線構造を有する不揮発性半導体記憶装置は、主ビット線に関する容量、すなわち主ビット線同士の配線間容量と主ビット線に電気的に接続されるメモリセルのドレイン拡散層容量とを低減できるため、メモリセルに対して高速なリードアクセスを実現できる。
【００４９】
次に、図２にメモリセルＭＣ００、すなわちメモリトランジスタＭＴ００及びセレクトトランジスタＳＴ００の断面構成を示す。なお、本実施形態においては、電源電圧として、３．３Ｖ、１．５Ｖ及び０Ｖの電圧が外部から供給され、その他の電圧は内部で生成する。
【００５０】
図２に示すように、メモリセルＭＣ００を構成するメモリトランジスタＭＴ００及びセレクトトランジスタＳＴ００は、例えばＰ型の半導体基板１０に形成されており、該半導体基板１０には、深部にＮ型ディープウェル１１が形成され、該Ｎ型ディープウェル１１の上側部分にはＰ型ウェル１２が形成されている。
【００５１】
メモリトランジスタＭＴ００は、半導体基板１０の主面上すなわちＰ型ウェル１２の上に形成されたメモリゲート電極構造体２０と、Ｐ型ウェル１２におけるメモリゲート電極構造体２０の一の側方に形成されたドレイン拡散層１３と、他の側方に形成された中間拡散層１４とから構成されている。ここで、メモリゲート電極構造体２０は、基板側から順次形成されたトンネル絶縁膜１６、浮遊ゲート電極１７、電極間絶縁膜１８及び制御ゲート電極１９からなる。
【００５２】
セレクトトランジスタＳＴ００は、半導体基板１０の主面上すなわちＰ型ウェル１２の上で且つメモリゲート電極構造体２０との側方に中間拡散層１４を挟んで形成された選択ゲート絶縁膜２１と、該選択ゲート絶縁膜２１の上に形成された選択ゲート電極２２と、Ｐ型ウェル１４における選択ゲート電極２２に対して中間拡散層１４の反対側の領域に形成されたソース拡散層１５とから構成されている。ここで、セレクトトランジスタＳＴ００のしきい値電圧の値は約０．６Ｖに設定されている。
【００５３】
以下、前記のように構成されたメモリセルの動作方法について図面を参照しながら説明する。
【００５４】
（データの消去方法）
まず、例えばメモリトランジスタＭＴ００に対するデータの消去方法について図３を参照しながら説明する。
【００５５】
図３に示すように、制御ゲート電極１９に−１１Ｖの制御電圧を印加し、選択ゲート電極２２に１．５Ｖの制御電圧を印加し、ドレイン拡散層１３及びソース拡散層１５を開放状態（ｏｐｅｎ）とし、Ｐ型ウェル１２及びＮ型ディープウェル１１に５．８Ｖのウェル電圧を印加し、半導体基板１０に０Ｖの基板電圧を印加する。この電圧設定により、トンネル絶縁膜１６にＦＮトンネル現象が生じ、浮遊ゲート電極１７に注入されていた電子が浮遊ゲート電極１７からトンネル絶縁膜１６を介してＰ型ウェル１２に引き抜かれる。その結果、メモリトランジスタＭＴ００のしきい値電圧の値が約−１Ｖに低下して、消去状態となる。
【００５６】
図４は図１に示すメモリトランジスタＭＴ００等に対して行なう消去動作を示している。図４においては、４つのメモリトランジスタＭＴ００，ＭＴ０１，ＭＴ０２，ＭＴ０３を選択して消去する例を示している。
【００５７】
図４に示すように、本実施形態においては、セルブロックＢｌｏｃｋ−０に属する第１のメモリセル群と、セルブロックＢｌｏｃｋ−１に属する第２のメモリセル群と、セルブロックＢｌｏｃｋ−０に属するブロックトランジスタ群及びインヒビットトランジスタ群と、セルブロックＢｌｏｃｋ−１に属するブロックトランジスタ群及びインヒビットトランジスタ群とは、それぞれ電気的に独立してＰ型ウェル（ＰＷ）１２内に配置されているため、それぞれのウェル電位を独立に制御できる。
【００５８】
選択されたメモリトランジスタＭＴ００〜ＭＴ０３の制御ゲートと接続されるメモリワード線ＣＧ−０には−１１Ｖの制御電圧が印加され、Ｐ型ウェル１２には５．８Ｖのウェル電圧が印加される。この電圧設定により、図３で説明したように、メモリトランジスタＭＴ００〜ＭＴ０３は消去状態となる。
【００５９】
ところで、非選択であるメモリトランジスタの制御ゲートと接続されるメモリワード線ＣＧ−１には０Ｖの制御電圧が印加されるため、Ｐ型ウェル１２に５．８Ｖの電圧を印加してもＦＮトンネル現象が抑制されるので、電子の引き抜きが生じず、従って消去は行なわれない。また、非選択であるセルブロックＢｌｏｃｋ−１の各メモリトランジスタＭＴ２０等の各端子は０Ｖ又は開放状態であるため、消去されることはない。
【００６０】
（データの書き込み方法）
次に、例えばメモリトランジスタＭＴ００に対するデータの書き込み方法について図５を参照しながら説明する。
【００６１】
図５に示すように、制御ゲート電極１９に１１Ｖの制御電圧を印加し、選択ゲート電極２２に−４．０Ｖの制御電圧を印加し、ソース拡散層１５に０Ｖの電圧を印加し、ドレイン拡散層１３及びＰ型ウェル１２に−４Ｖの電圧を印加し、Ｎ型ディープウェル１１に３．３Ｖのウェル電圧を印加し、半導体基板１０に０Ｖの基板電圧を印加する。この電圧設定により、トンネル絶縁膜１６にＦＮトンネル現象が生じ、Ｐ型ウェル１２内の電子がＰ型ウェル１２からトンネル絶縁膜１６を介して浮遊ゲート電極１７に注入され、メモリトランジスタＭＴ００のしきい値電圧の値が約３Ｖに上昇して、書込状態となる。
【００６２】
図６は図１に示すメモリトランジスタＭＴ００に対して行なう書き込み動作を示している。
【００６３】
図６に示すように、選択されたメモリトランジスタＭＴ００の制御ゲートと接続されたメモリワード線ＣＧ−０には１１Ｖの制御電圧が印加され、メモリトランジスタＭＴ００のドレインと接続される副ビット線ＳＢＬ−０−０には、ブロックトランジスタＢＴ０１０を介して主ビット線ＭＢＬ−０から−４Ｖの電圧が印加される。さらに、セレクトトランジスタＳＴ００の選択ゲートと接続されたセレクトワード線ＳＧ−０及びＰ型ウェルには−４．０Ｖの電圧が印加される。この電圧設定により、図５で説明したように、メモリトランジスタＭＴ００にデータの書き込みが行なわれる。
【００６４】
ここで、１１Ｖの制御電圧が印加されるメモリワード線ＣＧ−０と接続された３つの非選択のメモリトランジスタＭＴ０１，ＭＴ０２，ＭＴ０３の各ドレインに接続される３本の副ビット線ＳＢＬ−０−１，２，３には、１．５Ｖのインヒビット電圧（書き込み防止電圧）が印加される。具体的には、副ビット線ＳＢＬ−０−１には、インヒビット線ＩＨ−００からインヒビットトランジスタＩＴ０００を介して１．５Ｖのインヒビット電が印加され、副ビット線ＳＢＬ−０−２には、主ビット線ＭＢＬ−１からブロックトランジスタＢＴ０１１を介して１．５Ｖのインヒビット電が印加され、副ビット線ＳＢＬ−０−３には、インヒビット線ＩＨ−００からインヒビットトランジスタＩＴ００１を介して１．５Ｖのインヒビット電が印加される。
【００６５】
このように、非選択状態にある３本の副ビット線ＳＢＬ−０−１，２，３をすべてインヒビット電圧である１．５Ｖに設定して開放状態とはしていないため、非選択の各メモリトランジスタＭＴ０１，ＭＴ０２，ＭＴ０３においてＦＮトンネル現象が抑制されるので、書き込み動作が禁止され、その結果、誤書き込みを確実に防止することができる。
【００６６】
従来例で示したような、書き込みメカニズムにチャネルホットエレクトロン現象を用いる場合は、副ビット線から電流値が約５００μＡの書き込み電流を供給しなければ書き込めないため、開放状態であっても誤書き込みを防止することができる。しかしながら、本実施形態のように、書き込みメカニズムにＦＮトンネル電流を用いる場合は、副ビット線から供給される電流値が約１００ｎＡ以下と、チャネルホットエレクトロン現象の１０００分の１以下で書き込めるため、開放状態では誤書き込みを確実には防止できず、所定の電圧（インヒビット電圧）を印加しておく必要がある。
【００６７】
なお、他の非選択のメモリトランジスタのゲートと接続されるメモリワード線ＣＧ−１〜ＣＧ−３には０Ｖの制御電圧が印加されているため、Ｐ型ウェルに−４Ｖのウェル電圧を印加してもＦＮトンネル現象が抑制されるので、書き込み動作は行なわれない。
【００６８】
また、非選択のセルブロックＢｌｏｃｋ−１に属するブロックワード線ＢＴ−１０，ＢＴ−１１の電圧を−４Ｖに設定し、ブロックトランジスタＢＴ１００，ＢＴ１１０，ＢＴ１０１，ＢＴ１１１が属するＰ型ウェルのウェル電圧を−４Ｖに設定することにより、主ビット線ＭＢＬ−０，１の電位が非選択のセルブロックＢｌｏｃｋ−１の副ビット線ＳＢＬ−１−０，１，２，３には伝わらないようにしている。
【００６９】
これにより、書き込み動作時に、主ビット線ＭＢＬ−０，１に関する容量は、選択されたセルブロックＢｌｏｃｋ−０に属する副ビット線ＳＢＬ−０−０と、各セルブロックＢｌｏｃｋ−０，１のブロックトランジスタＢＴ０００，ＢＴ０１０，ＢＴ１００，ＢＴ１１０の各ドレインの拡散層容量とに限られることになる。このため、特に、負電圧である−４Ｖの供給能力を低く抑えることができるようになる。
【００７０】
（データの読み出し方法）
次に、例えばメモリトランジスタＭＴ００に対するデータの読み出し方法について図７を参照しながら説明する。
【００７１】
図７に示すように、制御ゲート電極１９に１．５Ｖの制御電圧を印加し、選択ゲート電極２２に３．３Ｖの制御電圧を印加し、ソース拡散層１５に０Ｖの電圧を印加し、ドレイン拡散層１３に１．５Ｖの電圧を印加し、Ｐ型ウェル１２に０Ｖのウェル電圧を印加し、Ｎ型ディープウェル１１に３．３Ｖのウェル電圧を印加し、半導体基板１０に０Ｖの基板電圧を印加する。この電圧設定により、例えば、メモリトランジスタＭＴ００が消去状態（しきい値電圧の値が約−１Ｖ）であるならば、メモリトランジスタＭＴ００のチャネルがオン状態となるため、ソース拡散層１５から中間拡散層１４を介してドレイン拡散層１３に電子が流れる。逆に、メモリトランジスタＭＴ００が書き込み状態（しきい値電圧の値が約３Ｖ）であるならば、メモリトランジスタＭＴ００のチャネルがオフ状態となるため、ソース拡散層１５からドレイン拡散層１３には電子が流れない。このようにして、メモリトランジスタＭＴ００が保持するデータの判定が可能となる。
【００７２】
図８は図１に示すメモリトランジスタＭＴ００に対して行なう読み出し動作を示している。
【００７３】
選択されたメモリトランジスタＭＴ００の制御ゲートと接続されたメモリワード線ＣＧ−０には１．５Ｖの制御電圧が印加され、セレクトトランジスタＳＴ００の選択ゲートと接続されたセレクトワード線ＳＧ−０には３．３Ｖの制御電圧が印加され、メモリトランジスタＭＴ００のドレインと接続される副ビット線ＳＢＬ−０−０には、ブロックトランジスタＢＴ０１０を介して主ビット線ＭＢＬ−０から１．５Ｖのドレイン電圧が印加される。さらに、Ｐ型ウェルには０Ｖのウェル電圧が印加されると共に、ソース線Ｓ−０には０Ｖのソース電圧が印加される。この電圧設定により、図７で説明したように、メモリトランジスタＭＴ００のデータの判定が可能となる。
【００７４】
ここで、選択された副ビット線ＳＢＬ−０−０に接続された１つの非選択メモリトランジスタＭＴ１０と対をなすセレクトトランジスタＳＴ１０のゲートと接続されるセレクトワード線ＳＧ−１には０Ｖが印加されるため、メモリトランジスタＭＴ１０の状態にかかわらず、セレクトトランジスタＳＴ１０のチャネルがオフ状態となるので、読み出し電流が流れることはない。従って、選択された１つのメモリトランジスタＭＴ００が保持するデータのみを確実に読み出すことができる。
【００７５】
また、選択された主ビット線ＭＢＬ−０は、ブロックトランジスタＢＴ０１０のゲートと接続されるブロックワード線ＢＴ−０１に３．３Ｖの電圧が印加されることにより、副ビット線ＳＢＬ−０−０と電気的に接続される。一方、３つの非選択のブロックトランジスタＢＴ０００，ＢＴ１００，ＢＴ１１０の各ゲートには０Ｖの電圧がそれぞれ印加されることにより、主ビット線ＭＢＬ−０は残りの副ビット線ＳＢＬ−０−１，ＳＢＬ−１−０，ＳＢＬ−１−１とは電気的に絶縁される。
【００７６】
このように、選択された主ビット線ＭＢＬ−０は、選択された副ビット線ＳＢＬ−０−０と接続されている２つのメモリトランジスタＭＴ００，ＭＴ１０とのみ電気的に接続される。これに対し、主−副ビット線構造を採らない、単層のビット線構造を採る場合は、４つのメモリトランジスタＭＴ００〜ＭＴ３０と接続されることから、本実施形態においては、主−副ビット線構造により、選択された主ビット線ＭＢＬ−０と接続されるメモリトランジスタの個数は４つのうちの半分になっていることが分かる。
【００７７】
なお、本実施形態で用いた消去動作、書き込み動作及び読み出し動作における各動作電圧の設定条件は上記の電圧値に限られない。
【００７８】
また、メモリセルの構造及び動作方法も、本実施形態に限られない。例えば、メモリセルＭＣをメモリトランジスタＭＴ００等とセレクトトランジスタＳＴ００等との２トランジスタ構成とする代わりに、１トランジスタ構成としてもよい。
【００７９】
さらに、本実施形態においては、例えば１本の主ビット線ＭＢＬ−０を２本の副ビット線ＳＢＬ−０−０，１に分割したが、これに代えて、１本の主ビット線を３本以上の副ビット線に分割しても、同様な効果を得ることができる。
【産業上の利用可能性】
【００８０】
本発明に係る不揮発性半導体記憶装置及びその駆動方法は、ドレイン電流をほとんど流さない、例えばＦＮトンネル電流を用いて書き込み動作を行なうメモリセルであっても、誤書き込みが発生しない主−副ビット線構造を実現することができ、特にロジック回路と混載されるフラッシュメモリ等からなる不揮発性半導体記憶装置及びその駆動方法等として有用である。
【図面の簡単な説明】
【００８１】
【図１】本発明の一実施形態に係る不揮発性半導体記憶装置におけるセルブロックを示す回路図である。
【図２】本発明の一実施形態に係る不揮発性半導体記憶装置におけるメモリセルを示す構成断面図である。
【図３】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルにおける消去動作を示す構成断面図である。
【図４】本発明の一実施形態に係る不揮発性半導体記憶装置におけるセルブロック中のメモリセルに対する消去動作を示す回路図である。
【図５】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルにおける書き込み動作を示す構成断面図である。
【図６】本発明の一実施形態に係る不揮発性半導体記憶装置におけるセルブロック中のメモリセルに対する書き込み動作を示す回路図である。
【図７】本発明の一実施形態に係る不揮発性半導体記憶装置のメモリセルにおける読み出し動作を示す構成断面図である。
【図８】本発明の一実施形態に係る不揮発性半導体記憶装置におけるセルブロック中のメモリセルに対する読み出し動作を示す回路図である。
【図９】従来の不揮発性半導体記憶装置におけるセルブロックを示す回路図である。
【図１０】従来の不揮発性半導体記憶装置におけるメモリセルを示す構成断面図である。
【図１１】従来の不揮発性半導体記憶装置のメモリセルにおける消去動作を示す構成断面図である。
【図１２】従来の不揮発性半導体記憶装置におけるセルブロック中のメモリセルに対する消去動作を示す回路図である。
【図１３】従来の不揮発性半導体記憶装置のメモリセルにおける書き込み動作を示す構成断面図である。
【図１４】従来の不揮発性半導体記憶装置におけるセルブロック中のメモリセルに対する書き込み動作を示す回路図である。
【図１５】従来の不揮発性半導体記憶装置のメモリセルにおける読み出し動作を示す構成断面図である。
【図１６】従来の不揮発性半導体記憶装置におけるセルブロック中のメモリセルに対する読み出し動作を示す回路図である。
【符号の説明】
【００８２】
ＭＣ００    メモリセル
ＭＴ００    メモリトランジスタ
ＳＴ００    セレクトトランジスタ
ＢＴ０００  ブロックトランジスタ（第１のトランジスタ）
ＩＴ０００  インヒビットトランジスタ（第２のトランジスタ）
１０    半導体基板
１１    Ｎ型ディ−プウェル
１２    Ｐ型ウェル
１３    ドレイン拡散層
１４    中間拡散層
１５    ソース拡散層
１６    トンネル絶縁膜
１７    浮遊ゲート電極
１８    電極間絶縁膜
１９    制御ゲート電極
２０    メモリゲート電極構造体
２１    選択ゲート絶縁膜
２２    選択ゲート電極
【図１】
2005158167.tif 000003
【図２】
2005158167.tif 000004
【図３】
2005158167.tif 000005
【図４】
2005158167.tif 000006
【図５】
2005158167.tif 000007
【図６】
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【図７】
2005158167.tif 000009
【図８】
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【図９】
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【図１０】
2005158167.tif 000012
【図１１】
2005158167.tif 000013
【図１２】
2005158167.tif 000014
【図１３】
2005158167.tif 000015
【図１４】
2005158167.tif 000016
【図１５】
2005158167.tif 000017
【図１６】
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