(57)【要約】【課題】  端子変更プログラムをインストールすることなく、所望の端子を選択可能なマイクロコンピュータを提供する。【解決手段】  外部からの信号を入力する複数の端子と、外部への信号を出力する複数の端子を備えるマイクロコンピュータ１ａであって、外部からの切り換え制御信号ＳＳを複数の選択信号Ｓ１〜Ｓｎに変換し、複数の選択信号Ｓ１〜Ｓｎを用いて、ユーザプログラムを入力する端子を複数の端子から選択し、ユーザプログラムの格納結果を出力する端子を前記複数の端子９ａ〜９ｎ，１０ａ〜１０ｎから選択する端子選択回路１１ａと、ユーザプログラムを格納し、格納結果を端子選択回路１１ａに供給する内部回路１２ａとを備える。【選択図】    図１
2005108022.tif 000002
【特許請求の範囲】
【請求項１】
外部からの信号を入力する複数の端子と、外部への信号を出力する複数の端子を備えるマイクロコンピュータであって、
外部からの切り換え制御信号を複数の選択信号に変換し、前記複数の選択信号を用いて、ユーザプログラムを入力する端子を前記複数の端子から選択し、前記ユーザプログラムの格納結果を出力する端子を前記複数の端子から選択する端子選択回路と、
前記ユーザプログラムを格納し、前記格納結果を前記端子選択回路に供給する内部回路
とを備えることを特徴とするマイクロコンピュータ。
【請求項２】
前記端子選択回路は、
前記複数の選択信号を生成する入出力制御回路と、
前記ユーザプログラムを入力する端子を選択する入力選択回路と、
前記格納結果を出力する端子を選択する出力選択回路
とを備えることを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
前記入出力制御回路は、シリアルデータとして供給される前記切り換え制御信号をパラレルデータに変換し、前記複数の選択信号を生成するシリアル／パラレル変換器を備えることを特徴とする請求項２に記載のマイクロコンピュータ。
【請求項４】
前記入出力制御回路は、アナログ信号として供給される前記切り換え制御信号をデジタル信号に変換し、前記複数の選択信号を生成するＡ／Ｄ変換器を備えることを特徴とする請求項２に記載のマイクロコンピュータ。
【請求項５】
前記入出力制御回路は、パラレルデータとして供給される前記切り換え制御信号をデコードし、前記複数の選択信号を生成するデコーダを備えることを特徴とする請求項２に記載のマイクロコンピュータ。
【請求項６】
前記内部回路は、
前記ユーザプログラムを格納する不揮発性メモリと、
前記ユーザプログラムのインストールを制御して前記格納結果を生成するＣＰＵと、
前記ＣＰＵの動作を制御する制御プログラムを格納するＲＯＭと、
前記ユーザプログラムを前記不揮発性メモリに伝達し、前記格納結果を前記端子選択回路に伝達するバスライン
とを備えることを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項７】
前記内部回路は、互いに異なる複数の通信プロトコルのそれぞれに対応する複数の通信制御回路を更に備えることを特徴とする請求項６に記載のマイクロコンピュータ。
【請求項８】
前記ＲＯＭは、前記複数の通信制御回路のそれぞれに対応する複数の通信制御プログラムをそれぞれ格納する複数の命令格納領域を備えることを特徴とする請求項７に記載のマイクロコンピュータ。
【請求項９】
前記内部回路は、前記複数の選択信号に基づき、前記複数の命令格納領域のいずれか１つを選択するメモリ制御回路を更に備えることを特徴とする請求項８に記載のマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリを内蔵したマイクロコンピュータに関する。
【背景技術】
【０００２】
電気的に消去及び書き込み可能な不揮発性メモリを内蔵したマイクロコンピュータにおいて、マイクロコンピュータがプリント基板等に実装後に実施されるプログラミングを「オンボードプログラミング」という。オンボードプログラミング時においては、計算機からマイクロコンピュータへユーザプログラムがインストールされる。したがってマイクロコンピュータは、計算機からのユーザプログラムを受け取るプログラム入力端子を設ける必要がある。プログラム入力端子は、オンボードプログラミングに使用する以外に汎用の入出力端子としても利用される。
【０００３】
オンボードプログラミング時に採用される通信規格としては、同期式及び非同期式等の様々な規格がある。更に、プログラム入力端子の配置はマイクロコンピュータの製造時に決定される為、ユーザがプログラム入力端子の配置を変更できない。プログラム入力端子の配置を変更するために、マイクロコンピュータ内の揮発性メモリに端子変更プログラムをインストールする手法が提案されている（例えば、特許文献１参照。）。端子変更プログラムを用いたプログラム入力端子の変更手法においては、端子変更プログラムがプログラム入力端子に最初に供給される。
【特許文献１】特開２００１−３５７６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、プログラム入力端子を汎用の入出力端子として使用する場合、スイッチ及びジャンパ等の端子切り換え用の付加回路が必要である。更に、マイクロコンピュータの内部に揮発性メモリが無い場合、及び揮発性メモリに端子変更プログラムをインストール可能な容量が無い場合は、端子変更プログラムをインストールできない。
【０００５】
上記問題点を鑑み、本発明は、端子変更プログラムをインストールすることなく、所望の端子を選択可能なマイクロコンピュータを提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成する為に、本発明の特徴は、外部からの信号を入力する複数の端子と、外部への信号を出力する複数の端子を備えるマイクロコンピュータであって、（イ）外部からの切り換え制御信号を複数の選択信号に変換し、複数の選択信号を用いて、ユーザプログラムを入力する端子を複数の端子から選択し、ユーザプログラムの格納結果を出力する端子を複数の端子から選択する端子選択回路；（ロ）ユーザプログラムを格納し、格納結果を端子選択回路に供給する内部回路を備えるマイクロコンピュータであることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、端子変更プログラムをインストールすることなく、所望の端子を選択可能なマイクロコンピュータを提供できる。
【発明を実施するための最良の形態】
【０００８】
次に、図面を参照して、本発明の第１及び第２の実施の形態を説明する。この第１及び第２の実施の形態における図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【０００９】
（第１の実施の形態）
本発明の第１の実施の形態に係るマイクロコンピュータ１ａは、図１に示すように、複数の端子９ａ〜９ｎ及び１０ａ〜１０ｎ、複数の端子９ａ〜９ｎ及び１０ａ〜１０ｎに接続された端子選択回路１１ａと、端子選択回路１１ａに接続された内部回路１２ａとを備える（ｎ；２以上の整数）。端子選択回路１１ａは、外部からの切り換え制御信号ＳＳを複数の選択信号Ｓ１〜Ｓｎに変換する。更に、端子選択回路１１ａは、複数の選択信号Ｓ１〜Ｓｎを用いて、ユーザプログラムを入力する端子及びユーザプログラムの格納結果を出力する端子を複数の端子９ａ〜９ｎ及び１０ａ〜１０ｎから選択する。ここで「格納結果」とは、例えば、ユーザプログラムのインストール完了、インストール失敗、及びチェックサム等の格納結果に関する情報を意味する。内部回路１２ａは、ユーザプログラムを格納し、格納結果を端子選択回路１１ａに供給する。尚、第１入力端子９ａと第１出力端子１０ａとにより第１入出力ポートが構成される。第２入力端子９ｂと第１出力端子１０ｂとにより第２入出力ポートが構成される。同様に、第ｎ入力端子９ｎと第ｎ出力端子１０ｎとにより第ｎ入出力ポートが構成される。
【００１０】
更に、端子選択回路１１ａは、第１〜第ｎ入力端子９ａ〜９ｎと内部回路１２ａとの間に接続された入力選択回路３ａ、第１〜第ｎ出力端子１０ａ〜１０ｎと内部回路１２ａとの間に接続された出力選択回路４ａ、及び入力選択回路３ａと出力選択回路４ａとに接続された入出力制御回路２ａを備える。入出力制御回路２ａは、入力選択回路３ａ及び出力選択回路４ａに複数の選択信号Ｓ１〜Ｓｎを供給する。入力選択回路３ａは、複数の選択信号Ｓ１〜Ｓｎに応じてユーザプログラムを入力する端子を選択する。これに対して、出力選択回路４ａは、複数の切り換え制御信号Ｓ１〜Ｓｎに応じ、第１〜第ｎ出力端子１０ａ〜１０ｎからユーザプログラムの格納結果を出力する端子を選択する。
【００１１】
一方、内部回路１２ａは、入力選択回路３ａと出力選択回路４ａとに接続されたバスライン８、バスライン８に接続された不揮発性メモリ５、中央演算処理装置（ＣＰＵ）６、及びＲＯＭ７を備える。不揮発性メモリ５としては、例えばフラッシュメモリが使用できる。不揮発性メモリ５はユーザプログラムを格納する。ＣＰＵ６は、ユーザプログラムのインストールを制御して格納結果を生成するインストール制御部６ａを備える。ＲＯＭ７は、ＣＰＵ６の動作を制御する制御プログラムを格納する制御プログラム格納領域７０を備える。バスライン８は、ユーザプログラムを不揮発性メモリ５に伝達し、格納結果を端子選択回路１１ａに伝達する。
【００１２】
更に、入出力制御回路２ａは、切り換え制御端子５１及び切り換え制御端子５１に接続されたシリアル／パラレル変換器２１を備える。切り換え制御端子５１には、切り換え制御信号ＳＳがシリアルデータとして供給される。シリアル／パラレル変換器２１は、切り換え制御端子５１からの切り換え制御信号ＳＳをパラレルデータに変換し、複数の選択信号Ｓ１〜Ｓｎを生成する。
【００１３】
入力選択回路３ａは、第１〜第ｎ入力スイッチ３１ａ〜３１ｎを備える。第１入力スイッチ３１ａは、第１入力端子９ａ及びシリアル／パラレル変換器２１に入力側が接続され、バスライン８に出力側が接続される。第２入力スイッチ３１ｂは、第２入力端子９ｂ及びシリアル／パラレル変換器２１に入力側が接続され、第３入力スイッチ以降も同様にして、第ｎ入力スイッチ３１ｎは、第ｎの入力端子９ｎ及びシリアル／パラレル変換器２１に入力側が接続され、バスライン８に出力側が接続される。第１入力スイッチ３１ａは、複数の選択信号Ｓ１〜Ｓｎの内の１つである第１選択信号Ｓ１がハイレベル時にオンする。第２入力スイッチ３１ｂは、複数の選択信号Ｓ１〜Ｓｎの内の１つである第２選択信号Ｓ２がハイレベル時にオンし、第３スイッチ以降も同様にして、第ｎ入力スイッチ３１ｎは、複数の選択信号Ｓ１〜Ｓｎの内の１つである第ｎ選択信号Ｓｎがハイレベル時にオンする。
【００１４】
これに対して出力選択回路４ａは、第１〜第ｎ出力スイッチ４１ａ〜４１ｎを備える。第１出力スイッチ４１ａは、バスライン８及びシリアル／パラレル変換器２１に入力側が接続され、第１出力端子９ａに出力側が接続される。第２出力スイッチ４１ｂは、バスライン８及びシリアル／パラレル変換器２１に入力側が接続され、第２出力端子９ｂに出力側が接続され、第３出力スイッチ以降も同様にして、第ｎ出力スイッチ４１ｎは、バスライン８及びシリアル／パラレル変換器２１に入力側が接続され、第ｎ出力端子９ｎに出力側が接続される。第１出力スイッチ４１ａは、複数の選択信号Ｓ１〜Ｓｎの内の１つである第１選択信号Ｓ１がハイレベル時にオンする。第２出力スイッチ４１ｂは、複数の選択信号Ｓ１〜Ｓｎの内の１つである第２選択信号Ｓ２がハイレベル時にオンし、第３出力スイッチ以降も同様にして、第ｎ出力スイッチ４１ｎは、複数の選択信号Ｓ１〜Ｓｎの内の１つである第ｎ選択信号Ｓｎがハイレベル時にオンする。
【００１５】
次に、図１及び図２を用いて第１の実施の形態に係るマイクロコンピュータ１ａの動作を説明する。但し、ｎを４とした場合、即ち第１〜第４入力スイッチ３１ａ〜３１ｄ及び第１〜第４出力スイッチ４１ａ〜４１ｄの場合を例に説明する。
【００１６】
（イ）先ず、マイクロコンピュータ１ａの外部から切り換え制御端子５１を介し、切り換え制御信号ＳＳがシリアル／パラレル変換器２１に伝達される。ここで、切り換え制御信号ＳＳが”０１００”のシリアルデータ列であるとする。シリアル／パラレル変換器２１は、シリアル信号である切り換え制御信号ＳＳをパラレルデータに変換する。この結果、第１選択信号Ｓ１は論理値”０”に、第２選択信号Ｓ２は論理値”１”に、第３選択信号Ｓ３は論理値”０”に、第４選択信号Ｓ４は論理値”０”にそれぞれ設定される。
【００１７】
（ロ）次に、第１〜第４選択信号Ｓ１〜Ｓ４は第１〜第４入力スイッチ３１ａ〜３１ｄにそれぞれ供給される。第１入力スイッチ３１ａは、第１選択信号Ｓ１が論理値”０”であるのでオフ状態となる。第２入力スイッチ３１ｂは、第２選択信号Ｓ２が論理値”１”であるのでオン状態となる。第３入力スイッチ３１ｃは、第３選択信号Ｓ３が論理値”０”であるのでオフ状態となる。第４入力スイッチ３１ｄは、第４選択信号Ｓ４が論理値”０”であるのでオフ状態となる。この結果、第２入力端子９ｂがユーザプログラムの入力端子として選択され、第２入力端子９ｂとバスライン８との間が電気的に導通する。
【００１８】
（ハ）また、第１〜第４選択信号Ｓ１〜Ｓ４は第１〜第４出力スイッチ４１ａ〜４１ｄにそれぞれ供給される。第１出力スイッチ４１ａは、第１選択信号Ｓ１が論理値”０”であるのでオフ状態となる。第２出力スイッチ４１ｂは、第２選択信号Ｓ２が論理値”１”であるのでオン状態となる。第３出力スイッチ４１ｃは、第３選択信号Ｓ３が論理値”０”であるのでオフ状態となる。第４出力スイッチ４１ｄは、第４選択信号Ｓ４が論理値”０”であるのでオフ状態となる。この結果、第２出力端子１０ｂが格納結果を出力する端子として選択され、第２出力端子１０ｂとバスライン８との間が電気的に導通する。
【００１９】
（ニ）第２入力端子９ｂとバスライン８との間が電気的に導通すると、外部から第２入力端子９ｂにユーザプログラムがシリアル転送される。ユーザプログラムは、第２入力端子９ｂ、第２入力スイッチ３１ｂ、及びバスライン８を介して不揮発性メモリ５に格納される。ＣＰＵ６のインストール制御部６ａは、ユーザプログラムの格納結果を生成し、バスライン８、第２出力スイッチ４１ｂ、及び第２出力端子１０ｂを介して格納結果を外部に伝達する。
【００２０】
このように、第１の実施の形態に係るマイクロコンピュータ１ａによれば、外部からの切り換え制御信号ＳＳに応じて、複数の端子から任意の端子が選択される。したがって、端子選択プログラムをインストールすることなく、オンボードプログラミングの際に最初に通信を行う端子、即ちユーザプログラムを入力する端子及び格納結を果出力する端子を指定できる。
【００２１】
第１の実施の形態の第１の変形例として、図２に示すように、図１に示すシリアル／パラレル変換器２１に代えてアナログ／ディジタル（Ａ／Ｄ）変換器２２を用いても良い。この場合、外部からの切り換え制御信号ＳＳはアナログ信号として供給される。切り換え制御信号ＳＳをアナログ信号で生成するためには、マイクロコンピュータ１ｂの外部の電源電圧を抵抗等により分圧すれば良い。Ａ／Ｄ変換器２２は、例えば、１［Ｖ］単位で切り換え制御信号ＳＳの電圧値をＡ／Ｄ変換する。切り換え制御信号ＳＳの電圧値が１［Ｖ］の場合、Ａ／Ｄ変換器２２は第１入力端子９ａ及び第１出力端子１０ａを選択する。例えば制御信号ＳＳの電圧値が２［Ｖ］の場合、Ａ／Ｄ変換器２２は第２入力端子９ｂ及び第２出力端子１０ｂを選択する。このように、切り換え制御信号ＳＳとして所定の電圧値を有する直流電圧を切り換え制御端子５１に印加することにより、第１〜第ｎの入力端子９ａ〜９ｎ及び複数の出力端子１０ａ〜１０ｎから所望の端子を選択できる。
【００２２】
第１の実施の形態の第２の変形例として、図３に示すように、図１に示すシリアル／パラレル変換器２１に代えてデコーダ２３を用いても良い。入出力制御回路２ｃは、複数の切り換え制御端子５１ａ，５１ｂ，・・・・・を備える。デコーダ２３は外部から複数の切り換え制御端子５１ａ，５１ｂ，・・・・・を介してパラレルデータとして供給される切り換え制御信号ＳＳ１，ＳＳ２，・・・・・をデコードする。例えば、切り換え制御信号ＳＳ１，ＳＳ２，・・・・・が３ビットのパラレルデータ列である場合、符号列は”０００”、”００１”、”０１０”、”１００”、”０１１”、”１０１”、”１１０”、及び”１１１”の８パターン存在する。この場合、デコーダ２３は、第１〜第８入力端子９ａ〜９ｈの内から１つの端子を選択できる。更に、第１〜第８出力端子１０ａ〜１０ｈの内から１つの端子を選択できる。
【００２３】
（第２の実施の形態）
本発明の第２の実施の形態に係るマイクロコンピュータ１ｄは、図４に示すように、内部回路１２ｂが、端子選択回路１１ｄとバスライン８との間に接続され、互いに異なる複数の通信プロトコルのそれぞれに対応する複数の通信制御回路６１ａ〜６１ｎを備える点が図１に示したマイクロコンピュータ１ａと異なる。複数の通信制御回路６１ａ〜６１ｎとしては、非同期式通信制御回路及び同期式通信制御回路等の様々な通信制御回路が利用できる。図５に示す例において、複数の通信制御回路６１ａ〜６１ｎの内の１つである第２通信制御回路６１ｂは同期式通信制御回路であり、クロック入出力端子５２を介してマイクロコンピュータ１ｄの外部とクロックＣＬＫを入出力する。
【００２４】
更に、ＲＯＭ７１は、複数の通信制御回路６１ａ〜６１ｎのそれぞれに対応する制御プログラムをそれぞれ格納する複数の命令格納領域７ａ〜７ｎを更に備える。内部回路１２ｂは、複数の選択信号Ｓ１〜Ｓｎに基づき、複数の命令格納領域７ａ〜７ｎのいずれかを選択するメモリ制御回路６２を更に備える。その他の構成については、図１に示すマイクロコンピュータ１ａと同様である。
【００２５】
次に、図４を用いて第２の実施の形態に係るマイクロコンピュータ１ｄの動作を説明する。但し、ｎを４とした場合、即ち第１〜第ｎ入力スイッチ３１ａ〜３１ｎ及び第１〜第ｎ出力スイッチ４１ａ〜４１ｎのそれぞれの個数が４個の場合を例に説明する。また、第１の実施の形態に係るマイクロコンピュータ１ａと重複する動作については、重複する説明を省略する。
【００２６】
（イ）先ず、切り換え制御信号ＳＳが、マイクロコンピュータ１ｄの外部から切り換え制御端子５１を介してシリアル／パラレル変換器２１に伝達される。第１〜第４選択信号Ｓ１〜Ｓ４は第１〜第４入力スイッチ３１ａ〜３１ｄにそれぞれ供給される。ここで、シリアル／パラレル変換器２１により、第１入力端子９ａ及び第１出力端子１０ａが選択されたとする。
【００２７】
（ロ）次に、メモリ制御回路６２は、複数の命令格納領域７ａ〜７ｎの内の１つである第１命令格納領域７ａを選択する。ユーザプログラムは、第１入力端子９ａ、第１入力スイッチ３１ａ、第１通信制御回路６１ａ、及びバスライン８を介して不揮発性メモリ５に格納される。この時、第１通信制御回路６１ａは第１命令格納領域７ａに格納された制御プログラムを用いて通信を制御する。
【００２８】
（ハ）次に、ＣＰＵ６のインストール制御部６ａが生成したユーザプログラムの格納結果は、バスライン８、第１通信制御回路６１ａ、第１出力スイッチ４１ａ、及び第１出力端子１０ａを介して外部に伝達される。この時、第１通信制御回路６１ａは第１命令格納領域７ａに格納された制御プログラムを用いて通信を制御する。
【００２９】
このように、第２の実施の形態に係るマイクロコンピュータ１ｄによれば、切り換え制御信号ＳＳにより任意の通信方式を選択できるので、マイクロコンピュータ１ｄの外部から通信プロトコル変更のためのプログラムをインストールする必要がない。更に、端子選択プログラムをインストールすることなく、ユーザプログラムを入力する端子及び格納結果を出力する端子を指定できる。したがって、マイクロコンピュータ１ｄの内部に揮発性メモリが無い場合においても任意の通信プロトコルによりオンボードプログラミングを実行できる。また、揮発性メモリを内蔵するマイクロコンピュータにおいて、揮発性メモリの容量が少なく、通信プロトコル変更及び端子選択プログラムをインストールできない場合に有効である。
【００３０】
第２の実施の形態の第１の変形例として、図５に示すように、入出力制御回路２ｅが、図４に示すシリアル／パラレル変換器２１に代えてＡ／Ｄ変換器２２を備える構成でも良い。所定の電圧値を有する直流電圧を切り換え制御端子５１に印加することにより、図２に示す入出力制御回路２ｂと同様に、第１〜第ｎの入力端子９ａ〜９ｎ及び複数の出力端子１０ａ〜１０ｎから所望の端子を選択できる。
【００３１】
第２の実施の形態の第２の変形例として、図６に示すように、入出力制御回路２ｆが、図４に示すシリアル／パラレル変換器２１に代えてデコーダ２３を備える構成でも良い。デコーダ２３は外部から複数の切り換え制御端子５１ａ，５１ｂ，・・・・・を介してパラレルデータとして供給される切り換え制御信号ＳＳ１，ＳＳ２，・・・・・をデコードする。切り換え制御信号をパラレルデータとしてデコーダ２３に供給する為には、複数の切り換え制御端子５１ａ，５１ｂ，・・・・・のそれぞれを高位電源ＶＤＤ又は低位電源ＧＮＤに接続すれば良い。
【００３２】
（その他の実施の形態）
上記のように、本発明は第１及び第２の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００３３】
上述した第１及び第２の実施の形態の説明においては、内部回路１２ａ及び１２ｂが、ＣＰＵ６、ＲＯＭ７及び７１、不揮発性メモリ５、及びバスライン８を備える構成について説明した。しかし、内部回路１２ａ及び１２ｂが信号処理回路等の回路を更に備える構成でも良い。
【００３４】
更に、第１及び第２の実施の形態においては、不揮発性メモリ５としてフラッシュメモリを使用する一例を説明したが、強誘電体メモリ（ＦｅＲＡＭ）及び磁気メモリ（ＭＲＡＭ）等のメモリを使用しても良い。また、第１及び第２の実施の形態においては、ユーザプログラムが、外部からマイクロコンピュータ１ａ〜１ｆにシリアル転送される一例を説明したが、ユーザプログラムがパラレル転送される場合に適用しても良い。同様に、マイクロコンピュータ１ａ〜１ｆから外部にユーザプログラムの格納結果をパラレル転送しても良い。
【００３５】
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【図面の簡単な説明】
【００３６】
【図１】第１の実施の形態に係るマイクロコンピュータの構成を示すブロック図である。
【図２】第１の実施の形態の第１の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【図３】第１の実施の形態の第２の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【図４】第２の実施の形態に係るマイクロコンピュータの構成を示すブロック図である。
【図５】第２の実施の形態の第１の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【図６】第２の実施の形態の第２の変形例に係るマイクロコンピュータの構成を示すブロック図である。
【符号の説明】
【００３７】
１ａ〜１ｆ…マイクロコンピュータ
２ａ…入出力制御回路
３ａ…入力選択回路
４ａ…出力選択回路
５…不揮発性メモリ
６…ＣＰＵ
６ａ…インストール制御部
７、７１…ＲＯＭ
７ａ〜７ｎ…命令格納領域
８…バスライン
９ａ〜９ｎ…第１〜第ｎの入力端子
１０ａ〜１０ｎ…第１〜第ｎの出力端子
１１ａ〜１１ｆ…端子選択回路
１２ａ、１２ｂ…内部回路
２１…シリアル／パラレル変換器
２２…Ａ／Ｄ変換器
２３…デコーダ
３１ａ〜３１ｎ…第１〜第ｎの入力スイッチ
４１ａ〜４１ｎ…第１〜第ｎの出力スイッチ
５１、５１ａ，５１ｂ，・・・・・  …切り換え制御端子
６１ａ〜６１ｎ…通信制御回路
６２…メモリ制御回路
７０…制御プログラム格納領域
【図１】
2005108022.tif 000003
【図２】
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【図３】
2005108022.tif 000005
【図４】
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【図５】
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【図６】
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