(57)【要約】【課題】ウェットエッチングの薬液に起因する半導体装置の不良を防ぐことのできる技術を提供する。【解決手段】フォトレジスト膜７をマスクとしたウェットエッチングによってシリコン酸化膜６を除去し、半導体基板１の表面を露出させる際に、ウェットエッチングで使用される薬液を予め真空ＴＤＳ分析またはＧＣ−ＭＳ分析による検査を実施し、真空ＴＤＳ分析におけるｍ／ｚ＝３０のピーク面積が５.０×１０-10Ａ・℃／ｇ以下、またはＧＣ−ＭＳ分析におけるＦｅ濃度が１５ｐｐｔ以下およびＣａ濃度が７ｐｐｔ以下の薬液を使用する。【選択図】図２
2005108968.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に被エッチング膜を形成する工程と、薬液を用いて前記被エッチング膜の一部または全てをウェットエッチングする工程とを有する半導体装置の製造方法であって、
前記薬液は、真空ＴＤＳ分析の規格またはＧＣ−ＭＳ分析の規格を満たしていることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に被エッチング膜を形成する工程と、真空ＴＤＳ分析が行われた薬液を用いて前記被エッチング膜の一部または全てをウェットエッチングする工程とを有する半導体装置の製造方法であって、
前記薬液は、前記真空ＴＤＳ分析のｍ／ｚ＝３０のピーク面積が５.０×１０-10Ａ・℃／ｇ以下であることを特徴とする半導体装置の製造方法。
【請求項３】
半導体基板上に被エッチング膜を形成する工程と、ＧＣ−ＭＳ分析が行われた薬液を用いて前記被エッチング膜の一部または全てをウェットエッチングする工程とを有する半導体装置の製造方法であって、
前記薬液は、前記ＧＣ−ＭＳ分析のＦｅ濃度が１５ｐｐｔ以下であり、かつＣａ濃度が７ｐｐｔ以下であることを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に被エッチング膜を形成する工程と、真空ＴＤＳ分析が行われた薬液を用いて前記被エッチング膜の一部または全てをウェットエッチングする工程とを有する半導体装置の製造方法であって、
前記真空ＴＤＳ分析は、半導体製造工場、薬液製造メーカまたは分析会社において行われ、前記薬液は、前記真空ＴＤＳ分析のｍ／ｚ＝３０のピーク面積が５.０×１０-10Ａ・℃／ｇ以下であることを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に被エッチング膜を形成する工程と、ＧＣ−ＭＳ分析が行われた薬液を用いて前記被エッチング膜の一部または全てをウェットエッチングする工程とを有する半導体装置の製造方法であって、
前記ＧＣ−ＭＳ分析は、半導体製造工場、薬液製造メーカまたは分析会社において行われ、前記薬液は、ＧＣ−ＭＳ分析のＦｅ濃度が１５ｐｐｔ以下であり、かつＣａ濃度が７ｐｐｔ以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、薬液中でのイオンによる化学反応を用いたウェットエッチングに適用して有効な技術に関するものである。
【背景技術】
【０００２】
エッチング技術は、絶縁膜、導体膜、金属膜などの被エッチング膜を部分的、選択的に除去する技術であり、この技術により目的とするデバイスパターンが形成される。エッチング方法はウェットエッチングとドライエッチングとに区別され、各々利点または欠点を有している。そこでエッチング方法は、対象とする被エッチング膜の材質やパターン精度等に応じて選択され、採用される。
【０００３】
例えばウェットエッチングは基本的には等方性エッチングであるため、サイドエッチングがあり、被エッチング膜を覆うマスクからの寸法シフト量が極めて大きい。このため、ウェットエッチングは微細加工には適していない。しかしウェットエッチングは、選択性エッチング（特定の材料だけをエッチングし、他の材料はエッチングしないこと）に優れ、エッチング速度が速く、またダメージによる半導体素子の劣化が無いなどの利点を有しており、現在においても半導体装置の製造プロセスにおけるパターン形成に用いられている（非特許文献１）。
【非特許文献１】徳山巍、橋本哲一者、「ＭＯＳＬＳＩ製造技術」、日経マグロウヒル社、昭和６０年６月２０日、ｐ．１６４
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ウェットエッチングに使用されるエッチング液は、購入図面のスペックを満たした薬品が購入されている。この購入図面のスペックは、測定元素によって値は異なるが、数十ｐｐｍ以下のものが主流となっている。
【０００５】
しかしながら、本発明者らが検討したところ、購入図面のスペックを満たした薬液をウェットエッチングのエッチング液に用いているにも関わらず、薬液に極微量含まれる汚染物質が原因で、半導体装置に不良が発生することが明らかとなった。例えば半導体基板の表面に成膜されたシリコン酸化膜をフッ酸（ＨＦ）系のエッチング液を用いてウェットエッチングした場合、薬液に極微量含まれる汚染物質によって半導体基板の表面に面荒れが生じ、これに起因して、その後半導体基板の表面に成膜されるシリコン酸化膜に耐圧劣化などの不良が見られた。
【０００６】
しかし、薬液が購入図面のスペックを満たしているため、これまで極微量の汚染物質を含む薬液を見つけ出すことができず、エッチング液に用いる薬液に起因した半導体装置の不良を防ぐことが困難であった。
【０００７】
本発明の目的は、ウェットエッチングの薬液に起因する半導体装置の不良を防ぐことのできる技術を提供することにある。
【０００８】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
本発明による半導体装置の製造方法は、半導体基板上に被エッチング膜を形成する工程と、真空ＴＤＳ（Thermal Desorption Spectroscopy）分析またはＧＣ−ＭＳ（Gas Chromatography-Mass Spectrometer）分析が行われた薬液を用いて被エッチング膜の一部または全てをウェットエッチングする工程とを有し、薬液は、真空ＴＤＳ分析のｍ／ｚ＝３０のピーク面積を５.０×１０-10Ａ・℃／ｇ以下、またはＧＣ−ＭＳ分析のＦｅ濃度を１５ｐｐｔ以下およびＣａ濃度を７ｐｐｔ以下とするものである。
【発明の効果】
【００１１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１２】
真空ＴＤＳ分析またはＧＣ−ＭＳ分析によってウェットエッチングで使用される薬液の検査を行い、分析の規格を満たし、汚染物質がほとんど含まれていない薬液を使用することにより、ウェットエッチングの薬液に起因する半導体装置の不良を防ぐことができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１４】
本発明の一実施の形態であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法を図１〜図８を用いて工程順に説明する。図中、Ａ領域は６〜７ｎｍ程度の厚さのゲート絶縁膜が形成される領域、Ｂ領域は２〜３ｎｍ程度の厚さのゲート絶縁膜が形成される領域である。
【００１５】
まず、図１に示すように、比抵抗が１０Ωｃｍ程度のシリコン単結晶で構成される半導体基板（円形の薄い板状に加工した半導体ウエハ）１を用意し、この半導体基板１の主面に浅溝２を形成する。その後、半導体基板１に熱酸化処理を施してシリコン酸化膜（図示せず）を形成する。さらにシリコン酸化膜３をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、これをＣＭＰ（chemical mechanical polishing）法により研磨して浅溝２の内部にシリコン酸化膜３を残すことにより、素子分離領域を形成する。
【００１６】
次いで、パターニングされたフォトレジスト膜をマスクとして不純物をイオン注入し、ｐウェル４およびｎウェル５を形成する。ｐウェル４にはｐ型の導電型を示す不純物、たとえばボロン（Ｂ）をイオン注入し、ｎウェル５にはｎ型の導電型を示す不純物、たとえばリン（Ｐ）をイオン注入する。この後、各ウェル領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のしきい値を制御するための不純物をイオン注入してもよい。
【００１７】
次いで、半導体基板１の表面をフッ酸系の水溶液、例えばＨＦ：ＮＨ4Ｆ：Ｈ2Ｏ混合液を用いて洗浄した後、半導体基板１の表面に、例えばシリコン酸化膜６を形成する。シリコン酸化膜６は、たとえば熱酸化法または熱ＣＶＤ法により形成することができ、その厚さは５〜６ｎｍ程度である。
【００１８】
次に、図２に示すように、フォトレジスト膜７をＡ領域の半導体基板１上に形成した後、フォトレジスト膜７をマスクとし、フッ酸系の水溶液、例えばＨＦ：ＮＨ4Ｆ：Ｈ2Ｏ混合液を用いたウェットエッチングによってシリコン酸化膜（被エッチング膜）６を除去し、Ｂ領域の半導体基板１の表面を露出させる。
【００１９】
このウェットエッチングで使用される薬液、例えばＨＦおよびＮＨ4Ｆは、真空ＴＤＳ分析による検査が実施されており、この分析によって、ｍ／ｚ（質量電荷比）＝３０でのピーク面積が５.０×１０-10Ａ・℃／ｇ以下の薬液が使用される。ｍ／ｚは、ある分子をイオン化させたときの質量と電荷との比を表し、ピーク面積（Ａ・℃／ｇ）は、ある温度範囲で求めたピーク面積を重量で規格化している。ｍ／ｚ＝３０は、半導体基板（シリコン）１の表面の面荒れが生じた場合に多く検出されるＳｉＨ2の脱離物をモニタすることができる。また半導体基板１の表面の面荒れが大きくなると、後の酸化工程において半導体基板１にピットが形成され、最終的には耐圧劣化を引き起こすことから、ｍ／ｚ＝３０のピーク面積と製品の不良との間には因果関係があると考えられる。
【００２０】
図３に、本発明の一実施の形態である具体的な薬液の検査方法の一例を示す。
【００２１】
まず、評価用ウエハを半導体製造工場から分析会社へ送付する（フロー（１））。評価用ウエハは、例えば厚さ１００ｎｍ程度の熱酸化膜が表面に成膜された半導体ウエハである。さらに製造ロット本体から抜き取った検査薬液を薬液製造メーカから分析会社へ送付する（フロー（２））。
【００２２】
分析会社は、受け取った評価用ウエハおよび検査薬液を用いて真空ＴＤＳ分析を行い（フロー（３））、その分析結果（ｍ／ｚ＝３０のピーク面積）を半導体製造工場と薬液製造メーカに報告する（フロー（４））。分析結果が規格（５.０×１０-10Ａ・℃／ｇ以下）内であれば、薬液製造メーカから製造ロット本体が半導体製造工場へ向けて発送される（フロー（５））。なおここでは、薬液の真空ＴＤＳ分析を分析会社で行ったが、薬品製造メーカまたは半導体製造工場で行うこともできる。
【００２３】
図４に、真空ＴＤＳ分析によって得られたｍ／ｚ＝３０の推移図の一例を示す。
【００２４】
真空ＴＤＳ分析のピーク面積は、薬液の製造月日によって変動しており、規格（５.０×１０-10Ａ・℃／ｇ以下）よりも、大きいピーク面積を示す薬液があることがわかる。図に示した薬液の中では、１月２４日〜２月１３日の間に製造された薬液のピーク面積が規格を越えており、これら薬液は、半導体製造工場へは発送されない。
【００２５】
なお、薬液の検査方法として、真空ＴＤＳ分析に代わりＧＣ−ＭＳ分析を用いることもできる。ＧＣ−ＭＳ分析は一般に使われているが、薬液を検査する際には、Ｆｅ濃度およびＣａ濃度の規格を数十ｐｐｔオーダに定めて、検査結果の良否が判定される。
【００２６】
図５に、ＧＣ−ＭＳ分析によって得られた薬液中の汚染濃度の推移図の一例を示す。
【００２７】
ここでは、Ｆｅ濃度の規格を１５ｐｐｔ以下、Ｃａ濃度の規格を７ｐｐｔ以下としている。図に示した薬液の中では、１月２４日に製造された薬液のＦｅ濃度が規格を越えており、また１月２４日〜２月３日の間に製造された薬液のＣａ濃度が規格を越えている。この結果は、上記真空ＴＤＳ分析によって得られた検査結果とほぼ同じであり、ＧＣ−ＭＳ分析は、真空ＴＤＳ分析とほぼ同程度の感度で薬液の良否を判定できることがわかる。
【００２８】
このように、半導体製造工場に運び込まれる薬液を検査し、真空ＴＤＳ分析でｍ／ｚ＝３０のピーク面積が５.０×１０-10Ａ・℃／ｇ以下、またはＧＣ−ＭＳ分析でＦｅ濃度が１５ｐｐｔ以下およびＣａ濃度が７ｐｐｔ以下の薬液を選ぶことにより、極微量の汚染物質がほとんど含まれていない薬液をウェットエッチングで使用することができる。
【００２９】
次いで、フォトレジスト膜７を除去した後、図６に示すように、半導体基板１上に、例えば熱酸化法または熱ＣＶＤ法によりシリコン酸化膜８を形成する。その厚さは２〜３ｎｍ程度である。これにより、Ａ領域には、シリコン酸化膜６およびその上部に形成された酸化膜からなる膜厚が６〜７ｎｍ程度のゲート絶縁膜１０ａが形成され、Ｂ領域には、シリコン酸化膜８からなる膜厚が２〜３ｎｍ程度のゲート絶縁膜１０ｂが形成される。
【００３０】
上記ウェットエッチングにおいて、真空ＴＤＳ分析またはＧＣ−ＭＳ分析の規格を満たした薬液を用いていることから、薬液中にほとんど汚染物質が含まれておらず、半導体基板１の表面の荒れが低減できるので、半導体基板１の表面に成膜されるゲート絶縁膜１０ｂ（シリコン酸化膜８）の信頼度を向上することができる。
【００３１】
次に、図７に示すように、ゲート電極１１となるシリコン多結晶膜およびキャップ絶縁膜１２となるシリコン酸化膜を、たとえばＣＶＤ法で順次堆積して積層膜を形成し、パターニングされたフォトレジスト膜をマスクとして上記積層膜をドライエッチングする。これにより、ゲート電極１１およびキャップ絶縁膜１２を形成する。
【００３２】
次いで、半導体基板１上に、たとえばＣＶＤ法でシリコン酸化膜を堆積した後、このシリコン酸化膜を異方性エッチングすることにより、ゲート電極１１の側壁にサイドウォール１３を形成する。その後、パターニングされたフォトレジスト膜をマスクとして、ｐウェル４にｎ型不純物（たとえばリン、ヒ素（Ａｓ））をイオン注入し、ｐウェル４上のゲート電極１１の両側にｎ型半導体領域１４を形成する。ｎ型半導体領域１４は、ゲート電極１１およびサイドウォール１３に対して自己整合的に形成され、ｎチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。
【００３３】
同様に、パターニングされたフォトレジスト膜をマスクとして、ｎウェル５にｐ型不純物（たとえばフッ化ボロン（ＢＦ2））をイオン注入し、ｎウェル５上のゲート電極１１の両側にｐ型半導体領域１５を形成する。ｐ型半導体領域１５は、ゲート電極１１およびサイドウォール１３に対して自己整合的に形成され、ｐチャネルＭＩＳＦＥＴのソース、ドレインとして機能する。
【００３４】
次に、図８に示すように、半導体基板１上にシリコン酸化膜１６を形成した後、そのシリコン酸化膜１６を、たとえばＣＭＰ法で研磨することにより表面を平坦化する。シリコン酸化膜１６は、たとえばＴＥＯＳ（tetra ethyl ortho silicate：Ｓｉ（ＯＣ2Ｈ5））とオゾン（Ｏ3）とをソースガスに用いたプラズマＣＶＤ法で堆積されたＴＥＯＳ酸化膜で構成される。
【００３５】
次いで、パターニングされたフォトレジスト膜をマスクとしたドライエッチングによってシリコン酸化膜１６に接続孔１７を形成する。この接続孔１７は、ｎ型半導体領域１４またはｐ型半導体領域１５上などの必要部分に形成する。
【００３６】
さらに、接続孔１７の内部を含む半導体基板１の全面にチタン窒化（ＴｉＮ）膜を、たとえばＣＶＤ法で堆積し、さらに接続孔１７を埋め込むタングステン（Ｗ）膜を、たとえばＣＶＤ法で堆積する。その後、接続孔１７以外の領域のチタン窒化膜およびタングステン膜を、たとえばＣＭＰ法により除去して接続孔１７の内部にプラグ１８を形成する。
【００３７】
次いで、半導体基板１の全面に、たとえばタングステン膜を堆積した後、パターニングされたフォトレジスト膜をマスクとしたドライエッチングによってタングステン膜を加工し、第１配線層の配線１９を形成する。タングステン膜は、ＣＶＤ法またはスパッタ法により形成できる。
【００３８】
その後、さらに上層の配線を形成した後、パッシベーション膜で半導体基板１の全面を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００３９】
なお、本実施の形態では、ゲート絶縁膜１０ｂを形成するためにシリコン酸化膜６を除去し、半導体基板１を露出させるウェットエッチング工程について説明したが、いかなるウェットエッチング工程にも適用することができる。例えば接続孔１７の形成に、ウェットエッチングを用いてもよく、この工程に真空ＴＤＳ分析またはＧＣ−ＭＳ分析を行い、規格を満たした薬液が用いられる。
【００４０】
また、本実施の形態では、ウェットエッチング工程に適用した場合について説明したが、薬液を用いる洗浄工程にも適用することができる。
【００４１】
また、本実施の形態では、ＣＭＯＳデバイスの製造に適用した場合について説明したが、いかなる半導体装置の製造にも適用することができる。
【００４２】
このように、本実施の形態によれば、真空ＴＤＳ分析またはＧＣ−ＭＳ分析によってウェットエッチングで使用される薬液の検査を行い、分析の規格を満たした薬液を半導体製造工場で使用することにより、ウェットエッチングの薬液に起因するＣＭＯＳデバイスの不良を防ぐことができる。
【００４３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００４４】
本発明の半導体装置の製造方法は、ウェットエッチングを行う半導体装置の製造工程に適用することができる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態である具体的な薬液の検査方法の一例を示す図である。
【図４】真空ＴＤＳ分析によって得られたｍ／ｚ＝３０の推移図の一例である。
【図５】ＧＣ−ＭＳ分析によって得られた薬液中の汚染濃度の推移図の一例である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＣＭＯＳデバイスの製造工程を示す半導体基板の要部断面図である。
【符号の説明】
【００４６】
１  半導体基板
２  浅溝
３  シリコン酸化膜
４  ｐウェル
５  ｎウェル
６  シリコン酸化膜
７  フォトレジスト膜
８  シリコン酸化膜
１０ａ  ゲート絶縁膜
１０ｂ  ゲート絶縁膜
１１  ゲート電極
１２  キャップ絶縁膜
１３  サイドウォール
１４  ｎ型半導体領域
１５  ｐ型半導体領域
１６  シリコン酸化膜
１７  接続孔
１８  プラグ
１９  配線
【図１】
2005108968.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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