(57)【要約】      （修正有）【課題】ダイナミック型フリップフロップ回路内部のフローティングノードのレベルを固定させて低速クロック動作時の誤動作を防止する。【解決手段】第１の電源（Vss）と第２の電源（Vdd）とを有し、クロックに同期して入力信号（D）を取り込むフリップフロップ回路において、第１及び第２の電源との間に３段積みされたトランジスタを有する第１、第２、第３のゲート（G1,G2,G3）を有する。第１のゲート（G1）は、入力信号（D）に対応する第１の信号（N1）を出力し、第２のゲート（G2）は、クロック（CLK）の第１のレベル（例えばＬレベル）に応答して第１の所定レベルの第２の信号（N2）を生成し、クロックの第２のレベル（例えばＨレベル）に応答して、第２の信号（N2）を第１の信号（N1）に対応するレベルにする。更に、第３のゲート（G3）は、クロックの第２のレベル（例えばＨレベル）に応答して、第２の信号（N2）に対応する第３の信号（/Q）を出力する。【選択図】  図４
2005318479.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記クロックの第２のレベルに応答して、前記第２の信号に対応する第３の信号を出力する第３のゲートと、
前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化し、前記第３のゲートと共に前記第３の信号をラッチする第１の反転フィードバック回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【請求項２】
第１の電源と前記第１の電源と異なる電位の第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第２のレベルに応答して、前記第２の信号に対応する第３の信号を出力する第３のゲートと、
前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化する第１の反転フィードバック回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【請求項３】
請求項１または２において、
前記反転フィードバック回路は、前記クロックの第２のレベルに応答して導通する活性化トランジスタと、当該活性化トランジスタが導通するときに活性化されるインバータとを有することを特徴とするフリップフロップ回路。
【請求項４】
請求項２において、
前記レベル固定手段は、前記第１の信号の端子と第１の電源または第２の電源との間に設けられたレベル固定用トランジスタと、前記クロックの第２のレベルを遅延させて前記レベル固定用トランジスタのゲートに供給して当該レベル固定用トランジスタを導通させる遅延回路とを有することを特徴とするフリップフロップ回路。
【請求項５】
請求項２において、
前記レベル固定手段は、前記第１の信号の端子と第１の電源または第２の電源との間に設けた抵抗手段を有し、当該抵抗手段は、前記第１の信号により前記第３の信号が確定した後に、前記第１の信号のレベルを前記第２の所定レベルに変化させる程度の遅延特性を有することを特徴とするフリップフロップ回路。
【請求項６】
請求項１または２において、
前記第３の信号の端子に、ラッチ回路が接続されていることを特徴とするフリップフロップ回路。
【請求項７】
請求項２において、
前記第１のゲートが、前記第１及び第２の電源との間に、前記入力信号がゲートに供給される第１の第１導電型トランジスタ（MN1,MP11）と、前記クロックがゲートに供給される第１の第２導電型トランジスタ（MP2,MN12）と、前記入力信号がゲートに供給される第２の第２導電型トランジスタ（MP1,MN11）とを有し、
前記第２のゲートが、前記第１及び第２の電源との間に、前記クロックがゲートに供給される第３の第１導電型トランジスタ（MN3,MP13）と、前記第１の信号がゲートに供給される第２の第１導電型トランジスタ（MN2,MP12）と、前記クロックがゲートに接続される第３の第２導電型トランジスタ（MP3,MN13）とを有し、
前記第３のゲートが、前記第１及び第２の電源との間に、前記第２の信号がゲートに供給される第５の第１導電型トランジスタ(MN5,MP14)と、クロックがゲートに供給される第４の第１導電型トランジスタ（MN4,MP15）と、前記第２の信号がゲートに供給される第４の第２導電型トランジスタ（MP4,MN15）とを有することを特徴とするフリップフロップ回路。
【請求項８】
請求項２において、更に、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第２のレベルに応答して第３の所定レベルの第４の信号を生成し、前記クロックの第１のレベルに応答して、前記第４の信号を前記第３の信号に対応するレベルにする第４のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して、前記第４の信号に対応する第５の信号を出力する第５のゲートと、
前記第５の信号の端子と第４の信号の端子間に設けられ、前記クロックの第１のレベルに応答して活性化する第２の反転フィードバック回路とを有することを特徴とするフリップフロップ回路。
【請求項９】
第１の電源と前記第１の電源と異なる電位の第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記クロックの第２のレベルに応答して活性化し、前記第２の信号に対応する第３の信号を出力する組合せ回路と、
前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化する第１の反転フィードバック回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【請求項１０】
第１の電源と前記第１の電源と異なる電位の第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記クロックの第２のレベルに応答して活性化し、前記第２の信号をラッチするラッチ回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。  
【請求項１１】
請求項１、２、９または１０において、
前記クロックは、第１の周波数から当該第２の周波数より低い第２の周波数までの周波数帯域を有することを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低電圧で高速動作するフリップフロップ回路に関し、特に、低速クロック動作における不安定動作を回避することができる高速フリップフロップ回路に関する。
【背景技術】
【０００２】
ＬＳＩチップ内には多くのフリップフロップ回路が設けられる。高速動作するフリップフロップ回路として、クロックに応答してデータを取り込むダイナミック型フリップフロップ回路が知られている。従来のダイナミック型フリップフロップ回路は、インバータの入力側に、またインバータ間にＣＭＯＳトランスファーゲートを設け、クロック制御でＣＭＯＳトランスファーゲートをオン、オフさせて、入力データの取り込みと、後段へのデータ転送を行う。このようなダイナミック型フリップフロップ回路は、例えば、特許文献１、２などに記載されている。
【０００３】
近年のＬＳＩの高速化に伴い、チップ間の信号伝送や、チップ内の回路ブロック間や素子間の信号伝送がますます高速化している。それに伴って、ＬＳＩチップ内に数多く設けられるフリップフロップ回路も高速化が必要になっている。その場合、前述のＣＭＯＳトランスファーゲートを利用するダイナミック型フリップフロップ回路は、トランスファーゲートによる遅延時間のため、高速動作には不向きである。
【０００４】
一方で、トランスファーゲートを利用しないダイナミック型のフリップフロップ回路も提案されている（例えば、特許文献３）。このフリップフロップ回路では、ＣＭＯＳインバータに、クロック制御されるＰＭＯＳトランジスタとＮＭＯＳトランジスタを挿入して、入力データをクロックに同期して取り込む。
【特許文献１】特開平３−２２８２９６号公報（１９９１年１０月９日公開）
【特許文献２】特開２００２−２０８８４１号公報（２００２年７月２６日公開）
【特許文献３】特開２００２−２６６９７号公報（２００２年１月２５日公開）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のダイナミック型フリップフロップ回路は、グランドと電源との間に、ＣＭＯＳインバータを構成する２個のトランジスタとクロック制御の２個のトランジスタとで合計４個のトランジスタを接続しているため、電源電圧を低くすることができず、低消費電力化に適さない。
【０００６】
また、高速クロックに対応して動作可能なフリップフロップ回路は、一方で、低速クロックに対しても安定して動作することが求められている。つまり、制御クロックの周波数が広い帯域にわたる場合でも、誤動作なく動作することが求められている。
【０００７】
そこで、本発明の目的は、低電圧で高速動作し、且つ広い周波数帯域で安定動作するダイナミック型の高速フリップフロップ回路を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するために、本発明の第１の側面において、クロックに同期して入力信号を取り込むフリップフロップ回路において、前記入力信号に対応する第１の信号を出力する第１のゲートと、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、前記クロックの第２のレベルに応答して、前記第２の信号に対応する第３の信号を出力する第３のゲートと、前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化し、前記第３のゲートと共に前記第３の信号をラッチする第１の反転フィードバック回路と、前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有する。
【０００９】
上記の目的を達成するために、本発明の第２の側面において、第１の電源と前記第１の電源とは異なる第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、第１及び第２の電源との間に３段積みされたトランジスタを有する第１、第２、第３のゲートを有する。第１のゲートは、入力信号に対応する第１の信号を出力し、第２のゲートは、クロックの第１のレベル（例えばＬレベル）に応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベル（例えばＨレベル）に応答して、前記第２の信号を前記第１の信号に対応するレベルにする。更に、第３のゲートは、クロックの第２のレベル（例えばＨレベル）に応答して、第２の信号に対応する第３の信号を出力する。更に、フリップフロップ回路は、第３の信号端子と第２の信号端子間に設けられ、クロックの第２のレベル（例えばＨレベル）に応答して活性化する反転フィードバック回路と、クロックが第２のレベル（例えばＨレベル）に変化した後所定時間遅延して前記第１の信号端子を第２の所定レベルに固定するレベル固定手段とを有する。
【発明の効果】
【００１０】
本発明の側面によれば、低速クロックにより動作する場合、反転フィードバック回路とレベル固定手段とにより、第１の信号端子と第２の信号端子とがフローティング状態になることが防止される。したがって、低速動作時のリーク電流により各端子のレベルが変動して誤動作することが防止される。
【発明を実施するための最良の形態】
【００１１】
以下、図面にしたがって本発明の実施の形態について説明する。但し、本発明の技術的範囲はこれらの実施の形態に限定されず、特許請求の範囲に記載された事項とその均等物まで及ぶものである。
【００１２】
図１は、ダイナミック型フリップフロップ回路の一例を示す回路図である。この回路は、TSPC-FF（True-Single-Phase Clocking Flip Flop）であり、グランド電源Vssと高電位電源Vddとの間に３個のトランジスタを縦積み接続した３段のゲートで構成される。図中、Ｐチャネルトランジスタには引用番号ＭＰを、Ｎチャネルトランジスタには引用番号ＭＮをそれぞれ与えている。
【００１３】
初段ゲート回路G1は、入力データ信号Ｄが入力されるトランジスタＭＰ１とＭＮ１と、クロックＣＬＫにより制御されるトランジスタＭＰ２とが、電源Vdd,Vssの間に３段積み接続されている。そして、初段ゲート回路G1では、クロックCLKがLレベルの間、トランジスタMP2が導通し、出力ノードN1には入力データ信号Dに応じたレベルが出力される。例えば、入力データ信号DがLレベルであれば、トランジスタMP1は導通、MN1は非導通となり、出力ノードN1はHレベルになり、入力データ信号DがHレベルであれば、トランジスタMN1は導通、MP1は非導通となり、出力ノードN1はLレベルになる。
【００１４】
一方、２段目のゲート回路G2は、クロックCLKにより制御されるトランジスタMP3,MN3と、初段ゲートG1の出力ノードN1により制御されるトランジスタMN2とを有する。そして、クロックCLKがLレベルの間、トランジスタMP3が導通し、MN3が非導通となり、出力ノードN2はHレベルにプリチャージされる。また、クロックCLKがHレベルになると、それに応答して、トランジスタMP3が非導通、MN3が導通し、ノードN1のレベルに応じてトランジスタMN2が非導通または導通となり、出力ノードN2はHレベルのまま維持されるか又はLレベルに駆動される。
【００１５】
更に、３段目のゲート回路G3は、クロックCLKにより制御されるトランジスタMN4と、ノードN2により制御されるトランジスタMP4,MN5とを有する。そして、クロックCLKがLレベルの間はトランジスタMN4が非導通でゲート回路G3は活性化されず、クロックCLKがHレベルになると、それに応答して、トランジスタMN4が導通し、ノードN2のレベルをトランジスタMP4,MN5のCMOSインバータが反転して、出力信号／Ｑ（反転Ｑ）を出力する。
【００１６】
３段のゲート回路G1,G2,G3は全て反転機能を有するので、入力データ信号Dの反転信号が出力信号／Ｑとして出力される。そして、クロックCLKがLレベルの間は、入力データ信号DのレベルはノードN1に取り込まれているだけで、出力信号／Ｑには出力されず、クロックCLKがHレベルになると、それに応答して、入力データ信号DがノードN1にサンプリングされ、ノードN1に応じてノードN2のレベルが確定し、出力データ信号Dが出力信号／Ｑとして出力される。３段のゲート回路は、クロックが変化した時にそれぞれ動作し、それ以外の時はその状態を維持するだけであり、クロックに同期したダイナミック動作である。
【００１７】
図２、図３は、本実施の形態におけるシミュレーション波形図である。図２は、クロック周波数を高くした高速動作時（この例は3GHz）の波形図であり、図３は、クロック周波数を低くした低速動作時（この例は1KHz）の波形図である。図２（Ｂ）、図３（Ｂ）は、それぞれ図１のフリップフロップ回路の高速動作時と低速動作時の波形図である。
【００１８】
このシミュレーション波形図に示されるように、図２（Ｂ）の高速動作時においては、クロックCLKがHレベルの時にノードＮ１やＮ２がフローティング状態になるが（図中矢印の波形）、リーク電流によるそれらのノードのレベル変化は高速動作時の短時間の間ではわずかであり、正常に動作している。即ち、出力信号／Ｑには、入力データ信号Ｄの反転レベルが生成されている。一方、図３（Ｂ）の低速動作時は、クロックCLKがHレベルのままの時間が長いため、フローティング状態になったノードN1,N2がリーク電流により大きくレベル変化し、出力データ信号／Ｑが入力データ信号Ｄの反転レベルになっていない。つまり、スタティック動作においては、フローティング状態のノードのレベル変動により誤動作を生じる。この点について、以下説明する。
【００１９】
図１のフリップフロップ回路において、クロックCLKがLレベルのとき、ノードN2がHレベルにプリチャージされトランジスタMP4はオフ、クロックCLKのLレベルによりトランジスタMN4もオフ状態にされ、出力端子／Ｑはフローティング状態にされる。ＬＳＩは、一般に、高速化されるとトランジスタサイズが小さくなり、ゲート耐圧の低下により電源電圧Vddが低くなり、閾値電圧も下げる必要があり、その結果、トランジスタのオフリーク電流が増大する。従って、低速動作時の比較的長いクロックCLKのLレベルの期間中、トランジスタMP4やMN4のリーク電流により、フローティング状態の出力端子／Ｑがレベル変動する。これが、図３（Ｂ）の期間ｔ１に示されていて、矢印で示されるように、Ｈレベルになるべき出力データ／ＱはクロックCLKがLレベルの間変動している。
【００２０】
一方、クロックCLKがHレベルになると、それに応答して、前述のダイナミック動作を行い、入力データ信号Dの反転信号が出力端子／Ｑに出力される。このとき、クロックCLKのHレベルによりトランジスタMP3はオフとなり、入力データDがHレベルの場合は、ノードN1がLレベルとなり、トランジスタMN2もオフとなる。つまり、ノードN2はフローティング状態になる。そのため、クロックCLKが比較的長い期間においてHレベルを維持すると、トランジスタMP3,MN2のオフリーク電流により、ノードN2のレベルが変動する。図３（Ｂ）の期間ｔ２において、クロックCLKがLレベルの間にノードN2のレベルが低下している。このノードN2のレベル低下により、トランジスタMP4のリーク電流が増大して、出力端子／Ｑをより高いレベルに変動させている。つまり、出力端子／Ｑには、Ｈレベルの入力データ信号Ｄの反転信号が正常に出力されていない。
【００２１】
また、クロックCLKがHレベルのとき、入力データ信号DがLレベルになると、トランジスタMP2,MN1が共にオフ状態になり、ノードN1もフローティング状態になる。したがって、フローティング状態のノードN1も、リーク電流によりそのレベルが変動することが予想される。ノードN1のレベル変動は、トランジスタMN2のリーク電流の変動を招き、ノードN2のレベル変動を招き、結局、出力信号／Ｑの変動を招くことが予想される。
【００２２】
前述のとおり、図２と図３とでは時間軸のスケールが３×１０6倍異なる。高速動作の場合はクロック周期が短いので、図２に示されるように、ノードN1,N2,／Ｑのレベル変動は無視できる程度であり、誤動作には至っていない。しかし、低速動作の場合はクロック周期が長くなり、それらのノードのレベル変動は無視できない程度に大きくなり、誤動作を招いている。したがって、広い帯域のクロックに対して正常に動作するためには、この低速動作時のフローティングノードのレベル変動を防止して、誤動作をなくす必要がある。
【００２３】
図４は、本実施の形態におけるダイナミック型フリップフロップ回路の原理図である。このフリップフロップ回路は、図１と同様に、電源VddとVssとの間に３個のトランジスタを縦積みした構成の３段のゲート回路G1,G2,G3を有する。これら３段のゲート回路の構成と、クロックCLK制御によるダイナミック動作は、図１と同じである。これらのゲート回路がトランジスタ３個の縦積み構成であるので、電源Vddレベルを低くすることができる。このクロックCLKは、高速周波数から低速周波数までの比較的広い周波数帯域を有し、フリップフロップ回路は、広い帯域のクロックCLKに対応して適切に動作する。
【００２４】
図４の回路では、出力端子／Ｑ、ノードN1,N2がフローティング状態になり、リーク電流によりそれらのノードのレベルが変動して誤動作を招くのを防止するために、第１に、出力端子／ＱとノードN2との間には、クロックCLKがHレベルの時に活性化されるインバータINV1からなる反転フィードバック回路が設けられている。つまり、クロックCLKがHレベルの間にトランジスタMN7がオン状態になり、インバータINV1に動作電流を供給して活性化させる。第２に、出力端子／Ｑには、インバータINV2,INV3からなるラッチ回路が接続されている。第３に、ノードN1には、クロックCLKがHレベルに変化して、入力データ信号Dのレベルが出力端子／Ｑに伝達された後に、ノードN1のレベルをグランドVssに引き下げるトランジスタMN6が接続されている。つまり、クロックCLKのHレベルは、遅延回路１０を介してトランジスタMN6に供給され、クロックCLKがHレベルに変化して所定時間後にノードN1のレベルはグランドレベルに固定される。この例では、遅延回路１０とトランジスタMN6とでレベル固定手段を構成している。
【００２５】
そこで、図４のフリップフロップ回路の動作について説明する。まず、クロック制御によるダイナミック動作について説明する。図２（Ａ）の高速動作時のシミュレーション波形を参照しながら説明する。仮に入力データ信号ＤがＬレベルで、クロックＣＬＫがＬレベルにあるとする。初段ゲート回路G1のトランジスタMP1,MP2は、共にオン状態、トランジスタMN1はオフ状態にあり、ノードN1はHレベル（電源Vddレベル）になっている。また、２段目ゲート回路G2においては、トランジスタMP3がオン状態、トランジスタMN3がオフ状態にあるので、ノードN2はHレベルにプリチャージされている。これに伴って、３段目ゲート回路G3において、トランジスタMP4はオフ、トランジスタMN4はオフ状態にあるが、出力端子／Ｑは、フローティング状態にならず、インバータINV2,INV3によるラッチ回路によりあるレベルにラッチされている。
【００２６】
そこで、クロックCLKがHレベルに立ち上がると、それに応答して、初段ゲート回路G1のトランジスタMP2がオフ状態になり、入力データ信号DのLレベルがノードN1にHレベルとしてホールドされる。また、２段目ゲート回路G2にて、クロックCLKの立ち上がりに応答して、トランジスタMN3がオンとなり、プリチャージされていたノードN2は、トランジスタMN2,MN3を介してLレベルに下がる。これにより、３段目ゲート回路G3にて、トランジスタMP4がオンとなり、出力端子／ＱはＨレベルに引き上げられ、ラッチ回路INV2,INV3も反転する。
【００２７】
その後、クロックCLKがLレベルに下がると、再度、スタンバイの状態に戻り、ノードN1は入力データ信号Dに応じたレベルになり、ノードN２はプリチャージレベルになる。
【００２８】
次に、入力データ信号DがHレベルの場合について説明する。クロックCLKがLレベルの時において、入力データ信号DがHレベルの場合は、初段ゲート回路G1にて、トランジスタMP1がオフ、MN1がオン状態であり、ノードN1はLレベルになっている。２段目、３段目ゲート回路G2,G3の状態は、前述と同じである。そこで、クロックCLKがHレベルに立ち上がると、初段ゲート回路G1にて、トランジスタMP2はオフ状態になり、ノードN1のLレベルに変化はない。２段目ゲート回路G2にて、クロックCLKの立ち上がりに応答してトランジスタMN3がオン状態になるも、ノードN1がLレベルであるのでトランジスタMN2はオフ状態であり、ノードN2のHレベルにも変化はない。そして、３段目ゲート回路G3にて、トランジスタMN4,MN5がオン状態になって、出力端子／ＱはＬレベルにされ、ラッチ回路INV2,INV3は反転する。
【００２９】
以上のように、クロックCLKが変化した時のダイナミック動作は、図１の場合と同様である。
【００３０】
次に、図２，３を参照して、図４のフリップフロップ回路のスタティック動作に誤動作がないことを説明する。図２（Ａ）の高速動作では、クロック周期が短く、フローティングノードのリーク電流によるレベル変動は少ないので、図２（Ｂ）と同様に出力信号／Ｑは入力データＤの反転レベルを正常に出力している。一方、図３（Ａ）の低速動作においては、次の通りである。
【００３１】
まず、クロックCLKがLレベルの間、ノードN2のHレベルへのプリチャージによりトランジスタMP4はオフ、クロックCLKのLレベルによりトランジスタMN4もオフになっている。しかし、出力端子／ＱにインバータINV2,INV3からなるラッチ回路を設けているので、出力端子／Ｑはフローティングにならず、トランジスタMP4,MN4のオフリーク電流による出力端子／Ｑのレベル変動は回避される。従って、期間ｔ１において、出力信号／Ｑは入力データ信号Ｄの反転レベル（Ｈレベル）に維持されている。図３（Ｂ）と比較すると、誤動作していないのが理解される。
【００３２】
一方、クロックCLKがHレベルの間は、トランジスタMP3がオフになり、入力データ信号DがHレベルの時、ノードN1はLレベルになり、トランジスタMN2もオフになる。しかし、クロックCLKがHレベルの間は、トランジスタMN7のオンにより反転フィードバック回路のインバータINV1が活性状態になっていて、ノードＮ２は出力信号／Ｑの反転レベルにラッチされる。つまり、ノードN2は反転フィードバック回路INV1により出力信号／Ｑの反転レベルに固定される。従って、トランジスタMP3,MN2にオフリーク電流が発生しても、ノードN2はインバータINV1によりHレベルに維持されフローティング状態ではないので、図１の回路のようにノードN2がレベル変動することはない。従って、期間ｔ２において、出力端子／Ｑは入力データ信号Ｄの反転レベルに維持されている。図３（Ｂ）と比較すると、誤動作していないのが理解される。
【００３３】
なお、反転フィードバック回路のインバータINV1は、クロックがLレベルの間は、非活性であるので、ノードN2のプリチャージレベルへの駆動動作に影響を与えることはない。また、クロックCLKがHレベルに立ち上がった直後の、ノードN2による出力端子／Ｑの変動動作にも影響を与えることはない。
【００３４】
更に、入力データ信号DがLレベルの時は、トランジスタMN1がオフ状態になり、クロックCLKがHレベルになるとトランジスタMP2もオフ状態になる。しかし、クロックCLKのHレベルへの立ち上がりは、遅延回路１０を介してトランジスタMN6に伝えられ、ノードN1のHレベルが出力端子／Ｑに伝達終了した後に、トランジスタMN6が導通して、ノードN1をLレベルに固定する。遅延回路１０の遅延時間は、クロックCLKがHレベルになってからノードN1のレベルによりノードN2を介して出力端子／Ｑが確定するまでの時間以上に設定されている。従って、このレベル固定手段としてのトランジスタMN6が、ダイナミック動作に支障を与えることはない。
【００３５】
このレベル固定手段がないと、クロックCLKがHレベルの期間において、ノードN1がフローティング状態になってリーク電流によりレベル変動を生じ、ノードN2をレベル変動させる可能性があるが、本実施の形態ではレベル固定手段によりかかる可能性を抑えている。なお、レベル固定手段であるトランジスタMN6は、トランジスタMN1などと比較するとトランジスタ面積が小さく、トランジスタMN6によるリーク電流は微少である。
【００３６】
以上のように、本実施の形態のフリップフロップ回路では、図３（Ａ）に示されるように、低速動作時においても、図３（Ｂ）内に矢印で示されるような出力データ／Ｑの誤動作がなくなり、フリップフロップ回路がクロックの広い帯域で正常に動作する。
【００３７】
図５は、本実施の形態のダイナミック型フリップフロップ回路（１）の回路図である。図４の原理図と異なるところは、レベル固定手段として、トランジスタMN6とクロックCLKを遅延伝達するインバータ１２，１４からなる遅延回路１０を有することである。それ以外の構成は、図４と同じである。つまり、クロックCLKのHレベルへの立ち上がりは、２段のインバータ１２，１４を経由して遅延し、前述したタイミングでトランジスタMN6をオン状態にする。これにより、ノードN1がLレベルに固定され、リーク電流によりレベル変動することが防止される。
【００３８】
図６は、本実施の形態のダイナミック型フリップフロップ回路（２）の回路図である。図４の原理図と異なるところは、レベル固定手段として、トランジスタMN6とクロックCLKを遅延伝達するトランジスタMN8からなるトランスファーゲート回路を有することである。トランジスタMN8のゲートは電源Vddに接続され、トランジスタMN8のオン抵抗は、遅延機能を有する程度に小さい値に設定されている。それ以外の構成は、図４と同じである。
【００３９】
図７は、本実施の形態のダイナミック型フリップフロップ回路（３）の回路図である。図４の原理図と異なるところは、レベル固定手段として、トランジスタMN6とクロックCLKを遅延伝達するトランジスタMP10からなるトランスファーゲート回路を有することである。トランジスタMP10のゲートはグランドに接続され、トランジスタMP10のオン抵抗は、遅延機能を有する程度に小さい値に設定されている。それ以外の構成は、図４と同じである。
【００４０】
図８は、本実施の形態のダイナミック型フリップフロップ回路（４）の回路図である。図４の原理図と異なるところは、レベル固定手段として、トランジスタMN6とクロックCLKを遅延伝達するトランジスタMN8、MP10からなるトランスファーゲート回路を有することである。トランジスタMN8のゲートは電源Vddに、トランジスタMP10のゲートはグランドにそれぞれ接続され、トランジスタMN8、MP10のオン抵抗は、遅延機能を有する程度に小さい値に設定されている。トランスファーゲート回路をCMOSトランジスタで構成することで、トランスファーゲートのPMOSかNMOSの片方は常に完全なオン状態にあるので、トランジスタMN6のゲート電位をより安定に一定電位に保つことができ、トランジスタMN6のゲート端子電圧をフル振幅させることができるので、MN6を完全にオン/オフさせることができる。即ち、トランスファーゲートを用いる理由は、図6のようにトランスファーゲートがNMOSの場合は、クロック信号がHighレベルになると一定の遅延時間後にトランジスタMN6のゲート電位もHighレベルになるが、この際、クロック信号のHighレベルを電源VDDと同じ値とすると、トランジスタMN6のゲート電位は電源VDDまで上がりきらず、VDD-VTHになる。（VTHはトランジスタMN8のしきい値電圧）この時、トランジスタMN8にかかるゲートソース間電圧はちょうどVTHになり、MN8はオフに近い状態になり、そのためトランジスタMN6のゲート電位は雑音などの影響を受けやすくなる。また、図7のようにトランスファーゲートがPMOSの場合は、逆にクロックがLowレベルの時に、トランジスタMN6のゲート電位が完全なLowレベル(＝グランドレベル)まで下がりきらず、グランドレベルよりもVTHだけ高い電位になるため、トランジスタMN6は完全にオフにならない。これに対して、図8のCMOS型トランスファーゲートを使うことにより改善することができる。
それ以外の構成は、図４と同じである。
【００４１】
図９は、本実施の形態のダイナミック型フリップフロップ回路（５）の回路図である。図４の原理図と異なるところは、レベル固定手段として、トランジスタMN6とクロックCLKを遅延伝達する抵抗R1を有することである。抵抗R1とトランジスタMN6のゲート寄生容量とによるＲＣ回路の遅延機能により、クロックCLKのHレベルへの立ち上がりがトランジスタMN6のゲートに伝達される。抵抗R1の抵抗値が、前述の遅延特性を満足する値に設定されている。それ以外の構成は、図４と同じである。
【００４２】
図１０は、本実施の形態のダイナミック型フリップフロップ回路（６）の回路図である。図４の原理図と異なるところは、レベル固定手段として、ノードN1とグランドとの間に、抵抗R2が設けられていることにある。抵抗R2は、ノードN1の寄生容量と共にRC回路を構成し、抵抗R2の抵抗値は、クロックCLKがHレベルに立ち上がりノードN１のレベルにより出力端子／Ｑのレベルが確定した後に、ノードN1を徐々にLレベルに低下させるような大きな値に設定される。したがって、高速クロックCLKに応答してダイナミック動作中は、この抵抗R2によるノードN1のレベル固定機能はほとんど動作しない。クロックCLKが低速になりクロックCLKが停止している期間において、抵抗R2によりノードN1は徐々にグランドレベルに下げられ、固定される。それ以外の構成は、図４と同じである。
【００４３】
図１１は、本実施の形態のダイナミック型フリップフロップ回路（７）の回路図である。この例は、図１０の変形例であり、抵抗R2の代わりにトランジスタMN11が設けられている。そして、このトランジスタMN11のゲートには、電源Vddとグランド間の抵抗R3,R4の接続点に形成される中間電圧が印加されている。この中間電圧を調整することで、トランジスタMN11の抵抗値を大きくし、図１０と同様のＲＣ回路を構成することができる。それ以外の構成は、図４と同じである。
【００４４】
図１２は、本実施の形態のダイナミック型フリップフロップ回路（８）の回路図である。この例は、図４のフリップフロップ回路のＰ，Ｎチャネルを逆にしている。そして、反転クロック/CLKがトランジスタMN12、MP13、MN13、MP15に供給されている。また、出力端子／ＱとノードN2との間に設けられた反転フィードバック回路のインバータINV1は、反転クロック/CLKにより制御されるトランジスタMP17により活性化される。更に、ノードN1には、遅延回路１０とトランジスタMP16からなるレベル固定手段が設けられている。
【００４５】
このフリップフロップ回路では、反転クロック/CLKがHレベル（クロックCLKがLレベル）の状態がスタンバイ状態であり、入力データ信号Dに応じてノードN1がHまたはLレベルになっていて、ノードN２はトランジスタMN13のオンによりLレベルにプリチャージされている。そこで、反転クロック/CLKがLレベルにたち下がると、トランジスタMN12がオフ、トランジスタMP13がオンになり、ノードN1に応じてノードN2がHレベルに変化するか、またはLレベル状態を維持する。また、トランジスタMP15がオン状態になり、ノードN2に応じて出力端子／Ｑのレベルが確定する。
【００４６】
そして、反転クロック/CLKがLレベルの間、トランジスタPM17がオンしてインバータINV1を活性化し、ノードN2がレベル変動することを防止する。また、遅延回路１０を介してトランジスタMP16が導通して、ノードN1をHレベルに固定し、ノードN1がレベル変動することを防止する。このように、図１２のフリップフロップ回路は、図４の回路動作と同等である。
【００４７】
図１３は、本実施の形態のダイナミック型フリップフロップ回路（９）の回路図である。この回路は、クロックCLKの立ち上がりエッジで入力データ信号Dを取り込んで出力Ｑ１を生成し、クロックCLKの立ち下がりエッジでそのデータ信号に対応する出力Ｑ２を生成する２段構成である。そのため、図４の初段ゲート回路Ｇ１と、図４の２段目、３段目ゲート回路Ｇ２，Ｇ３からなる第１の回路１００Ａと、図１２の２段目、３段目ゲート回路Ｇ２，Ｇ３からなる第２の回路１００Ｂとを有する。
【００４８】
その動作は以下の通りである。初段ゲートG1と第１の回路１００Ａとからなる回路の動作は、図４と同様である。つまり、クロックCLKがLレベルの期間、ノードN2がHレベルにプリチャージされ、クロックCLKがHレベルに立ち上がると、入力データ信号Dに対応するノードN1のレベルに応じて、ノードN2がHレベルを維持するかLレベルに変化する。これに応じて、ノードN3がHまたはLレベルにされる。このノードN3のレベルは、ラッチ回路LATAによりラッチされると共に、インバータINV1Aが活性化されてノードN2が固定され、トランジスタMN6が導通してノードN1が固定される。
【００４９】
クロックCLKがHレベルの間は、第２の回路１００Ｂ内のノードN4はLレベルにプリチャージされる。そして、クロックCLKのLレベルへの立ち下がりに応答して、ノードN3のレベルに応じてノードN4がLレベルを維持またはHレベルに変化し、そのノードN4に応じて、ノードN5がHまたはLレベルにされ、ラッチ回路LATBによりラッチされる。そして、インバータINV1Bが活性化されて、ノードN4を固定する。また、第１の回路１００ＡはクロックCLKがLレベルの間、スタンバイ状態にされる。
【００５０】
このように、クロックCLKの立ち上がりエッジで入力データ信号Dを取り込み、出力Ｑ１として出力し、クロックCLKの立ち下がりエッジで更に出力Ｑ２にその信号を伝達する。
【００５１】
なお、第２の回路１００ＢのノードＮ５には、更に、第１の回路１００Ａと第２の回路１００Ｂとを繰り返し接続される。それにより、クロックの両エッジに応答して、取り込んだ入力データ信号Ｄを後段回路に転送することができる。
【００５２】
図１４は、本実施の形態のダイナミック型フリップフロップ回路（１０）の回路図である。この回路は、図１３のＰ、Ｎチャネルを逆にし、第１、第２の回路１００Ａ，１００Ｂを逆にした例である。つまり、図１４の多段構成のフリップフロップ回路は、図１２の初段ゲート回路Ｇ１と、図１２の２段目、３段目ゲート回路Ｇ２，Ｇ３からなる第２の回路１００Ｂと、図４の２段目、３段目ゲート回路Ｇ２，Ｇ３からなる第１の回路１００Ａとを有する２段構成である。そして、反転クロック/CLKの立ち下がりエッジで入力データ信号Dを取り込んで出力Ｑ１を生成し、反転クロック/CLKの立ち上がりエッジでそのデータ信号Dに対応する出力Ｑ２を生成する。この動作は、図１３と同様である。
【００５３】
図１５は、本実施の形態のダイナミック型フリップフロップ回路（１１）の回路図である。このフリップフロップ回路は、図５のフリップフロップ回路の変形例であり、初段、２段目ゲート回路G1,G2は図５と同じであるが、３段目ゲート回路がノードN2に加えてデータ信号D2を入力するNANDゲート２００で構成されている。このNANDゲート２００は、ノードN2を入力とする組合せ回路の一例であり、データ信号D2に応じてノードN2の信号を反転する論理回路ともいえる。そして、NANDゲート２００はクロックCLKがHレベルの期間に導通するトランジスタMN8により活性化される。それ以外の、出力端子／ＱとノードN2との間の反転フィードバック回路INV1と、ノードN1のレベルを固定するトランジスタMN6、遅延回路１０などは、図５の回路と同じである。このように、３段目のゲート回路が組合せ回路の一部を構成してもよい。
【００５４】
このフリップフロップ回路において、３段目ゲート回路G3は、データ信号D2がHレベルの時は、ノードN２のレベルがNANDゲート２００により反転されて、出力信号／Ｑが生成される。そして、出力信号／Ｑが活性化した反転フィードバック回路INV1により反転してノードN2のレベルを固定する。一方、３段目ゲート回路G3は、データ信号D2がLレベルの時は、ノードN2がH,Lレベルのいずれでも、出力信号／ＱがHレベルに固定される。そして、この出力信号／Ｑが反転フィードバック回路INV1を介してノードN2を反転しても、出力信号／Ｑに変化はない。従って、データ信号D2がHレベルの時だけ、図５と同様の動作を行い、データ信号D2がLレベルの時は、ノードN2にかかわらず、出力信号／ＱはＨレベルにされる。
【００５５】
図１６は、本実施の形態のダイナミック型フリップフロップ回路（１２）の回路図である。このフリップフロップ回路は、図１５の回路とＰ，Ｎチャネルを逆にした例である。つまり、図１２のフリップフロップ回路の変形例であり、初段、２段目ゲート回路G1,G2は図１２と同じであるが、３段目ゲート回路がノードN2に加えてデータ信号D2を入力するNANDゲート２００で構成されている。このNANDゲート２００は、ノードN2を入力とする順序回路の一例であり、データ信号D2に応じてノードN2の信号を反転する論理回路である。そして、NANDゲート２００は反転クロック/CLKがLレベルの期間に導通するトランジスタMP18により活性化される。それ以外の、出力端子／ＱとノードN2との間の反転フィードバック回路INV1と、ノードN1のレベルを固定するトランジスタMP16、遅延回路１０などは、図１２の回路と同じである。
【００５６】
［変形例］
図１７は、本実施の形態のダイナミック型フリップフロップ回路（１３）の回路図である。このフリップフロップ回路は、図１５に示した初段ゲート回路G1と２段目ゲート回路G2とからなる回路300Aと、その回路300AのノードN2をクロックCLKがHレベルの間のみラッチ保持する２つのインバータINV4,INV5からなるラッチ回路20Aとで構成される。そして、ラッチ回路20Aの一方のインバータINV5は、クロックCLKがHレベルの間のみ導通するトランジスタMN20により活性化される。
【００５７】
即ち、図１７のフリップフロップ回路は、図４に示したフリップフロップ回路の３段目ゲート回路G3を省略して、その代わりにクロックCLKがHレベルの時のみ活性化してノードN2を保持するラッチ回路20Aを設けている。このような変形により、図４のフリップフロップ回路と図１７のフリップフロップ回路とでは、次の点で異なる。図４のフリップフロップ回路では、クロックCLKがLレベルの時待機状態にされ、クロックCLKがHレベルに立ち上がると入力データ信号Dを取り込み、それに対応する信号をノードN2、出力端子/Qに出力し、再度クロックCLKがLレベルに下がっても、出力端子/Qのデータは有効データとしてラッチ回路により保持される。それに対して、図１７のフリップフロップ回路では、クロックCLKがLレベルの間待機状態にされ、クロックCLKがHレベルに立ち上がると入力データ信号Dを取り込み、それに対応する信号をノードN2に出力する。クロックCLKがHレベルの期間は、ラッチ回路20Aが活性化されるので、リーク電流が発生してもノードN2のデータは保持される。しかし、３段目ゲート回路がないので、クロックCLKがLレベルになると、ラッチ回路20Aは非活性化され、ノードN2はHレベルにプリチャージされ、もはや有効な出力データではなくなる。つまり、図１７のフリップフロップ回路は、クロックCLKがHレベルの期間のみ有効データを出力するという限定的な機能を有する。
【００５８】
この回路においては、クロックCLK=Hの間にてフローティングになるノードN2は、クロックCLK=Hの期間において、ラッチ回路20Aにより保持され、リーク電流によりノードN2がレベル変動することはない。また、フローティングになるノードN1も同様にレベル変動が防止される。
【００５９】
図１８は、本実施の形態のダイナミック型フリップフロップ回路（１４）の回路図である。図１８のフリップフロップ回路は、図１７の回路300Aの部分を、図１６の初段ゲート回路G1と２段目ゲート回路G2とからなる回路300Bにし、ラッチ回路20Aの代わりにラッチ回路20Bを設けている。つまり、ラッチ回路20Bは、クロックCLKがLレベルの期間のみトランジスタMP20の導通により活性化されて、ノードN2のデータをラッチ保持する。
【００６０】
図１８のフリップフロップ回路は、図１７の動作とは逆相になり、クロックCLKがHレベルの間は待機状態となり、クロックCLKがLレベルに立ち下がると入力データ信号Dを取り込み、ノードN2に対応する信号を出力し、ラッチする。しかし、クロックCLKがHレベルになると、ラッチ回路20Bは非活性化され、ノードN2はLレベルにプリチャージされる。つまり、図１８のフリップフロップ回路では、クロックCLKがLレベルの期間のみ有効データを出力するという限定的な機能を有する。
【００６１】
図１９は、図１７と図１８のフリップフロップ回路の間に、所定の順序回路を設けた回路例を示す図である。この順序回路４００は、４つのNANDゲートからなる２ビットデコーダ回路である。つまり、図１９の回路では、２ビットデータD1,D2の非反転信号D1,D2と反転信号/D1,/Dとを、クロックCLK＝Hに応答して図１７のフリップフロップ回路（300Aと20Aからなる回路）で取り込み、クロックCLK=Hの期間だけ有効に保持する。そして、クロックCLK=Hの期間に有効に保持されているデータをデコーダ回路からなる順序回路４００がデコードし、後段の図１８のフリップフロップ回路（300B,20Bからなる回路）が、クロックCLK＝Lに応答して取り込み、有効に保持する。このように、図１９の回路は、フリップフロップ回路、順序回路（論理回路）、フリップフロップ回路とが順に接続されている回路例であり、クロックCLKの半周期毎にデータを後段に転送し、順序回路で所望の論理演算を行う。
【００６２】
以上のように、図１７，図１８のフリップフロップ回路を利用することにより、クロックCLKの半周期毎にデータを取り込み、所望の論理演算を行い、後段に演算後のデータを転送する回路を構成することができる。そして、低速クロックにおいて、リーク電流によりレベル変動が発生することが防止される。
以上の実施の形態をまとめると、以下の付記の通りである。
【００６３】
（付記１）クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記クロックの第２のレベルに応答して、前記第２の信号に対応する第３の信号を出力する第３のゲートと、
前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化し、前記第３のゲートと共に前記第３の信号をラッチする第１の反転フィードバック回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【００６４】
（付記２）第１の電源と前記第１の電源と異なる電位の第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第２のレベルに応答して、前記第２の信号に対応する第３の信号を出力する第３のゲートと、
前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化する第１の反転フィードバック回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【００６５】
（付記３）付記１または２において、
前記反転フィードバック回路は、前記クロックの第２のレベルに応答して導通する活性化トランジスタと、当該活性化トランジスタが導通するときに活性化されるインバータとを有することを特徴とするフリップフロップ回路。
【００６６】
（付記４）付記２において、
前記レベル固定手段は、前記第１の信号の端子と第１の電源または第２の電源との間に設けられたレベル固定用トランジスタと、前記クロックの第２のレベルを遅延させて前記レベル固定用トランジスタのゲートに供給して当該レベル固定用トランジスタを導通させる遅延回路とを有することを特徴とするフリップフロップ回路。
【００６７】
（付記５）付記４において、
前記遅延回路は、偶数段のインバータ、ゲートが所定電位に固定されたトランスファートランジスタ、または抵抗素子のいずれかであることを特徴とするフリップフロップ回路。
【００６８】
（付記６）付記２において、
前記レベル固定手段は、前記第１の信号の端子と第１の電源または第２の電源との間に設けた抵抗手段を有し、当該抵抗手段は、前記第１の信号により前記第３の信号が確定した後に、前記第１の信号のレベルを前記第２の所定レベルに変化させる程度の遅延特性を有することを特徴とするフリップフロップ回路。
【００６９】
（付記７）付記１または２において、
前記第３の信号の端子に、ラッチ回路が接続されていることを特徴とするフリップフロップ回路。
【００７０】
（付記８）付記２において、
前記第１のゲートが、前記第１及び第２の電源との間に、前記入力信号がゲートに供給される第１の第１導電型トランジスタ（MN1,MP11）と、前記クロックがゲートに供給される第１の第２導電型トランジスタ（MP2,MN12）と、前記入力信号がゲートに供給される第２の第２導電型トランジスタ（MP1,MN11）とを有し、
前記第２のゲートが、前記第１及び第２の電源との間に、前記クロックがゲートに供給される第３の第１導電型トランジスタ（MN3,MP13）と、前記第１の信号がゲートに供給される第２の第１導電型トランジスタ（MN2,MP12）と、前記クロックがゲートに接続される第３の第２導電型トランジスタ（MP3,MN13）とを有し、
前記第３のゲートが、前記第１及び第２の電源との間に、前記第２の信号がゲートに供給される第５の第１導電型トランジスタ(MN5,MP14)と、クロックがゲートに供給される第４の第１導電型トランジスタ（MN4,MP15）と、前記第２の信号がゲートに供給される第４の第２導電型トランジスタ（MP4,MN15）とを有することを特徴とするフリップフロップ回路。
【００７１】
（付記９）付記２において、更に、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第２のレベルに応答して第３の所定レベルの第４の信号を生成し、前記クロックの第１のレベルに応答して、前記第４の信号を前記第３の信号に対応するレベルにする第４のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して、前記第４の信号に対応する第５の信号を出力する第５のゲートと、
前記第５の信号の端子と第４の信号の端子間に設けられ、前記クロックの第１のレベルに応答して活性化する第２の反転フィードバック回路とを有することを特徴とするフリップフロップ回路。
【００７２】
（付記１０）付記９において、更に、
前記第５のゲートの後段に、前記第２のゲート、第３のゲート及び第１の反転フィードバック回路と、前記第４のゲート、第５のゲート及び第２の反転フィードバック回路とが、繰り返し接続されていることを特徴とするフリップフロップ回路。
【００７３】
（付記１１）第１の電源と前記第１の電源と異なる電位の第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記クロックの第２のレベルに応答して活性化し、前記第２の信号に対応する第３の信号を出力する組合せ回路と、
前記第３の信号の端子と第２の信号の端子間に設けられ、前記クロックの第２のレベルに応答して活性化する第１の反転フィードバック回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【００７４】
（付記１２）付記１１において、
前記組合せ回路は、前記第２の信号と別の信号とを入力とし、前記クロックに非同期で当該入力の論理出力を生成する論理回路を有することを特徴とするフリップフロップ回路。
【００７５】
（付記１３）第１の電源と前記第１の電源と異なる電位の第２の電源とを有し、クロックに同期して入力信号を取り込むフリップフロップ回路において、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記入力信号に対応する第１の信号を出力する第１のゲートと、
前記第１及び第２の電源との間に３段積みされたトランジスタを有し、前記クロックの第１のレベルに応答して第１の所定レベルの第２の信号を生成し、前記クロックの第２のレベルに応答して、前記第２の信号を前記第１の信号に対応するレベルにする第２のゲートと、
前記クロックの第２のレベルに応答して活性化し、前記第２の信号をラッチするラッチ回路と、
前記クロックが第２のレベルに変化した後所定時間遅延して前記第１の信号の端子を第２の所定レベルに固定するレベル固定手段とを有することを特徴とするフリップフロップ回路。
【００７６】
（付記１４）付記１３に記載した第１及び第２のフリップフロップ回路と、
前記第１のフリップフロップ回路の出力を論理演算する論理回路とを有し、
前記論理回路の出力を前記第２のフリップフロップ回路に入力することを特徴とする論理回路。
【００７７】
（付記１５）付記１、２、１１または１３おいて、
前記クロックは、第１の周波数から当該第２の周波数より低い第２の周波数までの周波数帯域を有することを特徴とするフリップフロップ回路。
【図面の簡単な説明】
【００７８】
【図１】ダイナミック型フリップフロップ回路の一例を示す回路図である。
【図２】本実施の形態におけるシミュレーション波形図である。
【図３】本実施の形態におけるシミュレーション波形図である。
【図４】本実施の形態におけるダイナミック型フリップフロップ回路の原理図である。
【図５】本実施の形態のダイナミック型フリップフロップ回路（１）の回路図である。
【図６】本実施の形態のダイナミック型フリップフロップ回路（２）の回路図である。
【図７】本実施の形態のダイナミック型フリップフロップ回路（３）の回路図である。
【図８】本実施の形態のダイナミック型フリップフロップ回路（４）の回路図である。
【図９】本実施の形態のダイナミック型フリップフロップ回路（５）の回路図である。
【図１０】本実施の形態のダイナミック型フリップフロップ回路（６）の回路図である。
【図１１】本実施の形態のダイナミック型フリップフロップ回路（７）の回路図である。
【図１２】本実施の形態のダイナミック型フリップフロップ回路（８）の回路図である。
【図１３】本実施の形態のダイナミック型フリップフロップ回路（９）の回路図である。
【図１４】本実施の形態のダイナミック型フリップフロップ回路（１０）の回路図である。
【図１５】本実施の形態のダイナミック型フリップフロップ回路（１１）の回路図である。
【図１６】本実施の形態のダイナミック型フリップフロップ回路（１２）の回路図である。
【図１７】本実施の形態のダイナミック型フリップフロップ回路（１３）の回路図である。
【図１８】本実施の形態のダイナミック型フリップフロップ回路（１４）の回路図である。
【図１９】本実施の形態のダイナミック型フリップフロップ回路（１５）の回路図である。
【符号の説明】
【００７９】
Ｇ１：第１のゲート、Ｇ２：第２のゲート、Ｇ３：第３のゲート、ＣＬＫ：クロック
Ｄ：入力データ信号、Ｎ１：第１の信号、Ｎ２：第２の信号、／Ｑ：第３の信号
ＩＮＶ１：反転フィードバック回路、ＩＮＶ２，ＩＮＶ３：ラッチ回路
ＭＮ６：レベル固定用トランジスタ（レベル固定手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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