(57)【要約】【課題】高周波電力増幅器と高周波スイッチ回路の間にインピーダンス整合回路を設けることなくインピーダンス整合を行う。【解決手段】高周波スイッチ回路は、送信信号が入力される第１端子ＴＸと、前記送信信号の経路を接続状態或いは遮断状態にする第１ＦＥＴＱ１と、送信モード時に非活性且つ受信モード時に活性となる制御信号が入力される第２端子ＣＯＮ２と、第１コンデンサを介して接地される接地端子と、第２ＦＥＴＱ３とを含む。前記第２ＦＥＴＱ３は、前記第１端子ＴＸに接続されたドレイン或いはソース電極と、前記接地端子に接続されたソース或いはドレイン電極と、前記第２端子ＣＯＮ２に接続されたゲート電極とを有し、且つ単位ゲート幅あたりのオフ容量を前記第１ＦＥＴＱ１のそれよりも大きくする。【選択図】      図１
2005318093.tif 000002
【特許請求の範囲】
【請求項１】
送信信号の入出力を行う送信モードと受信信号の入出力を行う受信モードとを切り替える高周波スイッチ回路であって、
前記送信信号が入力される第１端子と、
前記送信信号の経路を接続状態或いは遮断状態にする第１ＦＥＴ（電界効果トランジスタ）と、
前記送信モード時に非活性且つ前記受信モード時に活性となる制御信号が入力される第２端子と、
第１コンデンサを介して接地される接地端子と、
前記第１端子に接続されたドレイン或いはソース電極と、前記接地端子に接続されたソース或いはドレイン電極と、前記第２端子に接続されたゲート電極とを有し、且つ単位ゲート幅あたりのオフ容量が前記第１ＦＥＴのそれよりも大きい第２ＦＥＴと
を具備することを特徴とする高周波スイッチ回路。
【請求項２】
前記第２ＦＥＴのゲート電極は、半導体基板の上に形成され、２つのオーバーハングを有し且つＴ字形の構造を有することを特徴とする請求項１記載の高周波スイッチ回路。
【請求項３】
前記第２ＦＥＴは、前記オーバーハングの長さが、前記第１ＦＥＴのそれよりも長いことを特徴とする請求項２記載の高周波スイッチ回路。
【請求項４】
前記第２ＦＥＴは、前記半導体基板表面から前記オーバーハングまでの高さが、前記第１ＦＥＴのそれよりも低いことを特徴とする請求項２記載の高周波スイッチ回路。
【請求項５】
前記第１ＦＥＴのドレイン或いはソース電極は、第１ノードを介して前記第１端子に接続され、
前記第２ＦＥＴは、前記第１ノードを介して前記第１端子に接続され、
当該高周波スイッチ回路は、前記第１端子と前記第１ノードとを接続する配線をさらに具備し、
前記第２ＦＥＴの全オフ容量と前記配線のインダクタンスとは、前記第１端子に接続される高周波電力増幅器との間でインピーダンス整合を行うことを特徴とする請求項１記載の高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波信号の送信状態と受信状態とを切り替える高周波スイッチ回路に係り、特に高周波信号を扱うＳＰＤＴ（Single-Pole Double-Through）スイッチに関する。
【背景技術】
【０００２】
携帯電話などの高周波通信装置においては、送受信切り替えのために半導体スイッチを用いたＳＰＤＴスイッチが一般的に用いられている。このＳＰＤＴスイッチは、単一の入力端子への入力を、２つの信号線路の出力端子のいずれかに切り替えて出力するための高周波スイッチである。
【０００３】
図１０は、従来のＳＰＤＴスイッチの一例を示す回路図である。ＳＰＤＴスイッチは、アンテナ端子ＡＮＴと、送信端子ＴＸと、受信端子ＲＸと、制御端子ＣＯＮ１，ＣＯＮ２と、電源電圧端子ＶＤとを備えている。端子ＡＮＴは、アンテナに接続される。端子ＴＸには、送信信号が入力される。端子ＲＸは、受信信号を出力する。
【０００４】
端子ＶＤには、電源電圧Ｖｄｄが供給されている。また端子ＶＤは、デカップリングコンデンサＣｐを介して接地されている。すなわち、端子ＶＤは、高周波的に接地され、直流（ＤＣ）的に電源電圧Ｖｄｄが供給されている。
【０００５】
ＳＰＤＴスイッチは、送信側スルーＦＥＴ（Field Effect Transistor）Ｑ１と、受信側スルーＦＥＴＱ２と、送信側シャントＦＥＴＱ３と、受信側シャントＦＥＴＱ４と、５つの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５とを備えている。
【０００６】
スルーＦＥＴＱ１は、端子ＴＸと端子ＡＮＴとの間に接続されている。スルーＦＥＴＱ２は、端子ＲＸと端子ＡＮＴとの間に接続されている。シャントＦＥＴＱ３は、端子ＴＸと端子ＶＤとの間に接続されている。シャントＦＥＴＱ４は、端子ＲＸと端子ＶＤとの間に接続されている。
【０００７】
スルーＦＥＴＱ１のゲート電極は、抵抗Ｒ１を介して制御端子ＣＯＮ１に接続されている。スルーＦＥＴＱ２のゲート電極は、抵抗Ｒ２を介して制御端子ＣＯＮ２に接続されている。シャントＦＥＴＱ３のゲート電極は、抵抗Ｒ３を介して制御端子ＣＯＮ２に接続されている。シャントＦＥＴＱ４のゲート電極は、抵抗Ｒ４を介して制御端子ＣＯＮ１に接続されている。端子ＡＮＴは、抵抗Ｒ５を介して端子ＶＤに接続されている。
【０００８】
ＦＥＴＱ１,Ｑ２,Ｑ３,Ｑ４は、負のしきい値電圧Ｖthを有している。しきい値電圧Ｖthは、０Ｖから−｜Ｖｄｄ｜Ｖの間で設定される。電源電圧Ｖｄｄが３Ｖ程度であれば、しきい値電圧Ｖthは、例えば−１Ｖ程度に設定される。図１０に示すように、ＳＰＤＴスイッチ内の全てのＦＥＴのソース電極或いはドレイン電極のＤＣ電位は、電源電圧Ｖｄｄに設定されている。
【０００９】
制御端子ＣＯＮ１には、制御信号Ｖcon1が供給される。制御端子ＣＯＮ２には、制御信号Ｖcon2が供給される。制御信号Ｖcon1と制御信号Ｖcon2とは、相補的な信号の対により構成されている。
【００１０】
制御信号Ｖcon1がハイレベル（例えば、３Ｖ）且つ制御信号Ｖcon2がローレベル（例えば、０Ｖ）の時、スルーＦＥＴＱ１およびシャントＦＥＴＱ４はオン状態、スルーＦＥＴＱ２およびシャントＦＥＴＱ３はオフ状態となる。この場合、端子ＴＸ−ＡＮＴ間は導通状態且つ端子ＡＮＴ−ＲＸ間は遮断状態となり、ＳＰＤＴスイッチは送信モードとなる。一方、制御信号Ｖcon1がローレベル且つ制御信号Ｖcon2がハイレベルの時、スルーＦＥＴＱ１およびシャントＦＥＴＱ４はオフ状態、スルーＦＥＴＱ２およびシャントＦＥＴＱ３はオン状態となる。この場合、端子ＴＸ−ＡＮＴ間は遮断状態且つ端子ＡＮＴ−ＲＸ間は導通状態となり、ＳＰＤＴスイッチは受信モードとなる。
【００１１】
図１１は、図１０に示したＳＰＤＴスイッチの送信モードにおける等価回路図である。Ｒon１及びＲon４は、それぞれＦＥＴＱ１及びＱ４のオン抵抗（ＦＥＴがオン状態でのソース電極−ドレイン電極間の抵抗）を示している。Ｃoff２及びＣoff３は、それぞれＦＥＴＱ２及びＱ３のオフ容量（ＦＥＴがオフ状態でのソース電極−ドレイン電極間の容量）を示している。もしオン抵抗及びオフ容量がゼロであれば、挿入損失がゼロ且つアイソレーションが無限大の理想的なＳＰＤＴスイッチが実現できる。しかし、実際には、オン抵抗やオフ容量は有限の値であるため、スルー状態でも有限の挿入損失を持ち、またオフ状態でも有限のアイソレーションを持つ事になる。
【００１２】
さらに、図１０に示したＳＰＤＴスイッチには、寄生インダクタンスＬｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４が存在する。これらの寄生インダクタンスは、本回路を内蔵するパッケージのリード部（本パッケージと本パッケージが実装される基板の外部端子との電気的な接続を行う）やボンディングワイヤの寄生インダクタンスである。
【００１３】
例えば、一般的なモールドパッケージのリード部の寄生インダクタンスは０．５ｎＨ程度であり、ボンディングワイヤの寄生インダクタンスは１ｎＨ程度である。よって、寄生インダクタンスＬｓ１，Ｌｓ２，Ｌｓ３，Ｌｓ４の値は、１．５ｎＨ程度となる。この寄生インダクタンスは、ＳＰＤＴスイッチの特性に悪影響を与えることになる。
【００１４】
図１２は、図１１に示した等価回路における通過損及び反射損と寄生インダクタンスＬｓとの関係を示す図である。なお、端子ＲＸは５０Ωで終端するものとする。また、Ｌｓ＝Ｌｓ１＝Ｌｓ２＝Ｌｓ３＝Ｌｓ４、Ｒon１＝２Ω、Ｒon４＝８Ω、Ｃoff２＝２４０ｆＦ、Ｃoff３＝６０ｆＦ、周波数＝２．５ＧＨｚとしている。
【００１５】
ここで、通過損とは、高周波信号が送信端子ＴＸからアンテナ端子ＡＮＴを通過したときに生じる損失をいう。反射損とは、送信端子ＴＸに入力された高周波信号が送信端子ＴＸに接続された内部回路によって反射されたときに生じる損失をいう。通過損の値は、端子ＴＸをポート１、端子ＡＮＴをポート２とした場合、｜Ｓ１２｜で表される。反射損の値は、−（１−｜Ｓ１１｜２）で表される。なお、“Ｓ”は、Ｓパラメータ（高周波の特性定数）を示している。
【００１６】
図１２において、ＳＰＤＴスイッチの特性としては通過損が１つの重要な指標であるが、ここでは通過損に含まれる反射損についても示している。通過損はＬｓが０．４ｎＨの時、最小値となる。これは、反射損が最小になるためと考えられる。また通過損は、寄生インダクタンスＬｓが０．４ｎＨ以上になると増大する。そして、寄生インダクタンスＬｓが前述の現実的な値である１．５ｎＨの時には、通過損は０．６０５ｄＢとなり、その内０．４０３ｄＢが反射損であることが分かる。
【００１７】
このように、従来は、パッケージのリード部やボンディングワイヤの寄生インダクタンスによって、ＳＰＤＴスイッチの通過損が増大してしまうという問題がある。
【００１８】
このような問題を解決する為に、特許文献１のようなスイッチ回路が提案されている。すなわち、ＳＰＤＴスイッチを構成するＦＥＴに夫々並列に付加容量素子が接続されている。例えば、出力インピーダンスが１５Ωである２．５ＧＨｚ帯用高周波電力増幅器を考える。出力整合回路は、例えば、高周波電力増幅器の出力部とＳＰＤＴスイッチの送信端子とに直列に接続されたインダクタ（インダクタンスをＬｘとする）と、ＳＰＤＴスイッチの送信端子と接地端子との間に接続されたコンデンサ（容量をＣｘとする）とのローパス型ＬＣ回路で構成することができる。
【００１９】
高周波電力増幅器の出力インピーダンスである１５Ωを５０Ωに変換する場合、インダクタンスＬｘと容量Ｃｘとは、
Ｌｘ≒１．５ｎＨ、Ｃｘ≒２ｐＦ
となる。
【００２０】
このような出力整合回路を生成する場合、シャントＦＥＴＱ３に接続する付加容量素子は、シャントＦＥＴＱ３のオフ容量Ｃoff３＝６０ｆＦとすると、付加容量素子の容量はおよそ１．９４ｐＦとなる。
【００２１】
このような容量の付加容量素子を、厚さ２００ｎｍのＳｉＮ膜からなる絶縁膜を備えたＭＩＭ（Metal Insulator Metal）キャパシタンスで実現しようとすると、６８００μｍ２の面積(一辺が約８２μｍの正方形)が必要となる。これにより、回路面積が大きくなり、且つ製造コストが増大してしまう。
【特許文献１】特開２００３−１０１３０４号公報
【発明の開示】
【発明が解決しようとする課題】
【００２２】
本発明は、高周波電力増幅器との間にインピーダンス整合回路を設けることなくインピーダンス整合ができる高周波スイッチ回路を提供することを目的とする。また本発明は、高周波信号の電力損失の低減、及び回路面積の縮小が可能な高周波スイッチ回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するために本発明の第１の視点に係る高周波スイッチ回路は、送信信号の入出力を行う送信モードと受信信号の入出力を行う受信モードとを切り替える高周波スイッチ回路であって、前記送信信号が入力される第１端子と、前記送信信号の経路を接続状態或いは遮断状態にする第１ＦＥＴと、前記送信モード時に非活性且つ前記受信モード時に活性となる制御信号が入力される第２端子と、第１コンデンサを介して接地される接地端子と、第２ＦＥＴとを含む。前記第２ＦＥＴは、前記第１端子に接続されたドレイン或いはソース電極と、前記接地端子に接続されたソース或いはドレイン電極と、前記第２端子に接続されたゲート電極とを有し、且つ単位ゲート幅あたりのオフ容量を前記第１ＦＥＴのそれよりも大きくする。
【発明の効果】
【００２４】
本発明によれば、高周波電力増幅器との間にインピーダンス整合回路を設けることなくインピーダンス整合ができる高周波スイッチ回路を提供することができる。また本発明によれば、高周波信号の電力損失の低減、及び回路面積の縮小が可能な高周波スイッチ回路を提供することができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＰＤＴスイッチの構成を示す回路図である。ＳＰＤＴスイッチは、アンテナ端子ＡＮＴと、送信端子ＴＸと、受信端子ＲＸと、制御端子ＣＯＮ１，ＣＯＮ２と、電源電圧端子ＶＤとを備えている。
【００２７】
端子ＡＮＴは、アンテナに接続される。端子ＴＸは、例えば送信信号を増幅する高周波電力増幅器（図示せず）の出力部に接続される。端子ＴＸには、送信信号が入力される。端子ＲＸは、例えば受信信号を増幅する受信側増幅器（図示せず）の入力部に接続される。端子ＲＸは、受信信号を出力する。
【００２８】
端子ＶＤには、電源電圧Ｖｄｄが供給されている。また端子ＶＤは、デカップリングコンデンサＣｐ１を介して接地されている。すなわち、端子ＶＤは、高周波的に接地され、直流（ＤＣ）的に電源電圧Ｖｄｄが供給されている。
【００２９】
制御端子ＣＯＮ１には、制御信号Ｖcon1が供給される。制御端子ＣＯＮ２には、制御信号Ｖcon2が供給される。制御信号Ｖcon1と制御信号Ｖcon2とは、相補的な信号の対により構成されている。制御信号Ｖcon1或いは制御信号Ｖcon2は、ハイレベル（例えば電源電圧Ｖｄｄ）とローレベル（例えば０Ｖ）との信号からなる。ＳＰＤＴスイッチは、制御信号Ｖcon1と制御信号Ｖcon2とに基づいて送信経路と受信経路との切り替えを行う。
【００３０】
ＳＰＤＴスイッチは、送信側スルーＦＥＴＱ１と、受信側スルーＦＥＴＱ２と、送信側シャントＦＥＴＱ３と、受信側シャントＦＥＴＱ４と、５つの抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５とにより構成されている。
【００３１】
スルーＦＥＴＱ１のドレイン電極は、ノードＮ１に接続されている。スルーＦＥＴＱ１のソース電極は、端子ＡＮＴに接続されている。シャントＦＥＴＱ３のドレイン電極は、ノードＮ１に接続されている。シャントＦＥＴＱ３のソース電極は、端子ＶＤに接続されている。ノードＮ１は、配線を介して端子ＴＸに接続されている。スルーＦＥＴＱ２は、端子ＲＸと端子ＡＮＴとの間に接続されている。シャントＦＥＴＱ４は、端子ＲＸと端子ＶＤとの間に接続されている。
【００３２】
スルーＦＥＴＱ１のゲート電極は、抵抗Ｒ１を介して制御端子ＣＯＮ１に接続されている。スルーＦＥＴＱ２のゲート電極は、抵抗Ｒ２を介して制御端子ＣＯＮ２接続されている。シャントＦＥＴＱ３のゲート電極は、抵抗Ｒ３を介して制御端子ＣＯＮ２に接続されている。シャントＦＥＴＱ４のゲート電極は、抵抗Ｒ４を介して制御端子ＣＯＮ１に接続されている。
【００３３】
端子ＡＮＴは、抵抗Ｒ５を介して端子ＶＤに接続されている。上記説明した接続関係から明らかなように、ＳＰＤＴスイッチ内の全てのＦＥＴのソース電極或いはドレイン電極のＤＣ電位は、電源電圧Ｖｄｄに設定されている。抵抗Ｒ１〜Ｒ５は、ＦＥＴのゲート電極にバイアス電圧を供給すると共に高周波信号を遮断するために用いられ、例えば夫々１０ｋΩ程度の高抵抗が用いられている。
【００３４】
ＦＥＴＱ１,Ｑ２,Ｑ３,Ｑ４は、負のしきい値電圧Ｖthを有している。しきい値電圧Ｖthは、０Ｖから−｜Ｖｄｄ｜Ｖの間で設定される。電源電圧Ｖｄｄが３Ｖ程度であれば、しきい値電圧Ｖthは、−１Ｖ程度である。また、ＳＰＤＴスイッチを構成するＦＥＴには、例えば高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が用いられている。また、ＳＰＤＴスイッチを構成するＦＥＴは、同一の半導体基板に形成されている。
【００３５】
制御信号Ｖcon1がハイレベル（例えば、３Ｖ）且つ制御信号Ｖcon2がローレベル（例えば、０Ｖ）の時、スルーＦＥＴＱ１およびシャントＦＥＴＱ４はオン状態、スルーＦＥＴＱ２およびシャントＦＥＴＱ３はオフ状態となる。この場合、端子ＴＸ−ＡＮＴ間は導通状態且つ端子ＡＮＴ−ＲＸ間は遮断状態となり、ＳＰＤＴスイッチは送信モードとなる。一方、制御信号Ｖcon1がローレベル且つ制御信号Ｖcon2がハイレベルの時、スルーＦＥＴＱ１およびシャントＦＥＴＱ４はオフ状態、スルーＦＥＴＱ２およびシャントＦＥＴＱ３はオン状態となる。この場合、端子ＴＸ−ＡＮＴ間は遮断状態且つ端子ＡＮＴ−ＲＸ間は導通状態となり、ＳＰＤＴスイッチは受信モードとなる。
【００３６】
なお、シャントＦＥＴＱ３は、端子ＴＸ−ＡＮＴ間が遮断された際、その端子間のアイソレーションを高めるために設けられている。すなわち、スルーＦＥＴＱ１がオフ状態であっても、受信信号がスルーＦＥＴＱ１を介して端子ＴＸに漏れてしまう場合がある。この時、シャントＦＥＴＱ３は、漏れた受信信号を高周波的に接地された端子ＶＤに逃がすように機能する。同様に、シャントＦＥＴＱ４は、端子ＲＸ−ＡＮＴ間が遮断された際、その端子間のアイソレーションを高めるために設けられている。このように、シャントＦＥＴを備えたＳＰＤＴスイッチをシャント型ＳＰＤＴスイッチという。
【００３７】
図１に示した端子ＴＸとノードＮ１との間の寄生インダクタンスＬｓ１は、パッケージのリード部やボンディングワイヤによる寄生インダクタンスの和である。図２は、パッケージングされたＳＰＤＴスイッチの一例を示す断面図である。
【００３８】
ＩＣチップ２には、ＳＰＤＴスイッチの回路素子が形成されている。パッケージ基板１とＩＣチップ２の裏面とは、接着部３により接続されている。ＩＣチップ２の表面に形成された電極パッド（図示せず）とリード部４とは、ボンディングワイヤ５により接続されている。このボンディングワイヤ５は、例えばＡｕにより構成される。リード部４は、例えばＣｕにより構成される。リード部４は、外部回路の端子と接続される。ＩＣチップ２は、モールド樹脂６により封止されている。このモールド樹脂６は、例えばエポキシ樹脂により構成される。
【００３９】
ＳＰＤＴスイッチをパッケージングした場合の図１と図２との対応関係は、ノードＮ１が電極パッド、端子ＴＸがリード部４に対応する。このように、ＳＰＤＴスイッチをパッケージングした場合、リード部４やボンディングワイヤ５の寄生インダクタンスが発生する。なお、本実施形態は、ＳＰＤＴスイッチがパッケージングされている場合に限定されるものではない。すなわち、ＳＰＤＴスイッチをパッケージングしない場合であっても、ＳＰＤＴスイッチの端子と外部回路とを接続する配線によっても寄生インダクタンスは発生する。
【００４０】
ところで、図１に示したシャントＦＥＴＱ３の構造は、他のＦＥＴＱ１，Ｑ２，Ｑ４と異なる構造を有している。すなわち、ＦＥＴＱ３は他のＦＥＴに比べて単位ゲート幅当りのオフ容量が大きい構造となっている。なお、ゲート幅とは、チャネル幅方向のゲート電極の長さをいう。
【００４１】
前述したように、端子ＴＸは、当該ＳＰＤＴスイッチとは別に設けられる高周波電力増幅器の出力部に接続される。通常、ＳＰＤＴスイッチと高周波電力増幅器との間には、インピーダンス整合を行う出力整合回路が接続されている。しかし、本実施形態のＳＰＤＴスイッチを用いる事により、出力整合回路は不要となる。その理由を以下に説明する。
【００４２】
高周波電力増幅器に接続される出力整合回路は、高周波信号の経路に対して直列に接続されたインダクタと、当該インダクタの出力側とグランドとの間に接続されたコンデンサとで構成される。本実施形態のＳＰＤＴスイッチは、寄生インダクタンスＬｓ１と、端子ＴＸと端子ＶＤとの間に接続されたシャントＦＥＴＱ３のオフ容量Ｃoff３とが、上記出力整合回路を形成している。
【００４３】
高周波電力増幅器の一例として、出力整合回路を通過する前の出力インピーダンスが１５Ωである２．５ＧＨｚ帯用電力増幅器を考える。１５Ωの出力インピーダンスを５０Ωに変換するには、インダクタ（インダクタンスをＬｘとする）と、コンデンサ（容量をＣｘとする）とのローパス型ＬＣ回路で構成することができ、インダクタンスＬｘと容量Ｃｘとは、
Ｌｘ≒１．５ｎＨ、Ｃｘ≒２ｐＦ
となる。
【００４４】
本実施形態ではすでに、インダクタンスＬｘはＬｓ１（リード部４とボンディングワイヤ５との寄生インダクタンス）で実現されており、容量ＣｘはＦＥＴＱ３のオフ容量Ｃoff３で実現されている。なお、オフ容量Ｃoff３の接地側端子についても、寄生インダクタンスを介して接地される。この寄生インダクタンスが、出力インピーダンスの特性に影響を及ぼす場合は、等価的に所望の出力インピーダンスが得られるようにＦＥＴ構造を設計すればよい。
【００４５】
次に、シャントＦＥＴＱ３のオフ容量Ｃoff３を、ＳＰＤＴスイッチを構成する他のＦＥＴよりも大きくする方法について説明する。図３は、図１に示したシャントＦＥＴＱ３の構造を示す断面図である。なお、本実施形態で用いられるＦＥＴは、前述したようにＨＥＭＴを用いている。しかし、これに限定されるものではなく、ＭＥＳＦＥＴ（Metal Semiconductor Field Effect Transistor）であっても、或いはＦＥＴであってもよい。
【００４６】
半導体基板１０の上には、Ｔ形のゲート電極１１が形成されている。具体的には、ゲート電極１１は、オーバーハング１１ａと１１ｂとを有している。ゲート電極１１は、例えばＴｉ＼Ｐｔ＼Ａｕ或いはＴｉ＼Ａｌが、順次積層されて構成される。オーバーハング１１ａ，１１ｂと半導体基板１０との間には、夫々絶縁膜１２が形成されている。絶縁膜１２は、例えばＳｉＮにより構成されている。
【００４７】
ゲート電極１１の両側には、夫々ソース電極１３とドレイン電極１４とが形成されている。ソース電極１３の上には、配線メタル１５が形成されている。配線メタル１５は、端子ＶＤに接続されている。ドレイン電極１４の上には、配線メタル１６が形成されている。配線メタル１６は、ノードＮ１を介して端子ＴＸに接続されている。半導体基板１０の上には、層間絶縁層１７が形成されている。層間絶縁層１７は、例えばＳｉＮにより構成されている。
【００４８】
なお、ＦＥＴとしてＨＥＭＴを用いる場合、半導体基板１０は、基板（例えば、ＧａＡｓから構成される）と、基板の上に形成されたチャネル層（例えば、ＩｎＧａＡｓから構成される）と、チャネル層の上に形成された電子供給層（例えば、ＡｌＧａＡｓから構成される）とを備えている。また、チャネル層は、不純物イオンが低濃度であるアンドープ層である。電子供給層は、不純物イオンが高濃度であるドープ層である。
【００４９】
本実施形態では、ＳＰＤＴスイッチを構成するＦＥＴＱ１，Ｑ２，Ｑ４は、Ｔ形のゲート電極を有している。ＦＥＴＱ３は、オーバーハングの高さｈが他のＦＥＴよりも低く、あるいはオーバーハングの長さｗが他のＦＥＴよりも長い。このようにする事で、ＦＥＴＱ３の単位ゲート長当りのオフ容量を他のＦＥＴよりも大きくする事ができる。
【００５０】
図４は、図３に示したシャントＦＥＴＱ３におけるオフ容量の等価回路図である。容量Ｃ３１は、オーバーハングが無い場合のシャントＦＥＴＱ３のオフ容量を表している。容量Ｃ３２は、オーバーハング１１ａと半導体基板１０との間に発生する容量を表している。容量Ｃ３３は、オーバーハング１１ｂと半導体基板１０との間に発生する容量を表している。このように、Ｔ形ゲート電極を用いることにより、シャントＦＥＴＱ３のオフ容量を大きくすることができる。
【００５１】
ＦＥＴＱ３のオーバーハングの高さｈを５０ｎｍ、オーバーハングの長さｗを２μｍとすると、ＦＥＴＱ３の単位ゲート幅当たりのオフ容量は１．３３ｐＦ／ｍｍとなる。したがって、ＦＥＴＱ３のゲート幅が１．５ｍｍでオフ容量Ｃoff３＝２ｐＦが実現できる。
【００５２】
ＦＥＴＱ１、Ｑ２、Ｑ４については、アイソレーションの関係により、オフ容量が小さい方が望ましい。オーバーハングの高さｈを５０ｎｍ、オーバーハングの長さｗを０．２μｍとすると、単位ゲート幅当たりのオフ容量は３１０ｐＦ／ｍｍとなる。なお、このような形状のゲート電極でＦＥＴＱ３を構成しようとすると、ゲート幅が６．４ｍｍ必要となり、チップ面積が増大し実用的ではない。
【００５３】
また、ＦＥＴＱ３のみＴ形ゲート電極構造とし、他のＦＥＴはオーバーハングを有しないストレートゲート電極構造（ｗ＝０）であってもよい。ストレートゲート電極の場合、単位ゲート幅当たりのオフ容量は２４０ｆＦ／ｍｍとなる。このようなストレートゲート電極でＦＥＴＱ１，Ｑ２，Ｑ４を構成すれば、オフ容量が小さくなるため、ＳＰＤＴスイッチの特性が向上する。一方、このようなストレートゲート電極でＦＥＴＱ３を構成しようとすると、ゲート幅が８．３ｍｍ必要となり、チップ面積が増大し実用的ではない。
【００５４】
このような構成のＳＰＤＴスイッチを用いることにより、従来は例えばマザーボード上にチップ部品として別途設けられていた高周波電力増幅器用の出力整合回路が不要となる。また、通過損或いは反射損が発生する要因の一部である寄生インダクタンスＬｓ１及びオフ容量Ｃoff３を高周波電力増幅器用の出力整合回路として取り込んでしまったため、ＳＰＤＴスイッチ自体としてはあたかも、寄生インダクタンスＬｓ１とオフ容量Ｃoff３とが消失したのと等価になる。よって、ＳＰＤＴスイッチの通過損を低減することができる。
【００５５】
本実施形態のように構成されたＳＰＤＴスイッチにおいて、図１２で説明した条件と同じ条件を用いて通過損及び反射損と寄生インダクタンスＬｓとの関係をシミュレーションした結果、インダクタンスＬｓが１．５ｎＨの時に通過損は０．２８４ｄＢとなった。図１０で示したＳＰＤＴスイッチの通過損が０．６０５ｄＢであるので、本実施形態のＳＰＤＴスイッチの通過損は約半分に低減した。
【００５６】
以上詳述したように本実施形態では、ＳＰＤＴスイッチを構成する送信側シャントＦＥＴＱ３のオフ容量を他のＦＥＴのそれより大きくしている。また、回路を構成する際に発生する寄生インダクタンスを積極的に使用する。そして、シャントＦＥＴＱ３のオフ容量と寄生インダクタンスとにより、ＳＰＤＴスイッチに接続される高周波電力増幅器と当該ＳＰＤＴスイッチとのインピーダンス整合を行うようにしている。
【００５７】
したがって本実施形態によれば、ＳＰＤＴスイッチと高周波電力増幅器との間に出力整合回路を設けることなくインピーダンス整合を行うことができる。これにより、回路面積の縮小と、製造コストの低減とが可能となる。また、寄生インダクタンスＬｓ１とオフ容量Ｃoff３とが消失したのと等価になるため、高周波信号の電力損失を低減することができる。
【００５８】
なお、出力整合回路のインダクタンスＬｘとして本実施形態で示した例よりも大きい値が必要である場合には、ボンディングワイヤの長さを長くすればよい。逆に、インダクタンスＬｘの値を小さくしたい場合には、ボンディングワイヤを並列に複数本設ければよい。あるいは、リード部の寄生インダクタンスが小さいパッケージを用いる事により所望のインダクタンスＬｘを実現すればよい。
【００５９】
また、上記実施形態において、オーバーハングの高さｈを５０ｎｍとして説明したが、勿論オーバーハングの高さｈを低くすることによりシャントＦＥＴＱ３のオフ容量Ｃoff３を大きくすることができる。また、シャントＦＥＴＱ３のオフ容量Ｃoff３は、ゲート電極１１の材料や絶縁膜１２の材料を変更することによっても大きくすることが可能である。
【００６０】
また、上記説明した実施形態では、ＳＰＤＴスイッチをパッケージングしている。しかし、勿論パッケージングしない場合でも同様に実施することができる。すなわち、例えば同一誘電体基板上にＳＰＤＴスイッチと外部回路とが形成された場合でも、互いを接続する配線（パターンを含む）やボンディングワイヤ等による寄生インダクタンスとシャントＦＥＴＱ３のオフ容量Ｃoff３とで出力整合回路が形成される。このような構成にしても、通過損を低減することができ、且つ回路面積の縮小と製造コストの低減とが可能である。
【００６１】
また、ＳＰＤＴスイッチをパッケージングしない場合でも、シャントＦＥＴＱ３の構造を本実施形態のようにすることで、出力整合回路の容量を確保することができる。よって、出力整合回路のインダクタンスのみを別に設けるようにしてもよい。
【００６２】
さらに、端子ＲＸに接続される入力整合回路に本実施形態を適用しても、同様の効果を得ることができる。
【００６３】
（第２の実施形態）
第２の実施形態は、配線メタルの形状を変更することにより、送信側シャントＦＥＴＱ３のオフ容量を大きくするようにしたものである。
【００６４】
図５は、本発明の第２の実施形態に係る送信側シャントＦＥＴＱ３の構成を示す断面図である。配線メタル１５は、ゲート電極１１に重なるように突出したオーバーハング１５ａを有している。ゲート電極１１とオーバーハング１５ａとの間には、層間絶縁層１７が形成されている。また、配線メタル１６は、ゲート電極１１に重なるように突出したオーバーハング１６ａを有している。ゲート電極１１とオーバーハング１６ａとの間には、層間絶縁層１７が形成されている。
【００６５】
図６は、図５に示したシャントＦＥＴＱ３におけるオフ容量の等価回路図である。容量Ｃ３４は、オーバーハング１１ａとオーバーハング１５ａとの間に発生する容量を表している。容量Ｃ３５は、オーバーハング１１ｂとオーバーハング１６ａとの間に発生する容量を表している。容量Ｃ３６は、オーバーハング１５ａとオーバーハング１６ａとの間に発生する容量を表している。図５に示した配線メタル１５，１６を用いることで、シャントＦＥＴＱ３のオフ容量Ｃoff３を大きくすることができる。
【００６６】
ＦＥＴＱ３のオーバーハングの高さｈを５０ｎｍ、オーバーハングの長さｗを２μｍ、配線メタル１５，１６とゲート電極１１とが重なるオーバーラップの長さｏを夫々２μｍ、配線メタル厚ｔを１μｍ、配線メタル間距離ｄを１μｍとすると、ＦＥＴＱ３の単位ゲート幅当たりのオフ容量は２．５４ｐＦ／ｍｍとなる。したがって、ＦＥＴＱ３のゲート幅が０．７９ｍｍでオフ容量Ｃoff３＝２ｐＦが実現できる。
【００６７】
以上詳述したように本実施形態によれば、上記第１の実施形態と同様の効果を得ることができる。また、ゲート電極１１の形状を変更することにより所望のオフ容量Ｃoff３を得られない場合でも、配線メタルの形状を変更することにより所望のオフ容量Ｃoff３を得ることが可能となる。
【００６８】
また、ゲート電極１１のオーバーハングの長さｗを大きくしなくても所望のオフ容量Ｃoff３を得ることが可能となるため、回路面積を縮小することができる。
【００６９】
（第３の実施形態）
第３の実施形態は、送信側シャントＦＥＴＱ３にマルチゲートＦＥＴを用いてＳＰＤＴスイッチを構成したものである。なお、マルチゲートＦＥＴとは、１つのＦＥＴにおいて複数のゲート電極を有するものをいう。このようなマルチゲートＦＥＴは、ゲート電極に入力される信号に対して高耐圧の特性を有する。よって、マルチゲートＦＥＴを用いてＳＰＤＴスイッチを構成した場合、高周波信号に対して高耐圧のＳＰＤＴスイッチを構成することができる。
【００７０】
図７は、本発明の第３の実施形態に係る送信側シャントＦＥＴＱ３の構成を示す断面図である。図７に示したシャントＦＥＴＱ３は、トリプルゲートＦＥＴの構成例である。
【００７１】
半導体基板１０の上には、Ｔ形のゲート電極１８と１９とが形成されている。ゲート電極１８のオーバーハングと半導体基板１０との間には、絶縁膜２０が形成されている。ゲート電極１９のオーバーハングと半導体基板１０との間には、絶縁膜２０が形成されている。絶縁膜２０は、例えばＳｉＮにより構成されている。
【００７２】
ゲート電極１８の上には、層間絶縁層１７を介してゲート電極１１のオーバーハング１１ａが設けられている。ゲート電極１９の上には、層間絶縁層１７を介してゲート電極１１のオーバーハング１１ｂが設けられている。
【００７３】
ゲート電極１１と配線メタル１５のオーバーハング１５ａとの間には、層間絶縁層１７が形成されている。同様に、ゲート電極１１と配線メタル１６のオーバーハング１６ａとの間には、層間絶縁層１７が形成されている。
【００７４】
ＦＥＴＱ１，Ｑ２，Ｑ４には、オーバーハングの長さが短いＴ形ゲート電極、或いはストレートゲート電極を用いている。
【００７５】
図８は、図７に示したシャントＦＥＴＱ３におけるオフ容量の等価回路図である。容量Ｃ３７は、半導体基板１０とゲート電極１８との間に発生する容量を表している。容量Ｃ３８は、ゲート電極１８とオーバーハング１１ａとの間に発生する容量を表している。容量Ｃ３９は、半導体基板１０とゲート電極１９との間に発生する容量を表している。容量Ｃ４０は、ゲート電極１９とオーバーハング１１ｂとの間に発生する容量を表している。図７に示したマルチゲートＦＥＴを用いることで、シャントＦＥＴＱ３のオフ容量Ｃoff３を大きくすることができる。
【００７６】
ゲート電極１８及び１９のオーバーハングの高さを夫々５０ｎｍ、オーバーハング１１ａとゲート電極１８との距離及びオーバーハング１１ｂとゲート電極１９との距離を夫々５０ｎｍ、オーバーハング１１ａとオーバーハング１５ａ及びオーバーハング１１ｂとオーバーハング１６ａとの距離を夫々５０ｎｍ、ゲート電極１１とゲート電極１８とが重なるオーバーラップ長ｏ２を２μｍ、ゲート電極１１とゲート電極１９とが重なるオーバーラップ長ｏ３を２μｍ、配線メタル１５，１６とゲート電極１１とが重なるオーバーラップの長さｏを夫々２μｍ、配線メタル厚ｔを１μｍ、配線メタル間距離ｄを１μｍとすると、ＦＥＴＱ３の単位ゲート幅当たりのオフ容量は１．６３ｐＦ／ｍｍとなる。したがって、ＦＥＴＱ３のゲート幅が１．２３ｍｍでオフ容量Ｃoff３＝２ｐＦが実現できる。
【００７７】
以上詳述したように本実施形態においても、上記第１の実施形態と同様の効果を得ることができる。
【００７８】
なお、本実施形態ではトリプルゲートＦＥＴについて説明したが、３本以外のマルチゲートＦＥＴであっても本発明の効果が得られる事は言うまでもない。
【００７９】
（第４の実施形態）
第４の実施形態は、ＳＰＤＴスイッチ１００と高周波電力増幅回路２００とを備えた高周波送受信装置３００の構成例である。
【００８０】
図９は、本発明の第４の実施形態に係る高周波送受信装置３００の構成を示す回路図である。高周波電力増幅回路２００は、高周波電力増幅器Ｑ５を備えている。高周波電力増幅器Ｑ５は、送信信号の増幅を行う。高周波電力増幅器Ｑ５のドレイン電極（高周波電力増幅器Ｑ５がバイポーラトランジスタの場合はコレクタ電極）は、出力端子ＯＵＴに接続されている。
【００８１】
インダクタＭＳＬ１は、高周波電力増幅器Ｑ５のドレイン電極に直流バイアス電流を供給するために用いられている。インダクタＭＳＬ１の一方の端子は、出力端子ＯＵＴに接続されている。インダクタＭＳＬ１の他方の端子は、電源電圧Ｖｄｄに接続されている。インダクタＭＳＬ１は、高周波的には高インピーダンスとなり、直流的には低インピーダンスとなる。なお、インダクタＭＳＬ１は、高周波送信信号の周波数に対して無限のインピーダンスを有し、上記高周波送信信号の２倍の周波数に対してゼロのインピーダンスを持つλ／４ライン（λは波長を表す）を用いるのが望ましい。
【００８２】
また、インダクタＭＳＬ１の上記他方の端子は、デカップリングコンデンサＣｐ２を介して接地されている。よって、インダクタＭＳＬ１の上記他方の端子は、高周波的に接地されている。
【００８３】
出力端子ＯＵＴとＳＰＤＴスイッチの送信端子ＴＸとは、コンデンサＣｓ１を介して接続されている。コンデンサＣｓ１は、高周波電力増幅回路２００とＳＰＤＴスイッチ１００とを直流的に分離するために用いられている。
【００８４】
ＳＰＤＴスイッチ１００は、上記各実施形態で示したいずれかのＳＰＤＴスイッチと同じ構成を有している。端子ＡＮＴは、アンテナに接続される。端子ＲＸは、例えば受信信号を増幅する受信側増幅器（図示せず）の入力部に接続される。端子ＲＸは、受信信号を出力する。
【００８５】
端子ＶＤには、電源電圧Ｖｄｄが供給されている。また端子ＶＤは、デカップリングコンデンサＣｐ１を介して接地されている。すなわち、端子ＶＤは、高周波的に接地され、直流的に電源電圧Ｖｄｄが供給されている。
【００８６】
制御端子ＣＯＮ１には、制御信号Ｖcon1が供給される。制御端子ＣＯＮ２には、制御信号Ｖcon2が供給される。制御信号Ｖcon1と制御信号Ｖcon2とは、相補的な信号の対により構成されている。制御信号Ｖcon1或いは制御信号Ｖcon2は、ハイレベル（例えば電源電圧Ｖｄｄ）とローレベル（例えば０Ｖ）との信号からなる。ＳＰＤＴスイッチは、制御信号Ｖcon1と制御信号Ｖcon2とに基づいて送信経路と受信経路との切り替えを行う。
【００８７】
このように構成された高周波送受信装置３００では、出力端子ＯＵＴから出力された高周波送信信号は、出力整合回路（高周波電力増幅回路２００とＳＰＤＴスイッチ１００とインピーダンス整合を行う）を介さずに、ＳＰＤＴスイッチの端子ＴＸに入力されている。高周波電力増幅器Ｑ５の出力インピーダンスの変換は、ＳＰＤＴスイッチ１００の内部に設けられたＬＣ回路（寄生インダクタンスＬｓ１と送信側シャントＦＥＴＱ３のオフ容量Ｃoff３とで構成されている）で実現されている。例えば出力インピーダンスが１５Ωである２．５ＧＨｚ帯用高周波電力増幅器であれば、ＬＣ回路は、１５Ωの出力インピーダンスを５０Ωに変換している。
【００８８】
以上詳述したように本実施形態によれば、ＳＰＤＴスイッチ１００と高周波電力増幅回路２００との間に出力整合回路を設けることなくインピーダンス整合を行うことができる。これにより、回路面積の縮小と、製造コストの低減とが可能となる。また、寄生インダクタンスＬｓ１とオフ容量Ｃoff３とが消失したのと等価になるため、高周波送信信号の電力損失を低減することができる。
【００８９】
なお、ＳＰＤＴスイッチ１００がパッケージングされていない場合、ＳＰＤＴスイッチ１００の内部において所望の寄生インダクタンスＬｓ１が得られない可能性がある。しかし、誘電体基板に高周波電力増幅回路２００とパッケージングされていないＳＰＤＴスイッチ１００とが実装され、且つ出力端子ＯＵＴと送信端子ＴＸとが寄生インダクタンスを有する配線（例えば、ボンディングワイヤ）により接続されている場合には、上記同様新たに出力整合回路を設ける必要がない。このようにして高周波送受信装置３００を構成しても、上記同様の効果を得ることができる。
【００９０】
また、出力端子ＯＵＴと送信端子ＴＸとの間に、高周波電力増幅回路２００のための出力整合回路が挿入されていてもよい。このような構成にした場合でも、ＳＰＤＴスイッチ１００の内部に設けられたＬＣ回路によって反射損が低減されるため、高周波送受信装置３００が良好な特性を示すことはいうまでもない。
【００９１】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００９２】
【図１】本発明の第１の実施形態に係るＳＰＤＴスイッチの構成を示す回路図。
【図２】パッケージングされたＳＰＤＴスイッチの一例を示す断面図。
【図３】図１に示したシャントＦＥＴＱ３の構造を示す断面図。
【図４】図３に示したシャントＦＥＴＱ３におけるオフ容量の等価回路図。
【図５】本発明の第２の実施形態に係る送信側シャントＦＥＴＱ３の構成を示す断面図。
【図６】図５に示したシャントＦＥＴＱ３におけるオフ容量の等価回路図。
【図７】本発明の第３の実施形態に係る送信側シャントＦＥＴＱ３の構成を示す断面図。
【図８】図７に示したシャントＦＥＴＱ３におけるオフ容量の等価回路図。
【図９】本発明の第４の実施形態に係る高周波送受信装置３００の構成を示す回路図。
【図１０】従来のＳＰＤＴスイッチの一例を示す回路図。
【図１１】図１０に示したＳＰＤＴスイッチの送信モードにおける等価回路図。
【図１２】図１１に示した等価回路における通過損及び反射損と寄生インダクタンスＬｓとの関係を示す図。
【符号の説明】
【００９３】
ＡＮＴ…アンテナ端子、ＴＸ…送信端子、ＲＸ…受信端子、ＶＤ…電源電圧端子、Ｖｄｄ…電源電圧、ＣＯＮ１，ＣＯＮ２…制御端子、ＯＵＴ…出力端子、Ｃｐ，Ｃｐ１，Ｃｐ２…デカップリングコンデンサ、Ｃｓ１…コンデンサ、Ｒ１〜Ｒ５…抵抗、Ｌｓ１〜Ｌｓ４…寄生インダクタンス、Ｎ１…ノード、Ｑ１〜Ｑ４…ＦＥＴ、Ｑ５…高周波電力増幅器、…デカップリングコンデンサ、１…パッケージ基板、２…ＩＣチップ、３…接着部、４…リード部、５…ボンディングワイヤ、６…モールド樹脂、１０…半導体基板、１１…ゲート電極、１２…絶縁膜、１３…ソース電極、１４…ドレイン電極、１５，１６…配線メタル、１７…層間絶縁層、１８…ゲート電極、１９…ゲート電極、２０…絶縁膜、１００…ＳＰＤＴスイッチ、２００…高周波電力増幅回路、３００…高周波送受信装置。
【図１】
2005318093.tif 000003
【図２】
2005318093.tif 000004
【図３】
2005318093.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005318093.tif 000009
【図８】
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【図９】
2005318093.tif 000011
【図１０】
2005318093.tif 000012
【図１１】
2005318093.tif 000013
【図１２】
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