(57)【要約】【課題】  入力された狭幅パルスＩＳ１をカットし、どのようなパルス信号が入力されても狭幅パルスＯＳ２を出力しないゲートドライブを備えたインバータ装置を提供する。【解決手段】  入力信号ＩＳに応じてコンデンサＣ１を充放電し、このコンデンサＣ１電圧を上位と下位の２つのしきい値ＶｔｈＨとＶｔｈＬと比較し、ヒステリシス特性を持つフィルタ回路を構成する。電源電圧ＶｃｃからＶｔｈＬまでの放電時間Ｔｔｈ未満の狭幅パルスＩＳ１をカットし、この幅Ｔｔｈを超える幅の入力信号ＩＳ２を最小幅Ｔｍｉｎ以上の幅を持つ出力パルスＯＳ２，ＯＳ３に変換して出力する。【選択図】  図５
2005318670.tif 000002
【特許請求の範囲】
【請求項１】
スイッチング素子を含むインバータ主回路と、ＰＷＭ信号発生部と、このＰＷＭ信号に基き前記インバータ主回路内の前記スイッチング素子へ与えるゲート信号を生成する駆動部と、この駆動部の上流に配置され、入力したＰＷＭ信号における所定幅以下の信号をカットするフィルタ回路を備えたインバータ装置において、前記フィルタ回路は、入力したＰＷＭ信号の”１”と”０”相互間の変化を検出する手段と、この変化した状態を所定時間継続したことを検出する手段と、この検出手段の出力に応動してこのフィルタ回路の出力を変化させるとともに、この出力状態を第２の所定時間継続させる手段と、この第２の所定時間の経過後も、前記ＰＷＭ信号が継続する間、前記出力状態を継続させる手段を備えたことを特徴とするインバータ装置。
【請求項２】
請求項１において、前記フィルタ回路は、コンデンサと、入力したＰＷＭ信号に応動して前記コンデンサを充放電する定速充放電回路と、前記コンデンサの電圧を入力し異なる２つのしきい値と比較するヒステリシス回路を備えたことを特徴とするインバータ装置。
【請求項３】
請求項１において、前記フィルタ回路は、コンデンサと、入力したＰＷＭ信号の一方の変化に応動して前記コンデンサを充電する定速充電回路と、入力したＰＷＭ信号の他方の変化に応動して前記コンデンサを放電する可変速放電回路と、前記コンデンサの電圧を入力し異なる２つのしきい値と比較するヒステリシス回路を備えたことを特徴とするインバータ装置。
【請求項４】
請求項１において、前記フィルタ回路は、コンデンサと、入力したＰＷＭ信号の一方の変化に応動して前記コンデンサを充電する可変速充電回路と、入力したＰＷＭ信号の他方の変化に応動して前記コンデンサを放電する定速放電回路と、前記コンデンサの電圧を入力し異なる２つのしきい値と比較するヒステリシス回路を備えたことを特徴とするインバータ装置。
【請求項５】
請求項３において、前記可変速放電回路は、前記ヒステリシス回路の出力に応じて放電速度を変えるように構成したことを特徴とするインバータ装置。
【請求項６】
請求項４において、前記可変速充電回路は、前記ヒステリシス回路の出力に応じて充電速度を変えるように構成したことを特徴とするインバータ装置。
【請求項７】
請求項１において、前記スイッチング素子は、ＩＧＢＴであることを特徴とするインバータ装置。
【請求項８】
請求項１において、前記フィルタ回路は、コンデンサと、ソースが電源に接続されたＰＭＯＳトランジスタと、ソースが接地に接続されたＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートが接続された入力端子と、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続線と前記コンデンサに接続された抵抗と、前記コンデンサの電圧を入力信号とするヒステリシス回路を備えたことを特徴とするインバータ装置。
【請求項９】
スイッチング素子を含むインバータ主回路と、ＰＷＭ信号発生部と、このＰＷＭ信号に応じてコンデンサを充放電する充放電回路を含むフィルタ回路と、このフィルタ回路の出力に応じて前記インバータ主回路内のスイッチング素子へ与えるゲート信号を生成する駆動部とを備えたインバータ装置において、前記フィルタ回路は、前記コンデンサの電圧を２つのしきい値と比較して、それらの大小関係の変化に応じてヒステリシス特性を持ってオンとオフとの間を変化するオンオフ信号を生成するヒステリシス回路を備えたことを特徴とするインバータ装置。
【請求項１０】
請求項９において、前記フィルタ回路は、コンデンサと、入力したＰＷＭ信号に応動して前記コンデンサを充放電する定速充放電回路を備えたことを特徴とするインバータ装置。
【請求項１１】
請求項９において、前記フィルタ回路は、コンデンサと、入力したＰＷＭ信号の一方の変化に応動して前記コンデンサを充電する定速充電回路と、入力したＰＷＭ信号の他方の変化に応動して前記コンデンサを放電する可変速放電回路を備えたことを特徴とするインバータ装置。
【請求項１２】
請求項９において、前記フィルタ回路は、コンデンサと、入力したＰＷＭ信号の一方の変化に応動して前記コンデンサを充電する可変速充電回路と、入力したＰＷＭ信号の他方の変化に応動して前記コンデンサを放電する定速放電回路を備えたことを特徴とするインバータ装置。
【請求項１３】
請求項１１において、前記可変速放電回路は、前記ヒステリシス回路の出力に応じて放電速度を変えるように構成したことを特徴とするインバータ装置。
【請求項１４】
請求項１２において、前記可変速充電回路は、前記ヒステリシス回路の出力に応じて充電速度を変えるように構成したことを特徴とするインバータ装置。
【請求項１５】
請求項９において、前記スイッチング素子は、ＩＧＢＴであることを特徴とするインバータ装置。
【請求項１６】
請求項９において、前記フィルタ回路は、コンデンサと、ソースが電源に接続されたＰＭＯＳトランジスタと、ソースが接地に接続されたＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートが接続された入力端子と、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続線と前記コンデンサに接続された抵抗を備えたことを特徴とするインバータ装置。
【請求項１７】
単一チップ内に、インバータ主回路とインバータ駆動回路とを含む１チップインバータ装置において、前記インバータ駆動回路は、入力したＰＷＭ信号に応じてコンデンサを充放電する充放電回路と、このコンデンサ電圧の変化をヒステリシス特性を持ってオンオフ信号に変換するヒステリシス回路と、このオンオフ信号に応じたゲート信号を前記インバータ主回路内のスイッチング素子へ出力する駆動部とを備えたことを特徴とする１チップインバータ装置。
【請求項１８】
請求項１７において、前記インバータ駆動回路は、３相のＰＷＭ信号を出力する３相分配回路と、保護回路と、これら３相分配回路と保護回路の論理で前記ＰＷＭ信号を出力するゲートロジック回路を内蔵したことを特徴とする１チップインバータ装置。
【請求項１９】
請求項１７において、前記充放電回路は、コンデンサと、ソースが電源に接続されたＰＭＯＳトランジスタと、ソースが接地に接続されたＮＭＯＳトランジスタと、前記ＰＭＯＳトランジスタのゲートと前記ＮＭＯＳトランジスタのゲートが接続された入力端子と、前記ＰＭＯＳトランジスタのドレインと前記ＮＭＯＳトランジスタのドレインとの接続線と前記コンデンサに接続された抵抗を備えたことを特徴とする１チップインバータ装置。
【請求項２０】
請求項１９において、前記ヒステリシス回路は、前記コンデンサの電圧を２つのしきい値と比較して、それらの大小関係の変化に応じてオンとオフとの間に変化するオンオフ信号を生成することを特徴とする１チップインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ装置に係り、特に幅の狭いパルス信号をカットするフィルタ回路を備えたインバータ装置に関する。
【背景技術】
【０００２】
ＩＧＢＴ(Insulated Gate Bipolar Transistor)に代表される電力用の半導体スイッチング素子では、オン・オフの切替えに、一定の時間が必要である。これらは、最小オン時間や最小オフ時間と称される。この最小のオン・オフ時間より短いゲート信号が入力されると、スイッチング素子に悪影響を与え、その破壊を招くなどの惧れがある。
【０００３】
特許文献１には、スイッチング素子への狭幅パルスの入力を防止するため、コンデンサの充放電回路を用いて、狭幅パルスをカットするフィルタ回路が開示されている。
【０００４】
【特許文献１】特開２００１−２５８２６８号公報（要約その他全体）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記特許文献１の回路は、狭幅パルスが入力されたときパルスを出力せず、広幅パルスが入力されたときのみパルスを出力する。そして、入力されたパルス幅が抵抗とコンデンサの時定数と比べ十分に広いときは、入力パルス幅と出力パルス幅はほぼ等しくなる。しかし、カットされるボーダーラインより僅かに広いパルス（以下、最小通過パルスと記す）が入力された場合、出力されるパルス幅は入力されたパルス幅より狭くなってしまう。これは、最小通過パルスが入力されると、コンデンサが充電又は放電され、コンデンサの電圧が所定のレベルを上回り又は下回った直後に、コンデンサの再放電又は再充電が開始され、直ちに、コンデンサの電圧が再び所定レベルを下回り又は上回るためである。
【０００６】
つまり、特許文献１の技術では、入力された狭幅パルスをカットすることはできるが、入力された正常パルスのパルス幅を短縮し出力することがあるため、出力信号から狭幅パルスをなくすことはできない。
【０００７】
本発明の目的は、入力された所定幅未満の狭幅パルスのみを確実にカットし、インバータ内のスイッチング素子に所定幅未満の狭幅パルスを与えることのないインバータ装置を提供することにある。
【０００８】
本発明の望ましい実施態様における他の目的は、入力された所定幅未満の狭幅パルスのみを確実にカットするとともに、所定幅以上の入力パルスに対しては、この入力パルス幅に、より近いパルス幅のゲートパルス信号をインバータのスイッチング素子に供給できるインバータ装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の望ましい実施態様においては、入力したＰＷＭ信号の”１”と”０”相互間の変化を検出する手段と、この変化した状態を所定時間継続したことを検出する手段と、この検出手段の出力に応動してこのフィルタ回路の出力を変化させるとともに、この出力状態を第２の所定時間継続させる手段と、この第２の所定時間の経過後も、前記ＰＷＭ信号が継続する間、前記出力状態を継続させる手段を備える。
【００１０】
また、本発明の望ましい他の実施態様においては、コンデンサの電圧を２つのしきい値と比較して、それらの大小関係の変化に応じてヒステリシス特性を持ってオンとオフとの間に変化するオンオフ信号を生成するヒステリシス回路を備える。
【００１１】
更に、本発明の望ましい他の実施態様においては、１チップ内に、入力したＰＷＭ信号に応じてコンデンサを充放電する充放電回路と、このコンデンサ電圧の変化をヒステリシス特性を持ってオンオフ信号に変換するヒステリシス回路と、このオンオフ信号に応じたゲート信号を前記インバータ主回路内のスイッチング素子へ出力する駆動部とを備える。
【発明の効果】
【００１２】
本発明によるインバータ装置は、次のいずれかの効果を奏することができる。まず、所定幅未満のパルスのみを確実にカットすることができ、インバータを安定して動作させることができる。また、所定幅以上の正常な入力パルスに対して、スイッチング素子に狭幅のパルスを出力することを確実に防止することができる。さらに、所定幅以上の正常な入力パルスに対して、この入力パルス幅に、より忠実に適合する幅のゲート信号をスイッチング素子に供給することができる。
【００１３】
本発明のその他の目的と特徴は、以下に述べる実施形態の説明で明らかになる。
【発明を実施するための最良の形態】
【００１４】
第１の実施形態：
図１は、本発明の第１の実施形態によるインバータ装置の全体ブロック図である。１チップインバータ１０は、インバータ主回路１１と、インバータ駆動回路１２を、１つの半導体チップ内に集積している。但し、破線１０１で示すように、１チップインバータ１０１は、インバータ主回路１１と、インバータ駆動回路１２の一部、すなわち、図の例では、フィルタ回路１８，１９と上下アーム駆動部１６，１７のみを、１つの半導体チップ内に集積するものであっても良い。
【００１５】
インバータ主回路１１としては、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を６個内蔵した３相ブリッジインバータ等であり、３相誘導電動機などの負荷に可変電圧・可変周波数の３相交流を供給する。インバータ駆動回路１２は、外部からのＰＷＭ信号を３相に分配する３相分配回路１３と、保護回路１４及び論理ゲート１５とにより、インバータ１１内の３相アームのスイッチング素子に与えるべきオンオフ信号を決定する。保護回路１４としては、電源電圧低下時にスイッチング素子オフ信号を出力する回路（以下、不足電圧保護回路と記す）などである。
【００１６】
さて、この実施形態では、論理ゲート１５と上下アーム駆動部１６，１７との間にフィルタ回路１８，１９を設けた場合を示している。論理ゲート１５の出力である、スイッチング素子に与えるべきオンオフ信号は、フィルタ回路１８，１９を介して上下アーム駆動部１６，１７に伝達され、ここで増幅されてインバータ主回路１１内のスイッチング素子のゲート信号となる。
【００１７】
ここで、フィルタ回路１８，１９は、それぞれ、充放電回路１８１，１９１とヒステリシス回路１８２，１９２を備えており、次の３つの機能を併せ持つものである。
【００１８】
（１）所定幅未満のパルスのみを確実にカットする機能。
【００１９】
（２）所定幅以上の正常な入力パルスに対して、スイッチング素子に狭幅のパルスを出力することを確実に防止する機能。
【００２０】
（３）所定幅以上の正常な入力パルスに対して、この入力パルス幅に、より忠実に適合する幅のゲート信号をスイッチング素子に供給する機能。
【００２１】
まず、狭幅パルスが入力される原因の一例から説明する。
【００２２】
３相分配回路１３の出力信号と、保護回路１４の出力信号は、共に幅の狭いパルス信号（以下、狭幅パルスと記す）を含んではいない。しかし、これらの２つの信号を論理ゲート１５によって合成することによって、狭幅パルスが生成されてしまうことがある。
【００２３】
図２は、図１における狭幅パルス入力の具体例を示すパルス信号波形図である。図２の（Ａ）は３相分配回路１３の出力信号を、（Ｂ）は保護回路１４の出力信号を、（Ｃ）はフィルタ回路１８，１９の入力信号を表している。保護回路１４として、電源電圧低下時にスイッチング素子をオフする信号を出力する回路（以下、不足電圧保護回路と記す）を備えた場合である。インバータ装置において、電源電圧が振動した場合、電源電圧の最小値が不足電圧保護回路の動作電圧以下となると、不足電圧保護回路１４がスイッチング素子をオフする信号を出力する。この信号自体も狭幅パルスではないが、図２に示すタイミングで保護回路１４の出力信号（Ｂ）を出力すると、３相分配回路１３の出力信号（Ａ）との論理により、図２（Ｃ）に示すように、狭幅パルスＰｎを生じることがある。
【００２４】
例えば、このような場合においても、本実施形態によるフィルタ回路１８，１９を備えることにより、フィルタ回路以降に狭幅パルス信号が伝達されるのを防ぐことができる。なお、図２では、合成前の信号は狭幅パルスを含まず、信号を合成することにより狭幅パルスが生成された場合を示したが、合成前の信号が既に狭幅パルスを含んでいる場合においても、フィルタ回路以降への狭幅パルス信号の伝達を防ぐことができる。
【００２５】
図３は、これらのフィルタ回路１８，１９の具体的回路図であり、図４はそのブロック図である。この実施形態においては、入力端子３１の信号を、定速充電回路３２、定速放電回路３３に入力し、これらによって充放電されるコンデンサ３４を備えている。そして、コンデンサ３４の電圧を、ヒステリシス回路３５に入力し、その出力を出力端子３６から取り出すように構成している。
【００２６】
詳細に説明すると、入力端子３１は、ＰＭＯＳトランジスタＭ１のゲートとＮＭＯＳトランジスタＭ２のゲートに接続されている。ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインは接続されており、ＰＭＯＳトランジスタＭ１とＮＭＯＳトランジスタＭ２は論理インバータを構成している。ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインは、抵抗Ｒ１の一方に接続されており、抵抗Ｒ１の他方は充放電コンデンサ３４（Ｃ１）の一方、及びヒストリシス回路３５に接続されている。ＰＭＯＳトランジスタＭ１のソースは電源Ｖｃｃに接続されており、ＮＭＯＳトランジスタＭ２のソースは接地電位ＧＮＤに接続されている。充放電用コンデンサ３４の他方は接地電位ＧＮＤに接続されている。
【００２７】
ヒストリシス回路３５は、シュミットトリガ回路Ｌ１と論理インバータＬ２で構成されている。
【００２８】
ＰＭＯＳトランジスタＭ１、抵抗Ｒ１は、定速充電回路３２を構成しており、ＰＭＯＳトランジスタＭ１がＯＮのときコンデンサ３４（Ｃ１）を時定数Ｒ１・Ｃ１で充電する。また、ＮＭＯＳトランジスタＭ２、抵抗Ｒ１は、定速放電回路３３を構成しており、ＮＭＯＳトランジスタＭ２がオンのときコンデンサ３４（Ｃ１）を時定数Ｒ１・Ｃ１で放電する。抵抗Ｒ１は、充放電回路で共有している。入力端子３１に“Ｈ”又は“Ｌ”の入力信号が入力されると、定速充電回路３２又は定速放電回路３３によって充放電コンデンサ３４は、定速充電又は定速放電される。
【００２９】
ここで、ヒステリシス回路３５内のシュミットトリガ回路Ｌ１は、２つのしきい値電圧を備えており、充放電コンデンサ３４の電圧が下位のしきい値ＶｔｈＬを下回ると出力端子３６にオン（“Ｈ”）信号を出力し、上位のしきい値ＶｔｈＨを上回るとオフ（“Ｌ”）信号を出力する。
【００３０】
図５は、図１，３，４の実施形態によるフィルタ回路の動作を示すタイミングチャートであり、最小オンパルスをカットする動作を示している。図５の（Ａ）は入力信号波形を、（Ｂ）及び（Ｄ）はコンデンサ３４の電圧波形を、（Ｃ）はヒステリシス回路３５が無い場合の出力信号波形、（Ｅ）はヒステリシス回路３５がある場合の出力信号波形を示している。
【００３１】
入力端子３１の電圧が“Ｌ”レベル（ローレベル、以下、単にＬと表記する）で、コンデンサ３４には電源電圧Ｖｃｃに等しい電圧が充電されている状態を初期状態とする。初期状態では、シュミットトリガ回路Ｌ１の出力は“Ｈ”、論理インバータＬ２の出力つまり出力端子３６の電圧は“Ｌ”である。この初期状態において入力端子に“Ｈ”レベルが入力されると、ＰＭＯＳトランジスタＭ１はオフし、ＮＭＯＳトランジスタＭ２はオンするためコンデンサ３４は点ａから放電を開始する。
【００３２】
まず、ヒステリシス回路３５が無い場合、つまり、シュミットトリガ回路Ｌ１を単一のしきい値Ｖｔｈを持つ論理インバータ回路に置き換え、ヒステリシス特性を持たない場合を考える。コンデンサ３４の電圧が、シュミットトリガ回路Ｌ１のしきい値ＶｔｈＬより大きいときは、出力端子３６の電圧は“Ｌ”である。そして、入力信号が“Ｌ”から“Ｈ”に変わる、つまり入力信号ＩＳ１が与えられると、コンデンサ３４は点ａから点ｂへ向けて放電を開始する。入力信号ＩＳ１のパルス幅が狭く、コンデンサ３４の電圧がＶｔｈを下回る前に、入力信号が“Ｌ”に戻る（ＩＳ１が消滅する）と、出力端子３６の信号は変化することなく、線ｃに沿って、コンデンサ３４は再び充電される。これによって、入力した狭幅パルスＩＳ１をカットすることができる。次に、パルス幅が許容値より広い入力信号ＩＳ２が与えられると、点ｄから放電したコンデンサ３４の電圧は、点ｅでしきい値Ｖｔｈを下回る。したがって、この点から出力端子３６の出力は“Ｈ”となり、出力信号ＯＳ２を発生する。しかし、入力信号ＩＳ２も比較的狭く、出力信号ＯＳ２の発生直後に“Ｌ”に戻るので、コンデンサ３４の電圧も点ｆから充電に切替わり、直後の点ｇで再びしきい値Ｖｔｈを越えてしまう。このため出力端子３６の信号も“Ｌ”に戻り、このようにして発生した出力信号ＯＳ２は、入力信号ＩＳ２より狭い狭幅パルスとなってしまう。このことから、前述した特許文献１の方式では、スイッチング素子のゲート信号から狭幅パルスをなくすことはできない。
【００３３】
一方、パルス幅が広い入力信号ＩＳ３が与えられた場合は、コンデンサ３４の電圧は点ｈから点ｉまでの間、しきい値Ｖｔｈを下回り、出力端子３６には出力信号ＯＳ３という広幅で、元の入力信号ＩＳ３の幅に近い出力を得ることができる。
【００３４】
これに対し、本発明の一実施形態によるヒステリシス回路３５がある場合には、次のようにして、狭幅パルスを出力することは無くなる。
【００３５】
まず、入力端子３１にカットレベルより狭い入力信号ＩＳ１が与えられた場合は、図５（Ｄ）に示すように、同図（Ｂ）と同様に、この狭幅パルスをカットし、出力は生じない（変化しない）。次に、許容値より広いパルス幅の入力信号ＩＳ２が与えられると、点ｄから放電を開始したコンデンサ３４の電圧は、点ｅでしきい値ＶｔｈＬを下回る。したがって、この点から出力端子３６の出力は“Ｈ”となる。この点ｄから点ｅまで、すなわち電源電圧Ｖｃｃから下位のしきい値ＶｔｈＬまでＣ１・Ｒ１の時定数で放電する時間Ｔｔｈが、狭幅パルスをカットする設定幅（時間）である。
【００３６】
次いで、点ｆから、前述同様に、コンデンサ３４は充電を開始し、点ｇでしきい値ＶｔｈＬを超える。ここまでは、図５（Ｂ）と同じである。しかし、設定されたヒステリシス特性により、コンデンサ３４の電圧が第２のしきい値ＶｔｈＨを超える点ｊまで、出力端子３６の出力信号ＯＳ２は継続する。この点ｇから点ｊまで、すなわち、下位のしきい値ＶｔｈＬから上位のしきい値ＶｔｈＨまで、Ｃ１・Ｒ１の時定数で充電する時間Ｔｍｉｎが、第２の設定値である、出力信号の最小時間幅である。このように、コンデンサ３４の電圧がＶｔｈＬからＶｔｈＨに充電されるまでの時間Ｔｍｉｎだけは、出力端子３６の出力信号ＯＳ２は、“Ｈ”が継続する。すなわち、Ｔｍｉｎより狭い幅のパルスが出力されることは無い。こうして発生した出力信号ＯＳ２は、入力信号ＩＳ２とほぼ同じ幅となる。
【００３７】
また、入力信号のパルス幅が広いＩＳ３のような場合にも、出力端子３６には、点ｈから点ｋまでの間、出力信号ＯＳ３という広幅で、元の入力信号ＩＳ３の幅に、より近い幅を持つ出力信号が得られる。
【００３８】
図６は、図１，３，４の実施形態によるフィルタ回路の動作を示すタイミングチャートであり、最小オフパルスをカットする動作を示している。最小オンパルスをカットする図５の説明は、入力されるパルスとして、“Ｌ”を基準とし、パルス状に“Ｈ”の電圧が現れる場合であるが、“Ｈ”を基準とし、パルス状に“Ｌ”の電圧が現れ、最小オフパルスをカットする図６の場合も同様の働きをする。すなわち、コンデンサ３４の電圧が、低い方のしきい値ＶｔｈＬを下回った点で出力端子３６の出力信号は“Ｈ”となり、高い方のしきい値ＶｔｈＨを上回った点で出力端子３６の出力信号は“Ｌ”となる。
【００３９】
以上の一実施形態においては、図１，３，４に示したフィルタ回路の構成により、駆動部１６，１７へ狭幅パルスが伝達されるのを防ぐことができる。まず、入力したＰＷＭ信号ＩＳ１〜ＩＳ３の“１”と“０”（“Ｈ”と“Ｌ”）相互間の変化を検出する手段と、この変化した状態を所定時間Ｔｔｈ継続したことを検出する手段を備えている。次に、この検出手段の出力に応動して、フィルタ回路１８，１９の出力を“０”から“１”（“Ｌ”から“Ｈ”）へ変化させる（出力信号ＯＳ２，ＯＳ３を発生させる）。また、この状態を第２の所定時間Ｔｍｉｎ継続させる手段と、この第２の所定時間Ｔｍｉｎの経過後も、ＰＷＭ信号がＩＳ３のように継続する間、ＯＳ３の出力状態を継続させる手段を備えている。
【００４０】
なお、図１に示したインバータ装置では、論理ゲート１５の直後にフィルタ回路１８，１９を備えている。しかし、フィルタ回路を備える位置は必ずしもこの位置である必要はない。スイッチング素子に狭幅パルスを伝達させないことが目的であり、例えば、３相分配回路、保護回路、ＰＷＭ回路等の信号を合成した後、且つスイッチング素子より前にフィルタ回路を備えれば良い。
【００４１】
第２の実施形態：
図７は本発明の第２の実施形態によるフィルタ回路の具体的回路図であり、図８はそのブロック図である。その動作原理の概略を図８により説明する。入力端子３１から、定速充電回路３２と可変速放電回路３３１に信号が入力されると、その入力信号に応じ充放電コンデンサ３４（Ｃ１）は、定速充電回路３２により充電されるか、もしくは可変速放電回路３３１により放電される。このときの放電の速度は、ヒステリシス回路３５からの信号により制御される。充放電コンデンサ３４の電圧は、ヒステリシス回路３５に入力される。ヒステリシス回路３５は、入力された信号に応じ、可変速放電回路３３１への放電速度指令信号と、出力端子３６への出力信号を出力する。
【００４２】
次に、本実施形態による回路を、図７により具体的に説明する。入力端子３１は、ＰＭＯＳトランジスタＭ１のゲート、ＮＭＯＳトランジスタＭ２のゲート、及び論理インバータＬ３の入力に接続されている。ＰＭＯＳトランジスタＭ１のドレインとＮＭＯＳトランジスタＭ２のドレインは接続されており、両トランジスタＭ１とＭ２は論理インバータを構成している。両トランジスタＭ１とＭ２のドレインは抵抗Ｒ１の一方に接続されており、抵抗Ｒ１の他方はＮＭＯＳトランジスタＭ４に接続されている。
【００４３】
ＰＭＯＳトランジスタＭ１のソースは電源Ｖｃｃに接続されており、ＮＭＯＳトランジスタＭ２のソースとＮＭＯＳトランジスタＭ４のソースは接地電位ＧＮＤに接続されている。ＮＭＯＳトランジスタＭ４のドレインは抵抗Ｒ２の一方に接続されており、抵抗Ｒ２の他方は充放電コンデンサ３４の一方、及び論理インバータＬ４の入力と論理インバータＬ７の入力に接続されている。充放電用コンデンサ３４の他方は接地電位ＧＮＤに接続されている。
【００４４】
論理インバータＬ４の出力は論理インバータＬ５の入力に接続されている。論理インバータＬ７の出力は論理インバータＬ８の入力に接続されており、論理インバータＬ８の出力は論理インバータＬ９の入力に接続されている。
【００４５】
ＮＡＮＤ回路Ｌ１０の入力の一方はＬ５の出力に接続されており、他方はＮＡＮＤ回路Ｌ１１の出力に接続されている。ＮＡＮＤ回路Ｌ１０の出力は本回路の出力端子となっている。ＮＡＮＤ回路Ｌ１１の入力の一方は、論理インバータＬ９の出力に接続されており、他方はＮＡＮＤ回路Ｌ１０の出力に接続されている。ＮＡＮＤ回路Ｌ１０とＮＡＮＤ回路Ｌ１１はフリップフロップ回路を構成している。
【００４６】
また、ＮＯＲ回路Ｌ１２の入力の一方は論理インバータＬ９の出力に、他方は論理インバータＬ３の出力に接続されており、ＮＯＲ回路Ｌ１２の出力はＮＭＯＳトランジスタＭ４のゲートに接続されている。
【００４７】
ＰＭＯＳトランジスタＭ１、抵抗Ｒ１、抵抗Ｒ２は定速充電回路３２を構成している。また、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ４、抵抗Ｒ１、抵抗Ｒ２、ＮＯＲ回路Ｌ１２、論理インバータＬ３は可変速放電回路３３１を構成している。抵抗Ｒ１，Ｒ２は、前記両回路で共有している。
【００４８】
可変速放電回路３３１は、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ４が共にオンのときはコンデンサ３４（Ｃ１）を高速（時定数Ｒ２・Ｃ１）で放電する。一方、ＮＭＯＳトランジスタＭ２がオン、ＮＭＯＳトランジスタＭ４がオフのときはコンデンサ３４（Ｃ１）を低速（時定数（Ｒ１＋Ｒ２）・Ｃ１）で放電する。また、定速充電回路３２は、ＰＭＯＳトランジスタＭ１がオンのときコンデンサ３４を時定数（Ｒ１＋Ｒ２）・Ｃ１で充電する。論理インバータＬ４、Ｌ５、Ｌ７〜Ｌ９、ＮＡＮＤ回路Ｌ１０、Ｌ１１はヒステリシス回路３５を構成している。
【００４９】
ここで、論理インバータＬ４及びＬ７のしきい値電圧ＶｔｈＬ及びＶｔｈＨを、ＶｔｈＬ＜ＶｔｈＨの関係を満たすように選定する。
【００５０】
図９は、図７，８の実施形態による動作のタイミングチャートである。入力端子に“Ｌ”が入力され、コンデンサ３４の電圧は電源電圧Ｖｃｃとなっている状態を初期状態とする。初期状態では、論理インバータＬ３〜Ｌ５及び論理インバータＬ７〜Ｌ９の出力は、順に“Ｈ”、“Ｌ”、“Ｈ”（Ｌ５）、そして“Ｌ”、“Ｈ”、“Ｌ”（Ｌ９）である。ＮＡＮＤ回路Ｌ１１は、入力の一方にＬ９の出力“Ｌ”が入力されているため、出力は“Ｈ”、ＮＡＮＤ回路Ｌ１０の２つの入力には共に“Ｈ”（Ｌ５とＬ１１の出力信号）が入力されているためＮＡＮＤ回路Ｌ１０の出力つまり出力端子電圧は“Ｌ”である。
【００５１】
また、初期状態では、ＮＯＲ回路Ｌ１２は入力の一方に論理インバータＬ３の出力“Ｈ”が入力されているため、出力は“Ｌ”であり、ＰＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフ、ＮＭＯＳトランジスタＭ４はオフである。
【００５２】
このような初期状態において入力端子に“Ｈ”が入力されると、ＰＭＯＳトランジスタＭ１はオフし、ＮＭＯＳトランジスタＭ２はオンする。また、論理インバータＬ３の出力は“Ｌ”となる。この状態では、ＰＭＯＳトランジスタＭ１はオフ、ＮＭＯＳトランジスタＭ２、ＮＭＯＳトランジスタＭ４は共にオンしているため、コンデンサ３４は高速で放電される。
【００５３】
入力端子に“Ｈ”を入力し続けるとコンデンサ３４の電圧はＶｔｈＨより小さくなる。このとき、論理インバータＬ７の出力は“Ｈ”、論理インバータＬ８の出力は“Ｌ”、論理インバータＬ９の出力は“Ｈ”となる。したがって、ＮＯＲ回路Ｌ１２は入力の一方に論理インバータＬ９の出力の“Ｈ”が入力されるため“Ｌ”となり、ＮＭＯＳトランジスタＭ４はオフする。これにより、コンデンサ３４の放電速度は高速から低速へと変わる。また、この状態での出力端子３６の電圧は、初期状態と変わらず“Ｌ”である。
【００５４】
入力信号のパルス幅が狭く、コンデンサ３４の電圧がＶｔｈＬを下回る前に入力電圧を“Ｌ”に戻すと、ＰＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフとなる。また、論理インバータＬ３の出力は“Ｈ”、ＮＯＲ回路Ｌ１２は入力の一方に論理インバータＬ３の出力の“Ｈ”が入力されるため出力は“Ｌ”、ＮＭＯＳトランジスタＭ４はオフとなり、コンデンサ３４は充電される。この場合は、出力端子３６の出力信号は“Ｈ”に変わることがなく、パルスは出力されない。
【００５５】
入力信号のパルス幅が広く、入力端子に“Ｈ”を入力し続けた場合は、コンデンサ３４の電圧はＶｔｈＬを下回る。このとき、論理インバータＬ４の出力は“Ｈ”、論理インバータＬ５の出力は“Ｌ”となる。また、ＮＡＮＤ回路Ｌ１０は入力の一方に論理インバータＬ５の出力“Ｌ”が入力されるため、ＮＡＮＤ回路Ｌ１０の出力つまり出力端子３６の電圧は“Ｈ”となる。ＮＡＮＤ回路Ｌ１１は、２つの入力が共に“Ｈ”となるため出力は“Ｌ”となる。コンデンサ３４は低速での放電が続く。
【００５６】
コンデンサ３４の電圧がＶｔｈＬより小さい状態で、入力端子電圧を“Ｌ”にすると、ＰＭＯＳトランジスタＭ１はオン、ＮＭＯＳトランジスタＭ２はオフとなる。また、論理インバータＬ３の出力は“Ｈ”、ＮＯＲ回路Ｌ１２は、入力の一方に論理インバータＬ３の出力“Ｈ”が入力されるため出力は“Ｌ”、ＮＭＯＳトランジスタＭ４はオフとなり、コンデンサ３４は充電される。
【００５７】
入力端子に“Ｌ”を入力し続けると、コンデンサ３４の電圧はＶｔｈＬより大きくなる。このとき、論理インバータＬ４の出力は“Ｌ”、論理インバータＬ５の出力は“Ｈ”となる。このとき、出力端子の電圧はコンデンサ３４の電圧がＶｔｈＬを超える前と変わらず“Ｈ”である。
【００５８】
更に入力端子に“Ｌ”を入力し続けると、コンデンサ３４の電圧がＶｔｈＨより大きくなる。このとき、論理インバータＬ７の出力は“Ｌ”、論理インバータＬ８の出力は“Ｈ”、論理インバータＬ９の出力は“Ｌ”、ＮＡＮＤ回路Ｌ１１は入力の一方に論理インバータＬ９の出力“Ｌ”が入力されるため出力は“Ｈ”となり、ＮＡＮＤ回路Ｌ１０は２つの入力共に“Ｈ”が入力されるためＮＡＮＤ回路Ｌ１０の出力つまり出力端子電圧は“Ｌ”となる。コンデンサ３４は、充電が続く。
【００５９】
この構成では充放電コンデンサ３４の電圧がＶｃｃからＶｔｈＨまで放電される時間を短縮することができる。このため、第１の実施例に比べ、フィルタ回路の入力に“Ｈ”が入力されてから、フィルタ回路の出力端子３６に“Ｈ”が出力されるまでの遅延時間を小さくし、高速化することができる。
【００６０】
最小通過パルスが入力された場合に出力されるパルス幅は、図３の場合と同様に、コンデンサ３４の電圧がＶｔｈＬからＶｔｈＨに充電される時間Ｔｍｉｎ以上である。
【００６１】
図１０は、第２の実施形態によるフィルタ回路の動作を示すタイミングチャートであり、最小オフパルスをカットする動作を示している。図１０の動作においては、高位のしきい値ＶｔｈＨを超えたコンデンサ３４の電圧が、このしきい値ＶｔｈＨまで放電する速度が速くなるだけで、図６に示した第１の実施形態における動作と殆ど変わらない。
【００６２】
第３の実施形態：
図１１は、本発明の第３の実施形態によるフィルタ回路の基本構成を示すブロック図である。この実施形態では、可変速充電回路３２１と定速放電回路３３としている。
【００６３】
図１２は、図１１を実現するための具体的回路の一例である。この構成では、図３の回路に比べフィルタ回路の入力に“Ｌ”が入力されてから、フィルタ回路の出力端子に“Ｌ”が出力されるまでの遅延時間を小さくし、高速化することができる。動作は図７〜１０で説明した実施形態と同様のため、重複説明は避ける。
【００６４】
以上の実施形態によれば、どのようなパルス幅のパルスが入力されても、出力信号から狭幅パルスをなくすことができる。
【００６５】
本発明のインバータ装置は、スイッチング素子がＩＧＢＴであるものに限らず、ＭＯＳトランジスタ、バイポーラトランジスタ等であっても同様である。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１の実施形態によるインバータ装置の全体ブロック図。
【図２】図１における狭幅パルス入力の具体例を示すパルス信号波形図。
【図３】本発明の第１の実施形態によるフィルタ回路の具体的回路図。
【図４】本発明の第１の実施形態によるフィルタ回路のブロック図。
【図５】本発明の第１の実施形態による最小オンパルスカット時の動作を示すタイミングチャート図。
【図６】本発明の第１の実施形態による最小オフパルスカット時の動作を示すタイミングチャート図。
【図７】本発明の第２の実施形態によるフィルタ回路の具体的回路図。
【図８】本発明の第２の実施形態によるフィルタ回路のブロック図。
【図９】本発明の第２の実施形態による最小オンパルスカット時の動作を示すタイミングチャート図。
【図１０】本発明の第２の実施形態による最小オフパルスカット時の動作を示すタイミングチャート図。
【図１１】本発明の第３の実施形態によるフィルタ回路のブロック図。
【図１２】本発明の第３の実施形態によるフィルタ回路の具体的回路図。
【符号の説明】
【００６７】
１０，１０１…１チップインバータ、１１…インバータ主回路、１２…インバータ駆動回路、１３…３相分配回路、１４…保護回路、１５…論理ゲート、１６，１７…上下アーム駆動部、１８，１９…フィルタ回路、１８１，１９１…充放電回路、１８２，１９２…ヒステリシス回路、３１…入力端子、３２…定速充電回路、３２１…低速可変速充電回路、３３…定速放電回路、３３１…可変速放電回路、３４…コンデンサ、３５…ヒステリシス回路、３６…出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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