(57)【要約】【課題】スループットを低下させることなくコンタクト抵抗を小さくすることができ、かつクラックの発生を防止可能な半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、ラインパターン１７や位置合わせパターン８ａ〜８ｃや検査用記号１５ａ、１５ｂなどの補助パターンと、コンタクト７とを備える半導体装置の製造方法であって、以下の工程を備えている。すなわち、半導体基板１０上に層間絶縁層９ａ〜９ｃが形成される。コンタクト７を形成するためのコンタクトホール１４ａ〜１４ｄが層間絶縁層９ａ〜９ｃ内に開口される。コンタクトホール１４ａ〜１４ｄを介して、半導体基板１０表面に不純物が注入される。注入された不純物を電気的に活性にするために半導体基板１０が加熱される。加熱後に、補助パターンを形成するための溝１４ｅ、１４ｆが層間絶縁層９ａ〜９ｃ内に開口される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
補助パターンとコンタクトとを備える半導体装置の製造方法であって、
前記半導体基板上に絶縁層を形成する工程と、
前記コンタクトを形成するためのコンタクトホールを前記絶縁層内に開口する工程と、
前記コンタクトホールを介して前記半導体基板表面に不純物を注入する工程と、
前記不純物を電気的に活性にするために前記半導体基板を加熱する加熱工程と、
前記加熱工程後に、前記補助パターンを形成するための溝を前記絶縁層内に開口する工程とを備える、半導体装置の製造方法。
【請求項２】
前記コンタクトホール内および前記溝内を導電層で埋める工程をさらに備えることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記絶縁層は複数の層よりなることを特徴とする、請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、より特定的にはクラックの発生を防止可能な半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置の製造においては、半導体基板（ウェハ）の状態でウェハの表面に所定の処理を施すことによって素子や配線などが形成される。ウェハの状態で施されるべきすべての処理が完了すると、ウェハはダイシングラインに沿ってダイシングされて、個々の半導体チップとして切り出される。
【０００３】
このため、個々の半導体チップとして切り出される前の半導体基板は、ダイシングされて半導体チップとなる半導体チップ領域と、ダイシングされる際の切りしろとなるダイシングライン領域とを有している。半導体チップ領域には配線パターンなどが形成されており、ダイシングライン領域には補助パターンが形成されている。ここで、補助パターンとは、ダイシングラインに沿って形成されたラインパターン、写真製版の際の位置合わせパターンおよび検査用記号などである。従来、これらの配線パターンおよび補助パターンは以下の方法により形成されていた。
【０００４】
始めに、半導体基板上に層間絶縁層が形成される。そして、通常の写真製版技術およびエッチング技術により、半導体チップ領域の層間絶縁層内にコンタクトホールが開口される。これにより、コンタクトホールの底部に半導体基板が露出する。また、コンタクトホールが形成されるのと同一の工程により、ダイシングライン領域の層間絶縁層内に補助パターンを形成するための溝が開口される。次に、コンタクトホールを介して半導体基板表面に不純物が注入される。続いて、半導体基板が加熱される。これにより、半導体基板表面に注入された不純物の原子が、半導体基板における結晶格子中の安定した位置に移動して電気的に活性となり、キャリアを発生する。そして、コンタクトホール内および溝内を埋めるようにバリアメタル層および導電層がＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）などにより形成され、層間絶縁層上の余分なバリアメタル層および導電層がＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により除去される。これにより、コンタクトホールの部分にコンタクトが形成され、溝の部分に補助パターンが形成される。このとき、不純物が注入された領域とコンタクトホール内に形成されたバリアメタル層とがオーミックコンタクトする結果、コンタクト抵抗が小さくなる。続いて、層間絶縁層上に導電層が積層され、通常の写真製版技術およびエッチング技術により、コンタクトが形成されている部分の上に配線パターンが形成される。同時に、溝内を埋めている導電層上に導電層が形成され、これにより補助パターンが形成される。
【０００５】
なお、特開２００２−２９９２０３号公報（特許文献１）には、積層した層間膜の間に生じる応力により各層間膜内に形成されたマスク寸検マークにクラックが発生するという問題についての解決方法が記載されている。
【０００６】
【特許文献１】
特開２００２−２９９２０３号公報
【０００７】
【発明が解決しようとする課題】
従来の半導体装置の製造方法においては、コンタクトホールと、補助パターンを形成するための溝とが層間絶縁層内に形成された後で、注入した不純物を電気的に活性にするための加熱が行なわれる。この加熱は通常７５０度以上で行なわれる。このため、層間絶縁層が熱により膨張および収縮して層間絶縁層に熱応力が発生する結果、補助パターンが形成される溝にクラックが発生するという問題があった。溝に発生したクラックが半導体チップ領域まで延びると、半導体チップに欠陥が生じる。さらに、半導体チップ領域の配線パターンにまで延びたクラック内に、その後の工程によりバリアメタル層および導電層が埋め込まれると、配線パターンと補助パターンとの間でショートするという問題も生じる。
【０００８】
ここで、溝にクラックが発生することを抑止するために、加熱温度を７５０度よりも低くするという方法も考えられる。しかしながら、加熱温度を低くすると、不純物の原子が半導体基板の格子上の安定した位置に移動しにくく（電気的に活性となりにくく）なるので、不純物が注入された領域とバリアメタル層とがオーミックコンタクトしなくなる。そこで、コンタクト抵抗を小さくするために不純物の注入量を増加すれば、不純物を注入する時間が増加する結果、スループットが大きく低下してしまう。
【０００９】
なお、上記特許文献１に記載された方法は、マスク寸検マークを形成する位置を各層間膜によって変えることにより、下層の層間膜とマスク寸検マークとが接触する面積を増加させ、その結果、下層の層間膜とマスク寸検マークとの間に発生する応力を抑制し、クラックの発生を抑止するものである。この方法では、マスク寸検マークは層間膜の熱応力の影響を受けることに変わりはないので、十分にクラックの発生を抑止することができないと考えられる。
【００１０】
したがって、本発明の目的は、スループットを低下させることなくコンタクト抵抗を小さくすることができ、かつクラックの発生を防止可能な半導体装置の製造方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、補助パターンとコンタクトとを備える半導体装置の製造方法であって、半導体基板上に絶縁層を形成する工程と、コンタクトを形成するためのコンタクトホールを絶縁層内に開口する工程と、コンタクトホールを介して半導体基板表面に不純物を注入する工程と、不純物を電気的に活性にするために半導体基板を加熱する加熱工程と、加熱工程後に、補助パターンを形成するための溝を絶縁層内に開口する工程とを備えている。
【００１２】
なお、本明細書中でコンタクトとは、半導体基板表面に形成された不純物領域と絶縁層上に形成された導電層とを電気的に接続するための円形もしくは円形に近い平面形状を有する導電層を意味している。また、本明細書中で補助パターンとは、電気的な接続以外の目的で形成された層を意味しており、たとえばダイシングラインに沿って形成されたラインパターン、写真製版の際の位置合わせパターンおよび検査用記号などを含む意味である。
【００１３】
【発明の実施の形態】
以下、本発明の一実施の形態を図に基づいて説明する。
【００１４】
図１は、本発明の一実施の形態における半導体装置の構成を示す断面図である。
【００１５】
図１を参照して、本実施の形態の半導体装置においては、ラインパターン１７によって囲まれた半導体チップ領域１８内に、配線パターン２が形成されている。配線パターン２を構成している導電層２０ａ〜２０ｄの各々は図中縦方向に延びていて、コンタクト７の各々を電気的に接続している。なお、コンタクト７間のピッチｄ１はたとえば０．３μｍ〜０．８μｍであり、コンタクト７の直径ｄ２はたとえば０．２０μｍ〜０．４０μｍである。また、半導体チップ領域１８以外の領域はダイシングライン領域１９となっており、このダイシングライン領域１９に沿って半導体基板（ウエハ）はダイシングされる。ダイシングライン領域１９内には、たとえば矩形や３本のラインなどの平面形状を有する写真製版の際の位置合わせパターン８ａ〜８ｃや、たとえば十字や数字などの平面形状を有する検査用記号１５ａ、１５ｂなどの補助パターンが形成されている。
【００１６】
図２は図１のＩＩ−ＩＩ線に沿った断面図である。
図２を参照して、フィールド酸化膜１３により電気的に分離された半導体基板１０の表面には、ｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが形成されている。ｎチャネルＭＯＳトランジスタ１１はｎ型拡散領域３ａ、３ｂと、ゲート絶縁層１１ｂと、ゲート電極層１１ｃとを有している。ｎ型拡散領域３ａ、３ｂは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、互いに所定の距離を隔てて配置されている。そして、ｎ型拡散領域３ａ、３ｂの各々の内部には、ｎ＋拡散領域４ａ、４ｂの各々が形成されている。ゲート電極層１１ｃはｎ型拡散領域３ａ、３ｂに挟まれる領域上にゲート絶縁層１１ｂを介して形成されている。ゲート電極層１１ｃの周囲は絶縁層１１ａおよびサリサイド層１１ｄにより覆われている。サリサイド層１１ｄは、ゲート電極層１１ｃやｎ型拡散領域３ａ、３ｂの低抵抗化のために形成されている。
【００１７】
同様に、ｐチャネルＭＯＳトランジスタ１２はｐ型拡散領域３ｃ、３ｄと、ゲート絶縁層１２ｂと、ゲート電極層１２ｃとを有している。ｐ型拡散領域３ｃ、３ｄは、ＬＤＤ構造を有しており、互いに所定の距離を隔てて配置されている。そして、ｐ型拡散領域３ｃ、３ｄの各々の内部には、ｐ＋拡散領域４ｃ、４ｄの各々が形成されている。ゲート電極層１２ｃはｐ型拡散領域３ｃ、３ｄに挟まれる領域上にゲート絶縁層１２ｂを介して形成されている。ゲート電極層１２ｃの周囲は絶縁層１２ａおよびサリサイド層１２ｄにより覆われている。
【００１８】
ｎチャネルＭＯＳトランジスタ１１およびｐチャネルＭＯＳトランジスタ１２を覆うように半導体基板１０上に層間絶縁層９ａが形成されていて、その上に層間絶縁層９ｂおよび層間絶縁層９ｃが形成されている。層間絶縁層９ａ〜９ｃには、ｎ＋拡散領域４ａ、４ｂの各々に達するコンタクトホール１４ａ、１４ｂと、ｐ＋拡散領域４ｃ、４ｄの各々に達するコンタクトホール１４ｃ、１４ｄと、半導体基板１０に達する溝１４ｅ、１４ｆとが開口されている。コンタクトホール１４ａ〜１４ｄおよび溝１４ｅ、１４ｆの各々には、バリアメタル層５ａ〜５ｆおよび導電層６ａ〜６ｆの各々が埋め込まれている。これにより、孔１４ａ〜１４ｄ内の各々にコンタクト７が形成されている。バリアメタル層５ａ〜５ｄおよび導電層６ａ〜６ｄの各々の上部には導電層２０ａ〜２０ｄが形成されている。この導電層２０ａ〜２０ｄにより配線パターン２が構成されている。また、バリアメタル層５ｅおよび導電層６ｅの上部には導電層２０ｅが形成されている。バリアメタル層５ｅおよび導電層６ｅおよび導電層２０ｅによりラインパターン１７が構成されている。さらに、バリアメタル層５ｆおよび導電層６ｆの上部には導電層２０ｆが形成されている。バリアメタル層５ｆおよび導電層６ｆおよび導電層２０ｆにより位置合わせパターン８ａが構成されている。
【００１９】
次に、本実施の形態における半導体装置の製造方法について説明する。
図３〜図９は、本発明の一実施の形態における半導体装置の製造方法を工程順に示す断面図である。
【００２０】
図３を参照して、たとえばシリコンよりなる半導体基板１０の表面に、ｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが以下のように形成される。すなわち、半導体基板１０の表面にたとえばシリコン酸化膜よりなるゲート絶縁層１１ｂ、１２ｂとなる層が形成され、この層の上に、ゲート電極層１１ｃ、１２ｃとなる層およびサリサイド層１１ｄ、１２ｄとなる層が積層して形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより、ゲート絶縁層１１ｂ、１２ｂおよびゲート電極層１１ｃ、１２ｃおよびサリサイド層１１ｄ、１２ｄとなる層が形成される。ゲート電極層１１ｃ、１２ｃは、たとえば不純物が導入された多結晶シリコン層からなっている。ゲート電極層１１ｃ、１２ｃなどをマスクとして半導体基板１０へ不純物が注入されることにより、比較的低濃度のｎ型拡散領域３ａ、３ｂとｐ型拡散領域３ｃ、３ｄとが形成される。
【００２１】
ゲート電極層１１ｃ、１２ｃの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサー状の絶縁層１１ａ、１２ａが形成される。この後、ゲート電極層１１ｃ、１２ｃおよび絶縁層１１ａ、１２ａなどをマスクとして半導体基板１０上に不純物を注入することにより、比較的高濃度のｎ型拡散領域３ａ、３ｂとｐ型拡散領域３ｃ、３ｄとが形成される。この比較的高濃度の不純物領域と前述の比較的低濃度の不純物領域とにより、ＬＤＤ構造をなすｎ型拡散領域３ａ、３ｂとｐ型拡散領域３ｃ、３ｄとが形成される。以上のようにしてｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが形成される。
【００２２】
図４を参照して、このようにして形成されたｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とフィールド酸化膜１３とを覆うように、層間絶縁層９ａ〜９ｃが積層して形成される。層間絶縁層９ａは、たとえばＰＴＥＯＳ（Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）よりなる。ＰＴＥＯＳとはＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料としてＰ（リン）を有するように形成されたシリコン酸化膜である。層間絶縁層９ｂは、たとえばＢＰＴＥＯＳやＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）やＴＥＯＳよりなる。ＢＰＴＥＯＳとはＴＥＯＳを原料としてＢ（ボロン）、Ｐを有するように形成されたシリコン酸化膜である。層間絶縁層９ｃは、たとえばＰＴＥＯＳやＰＳｉＯよりなる。ＰＳｉＯとは、プラズマＣＶＤによって形成されたＳｉＯ（酸化シリコン）である。また、層間絶縁層９ａはたとえば３０〜１００ｎｍの厚さで積層され、層間絶縁層９ｂはたとえば２００〜８００ｎｍの厚さで積層され、層間絶縁層９ｃはたとえば１００〜４００ｎｍの厚さで積層される。次に、コンタクトホール１４ａ〜１４ｄが開口される部分以外の部分を覆うように、フォトレジスト１６が層間絶縁層９ｃ上にパターニングされる。
【００２３】
図５を参照して、このフォトレジスト１６をマスクとして層間絶縁層９ａ〜９ｃをエッチングすることによりコンタクトホール１４ａ〜１４ｄが開口される。そして、フォトレジスト１６が除去され、コンタクトホール１４ａ〜１４ｄ内が洗浄された後、コンタクトホール１４ａ、１４ｂを介して、たとえばＰやＳｂ（アンチモン）などの不純物が半導体基板１０にイオン注入され、これにより、半導体基板１０表面にｎ＋拡散領域４ａ、４ｂが形成される。また、コンタクトホール１４ｃ、１４ｄを介して、たとえばＢ（ホウ素）やＢＦ２（フッ化ホウ素）などの不純物が半導体基板１０にイオン注入され、これにより、半導体基板１０表面にｐ＋拡散領域４ｃ、４ｄが形成される。続いて、半導体基板１０がたとえば７５０度に加熱される。これにより、半導体基板１０表面に注入された不純物の原子が、半導体基板１０における結晶格子中の安定した位置に移動して電気的に活性となり、キャリアを発生する。
【００２４】
図６を参照して、ラインパターン１７を形成するための溝１４ｅおよび位置合わせパターン８ａを形成するための溝１４ｆが開口される部分以外の部分を覆うように、フォトレジストが層間絶縁層９ｃ上にパターニングされ、このフォトレジストをマスクとして層間絶縁層９ａ〜９ｃをエッチングすることにより溝１４ｅ、１４ｆが開口される。そして、フォトレジストが除去され、溝１４ｅ、１４ｆ内が洗浄される。なお、図６中右部には２つの溝１４ｆが示されているが、これは、図１を参照して、位置合わせパターン８ａが矩形の辺に沿って一周する平面形状を有しているためである。つまり、これら２つの溝１４ｆはつながっている。
【００２５】
図７を参照して、コンタクトホール１４ａ〜１４ｄと溝１４ｅ、１４ｆとの側壁および底部と、層間絶縁層９ｃの上部を覆うように、バリアメタル層５および導電層６が形成される。バリアメタル層５は、たとえばＴｉＮ（窒化チタン）よりなり、導電層６は、たとえばＷ（タングステン）よりなる。バリアメタル層５および導電層６は、たとえばＣＶＤ法またはスパッタ法により成膜することにより形成される。
【００２６】
図８を参照して、層間絶縁層９ｃよりも上の位置にあるバリアメタル層５および導電層６とが、たとえばＣＭＰ法により除去される。これにより、バリアメタル層５ａ〜５ｆおよび導電層６ａ〜６ｆが形成される。ここで、図５において、半導体基板１０表面に注入された不純物は活性となっているので、ｎ＋拡散領域４ａ、４ｂおよびｐ＋拡散領域４ｃ、４ｄと、バリアメタル層５ａ〜５ｄとはオーミックコンタクトする。これにより、コンタクト抵抗を小さくすることができる。
【００２７】
図９を参照して、バリアメタル層５ａ〜５ｆと、導電層６ａ〜６ｆと、層間絶縁層９ｃとを覆うように導電層２０が形成される。導電層２０は、たとえばスパッタ法などによりＡｌ（アルミニウム）を成膜することにより形成される。
【００２８】
図２を参照して、導電層２０上にフォトレジストをパターニングし、このフォトレジストをマスクとして導電層２０をエッチングすることにより、導電層２０ａ〜２０ｆが形成され、フォトレジストが除去される。導電層２０ａ〜２０ｆのうち、導電層２０ａ〜２０ｄにより配線パターン２が構成される。また、導電層２０ｅおよびバリアメタル層５ｅおよび導電層６ｅによりラインパターン１７が構成される。さらに、導電層２０ｆおよびバリアメタル層５ｆおよび導電層６ｆにより位置合わせパターン８ａが構成される。以上の方法により、本実施の形態における半導体装置が製造される。
【００２９】
ここで、従来の半導体装置において、クラックは以下の原理により発生すると推測される。図１０は、従来の半導体装置を模式的に示す平面図である。
【００３０】
図１０を参照して、従来の半導体装置における配線パターン２２と、ラインパターン２４と、位置合わせパターン２５とが模式的に示されている。ラインパターン２４の角部にクラック２６ａが発生している。また、位置合わせパターン２５の角部にクラック２６ｂが発生している。クラック２６ａ、２６ｂは、配線パターン２２に達している。このようなクラック２６ａ、２６ｂが半導体チップの欠陥となる。さらに、バリアメタル層４および導電層５が形成される際、クラック２６ａ、２６ｂにバリアメタル層４および導電層５が埋め込まれると、配線パターン２２と、ラインパターン２４および位置合わせパターン２５との間でショートしてしまう。
【００３１】
図１１（ａ）〜（ｃ）は、クラックが発生する原理を説明するための模式図である。図１１（ａ）を参照して、半導体基板表面に注入された不純物の原子を電気的に活性にするために半導体基板が加熱されると、層間絶縁層が熱により膨張および収縮し、層間絶縁層に熱応力が発生する。これによりラインパターン２４が形成される溝２９には図中縦方向および横方向の引張り力が加わると考えられる。このような引張り力が溝２９に加わった場合、溝２９の角部２９ａには縦方向および横方向の引張り力が集中して加わることになる。その結果、溝２９の角部２９ａにクラック２６ａが発生すると推測される。
【００３２】
同様に図１１（ｂ）を参照して、位置合わせパターン２５が形成される溝２７の角部２７ａには縦方向および横方向の引張り力が集中して加わることになるので、溝２７の角部２７ａにクラック２６ｂが発生すると推測される。
【００３３】
一方、図１１（ｃ）を参照して、コンタクト２３が形成されるコンタクトホール２３ａは円形の平面形状を有している。層間絶縁層に発生した熱応力によりコンタクトホール２３ａはすべての方向に均等な引張り力を受けると考えられる。その結果、引張り力が集中して加わる箇所がないため、コンタクトホール２３ａにはクラックが発生しないと推測される。
【００３４】
そこで、本願発明者らは、半導体基板表面に注入された不純物を電気的に活性にするために半導体基板を加熱する工程の後で、ラインパターン、位置合わせパターンおよび検査用記号などの補助パターンを形成するための溝が開口されれば、補助パターンを形成するための溝にクラックが発生することを防止することができることを見出した。
【００３５】
本実施の形態の半導体装置の製造方法によれば、補助パターンを形成するための溝１４ｅ、１４ｆが層間絶縁層９ａ〜９ｃ内に形成された後は、不純物を電気的に活性にするための加熱が行なわれない。このため、不純物を電気的に活性にするための加熱により層間絶縁層９ａ〜９ｃに発生した熱応力が溝１４ｅ、１４ｆに加わることがなくなるので、溝１４ｅ、１４ｆにクラックが発生することが防止される。また、不純物を電気的に活性にするために半導体基板１０を加熱する際に、クラックの発生を抑止するために加熱温度を低くすることは不要となるので、スループットを低下させることなくコンタクト抵抗を小さくすることができる。
【００３６】
本実施の形態における半導体装置の製造方法においては、コンタクトホール１４ａ〜１４ｄ内および溝１４ｅ、１４ｆ内をバリアメタル層５および導電層６で埋める工程をさらに備えている。
【００３７】
これにより、クラック内にバリアメタル層５および導電層６が埋め込まれることがなくなるので、配線パターン２と位置合わせパターン５ｂなどの補助パターンとの間でショートするという問題が防止される。
【００３８】
本実施の形態における半導体装置の製造方法においては、半導体基板１０上の絶縁層が複数の層間絶縁層９ａ〜９ｃよりなっている。
【００３９】
半導体基板上の絶縁層が複数の絶縁層よりなる場合には、絶縁層の各々の熱膨張率の差に起因して、各々の絶縁層の間でクラックが特に発生しやすい。しかしながら、本実施の形態における半導体装置の製造方法によれば、クラックの発生を防止することができるので、クラックの発生を考慮することなくそれぞれの適性に応じた層間絶縁層９ａ〜９ｃを積層することができる。
【００４０】
なお、本実施の形態においては、半導体基板１０内に形成された不純物領域と層間絶縁層９ｃ上に形成された配線パターン２とを電気的に接続するためのコンタクト７の製造方法が示された。しかしながら、実際の半導体装置には、たとえばトランジスタのベース電極と配線パターンとを電気的に接続するためのコンタクトなども存在する。このようなコンタクトを形成するためのコンタクトホールについては、本実施の形態におけるコンタクトホール１４ａ〜１４ｄと同時に開口されてもよいし、溝１４ｅ、１４ｆなどと同時に開口されてもよい。
【００４１】
また、本実施の形態においては、ｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが形成されている場合について示したが、本発明はこのような構成の半導体装置の製造方法に限定されるものではなく、補助パターンとコンタクトとを備える半導体装置全般の製造方法に適用可能である。
【００４２】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【００４３】
【発明の効果】
以上のように、本発明の半導体装置の製造方法によれば、補助パターンを形成するための溝が層間絶縁層内に形成された後は、不純物を電気的に活性にするための加熱が行なわれない。このため、不純物を電気的に活性にするための加熱により層間絶縁層に発生した熱応力が溝に加わることがなくなるので、溝にクラックが発生することが防止される。また、不純物を電気的に活性にするために半導体基板を加熱する際に、クラックの発生を抑止するために加熱温度を低くすることは不要となるので、スループットを低下させることなくコンタクト抵抗を小さくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態における半導体装置の構成を示す断面図である。
【図２】図１のＩＩ−ＩＩ線に沿った断面図である。
【図３】本発明の一実施の形態における半導体装置の製造方法の第一工程を示す断面図である。
【図４】本発明の一実施の形態における半導体装置の製造方法の第二工程を示す断面図である。
【図５】本発明の一実施の形態における半導体装置の製造方法の第三工程を示す断面図である。
【図６】本発明の一実施の形態における半導体装置の製造方法の第四工程を示す断面図である。
【図７】本発明の一実施の形態における半導体装置の製造方法の第五工程を示す断面図である。
【図８】本発明の一実施の形態における半導体装置の製造方法の第六工程を示す断面図である。
【図９】本発明の一実施の形態における半導体装置の製造方法の第七工程を示す断面図である。
【図１０】従来の半導体装置を模式的に示す平面図である。
【図１１】（ａ）ラインパターンにクラックが発生する原理を説明するための模式図である。（ｂ）位置合わせパターンにクラックが発生する原理を説明するための模式図である。（ｃ）コンタクトホールにクラックが発生しない原理を説明するための模式図である。
【符号の説明】
２，２２  配線パターン、３ａ，３ｂ  ｎ型拡散領域、３ｃ，３ｄ  ｐ型拡散領域、４ａ，４ｂ  ｎ＋拡散領域、４ｃ，４ｄ  ｐ＋拡散領域、５ａ〜５ｆ  バリアメタル層、６ａ〜６ｆ  導電層、７，２３  コンタクト、８ａ〜８ｃ，２５  位置合わせパターン、９ａ〜９ｃ  層間絶縁層、１０  半導体基板、１１  ｎチャネルＭＯＳトランジスタ、１１ａ，１２ａ  絶縁層、１１ｂ，１２ｂ  ゲート絶縁層、１１ｃ，１２ｃ  ゲート電極層、１１ｄ，１２ｄ  サリサイド層、１２ｐチャネルＭＯＳトランジスタ、１３  フィールド酸化膜、１４ａ〜１４ｄ，２３ａ  コンタクトホール、１４ｅ，１４ｆ，２７，２９  溝、１５ａ，１５ｂ検査用記号、１６  フォトレジスト、１７，２４  ラインパターン、１８  半導体チップ領域、１９  ダイシングライン領域、２０，２０ａ〜２０ｆ  導電層、２６ａ，２６ｂ  クラック、２７ａ，２９ａ  角部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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