(57)【要約】【課題】  クロックのデューティ比を維持しつつ、低ジッタを実現するクロック発生装置及びこれを用いたＩＣテスタを実現することを目的にする。【解決手段】  本発明は、デジタル信号発生部のデジタル信号に基づいて、クロックを発生するクロック発生装置及びこれを用いたＩＣテスタに改良を加えたものである。本装置は、デジタル信号発生部の出力を入力し、フィードバック信号との位相差を一定にして、出力する第１のＰＬＬと、デジタル信号発生部の反転出力を入力し、フィードバック信号との位相差を一定にして、出力する第２のＰＬＬと、第１のＰＬＬの出力により立ち上げ、第２のＰＬＬの出力により立ち下げた前記クロックを出力すると共に、この出力を第１のＰＬＬのフィードバック信号とし、反転出力を第２のＰＬＬのフィードバック信号とする波形整形回路とを備えたことを特徴とする装置である。【選択図】      図１
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【特許請求の範囲】
【請求項１】
デジタル信号発生部のデジタル信号に基づいて、クロックを発生するクロック発生装置において、
前記デジタル信号発生部の出力を入力し、フィードバック信号との位相差を一定にして、出力する第１のフェーズ・ロック・ループと、
前記デジタル信号発生部の反転出力を入力し、フィードバック信号との位相差を一定にして、出力する第２のフェーズ・ロック・ループと、
前記第１のフェーズ・ロック・ループの出力により立ち上げ、前記第２のフェーズ・ロック・ループの出力により立ち下げた前記クロックを出力すると共に、この出力を第１のフェーズ・ロック・ループのフィードバック信号とし、反転出力を第２のフェーズ・ロック・ループのフィードバック信号とする波形整形回路と
を備えたことを特徴とするクロック発生装置。
【請求項２】
デジタル信号発生部の出力が入力され、第１のフェーズ・ロック・ループに出力するバッファと、
デジタル信号発生部の出力が入力され、第２のフェーズ・ロック・ループに出力するインバータと
を設けたことを特徴とする請求項１記載のクロック発生装置。
【請求項３】
波形整形回路は、
第１のフェーズ・ロック・ループの出力によりセットされる第１のフリップフロップと、
第２のフェーズ・ロック・ループの出力によりセットされる第２のフリップフロップと、
前記第１のフリップフロップの出力によりセットされ、前記第２のフリップフロップの出力によりリセットされ、出力、反転出力により、第１または第２のフリップフロップをリセットする第３のフリップフロップと
を有することを特徴とする請求項１または２記載のクロック発生装置。
【請求項４】
第１、第２のフェーズ・ロック・ループは、ゼロ・ディレイ・バッファであることを特徴とする請求項１〜３のいずれかに記載のクロック発生装置。
【請求項５】
デジタル信号発生部のデジタル信号に基づいて、クロックを発生するクロック発生装置において、
前記デジタル信号発生部の出力を遅延する可変遅延部と、
この可変遅延部の出力と前記デジタル信号発生部の出力とを加算し、前記クロックとする加算部と、
前記デジタル信号発生部の出力と可変遅延部の出力との位相比較を行う位相比較器と、
この位相比較器の出力を入力し、前記可変遅延部の遅延量を出力するロウパスフィルタと
を設けたことを特徴とするクロック発生装置。
【請求項６】
ロウパスフィルタの出力を保持し、可変遅延部の遅延量を出力する保持部を設けたことを特徴とする請求項５記載のクロック発生装置。
【請求項７】
加算部は、分圧抵抗であることを特徴とする請求項５または６記載のクロック発生装置。
【請求項８】
請求項１〜７のいずれかに記載のクロック発生装置を用い、被試験対象を試験することを特徴とするＩＣテスタ。
【請求項９】
被試験対象は、ＣＣＤであることを特徴とする請求項８記載のＩＣテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号発生部のデジタル信号に基づいて、クロックを発生するクロック発生装置及びこれを用いたＩＣテスタに関し、クロックのデューティ比を維持しつつ、低ジッタを実現するクロック発生装置及びこれを用いたＩＣテスタに関するものである。
【背景技術】
【０００２】
ＩＣテスタは、被試験対象（以下ＤＵＴ）、例えば、ＩＣ、ＬＳＩ等に試験信号を与え、ＤＵＴの出力により、ＤＵＴの良否の判定を行っている。例えば、特許文献１，２に開示されている。以下、図９を用いて説明する。
【０００３】
【特許文献１】特開平１１−３８１００号公報
【特許文献２】特開２００２−３６５３４４号公報
【０００４】
図９において、ＤＵＴ１はＣＣＤ（Charge Coupled Device）である。デジタル信号発生部２，３はデジタル信号（クロック）を発生する。ドライバ４はデジタル信号発生部２のデジタル信号（クロック）を入力し、ＤＵＴ１に出力する。測定回路５は例えばＡ／Ｄコンバータで、デジタル信号発生部３のクロックごとに、ＤＵＴ１の出力を変換し、出力する。
【０００５】
このような装置の動作を以下に説明する。デジタル信号発生部２がドライバ４を介して、ＤＵＴ１にクロックを出力する。このクロックに基づいて、ＤＵＴ１は、図示しない光源の光に対応した出力を測定回路５に出力する。このとき、デジタル信号発生部３がクロックを測定回路５に出力し、このクロックごとに、測定回路５は、ＤＵＴ１の出力をデジタル変換し、出力する。この出力結果により、ＤＵＴ１の良否の判定が行なわれる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
デジタル信号発生部２，３は、ＤＵＴの論理試験のためのデジタル信号を発生させる装置であるが、デジタル信号発生部２，３からクロックを発生すると、ジッタが大きく、ＤＵＴ１の駆動、測定に支障を来たしてしまう。特に、ピンマルチプレクスにより高周波数のクロックを発生させている場合、１つのテストレートの中で２つのチャネル出力を交互に出力しているので、２周期ごとにジッタが繰り返される。
【０００７】
そこで、特許文献１に示されるように、ＰＬＬ（フェーズ・ロック・ループ）が用いられ、ジッタの改善を図っているが、デジタル信号発生部が出力するクロックと同じデューティ比のクロックを得ることができない。また、特許文献２に示されるように、バンドパスフィルタを用いて、ジッタの改善を図っているが、デューティ比を自由に設定することができない。特に、ＣＣＤの試験を行う場合、クロックのデューティ比の違いにより出力特性が変化してしまうため、正確な試験が行えないという問題点があった。
【０００８】
そこで、本発明の目的は、クロックのデューティ比を維持しつつ、低ジッタを実現するクロック発生装置及びこれを用いたＩＣテスタを実現することにある。
【課題を解決するための手段】
【０００９】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
デジタル信号発生部のデジタル信号に基づいて、クロックを発生するクロック発生装置において、
前記デジタル信号発生部の出力を入力し、フィードバック信号との位相差を一定にして、出力する第１のフェーズ・ロック・ループと、
前記デジタル信号発生部の反転出力を入力し、フィードバック信号との位相差を一定にして、出力する第２のフェーズ・ロック・ループと、
前記第１のフェーズ・ロック・ループの出力により立ち上げ、前記第２のフェーズ・ロック・ループの出力により立ち下げた前記クロックを出力すると共に、この出力を第１のフェーズ・ロック・ループのフィードバック信号とし、反転出力を第２のフェーズ・ロック・ループのフィードバック信号とする波形整形回路と
を備えたことを特徴とするものである。
請求項２記載の発明は、請求項１記載のクロック発生装置において、
デジタル信号発生部の出力が入力され、第１のフェーズ・ロック・ループに出力するバッファと、
デジタル信号発生部の出力が入力され、第２のフェーズ・ロック・ループに出力するインバータと
を設けたことを特徴とするものである。
請求項３記載の発明は、請求項１または２記載のクロック発生装置において、
波形整形回路は、
第１のフェーズ・ロック・ループの出力によりセットされる第１のフリップフロップと、
第２のフェーズ・ロック・ループの出力によりセットされる第２のフリップフロップと、
前記第１のフリップフロップの出力によりセットされ、前記第２のフリップフロップの出力によりリセットされ、出力、反転出力により、第１または第２のフリップフロップをリセットする第３のフリップフロップと
を有することを特徴とするものである。
請求項４記載の発明は、請求項１〜３のいずれかに記載のクロック発生装置において、
第１、第２のフェーズ・ロック・ループは、ゼロ・ディレイ・バッファであることを特徴とするものである。
【００１０】
請求項５記載の発明は、
デジタル信号発生部のデジタル信号に基づいて、クロックを発生するクロック発生装置において、
前記デジタル信号発生部の出力を遅延する可変遅延部と、
この可変遅延部の出力と前記デジタル信号発生部の出力とを加算し、前記クロックとする加算部と、
前記デジタル信号発生部の出力と可変遅延部の出力との位相比較を行う位相比較器と、
この位相比較器の出力を入力し、前記可変遅延部の遅延量を出力するロウパスフィルタと
を設けたことを特徴とするものである。
請求項６記載の発明は、請求項５記載のクロック発生装置において、
ロウパスフィルタの出力を保持し、可変遅延部の遅延量を出力する保持部を設けたことを特徴とするものである。
請求項７記載の発明は、請求項５または６記載のクロック発生装置において、
加算部は、分圧抵抗であることを特徴とするものである。
【００１１】
請求項８記載の発明は、
請求項１〜７のいずれかに記載のクロック発生装置を用い、被試験対象を試験することを特徴とするものである。
請求項９記載の発明は、請求項８記載のＩＣテスタにおいて、
被試験対象は、ＣＣＤであることを特徴とするものである。
【発明の効果】
【００１２】
本発明によれば以下のような効果がある。
請求項１〜４によれば、第１のフェーズ・ロック・ループがデジタル信号発生部の出力とクロックとの立ち上がり側の位相を維持し、第２のフェーズ・ロック・ループがデジタル信号発生部の出力とクロックとの立ち下がり側の位相を維持し、波形整形回路が第１のフェーズ・ロック・ループの出力によりクロックを立ち上げ、第２のフェーズ・ロック・ループの出力により立ち下がるので、クロックのデューティ比を維持しつつ、低ジッタを実現することができる。
【００１３】
請求項５〜７によれば、可変遅延部に１周期分遅延させ、加算部がデジタル信号発生部の出力と可変遅延部の出力を加算し、クロックとして出力するので、２周期ごとの確定ジッタを抑制でき、クロックのデューティ比を維持しつつ、低ジッタを実現することができる。また、デジタル信号発生部の出力が停止した場合、クロックの停止も容易に行える。
【００１４】
請求項８，９によれば、ＩＣテスタに用いたので、正確に被試験対象の試験を行うことができる。
【発明を実施するための最良の形態】
【００１５】
以下本発明を図面を用いて詳細に説明する。図１は本発明の一実施例を示した構成図である。
【００１６】
図１において、デジタル信号発生部６はデジタル信号（クロック）を発生する。バッファ７ａはデジタル信号発生部６の出力が入力される。インバータ７ｂはデジタル信号発生部６のクロックが入力される。ＰＬＬ８ａ，８ｂは、それぞれバッファ７ａ、インバータ７ｂの出力が入力され、フィードバック信号との位相差を一定にして、出力する。ここで、ＰＬＬ８ａ，８ｂは、近年、クロックバッファの一種のゼロ・ディレイ・バッファと呼ばれている。そして、ＰＬＬ８ａ，８ｂは、それぞれ位相比較器（ＰＤ）８１ａ，８１ｂ、ローパスフィルタ（ＬＰＦ）８２ａ，８２ｂ、電圧制御発振器（ＶＣＯ）８３ａ，８３ｂからなる。ＰＤ８１ａ，８１ｂは、それぞれバッファ７ａ、インバータ７ｂの出力と、フィードバック信号との位相差を比較する。ＬＰＦ８２ａ，８２ｂは、それぞれＰＤ８２ａ，８２ｂの出力が入力される。ＶＣＯ８３ａ，８３ｂは、それぞれＬＰＦ８２ａ，８２ｂの出力を入力し、周波数信号を出力する。
【００１７】
波形整形回路９は、ＰＬＬ８ａの出力により立ち上げ、ＰＬＬ８ｂの出力により立ち下げたクロックを出力すると共に、この出力をＰＬＬ８ａのフィードバック信号とし、反転出力をＰＬＬ８ｂのフィードバック信号とする。そして、波形整形回路９はＤフリップフロップ（以下ＤＦＦ）９１〜９３からなる。ＤＦＦ９１〜９３は、Ｄ端子がハイレベル電圧Ｖに接続される。そして、ＤＦＦ９１，９２は、それぞれクロック端子にＰＬＬ８ａ，８ｂの出力が入力される。ＤＦＦ９３は、クロック端子にＤＦＦ９１の非反転出力端子が接続され、負論理リセット端子にＤＦＦ９２の非反転出力端子が接続される。そして、ＤＦＦ９３は、非反転出力端子をＰＬＬ８ａのＰＤ８１ａのフィードバック端子、ＤＦＦ９２の負倫理リセット端子に接続し、反転出力端子をＰＬＬ８ｂのＰＤ８１ｂのフィードバック端子、ＤＦＦ９１の負論理リセット端子に接続する。
【００１８】
このような装置の動作を図２のタイミングチャートを用いて説明する。（ａ）はデジタル信号発生部６の出力、（ｂ）はバッファ７ａの出力、（ｃ）はＰＬＬ８ａの出力、（ｄ）はＤＦＦ９１の出力、（ｅ）はインバータ７ｂの出力、（ｆ）はＰＬＬ８ｂの出力、（ｇ）はＤＦＦ９２の出力、（ｈ）はＤＦＦ９３の出力、（ｉ）はＤＦＦ９３の反転出力である。
【００１９】
デジタル信号発生部６がデジタル信号を発生し、バッファ７ａ、インバータ７ｂに出力する。ＰＬＬ８ａは、バッファ７ａの出力と波形整形回路９の非反転出力との位相を比較し、出力する。すなわち、ＰＤ８１ａが、バッファ７ａの出力とＤフリップフロップ９３の非反転出力との位相差を電圧出力し、ＬＰＦ８２ａを介して、ＶＣＯ８３ａに入力する。そして、ＶＣＯ８３ａが、デジタル信号発生部６の出力と同一周波数の周波数信号を出力する。ＰＬＬ８ｂは、インバータ７ｂの出力と波形整形回路９の反転出力との位相を比較し、出力する。すなわち、ＰＤ８１ｂが、インバータ７ｂの出力とＤフリップフロップ９３の反転出力との位相差を電圧出力し、ＬＰＦ８２ｂを介して、ＶＣＯ８３ｂに入力する。そして、ＶＣＯ８３ｂが、デジタル信号発生部６の出力と同一周波数の周波数信号を出力する。
【００２０】
そして、波形整形回路９は、ＰＬＬ８ａの出力の立ち上がりにより、出力を立ち上げ、ＰＬＬ８ｂの出力により、出力を立ち下げる。すなわち、ＤＦＦ９１がＰＬＬ８ａの出力の立ち上がりにより、出力が立ち上がる（イ）。この立ち上がりにより、ＤＦＦ９３の出力が立ち上がる（ロ）。このとき、ＤＦＦ９３の反転出力が立ち下がり、この立ち下がりにより、ＤＦＦ９１の出力が立ち下がる（ハ）。そして、ＤＦＦ９２がＰＬＬ８ｂの出力の立ち上がりにより、出力が立ち上がる（ニ）。この立ち上がりにより、ＤＦＦ９３の出力が立ち下がる（ホ）。このＤＦＦ９３の出力の立ち下がりにより、ＤＦＦ９２の出力が立ち下がる（ヘ）。このような動作を繰返し、波形整形回路９は、ＤＦＦ９３の出力をクロックとして出力する。
【００２１】
このように、ＰＬＬ８ａがデジタル信号発生部６の出力とクロックとの立ち上がり側の位相を維持し、ＰＬＬ８ｂがデジタル信号発生部６の出力とクロックとの立ち下がり側の位相を維持し、波形整形回路９がＰＬＬ８ａの出力によりクロックを立ち上げ、ＰＬＬ８ｂの出力により立ち下がるので、クロックのデューティ比を維持しつつ、低ジッタを実現することができる。特に、ＣＣＤを試験するＩＣテスタに用いた場合、正確な試験が行える。
【００２２】
次に第２の実施例を図３を用いて説明する。ここで、図１と同一のものは同一符号を付し説明を省略する。図３において、波形整形回路９がＤＦＦ９１〜９３の代わりにＤＦＦ９４〜ＤＦＦ９６からなる。ＤＦＦ９４〜９６は、Ｄ端子がハイレベル電圧Ｖに接続される。そして、ＤＦＦ９４，９５は、それぞれクロック端子にＰＬＬ８ａ，８ｂの出力が入力される。ＤＦＦ９６は、クロック端子にＤＦＦ９４の非反転出力端子が接続され、正論理リセット端子にＤＦＦ９５の非反転出力端子が接続される。そして、ＤＦＦ９６は、非反転出力端子をＰＬＬ８ａのＰＤ８１ａのフィードバック端子、ＤＦＦ９４の正倫理リセット端子に接続し、反転出力端子をＰＬＬ８ｂのＰＤ８１ｂのフィードバック端子、ＤＦＦ９５の正論理リセット端子に接続する。
【００２３】
このような装置は、ＤＦＦのリセット端子が負論理か正論理かの違いであり、図１に示す装置と動作は負論理、正論理の違いによる動作の違いなので、説明を省略する。
【００２４】
次に、第３の実施例を図４に示し説明する。図４において、デジタル信号発生部１０は、ピンマルチプレクスにより、デジタル信号（クロック）を発生する。プログラマブルディレイライン１１は可変遅延部で、デジタル信号発生部１０の出力を遅延する。加算部１２は、プログラマブルディレイライン１１の出力とデジタル信号発生部１０の出力とを加算し、クロックとする。そして、加算部１２は、抵抗Ｒ１，Ｒ２の分圧抵抗からなり、抵抗Ｒ１，Ｒ２は同一抵抗値である。抵抗Ｒ１はデジタル信号発生部１０の出力端に一端が接続され、抵抗Ｒ２の一端に他端が接続される。抵抗Ｒ２は、プログラマブルディレイライン１１の出力端に他端が接続される。ＰＤ１３は、デジタル信号発生部１０の出力とプログラマブルディレイライン１１の出力との位相比較を行う。ＬＰＦ１４は、ＰＤ１２の出力を入力し、プログラマブルディレイライン１１の遅延量を出力する。
【００２５】
このような装置の動作を説明する。図５は図４に示す装置のタイミングチャートで、（ａ）はデジタル信号発生部１０の出力、（ｂ）はプログラマブルディレイライン１１の出力、（ｃ）は加算部１２の出力である。
【００２６】
デジタル信号発生部１０が、ピンマルチプレクスにより、テストレート内に２つのデジタル信号を発生させ、クロックを出力し、加算部１２、プログラマブルディレイライン１１に出力する。プログラマブルディレイライン１１は、クロック（デジタル信号）の１周期分τだけ、クロックを遅延させ、加算部１２に出力する。このとき、ＰＤ１３が、デジタル信号発生部１０の出力とプログラマブルディレイライン１１の出力との立ち上がりエッジまたは立ち下がりエッジの位相を比較し、ＬＰＦ１４を介して、プログラマブルディレイライン１１の遅延量を制御する。この結果、プログラマブルディレイライン１１は、出力がデジタル信号発生部１０の出力の１周期分遅れた信号になるように制御される。そして、加算部１２がデジタル信号発生部１０の出力とプログラマブルディレイ１１の出力とを加算（合成）し、クロックを出力する。
【００２７】
デジタル信号発生部１０が、ピンマルチプレクサにより、２チャンネル出力を交互に出力しているので、チャンネル間の出力によるジッタは逆方向のジッタになり、繰り返される。そのため、プログラマブルディレイライン１１に１周期分遅延させ、加算部１２がデジタル信号発生部１０の出力とプログラマブルディレイライン１１の出力を加算し、クロックとして出力するので、２周期ごとの確定ジッタを抑制でき、クロックのデューティ比を維持しつつ、低ジッタを実現することができる。特に、ＣＣＤの試験するＩＣテスタに用いた場合、正確な試験が行える。また、デジタル信号発生部１０の出力が停止した場合、クロックの停止も容易に行える。
【００２８】
これを周波数スペクトルから説明すると、デジタル信号発生部１０の周波数スペクトラムは図６に示すようになる。ここで、デジタル信号発生部１０の出力周波数はＦｃとする。デジタル信号発生部１０の出力の周波数スペクトラムはＦｃ、２Ｆｃ、３Ｆｃ、・・・となり、２周期ごとに繰り返される確定ジッタによって発生する周波数スペクトラムは、Ｆｃ／２、３ＦＣ／２、５Ｆｃ／２、・・・となる。そして、プログラマブルディレイライン１１は、１周期分、つまり、１／Ｆｃ遅延させるので、加算部１２が出力する周波数スペクトラムは図７に示すように、櫛型特性となり、確定ジッタで発生する周波数はヌル点となる。つまり、確定ジッタによって発生する周波数成分のみが除去され、本来のクロックのスペクトラムは維持される。
【００２９】
そして、第４の実施例を図８に示し説明する。ここで、図４と同一のものは同一符号を付し説明を省略する。図８において、サンプルホールド回路１５は保持部で、図示しない制御部によって、サンプリングモードとホールドモードとの切替信号が入力され、サンプリングモード時はＬＰＦ１４の出力をサンプリングし、ホールドモード時はＬＰＦ１４の出力を保持し、プログラマブルディレイライン１１の遅延量を出力する。
【００３０】
このような装置の動作は、制御部により、サンプリングモードへの切替信号がサンプルホールド回路１５に入力され、サンプルホールド回路１５がＬＰＦ１４の出力をサンプリングしてプログラマブルディレイライン１１に出力する。そして、遅延量調整が十分行われた後、つまり、十分な時間が経過後、制御部は、ホールドモードへの切替信号をサンプルホールド回路１５に出力する。サンプルホールド回路１５は、ＬＰＦ１４の出力を保持し、プログラマブルディレイライン１１に出力する。
【００３１】
次に、デジタル信号発生部１０が停止して、クロックの出力が停止され、再び、デジタル信号発生部１０がデジタル信号を発生する。このとき、サンプルホールド回路１５は、保持した遅延量をプログラマブルディレイライン１１に出力している。従って、プログラマブルディレイライン１１は、デジタル信号発生部１０が出力するデジタル信号を、すぐに１周期分遅延させる。その他の動作は、図４に示す装置と同一なので説明を省略する。
【００３２】
このように、サンプルホールド回路１５がＬＰＦ１４の出力を保持するので、デジタル信号発生部１０がデジタル信号の発生を再開しても、セトリング時間を待つことなく、ジッタを低減できる。
【００３３】
なお、本発明はこれに限定されるものではなく、インバータ７ｂによりデジタル信号発生部６のデジタル信号を反転する構成を示したが、デジタル信号発生部６内で反転し、ＰＬＬ８ｂに出力する構成でもよい。
【００３４】
また、Ｄフリップフロップ９１〜９６を用いた例を示したが、ＳＲフリップフロップでもよい。ＳＲフリップフロップを用いる場合は、Ｄフリップフロップのときに、クロック端子に入力していた信号をセット端子に入力すればよい。要するにセットとリセットを行うようフリップフロップを接続できればどのようなフリップフロップでもよい。
【００３５】
そして、デジタル信号発生部１０がピンマルチプレクスによりデジタル信号を出力する構成を示したが、デジタル信号発生部１０は、４つのエッジ信号をＳＲフリップフロップのセット端子、リセット端子に入力し、テストレート内に２つのデジタル信号を発生させる構成でもよい。また、デジタル信号発生部１０は、テストレート内における２つのデジタル信号を組み合わせ、つまり、論理和、排他的論理和により、倍周期のデジタル信号を発生させる構成でもよい。すなわち、２周期ごとに繰り返す確定ジッタを発生するデジタル信号発生部１０であればよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１の実施例を示した構成図である。
【図２】図１に示す装置のタイミングチャートである。
【図３】本発明の第２の実施例を示した構成図である。
【図４】本発明の第３の実施例を示した構成図である。
【図５】図４に示す装置のタイミングチャートである。
【図６】図４に示す装置の周波数特性を示す図である。
【図７】図４に示す装置の周波数特性を示す図である。
【図８】本発明の第４の実施例を示した構成図である。
【図９】従来のＩＣテスタの構成を示した図である。
【符号の説明】
【００３７】
６，１０  デジタル信号発生部
８ａ，８ｂ  フェーズ・ロック・ループ
８１ａ，８１ｂ，１３  位相比較器
８２ａ，８２ｂ，１４  ロウパスフィルタ
８３ａ，８３ｂ  電圧制御発振器
９  波形整形回路
９１〜９６  Ｄフリップフロップ
１１  プログラマブルディレーライン
１２  加算器
１５  サンプルホールド回路
Ｒ１，Ｒ２  抵抗
【図１】
2005318172.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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