(57)【要約】【課題】狭い配線間における絶縁膜の埋め込み性を改善し、配線間に絶縁膜を埋め込んだ際にその絶縁膜にボイドを発生すること無く、信頼性の高い絶縁膜の形成を図る。【解決手段】基板１１上に配線１４を形成した後に配線１４の側部にスペーサ１７を形成する工程と、基板１１上に配線１４間を埋め込むとともに配線１４およびスペーサ１７を被覆する絶縁膜２１を形成する工程とを備えた半導体装置に製造方法において、スペーサ１７を形成した後で絶縁膜２１を形成する前に、スペーサ１７の上部側面の曲率を大きくするようにスペーサ１７の上部側面を除去する工程を備えた半導体装置の製造方法である。【選択図】図１
2005033023.tif 000002
【特許請求の範囲】
【請求項１】
基板上に配線を形成した後に前記配線の側部にスペーサを形成する工程と、前記基板上に前記配線間を埋め込むとともに前記配線および前記スペーサを被覆する絶縁膜を形成する工程とを備えた半導体装置に製造方法において、
前記スペーサを形成した後で前記絶縁膜を形成する前に、前記スペーサの上部側面の曲率を大きくするように前記スペーサの上部側面を除去する工程
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記配線間における前記絶縁膜が埋め込まれる領域のアスペクト比を１以下とする
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記スペーサ側面の傾斜は９０度未満とする
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記スペーサの上部側面を除去する工程は、
前記スペーサの上部側面にダメージ層を形成する工程と、
前記スペーサの上部側面に形成された前記ダメージ層を選択的に除去する工程と
を備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記ダメージ層を形成する工程は、
前記スペーサ上部の側部のみにイオン注入する、
ことを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
基板上に形成された配線と、
前記配線の側部に形成されたスペーサと、
前記配線間を埋め込むとともに前記配線および前記スペーサを被覆するように前記基板上に形成された絶縁膜とを備えた半導体装置において、
前記スペーサは、前記スペーサの上部側面の曲率を大きくするように前記スペーサの上部側面が除去されたものからなり、
前記配線側部に形成されたスペーサ間の前記絶縁膜が埋め込まれる領域はアスペクトが１以下となるように形成されている
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、詳しくは半導体装置の絶縁膜の形成に係わる半導体装置の製造方法およびその製造方法により形成される半導体装置に関する。
【背景技術】
【０００２】
従来、半導体装置における金属配線形成工程前の層間絶縁膜の形成技術およびその層間絶縁膜の平坦化技術は、ホウ素やヒ素を入れて流動化させるホウ素リンシリケートガラス（ＢＰＳＧ）を用いたリフロー技術や、全面エッチバック技術の組み合わせなどが主流であった（例えば、特許文献１参照。）が、世代が進むにつれて高温処理によるトランジスタ特性や信頼性への影響が無視できなくなってきたことや、リソグラフィーの焦点深度（ＤＯＦ）マージン確保のためにはグローバル段差を極力抑える必要性が生じてきたことなどにより、低温でグローバル段差を小さくできるプロセス技術に変わってきた。
【０００３】
熱的にはトランジスタに影響を及ぼさない温度限界から、０．１μｍ世代のトランジスタでは熱処理温度を６００℃以下に抑える必要があり、局所（ローカル）段差のギャップフィル（Gap-fill）特性との兼ね合いからオゾン−ノンドープトシリケートガラス（Ｏ3ＮＳＧ）膜や高密度プラズマ−ノンドープトシリケートガラス（ＨＤＰＮＳＧ）膜が埋め込みの絶縁膜として使われている。これらの膜のグローバル段差を低減する方法の主流としては化学的機械研磨（以下、ＣＭＰという）があげられる。
【０００４】
【特許文献１】特開平１０−１８９５１８号公報（段落番号０００２および段落番号００１３−００２２、図１および３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、これら低温で埋め込み可能な膜種であっても、０．１μｍ世代のロジック部ゲート−ゲート間距離の設計値は０．２μｍ以下と小さくなり、さらに図４に示すように、ゲート配線１１４の側壁にスペーサ膜１１７が形成されるので、スペーサ１１７間の実質的なアスペクト比は１を大きく超えることになる。このため、埋め込み絶縁膜１２１によるこの部分の段差被覆が難しくなる。また、スペーサ膜１１７の側壁１１７ｓの傾斜が垂直になり、絶縁膜１２１の埋め込み性が悪化し、ゲート配線１１４、１１４間にボイド１３１を生じるようになる。さらに、図示はしないが、ソース・ドレイン領域となる拡散層上およびゲート上にサリサイド（Salicide）を形成する前のウエットエッチング処理やスペーサ膜厚のばらつきなどで、下地プロセスばらつきが悪化する方向になって埋め込み領域がオーバーハング状態となるとさらに埋め込みが厳しくなることがわかっている。
【０００６】
また、ＨＤＰＮＳＧを用いて層間絶縁膜を形成する場合は、成膜プロセスがプラズマ中のため、プラズマダメージによるトランジスタ特性や信頼性への影響が、プラズマの影響が受けやすいアンテナ比の高いトランジスタにおいて顕著になる問題がある。それに比べてオゾンＮＳＧはプラズマダメージの影響がないので、ダメージフリーであることにおいて優位である。
【０００７】
したがって、埋め込みの膜そのものの能力向上だけでなく、下地プロセスのばらつき抑制や埋め込みのしやすい形状にするようなプロセスインテグレーレションによる改善が必要になっている。
【課題を解決するための手段】
【０００８】
本発明の半導体装置の製造方法は、基板上に配線を形成した後に前記配線の側部にスペーサを形成する工程と、前記基板上に前記配線間を埋め込むとともに前記配線および前記スペーサを被覆する絶縁膜を形成する工程とを備えた半導体装置に製造方法において、前記スペーサを形成した後で前記絶縁膜を形成する前に、前記スペーサの上部側面の曲率を大きくするように前記スペーサ上部の側部を除去する工程を備えていることを最も主要な特徴とする。
【０００９】
上記半導体装置の製造方法では、スペーサを形成した後で絶縁膜を形成する前に、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面を除去することから、スペーサ側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。よって、スペーサ間の絶縁膜の埋め込みに際し、ボイドの発生が防止される。
【００１０】
本発明の半導体装置は、基板上に形成された配線と、前記配線の側部に形成されたスペーサと、前記配線間を埋め込むとともに前記配線および前記スペーサを被覆するように前記基板上に形成された絶縁膜とを備えた半導体装置において、前記スペーサは、前記スペーサの上部側面の曲率を大きくするように前記スペーサの上部側面が除去されたものからなり、前記配線側部に形成されたスペーサ間の前記絶縁膜が埋め込まれる領域はアスペクトが１以下となるように形成されているものであることを最も主要な特徴とする。
【００１１】
上記半導体装置では、スペーサは、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面が除去されたものからなることから、スペーサ側面の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。さらに、配線側部に形成されたスペーサ間の絶縁膜が埋め込まれる領域はアスペクトが１以下となるように形成されていることから、絶縁膜の埋め込みの容易性が高められる。よって、スペーサ間の絶縁膜の埋め込みに際し、ボイドの発生が防止される。
【発明の効果】
【００１２】
本発明の半導体装置の製造方法によれば、スペーサを形成した後で絶縁膜を形成する前に、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面を除去することから、スペーサ側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。よって、従来の絶縁膜材料による狭いスペーサ間の埋め込みに際し、ボイドの発生が防止される。このように、ボイドを発生することなく、絶縁膜を配線間に良好に埋め込むことが可能になることで、コンタクト−コンタクト間のショートがなくなり、コンタクトのショート起因によるデバイスの歩留まり低下をなくすことができる。またドライエッチング工程を追加するだけですみ、プロセスが簡単である。さらに、従来から適用されているデバイスのスペーサ構造を利用することができ、従来のプロセスから要求されるスペーサ構造との整合性がよいという利点がある。
【００１３】
本発明の半導体装置によれば、スペーサは、スペーサの上部側面の曲率を大きくするようにスペーサの上部側面が除去されたものからなることから、スペーサ側面の急峻な傾斜面が緩く形成されることになり、絶縁膜の埋め込みが容易になる。さらに、配線側部に形成されたスペーサ間の絶縁膜が埋め込まれる領域はアスペクトが１以下となるように形成されていることから、絶縁膜の埋め込みの容易性が高められる。よって、スペーサ間の絶縁膜の埋め込みに際し、ボイドの発生を防止することができるので、信頼性の高い絶縁膜構造をもつ半導体装置とすることができるという利点がある。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置の製造方法に係る第１実施の形態を、図１の製造工程断面図によって説明する。
【００１５】
図１（１）に示すように、通常のＭＯＳトランジスタの形成技術によって、基板（半導体基板）１１に対してアクティブ領域を分離する素子分離領域およびフィールド領域となるフィールド絶縁膜１２を形成する。上記半導体基板には通常のシリコン基板を用いた。次いで、上記基板１１上にゲート絶縁膜１３を形成する。次いで、ゲート電極およびゲート配線を形成するための導電膜を形成した後、リソグラフィー技術およびエッチング技術を用いて導電膜をゲート電極およびゲート配線（以下、ゲート電極およびゲート配線を配線１４という）に加工する。上記導電膜は、例えばポリシリコンにて形成される。このポリシリコン膜の膜厚は、例えば２００ｎｍとし、フィールド絶縁膜１２上の配線１４（１４a）とこの配線１４ａに隣接する配線１４（１４ｂ）との間隔は、例えば設計値で２００ｎｍとする。ポリシリコン膜厚は、後に形成されるサリサイドのブリッジング（Bridging）や、ゲート絶縁膜１３に与える影響から決められている。配線１４間の間隔は配線１４の加工限界から決まる。なお、配線１４の間隔は実際には設計値よりもやや広く形成される。
【００１６】
次に、アクティブ領域の半導体基板１１に低濃度拡散層からなるエクステンション領域１５、１６を例えば配線１４をマスクにしたイオン注入により形成する。したがって、エクステンション領域１５、１６は、配線１４の側方におけるアクティブ領域の半導体基板１１に形成される。またＭＯＳＦＥＴの短チャネル効果を抑制するための斜めイオン注入を行う。
【００１７】
その後、図１（２）に示すように、配線１４の側部にスペーサ１７を形成する。スペーサ１７は、配線１４を被覆するように、スペーサを形成するための絶縁膜を形成した後、エッチバックによりその絶縁膜をエッチングして配線１４の側壁にのみ残すことにより形成される。ここでは、スペーサ１７を形成する絶縁膜に窒化シリコン膜を用い、その膜厚は一例として１００ｎｍとした。その結果、スペーサ１７は、配線１４の配設方向に沿った厚さｗはおよそ８０ｎｍになった。このとき、スペーサ１７の上部側面１７ｓｕは小さな曲率の曲面となっており、スペーサ１７の下部側面１７ｓｄは半導体基板１１表面に対して垂直な状態に形成された。また、スペーサ１７の下部側面１７ｓｄ（垂直面）におけるスペーサ１７間のアスペクト比は１以下であり、この状態では絶縁膜を埋め込んだ際にボイドを発生するような形状となっていた。
【００１８】
次に、配線１４およびスペーサ１７をマスクにしたイオン注入法によって、アクティブ領域の半導体基板１１に上記低濃度拡散層よりも濃度の濃い（高濃度拡散層からなる）ソース・ドレイン領域１８、１９を形成する。このソース・ドレイン領域１８、１９は、配線１４側方のアクティブ領域の半導体基板１１にスペーサ１７の厚さ分、すなわちエクステンション領域１５、１６を介して形成される。ここでスペーサ１７は、ソース・ドレイン領域１８、１９のゲート電極となる配線１４（１４ｇ）側にエクステンション領域１５、１６というオフセットをつけることでＭＯＳＦＥＴのホットキャリア耐性向上を図るとともに、前記斜めイオン注入によって行われたＭＯＳＦＥＴの短チャネル効果抑制領域を残す役割を成す。
【００１９】
次いで、図１（３）に示すように、サリサイド形成を行う。サリサイド形成は、スパッタリングにより、配線１４が形成されている側の全面に高融点金属膜を被覆形成した後、急速加熱処理（以下、ＲＴＡという、ＲＴＡはRapid Thermal Annealingの略）によって、シリコンの露出している部分において高融点金属膜とシリコンとをシリサイド反応させて、自己整合的にサリサイド層２０を形成する技術である。このサリサイド形成では、アクティブ領域の半導体基板１１（ソース・ドレイン領域１８、１９）上と配線１４上に同時に形成される。なお、絶縁膜であるフィールド絶縁膜１２上、スペーサ１７表面ではシリサイド化反応は起こらない。その後、シリサイド化反応に寄与しない余剰な高融点金属膜を除去する。
【００２０】
次に、図１（４）に示すように、上記スペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７の上部側面の曲率が小さな部分〔前記図１の（２）のスペーサの上部側面１７ｓｕ参照〕を例えばエッチングにより除去するとともに、このエッチングによりスペーサ１７の下部側面１７ｓｄから垂直面を無くしてスペーサ１７の側面全体を９０度未満の傾斜面、例えば８８度程度の傾斜面とする。これによって、スペーサ１７の側面間のアスペクト比を１未満とする。このように、スペーサ１７の側面をエッチングすることにより、スペーサ１７によるテーパー形状が顕著になるようにする。
【００２１】
上記スペーサ１７の側面の除去加工は、具体的には、平行平板型ドライエッチング装置を用い、エッチングガスには、一例としてトリフルオロメタン（ＣＨＦ3）と酸素（Ｏ2）とを用い、それぞれのガスの流量は標準状態において、ＣＨＦ3が４５ｃｍ3／ｍｉｎ、Ｏ2が５ｃｍ3／ｍｉｎに設定され、エッチング雰囲気の圧力は５．３ｋＰａ、基板温度は２０℃に設定され、スペーサ１７の膜厚換算で３ｎｍ程度のエッチングを行うことにより成される。上記スペーサ１７のエッチングは一例であって、上記エッチング装置およびエッチング条件に限定されるものではなく、スペーサ１７を上記所望の形状にエッチングする条件であり、下地との選択比が高い条件であれば如何なる装置、条件であってもよい。
【００２２】
また、上記スペーサ１７の側壁を上記説明したごとくエッチング加工することによりテーパー形状にするだけでなく、エッチング量を大目にすることで、スペーサ１７の高さを低くして配線１４間のアスペクト比を小さくすることもできる。
【００２３】
次いで、上記配線１４、スペーサ１７等を埋め込むように、半導体基板１１上に絶縁膜２１を形成する。その際、配線１４間はスペーサ１７を介して絶縁膜（層間絶縁膜）２１によって完全に埋め込む。この絶縁膜２１は６００℃以下の成膜温度で成膜可能なオゾン−ノンドープトガラス（Ｏ3−ＮＳＧ）を用いることができる。前述した通り、Ｏ3−ＮＳＧの成膜はプラズマＣＶＤによる成膜と異なってダメージフリーの優位性があるが、埋め込み領域の形状が少しでもオーバーハング状態に形成されていると完全な埋め込みが原理的にできなくなる特徴を有する。しかさいながら、本実施の形態では、スペーサ１７の側面は基板表面に対して９０度未満の傾斜面に形成されていることから、また、スペーサ１７間のアスペクト比が１未満となっていることから、Ｏ3−ＮＳＧの成膜においても配線１４間にボイドを発生することなく、完全なる埋め込みができる。
【００２４】
上記製造方法によれば、スペーサ１７を形成した後で絶縁膜２１を形成する前に、スペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７上部の側部を除去することから、スペーサ１７の側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜２１の埋め込みが容易になる。よって、スペーサ１７間の絶縁膜２１の埋め込みに際し、ボイドの発生が防止される。
【００２５】
また、上記スペーサ１７を形成し、スペーサ１７の側面の形状を９０度未満の傾斜面に加工した後、配線１４間の領域を埋め込む上記絶縁膜２１を形成する前に、配線１４間の領域を埋め込むことなく配線１４およびスペーサ１７を被覆する絶縁膜（図示せず）を形成した場合には、配線１４間におけるスペーサ１７および被覆絶縁膜（図示せず）を介した領域のアスペクト比が１未満であればよい。
【００２６】
次に、本発明の半導体装置の製造方法に係る第２実施の形態を、図２の製造工程断面図によって説明する。この第２実施の形態では前記第１実施の形態で説明したのと同様なる構成部品には、前記第１実施の形態と同一の符号を付与して説明する。
【００２７】
前記第１実施の形態と同様にして、図２（１）に示すように、通常のＭＯＳトランジスタの形成技術によって、基板（半導体基板）１１に対してアクティブ領域を分離する素子分離領域およびフィールド領域となるフィールド絶縁膜１２を形成する。上記半導体基板には通常のシリコン基板を用いた。次いで、上記アクティブ領域の基板１１上にゲート絶縁膜１３を形成する。次いで、ゲート電極およびゲート配線を形成するための導電膜を形成した後、リソグラフィー技術およびエッチング技術を用いて導電膜をゲート電極およびゲート配線（以下、ゲート電極およびゲート配線を配線１４という）に加工する。上記導電膜は、例えばポリシリコンにて形成される。このポリシリコン膜の膜厚は、例えば２００ｎｍとし、フィールド絶縁膜１２上の配線１４（１４a）とこの配線１４ａに隣接する配線１４（１４ｂ）との間隔は、例えば２００ｎｍとする。ポリシリコン膜厚は、後に形成されるサリサイドのブリッジング（Bridging）や、ゲート絶縁膜１３に与える影響から決められている。配線１４間の間隔は配線１４の加工限界から決まる。なお、配線１４の間隔は実際には設計値よりもやや広く形成される。
【００２８】
次に、アクティブ領域の半導体基板１１に低濃度拡散層からなるエクステンション領域１５、１６を例えば配線１４をマスクにしたイオン注入により形成する。したがって、エクステンション領域１５、１６は、配線１４の側方におけるアクティブ領域の半導体基板１１に形成される。またＭＯＳＦＥＴの短チャネル効果を抑制するための斜めイオン注入を行う。
【００２９】
その後、図２（２）に示すように、配線１４の側部にスペーサ１７を形成する。スペーサ１７は、配線１４を被覆するように、スペーサを形成するための絶縁膜を形成した後、エッチバックによりその絶縁膜をエッチングして配線１４の側壁にのみ残すことにより形成される。ここでは、スペーサ１７を形成する絶縁膜に窒化シリコン膜１７１と酸化シリコン膜１７２の２層の絶縁膜を用い、その膜厚は一例として、窒化シリコン膜１７１は２０ｎｍ、酸化シリコン膜１７２は８０ｎｍとした。エッチバックにより形成されたスペーサ１７の上部側面１７ｓｕは小さな曲率の曲面となっており、スペーサ１７の下部側面１７ｓｄは半導体基板１１表面に対して垂直な状態に形成された。このように、スペーサ１７を形成する絶縁膜を２層構造にすることで、第１実施の形態のように窒化シリコン膜単層の場合と比較して、エッチバック時のフィールド酸化膜との選択比が取り易くなった。つまり、窒化シリコン膜１７１をストッパーとして酸化シリコン膜１７２をエッチングし、窒化シリコン膜１７１を薄くすることで窒化シリコン膜１７１のエッチング時にはフィールド絶縁膜１２のフィールド酸化膜をできるだけ削らないようにしている。
【００３０】
また、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜のように窒化シリコン膜を酸化シリコン膜で挟む構造とすることもできる。この場合には、例えば、上層の酸化シリコン膜を７０ｎｍ、中間層の窒化シリコン膜を２０ｎｍ、下層の酸化シリコン膜を１０ｎｍの厚さに形成する。これは先に説明した２層構造のスペーサと比較すると窒化シリコン膜が配線１４（ゲート電極）に直接に触れることがないため、界面準位の発生を抑えることができ、トランジスタ特性や信頼性的に優位な構造となる。また、窒化シリコン膜のストレスを酸化シリコン膜で緩和させることにもなり、ゲート電極への窒化シリコン膜の応力によるストレスを低減することもできる。
【００３１】
その後は、前記第１実施の形態で説明したのと同様に、ソース・ドレイン領域形成以降の工程を行う。すなわち、配線１４およびスペーサ１７をマスクにしたイオン注入法によって、アクティブ領域の半導体基板１１に上記低濃度拡散層よりも濃度の濃い（高濃度拡散層からなる）ソース・ドレイン領域１８、１９を形成する。このソース・ドレイン領域１８、１９は、配線１４側方のアクティブ領域の半導体基板１１にスペーサ１７の厚さ分、すなわちエクステンション領域１５、１６を介して形成される。ここでスペーサ１７は、ソース・ドレイン領域１８、１９のゲート電極となる配線１４（１４ｇ）側にエクステンション領域１５、１６というオフセットをつけることでＭＯＳＦＥＴのホットキャリア耐性向上を図るとともに、前記斜めイオン注入によって行われたＭＯＳＦＥＴの短チャネル効果抑制領域を残す役割を成す。
【００３２】
次いで、図２（３）に示すように、サリサイド形成を行う。サリサイド形成は、スパッタリングにより配線１４が形成されている側の全面に高融点金属膜を被覆形成した後、急速加熱処理（以下、ＲＴＡという、ＲＴＡはRapid Thermal Annealingの略）によって、シリコンの露出している部分において高融点金属膜とシリコンとをシリサイド反応させて、自己整合的にサリサイド層２０を形成する技術である。このサリサイド形成では、アクティブ領域の半導体基板１１（ソース・ドレイン領域１８、１９）上と配線１４上に同時に形成される。その後、シリサイド化反応に寄与しない余剰な高融点金属膜を除去する。
【００３３】
次に、図２（４）に示すように、上記スペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７の上部側面の曲率が小さな部分〔前記図１の（２）のスペーサの上部側面１７ｓｕ参照〕を例えばエッチングにより除去するとともに、このエッチングによりスペーサ１７の下部側面１７ｓｄから垂直面を無くしてスペーサの側面１７ｓ全体を９０度未満の傾斜面、例えば８８度程度の傾斜面とするとともに、スペーサの側面１７ｓ間のアスペクト比を１未満とする。このように、スペーサ１７の側面をエッチングすることにより、スペーサ１７によるテーパー形状が顕著になるようにする。
【００３４】
上記スペーサ１７の側面の除去加工は、スペーサ１７を上記所望の形状にエッチングする条件であり、下地との選択比が高い条件であれば如何なる装置、条件であってもよい。また、上記スペーサ１７の側壁を上記説明したごとくエッチング加工することによりテーパー形状にするだけでなく、エッチング量を大目にすることで、スペーサ１７の高さを低くして配線１４間のアスペクト比を小さくすることもできる。
【００３５】
次いで、上記配線１４、スペーサ１７等を埋め込むように、半導体基板１１上に絶縁膜２１を形成する。その際、配線１４間はスペーサ１７を介して絶縁膜（層間絶縁膜）２１によって完全に埋め込む。この絶縁膜２１は６００℃以下の成膜温度で成膜可能なオゾン−ノンドープトガラス（Ｏ3−ＮＳＧ）を用いることができる。前述した通り、Ｏ3−ＮＳＧの成膜はプラズマＣＶＤによる成膜と異なってダメージフリーの優位性があるが、埋め込み領域の形状が少しでもオーバーハング状態に形成されていると完全な埋め込みが原理的にできなくなる特徴を有する。しかさいながら、本実施の形態では、スペーサ１７の側面は基板表面に対して９０度未満の傾斜面に形成されていることから、また、スペーサ１７間のアスペクト比が１未満となっていることから、Ｏ3−ＮＳＧの成膜においても配線１４間にボイドを発生することなく、完全なる埋め込みができる。
【００３６】
上記製造方法によれば、スペーサ１７を形成した後で絶縁膜２１を形成する前に、スペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７上部の側部を除去することから、スペーサ１７の側壁の急峻な傾斜面が緩く形成されることになり、絶縁膜２１の埋め込みが容易になる。よって、スペーサ１７間の絶縁膜２１の埋め込みに際し、ボイドの発生が防止される。
【００３７】
また、上記スペーサ１７を形成し、スペーサ１７の側面の形状を９０度未満の傾斜面に加工した後、配線１４間の領域を埋め込む上記絶縁膜２１を形成する前に、配線１４間の領域を埋め込むことなく配線１４およびスペーサ１７を被覆する絶縁膜（図示せず）を形成した場合には、配線１４間におけるスペーサ１７および被覆絶縁膜（図示せず）を介した領域のアスペクト比が１未満であればよい。
【００３８】
実際のデバイス作製に適用する場合には、上記説明した第１実施の形態もしくは第２実施の形態を適宜選択して実施することになる。現状では、第２実施の形態のほうが第１実施の形態よりも実際のデバイス形成にあったプロセスにも対応した絶縁膜の埋め込みが可能になる。
【００３９】
次に、本発明の半導体装置の製造方法に係る第３実施の形態を図３の製造工程断面図によって説明する。この第３実施の形態では前記第１実施の形態で説明したのと同様なる構成部品には、前記第１実施の形態と同一の符号を付与して説明する。
【００４０】
第３実施の形態は、スペーサ１７の側面のエッチング加工を行う前に、イオン注入によりダメージ層を形成することを特徴としている。その他の工程は、前記第１、第２実施の形態で説明したのと同様である。したがって、ここでは、ダメージ層の形成方法について、以下に説明する。なお、スペーサ１７は、前記第２実施の形態の構成を用いたが前記第１実施の形態の構成であってもよい。
【００４１】
図３（１）に示すように、配線１４の側部にスペーサ１７を形成し、サリサイドプロセスを行った後、全面にイオン注入を行ってスペーサ１７の表面にダメージ層（図示せず）を形成する。このイオン注入では、シリコンまたはゲルマニウムなどのＮ型、Ｐ型どちらにもならない比較的重いイオンを１×１０15以上の高いドーズ量でスペーサ１７表面のおよそ２０ｎｍぐらいの深さの領域に注入する。このように注入するには、例えばイオン注入の注入エネルギーを２０ｋｅＶ程度とすればよい。上記ダメージ層の形成によって、スペーサ１７の上部側面の曲率が小さな部分のエッチングレートが高くなり、それによって他の部分とのエッチング選択比が高まるので、スペーサ１７の上部側面の曲率が小さな部分を制御性よくエッチングすることが可能となり、プロセス的なマージンを広げることができる。
【００４２】
その後、図３（２）に示すように、前記第１、第２実施の形態で説明したのと同様にして、上記スペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７の上部側面の曲率が小さな部分〔前記図３の（１）のスペーサの上部側面１７ｓｕ参照〕を例えばエッチングにより除去するとともに、このエッチングによりスペーサ１７の下部側面１７ｓｄから垂直面を無くしてスペーサ１７の側面全体を９０度未満の傾斜面とする。これによって、スペーサ１７の側面間のアスペクト比を１未満とする。このように、スペーサ１７の側面をエッチングすることにより、スペーサ１７によるテーパー形状が顕著になるようにする。
【００４３】
その後、前記第１、第２実施の形態と同様にして、配線１４間にスペーサ１７を介して絶縁膜２１を埋め込むように形成する。
【００４４】
上記各実施の形態で説明したスペーサ１７のエッチングは、ドライエッチングの他にスパッタエッチングもしくはウエットエッチングで行うことができる。
【００４５】
スパッタエッチングで行う場合には、スパッタエッチング装置を用い、プロセスガスにアルゴン（Ａｒ）を用い、スパッタ出力を３００Ｗ、エッチング雰囲気の圧力を５．３ｋＰａ、基板温度を２５℃として、スペーサ１７の膜厚換算で３ｎｍ程度エッチングを行う。このように、アルゴン（Ａｒ）によるスパッタエッチングによって、スペーサ１７の上部側面を削り取る。このスパッタエッチングでは、ドライエッチングよりも異方性が高くなり、パワーによっては強力なエッチングが可能となる。
【００４６】
ウエットエッチングで行う場合には、ウエットエッチング装置を用い、エッチング液に希フッ酸（ＨＦ：Ｈ2Ｏ＝１：２００の０．５％希フッ酸）を用い、エッチング液温度を２５℃として３ｎｍ／ｍｉｎ程度の遅いエッチング速度でスペーサ１７の膜厚換算で３ｎｍ程度エッチングを行ってもよい。なお、上記エッチング液はスペーサ１７が酸化シリコン膜で形成されている場合である。また、スペーサ１７が窒化シリコン膜の場合には熱リン酸をエッチング液に用いることができる。
【００４７】
上記各エッチング技術によって、スペーサ１７の側面の傾斜を９０度未満にしている。この傾斜面は、例えば８８度程度でも絶縁膜２１の埋め込みがボイドを発生することなく良好に行えることが本発明者の実験により確認されている。
【００４８】
また、上記説明したように、イオン注入によるダメージ層を形成することにより、ウエットエッチングのような等方性のエッチングでありながらスペーサ１７の上部側面のみエッチングレートを早めてエッチングを行うことができる。この場合、先のスパッタエッチングやドライエッチングのようなプラズマもしくはスパッタ雰囲気に下地がさらされることがないため、ゲート酸化膜へのダメージが無い点で有利となる。
【００４９】
上記説明した製造方法により、前記図１（４）および前記図２（４）に示したように、基板１１上に形成された配線１４と、この配線１４の側部に形成されたスペーサ１７と、配線１４間を埋め込むとともに配線１４およびスペーサ１７を被覆するように基板１１上に形成された絶縁膜２１とを備えた半導体装置において、スペーサ１７は、このスペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７の上部側部１７ｓｕが除去されたものからなり、配線１４側部に形成されたスペーサ１７間の絶縁膜２１が埋め込まれる領域はアスペクトが１以下となるように形成されている半導体装置を構成することができる。
【００５０】
このような半導体装置では、スペーサ１７は、スペーサ１７の上部側面１７ｓｕの曲率を大きくするようにスペーサ１７上部の側部が除去されたものからなることから、スペーサ１７側面の急峻な傾斜面が緩く形成されることになり、絶縁膜２１の埋め込みが容易になる。さらに、配線１４側部に形成されたスペーサ１７間の絶縁膜２１が埋め込まれる領域はアスペクトが１以下となるように形成されていることから、絶縁膜２１の埋め込みの容易性が高められる。よって、スペーサ１７間の絶縁膜２１の埋め込みに際し、ボイドの発生が防止されるので、信頼性の高い半導体装置となる。
【産業上の利用可能性】
【００５１】
本発明の半導体装置の製造方法および半導体装置は、配線間の絶縁膜の埋め込みを伴う半導体装置に適用でき、例えば半導体メモリ素子、半導体ロジック素子等の半導体装置に適用できる。
【図面の簡単な説明】
【００５２】
【図１】本発明の半導体装置の製造方法に係る第１実施の形態を示す製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る第２実施の形態を示す製造工程断面図である。
【図３】本発明の半導体装置の製造方法に係る第３実施の形態を示す製造工程断面図である。
【図４】従来の半導体装置の製造方法に係る課題を示す製断面図である。
【符号の説明】
【００５３】
１１…基板、１４…配線、１７…スペーサ、１７ｓｕ…スペーサの上部側面、２１…絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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