(57)【要約】【課題】  隣接するメモリセル間の寄生容量を極力低減し、また、内部回路面積が縮小化されたとしても、所望のカップリング比およびキャパシタの容量を確保することができるようにする。【解決手段】  溝部２２にＴＥＯＳ膜２３が埋め込まれて素子分離領域Ｓｂが形成され、そのＴＥＯＳ膜２３の上部断面構造がＶ字形状になる凹部２４に形成されている。また、そのＴＥＯＳ膜２３上の凹部２４上にフローティングゲート電極２０を張り出すように形成する。    【選択図】  図１
2005158805.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
この半導体基板に形成された溝部と、
この溝部に埋め込まれた素子分離絶縁膜であって、上面が前記半導体基板の上面より高く形成された素子分離絶縁膜と、
前記半導体基板上に前記素子分離絶縁膜の両脇に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成されたゲート電極であって、上面が前記素子分離絶縁膜の上面より高く形成されたゲート電極とを備え、
前記素子分離絶縁膜は、その上部に前記半導体基板側に向かって形成された凹部を備えていることを特徴とする半導体装置。
【請求項２】
前記ゲート電極は、前記ゲート絶縁膜上に形成されたフローティングゲート電極と、このフローティングゲート電極上に形成されたコントロールゲート電極からなり、前記フローティングゲート電極の上部は隣接する前記素子分離絶縁膜の凹部の上に張り出していることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記凹部は、前記ゲート絶縁膜の高さ以下まで形成されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板に溝部を形成する工程と、
前記溝部に絶縁膜を埋め込む工程と、
当該絶縁膜の上部に凹部を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成するように前記半導体基板および前記ゲート絶縁膜に溝部を形成する工程と、
前記溝部に絶縁膜を埋め込む工程と、
当該絶縁膜の上部に凹部を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に素子分離領域を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図１５（ａ）は、例えば特許文献１や特許文献２に示される代表的なフラッシュメモリ等による不揮発性記憶装置１の断面構造を概略的に示している。この不揮発性記憶装置１は、半導体基板２上にゲート酸化膜（ゲート絶縁膜）３が形成され、その上部にはフローティングゲート電極として第１および第２の多結晶シリコン膜４および５が形成され、その上部にＯＮＯ（Oxide-Nitride-Oxide）膜６が形成されている。さらにＯＮＯ膜６の上部には、コントロールゲート電極を構成する第３の多結晶シリコン膜７が形成され、その上部にはＷＳｉ膜８（タングステンシリサイド膜）が形成されており、これら第１および第２の多結晶シリコン膜４および５、ＯＮＯ膜６、第３の多結晶シリコン膜７、ＷＳｉ膜８によりゲート電極９が構成されている。尚、メモリセルは、ＳＴＩ１０（Shallow Trench Isolation)により分離されている。（例えば、特許文献１および２参照）
【特許文献１】特開平８−５４７２４号公報
【特許文献２】特開２００２−３６８０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで高集積化の進む半導体業界においては、年々、回路設計ルールの縮小化が望まれている。例えばNAND型のフラッシュメモリ等の不揮発性記憶装置においては、その回路面積の縮小化の影響が隣接するメモリセルの距離縮小に伴う寄生容量を増加させ、その影響が無視できない程度になっている。寄生容量が増加してしまうとＹｕｐｉｎ効果の影響により特に記憶素子の動作電圧Ｖｔｈがシフトしてしまい、所望の動作電圧特性を得ることができない虞もある。
【０００４】
また、回路面積を縮小化すると、カップリング比（Ｃｒ＝[Ｃono÷（Ｃono＋Ｃox）]）（各容量Ｃono、Ｃoxの意味については後述する実施形態説明欄参照）の低下や、フローティングゲート電極のキャパシタの容量の低下に結びつくこともある。すなわち、所望のカップリング比やキャパシタの容量を得るため、例えば背景技術に記載した不揮発性記憶装置１においては、フローティングゲート電極構造を構成する多結晶シリコン膜４および５をＴ型形状に形成することでＯＮＯ膜６との表面積を確保しているものの、隣接するメモリセル間距離が近接するに従って必要な表面積を確保することも難しくなってきている。
【０００５】
その問題を解決するため、多結晶シリコン膜４の側面（Ｔ型構造の中央部側面）の表面積を確保することが挙げられるが、この表面積を増加させたとしてもアスペクト比が増加してしまうため、ＳＴＩ１０の埋め込み工程において埋込不良を誘発してしまい、回路パターンの形成自体に影響を与えかねない。したがって、フローティングゲート電極の高さを増加させることもできない。すなわち、回路設計ルールを縮小化するに伴い、所望のカップリング比およびフローティングゲートのキャパシタの容量を確保できなくなるため、デバイス動作不良を引き起こしてしまう虞が生じている。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その第１の目的は、内部回路面積が縮小化されたとしても隣接するセル間の寄生容量を低減できるようにすることであり、第２の目的は、内部回路面積が縮小化されたとしても、所望のカップリング比およびキャパシタの容量を確保することができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の特徴は、半導体基板と、この半導体基板に形成された溝部と、この溝部に埋め込まれた素子分離絶縁膜であって上面が半導体基板の上面より高く形成された素子分離絶縁膜と、半導体基板上に素子分離絶縁膜の両脇に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極であって、上面が素子分離領域の絶縁膜の上面より高く形成されたゲート電極とを備え、素子分離絶縁膜は、その上部に半導体基板側に向かって形成された凹部を備えていることである。
【０００８】
このような発明によれば、半導体基板上面より高く形成され溝部に埋め込まれた素子分離絶縁膜の上部に半導体基板側に向かって凹部が形成されているため、隣接するセル間の距離が、凹部が形成されている分だけ従来に比較して長くなり、寄生容量を低減することができる。
【０００９】
さらに本発明の別の特徴は、ゲート電極は、ゲート絶縁膜上に形成されたフローティングゲート電極と、このフローティングゲート電極上に形成されたコントロールゲート電極からなり、フローティングゲート電極の上部は隣接する素子分離絶縁膜の凹部の上に張り出していることである。
【００１０】
このような発明によれば、フローティングゲート電極の上部は、隣接する素子分離絶縁膜の凹部の上に張り出して形成されているため、たとえ従来と同一高さのフローティングゲート電極を備えていたとしても、凹部上に形成されたフローティングゲート電極がカップリング比やキャパシタの容量の増加に寄与する。したがって、回路設計ルールが縮小化されたとしても所望のカップリング比やキャパシタの容量を得ることができる。
【００１１】
本発明に係る半導体装置の製造方法の特徴は、半導体基板に溝部を形成する工程と、溝部に絶縁膜を埋め込む工程と、当該絶縁膜の上部に凹部を形成する工程とを備えたところである。
本発明に係る半導体装置の製造方法の別の特徴は、半導体基板にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成するように半導体基板およびゲート絶縁膜に溝部を形成する工程と、溝部に絶縁膜を埋め込む工程と、当該絶縁膜の上部に凹部を形成する工程とを備えたところである。
【００１２】
このような製造方法の発明によれば、素子分離領域を形成するのに先だってゲート電極を形成しても素子分離領域を形成する後に形成しても凹部を形成するため、前記発明と略同様の作用効果を得ることができる。
【発明の効果】
【００１３】
本発明によれば、内部回路面積が縮小化されたとしても隣接するセル間の寄生容量を低減できるようになる。また、内部回路面積が縮小化されたとしても、所望のカップリング比およびキャパシタの容量を確保することができるようになる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明を、フラッシュメモリ装置等の不揮発性記憶装置に適用した実施形態について、図１ないし図１３を参照しながら説明する。以下、参照する図面において、製造工程において加工されその部材形状が変化したとしても同一機能を有する同一部分には同一符号を付して説明する。以降、参照する図面は模式的に示しており、膜厚や幅、比率等については現実とは異なることに留意する必要がある。
【００１５】
以下、本実施形態に係る不揮発性記憶装置１１のメモリセル領域のゲート電極分離構造に適用したときの実施形態について説明するが、不揮発性記憶装置１１の周辺回路領域についても本発明に適用できる部分があれば周辺回路領域に適用しても良い。
＜不揮発性記憶装置のメモリセル領域におけるゲート電極構造について＞
メモリセル領域のゲート電極はＳＴＩにより分離されているため、以下、１．ゲート電極形成領域Ｓａ、２．素子分離領域Ｓｂ、の断面構造の説明を行う。
【００１６】
１．ゲート電極形成領域Ｓａの断面構造について
図１に示す不揮発性記憶装置１１は、シリコン半導体基板１２を備えている。ゲート電極形成領域Ｓａにおいて、半導体基板１２の上部にはゲート絶縁膜としてのゲート酸化膜１３が形成されており、その上にはゲート電極１４が形成されている。このゲート電極１４は、第１の多結晶シリコン膜１５，第２の多結晶シリコン膜１６，ＯＮＯ膜１７（Oxide-Nitride-Oxide膜），第３の多結晶シリコン膜１８およびＷＳｉ膜１９を備えており、フローティングゲート電極２０およびコントロールゲート電極２１を有して構成されている。
【００１７】
以下、具体的な構成を説明する。半導体基板１２上には、ゲート酸化膜１３が形成されている。ゲート酸化膜１３上には、第１の多結晶シリコン膜１５が形成されている。さらに、第１の多結晶シリコン膜１５上には、第２の多結晶シリコン膜１６が形成されており、その上にはＯＮＯ膜１７が形成されている。ＯＮＯ膜１７の上には第３の多結晶シリコン膜１８が形成されており、さらにその上にはＷＳｉ膜１９が形成されている。
【００１８】
ゲート酸化膜１３上に形成されたフローティングゲート電極２０は、第１および第２の多結晶シリコン膜１５および１６を備え、コントロールゲート電極２１は、第３の多結晶シリコン膜１８を備えている。
２．素子分離領域Ｓｂの断面構造について
素子分離領域Ｓｂの断面において、半導体基板１２には溝部２２（トレンチ）が形成されており、各メモリセル領域のゲート電極を分離している。この溝部２２には、絶縁膜として例えばＳＴＩ−ＴＥＯＳ膜２３が埋め込まれている。このＴＥＯＳ膜２３は、その上面の頂点位置がゲート絶縁膜１３の上面より高く形成されることによりゲート絶縁膜１３をその両脇に形成している。またＴＥＯＳ膜２３は、その上部断面が、第１の多結晶シリコン膜１５の水平方向上面位置から下方向側に断面Ｖ字形状に凹部２４として加工形成されている。溝部２２の開口部２２ａから溝部２２の中心に向けてテーパ形状に加工形成されている。ＳＴＩ−ＴＥＯＳ膜２３の上面に溝部２２の開口部２２ａが位置するようになる。このＴＥＯＳ膜２３上には、第２の多結晶シリコン膜１６およびＯＮＯ膜１７が形成されている。そして、ＯＮＯ膜１７上には、第３の多結晶シリコン膜１８が形成されており、さらにその上にＷＳｉ膜１９が形成されている。
【００１９】
すなわち、ゲート電極形成領域Ｓａに形成された第２の多結晶シリコン膜１６が素子分離領域Ｓｂに張り出して形成されることにより、フローティングゲート電極２０の幅はゲート酸化膜１３の幅よりも広く形成されている。フローティングゲート電極２０は、ＳＴＩ−ＴＥＯＳ膜２３の凹部２４上にその一部が形成されており、Ｔ字形状に形成されている。
【００２０】
＜製造方法について＞
以下、本発明に関連する不揮発性記憶装置１のメモリセル領域におけるゲート電極製造方法について、ゲート先作りプロセス（素子分離領域に先行してゲート電極を形成する自己整合型のプロセス）に適用した製造方法について概略的に説明する。
初期段階として不揮発性記憶装置１のメモリセル領域では、図２に示すように、半導体基板１２上にゲート酸化膜１３を例えば１０ｎｍの膜厚で形成し、このゲート酸化膜１３上に第１の多結晶シリコン膜１５を例えば１００ｎｍの膜厚で形成し、さらにＳｉＮ膜２５（シリコンナイトライド膜）を例えば５０ｎｍの膜厚で形成する。
【００２１】
そして、図３に示すように、ＳｉＮ膜２５上にレジスト２７にてパターニング形成し、ＳｉＮ膜２５，第１の多結晶シリコン膜１５およびゲート酸化膜１３および半導体基板１２を異方性エッチングにより除去して溝部（トレンチ）２２を形成する。
その後、図４に示すように、レジスト２７を除去し、半導体基板１２内の溝部２２を含む略全面に素子分離絶縁膜であるＳＴＩ−ＴＥＯＳ膜２３を形成し、ＳｉＮ膜２５をストッパ（マスク）としてＣＭＰ法によりＴＥＯＳ膜２３の上面を平坦化処理する。
【００２２】
この後、図５に示すように、ＳｉＮ膜２５をマスクとしてＴＥＯＳ膜２３をテーパエッチング処理する。このテーパエッチング処理については、例えば、４０ｍＴｏｒｒ、５００Ｗ、Ｃ４Ｆ８／Ｏ２／Ａｒ＝３０／１０／５０ｓｃｃｍのガスプラズマのＲＩＥによるエッチング処理を使用することにより、ＴＥＯＳ膜２３をＶ字形状に形成することができる。また、形成方法としては最初にウェットエッチング又は、全面エッチバック処理により、任意の高さまで（例えば、第１の多結晶シリコン膜１５の上面まで）ＳＴＩ−ＴＥＯＳ膜２３を落とし込んだ後に、前記に示したＲＩＥ法と組み合わせてＴＥＯＳ膜２３をＶ字形状に形成してもかまわない。
【００２３】
テーパエッチング処理を施すことにより、ＴＥＯＳ膜２３の上部を溝部２２の開口部２２ａから溝部２２の中心に向けてテーパ形状に形成することができ、断面Ｖ字形状に凹部２４を形成することができる。このとき、ＳｉＮ膜２５をマスクとしてＴＥＯＳ膜２３に対してＶ字形状に形成するため、第１の多結晶シリコン膜１５のフローティングゲート電極２０としての特性に影響を及ぼすことなく凹部２４を形成することができる。
【００２４】
このとき、凹部２４の開口部２２ａの位置を、例えば、ＳｉＮ膜２５および第１の多結晶シリコン膜１５の界面近傍、もしくは、第１の多結晶シリコン膜１５が形成された平面内に位置するような条件により凹部２４を形成すると良い。寄生容量低減効果は、凹部２４の深さがゲート酸化膜１３の位置で最大になり、浅ければ浅いほど効果が小さくなる。尚、ゲート酸化膜１３を超えて凹部２４を深くしても効果は変わらない。したがって、凹部２４のＶ字形状の下端部２４ａをゲート酸化膜１３が位置する高さ以下、例えば、開口部２２ａから距離Ｘが１００ｎｍ以上になるような条件により形成すると良い。素子分離領域Ｓｂに形成される凹部２４のＶ字形状の下端部２４ａの位置および角度は、必要に応じてエッチング条件により変更することができるため、Ｖ字形状の下端部２４ａをこのような条件で形成することにより特性もより良化させることができる。
【００２５】
この後、図６に示すように、ＳｉＮ膜２５をウェットエッチングにより除去し、第１の多結晶シリコン膜１５の表層に形成される自然酸化膜（図示せず）をウェットエッチングにより除去し、第１の多結晶シリコン膜１５と同一材料の第２の多結晶シリコン膜１６を第１の多結晶シリコン膜１５の上部に形成する。このとき、第２の多結晶シリコン膜１６を、ＣＭＰ法により平坦化することにより第１の多結晶シリコン膜１５の上に例えば１００ｎｍ程度平板状に形成する。
次に、図７に示すように、ＴＥＯＳ等によるハードマスク２７を成膜し、当該ハードマスク２７上にレジスト２８にてパターンニング形成する。例えば、図７に示す場合、開口幅Ａ１＝２００ｎｍ程度として形成される。
【００２６】
次に、図８に示すように、レジスト２８をマスクとして、ハードマスク２７のエッチング処理を行い、さらにその上にＴＥＯＳ膜２９を形成する。具体的に説明すると、ハードマスク２７のエッチング条件は、例えば、ＲＩＥ（ガスプラズマ）によるエッチングの場合、４０ｍＴｏｒｒ、１４００Ｗ、ＣＨＦ３／ＣＯ＝４５／１５５ｓｃｃｍの条件により処理することができる。このエッチングの後、レジスト２８を、Ｏ２プラズマアッシング処理，および過酸化水素と硫酸の混合液により除去した後、その上にＴＥＯＳ膜２９を形成する。このＴＥＯＳ膜２９を形成することにより、このときのＴＥＯＳ膜２９の各メモリセル間の幅Ａ２は、例えば１００ｎｍに形成される（図８参照）。
【００２７】
そして、図９に示すように、第２の多結晶シリコン膜１６上のＴＥＯＳ膜２７および２９に対してエッチング処理を行う。このエッチング処理は、通常のエッチング時間よりも５０％程度長い時間だけオーバーエッチング処理する。さらに、ＴＥＯＳ膜２７および２９をマスクとして第２の多結晶シリコン膜１６をエッチングする。このとき隣接する第２の多結晶シリコン膜１６間の距離は、図９の幅Ａ２に相当し１００ｎｍ程度となる。これにより、隣接するメモリセル間において、第１および第２の多結晶シリコン膜１５および１６は物理的に素子分離されるとともに、同一ゲート電極の第１および第２の多結晶シリコン膜１５および１６は物理的に接続される。
【００２８】
また、溝部２２に埋められたＴＥＯＳ膜２３のＶ字形状の凹部２４上に、フローティングゲート電極２０を構成する第２の多結晶シリコン膜１６を平板状に形成することができる。また、フローティングゲート電極２０を構成する第１および第２の多結晶シリコン膜１５および１６は、Ｔ字形状に形成されることになる。
そして、図１０に示すように、溝部２２に埋められたＳＴＩ−ＴＥＯＳ膜２３に対して高選択性を有するような条件下でＴＥＯＳ膜２７および２９をウェットエッチングすることにより除去する。
【００２９】
さらに、図１１（ａ）に示すように、第２の多結晶シリコン膜１６の表面と側面に対してＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜からなるＯＮＯ膜１７を形成する。図１１（ｂ）は、図１１（ａ）の拡大図を示している。ＯＮＯ膜１７は、第２の多結晶シリコン膜１６の上に形成されており、このときのカップリング比Ｃｒは、
【００３０】
【数１】
2005158805.tif 000003
で表される。この（１）式のカップリング比Ｃｒの値は１が理想であり、フローティングゲート電極２０のキャパシタの容量は、第１および第２の多結晶シリコン膜１５および１６と、ＳＴＩ−ＴＥＯＳ膜２３とＯＮＯ膜１７とが接触している表面積に対応する。ここで、Ｃono（１）の値は、フローティングゲート電極２０の幅上面のＯＮＯ膜１７を挟んで対向する第２および第３の多結晶シリコン膜１６および１８間の容量値を示し、Ｃono（２）の値は、第１の多結晶シリコン膜１５の上面より上方部分においてＯＮＯ膜１７を挟んで対向する第２および第３の多結晶シリコン膜１６および１８間の容量値を示す。さらに、Ｃono（３）の値は、第１の多結晶シリコン膜１５の上面より下方部分においてＯＮＯ膜１７を挟んで対向する第２および第３の多結晶シリコン膜１６および１８間の容量値を示す。Ｃoxの値は、ゲート絶縁膜１３を挟んだキャパシタの容量を示している。
【００３１】
すなわち、背景技術欄で説明した図１５（ａ）に示したように、各メモリセルの素子分離領域Ｓｂとして溝部に埋め込まれた絶縁膜１０の上部が平坦化されて形成されている場合には、図１５（ｂ）に示すように、Ｃono（３）に対応する部分がなくなるため、カップリング比Ｃｒを示す（１）式においてＣono（３）の項がなくなりカップリング比Ｃｒが小さくなって悪化する。本実施形態に示すように、溝部２２に埋め込まれたＴＥＯＳ膜２３の上部にＶ字形状の凹部２４を備えるように素子分離領域Ｓｂを形成し、フローティングゲート電極２０を構成するＯＮＯ膜１７および第２の多結晶シリコン膜１６を凹部２４に張り出すように形成したため、フローティングゲート電極２０の少なくとも一部がＴＥＯＳ膜２３の凹部２４上に形成され、第２の多結晶シリコン膜１６とＳＴＩ−ＴＥＯＳ膜２３との接触面積が広くなりキャパシタの容量を向上することができる。
【００３２】
従来構造を示す図１５（ａ）のような場合、キャパシタの容量を確保するため例えばフローティングゲート電極２０の多結晶シリコン膜を厚膜化することで対応することも想定できるが、本実施形態によれば、厚膜化する必要をなくすことができると共に、ＳＴＩ−ＴＥＯＳ膜２３の埋め込み性の低下を誘発することなく、カップリング比Ｃｒ，フローティングゲート電極２０のキャパシタの容量を同時に向上することができる。
【００３３】
さらに、特に隣接するフローティングゲート電極２０に生じる寄生容量Ｃについても、ＳＴＩ−ＴＥＯＳ膜２３の上部をＶ字形状に凹部２４を設けることで低減することができる。すなわち、ＳＴＩ−ＴＥＯＳ膜２３を介して電気的に導通するフローティングゲート電極２０間がＶ字形状の凹部２４を介して接続されるため、フローティングゲート電極２０間の距離が従来に比較して長くなり、寄生容量Ｃを低減することができる。この技術は、特に閾値制御を行うことが難しいとされている多値ＮＡＮＤ型の不揮発性記憶装置に対して特に有効に作用し、デバイス性能をさらに向上することができる。
【００３４】
また、図１２に示すように、第２の多結晶シリコン膜１６を分離するための工程中（図７に相当）に、レジスト２８のパターン合わせずれδが図中左右方向に生じ、第２の多結晶シリコン膜１６が図中左右方向に偏って積層されたとしても、ＯＮＯ膜１７を形成した時点で、図１３に示すように、ＯＮＯ膜１７の一方の側面の第２の多結晶シリコン膜１６との接触面積Ｓ１が小さくなれば、ＯＮＯ膜１７の他方の側面の第２の多結晶シリコン膜１６との接触面積Ｓ２が大きくなるため、互いの面積誤差を打ち消し合うようになり、このようなプロセスにおいて製造する場合には、カップリング比Ｃｒおよびキャパシタの容量の変動の影響を受け難くすることができる。
【００３５】
ＯＮＯ膜１７を形成した後、このＯＮＯ膜１７上に第３の多結晶シリコン膜１８を形成し、この上にＷＳｉ膜１９を形成し、所定のゲート電極形状を加工形成する（図１参照）。この後の工程については本発明には直接関係しないのでその詳細説明を省略するが、以降の工程では、層間絶縁膜（図示せず）を堆積し、層間絶縁膜中に拡散層を露出するようにコンタクトを開孔させ、この開口孔にタングステン等の金属を埋め込んでコンタクトプラグ（図示せず）を形成する。そして、層間絶縁膜上に配線層（図示せず）を形成し、配線層をコンタクトプラグと接続する。このような工程により不揮発性記憶装置１１を製造することができる。
【００３６】
以上説明したように、本実施形態によれば、素子分離領域Ｓｂを構成するＴＥＯＳ膜２３の上部断面がＶ字形状に形成されているため、回路設計ルールを縮小化して内部回路面積が縮小されたとしても、隣接するメモリセル間の寄生容量Ｃを低減することができる。
尚、このような実施形態においてＶ字形状の凹部とは、その下端部側が鋭角に突出しているものに限らず、凹部の下端部が滑らかに湾曲しているものも含むことを意味している。極端に言えば、Ｕ字形状となっているものも含め総称してＶ字形状としている。
【００３７】
また、この構成とともにＴＥＯＳ膜２３の凹部２４の上部にフローティングゲート電極２０が形成されているため、第１の多結晶シリコン膜１５の側面の表面積を増加させることなくさらにフローティングゲート電極２０の高さを増加させることもなく、所望のカップリング比やフローティングゲート電極２０のキャパシタの容量を増加させることができ、デバイスの動作を安定化させることができる。
【００３８】
尚、従来より、ＳＴＩ−ＴＥＯＳ膜２３の上表面を平坦に形成し、そのＳＴＩ−ＴＥＯＳ膜２３の上表面を矩形状に深く掘り、この領域にＯＮＯ膜１７を形成することで、隣接するフローティングゲート電極２０間の寄生容量を低減することも考えられている。しかし、このような方法では、素子分離領域Ｓｂを形成する際に余分な工程を増すことになるため望ましくない。本実施形態によれば、必要以上に工程を増加する必要なく、フローティングゲート電極２０間の寄生容量Ｃを低減することができるという効果をも得ることができる。
【００３９】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下のような変形または拡張が可能である。
上記実施形態における凹部２４を形成した後、図１４に示すように、その下端部２４，もしくはその近隣に矩形状に掘削して矩形部２９を形成することにより凹部２４を形成するようにしても良い。ＴＥＯＳ膜２３の上部をＶ字形状に形成した後、第２の多結晶シリコン膜１６を形成するが、この第２の多結晶シリコン膜１６をエッチングし、続いてＳＴＩ−ＴＥＯＳ膜２３のＶ字形状のうちの上端の傾斜部を残すように凹部２４に矩形部２９を形成し、その後ＯＮＯ膜１７を形成すると良い。上述実施形態のように、Ｖ字形状に形成するだけでも寄生容量Ｃの抑制効果は大きいが、この場合、さらに寄生容量Ｃを抑制することができる。
【００４０】
製造方法については、ゲート先作りプロセスに適用した製造方法の実施形態を示したが、ＳＴＩ−ＴＥＯＳ膜２３の上部の形状がＶ字形状となっていれば、ゲート先作りプロセスでなくてもどのようなプロセスで行っても良い。ＳＴＩ−ＴＥＯＳ膜２３の上面は、半導体基板側に向かって凹部２４が形成されていれば良い。
ＮＡＮＤ型のフラッシュメモリ装置でもＮＯＲ型のフラッシュメモリ装置にも適用することができる。尚、図面中、鋭角にＶ字形状の凹部２４を形成した図を示しているが、この角度は鈍角に形成されていてもよい。
【図面の簡単な説明】
【００４１】
【図１】本発明の一実施形態を示す半導体装置の断面図
【図２】半導体装置の製造方法を示す一製造工程の断面図（その１）
【図３】半導体装置の製造方法を示す一製造工程の断面図（その２）
【図４】半導体装置の製造方法を示す一製造工程の断面図（その３）
【図５】半導体装置の製造方法を示す一製造工程の断面図（その４）
【図６】半導体装置の製造方法を示す一製造工程の断面図（その５）
【図７】半導体装置の製造方法を示す一製造工程の断面図（その６）
【図８】半導体装置の製造方法を示す一製造工程の断面図（その７）
【図９】半導体装置の製造方法を示す一製造工程の断面図（その８）
【図１０】半導体装置の製造方法を示す一製造工程の断面図（その９）
【図１１】（ａ）は半導体装置の製造方法を示す一製造工程の断面図（その１０）、（ｂ）はその拡大図
【図１２】半導体装置の製造方法を示す別の一製造工程の断面図（その７に相当する図）
【図１３】半導体装置の製造方法を示す別の一製造工程の断面図（その１０に相当する図）
【図１４】他の実施形態を示す図１相当図
【図１５】（ａ）は従来例を示す図１相当図、（ｂ）はその拡大図
【符号の説明】
【００４２】
図面中、１１は不揮発性記憶装置（半導体装置）、１２は半導体基板、１３はゲート絶縁膜、１４はゲート電極、１５は第１の多結晶シリコン膜、１６は第２の多結晶シリコン膜、１７はＯＮＯ膜、１８は第３の多結晶シリコン膜、１９はＷＳｉ膜、２０はフローティングゲート電極、２１はコントロールゲート電極、２２は溝部、２２ａは開口部、２３はＳＴＩ−ＴＥＯＳ膜（絶縁膜，素子分離絶縁膜）、２４は凹部、２９は矩形部、Ｓａはゲート電極形成領域、Ｓｂは素子分離領域を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成16年12月24日(2004.12.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された複数の溝部と、
各溝部にそれぞれ埋め込まれると共にその上面が前記半導体基板の上面より高く形成され、前記上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜間の前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１のフローティングゲート電極と、
前記第１のフローティングゲート電極上に形成されると共に、前記凹部内に張り出した側部を有する第２のフローティングゲート電極と、
前記第２のフローティングゲート電極の上面および前記側部の側面を覆うと共に、前記凹部の中央付近で前記凹部の表面を覆う第２の絶縁膜と、
前記第２の絶縁膜上に形成されたコントロールゲート電極とを備えていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板に形成された複数の溝部と、
各溝部にそれぞれ埋込まれると共にその上面が前記半導体基板の上面より高く形成され、前記上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜間の前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の導電膜であって、隣接する前記素子分離絶縁膜の側壁間に挟まれた第１の部分と、前記第１の部分の上に位置し、隣接する前記素子分離絶縁膜の凹部内にそれぞれ張り出した一対の側部を有する第２の部分とを備えた第１の導電膜と、
前記第１の導電膜の上面および前記側部の側面を覆うと共に、前記凹部の中央付近で前記凹部の表面を覆う第２の絶縁膜と、
前記第２の絶縁膜上に形成された第２の導電膜とを備えていることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板に形成された複数の溝部と、
各溝部にそれぞれ埋め込まれると共にその上面が前記半導体基板の上面より高く形成され、前記上面に凹部が形成された素子分離絶縁膜と、
前記素子分離絶縁膜間の前記半導体基板上に形成された第１の絶縁膜と、
前記第１の絶縁膜上に形成された第１の導電膜であって、隣接する前記素子分離絶縁膜の側壁間に挟まれた第１の部分と、前記第１の部分の上に位置し、上面の高さが前記素子分離絶縁膜の上側端部の高さより高く、隣接する前記素子分離絶縁膜の凹部内にそれぞれ張り出した一対の側部を有する第２の部分とを備えた第１の導電膜と、
前記第１の導電膜の上面および前記側部の側面を覆うと共に、前記凹部の中央付近で前記凹部の表面を覆う第２の絶縁膜と、
前記第２の絶縁膜上に形成された第２の導電膜とを備え、
前記素子分離絶縁膜の凹部は、前記素子分離絶縁膜の上部側端部から前記第１の絶縁膜の高さ以下まで形成されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記凹部は、前記上部側端部から素子分離絶縁膜の断面中心に向けて形成された傾斜部と、前記断面中心付近に形成された矩形部とを備えていることを特徴とする半導体装置。
【請求項５】
半導体基板に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の導電膜を形成する工程と、
前記第１の導電膜上にストッパ膜を形成する工程と、
前記ストッパ膜上にパターン形成された第１のマスク材を基に、前記ストッパ膜、前記第１の導電膜、前記ゲート酸化膜、前記半導体基板をエッチングし、前記半導体基板に溝部を形成する工程と、
前記溝部に第２の絶縁膜を埋込む工程と、
前記ストッパ膜をマスクとして、前記第２の絶縁膜に凹部を形成する工程と、
前記ストッパ膜を除去し、前記第１の導電膜上および前記凹部上に第２の導電膜を形成する工程と、
前記第２の導電膜上にパターン形成された第２のマスク材を基に、前記第２の導電膜が前記溝部内に残るように且つ前記溝部の中央付近の表面が露出するように前記第２の導電膜をエッチングする工程と、
前記第２の導電膜および前記露出した溝部の表面を覆うように第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第３の導電膜を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の特徴は、半導体基板と、半導体基板に形成された複数の溝部と、各溝部にそれぞれ埋め込まれると共にその上面が半導体基板の上面より高く形成され、前記上面に凹部が形成された素子分離絶縁膜と、素子分離絶縁膜間の半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された第１のフローティングゲート電極と、第１のフローティングゲート電極上に形成されると共に、凹部内に張り出した側部を有する第２のフローティングゲート電極と、第２のフローティングゲート電極の上面および側部の側面を覆うと共に、凹部の中央付近で凹部の表面を覆う第２の絶縁膜と、第２の絶縁膜上に形成されたコントロールゲート電極とを備えていることを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】削除
【補正の内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
さらに本発明の別の特徴は、半導体基板と、半導体基板に形成された複数の溝部と、 各溝部にそれぞれ埋込まれると共にその上面が半導体基板の上面より高く形成され、上面に凹部が形成された素子分離絶縁膜と、素子分離絶縁膜間の半導体基板上に形成された第１の絶縁膜と、第１の絶縁膜上に形成された第１の導電膜であって、隣接する素子分離絶縁膜の側壁間に挟まれた第１の部分と、この第１の部分の上に位置し、隣接する前記素子分離絶縁膜の凹部内にそれぞれ張り出した一対の側部を有する第２の部分とを備えた第１の導電膜と、第１の導電膜の上面および側部の側面を覆うと共に、凹部の中央付近で凹部の表面を覆う第２の絶縁膜と、第２の絶縁膜上に形成された第２の導電膜とを備えていることである。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】削除
【補正の内容】
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
本発明に係る半導体装置の製造方法の特徴は、半導体基板に第１の絶縁膜を形成する工程と、第１の絶縁膜上に第１の導電膜を形成する工程と、第１の導電膜上にストッパ膜を形成する工程と、ストッパ膜上にパターン形成された第１のマスク材を基に、ストッパ膜、第１の導電膜、ゲート酸化膜、半導体基板をエッチングし、半導体基板に溝部を形成する工程と、溝部に第２の絶縁膜を埋込む工程と、ストッパ膜をマスクとして、第２の絶縁膜に凹部を形成する工程と、ストッパ膜を除去し、第１の導電膜上および凹部上に第２の導電膜を形成する工程と、第２の導電膜上にパターン形成された第２のマスク材を基に、第２の導電膜が溝部内に残るように且つ溝部の中央付近の表面が露出するように第２の導電膜をエッチングする工程と、第２の導電膜および露出した溝部の表面を覆うように第３の絶縁膜を形成する工程と、第３の絶縁膜上に第３の導電膜を形成する工程とを備えたことを特徴としている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】削除
【補正の内容】