(57)【要約】【課題】  画素アレイの上側の装置寸法が小さくて済む画像表示装置を提供する。【解決手段】  このカラー液晶表示装置では、画素アレイ１に含まれる偶数列のデータ線ＤＬを駆動する偶数データ線駆動回路２６と、画素アレイ１に含まれる奇数列のデータ線ＤＬを駆動する奇数データ線駆動回路２７とを設け、画素アレイ１の下辺と奇数データ線駆動回路２７の間に偶数データ線駆動回路２６を配置する。したがって、画素アレイ１の上辺の上側の装置寸法を小さくすることができ、たとえば小型の携帯電話機に搭載することができる。【選択図】        図３
2005062751.tif 000002
【特許請求の範囲】
【請求項１】
画像表示装置であって、
複数行複数列に配置され、各々が画素電位に応じた階調の画素を表示する複数の画素表示回路と、それぞれ前記複数行に対応して設けられた複数のゲート線と、それぞれ前記複数列に対応して設けられた複数のデータ線とを含み、前記複数のデータ線は、Ｍ本のデータ線を有する第１のグループとＮ本（ただし、Ｍ，Ｎの各々は自然数である）のデータ線を有する第２のグループとに分割された画素アレイ、
前記複数のゲート線を所定時間ずつ順次選択し、選択したゲート線に対応する各画素表示回路を活性化させる垂直走査回路、
前記垂直走査回路によって１本のゲート線が選択されている選択期間に、前記第１のグループのＭ本のデータ線を介して活性化されたＭ個の画素表示回路の各々に画素電位を与える第１の水平走査回路、および
前記画素アレイと前記第１の水平走査回路との間に配置され、前記選択期間に、前記第２のグループのＮ本のデータ線を介して活性化されたＮ個の画素表示回路の各々に画素電位を与える第２の水平走査回路を備える、画像表示装置。
【請求項２】
前記第１の水平走査回路は、
それぞれ前記Ｍ本のデータ線に対応して設けられ、各々が対応のデータ線に対応する画像データ信号をラッチするＭ個の第１のラッチ回路、および
それぞれ前記Ｍ本のデータ線に対応して設けられ、各々が対応の第１のラッチ回路にラッチされた画像データ信号に応じたレベルの画素電位を出力するＭ個の第１の電位発生回路を含み、
前記第２の水平走査回路は、
それぞれ前記Ｎ本のデータ線に対応して設けられ、各々が対応のデータ線に対応する画像データ信号をラッチするＮ個の第２のラッチ回路、および
それぞれ前記Ｎ本のデータ線に対応して設けられ、各々が対応の第２のラッチ回路にラッチされた画像データ信号に応じたレベルの画素電位を出力するＮ個の第２の電位発生回路を含む、請求項１に記載の画像表示装置。
【請求項３】
前記Ｎ本のデータ線は、それぞれ前記Ｎ個の第２の電位発生回路の出力ノードに接続され、
前記Ｍ本のデータ線は、前記Ｍ個の第１のラッチ回路の間の領域および前記Ｍ個の第１の電位発生回路の間の領域を通過して、それぞれ前記Ｎ個の第２の電位発生回路の出力ノードに接続されている、請求項２に記載の画像表示装置。
【請求項４】
さらに、各第２の電位発生回路に対応して設けられ、対応の第２の電位発生回路の出力ノードと対応のデータ線との間に接続され、予め定められた遅延時間を有する遅延回路を備える、請求項３に記載の画像表示装置。
【請求項５】
さらに、各第１の電位発生回路に対応して設けられ、対応の第１の電位発生回路の出力電位を電流増幅して対応のデータ線に与える第１の増幅回路、および
各第２の電位発生回路に対応して設けられ、対応の第２の電位発生回路の出力電位を電流増幅して対応のデータ線に与える第２の増幅回路を備え、
前記第１および第２の増幅回路は、前記画素アレイと前記第２の水平走査回路との間に配置されている、請求項３に記載の画像表示装置。
【請求項６】
前記Ｍは前記Ｎに等しく、
前記Ｍ個の第１の電位発生回路は、それぞれ前記Ｎ個の第２の電位発生回路と対をなしており、
さらに、各第１および第２の電位発生回路の対に対応して設けられ、前記選択期間のうちの第１の期間は対応の第１の電位発生回路の出力電位を電流増幅して対応のデータ線に与え、前記選択期間のうちの前記第１の期間と異なる第２の期間は対応の第２の電位発生回路の出力電位を電流増幅して対応のデータ線に与える増幅回路を備え、
前記増幅回路は、前記画素アレイと前記第２の水平走査回路との間に配置されている、請求項３に記載の画像表示装置。
【請求項７】
前記Ｍは前記Ｎに等しく、
前記Ｍ個の第１のラッチ回路は、それぞれ前記Ｎ個の第２のラッチ回路と対をなしており、
さらに、各第１および第２のラッチ回路の対のラッチタイミングを制御する制御回路を備える、請求項２から請求項６のいずれかに記載の画像表示装置。
【請求項８】
前記第１および第２のグループのうちの一方のグループのデータ線は奇数列のデータ線であり、他方のグループのデータ線は偶数列のデータ線である、請求項１から請求項７のいずれかに記載の画像表示装置。
【請求項９】
画像表示装置であって、
複数行複数列に配置され、各々が画素電位に応じた階調の画素を表示する複数の画素表示回路と、それぞれ前記複数行に対応して設けられた複数のゲート線と、それぞれ前記複数列に対応して設けられた複数のデータ線とを含み、前記複数のデータ線は、各々が２本のデータ線を有する複数のグループに分割された画素アレイ、
前記複数のゲート線を所定時間ずつ順次選択し、選択したゲート線に対応する各画素表示回路を活性化させる垂直走査回路、および
前記垂直走査回路によって１本のゲート線が選択されている選択期間に、各データ線を介して活性化された各画素表示回路に画素電位を与える水平走査回路を備え、
前記水平走査回路は、
各グループに対応して設けられ、対応のグループの２本のデータ線のうちの一方のデータ線に対応する画像データ信号をラッチする第１のラッチ回路、
各グループに対応して設けられて前記画素アレイと前記第１のラッチ回路との間に配置され、対応のグループの２本のデータ線のうちの他方のデータ線に対応する画像データ信号をラッチする第２のラッチ回路、および
各グループに対応して設けられ、前記選択期間のうちの第１の期間は、対応の第１のラッチ回路にラッチされた画像データ信号に応じたレベルの画素電位を前記１本のデータ線に与え、前記選択期間のうちの前記第１の期間と異なる第２の期間は、対応の第２のラッチ回路にラッチされた画像データ信号に応じたレベルの画素電位を前記他方のデータ線に与える駆動回路を含む、画像表示装置。
【請求項１０】
前記駆動回路は、
前記第１および第２のラッチ回路の間に配置され、画像データ信号に応じたレベルの画素電位を出力する電位発生回路、
前記第１の期間は前記第１のラッチ回路にラッチされた画像データ信号を前記電位発生回路に与え、前記第２の期間は前記第２のラッチ回路にラッチされた画像データ信号を前記電位発生回路に与える第１の切換回路、
前記画素アレイと前記第２のラッチ回路との間に配置され、前記電位発生回路の出力電位を電流増幅する増幅回路、および
前記第１の期間は前記増幅回路の出力電位を前記一方のデータ線に与え、前記第２の期間は前記増幅回路の出力電位を前記他方のデータ線に与える第２の切換回路を含む、請求項９に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は画像表示装置に関し、特に、複数行複数列に配置された複数の画素表示回路を含む画素アレイを備えた画像表示装置に関する。
【背景技術】
【０００２】
従来の液晶表示装置は、複数行複数列に配置された複数の画素と、各行に対応して設けられたゲート線と、各列に対応して設けられたデータ線とを含む画素アレイと、複数のゲート線を１水平期間ずつ順次選択する垂直走査回路と、１水平期間内に各データ線に階調電位を与える水平走査回路とを備えている。水平走査回路は、各データ線に対応して設けられ、対応のデータ線用の画像データ信号をラッチするデータラッチ単位回路を含んでいる。
【０００３】
従来の液晶表示装置では、水平走査回路のデータラッチ単位回路のピッチがデータ線のピッチよりも大きくなるので、水平走査回路内の複数のデータラッチ単位回路を２つのグループに分割し、２つのグループをそれぞれ画素アレイの上側および下側に配置していた（たとえば特許文献１参照）。
【特許文献１】特開２０００−３３８５２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、従来の液晶表示装置では、水平走査回路内の複数のデータラッチ単位回路を画素アレイの上側および下側に分散配置したので、画素アレイの上側の装置寸法が大きくなり（図６参照）、たとえば小型の携帯電話機に搭載することができないという問題があった。
【０００５】
それゆえに、この発明の主たる目的は、画素アレイの上側の装置寸法が小さくて済む画像表示装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に係る画像表示装置は、複数行複数列に配置され、各々が画素電位に応じた階調の画素を表示する複数の画素表示回路と、それぞれ複数行に対応して設けられた複数のゲート線と、それぞれ複数列に対応して設けられた複数のデータ線とを含み、複数のデータ線は、Ｍ本のデータ線を有する第１のグループとＮ本（ただし、Ｍ，Ｎの各々は自然数である）のデータ線を有する第２のグループとに分割された画素アレイと、複数のゲート線を所定時間ずつ順次選択し、選択したゲート線に対応する各画素表示回路を活性化させる垂直走査回路と、垂直走査回路によって１本のゲート線が選択されている選択期間に、第１のグループのＭ本のデータ線を介して活性化されたＭ個の画素表示回路の各々に画素電位を与える第１の水平走査回路と、画素アレイと第１の水平走査回路との間に配置され、選択期間に、第２のグループのＮ本のデータ線を介して活性化されたＮ個の画素表示回路の各々に画素電位を与える第２の水平走査回路とを備えたものである。
【０００７】
また、この発明に係る他の画像表示装置は、複数行複数列に配置され、各々が画素電位に応じた階調の画素を表示する複数の画素表示回路と、それぞれ複数行に対応して設けられた複数のゲート線と、それぞれ複数列に対応して設けられた複数のデータ線とを含み、複数のデータ線は、各々が２本のデータ線を有する複数のグループに分割された画素アレイと、複数のゲート線を所定時間ずつ順次選択し、選択したゲート線に対応する各画素表示回路を活性化させる垂直走査回路と、垂直走査回路によって１本のゲート線が選択されている選択期間に、各データ線を介して活性化された各画素表示回路に画素電位を与える水平走査回路とを備えたものである。ここで、水平走査回路は、各グループに対応して設けられ、対応のグループの２本のデータ線のうちの一方のデータ線に対応する画像データ信号をラッチする第１のラッチ回路と、各グループに対応して設けられて画素アレイと第１のラッチ回路との間に配置され、対応のグループの２本のデータ線のうちの他方のデータ線に対応する画像データ信号をラッチする第２のラッチ回路と、各グループに対応して設けられ、選択期間のうちの第１の期間は、対応の第１のラッチ回路にラッチされた画像データ信号に応じたレベルの画素電位を１本のデータ線に与え、選択期間のうちの第１の期間と異なる第２の期間は、対応の第２のラッチ回路にラッチされた画像データ信号に応じたレベルの画素電位を他方のデータ線に与える駆動回路とを含む。
【発明の効果】
【０００８】
この発明に係る画像表示装置では、画素アレイの複数のデータ線を第１および第２のグループに分割し、第１のグループのＭ本のデータ線を走査する第１の水平走査回路と、第２のグループのＮ本のデータ線を走査する第２の水平走査回路とを設け、画素アレイと第１の水平走査回路との間に第２の水平走査回路を配置する。したがって、画素アレイの上辺の上側の装置寸法を小さくすることができ、たとえば小型の携帯電話機に搭載することができる。
【０００９】
また、この発明に係る他の画像表示装置では、画素アレイの複数のデータ線を２本ずつ複数のグループに分割し、各グループの一方のデータ線用の画像データ信号をラッチする第１のラッチ回路と、各グループの他方のデータ線用の画像データ信号をラッチする第２のラッチ回路とを設け、画素アレイと第１のラッチ回路との間に第２のラッチ回路を配置する。したがって、画素アレイの上辺の上側の装置寸法を小さくすることができ、たとえば小型の携帯電話機に搭載することができる。
【発明を実施するための最良の形態】
【００１０】
［実施の形態１］
図１は、この発明の実施の形態１によるカラー液晶表示装置の構成を機能的に示すブロック図である。図１において、このカラー液晶表示装置は、画素アレイ１、垂直走査回路３、水平走査回路７および電源回路１５を備える。
【００１１】
画素アレイ１は、複数行複数列に配置された複数のカラー画素２と、各行に対応して設けられたゲート線ＧＬと、各列に対応して設けられたＲ，Ｇ，Ｂ用の３本のデータ線ＤＬとを含む。
【００１２】
図２は、１つのカラー画素２の構成を示す回路図である。図２において、カラー画素２は、Ｒ，Ｇ，Ｂ用の３つの副画素２０を含む。３つの副画素２０には、それぞれＲ，Ｇ，Ｂ用のフィルタ（図示せず）が設けられている。３本のデータ線ＤＬには、それぞれＲ，Ｇ，Ｂ用の階調電位ＶＲ，ＶＧ，ＶＢが与えられる。
【００１３】
副画素２０は、Ｎ型ＴＦＴ（薄膜トランジスタ）２１、液晶セル２２およびキャパシタ２３を含む。Ｎ型ＴＦＴ２１は対応のデータ線ＤＬと液晶セル２２の画素電極との間に接続され、そのゲートは対応のゲート線ＧＬに接続される。液晶セル２２の対向電極は、共通電位ＶＣＯＭを受ける。キャパシタ２３は、液晶セル２２の画素電極と共通電位ＶＣＯＭのラインとの間に接続される。
【００１４】
ゲート線ＧＬが選択レベルの「Ｈ」レベルにされると、各Ｎ型ＴＦＴ２１が導通し、３つの液晶セル２２の画素電極がそれぞれＲ，Ｇ，Ｂ用の階調電位ＶＲ，ＶＧ，ＶＢに充電される。液晶セル２２の光透過率は、電極間電圧に応じて変化する。階調電位ＶＲ，ＶＧ，ＶＢの各々のレベルを調整することにより、所望の色および機能の画素を表示することができる。
【００１５】
図１に戻って、垂直走査回路３は、レベルシフタ４、シフトレジスタ５およびドライバ６を含む。レベルシフタ４は、外部から与えられたスタート信号ＳＴＹおよびクロック信号ＣＬＫＹの各々の振幅電圧をたとえば３Ｖから５Ｖに変換してシフトレジスタ５に与える。シフトレジスタ５は、スタート信号ＳＴＹおよびクロック信号ＣＬＫＹに同期して、複数のゲート線ＧＬを１水平期間ずつ順次選択する。ドライバ６は、シフトレジスタ５によって選択されているゲート線ＧＬを選択レベルの「Ｈ」レベルＶＧＨにし、他のゲート線ＧＬを非選択レベルの「Ｌ」レベルＶＧＬにする。
【００１６】
水平走査回路７は、レベルシフタ８、シフトレジスタ９、データラッチ回路１０，１１、ラダー抵抗１２、マルチプレクサ１３およびアナログアンプ１４を含む。レベルシフタ８は、スタート信号ＳＴＸ、クロック信号ＣＬＫＸ、画像データ信号Ｄ０〜Ｄ５およびラッチ信号ＬＴの各々の振幅電圧をたとえば３Ｖから５Ｖに変換する。シフトレジスタ９は、レベルシフタ８からのスタート信号ＳＴＸおよびクロック信号ＣＬＫＸに同期してデータラッチ回路１０を制御する。データラッチ回路１０は、シフトレジスタ９によって制御され、レベルシフタ８からの画像データ信号Ｄ０〜Ｄ５を１データ線ＤＬ分ずつ順次ラッチし、１行分の画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ回路１１は、レベルシフタ８からのラッチ信号ＬＴによって制御され、データラッチ回路１０にラッチされた１行分の画像データ信号Ｄ０〜Ｄ５を一度にラッチする。シフトレジスタ９およびデータラッチ回路１０，１１は、シリアル／パラレルデータ変換回路を構成している。
【００１７】
ラダー抵抗１２は、高電位ＶＬＨおよび低電位ＶＬＬ間の電圧を分圧して６４の階調電位を生成する。マルチプレクサ１３は、各データ線ＤＬごとに、データラッチ回路１１から与えられた画像データ信号Ｄ０〜Ｄ５に従って６４の階調電位のうちのいずれかの階調電位を選択し、選択した階調電位をアナログアンプ１４に与える。アナログアンプ１４は、マルチプレクサ１３から与えられた階調電位をＶＲ，ＶＧまたはＶＢとして各データ線ＤＬに与える。ラダー抵抗１２、マルチプレクサ１３およびアナログアンプ１４は、Ｄ／Ａコンバータを構成している。
【００１８】
電源回路１５は、外部から与えられた電源電位ＶＣＣ、接地電位ＶＳＳおよびクロック信号ＣＬＫに基づいて種々の内部電源電位ＶＤＤ，ＶＧＨ，ＶＧＬ，ＶＣＯＭ，ＶＬＨ，ＶＬＬを生成する。垂直走査回路３および水平走査回路７によって画素アレイ１の全画素２が走査されると、画素アレイ１に１つのカラー画像が表示される。
【００１９】
なお、アナログアンプ１４は、入力電位を電流増幅して入力電位と等しい電位を出力する電圧フォロアモードで動作し、その入力インピーダンスは出力インピーダンスよりも高い。アナログアンプ１４もＴＦＴで構成されるが、ＴＦＴはしきい値電圧、多数キャリアの移動度などのばらつきが大きいので、アナログアンプ１４はオフセット電圧を有する。したがって、このオフセット電圧を補償するための時間がデータ書込時に必要となる。また、ＴＦＴの動作速度は通常の単結晶基板を用いたトランジスタの動作速度よりも遅いので、データ書込時間の余裕は少ない。このためＴＦＴを用いた水平走査回路７では、書込時間を長くすることができる線順次駆動方式が採用され、シリアル／パラレルデータ変換回路およびＤ／Ａコンバータが用いられる。
【００２０】
図３は、このカラー液晶表示装置のレイアウトを示すブロック図である。図３において、ガラス基板または樹脂基板のような絶縁基板２５の表面に画素アレイ１が配置される。絶縁基板２５および画素アレイ１はともに四角形であり、画素アレイ１の上辺および右辺はそれぞれ絶縁基板２５の上辺および右辺に沿って配置される。画素アレイ１の左辺に沿って垂直走査回路３が配置され、画素アレイ１の下辺に沿って偶数データ線駆動回路２６が配置され、偶数データ線駆動回路２６の下辺に沿って奇数データ線駆動回路２７が配置される。なお、絶縁基板２５上の回路はポリシリコンで形成される。
【００２１】
図４は偶数データ線駆動回路２６のうちの第２列の３本のデータ線ＤＬに対応する部分を示すブロック図、図５は奇数データ線駆動回路２７のうちの第１列の３本のデータ線ＤＬに対応する部分を示すブロック図である。図４および図５を参照して、偶数データ線駆動回路２６は図１のシフトレジスタ９、データラッチ回路１０，１１、マルチプレクサ１３およびアナログアンプ１４のうちの偶数列に対応する部分９ａ〜１１ａ，１３ａ，１４ａを含み、奇数データ線駆動回路２７は図１のシフトレジスタ９、データラッチ回路１０，１１、マルチプレクサ１３およびアナログアンプ１４のうちの奇数列に対応する部分９ｂ〜１１ｂ，１３ｂ，１４ｂを含む。レベルシフタ８およびラダー抵抗１２は、偶数データ線駆動回路２６および奇数データ線駆動回路２７で共用される。
【００２２】
シフトレジスタ９ａは、シフトレジスタ（ＳＲ）３０およびラッチ信号発生回路（ＬＡＴ）３１を含み、レベルシフタ８からのスタート信号ＳＴＸおよびクロック信号ＣＬＫＸに従ってラッチ信号ＬＴ２を生成する。
【００２３】
データラッチ回路１０ａは、各データ線ＤＬに対応して設けられたデータラッチ単位回路３２を含む。データラッチ単位回路３２は、ラッチ信号ＬＴ２によって制御され、対応のデータ線ＤＬに対応する画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ単位回路３２は、それぞれデータ信号Ｄ０〜Ｄ５をラッチするための６つのラッチ回路を含む。６つのラッチ回路は、スペースの都合上、２行３列に配置されている。
【００２４】
データラッチ回路１１ａは、各データ線ＤＬに対応して設けられたデータラッチ単位回路３３およびバッファ３４を含む。データラッチ単位回路３３は、レベルシフタ８からのラッチ信号ＬＴに応答して、対応のデータラッチ単位回路３２からの画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ単位回路３３は、それぞれデータ信号Ｄ０〜Ｄ５をラッチするための６つのラッチ回路を含む。６つのラッチ回路は、２行３列に配置されている。バッファ３４は、データラッチ単位回路３３からの画像データ信号Ｄ０〜Ｄ５を電流増幅して出力するとともに、画像データ信号Ｄ０〜Ｄ５の相補信号／Ｄ０〜／Ｄ５を出力する。
【００２５】
マルチプレクサ１３ａは、各データ線ＤＬに対応して設けられたマルチプレクサ３５を含む。マルチプレクサ３５は、対応のバッファ３４からの画像データ信号Ｄ０〜Ｄ５およびそれらの相補信号／Ｄ０〜／Ｄ５に従って、ラダー抵抗１２からの６４の電位Ｖ１〜Ｖ６４のうちのいずれかの電位を選択し、選択した電位を階調電位として出力する。
【００２６】
アナログアンプ１４ａは、各データ線ＤＬに対応して設けられたアンプ３６を含む。アンプ３６は、対応のマルチプレクサ３５からの階調電位を電流増幅して対応のデータ線ＤＬに与える。図４では、３つのアンプ３６は、それぞれ３本のデータ線ＤＬに階調電位ＶＲ２，ＶＧ２，ＶＢ２を与えている。
【００２７】
１本のデータ線ＤＬに対応するデータラッチ単位回路３２，３３、バッファ３４、マルチプレクサ３５およびアンプ３６は、データ線ＤＬの延在方向に１列に配置される。データラッチ単位回路３２，３３、バッファ３４、マルチプレクサ３５およびアンプ３６からなる偶数データ線駆動単位回路は、ゲート線ＧＬの延在方向にデータ線ＤＬ２本分のピッチで配置される。隣接する２つの偶数データ線駆動単位回路の間には、所定幅の配線領域が設けられ、配線領域には信号配線ＳＬが設けられている。第１列の３本のデータ線ＤＬは、それぞれ３本の信号配線ＳＬを介して奇数データ線駆動回路２７に接続される。
【００２８】
シフトレジスタ９ｂは、図５に示すように、シフトレジスタ（ＳＲ）４０およびラッチ信号発生回路（ＬＡＴ）４１を含み、レベルシフタ８からのスタート信号ＳＴＸおよびクロック信号ＣＬＫＸに従ってラッチ信号ＬＴ１を生成する。
【００２９】
データラッチ回路１０ｂは、各データ線ＤＬに対応して設けられたデータラッチ単位回路４２を含む。データラッチ単位回路４２は、ラッチ信号ＬＴ１によって制御され、対応のデータ線ＤＬに対応する画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ単位回路４２は、それぞれデータ信号Ｄ０〜Ｄ５をラッチするための６つのラッチ回路を含む。６つのラッチ回路は、スペースの都合上、２行３列に配置されている。
【００３０】
データラッチ回路１１ｂは、各データ線ＤＬに対応して設けられたデータラッチ単位回路４３およびバッファ４４を含む。データラッチ単位回路４３は、レベルシフタ８からのラッチ信号ＬＴに応答して、対応のデータラッチ単位回路４２からの画像データ信号Ｄ０〜Ｄ５をラッチする。データラッチ単位回路４３は、それぞれデータ信号Ｄ０〜Ｄ５をラッチするための６つのラッチ回路を含む。６つのラッチ回路は、２行３列に配置されている。バッファ４４は、データラッチ単位回路４３からの画像データ信号Ｄ０〜Ｄ５を電流増幅して出力するとともに、画像データ信号Ｄ０〜Ｄ５の相補信号／Ｄ０〜／Ｄ５を出力する。
【００３１】
マルチプレクサ１３ｂは、各データ線ＤＬに対応して設けられたマルチプレクサ４５を含む。マルチプレクサ４５は、対応のバッファ４４からの画像データ信号Ｄ０〜Ｄ５およびそれらの相補信号／Ｄ０〜／Ｄ５に従って、ラダー抵抗１２からの６４の電位Ｖ１〜Ｖ６４のうちのいずれかの電位を選択し、選択した電位を階調電位として出力する。
【００３２】
アナログアンプ１４ｂは、各データ線ＤＬに対応して設けられたアンプ４６を含む。アンプ４６は、対応のマルチプレクサ４５からの階調電位を電流増幅して対応のデータ線ＤＬに与える。図４および図５では、３つのアンプ４６は、それぞれ３本のデータ線ＤＬに階調電位ＶＲ１，ＶＧ１，ＶＢ２を与えている。
【００３３】
１本のデータ線ＤＬに対応するデータラッチ単位回路４２，４３、バッファ４４、マルチプレクサ４５およびアンプ４６は、データ線ＤＬの延在方向に１列に配置される。データラッチ単位回路４２，４３、バッファ４４、マルチプレクサ４５およびアンプ４６からなる奇数データ線駆動単位回路は、ゲート線ＧＬの延在方向にデータ線ＤＬ２本分のピッチで配置される。
【００３４】
この実施の形態１では、水平走査回路７を偶数データ線駆動回路２６と奇数データ線駆動回路２７に分割し、画素アレイ１の下辺と奇数データ線駆動回路２７の間に偶数データ線駆動回路２６を設けたので、画素アレイ１の上辺の上側の装置寸法および画素アレイ１の右辺の右側の装置寸法を小さくすることができる。したがって、画素アレイ１すなわち表示画面の下辺の下側の装置寸法が大きくなることは許容されるが、表示画面の上辺の上側および右辺の右側の装置寸法が大きくなることは許容されていない小型の携帯電話機に好適なカラー液晶表示装置を実現することができる。
【００３５】
図６は、この実施の形態１の比較例を示すブロック図である。この比較例では、水平走査回路７が偶数データ線駆動回路２６と奇数データ線駆動回路２７に分割され、偶数データ線駆動回路２６が画素アレイ１の図中上側に配置され、奇数データ線駆動回路２７が画素アレイ１の図中下側に配置される。ラダー抵抗１２は、２つの駆動回路２６と２７で共用されている。この変更例では、画素アレイ１の上辺の上側の装置寸法および画素アレイ１の右辺の右側の装置寸法が大きくなり、小型の携帯電話機に搭載することはできない。
【００３６】
なお、この実施の形態１では、１つの配線領域に１本の信号配線ＳＬを設けたが、１つの配線領域に複数（たとえば３本）の信号配線ＳＬを設けてもよい。
【００３７】
また、水平走査回路７を奇数列に対応する部分に偶数列に対応する部分に分割したが、水平走査回路７をどのように分割してもよいことは言うまでもない。たとえば、２つの駆動回路にデータ線ＤＬを２本ずつ交互に接続してもよい。
【００３８】
［実施の形態２］
図４および図５で示した水平走査回路７では、パターンレイアウトの都合上、抵抗値の低いアルミ配線が横方向に配置され、クロムなどで構成される抵抗値の高い３層構造線が縦方向に配置され、信号配線ＳＬは抵抗値の高い３層構造線で形成される。このため、奇数データ線駆動回路２７の出力電位が信号配線ＳＬを介してデータ線ＤＬに到達する時刻と、偶数データ線駆動回路２６の出力電位がデータ線ＤＬに到達する時刻との間に時間差が生じ、第１列のデータ線ＤＬの電位と第２列のデータ線ＤＬの電位との間に電位差が生じて表示むらが発生する。この実施の形態２では、この問題の解決が図られる。
【００３９】
図７は、この発明の実施の形態２によるカラー液晶表示装置の要部を示す回路ブロック図であって、図４と対比される図である。図７を参照して、このカラー液晶表示装置が図４のカラー液晶表示装置と異なる点は、偶数データ線駆動回路２６の各アンプ３６の出力ノードと対応のデータ線ＤＬとの間に抵抗素子５０が接続されている点である。抵抗素子５０の抵抗値は、信号配線ＳＬの抵抗値と同じ値に設定されている。したがって、奇数データ線駆動回路２７の出力電位がデータ線ＤＬに到達する時刻と、偶数データ線駆動回路２６の出力電位がデータ線ＤＬに到達する時刻とを一致させることができ、表示むらの発生を防止することができる。
【００４０】
［実施の形態３］
図８および図９は、この発明の実施の形態３によるカラー液晶表示装置の要部を示すブロック図であって、図４および図５と対比される図である。
【００４１】
図８および図９を参照して、このカラー液晶表示装置が図４および図５のカラー液晶表示装置と異なる点は、奇数データ線駆動回路２７のアンプ４６が信号配線ＳＬの一方端とデータ線ＤＬの間に配置され、マルチプレクサ４５の出力ノードが信号配線ＳＬの他方端に接続されている点である。
【００４２】
アンプ４６の入力容量値は、データ線ＤＬの容量値に比べて桁違いに小さいので、マルチプレクサ４５の出力電位の信号配線ＳＬによる遅延はほとんど生じない。したがって、この実施の形態３でも、実施の形態２と同じ効果が得られる。
【００４３】
なお、信号配線ＳＬによる微小な遅延時間を補償するために、偶数データ線駆動回路２６のアンプ３６と対応のデータ線ＤＬの間に所定抵抗値の抵抗素子を設けてもよい。
【００４４】
［実施の形態４］
図１０は、この発明の実施の形態４によるカラー液晶表示装置の要部を示すブロック図であって、図４および図５と対比される図である。図１０を参照して、このカラー液晶表示装置が図４および図５のカラー液晶表示装置と異なる点は、奇数データ線駆動回路２７のシフトレジスタ９ｂが除去され、偶数データ線駆動回路２６のシフトレジスタ９ａの出力ラッチ信号ＬＴ２が奇数データ線駆動回路２７のデータラッチ回路１０ｂにも入力されている点である。
【００４５】
シフトレジスタ９ａと９ｂは、同じタイミングで動作しているので、いずれか一方を省略することが可能である。したがって、偶数データ線駆動回路２６のシフトレジスタ９ａを除去して、奇数データ線駆動回路２７のシフトレジスタ９ｂの出力ラッチ信号ＬＴ１を偶数データ線駆動回路２６のデータラッチ回路１０ａに与えてもよい。
【００４６】
この実施の形態４では、シフトレジスタ９ａまたは９ｂを偶数データ線駆動回路２６および奇数データ線駆動回路２７で共用するので、レイアウト面積が小さくて済む。
【００４７】
［実施の形態５］
図１１は、この発明の実施の形態５によるカラー液晶表示装置の要部を示す回路ブロック図であって、図８および図９と対比される図である。図１１を参照して、このカラー液晶表示装置が図８および図９のカラー液晶表示装置と異なる点は、アンプ３６，４６がアンプ５１およびスイッチ５１で置換されている点である。
【００４８】
第１列および第２列のＲ用のデータ線ＤＬに対応する部分について説明すると、アンプ５１は、第１列のＲ用のマルチプレクサ３５の出力電位と第２列のＲ用のマルチプレクサ４５の出力電位とを受け、１水平走査期間のうちの前半期間はマルチプレクサ３５の出力電位を電流増幅し、１水平走査期間のうちの後半期間はマルチプレクサ４５の出力電位を電流増幅する。
【００４９】
スイッチＳ１は、アンプ５１の出力ノードと第１列のＲ用データ線ＤＬとの間に接続され、上記前半期間にオンし、上記後半期間にオフする。スイッチＳ２は、アンプ５１の出力ノードと第２列のＲ用データ線ＤＬとの間に接続され、上記前半期間にオフし、上記後半期間にオンする。
【００５０】
この実施の形態５では、偶数データ線駆動回路２６と奇数データ線駆動回路２７でアンプ５１を共用するので、奇数列と偶数列の表示むらの発生を防止することができ、レイアウト面積が小さくて済む。
【００５１】
［実施の形態６］
図１２および図１３は、この発明の実施の形態６によるカラー液晶表示装置の要部を示す回路ブロック図であって、図４および図５と対比される図である。図１２および図１３を参照して、このカラー液晶表示装置が図４および図５のカラー液晶表示装置と異なる点は、シフトレジスタ９ａ、データラッチ回路１０ａ，１１ａおよびマルチプレクサ１３ａが画素アレイ１と逆の方向に配列され、スイッチＳ１，Ｓ２および切換回路５５，５６が追加され、マルチプレクサ１３ｂおよびアナログアンプ１４ｂが除去されている点である。
【００５２】
第１列および第２列のＲ用のデータ線ＤＬに対応する部分について説明すると、切換回路５５は、バッファ３４とマルチプレクサ３５の間に設けられ、１水平期間のうちの前半期間はバッファ３４とマルチプレクサ３５とを接続し、１水平走査期間のうちの後半期間はバッファ３４とマルチプレクサ３５とを切離す。切換回路５６は、バッファ４４とマルチプレクサ３５の間に設けられ、上記前半期間はバッファ４４とマルチプレクサ３５とを接続し、上記後半期間はバッファ４４とマルチプレクサ３５とを切離す。マルチプレクサ３５の出力電位は、信号配線ＳＬを介してアンプ３６に与えられる。
【００５３】
スイッチＳ１は、アンプ３６の出力ノードと第１列のＲ用データ線ＤＬとの間に接続され、上記前半期間にオンし、上記後半期間にオフする。スイッチＳ２は、アンプ３６の出力ノードと第２列のＲ用データ線ＤＬとの間に接続され、上記前半期間にオフし、上記後半期間にオンする。
【００５４】
この実施の形態６では、偶数データ線駆動回路２６と奇数データ線駆動回路２７でマルチプレクサ３５およびアンプ３６を共用するので、奇数列と偶数列の表示むらの発生を防止することができ、レイアウト面積が小さくて済む。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００５６】
【図１】この発明の実施の形態１によるカラー液晶表示装置の全体構成を機能的に示すブロック図である。
【図２】図１に示した画素の構成を示す回路図である。
【図３】図１に示したカラー液晶表示装置のレイアウトを示す図である。
【図４】図３に示した偶数データ線駆動回路の要部を示すブロック図である。
【図５】図３に示した奇数データ線駆動回路２７の要部を示すブロック図である。
【図６】実施の形態１の比較例を示すブロック図である。
【図７】この発明の実施の形態２によるカラー液晶表示装置の要部を示す回路ブロック図である。
【図８】この発明の実施の形態３によるカラー液晶表示装置の要部を示す回路ブロック図である。
【図９】図８に示したカラー液晶表示装置の他の部分を示すブロック図である。
【図１０】この発明の実施の形態４によるカラー液晶表示装置の要部を示す回路ブロック図である。
【図１１】この発明の実施の形態５によるカラー液晶表示装置の要部を示す回路ブロック図である。
【図１２】この発明の実施の形態６によるカラー液晶表示装置の要部を示す回路ブロック図である。
【図１３】図１２に示したカラー液晶表示装置の他の部分を示すブロック図である。
【符号の説明】
【００５７】
１  画素アレイ、２  カラー画素、ＧＬ  ゲート線、ＤＬ  データ線、３  垂直走査回路、４，８  レベルシフタ、５，９，３０，４０  シフトレジスタ、６  ドライバ、７  水平走査回路、１０，１１  データラッチ回路、１２  ラダー抵抗、１３，３５，４５  マルチプレクサ、１４  アナログアンプ、１５  電源回路、２０  副画素、２１  Ｎ型ＴＦＴ、２２  液晶セル、２３  キャパシタ、２５  絶縁基板、２６  偶数データ線駆動回路、２７  奇数データ線駆動回路、３１，４１  ラッチ信号発生回路、３２，３３，４２，４３  データラッチ単位回路、３４，４４  バッファ、３６，４６，５１  アンプ、ＳＬ  信号線、５０  抵抗素子、Ｓ１，Ｓ２  スイッチ、５５，５６  切換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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