(57)【要約】【課題】  ＣＭＯＳ回路の動作速度の高速化と低消費電力化とを両立させる。【解決手段】  電池から電力が供給される半導体集積回路装置であって、主回路（ＬＳＩ）と、上記主回路に供給されるクロック信号の周波数を制御するクロック周波数制御回路（ＦＲＱＣＮＴ）と、上記主回路に供給される電源電圧を制御する電源電圧制御回路（ＶＤＤＣＮＴ）と、上記主回路における基板バイアスを制御する基板バイアス制御回路（ＶＢＢＣＮＴ）とを有し、上記主回路に要求される動作性能に応じて、上記クロック信号の周波数、上記電源電圧の電圧値及び上記基板バイアスの電圧値のいずれについても制御可能であり、上記電池の電力残量に基づき、上記クロック信号の周波数、上記電源電圧の電圧値及び上記基板バイアスの電圧値の少なくともいずれかを制御することで、回路特性のばらつきを抑制する。【選択図】図１
2005354718.tif 000002
【特許請求の範囲】
【請求項１】
電池から電力が供給される半導体集積回路装置であって、
上記電池の電力残量により、主回路の動作特性を変化させる半導体集積回路装置。
【請求項２】
電池から電力が供給される半導体集積回路装置であって、
少なくとも１つのＭＯＳトランジスタで構成される主回路と、
上記主回路に供給されるクロック信号の周波数を制御するクロック周波数制御回路と、
上記主回路に供給される電源電圧を制御する電源電圧制御回路と、
上記主回路の上記ＭＯＳトランジスタが形成されたウェルに供給する基板バイアスを制御する基板バイアス制御回路とを有し、
上記主回路に要求される動作性能に応じて、上記クロック信号の周波数、上記電源電圧の電圧値及び上記基板バイアスの電圧値のいずれについても制御可能であり、
上記電池の電力残量に基づき、上記クロック信号の周波数、上記電源電圧の電圧値及び上記基板バイアスの電圧値の少なくともいずれか一つを制御することを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
上記動作性能は少なくとも上記主回路の動作速度及び消費電力とを含み、
所定の動作速度を満たすように、上記クロック信号の周波数、上記電源電圧の電圧値及び上記基板バイアスの電圧の３つのパラメータのうち、少なくともいずれか１つのパラメータの値が設定され、
上記３つのパラメータのうち、他の２つのパラメータの値または他の１つのパラメータの値が制御さることにより、上記主回路の動作性能が第１状態から第２状態に変化した場合、上記第２状態における上記消費電力が上記第１状態における上記消費電力が小さいことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、
上記所定の消費電力は、上記半導体集積回路が使用する電力を供給する電池の電力残量に応じて制御されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係わり、特に高速性と低消費電力性を同時に実現する半導体集積回路装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ回路を用いた半導体集積回路装置の性能を向上させるためには、ＣＭＯＳ回路を構成するＭＯＳトランジスタを微細化する、ＭＯＳトランジスタのしきい値電圧の絶対値を低下させる、電源電圧を高くする、など、いろいろな方法がある。しかし、一般的にＣＭＯＳ回路の動作速度が向上すると、それだけ消費電力も増加してしまう。例えば、ＭＯＳトランジスタのしきい値電圧を下げると動作速度は速くなるが、リーク電流も増加する。同様に電源電圧が高くなれば、動作速度が向上するとともに動作電力も増加する。消費電力の増加は、回路の性能を劣化させ、誤動作を引き起こすといった問題を生じる。また、消費電力増加にともなう発熱は、半導体集積回路装置の実装にも影響を与え、製造コストを高くするという問題ももたらす。そのため、ＣＭＯＳ回路の性能向上にとっては、高速化とともに、低消費電力化が重要な課題となっている。
【０００３】
上記の課題を解決する方法として、例えば非特許文献１に述べられている技術によると、ＣＭＯＳ回路で構成されたマイクロプロセッサの動作クロック周波数と電源電圧を制御することにより、低消費電力でかつ高速なプロセッサを実現しようとしている。高速動作が必要とされる場合には、クロック周波数を速くし電源電圧を高くすることにより消費電力を大きくしながら動作速度を向上させる。一方で、低速動作が許される場合には、クロック周波数を遅くし電源電圧を低くすることで、消費電力を削減する。これらの組合せをオペレーティングシステムで調整することにより、マイクロプロセッサが長期間動作する際に、高速および低消費電力を実現している。
【０００４】
【非特許文献１】２０００・インターナショナル・ソリッド・ステート・サーキッツ・コンファレンス・ダイジェスト・オブ・テクニカル・ペーパーズ（２０００年２月）第２９４ページから第２９５ページ（2000 International Solid-State Circuits Conference Digest of Technical Papers  pp.294-295 (February、2000)）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
高速性と低電力性の二点を両立した、マイクロプロセッサ等のＣＭＯＳ回路で構成される半導体集積回路装置を実現するためには、ＣＭＯＳ回路について前述のような動作クロック周波数及び電源電圧の制御を行う技術は有効な手段である。高速動作時にはクロック周波数の高速化と電源電圧の高電圧化を行い、低電力動作時あるいは低速動作時にはクロック周波数の低速化と電源電圧の低電圧化を行うことで、マイクロプロセッサの性能を向上させることができる。
【０００６】
ところで、近年のようにＭＯＳトランジスタの微細化が進むと、作成プロセスにおけるトランジスタ寸法やトランジスタ性能のばらつきが大きくなる。図３にＣＭＯＳ回路の動作周波数に関する電源電圧依存性を示している。図３の横軸に電源電圧を、縦軸に動作周波数を示している。図に示すように、トランジスタの性能ばらつきなどが原因で、ＣＭＯＳ回路の動作周波数は同一の電源電圧においても高速なベスト（best）、標準的なティピカル（typical）、低速なワースト（worst）と、その速度にひろがりを持つ。このようにばらつきを持ったＣＭＯＳ回路を用いてマイクロプロセッサ等の半導体集積回路装置について、装置として保証できる動作速度はワーストの速度として決定される。図のように、電源電圧が低下するとＣＭＯＳ回路の動作速度は低下していくが、ワーストの場合、その動作速度の劣化が顕著であり、マイクロプロセッサの性能向上を妨げている。
【０００７】
ＣＭＯＳ回路の動作特性ばらつきを抑制することが可能であると、図３のティピカルにある速度が保証されることになり、結果としてさらなる高速化および低電力化を実現できるようになる。このばらつきはＭＯＳトランジスタの基板バイアスを制御することにより行える。
【０００８】
第１の課題は、ＣＭＯＳ回路の特性ばらつきを抑制し、回路性能を向上した半導体集積回路装置を提供することにある。
【０００９】
第２の課題は、動作速度を劣化させることなく、低電力化を実現し、特に電池を用いた携帯機器向けに好適な半導体集積回路装置を提供することにある。
【００１０】
第３の課題は、消費電力を増加させることなく、高速動作可能な半導体集積回路装置を提供することにある。
【００１１】
第４の課題は、上記のような半導体集積回路を搭載したシステムであって、電池で動作しうる期間を延長しうるシステムを提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するために本発明で提示した手段の主なものは以下のようになる。
【００１３】
少なくとも１つのＭＯＳトランジスタで構成される主回路と、主回路に供給されるクロック信号の周波数を制御するクロック周波数制御回路と、主回路に供給される電源電圧を制御する電源電圧制御回路と、主回路のＭＯＳトランジスタが形成されたウェルに供給する基板バイアスを制御する基板バイアス制御回路とを有し、主回路に要求される動作性能に応じて、クロック信号の周波数、電源電圧の電圧値及び基板バイアスの電圧値のいずれについても制御可能であるようにする。
【００１４】
このとき、装置に電力を供給する電池の電力残量に応じて、動作性能の１つのパラメータである消費電力の制限値が変化させる。電力残量が少なくなったときに消費電力を下げることで電池寿命を延ばすことができる。
【００１５】
なお、命令発生回路が生成する命令信号は、オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、本発明の半導体集積回路装置に外部から入力される信号、ＲＯＭやＦＬＡＳＨなどのメモリからの信号、あるいは主回路が処理をする負荷の量に応じて決定できる。
【００１６】
主回路は、少なくとも２個以上の複数のブロックに分割され、各ブロックでクロック周波数制御、電源電圧制御、基板バイアス制御が行い、ブロック毎に最適な性能を満たすように制御される。これにより、各ブロックの行う処理負荷に応じた動作特性で動作させることが可能になり、よりきめ細かな制御が可能になる。
【００１７】
また、上述の半導体集積回路装置を用いたシステムについても開示する。半導体集積回路装置、電池、電圧変換回路を含んだシステムにおいて、半導体集積回路装置は、電池からの電力は電圧変換回路を介して供給される。本発明では、スイッチ回路を設け、電池からの電力を上記電圧変換回路をバイパスして半導体集積回路装置に供給する経路を設ける。電池の残容量が減ってきた場合、装置への供給はスイッチ回路の切り替えにより電圧変換回路を経由せず、直接電池から与えられる。この時、電圧変換回路を使用する必要がなくなり、電池の寿命を延長する。
【発明の効果】
【００１８】
クロック周波数、電源電圧、基板バイアスのいずれについても制御可能に構成することにより、消費電力の大幅な増大を必要とすることなく、動作速度を高速化できる半導体集積回路が実現できる。
【発明を実施するための最良の形態】
【００１９】
以下、図を参照して本発明の実施例を説明する。
【００２０】
図1は、本発明の実施例を示す図である。
【００２１】
本実施例の半導体集積回路装置は、ＣＭＯＳ回路で構成されるマイクロプロセッサ等の半導体集積回路である主回路ＬＳＩと、命令発生回路ＯＰ、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴを含んで構成される。命令発生回路ＯＰは命令信号ＣＭＤ０１、ＣＭＤ０２、ＣＭＤ０３を出力する。クロック周波数制御回路ＦＲＱＣＮＴは命令信号ＣＭＤ０１を受けてそれに応じた周波数のクロック信号をＮ０１として生成する。電源電圧制御回路ＶＤＤＣＮＴは命令信号ＣＭＤ０２を受けてそれに応じた電圧の電源電圧をＮ０２として生成する。基板バイアス制御回路ＶＢＢＣＮＴは命令信号ＣＭＤ０３を受けてそれに応じた電圧の基板電圧をＭＯＳトランジスタの基板（またはウェル）用にそれぞれＮ０３およびＮ０４として生成する。
【００２２】
主回路ＬＳＩはクロック信号Ｎ０１、電源電圧Ｎ０２、基板バイアスＮ０３およびＮ０４を受け、それらに応じて動作あるいは信号処理を行う。主回路ＬＳＩは図1に示されるように、一般的にはレジスタ回路ＲＥＧ０１あるいはＲＥＧ０２や論理回路ＬＯＧまたは記憶回路（図示せず）などから構成されている。レジスタ回路ＲＥＧ０１とＲＥＧ０２の動作はクロック信号Ｎ０１のクロック周期と電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、論理回路ＬＯＧの動作速度は電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定される。論理回路ＬＯＧは、レジスタＲＥＧ０１を介して入力されるデータ信号ＤＡＴ０１の処理を行い、ＤＡＴ０２をレジスタＲＥＧ０２を介して出力する。
【００２３】
ＣＭＯＳ回路の動作速度は、製造プロセスのばらつき、電源電圧の変動、動作温度の変化などの原因により変化し、設計値どおりの速度をティピカルとしたとき、最も速くなる条件での速度をベスト、最も遅くなる条件での速度をワーストという。図３はＣＭＯＳ回路の動作速度すなわち動作周波数の変動の電源電圧依存性を示す図である。図３からわかるように、ＣＭＯＳ回路の動作速度はベストからワーストまで変動幅を持ち、この幅は電源電圧が低くなるほど拡がっている。本発明では、ＣＭＯＳ回路の基板バイアスを制御する。これによって図３に示したワーストからベストまでの範囲の特性ばらつきを設計値（ティピカル）にそ
ろえることによって、その性能を向上させることができる。
【００２４】
例えば、Ａ点（ワースト）で動作する主回路ＬＳＩを基板バイアス制御することによりＡ’点（ティピカル）で動作させる。この場合、同じ動作速度あるいは処理速度を維持しながら電源電圧を下げることが可能となり、消費電力を大幅に低減できる。あるいは、Ａ点（ワースト）で動作する主回路ＬＳＩを基板バイアス制御してＡ”点で動作させる。この場合、同じ電源電圧すなわち同じ消費電力のまま、動作速度を上昇させることができる。このように、基板バイアス制御と、動作クロック周波数制御および電源電圧制御を行うことで、従来はＡ、Ｂ、Ｃ点などの制御点で主回路ＬＳＩを動作させていたことに比べ、Ａ’、Ｂ’、Ｃ’点で動作させることで低電力化を図ったり、あるいはＡ”、Ｂ”、Ｃ”点で動作させることで高速化を図ったりできるようになる。
【００２５】
図３をもとに、この効果を数値で示したものが図２である。従来のクロック周波数と電源電圧による制御では、例えばクロック信号周波数ＦＲＱが２００ＭＨｚ、１００ＭＨｚ、５０ＭＨｚと選択された際に電源電圧としては１．７Ｖ、１．２Ｖ、１．０Ｖと決定される。これに対し、基板バイアス制御を行うと、電源電圧を１．４Ｖ、０．９Ｖ、０．８Ｖと低下させることができ、従来以上に主回路ＬＳＩの低消費電力化が可能となる。
【００２６】
基板バイアスとしては、順バイアスから逆バイアスまでの範囲を印加してよい。順バイアスとは、ＣＭＯＳ回路を構成するＭＯＳトランジスタの基板（ウェル）に、順方向にバイアスすることである。すなわち、ＰＭＯＳトランジスタであれば、ソース端子よりも低い電圧を、ＮＭＯＳトランジスタであれば、ソース端子よりも高い電圧を印加することを示す。逆バイアスとは、ＭＯＳトランジスタの基板に逆方向にバイアスすることで、ＰＭＯＳトランジスタであればソース端子よりも高い電圧を、ＮＭＯＳトランジスタであればソース端子よりも低い電圧を印加することを示す。逆バイアスから順バイアス方向に基板バイアスを変化させることを基板バイアスを浅くするといい、順バイアスから逆バイアス方向に基板バイアスを変化させることを基板バイアスを深くするという。
【００２７】
ＭＯＳトランジスタのスイッチング速度を示す指標の一つとしてしきい値電圧があげられるが、基板バイアスを浅くするとしきい値電圧の絶対値は低下し、基板バイアスを深くするとしきい値電圧の絶対値は高くなる。しきい値電圧が低いＭＯＳトランジスタを用いたＣＭＯＳ回路は動作速度が速くなり、しきい値電圧が高いＭＯＳトランジスタを用いたＣＭＯＳ回路は動作速度が遅くなる。したがって、基板バイアスを浅くし、特に順バイアスにまですると、ＣＭＯＳ回路は高速化され、基板バイアスを深くして逆バイアスを印加すると、ＣＭＯＳ回路は低速になる。
【００２８】
主回路ＬＳＩを電池駆動した場合の、電池が供給できる電圧と時間の関係を図４に示す。従来の技術では、主回路ＬＳＩの動作速度が最高速度を要求されるとき、電源電圧１．７Ｖから電圧が減少すると使用できなくなる。つまり、図のＡ点までしか使用ができない。しかし、本発明によれば、同じ動作速度をその基板に順バイアスを印加することによって電源電圧１．４Ｖで実現できるため、図のＢ点まで使用できる。さらに、はじめから１．４Ｖで使用することによりＡ’で示される時間も延長され、さらにＢ’の期間も駆動できるようになるため、電池寿命が大幅に延長される。
【００２９】
命令発生回路ＯＰでは、オペレーティングシステムからの命令、アプリケーションソフトウエアからの命令、装置外部からモードに応じた信号入力、ＲＯＭやＦＬＡＳＨといったメモリからの信号入力、主回路ＬＳＩが処理するデータ量すなわち処理負荷量などに応じて、最適な動作性能を実現できるように命令信号を生成する。また、電池を用いて駆動させる場合は、電池の残容量に応じて制御を変更し、速度を遅くして電池寿命を延長することも可能である。
【００３０】
以上において、命令発生回路ＯＰ、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴは、主回路ＬＳＩと同一のチップ上に存在してもよいし、別チップで用意されてもかまわない。以下の実施例においても同じである。
【００３１】
図５は、本発明の他の実施例を示す図である。
【００３２】
本発明の半導体集積回路装置は、ＣＭＯＳ回路で構成されるマイクロプロセッサ等の半導体集積回路である主回路ＬＳＩと、命令発生回路ＯＰ、温度補正回路ＴＭＰ、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴから構成される。温度補正回路ＴＭＰは温度測定機能と命令発生機能とを有する。命令発生回路ＯＰから出力された命令信号ＣＭＤ００は、温度補正回路ＴＭＰに与えられ、温度補正回路ＴＭＰは、測定したそのときの動作温度に応じて命令信号ＣＭＤ０１、ＣＭＤ０２、ＣＭＤ０３を出力する。クロック周波数制御回路ＦＲＱＣＮＴは命令信号ＣＭＤ０１を受けてそれに応じた周波数のクロック信号をＮ０１として生成する。電源電圧制御回路ＶＤＤＣＮＴは命令信号ＣＭＤ０２を受けてそれに応じた電圧の電源電圧をＮ０２として生成する。基板バイアス制御回路ＶＢＢＣＮＴは命令信号ＣＭＤ０３を受けてそれに応じた電圧の基板電圧をＭＯＳトランジスタの基板用にそれぞれＮ０３およびＮ０４として生成する。主回路ＬＳＩはクロック信号Ｎ０１、電源電圧Ｎ０２、基板バイアスＮ０３およびＮ０４をうけ、それらに応じて動作あるいは信号処理を行う。主回路ＬＳＩは図1に示されるように、一般的にはレジスタ回路ＲＥＧ０１あるいはＲＥＧ０２や論理回路ＬＯＧまたは記憶回路などから構成されている。レジスタ回路ＲＥＧ０１とＲＥＧ０２の動作はクロック信号Ｎ０１のクロック周期と電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、論理回路ＬＯＧの動作速度は電源電圧Ｎ０２、基板バイアスＮ０３、Ｎ０４で決定され、データ信号ＤＡＴ０１あるいはＤＡＴ０２の処理を行う。
【００３３】
図３で示された動作速度の関係は、主回路動作に伴う発熱等を原因として温度が変化することにより変化する。そのため、温度に応じて動作点を変える必要があり、温度補正回路ＴＭＰで命令信号を変換することにより、動作点を変更させ、常に最適な制御信号を主回路ＬＳＩに供給することができる。
【００３４】
図６は、本発明の他の実施例を示すフローチャートである。
【００３５】
命令ＣＭＤが発生すると、はじめに命令ＣＭＤが要求する性能を満たすための動作周波数が決定され、クロック周波数制御回路ＦＲＱＣＮＴが所定の周波数のクロック信号を生成する。このクロック周波数で動作させることの可能な最低の電源電圧を、周波数／電源電圧対応表ＴＢＬをもとに電源電圧制御回路ＶＤＤＣＮＴが生成する。最後に、これらクロック信号と電源電圧をもとに主回路が要求される性能を満たすように基板バイアス制御回路ＶＢＢＣＮＴが最適な基板バイアスを選択する。最適な基板バイアスが選択されると、主回路は動作を開始する。クロック信号周波数と電源電圧は、命令ＣＭＤに応じてメモリなどに収められた対応表ＴＢＬをもとに同時に決定される。その後、基板バイアスは主回路の動作が要求性能に適合するかどうかをフィードバックしながら調整していく。このようにして、要求性能を満たしつつ、消費電力を最低に抑えた動作を実現する。
【００３６】
図７は、本発明の他の実施例を示すフローチャートである。
【００３７】
命令ＣＭＤが発生すると、はじめに命令ＣＭＤが要求する性能を満たすための動作周波数が決定され、クロック周波数制御回路ＦＲＱＣＮＴが所定の周波数のクロック信号を生成する。このクロック周波数で動作させることの可能な最低の電源電圧を、周波数／電源電圧対応表ＴＢＬをもとに電源電圧制御回路ＶＤＤＣＮＴが生成する。この時に、温度情報ＴＭＰが対応表ＴＢＬに与えられる。対応表ＴＢＬが有する周波数／電源電圧関係はこの温度情報ＴＭＰに応じて変更される。最後に、これらクロック信号と電源電圧をもとに主回路が要求される性能を満たすように基板バイアス制御回路ＶＢＢＣＮＴが最適な基板バイアスを選択する。最適な基板バイアスが選択されると、主回路は動作を開始する。クロック信号周波数と電源電圧は、命令ＣＭＤに応じてメモリなどに収められた対応表ＴＢＬをもとに同時に決定される。その後、基板バイアスは主回路の動作が要求性能に適合するかどうかをフィードバックしながら調整していく。このようにして、要求性能を満たしつつ、消費電力を最低に抑えた動作を実現する。対応表ＴＢＬが温度情報ＴＭＰに応じて変換されることで、さらに詳細な制御を可能とする。
【００３８】
図８は、本発明の他の実施例を示すフローチャートである。
【００３９】
図６や図７のフローチャートにおいて、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴの制御順序は順不同で、目的に応じて変えることが可能である。すなわち、図８の制御手段ＣＮＴＡ、ＣＮＴＢ、ＣＮＴＣに、それぞれクロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴのいずれをあてはめてもよい。例えば、消費電力を上げることなく動作速度を向上させる場合、電源電圧、基板バイアス、クロック周波数の順に制御を決定していけばよい。
【００４０】
図９は、本発明の他の実施例を示すフローチャートである。
【００４１】
命令ＣＭＤが発生すると、周波数／電源電圧／基板バイアス対応表ＴＢＬをもとに動作周波数、電源電圧、基板バイアスが決定され、それぞれクロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴが所定のクロック信号、電源電圧、基板バイアスを生成する。その後、主回路が動作を開始する。クロック信号周波数、電源電圧、基板バイアスは、メモリなどに収められた対応表ＴＢＬをもとに命令ＣＭＤに応じて同時に決定される。対応表ＴＢＬは、あらかじめ主回路が要求性能を満たすように設定されている。その際に、動作速度を満たす範囲で消費電力を最小に抑える設定、また
は消費電力を満たす範囲で動作速度を最高に向上させる設定が存在する。
【００４２】
図１０は、本発明の他の実施例を示すフローチャートである。
【００４３】
命令ＣＭＤが発生すると、周波数／電源電圧／基板バイアス対応表ＴＢＬをもとに動作周波数、電源電圧、基板バイアスが決定され、それぞれクロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴが所定のクロック信号、電源電圧、基板バイアスを生成する。この時に、温度情報ＴＭＰが対応表ＴＢＬに与えられる。対応表ＴＢＬが有する周波数／電源電圧／基板バイアス関係はこの温度情報ＴＭＰに応じて変更される。その後、主回路が動作を開始する。クロック信号周波数、電源電圧、基板バイアスは、メモリなどに収められた対応表ＴＢＬをもとに命令ＣＭＤに応じて同時に決定される。対応表ＴＢＬは、あらかじめ主回路が要求性能を満たすように設定されている。その際に、動作速度を満たす範囲で消費電力を最小に抑える設定、または消費電力を満たす範囲で動作速度を最高に向上させる設定が存在する。対応表ＴＢＬが温度情報ＴＭＰに応じて変換されることで、さらに詳細な制御を可能とする。
【００４４】
図１１は、本発明の他の実施例を示すフローチャートである。
【００４５】
命令ＣＭＤが発生すると、はじめに命令ＣＭＤが要求する性能を満たすための動作周波数が決定され、クロック周波数制御回路ＦＲＱＣＮＴが所定の周波数のクロック信号を生成する。その後、クロック信号をもとに主回路が要求される性能をみたすように電源電圧制御回路ＶＤＤＣＮＴと基板バイアス制御回路ＶＢＢＣＮＴが最適な電源電圧および基板バイアスの組合せを選択する。両者の選択にあたっては、電源電圧／基板バイアス対応表ＴＢＬをもとに電源電圧と基板バイアスの組合せが選択される。最適な電源電圧および基板バイアスの組合せが選択されると、主回路は動作を開始する。クロック信号周波数は、命令ＣＭＤに応じて決定される。その後、電源電圧と基板バイアスはメモリなどに収められた対応表ＴＢＬをもとに同時に選択され、主回路の動作が要求性能に適合するかどうかをフィードバックしながら選択肢を調整していく。このようにして、要求性能を満たしつつ、消費電力を最低に抑えた動作を実現することができる。
【００４６】
図１２は、本発明の他の実施例を示すフローチャートである。
【００４７】
命令ＣＭＤが発生すると、はじめに命令ＣＭＤが要求する性能を満たすための動作周波数が決定され、クロック周波数制御回路ＦＲＱＣＮＴが所定の周波数のクロック信号を生成する。その後、クロック信号をもとに主回路が要求される性能をみたすように電源電圧制御回路ＶＤＤＣＮＴと基板バイアス制御回路ＶＢＢＣＮＴが最適な電源電圧および基板バイアスの組合せを選択する。両者の選択にあたっては、電源電圧／基板バイアス対応表ＴＢＬをもとに電源電圧と基板バイアスの組合せが選択される。この時に、温度情報ＴＭＰが対応表ＴＢＬに与えられる。対応表ＴＢＬが有する電源電圧／基板バイアス関係はこの温度情報ＴＭＰに応じて変更される。最適な電源電圧および基板バイアスの組合せが選択されると、主回路は動作を開始する。クロック信号周波数は、命令ＣＭＤに応じて決定される。その後、電源電圧と基板バイアスはメモリなどに収められた対応表ＴＢＬをもとに同時に選択され、主回路の動作が要求性能に適合するかどうかをフィードバックしながら選択肢を調整していく。このようにして、要求性能を満たしつつ、消費電力を最低に抑えた動作を実現することができる。対応表ＴＢＬが温度情報ＴＭＰに応じて変換されることで、さらに詳細な制御を可能とする。
【００４８】
図１３は、本発明の他の実施例を示すフローチャートである。
【００４９】
図１１や図１２のフローチャートにおいて、クロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴの制御順序は順不同で、目的に応じて変えることが可能である。すなわち、図１３の制御手段ＣＮＴＡ、ＣＮＴＢ、ＣＮＴＣに、それぞれクロック周波数制御回路ＦＲＱＣＮＴ、電源電圧制御回路ＶＤＤＣＮＴ、基板バイアス制御回路ＶＢＢＣＮＴのいずれをあてはめてもよい。例えば、消費電力を上げることなく動作速度を向上させる場合、制御手段ＣＮＴＡを電源電圧制御回路ＶＤＤＣＮＴ、その他の制御手段を基板バイアス制御回路ＶＢＢＣＮＴ、クロック周波数制御回路ＦＲＱ
ＣＮＴとして制御を決定していけばよい。
【００５０】
図１４は、本発明の他の実施例を示す図である。
【００５１】
本発明の他の実施例では、本発明の半導体集積回路装置は、モニタ回路ＭＯＮ、比較回路ＣＭＰ、デコーダ回路ＤＥＣ、命令発生回路ＯＰ、クロック信号発生回路ＦＲＱＧＥＮ、電源電圧発生回路ＶＤＤＧＥＮ、基板バイアス発生回路ＶＢＢＧＥＮ、および主回路ＬＳＩから構成される。モニタ回路ＭＯＮは、クロック発生回路ＦＲＱＧＥＮが生成するクロック信号Ｎ１１、電源電圧発生回路ＶＤＤＧＥＮが生成する電源電圧Ｎ１２、基板バイアス発生回路が生成する基板バイアスＮ１３を供給され、モニタ信号Ｎ１４を出力する。比較回路ＣＭＰは、モニタ信号Ｎ１４と参照信号ＲＥＦを比較し、モニタ信号Ｎ１４の速度が参照信号よりも速い場合にはダウン信号Ｎ１６を、遅い場合にはアップ信号Ｎ１５を出力する。デコーダ回路ＤＥＣはアップ信号Ｎ１５、ダウン信号Ｎ１６を入力してデコードし、デコーダ信号Ｎ１７を出力する。クロック信号発生回路ＦＲＱＧＥＮ、電源電圧発生回路ＶＤＤＧＥＮ、基板バイアス発生回路ＶＢＢＧＥＮは、それぞれデコーダ信号Ｎ１７と命令発生回路ＯＰが出力する命令信号ＣＭＤ１１、ＣＭＤ１２、ＣＭＤ１３を入力し、これらの信号に応じてクロック信号Ｎ１１、電源電圧Ｎ１２、基板バイアスＮ１３を生成し、主回路ＬＳＩおよびモニタ回路ＭＯＮに供給する。
【００５２】
図６および７で説明されたフローチャートにもとづく実施例では、命令発生回路ＯＰは命令信号ＣＭＤ１１、ＣＭＤ１２を生成してクロック信号発生回路ＦＲＱＧＥＮの出力Ｎ１１および電源電圧発生回路ＶＤＤＧＥＮの出力Ｎ１２を決定し、これら発生回路にたいしてデコード信号Ｎ１７を無効にする。また、命令信号Ｎ１３は出力されなくなり、デコード信号Ｎ１７によって基板バイアス発生回路ＶＢＢＧＥＮとその出力Ｎ１３が制御される。図１５にその仕組みを詳細に示す。
【００５３】
図１５に示されるように、モニタ回路ＭＯＮおよび主回路ＬＳＩには、はじめに命令発生回路ＯＰから出力される命令信号ＣＭＤ１１およびＣＭＤ１２により決定される、クロック信号発生回路ＦＲＱＧＥＮの出力クロック信号Ｎ１１および電源電圧発生回路ＶＤＤＧＥＮの出力電圧Ｎ１２が供給される。モニタ回路ＭＯＮはクロック信号Ｎ１１を遅延させてモニタ信号Ｎ１４として出力する。比較回路ＣＭＰはモニタ回路ＭＯＮの遅延時間が設計値より速いか遅いかを、クロック信号Ｎ１１とモニタ信号Ｎ１４を比較して判断し、もしモニタ回路ＭＯＮの遅延時間が遅くなっていればアップ信号Ｎ１５を、速くなっていればダウン信号Ｎ１６を出力する。デコーダ回路はアップ信号Ｎ１５とダウン信号Ｎ１６をデコードし、デコーダ信号Ｎ１７を生成する。デコーダ信号Ｎ１７は基板バイアス発生回路ＶＢＢＧＥＮに入力され、アップ信号Ｎ１５が生じたときには基板バイアスを深くし、ダウン信号Ｎ１６が生じたときには基板バイアスを浅くするように、基板バイアスＮ１３をモニタ回路にフィードバックする。
【００５４】
一般にＣＭＯＳ回路では、基板バイアスによってＭＯＳトランジスタのしきい値電圧を制御することができ、したがってＣＭＯＳ回路の動作速度を基板バイアスで変化させることができる。基板バイアスを深くすると、ＭＯＳトランジスタのしきい値電圧は高くなりＣＭＯＳ回路の動作速度が遅くなる。逆に基板バイアスを浅くすると、ＭＯＳトランジスタのしきい値電圧は低くなりＣＭＯＳ回路の動作速度が速くなる。このフィードバック制御を繰り返すことによって、モニタ回路ＭＯＮの遅延時間がクロック信号Ｎ１１、電源電圧Ｎ１２に応じて所定の値になるように基板バイアスＮ１３が制御される。この基板バイアスは主回路ＬＳＩにも供給されるので、主回路の動作速度も同様に最適な値に調整される。
【００５５】
図８で説明されたフローチャートにもとづく実施例では、命令発生回路ＯＰは命令信号ＣＭＤ１１、ＣＭＤ１２、ＣＭＤ１３のうち２つの信号を生成してクロック信号発生回路ＦＲＱＧＥＮの出力Ｎ１１、電源電圧発生回路ＶＤＤＧＥＮの出力Ｎ１２、あるいは基板バイアス制御回路ＶＢＢＧＥＮの出力Ｎ１３のうち２種類の制御信号を決定し、これら選択された２つの発生回路にたいしてデコード信号Ｎ１７を無効にする。また、残りの命令信号は出力されなくなり、デコード信号Ｎ１７によって残りの制御回路とその出力が制御される。
【００５６】
図１５ないし１７にその仕組みを詳細に示す。図１５は、上記で説明したように、クロック信号発生回路ＦＲＱＧＥＮと電源電圧発生回路ＶＤＤＧＥＮが命令発生回路ＯＰにより選択され、基板バイアス発生回路ＶＢＢＧＥＮはモニタ回路ＭＯＮおよび主回路ＬＳＩの動作速度が最適になるようにフィードバック制御される。図１６は同様に、クロック信号発生回路ＦＲＱＧＥＮと基板バイアス発生回路ＶＢＢＧＥＮが命令発生回路ＯＰにより選択され、電源電圧発生回路ＶＤＤＧＥＮはモニタ回路ＭＯＮおよび主回路ＬＳＩの動作速度が最適になるようにフィードバック制御される。図１７は同様に、電源電圧発生回路ＶＤＤＧＥＮおよび基板バイアス発生回路ＶＢＢＧＥＮが命令発生回路ＯＰにより選択され、クロック信号発生回路ＦＲＱＧＥＮはモニタ回路ＭＯＮおよび主回路ＬＳＩの動作速度が最適になるようにフィードバック制御される。
【００５７】
図１８は、モニタ回路の実施例を示す図である。
【００５８】
モニタ回路は、ＣＭＯＳを用いたインバータ回路が直列に接続された構造をしている。モニタ回路の入力Ｎ１１から出力Ｎ１４まで信号が伝達する遅延時間は、ＣＭＯＳ回路に与えられる電源電圧Ｎ１２、基板バイアスＮ１３により変化させることができる。電源電圧Ｎ１２を高くすればモニタ回路の遅延時間は短くなり、低くすれば遅延時間は長くなる。基板バイアスＮ１３を深くすればモニタ回路の遅延時間は長くなり、浅くすれば遅延時間は短くなる。ここで、基板バイアスを深くするというのは、ＰＭＯＳトランジスタ用基板バイアスＶＢＰが電源電圧ＶＤＤよりも高くなり、ＮＭＯＳトランジスタ用基板バイアスＶＢＮがグランド電圧ＶＳＳよりも低くなることを示す。また、基板バイアスを浅くするというのは、ＰＭＯＳトランジスタ用基板バイアスＶＢＰが電源電圧ＶＤＤよりも低くなり、ＮＭＯＳトランジスタ用基板バイアスＶＢＮがグランド電圧ＶＳＳよりも高くなることを示す。
【００５９】
図１９は、比較回路の実施例を示す図である。
比較回路は、２つの入力信号Ｎ１４とＮ１１の周波数および位相を比較する。Ｎ１４の信号がＮ１１の信号よりも遅い場合にはアップ信号Ｎ１５を出力し、速い場合にはダウン信号Ｎ１６を出力する。
【００６０】
図２０は、デコーダ回路の実施例を示す図である。デコーダ回路は、ＲＳ型フリップフロップ回路ＲＳＦＦ、Ｄ型フリップフロップ回路ＤＦＦ、セレクタ回路ＳＥＬ０１、ノア回路ＮＯＲ、インバータ回路ＩＮＶから構成される。Ｄ型フリップフロップＤＦＦのＱ信号出力Ｎ１７のうち、１信号だけがハイ状態を示し、残りはすべてローになっている。アップ信号Ｎ１５が入力されると、Ｎ１７信号のハイ出力位置は図の左から右へ１段移動する。ダウン信号Ｎ１６が入力されると、Ｎ１７信号のハイ出力位置は図の右から左へ１段移動する。つまり、この図に示されているデコーダ回路は、アップダウンシフトレジスタになっている。
【００６１】
図２１は、電源電圧発生回路または基板バイアス発生回路の実施例を示す図である。電源電圧発生回路あるいは基板バイアス発生回路は、直列接続されたＭＯＳトランジスタＭＯＳ０１、各電圧を取り出すスイッチ用のＭＯＳ０２、電流を増幅するアンプ回路ＡＭＰ０１、および電流制限用の抵抗ＲＥＳ０１から構成される。直列接続されたＭＯＳトランジスタＭＯＳ０１は、与えられた電圧を各トランジスタが持つ抵抗分により分割し、複数の電圧値を作成する。所望の電圧を生成しているＭＯＳトランジスタＭＯＳ０１から端子を取り出し、スイッチ用ＭＯＳトランジスタＭＯＳ０２に接続する。ＭＯＳ０２のゲート端子はデコーダ信号Ｎ１７が接続され、デコーダ回路により選択された信号により、ＭＯＳ０１が生成している電圧のうち一つが選択されてＭＯＳ０２を通じて出力される。ＭＯＳ０２から出力された電圧はアンプ回路ＡＭＰ０１により電流増幅され、電源電圧や基板バイアスとして必要な電流を得る。このようにして、電源電圧発生回路や基板バイアス発生回路が発生する電圧はデコーダ信号Ｎ１７により制御される。
【００６２】
基板バイアス発生回路としては、図２１の回路が２種類必要になり、それぞれＰＭＯＳトランジスタの基板用とＮＭＯＳトランジスタの基板用に用いられる。電流制限用の抵抗ＲＥＳ０１は、基板バイアス発生回路が順バイアスを供給する場合に、リーク電流が増加することを抑制し、主回路の動作信頼性を向上する。
【００６３】
図２２は、電源電圧発生回路または基板バイアス発生回路の他の実施例を示す図である。電源電圧発生回路あるいは基板バイアス発生回路は、電流増幅を行うアンプ回路ＡＭＰ０２、ＡＭＰ０２の出力電圧を制御する抵抗ＲＥＳ０２およびＲＥＳ０３、抵抗ＲＥＳ０３を選択するスイッチ用ＭＯＳトランジスタＭＯＳ０３、電流制限用抵抗ＲＥＳ０１から構成される。デコーダ信号Ｎ１７は、ＭＯＳトランジスタＭＯＳ０３のうち、１つを選択する。抵抗ＲＥＳ０３はそれぞれ異なる抵抗値を持ち、ＭＯＳ０３によって選ばれる。選択されたＲＥＳ０３と抵抗ＲＥＳ０２の抵抗値によって、アンプ回路ＡＭＰ０２が出力する電圧が決定される。このようにして、電源電圧発生回路や基板バイアス発生回路が発生する電圧はデコーダ信号Ｎ１７により制御される。
【００６４】
基板バイアス発生回路としては、図２２の回路が２種類必要になり、それぞれＰＭＯＳトランジスタの基板用とＮＭＯＳトランジスタの基板用に用いられる。電流制限用の抵抗ＲＥＳ０１は、基板バイアス発生回路が順バイアスを供給する場合に、リーク電流が増加することを抑制し、主回路の動作信頼性を向上する。
【００６５】
図２３は、クロック信号発生回路の実施例を示す図である。クロック信号発生回路は、位相同期ループ回路ＰＬＬ、セレクタ回路ＳＥＬ１０、分周回路ＤＩＶ１、ＤＩＶ２、ＤＩＶ３、ＤＩＶ４から構成される。クロック信号は位相同期ループＰＬＬによって生成され、デコーダ信号Ｎ１７によりセレクタ回路ＳＥＬ１０がＰＬＬの生成するクロック信号をどの分周回路に伝達するかを選択する。選択された分周回路では、クロック信号の周波数を分周してＮ１１に出力する。分周回路は、例えば１倍、１／２倍、１／３倍、１／４倍などの回路が用いられる。このようにして、デコーダ信号Ｎ１７により所望の周波数を持ったクロック信号が生成される。
【００６６】
図２４は、本発明の他の実施例を示す図である。
【００６７】
本発明の他の実施例によると、主回路は複数の回路ブロックＬＳＩ２０、ＬＳＩ３０、ＬＳＩ４０などに分割される。各ブロックにはそれぞれ命令発生回路ＯＰ２０、ＯＰ３０、ＯＰ４０が配置され、ブロックごとに要求性能を満たすための命令信号ＣＭＤ２１、ＣＭＤ２２、ＣＭＤ２３、ＣＭＤ３１、ＣＭＤ３２、ＣＭＤ３３、ＣＭＤ４１、ＣＭＤ４２、ＣＭＤ４３を出力する。クロック周波数制御回路ＦＲＱＣＮＴ２０、ＦＲＱＣＮＴ３０、ＦＲＱＣＮＴ４０、電源電圧制御回路ＶＤＤＣＮＴ２０、ＶＤＤＣＮＴ３０、ＶＤＤＣＮＴ４０、基板バイアス制御回路ＶＢＢＣＮＴ２０、ＶＢＢＣＮＴ３０、ＶＢＢＣＮＴ４０は、それぞれ命令信号に応じた制御信号を生成し、各ブロックに供給する。このように、制御を細かく分割することにより、さらに半導体集積回路装置の性能を向上することができる。
【００６８】
これまで説明してきたうちの、基板バイアス制御を行うにあたって、特に図２４の実施例のように主回路内で制御を分割する場合、図２５あるいは図２６の断面図に示すような基板の分割が必要になる。図２５は３重ウエル構造と呼ばれる。従来のＭＯＳトランジスタは、Ｐ型基板ＰＳＵＢにＮＭＯＳトランジスタ用のＮ型ウエルＮＷＥＬＬを形成し、Ｎ型拡散層ＮおよびＰ型拡散層Ｐを配置することで、それぞれＮＭＯＳトランジスタとＰＭＯＳトランジスタを形成している。しかし、この構造ではＮＭＯＳトランジスタのＰ型ウエルはＰ型基板ＰＳＵＢを通じてすべて接続されてしまう。そこで、基板バイアス制御を行うためにＮ型ウエルおよびＰ型ウエルを分離する必要がある。
【００６９】
図２５では、Ｎ型分離層ＮＩＳＯを設けることによって、Ｐ型ウエルＰＷＥＬＬおよびＮ型ウエルＮＷＥＬＬを分離している。また、図２６はシリコン・オン・インシュレータ構造と呼ばれている。ＭＯＳトランジスタとＰ型基板ＰＳＵＢの間に酸化膜からなる絶縁層ＩＮＳを設けることで、Ｐ型基板ＰＳＵＢとＭＯＳトランジスタを分離している。
【００７０】
図２７は、本発明の他の実施例を示す図である。
【００７１】
本発明の半導体集積回路装置と、電池ＢＡＴ、電圧変換回路ＤＤＣＮＴ、スイッチ回路ＳＷ、および電圧測定回路ＶＭＥＳから構成されるシステムである。本実施例では、電池ＢＡＴが供給する電圧は電圧変換回路ＤＤＣＮＶおよびスイッチ回路ＳＷを通して装置ＴＬＳＩの電源として供給される。電圧測定回路ＶＭＥＳは電池ＢＡＴの電圧を測定し、電圧が下がるとＮ５１信号によりスイッチ回路ＳＷを切り替え、電池ＢＡＴの出力を直接、装置ＴＬＳＩの電源として供給させる。
【００７２】
本発明の半導体集積回路装置ＴＬＳＩが電池ＢＡＴで駆動される場合、通常状態では電源の供給のために電圧変換回路ＤＤＣＮＶが用いられる。この電圧変換回路ＤＤＣＮＶは、電池ＢＡＴが出力する電圧を安定化させる働きがある。電池ＢＡＴの残容量が少なくなってくると、電圧変換回路ＤＤＣＮＶは電圧を昇圧しなければならず、電池の利用効率が悪くなる。そこで、電圧測定回路ＶＭＥＳが電池ＢＡＴの出力電圧の低下を測定し、スイッチ回路ＳＷを切り替えて電池ＢＡＴの出力を直接、装置ＴＬＳＩに供給する。これにより、電池ＢＡＴの寿命を延長させることができる。電池の供給能力の劣化は、基板バイアスの印加等により抑制することが可能である。
【００７３】
これまでの説明において、クロック周波数制御回路とクロック信号生成回路は同じ機能を示す。同様に、電源電圧制御回路と電源電圧発生回路、および基板バイアス制御回路と基板バイアス発生回路は、それぞれ同じ機能を示す。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例の構成図である。
【図２】クロック周波数／電源電圧対応を示す図である。
【図３】ＣＭＯＳ回路動作周波数の電源電圧依存性を示す図である。
【図４】電池駆動を行った場合の電池電圧と時間の関係を示す図である。
【図５】本発明の他の実施例の構成図である。
【図６】本発明の他の実施例を示すフローチャートである。
【図７】本発明の他の実施例を示すフローチャートである。
【図８】本発明の他の実施例を示すフローチャートである。
【図９】本発明の他の実施例を示すフローチャートである。
【図１０】本発明の他の実施例を示すフローチャートである。
【図１１】本発明の他の実施例を示すフローチャートである。
【図１２】本発明の他の実施例を示すフローチャートである。
【図１３】本発明の他の実施例を示すフローチャートである。
【図１４】本発明の他の実施例の構成図である。
【図１５】本発明の他の実施例の構成図である。
【図１６】本発明の他の実施例の構成図である。
【図１７】本発明の他の実施例の構成図である。
【図１８】モニタ回路の実施例を示す図である。
【図１９】比較回路の実施例を示す図である。
【図２０】デコーダ回路の実施例を示す図である。
【図２１】電源電圧発生回路または基板バイアス発生回路の実施例を示す図である。
【図２２】電源電圧発生回路または基板バイアス発生回路の他の実施例を示す図である。
【図２３】クロック信号発生回路の実施例を示す図である。
【図２４】本発明の他の実施例の構成図である。
【図２５】トランジスタ断面の実施例を示す図である。
【図２６】トランジスタ断面の他の実施例を示す図である。
【図２７】本発明の他の実施例の構成図である。
【符号の説明】
【００７５】
ＡＭＰ０１、ＡＭＰ０２  アンプ回路
ＢＡＴ  電池
ＣＭＤ  命令
ＣＭＤ００、ＣＭＤ０１、ＣＭＤ０２、ＣＭＤ０３、ＣＭＤ１１、ＣＭＤ１２、ＣＭＤ１３、ＣＭＤ２１、ＣＭＤ２２、ＣＭＤ２３、ＣＭＤ３１、ＣＭＤ３２、ＣＭＤ３３、ＣＭＤ４１、ＣＭＤ４２、ＣＭＤ４３  命令信号
ＣＭＰ  比較回路
ＤＡＴ０１、ＤＡＴ０２  データ信号
ＤＤＣＮＶ  電圧変換回路
ＤＥＣ  デコーダ回路
ＤＦＦ  Ｄ型フリップフロップ回路
ＤＩＶ１、ＤＩＶ２、ＤＩＶ３、ＤＩＶ４  分周回路
ＦＲＱ  クロック周波数
ＦＲＱＣＮＴ、ＦＲＱＣＮＴ２０、ＦＲＱＣＮＴ３０、ＦＲＱＣＮＴ４０、ＦＲＱＣＮＴ５０、ＦＲＱＣＮＴ６０  クロック周波数制御回路
ＦＲＱＧＥＮ  クロック信号発生回路
ＩＮＳ  酸化膜分離層
ＩＮＶ  インバータ回路
ＬＯＧ  論理回路
ＬＳＩ、ＬＳＩ２０、ＬＳＩ３０、ＬＳＩ４０  主回路
ＭＯＮ  モニタ回路
ＭＯＳ０１、ＭＯＳ０２、ＭＯＳ０３  ＭＯＳトランジスタ
Ｎ  Ｎ型拡散層
Ｎ０１、Ｎ０２、Ｎ０３、Ｎ０４、Ｎ１１、Ｎ１２、Ｎ１３、Ｎ１４、Ｎ１５、Ｎ１６、Ｎ１７、Ｎ２１、Ｎ２２、Ｎ２３、Ｎ３１、Ｎ３２、Ｎ３３、Ｎ４１、Ｎ４２、Ｎ４３、Ｎ５１  信号接続
ＮＩＳＯ  Ｎ型分離層
ＮＯＲ  ノア回路
ＮＷＥＬＬ  Ｎ型ウエル
ＯＰ  命令発生回路
Ｐ  Ｐ型拡散層
ＰＬＬ  位相同期ループ回路
ＰＳＵＢ  Ｐ型基板
ＰＷＥＬＬ  Ｐ型ウエル
ＲＥＦ  参照信号
ＲＥＧ０１、ＲＥＧ０２  レジスタ回路
ＲＥＳ０１、ＲＥＳ０２、ＲＥＳ０３  抵抗
ＲＳＦＦ  ＲＳ型フリップフロップ回路
Ｓ０１、Ｓ０２、Ｓ０３、Ｓ０４、Ｓ１１、Ｓ１２、Ｓ１３、Ｓ１４、Ｓ１５、Ｓ１６、Ｓ２１、Ｓ２２、Ｓ２３、Ｓ２４、Ｓ２５  状態遷移
ＳＥＬ０１、ＳＥＬ１０  セレクタ回路
ＳＷ  スイッチ回路
ＴＢＬ  対応表
ＴＬＳＩ  半導体集積回路装置
ＴＭＰ  温度補正回路
ＶＢＢ  基板バイアス
ＶＢＢＣＮＴ、ＶＢＢＣＮＴ２０、ＶＢＢＣＮＴ３０、ＶＢＢＣＮＴ４０、ＶＢＢＣＮＴ５０、ＶＢＢＣＮＴ６０  基板バイアス制御回路
ＶＢＢＧＥＮ  基板バイアス発生回路
ＶＢＮ  ＮＭＯＳトランジスタ用基板バイアス
ＶＢＰ  ＰＭＯＳトランジスタ用基板バイアス
ＶＤＤ  電源電圧
ＶＤＤＣＮＴ、ＶＤＤＣＮＴ２０、ＶＤＤＣＮＴ３０、ＶＤＤＣＮＴ４０、ＶＤＤＣＮＴ５０、ＶＤＤＣＮＴ６０  電源電圧制御回路
ＶＤＤＧＥＮ  電源電圧発生回路
ＶＭＥＳ  電圧測定回路
ＶＳＳ  グランド電圧
【図１】
2005354718.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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