(57)【要約】  【課題】  パッケージ内の配線に寄生抵抗が存在し出力駆動回路に貫通電流が発生しても、安定した起動特性が得られるようにする。  【解決手段】  水晶発振回路１０と、該水晶発振回路１０の出力側に接続した波形整形回路２０と、該波形整形回路２０の出力側に接続した出力駆動回路３０とからなるクロック発生回路において、波形整形回路２０の初段に水晶発振回路１０の発振出力電圧のピーク値が基準値ＶＲを超えた後に初めてゲートを開くＮＡＮＤ回路２１を接続した。【選択図】  図１
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【特許請求の範囲】
【請求項１】
発振回路と、該発振回路の出力側に接続した波形整形回路と、該波形整形回路の出力側に接続した出力駆動回路とからなるクロック発生回路において、
前記波形整形回路の初段に、前記発振回路の発振出力電圧のピーク値が基準値を超えた後に初めてゲートを開くゲート回路を接続したことを特徴とするクロック発生回路。
【請求項２】
請求項１に記載のクロック発生回路において、
前記発振回路の発振出力電圧のピーク値を検出するピーク検出回路と、該検出ピーク値が基準値を超えたとき出力を能動にする比較器とを設け、該比較器の出力が能動になったとき前記ゲート回路が開いて前記発振回路の発振出力を通過させることを特徴とするクロック発生回路。
【請求項３】
請求項２に記載のクロック発生回路において、
前記ピーク検出回路は、前記基準値が可変であることを特徴とするクロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶発振回路、波形整形回路および出力駆動回路を有するクロック発生回路に係り、特に出力駆動回路のＣＭＯＳインバータに発生する貫通電流による不都合の解消を図ったクロック発生回路に関するものである。
【背景技術】
【０００２】
本発明に最も近い従来のクロック発生回路を図４に示す。このクロック発生回路は、帰還抵抗１１、水晶振動子１２、ＣＭＯＳインバータアンプ１３、キャパシタ１４，１５からなるコルピッツ型ＣＭＯＳ水晶発振回路１０と、その水晶発振回路１０の出力を波形整形する３段のＣＭＯＳインバータ２４〜２６からなる波形整形回路２０Ａと、高負荷駆動可能なＣＭＯＳインバータバッファ３１（あるいはトライステートバッファ等）からなる出力駆動回路３０を具備する。このようなクロック発生回路は、水晶発振回路１０により図５に示すように電源電圧ＶＤＤの投入から徐々に発振出力電圧Ｖoscが立ち上がる。
【０００３】
そして、後記するような、パッケージに組み立てる際の電源配線に寄生抵抗が発生しない場合には、たとえ出力駆動回路３０のＣＭＯＳインバータバッファ３１で貫通電流が発生したとしても、発振出力電圧Voscが安定して波形整形回路２０の閾値Ｖｔを横切り、安定的にクロック出力Ｖout２が出力する（図６）。また、電源電圧の立ち上がりが遅い場合には、前記寄生抵抗があり貫通電流により電源電圧ＶＤＤにノイズＡが載ったとしても、波形整形回路２０の閾値Ｖｔが発振出力電圧Voscの立ち上がりと同程度となり、安定的にクロック出力Ｖout２が出力する（図７）。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、電源電圧がすでに立ち上がっていて、パッケージに組み立てる際の電源配線に寄生抵抗が発生している場合には、出力駆動回路３０のＣＭＯＳインバータバッファ３１で貫通電流が発生することによって、起動不良の問題が発生する場合があった。
【０００５】
まず、貫通電流は下記ような場合に発生する。図８(a)に出力駆動回路３０のＣＭＯＳインバータバッファ３１の等価回路を、(b)にその入力電圧特性を、(c)に貫通電流特性を示す。出力駆動回路３０として使われるＣＭＯＳインバータバッファ３１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなり、入力電圧Ｖｉが“Ｈ”レベルから“Ｌ”レベルに切り替わり、あるいは“Ｌ”レベルから“Ｈ”レベルに切り替わる際に貫通電流を発生させる。この貫通電流は、ＣＭＯＳインバータバッファ３１を構成するトランジスタＭＰ１、ＭＮ１のＦＥＴサイズに比例して増加するが、高周波動作あるいは高負荷駆動させようとしたときにはそのＦＥＴサイズは必然的に大きくなり、貫通電流もまた増加してしまう。
【０００６】
図９は図４に示したクロック発生回路を含む回路を内蔵したＬＳＩのパッケージ４０の内部の説明図である。一般的なＬＳＩではＬＳＩチップ４１をパッケージ４０内に封止する場合、そのパッケージ４０とチップ４１との間を接続する配線に寄生抵抗が発生し、当然に電源配線にも寄生抵抗４２，４３が発生する。そして、高周波クロック発生回路の場合、貫通電流が発生すると、この寄生抵抗４２，４３において比較的大きな電圧降下が発生してチップ４１に実質的に水晶発振回路１０に印加する電源電圧ＶＤＤが一時的に低下し、図１０に示すように、水晶発振回路１０の起動不良を発生させる場合があった。この起動不良の動作について説明する。
【０００７】
コルピッツ型ＣＭＯＳ水晶発振回路１０では、発振開始時に発振出力電圧Ｖoscは図５に示したように除々に振幅が大きくなっていき、ある一定の時間（水晶振動子のパラメータに依存する）が経過すると安定して発振するようになる。しかし、発振開始直後は発振振幅も小さい為、電源ノイズ等の影響を受けやすい状態にある。
【０００８】
このような時に水晶発振回路１０の出力電圧Ｖoscが波形整形回路２０ＡのＣＭＯＳインバータ２４の閾値電圧Ｖｔを越えそこで“Ｈ”レベルが検出されると、そのＣＭＯＳインバータ２４の出力電圧は“Ｈ”レベルから“Ｌ”レベルへ変化し、次段のＣＭＯＳインバータ２５の出力電圧は“Ｌ”レベルから“Ｈ”レベルへと遷移し、次段のＣＭＯＳインバータ２６の出力電圧は“Ｈ”レベルから“Ｌ”レベルへと遷移する。これにより、出力駆動回路３０中の駆動能力が高いＣＭＯＳインバータバッファ３１が動作し、そこで貫通電流が生じると、パッケージ４０内の配線の寄生抵抗４２，４３に生じる電圧降下によって水晶発振回路１０に印加する電源電圧ＶＤＤが低下（図１０のＡ点）し、発振出力電圧Ｖoscが一時的に降下する（Ｂ点）。
【０００９】
発振出力電圧Ｖoscは一時的に降下するものの、貫通電流はすぐに無くなるため、再度発振振幅を大きくするよう動作するが、次回のピーク時は閾値Ｖｔに到達せず、その次のピーク時に再び波形整形回路２０ＡのＣＭＯＳインバータ２４の閾値Ｖｔを越えると出力駆動回路３０に貰通電流が発生し、発振出力を降下させてしまう。このような動作を繰り返すことで、コルピッツ型ＣＭＯＳ水晶発振回路は起動不良を発生することがある。
【００１０】
本発明の目的は、上記問題を解決し、たとえパッケージ内の配線に寄生抵抗が存在し出力駆動回路に貫通電流が発生しても、安定した起動特性が得られるようにしたクロック発生回路を提供することである。
【課題を解決するための手段】
【００１１】
請求項１にかかる発明のクロック発生回路は、発振回路と、該発振回路の出力側に接続した波形整形回路と、該波形整形回路の出力側に接続した出力駆動回路とからなるクロック発生回路において、前記波形整形回路の初段に、前記発振回路の発振出力電圧のピーク値が基準値を超えた後に初めてゲートを開くゲート回路を接続したことを特徴とする。
【００１２】
請求項２にかかる発明は、請求項１に記載のクロック発生回路において、前記発振回路の発振出力電圧のピーク値を検出するピーク検出回路と、該検出ピーク値が基準値を超えたとき出力を能動にする比較器とを設け、該比較器の出力が能動になったとき前記ゲート回路が開いて前記発振回路の発振出力を通過させることを特徴とする。
【００１３】
請求項３にかかる発明は、請求項２に記載のクロック発生回路において、前記ピーク検出回路は、前記基準値が可変であることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、発振回路の発振出力電圧のピーク値が基準値に達するまでは出力駆動回路が動作しないので貫通電流は発生せず、起動不良を防止することができる。また、基準値があまり大きいときはクロックが出力するまでに長い時間がかかるが、その基準値を可変にすることにより、起動不良を発生しない程度にその時間を短く調整できる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明の実施例のクロック発生回路の構成を示すブロック図である。本実施例では、コルピッツ型ＣＭＯＳ水晶発振回路１０の発振出力電圧Ｖoscを受ける波形整形回路２０の初段をインバータ２４からＮＡＮＤ回路２１に代える。そして発振出力電圧Ｖoscのピーク値Ｖｐをピーク検出回路２２で検出して比較器２３において基準値ＶＲと比較し、Ｖｐ＞ＶＢとなったとき、ＮＡＮＤ回路２１に“１”の信号を送り、そのＮＡＮＤ回路２１のゲートを開かせる。
【００１６】
図２はピーク検出回路２２の構成を示す回路図である。このピーク検出回路２２は、演算増幅器２２１、ＰＭＯＳトランジスタ２２２、抵抗２２３，２２４、およびキャパシタ２２５からなり、発振出力電圧Ｖoscが抵抗２２３，２２４の共通接続点の電圧Ｖｏに対して、Ｖosc＞Ｖｏの時は、トランジスタ２２２がオンしてキャパシタ２２５に電荷が充電されるが、Ｖosc＜Ｖｏの時はトランジスタ２２２はオフしキャパシタ２２５の電荷は保持される。これにより、キャパシタ２２５は発振出力電圧Ｖoscのピーク電圧Ｖｐを更新して保持し出力する。
【００１７】
以上から、比較器２３の基準値ＶＲを水晶発振回路１０が安定な発振状態に到達した時点のピーク値Ｖｐに応じて設定することにより、当該安定な発振状態になるまでは出力駆動回路３０には信号が入力されないことになる。この結果、立ち上がり時の不安定な発振状態では貫通電流が発生しないので、電源配線に寄生抵抗があっても水晶発振回路１０に悪影響を与えることはない。発振出力電圧Ｖoscが基準値ＶＲを超えた後は、貫通電流と寄生抵抗により電源電圧ＶＤＤが影響を受けるが、水晶発振回路１０は十分振幅の大きな安定発振状態にあり、影響を受けることはない。
【００１８】
以上のように、本実施例では、波形整形回路２０の初段にゲート回路を接続し、そのゲート回路が発振出力電圧のピーク値が基準値に達した後に初めてゲートを開くようにしたので、立ち上がり時の不安定な発振状態での貫通電流と寄生抵抗による電源電圧変動を防止でき、起動不良を防ぐ事ができる。また、基準値があまり大きいときはクロックが出力するまでに長い時間がかかるが、その基準値を可変にすることにより、起動不良を発生しない程度にその時間を短く調整できる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施例のクロック発生回路の回路図である。
【図２】本実施例のピーク検出回路の回路図である。
【図３】本実施例のクロック発生回路の動作波形図である。
【図４】従来のクロック発生回路の回路図である
【図５】水晶発振回路１０の発振出力電圧Ｖoscの波形図である。
【図６】従来のクロック発生回路の立ち上がり時の正常動作波形図である。
【図７】従来のクロック発生回路の立ち上がり時の正常動作波形図である。
【図８】従来のクロック発生回路の出力駆動回路３０のＣＭＯＳインバータバッファの貫通電流発生の説明図である。
【図９】クロック発生回路を含むＬＳＩのパッケージの説明図である。
【図１０】出力駆動回路に発生する貫通電流による発振出力電圧Voscと生成クロック出力Ｖout２の波形図である。
【符号の説明】
【００２０】
１０：コルピッツ型ＣＭＯＳ水晶発振回路、１１：帰還抵抗、１２：水晶振動子、１３：ＣＭＯＳインバータアンプ、１４，１５：キャパシタ
２０，２０Ａ：波形整形回路、２１：ＮＡＮＤ回路、２２：ピーク検出回路、２３：比較器、２４〜２６：ＣＭＯＳインバータ
３０：出力駆動回路、３１：ＣＭＯＳインバータバッファ（あるいはトライステートバッファ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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