(57)【要約】【課題】  昇圧回路で生じるリンギングパルスを効果的に抑制する。【解決手段】  一端にバッテリ電圧ＶＢが印加されたコイル１と、コイル１の他端とグランド電位との間に接続されたＮチャネルＭＯＳＦＥＴ３と、ＦＥＴ３のドレインにアノードが接続されたダイオード５と、ダイオード５のカソードとグランド電位との間に接続されたコンデンサ７とを備え、制御ＩＣ９がＦＥＴ３を繰り返しオン／オフさせて、そのＦＥＴ３のオフ時にコイル１に生じる逆起電力でコンデンサ７を充電することにより、該コンデンサ７の端子にバッテリ電圧ＶＢよりも高い電圧を発生させる昇圧回路において、制御ＩＣ９は、ＦＥＴ３を繰り返しオン／オフさせるスイッチング制御期間が終了してＦＥＴ３をオフさせてから所定の遅延時間ｔａ後に、一定の時間ｔｂだけＦＥＴ３を能動領域で動作させ、これによりＦＥＴ３のドレイン側に生じるリンギングパルスを抑制する。【選択図】  図１
2005318727.tif 000002
【特許請求の範囲】
【請求項１】
一端に電源電圧が印加されたコイルと、
該コイルの他端と前記電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、
前記コイルの他端と前記スイッチング素子の該コイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、
該ダイオードのカソードと前記基準電位との間に接続されたコンデンサとを備え、
前記スイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時に前記コイルに生じる逆起電力で前記コンデンサを充電することにより、該コンデンサの前記基準電位側とは反対側の端子に前記電源電圧よりも高い電圧を発生させる昇圧回路に用いられ、
前記スイッチング素子を繰り返しオン／オフさせるスイッチング制御期間の終了直後に前記電流経路に発生するリンギングパルスを抑制するための方法であって、
前記リンギングパルスが発生すると予想される期間に、前記スイッチング素子を能動領域で動作させること、
を特徴とする昇圧回路のリンギングパルス抑制方法。
【請求項２】
一端に電源電圧が印加されたコイルと、
該コイルの他端と前記電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、
前記コイルの他端と前記スイッチング素子の該コイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、
該ダイオードのカソードと前記基準電位との間に接続されたコンデンサとを備え、
前記スイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時に前記コイルに生じる逆起電力で前記コンデンサを充電することにより、該コンデンサの前記基準電位側とは反対側の端子に前記電源電圧よりも高い電圧を発生させる昇圧回路に用いられ、
前記スイッチング素子を繰り返しオン／オフさせるスイッチング制御期間の終了直後に前記電流経路に発生するリンギングパルスを抑制するための方法であって、
前記スイッチング制御期間における前記スイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせる際に、該スイッチング素子を、能動領域での動作を経てオフ状態となるように緩やかにオフさせること、
を特徴とする昇圧回路のリンギングパルス抑制方法。
【請求項３】
一端に電源電圧が印加されたコイルと、
該コイルの他端と前記電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、
前記コイルの他端と前記スイッチング素子の該コイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、
該ダイオードのカソードと前記基準電位との間に接続されたコンデンサと、
前記スイッチング素子を駆動する制御手段とを備え、
前記制御手段が前記スイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時に前記コイルに生じる逆起電力で前記コンデンサを充電することにより、該コンデンサの前記基準電位側とは反対側の端子に前記電源電圧よりも高い電圧を発生させる昇圧回路において、
前記制御手段は、前記スイッチング素子を繰り返しオン／オフさせるスイッチング制御期間における前記スイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせてから、所定の遅延時間後に、特定の期間だけ、前記スイッチング素子を能動領域で動作させるように構成されていること、
を特徴とする昇圧回路。
【請求項４】
請求項３に記載の昇圧回路において、
前記制御手段は、前記特定の期間では、前記スイッチング素子への駆動信号の出力レベルを、前記スイッチング素子が能動領域で動作する値にすることで、該スイッチング素子を能動領域で動作させること、
を特徴とする昇圧回路。
【請求項５】
請求項３に記載の昇圧回路において、
前記制御手段は、前記特定の期間では、前記スイッチング素子への駆動信号の出力レベルを、前記スイッチング素子を完全にオンさせることが可能な第１レベルと、前記スイッチング素子を完全にオフさせることが可能な第２レベルとに、前記スイッチング制御期間における前記スイッチング素子のオン／オフ周期よりも短い周期で切り換えることにより、該スイッチング素子を能動領域で動作させること、
を特徴とする昇圧回路。
【請求項６】
一端に電源電圧が印加されたコイルと、
該コイルの他端と前記電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、
前記コイルの他端と前記スイッチング素子の該コイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、
該ダイオードのカソードと前記基準電位との間に接続されたコンデンサと、
前記スイッチング素子を駆動する制御手段とを備え、
前記制御手段が前記スイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時に前記コイルに生じる逆起電力で前記コンデンサを充電することにより、該コンデンサの前記基準電位側とは反対側の端子に前記電源電圧よりも高い電圧を発生させる昇圧回路において、
前記制御手段は、前記スイッチング素子を繰り返しオン／オフさせるスイッチング制御期間における前記スイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせる際に、前記スイッチング素子への駆動信号の出力レベルを、該スイッチング素子が能動領域での動作を経てオフ状態となるように、緩やかに変化させること、
を特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コイルを用いたＤＣ−ＤＣコンバータ式の昇圧回路に関するものである。
【背景技術】
【０００２】
従来より、例えば電磁弁からなる燃料噴射弁（いわゆるインジェクタ）を開閉駆動して内燃機関への燃料噴射を制御する燃料噴射制御装置では、バッテリ電圧（詳しくは、バッテリのプラス端子の電圧）よりも高い昇圧電圧をコンデンサに発生させる昇圧回路を備え、燃料噴射弁（電磁弁）の電磁コイルへの通電開始時に、上記コンデンサから電磁コイルへ昇圧電圧による大電流（いわゆるピーク電流）が流れるようにして、燃料噴射弁を速やかに開弁させ、その後は、定電流回路から電磁コイルへ開弁保持用の一定電流（いわゆるホールド電流）を流して、燃料噴射弁の開弁状態を保持するようにしている。つまり、燃料噴射弁の開弁応答性を向上させるために、電源電圧としてのバッテリ電圧を昇圧してコンデンサに蓄積し、そのコンデンサの放電に伴う大電流によって燃料噴射弁を高速駆動できるようにしている。
【０００３】
そして、こうした燃料噴射制御装置に代表される電磁弁駆動装置において、昇圧回路としては、一端にバッテリ電圧が印加されたコイルと、そのコイルの他端と基準電位としてのグランド電位（＝０Ｖ）との間を断続させるスイッチング素子とを備え、そのスイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時に上記コイルに生じる逆起電力でコンデンサを充電する、といったＤＣ−ＤＣコンバータ式の昇圧回路が用いられている（例えば、特許文献１，２参照）。
【０００４】
ここで、スイッチング素子としてＮチャネルＭＯＳＦＥＴを用いた場合を例に挙げて具体的に説明すると、この種の昇圧回路では、図４（Ａ）に示すように、コイル１の一端にバッテリ電圧ＶＢが印加され、そのコイル１の他端とグランド電位との間に、ＦＥＴ３の２つの出力端子（この場合、ドレインとソース）が直列に接続されている。更に、コイル１の上記他端とＦＥＴ３のコイル１側の出力端子であるドレインとを結ぶ電流経路に電流逆流防止用ダイオード５のアノードが接続されており、そのダイオード５のカソードとグランド電位との間に、充電用のコンデンサ７が接続されている。
【０００５】
そして、この昇圧回路では、ＦＥＴ３を駆動する制御手段としての制御ＩＣ９が、図５に示すように、ＦＥＴ３のゲートへと出力する駆動電圧（即ち、ＦＥＴ３のゲート電圧Ｖｇ）を制御して、該ＦＥＴ３を繰り返しオン／オフさせる。尚、図５の例では、バッテリ電圧ＶＢを１４［Ｖ］としていると共に、ゲート電圧Ｖｇが１４［Ｖ］と０［Ｖ］とに切り換えられ、ＦＥＴ３は、Ｖｇ＝１４［Ｖ］の時にオンし、Ｖｇ＝０［Ｖ］の時にオフする。
【０００６】
すると、図５に示すように、ＦＥＴ３がオンしている間、コイル１にＦＥＴ３のドレイン・ソース間を経由して電流（尚、この電流がＦＥＴ３のドレイン電流Ｉｄである）が流れ、ＦＥＴ３がオン状態からオフに転じると、コイル１に生じる逆起電力により、ＦＥＴ３のドレイン側にバッテリ電圧ＶＢの６〜７倍程度の高電圧が発生する。
【０００７】
そして、ＦＥＴ３がオンからオフに転じた時毎に、コンデンサ７が、ＦＥＴ３のドレイン側に発生する高電圧によりダイオード５を介して充電され、その結果、コンデンサ７のグランド電位側とは反対側の端子に、バッテリ電圧ＶＢよりも高い電圧Ｖｏｕｔが当該昇圧回路の出力電圧として発生する。尚、ダイオード５により、コンデンサ７からＦＥＴ３側へ電流が逆流することが防止されている。
【０００８】
また、この種の昇圧回路において、ＦＥＴ３を繰り返しオン／オフさせるスイッチング制御期間は、ＦＥＴ３のオンからオフへの切り換えで終わるが、そのスイッチング制御期間の終了直後（詳しくは、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了して該ＦＥＴ３をオフさせた直後）には、ＦＥＴ３のドレインとコイル１との間の経路に、図５の「ドレイン電圧（Ｖｄ）」の段に示すような高周波のリンギングパルスが発生する。
【０００９】
つまり、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了して該ＦＥＴ３をオフさせると、最初はコンデンサ７が充電されることでコイル１に電流が流れるが、図５にてＦＥＴ３のオフから時間ｔｄが経過したタイミングに示されているように、コンデンサ７の充電が終わると、コイル１に電流が流れなくなる。すると、未だ消費されていないコイル１の残留エネルギー（残留磁束のエネルギー）によって自由振動（即ち、発振）が発生し、その自由振動が、ＦＥＴ３のドレイン側に振幅の大きなリンギングパルスとして現れる。尚、このようなリンギングパルスが減衰して消えると、ＦＥＴ３のドレイン電圧Ｖｄはバッテリ電圧ＶＢで安定する。一方、スイッチング制御期間中においては、ＦＥＴ３のオフは一時的なものであり、ＦＥＴ３はすぐにオフからオンされてコイル１に電流が流れることとなるため、リンギングパルスは発生しない。
【００１０】
そして、このようなリンギングパルスがノイズ源となって、当該昇圧回路が搭載された電子制御装置内の他の回路や、その電子制御装置の外部に影響を与えてしまう可能性がある。
【００１１】
このため、従来より、図４（Ｂ）に示すように、リンギングパルスが発生するＦＥＴ３のドレインとグランド電位との間に、抵抗１１とコンデンサ１３とを直列接続したスナバ回路１５を設け、そのスナバ回路１５により、リンギングパルスを抑制するようにしていた。
【特許文献１】特開２０００−１１０６４０号公報
【特許文献２】特開２００３−２７８５８５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、スナバ回路１５は、ＦＥＴ３のドレイン電圧Ｖｄの変化を緩やかにすることでリンギングパルスの振幅を抑えるものであり、スイッチング制御期間におけるドレイン電圧Ｖｄの変化をも緩やかにしてしまう。つまり、リンギングパルスが発生しないスイッチング制御期間中においても、抵抗１１による損失が発生する。
【００１３】
このため、電力効率が悪く、昇圧能力の低下を招いてしまい、また、発熱も増加する。
更に、スナバ回路１５は、高い耐圧が必要な回路であるため、それを構成する抵抗１１及びコンデンサ１３として高耐圧のものを使用する必要があるが、高耐圧の電子部品は一般に大型であるため、例えば、そのようなスナバ回路１５を制御ＩＣ９内に取り込んで小型化を図る、といった手法を採ることができない。
【００１４】
本発明は、こうした問題に鑑みなされたものであり、昇圧回路で生じるリンギングパルスを効果的に抑制することを目的としている。
【課題を解決するための手段】
【００１５】
請求項１のリンギングパルス抑制方法は、一端に電源電圧が印加されたコイルと、該コイルの他端と電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、コイルの前記他端とスイッチング素子のコイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、該ダイオードのカソードと基準電位との間に接続されたコンデンサとを備えた昇圧回路において、スイッチング素子を繰り返しオン／オフさせるスイッチング制御期間の終了直後に前記電流経路に発生するリンギングパルスを抑制するためのものであり、そのリンギングパルスが発生すると予想される期間に、スイッチング素子を能動領域で動作させることを特徴としている。
【００１６】
つまり、リンギングパルスが発生すると予想される期間に、スイッチング素子を、抵抗分（詳しくは、２つの出力端子間の抵抗分）が大きい能動領域でのオン状態にし、そのスイッチング素子の抵抗分によって、コイルに電流を流すと共に該コイルの残留エネルギーを消費させることで、リンギングパルスを抑制するのである。
【００１７】
そして、このようなリンギングパルス抑制方法によれば、リンギングパルスが発生すると予想される期間だけ、電力消費を発生させるようにしているため、効率の低下や発熱の増加を、スナバ回路を設けた場合よりも格段に小さく抑えることができる。そして、昇圧能力の低下を招くこともない。
【００１８】
しかも、スイッチング素子を能動領域で動作させるための回路は、スナバ回路のような大型な部品ではなく、高集積化可能な小さい素子で構成することができるため、昇圧回路やその昇圧回路を用いる装置の大型化を招くこともない。つまり、従来の昇圧回路よりも小型化することができる。
【００１９】
一方、請求項２のリンギングパルス抑制方法も、請求項１の方法と同様の昇圧回路に用いられるものであるが、この請求項２の方法では、スイッチング制御期間におけるスイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせる際に、該スイッチング素子を、能動領域での動作を経てオフ状態となるように緩やかにオフさせることを特徴としている。
【００２０】
つまり、スイッチング制御期間の終了に相当するスイッチング素子の最後のオンからオフへの変化を故意に緩やかにし、その際のスイッチング素子の抵抗分によって、コイルに蓄積されている磁束エネルギーを消費させることで、リンギングパルスを抑制するのである。
【００２１】
そして、このような請求項２のリンギングパルス抑制方法によっても、請求項１のリンギングパルス抑制方法と同様の効果を得ることができる。
ところで、請求項１のリンギングパルス抑制方法を実施する昇圧回路は、請求項３に記載のように構成することができる。
【００２２】
即ち、まず、請求項３の昇圧回路は、前提構成として、従来の昇圧回路と同様に、一端に電源電圧が印加されたコイルと、該コイルの他端と電源電圧よりも低い基準電位との間に２つの出力端子が直列に接続されたスイッチング素子と、コイルの前記他端とスイッチング素子のコイル側の出力端子とを結ぶ電流経路にアノードが接続されたダイオードと、該ダイオードのカソードと基準電位との間に接続されたコンデンサと、スイッチング素子を駆動する制御手段とを備えており、制御手段がスイッチング素子を繰り返しオン／オフさせて、該スイッチング素子のオフ時にコイルに生じる逆起電力でコンデンサを充電することにより、該コンデンサの基準電位側とは反対側の端子に電源電圧よりも高い電圧を発生させる。
【００２３】
そして特に、請求項３の昇圧回路において、制御手段は、スイッチング制御期間におけるスイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせてから、所定の遅延時間後に、特定の期間だけ、スイッチング素子を能動領域で動作させるように構成されている。
【００２４】
つまり、リンギングパルスは、図５に示したように、スイッチング制御期間の終了に相当するスイッチング素子の最後のオフタイミングから、コンデンサに充電されなくなるまでの時間ｔｄが経過すると、その時点から現れ始めるため、スイッチング素子の最後のオフタイミングから上記時間ｔｄ或いは上記時間ｔｄよりも少し短い時間が経過した時点から、ある特定の期間だけ、スイッチング素子を能動領域で動作させれば、コンデンサへの最後の充電を妨げることなく、リンギングパルスを抑制することができるのである。
【００２５】
そして、このような請求項３の昇圧回路によれば、請求項１のリンギングパルス抑制方法による前述した効果を確実に得ることができる。
また、請求項３の昇圧回路において、スイッチング素子を前記特定の期間に能動領域で動作させるには、請求項４に記載の如く構成すれば良い。
【００２６】
即ち、制御手段は、前記特定の期間では、スイッチング素子への駆動信号の出力レベルを、そのスイッチング素子が能動領域で動作する値にすれば良い。
尚、スイッチング素子が、ＦＥＴ（電界効果トランジスタ）のように電圧駆動型のスイッチング素子であるならば、スイッチング素子への駆動信号は電圧である、と言うことができ、その電圧の出力値が駆動信号の出力レベルとなるため、その駆動信号としての電圧（即ち、駆動電圧）の出力値を、スイッチング素子が能動領域で動作する程度の値にすれば良い。
【００２７】
また、スイッチング素子が、バイポーラトランジスタのように電流駆動型のスイッチング素子であるならば、スイッチング素子への駆動信号は電流である、と言うことができ、その電流の出力値が駆動信号の出力レベルとなるため、その駆動信号としての電流（即ち、駆動電流）の出力値を、スイッチング素子が能動領域で動作する程度の値にすれば良い。
【００２８】
また更に、電圧駆動型と電流駆動型との何れのスイッチング素子であっても、それをオンさせるためには、ゲートやベースといった制御端子に、大小の差はあるものの、電荷を供給することとなるため、その電荷量が駆動信号の出力レベルに該当するとも言える。つまり、上記のように駆動電圧又は駆動電流の出力値をスイッチング素子が能動領域で動作する程度の値するということは、スイッチング素子の制御端子に供給する電荷量をスイッチング素子が能動領域で動作する程度の量にする、ということでもある。
【００２９】
一方、請求項３の昇圧回路において、スイッチング素子を前記特定の期間に能動領域で動作させるには、請求項５に記載の如く構成しても良い。
即ち、制御手段は、前記特定の期間では、スイッチング素子への駆動信号の出力レベルを、スイッチング素子を完全にオンさせることが可能な第１レベルと、スイッチング素子を完全にオフさせることが可能な第２レベルとに、スイッチング制御期間におけるスイッチング素子のオン／オフ周期よりも短い周期で切り換えることで、そのスイッチング素子を能動領域で動作させるようにしても良い。
【００３０】
そして、この構成によれば、スイッチング素子を能動領域で動作させるレベルの駆動信号を出力するための回路を制御手段に設ける必要がなく、その面において有利である。つまり、スイッチング素子への駆動信号の出力レベルを第１レベルと第２レベルとに切り換え可能な回路は、スイッチング制御期間においてスイッチング素子をオン／オフさせるために制御手段に元々備えられるものであり、その回路をそのまま利用して、スイッチング素子を能動領域で動作させるからである。
【００３１】
また、請求項２のリンギングパルス抑制方法を実施する昇圧回路は、請求項６に記載のように構成することができる。
即ち、請求項６の昇圧回路は、請求項３の昇圧回路と同じ前提構成を有しているが、特に、制御手段は、スイッチング制御期間におけるスイッチング素子の最後のオン期間が終了して該スイッチング素子をオフさせる際に、そのスイッチング素子への駆動信号の出力レベルを、該スイッチング素子が能動領域での動作を経てオフ状態となるように、緩やかに変化させるようになっている。更に詳しくは、スイッチング素子への駆動信号の出力レベルを、上記の第１レベルから上記の第２レベルへと緩やかに変化させるようになっている。
【００３２】
そして、このような請求項６の昇圧回路によれば、請求項２のリンギングパルス抑制方法を実施することによる前述の効果を確実に得ることができる。
【発明を実施するための最良の形態】
【００３３】
以下に、本発明が適用された実施形態の昇圧回路について説明する。
尚、以下に説明する各実施形態の昇圧回路は、特許文献１や特許文献２などに記載されているような電磁弁駆動装置（即ち、電磁弁の電磁コイルへの通電開始時に、コンデンサから該電磁コイルへ昇圧電圧による大電流が流れるようにして、電磁弁を速やかに開弁させる電磁弁駆動装置）に用いられるものである。また、以下に説明する各図において、図４、図５に示したものと同じ構成要素及び同じ部分の電圧、電流については、同一の符号を付しているため、詳細な説明は省略する。
【００３４】
まず図１は、第１実施形態の昇圧回路の構成及び作用を表す説明図である。
図１（Ａ）に示すように、第１実施形態の昇圧回路は、図４（Ａ）に示した昇圧回路（スナバ回路なしの昇圧回路）と比較すると、制御ＩＣ９以外の部分は同じであるが、制御ＩＣ９内において、ＦＥＴ３のゲートへ駆動信号としての駆動電圧を出力するために設けられた出力回路１７が異なっている。
【００３５】
即ち、出力回路１７は、グランド電位にエミッタが接続されたＮＰＮトランジスタＴ１と、第１の電圧Ｖ１にエミッタが接続されたＰＮＰトランジスタＴ２と、第２の電圧Ｖ２にエミッタが接続されたＰＮＰトランジスタＴ３とを備えている。そして、その３つのトランジスタＴ１〜Ｔ３のコレクタが、互いに接続されていると共に、制御ＩＣ９における駆動電圧の出力端子１９に接続されている。
【００３６】
ここで、第１の電圧Ｖ１は、それをＦＥＴ３のゲートに印加すると該ＦＥＴ３が飽和領域でオン（即ち、完全にオン）する電圧であり、本実施形態では、バッテリ電圧ＶＢ（例えば８〜１５［Ｖ］）を用いている。また、第２の電圧Ｖ２は、第１の電圧Ｖ１よりも低い電圧であって、それをＦＥＴ３のゲートに印加すると該ＦＥＴ３が能動領域でオン（即ち、能動領域で動作）する電圧である。そして、本実施形態では、例えばＶ２＝２［Ｖ］である。一方、ＦＥＴ３は、ゲート電圧Ｖｇが上記第２の電圧Ｖ２よりも低い例えば１［Ｖ］以下であると完全にオフする。
【００３７】
このような出力回路１７では、ＮＰＮトランジスタＴ１をオンすると共に、ＰＮＰトランジスタＴ２，Ｔ３をオフすれば、出力端子１９からＦＥＴ３のゲートへの駆動電圧（即ち、ＦＥＴ３のゲート電圧Ｖｇ）を、ＦＥＴ３を完全にオフさせることのできる０［Ｖ］にすることができ、ＰＮＰトランジスタＴ２をオンすると共に、ＰＮＰトランジスタＴ３とＮＰＮトランジスタＴ１とをオフすれば、出力端子１９からＦＥＴ３のゲートへの駆動電圧を、ＦＥＴ３を完全にオンさせることのできる第１の電圧Ｖ１（＝バッテリ電圧ＶＢ）にすることができる。また、ＰＮＰトランジスタＴ３をオンすると共に、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ１とをオフすれば、出力端子１９からＦＥＴ３のゲートへの駆動電圧を、ＦＥＴ３を能動領域でオンさせることのできる第２の電圧Ｖ２にすることができる。
【００３８】
尚、ここでは、各トランジスタＴ１〜Ｔ３での電圧降下（即ち、コレクタ・エミッタ間電圧）を無視して説明している。また、図４に示した従来の昇圧回路における制御ＩＣ９内に設けられた駆動電圧の出力回路は、本第１実施形態における出力回路１７からＰＮＰトランジスタＴ３を除いた構成のものである。
【００３９】
そこで、本第１実施形態の昇圧回路における制御ＩＣ９は、図１（Ｂ）に示すように、コンデンサ７を充電するためにＦＥＴ３を繰り返しオン／オフさせるスイッチング制御期間において、ＦＥＴ３をオンさせるときには、ＰＮＰトランジスタＴ２をオンすると共に、ＰＮＰトランジスタＴ３とＮＰＮトランジスタＴ１とをオフすることで、ＦＥＴ３への駆動電圧（ゲート電圧Ｖｇ）を第１の電圧Ｖ１（図１では１４［Ｖ］）にし、また、ＦＥＴ３をオフさせるときには、ＮＰＮトランジスタＴ１をオンすると共に、ＰＮＰトランジスタＴ２，Ｔ３をオフすることで、ＦＥＴ３への駆動電圧（ゲート電圧Ｖｇ）を０［Ｖ］にする。
【００４０】
そして更に、制御ＩＣ９は、図１（Ｂ）に示すように、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了してＦＥＴ３をオフさせるタイミング（即ち、スイッチング制御期間の終了タイミング）から、所定の遅延時間ｔａが経過すると、その時点から一定の時間ｔｂだけ、ＰＮＰトランジスタＴ３をオンすると共に、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ１とをオフして、ＦＥＴ３への駆動電圧（ゲート電圧Ｖｇ）を第２の電圧Ｖ２にすることにより、ＦＥＴ３を能動領域でオンさせる。
【００４１】
尚、本第１実施形態では、上記遅延時間ｔａが経過してから上記一定時間ｔｂが経過するまでの時間ｔｂ分の期間が、「スイッチング素子を能動領域で動作させる特定の期間」に相当している。
【００４２】
また、上記遅延時間ｔａは、図５の時間ｔｄ（即ち、スイッチング制御期間の終了に相当するＦＥＴ３の最後のオフタイミングから、コンデンサ７に充電されなくなるまでの時間）よりも若干短い時間に設定されている。そして、上記一定時間ｔｂは、スイッチング制御期間の終了タイミングから「ｔａ＋ｔｂ」の時間が経過した時点では、ＦＥＴ３のドレイン電圧Ｖｄがバッテリ電圧ＶＢでほぼ安定している（つまり、リンギングパルスが殆ど消えている）と考えられる時間に設定されている。
【００４３】
つまり、本第１実施形態の昇圧回路では、ＦＥＴ３のスイッチング制御期間の終了直後であって、そのＦＥＴ３のドレインとコイル１とを結ぶ電流経路にリンギングパルスが発生すると予想される期間に、ＦＥＴ３を、ドレイン・ソース間の抵抗分が大きい能動領域でのオン状態にし、そのＦＥＴ３の抵抗分によって、コイル１に電流を流すと共に該コイル１の残留エネルギーを消費させるようにしている。
【００４４】
このため、図１（Ｂ）における「ドレイン電圧（Ｖｄ）」の段と図５における「ドレイン電圧（Ｖｄ）」の段との比較から明らかなように、スイッチング制御期間の終了直後に生じるリンギングパルスが抑制されることとなる。尚、図１（Ｂ）における「ドレイン電圧（Ｖｄ）」の段では、一点鎖線でＦＥＴ３のドレイン電流Ｉｄも合わせて示している。また、このことは、後述する図２及び図３についても同様である。
【００４５】
そして、このような本第１実施形態の昇圧回路によれば、リンギングパルスが発生すると予想される期間だけ、電力消費を発生させるようにしているため、効率の低下や発熱の増加を、図４（Ｂ）のスナバ回路１５を設けた場合よりも格段に小さく抑えることができる。そして、昇圧能力の低下を招くこともない。
【００４６】
しかも、スイッチング素子としてのＦＥＴ３を能動領域で動作させるための回路としては、出力回路１７にＰＮＰトランジスタＴ３を追加すると共に、第２の電圧Ｖ２を生成する回路を設けるだけで良く、そのような回路や素子は、制御ＩＣ９内に高集積化することができるため、スナバ回路１５を設けた場合のように大型化を招くこともない。つまり、従来の昇圧回路よりも小型化することができる。
【００４７】
次に、第２実施形態の昇圧回路について、図２を用いて説明する。
第２実施形態の昇圧回路は、第１実施形態の昇圧回路と比較すると、下記の（１）及び（２）の点が異なっている。
【００４８】
（１）図２（Ａ）に示すように、制御ＩＣ９内の駆動電圧の出力回路１７から、ＰＮＰトランジスタＴ３が削除されている。
（２）図２（Ｂ）に示すように、制御ＩＣ９は、前述した時間ｔｂ分の期間において、出力端子１９からの駆動電圧の出力レベルを、ＦＥＴ３を完全にオンさせることが可能な第１の電圧Ｖ１（第１レベルに相当）と、ＦＥＴ３を完全にオフさせることが可能な０［Ｖ］（第２レベルに相当）とに、スイッチング制御期間におけるＦＥＴ３のオン／オフ周期よりも短い周期で切り換えて、ＦＥＴ３のゲート電圧Ｖｇを該ＦＥＴ３が能動領域でオンする電圧（本実施形態では約２［Ｖ］）にし、これにより、その時間ｔｂ分の期間において、ＦＥＴ３を第１実施形態と同様に能動領域でオンさせる。
【００４９】
尚、出力端子１９からの駆動電圧の出力レベルを第１の電圧Ｖ１にするときには、ＰＮＰトランジスタＴ２をオンすると共に、ＮＰＮトランジスタＴ１をオフし、出力端子１９からの駆動電圧の出力レベルを０［Ｖ］にするときには、ＰＮＰトランジスタＴ２をオフすると共に、ＮＰＮトランジスタＴ１をオンする。このため、上記時間ｔｂ分の期間においては、ＮＰＮトランジスタＴ１とＰＮＰトランジスタＴ２とが、スイッチング制御期間におけるＦＥＴ３のオン／オフ周期よりも非常に短い周期で、互いに逆の状態にオン／オフされることとなる。また、図２（Ｂ）においても、図１（Ｂ）と同様に、第１の電圧Ｖ１（＝ＶＢ）は、１４［Ｖ］としている。
【００５０】
つまり、ＦＥＴ３のゲート・ソース間には静電容量があり、また、制御ＩＣ９の出力端子１９とＦＥＴ３のゲートとの間には抵抗分があるため、本第２実施形態では、その静電容量と抵抗分を利用して、制御ＩＣ９から出力する駆動電圧をいわゆるデューティ制御することにより、ＦＥＴ３のゲート電圧Ｖｇを該ＦＥＴ３が能動領域でオンする電圧にしている。
【００５１】
そして、このような第２実施形態の昇圧回路によっても、第１実施形態の昇圧回路と同じ効果を得ることができる。また、ＦＥＴ３への駆動電圧の出力回路１７として、従来回路と同じものをそのまま利用することができ有利である。尚、勿論、制御ＩＣ９の出力端子１９とＦＥＴ３のゲートとの間に、故意に抵抗を設けても良い。
【００５２】
次に、第３実施形態の昇圧回路について、図３を用いて説明する。
第３実施形態の昇圧回路は、第１実施形態の昇圧回路と比較すると、下記の（ａ）及び（ｂ）の点が異なっている。
【００５３】
（ａ）図３（Ａ）に示すように、制御ＩＣ９内の駆動電圧の出力回路１７から、ＰＮＰトランジスタＴ３が削除されている。尚、この点は、第２実施形態と同じである。
（ｂ）図３（Ｂ）に示すように、制御ＩＣ９は、スイッチング制御期間におけるＦＥＴ３の最後のオン期間が終了して該ＦＥＴをオフさせる際に、出力回路１７のＰＮＰトランジスタＴ２は瞬時にオンからオフへ変化させるが、ＮＰＮトランジスタＴ１の方は、ある一定の時間ｔｃをかけてオフから完全なオンへと緩やかに変化させる。そして、このようなＮＰＮトランジスタＴ１の制御により、出力端子１９からの駆動電圧の出力レベルを、ＦＥＴ３が能動領域での動作を経てオフ状態となるように、第１の電圧Ｖ１から０［Ｖ］へと緩やかに変化させるようになっている。尚、図３（Ｂ）においても、図１（Ｂ）と同様に、第１の電圧Ｖ１（＝ＶＢ）は、１４［Ｖ］としている。
【００５４】
よって、ＦＥＴ３は、スイッチング制御期間の終了時に、能動領域での動作を経て緩やかにオフすることとなり、その際の抵抗分によって、コイル１に蓄積されている磁束エネルギーを消費することとなる。
【００５５】
このため、本第３実施形態の昇圧回路によっても、図３（Ｂ）における「ドレイン電圧（Ｖｄ）」の段と図５における「ドレイン電圧（Ｖｄ）」の段との比較から明らかなように、スイッチング制御期間の終了直後に生じるリンギングパルスが抑制されることとなる。そして、この昇圧回路によっても、第１及び第２実施形態の各昇圧回路と同様に、効率及び昇圧能力の低下や発熱の増加を小さく抑えることができると共に、小型化を達成することができる。
【００５６】
以上、本発明の一実施形態について説明したが、本発明はこうした実施形態に何等限定されるものではなく、本発明の要旨を逸脱しない範囲において、種々なる態様で実施し得ることは勿論である。
【００５７】
例えば、スイッチング素子としては、ＦＥＴに限らず、他の種類のトランジスタを用いても良い。
そして、もし、スイッチング素子として、バイポーラトランジスタを用いるのであれば、図１〜図３のＦＥＴ３に代えて、ＮＰＮトランジスタを用いると共に、そのＮＰＮトランジスタ（以下、コイルスイッチング用ＮＰＮトランジスタという）のベースと制御ＩＣ９の出力端子１９との間、或いは、制御ＩＣ９の内部に、そのコイルスイッチング用ＮＰＮトランジスタのベース電流を制限するためのベース電流制限用抵抗を設ければ良い。
【００５８】
尚、例えば図１に示した第１実施形態の昇圧回路において、ＦＥＴ３の代わりにＮＰＮトランジスタを用いる場合、出力回路１７で用いる第１及び第２の電圧Ｖ１，Ｖ２と上記ベース電流制限用抵抗の抵抗値は、出力回路１７におけるＰＮＰトランジスタＴ２をオンすると共に、ＰＮＰトランジスタＴ３とＮＰＮトランジスタＴ１とをオフすると、ＦＥＴ３に代わるコイルスイッチング用ＮＰＮトランジスタのベースへ該トランジスタが飽和領域でオンする駆動電流（即ち、コイルスイッチング用ＮＰＮトランジスタのベース電流）が流れ、ＰＮＰトランジスタＴ３をオンすると共に、ＰＮＰトランジスタＴ２とＮＰＮトランジスタＴ１とをオフすると、コイルスイッチング用ＮＰＮトランジスタのベースへ該トランジスタが能動領域でオンする駆動電流が流れるように設定しておけば良い。
【００５９】
また、例えば第１実施形態の昇圧回路において、ＦＥＴ３の代わりにＮＰＮトランジスタを用いる場合、出力回路１７における２つのＰＮＰトランジスタＴ２，Ｔ３のうち、ＰＮＰトランジスタＴ２のエミッタを第１の電圧Ｖ１ではなく第１の定電流回路に接続すると共に、ＰＮＰトランジスタＴ３のエミッタを第２の電圧Ｖ２ではなく第２の定電流回路に接続するようにしても良い。つまり、この場合、上記第１の定電流回路は、ＦＥＴ３に代わるコイルスイッチング用ＮＰＮトランジスタを飽和領域でオンさせることが可能な駆動電流を出力するように構成し、上記第２の定電流回路は、コイルスイッチング用ＮＰＮトランジスタを能動領域でオンさせることが可能な駆動電流を出力するように構成しておけば良い。尚、この場合、上記ベース電流制限用抵抗は削除可能である。そして、このように定電流回路を用いる変形例は、他の第２及び第３実施形態についても同様に適用することができる。
【図面の簡単な説明】
【００６０】
【図１】第１実施形態の昇圧回路の説明図である。
【図２】第２実施形態の昇圧回路の説明図である。
【図３】第３実施形態の昇圧回路の説明図である。
【図４】従来の昇圧回路の構成を表す構成図である。
【図５】従来の昇圧回路の動作を表すタイムチャートである。
【符号の説明】
【００６１】
１…コイル、３…ＮチャネルＭＯＳＦＥＴ（スイッチング素子）、５…電流逆流防止用ダイオード、７…コンデンサ、９…制御ＩＣ、１７…出力回路、１９…出力端子、Ｔ１…ＮＰＮトランジスタ、Ｔ２，Ｔ３…ＰＮＰトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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