(57)【要約】  【課題】  １枚のウェハからより多くの半導体チップを製造する。  【解決手段】  この半導体チップの製造方法は、第１の方向に沿った第１群のスクライブ領域が所定の第１の幅に、第２の方向に沿った第２群のスクライブ領域が第１の幅より狭い所定の第２の幅にそれぞれなるように、複数の集積回路をウェハ内にマトリクス状に形成するとともに、第１群のスクライブ領域内にＴＥＧを形成するステップ（ａ）と、第１群のスクライブ領域を、所定の第３の幅を有する第１のダイシングブレードを用いて切削するステップ（ｂ）と、第２群のスクライブ領域を、第３の幅より狭い所定の第４の幅を有する第２のダイシングブレードを用いて切削するステップ（ｃ）とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の方向に沿った第１群のスクライブ領域が所定の第１の幅に、第２の方向に沿った第２群のスクライブ領域が前記第１の幅より狭い所定の第２の幅にそれぞれなるように、複数の集積回路をウェハ内にマトリクス状に形成するとともに、前記第１群のスクライブ領域内にＴＥＧ（テストエレメンタリグループ）を形成するステップ（ａ）と、
前記第１群のスクライブ領域を、所定の第３の幅を有する第１のダイシングブレードを用いて切削するステップ（ｂ）と、
前記第２群のスクライブ領域を、前記第３の幅より狭い所定の第４の幅を有する第２のダイシングブレードを用いて切削するステップ（ｃ）と、
を具備する半導体チップの製造方法。
【請求項２】
前記第３の幅が、前記ＴＥＧのパッドの幅より広く且つ前記第１の幅より狭い、請求項１記載の半導体チップの製造方法。
【請求項３】
請求項１又は２記載の半導体チップの製造方法を用いて製造された半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップの製造方法に関し、さらに、そのような半導体チップの製造方法によって製造された半導体チップに関する。
【背景技術】
【０００２】
一般に、半導体チップを製造するためには多数の工程を経なければならないので、初期の段階でウェハの良否を検査することにより、不良ウェハを製造工程から排除することが望ましい。このため、ウェハの所定領域に、ＴＥＧ（テストエレメンタリグループ）と呼ばれるウェハ検査用の素子が形成されることが多い。
【０００３】
図３に、このようなＴＥＧが形成されたウェハを示す。図３に示す１枚のウェハＷ２は、ダイシングにより細かく切断されて、多数のチップＤ１１、Ｄ１２、…に分割される。ウェハＷ２において、チップ領域を区分する領域は、目印等を描くために利用することができるので、スクライブ領域と呼ばれる。ＴＥＧは、図３において参照番号Ｑ１、Ｑ２、…で示すように、スクライブ領域の中の所定の領域に形成される。以下においては、ＴＥＧが形成される領域をスクライブＴＥＧ領域と呼ぶことにする。
ＴＥＧは、回路素子と、回路素子に電気的に接続されたパッドとを含んでおり、このパッドに計測器を接続し、ＴＥＧ内の回路素子の特性を測定することにより、ウェハＷ２の良否を判定することができる。
【０００４】
従来、図３に示すように、ＴＥＧが形成される図中上下方向に沿った第１群のスクライブ領域Ｔ１、Ｔ２、…の幅とＴＥＧが形成されない図中左右方向に沿った第２群のスクライブ領域Ｔ１１、Ｔ１２、…の幅とが同じ幅となるように、複数の集積回路が、図中の上下方向及び左右方向における間隔が等しいマトリクス状に形成されていた。そして、所定の幅を有する１つのダイシングブレードを用いて、第１群及び第２群のスクライブ領域を切削し、チップＤ１１、Ｄ１２、…を製造していた。このように、ＴＥＧが形成されない第２群のスクライブ領域Ｔ１１、Ｔ１２、…の幅をＴＥＧが形成される第１群のスクライブ領域Ｔ１、Ｔ２、…の幅と同じとしていたため、１枚のウェハから製造できる半導体チップの数が少なくなってしまっていた。
【０００５】
ところで、スクライブ工程の際にチップサイドにＡｌのかえりの発生を抑制することにより半導体チップの品質を向上させた半導体装置の製造方法が知られている（例えば、特許文献１参照）。
【０００６】
しかしながら、特許文献１に掲載された半導体装置の製造方法は、Ａｌパッドの幅をダイシングブレードによるカット幅より狭く形成することによりチップサイドにＡｌのかえりの発生を抑制するものであり、１枚のウェハから製造できる半導体集積回路の数を多くするものではない。
【０００７】
【特許文献１】特開２００１−６０５６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
そこで、上記の点に鑑み、本発明は、１枚のウェハから製造できる半導体チップの数を多くすることが可能な半導体チップの製造方法を提供することを目的とする。さらに、本発明は、そのような半導体チップの製造方法によって製造された半導体チップを提供することを目的とする。
【課題を解決するための手段】
【０００９】
以上の課題を解決するため、本発明に係る半導体チップの製造方法は、第１の方向に沿った第１群のスクライブ領域が所定の第１の幅に、第２の方向に沿った第２群のスクライブ領域が第１の幅より狭い所定の第２の幅にそれぞれなるように、複数の集積回路をウェハ内にマトリクス状に形成するとともに、第１群のスクライブ領域内にＴＥＧを形成するステップ（ａ）と、第１群のスクライブ領域を、所定の第３の幅を有する第１のダイシングブレードを用いて切削するステップ（ｂ）と、第２群のスクライブ領域を、第３の幅より狭い所定の第４の幅を有する第２のダイシングブレードを用いて切削するステップ（ｃ）とを具備する。
【００１０】
ここで、第３の幅が、ＴＥＧのパッドの幅より広く且つ第１の幅より狭いこととしても良い。
【００１１】
また、本発明に係る半導体チップは、上記半導体チップの製造方法によって製造されたことを特徴とする。
【発明の効果】
【００１２】
本発明によれば、１枚のウェハからより多くの半導体チップを製造することが可能となる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の実施形態に係る半導体集積回路の製造方法のフローチャートである。
【００１４】
まず、第１の方向に沿った第１群のスクライブ領域が所定の第１の幅に、第２の方向に沿った第２群のスクライブ領域が第１の幅より狭い所定の第２の幅にそれぞれなるように、複数の集積回路をウェハ内にマトリクス状に形成するとともに、第１群のスクライブ領域内にＴＥＧを形成する（ステップＳ１）。
図２は、チップＣ１１、Ｃ１２、…をウェハＷ１内にマトリクス状に形成した様子を示す図である。図２に示すように、図中上下方向に沿った第１群のスクライブ領域Ｓ１、Ｓ２、…の幅は、図中左右方向に沿った第２群のスクライブ領域Ｓ１１、Ｓ１２、…の幅より広くなっており、第１群のスクライブ領域Ｓ１、Ｓ２、…内のスクライブＴＥＧ領域Ｐ１、Ｐ２、…内には、複数のＴＥＧが形成されている。
【００１５】
図３は、ウェハＷ１の断面の一部を示す図である。図３に示すように、チップＣ１１内には、トランジスタＴＲ１が形成されており、スクライブＴＥＧ領域Ｐ２内には、トランジスタＴＲ２が形成されている。これらのトランジスタＴＲ１、ＴＲ２上には、絶縁膜２が形成されており、この絶縁膜２上には、パッド３、４が、トランジスタＴＲ１、ＴＲ２に電気的に接続するように、それぞれ形成されている。
このとき、パッド４に計測器を接続し、ＴＥＧ内の回路素子（ここでは、トランジスタＴＲ２）の特性を測定することにより、ウェハＷ１の良否を判定することができる。
【００１６】
次に、第１群のスクライブ領域Ｓ１、Ｓ２、…を、所定の第３の幅を有する第１のダイシングブレードを用いて切削する（ステップＳ２）。なお、第１のダイシングブレードの幅は、第１群のスクライブ領域Ｓ１、Ｓ２、…の幅より狭く、且つ、スクライブＴＥＧ領域Ｐ１、Ｐ２、…に形成されたＴＥＧのパッドの幅より広いことが望ましい。第１のダイシングブレードの幅をＴＥＧのパッドの幅より広くすることにより、ＴＥＧのパッドのかえりの発生を抑制することができる。
【００１７】
さらに、第２群のスクライブ領域Ｓ１１、Ｓ１２、…を、第３の幅より狭い所定の第４の幅を有する第２のダイシングブレードを用いて切削する（ステップＳ３）。これにより、チップＣ１１、Ｃ１２、…を分割することができる。
なお、上記において、第２群のスクライブ領域Ｓ１１、Ｓ１２、…を切削した後に、第１群のスクライブ領域Ｓ１、Ｓ２、…を切削することとしても良い。また、上記のように分割されたチップＣ１１、Ｃ１２、…をパッケージングすることとしても良いし、基板等にベアチップ実装することとしても良い。
【００１８】
以上説明したように、本実施形態によれば、第２群のスクライブ領域Ｓ１１、Ｓ１２、…の幅を第１群のスクライブ領域Ｓ１、Ｓ２、…の幅より狭くすることにより、より多くのチップＣ１１、Ｃ１２、…をウェハＷ１内に形成することができる。これにより、１枚のウェハから製造できるチップの数を多くすることができる。
【産業上の利用可能性】
【００１９】
本発明は、半導体集積回路の製造方法において利用可能である。さらに、本発明は、そのような半導体集積回路を用いて製造された半導体集積回路において利用可能である。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施形態に係る半導体集積回路の製造方法を示すフローチャート。
【図２】本実施形態の半導体集積回路の製造方法におけるウェハの様子を示す図。
【図３】ウェハ内に複数の集積回路を形成した様子を示す図。
【図４】従来の半導体集積回路の製造方法におけるウェハの様子を示す図。
【符号の説明】
【００２１】
２  絶縁膜、３、４  パッド、Ｃ１１、Ｃ１２、…、Ｄ１１、Ｄ１２、…  チップ、Ｓ１、Ｓ２、…、Ｔ１、Ｔ２、…  スクライブ領域、ＴＲ１、ＴＲ２  トランジスタ、Ｐ１、Ｐ２、…、Ｑ１、Ｑ２、…  スクライブＴＥＧ領域、Ｗ１、Ｗ２  ウェハ
【図１】
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【図２】
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【図３】
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【図４】
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