(57)【要約】【課題】  小さな追加回路規模であって容易な制御により、発振周波数をスペクトラム拡散させることが可能なクロックジェネレータ、およびその制御方法を提供すること【解決手段】  周波数位相比較器１１から、チャージポンプ回路（ＣＰ）１２およびループフィルタ（ＬＦ）１３を経て、電圧制御発振器（ＶＣＯ）１４から出力クロック信号ＰＯが出力されると共に、分周器（ＤＩＶ）１５を介して周波数位相比較器１１に戻される、位相同期ループ回路を備える。リファレンスクロック信号Ｒと分周クロック信号Ｄとの位相差を検出して出力クロック信号ＰＯの発振周波数所定周波数にロックするところ、位相同期ループ回路の位相同期制御に関わらず変調パルス生成器１から変調信号Ｍを出力し位相比較信号Ｐに重畳することにより、出力クロック信号ＰＯの発振周波数を変調する。所定のスペクトラム拡散特性を有する出力クロック信号ＰＯを得ることができる。【選択図】  図１
2005354256.tif 000002
【特許請求の範囲】
【請求項１】
リファレンスクロック信号に対する出力クロック信号の位相差に応じた位相比較信号を出力する位相比較器を備え、前記位相比較信号に応じて前記出力クロック信号の発振周波数を変化させて、前記リファレンスクロック信号に応じた発振周波数に位相同期させる位相同期ループ回路と、
前記位相比較信号に重畳され前記出力クロック信号の発振周波数を変調する変調信号を出力する変調器とを備えることを特徴とするクロックジェネレータ。
【請求項２】
前記位相同期ループ回路には、
前記位相比較信号および前記変調信号が入力され、重畳信号が出力される信号重畳部と、
前記重畳信号が入力され、前記出力クロック信号の発振周波数を調整するチャージポンプ回路とを備えることを特徴とする請求項１に記載のクロックジェネレータ。
【請求項３】
前記変調器は、所定期間において、位相進み量と位相遅れ量とが同等となるように前記変調信号を出力することを特徴とする請求項１に記載のクロックジェネレータ。
【請求項４】
前記変調信号は、位相進み変調を指令する変調位相進み信号と位相遅れ変調を指令する変調位相遅れ信号とを備えており、前記変調位相進み信号と前記変調位相遅れ信号とは、前記所定期間において、相互に同等の時間割合で出力されることを特徴とする請求項３に記載のクロックジェネレータ。
【請求項５】
前記変調位相進み信号および前記変調位相遅れ信号のうち少なくとも何れか一方は、前記所定期間において、均等な時間幅を有するパルス信号として出力されることを特徴とする請求項４に記載のクロックジェネレータ。
【請求項６】
前記変調位相進み信号および前記変調位相遅れ信号のうち少なくとも何れか一方は、前記所定期間において、個々に時間幅の異なるパルス信号として出力されることを特徴とする請求項４に記載のクロックジェネレータ。
【請求項７】
前記変調信号の出力期間において、前記位相比較信号の出力を抑制する競合制御回路を備えることを特徴とする請求項１に記載のクロックジェネレータ。
【請求項８】
信号出力が抑制される前記位相比較信号は、前記変調信号による位相変調を相殺する信号であることを特徴とする請求項７に記載のクロックジェネレータ。
【請求項９】
位相同期ループ回路において、リファレンスクロック信号に対する出力クロック信号の位相差を示す位相比較信号に応じて、前記出力クロック信号の発振周波数を前記リファレンスクロック信号に応じた発振周波数に位相同期制御する際、
前記位相比較信号が前記位相差に関わらず変調されることを特徴とするクロックジェネレータの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ回路を用いたクロックジェネレータ、およびその制御方法に関するものであり、特に、高速発振動作に伴う電磁波輻射を低減するために、発振周波数がスペクトラム拡散されたクロック信号を発生するクロックジェネレータ、およびその制御方法に関するものである。
【背景技術】
【０００２】
図１１に示すように、特許文献１に開示されているＰＬＬ回路は、中心周波数が基準周波数信号Ｒに位相同期するように動作して発振信号ＰＯを出力する通常のＰＬＬ回路であるＰＬＬ部１００と、アップ信号ＵＰまたはダウン信号ＤＮの供給を受けＤＩＶ１５０の分周比を切り替える切り替え制御信号ＣＣを出力することにより、所定の周波数帯域幅の周波数変調であるディザリングを制御するディザリング制御部２００とを備えている。ディザリング制御部２００は、ＰＦＤ１１からのアップ信号ＵＰとダウン信号ＤＮとの状態をラッチするラッチ回路２１０と、付加チャージポンプ信号ＰＳを出力するチャージポンプ回路２２０から構成されている。
【０００３】
図１２において、発振信号ＰＯの中心周波数を１００ＭＨｚ、基準信号Ｒの周波数を１ＭＨｚ、ＤＩＶ１５０の基本分周比を１００、周波数変調幅を±１ＭＨｚとして、動作を説明する。
【０００４】
ある時点Ｔ１のとき発振信号ＰＯが中心周波数より低下し、９９ＭＨｚになったとする。ＤＩＶ１５０の分周比１００に対応する分周信号Ｄ（０．９９ＭＨ）が、基準信号Ｒより位相が遅れ、アップ信号ＵＰが４パルス出力される。ＣＰ１２がアップ信号ＵＰの供給に応答して正チャージポンプ信号ＰＣを出力する。また、ディザリング制御部２００からは、Ｌレベルの分周比切り替え制御信号ＣＣが出力され、ＤＩＶ１５０の分周比が１加算されて１０１となる。分周信号Ｄの周波数が基準信号Ｒの周波数よりさらに低下して、ＰＦＤ１１からアップ信号ＵＰの出力が継続される。発振信号ＰＯの周波数が上昇を続け１０１ＭＨｚに達すると、ＰＦＤ１１からのアップ信号ＵＰの出力は停止され、ダウン信号ＤＮの出力を始める。ＣＰ１２がダウン信号ＤＮの供給に応答して負チャージポンプ信号ＰＣを出力する。また、ディザリング制御部２００からは、Ｈレベルの分周比切り替え制御信号ＣＣが出力され、ＤＩＶ１５０の分周比が１減算されて９９となる。分周信号Ｄの周波数が基準信号Ｒの周波数よりさらに上昇して、ＰＦＤ１１からダウン信号ＤＮの出力が継続される。発振信号ＰＯの周波数が下降を続け９９ＭＨｚに達すると、ＰＦＤ１１からのダウン信号ＤＮの出力は停止される。以後、同様の動作を繰り返し、発振信号ＰＯは所望の周波数幅９９〜１０１ＭＨｚでディザリングされる。
【０００５】
【特許文献１】特開２００１−７７００号公報（第２９段落−第５２段落、第１図、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記特許文献１では、発振信号ＰＯの周波数を変調させるために、通常のＰＬＬ回路であるＰＬＬ部１００に加えて、ディザリング制御部２００を備えることが必要である。ディザリング制御部２００は、ＰＦＤ１１からのアップ信号ＵＰとダウン信号ＤＮとの状態をラッチするラッチ回路２１０と、ラッチ回路２１０から出力される切り替え制御信号ＣＣに応じて付加チャージポンプ信号ＰＳを出力するチャージポンプ回路２２０から構成されるため、ディザリング制御部２００の追加に伴う回路規模の増大が避けられず問題である。
【０００７】
また、ＰＬＬ部１００に備えられるチャージポンプ回路１２に加えて、ディザリング制御部２００にもチャージポンプ回路２２０が備えられており、各々の出力信号である、チャージポンプ信号ＰＣと付加チャージポンプ信号ＰＳとが合成されて、合成チャージポンプ信号ＰＣＳとしてＬＰＦ１３に入力されてＰＬＬ動作が行われる。ＰＬＬ動作の制御が、２つのチャージポンプ回路１２、２２０により二重に行われることとなり、制御系が複雑となって、出力信号ＰＯの発振周波数を安定させることが困難となるおそれもあり問題である。
【０００８】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、小さな追加回路規模であって容易な制御により、発振周波数をスペクトラム拡散させることが可能なクロックジェネレータ、およびその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
前記目的を達成するために、第１の発明に係るクロックジェネレータは、リファレンスクロック信号に対する出力クロック信号の位相差に応じた位相比較信号を出力する位相比較器を備え、位相比較信号に応じて出力クロック信号の発振周波数を変化させて、リファレンスクロック信号に応じた発振周波数に位相同期させる位相同期ループ回路と、位相比較信号に重畳され出力クロック信号の発振周波数を変調する変調信号を出力する変調器とを備えることを特徴とする。
【００１０】
第１の発明のクロックジェネレータでは、位相同期ループ回路により、リファレンスクロック信号に対する出力クロック信号の位相差に応じた位相比較信号が出力されて、出力クロック信号の発振周波数がリファレンスクロック信号に応じた発振周波数に位相同期される際、変調器から出力される変調信号が位相比較信号に重畳され、出力クロック信号の発振周波数が変調される。
【００１１】
また、第１の発明に係るクロックジェネレータの制御方法は、位相同期ループ回路において、リファレンスクロック信号に対する出力クロック信号の位相差を示す位相比較信号に応じて、出力クロック信号の発振周波数をリファレンスクロック信号に応じた発振周波数に位相同期制御する際、位相比較信号が位相差に関わらず変調されることを特徴とする。
【００１２】
第１の発明に係るクロックジェネレータの制御方法では、位相同期ループ回路により、リファレンスクロック信号に対する出力クロック信号の位相差に応じた位相比較信号が出力されて、出力クロック信号の発振周波数がリファレンスクロック信号に応じた発振周波数に位相同期制御される際、位相差に関わらず、位相比較信号が変調される。
【００１３】
これにより、リファレンスクロック信号に対する出力クロック信号の位相差に応じた位相比較信号が出力されて、出力クロック信号の発振周波数がリファレンスクロック信号に応じた発振周波数に位相同期されるところ、位相比較信号が位相差に関わらず変調されて出力クロック信号の発振周波数を変調することができる。位相比較信号の変調特性を調整することにより、出力クロック信号の発振周波数のスペクトラム拡散特性を容易に調整することができる。
【００１４】
また、位相比較信号の変調は変調信号の重畳により行われ、変調信号は変調器から出力することができる。背景技術におけるディザリング制御部２００がラッチ回路２１０とチャージポンプ回路２２０とを備える必要があることに比して、変調器等の信号重畳に基づく追加回路は小規模なものとすることができる。
【００１５】
ＰＬＬ動作の制御は、位相同期ループ回路による一重のループにより構成されるため、ＰＬＬ動作の制御が二重のループ構成である背景技術に比して、制御系を簡略化することができ、出力クロック信号の発振周波数を安定化させることができる。
【発明の効果】
【００１６】
本発明によれば、位相同期ループ回路において位相比較信号を変調させることにより、出力クロック信号の発振周波数をスペクトラム拡散させて出力することが可能なクロックジェネレータ、およびその制御方法を提供することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明のクロックジェネレータ、およびその制御方法について具体化した実施形態を図１乃至図１０に基づき図面を参照しつつ詳細に説明する。
【００１８】
図１は、本発明のクロックジェネレータの第１原理図である。出力クロック信号ＰＯが分周器（ＤＩＶ）１５で分周され分周クロック信号Ｄとして周波数位相比較器１１に入力されている。周波数位相比較器１１には、更にリファレンスクロック信号Ｒが入力されており、分周クロック信号Ｄとの間で位相比較が行なわれる。比較結果は、位相比較信号Ｐとして出力される。
【００１９】
変調パルス生成器１からは変調信号Ｍが出力され、位相比較信号Ｐに重畳される。位相比較信号Ｐは変調信号Ｍの重畳により変調されて変調位相比較信号ＰＭがチャージポンプ回路（ＣＰ）１２に入力される。チャージポンプ回路（ＣＰ）１２では、変調位相比較信号ＰＭに応じて電荷の供給と吸収とが行われ、チャージポンプ信号ＰＣが出力される。チャージポンプ信号ＰＣはループフィルタ（ＬＦ）１３にて平滑され、発振制御信号ＣＯが電圧制御発振器（ＶＣＯ）１４に入力される。電圧制御発振器（ＶＣＯ）１４では、発振制御信号ＣＯの電圧値に応じた発振周波数の出力クロック信号ＰＯを出力する。
【００２０】
周波数位相比較器１１から、チャージポンプ回路（ＣＰ）１２およびループフィルタ（ＬＦ）１３を経て、電圧制御発振器（ＶＣＯ）１４から出力クロック信号ＰＯが出力されると共に、出力クロック信号ＰＯが分周器（ＤＩＶ）１５を介して周波数位相比較器１１に戻される構成により、位相同期ループ回路が構成されている。背景技術におけるＰＬＬ部１００と同様の回路構成である。リファレンスクロック信号Ｒと分周クロック信号Ｄとの位相差を検出し、位相差を相殺する方向に位相が同期制御されて、出力クロック信号ＰＯの発振周波数がリファレンスクロック信号Ｒの発振周波数に応じた周波数にロックされる、いわゆるＰＬＬ動作の制御が行われる。
【００２１】
第１原理図では、位相同期ループ回路における位相同期制御に関わらず変調パルス生成器１から変調信号Ｍを出力し、位相比較信号Ｐに重畳することにより、出力クロック信号ＰＯの発振周波数を変調する構成である。変調パルス生成器１における変調信号Ｍを調整することにより、出力クロック信号ＰＯの変調を調整することができ、所定のスペクトラム拡散特性を有する出力クロック信号ＰＯを得ることができる。
【００２２】
図２に示す第１実施形態のクロックジェネレータは、第１原理図（図１）に基づく回路構成を備えている。周波数位相比較器１１から位相比較信号として、アップ信号／ＵＰ０とダウン信号ＤＮ０とが出力される場合である。ここで、アップ信号／ＵＰ０はローレベルを有効とする信号であり、ダウン信号ＤＮ０はハイレベルを有効とする信号であるものと定義する。リファレンスクロック信号Ｒに対して分周クロック信号Ｄの位相が遅れている場合には、アップ信号／ＵＰ０が出力され、出力クロック信号ＰＯの位相を進めるように指令が発せられる。また、分周クロック信号Ｄの位相が進んでいる場合には、ダウン信号ＤＮ０が出力され、出力クロック信号ＰＯの位相を遅らせるように指令が発せられる。
【００２３】
チャージポンプ回路（ＣＰ）１２は、アップ信号とダウン信号とが入力されるように構成されることが一般的である。例えば、アップ信号が入力された際には電荷の供給を行い、チャージポンプ信号ＰＣが平滑されて発振制御信号ＣＯの電位が上昇する。電圧制御発振器（ＶＣＯ）１４から出力される出力クロック信号ＰＯの発振周波数が上昇し位相の遅れを減少させる。また、ダウン信号が入力された際には電荷の吸収を行い、チャージポンプ信号ＰＣが平滑されて発振制御信号ＣＯの電位が下降する。電圧制御発振器（ＶＣＯ）１４から出力される出力クロック信号ＰＯの発振周波数が下降し位相の進みを減少させる。
【００２４】
第１実施形態のクロックジェネレータでは、変調パルス生成器１Ａを備えており、アップ信号／ＵＰ０およびダウン信号ＤＮ０の各々に対応して、第１変調信号／ＭＵＰおよび第２変調信号ＭＤＮとが出力される。ここで、第１変調信号／ＭＵＰはローレベルを有効とする信号であり、第２変調信号ＭＤＮはハイレベルを有効とする信号であるものと定義する。
【００２５】
アップ信号／ＵＰ０と第１変調信号／ＭＵＰとは、論理積回路Ａ１により論理積演算され、変調アップ信号／ＵＰが出力されて、チャージポンプ回路（ＣＰ）１２に入力される。ここで、アップ信号／ＵＰ０、第１変調信号／ＭＵＰ、および変調アップ信号／ＵＰは、共にローレベルを有効とする信号であるので、論理積回路Ａ１により両信号の論理和が出力されることとなる。すなわち、アップ信号／ＵＰ０、または第１変調信号／ＭＵＰの少なくとも何れか一方の信号レベルがローレベルの場合に、変調アップ信号／ＵＰがローレベルとなり、チャージポンプ回路（ＣＰ）１２に対して位相を進める指令が入力される。
【００２６】
ダウン信号ＤＮ０と第２変調信号ＭＤＮとは、論理和回路Ｏ１により論理和演算され、変調ダウン信号ＤＮが出力されて、チャージポンプ回路（ＣＰ）１２に入力される。ここで、ダウン信号ＤＮ０、第２変調信号ＭＤＮ、および変調ダウン信号ＤＮは、共にハイレベルを有効とする信号であるので、論理和回路Ｏ１により両信号の論理和が出力されることとなる。すなわち、ダウン信号ＤＮ０、または第２変調信号ＭＤＮの少なくとも何れか一方の信号レベルがハイレベルの場合に、変調ダウン信号ＤＮがハイレベルとなり、チャージポンプ回路（ＣＰ）１２に対して位相を遅らせる指令が入力される。
【００２７】
これにより、位相同期ループ回路において、位相同期制御を行う際の位相比較信号であるアップ信号／ＵＰ０およびダウン信号ＤＮ０に、変調パルス生成器１Ａから出力される、第１および第２変調信号／ＭＵＰおよびＭＤＮが重畳される。位相比較信号であるアップ信号／ＵＰ０およびダウン信号ＤＮ０による位相同期制御に加えて、第１および第２変調信号／ＭＵＰおよびＭＤＮにより、位相の進み制御および遅れ制御が強制的に行われる。強制的に位相進み制御が行なわれる期間においては、チャージポンプ回路（ＣＰ）１２からの電荷の供給が継続することに応じて発振制御信号ＣＯの電圧レベルは上昇する。これに伴い、出力クロック信号ＰＯの発振周波数は上昇する。また、強制的に位相遅れ制御が行なわれる期間においては、チャージポンプ回路（ＣＰ）１２への電荷の吸収が継続することに応じて発振制御信号ＣＯの電圧レベルは下降する。これに伴い、出力クロック信号ＰＯの発振周波数は下降する。
【００２８】
図３に具体的な動作波形を示す。所定期間ごとに第１変調信号／ＭＵＰと第２変調信号ＭＤＮとが出力される。信号の出力は所定パルス幅で断続して行われ、所定期間内におけるトータルの信号出力時間は、第１変調信号／ＭＵＰと第２変調信号ＭＤＮとで同一となるように出力される。
【００２９】
これにより、第１変調信号／ＭＵＰがローレベルとなる出力期間において、所定パルス幅により断続的に変調アップ信号／ＵＰが出力される。チャージポンプ回路（ＣＰ）１２は、断続的に電荷を供給してチャージポンプ信号ＰＣを出力する。チャージポンプ信号ＰＣはループフィルタ（ＬＦ）１３において平滑され、所定の勾配で電位上昇をする発振制御信号ＣＯが出力される。また、第２変調信号ＭＤＮがハイレベルとなる出力期間において、所定パルス幅により断続的に変調ダウン信号ＤＮが出力される。チャージポンプ回路（ＣＰ）１２は、断続的に電荷を吸収してチャージポンプ信号ＰＣを出力する。チャージポンプ信号ＰＣはループフィルタ（ＬＦ）１３において平滑されて、所定の勾配で電位下降をする発振制御信号ＣＯが出力される。
【００３０】
ここで、発振制御信号ＣＯの上昇電圧幅と下降電圧幅とは、同一であることが重要である。図３においては、電圧幅ΔＶを有して発振制御信号ＣＯが振動する場合を示している。電圧制御発振器（ＶＣＯ）１４において発振制御信号ＣＯの電圧値に応じた発振周波数で出力クロック信号ＰＯが出力されるため、リファレンスクロック信号Ｒの発振周波数に基づき位相同期ループ回路においてロックされる発振周波数から、所定の周波数幅で周波数変動を繰り返すスペクトラム拡散を得るためには、発振制御信号ＣＯが所定の電圧幅ΔＶで変動する必要があるからである。
【００３１】
図４には、変調パルス生成器１Ａの回路例を示す。図５にその動作波形を示す。変調信号／ＭＵＰ、ＭＤＮの個々のパルス信号を確定する変調パルス幅制御用プログラマブルカウンタＣ１１と、第１変調信号／ＭＵＰと第２変調信号ＭＤＮとの各々の出力期間を決定する変調周波数制御用プログラマブルカウンタＣ１２とを備えている。変調パルス幅制御用プログラマブルカウンタＣ１１からは、変調信号／ＭＵＰ、ＭＤＮのパルス幅を有して発振するパルス幅制御信号ＯＣ１１が出力され、論理反転回路Ｉ１１および論理積回路Ａ１１に入力されている。変調周波数制御用プログラマブルカウンタＣ１２からは、変調信号／ＭＵＰ、ＭＤＮの出力継続期間ごとに電圧レベルが反転する出力期間制御信号ＯＣ１２が出力され、論理和回路Ｏ１１および論理積回路Ａ１１に入力されている。ここで、論理和回路の他方の入力端子には論理反転回路Ｉ１１の出力端子が接続されている。
【００３２】
論理和回路Ｏ１１は、入力されている信号が何れもローレベルの場合にのみローレベルの信号を出力する。すなわち、出力期間制御信号ＯＣ１２がローレベルであって、パルス幅制御信号ＯＣ１１がハイレベルの場合に、ローレベルの出力信号が得られる。これを第１変調信号／ＭＵＰとすることができる。また、論理積回路Ａ１１は、入力されている信号が何れもハイレベルの場合にのみハイレベルの信号を出力する。すなわち、出力期間制御信号ＯＣ１２がハイレベルであって、パルス幅制御信号ＯＣ１１がハイレベルの場合に、ハイレベルの出力信号が得られる。これを第２変調信号ＭＤＮとすることができる。変調パルス幅制御用プログラマブルカウンタＣ１１から出力されるパルス幅制御信号ＯＣ１１がハイレベルの期間が変調信号の出力信号に当たり、変調周波数制御用プログラマブルカウンタＣ１２から出力される出力期間制御信号ＯＣ１２の論理レベルに応じて、第１、第２変調信号／ＭＵＰ、ＭＤＮの別を制御することができる。パルス幅制御信号ＯＣ１１のパルス幅に応じて個々の変調信号の出力時間を調整することができると共に、出力期間制御信号ＯＣ１２の周期、ハイ／ローレベルの継続時間、両者の時間割合等を調整することにより、位相進み制御および遅れ制御の各々の周期、継続時間、時間割合等を調整することができる。
【００３３】
また、図５においては、パルス幅制御信号ＯＣ１１として所定周期の発振信号を使用する場合を例示して説明したが、本発明はこれに限定されるものではない。後述するように、時間に応じてパルス幅が変化する、いわゆるＰＷＭ波形のような信号波形を出力することも可能である。
【００３４】
図６に示す第２実施形態のクロックジェネレータは、第１原理図（図１）に基づく回路構成を備えている。第１実施形態における変調パルス生成器１Ａに代えて、ＰＷＭ回路１Ｂを備えている。アップ信号／ＵＰ０およびダウン信号ＤＮ０の各々に対応して、第１変調信号／ＰＷＭＵＰおよび第２変調信号ＰＷＭＤＮとが出力される。ここで、第１変調信号／ＰＷＭＵＰはローレベルを有効とする信号であり、第２変調信号ＰＷＭＤＮはハイレベルを有効とする信号であるものと定義する。更に、これらの信号／ＰＷＭＵＰ、ＰＷＭＤＮは、ＰＷＭ制御されて出力される信号であり、パルスごとにパルス幅が変化する。
【００３５】
具体的には、図７に示すように、出力期間である所定期間の始端部および終端部においては、パルス幅の狭い低デューティのパルス信号が出力され、所定期間の中央部においては、パルス幅の広い高デューティのパルス信号が出力される。始端部から中央部、中央部から周端部に至る過程においては、時間に応じてパルス幅が増大、減少する信号波形である。
【００３６】
これにより、発振制御信号ＣＯの電圧レベルの電圧勾配が、始端部および終端部では緩く所定期間の中央部にて最も急となり、中間領域では時間に応じて勾配が変化する、サイン曲線に類似の曲線あるいは折れ曲り線となる。
【００３７】
尚、所定期間内におけるトータルの信号出力時間が、第１変調信号／ＰＷＭＵＰと第２変調信号ＰＷＭＤＮとで同一となるように出力されることや、発振制御信号ＣＯの上昇電圧幅と下降電圧幅とが同一電圧幅となることは、第１実施形態の場合と同様である。
【００３８】
ここで、第１実施形態では、第１および第２変調信号／ＭＵＰおよびＭＤＮの各パルス幅、パルスデューティは一定であるとして、発振制御信号ＣＯの電圧レベルが所定の勾配を有して上下する場合を例示して説明し、また、第２実施形態では、第１および第２変調信号／ＰＷＭＵＰおよびＰＷＭＤＮの各パルス幅、パルスデューティが、所定期間の始端部および終端部では狭く所定期間の中央部にて最も広くなるとして、電圧レベルの電圧勾配が所定期間の始端部および終端部では緩く所定期間の中央部にて最も急となり、発振制御信号ＣＯがサイン曲線に類似の曲線を描くとして説明したが、本発明はこれに限定されるものではない。発振制御信号ＣＯの電圧変動幅ΔＶが、電圧上昇時と電圧下降時との各々において同一となり、電圧変動幅ΔＶで周期的変動すれば良い。これにより、出力クロック信号ＰＯは、ロック周波数を含んだ所定の発振周波数幅の範囲内で周期的に変動し、スペクトラム拡散特性を奏することができるからである。発振制御信号ＣＯの変動波形の形状に応じて、周波数軸で見たスペクトラム拡散特性を適宜に調整することが可能である。
【００３９】
また、本発明においては、変調信号により位相同期されている発振周波数を強制的に変動させる動作を伴う場合があるので、変調の度合いによっては位相同期ループ回路により逆方向の信号が出力される場合がある。具体的には、第１変調信号／ＭＵＰに応じて位相の進み制御が進展する結果、周波数位相比較器１１からダウン信号ＤＮ０が出力される場合がある。また、第２変調信号ＭＤＮに応じて位相の遅れ制御が進展する結果、周波数位相比較器１１からアップ信号／ＵＰ０が出力される場合がある。この場合においても、周波数位相比較器１１からの信号ＤＮ０、／ＵＰ０による制御を上回る変調信号／ＭＵＰ、ＭＤＮにより変調動作を継続することができる。
【００４０】
図８は、本発明のクロックジェネレータの第２原理図である。図１に示す第１原理図のクロックジェネレータに加えて、競合制御回路２を備えている。周波数位相比較器１１から出力される位相比較信号Ｐと、変調パルス生成器１から出力される変調信号Ｍとが入力され、位相比較信号Ｐと変調信号Ｍとの出力タイミングを調整して両信号の出力期間が重複することを防止する制御を行う。競合が制御された競合制御信号ＰＭＡがチャージポンプ回路（ＣＰ）１２に入力される。
【００４１】
前述したように、変調信号により発振周波数を強制的に変動させる動作を伴うため、場合によっては、変調信号の出力期間に位相同期ループ回路により逆方向への位相同期制御が行われる場合が考えられる。第１変調信号／ＭＵＰに応じて位相の進み制御が行なわれている期間にダウン信号ＤＮ０が出力される場合、また、第２変調信号ＭＤＮに応じて位相の遅れ制御が行なわれている期間にアップ信号／ＵＰ０が出力される場合である。第１変調信号／ＭＵＰとダウン信号ＤＮ０との出力期間が重なり、また、第２変調信号ＭＤＮとアップ信号／ＵＰ０との出力期間とが重なることとなるが、両信号が共にチャージポンプ回路（ＣＰ）１２に入力されると、チャージポンプ回路（ＣＰ）１２において、電荷の供給動作と電荷の吸収動作とが同時に行われることとなり、供給電荷と吸収電荷とが相殺し位相同期制御が効率的行われないおそれがある。更に、高電源電位から低電源電位への貫通電流が流れることによる消費電流の増大が問題となる場合も考えられる。
【００４２】
そこで、競合制御回路２においては、変調信号の出力期間に位相同期ループ回路からの位相比較信号のチャージポンプ回路（ＣＰ）１２への出力を抑制することにより、変調信号による位相同期制御と位相比較信号による位相同期制御との競合を防止するものである。
【００４３】
これにより、チャージポンプ回路（ＣＰ）１２において、電荷の供給動作と電荷の吸収動作とが重なることはなく、電荷供給動作および電荷吸収動作は、共に無駄なく有効に行われる。変調信号によるチャージポンプ信号ＰＣの応答特性が改善される結果、出力クロック信号において発振周波数の変調応答特性を改善することができる。また、電荷供給と電荷吸収との競合による貫通電流が発生することはなく、消費電流の低減を図ることができる。
【００４４】
図９に示す第３実施形態のクロックジェネレータは、第２原理図（図８）に基づく回路構成を備えている。第１実施形態のクロックジェネレータに加えて、競合制御回路２１を備えている。競合制御回路２１は、第１変調信号／ＭＵＰとダウン信号ＤＮ０とが入力される論理積回路Ａ２と、第２変調信号ＭＤＮとアップ信号／ＵＰ０とが入力される論理和回路Ｏ２とを備えており、論理積回路Ａ２の出力端子は論理和回路Ｏ１に、論理和回路Ｏ２の出力端子は論理積回路Ａ１に接続されている。尚、第１実施形態の場合と同様に、論理積回路Ａ１の他の入力端子には第１変調信号／ＭＵＰが入力され、変調アップ信号／ＵＰが出力される。また、論理和回路Ｏ１の他の入力端子には第２変調信号ＭＤＮが入力され、変調ダウン信号ＤＮが出力される。
【００４５】
競合制御回路２１では、第１変調信号／ＭＵＰの出力期間にダウン信号ＤＮ０がマスクされ、第２変調信号ＭＤＮの出力期間にアップ信号／ＵＰ０がマスクされる。この時の動作波形を図１０に示す。
【００４６】
第１変調信号／ＭＵＰの出力期間には、所定間隔で所定幅のローレベル信号であるパルス信号が出力されることによりチャージポンプ回路（ＣＰ）１２が電荷供給動作を行うところ、ローレベルの第１変調信号／ＭＵＰによれば、論理積回路Ａ２の出力信号レベルは、ダウン信号ＤＮ０の信号レベルに関わらずローレベルに固定される。加えて、この期間においては、第２変調信号ＭＤＮは出力されずローレベルを維持している。従って、論理和回路Ｏ１への入力信号は共にローレベルであり、変調ダウン信号ＤＮはローレベルに維持される。すなわち、ハイレベルのダウン信号ＤＮ０はマスクされ、変調ダウン信号ＤＮは不活性の状態を示すローレベルに維持される。
【００４７】
また、第２変調信号ＭＤＮの出力期間には、所定間隔で所定幅のハイレベル信号であるパルス信号が出力されることによりチャージポンプ回路（ＣＰ）１２が電荷吸収動作を行うところ、ハイレベルの第２変調信号ＭＤＮによれば、論理和回路Ｏ２の出力信号レベルは、アップ信号／ＵＰ０の信号レベルに関わらずハイレベルに固定される。加えて、この期間においては、第１変調信号／ＭＵＰは出力されずハイレベルを維持している。従って、論理積回路Ａ１への入力信号は共にハイレベルであり、変調アップ信号／ＵＰはハイレベルに維持される。すなわち、ローレベルのアップ信号／ＵＰ０はマスクされ、変調アップ信号／ＵＰは不活性の状態を示すハイレベルに維持される。
【００４８】
ここで、第１変調信号／ＭＵＰがローレベルのパルス信号を断続して出力する出力期間ＴＵ、および第２変調信号ＭＤＮがハイレベルのパルス信号を断続して出力する出力期間ＴＤにおいて、第１変調信号／ＭＵＰがハイレベルの期間、および第２変調信号ＭＤＮがローレベルの期間には、チャージポンプ回路（ＣＰ）１２における電荷の供給動作、および吸収動作は行われない。この期間においては、論理積回路Ａ２はハイレベルのダウン信号ＤＮ０に応じてハイレベルの信号を出力し、論理和回路Ｏ２はローレベルのアップ信号／ＵＰ０に応じてローレベルの信号を出力する。これらの信号は、各々、論理和回路Ｏ１、および論理積回路Ａ１を介して、ハイレベルの変調ダウン信号ＤＮ、およびローレベルの変調アップ信号／ＵＰとしてチャージポンプ回路（ＣＰ）１２に伝播することができる。
【００４９】
これにより、変調信号／ＭＵＰ、またはＭＤＮにおいて信号出力状態を示す、ローレベル、またはハイレベルのパルス信号が出力されている期間においては、これらの信号による位相同期制御を妨げる、ダウン信号ＤＮ０、またはアップ信号／ＭＵＰ０がチャージポンプ回路（ＣＰ）１２に伝播されることを防止して、変調信号による位相同期制御を確実に行わせると共に、チャージポンプ回路（ＣＰ）１２における不要な貫通電流を防止することができる。
【００５０】
加えて、変調信号／ＭＵＰ、またはＭＤＮにおいて信号出力状態を示さない、ハイレベル、またはローレベルのパルス信号が出力されている期間においては、周波数位相比較器１１によるダウン信号ＤＮ０、またはアップ信号／ＭＵＰ０はチャージポンプ回路（ＣＰ）１２に伝播されて、位相同期ループ回路による位相同期制御を確実に行わせることができる。
【００５１】
以上詳細に説明したとおり、第１、第２実施形態に係るクロックジェネレータ、およびその制御方法によれば、位相同期制御を行う位相同期ループ回路における、位相比較信号Ｐ（図１）、すなわちアップ信号／ＵＰ０、ダウン信号ＤＮ０（図２、図６）に、変調パルス生成器１から出力される変調信号Ｍ（図１）、具体的には、変調パルス生成器１Ａからの第１、第２変調信号／ＭＵＰ、ＭＤＮ（図２）、またはＰＷＭ回路１Ｂ（図６）からの第１、第２変調信号／ＰＷＭＵＰ、ＰＷＭＤＮ（図６）を重畳させることにより、発振制御信号ＣＯを電圧幅ΔＶで変動させて、出力クロック信号ＰＯの発振周波数を変動させることができる。
【００５２】
リファレンスクロック信号Ｒに対する分周クロック信号Ｄの位相差に応じたアップ信号／ＭＵＰ０、ダウン信号ＭＤＮ０が出力されて、出力クロック信号ＰＯの発振周波数が位相同期されるところ、アップ信号／ＭＵＰ０、ダウン信号ＭＤＮ０に関わらず出力クロック信号ＰＯの発振周波数を変調することができる。第１、第２変調信号を調整することにより、出力クロック信号ＰＯの発振周波数のスペクトラム拡散特性を容易に調整することができる。
【００５３】
位相比較信号の変調により発振周波数の変調を行うことができ、発振周波数変調のための追加回路を小規模なものとすることができると共に、ＰＬＬ動作における位相同期制御を、位相同期ループ回路による一重のループにより構成することができるため、制御系を簡略化することができ、出力クロック信号ＰＯの発振周波数を安定化させることができる。
【００５４】
また、位相同期ループ回路に、アップ信号／ＭＵＰ０と、第１変調信号／ＭＵＰまたは／ＰＷＭＵＰとを重畳する論理積回路Ａ１、およびダウン信号ＤＮ０と、第２変調信号ＭＤＮまたはＰＷＭＤＮとを重畳する論理和回路Ｏ１を、信号重畳部として備えている。信号重畳部からは、変調アップ信号／ＵＰ、および変調ダウン信号ＭＤＮが重畳信号として出力され、チャージポンプ回路（ＣＰ）１２に入力される。信号重畳部として基本的な論理回路を備えてやればよく、回路規模の増大は僅かである。
【００５５】
変調パルス生成器１Ａ、ＰＷＭ回路１Ｂは、所定期間ごとに、位相進み量と位相遅れ量とが同等となるように、第１変調信号／ＭＵＰ、／ＰＷＭＵＰ、第２変調信号ＭＤＮ、ＰＷＭＤＮを出力する。これにより、発振制御信号ＣＯを電圧幅ΔＶで変動させることができ、出力クロック信号ＰＯのスペクトラム拡散特性を安定化させることができる。
【００５６】
ここで、変調位相進み信号である第１変調信号／ＭＵＰ、および変調位相遅れ信号である第２変調信号ＭＤＮは、所定期間において、均等な時間幅を有するパルス信号として出力される。これにより、発振制御信号ＣＯは、所定勾配で電位上昇または電位降下を行うこととなる。
【００５７】
また、第１変調信号／ＰＷＭＵＰおよび第２変調信号ＰＷＭＤＮは、所定期間において、個々に時間幅の異なるパルス信号として出力される。この場合、所定期間の始端部と周端部においてパルス幅が狭く、所定期間の中央部においてパルス幅が広くなるようにＰＷＭ制御されたパルス波形である。これにより、サイン曲線に類似の曲線を有する発振制御信号ＣＯを得ることができる。
【００５８】
また、第３実施形態に係るクロックジェネレータ、およびその制御方法によれば、図８に示すように、変調信号Ｍの出力期間において、位相比較信号Ｐの出力を抑制する競合制御回路２を備えている。具体的には、図９に示すように、競合制御回路２１において、第１変調信号／ＭＵＰの出力期間においてダウン信号ＤＮ０の伝播を抑制し、第２変調信号ＭＤＮの出力期間においてアップ信号／ＵＰ０の伝播を抑制する。これにより、変調信号Ｍの出力期間に位相比較信号Ｐが重なることはなく、位相同期制御における応答性の改善を図ることができると共に、消費電流の低減を図ることができる。
【００５９】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、本実施形態においては、発振制御信号ＣＯが変調されて、電圧波形が、三角波形状、またはサイン曲線類似の形状になる場合を説明したが、本発明はこれに限定されるものではない。変調パルス生成器１から出力される変調信号の調整により所望の変調を行うことが可能である。
また、競合制御回路２１においては、第１変調信号／ＭＵＰまたは第２変調信号ＭＤＮの出力の際には、ダウン信号ＭＤＮ０またはアップ信号／ＭＵＰ０をチャージポンプ回路（ＣＰ）１２に伝播させない回路構成について説明したが、本発明はこれに限定されるものではない。周波数位相比較器１１に作用して、信号の出力を抑制することによっても同様な効果を奏することはいうまでもない。
また、競合制御回路２１は、第１、第２実施形態にも適用可能であることはいうまでもない。
【００６０】
ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）  リファレンスクロック信号に対する出力クロック信号の位相差に応じた位相比較信号を出力する位相比較器を備え、前記位相比較信号に応じて前記出力クロック信号の発振周波数を変化させて、前記リファレンスクロック信号に応じた発振周波数に位相同期させる位相同期ループ回路と、
前記位相比較信号に重畳され前記出力クロック信号の発振周波数を変調する変調信号を出力する変調器とを備えることを特徴とするクロックジェネレータ。
（付記２）  前記位相同期ループ回路には、
前記位相比較信号および前記変調信号が入力され、重畳信号が出力される信号重畳部と、
前記重畳信号が入力され、前記出力クロック信号の発振周波数を調整するチャージポンプ回路とを備えることを特徴とする付記１に記載のクロックジェネレータ。
（付記３）  前記位相比較信号および前記変調信号は論理信号であり、前記信号重畳部は論理和演算部を備えることを特徴とする付記２に記載のクロックジェネレータ。
（付記４）  前記変調器は、所定期間において、位相進み量と位相遅れ量とが同等となるように前記変調信号を出力することを特徴とする付記１に記載のクロックジェネレータ。
（付記５）  前記変調信号は、位相進み変調を指令する変調位相進み信号と位相遅れ変調を指令する変調位相遅れ信号とを備えており、前記変調位相進み信号と前記変調位相遅れ信号とは、前記所定期間において、相互に同等の時間割合で出力されることを特徴とする付記４に記載のクロックジェネレータ。
（付記６）  前記変調位相進み信号および前記変調位相遅れ信号のうち少なくとも何れか一方は、前記所定期間において、均等な時間幅を有するパルス信号として出力されることを特徴とする付記５に記載のクロックジェネレータ。
（付記７）  前記変調位相進み信号および前記変調位相遅れ信号のうち少なくとも何れか一方は、前記所定期間において、個々に時間幅の異なるパルス信号として出力されることを特徴とする付記５に記載のクロックジェネレータ。
（付記８）  前記パルス信号は、ＰＷＭ制御された信号であることを特徴とする付記７に記載のクロックジェネレータ。
（付記９）  前記変調信号の出力期間において、前記位相比較信号の出力を抑制する競合制御回路を備えることを特徴とする付記１に記載のクロックジェネレータ。
（付記１０）  信号出力が抑制される前記位相比較信号は、前記変調信号による位相変調を相殺する信号であることを特徴とする付記９に記載のクロックジェネレータ。
（付記１１）  前記出力クロック信号を分周して前記位相比較器に入力する分周器を備えることを特徴とする付記１に記載のクロックジェネレータ。
（付記１２）  位相同期ループ回路において、リファレンスクロック信号に対する出力クロック信号の位相差を示す位相比較信号に応じて、前記出力クロック信号の発振周波数を前記リファレンスクロック信号に応じた発振周波数に位相同期制御する際、
前記位相比較信号が前記位相差に関わらず変調されることを特徴とするクロックジェネレータの制御方法。
（付記１３）  前記位相比較信号の変調は、所定期間において、位相進み量と位相遅れ量とが同等となるように行われることを特徴とする付記１２に記載のクロックジェネレータの制御方法。
（付記１４）  前記出力クロック信号の発振周波数を変調する変調信号が、前記位相比較信号に重畳されることを特徴とする付記１２に記載のクロックジェネレータの制御方法。
（付記１５）  前記変調信号は、位相進み変調を指令する変調位相進み信号と位相遅れ変調を指令する変調位相遅れ信号とを備えており、前記変調位相進み信号と前記変調位相遅れ信号とは、所定期間において、相互に同等の時間割合で出力されることを特徴とする付記１４に記載のクロックジェネレータの制御方法。
（付記１６）  前記変調位相進み信号および前記変調位相遅れ信号のうち少なくとも何れか一方は、前記所定期間において、均等な時間幅を有するパルス信号として出力されることを特徴とする付記１５に記載のクロックジェネレータの制御方法。
（付記１７）  前記変調位相進み信号および前記変調位相遅れ信号のうち少なくとも何れか一方は、前記所定期間において、個々に時間幅の異なるパルス信号として出力されることを特徴とする付記１５に記載のクロックジェネレータの制御方法。
（付記１８）  前記パルス信号は、ＰＷＭ制御された信号であることを特徴とする付記１７に記載のクロックジェネレータの制御方法。
（付記１９）  前記変調信号の出力期間において、前記位相比較信号の出力は抑制されることを特徴とする付記１２に記載のクロックジェネレータの制御方法。
（付記２０）  信号出力が抑制される前記位相比較信号は、前記変調信号による位相変調を相殺する信号であることを特徴とする付記１９に記載のクロックジェネレータの制御方法。
【図面の簡単な説明】
【００６１】
【図１】本発明のクロックジェネレータの第１原理図である。
【図２】第１実施形態の回路図である。
【図３】第１実施形態の動作波形図である。
【図４】変調パルス生成器の回路図である。
【図５】変調パルス生成器の動作波形図である。
【図６】第２実施形態の回路図である。
【図７】第２実施形態の動作波形図である。
【図８】本発明のクロックジェネレータの第２原理図である。
【図９】第３実施形態の回路図である。
【図１０】第３実施形態の動作波形図である。
【図１１】背景技術の回路図である。
【図１２】背景技術の動作波形図である。
【符号の説明】
【００６２】
１、１Ａ                変調パルス生成器
１Ｂ                    ＰＷＭ回路
２、２１                競合制御回路
１１                    周波数位相比較器
１２                    チャージポンプ回路（ＣＰ）
１３                    ループフィルタ（ＬＦ）
１４                    電圧制御発振器（ＶＣＯ）
１５                    分周器（ＤＩＶ）
ＣＯ                    発振制御信号
Ｄ                      分周クロック信号
ＤＮ０                  ダウン信号
ＤＮ                    変調ダウン信号
Ｍ                      変調信号
／ＭＵＰ、／ＰＷＭＵＰ  第１変調信号
ＭＤＮ、ＰＷＭＤＮ      第２変調信号
Ｒ                      リファレンスクロック信号
Ｐ                      位相比較信号
ＰＣ                    チャージポンプ信号
ＰＭ                    変調位相比較信号
ＰＯ                    出力クロック信号
／ＵＰ０                アップ信号
／ＵＰ                  変調アップ信号
【図１】
2005354256.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005354256.tif 000011
【図１０】
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【図１１】
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【図１２】
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