(57)【要約】【課題】コストを考慮し半導体基板上での面積占有が小さくかつ機能阻害要因の少ないショットキーダイオードを内蔵するトレンチＭＯＳＦＥＴを提供すること。【解決手段】トレンチゲート構造を有するゲート電極と、ゲート電極を取り囲むように形成されたゲート絶縁膜と、トレンチの上部においてゲート電極にゲート絶縁膜を介して対向して形成されたｎ型拡散層と、トレンチの上部より下の部位においてゲート電極にゲート絶縁膜を介して対向して形成されたｐ型ベース層と、トレンチの上記下の部位よりさらに下の部位においてゲート電極にゲート絶縁膜を介して対向して位置するｎ型エピタキシャル層と、トレンチの深さ方向と平行にトレンチから離間してｎ型拡散層およびｐ型ベース層を貫通しｎ型エピタキシャル層に達するように形成された金属層と、ｐ型ベース層と金属層とに接触するように位置するｐ型ベース層より高不純物濃度のｐ型層とを具備する。【選択図】図２
2005354037.tif 000002
【特許請求の範囲】
【請求項１】
トレンチゲート構造を有するゲート電極と、
前記ゲート電極を取り囲むように形成されたゲート絶縁膜と、
前記トレンチの上部において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｎ型拡散層と、
前記トレンチの前記上部より下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｐ型ベース層と、
前記トレンチの前記下の部位よりさらに下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して位置するｎ型エピタキシャル層と、
前記トレンチの深さ方向と平行に前記トレンチから離間して前記ｎ型拡散層および前記ｐ型ベース層を貫通し前記ｎ型エピタキシャル層に達するように形成された金属層と、
前記ｐ型ベース層と前記金属層とに接触するように位置する前記ｐ型ベース層より高不純物濃度のｐ型層と
を具備することを特徴とするトレンチＭＯＳＦＥＴ。
【請求項２】
前記ｐ型ベース層の最深部の深さが、前記トレンチの深さおよび前記金属層の深さより深いことを特徴とする請求項１記載のトレンチＭＯＳＦＥＴ。
【請求項３】
トレンチ（第１のトレンチ）ゲート構造を有するゲート電極と、
前記ゲート電極を取り囲むように形成されたゲート絶縁膜と、
前記第１のトレンチの上部において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｎ型拡散層と、
前記第１のトレンチの前記上部より下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｐ型ベース層と、
前記第１のトレンチに前記ｐ型ベース層を介して対向して位置し、側壁面に絶縁膜を、底面にｐ型半導体層をそれぞれ有し、かつ導電体層が埋め込み形成されている第２のトレンチと、
前記第１のトレンチの前記下の部位よりさらに下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して位置し、かつ前記第２のトレンチの前記ｐ型ベース層が位置する側とは反対側にも位置するｎ型エピタキシャル層と、
前記第２のトレンチの前記ｐ型ベース層が位置する側とは反対側の部位の前記ｎ型エピタキシャル層の上面に接触形成された金属層と
を具備することを特徴とするトレンチＭＯＳＦＥＴ。
【請求項４】
前記第２のトレンチの前記導電体層が、ｐ型多結晶シリコンであることを特徴とする請求項３記載のトレンチＭＯＳＦＥＴ。
【請求項５】
トレンチゲート構造を有するゲート電極と、
前記ゲート電極を取り囲むように形成されたゲート絶縁膜と、
前記トレンチの上部において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｎ型拡散層と、
前記トレンチの前記上部より下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｐ型ベース層と、
前記トレンチに前記ｐ型ベース層を介して対向しかつ該トレンチより深くまで達して形成されたｐ型半導体層と、
前記トレンチの前記下の部位よりさらに下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して位置し、かつ前記ｐ型半導体層の前記ｐ型ベース層が位置する側とは反対側にも位置するｎ型エピタキシャル層と、
前記ｐ型半導体層の前記ｐ型ベース層が位置する側とは反対側の部位の前記ｎ型エピタキシャル層の上面に接触形成された金属層と
を具備することを特徴とするトレンチＭＯＳＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチゲート構造を備えたゲート電極を有するトレンチＭＯＳＦＥＴに係り、特に、そのソース−ドレイン間に並列のショットキーダイオードが形成・内蔵されたトレンチＭＯＳＦＥＴに関する。
【背景技術】
【０００２】
降圧するためのＤＣ−ＤＣコンバータでは、スイッチング（チョッピング）素子としてＭＯＳＦＥＴが用いられている。スイッチングによる１次側から２次側への電流不通の期間は、通常、負荷側での電流が途切れないようにフライホイールダイオードによる還流構成が用いられる。しかしながら負荷側の出力電圧として低圧のものが必要とされるに従い、上記ダイオードの順方向電圧降下が損失として無視できなくなる。そこで、ダイオードの代わりにもう一つのＭＯＳＦＥＴ（第２のＭＯＳＦＥＴ）のソース−ドレイン間を用い、ダイオードが導通する期間と同じ期間で、これをオンさせるような構成も用いられている。このような用途に用いられるＭＯＳＦＥＴの代表的なものに、トレンチゲート構造を有するいわゆるトレンチＭＯＳＦＥＴがある。
【０００３】
上記の構成において、ダイオードが導通する期間と全く同じ期間で第２のＭＯＳＦＥＴをオンさせるようにゲート電圧を制御するのは難しく、実際には、チョッピングのＭＯＳＦＥＴも第２のＭＯＳＦＥＴもともにオフとなる期間（デッドタイム）が生じる使い方をする。このデッドタイムでは、第２のＭＯＳＦＥＴは、その寄生素子として有するダイオード（ｐｎ接合のダイオード）として機能することになる。その期間は短いとは言えこのときはやはりその順方向電圧降下が損失として問題になる。そこで、デッドタイムの順方向電圧降下を低減するには、第２のＭＯＳＦＥＴに並列にショットキーダイオードを接続する構成が用いられる。
【０００４】
このようなショットキーダイオードは、第２のＭＯＳＦＥＴとは別の部品として接続することも考えられるが、コンバータ構成上の利点から第２のＭＯＳＦＥＴに内蔵することも考えられる。内蔵する場合、いくつか考慮すべきことがある。ひとつはコストである。この意味でショットキーダイオードは、半導体基板上での面積をあまり取らない構造で、かつ、プロセスを過剰に複雑化しないものが望ましい。また、これらのコストに影響を与える要因の除去により基本的なショットキーダイオードとしての機能（例えば低抵抗性や低リーク電流など）やトランジスタとしての機能を阻害しないように考慮することも必要である。なお、半導体中に意図的にショットキーバリアを形成する半導体素子には、例えば下記各特許文献に記載のものがある。
【特許文献１】特開平１１−２５１５７３号公報
【特許文献２】特開２００３−１７７０１号公報
【特許文献３】米国特許出願公開第２００３／０２０７５３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上記の事情を考慮してなされたもので、トレンチゲート構造を備えたゲート電極を有するトレンチＭＯＳＦＥＴにおいて、コストを考慮し半導体基板上での面積占有が小さくかつ機能阻害要因の少ないショットキーダイオードを内蔵するトレンチＭＯＳＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明の一態様に係るトレンチＭＯＳＦＥＴは、トレンチゲート構造を有するゲート電極と、前記ゲート電極を取り囲むように形成されたゲート絶縁膜と、前記トレンチの上部において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｎ型拡散層と、前記トレンチの前記上部より下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｐ型ベース層と、前記トレンチの前記下の部位よりさらに下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して位置するｎ型エピタキシャル層と、前記トレンチの深さ方向と平行に前記トレンチから離間して前記ｎ型拡散層および前記ｐ型ベース層を貫通し前記ｎ型エピタキシャル層に達するように形成された金属層と、前記ｐ型ベース層と前記金属層とに接触するように位置する前記ｐ型ベース層より高不純物濃度のｐ型層とを具備する。
【０００７】
また、本発明の別の態様に係るトレンチＭＯＳＦＥＴは、トレンチ（第１のトレンチ）ゲート構造を有するゲート電極と、前記ゲート電極を取り囲むように形成されたゲート絶縁膜と、前記第１のトレンチの上部において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｎ型拡散層と、前記第１のトレンチの前記上部より下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｐ型ベース層と、前記第１のトレンチに前記ｐ型ベース層を介して対向して位置し、側壁面に絶縁膜を、底面にｐ型半導体層をそれぞれ有し、かつ導電体層が埋め込み形成されている第２のトレンチと、前記第１のトレンチの前記下の部位よりさらに下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して位置し、かつ前記第２のトレンチの前記ｐ型ベース層が位置する側とは反対側にも位置するｎ型エピタキシャル層と、前記第２のトレンチの前記ｐ型ベース層が位置する側とは反対側の部位の前記ｎ型エピタキシャル層の上面に接触形成された金属層とを具備する。
【０００８】
また、本発明のさらに別の態様に係るトレンチＭＯＳＦＥＴは、トレンチゲート構造を有するゲート電極と、前記ゲート電極を取り囲むように形成されたゲート絶縁膜と、前記トレンチの上部において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｎ型拡散層と、前記トレンチの前記上部より下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して形成されたｐ型ベース層と、前記トレンチに前記ｐ型ベース層を介して対向しかつ該トレンチより深くまで達して形成されたｐ型半導体層と、前記トレンチの前記下の部位よりさらに下の部位において前記ゲート電極に前記ゲート絶縁膜を介して対向して位置し、かつ前記ｐ型半導体層の前記ｐ型ベース層が位置する側とは反対側にも位置するｎ型エピタキシャル層と、前記ｐ型半導体層の前記ｐ型ベース層が位置する側とは反対側の部位の前記ｎ型エピタキシャル層の上面に接触形成された金属層とを具備する。
【発明の効果】
【０００９】
本発明によれば、トレンチゲート構造を備えたゲート電極を有するトレンチＭＯＳＦＥＴにおいて、コストを考慮し半導体基板上での面積占有が小さくかつ機能阻害要因の少ないショットキーダイオードを内蔵するトレンチＭＯＳＦＥＴを提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の一態様に係るトレンチＭＯＳＦＥＴによれば、ゲート絶縁膜に対向するｐ型ベース層がチャネルとなるトレンチＭＯＳＦＥＴにおいて、ソースとなるｎ型拡散層、さらにｐ型ベース層を貫通して、ドレイン領域の一部となるｎ型エピタキシャル層に達する金属層が存在する。よって、この金属層からｎ型エピタキシャル層への接合がショットキー接合となりその方向が順方向となるショットキーダイオードが形成される。また、この金属層がトレンチの深さ方向と平行にトレンチから離間して位置するので、トレンチと同じ程度に平面的な面積占有を小さくすることができる。
【００１１】
よって、コストを考慮して、半導体基板上での面積占有の小さいショットキーダイオード内蔵が可能である。なお、ｐ型ベース層と金属層とに接触するように位置するｐ型ベース層より高不純物濃度のｐ型層を設けるのは、金属層とｐ型ベース層との導通がオーミック接合を介してなされるように保証して、ショットキーダイオードに逆方向電圧が印加された状態におけるアバランシェ耐量を確保するためである。ひとつの機能阻害要因の除去である。
【００１２】
この態様における実施態様として、前記金属層の深さは前記トレンチの深さより浅い、とすることができる。構造的に、トレンチより浅くても金属層はｎ型エピタキシャル層に達することが可能だからである。なおトレンチ形成と同時工程により金属層を埋め込む凹部を形成する場合には、それらの深さは同程度になる。
【００１３】
また、実施態様として、前記金属層の深さは前記ｐ型ベース層の最深部の深さより浅い、とすることができる。例えばｐ型ベース層の厚さを、金属層付近よりそれ以外の領域で深くした場合にこのような態様になる。
【００１４】
また、実施態様として、前記ｐ型ベース層の最深部の深さは前記トレンチの深さおよび前記金属層の深さより深い、とすることができる。例えばｐ型ベース層の厚さを、トレンチおよび金属層の付近よりそれ以外の領域で深くした場合にこのような態様になる。
【００１５】
また、実施態様として、前記ｎ型拡散層と前記金属層との間に挟まれて位置する前記ｎ型拡散層より高不純物濃度のｎ型層をさらに具備する、としてもよい。例えば、ソース領域となるｎ型拡散層へのソース電極層からの接触を金属層および高不純物濃度のｎ型層を介して行う態様である。このような高不純物濃度のｎ型層は、例えば、高加速度のイオンインプラント法を用いて選択的に形成することができる。
【００１６】
また、別の態様に係るトレンチＭＯＳＦＥＴによれば、ゲート絶縁膜に対向するｐ型ベース層がチャネルとなるトレンチＭＯＳＦＥＴにおいて、ゲート電極が埋め込み形成されたトレンチ（第１のトレンチ）とは別にこれにｐ型ベース層を介して対向して形成されたトレンチ（第２のトレンチ）が存在する。第２のトレンチは、側壁面に絶縁膜を、底面にｐ型半導体層をそれぞれ有し、さらにｐ型ベース層が位置する側と反対側がｎ型エピタキシャル層になっている。この部位のｎ型エピタキシャル層の上面には金属層が接触・形成されている。よって、この金属層からｎ型エピタキシャル層への接合がショットキー接合となりその方向が順方向となるショットキーダイオードが形成される。また、この金属層が第２のトレンチに隣接して設けられることになるので、平面的な面積占有を小さくすることができる。
【００１７】
よって、コストを考慮して、半導体基板上での面積占有の小さいショットキーダイオード内蔵が可能である。なお、第２のトレンチの底面がｐ型半導体層になっているのは、ショットキー接合に逆方向電圧が印加された状態における、付近のｎ型エピタキシャル層での空乏層形成を容易にし、ショットキー接合のリーク電流を小さく抑えるためである。ひとつの機能阻害要因の除去である。
【００１８】
この態様における実施態様として、前記第２のトレンチの前記導電体層は、ｐ型多結晶シリコンである、とすることができる。導電体として多結晶シリコンを用いる態様である。ｐ型とするのは、第２のトレンチの底部に形成されたｐ型半導体層との接触がｐｎ接合となるのを避けるためである。また、ｎ型多結晶シリコンと異なり、ｐ型多結晶シリコンはシリコンとの仕事関数差が大きいため、第２のトレンチの絶縁膜を介して対向するｎ型エピタキシャル層は、第２のトレンチから空乏層が広がりやすくなる。よって、ショットキーダイオードのリーク電流をさらに抑制し、機能阻害要因をなお除去できる。
【００１９】
また、実施態様として、前記第２のトレンチの前記導電体層は、金属である、とすることもできる。導電体として金属を用いる態様である。
【００２０】
また、実施態様として、前記第２のトレンチの前記導電体層は、その上面で前記金属層と接触導通している、とすることができる。第２のトレンチ内の導電体層の電位を金属層と同一に保つためのひとつの構造例である。
【００２１】
また、実施態様として、前記第２のトレンチの側壁面の前記絶縁膜は、前記第２のトレンチの前記導電体層の上面にも延設されて該導電体層と前記金属層とを絶縁している、とすることもできる。この場合にも、第２のトレンチ内の導電体層と金属層とは同一の電位に保つことが好ましいが、このためには、第２のトレンチの長手方向端部において導電体層へのコンタクトを設ければよい。
【００２２】
また、実施態様として、前記第２のトレンチの底面の前記ｐ型半導体層は、前記ｐ型ベース層に接触している、とすることができる。ｐ型ベース層の形成厚さに対する第２のトレンチの形成深さの程度またはその底面のｐ型半導体層の形成厚さの程度によってはこのような態様になる。
【００２３】
また、実施態様として、前記ゲート絶縁膜は、前記第１のトレンチから上部にはみ出した絶縁層と一体である、としてもよい。ゲート絶縁膜となる絶縁層の形状例である。
【００２４】
また、本発明のさらに別の態様に係るトレンチＭＯＳＦＥＴによれば、ゲート絶縁膜に対向するｐ型ベース層がチャネルとなるトレンチＭＯＳＦＥＴにおいて、ゲート電極が埋め込み形成されたトレンチにｐ型ベース層を介して対向して形成された、該トレンチより深いｐ型半導体層が存在する。このｐ型半導体層は、ｐ型ベース層が位置する側とは反対側がｎ型エピタキシャル層になっている。この部位のｎ型エピタキシャル層の上面には金属層が接触・形成されている。よって、この金属層からｎ型エピタキシャル層への接合がショットキー接合となりその方向が順方向となるショットキーダイオードが形成される。また、この金属層がｐ型半導体層に隣接して設けられることになるので、平面的な面積占有を小さくすることができる。
【００２５】
よって、コストを考慮して、半導体基板上での面積占有の小さいショットキーダイオード内蔵が可能である。なお、ｐ型半導体層がトレンチより深く形成されているので、ショットキー接合に逆方向電圧が印加された状態における、付近のｎ型エピタキシャル層での空乏層形成がさらに大きく広がり、ショットキー接合のリーク電流をさらに小さく抑えることができる。機能阻害要因の除去のひとつである。
【００２６】
この態様における実施態様として、前記ゲート絶縁膜は、前記トレンチから上部にはみ出した絶縁層と一体である、とすることができる。ゲート絶縁膜となる絶縁層の形状例である。
【００２７】
また、実施態様として、前記ｐ型半導体層は、トレンチ構造である、とすることができる。すなわち、トレンチを形成してからその内部にｐ型半導体層を埋め込んだ態様である。このような態様以外に、イオン打ち込み（インプラント）によりこのようなｐ型半導体層を形成することも可能である。
【００２８】
また、実施態様として、前記トレンチは、互いに平行に複数本形成され、それらの形成ピッチに前記トレンチの抜けが存在する、とすることができる。トレンチの抜けの部位にショットキー接合を形成する態様である。
【００２９】
また、実施態様として、前記トレンチは、互いに平行に複数本形成され、それらの形成ピッチがほぼ均一である、としてもよい。均一ピッチで形成されたトレンチ間にｐ型半導体層とショットキー接合の部位とを形成する態様である。これにより、セルピッチを広げることなくショットキーダイオードを混載することが可能となり、ＭＯＳＦＥＴとして面積が増大しないのでＭＯＳＦＥＴとしてのオン抵抗の増加もない。
【００３０】
以上を踏まえ、以下では本発明の実施形態を図面を参照しながら説明する。図１は、本発明の各実施形態に係るトレンチＭＯＳＦＥＴを使用する回路（ＤＣＤＣコンバータ）の例を示す図である。図１で使用のトレンチＭＯＳＦＥＴはトランジスタＱ２であるが、このトランジスタＱ２の機能についてまず説明する。
【００３１】
図１は、図左側の入力端子間（１次側）に高電圧（例えば１７Ｖ）の入力電圧を加えて図右側の出力端子間（２次側）に低電圧（例えば１．５Ｖ）の出力電圧を得る回路（ＤＣＤＣコンバータ）である。トランジスタＱ１におけるスイッチング（チョッピング）のデューティ比によってこれらの電圧比を設定することができる。トランジスタＱ１がオンのとき電流は１次側から２次側に流れ、トランジスタＱ１がオフのときは２次側の電流をそのままの向きで還流するためトランジスタＱ２がオンする。インダクタＬおよびコンデンサＣはローパスフィルタである。トランジスタＱ１、Ｑ２のオンオフを制御するため、ゲート入力信号発生回路１０で生成されたほぼ反転位相のゲート入力信号がトランジスタＱ１、Ｑ２の各ゲートに供給される。
【００３２】
トランジスタＱ１がオフのときの還流は、本来、ダイオードＤを設けるだけで可能でありトランジスタＱ２は必要ない。しかしながら、２次側で必要とする出力電圧が低い場合には、ダイオードＤの順方向電圧降下が損失として無視できない大きさとなり、低電圧化が必要である。そこで、トランジスタＱ１のオンオフとほぼ反対位相でオンオフするトランジスタＱ２を図示するように設けるものである。
【００３３】
トランジスタＱ１、Ｑ２をオンオフする位相の設定は、厳密には両者ともオフとなる短い期間を設けるように行う（図示するパルスでいうとＱ２への負のパルス幅の方がＱ１への正のパスル幅より多少広い）。これにより１次側に短絡する期間が生じるのを防止する。しかし、トランジスタＱ１、Ｑ２が両者ともオフとなる期間（デッドタイム）の発生により、通常のトランジスタＱ２ではその構造的な寄生素子としてのダイオードがオンする。このダイオードの順方向電圧降下はやはり損失として無視できない。そこで、各実施形態のトランジスタＱ２は、構造的に内蔵してソース−ドレイン間に並列にショットキーダイオードを有している。これによりデッドタイムにおけるトランジスタＱ２のソース−ドレイン間電圧を効果的に低下させることができる。また、以下に述べるように、トランジスタＱ２として低コストおよび基本的機能性を確保するように考慮されている。
【００３４】
図１２は、比較例としてのトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。まずこの比較例を説明する。図１２に示すように、このトレンチＭＯＳＦＥＴは、ドレイン電極層２１、ｎ＋層２２、ｎ型エピタキシャル層２３、ｐ型ベース層２４、ｎ型拡散層２５、ソース電極層２６、ゲート電極２７、ゲート絶縁膜２８を有する。なお、図示左右方向および図示紙面垂直方向のサイズは例えば５ｍｍないし７ｍｍであり、左右方向には図示と同じパターンが繰り返され、紙面垂直方向には図示と同じ断面構造である。この比較例および以下の各実施形態は、一応、電流定格として１０Ａないし２０Ａ、耐圧（逆方向電圧）として２０Ｖないし３０Ｖを想定するがこれに限られない。
【００３５】
ドレイン電極層２１は、半導体基板の裏面に相当する側、すなわちｎ＋層２２上に積層形成された導電層である。例えば下側（ｎ＋層２２側）から、バリア層としてのバナジウム層、地金であるニッケル層、さらに腐食防止のための金層の積層として形成することができる。ｎ＋層２２は、ｎ型不純物濃度の高い半導体層であり、ドレイン電極層２１とオーミック接合される。ｎ＋層２２のドレイン電極層２１と反対側に位置するｎ型エピタキシャル層２３は、ｎ＋層２２に比べて不純物濃度が低いエピタキシャル成長による半導体層である。ｎ＋層２２、ｎ型エピタキシャル層２３はＭＯＳＦＥＴとしてのドレイン領域となる。
【００３６】
ｐ型ベース層２４は、例えば、ｎ型エピタキシャル層２３にｐ型不純物を注入・拡散して形成された半導体層である。後述するゲート電極２７とゲート絶縁膜２８を介して対向する領域がＭＯＳＦＥＴとしてのチャネルになる。ｎ型拡散層２５は、例えば、ｎ型エピタキシャル層２３にｎ型不純物を注入・拡散して形成された半導体層である。ｎ型拡散層２５は、ＭＯＳＦＥＴとしてのソース領域になる。ソース電極層２６は、ｎ型拡散層２５上に形成された導電層である。例えば、下側（ｎ型拡散層２５側）から、バリア層としてのチタン層、地金であるアルミニウム層の積層として形成することができる。
【００３７】
ゲート電極２７は、ｎ型拡散層２５、ｐ型ベース層２４を貫通しｎ型エピタキシャル層２３にも食い込んで形成されたトレンチの内側に埋め込み形成された例えば多結晶シリコンからなる半導体導電層である。トレンチの形状は、図示紙面に垂直方向に延長された形状である。図示するように、トレンチは、平行に多数本形成されその間隔（ピッチ）は例えば１μｍないし２μｍとすることができる。トレンチゲート構造を有する各ゲート電極２７は、それらの両端部で例えばアルミニウムの共通電極に接続されており、一つの端子（ゲート端子）になる。ゲート絶縁膜２８は、ゲート電極２７を取り囲むように形成された例えば酸化膜である。
【００３８】
金属層２９は、トレンチの深さ方向と平行にトレンチから離間してｎ型拡散層２５およびｐ型ベース層２４を貫通しｎ型エピタキシャル層２３に食い込んで形成された導電層である。その形成方法は、例えばｎ型拡散層２５、ｐ型ベース層２４、ｎ型エピタキシャル層２３にゲート電極２７形成のトレンチとは別のトレンチを形成しその内部に金属層を埋め込み形成することによる。例えばその材料にはチタンを用いることができる。
【００３９】
以上のような構成のトレンチＭＯＳＦＥＴによると、ｎ型拡散層２５のソース領域、ｐ型ベース層２４のチャネル、ｎ型エピタキシャル層２３のドレイン領域、ゲート絶縁膜２８、およびゲート電極２７により構成される本来のＭＯＳＦＥＴのほかに、金属層２９とｎ型エピタキシャル層２３との接合によるショットキーダイオードが多数内蔵して形成されている。このショットキーダイオードは、ソース電極層２６側からドレイン電極層２１側に向かって順方向であり、上記ＭＯＳＦＥＴがオフのときには良好な電流のバイパス路となり得る。また、外付けのショットキーダイオードを設けた場合よりＭＯＳＦＥＴ部分との電流の切り換えが速く好ましい還流が可能である。これは外付けにショットキーダイオードを設けた場合は導線部分にインダクタ成分を持つので電流の切り換えが遅くなるからである。
【００４０】
さらに、ゲート電極２７のトレンチ間の領域を利用して金属層２９を形成しこれをショットキーダイオードの金属電極側としているため、デバイスとしての全体面積としてほとんど増加がない。また、ショットキーダイオードが多数形成されるためそれら全体として電流密度が分散し順方向電圧を増大させる要因とならないという利点もある。
【００４１】
なお、ドレイン電極層２１側が正、ソース電極層２６側が負のときは、図１を参照すればわかるようにトランジスタＱ１がオンであり、この実施形態のトレンチＭＯＳＦＥＴ（Ｑ２）はオフである。また、内部に形成されたショットキーダイオードには逆方向電圧が印加される。このとき、ｎ型エピタキシャル層２３内には、ｐ型ベース層２４近辺から、さらに金属層２９近辺からも空乏層が広がるが、相対的に金属層２９の側面近辺での空乏層形成領域は小さい。そのため使用条件によってはリーク電流（ショットキーダイオードの逆方向電流）が懸念される場合がある。このような場合には、金属層２９としてその材質を変えてリーク電流が小さくなる材料を利用することが考えられる。例えばプラチナやプラチナシリサイドである。
【００４２】
以上述べたように、図１２に示す比較例としてのトレンチＭＯＳＦＥＴは、ショットキーダイオードの内蔵が達成されているが、構造的にリーク電流が懸念される場合がある。また、ＭＯＳＦＥＴとして機能する部位での耐圧やアバランシェ耐量の観点で十分な仕様を確保できない場合があり得る。これらは、以下述べる各実施形態の場合との比較でより明らかになる。
【００４３】
図２は、本発明の一実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図２において、図１２に示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００４４】
この実施形態では、金属層３９とｎ型エピタキシャル層２３とのショットキー接合領域が金属層３９の下面だけに形成されるように改良している。したがって、逆方向電圧印加時のリーク電流を小さくすることができる。すなわち、逆方向電圧印加時のｐ型ベース層３４近辺からｎ型エピタキシャル層２３内に広がる空乏層は容易に金属層３９との接合部分を覆いよりリーク電流を小さくする状態が作られる。また、ゲート電極２７とｎ型エピタキシャル層２３とがゲート絶縁膜２８を介して対向する面積が減少しているのでゲート−ドレイン間容量が減少し、動作速度（スイッチング速度）を向上する効果もある。
【００４５】
ｎ型拡散層２５ａは、図２におけるｎ型拡散層２５と機能同様であるが、その一部領域に高濃度ｐ型層３４ａを形成しこれを金属層３９に接合させている。高濃度ｐ型層３４ａは、例えば図示紙面垂直方向には不連続（飛び飛び）に形成することができる。これにより、金属層３９は、ｎ型半導体とはｎ型拡散層２５ａと、ｐ型半導体（ｐ型ベース層３４）とは高濃度ｐ型層３４ａを介して、それぞれオーミックな接合を確保することができる。よって、金属層３９と半導体層との意図しないショットキー接合が防止され、これにより、寄生トランジスタの発生を防止しアバランシェ耐量を増加させることができる。
【００４６】
金属層３９は、ソース電極層３６と一体的に形成されている。その形成には、例えば、まずバリア層としてのチタンの層をトレンチ内および上面に形成し、そのあとトレンチ内を埋め込み上面を覆うようにアルミニウムの層を形成すればよい。
【００４７】
ゲート電極２７のトレンチ、金属層３９のトレンチ、およびｐ型ベース層３４を図示のような領域関係にするためには、例えば次のような工程によることができる。まずイオン注入によりｎ型エピタキシャル層２３のやや深い位置にｐ型ベース層３４のもととなるｐ型層を形成する。次に金属層３９のためのトレンチを、このｐ型層を貫通してｎ型エピタキシャル層２３に食い込んで形成しその底にはｎ型不純物を注入しておく。そして上記形成されたｐ型層の不純物を拡散させると、金属層３９のためのトレンチの底部まで達するｐ型ベース層３４が形成される。このときｎ型不純物が注入されていない領域ではよりｐ型領域が広がるので図示するような金属層３９のトレンチ間で下に凸のｐ型ベース層３４が形成できる。その後、ｐ型ベース層３４を貫通してｎ型エピタキシャル層２３に食い込むようにゲート電極２７のためのトレンチを形成する。
【００４８】
次に、本発明の別の実施形態に係るトレンチＭＯＳＦＥＴについて図３を参照して説明する。図３は、本発明の別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図３において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００４９】
この実施形態では、金属層３９とｐ型半導体とのオーミックな接合を確保するため、ｐ型ベース層３４の領域と金属層３９とに挟まれて一部に高濃度ｐ型層３４ｂが位置している。これは機能として図２に示した実施形態における高濃度ｐ型層３４ａと同じである。ただしこの実施形態は、高濃度ｐ型層３４ｂと金属層３９との接合面積を深さ方向に稼ぐことが容易な構造であり、また図２に示した実施形態のようにｎ型拡散層２５ａの領域を犠牲にしないのでゲート電極２７間のピッチをより小さくすることが可能である。これはデバイスとして狭面積化および低コスト化に都合がよい。
【００５０】
なお、図示するような高濃度ｐ型層３４ｂの形成は、例えば、ｐ型ベース層３４の所定深さ中に平面視で選択的にｐ型不純物を注入することよって可能である。このためには例えば高加速度のイオン注入法を用いることができる。
【００５１】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図４、図５を参照して説明する。図４、図５は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの製造過程を模式的な断面で示す工程図であり、図４（ａ）、図４（ｂ）、図５の順に工程が進行する。図４、図５において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については説明を省略する場合がある。
【００５２】
この実施形態では、上記実施形態における金属層３９（２９）を形成するためのトレンチとゲート電極２７を形成するためのトレンチをひとつの同時工程で形成し製造工程を簡易化することができる。さらに、図３に示した実施形態のゲート電極間のピッチをより狭くできる利点や、ショットキーダイオードのリーク電流抑制、ゲートドレイン間容量の低減、アバランシェ耐量の増加などの利点を継承する。
【００５３】
まず、図４（ａ）を参照して、ｎ型エピタキシャル層２３の表面に近いところにリンを、深いところにボロンを、それぞれ高エネルギイオン注入し、ｎ型層５５、ｐ型層５４を形成する。次に、金属層のためのトレンチ６１およびゲート電極のためのトレンチ６１を同時に形成する。そしてトレンチ６１の底部にはリンをイオン注入しｎ型濃度を高めた領域を形成しておく。
【００５４】
次に、図４（ｂ）を参照して、トレンチ６１内壁を含めて酸化を行い絶縁膜５８を形成する。このときトレンチ６１の底部ではｎ型濃度を高めた領域のため絶縁膜５８が厚く形成される。また、ｎ型層５５、ｐ型層５４中の不純物が拡散しそれらの領域が厚さ方向に大きくなり、それぞれｎ型拡散層５５ａ、ｐ型ベース層５４ａになる。特にｐ型ベース層５４ａは、各トレンチ６１の底部に注入されたｎ型不純物のない領域でより広がるので、図示するように各トレンチ６１間で下に凸のｐ型ベース層５４ａとなる。
【００５５】
次に、各トレンチ６１内を含めて上面上に多結晶シリコン層５７を形成する。続いて、トレンチ６１のうち後で金属層を埋め込み形成するものについて、図示するように、ｎ型拡散層５５ａ上方の深さに高濃度ｎ型層５５ｂを、ｐ型ベース層５４ａの深さに高濃度ｐ型層５４ｂを、それぞれイオン注入により形成する。高濃度ｎ型層５５ｂ、高濃度ｐ型層５４ｂは、のちにトレンチ６１内に埋め込み形成される金属層とのオーミックコンタクトのためである。これらの層がなくてもｎ型拡散層５５ａ、ｐ型ベース層５４ａとオーミック接合が形成可能な条件であれば必ずしも形成する必要はない。
【００５６】
次に、形成された多結晶シリコン層５７にリンをドープし、さらにその表面を平坦化する。そして、平坦化された表面を酸化し、図５に示すようにゲート電極５７ａを孤立形成する。このとき絶縁膜５８の一部と多結晶シリコン層５７の表層の酸化絶縁膜とでゲート絶縁膜５８ａが形成される。次に、金属層５９を形成するためのトレンチを得るため、多結晶シリコン層５７、絶縁膜５８をすべて除去するようにトレンチをひとつおきに掘り直す。このとき高濃度ｎ型層５５ｂ、高濃度ｐ型層５４ｂの一部もトレンチ形状に沿って除去され、それぞれ最終的な形状の高濃度ｎ型層５５ｃ、高濃度ｐ型層５４ｃになる。
【００５７】
次に、掘り直されたトレンチ内を含めて上面に金属層を成膜し金属層５９およびソース電極層５６とする。また、半導体基板の裏面に相当するｎ＋層２２上にはドレイン電極層２１を形成する。金属層５９およびソース電極層５６には、その材質として例えばタングステンを、あるいはチタンまたはプラチナシリサイドをバリア層とするアルミニウムを用いることができる。
【００５８】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図６を参照して説明する。図６は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図６において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００５９】
この実施形態のトレンチＭＯＳＦＥＴの構造は、図３に示したものとほぼ同様である。違いは、ｐ型ベース層３４ｃの深さ方向形成領域が図３に示したものと異なることである。このような構造にするには、上記の図４、５を参照した実施形態と同様に、ゲート電極２７のためのトレンチおよび金属層３９のためのトレンチを形成した後でｐ型層を深さ方向に拡散させてｐ型ベース層３４ｃに形成すればよい。
【００６０】
以上、比較例と４つの実施形態とについて説明したが、形態的に言うと、図１２、図２、図３の実施形態は、金属層２９、３９の深さが、ゲート電極２７のトレンチの深さより浅い。また、図２、図３、図５、図６の実施形態は、金属層３９、５９の深さが、ｐ型ベース層３４、５４ａ、３４ｃの最深部の深さより浅い。さらに、図５、図６の実施形態は、ｐ型ベース層５４ａ、３４ｃの最深部の深さが、ゲート電極５７ａ、２７のトレンチの深さおよび金属層５９、３９の深さより深い。
【００６１】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図７を参照して説明する。図７は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図７において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００６２】
図７に示すように、このトレンチＭＯＳＦＥＴは、ドレイン電極層２１、ｎ＋層２２、ｎ型エピタキシャル層２３のほかに、ｐ型ベース層７４、ｎ型拡散層７５、ソース電極層７６、ゲート電極７７、ゲート絶縁膜７８を有する。また、ゲート電極７８に対向して第２のトレンチがあり、その内部は、側壁が絶縁膜７０ａ、底部がｐ型半導体層７０ｂ、それらのさらに内部が導電体層７０ｃの充填構造になっている。また、ｐ型ベース層７４の上面の一部はｐ型不純物濃度が高い高濃度ｐ型層７４ａとなっており、これによりソース電極層７６と確実なオーミック接合を得ている。
【００６３】
ｐ型ベース層７４、ｎ型拡散層７５、ソース電極層７６、ゲート電極７７、ゲート絶縁膜７８の各機能は、先に挙げた実施形態におけるｐ型ベース層３４、５４ａ、３４ｃ、ｎ型拡散層２５ａ、２５、５５ａ、ソース電極層３６、５６、ゲート電極２７、５７ａ、ゲート絶縁膜２８、５８ａと、それぞれ同様である。ただし、この実施形態では、トレンチ内のゲート電極７７を取り囲むゲート絶縁膜７８が、このトレンチから上部にはみ出した絶縁膜と一体になっている。このような絶縁膜構造を得るには、トレンチ内のゲート電極７７、ゲート絶縁膜７８を形成した後、例えば、全面に絶縁膜を堆積し図示するような領域で絶縁膜が残るように選択的にエッチングをすればよい。
【００６４】
また、導電体層７０ｃ等からなる第２のトレンチは、その片側ではｐ型ベース層７４に対向するものの、その反対側にはｐ型ベース層７４が形成されておらず、ｎ型エピタキシャル層２３が半導体領域の表面まで広がっている。このように選択的な領域でｐ型ベース層７４を形成するには、例えば、第２のトレンチを形成後、所定の領域に形成されたマスクを介してｐ型不純物を注入・拡散させればよい。また、第２のトレンチでは、ｎ型拡散層７５との対向がゲート電極７７用のトレンチと異なりその両側いずれもない。このように選択的な領域でｎ型拡散層７５を形成するには、例えば、やはり所定領域に形成されたマスクを利用すればよい。
【００６５】
第２のトレンチ底部のｐ型半導体層７０ｂは、トレンチを形成してその内壁および底面に酸化膜を形成後、選択的にその底面の絶縁膜を除去し、さらにｐ型不純物をトレンチ底部に注入すれば形成することができる。このｐ型半導体層７０ｂは、ｐ型ベース層７４に接触するように形成されてもよい。内部を充填する導電体層７０ｃは、例えばｐ型多結晶シリコンをその材料とすることができる。ｎ型とするとｐ型半導体層７０ｂとの接触がｐｎ接合になるので好ましくない。ｐ型多結晶シリコンとする代わりに金属（金属シリサイド）を用いることもできる。導電体層７０ｃは、その上面でソース電極層７６と接触するが、トレンチのすべてで接触させず図示紙面垂直方向の一部（例えば飛び飛び）でソース電極層７６に接触する形態でもよい。
【００６６】
以上説明の構造のトレンチＭＯＳＦＥＴでは、半導体領域の表面にまで広がるｎ型エピタキシャル層２３と金属層であるソース電極層７６との接触部位がショットキー接合になる。ここで、この領域のｎ型エピタキシャル層２３に隣接するトレンチの底部でｐ型半導体層７０ｂがこのショットキー接合でのリーク電流を低減させる役割を果たしている。すなわち、ショットキー接合に逆電圧が印加される状態においては、図示するようにｐ型半導体層７０ｂ近辺のｎ型エピタキシャル層２３に空乏層が形成され、電流の担い手であるキャリア濃度が下がり、ショートキー接合界面付近への電界の寄与が減少するためリーク電流を低減させる。
【００６７】
図示では左右方向にひとつの単位が示され、この場合、ゲート電極７７のトレンチひとつあたり第２のトレンチがふたつ（すなわちショットキーダイオードがひとつ）となっているが、これに限らず、ゲート電極７７のトレンチをふたつ以上隣接させそれごとにショットキーダイオードがひとつとなるレイアウトにしてもよい。
【００６８】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図８を参照して説明する。図８は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図８において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００６９】
この実施形態は、図７に示した実施形態におけるゲート電極７８が、トレンチの外にはみ出した絶縁膜と一体でないゲート電極７８ａとなっている点が異なる。さらに、第２のトレンチについても、導電体層７０ｃａの上面をゲート電極７８と同様の形態で絶縁膜７０ａａで覆っている点が異なるが、残りは基本的に同じである。
【００７０】
導電体層７０ｃａの上面を絶縁膜７０ａａで覆っているのは、ゲート絶縁膜７８ａおよび絶縁膜７０ａａの両上面部分の同時形成を意図したものである。これらの絶縁膜の上面部分の形成は、例えば、埋め込み形成されたゲート電極７７および導電体膜７０ｃａの上面部分を同時に酸化させ絶縁層に変化させればよい。導電体層７０ｃａは、例えば、ｐ型多結晶シリコンまたは金属を材料とすることができるが、その電位を固定するために、例えば、図示垂直方向の両端部でソース電極層７６に導通させるように導電路を形成する。
【００７１】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図９を参照して説明する。図９は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図９において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００７２】
この実施形態は、ゲート電極７７が埋め込み形成されたトレンチ同士の間、およびゲート電極７７が埋め込み形成されたトレンチとショットキー接合が形成された領域との間に、ゲート電極７７用のトレンチより深くｐ型半導体層８０が塀状に形成されている点が、上記実施形態との大きな違いである。このような構造により、ＭＯＳＦＥＴとして、耐圧が高い、オン抵抗が低いなどの利点がさらに得られる。ここで、ｎ型エピタキシャル層７３は、上記各実施形態におけるｎ型エピタキシャル層２３より、不純物濃度の高いものとすることができる。
【００７３】
ｎ型エピタキシャル層７３が半導体領域の上面に表出している領域に隣接のｐ型半導体層８０は、例えば図７に示した実施形態におけるｐ型半導体層７０ｂより、形状的見地からその近傍のｎ型エピタキシャル層７３に空乏層を形成する程度が高い。したがって、ｎ型エピタキシャル層７３がより高濃度の不純物を有する場合であっても、ショットキーダイオードのリーク電流を低減することが可能である。
【００７４】
図示するようなｐ型半導体層８０を形成するには、例えば、トレンチを形成しその内部をｐ型半導体層で充填する方法、または注入エネルギを代えつつｐ型不純物をｎ型エピタキシャル層７３中に打ち込む方法を採ることができる。形成深さは、耐圧仕様によるが、例えば１００Ｖ耐圧で１０μｍ程度以下であり、高耐圧とするにつれ深く形成する。
【００７５】
この実施形態の場合も、図７に示した実施形態と同様に、ゲート電極７７のトレンチの数と形成されるショットキーダイオードの数の比率は、レイアウトにより大きく異ならせることができる。
【００７６】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図１０を参照して説明する。図１０は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図１０において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００７７】
この実施形態は、図示するように、ショットキーダイオードが形成される領域の幅を節約したものである。すなわち、図９に示した実施形態は、ゲート電極７７のためのトレンチをひとつ犠牲にするとひとつのショットキーダイオード領域が作り出されるものであるが、この実施形態では、ゲート電極７７のためのトレンチをなんら犠牲にすることなくショットキーダイオード領域が形成される。
【００７８】
より具体的には、ゲート電極７７のトレンチ同士の間のｐ型半導体層８０とは別のｐ型半導体層８０ａを、ゲート電極７７のトレンチ同士の間でショットキーダイオードを形成する領域に、ふたつ塀状に向かい合うように形成している。このような形状的な特徴により、ｎ型エピタキシャル層７３に形成されるｐ型半導体層８０ａ近辺の空乏層は、さらにショットキーダイオードのリーク電流の流路形成を妨げるものとなりやすく好ましい。なお、ｐ型半導体層８０と同様に、ｐ型半導体層８０ａの上面には、ソース電極層７６との接合がオーミック接合となるように高濃度ｐ型層７４ａａを形成する。
【００７９】
次に、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴについて図１１を参照して説明する。図１１は、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図である。図１１において、すでに示したものと同一または同一相当の部位には同一符号を付してある。その部分については特に加える事項がない限り説明を省略する。
【００８０】
この実施形態は、図１０に示した実施形態におけるゲート電極７８が、トレンチの外にはみ出した絶縁膜と一体でないゲート電極７８ａとなっている点が異なる。残りは基本的に同じである。
【００８１】
なお、図９から図１１に示す、ｎ型エピタキシャル層７３中で縦長のｐ型半導体層が図示左右方向に飛び飛びに配置された構造は、一般にスーパージャンクション構造と呼ばれる。この構造において、最も高耐圧、低オン抵抗特性とするためには、図９におけるＡ−Ａａ間で示される通常の単位セルにおいて水平方向のｐ型とｎ型の不純物総量がほぼ等しくなるようにするとよい。これは、図１０においては、Ｂ−Ｂａ間のｐ型とｎ型の不純物総量を等しくすることに相当し、このためｐ型半導体層８０ａの幅（図示左右方向）はＭＯＳＦＥＴの部分の単位セルにおけるそれよりも狭く調整することが好ましい。
【図面の簡単な説明】
【００８２】
【図１】本発明の各実施形態に係るトレンチＭＯＳＦＥＴを用いる場合の回路の例を示す図。
【図２】本発明の一実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図３】本発明の別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図４】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの製造過程を模式的な断面で示す工程図。
【図５】図４の続図であって、本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの製造過程を模式的な断面で示す工程図。
【図６】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図７】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図８】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図９】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図１０】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図１１】本発明のさらに別の実施形態に係るトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【図１２】比較例としてのトレンチＭＯＳＦＥＴの構造を模式的に示す断面図。
【符号の説明】
【００８３】
１０…ゲート信号発生回路、２１…ドレイン電極層、２２…ｎ＋層、２３，７３…ｎ型エピタキシャル層、２４，３４，３４ｃ，７４…ｐ型ベース層、３４ａ，３４ｂ，７４ａ，７４ａａ…高濃度ｐ型層、２５，２５ａ、７５…ｎ型拡散層、２６，３６，５６，７６…ソース電極層、２７，７７…ゲート電極、２８，７８，７８ａ…ゲート絶縁膜、２９，３９，５９…金属層、５４…ｐ型層、５４ａ…ｐ型ベース層、５４ｂ，５４ｃ…高濃度ｐ型層、５５…ｎ型層、５５ａ…ｎ型拡散層、５５ｂ，５５ｃ…高濃度ｎ型層、５７…多結晶シリコン層、５７ａ…ゲート電極、５８…絶縁膜、５８ａ…ゲート絶縁膜、６１…トレンチ、７０ａ，７０ａａ…絶縁膜、７０ｂ…ｐ型半導体層、７０ｃ，７０ｃａ…導電体層、８０，８０ａ…ｐ型半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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