(57)【要約】【課題】大きな領域を必要とせずゲート酸化膜の絶縁破壊を確実に防止する半導体装置を提供する。【解決手段】Ｐ型半導体基板１１と、Ｐ型半導体基板１１に構成した被保護トランジスタＰ０のゲート電極３３に接続する信号用の配線Ｇと、Ｐ型半導体基板１１に構成された放電用トランジスタＰ１と、電源に接続された電源入力用の配線Ｈと、Ｐ型半導体基板１１に構成された放電用トランジスタＰ１のゲート電極３５は配線Ｈに接続され、Ｐ型半導体基板１１と電源入力用の配線Ｈとの間に構成したキャパシタ（容量用トランジスタ）Ｃ１とを備え、被保護トランジスタＰ０のゲート電極３３と放電用トランジスタのドレイン２１との間を配線Ｇで接続し、放電用トランジスタＰ１のソース２３とＰ型半導体基板１１の拡散層３０との間を他の接続配線Ｉで接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板、あるいは該半導体基板上の任意層に構成した被保護トランジスタのゲートに接続する信号用の配線と、
前記半導体基板に構成した放電用トランジスタと、
電源に接続された電源入力用の配線と、該配線は前記放電用トランジスタのゲート酸化膜上のゲートに接続され、
前記半導体基板と前記電源入力用の配線との間に構成したキャパシタと、
を備え、
前記被保護トランジスタの前記ゲートと前記放電用トランジスタのドレインとの間を接続配線で接続し、
前記放電用トランジスタのソースと前記半導体基板に構成した拡散層との間を他の接続配線で接続したことを特徴とする半導体装置。
【請求項２】
前記放電用トランジスタは、Ｐｃｈトランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記信号用の配線と前記接続配線があらかじめ一体であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電源入力用の配線は、全長を短く構成したことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記信号用の配線、前記接続配線に対し、前記他の接続配線は同層もしくは下層のメタル配線で構成し、前記電源入力用の配線は該各配線より上層のメタル配線で電源に接続されることを特徴とする請求項１乃至３のいずれか一つに記載の半導体装置。
【請求項６】
前記キャパシタは、前記半導体基板と前記電源入力用の配線との間に対し、該配線をゲート酸化膜上のゲートに接続して構成した容量用トランジスタからなることを特徴とする請求項１乃至４のいずれか一つに記載の半導体装置。
【請求項７】
前記電源は、前記被保護トランジスタの製造工程後の使用に際しオン状態となることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマエッチング等により配線および配線間を接続する際のＶｉａホール等の形成時にアンテナ効果が発生しゲート酸化膜等の絶縁破壊を引き起こすことを防止する半導体装置に関する。
【背景技術】
【０００２】
一般的にＬＳＩ等の製造工程においては、図３（図４は図３の等価回路を示す）に示すように、例えばＰ型半導体基板１０１にＮ型拡散層１０３を形成し、かつゲート酸化膜（図示せず）を構成することでトランジスタ１０５を構成し、その後、各トランジスタ１０５間をメタル配線Ａで接続する配線工程を行う。この配線工程におけるメタル配線Ａおよびメタル配線Ａ間を接続するＶｉａホールの形成にはプラズマエッチングが使用される。このエッチング時には一般的にアンテナ効果と呼ばれるメタル配線Ａに電荷が蓄積する現象がある。メタル配線Ａが長いほど、また近接するメタル配線間の間隔が狭いほど、この蓄積される電荷量は多く、それにつながるゲート酸化膜の電位はＰ型半導体基板１０１に対し上昇することになり、ゲート酸化膜の絶縁破壊を製造工程中に引き起こす。とりわけ近年のＬＳＩにおいては、高速化、高集積化に伴い、トランジスタのゲート酸化膜は薄膜化されているため、より破壊され易くなっている。
【０００３】
ゲート酸化膜が絶縁破壊する問題を解決するためには、一般的に図５（図６は図３の等価回路を示す）に示される方法がある。即ち、Ｐ型半導体基板１２１に対しＮ＋のフィールド（拡散層）を構成し、Ｎ＋／Ｐ−のダイオード１２３を使用して蓄積された電荷をＰ型半導体基板１２１に放出する方法である。しかし、この方法ではダイオード１２３が逆方向にバイアスされるため、配線Ｂのスムーズな電荷の放出が行えず、ゲート酸化膜（図示せず）の破壊を防ぐには不十分である。そこで図７（図８は図７の等価回路を示す）のようにＰ型半導体基板１３１にＮ型半導体基板１３３および、その中にＰ＋のフィールド（拡散層）１３５を構成しＰ＋／Ｎ−のダイオード１３７を使用する方法がある。この場合、ダイオード１３７は順方向にバイアスされるため、配線Ｃの電荷のＮ型半導体基板１３３へのスムーズな放出が行える。ただし、Ｎ型半導体基板１３３からＰ型半導体基板１３１への電荷の放出はダイオード１３７の逆方向に向うためスムーズな電荷の放出が行えない。よって、Ｎ型半導体基板１３３で十分電荷を吸収するためには、図７に示すようにＮ型半導体基板１３３には十分大きな領域が必要となる。
【０００４】
また、ゲート酸化膜の絶縁破壊を回避する他の従来例として、例えば第１に、Ａｌ配線層上に層間絶縁膜を選択的にＲＩＥ法を用いて開口して、Ａｌ配線層上にコンタクトホールを形成すると同時に、Ａｌ配線層上にもコンタクトホールを形成し、コンタクトホールの各開口面積をＳ１，Ｓ２とすると、各コンタクトホールを（Ｓ１／ＣＭＯＳインバータを構成するＮｃｈＭＯＳまたはＰｃｈＭＯＳのゲート面積）≦（Ｓ２／入力保護回路のＮｃｈＭＯＳのゲート面積）を満たすように形成するという半導体装置の製造方法がある（例えば特許文献１参照）。
【０００５】
また、第２に、ＮｃｈＭＯＳトランジスタのゲート電極に保護素子が接続してあり、保護素子は、ＭＯＳトランジスタのゲート電極とほぼ同じの面積のゲート電極を備え、その電極に隣接してＮ型拡散層を有し、一方のＮ型拡散層はＭＯＳトランジスタのゲート電極に接続しており、他方のＮ型拡散層は半導体基板に接続し、これによりプラズマを用いた配線エッチング時にＭＯＳトランジスタのゲート電極に電荷が帯電したときは、保護素子のチャネルが導通し、ゲート電極に帯電した電荷を半導体基板に流すという半導体装置がある（例えば特許文献２参照）。
【０００６】
また、第３に、保護トランジスタと保護されるべき装置のゲートとの間に金属配線を接続し、アンテナを該金属配線と同じ金属層で構成するとともに保護トランジスタのゲートに接続し、プラズマ等の雰囲気でアンテナが帯電した場合、保護トランジスタのゲートに電圧を与え、保護されるべき装置のゲート電荷を金属配線及び保護トランジスタを通してアースに放電するという半導体装置がある（例えば特許文献３参照）。
【０００７】
また、第４に、図９（図１０は図９の等価回路を示す）に示すように、Ｐ型半導体基板１４１にＮｃｈトランジスタ１４３を構成してメタル配線Ｄに蓄積された電荷をＰ型半導体基板１４１にスムーズに放出するという方法がある。具体的にはＮｃｈトランジスタ１４３のゲート１４５にアンテナとなる配線Ｅを接続し、かつＮｃｈトランジスタ１４３のソースにＰ型拡散層１４７に接続する配線Ｆを接続し、アンテナ効果による配線Ｅの電位上昇によって、Ｎｃｈトランジスタ１４３をＯＮさせることによりＮｃｈトランジスタ１４３及び配線Ｆを使って電荷をスムーズに放電するという方法である。Ｎｃｈトランジスタ１４３のゲート１４５は最終的には上層配線でＧＮＤに接続するため、実際にＬＳＩを動作させるときにはＯＦＦの状態にある（例えば特許文献４参照）。
【０００８】
【特許文献１】特開平７−１６１８２３号公報
【特許文献２】特開平１１−３４５８８５号公報
【特許文献３】特開２００１−０５７３８９号公報
【特許文献４】特開２０００−２３６０２７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の従来例においては、Ａｌ配線層上の層間絶縁膜に二つのコンタクトホールを形成すると同時に、各コンタクトホールの各開口面積Ｓ１，Ｓ２を（Ｓ１／ＣＭＯＳインバータを構成するＮｃｈＭＯＳまたはＰｃｈＭＯＳのゲート面積）≦（Ｓ２／入力保護回路のＮｃｈＭＯＳのゲート面積）を満たすように形成するというものであるが、Ａｌ配線層に各コンタクトホールの開口面積以上の面積（幅）を有するよう構成しなければならず、この点、層間絶縁膜の存在とも相俟って高集積化の妨げになる問題がある。
【００１０】
また、特許文献２に記載の従来例においては、具体的にはＮｃｈＭＯＳトランジスタのゲート電極にパットを備え、該パットに配線を介し保護素子を接続し、保護素子にも該配線に接続される同面積のパットを接続するというものであるが、双方のパットの面積がともに大きく、かつ双方のパットを配線で接続することでＭＯＳトランジスタに対し余分な面積を有する保護端子を備えるというものであり、従って全体として非常に大きな面積を必要とするものとなり、同じく高集積化の妨げになる問題がある。
【００１１】
また、特許文献３に記載の従来例においては、プラズマ等の雰囲気でアンテナが帯電した場合、アンテナから保護トランジスタのゲートに電圧が伝わり、保護されるべき装置のゲート電荷を金属配線及び保護トランジスタを通してアースに放電するものであるが、アンテナを用いなければならない分、レイアウト設計に余分な制約を与えるものである。また、アンテナから保護トランジスタのゲートに接続される金属配線がアンテナ効果により電位上昇を生じた場合、保護トランジスタのゲート酸化膜を絶縁破壊してしまう欠点があり、しかもアンテナ自体の領域が高集積化の妨げにもなる問題がある。  
【００１２】
また、特許文献４に記載の従来例においては、図５に示した放電方法に比べスムーズに電荷を放出することが可能であり、かつ図７に示した放電方法に比較しても大きな領域を必要とすることはない。ただし、このＮｃｈトランジスタ１４３自体のゲート１４５にアンテナとなる長い配線Ｅが必要となるために、その配線Ｅのための大きな領域が必要となり、しかも配線Ｅのアンテナ効果によりＮｃｈトランジスタ１４３のゲート酸化膜の破壊を引き起こす可能性がある。Ｎｃｈトランジスタ１４３のゲート面積を大きくすることによりゲート酸化膜の破壊を引き起こしにくくすることは可能であるが、その場合、その分大きな領域が必要となり高集積化の妨げとなる問題がある。
【００１３】
本発明は、電荷のよりスムーズな放出を行うことを可能にして、ゲート酸化膜の絶縁破壊の可能性を低減し、しかも大きな領域を必要とせず高集積化を妨げることのない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上述した目的を達成すべく、本発明の請求項１に記載の半導体装置は、半導体基板と、前記半導体基板に構成した被保護トランジスタのゲートに接続する信号用の配線と、前記半導体基板に構成した放電用トランジスタと、電源に接続された電源入力用の配線と、該配線は前記放電用トランジスタのゲート酸化膜上のゲートに接続され、前記半導体基板と前記電源入力用の配線との間に構成したキャパシタとを備え、前記被保護トランジスタの前記ゲートと前記放電用トランジスタのドレインとの間を接続配線で接続し、前記放電用トランジスタのソースと前記半導体基板の拡散層との間を他の接続配線で接続したことを特徴とする。
【００１５】
また、請求項２に記載の半導体装置は、前記放電用トランジスタが、Ｐｃｈトランジスタであることを特徴とする。
【００１６】
また、請求項３に記載の半導体装置は、前記信号用の配線と前記接続配線があらかじめ一体であることを特徴とする。
【００１７】
また、請求項４に記載の半導体装置は、前記電源入力用の配線は、全長を短く構成したことを特徴とする。
【００１８】
また、請求項５に記載の半導体装置は、前記信号用の配線、前記接続配線に対し、前記他の接続配線は同層もしくは下層のメタル配線で構成し、前記電源入力用の配線は、該各配線より上層のメタル配線で電源に接続されることを特徴とする。
【００１９】
また、請求項６に記載の半導体装置は、前記キャパシタが、前記半導体基板と前記電源入力用の配線との間に対し、該配線をゲート酸化膜上のゲートに接続して構成した容量用トランジスタからなることを特徴とする。
【００２０】
また、請求項７に記載の半導体装置は、前記電源が、前記被保護トランジスタの製造工程後の使用に際しＯＮ状態となることを特徴とする。
【発明の効果】
【００２１】
請求項１に記載の半導体装置にあっては、第１にプラズマエッチングを行って信号用の配線の電位が上昇する場合、プラズマエッチングの影響を受けても電源入力用の配線がキャパシタにより低電位にあり、放電用トランジスタがＯＮ状態になるため、信号用の配線にアンテナ効果により蓄積される電荷はスムーズに接続配線を伝わり、かつ放電用トランジスタのドレインからソースへ伝わり、他の接続配線を経て容易に半導体基板の拡散層から放出される。このため信号用の配線に高電位の電荷を蓄積することがなく、被保護トランジスタのゲート酸化膜が絶縁破壊することを有効に防止することができる。第２に電源入力用の配線は、全長を長くする必要がなく極短くすることが可能であり、このため電荷放出用の領域を極めて小さくすることが可能であり、レイアウト設計に困難を伴わず、かつ高集積化の促進を妨げることなく、被保護トランジスタのゲート酸化膜の絶縁破壊を確実に防止する効果がある。
【００２２】
請求項２に記載の半導体装置にあっては、前記放電用トランジスタが、Ｐｃｈトランジスタであるため、プラズマエッチングの影響を受けても電源入力用の配線がキャパシタにより低電位にある場合、該放電用トランジスタは確実にＯＮ状態となり、このため上述の如く信号用の配線に高電位の電荷を蓄積することがなく、被保護トランジスタのゲート酸化膜が絶縁破壊することを確実に防止することができる。
【００２３】
請求項３に記載の半導体装置にあっては、前記信号用の配線と前記接続配線があらかじめ一体に形成されるため、製造工程の簡素化を図ることが可能である。
【００２４】
請求項４に記載の半導体装置にあっては、前記電源入力用の配線の全長が短く構成されるため、プラズマエッチングが行われても該配線が高電位になりにくく、従ってプラズマエッチング時に放電用トランジスタを確実にＯＮ状態にすることが可能であり、ゲート酸化膜の絶縁破壊を防止する信頼性を高める効果がある。
【００２５】
請求項５に記載の半導体装置にあっては、前記信号用の配線、前記接続配線に対し、前記他の接続配線は同層もしくは下層のメタル配線で構成し、前記電源入力用の配線は該各配線より上層のメタル配線で電源に接続されるため、レイアウトが容易であり生産性に優れる効果がある。
【００２６】
請求項６に記載の半導体装置にあっては、前記キャパシタが、前記半導体基板と前記電源入力用の配線との間に対し、該配線をゲート酸化膜上のゲートに接続して構成した容量用トランジスタからなるため、電荷放出の容量を大きくすることが可能で、しかも動作性がよく生産性にも優れる効果がある。
【００２７】
請求項７に記載の半導体装置にあっては、前記電源が、前記被保護トランジスタの製造工程後の使用に際しＯＮ状態となるため、使用に際しては放電用トランジスタが常時ＯＦＦ状態となり被保護トランジスタの動作に一切悪影響を与えることがなく、高い信頼性を維持することができる。
【発明を実施するための最良の形態】
【００２８】
以下、添付図面を参照して、本発明の実施の形態を詳細に説明する。図１は本発明の実施の形態に係る半導体装置の構成を説明する構成図であり、図２はその等価回路を示す回路構成図である。図１に示すように、本実施の形態の半導体装置１０は、ＧＮＤ電位となるＰ型半導体基板１１を備える。Ｐ型半導体基板１１は、例えばシリコンウエハにＢ（ホウ素）等の不純物をイオン注入した後、アニール工程等を経て構成される。
【００２９】
Ｐ型半導体基板１１の所定の位置には、第１にＮｃｈトランジスタ（被保護トランジスタ）Ｐ０のドレイン及びソースを構成する二つのＮ型拡散層１５，１７が形成されている。第２にＰｃｈトランジスタ（放電用トランジスタ）Ｐ１のドレイン及びソースを構成する二つのＰ型拡散層２１，２３が形成されている。第３にキャパシタとしてのＮｃｈトランジスタ（容量用トランジスタ）Ｃ１の構成要素である二つのＮ型拡散層２７，２９が形成されている。第４にＰ型拡散層２３とＮ型拡散層２７との間の位置には、Ｐ型拡散層３０が形成されている。各Ｐ型及びＮ型拡散層１５，１７，２１，２３，２７，２９，３０は、Ｐ型半導体基板１１に、例えばＣＶＤ等によりＳｉ3Ｎ4成膜を形成し、次いでフォトリソグラフィ工程を経てドライエッチング等を行うことで拡散層用の各溝を形成した後、各溝に例えばＳｉＯ2成膜乃至Ｎ型またはＰ型の不純物をイオン注入することで形成される。尚、Ｐｃｈトランジスタ（放電用トランジスタ）Ｐ１の二つのP型拡散層２１，２３については、あらかじめＰ型半導体基板１１の対応する位置に一つのＮ型拡散層３１を構成して、このＮ型拡散層３１の所定の位置に同じく拡散用の各溝を形成し、各溝に例えばＰ型の不純物をイオン注入することで形成される。
【００３０】
Ｐ型半導体基板１１の他の所定の位置には、詳しく図示しないが、ＮｃｈトランジスタＰ０、ＰｃｈトランジスタＰ１、及びＮｃｈトランジスタＣ１のゲート酸化膜が構成されている。各ゲート酸化膜は、例えば熱酸化により数ｎｍ程度に薄く形成される。各ゲート酸化膜上には、例えばＣＶＤ等でＰｏｌｙＳｉとＷＳｉ２が堆積されることでゲート電極３３，３５，３７が形成される。ＰｏｌｙＳｉには例えばＰ型不純物等が添加される。尚、各ゲート酸化膜、及び各ゲート電極３３，３５，３７は、上述したＮ型及びＰ型拡散層１５，１７，２１，２３，２７，２９，３０を形成する前の工程で構成されるものでもある。
【００３１】
ゲート電極３３，３５，３７のゲートパターンには、例えば該パターンを覆うようにＳｉ３Ｎ４成膜が行われて、膜厚分の異方性ドライエッチング等によりウォールが形成された後、各拡散層１５，１７，２１，２３，２７，２９，３０に高濃度のイオン注入が行われる。不純物の濃度勾配で信頼性が向上する。各Ｎ型及びＰ型拡散層１５，１７，２１，２３，２７，２９，３０上を含むＰ型半導体基板１１上には、詳しく図示しないが、例えばＳｉ３Ｎ４等の層間絶縁膜が成膜される。
【００３２】
ところで、図１に点線で示すように、Ｎｃｈトランジスタ（被保護トランジスタ）Ｐ０は、Ｎ型拡散層１５，１７、ゲート酸化膜、及びゲート電極３３から構成されるものであり、Ｐｃｈトランジスタ（放電用トランジスタ）Ｐ１は、Ｐ型拡散層２１，２３、ゲート酸化膜、及びゲート電極３５から構成されるものであり、Ｎｃｈトランジスタ（容量用トランジスタ）Ｃ１は、Ｎ型拡散層２７，２９、ゲート酸化膜、及びゲート電極３７から構成されるものである。
【００３３】
一方、Ｐ型半導体基板１１上の例えばＳｉ3Ｎ4等の層間絶縁膜上には、ＮｃｈトランジスタＰ０のゲート電極３３に接続するとともにＰｃｈトランジスタＰ１のＰ型拡散層（ドレイン）２１に接続する例えばＡｌ等の信号用の配線（メタル配線：特許請求の範囲に記載の接続配線を含む）Ｇが構成されており、ＰｃｈトランジスタＰ１のＰ型拡散層（ソース）２３と図示隣のＰ型拡散層３０との間にも双方に接続する例えばＡｌ等の他の接続配線（メタル配線）Ｉが構成されている。尚、各Ｐ型拡散層２１，２３上の層間絶縁膜（図示せず）には、例えばコンタクトのホールが形成されており、信号用の配線Ｇの一部がＰ型拡散層２１に接続し、他の接続配線Ｉの一部がＰ型拡散層２３に接続している。また、ＰｃｈトランジスタＰ１のゲート電極３５とＮｃｈトランジスタＣ１のゲート電極３７との間にも双方を接続する例えばＡｌ等の電源入力用の配線（メタル配線）Ｈが構成されている。電源入力用の配線Ｈは、キャパシタとしてのＮｃｈトランジスタＣ１との位置的な関係を含め極力短く構成される。電源入力用の配線Ｈも、例えばコンタクトのホールを介して各ゲート電極３５，３７に接続している。信号用の配線Ｇ、接続配線Ｉ、電源入力用の配線Ｈは、例えばＡｌ／ＴｉＮ積層膜をスパッタリング等で成膜した後、フォトリソグラフィ及びエッチング（プラズマエッチング）等を行うことで微細にかつ高精度に形成される。
【００３４】
尚、信号用の配線Ｇに対し、接続配線Ｉおよび電源入力用の配線Hは同一層もしくは下層に形成される。
【００３５】
一方、電源入力用の配線Ｈには、電源からの配線Ｊが接続されている。電源は、製造工程後の使用に際して配線Ｊを介し電源入力用の配線Ｈに電圧を与え、ＰｃｈトランジスタＰ１を常時ＯＦＦ状態にする。尚、配線Ｊの構成方法には上述の方法の他、任意の方法を用いてよいものであり、信号用の配線Gより上層に形成される。
【００３６】
半導体装置１０の製造工程において、プラズマエッチングを行ったことで信号用の配線Ｇの電位が上昇する場合、電源入力用の配線Ｈは、キャパシタとしてのＮｃｈトランジスタＣ１により高電位になることはなく、このためＰｃｈトランジスタ（放電用トランジスタ）Ｐ１はＯＮ状態になる。該ＰｃｈトランジスタＰ１がＯＮ状態となる場合、プラズマエッチングでアンテナ効果により信号用の配線Ｇに蓄積される高電位の電荷は、該ＰｃｈトランジスタＰ１のＰ型拡散層（ドレイン）２１からＰ型拡散層（ソース）２３にスムーズに逃げ、かつ接続配線Ｉを通り図示隣のＰ型拡散層３０に放出される。この結果、信号用の配線Ｇにプラズマエッチングで蓄積される高電位の電荷は、Ｐ型拡散層３０を経てＰ型半導体基板１１のＧＮＤにスムーズに放出されるものとなり、Ｎｃｈトランジスタ（被保護トランジスタ）Ｐ０のゲート酸化膜（図示せず）が絶縁破壊を発生することが有効に防止される。
【００３７】
また、半導体装置１１の製造工程後の使用に際しては、電源から配線Ｊを介してＰｃｈトランジスタＰ１のゲート電極３５に電圧が供給されるため、ＰｃｈトランジスタＰ１はＯＦＦ状態となる。このため使用に際してはＮｃｈトランジスタＰ０が安定して動作することが可能となる。
【００３８】
本実施の形態においては、プラズマエッチングで信号用の配線Ｇの電位が上昇する場合、電源入力用の配線ＨはキャパシタとしてのＮｃｈトランジスタＣ１により低電位を維持するため、PｃｈトランジスタＰ１がＯＮ状態となって信号用の配線Ｇにアンテナ効果により蓄積される高電位の電荷はスムーズにPｃｈトランジスタＰ１のＰ型拡散層（ドレイン）２１からＰ型拡散層（ソース）２３へ伝わり、かつ他の接続配線Ｉを経て容易に半導体基板１１のＰ型拡散層３０に伝わりＧＮＤ電位に放出される。このため信号用の配線Ｇに高電位の電荷を蓄積することがなく、ＮｃｈトランジスタＰ０のゲート酸化膜が絶縁破壊することを確実に防止することが可能である。
【００３９】
また、本実施の形態においては、電源入力用の配線Ｈの全長を短く構成するため、プラズマエッチングが行われても該配線が高電位になりにくく、従ってプラズマエッチング時にＰｃｈトランジスタ（放電用トランジスタ）Ｐ１を確実にＯＮ状態にすることが可能であり、ゲート酸化膜の絶縁破壊を防止する信頼性を高めることが可能である。
【００４０】
また、本実施の形態においては、電源入力用の配線Ｈは、全長を長くする必要がなく極短くすることが可能であるため、電荷放出用の領域を極めて小さくすることが可能であり、レイアウト設計にも困難を伴わず、かつ高集積化の促進を妨げることなく、ＮｃｈトランジスタＰ０のゲート酸化膜を確実に保護する効果がある。
【００４１】
尚、本実施の形態においては、電源入力用の配線Ｈに蓄積される高電位の電荷を放出するキャパシタとしてＮｃｈトランジスタＣ１を構成する場合について説明したが、本発明の要旨はこれに限定されるものではなく、例えばＤＲＡＭセル構造のキャパシタ、もしくは、スタック型、トレンチ型、円筒型（高誘電体型）、微小凹凸付加型等のキャパシタを構成して用いてもよいことは勿論である。
【産業上の利用可能性】
【００４２】
本発明の半導体装置は、プラズマエッチングに伴うアンテナ効果によりトランジスタのゲート酸化膜が絶縁破壊を起こすことを小さな領域に構成したキャパシタで有効に防止することが可能であるため、論理素子や、フリップフロップ等を含む記憶素子を搭載したＬＳＩチップ等、あらゆるＬＳＩ等に利用することが可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明の実施の形態に係る半導体装置の構成を説明する構成図である。
【図２】図１に示す半導体装置の等価回路を示す回路構成図である。
【図３】従来の半導体装置の背景を説明する説明図である。
【図４】図３に示す半導体装置の等価回路を示す回路構成図である。
【図５】従来の技術を説明する説明図である。
【図６】図５に示す半導体装置の等価回路を示す回路構成図である。
【図７】他の従来の技術を説明する説明図である。
【図８】図７に示す半導体装置の等価回路を示す回路構成図である。
【図９】さらに他の従来の技術を説明する説明図である。
【図１０】図９に示す半導体装置の等価回路を示す回路構成図である。
【符号の説明】
【００４４】
１０  半導体装置
１１  Ｐ型半導体基板
１５，１７，２７，２９，３１  Ｎ型拡散層
２１，２３，３０  Ｐ型拡散層
３３，３５，３７  ゲート電極
Ｐ０  Ｎｃｈトランジスタ（被保護トランジスタ）
Ｐ１  Ｐｃｈトランジスタ（放電用トランジスタ）
Ｃ１  Ｎｃｈトランジスタ（キャパシタ：容量用トランジスタ）
Ｈ  電源入力用の配線
Ｉ  接続配線（他の接続配線）
Ｊ  配線
１０１，１２１，１３１，１４１  Ｐ型半導体基板
１０３  Ｎ型拡散層
１０５  トランジスタ
１２３，１３７  ダイオード
１３３  Ｎ型半導体基板
１３５  拡散層
１４３  Ｎｃｈトランジスタ
１４５  ゲート
Ａ  メタル配線
Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ  配線
【図１】
2005158859.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005158859.tif 000009
【図８】
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【図９】
2005158859.tif 000011
【図１０】
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