(57)【要約】【課題】接続孔形成法において、歩留りの向上を図る。【解決手段】半導体基板１０の表面にゲート絶縁膜１２ａを形成した後、ポリシリコン層の堆積、熱酸化、酸化膜の肩部エッチング、ゲートパターニングの処理によりゲート電極層１４ａ及び層間絶縁膜１６ａを形成する。熱酸化法により電極層１４ａの側面に絶縁膜１８ａ，１８ｂを形成すると共に基板表面に絶縁膜１８Ａ，１８Ｂを形成する。基板上面にレジスト層を形成した後、このレジスト層を枚葉式のアッシング処理により薄くしてレジスト層２０Ａ，２０Ｂを残存させる。アッシング処理の前にサンプルウエハ上のレジスト層をアッシングしてウエハ面内のアッシング速度均一性をモニタする。絶縁膜１６ａの肩部とその近傍のレジスト層２０Ｂの一部とを露呈する孔２２ａを有するレジスト層２２を形成した後、レジスト層２２，２０Ｂをマスクとするウェットエッチング処理により接続孔２４を形成する。【選択図】図８
2005033227.tif 000002
【特許請求の範囲】
【請求項１】
基板の絶縁性表面の上に導電層を形成する工程と、
前記導電層の上面及び少なくとも一方の側面を覆って絶縁膜を形成する工程と、
前記基板の絶縁性表面の上に前記絶縁膜を覆って前記導電層及び前記絶縁膜に基づく段差より厚く第１のレジスト層を形成する工程と、
枚葉式のアッシング処理によりサンプルウエハ上のレジスト層を所定のアッシング条件でアッシングして被アッシング面内におけるアッシング速度均一性を求めることにより該アッシング速度均一性が許容範囲内にあることをモニタする工程と、
前記枚葉式のアッシング処理により前記絶縁膜の肩部が露呈するまで前記第１のレジスト層を前記アッシング条件でアッシングして薄くすることにより前記導電層の前記一方の側面側に前記第１のレジスト層の薄くなった部分を残存させる工程と、
前記第１のレジスト層の薄くなった残存部分との間で前記導電層の肩部に対応する開口部を定めるように前記絶縁膜を覆って第２のレジスト層を形成する工程と、
前記第１のレジスト層の薄くなった残存部分と前記第２のレジスト層とをマスクとする選択的ウェットエッチング処理により前記開口部に対応する接続孔を前記絶縁膜に形成する工程と
を含む接続孔形成法。
【請求項２】
前記モニタする工程では前記許容範囲として±２．０〜４．０［％］の範囲を用いることを特徴とする請求項１記載の接続孔形成法。
【請求項３】
前記第１のレジスト層の薄くなった部分を残存させる工程では前記第１のレジスト層のアッシング速度が５００〜１５００［Å／ｍｉｎ］の範囲内となる条件で５５〜８５［秒］の範囲内の時間中前記アッシング処理を行なうことにより前記第１のレジスト層を残存厚さが８００〜１４００［Å］の範囲内の厚さとなるまで薄くすることを特徴とする請求項１又は２記載の接続孔形成法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ハーフアッシング処理を受けたレジスト層をエッチングマスクの一部として用いる接続孔形成法に関し、特にハーフアッシング処理として枚葉式処理を用いることにより接続孔形成歩留りの向上を図ったものである。
【背景技術】
【０００２】
従来、ＥＥＰＲＯＭ（電気的に消去・プログラム可能なリード・オンリィ・メモリ）としては、１層目のゲート電極層の肩部に対応した接続孔を介して１層目のゲート電極層と２層目のゲート電極層とを接続してフローティングゲート電極を構成したものが知られている（例えば、特許文献１参照）。そして、１層目のゲート電極層の肩部に対応した接続孔を形成する方法としては、図１５〜２１に示すものが提案されている。
【０００３】
図１５の工程では、シリコン基板１の表面に熱酸化法によりシリコンオキサイドからなる絶縁膜２を形成した後、ＣＶＤ（ケミカル・ベーパー・デポジション）法により絶縁膜２の上にポリシリコン層３を形成する。ポリシリコン層３の堆積中又は堆積後にポリシリコン層３に導電型決定不純物をドープすることによりポリシリコン層３をゲート電極層として使用可能な程度に低抵抗化する。
【０００４】
次に、熱酸化法によりポリシリコン層３の表面にシリコンオキサイドからなる絶縁膜４を形成する。そして、絶縁膜４の上には、所望のゲート電極パターンに従ってレジスト層５を形成する。
【０００５】
図１６の工程では、レジスト層５をマスクとし且つエッチャントとしてＨＦ（フッ酸）を用いる等方性のウェットエッチング処理により絶縁膜４を選択的に除去して絶縁膜４の一部４Ａを層間絶縁膜として残存させる。
【０００６】
図１７の工程では、レジスト層５及び絶縁膜４Ａをマスクとする異方性のドライエッチング処理によりポリシリコン層３を選択的に除去してポリシリコン層３の一部３Ａを１層目のゲート電極層として残存させる。
【０００７】
図１８の工程では、アッシング処理等によりレジスト層５を除去した後、熱酸化法によりいずれもシリコンオキサイドからなる絶縁膜６Ａ，６Ｂ，６ａ，６ｂを形成する。絶縁膜６Ａ及び６Ｂは、基板表面においてゲート電極層３Ａの一方側及び他方側にそれぞれ形成されるもので、電極層３Ａの直下のゲート絶縁膜２に連続してそれより厚く形成される。絶縁膜６ａ及び６ｂは、ゲート電極層３Ａの一方及び他方の側面にそれぞれ形成されるもので、絶縁膜６ａは、絶縁膜４Ａ，６Ａに連続して形成され、絶縁膜６ｂは、絶縁膜４Ａ，６Ｂに連続して形成される。
【０００８】
図１９の工程では、基板上面に回転塗布法等によりレジスト層７を形成する。そして、ハーフエッチング処理又はハーフアッシング処理によりレジスト層７を絶縁膜４Ａの肩部が露呈するまで薄くすることによりゲート電極層３Ａの一方側及び他方側にレジスト層７Ａ及び７Ｂをそれぞれ残存させる。ハーフエッチング処理は、多数枚の被処理ウエハ（基板１に相当）をレジスト現像液に手作業で浸漬するバッチ処理で行なわれる。また、ハーフアッシング処理は、バッチ式アッシング装置のアッシング室内に多数枚の被処理ウエハを配置した状態でＯ２（酸素）プラズマをレジスト層に照射することにより行なわれる。
【０００９】
図２０の工程では、絶縁膜４Ａの肩部とその近傍のレジスト層７Ｂの一部とを露呈する孔８ａを有するレジスト層８をホトリソグラフィ処理により基板上面に形成する。
【００１０】
図２１の工程では、レジスト層８，７Ｂをマスクとし且つエッチャントとしてＨＦを用いる等方性のウェットエッチング処理により絶縁膜４Ａ，６ｂを選択的に除去してゲート電極層３Ａの肩部を露呈する接続孔９を形成する。そして、アッシング処理等によりレジスト層８，７Ａ，７Ｂを除去した後、基板上面に低抵抗のポリシリコン層を形成してパターニングすることにより接続孔９を介してゲート電極層３Ａにつながる２層目のゲート電極層（図示せず）を形成する。接続孔９を介して相互接続された１層目のゲート電極層３Ａ及び２層目のゲート電極層は、トンネル効果に基づいて電子を授受するフローティングゲート電極として用いられる。
【特許文献１】特許第２５１２１８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記した従来技術によると、図１９のハーフエッチング処理又はハーフアッシング処理において、バッチ内及びウエハ面内のエッチング速度又はアッシング速度の均一性が良好でなく、エッチング又はアッシングの過不足により接続孔形成歩留りの低下を招くという問題点があった。
【００１２】
図２２は、エッチング又はアッシング過剰の場合における接続孔９の形成状況を示すものである。残存するレジスト層７Ｂがわずかであるため、図２１のエッチング処理では、レジスト層７Ｂとその近傍の絶縁膜６ｂ，６Ｂの各一部とが除去され、接続孔９は、基板表面の一部を露呈するように大サイズで形成される。レジスト層８，７Ａを除去した後、前述したようにゲート電極層３Ａにつながる２層目のゲート電極層を形成すると、２層目のゲート電極層は、基板表面に接触することになり、短絡不良が発生する。
【００１３】
図２３は、エッチング又はアッシング不足の場合における接続孔９の形成状況を示すものである。レジスト層７Ｂが厚く残存すると共に絶縁膜４Ａの上にもレジスト層７Ｒが残存するため、図２１のエッチング処理では、接続孔９がゲート電極層３Ａに到達しない状態となる。レジスト層８，７Ａ，７Ｂを除去した後、前述したようにゲート電極層３Ａに接続されるべき２層目のゲート電極層を形成すると、２層目のゲート電極層は、ゲート電極層３Ａに接続されないことになり、オープン不良が発生する。
【００１４】
なお、レジスト現像液等のエッチング液を用いてハーフエッチング処理を行なう場合には、レジスト層７Ｒの変わりに、レジストが溶解した薬液の染みが残存し、図２３に関して上記したと同様にしてオープン不良が発生することがある。
【００１５】
この発明の目的は、高歩留りを得ることができる新規な接続孔形成法を提供することにある。
【課題を解決するための手段】
【００１６】
この発明に係る接続孔形成法は、
基板の絶縁性表面の上に導電層を形成する工程と、
前記導電層の上面及び少なくとも一方の側面を覆って絶縁膜を形成する工程と、
前記基板の絶縁性表面の上に前記絶縁膜を覆って前記導電層及び前記絶縁膜に基づく段差より厚く第１のレジスト層を形成する工程と、
枚葉式のアッシング処理によりサンプルウエハ上のレジスト層を所定のアッシング条件でアッシングして被アッシング面内におけるアッシング速度均一性を求めることにより該アッシング速度均一性が許容範囲内にあることをモニタする工程と、
前記枚葉式のアッシング処理により前記絶縁膜の肩部が露呈するまで前記第１のレジスト層を前記アッシング条件でアッシングして薄くすることにより前記導電層の前記一方の側面側に前記第１のレジスト層の薄くなった部分を残存させる工程と、
前記第１のレジスト層の薄くなった残存部分との間で前記導電層の肩部に対応する開口部を定めるように前記絶縁膜を覆って第２のレジスト層を形成する工程と、
前記第１のレジスト層の薄くなった残存部分と前記第２のレジスト層とをマスクとする選択的ウェットエッチング処理により前記開口部に対応する接続孔を前記絶縁膜に形成する工程と
を含むものである。
【００１７】
この発明の接続孔形成法において、枚葉式アッシング処理は、枚葉式アッシング装置のアッシング室に１枚の被処理基板を配置した状態で行われる。１枚の被処理基板のアッシング処理が終わると、処理済の基板がアッシング室から取出され、次の１枚の被処理基板がアッシング室に挿入されて前回と同様にアッシング処理される。
【００１８】
この発明の接続孔形成法によれば、第１のレジスト層を薄くするための処理として枚葉式のアッシング処理を用いるので、被処理基板１枚毎に第１のレジスト層の残量（残存厚さ）を精密に制御可能であり、接続孔形成歩留りが向上する。
【００１９】
枚葉式アッシング処理においては、アッシング速度が５００〜１５００［Å／ｍｉｎ］の範囲内となる条件で第１のレジスト層のアッシングを行なうのが望ましい。このようにすると、通常のアッシング速度（１００００〜２００００［Å／ｍｉｎ］）に比べて極めて低いアッシング速度となるため、レジスト残量を精密に制御するのが容易となる。
【００２０】
また、第１のレジスト層の被アッシング面内におけるアッシング速度の均一性が±２．０〜４．０［％］の範囲内となる条件で第１のレジスト層のアッシングを行なうのが望ましい。このようにすると、通常の面内アッシング速度均一性（±５．０〜１０．０［％］）に比べて面内アッシング速度均一性が改善されるため、接続孔形成歩留りを一層向上させることができる。
【発明の効果】
【００２１】
この発明によれば、レジスト層を薄くするための処理として枚葉式のアッシング処理を用いたので、レジスト層の残量を精密に制御することができ、接続孔形成歩留りが向上する効果が得られる。
【発明を実施するための最良の形態】
【００２２】
図１〜１１は、この発明の一実施形態に係るＥＥＰＲＯＭの製法を示すもので、各々の図に対応する工程（１）〜（１１）を順次に説明する。
【００２３】
（１）例えばシリコンからなる半導体基板１０の表面には、熱酸化法等によりシリコンオキサイドからなるゲート絶縁用の絶縁膜１２を形成する。絶縁膜１２の厚さは、一例として２００〜３００［Å］とすることができる。そして、ＣＶＤ法により絶縁膜２の上にポリシリコン層１４を形成する。ポリシリコン層１４の堆積中又は堆積後にポリシリコン層１４にリン等の導電型決定不純物をドープすることによりポリシリコン層１４をゲート電極層として使用可能な程度に低抵抗化する。
【００２４】
次に、熱酸化法によりポリシリコン層１４の表面にシリコンオキサイドからなる層間絶縁用の絶縁膜１６を形成する。そして、絶縁膜１６の上には、ホトリソグラフィ処理により所望のゲート電極パターンに従ってレジスト層１７Ａ，１７Ｂを形成する。
【００２５】
（２）レジスト層１７Ａ，１７Ｂをマスクとし且つエッチャントとしてＨＦを用いる等方性のウェットエッチング処理により絶縁膜１６を選択的に除去して絶縁膜１６の部分１６ａ，１６ｂを層間絶縁膜として残存させる。このとき、絶縁膜１６の部分１６ａ，１６ｂの肩部は、サイドエッチングにより角が緩和される。
【００２６】
（３）レジスト層１７Ａ，１７Ｂ及び絶縁膜１６ａ，１６ｂをマスクとする異方性のドライエッチング処理によりポリシリコン層１４を選択的に除去してポリシリコン層１４の部分１４ａ，１４ｂをゲート電極層として残存させる。
【００２７】
（４）レジスト層１７Ａ，１７Ｂをアッシング処理等により除去した後、熱酸化法によりいずれもシリコンオキサイドからなる絶縁膜１８Ａ〜１８Ｃ，１８ａ〜１８ｄを形成する。絶縁膜１８Ａ及び１８Ｂは、基板表面においてゲート電極層１４ａの一方側及び他方側にそれぞれ形成されるもので、電極層１４ａの直下のゲート絶縁膜１２ａに連続してそれより厚く形成される。絶縁膜１８Ｃは、基板表面においてゲート電極層１４ｂに関して絶縁膜１８Ｂとは反対側に形成されるもので、電極層１４ｂの直下のゲート絶縁膜１２ｂに連続してそれより厚く形成される。絶縁膜１８Ｂは、ゲート絶縁膜１２ｂに連続してそれより厚く形成される。絶縁膜１８Ａ〜１８Ｃの厚さは、一例として３００〜６００［Å］とすることができる。
【００２８】
絶縁膜１８ａ及び１８ｂは、ゲート電極層１４ａの一方及び他方の側面にそれぞれ形成されるもので、絶縁膜１８ａは、絶縁膜１６ａ，１８Ａに連続して形成され、絶縁膜１８ｂは、絶縁膜１６ａ，１８Ｂに連続して形成される。絶縁膜１８ｃ，１８ｄは、ゲート電極層１４ｂの一方及び他方の側面にそれぞれ形成されるもので、絶縁膜１８ｃは、絶縁膜１６ｂ，１８Ｂに連続して形成され、絶縁膜１８ｄは、絶縁膜１６ｂ，１８Ｃに連続して形成される。絶縁膜１８ａ〜１８ｄの厚さは、一例として５００〜９００［Å］とすることができる。絶縁膜１６ａ，１６ｂの厚さは、一例として９００〜１５００［Å］とし、ゲート電極層１４ａ，１４ｂの厚さは、一例として２０００〜４０００［Å］とすることができる。
【００２９】
（５）基板上面に回転塗布法等によりレジスト層２０を形成する。レジスト層２０は、ゲート電極層１４ａ及び絶縁膜１６ａに基づく段差より厚く形成する。
【００３０】
（６）枚葉式のハーフアッシング処理によりレジスト層２０を絶縁膜１６ａ，１６ｂの各肩部が露呈するまで薄くすることより絶縁膜１８Ａ，１８Ｂ，１８Ｃの上にそれぞれレジスト層２０Ａ，２０Ｂ，２０Ｃを残存させる。
【００３１】
枚葉式ハーフアッシング処理は、一例として図１２に示すような枚葉式アッシング装置を用いて行なうことができる。図１２の装置において、アッシング室ＡＣ内には、被処理ウエハＷを保持するためのウエハステージＷＳが設けられている。アッシング室ＡＣの上方には、電極ＥＬで取囲まれ且つ上端が閉じられた円筒状の放電発生部ＤＳが設けられており、給気口ＳＰから放電発生部ＤＳにはＯ２ガスが供給される。電極ＥＬには，高周波電源ＲＦから１３．５６［ＭＨｚ］の高周波電力が供給される。アッシング室ＡＣの下部に設けた排気口ＶＰから排気が行なわれる。
【００３２】
アッシング処理に際しては，アッシング室ＡＣ内に被処理ウエハＷとして図５の基板１０を挿入し、ウエハステージＷＳ上にセットする。このようなセット状態において，アッシング速度をハードが制御できる下限ぎりぎりまで落とし且つウエハ面内のアッシング速度均一性が良好となる条件でレジスト層２０のハーフアッシングを行なう。一例としてアッシング条件は、
Ｏ２ガス流量：１００［ｓｃｃｍ］
アッシング室内圧力：０．３０［Ｔｏｒｒ］
ウエハステージ温度：６０［℃］
高周波電力：１２５［Ｗ］
処理時間：３０［秒］
とした。
【００３３】
実際の製品を処理する前に、上記したアッシング条件でサンプルウエハ上のレジスト層をアッシング処理してアッシング速度とウエハ面内のアッシング速度均一性とを求めた。次の表１は、図１３に示すサンプルウエハＷｓの被アッシング面内における９個の測定点Ｐ１〜Ｐ９についてアッシング前のレジスト厚さ、アッシング後のレジスト厚さ、アッシング前後のレジスト厚さの差、アッシング速度（アッシング前後のレジスト厚さの差／０．５［ｍｉｎ］）を示すものである。なお、図１３において、ＯＦはオリエンテーションフラット、ｄはウエハ端縁からの距離をそれぞれ示し、測定点Ｐ１〜Ｐ９はいずれもウエハ端縁からｄ＝１０［ｍｍ］より内側に存在する。
【００３４】
【表１】
2005033227.tif 000003
【００３５】
表１からＰ１〜Ｐ９のうちの最大のアッシング速度Ａｍａｘと、Ｐ１〜Ｐ９のうちの最小のアッシング速度Ａｍｉｎと、Ｐ１〜Ｐ９のアッシング速度の平均値Ａａｖｅとを求めると、
Ａｍａｘ＝９１２［Å／ｍｉｎ］
Ａｍｉｎ＝８６４［Å／ｍｉｎ］
Ａａｖｅ＝８９６［Å／ｍｉｎ］
のようになる。
【００３６】
ウエハ面内のアッシング速度均一性ＵＮＦは、前述のＡｍａｘ，Ａｍｉｎ，Ａａｖｅを用いて次の数１の式により表わされる。
【００３７】
【数１】
2005033227.tif 000004
【００３８】
この式に先に求めたＡｍａｘ，Ａｍｉｎ，Ａａｖｅの値を代入すると、ＵＮＦ＝±２．６８［％］が得られる。
【００３９】
平均アッシング速度８９６［Å／ｍｉｎ］は、通常のアッシング速度１００００〜２００００［Å／ｍｉｎ］に比べて極めて低い値であり、レジスト残量を精密に制御可能となる。また、ウエハ面内のアッシング速度均一性±２．６８［％］は、通常のウエハ面内アッシング速度均一性±５．０〜１０．０［％］に比べて良好な値であり、歩留りの向上が可能となる。
【００４０】
図１４は、前述したアッシング条件において処理時間を種々変更してレジスト層２０Ｂをアッシングしたときの種々のアッシング状況を示すものである。処理時間を５５［秒］、６５［秒］、７５［秒］、８５［秒］とするのにそれぞれ対応してレジスト残存厚さはＴ１＝１４００［Å］、Ｔ２＝１２００［Å］、Ｔ３＝１０００［Å］、Ｔ４＝８００［Å］とすることができた。
【００４１】
上記したようにアッシング速度とウエハ面内のアッシング速度均一性とをモニタした後は、実際の製品になるべき基板１０についてアッシング処理を行なう。この場合、例えば１７〜２８［秒］まで１［秒］刻みで処理時間を設定してアッシングを行なうことができる。
【００４２】
（７）絶縁膜１６ａの肩部とその近傍のレジスト層２０Ｂの一部とを露呈する孔２２ａを有するレジスト層２２をホトリソグラフィ処理により基板上面に形成する。レジスト層２０Ｂとレジスト層２２との間には、絶縁膜１６ａの肩部に対応する開口部が定められる。
【００４３】
（８）レジスト層２２，２０Ｂをマスクとし且つエッチャントとしてＨＦを用いる等方性のウェットエッチング処理により絶縁膜１６ａ，１８ｂを選択的に除去してゲート電極層１４ａの肩部を露呈する接続孔２４を形成する。図６のハーフアッシング工程では、前述したように枚葉式のハーフアッシング処理によりレジスト層２０Ｂの厚さを精密に制御すると共にウエハ面内のアッシング速度均一性を良好としたので、図８の工程における接続孔形成歩留りが向上する。
【００４４】
（９）アッシング処理等によりレジスト層２２，２０Ａ〜２０Ｃを除去した後、基板上面に前述したと同様にして低抵抗のポリシリコン層２６を形成する。ポリシリコン層２６は、接続孔２４を介してゲート電極層１４ａと接続されるが、この接続部以外の部分では、絶縁膜１６ａ，１６ｂ，１８Ａ〜１８Ｃ，１８ａ〜１８ｄにより基板１０及びゲート電極層１４ａ，１４ｂから絶縁されている。
【００４５】
（１０）ホトリソグラフィ処理によりポリシリコン層２６の上にレジスト層２８Ａ，２８Ｂを形成する。レジスト層２８Ａは、ワード線としてのゲート電極層に対応するパターンで形成し、レジスト層２８Ｂは、１層目のゲート電極層１４ａと共にフローティングゲート電極を構成する２層目のゲート電極層に対応するパターンで形成する。
【００４６】
（１１）レジスト層２８Ａ，２８Ｂをマスクとする異方性のドライエッチング処理によりポリシリコン層２６を選択的に除去してポリシリコン層２６Ａ，２６Ｂをゲート電極層として残存させる。ゲート電極層２６Ａは、ワード線として使用される。ゲート電極層２６Ｂは、接続孔２４（図８）を介してゲート電極層１４ａに接続され、ゲート電極層１４ａと共にフローティングゲート電極を構成する。
【００４７】
ゲート電極層２６Ａ，２６Ｂを形成した後、基板表面には、選択的イオン注入処理によりソース領域Ｓ及びドレイン領域Ｄを形成する。基板１０をＰ型とした場合、領域Ｓ，ＤはいずれもＮ＋型とする。ソース領域Ｓ及びドレイン領域Ｄは、それぞれ接地線及びビット線として使用される。ゲート電極層１４ａの下方の基板表面には、例えば図１の工程で絶縁膜１６を形成する前にポリシリコン層１４及び絶縁膜１２を介しての選択的イオン注入処理によりＮ−型の容量形成領域Ｃを形成してもよい。容量形成領域Ｃは、絶縁膜１２ａ及びゲート電極層１４ａと共に結合容量を形成する。
【００４８】
情報の書込みは、ゲート電極層１４ｂからフローティングゲート電極１４ａ，２６Ｂにトンネル効果により電子を注入することにより行なわれ、ゲート電極層２６Ｂの下方のチャンネル領域はオフ状態となる。情報の消去は、フローティングゲート電極１４ａ，２６Ｂからゲート電極層２６Ａにトンネル効果により電子を放出させることにより行なわれ、ゲート電極層２６Ｂの下方のチャンネル領域はオン状態となる。絶縁膜１６ａ，１６ｂの肩部において角を緩和したのは、トンネル効果に基づく電子の授受を容易にすると共に接続孔の形成を確実にするためである。なお、上記のようなＥＥＰＲＯＭの動作の詳細については、特許文献１に記載されているので、説明を省略する。
【図面の簡単な説明】
【００４９】
【図１】この発明の一実施形態に係るＥＥＰＲＯＭの製法におけるレジスト層形成工程を示す基板断面図である。
【図２】図１の工程に続く絶縁膜の選択エッチング工程を示す基板断面図である。
【図３】図２の工程に続くポリシリコン層の選択エッチング工程を示す基板断面図である。
【図４】図３の工程に続くレジスト層除去工程及びシリコン酸化工程を示す基板断面図である。
【図５】図４の工程に続くレジスト層形成工程を示す基板断面図である。
【図６】図５の工程に続くハーフアッシング工程を示す基板断面図である。
【図７】図６の工程に続くレジスト層形成工程を示す基板断面図である。
【図８】図７の工程に続く接続孔形成工程を示す基板断面図である。
【図９】図８の工程に続くレジスト層除去工程及びポリシリコン層形成工程を示す基板断面図である。
【図１０】図９の工程に続くレジスト層形成工程を示す基板断面図である。
【図１１】図１０の工程に続くポリシリコン層の選択エッチング工程を示す基板断面図である。
【図１２】この発明の実施に使用される枚葉式アッシング装置の一例を示す一部断面斜視図である。
【図１３】ウエハ上のアッシング速度測定点を示す平面図である。
【図１４】図６のハーフアッシング工程における種々のアッシング状況を示す基板断面図である。
【図１５】ＥＥＰＲＯＭを構成するＭＯＳ型トランジスタを製造する従来法におけるレジスト層形成工程を示す基板断面図である。
【図１６】図１５の工程に続く絶縁膜の選択エッチング工程を示す基板断面図である。
【図１７】図１６の工程に続くポリシリコン層の選択エッチング工程を示す基板断面図である。
【図１８】図１７の工程に続くレジスト層除去工程及びシリコン酸化工程を示す基板断面図である。
【図１９】図１８の工程に続くハーフエッチング工程又はハーフアッシング工程を示す基板断面図である。
【図２０】図１９の工程に続くレジスト層形成工程を示す基板断面図である。
【図２１】図２０の工程に続く接続孔形成工程を示す基板断面図である。
【図２２】図１９の処理でエッチング又はアッシング過剰の場合における接続孔形成状況を示す基板断面図である。
【図２３】図１９の処理でエッチング又はアッシング不足の場合における接続孔形成状況を示す基板断面図である。
【符号の説明】
【００５０】
１０：半導体基板、１２ａ，１２ｂ：ゲート絶縁膜、１４ａ，１４ｂ，２６Ａ，２６Ｂ：ゲート電極層、１６ａ，１６ｂ：層間絶縁膜、１８Ａ〜１８Ｃ，１８ａ〜１８ｄ：絶縁膜、１７Ａ，１７Ｂ，２０，２２，２８Ａ，２８Ｂ：レジスト層。
【図１】
2005033227.tif 000005
【図２】
2005033227.tif 000006
【図３】
2005033227.tif 000007
【図４】
2005033227.tif 000008
【図５】
2005033227.tif 000009
【図６】
2005033227.tif 000010
【図７】
2005033227.tif 000011
【図８】
2005033227.tif 000012
【図９】
2005033227.tif 000013
【図１０】
2005033227.tif 000014
【図１１】
2005033227.tif 000015
【図１２】
2005033227.tif 000016
【図１３】
2005033227.tif 000017
【図１４】
2005033227.tif 000018
【図１５】
2005033227.tif 000019
【図１６】
2005033227.tif 000020
【図１７】
2005033227.tif 000021
【図１８】
2005033227.tif 000022
【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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