(57)【要約】【課題】ＰＬＬループ内のＮＣＯ制御部の構成を簡素化し、またＰＬＬの各々の構成部毎の変更への対応を容易にする。【解決手段】加算器１は周波数制御用ステップデータ１２、システムクロック８を入力しメモリアドレス１３を出力する。加算器２は位相誤差信号９、プリセット周波数信号１１を入力加算して周波数制御用ステップデータ１２を出力する。レジスタ３はプリセット周波数１０を入力し加算器２にプリセット周波数信号１１を出力する。メモリ４は加算器１が出力するメモリアドレス１３を入力し正弦波データ１４を出力する。ＮＣＯ（数値制御発振器）５は加算器１，２、レジスタ３、メモリ４を備え、位相比較回路６はＮＣＯ５からの正弦波データ１４、ＰＬＬ信号７を入力し、加算器２に位相誤差信号９を出力する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
位相同期ループにおいて、
周波数制御用ステップデータ及びシステムクロックを入力し、メモリアドレスを出力する第１の加算器と；
位相誤差信号及びプリセット周波数信号を入力し、前記周波数制御用ステップデータを前記第１の加算器に出力する第２の加算器と；
外部からプリセット周波数を入力し、前記第２の加算器に前記プリセット周波数信号を出力するレジスタと；
前記第１の加算器が出力する前記メモリアドレスを入力し、正弦波データを出力するメモリと；
を有するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）と；
前記ＮＣＯからの前記正弦波データ及び前記位相同期ループよりＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）信号を入力し、前記ＮＣＯの前記第２の加算器に前記位相誤差信号を出力する位相比較回路と；
を備えたことを特徴とする数値制御発振器。
【請求項２】
前記第２の加算器は、
指定された前記プリセット周波数に対して、前記レジスタから所望の発振周波数に対応する前記プリセット周波数信号と前記位相比較回路が出力する前記位相誤差信号を入力し、前記プリセット周波数信号及び前記位相誤差信号を加算した前記周波数制御用ステップデータを前記第１の加算器に出力することを特徴とする請求項１記載の数値制御発振器。
【請求項３】
前記第１の加算器は、
前記システムクロックの周期で前記周波数制御用ステップデータを順次加算し、この加算したデータは、前記正弦波データが格納されている前記メモリの前記メモリアドレスとして出力されることを特徴とする請求項１又は請求項２記載の数値制御発振器。
【請求項４】
前記メモリは、
前記メモリアドレスに従って前記正弦波データを出力し、前記第２の加算器に入力される前記位相誤差信号としてゼロの固定値が入力された場合、前記レジスタが出力する前記プリセット周波数信号に対応して前記正弦波データが出力され、前記メモリの読出しステップを変化させることにより、前記正弦波データの信号周波数を制御することを特徴とする請求項１、２又は３記載の数値制御発振器。
【請求項５】
前記第２の加算器は、
前記位相誤差信号が変化した場合に、前記第１の加算器に出力される前記周波数制御用ステップデータを変化させ、前記メモリの読み出し用の前記メモリアドレスを変化させ、前記メモリから出力される前記正弦波データの周波数を変化させることを特徴とする請求項１記載の数値制御発振器。
【請求項６】
前記レジスタからの前記プリセット周波数信号を一定にし、前記位相比較回路からの前記位相誤差信号を前記第２の加算器に入力し、前記位相比較回路から出力される前記位相誤差信号の位相誤差値がゼロのときに前記第２の加算器に入力される前記位相誤差信号をノミナル値とし、前記位相誤差信号の変化に対応して前記ノミナル値が増加したときに前記第１の加算器のステップ値が大きくなり、前記メモリから出力される前記正弦波データの周波数は高くなり、逆に前記ノミナル値が減少したときは前記第１の加算器のステップ値は小さくなり、前記メモリから出力される前記正弦波データの周波数は低くなることを特徴とする請求項１記載の数値制御発振器。
【請求項７】
位相同期ループにおいて、
カウンタ出力及びシステムクロックを入力し、メモリアドレスを出力する加算器と；
プリセット周波数及びポート選択／パルス列信号を入力し、前記カウンタ出力を前記加算器に出力するＵＰ／ＤＯＷＮカウンタと；
前記加算器が出力する前記メモリアドレスを入力し、正弦波データを出力するメモリと；
位相誤差信号及び前記システムクロックを入力し、前記ポート選択／パルス列信号を前記ＵＰ／ＤＯＷＮカウンタに出力するパルス切り替え制御部と；
を有するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）と；
前記ＮＣＯからの前記正弦波データ及び前記位相同期ループよりＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）信号を入力し、前記ＮＣＯの前記パルス切り替え制御部に前記位相誤差信号を出力する位相比較回路と；
を備えたことを特徴とする数値制御発振器。
【請求項８】
前記ＵＰ／ＤＯＷＮカウンタは、
このカウンタが備えるＵＰ入力ポート及びＤＯＷＮ入力ポートのいずれかに前記ポート選択／パルス列信号を入力することで、カウントアップ、カウントダウンの動作を行うことを特徴とする請求項７記載の数値制御発振器。
【請求項９】
前記位相誤差信号は、
前記パルス切り替え制御部に入力され、このパルス切り替え制御部は、入力した前記位相誤差信号を前記ポート選択／パルス列信号に変換し、前記位相誤差信号の符号情報に対応して前記ＵＰ／ＤＯＷＮカウンタの前記ＵＰ入力ポート、前記ＤＯＷＮ入力ポートにパルス列信号として出力することを特徴とする請求項７又は請求項８記載の数値制御発振器。
【請求項１０】
前記ＵＰ／ＤＯＷＮカウンタの前記ＵＰポートに前記ポート選択／パルス列信号のパルス列が入力された場合、前記ＵＰ／ＤＯＷＮカウンタの出力値が大きくなり、前記加算器から出力される前記メモリアドレスのアドレスデータのステップも大きくなるので、前記メモリから出力される前記正弦波データの周波数が高くなり、
前記ＵＰ／ＤＯＷＮカウンタの前記ＤＯＷＮポートに前記ポート選択／パルス列信号のパルス列が入力された場合、前記ＵＰ／ＤＯＷＮカウンタの出力値が小さくなり、前記加算器から出力される前記メモリアドレスのアドレスデータのステップも小さくなるので、前記メモリから出力される前記正弦波データの周波数が低くなることを特徴とする請求項７記載の数値制御発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は数値制御発振器に関し、特に外部から入力された信号とＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）内部の周波数制御可能な発振器出力との位相を比較して、位相誤差信号を発生する数値制御発振器に関する。
【背景技術】
【０００２】
最近の無線通信システムや通信制御機器にはＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期ループ）技術が多数適用されている。ＰＬＬは閉ループ制御システムであり、一般には位相検出器、電圧によって自走発振周波数が変わる電圧制御発振器（ＶＣＯ）、位相検出器の出力およびＶＣＯの入力を接続する低域通過フィルタを有している。
【０００３】
位相検出器は外部から入力された信号（正弦波）と、ＰＬＬ内部の周波数制御の可能な発振器で発生した正弦波との位相を位相比較回路で比較して、両者の位相差に対応する位相誤差信号を発生する。
【０００４】
最近のデジタル方式のＰＬＬでは、この周波数制御可能な電圧制御発振器（ＶＣＯ）として数値制御発振器（ＮＣＯ：Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ）が用いられる。位相比較回路で発生した位相誤差信号は、ＮＣＯ制御部でＮＣＯの制御信号に変換されてＮＣＯに出力される。ＮＣＯ制御部は、アナログ方式のＰＬＬでは低域通過フィルタ（ＬＰＦ）の機能に相当する。
【０００５】
この制御信号により、ＮＣＯで発生する正弦波と入力された信号の周波数および位相差がゼロになるように、ＮＣＯの発生周波数が制御されることになる。
【０００６】
図４は従来の数値制御発振器を示すブロック図である。
【０００７】
従来の数値制御発振器は、周波数制御信号３１を入力するレジスタ３と、レジスタ３から出力されるレジスタ出力データ３２を一定周期のシステムクロック８で加算する加算器１と、加算器１から出力される時々刻々変化する値であるアドレスデータ３３を入力し、正弦波データ１４を発生するメモリ４と、メモリ４の正弦波データ１４とＰＬＬループからのＰＬＬ信号７との位相を比較し、位相誤差信号９を出力する位相比較回路６と、プリセット周波数１０および位相誤差信号９を入力し周波数制御信号３１を出力するＮＣＯ制御部３４とから構成されている。なお、ＮＣＯ制御部３４および位相比較回路６はＰＬＬループ構成の一部を成す。
【０００８】
メモリ４には１周期分の正弦波信号のデータが格納されており、メモリ４から正弦波信号のデータを読み出すために加算器１からのアドレスデータ３３が出力される。加算器１は、メモリ４に格納されている正弦波データ１４の１周期分の周期で動作する。加算器１は自身の出力データであるアドレスデータ３３とレジスタ３からのレジスタ出力データ３２との和を、システムクロック８が入力される度に出力する。
【０００９】
レジスタ３は、ＮＣＯ制御部３４から入力される周波数制御信号３１の値を格納し、レジスタ出力データ３２として出力する。加算器１は、システムクロック８のクロック周波数でアドレスデータ３３を出力し、メモリ４の読出しアドレスを変化させてメモリ４から正弦波データ１４を出力する。このアドレスデータ３３のアドレス変化のステップはレジスタ３に格納された周波数制御信号３１の値で決定される。
【００１０】
ここで、メモリ４から出力される正弦波データ１４の信号周波数をｆＮＣＯ、加算器１に入力されるシステムクロック８の周波数をｆＣＬＫ、メモリ４の正弦波データ１４の１周期分のデータ数（加算器１の１周期の値）をｎ、レジスタ３からのレジスタ出力データ３２の周波数をｆＳＥＴとすると、（１）式の関係がある。
【００１１】
【数１】
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【００１２】
また、従来の数値制御発振器は、コントローラと連動してＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌａｔｏｒ）の周期を制御するアップダウンカウンタを備え、コントローラはＮＣＯ周波数が基準周波数から外れているかどうかを判定し、位相同期を行っているものもある（例えば、特許文献１参照。）。
【００１３】
【特許文献１】特開平７−３２６９６４号公報（第２−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
上述した従来の数値制御発振器は、ＮＣＯに入力される周波数制御信号がＮＣＯの出力周波数を制御するためのものであるので、ＰＬＬの位相比較回路から出力される位相誤差信号がＮＣＯ制御部で周波数制御信号に変換される際には、ＮＣＯのプリセット周波数と位相誤差信号の和として扱う回路が必要になるという欠点を有している。
【００１５】
また、ＮＣＯの機能構成、例えばメモリ内の１周期分のデータ数等を変更するときには、ＮＣＯ制御部を大幅に変更する必要があるので、ＰＬＬのループ内のＮＣＯ制御部の構成が複雑になるという欠点を有している。
【００１６】
本発明の目的は、ＰＬＬのループ内で発生する位相誤差信号とプリセット周波数の信号を別々に独立してＮＣＯに入力し、ＮＣＯ内部でメモリアドレスの読出しステップを制御することでＰＬＬループ内のＮＣＯ制御部の構成を簡素化し、またＰＬＬの各々の構成部毎の変更への対応を容易にする数値制御発振器を提供することにある。
【課題を解決するための手段】
【００１７】
本発明の第１の数値制御発振器は、位相同期ループにおいて、
周波数制御用ステップデータ及びシステムクロックを入力し、メモリアドレスを出力する第１の加算器と；
位相誤差信号及びプリセット周波数信号を入力し、前記周波数制御用ステップデータを前記第１の加算器に出力する第２の加算器と；
外部からプリセット周波数を入力し、前記第２の加算器に前記プリセット周波数信号を出力するレジスタと；
前記第１の加算器が出力する前記メモリアドレスを入力し、正弦波データを出力するメモリと；
を有するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）と；
前記ＮＣＯからの前記正弦波データ及び前記位相同期ループよりＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）信号を入力し、前記ＮＣＯの前記第２の加算器に前記位相誤差信号を出力する位相比較回路と；
を備えたことを特徴としている。
【００１８】
本発明の第２の数値制御発振器は、前記第１の数値制御発振器において、
前記第２の加算器は、
指定された前記プリセット周波数に対して、前記レジスタから所望の発振周波数に対応する前記プリセット周波数信号と前記位相比較回路が出力する前記位相誤差信号を入力し、前記プリセット周波数信号及び前記位相誤差信号を加算した前記周波数制御用ステップデータを前記第１の加算器に出力することを特徴としている。
【００１９】
本発明の第３の数値制御発振器は、前記第１または第２の数値制御発振器において、
前記第１の加算器は、
前記システムクロックの周期で前記周波数制御用ステップデータを順次加算し、この加算したデータは、前記正弦波データが格納されている前記メモリの前記メモリアドレスとして出力されることを特徴としている。
【００２０】
本発明の第４の数値制御発振器は、前記第１〜３のいずれかの数値制御発振器において、
前記メモリは、
前記メモリアドレスに従って前記正弦波データを出力し、前記第２の加算器に入力される前記位相誤差信号としてゼロの固定値が入力された場合、前記レジスタが出力する前記プリセット周波数信号に対応して前記正弦波データが出力され、前記メモリの読出しステップを変化させることにより、前記正弦波データの信号周波数を制御することを特徴としている。
【００２１】
本発明の第５の数値制御発振器は、前記第１の数値制御発振器において、
前記第２の加算器は、
前記位相誤差信号が変化した場合に、前記第１の加算器に出力される前記周波数制御用ステップデータを変化させ、前記メモリの読み出し用の前記メモリアドレスを変化させ、前記メモリから出力される前記正弦波データの周波数を変化させることを特徴としている。
【００２２】
本発明の第６の数値制御発振器は、前記第１の数値制御発振器において、
前記レジスタからの前記プリセット周波数信号を一定にし、前記位相比較回路からの前記位相誤差信号を前記第２の加算器に入力し、前記位相比較回路から出力される前記位相誤差信号の位相誤差値がゼロのときに前記第２の加算器に入力される前記位相誤差信号をノミナル値とし、前記位相誤差信号の変化に対応して前記ノミナル値が増加したときに前記第１の加算器のステップ値が大きくなり、前記メモリから出力される前記正弦波データの周波数は高くなり、逆に前記ノミナル値が減少したときは前記第１の加算器のステップ値は小さくなり、前記メモリから出力される前記正弦波データの周波数は低くなることを特徴としている。
【００２３】
本発明の第７の数値制御発振器は、位相同期ループにおいて、
カウンタ出力及びシステムクロックを入力し、メモリアドレスを出力する加算器と；
プリセット周波数及びポート選択／パルス列信号を入力し、前記カウンタ出力を前記加算器に出力するＵＰ／ＤＯＷＮカウンタと；
前記加算器が出力する前記メモリアドレスを入力し、正弦波データを出力するメモリと；
位相誤差信号及び前記システムクロックを入力し、前記ポート選択／パルス列信号を前記ＵＰ／ＤＯＷＮカウンタに出力するパルス切り替え制御部と；
を有するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）と；
前記ＮＣＯからの前記正弦波データ及び前記位相同期ループよりＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）信号を入力し、前記ＮＣＯの前記パルス切り替え制御部に前記位相誤差信号を出力する位相比較回路と；
を備えたことを特徴としている。
【００２４】
本発明の第８の数値制御発振器は、前記第７の数値制御発振器において、
前記ＵＰ／ＤＯＷＮカウンタは、
このカウンタが備えるＵＰ入力ポート及びＤＯＷＮ入力ポートのいずれかに前記ポート選択／パルス列信号を入力することで、カウントアップ、カウントダウンの動作を行うことを特徴としている。
【００２５】
本発明の第９の数値制御発振器は、前記第７または第８の数値制御発振器において、
前記位相誤差信号は、
前記パルス切り替え制御部に入力され、このパルス切り替え制御部は、入力した前記位相誤差信号を前記ポート選択／パルス列信号に変換し、前記位相誤差信号の符号情報に対応して前記ＵＰ／ＤＯＷＮカウンタの前記ＵＰ入力ポート、前記ＤＯＷＮ入力ポートにパルス列信号として出力することを特徴としている。
【００２６】
本発明の第１０の数値制御発振器は、前記第７の数値制御発振器において、
前記ＵＰ／ＤＯＷＮカウンタの前記ＵＰポートに前記ポート選択／パルス列信号のパルス列が入力された場合、前記ＵＰ／ＤＯＷＮカウンタの出力値が大きくなり、前記加算器から出力される前記メモリアドレスのアドレスデータのステップも大きくなるので、前記メモリから出力される前記正弦波データの周波数が高くなり、
前記ＵＰ／ＤＯＷＮカウンタの前記ＤＯＷＮポートに前記ポート選択／パルス列信号のパルス列が入力された場合、前記ＵＰ／ＤＯＷＮカウンタの出力値が小さくなり、前記加算器から出力される前記メモリアドレスのアドレスデータのステップも小さくなるので、前記メモリから出力される前記正弦波データの周波数が低くなることを特徴としている。
【発明の効果】
【００２７】
以上説明したように、本発明の数値制御発振器は、ＮＣＯの外部でＰＬＬのループ内で発生する位相誤差信号とＮＣＯのプリセット周波数の信号を別々に独立してＮＣＯに入力し、ＮＣＯ内部でメモリアドレスの読出しステップを制御できるので、ＰＬＬループ内のＮＣＯ制御部の構成が簡易になるという効果を有している。
【００２８】
また、アナログ方式のＬＰＦに対応して、デジタルフィルタをそのまま利用することができるので、ＰＬＬの各々の構成部毎の変更への対応が容易になるという効果を有している。
【発明を実施するための最良の形態】
【００２９】
次に、本発明の実施の形態について図面を参照して説明する。
【００３０】
図１は本発明の数値制御発振器の一つの実施の形態を示すブロック図である。
【００３１】
なお、図１において図４に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００３２】
図１に示す本実施の形態は、周波数制御用ステップデータ１２およびシステムクロック８を入力しメモリアドレス１３を出力する加算器１と、位相誤差信号９およびプリセット周波数信号１１を入力し周波数制御用ステップデータ１２を加算器１に出力する加算器２と、外部からプリセット周波数１０を入力し加算器２にプリセット周波数信号１１を出力するレジスタ３と、加算器１が出力するメモリアドレス１３を入力し正弦波データ１４を出力するメモリ４とを有するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）５と、ＮＣＯ５からの正弦波データ１４およびＰＬＬループ（図示せず）よりＰＬＬ信号７を入力し、ＮＣＯ５の加算器２に位相誤差信号９を出力する位相比較回路６とから構成されている。
【００３３】
次に図１を参照して動作を詳細に説明する。
【００３４】
従来のＮＣＯと異なる点は、図４の加算器１とレジスタ３との間に加算器２を新たに付加したことである。加算器２は、指定されたプリセット周波数１０に対して、レジスタ３からの所望の発振周波数に対応するプリセット周波数信号１１と位相比較回路６が出力する位相誤差信号９を入力する。入力後、加算器２はプリセット周波数信号１１と位相誤差信号９とを加算した周波数制御用ステップデータ１２を加算器１に出力する。加算器１では、システムクロック８の周期でこの周波数制御用ステップデータ１２が順次加算される。この加算したデータは、正弦波データ１４が格納されているメモリ４のメモリアドレス１３として出力される。
【００３５】
メモリ４ではこのメモリアドレス１３に従って正弦波データ１４を出力するので、加算器２に入力される位相誤差信号９としてゼロの固定値が入力された場合、レジスタ３が出力するプリセット周波数信号１１に対応した正弦波データ１４が出力されることになる。つまり、メモリ４に正弦波波形のデータを記憶しておき、このメモリ４の内容を順次読み出すことで正弦波を発生することになる。このとき、メモリ４の読出しステップを変化させることにより、発生する正弦波データ１４の信号周波数が制御できる。
【００３６】
また、位相誤差信号９が変化した場合にも、加算器１に出力される周波数制御用ステップデータ１２が変化するため、メモリ４の読み出し用メモリアドレス１３が変化し、メモリ４から出力される正弦波データ１４の周波数も変化することになる。
【００３７】
ＰＬＬとしての位相同期はこの動作を利用して行われる。通常、レジスタ３からのプリセット周波数信号１１を一定にしておき、位相比較回路６からの位相誤差信号９を加算器２に入力する。ＰＬＬの位相比較回路６から出力される位相誤差信号９の位相誤差値がゼロのときに加算器２に入力される位相誤差信号９をノミナル値とすれば、位相誤差信号９の変化に対応してこのノミナル値が増加したときに加算器１のステップ値も大きくなり、メモリ４から出力される正弦波データ１４の周波数は高くなる。
【００３８】
逆に、ノミナル値が減少したときは加算器１のステップ値は小さくなり、メモリ４から出力される正弦波データ１４の周波数は低くなる。
【００３９】
図２は本発明の数値制御発振器の第２の実施の形態を示す図である。
【００４０】
なお、図２において図１に示す構成要素に対応するものは同一の参照数字または符号を付し、その説明を省略する。
【００４１】
図２に示す本実施の形態は、カウンタ出力２５およびシステムクロック８を入力しメモリアドレス１３を出力する加算器１と、プリセット周波数１０およびポート選択／パルス列信号２４を入力しカウンタ出力２５を加算器１に出力するＵＰ／ＤＯＷＮカウンタ２２と、加算器１が出力するメモリアドレス１３を入力し正弦波データ１４を出力するメモリ４と、位相誤差信号９およびシステムクロック８を入力しポート選択／パルス列信号２４をＵＰ／ＤＯＷＮカウンタ２２に出力するパルス切り替え制御部２３とを有するＮＣＯ（Ｎｕｍｅｒｉｃａｌ  Ｃｏｎｔｒｏｌ  Ｏｓｃｉｌｌａｔｏｒ：数値制御発振器）１５と、ＮＣＯ１５からの正弦波データ１４およびＰＬＬループ（図示せず）よりＰＬＬ信号７を入力し、ＮＣＯ１５のパルス切り替え制御部２３に位相誤差信号９を出力する位相比較回路６とから構成されている。
【００４２】
図１のＮＣＯと異なる点は、レジスタ３および加算器２の代わりにＵＰ／ＤＯＷＮカウンタ２２とパルス切り替え制御部２３とを設けたことである。
【００４３】
ＵＰ／ＤＯＷＮカウンタ２２はＵＰ入力ポート（図示せず）とＤＯＷＮ入力ポート（図示せず）のいずれかにポート選択／パルス列信号２４を入力することで、カウントアップまたはカウントダウンの動作を行う。
【００４４】
所望の発振周波数に対応するプリセット周波数１０をＵＰ／ＤＯＷＮカウンタ２２に入力すると、そのカウンタ出力２５は加算器１に出力される。加算器１以降の動作は図１の構成の加算器２以降の場合と同様で、この結果ＵＰ／ＤＯＷＮカウンタ２２から出力されるプリセット周波数１０に対応する正弦波データ１４がメモリ４から出力されることになる。
【００４５】
位相誤差信号９は、パルス切り替え制御部２３に入力される。パルス切り替え制御部２３は、入力した位相誤差信号９をポート選択／パルス列信号２４に変換し、位相誤差信号９の符号情報に対応してＵＰ／ＤＯＷＮカウンタ２２のＵＰ入力ポートまたはＤＯＷＮ入力ポートにパルス列信号として出力する。
【００４６】
ＰＬＬとして位相同期が行われる場合、位相誤差信号９の符号情報に対応してＵＰ／ＤＯＷＮカウンタ２２のＵＰまたはＤＯＷＮ入力ポートが選択されるので、位相誤差信号９の絶対値に対応するパルス数のパルス列がＵＰ／ＤＯＷＮカウンタ２２に入力される。この入力ポートの選択および位相誤差信号９のパルス列への変換は、パルス切り替え制御部２３で行われ、ポート選択／パルス列信号２４としてＵＰ／ＤＯＷＮカウンタ２２に出力される。
【００４７】
ＵＰ／ＤＯＷＮカウンタ２２のＵＰポートにポート選択／パルス列信号２４のパルス列が入力された場合、ＵＰ／ＤＯＷＮカウンタ２２の出力値が大きくなり、加算器１から出力されるメモリアドレス１３のアドレスデータのステップも大きくなって、メモリ４から出力される正弦波データ１４の周波数が高くなる。
【００４８】
また、ＵＰ／ＤＯＷＮカウンタ２２のＤＯＷＮポートにポート選択／パルス列信号２４のパルス列が入力されるとその逆の動作が行われるので、ＵＰ／ＤＯＷＮカウンタ２２の出力値が小さくなり、加算器１から出力されるメモリアドレス１３のアドレスデータのステップも小さくなり、メモリ４から出力される正弦波データ１４の周波数は低くなる。
【００４９】
図３は位相誤差信号が入力されたときのＮＣＯの動作を示す波形図である。
【００５０】
図３（ａ）はメモリの正弦波データを示す図であり、図３（ｂ）はメモリの読み出しアドレス変化を示す図である。
【００５１】
図３（ａ）を参照すると、メモリ４に正弦波１周期２０個分の正弦波データが記憶されており、Ａｎ  はメモリ４のｎ番目のアドレスを示す。
【００５２】
また、図３（ｂ）はシステムクロック８が入力される度に読み出されるメモリ４のアドレスがどのように変化するかを示したタイムチャートである。
【００５３】
ここでは、ノミナルの状態でプリセット周波数１０の設定値＝“４”の例について示す。
【００５４】
プリセット周波数１０の値を“４”に設定したので、ノミナル状態（位相誤差信号９の値＝０）ではステップ値が４となる。このため、システムクロック８が入力される度に、４アドレス分ずつの正弦波データ１４が読み出される。図３（ｂ）の「ノミナル」の例では、システムクロック８の５クロックで１周期分のメモリアドレス１３がＡ０，Ａ４，Ａ８，Ａ１２，Ａ１６と変わり、このアドレスで指定される正弦波データ１４が得られている。つまり、２０個分データ／４＝５クロックサイクルである。
【００５５】
次に、この状態で位相誤差信号９の値として＋１に相当する値が入力されると、ステップ値は５（４＋１）となる。このためデータの読出しは５アドレスおきとなり、正弦波データ１４の１周期は４クロックサイクル（２０個分データ／５＝４クロックサイクル）に変化する。図３（ｂ）の「位相誤差＝＋１」の例では、システムクロック８の４クロックで１周期分のメモリアドレス１３がＡ０，Ａ５，Ａ１０，Ａ１５と変わる。
【００５６】
また、ノミナル状態で位相誤差信号として−２に相当する値が入力された場合も同様に考えることができる。システムクロック８が入力される度に、ステップ値は２（４−２）となり、２アドレス分ずつの正弦波データ１４を読み出しており、ＮＣＯの出力として１０クロック周期の正弦波データ１４を得ることができる（２０個分データ／２＝１０クロックサイクル）。
【００５７】
上述の例から理解できるように、アドレス何個毎に正弦波データを読み出すかを決めるステップ値は、ステップ値＝（プリセット周波数１０の値＋位相誤差信号９の値）で決定される。プリセット周波数１０の設定値をＮ、位相誤差信号９の値がノミナルで“０”の場合、ステップ値＝Ｎ、位相誤差信号９の値が“＋１”の場合、ステップ値＝Ｎ＋１、位相誤差信号９の値が“−２”の場合、ステップ値＝Ｎ−２となり、それぞれの場合に応じて、Ｎ、Ｎ＋１、Ｎ−２のアドレス毎に正弦波データを読み出すことになる。
【００５８】
このときのステップ値の変更は、図１の構成ではレジスタ３から出力されるプリセット周波数信号１１に、この位相誤差信号９を加算器２により加算することで行う。
【００５９】
また、図２の構成ではＵＰ／ＤＯＷＮカウンタ２２に記憶されているプリセット周波数１０の設定値に対してＵＰ入力ポートまたはＤＯＷＮ入力ポートから必要なパルス数を入力することにより行われる。つまり、ＵＰ／ＤＯＷＮカウンタ２２が加算器２の機能動作を行うことになる。プリセット周波数１０の設定値０のノミナルに対して、ステップ値をインクリメントする場合パルス列信号のクロックによるアップカウント動作を行い、ステップ値をデクリメントする場合パルス列信号のクロックによるダウンカウント動作を行うことになる。
【００６０】
上述の通り、ＮＣＯ５の外部でＰＬＬのループ内で発生する位相誤差信号９とＮＣＯ５のプリセット周波数１０を加算器２により加算してＮＣＯの制御信号に変換する図１の実施形態と異なり、図２の実施形態ではこれらの信号を別々に独立してＮＣＯ１５に入力し、ＮＣＯ内部でメモリアドレスの読出しステップを制御するように変更している。
【００６１】
これにより、ＰＬＬループ内のＮＣＯ制御部の構成がより簡易になり、アナログ方式のＬＰＦに対応して、デジタルフィルタ等をそのまま利用することができるようになるので、ＰＬＬの各々の構成部毎の変更への対応が容易になる。
【００６２】
具体的には、プリセット周波数の入力部分と位相誤差情報の入力部分の２つを用意しておき、プリセット周波数の設定値を位相誤差情報の示す周波数の変化分だけ変化させてから加算器に入力するような構成にしている。
【産業上の利用可能性】
【００６３】
ＰＬＬループの構成が簡素化できるので、ＰＣＭデータの受信装置や小型軽量化が要求される衛星搭載用ＰＬＬ回路の用途にも適用できる。
【図面の簡単な説明】
【００６４】
【図１】本発明の数値制御発振器の一つの実施の形態を示すブロック図である。
【図２】本発明の数値制御発振器の第２の実施の形態を示す図である。
【図３】位相誤差信号が入力されたときのＮＣＯの動作を示す波形図である。
【図４】従来の数値制御発振器を示すブロック図である。
【符号の説明】
【００６５】
１    加算器
２    加算器
３    レジスタ
４    メモリ
５    ＮＣＯ
６    位相比較回路
７    ＰＬＬ信号
８    システムクロック
９    位相誤差信号
１０    プリセット周波数
１１    プリセット周波数信号
１２    周波数制御用ステップデータ
１３    メモリアドレス
１４    正弦波データ
１５    ＮＣＯ
２２    ＵＰ／ＤＯＷＮカウンタ
２３    パルス切り替え制御部
２４    ポート選択／パルス列信号
２５    カウンタ出力
３１    周波数制御信号
３２    レジスタ出力データ
３３    アドレスデータ
３４    ＮＣＯ制御部
【図１】
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【図２】
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【図３】
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【図４】
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