(57)【要約】【課題】低消費電力で安定に動作し、かつ、しきい値シフトを低減し、長寿命化を実現可能なダイナミックレシオレスシフトレジスタを備えた表示装置を提供する。【解決手段】基板面にダイナミックレシオレスシフトレジスタを備え、前記ダイナミックレシオレスシフトレジスタのフローティング状態となるノードの電荷を定期的にクリアするクリア手段を設ける。【効果】ＤＣストレスを与えられている時間が短くなるため、薄膜トランジスタのしきい値シフトを防止できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
スタートパルス及び同期パルスを入力し、前記同期パルスに同期して出力パルスを出力するためのフローティングノードを複数備えたシフトレジスタ回路において、
前記フローティングノードに放電回路を接続し、前記放電回路にクリアパルスが入力されると前記フローティングノードを放電させることを特徴とするシフトレジスタ回路。
【請求項２】
初段回路に続いて複数の基本回路がフローティングノードを介して縦続接続されたシフトレジスタ回路において、
前記フローティングノードに放電回路を接続したことを特徴とするシフトレジスタ回路。
【請求項３】
請求項２に記載のシフトレジスタ回路において、基本回路におけるフローティングノードに接続されるＴＦＴに並列にリセットＴＦＴを接続したことを特徴とするシフトレジスタ回路。
【請求項４】
請求項２又は３に記載のシフトレジスタ回路において、次段の基本回路におけるフローティングノードに第２の端子が接続されるＴＦＴの第１の端子が、固定電源（ドレイン電圧）に接続されていることを特徴とするシフトレジスタ回路。
【請求項５】
請求項２ないし４に記載のシフトレジスタ回路において、初段回路が、スタートパルスが入力される第１の端子と同期パルスが入力されるゲート端子とフローティングノードに接続された第２の端子とを備えたＴＦＴ、又は、スタートパルスが入力される第１の端子及びゲート端子とフローティングノードに接続された第２の端子とを備えたＴＦＴであることを特徴とするシフトレジスタ回路。
【請求項６】
マトリクス状に配置された画素部を駆動するシフトレジスタ回路を備えた表示装置において、
前記シフトレジスタ回路は、初段回路に続いて複数の基本回路がフローティングノードを介して従属接続され、前記フローティングノードに放電回路を接続したことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタ回路及びそれを用いた表示装置に係り、特に、液晶ディスプレイなどのＴＦＴアクティブマトリクスディスプレイに関するものであり、また、そのディスプレイを駆動するシフトレジスタ回路に関するものでもある。
【０００２】
【従来の技術】
近年、多結晶シリコン（ｐ−Ｓｉ）を用いたＴＦＴ−ＬＣＤにおいては、低コスト化、信頼性確保等のために、シフトレジスタ回路を基本回路とする走査線駆動回路と信号線駆動回路とを表示部基板と同一の基板上に、表示部を駆動する薄膜トランジスタと同時に形成することが行われている。このように同一基板上に同時に形成することは、非結晶シリコン（ａ−Ｓｉ）ＴＦＴ−ＬＣＤにおいても行われ、低コスト化をはじめとして、様々なメリットをもたらす。
【０００３】
しかし、ａ−ＳｉＴＦＴにおいては、ゲート端子に、第１の端子及び第２の端子（ソース端子及びドレイン端子）よりも高い（低い）電圧を印加し続けた場合、ＴＦＴのしきい値が高い（低い）方ヘシフトしていく、しきい値シフトという特有の問題があり、これを回避することが必要である。また、ａ−ＳｉＴＦＴのみならず、有機ＴＦＴにおいても同様の問題があることが分かっている。
【０００４】
【特許文献１】特開２００２−２５８８１９号公報
ａ−ＳｉＴＦＴを用いたシフトレジスタ回路については、例えば、特許文献１に記載されているが、この回路は、一般的にいわれるレシオ回路であり、動作時に貫通電流が流れるため、低消費電力化の面で十分でない。
【０００５】
【特許文献２】特開２００２−２１５１１８号公報
また、ｐ−ＳｉＴＦＴを用いたものであるが、貫通電流のないダイナミックレシオレスシフトレジスタ回路の例として、本出願人が先に出願した特許文献２が挙げられる。しかしながら、この回路はｐ−ＳｉＴＦＴを念頭においているために、先に述べた、ａ−ＳｉＴＦＴや有機ＴＦＴ等が有する、しきい値シフトに対する対策が不十分である。
【０００６】
ここで、特許文献２に記載されたダイナミックレシオレスシフトレジスタ回路を図１６に示し、その回路のタイミングチャートを図１７に示して、その動作を説明する。
【０００７】
時間ｔ０とｔ１との間で、φＩＮがＬからＨに変化すると、φＩＮによりゲートされるＮＭＴ３がＯＮになり、そのＯＮ出力はＶＳＳであるから、このＶＳＳによりゲートされるＮＭＴ２はＯＦＦ状態となるために、Ｎ１がフローティング状態となる。また、φＩＮを入力するダイオード接続ＮＭＴ１が導通し、Ｎ１の電圧ＶＮ１はＮＭＴ１のしきい値電圧Ｖｔｈ分降下して、ＶＮ１＝Ｖφ−Ｖｔｈになる（ただし、ＶφはφＩＮないしは同期パルスφ１、φ２の電圧）。
【０００８】
Ｎ１に接続されているＮＭＴ７のしきい値電圧ＶｔｈがＶＮ１＞Ｖｔｈとなるように設定されていると、ＮＭＴ７もＯＮとなり、ＮＭＴ６がＯＦＦとなるために、Ｎ３がフローティング状態になる。この時点で、同期パルスφ１、φ２に接続されたＮＭＴ４とＮＭＴ８のゲートのみがフローティング状態になる。
【０００９】
時間ｔ２で、φ２がＬからＨに変化すると、φＩＮがＨであるためＮＭＴ４がＯＮ状態なので、Ｎ２の電圧ＶＮ２＝Ｖφとなる。この時、Ｎ１の電圧ＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（ＣＢ／（ＣＢ＋Ｃｓ））までブートストラップ容量ＣＢ１の作用により上昇する。ただし、ＣＢはＣＢ１の容量であり、Ｃｓは浮遊容量である。また、ＮＭＴ４がＯＮとなることで、ダイオード接続されたＮＭＴ５が導通し、ＶＮ３＝Ｖφ−Ｖｔｈになる。これにより、Ｎ３をゲートとするＮＭＴ１１がＯＮとなり、Ｎ１１の電圧がＨからＬに変化し、このＮ１１をゲートとするＮＭＴ１５がＯＦＦとなり、Ｎ６がフローティング状態になる。
【００１０】
時間ｔ３で、φ１がＬからＨに、φ２がＨからＬに変化する。このとき、ＶＮ２がＨからＬに変化するためには、φ２がＨからＬに変化する時は、ＮＭＴ４のゲート電位Ｎ１はＨレベルである必要がある。Ｎ１は後述の理由でｔ３より少し遅れてＬとなるため、Ｎ１がＨの間にφ２がＨからＬに変化し、ＶＮ２をＨからＬに変化させる。このとき、ＶＮ３はダイオード接続ＮＭＴ５の作用によりＨが維持される。φ１がＬからＨに変化することにより、ＯＮ状態にあるＮＭＴ８を通じて、Ｎ４の電圧はＶＮ４＝Ｖφになる。また、ＶＮ４により導通するダイオード接続ＮＭＴ９の出力を受けてＮＭＴ１６がＯＮとなり、Ｎ１４がＨからＬに変化し、この変化を受けてＮＭＴ２０がＯＦＦとなり、Ｎ９がフローティング状態になる。
【００１１】
同時に、ダイオード接続されたＮＭＴ１０によりＶＮ５＝Ｖφ−Ｖｔｈになる。これにより、Ｎ５をゲートとするＮＭＴ２がＯＮ状態になりＮ１とＶＳＳが接続し、ＮＭＴ４はそのゲートがＶＳＳに接続された強制ＯＦＦ状態になる。ただし、ＮＭＴ１０はダイオード接続のため、遅延効果を生じ、ＶＮ５の電位は瞬時には上昇せず、少し遅れてＶφ−Ｖｔｈに達する。このため，先に述べたように、ＮＭＴ４のゲート電位は、時間ｔ３よりも少し遅れてＬとなる。ＮＭＴ１０はダイオード接続されているので、以降ＶＮ４＝ＬとなってもＶＮ５がＨの状態を維持する。すなわち、再度φＩＮがＨになるまで、ＮＭＴ４のゲートがＶＳＳに接続された状態である強制ＯＦＦ状態が維持される。
【００１２】
時間ｔ４で、φ２がＬからＨに、φ１がＨからＬに変化する。φ１がＨからＬにより、ＶＮ４はＨからＬになるが、ＶＮ６はＨが維持される。φ２がＬからＨに変化することにより、ＯＮ状態にあるＮＭＴ１２を通じて、Ｎ７の電圧ＶＮ７＝Ｖφになる。ダイオード接続されたＮＭＴ１３により、ＶＮ９＝Ｖφ−Ｖｔｈになる。これにより、Ｎ９をゲートとするＮＭＴ２１がＯＮ状態になり、Ｎ１７がＨからＬに変化し、ＮＭＴ２５がＯＦＦ状態になり、Ｎ１２がフローティング状態になる。
【００１３】
同時に、ダイオード接続されたＮＭＴ１４によりＶＮ８＝Ｖφ−Ｖｔｈになる。これにより、Ｎ８をゲートとするＮＭＴ６がＯＮ状態になりＮ３とＶＳＳが接続し、ＮＭＴ８はそのゲートがＶＳＳに接続された強制ＯＦＦ状態になる。ＮＭＴ１４はダイオード接続されているので、以降ＶＮ７＝ＬとなってもＶＮ８がＨの状態を維持する。すなわち、再度φＩＮがＨになるまで、ＮＭＴ８のゲートがＶＳＳに接続された強制ＯＦＦ状態が維持される。以降、上記の動作が順次繰り返されてシフトレジスタが動作していく。
【００１４】
このように構成されたシフトレジスタは、同期パルスφ１、φ２に接続されるＭＯＳトランジスタのうち動作に不必要なＭＯＳトランジスのゲートが全てＶＳＳに接続された構成となっている。このため、動作に不必要なＭＯＳトランジスタを強制ＯＦＦ状態とすることができるので、動作の不安定の発生を回避することができる。
【００１５】
【発明が解決しようとする課題】
特許文献２に記載されたシフトレジスタ回路においては、安定動作を実現するために、選択されないノードをローレベルに保つ回路を備えている。例えば、ノードＮ３をローレベルに保つために、ＮＭＴ６のゲートを後段の出力ＶＮ８を用いて、ＮＭＴ６のゲートをできるだけ長い期間ＯＮ状態に保つことで、フローティングノードであるノードＮ３をＶＳＳに接続した状態に保ち、安定化を図るものである。
【００１６】
しかしながら、このようにＮＭＴ６のゲートにハイレベルを印加し続ける動作は、ａ−ＳｉＴＦＴや有機ＴＦＴにおいては、ＤＣストレスを与えることに他ならず、ＮＭＴ６等のＴＦＴにおいて、しきい値シフトを引き起こしてしまう。
【００１７】
本発明は、ＴＦＴの動作デューティを低減し、ＤＣストレスを極力かけないようにしながら、フローティングノードの安定化を図ることが可能なダイナミックレシオレスシフトレジスタ回路及びそれを用いた表示装置を提供することを目的とする。
【００１８】
【課題を解決するための手段】
上記課題を解決するため、請求項１，２に係る発明の具体的な構成は、図１３に示すが、まず、さらに具体的な構成である図１を用いて説明する。
【００１９】
表示部の基板面にシフトレジスタ回路（２０）を備え、
前記シフトレジスタ回路は初段回路（２１）と複数の基本回路（２２）とを接続して構成され、前記シフトレジスタ回路にはスタートパルス（φＩＮ）、第１の基本パルス（φ１）、第１の基本パルスと逆相の第２の基本パルス（φ２）及び第１ないし第４の補助パルス（φ２ＣＡ，φ１ＣＡ，φ２ＣＢ，φ１ＣＢ）が入力され、前記各基本回路から順次パルスが出力され、
前記基本回路は、第１のＴＦＴ（ＮＭＴ４）の第１の端子が第１の入力部となり、前記第１のＴＦＴのゲート端子は、第１の容量（ＣＢ１）の第１の端子、第３のＴＦＴ（ＮＭＴ２）の第１の端子、放電回路（２３）となる第５のＴＦＴ（ＮＭＴＣ１）の第２の端子及びゲート端子に接続され、第２の入力部及び第３の出力部（２４）となり、
前記第１のＴＦＴの第２の端子は、第２のＴＦＴ（ＮＭＴ５）の第１の端子及びゲート端子、第１の容量の第２の端子に接続され、第１の出力部となり
前記第２のＴＦＴの第２の端子が第２の出力部となり、
前記第３のＴＦＴのゲート端子及び第４のＴＦＴ（ＮＭＴ３）の第２の端子は、接続されて第４の入力部となり、
前記第４のＴＦＴのゲート端子が第３の入力部となり、
前記第３のＴＦＴの第２の端子及び前記第４のＴＦＴの第１の端子は、第１、第２の基本パルスの電圧のうちＴＦＴのソース電圧となる電圧に等しいか、又は少なくとも前記第１のＴＦＴのしきい値電圧以上に、第１、第２の基本パルスの電圧となる電圧と異なることのない固定電源又は接地電位に接続され、
前記第５のＴＦＴの第１の端子が第５の入力部となり、
前記初段回路におけるＴＦＴ（ＮＭＴ１）の第１の端子にはスタートパルスが入力され、そのゲート端子には第１の基本パルスが入力され、前記ＴＦＴの第２の端子が出力部となる。
各段の基本回路において、
前記第１の入力部には、第１の基本パルス又は第２の基本パルスが、各段毎に順次交互に入力され、
第２の入力部は前段の基本回路の第２の出力部に、
第３の入力部は前段の基本回路の第３の出力部に、
第４の入力部は次段の基本回路の第１の出力部に各々接続され、
第５の入力部には、前記第１ないし第４のいづれかの補助パルスが各段毎に順次入力され、
１段目の基本回路においては、第２の入力部が前記初段回路の出力部に接続され、第３の入力部にはスタートパルスが入力され、
前記補助パルスのハイ期間は、前記基本パルスの周期より長く、かつ前記補助パルスの周期は、前記基本パルスの周期の２倍であり、かつ、前記各補助パルスの位相は、各々前記基本パルスの半周期づつ異なる信号（図２）であることを特徴とする。
【００２０】
次に、図１３は請求項１，２に記載の発明の具体的な構成であって、この構成は、表示部の基板面にシフトレジスタ回路（２０）を備え、
前記シフトレジスタ回路は、放電回路（２３）を備え、
前記放電回路は、第１の端子及びゲート端子が接続されたＴＦＴが前記シフトレジスタ回路のフローティングノード（Ｎ１，２４）に接続され、
前記ＴＦＴの第２の端子が周期的にグランドレベルが現れる信号であるクリアパルス（φ２ＣＡ，φ１ＣＡ，φ２ＣＢ，φ１ＣＢ）に接続されていることを特徴とする。
【００２１】
請求項３に記載の発明の具体的な構成を図７に示し、この構成は、請求項１又は２に記載の発明において、前記シフトレジスタ回路の、第２役目以降の基本回路に、第１のリセットＴＦＴ（ＮＭＴ１０）が接続されており、前記第１のリセットＴＦＴ（又は、他の基本回路においてこれに対応する他のリセットＴＦＴ）は、その第１の端子が前記基本回路における第３のＴＦＴ（又は、他の基本回路においてこれに対応する他のＴＦＴ）の第１の端子に接続され、前記第１のリセットＴＦＴのゲート端子にはスタートパルスが入力され、前記第１のリセットＴＦＴの第２の端子は固定電線ＶＳＳ又は接地電位（ＧＮＤ）に接続されていることを特徴とする。
【００２２】
請求項４に記載の発明の具体的な構成を図９に示し、この構成は、請求項１又は２の発明における基本回路の第２のＴＦＴの接続関係を変更したものであって、
第２のＴＦＴのゲート端子は、第１のＴＦＴの第２の端子及び第１の容量の第２の端子に接続され、
前記第２のＴＦＴの第１の端子は、第１、第２の基本パルスの電圧のうちＴＦＴのドレイン電圧となる電圧に等しい固定電源に接続されている。
【００２３】
請求項５に係る発明の具体的な構成は、請求項１又は２の発明における初段回路を図１５の構成としたものであって
前記初段回路におけるＴＦＴ（ＮＭＴ１）の第１の端子及びゲート端子がスタートパルスに接続され、前記ＴＦＴの第２の端子が初段回路の出力部となる。
【００２４】
請求項６に係る発明の具体的な構成は、図４に示す走査線駆動シフトレジスタ３として請求項１又は２の発明を適用したものである。
【００２５】
【発明の実施の形態】
以下、図面を参照して本発明に係る表示装置を詳しく説明する。図４は本発明に係る液晶表示装置の全体構成を示す概略図である。この表示装置は、表示部１と信号データ書き込み回路２と走査線駆動シフトレジスタ３からなる。ガラス基板上に形成した表示部１には、画素部４がマトリクス状に配置されている。画素部４は走査線５と信号線６の交差部に、薄膜トランジスタ（ＴＦＴ）７が存在する構造となっている。ＴＦＴ７のゲート端子には走査線５が、第１の端子にはデータ線６が、第２の端子は画素電極８が各々接続されている。なお、ＴＦＴの第１の端子と第２の端子を区別して説明するが、両端子に機能上の差はない。画素電極８と対向電極１０の間には液晶層９が挟まれている。対向電極１０は図示しない対向電極駆動回路によって、所定の電位に保持されている。
【００２６】
この回路では、信号データ書き込み回路２は単結晶シリコン等を用いた個別の集積回路であり、ガラス基板上に設けられた端子部に直接、又は、フレキシブル基板等を介して接続される。一方、走査線駆動シフトレジスタ３は、ＴＦＴ７と同様の構造を持つ多数のＭＯＳトランジスタを用いて構成され、表示部１と同時にガラス基板上に形成される。この場合、ＴＦＴ７及び走査線駆動シフトレジスタ３を構成するＭＯＳトランジスタの半導体層は非結晶シリコン（ａ−Ｓｉ）であるが、これらのトランジスタは、ａ−ＳｉＴＦＴ及び有機ＴＦＴ等と同様の課題を抱えるものについては、本発明は同様に適用可能である。
【００２７】
図１は、前記走査線駆動シフトレジスタ３の一実施例を示す回路図であって、図２は、そのタイミングチャートを示し、スタートパルスφＩＮ、同期パルスφ１、φ２及び補助パルスφ１ＣＡ、φ１ＣＢ、φ２ＣＡ、φ２ＣＢの各人カパルスに対して、ノードＮ１ないしＮ１７における各出力ＶＮ１ないしＶＮ１７を示している。
【００２８】
図１に示すように、まず、ＭＯＳトランジスタＮＭＴ１は、その第１の端子は入カパルスφＩＮに、ゲート端子はφ１に各々接続されて、入力部を形成している。ＭＯＳトランジスタＮＭＴ１の第２の端子は、ＭＯＳトランジスタＮＭＴ４のゲート端子及びＭＯＳトランジスタＮＭＴ２の第１の端子に接続され、かつ、容量ＣＢ１の第１の端子に接続される。また、この端子は、ＮＭＴＣ１の第２の端子及びゲートにも接続される。容量ＣＢ１の第２の端子は、ＭＯＳトランジスタＮＭＴ４の第２の端子、ＭＯＳトランジスタＮＭＴ５の第１の端子及びゲート端子に接続されているとともに、第１の出力端子を形成している。
【００２９】
ＭＯＳトランジスタＮＭＴ２の第１の端子は、ＭＯＳトランジスタＮＭＴ７のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ２のゲート端子及びＭＯＳトランジスタＮＭＴ３の第２の端子は、ＭＯＳトランジスタＮＭＴ９のゲート端子及び第１の端子と、ＮＭＴ８の第２の端子と、容量ＣＢ２の第２の端子に接続され、容量ＣＢ２の第２の端子は、第２の出力端子ＶＮ５を形成している。
【００３０】
ＭＯＳトランジスタＮＭＴ２の第２の端子及びＭＯＳトランジスタＮＭＴ３の第１の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続され、この電圧は、同期パルスφ１、φ２の高低いずれかの電圧であって、ＭＯＳトランジスタＮＭＴ２３のソース電圧となる電圧（ｎ型なら最低電圧、ｐ型なら最高電圧）に等しいか、又は、少なくともＭＯＳトランジスタＮＭＴ４のしきい値電圧以上にはならない。
【００３１】
ＭＯＳトランジスタＮＭＴ４の第１の端子は、同期パルスφ２の入力端子に接続され、ＭＯＳトランジスタＮＭＴ５の第２の端子は、ＭＯＳトランジスタＮＭＴ８のゲート端子、ＭＯＳトランジスタＮＭＴ６の第１の端子及びＭＯＳトランジスタＮＭＴＣ２の第２の端子及びゲート端子に接続されるとともに、容量ＣＢ２の第１の端子に接続されている。
【００３２】
ＭＯＳトランジスタＮＭＴ６の第１の端子は、ＭＯＳトラジスタＮＭＴ１１のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ１１の第１の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタＮＭＴ８の第１の端子は、同期パルスφ１の入力端子に接続される。
【００３３】
そして、ＭＯＳトランジスタＮＭＴ６のゲート端子及びＭＯＳトランジスタＮＭＴ７の第２の端子は、容量ＣＢ３の第２の端子、ＴＦＴ１２の第２の端子、ＴＦＴ１３の第１の端子及びＴＦＴ１３のゲート端子に接続され、容量ＣＢ３の端子は、第３の出力端子を形成している。以下同様にして、これらの接続が繰り返される。
【００３４】
また、ＭＯＳトランジスタＮＭＴＣ１ないしＮＭＴＣ６の第１の端子は、各々、補助パルスφ２ＣＡ、φ１ＣＡ、φ２ＣＢ、φ１ＣＢに接続されており、以下周期的にこの接続が繰り返される。
【００３５】
このように構成されたシフトレジスタの動作を図２のタイミングチャートを用いて以下説明をする。以下の説明において、各ＭＯＳトランジスタはｎ型であることを前提に説明するが、ｐ型を用いても、本発明と同様の手段を講じれば、回路設計は容易である。また、ＶｔｈはＭＯＳトランジスタのしきい値電圧を、Ｖφは同期パルスφ１及びφ２の最高電圧（ｐ型で構成した場合は最低電圧）を各々示す。
【００３６】
時間ｔ０とｔ１との間で、φＩＮがＨレベルであるので、φＩＮが入力されるＮＭＴ３がＯＮになり、ＮＭＴ３の出力ノードＮ５がＶＳＳ（＝ＧＮＤ）に接続され、ノードＮ５の電圧ＶＮ５＝ＶＳＳとなるため、ノードＮ５がゲートに接続されているＮＭＴ２がＯＦＦ状態となって、ノードＮ１がフローティング状態となる。
【００３７】
なお、ノードＮ１にはダイオード接続のＭＯＳトランジスタＮＭＴＣ１が接続され、ＮＭＴＣ１には信号φ２ＣＡが供給されているが、このφ２ＣＡは、この時Ｈレベルであるので、このＭＯＳトランジスタＮＭＴＣ１の存在は、Ｎ１のフローティング状態を維持するうえでほぼ無視できる。
【００３８】
次の時間ｔ１で、φ１がＬからＨに変化すると、φＩＮはこのときＨであり、ＮＭＴ１がＯＮ状態であるから、Ｎ１の電圧ＶＮ１＝Ｖφ−Ｖｔｈとなる。このＶＮ１を入力するＮＭＴ７が、Ｖφ−Ｖｔｈ＞Ｖｔｈとなるように設定されていると、ＮＭＴ７もＯＮ状態になり、Ｎ８とＶＳＳ（＝ＶＳＳ）が接続し、ＶＮ８＝ＶＳＳとなり、Ｎ８をゲートとするＮＭＴ６がＯＦＦ状態となり、Ｎ３がフローティング状態になる。
【００３９】
このとき、ノードＮ３にはダイオード接続のＭＯＳトランジスタＮＭＴＣ２が接続され、ＮＭＴＣ２には信号φ１ＣＡが供給されているが、このφ１ＣＡは、この時Ｈレベルであるので、このＭＯＳトランジスタＮＭＴＣ２の存在は、Ｎ３のフローティング状態を維持するうえでほぼ無視できる。
【００４０】
時間ｔ２で、φ２がＬからＨに変化すると、ＮＭＴ４のゲート入力がＨであるから、ＮＭＴ４はＯＮ状態で、ＮＭＴ４の出力ノードＮ２の電位が上昇し、ブートストラップ容量ＣＢ１によりＶＮ２＝Ｖφとなる。この時、Ｎ１は昇圧により、電圧がＶＮ１＝（Ｖφ−Ｖｔｈ）＋Ｖφ（ＣＢ／（ＣＢ＋Ｃｓ））（ただし、ＣＢはブートストラップ容量、Ｃｓは浮遊容量）まで上昇するが、φＩＮは、Ｈであるから、ＮＭＴ２のゲートがＶＳＳ（＝ＧＮＤ）になっているので、ＮＭＴ２は強制ＯＦＦを維持する。
【００４１】
ここで、補助信号φ２ＣＡのＨレベルの電圧について述べる。例えば、寿命や消費電力を重視する場合は、Ｖφに設定すればよい。このときは、ブートストラップ容量ＣＢ１にたまった電荷は、ＭＯＳトランジスタＮＭＴＣ１を介して、φ２ＣＡの信号ラインにも逃げるため、このときのＶＮ１の電圧は前記電圧ＶＮ１より低下する。しかし、ＶＮ１の電圧は、しきい値による電圧降下をカバーできる程度であればよいので、φ２ＣＡのＨレベルの電圧をＶφに設定しても特に問題にはならない。また、ＮＭＴＣ１のチャネル幅Ｗを、他のものに比べて、たとえば１／１０程度に小さく設計してもよい。これにより、ＮＭＴＣ１のオン抵抗が大きくなり、φ２ＣＡの電源ラインに逃げる電荷量を減らすことができる。
【００４２】
また、ブートストラップ効果を重視する場合は、φ２ＣＡのＨレベルの電圧をＶφの２倍程度に設定しておけばよい。ＶＮ１の電圧はブートストラップ容量によって昇圧されても、Ｖφの２倍を超えることはないからである。残りの補助パルスφ１ＣＡ、φ１ＣＢ、φ２ＣＢにおいても同じことが言える。
【００４３】
そして、ダイオード接続されたＮＭＴ５により、ＶＮ３＝Ｖφ−Ｖｔｈになる。これにより、Ｎ３をゲートとするＮＭＴ１１がＯＮ状態になり、Ｎ１１がＶＳＳと接続される。すると、ＮＭＴ１５がＯＦＦ状態になり、Ｎ６がフローティング状態になる。先ほどまでと同様に、ノードＮ６にはダイオード接続のＭＯＳトランジスタＮＭＴＣ３が接続され、ＮＭＴＣ３には信号φ２ＣＢが供給されているが、このφ２ＣＢは、この時Ｈレベルであるので、このＭＯＳトランジスタＮＭＴＣ３の存在は、Ｎ６のフローティング状態を維持するうえでほぼ無視できる。
【００４４】
時間ｔ３で、φ１がＬからＨ、φ２がＨからＬに変化する。またこれに少し先立って、φ２はＨからＬとなっている。φ２がＨからＬにより、ＶＮ２はＨからＬになるが、ＶＮ３はダイオード接続されたＮＭＴ５を介しているためにＨが維持される。φ１がＬからＨに変化することにより、ＯＮ状態にあるＮＭＴ８を通じて、Ｎ５の電圧ＶＮ５＝Ｖφとなるとともに、Ｎ６もＨとなる。これにより、Ｎ６をゲートとするＮＭＴ１６がＯＮ状態になり、Ｎ１４はＶＳＳに接続されるとともに、ＮＭＴ２０がＯＦＦ状態になり、Ｎ９がフローティング状態になる。
【００４５】
また、ノードＮ９にはダイオード接続のＭＯＳトランジスタＮＭＴＣ４が接続され、このＮＭＴＣ４には信号φ１ＣＢが供給されているが、このφ１ＣＢは、この時Ｈレベルであるので、このＭＯＳトランジスタＮＭＴＣ４の存在は、Ｎ９のフローティング状態を維持するうえでほぼ無視できる。
【００４６】
ＶＮ５＝Ｖφであるので、Ｎ５をゲートとするＮＭＴ２がＯＮ状態になりＮ１とＶＳＳが接続し、ＮＭＴ４のゲートはＶＳＳに接続され、ＯＦＦ状態になる。ただし、これに先立ってＶφ２はＬとなっているので、ＮＭＴ４がＯＦＦになるのは、ＶＮ２がＬとなった後である。また、この時間ｔ３では、φ２ＣＡはＨからＬレベルに変化するので、Ｎ１は、ダイオード接続のＭＯＳトランジスタＮＭＴＣ１を介しでＬレベルに接続される。この後は、定期的にφ２ＣＡがＬレベルとなるので、その都度Ｎ１の電荷は、ＮＭＴＣ１を通じて、抜けるため、Ｎ１をＬレベルに安定に保つことができる。
【００４７】
時間ｔ４で、φ２がＬからＨに変化する。またこれに少し先立って、φ１はＨからＬとなっている。φ１がＨからＬにより、ＶＮ５はＨからＬになるが、ＶＮ６はダイオード接続されたＮＭＴ９を介しているから、Ｈが維持される。ＶＮ５がＬとなることによってＮＭＴ２のゲートがＬとなり、Ｎ１はフローティング状態になるが、前述したように、ＮＭＴＣ１の働きで、定期的に電荷が逃がされるため、Ｎ１をゲートとするＮＭＴ４のＯＦＦ状態は、安定に保たれる。また、φ２がＬからＨに変化することにより、ＯＮ状態にあるＮＭＴ１２を通じて、Ｎ８の電圧はＶＮ８＝Ｖφになる。
【００４８】
ダイオード接続されたＮＭＴ１３により、ＶＮ９＝Ｖφ−Ｖｔｈになる。これにより、Ｎ９をゲートとするＮＭＴ２１がＯＮ状態になり、Ｎ１７がＶＳＳに接続され、ＮＭＴ２５がＯＦＦ状態になり、Ｎ１２がフローティング状態になる。この時、ノードＮ１２にはダイオード接続のＭＯＳトランジスタＮＭＴＣ５が接続され、このＮＭＴＣ５には信号φ２ＣＡが供給されているが、このφ２ＣＡは、この時Ｈレベルであるので、このＭＯＳトランジスタＮＭＴＣ５の存在は、Ｎ１２のフローティング状態を維持するうえでほぼ無視できる。
【００４９】
ＶＮ８＝Ｖφになることにより、Ｎ８をゲートとするＮＭＴ６がＯＮ状態になり、Ｎ３とＶＳＳが接続し、Ｎ３がゲートに接続されているＮＭＴ８は強制ＯＦＦ状態になる。
【００５０】
また、この時間ｔ４では、φ１ＣＡがＨからＬとなるため、Ｎ３は、ダイオード接続のＭＯＳトランジスタＮＭＴＣ２を介しでＬレベルに接続される。この後は、定期的にφ１ＣＡがＬレベルとなるので、その都度Ｎ３の電荷は、ＮＭＴＣ２を通じて、抜けるため、Ｎ３をＬレベルに安定に保つことができる。
【００５１】
以降、上記の動作が順次繰り返されてシフトレジスタが動作していく。
このように構成されたシフトレジスタは、同期パルスφ１、φ２に接続されるＭＯＳトランジスタのゲートの電荷を定期的に逃がす機構が備わっているため、不安定な動作の発生を回避することができる。
【００５２】
また、図２からも分かるように、この回路ではＤＣストレスがかかる時間は、最長のものでも同期パルスの一周期分で済む。ＭＯＳトランジスタのゲートにＤＣストレスがかかっている時間を比較すると、従来は、少なくとも１フレーム期間に、数ｍ秒程度はあったのに対し、本発明に係る表示装置では、数十〜百数十μｓ程度である。これにより、しきい値シフトを防止し、寿命を数百倍程度延ばすことが可能である。
【００５３】
また、補助パルスの波形は、図２に示したものに限定されることはなく、要は、ノードＮ１、Ｎ３、Ｎ６、Ｎ９、・・・の電位を必要なときに上昇させる場合に、それらのノードに対応する補助パルスの波形としては、その電位上昇を妨げないようなＨレベルであればよいので、例えば、図３に示したような波形としてもよい。図３において、ＶＮ１がＨレベルのときに、φ２ＣＡもＨレベルとしている。以下、ＶＮ３ではφ１ＣＡ、ＶＮ６ではφ２ＣＢ、ＶＮ９ではφ１ＣＢが、それぞれＨレベルとなっている。
【００５４】
図５は、図１の回路を改良した他の実施例の回路図であって、フローティングノードの安定性をさらに増すために、ブートストラップ容量ＣＢの反対側のＮ２にも放電手段としてＮＭＴＤ１（ＮＭＴＤ２，ＮＭＴＤ３・・・）を設ける構成である。ＮＭＴＤ１の第１の端子とゲート端子はＮ２に接続され、第２の端子はＮＭＴＣ１と同じく、φ２ＣＡに接続される。動作波形は図３に示したものと同一である。このような構成とすることにより、ＣＢに電荷がたまるのを防止すると共に，ゲート線出力ＯＵＴ１を、ＮＭＴＤ１を介してＬレベルに接続することができるため、動作の安定性をより上げることができる．また，Ｈレベルにあるゲート線の出力をＮＭＴＤ１らのＴＦＴを用いてＬレベルに下げることも可能なため，ＮＭＴＤ１のチャネル幅Ｗ次第では，φ１の立上りとφ２の立下り（φ２の立上りとφ１の立下がり）の間隔をなくすこともできる。その場合のタイミングチャートは、例えば、図６に示すようなものとなる。
【００５５】
図７は、図１の回路をさらに改良した他の実施例の回路図を、図８は、そのタイミングチャートを示している。同図は、入力部の以降の各出力を形成する回路を基本回路として見た場合、第２段目以降の基本回路に、ＮＭＴ１０、又は、これに対応する他のＭＯＳトランジスタ（ＮＭＴ１４、ＮＭＴ１９、ＮＭＴ２４、ＮＭＴ２９、・・・）が接続されている。ＭＯＳトランジスタＮＭＴ１０（又は、他の基本回路において、これに対応する他のＭＯＳトランジスタ）は、第１の端子がＭＯＳトランジスタＮＭＴ６（又は、他の基本回路において、これに対応する他のＭＯＳトランジスタ）の第１の端子に接続され、ゲート端子は、スタートパルスφＩＮに、第２の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。以上のように構成されたダイナミックレシオレスシフトレジスタは、φＩＮが入力される度に、各ノードの状況を揃えるリセットの効果を奏するようになる。
【００５６】
また、図９は、本発明の他の実施例を示す回路図である。図９において、ＭＯＳトランジスタＮＭＴ１は、その第１の端子は入カパルスφＩＮに、ゲート端子はφ１に各々接続されて、入力部を形成している。ＭＯＳトランジスタＮＭＴ１の第２の端子は、ＭＯＳトランジスタＮＭＴ４のゲート端子及びＭＯＳトランジスタＮＭＴ２の第１の端子に接続され、かつ容量ＣＢ１の第１の端子に接続される。また、この端子は、ＮＭＴＣ１の第２の端子及びゲートにも接続される。容量ＣＢ１の第２の端子はＭＯＳトランジスタＮＭＴ４の第２の端子及びＭＯＳトランジスタＮＭＴ５のゲート端子に接続されているとともに、第１の出力端子を形成している。
【００５７】
ＭＯＳトランジスタＮＭＴ２の第１の端子は、ＭＯＳトランジスタＮＭＴ７のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ２のゲート端子及びＭＯＳトランジスタＮＭＴ３の第２の端子は、ＭＯＳトランジスタＮＭＴ９のゲート端子、ＮＭＴ８の第２の端子及び容量ＣＢ２の第２の端子に接続されているとともに、第２の出力端子を形成している。
【００５８】
ＭＯＳトランジスタＮＭＴ２の第２の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続され、ＭＯＳトランジスタＮＭＴ３の第１の端子も、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。
【００５９】
ＭＯＳトランジスタＮＭＴ４の第１の端子は同期パルスφ２の入力端子に接続され、ＭＯＳトランジスタＮＭＴ５の第２の端子は、ＭＯＳトランジスタＮＭＴ８のゲート端子、ＭＯＳトランジスタＮＭＴ６の第１の端子、ＭＯＳトランジスタＮＭＴＣ２の第２の端子及びＭＯＳトランジスタＮＭＴＣ２ゲート端子に接続されているとともに、容量ＣＢ２の第１の端子に接続されている。
【００６０】
ＭＯＳトランジスタＮＭＴ５の第１の端子は、Ｖφと同電位である固定電位ＶＤＤに接続されている。ＭＯＳトランジスタＮＭＴ６の第１の端子はＭＯＳトラジスタＮＭＴ１１のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ１１の第２の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。ＭＯＳトランジスタＮＭＴ８の第１の端子は同期パルスφ１の入力端子に接続される。
【００６１】
そして、ＭＯＳトランジスタＮＭＴ６のゲート端子及びＭＯＳトランジスタＮＭＴ７の第２の端子には、前述した回路と同様の構成をとる次段の回路のＣＢ１に対応する他の容量の第２の端子、ＮＭＴ４に対応する他のＴＦＴの第２の端子、及び、ＮＭＴ５に対応する他のＴＦＴのゲート端子に接続されているとともに、出力部を形成し、ＮＭＴ５に対応する他のＴＦＴの第１の端子は、ＶＤＤに接続されている。ただし、ＭＯＳトランジスタＮＭＴＣ１ないしＮＭＴＣ６の第１の端子は、各々、補助パルスφ２ＣＡ、φ１ＣＡ、φ２ＣＢ、φ１ＣＢに接続されており、以下周期的にこの接続が繰り返される。
【００６２】
このように構成することにより、ＮＭＴ５（及び、これに対応する他のＴＦＴ）の伝達能力が、図１に示した回路に比べ上昇し、より短い時間でブートストラップ容量を充電することができ、回路のスピードアップにつながる。なお、図９に示した回路においても、図７と同様にリセットＭＯＳを配置することが可能であることは言うまでもない。
【００６３】
また、図１０は図９に示した回路と同様に、回路のスピードアップを実現するための回路構成であって、ＭＯＳトランジスタＮＭＴ１は、その第１の端子が入力パルスφＩＮに、そのゲート端子がφ１に各々接続されて、入力部を形成している。
【００６４】
ＭＯＳトランジスタＮＭＴ１の第２の端子は、ＭＯＳトランジスタＮＭＴ４のゲート端子及びＭＯＳトランジスタＮＭＴ２の第１の端子に接続され、かつ容量ＣＢ１の第１の端子に接続される。また、この端子は、ダイオード接続されたＮＭＴＣ１の第２の端子及びゲートにも接続される。容量ＣＢ１の第２の端子はＭＯＳトランジスタＮＭＴ４の第２の端子及びＭＯＳトランジスタＮＭＴ５のゲート端子に接続されているとともに、第１の出力端子を形成している。
【００６５】
ＭＯＳトランジスタＮＭＴ２の第１の端子は、ＭＯＳトランジスタＮＭＴ７のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ２のゲート端子及びＭＯＳトランジスタＮＭＴ３の第２の端子は、ＭＯＳトランジスタＮＭＴ９のゲート端子と、ＮＭＴ８の第２の端子と、容量ＣＢ２の第２の端子に接続されているとともに、第２の出力端子を形成している。
【００６６】
ＭＯＳトランジスタＮＭＴ２の第２の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続され、ＭＯＳトランジスタＮＭＴ３の第１の端子も固定電源ＶＳＳ又は接地電位ＧＮＤに接続されている。
【００６７】
ＭＯＳトランジスタＮＭＴ４の第１の端子は同期パルスφ２の入力端子に接続され、ＭＯＳトランジスタＮＭＴ５の第２の端子は、ＭＯＳトランジスタＮＭＴ８のゲート端子及びＭＯＳトランジスタＮＭＴ６の第１の端子に、また、ＭＯＳトランジスタＮＭＴＣ２の第２の端子及びゲート端子に接続されているとともに、ＣＢ２の第１の端子に接続されている。
【００６８】
ＭＯＳトランジスタＮＭＴ５の第１の端子は、同期パルスφ２に接続されている。ＭＯＳトランジスタＮＭＴ６の第１の端子は、ＭＯＳトラジスタＮＭＴ１１のゲート端子に接続され、ＭＯＳトランジスタＮＭＴ１１の第１の端子は、固定電源ＶＳＳ又は接地電位（ＧＮＤ）に接続されている。
【００６９】
ＭＯＳトランジスタＮＭＴ８の第１の端子は同期パルスφ１の入力端子に接続される。そして、ＭＯＳトランジスタＮＭＴ６のゲート端子及びＭＯＳトランジスタＮＭＴ７の第２の端子には、前述した回路と同様の構成をとる次段の回路の容量ＣＢ２の第２の端子、ＮＭＴ８の第２の端子、及び、ＮＭＴ９のゲート端子に接続されているとともに、出力部を形成し、ＮＭＴ９の第１の端子は同期パルスφ１の入力端子に接続されている。
【００７０】
ただし、ＭＯＳトランジスタＮＭＴＣ１、ＮＭＴＣ２、ＮＭＴＣ３、ＮＭＴＣ４の第１の端子は、各々、補助パルスφ２ＣＡ、φ１ＣＡ、φ２ＣＢ、φ１ＣＢに接続されており、以下周期的にこの接続が繰り返される。
【００７１】
このように構成することにより、図９に示した回路と同様の効果を得ることができ、回路のスピードアップにつながる。なお、図１０に示した回路においても、図７と同様にリセットＭＯＳを配置することが可能であることは言うまでもない。
【００７２】
図１１は、図７におけるＮＭＴ７、ＮＭＴ１１、ＮＭＴ１６、・・・を省略したものであって、回路の安定動作の点からみれば、これらのＭＯＳトランジスタはあったほうがよいが、例えば、回路面積の縮小等の目的で省くことも可能である。動作波形は図８と同様である。
【００７３】
さらに、図１２は、図７におけるＮＭＴ７、ＮＭＴ１１、ＮＭＴ１６、・・・を省略するとともに、ＮＭＴ７、ＮＭＴ１１、ＮＭＴ１６、・・・をも省略したもので、このものにおいても図１１と同様のことがいえる。
【００７４】
図１３は本発明の一実施例を示すブロック図であって、シフトレジスタ回路２０は、スタートパルスφＩＮの入力端子、２相の同期パルスφ１、φ２の入力端子、基準電位ＶＳＳ入力端子及び各出力ＯＵＴ１・・・の各出力端子と、フローティングノード２１を有する。
【００７５】
ここで、フローティングノードとは、各出力端子に対応し、かつ、各電源線のいずれにも直接接続されていない（スイッチ素子等を介して接続されている）ノードのうち、自出力に関する動作時以外は、安定にローレベルに保つことが特に重要なノードと定義する。
【００７６】
フローティングノード２４には、各々放電回路２３が接続される。放電回路２３は、前記フローティングノード２４が接続される入力端子と、クリアパルス（φ１ＣＡ、φ２ＣＡ、φ１ＣＢ、φ２ＣＢ）入力端子を有する。
【００７７】
クリアパルスは、対応するフローティングノード２４をクリアするのに必要な波形に応じて、その数および波形が設定され、定期的にローレベルが現れるとともに、少なくとも、対応するフローティングノードがハイレベルにあることが望ましい場合は、自身もハイレベルとなるような波形に設定する。
【００７８】
図１４は、図１３の動作波形の一例を示し、出力ＯＵＴ１に対応するフローティングノード２４をノード１（Ｎ１）とし、各入力パルスの波形と、ＯＵＴ１とＮ１の望ましい波形を図示したものである。
【００７９】
Ｎ１に接続される放電回路２３は、クリアパルスφ２ＣＡに接続されている。ＶＮ１とφ２ＣＡの関係は、Ｎ１の電位が上昇し、ハイレベルになろうとしているときは、φ２ＣＡもハイレベルにあり、その動作を妨げない。その後、φ２ＣＡがハイレベルにあるときは、Ｎ１の電位に影響を与えることなく、ローレベルにある期間に放電回路２２はＮ１の電荷を放電し、安定にローレベルに保つ働きをする。
【００８０】
なお、これまで述べてきたいずれの実施例においても、その入力部は各回路図に示したものに限定されることはなく、図１５に示すように、ＭＯＳトランジスタＮＭＴ１の第１の端子及びゲート端子を入カパルスφＩＮの入力端子に接続させた構成としてもよく、同様の効果が得られる。
【発明の効果】
本発明に係るシフトレジスタ回路及び表示装置によれば、ダイナミックレシオレスシフトレジスタ回路において、しきい値シフトの問題がなく、安定動作を実現できる。
【図面の簡単な説明】
【図１】本発明の一実施例のダイナミックレシオレスシフトレジスタ回路図
【図２】図１のタイミングチャート
【図３】本発明における補助パルス（クリアパルス）の他の一例を示すタイミングチャート
【図４】本発明に係る表示装置の一実施例の全体を示す概略図
【図５】本発明の他の実施例を示す回路図
【図６】図５のタイミングチャート
【図７】本発明の他の実施例を示す回路図
【図８】図７のタイミングチャート
【図９】本発明の他の実施例を示す回路図
【図１０】本発明の他の実施例を示す回路図
【図１１】本発明の他の実施例を示す回路図
【図１２】本発明の他の実施例を示す回路図
【図１３】本発明に係るダイナミックレシオレスシフトレジスタ回路
【図１４】図１３のタイミングチャート
【図１５】本発明における初段回路の他の一例を示す回路図
【図１６】ｐ−ＳｉＴＦＴを用いて実現された従来のダイナミックレシオレスシフトレジスタ回路図
【図１７】図１６のタイミングチャート
【符号の説明】
１・・・表示部、２・・・信号データ書き込み回路、３・・・走査線駆動シフトレジスタ回路、４・・・画素部、５・・・走査線、６・・・信号線、７・・・薄膜トランジスタ（ＴＦＴ）、８・・・画素電極、９・・・液晶層、１０・・・対向電極、
２０・・・ダイナミックレシオレスシフトレジスタ回路、２１・・・初段回路、２２・・・基本回路、２３・・・放電回路、２４・・・フローティングノード。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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