(57)【要約】【課題】差動入力回路の出力論理をより容易に制御することができるようにする。【解決手段】入力端子１０１および入力端子１０２がオープンになると、接地処理部１１０は、入力端子１０１および入力端子１０２を接地し、差動増幅部１３０による差動信号の増幅動作を停止させる。差動増幅部１３０は、差動信号の増幅動作を停止すると、出力端子１４２より論理値Hiの信号を出力する。またその際、NPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧がグラウンドレベル付近まで低下する。監視制御部１２０は、差動増幅部１３０のNPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧が基準電圧より低下すると、出力端子１４１より論理値Lowの信号を出力する。本発明は、レーザ制御装置に適用できる。【選択図】図３
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【特許請求の範囲】
【請求項１】
２つの信号が所定のレベルを中心に対象的に振幅する差動信号を入力する入力手段と、
前記入力手段により入力された前記差動信号を差動増幅する差動増幅手段と、
前記入力手段の状態が開放、短絡、または終端の状態である場合、前記入力手段を接地し、前記差動増幅手段の動作を停止させる接地手段と、
前記差動増幅手段の状態を監視し、前記差動増幅手段の動作が停止した場合、前記差動増幅手段より出力される差動信号の論理値を制御する監視制御手段と、
前記監視制御手段により論理値を制御された前記差動信号を出力する出力手段と
を備えることを特徴とする信号処理装置。
【請求項２】
前記差動信号は、データ伝送規格であるLVDSまたはPECLに基づいてデータを伝送する
ことを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記入力手段は、前記差動信号を構成する各信号をそれぞれ入力する２つの入力端子を含む
ことを特徴とする請求項１に記載の信号処理装置。
【請求項４】
前記接地手段は、端子の一方が前記入力手段に接続され、他方がグラウンドレベルの電位に接続された、前記入力手段に前記差動信号が入力されている状態の時、入力された前記差動信号に影響を与えない程、抵抗値が十分大きな値の２つの抵抗を含む
ことを特徴とする請求項３に記載の信号処理装置。
【請求項５】
前記差動増幅手段は、２つのNPNトランジスタを有し、
前記監視制御手段は、
所定の基準電圧を発生する基準電圧発生手段と、
前記基準電圧発生手段により発生した前記基準電圧と前記差動増幅手段に含まれる前記NPNトランジスタのエミッタ電圧とを比較する比較手段と、
前記比較手段による比較結果に基づいて、前記エミッタ電圧が前記基準電圧より低い場合、前記差動増幅手段より出力される差動信号の論理値を制御する出力論理制御手段と
を備える
ことを特徴とする請求項１に記載の信号処理装置。
【請求項６】
前記出力手段は、前記差動信号を構成する各信号をそれぞれ出力する２つの出力端子を含む
ことを特徴とする請求項１に記載の信号処理装置。
【請求項７】
前記差動増幅手段の動作が停止した場合、
前記差動増幅手段は、前記出力手段に含まれる前記出力端子の一方より出力される信号の論理値をHiに設定し、
前記監視制御手段は、前記出力手段に含まれる前記出力端子の他方より出力される信号の論理値をLowに設定する
ことを特徴とする請求項６に記載の信号処理装置。
【請求項８】
２つの信号が所定のレベルを中心に対象的に振幅する差動信号の、入力端子からの入力を制御する入力制御ステップと、
前記入力制御ステップの処理により入力された前記差動信号を差動増幅する差動増幅ステップと、
前記入力端子の状態が開放、短絡、または終端の状態である場合、前記入力端子を接地させ、前記差動増幅ステップの処理を停止させる接地ステップと、
前記差動増幅ステップの処理の状態を監視し、前記差動増幅ステップの処理が停止した場合、前記差動増幅ステップの処理結果である差動信号の論理値を制御する監視制御ステップと、
前記監視制御ステップの処理により論理値を制御された前記差動信号の出力を制御する出力制御ステップと
を含むことを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置および方法に関し、特に、差動入力回路の出力論理をより容易に制御することができる信号処理装置および方法に関する。
【背景技術】
【０００２】
近年、印刷技術や情報処理技術の向上に伴い、例えば、DPPC（Digital Plain Paper Copier）等のコピー機やLBP（Laser Beam Printer）等のプリンタも、印刷処理の高速化や高精度化が進んできた。
【０００３】
DPPCやLBPにおいては、入力された画像情報や文字情報等の印刷用情報がディジタル信号処理部等において処理され、印字データに変換された後、レーザダイオードを制御するレーザ制御部に供給される。レーザ制御部は、取得した印字データに基づいてレーザダイオードによるレーザ光出力を制御し、印刷を要求された情報（入力された印刷用情報）を印刷用紙等に印刷させる。
【０００４】
このディジタル信号処理部からレーザ制御部へのデータ伝送においては、様々なデータ伝送規格を用いることができるが、近年においては、印刷用情報を印字データに変換するディジタル信号処理部の性能も向上し、より高速に処理が行えるようになってきており、その変換した印字データをレーザ制御部に伝送する際の、データ伝送の高速化も求められるようになってきた。しかしながら、従来の、０Ｖ付近の電圧レベルの信号をLowとし、５Ｖ付近の電圧レベルの信号をHiとするTTL(Transistor -Transistor Logic)レベルの、２本の伝送線路の片方がグラウンドであるような不平衡伝送では、データ伝送の高速化に限界があった。
【０００５】
そこで、例えば、LVDS（Low Voltage Differential Signaling：小振幅差動信号）等の、より高速にデータ伝送が可能なデータ伝送規格が用いられるようになってきた。LVDSは、差動データ伝送方式を利用したインタフェース技術であり、例えば、ディスプレイやディジタル通信等のように、各種のアプリケーションで使用可能な高速かつ低消費電力の汎用インタフェース規格である。LVDSは、PECL（Positive Emitter Coupled Logic）と同様に、２本の伝送線路を用いて、差動信号によるデータ伝送を行うが、図１に示されるように、PECLよりも振幅成分の小さい小振幅信号を用いてデータ伝送を行う。
【０００６】
図１に示される例の場合、PECLは、信号１および信号２のような、２つの信号が中央値（０（Ｖ）Diff）３を中心に、対象的に振幅する差動信号を用いてデータを伝送する。これに対して、LVDSは、信号４および信号５のような、２つの信号が中央値（０（Ｖ）Diff）３を中心に、対象的に振幅する差動信号を用いてデータを伝送する。
【０００７】
図１に示されるように、信号１および信号２は、Hi側の電圧ＶOHを３.０Ｖとし、Low側の電圧ＶOLを２.２Ｖとして、中央値（０（Ｖ）Diff）３（この場合、２.６Ｖ）を中心に、両矢印６に示されるように電位差ＶODが８００（ｍＶ）で振幅する差動信号である。これに対して、信号４および信号５は、Hi側の電圧ＶOHを１.４Ｖとし、Low側の電圧ＶOLを１.０Ｖとして、中央値（０（Ｖ）Diff）３（この場合、１.２Ｖ）を中心に、両矢印７に示されるように電位差ＶODが４００（ｍＶ）で振幅する差動信号である。すなわち、LVDSは、PECLよりも振幅成分の小さい差動信号を用いてデータ伝送を行う。このように小振幅（低いスイング幅）の差動信号を用いてデータ伝送を行うことにより、LVDSは、広帯域幅を用いてデータ伝送を行うことが可能になり、より高速なデータ伝送を行うことができる。
【０００８】
なお、LVDSによるデータ伝送においては、差動信号を用いることにより同相ノイズに対する感度を少なくすることができ、同相信号除去比（CMRR：Common Mode Rejection Ratio）を大きくすることができる。これにより、LVDSの伝送線路における内部接続に関連したノイズは、受信側のレシーバにより同相変調とみなされ除去される。
【０００９】
このようなLVDSを用いたデータ伝送を利用して印字データの転送を行う場合の、レーザ制御部の構成例を図２に示す。図２に示されるように、LVDSデータ転送の送信側には、LVDSドライバ１１が設けられている。LVDSドライバ１１には、２本のLVDS伝送線路を介して、LVDSデータ転送の受信側であるレーザ制御部１２が接続されている。LVDSドライバ１１は、図示せぬディジタル回路等より印刷用情報から変換された印字データを供給され、その印字データを小振幅信号に変換し、平衡信号として、LVDS伝送線路に出力する。LVDS伝送線路には、図２に示されるように終端抵抗２１が設けられており、LVDSドライバ１１は、定電流駆動なので、この終端抵抗２１により約４００（ｍＶ）の振幅を得ることができる。
【００１０】
レーザ制御部１２は、LVDSレシーバ回路３１とレーザドライバ回路３２により構成される。LVDSレシーバ回路３１は、正負入力端子にLVDS伝送線路が接続された差動増幅回路４１を有しており、この差動増幅回路４１を用いてLVDSドライバ１１より転送される印字データを受信し、それをレーザドライバ回路３２に供給する。レーザドライバ回路３２は、取得した印字データに基づいてレーザダイオード１３の制御信号を生成し、その制御信号をレーザダイオード１３に供給する。レーザダイオード１３は、その制御信号に制御されて、レーザ光を出力し、印字処理を行う。
【００１１】
このように、印字データを作成するディジタル処理回路からレーザ制御部への印字データの転送に、LVDSを利用したデータ転送を用いることにより、コピー機またはレーザプリンタは、より高速に印刷を行うことができる。
【００１２】
以上のように、レーザ制御部の２つの入力（図２の場合、差動増幅回路４１の正負入力端子）には、通常、LVDSの差動信号が入力されており、その入力の一方よりHiが入力され、他方よりLowが入力されている。
【００１３】
しかしながら、例えば、図２に示される回路において、電源がオンの状態のまま保守点検が行われる等、何らかの要因により差動増幅回路４１の入力端子の状態がオープンになった場合（開放端となった場合）、入力端子の電位が不定状態となり、差動増幅回路４１の出力も不定状態となるので、レーザドライバ回路３２はLVDSドライバ１１より供給される信号に基づいた制御処理を行うことができず、レーザダイオード１３が不必要にレーザ光を出力してしまう恐れがあった。
【００１４】
このようなレーザダイオード１３の異常な発光を防止するために、差動増幅回路４１の前段に保護回路を設け、LVDS伝送線路より供給される信号の電位が不定状態となった場合においても、差動増幅回路４１の出力を安定させるようにする方法が考えられる。
【００１５】
例えば、LVDSレシーバ側の入力信号ラインを高抵抗で規格外の電圧にバイアスし、一方の入力信号ラインの電圧を規格外であるかをコンパレータComp１，Comp２で検出し、その検出により規格外と判断された場合に、レーザダイオードLDの発光を防止するように、イネーブルまたはミュートすることで保守作業等での安全性の確保を図る方法が考えられる（例えば、特許文献１参照）。
【特許文献１】特開２０００−２９９７０６号公報（第３−４ページ、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、以上のような方法においては、本来のLVDSデータ転送に必要な回路構成に加え、保護回路として少なくとも２つのコンパレータと２つの定電流源を用いなければならない。また、LVDSレシーバの差動入出力アンプも、その出力が２つのコンパレータにより制御可能となるようにしなければならず、新たな構成にする必要がある。このように、以上のような方法においては回路構成が複雑になるので、その回路規模が増大してしまい、その製造コストも増大してしまうという課題があった。
【００１７】
また、以上の方法においては、コンパレータが、差動入出力アンプの入力信号の状態を監視し、異常が発生した場合、差動入出力アンプの出力を制御するという２段階の方法により保護処理を行っていたため、その反応速度も遅くなってしまうという課題もあった。
【００１８】
本発明はこのような状況に鑑みてなされたものであり、差動入力回路の出力論理をより容易に制御することができるようにするものである。
【課題を解決するための手段】
【００１９】
本発明の信号処理装置は、２つの信号が所定のレベルを中心に対象的に振幅する差動信号を入力する入力手段と、入力手段により入力された差動信号を差動増幅する差動増幅手段と、入力手段の状態が開放、短絡、または終端の状態である場合、入力手段を接地し、差動増幅手段の動作を停止させる接地手段と、差動増幅手段の状態を監視し、差動増幅手段の動作が停止した場合、差動増幅手段より出力される差動信号の論理値を制御する監視制御手段と、監視制御手段により論理値を制御された差動信号を出力する出力手段とを備えることを特徴とする。
【００２０】
前記差動信号は、データ伝送規格であるLVDSまたはPECLに基づいてデータを伝送することができる。
【００２１】
前記入力手段は、差動信号を構成する各信号をそれぞれ入力する２つの入力端子を含むようにすることができる。
【００２２】
前記接地手段は、端子の一方が入力手段に接続され、他方がグラウンドレベルの電位に接続された、入力手段に差動信号が入力されている状態の時、入力された差動信号に影響を与えない程、抵抗値が十分大きな値の２つの抵抗を含むようにすることができる。
【００２３】
前記差動増幅手段は、２つのNPNトランジスタを有し、監視制御手段は、所定の基準電圧を発生する基準電圧発生手段と、基準電圧発生手段により発生した基準電圧と差動増幅手段に含まれるNPNトランジスタのエミッタ電圧とを比較する比較手段と、比較手段による比較結果に基づいて、エミッタ電圧が基準電圧より低い場合、差動増幅手段より出力される差動信号の論理値を制御する出力論理制御手段とを備えることができる。
【００２４】
前記出力手段は、差動信号を構成する各信号をそれぞれ出力する２つの出力端子を含むようにすることができる。
【００２５】
前記差動増幅手段の動作が停止した場合、差動増幅手段は、出力手段に含まれる出力端子の一方より出力される信号の論理値をHiに設定し、監視制御手段は、出力手段に含まれる出力端子の他方より出力される信号の論理値をLowに設定することができる。
【００２６】
本発明の信号処理方法は、２つの信号が所定のレベルを中心に対象的に振幅する差動信号の、入力端子からの入力を制御する入力制御ステップと、入力制御ステップの処理により入力された差動信号を差動増幅する差動増幅ステップと、入力端子の状態が開放、短絡、または終端の状態である場合、入力端子を接地させ、差動増幅ステップの処理を停止させる接地ステップと、差動増幅ステップの処理の状態を監視し、差動増幅ステップの処理が停止した場合、差動増幅ステップの処理結果である差動信号の論理値を制御する監視制御ステップと、監視制御ステップの処理により論理値を制御された差動信号の出力を制御する出力制御ステップとを含むことを特徴とする。
【００２７】
本発明においては、２つの信号が所定のレベルを中心に対象的に振幅する差動信号が入力され、入力された差動信号が差動増幅され、入力端子の状態が開放、短絡、または終端の状態である場合、入力端子が接地され、差動増幅動作が停止した場合、論理値が制御された差動信号が出力される。
【発明の効果】
【００２８】
本発明によれば、信号を処理することができる。特に、差動入力回路の出力論理をより容易に制御することができる。
【発明を実施するための最良の形態】
【００２９】
以下に本発明の実施の形態を説明するが、請求項に記載の構成要件と、発明の実施の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明の実施の形態に記載されていることを確認するためのものである。従って、発明の実施の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００３０】
さらに、この記載は、発明の実施の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明の実施の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定したりするものではない。
【００３１】
［請求項１］  ２つの信号（例えば、図４の信号１５１および信号１５２）が所定のレベルを中心に対象的に振幅する差動信号を入力する入力手段（例えば、図３の入力端子１０１および入力端子１０２）と、
前記入力手段により入力された前記差動信号を差動増幅する差動増幅手段（例えば、図３の差動増幅部１３０）と、
前記入力手段の状態が開放、短絡、または終端の状態である場合、前記入力手段を接地し、前記差動増幅手段の動作を停止させる接地手段（例えば、図３の接地処理部１１０）と、
前記差動増幅手段の状態を監視し、前記差動増幅手段の動作が停止した場合、前記差動増幅手段より出力される差動信号の論理値を制御する監視制御手段（例えば、図３の監視制御部１２０）と、
前記監視制御手段により論理値を制御された前記差動信号を出力する出力手段（例えば、図３の出力端子１４１および出力端子１４２）と
を備えることを特徴とする信号処理装置。
［請求項２］  前記差動信号は、データ伝送規格であるLVDSまたはPECLに基づいてデータを伝送する
ことを特徴とする請求項１に記載の信号処理装置。
［請求項３］  前記入力手段は、前記差動信号を構成する各信号をそれぞれ入力する２つの入力端子（例えば、図３の入力端子１０１および入力端子１０２）を含む
ことを特徴とする請求項１に記載の信号処理装置。
［請求項４］  前記接地手段は、端子の一方が前記入力手段に接続され、他方がグラウンドレベルの電位に接続された、前記入力手段に前記差動信号が入力されている状態の時、入力された前記差動信号に影響を与えない程、抵抗値が十分大きな値の２つの抵抗（例えば、図３の抵抗１１１および抵抗１１２）を含む
ことを特徴とする請求項３に記載の信号処理装置。
［請求項５］  前記差動増幅手段は、２つのNPNトランジスタ（例えば、図３のNPNトランジスタ１３１およびNPNトランジスタ１３２）を有し、
前記監視制御手段は、
所定の基準電圧を発生する基準電圧発生手段（例えば、図３の電圧源１２２）と、
前記基準電圧発生手段により発生した前記基準電圧と前記差動増幅手段に含まれる前記NPNトランジスタのエミッタ電圧とを比較する比較手段（例えば、図３のNPNトランジスタ１２１）と、
前記比較手段による比較結果に基づいて、前記エミッタ電圧が前記基準電圧より低い場合、前記差動増幅手段より出力される差動信号の論理値を制御する出力論理制御手段（例えば、図３のNPNトランジスタ１２１）と
を備える
ことを特徴とする請求項１に記載の信号処理装置。
［請求項６］  前記出力手段は、前記差動信号を構成する各信号をそれぞれ出力する２つの出力端子（例えば、図３の出力端子１４１および出力端子１４２）を含む
ことを特徴とする請求項１に記載の信号処理装置。
［請求項７］  前記差動増幅手段の動作が停止した場合、
前記差動増幅手段は、前記出力手段に含まれる前記出力端子の一方より出力される信号の論理値をHiに設定し、
前記監視制御手段は、前記出力手段に含まれる前記出力端子の他方より出力される信号の論理値をLowに設定する
ことを特徴とする請求項６に記載の信号処理装置。
［請求項８］  ２つの信号（例えば、図４の信号１５１および信号１５２）が所定のレベルを中心に対象的に振幅する差動信号の、入力端子からの入力を制御する入力制御ステップ（例えば、図７のステップＳ１）と、
前記入力制御ステップの処理により入力された前記差動信号を差動増幅する差動増幅ステップ（例えば、図７のステップＳ３）と、
前記入力端子の状態が開放、短絡、または終端の状態である場合、前記入力端子を接地させ、前記差動増幅ステップの処理を停止させる接地ステップ（例えば、図７のステップＳ２）と、
前記差動増幅ステップの処理の状態を監視し、前記差動増幅ステップの処理が停止した場合、前記差動増幅ステップの処理結果である差動信号の論理値を制御する監視制御ステップ（例えば、図７のステップＳ５）と、
前記監視制御ステップの処理により論理値を制御された前記差動信号の出力を制御する出力制御ステップ（例えば、図７のステップＳ６）と
を含むことを特徴とする信号処理方法。
【００３２】
以下に、本発明の実施の形態について図面を参照して説明する。
【００３３】
図３は、本発明を適用したLVDS受信制御装置の構成例を示すブロック図である。
【００３４】
図３において、LVDS受信制御装置１００は、LVDSデータ伝送線路の受信側に接続され、LVDSを用いたデータ伝送による差動信号を受信する差動入力回路を内蔵し、受信した差動信号を後段に供給する受信制御装置である。
【００３５】
LVDS受信制御装置１００の２つの入力端子である入力端子１０１（IN）および入力端子１０２（XIN）は、LVDSデータ伝送線路に接続され、伝送線路を介して供給される差動信号を受信する。入力端子１０１および１０２に入力される差動信号は、図４に示されるように、入力端子１０１に入力される信号１５１、および、入力端子１０２に入力される信号１５２からなる。信号１５１および信号１５２は、例えば、両矢印１５４に示されるように、所定の電圧１５３（例えば１．２Ｖ）を中心に電位差４００（ｍＶ）の振幅（すなわち、電位１．０（Ｖ）乃至１．４（Ｖ）の間）で互いに対象にスイッチングする差動信号である。
【００３６】
図３に戻り、入力端子１０１には、PNPトランジスタ１０３のベースが接続されており、入力端子１０２には、PNPトランジスタ１０４のベースが接続されている。入力端子１０１および入力端子１０２において受信された差動信号は、それぞれPNPトランジスタ１０３またはPNPトランジスタ１０４に供給される。
【００３７】
PNPトランジスタ１０３およびPNPトランジスタ１０４のコレクタはともにグラウンド（GND）に接地されており、それぞれのエミッタは、各PNPトランジスタに所定の大きさの電流を供給する電流源１０５または電流源１０６を介して電源電圧（ＶCC）に接続されている。PNPトランジスタ１０３は、入力端子１０１において受信された差動信号に基づいてエミッタ・コレクタ間を流れる電流を制御し、PNPトランジスタ１０４は、入力端子１０２において受信された差動信号に基づいてエミッタ・コレクタ間を流れる電流を制御する。通常時、すなわち、LVDSデータ伝送線路が入力端子１０１および入力端子１０２に接続されており、LVDSを利用したデータ伝送が行われているとき、入力端子１０１および入力端子１０２には、後述するように、所定の電圧がかけられており、これによりPNPトランジスタ１０３およびPNPトランジスタ１０４は、エミッタ・コレクタ間に所定の電位差が生じている。なお、PNPトランジスタ１０３のエミッタには、差動増幅部１３０のNPNトランジスタ１３１のベースがさらに接続されており、PNPトランジスタ１０４のエミッタには、差動増幅部１３０のNPNトランジスタ１３２のベースがさらに接続されている。
【００３８】
また、入力端子１０１は、接地処理部１１０の抵抗１１２を介して接地されており、同様に、入力端子１０２は、接地処理部１１０の抵抗１１１を介して接地されている。抵抗１１１および抵抗１１２の抵抗値は、例えば、ともに２０ＫΩ等、十分大きい値とする。接地処理部１１０は、抵抗１１１および抵抗１１２からなり、例えば、入力端子１０１または入力端子１０２の状態がオープン（開放端）となった場合、入力端子１０１および１０２を流れる電流が「０」になるので、入力端子およびPNPトランジスタ１０３のベースおよびPNPトランジスタ１０４のベースを接地させる。なお、これらの抵抗１１１および抵抗１１２の抵抗値の決定方法については後述する。
【００３９】
差動増幅部１３０は、NPNトランジスタ１３１およびNPNトランジスタ１３２、抵抗１３３および抵抗１３４、並びに電流源１３５により構成され、PNPトランジスタ１０３および１０４のエミッタより出力される信号のレベルの差（各エミッタの電位差）を増幅し、その増幅した信号を出力端子１４１および出力端子１４２より出力する。
【００４０】
NPNトランジスタ１３１のベースは、PNPトランジスタ１０３のエミッタに接続されており、NPNトランジスタ１３１のコレクタは、抵抗１３３を介して電源電圧（ＶCC）に接続されており、NPNトランジスタ１３１のエミッタは、グラウンド側に所定の大きさの電流を供給する電流源１３５を介してグラウンドに接地されている。同様に、NPNトランジスタ１３２のベースは、PNPトランジスタ１０４のエミッタに接続されており、NPNトランジスタ１３２のコレクタは、抵抗１３４を介して電源電圧（ＶCC）に接続されており、NPNトランジスタ１３２のエミッタは、電流源１３５を介してグラウンドに接地されている。また、NPNトランジスタ１３２のコレクタには、出力端子１４１（OUT）が接続されており、NPNトランジスタ１３１のコレクタには、出力端子１４２（XOUT）が接続されている。
【００４１】
差動増幅部１３０の差動利得は、抵抗１３３および抵抗１３４の抵抗値、並びに、電流源１３５の内部抵抗値等に基づいて決定される。すなわち、抵抗１３３および抵抗１３４は、その抵抗値により差動増幅部１３０の差動利得を調整する抵抗であり、その抵抗値は、例えば数ＫΩ程度である。
【００４２】
PNPトランジスタ１０３のエミッタ電圧の変動は、差動増幅部１３０のNPNトランジスタ１３１のベースに供給される。差動増幅部１３０のNPNトランジスタ１３１においては、そのベースにおける電圧レベルの変動に基づいて、コレクタ・エミッタ間に流れる電流（コレクタの電位）が制御される。同様に、PNPトランジスタ１０４のエミッタ電圧の変動は、差動増幅部１３０のNPNトランジスタ１３２のベースに供給される。差動増幅部１３０のNPNトランジスタ１３２においては、そのベースにおける電圧レベルの変動に基づいて、コレクタ・エミッタ間に流れる電流（コレクタの電位）が制御される。このようにして、差動増幅部１３０は、NPNトランジスタ１３１および１３２のコレクタ電圧の変動を、差動信号として出力端子１４１および１４２に供給し、LVDS受信制御装置１００の外部に出力する。
【００４３】
なお、差動増幅部１３０のNPNトランジスタ１３２のコレクタには、差動増幅部１３０の動作を監視することで、入力端子１０１および入力端子１０２の状態を監視し、異常が発生した場合は、出力端子１４１の出力論理値を制御する監視制御部１２０のNPNトランジスタ１２１のコレクタが接続されている。NPNトランジスタ１２１のベースは、所定の電圧をNPNトランジスタ１２１に供給する電圧源１２２を介してグラウンドに接地されており、NPNトランジスタ１２１のエミッタは、差動増幅部１３０のNPNトランジスタ１３１のエミッタ、およびNPNトランジスタ１３２のエミッタに接続されており、電流源１３５を介してグラウンドに接地されている。
【００４４】
電圧源１２２の出力電圧（Ｖref）（NPNトランジスタ１２１のベース電圧）１５５は、図４に示されるように、信号１５１および信号１５２が動作する電圧より低く、グラウンド（０Ｖ）１５６より高い値設定される。すなわち、電圧源１２２の出力電圧（Ｖref）は、差動増幅部１３０が動作している状態の時のNPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧より小さくなるように設定される。その設定方法については後述する。このように、NPNトランジスタ１２１は、差動増幅部１３０が動作している状態の時、そのベースの電位がそのエミッタの電位より低いので、オフ状態となっている。
【００４５】
また、NPNトランジスタ１２１は、差動増幅部１３０の動作が停止し、ベースの電位に対して、エミッタの電位が十分に降下した場合、オン状態に移行する。これによりNPNトランジスタ１２１のコレクタ・エミッタ間に電流が流れる。これにより、出力端子１４１は、その電位が抵抗１３４により下がり、論理値Lowを出力する。
【００４６】
以上のように、LVDS受信制御装置１００は、入力端子１０１および入力端子１０２、PNPトランジスタ１０３およびPNPトランジスタ１０４、差動増幅部１３０、並びに、出力端子１４１および出力端子１４２からなる差動入力回路の、入力端子１０１および入力端子１０２がオープン状態になると接地処理部１１０がそれらを接地するとともに、監視制御部１２０が差動増幅部１３０に含まれるNPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧を監視し、そのエミッタ電圧が基準電圧より低くなると、出力端子１４１の出力信号を制御する構成になっており、差動入力回路と、その差動入力回路の入力が不定状態の時、その差動入力回路の出力論理を制御する制御回路が一体化されている。このように構成することにより、LVDS受信制御装置１００は、差動入力回路の出力論理をより容易に制御することができるだけでなく、差動入力回路にその出力論理の制御回路を付加することによる、LVDS受信制御装置１００の回路規模の増大を抑制することができ、さらに、その製造コストも削減することができる。
【００４７】
次に、接地処理部１１０の抵抗１１１および抵抗１１２の値の決定方法について説明する。以下においては、図５に示されるようなモデル回路を用いて、抵抗１１１および抵抗１１２の抵抗値を算出する。
【００４８】
図５においては、LVDSドライバ１６０は、LVDSによるデータ伝送の送信側の制御処理を行う装置である。LVDSドライバ１６０は、電流源１６１、並びに、電流源１６１の正負端子と接続された出力端子１６２および出力端子１６３を有している。LVDSドライバ１６０は、出力端子１６２および出力端子１６３において、LVDSによるデータ伝送の伝送線路が接続されており、この伝送線路を介して図３のLVDS受信制御装置１００に接続されている。すなわち、図５に示されるように、LVDSドライバ１６０の出力端子１６２は、伝送線路を介してLVDS受信制御装置１００の入力端子１０１に接続されており、LVDSドライバ１６０の出力端子１６３は、伝送線路を介してLVDS受信制御装置１００の入力端子１０２に接続されている。LVDS受信制御装置１００には、図３を参照して説明したように、入力端子１０１および入力端子１０２、抵抗１１１（Ｒ1）および抵抗１１２（Ｒ2）、並びに、差動増幅部１３０が設けられている。またLVDS受信制御装置１００付近の伝送線路には、これらの２本の伝送線路を結ぶように終端抵抗１７１（ＲT）が設けられている。
【００４９】
すなわち、図５においては、LVDSドライバ１６０の電流源１６１の正側は、出力端子１６３、LVDSデータ伝送線路、および、LVDS受信制御装置１００の入力端子１０２を介して、差動増幅部１３０の負側端子に接続される。また、入力端子１０２は、抵抗１１２（Ｒ2）を介して接地されている。同様に、図５において、LVDSドライバ１６０の電流源１６１の負側は、出力端子１６２、LVDSデータ伝送線路、および、LVDS受信制御装置１００の入力端子１０１を介して、差動増幅部１３０の正側端子に接続される。また、入力端子１０１は、抵抗１１１（Ｒ1）を介して接地されている。
【００５０】
以上のようなモデル回路において、電流源１６１の出力電流値をｉとし、終端抵抗１７１の抵抗値をＲTとし、LVDS受信制御部１００の抵抗１１１の抵抗値をＲ1とし、抵抗１１２の抵抗値をＲ2とし、入力端子１０１および入力端子１０２の電位差をＶinとすると、電位差ＶINは、以下の式（１）のように示される。ただし、式（１）においては、Ｒ1＝Ｒ2＝Ｒとする。
【００５１】
【数１】
2005033571.tif 000003
【００５２】
なお、式（１）において、ＶＨは、通常動作時におけるNPNトランジスタ１３１およびNPNトランジスタ１３２のベース電圧の差動振幅のHiレベルである。
【００５３】
従って、入力電圧減衰量を少なくするために、式（１）の右辺の右の項、すなわち、「Ｒ／（Ｒ＋ＲT）」をできる限り「１」に近い値にする必要がある。そのため、例えば、抵抗値Ｒを抵抗値ＲTの１０倍以上とする等、抵抗値ＲおよびＲtの関係がＲ＞＞ＲTとなるように、それぞれの抵抗値が決定される。
【００５４】
次に、NPNトランジスタ１２１のベースとグラウンドの間に接続される電圧源１２２が供給する基準電圧Ｖrefの値の決定方法について説明する。
【００５５】
図３に示されるLVDS受信制御部１００の入力端子１０１および入力端子１０２に、図４に示される信号１５１および信号１５２のような差動信号が供給された場合、差動増幅部１３０のNPNトランジスタ１３１およびNPNトランジスタ１３２のベース電圧の波形は、図６に示される波形１８１および波形１８２のような波形になる。すなわち、PNPトランジスタ１０３およびPNPトランジスタ１０４のエミッタ・ベース間の電位差をＶfとすると、NPNトランジスタ１３１およびNPNトランジスタ１３２のベース電圧の波形１８１および波形１８２は、図４に示されるように電位１．０（Ｖ）乃至１．４（Ｖ）の間で互いに対象にスイッチングする入力信号波形に対して、（１．０（Ｖ）＋Ｖf）乃至（１．４（Ｖ）＋Ｖf）の間で互いに対象にスイッチングする。
【００５６】
このときのNPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧をＶEとすると、エミッタ電圧ＶEは、以下の式（２）のように示される。
【００５７】
【数２】
2005033571.tif 000004
【００５８】
通常動作時（入力端子１０１および入力端子１０２に差動信号が入力されている時）において、NPNトランジスタ１３１およびNPNトランジスタ１３２の動作に、NPNトランジスタ１２１が影響してはならない。すなわち、差動増幅部１３０が動作している間、NPNトランジスタ１２１は、オフ状態にならなければならない。従って、基準電圧Ｖref１２２は、エミッタ電圧ＶEからマージン分Ｖαを引いてＶｆ持ち上げた電圧より低くなるように、以下の式（３）のように設定する必要がある。
【００５９】
【数３】
2005033571.tif 000005
【００６０】
式（３）において、Ｖαは、所定の値（電圧）であり、例えばＶα＝０．２（Ｖ）である。
【００６１】
次に、以上のように各値が設定されたLVDS受信制御装置１００の動作について説明する。最初に通常時（入力端子１０１および入力端子１０２に差動信号が入力されている時）の動作について説明する。
【００６２】
入力端子１０１に入力された信号は、PNPトランジスタ１０３のベースに供給される。オン状態であるPNPトランジスタ１０３において、ベースに供給された信号は、電流源１０５より供給されてエミッタ・コレクタ間を流れる電流を制御することにより、差動増幅部１３０のNPNトランジスタ１３１のベースに供給される。同様にオン状態であるNPNトランジスタ１３１において、ベースに供給された信号は、電流源１３５等によりコレクタ・エミッタ間を流れる電流を制御することにより、コレクタ電圧レベルの変動として、出力端子１４２（XOUT）を介して、LVDS受信制御部１００の外部に出力される。
【００６３】
同様に、入力端子１０２に入力された信号は、PNPトランジスタ１０４のベースに供給される。オン状態であるPNPトランジスタ１０４において、ベースに供給された信号は、電流源１０６より供給されてエミッタ・コレクタ間を流れる電流を制御することにより、差動増幅部１３０のNPNトランジスタ１３２のベースに供給される。同様にオン状態であるNPNトランジスタ１３２において、ベースに供給された信号は、電流源１３５等によりコレクタ・エミッタ間を流れる電流を制御することにより、コレクタ電圧レベルの変動として、出力端子１４１（OUT）を介して、LVDS受信制御部１００の外部に出力される。
【００６４】
以上のように、通常時においては、差動増幅部１３０は、入力端子１０１および入力端子１０２より入力された差動信号を増幅し、出力端子１４１および出力端子１４２よりLVDS受信制御部１００の外部に出力する。
【００６５】
このとき、接地処理部１１０の抵抗１１１および抵抗１１２の抵抗値はともに十分大きい値に設定されているので、入力電圧の減衰量を十分に小さくすることができる。また、このとき、差動増幅部１３０のNPNトランジスタ１３１およびNPNトランジスタ１３２はオン状態であるので、NPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタには、電流が流れている。従って、電流源１３５の内部抵抗等により、エミッタ電圧ＶE（すなわち、NPNトランジスタ１２１のエミッタ電圧）は、その値が監視制御部１２０の電圧源１２２の出力電圧Ｖref（すなわち、NPNトランジスタ１２１のベース電圧）より高くなり、監視制御部１２０のNPNトランジスタ１２１はオフ状態となる。すなわち、このときの監視制御部１２０は、制御動作を行わず、差動増幅部１３０の動作に影響を与えない。
【００６６】
次に、入力端子１０１および入力端子１０２がオープン（開放端）状態のときの動作について説明する。
【００６７】
入力端子１０１がオープンになると、PNPトランジスタ１０３のベースに電流が流れなくなる。従って、接地処理部１１０の抵抗１１２においても電流が流れないので、その両端の電位差が「０」になり、PNPトランジスタ１０３のベース電圧がグラウンドに接地される。PNPトランジスタ１０３のベース電圧が接地されると、PNPトランジスタ１０３のエミッタ・コレクタ間の電位差が無くなり、差動増幅部１３０のNPNトランジスタ１３１のベースがPNPトランジスタ１０３のベース・エミッタ間電圧分まで下がり、NPNトランジスタ１３１がオフ状態となり、コレクタ・エミッタ間で電流が流れなくなる。従って、NPNトランジスタ１３１のコレクタに接続されている出力端子１４２（XOUT）より論理値Hiが出力される。
【００６８】
また、入力端子１０２がオープンになると、PNPトランジスタ１０４のベースに電流が流れなくなる。従って、接地処理部１１０の抵抗１１２においても電流が流れないので、その両端の電位差が「０」になり、PNPトランジスタ１０４のベース電圧がグラウンドに接地される。PNPトランジスタ１０４のベース電圧が接地されると、PNPトランジスタ１０４のエミッタ・コレクタ間の電位差が無くなり、差動増幅部１３０のNPNトランジスタ１３２のベースがPNPトランジスタ１０４のベース・エミッタ間電圧分まで下がり、NPNトランジスタ１３２がオフ状態となり、コレクタ・エミッタ間で電流が流れなくなる。
【００６９】
入力端子１０１および入力端子１０２がオープンになることにより、NPNトランジスタ１３１およびNPNトランジスタ１３２がオフ状態になると、NPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧がグラウンドレベル付近まで低下する。
【００７０】
差動増幅部１３０のNPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧がグラウンドレベル付近まで低下すると、監視制御部１２０のNPNトランジスタ１２１においてベース電圧がエミッタ電圧より高くなり、NPNトランジスタ１２１がオン状態になり、コレクタ・エミッタ間に電流が発生する。すなわち、このとき電源電圧ＶCCより抵抗１３４、NPNトランジスタ１２１、および電流源１３５を介してグラウンドまで電流が流れるので、NPNトランジスタ１２１のコレクタ電圧（すなわち、NPNトランジスタ１３２のコレクタ電圧）が下がり、NPNトランジスタ１３２のコレクタに接続されている出力端子１４１（OUT）より論理値Lowが出力される。
【００７１】
以上のように、入力端子１０１および入力端子１０２がオープンになると、接地処理部１１０は、入力端子１０１および入力端子１０２を接地し、差動増幅部１３０による差動信号の増幅動作を停止させる。差動増幅部１３０は、差動信号の増幅動作を停止すると、出力端子１４２より論理値Hiの信号を出力する。またその際、NPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧がグラウンドレベル付近まで低下する。監視制御部１２０は、差動増幅部１３０のNPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧を監視し、そのエミッタ電圧が低下したのを検知すると、差動増幅部１３０を制御し、出力端子１４１より論理値Lowの信号を出力させる。このようにすることにより、LVDS受信制御部１００は、内蔵する差動入力回路の出力論理をより容易に制御することができ、後段の回路を安全に制御することができる。
【００７２】
次に、図３のLVDS受信制御装置１００の各部による、出力論理を制御するフェイルセーフ処理について、図７のフローチャートを参照して説明する。
【００７３】
最初に、ステップＳ１において、接地処理部１１０は、入力端子１０１および入力端子１０２の状態を監視し、それらの入力端子の状態が開放（オープン）であるか否かを判定する。ステップＳ１において、入力端子１０１および入力端子１０２の状態が開放であると判定した場合、接地処理部１１０は、ステップＳ２に処理を進め、入力端子１０１および入力端子１０２を接地し、入力電圧を降下させ、ステップＳ３に処理を進める。ステップＳ３において、差動増幅部１３０は、ステップＳ２の処理により入力端子１０１および入力端子１０２が接地されたことに基づいて、差動信号の差動増幅処理を停止し、２つの出力端子の内、一方の出力端子（図３の場合、出力端子１４２）の出力電圧をHiに設定し、出力論理Hiの信号を出力し、ステップＳ４に処理を進める。このとき、差動増幅部１３０に含まれる差動増幅回路のエミッタ電圧、すなわち、NPNトランジスタ１３１およびNPNトランジスタ１３２のエミッタ電圧の値がグラウンドレベル付近まで降下する。
【００７４】
ステップＳ４において、監視制御部１２０は、差動増幅部１３０に含まれる差動増幅回路のエミッタ電圧の値を測定し、基準電圧Ｖrefと比較する。そして、ステップＳ５において、監視制御部１２０は、ステップＳ４における比較結果に基づいて、そのエミッタ電圧が基準電圧Ｖrefより低いか否かを判定する。
【００７５】
エミッタ電圧が基準電圧Ｖrefより低いと判定した場合、監視制御部１２０は、ステップＳ６に処理を進め、ステップＳ４における比較結果に基づいて、差動増幅部１３０を制御し、２つの出力端子の内、もう一方の出力端子（図３の場合、出力端子１４１）の出力電圧をLowに設定し、出力論理Lowの信号を出力させ、ステップＳ７に処理を進める。
【００７６】
ステップＳ７において、接地処理部１１０は、フェイルセーフ処理を終了するか否かを判定し、終了しないと判定した場合、ステップＳ１に処理を戻し、それ以降の処理を繰り返す。また、ステップＳ７において、例えば、LVDS受信制御部１００の電源が切断される等して、終了すると判定した場合、LVDS受信制御部１００の各部は、ステップＳ８に処理を進め、終了処理を行い、フェイルセーフ処理を終了する。
【００７７】
なお、ステップＳ１において、入力端子１０１および入力端子１０２にLVDSを用いたデータ伝送により差動信号が供給されている等して、入力端子の状態が開放でないと判定した場合、接地処理部１１０は、ステップＳ２乃至ステップＳ６の処理を省略し、ステップＳ７に処理を進め、それ以降の処理を繰り返す。
【００７８】
また、ステップＳ５において、差動増幅部１３０に含まれる差動増幅回路のエミッタ電圧の値が基準電圧Ｖrefより高いと判定した場合、監視制御部１２０は、ステップＳ６の処理を省略し、ステップＳ７に処理を進め、それ以降の処理を繰り返す。
【００７９】
以上のようにして、フェイルセーフ処理を行うことにより、LVDS受信制御装置１００は、内蔵する差動入力回路の出力論理をより容易に制御することができ、後段の回路を安全に制御することができる。
【００８０】
以上においては、LVDSデータ伝送の受信側の処理を行う処理部のみで構成されたLVDS受信制御装置について説明したが、これに限らず、他の機能を有する処理部等を含めて構成するようにしてもよい。例えば、レーザ光を出力するレーザダイオードおよびレーザダイオードを制御するレーザドライバ回路等も含むレーザ制御装置であってもよい。
【００８１】
図８は、本発明を適用したレーザ制御装置の構成例を示すブロック図である。
【００８２】
図８において、レーザ制御装置２００は、LVDS受信制御回路２０１、レーザドライバ回路２１０、およびレーザダイオード２２１により構成される。
【００８３】
LVDS受信制御回路２０１は、図３に示されるLVDS受信制御装置１００と同様の構成であり、LVDS受信制御装置１００の場合と同様に動作するので、上述したLVDS受信制御装置１００の説明をLVDS受信制御回路２０１にも適用することができる。従って、その詳細な説明を省略する。LVDS受信制御回路２０１は、レーザ制御装置２０１の外部よりLVDSデータ伝送を用いて差動信号として供給された印字データ（制御信号）を差動信号としてレーザドライバ回路２１０に供給する。
【００８４】
レーザドライバ回路２１０は、LVDS受信制御回路２０１の出力端子１４１および出力端子１４２に接続されたレーザ駆動電流出力回路２１１を有しており、そのレーザ駆動電流出力回路２１１において、出力端子１４１および出力端子１４２を介して供給された印字データ（制御信号）に基づいて、レーザ駆動電流ＩLDを発生し、レーザダイオード２２１に出力する。レーザダイオード２２１は、レーザドライバ回路２１０より供給されるレーザ駆動電流に基づいて、レーザ光を発光する。
【００８５】
以上のような構成のレーザ制御装置２００において、LVDS受信制御回路２０１は、その入力端子がオープンの状態になった場合、上述したLVDS受信制御装置１００の場合と同様に動作し、出力端子１４１より論理値Lowの信号を出力し、出力端子１４２より論理値Hiの信号を出力する。これにより、レーザドライバ回路２１０のレーザ駆動電流出力回路２１１の正側入力に入力される信号がLowになり、負側入力に入力される信号がHiになるので、レーザ駆動電流出力回路２１１は、レーザ駆動電流ＩLDを発生しないように制御され、レーザダイオード２２１は、非発光状態になる。
【００８６】
このように、レーザ制御装置２００は、高速なLVDSデータ伝送等の受信制御部の入力端子がオープンになった場合においても、レーザダイオードが非発光となるように容易に制御することができる。これにより、保守作業点検時等におけるレーザ光の発光による事故等の発生を抑制することができる。さらに、レーザ制御装置２００は、このような制御を、上述したような簡単な回路構成により実現することができ、回路規模の増大を抑制するとともに、製造コストを軽減させることもできる。
【００８７】
なお、図３および図８において、入力端子１０１および入力端子１０２より入力された差動信号は、PNPトランジスタ１０３およびPNPトランジスタ１０４を介して、差動増幅部１３０に供給されるように説明したが、PNPトランジスタ１０３およびPNPトランジスタ１０４は、必ずしも必要ではなく、入力端子１０１および入力端子１０２より入力された差動信号が直接差動増幅部１３０に供給されるようにしてももちろんよい。
【００８８】
また、以上においては、出力信号の論理を制御する場合の入力端子の状態としてオープンである場合について説明したが、これに限らず、本発明を適用したLVDS受信制御装置またはLVDS受信制御回路は、例えば、入力端子がショートや終端である場合も、入力端子１０１および入力端子１０２に外部より電位が印加されていなければ、オープンの場合と同様に出力信号の論理を制御し、同様の効果を得ることができる。
【００８９】
さらに、以上においてはLVDSデータ伝送の受信処理を行うLVDS受信制御装置またはLVDS受信制御回路について説明したが、これに限らず、本発明は、例えば、PECL等のように、LVDS以外のデータ転送の受信処理を行う回路（または装置）であってもよい。
【００９０】
なお、本明細書において、プログラムを記述するステップは、記載された順序に沿って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【００９１】
また、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
【図面の簡単な説明】
【００９２】
【図１】LVDSによる差動信号の波形の例を示す図である。
【図２】従来のレーザ制御部の構成例を示すブロック図である。
【図３】本発明を適用したLVDS受信制御装置の構成例を示す回路図である。
【図４】入力差動信号や基準電圧の例を示す図である。
【図５】抵抗値を算出する方法を説明するためのモデル回路図である。
【図６】基準電圧を算出する方法を説明するための図である。
【図７】フェイルセーフ処理を説明するフローチャートである。
【図８】本発明を適用したレーザ制御装置の構成例を示すブロック図である。
【符号の説明】
【００９３】
１００  LVDS受信制御装置，  １０１および１０２  入力端子，  １０３および１０４  PNPトランジスタ，  １０５および１０６  電流源，  １１０  接地処理部，  １１１および１１２  抵抗，  １２０  監視制御部，  １２１  NPNトランジスタ，  １２２  電圧源，  １３０  差動増幅部，  １３１および１３２  NPNトランジスタ，  １３３および１３４  抵抗，  １３５  電流源，  １４１および１４２  出力端子，  １６０  LVDSドライバ，  １７１  終端抵抗，  ２００  レーザ制御装置，  ２０１  LVDS受信制御回路，  ２１０  レーザドライバ回路，  ２１１  レーザ駆動電流出力回路，  ２２１  レーザダイオード
【図１】
2005033571.tif 000006
【図２】
2005033571.tif 000007
【図３】
2005033571.tif 000008
【図４】
2005033571.tif 000009
【図５】
2005033571.tif 000010
【図６】
2005033571.tif 000011
【図７】
2005033571.tif 000012
【図８】
2005033571.tif 000013