(57)【要約】【課題】  接合リーク不良やゲート絶縁膜不良の発生を抑制しつつ、寄生抵抗の低減された半導体装置を提供する。【解決手段】  半導体基板（４１）と、前記半導体基板に離間して形成され、素子領域を画定する素子分離絶縁領域（４２）と、前記素子分離絶縁領域に接して前記素子領域に形成され、前記素子分離絶縁領域より突出した表面を有する一対の不純物拡散領域（４７）と、前記一対の不純物拡散領域の上面から、その側面の一部にわたって連続して形成され、前記不純物拡散領域側のＧｅ濃度が表面側よりも高いＳｉＧｅ膜（４９）と、前記ＳｉＧｅ膜上に形成された金属珪化物層（５４）と、前記半導体基板上の素子領域にゲート絶縁膜（５３）を介して形成され、側面に側壁絶縁膜（４８）を有するゲート電極（４４）とを具備することを特徴とする。【選択図】図９
2005033137.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に離間して形成され、素子領域を画定する素子分離絶縁領域と、
前記素子分離絶縁領域に接して前記素子領域に形成され、前記素子分離絶縁領域より突出した表面を有する一対の不純物拡散領域と、
前記一対の不純物拡散領域の上面から、その側面の一部にわたって連続して形成され、前記不純物拡散領域側のＧｅ濃度が表面側よりも高いＳｉＧｅ膜と、
前記ＳｉＧｅ膜上に形成された金属珪化物層と、
前記半導体基板上の素子領域にゲート絶縁膜を介して形成され、側面に側壁絶縁膜を有するゲート電極と
を具備することを特徴とする半導体装置。
【請求項２】
前記側壁絶縁膜と前記金属珪化物層との間、および、前記不純物拡散領域の側面を覆う前記ＳｉＧｅ膜と前記素子分離絶縁領域との間に、絶縁膜をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記金属珪化物層の上面は、前記ゲート電極の上面より下方にあることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記金属珪化物層はＮｉを含有することを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置。
【請求項５】
前記不純物拡散領域の側面を覆う前記ＳｉＧｅ膜の最大膜厚は、前記素子分離絶縁領域表面と前記不純物拡散領域表面との距離以下であることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート電極は、多結晶シリコン層と、この上に順次形成されたＳｉＧｅ膜および金属珪化物層とを含むことを特徴とする請求項１ないし５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板と、
前記半導体基板に離間して形成され、素子領域を画定する素子分離絶縁領域と、
前記素子分離絶縁領域に接して前記素子領域に形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の上面に形成されたＣ含有ＳｉＧｅ膜と、
前記Ｃ含有ＳｉＧｅ膜上に形成されたＣ含有金属珪化物層と、
前記半導体基板上の素子領域にゲート絶縁膜を介して形成され、側面に側壁絶縁膜を有するゲート電極と
を具備することを特徴とする半導体装置。
【請求項８】
前記Ｃ含有ＳｉＧｅ膜におけるＣ濃度は、０．１原子％以上であることを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記Ｃ含有金属珪化物層は、Ｎｉを含むことを特徴とする請求項７または８に記載の半導体装置。
【請求項１０】
前記ゲート電極は、多結晶シリコン層と、この上に順次形成されたＣ含有ＳｉＧｅ膜およびＣ含有金属珪化物層とを含むことを特徴とする請求項７ないし９のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体基板はシリコン基板であることを特徴とする請求項１ないし１０のいずれか１項に記載の半導体装置。
【請求項１２】
素子分離絶縁領域が離間して形成された半導体基板の素子領域に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、不純物拡散領域を形成する工程と、
前記素子分離絶縁領域の上部を除去して、前記不純物拡散領域の側面を露出する工程と、
前記不純物拡散領域の上面からその側面の一部にわたって、前記不純物拡散領域側のＧｅ濃度が表面側よりも高いＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜および前記ゲート電極の全面に金属膜を形成する工程と、
前記金属膜が形成された前記半導体基板を熱処理して、前記ＳｉＧｅ膜の下層領域を残しつつ、この上に金属珪化物層を形成する工程と、
前記金属珪化物層が形成された前記半導体基板の全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成し、導電材料で埋め込んで電気的に接続する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項１３】
前記ＳｉＧｅ膜は、前記ゲート電極の上面を越えない高さで形成されることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート絶縁膜の下面から前記金属珪化物層の下面までの距離が、５〜２０ｎｍとなるように、前記金属珪化物層を形成することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記ＳｉＧｅ膜は、高濃度でＧｅを含有する第１のＳｉＧｅ膜と、低濃度でＧｅを含有する第２のＳｉＧｅ膜とを順次堆積することにより形成されることを特徴とする請求項１２ないし１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第１のＳｉＧｅ膜におけるＧｅ濃度は、１５〜３０原子％であることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
前記第２のＳｉＧｅ膜におけるＧｅ濃度は、５〜２０原子％であることを特徴とする請求項１５または１６に記載の半導体装置の製造方法。
【請求項１８】
前記ＳｉＧｅ膜は、Ｇｅ濃度が表面に向けて減少した濃度傾斜を有するＳｉＧｅ膜から形成することを特徴とする請求項１２ないし１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記ＳｉＧｅ膜の下面におけるＧｅ濃度は３０原子％以下であり、表面におけるＧｅ濃度は５原子％以上であることを特徴とする請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記ゲート電極は多結晶シリコンからなり、前記上部に金属珪化物層を有するＳｉＧｅ膜は、このゲート電極上にも形成されることを特徴とする請求項１２ないし１９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特にソース、ドレイン拡散層の上部にシリサイド膜を有するＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）素子に関する。
【背景技術】
【０００２】
近年、トランジスタの接合リーク不良の問題を低減するために、エレベーティッド・ソース・ドレイン技術が提案されている。
【０００３】
エレベーティッド・ソース・ドレイン構造を有するＭＯＳ型ＦＥＴ素子は、例えば図１に示すような工程にしたがって製造される。
【０００４】
まず、図１（ａ）に示すように、シリコン酸化膜からなる素子分離絶縁膜１２を半導体基板１１に形成し、半導体基板上には、ゲート絶縁膜１３、ゲート電極１４、およびゲート電極キャップシリコン酸化膜１５を積層してゲート構造を形成する。このゲート構造をマスクとして半導体基板１１に不純物を注入することによって、第１拡散領域１６が基板１１に形成される。
【０００５】
図１（ｂ）に示すように、ゲート電極１４の周囲に側壁絶縁膜１７を形成した後、第１拡散領域１６上に、図１（ｃ）に示すように単結晶の半導体膜１８を形成する。この単結晶半導体膜は、シリコンまたはシリコン・ゲルマニウムを用いて、選択エピタキシャルＣＶＤ技術により形成することができる。
【０００６】
次に、図１（ｄ）に示すように、ゲート電極キャップシリコン酸化膜１５を除去した後、不純物を基板に注入する。これによって、半導体基板１１に第２拡散領域１９が形成され、ゲート電極１４および単結晶半導体膜１８にも不純物が導入される。
【０００７】
得られた構造の全面に、シリサイドを形成するための金属膜（図示せず）を堆積し、熱処理を施す。最後に、余剰の金属膜を選択的に除去することによって、図１（ｅ）に示すように、ゲート電極１４表面および単結晶半導体膜１８表面には、シリサイド膜２０が形成される。
【０００８】
図示するように、ソース・ドレイン拡散層の表面は、シリコンの選択エピタキシャル成長技術によって持ち上げられた構造である。これによって、接合リーク電流発生に対するマージンを高めることができる。
【０００９】
しかしながら、Ｓｉ上と絶縁膜上とにおける選択性を維持しつつ、均一にＳｉ膜を形成するためには、Ｓｉの選択エピタキシャル成長プロセスは、８５０℃以上の高温条件下で行なわなければならない。このような高温のプロセスを行なうことによって、拡散層の接合深さを浅く保持しなければならない第１拡散領域１５が深く広がってしまい、素子特性の劣化につながる。
【００１０】
こうした不具合を回避するために、ソース・ドレイン領域の接合位置を、拡散領域の接合位置と同一かそれより浅く形成する技術が提案されている。（例えば、特許文献１参照）。
【００１１】
また、シリサイドゲートにおいては、ＳｉＧｅ膜とＣｏＳｉ2層との間にポリシリコン層を形成することによって、抵抗を低減することが提案されている（例えば、特許文献２参照）。
【００１２】
しかしながら、ＳｉＧｅ膜上にシリサイドを形成しようとした場合には、モフォロジーの劣化を抑えることが困難である。
【特許文献１】特開２００２−１２４６６５号公報
【特許文献２】特開２０００−１５０６６９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、接合リーク不良やゲート絶縁膜不良の発生を抑制しつつ、寄生抵抗の低減された半導体装置を提供することを目的とする。
【００１４】
また本発明は、接合リーク不良やゲート絶縁膜不良の発生が抑制されるとともに、寄生抵抗の低減された半導体装置を製造する方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の一態様にかかる半導体装置は、
半導体基板と、
前記半導体基板に離間して形成され、素子領域を画定する素子分離絶縁領域と、
前記素子分離絶縁領域に接して前記素子領域に形成され、前記素子分離絶縁領域より突出した表面を有する一対の不純物拡散領域と、
前記一対の不純物拡散領域の上面から、その側面の一部にわたって連続して形成され、前記不純物拡散領域側のＧｅ濃度が表面側よりも高いＳｉＧｅ膜と、
前記ＳｉＧｅ膜上に形成された金属珪化物層と、
前記半導体基板上の素子領域にゲート絶縁膜を介して形成され、側面に側壁絶縁膜を有するゲート電極とを具備すること特徴とする。
【００１６】
本発明の他の態様にかかる半導体装置は、
半導体基板と、
前記半導体基板に離間して形成され、素子領域を画定する素子分離絶縁領域と、
前記素子分離絶縁領域に接して前記素子領域に形成された一対の不純物拡散領域と、
前記一対の不純物拡散領域の上面に形成されたＣ含有ＳｉＧｅ膜と、
前記Ｃ含有ＳｉＧｅ膜上に形成されたＣ含有金属珪化物層と、
前記半導体基板上の素子領域にゲート絶縁膜を介して形成され、側面に側壁絶縁膜を有するゲート電極とを具備することを特徴とする。
【００１７】
本発明の一態様にかかる半導体装置の製造方法は、
素子分離絶縁領域が離間して形成された半導体基板の素子領域に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側面に側壁絶縁膜を形成する工程と、
前記側壁絶縁膜および前記ゲート電極をマスクとして前記半導体基板に不純物を導入し、不純物拡散領域を形成する工程と、
前記素子分離絶縁領域の上部を除去して、前記不純物拡散領域の側面を露出する工程と、
前記不純物拡散領域の上面からその側面の一部にわたって、前記不純物拡散領域側のＧｅ濃度が表面側よりも高いＳｉＧｅ膜を形成する工程と、
前記ＳｉＧｅ膜および前記ゲート電極の全面に金属膜を形成する工程と、
前記金属膜が形成された前記半導体基板を熱処理して、前記ＳｉＧｅ膜の下層領域を残しつつ、この上に金属珪化物層を形成する工程と、
前記金属珪化物層が形成された前記半導体基板の全面に層間絶縁膜を形成する工程と、
前記層間絶縁膜にコンタクトホールを形成し、導電材料で埋め込んで電気的に接続する工程とを具備することを特徴とする。
【発明の効果】
【００１８】
本発明の一態様によれば、接合リーク不良やゲート絶縁膜不良の発生を抑制しつつ、寄生抵抗の低減された半導体装置が提供される。また、本発明の他の態様によれば、接合リーク不良やゲート絶縁膜不良の発生が抑制されるとともに、寄生抵抗の低減された半導体装置を製造する方法が提供される。
【発明を実施するための最良の形態】
【００１９】
本発明者らは、ＳｉＧｅ膜を選択エピタキシャル成長させることにより、低温でソース・ドレイン拡散層を持ち上げる、いわゆるＳｉＧｅエレベーティッド・ソース・ドレイン技術とサリサイド技術とを組み合わせることに関して鋭意検討を行なった結果、次のような知見を得た。
【００２０】
まず、エレベーティッド・ソース・ドレイン工程を、単純にＳｉエピ成長技術からＳｉＧｅエピ技術に置き換えただけでは、以下に示すような問題が生じることを見出した。
【００２１】
薄膜ＳｉＧｅ膜上にＮｉＳｉ膜を成膜する場合には、図２に示すように、シリコン基板２１上にＳｉＧｅ膜２２およびＮｉ膜２３を順次形成して、熱処理が施される。ＮｉＳｉ膜２４とＳｉＧｅ膜２２との界面は、粒界等の影響のために完全には平坦にすることができず、凹凸が生じる。下方に突出したＮｉＳｉ膜２４の一部でもシリコン基板２１に達すると、図２（ｂ）に示されるようにＮｉＳｉ膜２４の食い込み２５が生じる。これは、Ｎｉ−Ｓｉの結合エネルギーに比べてＮｉ−Ｇｅの結合エネルギーが小さく、反応しにくいためである。
【００２２】
こうした問題は、ＳｉＧｅ／Ｓｉ境界におけるＮｉＳｉ成膜の際に特に顕著となる。図３（ａ）に示すように、一部にＳｉＧｅ膜２２が形成されたシリコン基板２１上にＮｉ膜２３を堆積して、シリサイデーションを行なう場合である。ＳｉＧｅ膜２２とシリコン基板２１との境界領域において、図３（ｂ）に示すように、ＮｉＳｉ膜２４の甚だしい食い込み２５が生じてしまう。
【００２３】
上述したような理由から、ＭＯＳ型ＦＥＴ素子においては、図４に示すようにＮｉＳｉ膜の食い込み２５が生じる。特に、ゲート電極１４や素子分離絶縁領域１２近傍では、ＳｉＧｅ膜の選択エピタキシャル成長時にファセットが生じることから、図３で説明したような状況となりやすい。このようにＮｉＳｉ膜２０のモフォロジーが著しく劣化してしまい、素子の接合リーク特性が悪化してしまうという問題点が発生してしまう。
【００２４】
本願発明者らは、Ｎｉ−Ｇｅの結合エネルギーがＮｉ−Ｓｉの結合エネルギーよりも小さい点に着目し、ＳｉＧｅ膜上にシリサイド膜を形成する際の表面モフォロジーを改善することを可能にした。
【００２５】
図５を参照して、本発明の一実施形態にかかる概念を説明する。
【００２６】
まず、図５（ａ）に示すようにシリコン基板３１上に、Ｇｅ濃度の異なる第１および第２のＳｉＧｅ膜３２および３３を順次形成する。ＳｉＧｅ膜は、エピタキシャル成長膜およびポリＳｉＧｅ膜のいずれとしてもよい。
【００２７】
第１のＳｉＧｅ膜３２は、第２のＳｉＧｅ膜３３に比べて１０原子％以上濃度が高いことが望ましい。濃度差が１０原子％以下である場合には、ＮｉＳｉ膜３３の下面を平坦に保つことは困難となる。一方、Ｇｅ濃度が３０原子％を越えると、半導体装置の製造プロセス中の酸・アルカリ洗浄工程（硫酸加水、塩酸加水、フッ酸、アンモニア加水処理など）において、膜自体がエッチングされやすくなるおそれがある。この第１のＳｉＧｅ膜の膜厚は、５〜２０ｎｍ程度とすることが好ましい。第１のＳｉＧｅ膜３２は、後の工程で形成されるＮｉＳｉの凝集に対するマージンに応じて決定することができる。ＮｉＳｉ膜形成後の熱工程を５００℃以下に抑える場合には、第１のＳｉＧｅ膜３２の膜厚は、５〜２０ｎｍ程度であれば、表面モフォロジーを向上させるとともにコンタクト抵抗を低減するといった効果を得るのに十分である。
【００２８】
第２のＳｉＧｅ膜３３は、Ｇｅ濃度が相対的に低く、５〜２０原子％程度とすることが好ましい。５原子％未満の場合には、選択エピタキシャル成長を行なう際に、８００℃以下の熱工程で容易に形成することが困難となる。一方、Ｇｅ濃度が２０原子％以下に保つ理由は、第２のＳｉＧｅ膜３３と第１のＳｉＧｅ膜３２との間におけるＧｅ原子の濃度差を、１０原子％以上確保するためである。この第２のＳｉＧｅ膜の膜厚は、その後形成されるＮｉＳｉ膜の膜厚と同程度、あるいは若干厚い程度であれば十分である。
【００２９】
第２のＳｉＧｅ膜３３の上にはＮｉ膜（図示せず）を堆積して、４００〜５００℃で熱処理を施すことによって、図５（ｂ）に示すようにＮｉＳｉ膜３４が形成される。ＮｉとＳｉとの間の反応は、ＳｉＧｅ濃度が高いほど遅くなる。ＮｉとＳｉＧｅとの間の反応も同様に、ＳｉＧｅ濃度が高いほど遅くなる。このため、図５（ｂ）に示すように、ＮｉＳｉ膜３４の下端は、高濃度でＧｅを含有する第１のＳｉＧｅ膜３２を突き破れずに、低濃度でＧｅを含有する第２のＳｉＧｅ膜３３内部にとどまる。
【００３０】
その結果、ＮｉＳｉ膜３４は、シリコン基板３１内に食い込むことはなく、良好な表面モフォロジーを確保することができる。
【００３１】
Ｇｅ濃度の異なる２つの層の積層膜からなるＳｉＧｅ膜は、Ｇｅ濃度に傾斜を設けた単一の層で置き換えることができる。図６を参照して、これについて説明する。
【００３２】
まず、図６（ａ）に示すように、シリコン基板３１上にＳｉＧｅ膜３６を形成する。このＳｉＧｅ膜３６は、シリコン基板３１に接する側においてＧｅ濃度が最大であり、表面に近づくにしたがってＧｅ濃度は減少している。こうした濃度傾斜を有するＳｉＧｅ膜は、例えば、Ｇｅ原料の供給量を減少しつつＣＶＤを行なうことによって、形成することができる。Ｇｅ濃度は、上述したような理由から、最高で３０原子％以下、最低で５原子％以上と設定することが好ましい。ＳｉＧｅ膜３６の膜厚は、後に形成するＮｉＳｉ膜の膜厚よりも厚いことが望まれる。具体的には、（ＮｉＳｉ膜の膜厚）＋（５〜２０ｎｍ）程度とすることができる。
【００３３】
ＳｉＧｅ膜３６の上にはＮｉ膜（図示せず）を堆積して、上述したような温度で熱処理を施すことによって、図６（ｂ）に示すようにＮｉＳｉ膜３４が形成される。すでに説明したように、ＮｉとＳｉとの間の反応、およびＮｉとＳｉＧｅとの間の反応は、ＳｉＧｅ濃度が高いほど遅くなる。このため、図６（ｂ）に示すように、ＮｉＳｉ膜３４の下端は、ＳｉＧｅ膜３６におけるＧｅ濃度の高い領域に侵入せずに、低濃度でＧｅを含有する領域内にとどまる。
【００３４】
ＳｉＧｅ膜３６の膜厚と、後に形成されるＮｉＳｉ膜厚との差分は、ＮｉＳｉ膜形成後の熱工程によって生じるＮｉＳｉの凝集に対するマージンに応じて決定することができる。ＮｉＳｉ膜形成後の熱工程を５００℃以下に抑える場合には、５〜２０ｎｍ程度あれば十分である。
【００３５】
上述したように本発明の実施形態においては、ＳｉＧｅ膜におけるＧｅ濃度を制御することによって、その上に形成されるＮｉＳｉ膜との界面の平坦性を確保することを可能とした。
【００３６】
さらに、ＳｉＧｅ膜の選択エピタキシャル形成によって生じるファセットに起因したＮｉＳｉ膜のモフォロジー劣化は、以下のような方法により低減することができる。
【００３７】
図７には、本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図である。
【００３８】
まず、図７（ａ）に示すように、半導体基板４１の表面にシリコン酸化膜による素子分離絶縁膜４２を形成し、基板上には、ゲート絶縁膜４３、ポリシリコンからなるゲート電極４４、シリコン窒化膜４５、およびシリコン酸化膜４６を積層してゲート構造を形成する。このゲート構造をマスクとして半導体基板４１に不純物を注入することによって、第１拡散領域４７が形成される。
【００３９】
図７（ｂ）に示すように、ゲート電極４４の周囲にシリコン窒化膜からなる側壁絶縁膜４８を形成した後、希フッ酸等を用いた等方性エッチングを行なって素子分離絶縁膜４２の表面を除去し、図７（ｃ）に示すように、第１拡散領域４７の側面を露出する。このとき、ゲート構造の最上層に存在していたシリコン酸化膜４６も同時に除去されて、シリコン窒化膜４５が露出する。
【００４０】
等方性エッチングを行なうことにより図７（ｃ）に示したように、第１拡散領域４７の表面は、素子分離絶縁膜４２の表面から突出した構造となる。
【００４１】
次に、図７（ｄ）に示すように、第１拡散領域４７の上にＳｉＧｅ膜４９を選択エピタキシャル成長させて、ソース・ドレイン拡散層形成領域の表面を持ち上げる。ＳｉＧｅ膜４９におけるＧｅ濃度は、すでに説明したような手法によって、表面に向けて低下するように制御される。
【００４２】
選択エピタキシャルにより形成されるので、ＳｉＧｅ膜４９におけるゲート電極近傍および素子分離絶縁膜近傍にはファセットが生じる。素子分離絶縁膜近傍では、第１拡散領域４７の側面が露出していることから、ファセットによってＳｉＧｅ膜４９のオーバーハング部５０が形成される。素子分離領域側のファセットを保護するために、ＳｉＧｅ膜４９の膜厚は、前述のｈと同等以上ｈの２倍以下とすることが求められる。第１拡散領域４７の側面に形成されるＳｉＧｅ膜４９の最大膜厚ｗは、前述の突出部分の高さｈ以下となる。これは、選択エピタキシャル成長により形成されるからである。
【００４３】
従って、突出部分の高さｈは、第１拡散領域４７の側面に形成されるＳｉＧｅ膜４９の最大膜厚ｗを最低でも５ｎｍ以上にして、ＮｉＳｉの突出を防止するために、最低でも５ｎｍ以上、望ましくは１０ｎｍ以上確保することが必要となる。また、突出部分の高さｈを必要以上に大きくしてしまうと、素子分離絶縁膜４２上に形成されたゲート電極４４の下面が露出してしまい、ゲート絶縁膜４３と素子分離絶縁膜４２が接する部分がエッチングされてしまうという問題が生じるため、最大でもシリコン窒化膜からなる側壁絶縁膜４８の幅以下であることが望ましい。
【００４４】
さらに、寄生容量、ＧＣ−Ｓ／Ｄ間ショートを抑制するために、ＳｉＧｅ膜４９の膜厚は、ゲート電極４４の膜厚より小さいことが望まれる。
【００４５】
続いて、熱燐酸等で処理を施して、ゲート構造の上部のシリコン窒化膜４５をエッチング除去し、図７（ｅ）に示すようにゲート電極４４を露出する。この処理によって、シリコン窒化膜側壁４８も同時にエッチングされて一回り小さくなる。
【００４６】
その後、全面にシリコン酸化膜５１を堆積し、ＲＩＥ等の異方性エッチングを行なうことにより図８（ｆ）に示すように、シリコン窒化膜側壁４８とＳｉＧｅ膜４９との間にシリコン酸化膜側壁５１が形成される。このとき、素子分離絶縁膜４２端部に形成されたオーバーハング部５０の下方にも、同様のシリコン酸化膜側壁５１が形成される。こうした側壁５１は、シリコン窒化膜により形成してもよい。さらに、イオン注入およびＲＴＡ等の熱処理を行なうことによって、ソース・ドレイン・コンタクト拡散層５２が形成される。このソース・ドレイン・コンタクト拡散層５２は、ｐｎ接合面がＳｉＧｅ膜４９よりも下側のシリコン基板４１中に形成されることが望ましい。これは、シリサイド膜の下面とｐｎ接合面との距離を、制御性良く確保するためである。
【００４７】
露出したシリコン基板４１およびゲート電極４４の表面を希フッ酸溶液等により洗浄した後、図８（ｇ）に示すように、シリサイデーションを行なうためのＮｉ等の金属膜５３を、全面に堆積する。ＳｉＧｅ膜４９のゲート電極近傍および素子分離絶縁膜端に生じたファセット部分５０は、シリコン酸化膜側壁５１により被覆されているため、金属膜５３がこれらファセット部と接することはない。
【００４８】
次に、４００〜５００℃で熱処理を施して、ＮｉをシリコンあるいはＳｉＧｅと反応させ、未反応のＮｉをエッチングにより選択的に除去する。その結果、図８（ｈ）に示すように、ＳｉＧｅ膜４９およびゲート電極４４の上に、ＮｉＳｉ等の金属シリサイド膜５４および５５がそれぞれ形成される。ゲート電極４４上に形成される金属シリサイド膜５５の組成は、金属シリサイド５４とは異なるものとなる。このとき、ＳｉＧｅ膜４９の上に形成されるＮｉＳｉ膜５４のモフォロジーは、前述のＧｅ濃度の変調とファセット部の保護によって良好に保たれる。
【００４９】
最後に、全面に層間絶縁膜５６５を堆積し、この層間絶縁膜５６表面を平坦化し、ＭＯＳＦＥＴ素子の各電極（ゲート、ソース、ドレイン）に達するコンタクトホールを形成する。コンタクトホールを導電材料で埋め込んで金属配線５７を形成することによって、図９に示される本発明の実施形態にかかるトランジスタが完成する。
【００５０】
以上説明したように、本発明の実施形態においては、低温形成可能なＳｉＧｅ膜を使用したエレベーティッド・ソース・ドレイン構造を形成するにあたって、ＳｉＧｅ膜中のＧｅ濃度を表面側に向けて低濃度化させる。さらに、ＳｉＧｅ膜形成領域（不純物拡散領域）の側面を予め露出させておき、ＳｉＧｅ膜の選択エピタキシャル成長時にオーバーハング部を形成する。これによって、良好な膜モフォロジーを有するＮｉＳｉ等のシリサイド膜を形成することが可能となった。その結果、素子特性の劣化を抑制することができる。オーバーハング部およびゲート電極近傍に形成されるファセット部を絶縁膜で覆うことにより、その効果はいっそう高められる。
【００５１】
本発明の実施形態にかかる半導体装置において、例えばゲート長が３０ｎｍのＭＯＳ型ＦＥＴ素子の場合には、各層の膜厚が次の範囲内であれば良好な素子特性が得られることが確認された。ポリシリコンからなるゲート電極の高さを１００〜１５０ｎｍとし、第１拡散領域の突出高さを１０〜２０ｎｍ、ＮｉＳｉ膜厚を２０〜３０ｎｍとする。積層構造でＳｉＧｅ膜を形成する場合には、第１および第２のＳｉＧｅ膜の膜厚は、それぞれ１０ｎｍ程度、および２０〜３０ｎｍ程度とする。濃度傾斜層によりＳｉＧｅ膜を形成する場合には、その膜厚は３０〜４０ｎｍとすればよい。
【００５２】
なお、上述した実施形態にかかる半導体装置においては、ＮｉＳｉ膜とソース・ドレイン・コンタクト領域との界面には高濃度のＧｅが偏析する。このため、コンタクト抵抗をさらに低減することが可能となり、トランジスタ素子の性能（駆動力）も向上する。
【００５３】
図１０には、本発明の他の実施形態にかかる半導体装置の製造方法を表わす工程断面図を示す。
【００５４】
まず、図１０（ａ）に示すように、半導体基板６１の表面に、シリコン酸化膜による素子分離絶縁膜６２を形成し、基板上には、ゲート絶縁膜６３、ポリシリコンからなるゲート電極６４、シリコン窒化膜６５を積層してゲート構造を形成する。このゲート構造をマスクとして半導体基板６１に不純物を注入することによって、第１拡散領域６６が形成される。
【００５５】
図１０（ｂ）に示すように、ゲート電極６４の周囲に側壁絶縁膜６７を形成した後、第１拡散領域６６上に、図１（ｃ）に示すようにＣ含有ＳｉＧｅ膜６８を選択的に形成する。Ｃ含有ＳｉＧｅ膜６８は、例えば次のような方法により形成することができる。Ｓｉの選択成長に用いるガス種であるＳｉＨ2Ｃｌ2とＧｅＨ4との混合ガスに、ＣＨ3ＳｉＨ3を添加する方法である。その膜厚は、形成するＮｉＳｉの膜厚、膜中に含有されるＧｅやＣの濃度等に応じて適宜決定することができるが、２〜２０ｎｍ程度とすることが好ましい。
【００５６】
次に、図１０（ｄ）に示すように、ゲート電極キャップシリコン酸化膜６５を除去した後、不純物を基板に注入する。これによって、半導体基板６１に第２拡散領域６９が形成され、ゲート電極６４およびＣ含有ＳｉＧｅ膜６８にも不純物が導入される。
【００５７】
得られた構造の全面に、シリサイドを形成するためのＮｉ膜等の金属膜（図示せず）を堆積し、熱処理を施す。最後に、余剰の金属膜を選択的に除去することによって、図１０（ｅ）に示すように、ゲート電極４４表面およびＣ含有ＳｉＧｅ膜６８表面には、シリサイド膜７０および７１がそれぞれ形成される。こうしたシリサイド膜のうち、Ｃ含有ＳｉＧｅ膜６８上のシリサイド膜７０は、ＧｅおよびＣを含有するものとなる。
【００５８】
Ｃが含有されることによって、シリサイド膜７０は、シリサイデーションが局所的に進むことがなくなり、均一な組成で平坦に形成することができる。その結果、下層にあるＳｉＧｅ膜６９との界面の平坦性が高められ、膜モフォロジーが向上する。こうした効果を充分に確保するために、Ｃ含有ＳｉＧｅ膜６８中におけるＣ濃度は、０．１原子％以上であることが好ましい。ただし、Ｃが過剰に含有された場合には、ＳｉＧｅ中にＣが固溶できずに、ＣあるいはＳｉＣの析出が生じ、結晶中に欠陥が形成されるおそれがある。こうした不都合を避けるために、Ｃの含有量の上限は４原子％程度にとどめることが望まれる。また、Ｃ濃度はシリサイド膜中で必ずしも均一である必要はなく、Ｇｅ含有量に対応させてＣ濃度も変化させてもよい。
【００５９】
シリサイド膜７０および７１の上には、常法により層間絶縁膜（図示せず）を堆積してコンタクトホールを形成し、導電材料で埋め込んで金属配線（図示せず）を形成することによって、本実施形態にかかる半導体装置が完成する。
【００６０】
こうして得られた半導体装置においては、抵抗率の低いシリサイド膜が優れた平坦性をもって形成されているので、シリサイドの形成された領域で、接合リークのレベルが低いといったように良好な特性を得ることができる。
【００６１】
上述したようなシリサイド膜は、不純物拡散領域上のみならず、ゲート電極上にも形成することもできる。この場合には、例えば、図７（ａ）に示した構造において、シリコン窒化膜４５およびシリコン酸化膜４６を形成せずにゲート電極４４表面を露出しておく。このようにゲート構造を形成する以外は、図７を参照して説明した工程を順次行なえばよい。ゲート電極４４上にも、ＳｉＧｅ膜４９および金属シリサイド膜５４が形成される。
【００６２】
あるいは、図１０（ａ）に示した構造において、シリコン窒化膜６５およびシリコン酸化膜６６を形成せずにゲート電極６４表面を露出しておく。このようにゲート構造を形成する以外は、図１０を参照して説明した工程を順次行なえばよい。ゲート電極６４上にも、ＳｉＧｅ膜６８および金属シリサイド膜７０が形成される。
【００６３】
いずれの場合も、シリサイド膜の膜モフォロジーを大幅に改善することが可能となる。
【産業上の利用可能性】
【００６４】
本発明により、素子性能の安定的な向上が見込まれ、その工業的価値は絶大である。
【図面の簡単な説明】
【００６５】
【図１】従来のエレベーティッド・ソース・ドレイン構造の製造方法を表わす工程断面図。
【図２】ＳｉＧｅ膜上におけるＮｉＳｉ膜の形成を示す断面図。
【図３】ＳｉＧｅ／Ｓｉ上におけるＮｉＳｉ膜の形成を示す断面図。
【図４】従来のＭＯＳ型ＦＥＴを表わす工程断面図。
【図５】本発明の一実施形態にかかる半導体装置の製造方法の概念を示す断面図。
【図６】本発明の一実施形態にかかる半導体装置の製造方法の概念を示す断面図。
【図７】本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図８】本発明の一実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【図９】本発明の一実施形態にかかる半導体装置の断面図。
【図１０】本発明の他の実施形態にかかる半導体装置の製造方法を表わす工程断面図。
【符号の説明】
【００６６】
１１…半導体基板，１２…素子分離絶縁膜，１３…ゲート絶縁膜，１４…ゲート電極，１５…浅い不純物拡散領域，１６…ゲート電極キャップシリコン酸化膜，１７…側壁絶縁膜，１８…単結晶半導体膜，１９…深い不純物拡散領域，２０…シリサイド膜，２１…シリコン基板，２２…ＳｉＧｅ膜，２３…Ｎｉ膜，２４…ＮｉＳｉ膜，２５…ＮｉＳｉ膜の食い込み，３１…シリコン基板，３２…第１のＳｉＧｅ膜，３３…第２のＳｉＧｅ膜，３４…ＮｉＳｉ膜，３６…ＳｉＧｅ膜，４１…半導体基板，４２…素子分離絶縁膜，４３…ゲート絶縁膜，４４…ゲート電極，４５…シリコン窒化膜，４６…シリコン酸化膜，４７…第１拡散領域，４８…側壁絶縁膜，４９…ＳｉＧｅ膜，５０…オーバーハング部，５１…シリコン酸化膜，５２…ソース・ドレイン・コンタクト拡散層，５３…金属膜，５４…金属シリサイド膜，５５…金属シリサイド膜，５６…層間絶縁膜，５７…金属配線，６１…半導体基板，６２…素子分離絶縁膜，６３…ゲート絶縁膜，６４…ゲート電極，６５…浅い不純物拡散領域，６６…ゲート電極キャップシリコン酸化膜，６７…側壁絶縁膜，６８…Ｃ含有ＳｉＧｅ膜，６９…深い不純物拡散領域，７０…シリサイド膜，７１…シリサイド膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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