(57)【要約】【課題】化合物膜をほとんどエッチングすることなく保護膜を除去できるようにした半導体装置の製造方法を提供する。【解決手段】シリコン層１０５上にチタン膜１０７と、窒化チタン膜１０９とを順次形成した後、ＳＯＩ基板１５０に熱処理を施すことにより、チタンシリサイド膜１１１を形成し、このチタンシリサイド膜１１１を形成した後で窒化チタン膜１０９と未反応のチタン膜１０７とを除去する。チタン膜１０７を形成する工程では、チタンシリサイド膜１１１を目的の厚さに形成したときに当該チタンシリサイド膜１１１上の全面に未反応のチタン膜１０７が残るように当該チタン膜１０７を所定の厚さに形成し、窒化チタン膜１０９と未反応のチタン膜１０７とを除去する工程では、フッ酸溶液を用いたウェットエッチングによって、窒化チタン膜１０９と、チタン膜１０７とを除去する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板に形成された不純物拡散層上に当該不純物拡散層との化合物膜を形成するための金属膜を形成する工程と、
前記金属膜上に保護膜を形成する工程と、
前記保護膜が形成された前記半導体基板に所定の熱処理を施すことにより、前記金属膜と前記不純物拡散層の上側部分とを反応させ化合物膜を形成する工程と、
前記化合物膜を形成した後で前記保護膜と未反応の前記金属膜とを除去する工程とを含み、
前記不純物拡散層上に前記金属膜を形成する工程では、
前記化合物膜を目的の厚さに形成したときに当該化合物膜上の全面に未反応の前記金属膜が残るように当該金属膜を所定の厚さに形成し、
前記保護膜と未反応の前記金属膜とを除去する工程では、
前記金属膜のエッチングレートが前記化合物膜のエッチングレートよりも大きいエッチングプロセスを用いて当該保護膜と該金属膜とを除去することを特徴とする半導体装置の製造方法。
【請求項２】
前記保護膜と未反応の前記金属膜とを除去する工程では、
前記金属膜のエッチングレートが前記保護膜のエッチングレートよりも大きいエッチングプロセスを用いて当該保護膜と該金属膜とを除去することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板であり、前記金属膜はチタン膜であり、前記保護膜は窒化チタン膜であることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記エッチングプロセスは、フッ酸を含む溶液を用いたウェットエッチングであることを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に係り、特に、チタンシリサイド膜（Ｃ４９−ＴｉＳｉ２相）を形成する際に、このチタンシリサイド膜上の全面に未反応のチタン膜が残るように、シリコン層上にチタン膜を厚めに形成しておくことにより、後工程で、このチタン膜と、チタン膜上に形成される窒化チタン膜とをチタンシリサイド膜に対して選択的に除去できるようにしたものである。
【０００２】
【従来の技術】
従来から、ＭＯＳトランジスタが持つ寄生抵抗成分を低減する為に、ゲート電極や、ソース及びドレイン（以下で、Ｓ／Ｄという）領域をチタン（Ｔｉ）シリサイド化することが行われている（例えば、特許文献１参照。）。
特に、ＳＯＩ基板に形成されるＭＯＳトランジスタのうち、完全空乏型のＭＯＳトランジスタのプロセスでは、５０［ｎｍ］程度の薄いシリコン層にＳ／Ｄ領域を形成するので、バルクのシリコン基板にＭＯＳトランジスタを形成する場合と比較して、Ｓ／Ｄ領域の寄生抵抗成分が非常に大きくなってしまう。そこで、完全空乏型ＭＯＳトランジスタのプロセスでは、Ｓ／Ｄ領域の寄生抵抗成分を低減するために、Ｓ／Ｄ領域のシリサイド化が一般的に行われる。
【０００３】
図３（Ａ）〜（Ｃ）は従来例に係るチタンシリサイド（ＴｉＳｉ２）２１１の形成方法を示す工程図である。図３（Ａ）において、２０１はシリコン基板（ＳＵＢ）、２０３は絶縁層（ＢＯＸ）、２０５はシリコン層（ＳＯＩ層）である。これらのシリコン基板２０１と、絶縁層２０３と、シリコン層２０５とでＳＯＩ基板２５０を構成している。また、２０７はチタン膜、２０９は窒化チタン（ＴｉＮ）膜である。
【０００４】
シリコン層２０５上にチタンシリサイド膜２１１を形成する場合、まず始めに、
図３（Ａ）に示すように、このシリコン層２０５上にチタン膜２０７を形成する。次に、このチタン膜２０７上にキャップ層として窒化チタン膜２０９を堆積する。
【０００５】
図３（Ａ）において、チタン膜２０７の膜厚は２０［ｎｍ］程度、窒化チタン膜２０９の膜厚は１５［ｎｍ］程度である。完全空乏型ＭＯＳトランジスタのプロセスでは、シリコン層２０５の厚さが通常５０［ｎｍ］以下と極薄なので、シリサイド膜を薄膜で形成する必要があり、チタン膜と、窒化チタン膜の膜厚をできるだけ薄く堆積するのが一般的である。
【０００６】
ここで、１５〜２０［ｎｍ］という厚さは、現在のスパッタリング装置にとって膜厚の均一性を制御することが極めて困難な厚さである。そのため、図３（Ａ）に示すように、このチタン膜２０７と窒化チタン膜２０９は、同一のウエーハ面内でその膜厚がばらついてしまう。
次に、この窒化チタン膜２０９が形成されたＳＯＩ基板２５０に第１の熱処理（１ｓｔＲＴＡ：ｒａｐｉｄ  ｔｈｅｒｍａｌ  ａｎｎｅａｌ）を施す。この１ｓｔＲＴＡによって、チタン膜２０７とシリコン層２０５の上側部分とを反応させ、図３（Ｂ）に示すように、チタンシリサイド膜２１１を形成する。この１ｓｔＲＴＡにより形成されるチタンシリサイド膜２１１は、電気抵抗が大きいＣ４９−ＴｉＳｉ２相であり、その膜厚は２０［ｎｍ］程度である。なお、この１ｓｔＲＴＡでは、チタン膜２０７が厚く形成された部分で、図３（Ｂ）に示すように、チタンシリサイド膜２１１と窒化チタン膜２０９との間にチタン膜２０７が部分的に（島状に）残ってしまうことがある。
【０００７】
次に、この１ｓｔＲＴＡで成長した窒化チタン膜２０９と、部分的に残った未反応のチタン膜２０７とをエッチングして除去する。このエッチングには、エッチャントとして、水酸化アンモニウム（ＮＨ４ＯＨ）と過酸化水素（Ｈ２Ｏ２）との混合液を用いる。この水酸化アンモニウムと過酸化水素とからなる混合液は、窒化チタン膜２０９や未反応のチタン膜２０７だけでなく、チタンシリサイド膜２１１もエッチングしてしまう。言い換えれば、窒化チタン膜２０９と、チタン膜２０７と、チタンシリサイド膜２１１との間で、エッチングに十分な選択性がない。
【０００８】
ここで、チタンシリサイド膜２１１を大きくエッチングしてしまうと、Ｓ／Ｄ領域の寄生抵抗成分が増大してしまう。そこで、このような寄生抵抗成分の増大を回避するために、チタンシリサイド膜２１１をエッチングしないように、そのエッチング条件をアンダーに設定する。その後、このＳＯＩ基板２５０に第２の熱処理（２ｎｄＲＴＡ）を施す。この２ｎｄＲＴＡによって、チタンシリサイド膜２１１を、電気抵抗が大きいＣ４９−ＴｉＳｉ２相から電気抵抗が低いＣ５４−ＴｉＳｉ２相に相転移させて、チタンシリサイド膜２１１の形成工程を終了する。
【０００９】
【特許文献１】
特開平１１−２３８８７８号公報
【非特許文献１】
安食他、第５０回応用物理学関係連合講演会講演資料（２００３）
【００１０】
【発明が解決しようとする課題】
ところで、従来例に係るチタンシリサイド２１１の形成方法によれば、水酸化アンモニウムと過酸化水素からなる混合液を用いて、窒化チタン膜２０９をウェットエッチングし除去していたが、窒化チタン膜２０９とチタンシリサイド膜２１１との間でエッチングに十分な選択性がなく、窒化チタン膜２０９をオーバエッチングすることができなかった。
【００１１】
このため、図３（Ｃ）に示すように、特に、窒化チタン膜２０９が厚く形成された部分で、窒化チタン膜２０９がエッチングされずに部分的に残ってしまうことが多いという問題があった。そして、このように窒化チタン膜２０９がチタンシリサイド２１１上に部分的に残ってしまうと、ＳＯＩ基板２５０に形成されるデバイスの性能が低下してしまうおそれがある。
【００１２】
例えば、窒化チタン膜２０９がチタンシリサイド膜（以下で、化合物膜ともいう）２１１上に部分的に残された状態で、ＳＯＩ基板２５０に２ｎｄＲＴＡを施した場合、この窒化チタン膜（以下で、保護膜ともいう）２０９が残された領域のＭＯＳトランジスタはそのオフリーク電流が通常値よりも高くなる傾向がある。（例えば、非特許文献１参照。）。
【００１３】
そこで、この発明はこのような問題を解決したものであって、化合物膜をほとんどエッチングすることなく保護膜を除去できるようにした半導体装置の製造方法の提供を目的とする。
【００１４】
【課題を解決するための手段】
上記した課題を解決するために、本発明に係る第１の半導体装置の製造方法は、半導体基板に形成された不純物拡散層上に当該不純物拡散層との化合物膜を形成するための金属膜を形成する工程と、前記金属膜上に保護膜を形成する工程と、前記保護膜が形成された前記半導体基板に所定の熱処理を施すことにより、前記金属膜と前記不純物拡散層の上側部分とを反応させ化合物膜を形成する工程と、前記化合物膜を形成した後で前記保護膜と未反応の前記金属膜とを除去する工程とを含み、前記不純物拡散層上に前記金属膜を形成する工程では、前記化合物膜を目的の厚さに形成したときに当該化合物膜上の全面に未反応の前記金属膜が残るように当該金属膜を所定の厚さに形成し、前記保護膜と未反応の前記金属膜とを除去する工程では、前記金属膜のエッチングレートが前記化合物膜のエッチングレートよりも大きいエッチングプロセスを用いて当該保護膜と該金属膜とを除去することを特徴とするものである。
【００１５】
ここで、半導体基板とは、例えばバルクのシリコン基板、又は、ＳＯＩ基板のことである。また、半導体基板に形成された不純物拡散層とは、例えばバルクのシリコン基板又はＳＯＩ基板のシリコン層にリンやボロン、ヒ素等の導電型不純物が導入されて形成されたソース又はドレイン拡散層のことである。或いは、この不純物拡散層とは、例えばシリコン基板上又はＳＯＩ基板上に絶縁膜を介して形成されたシリコン膜であって、リンやボロン、ヒ素等の導電型不純物が導入されて形成されたゲート電極のことである。
【００１６】
本発明に係る第１の半導体装置の製造方法によれば、保護膜と未反応の金属膜とを除去する際に、化合物膜をほとんどエッチングすることなく、この化合物膜の上方から保護膜を除去することができる。これにより、例えば、ＭＯＳトランジスタにおけるリーク電流の低減など、デバイス性能の低下防止と歩留りの向上を期待することができる。
【００１７】
本発明に係る第２の半導体装置の製造方法は、上述した第１の半導体装置の製造方法において、前記保護膜と未反応の前記金属膜とを除去する工程では、前記金属膜のエッチングレートが前記保護膜のエッチングレートよりも大きいエッチングプロセスを用いて当該保護膜と該金属膜とを除去することを特徴とするものである。
【００１８】
また、本発明に係る第３の半導体装置の製造方法は、上述した第１、第２の半導体装置の製造方法において、前記半導体基板はＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板であり、前記金属膜はチタン膜であり、前記保護膜は窒化チタン膜であることを特徴とするものである。
さらに、本発明に係る第４の半導体装置の製造方法は、上述した第３の半導体装置の製造方法において、前記エッチングプロセスは、フッ酸を含む溶液を用いたウェットエッチングであることを特徴とするものである。
【００１９】
本発明に係る第２〜第４の半導体装置の製造方法によれば、保護膜と未反応の金属膜とを除去する工程で、この金属膜の一部が保護膜下から露出し始めると、露出した金属膜が保護膜よりも速くエッチングされる。従って、保護膜に覆われている金属膜を水平方向からエッチングすることができ、保護膜をリフトオフさせることができる。
【００２０】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の製造方法について説明する。
図１（Ａ）〜図２（Ｂ）は、本発明の実施形態に係るチタンシリサイド膜１１１の形成方法を示す工程図である。この実施形態では、ＳＯＩ基板１５０に形成された完全空乏型ＭＯＳトランジスタ（図示せず）のＳ／Ｄ領域上に厚さが２０［ｎｍ］程度のチタンシリサイド膜１１１を形成する場合について説明する。
【００２１】
図１（Ａ）において、１０１はシリコン基板（ＳＵＢ）、１０３は絶縁層（ＢＯＸ）、１０５はシリコン層（ＳＯＩ層）である。これらのシリコン基板１０１と、絶縁層１０３と、シリコン層１０５とでＳＯＩ基板１５０を構成している。また、シリコン層１０５は、その厚さが例えば５０［ｎｍ］程度である。このシリコン層１０５には、リンやボロン等の導電型不純物がイオン注入されて、完全空乏型ＭＯＳトランジスタのＳ／Ｄ領域が形成されている。
【００２２】
図１（Ａ）に示すように、まず始めに、完全空乏型ＭＯＳトランジスタのＳ／Ｄ領域であるシリコン層１０５上にチタン膜１０７を形成する。このチタン膜１０７は、例えばアルゴンイオン（Ａｒ＋）でＴｉターゲートをスパッタし、その反跳で飛び出したＴｉ原子をウエーハに付着させるスパッタリング法を用いて、３０［ｎｍ］程度の厚さ（所定の厚さの一例）に形成する。
【００２３】
従来例で説明したように、厚さが２０［ｎｍ］程度のチタンシリサイド膜１１１を形成するためには、チタン膜１０７の厚さは２０［ｎｍ］程度で十分足りる。しかし、ここでは、後述する１ｓｔＲＴＡにより、チタンシリサイド膜１１１を２０［ｎｍ］程度の厚さに形成した後で、このチタンシリサイド膜１１１上の全面にチタン膜１０７を１０［ｎｍ］程度残すことを意図し、チタン膜１０７を厚めに形成しておく。
【００２４】
また、図１（Ａ）に示すように、このチタン膜１０７は、同一のウエーハ面内でその膜厚がばらついていることが普通である。これは、従来例でも説明したように、スパッタリング法を用いて、３０［ｎｍ］程度の極薄い膜をウエーハ面内で均一に形成することは、現時点で技術的に難しいためである。
次に、このチタン膜１０７上に窒化チタン膜１０９を形成する。この窒化チタン膜１０９は、例えばアルゴンイオン（Ａｒ＋）でＴｉＮターゲートをスパッタするスパッタリング法を用いて、１５［ｎｍ］程度の厚さに形成する。この窒化チタン膜１０９は、後工程の１ｓｔＲＴＡでチタン膜への酸素等の混入を防ぐキャップ層である。この窒化チタン膜１０９の膜厚は下地のチタン膜１０７の膜厚よりもさらに薄いので、図１（Ａ）に示すように、窒化チタン膜１０９の膜厚ばらつきはチタン膜１０７のそれよりも大きいことが普通である。
【００２５】
次に、この窒化チタン膜１０９が形成されたＳＯＩ基板１５０に第１の熱処理（１ｓｔＲＴＡ）を施す。この１ｓｔＲＴＡによって、チタン膜１０７の下側部分とシリコン層１０５の上側部分とを反応させ、図１（Ｂ）に示すように、チタンシリサイド膜１１１を２０［ｎｍ］程度の厚さ（目的の厚さの一例）に形成する。この１ｓｔＲＴＡによって形成されるチタンシリサイド膜１１１は、電気抵抗が大きいＣ４９−ＴｉＳｉ２相である。この１ｓｔＲＴＡは、例えば、ＳＯＩ基板１５０を窒素を含む雰囲気中に置き、５４０［℃］程度で約６０秒間アニールすることによって行う。
【００２６】
図１（Ｂ）に示すように、このように形成されたチタンシリサイド膜１１１上の全面には、未反応のチタン膜１０７が１０［ｎｍ］程度残される。また、この１ｓｔＲＴＡによって、窒化チタン膜１０９が１５［ｎｍ］程度から５５［ｎｍ］程度の厚さに成長する。
次に、チタンシリサイド膜１１１を形成した後で、窒化チタン膜１０９と、チタンシリサイド膜１１１上の全面を覆う未反応のチタン膜１０７とを除去する。この窒化チタン膜１０９とチタン膜１０７の除去は、例えばフッ酸溶液を用いたウェットエッチングで行う。このウェットエッチングは、例えばディップ式でも、スプレー式でも良い。エッチング時間は、例えば１２分である。
【００２７】
ここで、このフッ酸溶液を用いたウェットエッチングで、窒化チタン膜１０９と、チタン膜１０７と、チタンシリサイド膜１１１のエッチングレートの比（以下で、エッチングの選択比という）は、１０：３００：２．５程度である。
そのため、このフッ酸溶液をＳＯＩ基板１５０に施すと、最初に窒化チタン膜１０９がエッチングされてその膜厚が薄くなり、図１（Ｃ）に示すように、窒化チタン膜１０９の膜厚が薄い部分から先にチタン膜１０７が露出し始める。そして、チタン膜１０７の一部が窒化チタン膜１０９下から露出し始めると、露出したチタン膜１０７の方が窒化チタン膜１０９よりも速くエッチングされる。そのため、図２（Ａ）の矢印で示すように、窒化チタン膜１０９で未だ覆われているチタン膜１０７を水平方向からフッ酸溶液でエッチングすることができ、窒化チタン膜１０９をリフトオフさせることができる。
【００２８】
また、このとき、チタン膜１０７の下側にあるチタンシリサイド膜１１１は、チタン膜１０７と比べてフッ酸溶液にエッチングされ難い（十分なエッチングの選択性がある）ので、チタンシリサイド膜１１１をほとんどエッチングすることなく、チタン膜１０７と、このチタン膜１０７上の窒化チタン膜１０９とを除去することができる。
【００２９】
その後、このＳＯＩ基板に第２の熱処理（２ｎｄＲＴＡ）を施す。この２ｎｄＲＴＡは、ＳＯＩ基板１５０を例えば窒素を含む雰囲気中に置き、７１０［℃］程度で約３０秒間アニールすることによって行う。このような２ｎｄＲＴＡによって、チタンシリサイド膜１１１を、電気抵抗が大きいＣ４９−ＴｉＳｉ２相から電気抵抗が低いＣ５４−ＴｉＳｉ２相に相転移させ、チタンシリサイド膜１１１の形成工程を終了する。
【００３０】
このように、本発明に係るチタンシリサイド膜１１１の形成方法によれば、チタンシリサイド膜１１１上の全面を覆う未反応のチタン膜１０７と、このチタン膜１０７上の窒化チタン膜１０９とを除去する際に、チタンシリサイド膜１１１をほとんどエッチングすることなく、窒化チタン膜１０９をリフトオフさせることができ、この窒化チタン膜１０９を再現性良く除去することができる。従って、ＭＯＳトランジスタのリーク電流の低減など、デバイス性能の低下防止と歩留りの向上を期待することができる。
【００３１】
この実施形態では、ＳＯＩ基板１５０が本発明の半導体基板に対応し、シリコン層（Ｓ／Ｄ領域）１０５が本発明の不純物拡散層に対応している。また、チタンシリサイド膜１１１が本発明の化合物膜に対応し、チタン膜１０７が本発明の金属膜に対応している。さらに、窒化チタン膜１０９が本発明の保護膜に対応し、フッ酸溶液を用いたウェットエッチングが本発明のエッチングプロセスに対応している。
【００３２】
尚、この実施形態では、シリコン層（Ｓ／Ｄ領域）上にチタンシリサイド膜を形成する場合について説明したが、本発明の適用はこれに限られることはない。例えば、リンやボロンがドープされたポリシリコン等からなるゲート電極上にチタンシリサイド膜を形成する場合や、或いは、このようなゲート電極上と、Ｓ／Ｄ領域上との両方にチタンシリサイド膜を一括して形成する場合にも本発明を適用することが可能である。このような場合には、リンがドープされたポリシリコン等からなるゲート電極が本発明の半導体基板に形成された不純物拡散層に対応する。
【図面の簡単な説明】
【図１】本発明の実施形態に係るチタンシリサイド膜１１１の形成方法（その１）を示す図。
【図２】チタンシリサイド膜１１１の形成方法（その２）を示す図。
【図３】従来例に係るチタンシリサイド２１１の形成方法を示す図。
【符号の説明】
１０１  シリコン基板（ＳＵＢ）、１０３  絶縁層（ＢＯＸ）、１０５  シリコン層（ＳＯＩ層）、１０７  チタン膜、１０９  窒化チタン膜、１１１  チタンシリサイド膜、１５０  ＳＯＩ基板
【図１】
2005033010.tif 000003
【図２】
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【図３】
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