(57)【要約】  【課題】  出力信号及び外部からの基準信号の２つの入力信号の位相差を検出し，該位相差に基づいて出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器を具備する発振器において，実際の位相比較周波数を上げることなく，また特に高精度の機器を用いることなく位相雑音を低減すること。  【解決手段】  位相検波器１３１，１３２を具備するＩＣ１，ＩＣ２を複数並列に動作させ，複数の位相検波器の出力を合成した合成制御指令信号をループフィルタ３１０を介して電圧制御発振器３１０に出力する。複数の安定化電源１１，１２を設け，位相検波器１３１，１３２各々に個別に或いは並列接続して電力を供給する。【選択図】図１５
2005354460.tif 000002
【特許請求の範囲】
【請求項１】
入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を具備する発振器であって，
前記位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に，
１又は複数の前記位相検波器に対し電力信号を各々供給する複数の安定化電源を具備してなることを特徴とする発振器。
【請求項２】
前記複数の位相検波器及び前記安定化電源がユニットとして構成され，複数の前記ユニットが並列接続可能に構成されてなる請求項１に記載の発振器。
【請求項３】
入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を具備する発振器であって，
前記位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に，
複数の安定化電源を備え，該複数の安定化電源の出力を合成した電力信号が前記複数の位相検波器各々に供給されてなることを特徴とする発振器。
【請求項４】
入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を具備する発振器であって，
前記位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に，
終端抵抗が設けられ前記基準信号を伝送して前記複数の位相検波器各々に対し分岐出力する第１の高周波信号用線路を具備してなることを特徴とする発振器。
【請求項５】
入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を具備する発振器であって，
前記位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に，
終端抵抗が設けられ前記発振手段の出力信号を伝送して前記複数の位相検波器各々に対し分岐出力する第２の高周波信号用線路を具備してなることを特徴とする発振器。
【請求項６】
前記第２の高周波信号用線路から分岐される前記発振手段の出力信号各々がバッファアンプを介して前記位相検波器各々に出力されてなる請求項５に記載の発振器。
【請求項７】
入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を具備する発振器であって，
前記位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力されると共に，
前記発振手段の出力信号を前記複数の位相検波器各々に対して分配するハイブリッド回路を具備してなることを特徴とする発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器に関するものである。
【背景技術】
【０００２】
従来より，例えば有線若しくは無線で通信を行うための通信装置等で使用される発振器がある。
このような発振器の具体例を図３を用いて説明する。
従来の発振器の一例である発振器Ｂは，従来より知られるＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）の構成を具備するものであり，ＭＰＵ１００より出力されるラッチ信号（ＬＥ），ＤＡＴＡ信号（ＤＡＴＡ），及びクロック信号（ＣＬＫ）を内部に設けるコントロール部１５０で受信することによって制御されるものである。
具体的に発振器Ｂは，所望の周波数の出力信号をＲＦ出力端子１７０より得るための基準となるように外部で高精度に調整された基準信号（以下，単に「ＲＥＦ」とする）及び発振器Ｂが実際に出力した出力信号（以下，単に「ＲＦ」とする）を取得することによって該取得したＲＥＦ及びＲＦの互いの位相差を検出し，該検出結果に基づいて，前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器１３０と，前記位相差に応じて前記位相検波器１３０より出力された制御指令信号の反転若しくは非反転等の処理を行うチャージポンプと１４０と，該チャージポンプ１４０より出力された制御指令信号に対してスムージング処理を施すループフィルタ３００と，該ループフィルタでスムージング処理が施された制御指令信号に基づいて所望の周波数のＲＦ（出力信号）を生成する電圧制御発振器４００とを具備して構成されている。
尚，前記ＲＦはＲＦ出力端子１７０より出力され，前記ＲＥＦはＲＥＦ入力端子１６０より入力される構成となっている。
前記ＲＥＦ及び前記ＲＦは前記位相検波器１３０で取得される信号であるが，前記２つの信号は，予め前記位相検波器１３０に入力される前に所定の分周比で分周するための分周器１１０（ＲＦ用），分周器１２０（ＲＥＦ用）によって分周されて同じ周期の信号が生成される構成となっている。また，前記ＲＥＦ及びＲＦの周期が同じであれば前記分周器１１０，１２０を設ける必要は無い。
前記チャージポンプ１４０については，位相検波器１３０の出力信号を入力信号の位相差に応じて，正の定電流出力，負の定電流出力，若しくは無出力（オフ）の３つのモードに変換するものなので省略することも可能である。
また，周波数シンセサイザＩＣは分周器１１０，分周器１２０，位相検波器１３０，チャージポンプ１４０，及びコントロール部１５０を１つの集積回路で構成したＩＣチップの一例である。
【０００３】
このように構成された発振器Ｂは，例えば図４に示すようなタイミングで各信号の取得及び生成を行っている。
例えば，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２０によって分周（この場合，分周比Ｒ＝２）されてＦＲ１となり，他方，電圧制御発振器４００より出力されるＲＦは前記分周器１１０によって分周（この場合，分周比Ｎ＝８）されてＦＮ１となって，前記２つの信号（ＦＲ１及びＦＮ１）が同じ周期の信号となって位相検波器１３０に取得される。
前記位相検波器１３０は，取得した前記２つの信号（ＦＲ１及びＦＮ１）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４０は該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ１は更にループフィルタ３００によってスムージング処理が施される。そして，最終的に前記電圧制御発振器４００は，該スムージング処理が施された信号に基づいて所望の周波数のＲＦを出力している。
ここで，チャージポンプ１４０が行う制御指令信号の加工について説明する。  例えば，図４に示すようにＦＲ１の位相がＦＮ１の位相より進んでいる場合に，チャージポンプ１４０はＣＰ１を位相差に相当するパルス幅の正の定電流パルスで出力し，他方，図５に示すようにＦＲ１の位相がＦＮ１の位相より遅れている場合に，チャージポンプ１４０はＣＰ１を位相差に相当するパルス幅の負の定電流パルスで出力する。尚，パルスのない期間はチャージポンプの出力は開放される。
したがって，電圧制御発振器４００は，前記ＣＰ１の定電流パルスの極性及びパルス幅に応じてＲＦの周波数を所望の値となるように制御している。
【特許文献１】特開２００１−１４４６０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで，近年発展が著しい有線若しくは無線の通信環境においては，高度なデジタル変調方式がより高い周波数で使われるようになってきている。
そのため，デジタル変調信号の復調時における該デジタル変調信号の周波数変換に使われる発振器Ｂで発生する位相雑音を可能な限り低減することが求められている。
この発振器で発生する位相雑音は，上述の分周器１１０，１２０の分周比を大きくすればするほど大きくなることが知られている。
具体的な実験結果としては，ＲＦの出力周波数を６ＧＨｚ，分周比Ｎ＝２００，位相検波器１３０における処理周波数３０ＭＨｚとした場合に，位相雑音のフロアレベルは−９７ｄＢ／Ｈｚ程度である（尚，フロアレベルとは，ＲＦの出力周波数の最大値からみた位相雑音の低い周波数成分であり，主に周波数シンセサイザＩＣから発生する位相雑音のレベルのことである）。
他方，ＲＦの出力周波数を６ＧＨｚ，分周比Ｎ＝６０００，位相検波器１３０における処理周波数１ＭＨｚとした場合に，位相雑音のフロアレベルは−８４ｄＢ／Ｈｚ程度である。
前記実験結果から，ＲＦが同じ値である場合に分周比が大きくなるほど位相雑音が増加することが分かる。
そこで，前記分周器の分周比を小さくすることが考えられるが，現状，位相検波器１３０は取り扱う位相比較周波数には上限（最大で約５６ＭＨｚ）があるので，上述のように高周波を取り扱う場合は，分周器を用いて分周比を大きくする必要あるため位相雑音を抑えることが困難であった。
一方，特許文献１には，ＰＬＬのアンロック時とロック時とで，ＰＬＬの同期範囲の広いデジタル位相比較器と位相雑音の低いアナログ位相比較器とを切り替えて使用する技術が示されている。この技術によれば，同期範囲を広くとりつつ，位相雑音の低い信号を得ることが可能となるが，目標とする位相雑音を実現できる高精度の位相比較器を用意しなければならないという問題点があった。
したがって，本発明は上記事情に鑑みてなされたものであり，その目的とするところは，実際の位相比較周波数を上げることなく，また特に高精度の機器を用いることなく位相雑音を低減することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために本発明は，入力される制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力される構成を基本構成とする発振器である。
そして，第１の発明は，前記基本構成に加え，１又は複数の前記位相検波器に対し電力信号を各々供給する複数の安定化電源を備えるものである。
また，前記基本構成に加え，複数の安定化電源を備え，それらの出力を合成した電力信号が前記複数の位相検波器各々に供給される構成を有するものも考えられる。
これらの構成により，前記位相検波器各々の出力を合成した前記合成制御指令信号は，１つの前記位相検波器を用いる場合に比べ，仮想的に前記位相検波器の数に比例した周波数で位相比較した制御信号に相当するものとなる。
その一方，前記位相検波器各々の位相雑音はほぼランダムであるため，それらの合成によって位相雑音の一部が相互に相殺され，前記合成制御指令信号における位相雑音は前記位相検波器の数に比例するほどは増加しない。しかも，前記位相検波器へ電力を供給する前記安定化電源が並列的に複数設けられるので，相互にランダムな各電源の位相雑音の一部も相殺される。
このため，従来の性能（精度）のままの（安価な）位相検波器を用いながら，位相雑音を低減する（Ｓ／Ｎ比を向上する）ことが可能となる。
また，前記第１の発明において，前記複数の位相検波器及び前記安定化電源がユニットとして構成され，複数の前記ユニットが並列接続可能に構成されたものであれば，要求される位相雑音のレベルに応じて前記ユニットを追加できるため，装置構成の柔軟性（汎用性）が高まる。
【０００６】
また，第２の発明は，前記基本構成に加え，終端抵抗が設けられ前記基準信号を伝送して前記複数の位相検波器各々に対し分岐出力する高周波信号用線路を備えたものである。同様に，前記発振手段の出力信号を伝送して前記複数の位相検波器各々に対し分岐出力する高周波信号用線路を備えたものも考えられる。
ここで，前記高周波信号用線路から分岐される前記発振手段の出力信号各々がバッファアンプを介して前記位相検波器各々に出力されるものであれば，前記合成制御指令信号の周波数が大きくなった場合でも，前記位相検波器各々への入力インピーダンスを確保できる。
また，前記合成制御指令信号を前記複数の位相検波器各々に対して分配するハイブリッド回路を備えたものも考えられる。
前記合成制御指令信号や前記基準信号の周波数が大きく，さらにそれらの信号を伝送する配線長が長くなると，配線を集中定数回路とみなすことができなくなり，分布定数回路として扱う必要が生じるが，上記した構成により，同じ電圧振幅の信号を前記位相検波器各々に伝送することが可能となり，設計が容易となる。
【発明の効果】
【０００７】
本発明によれば，入力された制御指令信号に応じた周波数の信号を出力する発振手段の出力信号及び外部から得られる基準信号の２つの信号を入力してその位相差を検出し，該位相差に基づいて前記発振手段の出力信号を所望の周波数に制御するための前記制御指令信号を出力する位相検波器を複数備え，該複数の位相検波器毎に出力される複数の前記制御指令信号を合成した合成制御指令信号が前記発振手段に入力される基本構成を有し，１又は複数の前記位相検波器に対し電力信号を各々供給する複数の安定化電源を備える，或いは，前記複数の安定化電源を備の出力を合成した電力信号が前記複数の位相検波器各々に供給される構成を有するので，従来の性能（精度）のままの（安価な）位相検波器を用いながら，位相雑音を低減する（Ｓ／Ｎ比を向上する）ことが可能となる。
また，前記複数の位相検波器及び前記安定化電源がユニットとして構成され，複数の前記ユニットが並列接続可能に構成されたものであれば，要求される位相雑音のレベルに応じて前記ユニットを追加できるため，装置構成の柔軟性（汎用性）が高まる。
また，前記基本構成を有し，終端抵抗が設けられ前記基準信号や前記合成制御指令信号を伝送して前記複数の位相検波器各々に対し分岐出力する高周波信号の線路や，前記合成制御指令信号を前記複数の位相検波器各々に対して分配するハイブリッド回路を備えたものであれば，前記合成制御指令信号や前記基準信号の周波数が大きく，さらにそれらの信号を伝送する配線長が長くなる場合でも，同じ電圧振幅の信号を前記位相検波器各々に伝送することが可能となり，設計が容易となる。
【発明を実施するための最良の形態】
【０００８】
以下添付図面を参照しながら，本発明の実施の形態について説明し，本発明の理解に供する。尚，以下の実施の形態は，本発明を具体化した一例であって，本発明の技術的範囲を限定する性格のものではない。
ここに，図１は本発明に係る発振器の原理を説明するための第１の構成を有する発振器Ａの概略構成図，図２は発振器Ａの信号処理におけるタイミングチャート，図３は従来の発振器Ｂの概略構成図，図４は発振器Ｂの信号処理におけるタイミングチャート，図５は発振器Ｂの信号処理におけるタイミングチャート，図６は本発明に係る発振器の原理を説明するための第２の構成を有する発振器Ａ１の概略構成図，図７は発振器Ａ１の信号処理におけるタイミングチャート，図８は発振器Ａ１の信号処理における入力信号の位相差が小さい場合のタイミングチャート，図９は発振器Ａ１の信号処理における入力信号の位相差が大きい場合のタイミングチャート，図１０は従来の発振器Ｂにおける位相雑音のスペクトラムを表すグラフ，図１１は位相検波器２つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１２は位相検波器３つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１３は位相検波器４つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１４は位相検波器８つを並列した発振器における位相雑音のスペクトラムを表すグラフ，図１５は本発明の第１実施例に係る発振器Ｘ１の概略構成図，図１６は本発明の第２実施例に係る発振器Ｘ２の概略構成図，図１７は本発明の第３実施例に係る発振器Ｘ３の概略構成図，図１８は本発明の第４実施例に係る発振器Ｘ４の概略構成図，図１９は本発明の第５実施例に係る発振器Ｘ５の概略構成図，図２０は本発明の第６実施例に係る発振器Ｘ６の概略構成図，図２１は本発明の第７実施例に係る発振器Ｘ７を構成する位相検波器モジュールの概略構成図，図２２は複数の位相検波器モジュールがマザーボードに対して並列接続された発振器Ｘ７の概略構成図である。
【０００９】
まず，本発明に係る発振器の実施例について説明する前に，本発明に係る発振器の原理を説明するための第１の構成を有する発振器Ａの概略構成について，図１を用いて説明する。
発振器Ａは，大別すると，位相検波器等の機能を具備する集積回路ＩＣ１及びＩＣ２と，該ＩＣ１及びＩＣ２と共に処理を行うことでＰＬＬを構成してＲＦ（出力信号）を生成する電圧制御発振器４１０と，前記ＩＣ１及びＩＣ２を制御するＭＰＵ１０とで構成されるものである。
ここで，先ずＩＣ１の概略構成について説明する。
ＩＣ１は，所望の周波数の出力信号をＲＦ出力端子１７０より得るための基準となるように外部で高精度に調整されたＲＥＦ及び発振器Ａが実際に出力したＲＦを入力（取得）してこれらＲＥＦ及びＲＦの２つの入力信号（具体的には，後述する分周器（１１１及び１２１，１１２及び１２２）による分周後の信号ＦＲとＦＮ）の互いの位相差を検出し，該検出結果に基づいて，前記出力信号を所望の周波数に制御するための制御指令信号を出力する位相検波器１３１と，前記位相差に応じて前記位相検波器１３１より出力された制御指令信号の処理を行うチャージポンプ１４１とを具備して概略構成されている。
また，ＩＣ１は，予め前記位相検波器１３１で入力（取得）される前記ＲＥＦ及び前記ＲＦを所定の分周比で分周するための分周器１１１（ＲＦ用），分周器１２１（ＲＥＦ用）を具備し，該分周器によって前記２つの信号が各々分周されて同じ周期の信号が２つ（ＦＮ１，ＦＲ１；図２参照）生成される構成となっている。
尚，前記ＲＥＦ及びＲＦの周期が同じであれば前記分周器１１１，１２１を設ける必要は無い。
更に，ＩＣ１は，位相検波器１３１の出力信号に応じて正又は負の定電流パルスを出力するチャージポンプ１４１を具備している。
これは，省略することも可能である。
尚，ＩＣ２については，ＩＣ１同様の機能を有する構成要素を具備するものであるが，ＩＣ１と区別するために符号の一桁目を「２」にした（例えば，ＩＣ１の位相検波器が１３１であるとき，ＩＣ２の位相検波器は１３２となる）。
【００１０】
上述のように構成されたＩＣ１及びＩＣ２は，該ＩＣ１及び該ＩＣ２を制御するためのＭＰＵ１０によって制御される。
具体的には，ＭＰＵ１０は，ラッチ信号（ＬＥ），ＤＡＴＡ信号（ＤＡＴＡ），及びクロック信号（ＣＬＫ）をＩＣ１及びＩＣ２内部に設けられるコントロール部１５０送信することによってＩＣ１及びＩＣ２を制御している。
特に発振器Ａの場合は，２つのＤ−フリップ・フロップ回路２１，２２を用いることによって，前記ラッチ信号が異なるタイミングでＩＣ１及びＩＣ２のコントロール部１５１，１５２に入力されるようになっているので，ＩＣ１及びＩＣ２の動作開始タイミングは異なる。
具体的には，図２に示されるように，ＩＣ１の分周器１１１，１２１の動作開始タイミングが，ＩＣ２の分周器１１２，１２２の動作開始タイミングよりも，ＲＥＦの波形で１周期分だけ早くなるように進み位相で予め設定されている。（例えば，ＦＲ１の立ち上がりがＦＲ２の立ち上がりよりもＲＥＦの波形で１周期分だけ進み位相となっている。）
前記Ｄ−フリップ・フロップ回路２１，２２が，位相検波器毎（ＩＣ毎）にＲＦ及びＲＥＦの位相を所定量ずらすための位相変更手段の一例である。
【００１１】
上述のように構成された発振器Ａが行う動作について，図１，２を用いて説明する。
先ず，発振器Ａの動作が開始すると，ＭＰＵ１０はラッチ信号（ＬＥ）を送出し，該送出されたＬＥは前記２つのＤ−フリップ・フロップ回路２１，２２で各々遅延されてＩＣ１及びＩＣ２が各々具備するコントロール部１５１，１５２に入力される。
既に述べたように，Ｄ−フリップ・フロップ回路２１，２２によって，ＩＣ１及びＩＣ２の動作開始タイミングがＲＥＦの波形で１周期分だけ位相が異なるよう設定されており，先ずＩＣ１が先に動作を開始した後にＩＣ２の動作が開始する。
ここでは，先にＩＣ１の動作について説明する。
先ず，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２１によって分周（この場合，分周比Ｒ＝２）されてＦＲ１となり，他方，電圧制御発振器４１０より出力されるＲＦは前記分周器１１１によって分周（この場合，分周比Ｎ＝８）されてＦＮ１となって，前記２つの信号（ＦＲ１及びＦＮ１）が同じ周期の信号となって位相検波器１３１に入力される。
前記位相検波器１３１は，入力した前記２つの信号（ＦＲ１及びＦＮ１）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４１は，該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ１は更にループフィルタ３１０によってスムージング処理が施される。
【００１２】
次に，ＩＣ２の動作について説明する。
尚，ＩＣ２は前記ＩＣ１と同様な動作を行うのであるが，その動作開始のタイミングは上述したようにＲＥＦの波形で１周期分遅れて開始する。
先ず，ＲＥＦ入力端子１６０より入力されるＲＥＦは，前記分周器１２２によって分周（この場合，分周比Ｒ＝２）されてＦＲ２となり，他方，電圧制御発振器４１０より出力されるＲＦは前記分周器１１２によって分周（この場合，分周比Ｎ＝８）されてＦＮ２となって，前記２つの信号（ＦＲ２及びＦＮ２）が同じ周期の信号となって位相検波器１３２に入力される。
前記位相検波器１３２は，入力した前記２つの信号（ＦＲ２及びＦＮ２）における互いの位相差を検出し，その位相差に応じて制御指令信号を出力する。
更に，チャージポンプ１４２は，該出力された制御指令信号に基づいて該制御指令信号を加工し，該加工された信号であるＣＰ２は更にループフィルタ３１０によってスムージング処理が施される。
【００１３】
続いて，ＩＣ１及びＩＣ２から出力されたＣＰ１及びＣＰ２はループフィルタ３１０に入力されることによって信号波形のスムージング処理が行われると共に合成される。前記ＣＰ１及び前記ＣＰ２について説明する。
前記ＣＰ１及び前記ＣＰ２がループフィルタ３１０に入力されるタイミングは図２に示すようになる。
図２に明らかな如く，ＣＰ１及びＣＰ２は，ＲＥＦの波形で１周期毎に交互にＩＣ１及びＩＣ２から出力されてループフィルタ３１０に入力される。
このようにＣＰ１及びＣＰ２の出力タイミングがＲＥＦの波形で１周期毎に交互となっているのは，位相検波器１３１，１３２を各々具備するＩＣ１及びＩＣ２の動作開始タイミングが既に述べたようにＲＥＦの波形で１周期分位相がずれているためである。
したがって，ループフィルタ３１０は，上述のように位相がずれたＣＰ１及びＣＰ２を単純に合成することによって新たに信号ＣＰを生成し，最終的にＲＦを出力する電圧制御発振器４１０に送信することによって該電圧制御発振器４１０を制御している。
ところで，前記ループフィルタ３１０で生成されるＣＰの周波数は，単純にＣＰ１及びＣＰ２を合成したものであるから，ＣＰ１若しくはＣＰ２の周波数の２倍の値となる（位相検波器の数に比例して増加する）ので，発振器Ａ全体から見た位相検波器の動作周波数が見かけ上２倍になったと言える。ここで，ループフィルタ３１０が，位相検波器毎に出力される制御指令信号を合成する。
したがって，発振器Ａが，既に説明した従来の発振器Ｂと同じ分周比で同じ位相検波器２つで構成された場合に，発振器Ｂと比較して仮想的に前記発振器Ｂの２倍の周波数で位相比較した制御信号ＣＰを電圧制御発振器４１０に入力することが可能となる。
一方，前記ＣＰ１及びＣＰ２それぞれの位相雑音はほぼランダムであるため合成によって位相雑音の一部は相互に相殺され，前記合成制御指令信号ＶＬＦの位相雑音は，前記複数の位相検波器の数に比例するほどは増加せず，理論上は（√２）倍程度にしかならない。このため，発振器Ｂと比較して位相雑音のフロアレベルを下げることが可能となる。その結果，従来の性能（精度）のままの（安価な）位相検波器を用いながら，位相雑音を低減する（Ｓ／Ｎ比を向上する）ことが可能となる。
【００１４】
前記発振器Ａは，従来の発振器Ｂの２倍の周波数で制御信号ＣＰを出力するものについて示したが，例えば，Ｄ−フリップ・フロップ回路の数を３つ，前記ＩＣ１と同じ構成の集積回路を３つ，ＲＥＦの分周器の分周比を３と構成される発振器の場合は，従来の発振器Ｂの３倍の周波数で制御信号ＣＰを出力することが可能となる。
したがって，Ｄ−フリップ・フロップ回路の数量，集積回路の数量，ＲＥＦの分周器の分周比を各々整数倍となる発振器を構成することで，前記発振器Ｂの整数倍の周波数で制御信号ＣＰを出力することが可能となる。
尚，上述においては，ＲＦを出力する手段として電圧制御発振器の場合について示したが，ループフィルタ３１０から出力される制御信号が電流値であれば電流制御発振器を用いても良い。
【００１５】
また，前記発振器Ａは，前記Ｄ−フリップ・フロップ回路２１，２２により，位相検波器毎（ＩＣ毎）にＲＦ及びＲＥＦの位相を所定量ずらす構成を有するものであるが，このような位相の変更を行わないものであってもよい。
以下，本発明に係る発振器の原理を説明するための第２の構成を有する発振器Ａ１の概略構成について説明する。
図６は，位相検波器毎（ＩＣ毎）の位相の変更を行わない形態である発振器Ａ１の概略構成を表す図である。
発振器Ａ１は，前記発振器Ａから，前記ＭＰＵ１０及び２つのＤ−フリップ・フロップ回路２１，２２を除いたものである。これにより，前記ＩＣ１，ＩＣ２それぞれの出力信号の位相は，各ＩＣ１，ＩＣ２の特性のばらつきによる若干のずれが生じるのみである。
また，発振器Ａ１では，チャージポンプ１４１と１４２の出力電流が逆極性となる場合に流れる電流を制限するために，前記ＩＣ１，ＩＣ２それぞれから，前記ループフィルタ３１０に至る信号経路上に抵抗５１，５２を設けている。
さらに，前記ＩＣ１，ＩＣ２それぞれ（即ち，前記位相検波器１３１，１３２それぞれ）への電源供給経路ごとに，フィルタＦ１，Ｆ２を設けている。
この発振器Ａ１では，前記発振器Ａのように，前記各ＩＣ１，ＩＣ２の出力信号の位相をずらさないため，各ＩＣ１，ＩＣ２を構成する機器の出力信号のレベル（パルス）がほぼ一斉に変化する。このため，各機器が電源を共有して直接接続されていると，各機器にほぼ一斉にパルス状の大きな電流が流れて電源電圧がパルス状に下がるという現象が生じ得る。この電圧低下は，パルス状の雑音となる。そこで，前記フィルタＦ１，Ｆ２を設けることにより，前記パルス状の雑音の発生を防止している。
図６に示す例では，前記フィルタＦ１，Ｆ２の回路として，それぞれ抵抗６１，６２とキャパシタ７１，７２からなるＲＣローパスフィルタを構成しているがこれに限るものではない。例えば，コイルとコンデンサからなるＬＣフィルタや，３端子レギュレータなどのアクティブなフィルタとすること等も考えられる。
【００１６】
図７は，発振器Ａ１の信号処理におけるタイミングチャートである。
図７に示すように，前記チャージポンプ１４１，１４２の出力信号ＣＰ１，ＣＰ２の波形は，破線に示す本来のタイミングより若干遅れている。
ＩＣ（集積回路）は，デジタル回路で構成されるが、デジタル回路に使われている半導体素子のランダム雑音，或いは電源電圧のランダム雑音や変動等の影響で、デジタル回路を通る信号の遅れ時間はある程度の時間幅でランダムに変化する。このような遅れ時間の揺らぎ（ばらつき）はジッターと呼ばれている。
図７に示した前記ＣＰ１，ＣＰ２の波形の遅れは，ジッターの影響であり，この遅れはランダムに変化している。また，前記ＩＣ１，ＩＣ２は，それぞれ独立した回路であるため，前記ＣＰ１及びＣＰ２それぞれに影響するジッターにはほとんど相関が無く前記ＣＰ１及びＣＰ２それぞれごとにランダムである。このため，前記ループフィルタ３１０により合成後の信号におけるジッター成分は，前記ＩＣ１，ＩＣ２それぞれの出力信号のジッター成分の電力和となると考えられる。
一方，前記ＩＣ１及びＩＣ２に供給される前記ＲＥＦと前記ＲＦとは，それぞれ全く同じ信号であるため，本来の位相比較信号成分（前記ＩＣ１及びＩＣ２の本来の（ジッター成分を除く）出力信号）は，同期した信号であると考えられる。このため，前記ループフィルタ３１０により合成後の信号における本来の位相比較信号成分は，前記ＣＰ１とＣＰ２とにおける本来の位相比較信号成分の電流和となる。
これらを対数表示すると，前記ループフィルタ３１０により合成後の信号において，ジッター成分Noiseは，前記ＩＣの数Nに応じて，Noise = 10*log(N)だけ増加する。ここで，N＝２の場合，Noise = 3dBだけ増加する。
これに対し，本来の位相比較信号成分Signalは，Signal = 20*log(N)だけ増加する。ここで，N＝２の場合，Signal = 6dBだけ増加する。
従って，ＳＮ比（Signal/Noise）は，3dB改善され，位相雑音のフロアレベルは3dB改善する計算になる。
このようにＩＣ（位相検波器）の並列運転により，特に高精度の機器を用いることなく位相雑音を低減することが可能となる。
【００１７】
前記発振器Ａ，前記発振器Ａ１は，２台のＩＣ１，２を並列運転するものであったが，これに限るものでなく，３台以上としても同様の効果が得られる。
前述した考え方によれば，Ｎ台のＩＣ（位相検波器）を並列運転した場合，位相雑音のフロアレベルを10*log(N)だけ改善することができる。
実際に，図６と同様の構成でＮ＝４（前記ＩＣを４台並列運転）として実験したところ，図３に示した従来の構成によれば，−９５dBc/Hzであった位相雑音のフロアレベルが，−１０１dBc/Hz に改善された。即ち，10*log(4) = 6dBに一致する量だけ位相雑音が低減されることが確認された。図６に示すような並列運転の構成は，プリント基板上に複数のＩＣを配置することで容易に実現可能である。また，ＩＣのパッケージ中に複数の集積回路チップを配置して配線で並列にすることも可能である。この場合，集積回路の技術の進歩とともにチップのサイズは小さくなるので，より多くのチップを並列にすることが可能となる。
例えば，１６個の前記ＩＣを並列運転すれば，位相雑音のフロアレベルを１２dB，６４個であれば１８dB，２５６個であれば２４dBも位相雑音のフロアレベルを下げることができると考えられる。
【００１８】
図１０〜図１４は発振器の位相雑音のスペクトラム（ＲＦ出力の分析結果）の一例を表すグラフであり，横軸は所定の所定のキャリア周波数からの偏差（周波数オフセット）を表し，縦軸は位相雑音のレベルを表す。また，グラフ中，４つの菱形のマーカー（マーカー番号１〜４）で表したプロットのうち，マーカー番号１のプロット部分（周波数オフセット＝１０ｋＨｚ）は，前記位相検波器（１３１，１３２等）に由来する自体の位相雑音のフロアレベルを表す。ちなみに，マーカー番号２〜４のプロット部分は，前記電圧制御発振器４１０の位相雑音のレベルを表す。
ここで，図１０は，図３に示した従来の発振器Ｂ（位相検波器１つ）における位相雑音のスペクトラム，図１１は位相検波器２つを並列した場合の発振器Ａ１（図６参照）における位相雑音のスペクトラム，図１２は位相検波器３つを並列した場合の発振器における位相雑音のスペクトラム，図１３は位相検波器４つを並列した場合の発振器における位相雑音のスペクトラム，図１４は位相検波器８つを並列した場合の発振器における位相雑音のスペクトラムをそれぞれ表すグラフの一例である。
図１０〜図１４のグラフに示す例では，前記位相検波器に由来する位相雑音のフロアレベル（キャリアから１０ｋＨｚの点におけるレベル）は，位相検波器が１つ（従来）の場合は−９９．１１ｄＢｃ／Ｈｚ，位相検波器が２つの場合は−１０３．５８ｄＢｃ／Ｈｚ，位相検波器が３つの場合は−１０５．５９ｄＢｃ／Ｈｚ，位相検波器が４つの場合は−１０７．３０ｄＢｃ／Ｈｚ，位相検波器が８つの場合は−１１０．００ｄＢｃ／Ｈｚである。この結果からも，前記位相検波器の数を増やすほど，位相雑音をより低減できることがわかる。
【００１９】
また，電源電圧のパルス状の低下によるパルス状の雑音を防止する手段としては，前記フィルタＦ１，Ｆ２を設ける以外に，位相検波器ごと（ＩＣごと）に入力される前記ＲＦ及びＲＥＦの位相を微小にずらすことも考えられる。
パルス状の雑音の幅は，ピコ秒からナノ秒程度の短い時間幅なので，それぞれの前記ＩＣへの信号の配線長を１〜１００mm程度異なる長さにするだけでもパルス雑音が互いに重ならなくなるので干渉を減らすことができ，その結果，雑音の相関性がなくなって位相雑音が低減される。
【００２０】
（第１実施例）
次に，図１５の構成図を用いて，本発明の第１実施例に係る発振器Ｘ１の構成について説明する。以下，前述した発振器Ａ，Ａ１と同じ構成要素については，同じ番号を付している。
前記発振器Ｘ１は，前述した発振器Ａ，Ａ１と同様に，入力される制御指令信号に応じた周波数の信号を出力する電圧制御発振器４１０（発振手段の一例）と，その電圧制御発振器４１０の出力信号及び外部から得られる基準信号（ＲＥＦ）の２つの信号を入力してその位相差を検出し，その位相差に基づいて前記電圧制御発振器４１０の出力信号を所望の周波数に制御するための前記制御指令信号を出力する複数の位相検波器１３１，１３２（を備えた集積回路ＩＣ１，ＩＣ２）とを備えている。なお，ＩＣ１，ＩＣ２の内部構成については，記載を省略しているが，前記発振器Ａ１と同じである。
さらに，それら複数の位相検波器１３１，１３２毎に出力される複数の制御指令信号ＣＰ１，ＣＰ２を合成した合成制御指令信号ＶＬＦが，前記ループフィルタ３１０を通じて前記電圧制御発振器４１０に入力される。
以上の構成は，後述する第２〜第７実施例に係る発振器Ｘ２〜Ｘ７も同様である。
そして，このような前記発振器Ａ，Ａ１と同様の構成に加え，前記発振器Ｘ１は，各位相検波器１３１，１３２（１つの位相検波器）に対し，その位相検波器１３１，１３２よりも位相雑音が十分低い電力信号を各々供給する複数の安定化電源１１，１２を備えている。
ここで，前記位相検波器１３１，１３２各々を備えたＩＣ１，ＩＣ２各々は，起動制御回路７から出力される周波数設定信号により所望の周波数が設定され，同じく前記起動制御回路７から出力されるリセット信号により起動或いはリセットされる。
【００２１】
前記ロック検出回路１６１，１６２は，一般的な周波数シンセサイザＩＣが備えるものである。その検出方法はＩＣにより異なるが，例えば，２つの入力信ＦＮ及びＦＲの位相差が所定周期（例えば，５周期）連続して所定の位相差時間（例えば，１５ｎｓ（ナノ秒））以下（或いは，所定の位相角以下）となった場合に，位相が同期したと判別して前記ロックオン信号がＯＮ出力され，その他の場合にはＯＦＦ出力されるもの等がある。
【００２２】
前述した発振器Ａ，Ａ１と共通する構成，即ち，複数の前記位相検波器１３１，１３２を並列動作させる構成により，出力ＲＦ信号の位相雑音が，ほぼ1/sqrt(N)［Nは前記位相検波器の数］に低減される。しかし，複数の前記位相検波器１３１対する電源を共通にした場合，この電源が有するノイズ電圧に起因する出力ＲＦ信号における位相雑音については，複数の前記位相検波器１３１，１３２各々で電源ノイズに同期して発生するため，複数の前記位相検波器１３１，１３２を並列動作させても低減（相殺）されない。
そこで，前記発振器Ｘ１のように，前記位相検波器１３１，１３２（を備えた集積回路ＩＣ１，ＩＣ２）ごとに前記安定化電源１１，１２を設ければ，ノイズ電圧は前記安定化電源１１，１２各々にランダムに生じるので，電源に起因する位相雑音はその一部が相殺されることによって低減する。
実験によると，８個の前記位相検波器（を備えた集積回路）を並列接続した場合，約１００μＶｒｍｓの電源ノイズを持つ１つの直流安定化電源から並列に全ての前記位相検波器（を備えた集積回路）に電力供給した場合，位相雑音のフロアレベルが−１０３ｄＢｃ／Ｈｚ（周波数オフセット＝１０ｋＨｚ）までしか改善されなかった。
これに対し，同じ安定化電源を，前記位相検波器ごとに設けた場合，前記位相検波器の数Ｎ（＝前記安定化電源の数）の増加とともに，電源に起因する位相雑音もほぼ１／ｓｑｒｔ（Ｎ）に低減され，位相雑音のフロアレベルは−１１０ｄＢｃ／Ｈｚ（周波数オフセット＝１０ｋＨｚ）に低減される。
なお，安定化電源は，位相雑音等ができるだけ小さいものを用いることが好ましいことはいうまでもない。
【００２３】
ところで，実験によると，１つの安定化電源と前記位相検波器各々との間に，Ｒ−Ｃ回路からなるローパスフィルタを設け，電源が有するノイズ電圧を減衰させることにより，８個の前記位相検波器を並列接続する場合において，位相雑音のフロアレベルを−１１０ｄＢｃ／Ｈｚ（周波数オフセット＝１０ｋＨｚ）まで改善することができた。
しかし，ローパスフィルタには大型のコンデンサが必要となり，装置サイズや消費電力，コストが増大するというデメリットがある。
また，位相雑音が極めて小さい超安定化電源を設け，雑音抑制のためのバイパスコンデンサを大きくする（例えば，１０ｎＦ）ことによっても，位相雑音を低減することができる。例えば，８個の前記位相検波器を並列接続する場合において，位相雑音を−１１０ｄＢｃ／Ｈｚ（周波数オフセット＝１０ｋＨｚ）まで改善することができた。このときの，電源ノイズは，各種実験より，約３０ｎＶ／ｓｑｒｔ（Ｈｚ）［周波数オフセット＝１０ｋＨｚ］と推定される。
しかし，前記位相検波器の数をより増やして位相雑音を改善したい場合には，電源自体の雑音低減には限界がある。また，バイパスコンデンサを最大限まで大きくすることになるため，電源回路が発振し易くなるというデメリットも生じる。
また，ローパスフィルタと超安定化電源を組み合わせると，さらに，装置サイズや消費電力，コストが増大するというデメリットが生じる。
以上のデメリット解消には，前述の複数電源化が有効である。
【００２４】
（第２実施例）
次に，図１６の構成図を用いて，前記発振器Ｘ１と同様の，複数電源化の他の実施例（第２実施例）である発振器Ｘ２について説明する。
前記発振器Ｘ２も，前述した発振器Ａ，Ａ１と同様に，前記位相検波器を複数並列接続された構成（ここでは４つの位相検波器１３１〜１３４（の各々を備えた集積回路ＩＣ１〜ＩＣ４））を有している。なお，ＩＣ１〜ＩＣ４の内部構成については，記載を省略しているが，前記発振器Ａ１と同じである。
そして，このような前記発振器Ａ，Ａ１と同様の構成に加え，前記発振器Ｘ１は，複数の（２つの）前記位相検波器１３１及び１３２，１３３及び１３４の各々に対し，その位相検波器１３１〜１３４の位相雑音を悪化させない程度にノイズが低減された複数の安定化電源１１，１２を備えている。
一般的な安定化電源を用いれば，その出力信号のノイズ電圧は６０ｍＶ／ＳＱＲＴ（Ｈｚ）程度であり，前記位相検波器１３１〜１３４の位相雑音を悪化させない。このため，１つの安定化電源１１又は１２各々について，比較的少数の前記位相検波器（例えば，２個から４個程度まで）を接続しても，電源に起因する位相雑音はそれほど問題にならない。
そこで，前記発振器Ｘ２のように，比較的少数の前記位相検波器毎に（図７の例では，２つ毎に）安定化電源を設ければ，安定化電源の数を減らすことができる。もちろん，３つ或いは４つの前記位相検波器毎に安定化電源を設ける構成も考えられる。
【００２５】
（第３実施例）
次に，図１７の構成図を用いて，前記発振器Ｘ１，Ｘ２と同様の，複数電源化の他の実施例（第３実施例）である発振器Ｘ３について説明する。
前記発振器Ｘ３も，前述した発振器Ａ，Ａ１と同様に，前記位相検波器を複数並列接続された構成（ここでは４つの位相検波器１３１〜１３４（の各々を備えた集積回路ＩＣ１〜ＩＣ４））を有している。なお，ＩＣ１〜ＩＣ４の内部構成については，記載を省略しているが，前記発振器Ａ１と同じである。
そして，このような前記発振器Ａ，Ａ１と同様の構成に加え，前記発振器Ｘ３は，前記位相検波器１３１〜１３４各々の位相雑音を悪化させない程度にノイズが低減された複数の安定化電源１１，１２を備え，その複数の安定化電源１１，１２の出力（抵抗６１，６２各々を介した出力）を合成した電力信号が前記複数の位相検波器１３１〜１３４各々に供給される構成を有している。
このように，複数の電源の出力を予め合成した上で複数の前記位相検波器１３１〜１３４に電力供給を行っても，前記発振器Ｘ１，Ｘ２と同様の効果が得られる。
【００２６】
（第４実施例）
次に，図１８の構成図を用いて，本発明の第３実施例に係る発振器Ｘ４について説明する。なお，
前記発振器Ｘ４も，前述した発振器Ａ，Ａ１と同様に，前記位相検波器を複数並列接続された構成（ここでは４つの位相検波器１３１〜１３４（の各々を備えた集積回路ＩＣ１〜ＩＣ４））を有している。なお，ＩＣ１〜ＩＣ４の内部構成，及びＩＣ１〜４についての前記基準信号（ＲＥＦ）を除く入出力信号及びその経路並びにその経路上の機器については，記載を省略しているが，前記発振器Ａ１と同じである。
そして，このような前記発振器Ａ，Ａ１と同様の構成に加え，前記発振器Ｘ４は，信号の反射を防止する終端抵抗３２が設けられたマイクロストリップ線路等の高周波信号用の線路２を備えている。この線路２は，前記基準信号（ＲＥＦ）を伝送し，複数の前記位相検波器１３１〜１３４（を備えたＩＣ１〜ＩＣ４）各々に対してその基準信号を分岐出力するものである（第１の高周波信号用線路の一例）。前記線路２からの分岐信号は，その直流分をカットするためのコンデンサ８１〜８４各々を介して前記位相検波器１３１〜１３４へ出力される。
【００２７】
前記基準信号（ＲＥＦ）の周波数が高くなり，さらに信号線の配線長が前記基準信号の波長の２％程度よりも長くなると，配線を集中定数回路とみなすことができなくなり，分布定数回路として扱う必要が生じる。即ち，そのような条件下で，前記位相検波器１３１〜１３４各々に同じレベルの前記基準信号（ＲＥＦ）を供給するには，分布定数回路の考え方を適用して信号分配の回路設計を行う必要がある。
例えば，前記基準信号（ＲＥＦ）の周波数が１００ＭＨｚであるとすると，その波長は，ＦＲ４ガラスエポキシ製プリント基板上では約１６０ｃｍとなるため，その基準信号（ＲＥＦ）を伝送する信号線の配線長が３ｃｍを超えると，分布定数回路として設計する必要が生じる。
これに対し，８個の前記位相検波器を並列動作させる場合，最も離れて配置される前記位相検波器相互間における前記基準信号（ＲＥＦ）の入力端間の距離は１６ｃｍ程度となり，分布定数回路として設計しなければならなくなる。
ここで，前記基準信号（ＲＥＦ）の周波数が１００ＭＨｚ程度までである場合，前記位相検波器における前記基準信号（ＲＥＦ）の入力インピーダンスは３００Ω以上あるので，これを５０Ω程度の分布容量を有する線路（高周波信号用線路）に接続しても，ほとんど影響を与えない。
そこで，前記基準信号（ＲＥＦ）を，例えば分布容量が５０Ωであり，その終端に反射波防止用の前記終端抵抗３２（例えば５０Ωの純抵抗）が設けられたマイクロストリップ線路等の前記線路２により伝送すれば，その線路２には，その全長に渡ってほぼ一様な振幅の前記基準信号（ＲＥＦ）が流れる。このため，前記線路２から，前記基準信号（ＲＥＦ）を前記位相検波器１３１〜１３４各々に対して前記コンデンサ８１〜８４を介して分岐出力させれば，前記位相検波器１３１〜１３４各々に対して，同じ電圧振幅の信号を供給することができる。その結果，分布定数回路として扱うことなく，設計が容易となる。
なお，前記位相検波器の入力インピーダンス（３００Ω程度）が前記線路２の分布容量（５０Ω程度）よりも十分大きいので，前記線路２上の前記基準信号（ＲＥＦ）を乱すことがない。
【００２８】
また，前記電圧制御発振器４１０の出力信号（ＲＦ）の伝送についても，前記基準信号（ＲＥＦ）の伝送と同様のことがいえる。
従って，前記発振器Ｘ４における前記線路２により伝送する信号を，前記基準信号（ＲＥＦ）から前記電圧制御発振器４１０の出力信号（ＲＦ）に置き換えた構成も考えられる。もちろん，前記位相検波器１３１〜１３４における信号の入力端が異なることはいうまでもない。図１８において，かっこ内にその構成を表す記号を示している。そのかっこ内の記号に置き換えた構成の発振器を，以下，発振器Ｘ４’という。この場合，前記線路２は第２の高周波信号用線路の一例となる。
この場合も，例えば，前記電圧制御発振器４１０の出力信号（ＲＦ）の周波数が，３００ＭＨｚ以下であれば，分布容量が５０Ω，終端抵抗が５０Ωであるマイクロストリップ線路等の前記線路２を用いれば，前記位相検波器１３１〜１３４の入力インピーダンスは十分に大きいので，前記線路２上のＲＦ信号を乱すことがない。
【００２９】
（第５実施例）
次に，図１９の構成図を用いて，本発明の第５実施例に係る発振器Ｘ５について説明する。
前記発振器Ｘ５は，前記発振器Ｘ４’における前記線路２の各信号分岐点と前記位相検波器１３１〜１３４各々のＲＦ信号入力端に設けられる前記コンデンサ８１〜８４との間に，バッファアンプ９１〜９４を設けたものである。
前記発振器Ｘ４’において，前記電圧制御発振器４１０の出力信号（ＲＦ）の周波数が１ＧＨｚ以上になると，前記位相検波器１３１〜１３４におけるＲＦ信号入力のインピーダンスが低下して５０Ωに近づくため，前記発振器Ｘ４’の構成ではＲＦ信号を適切に（乱さずに）伝送できない。
そのような条件下では，図１９に示す前記発振器Ｘ５のように，前記線路２（第２の高周波信号用線路の一例）から分岐される前記電圧制御発振器４１０（発振手段の一例）の出力信号各々が，前記位相検波器１３１〜１３４における入力インピーダンスが３００Ω程度以上となるようなバッファアンプ９１〜９４を介して前記位相検波器１３１〜１３４各々に出力されるよう構成すればよい。
これにより，前記電圧制御発振器４１０の出力信号の周波数がより高くなっても，前記線路２上のＲＦ信号を乱すことがない。
【００３０】
（第６実施例）
次に，図２０の構成図を用いて，本発明の第６実施例に係る発振器Ｘ６について説明する。
前記発振器Ｘ６も，前述した発振器Ａ，Ａ１と同様に，前記位相検波器を複数並列接続された構成（ここでは４つの位相検波器１３１〜１３４（の各々を備えた集積回路ＩＣ１〜ＩＣ４））を有している。なお，ＩＣ１〜ＩＣ４の内部構成，及びＩＣ１〜４についてのＲＦ信号を除く入出力信号及びその経路並びにその経路上の機器については，記載を省略しているが，前記発振器Ａ１と同じである。
そして，このような前記発振器Ａ，Ａ１と同様の構成に加え，前記発振器Ｘ６には，前記電圧制御発振器４１０（発振手段の一例）の出力信号を複数の前記位相検波器１３１〜１３４各々に対して分配するハイブリッド回路５００が設けられている。
図２０に示す前記発振器Ｘ６には，分布容量回路の一種である２分岐のハイブリッド回路３４１〜３４３を多段接続して構成した多分岐のハイブリッド回路５００が設けられている。
このようなハイブリッド回路５００により，前記電圧制御発振器４１０の出力信号（ＲＦ）を２分岐，４分岐，８分岐，…と多分岐させて複数の前記位相検波器１３１〜１３４各々へ入力させることにより，前記位相検波器１３１〜１３４各々に対して，同じ電圧振幅の信号を供給することができる。
【００３１】
（第７実施例）
次に，図２１，図２２の構成図を用いて，本発明の第７実施例に係る発振器Ｘ７について説明する。
前記発振器Ｘ７は，前記発振器Ｘ２を構成する複数の前記位相検波器１３１及び１３２，１３３及び１３４（を備えたＩＣ１，ＩＣ２各々）及び前記安定化電源１１又は１２がモジュール化されてコネクタ３５を有するユニットとして構成され，複数のそのユニットを並列接続可能に構成されたものである。以下，そのユニットを位相検波器モジュールＵという。
図２１は，前記発振器Ｘ７を構成する前記位相検波器モジュールＵの１つの概略構成を表すブロック図である。また，図２２は，複数の前記位相検波器モジュールＵがマザーボードＭＢに対して並列接続されて構成される前記発振器Ｘ７の概略構成図である。
前記位相検波器モジュールＵ各々には，１又は複数の（図２１の場合は２つの）前記位相検波器１３１，１３２と，その位相検波器１３１，１３２各々に対しそれよりも位相雑音が十分低い電力信号を供給する１つの前記安定化電源１１と，前記位相検波器１３１，１３２に対する前記基準信号（ＲＥＦ）及び前記電圧制御発振器４１０の出力信号（ＲＦ）の入力経路各々に設けられたバッファアンプ１０１，１０２とが設けられている。
さらに，前記位相検波器モジュールＵ各々には，当該位相検波器モジュールＵを外部のマザーボードＭＢに対して着脱可能に接続するとともに，前記位相検波器１３１，１３２に対する各入出力信号の経路を外部のマザーボードＭＢとの間で接続するコネクタ３５が設けられている。
そして，前記マザーボードＭＢには，前記位相検波器モジュールＵを接続させるコネクタ３５’と，前記位相検波器モジュールＵ各々に対して前記基準信号（ＲＥＦ）を供給する基準発振器１６０ａと，前記位相検波器モジュールＵ各々から出力される各制御信号を合成してスムージングする前記ループフィルタ３１０と，そのループフィルタ３１０の出力信号に応じた周波数の信号を発振するとともに，その発振信号を記位相検波器モジュールＵ各々へ供給する前記電圧制御発振器４１０とが設けられている。前記基準信号（ＲＥＦ）は，外部から供給されるよう構成してもよい。
このような構成により，要求される位相雑音のレベルに応じて前記相検波器モジュールＵ（ユニット）を追加できるため，装置構成の柔軟性（汎用性）が高まる。
【産業上の利用可能性】
【００３２】
本発明は，発振器への利用が可能である。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る発振器の原理を説明するための第１の構成を有する発振器Ａの概略構成図。
【図２】発振器Ａの信号処理におけるタイミングチャート。
【図３】従来の発振器Ｂの概略構成図。
【図４】発振器Ｂの信号処理におけるタイミングチャート。
【図５】発振器Ｂの信号処理におけるタイミングチャート。
【図６】本発明に係る発振器の原理を説明するための第２の構成を有する発振器Ａ１の概略構成図。
【図７】発振器Ａ１の信号処理におけるタイミングチャート。
【図８】発振器Ａ１の信号処理における入力信号の位相差が小さい場合のタイミングチャート。
【図９】発振器Ａ１の信号処理における入力信号の位相差が大きい場合のタイミングチャート。
【図１０】従来の発振器Ｂにおける位相雑音のスペクトラムを表すグラフ。
【図１１】位相検波器２つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１２】位相検波器３つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１３】位相検波器４つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１４】位相検波器８つを並列した発振器における位相雑音のスペクトラムを表すグラフ。
【図１５】本発明の第１実施例に係る発振器Ｘ１の概略構成図。
【図１６】本発明の第２実施例に係る発振器Ｘ２の概略構成図。
【図１７】本発明の第３実施例に係る発振器Ｘ３の概略構成図。
【図１８】本発明の第４実施例に係る発振器Ｘ４の概略構成図。
【図１９】本発明の第５実施例に係る発振器Ｘ５の概略構成図。
【図２０】本発明の第６実施例に係る発振器Ｘ６の概略構成図。
【図２１】本発明の第７実施例に係る発振器Ｘ７を構成する位相検波器モジュールの概略構成図。
【図２２】複数の位相検波器モジュールがマザーボードに対して並列接続された発振器Ｘ７の概略構成図。
【符号の説明】
【００３４】
Ａ，Ａ１，Ｘ１〜Ｘ７…発振器
Ｕ…位相検波器モジュール
ＩＣ１〜ＩＣ４…集積回路（周波数シンセサイザＩＣ）
ＭＢ…マザーボード
２…線路
７…起動制御回路
１１，１２…安定化電源
３２…終端抵抗
３５…コネクタ
９１〜９４，１０１，１０２…バッファアンプ
１１１，１１２，１２１，１２２…分周器
１３１〜１３４…位相検波器
１４１，１４２…チャージポンプ
３１０…ループフィルタ
４１０…電圧制御発振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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