(57)【要約】  【課題】  立体形状を有する強誘電体容量素子を構成する上部電極に破断が生じないようにする。  【解決手段】  半導体装置は、断面に屈曲部を有する下部電極１６と、該下部電極１６の上面に沿って形成された強誘電体からなる容量絶縁膜１７と、該容量絶縁膜１７の上面に沿って形成された上部電極１８とを備えている。容量絶縁膜１７及び上部電極１８は化学的気相成長（ＣＶＤ）法により形成されている。【選択図】      図１
2005158842.tif 000002
【特許請求の範囲】
【請求項１】
断面に屈曲部を有する下部電極と、
前記下部電極の上面に沿って形成された強誘電体からなる容量絶縁膜と、
前記容量絶縁膜の上面に沿って形成された上部電極とを備え、
前記上部電極は化学的気相成長法により形成されていることを特徴とする半導体装置。
【請求項２】
前記容量絶縁膜は化学的気相成長法により形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上面に凹部又は凸部を有する下地膜を形成する工程と、
前記下地膜の上に前記凹部又は凸部に沿って下部電極を形成する工程と、
前記下部電極の上に該下部電極に沿って強誘電体からなる容量絶縁膜を形成する工程と、
化学的気相成長法により、前記容量絶縁膜の上に該容量絶縁膜に沿って上部電極を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
前記容量絶縁膜は化学的気相成長法により形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記上部電極を形成する工程は、前記上部電極に白金を用い、且つ３００℃以上の成長温度で形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項６】
上面に凹部又は凸部を有する下地膜を形成する工程と、
前記下地膜の上に前記凹部又は凸部に沿って下部電極を形成する工程と、
前記下部電極の上に該下部電極に沿って強誘電体からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に該容量絶縁膜に沿って上部電極を形成する工程と、
前記上部電極を形成した後に、前記容量絶縁膜に対して複数回の熱処理を行なって、前記容量絶縁膜を段階的に結晶化する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項７】
前記容量絶縁膜を段階的に結晶化する工程において、前記複数回の熱処理のうち、初回の熱処理温度は４００℃以上且つ６５０℃以下であることを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
上面に凹部又は凸部を有する下地膜を形成する工程と、
前記下地膜の上に前記凹部又は凸部に沿って下部電極を形成する工程と、
前記下部電極の上に該下部電極に沿って強誘電体からなる容量絶縁膜を形成する工程と、
前記容量絶縁膜の上に該容量絶縁膜に沿って上部電極を形成する工程と、
前記上部電極の上にシリコンを含む絶縁膜を形成する工程と、
前記絶縁膜を形成した後に、前記容量絶縁膜に対して熱処理を行なって、前記容量絶縁膜を結晶化する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項９】
前記シリコンを含む絶縁膜を形成する工程は、前記絶縁膜を４００℃以上且つ６５０℃以下の成長温度で形成することを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記強誘電体は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3又は（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）であることを特徴とする請求項３〜９のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量素子を有する半導体装置、特に容量絶縁膜に立体形状の強誘電体を用いた容量素子を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、容量絶縁膜に強誘電体を用いた容量素子を有する、いわゆる強誘電体メモリ装置の分野においても、ますます素子の微細化が求められている。
【０００３】
しかしながら、強誘電体膜を塗布法により成膜する従来の方法は、強誘電体膜を平坦な面上にしか形成できず、従ってメモリセルの縮小化には限界がある。この問題を解決するため、段差部上にも形成可能な化学的気相成長（Chmical Vapor Deposition：ＣＶＤ）法による強誘電体膜の成膜方法が研究され、メモリセルの立体化によるセル面積の縮小化について様々な検討がなされるようになってきている。
【０００４】
以下、従来の強誘電体メモリ装置における容量素子及びその製造方法について図面を用いて説明する（例えば、特許文献１参照。）。
【０００５】
図８は従来の容量素子の断面構成を示している。図８に示すように、下から順次、窒化アルミニウムチタン（ＴｉＡｌＮ）からなる第１バリア層１０１、イリジウム（Ｉｒ）からなる第２バリア層１０２及び酸化イリジウム（ＩｒＯ2 ）からなる第３バリア層１０３が形成され、これら３層のバリア層１０１、１０２、１０３は酸化シリコン（ＳｉＯ2 ）からなる下地絶縁膜１０４により覆われている。
【０００６】
下地絶縁膜１０４には第３バリア層１０３を露出する開口部１０４ａが形成されており、下地絶縁膜１０４における開口部１０４ａの周辺部、底面及び側面を覆うように酸化イリジウム（ＩｒＯ2 ）及び白金（Ｐｔ）の積層膜からなる下部電極１０５と、例えば、強誘電体であるタンタル酸ストロンチウムビスマス（ＳＢＴ）からなる容量絶縁膜１０６と、白金からなる上部電極１０７とにより構成された容量素子１０８が形成されている。ここで、容量絶縁膜１０６はＣＶＤ法により形成され、下部電極１０５及び上部電極１０７はスパッタ法により形成されている。
【０００７】
次に、このように形成された強誘電体容量素子の製造方法を図９に示す。
【０００８】
まず、半導体基板の上方に、第１バリア層１０１、第２バリア層１０２及び第３バリア層１０３を順次形成する。続いて、バリア層１０１、１０２、１０３を覆う下地絶縁膜１０４を形成し、続いて、下地絶縁膜１０４に第３バリア層１０３を露出する開口部１０４ａを形成する。
【０００９】
次に、図９に示す工程ＳＴ２０１において、スパッタ法により、酸化イリジウム及び白金の積層膜からなる下部電極１０５を形成し、続いて、工程ＳＴ２０２において、リソグラフィ法及びドライエッチング法により、形成した下部電極１０５における開口部１０４ａの周辺部の外側部分を除去するパターニングを行なう。
【００１０】
次に、工程ＳＴ２０３において、ＣＶＤ法により、厚さが約６０ｎｍのＳＢＴからなる容量絶縁膜１０６を成膜する。
【００１１】
次に、工程ＳＴ２０４において、スパッタ法により、容量絶縁膜１０６の上に白金からなる上部電極１０７を形成し、続いて、工程ＳＴ２０５において、リソグラフィ法及びドライエッチング法により、上部電極１０７をパターニングする。
【００１２】
次に、工程ＳＴ２０６において、温度が約７７５℃の酸素雰囲気で６０秒間のアニールを行なって、容量絶縁膜を構成するＳＢＴを結晶化する。
【特許文献１】特開２００１ー２１７４０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、前記従来の強誘電体容量素子の製造方法は、容量絶縁膜１０６を構成する強誘電体を結晶化するアニール工程において、上部電極１０７の形状が崩れる、詳しくは破断するという問題がある。
【００１４】
本願発明者は破断が生じる原因を種々検討した結果、その原因は白金からなる上部電極１０７が強誘電体へのアニールによって大きく収縮することにあるということを突き止めた。特に上部電極１０７における角部（屈曲部）には熱応力が集中しやすく破断が生じやすいため、立体形状を有する強誘電体容量素子にとっては重大である。このように、上部電極１０７に破断が生じると、強誘電体容量素子を含むメモリセルに十分な電気的特性を得られなくなるという問題が生じる。
【００１５】
本発明は前記従来の問題を解決し、立体形状を有する強誘電体容量素子を構成する上部電極に破断が生じないようにすることを目的とする。
【課題を解決するための手段】
【００１６】
前記の目的を達成するため、本発明は以下の３つの構成を採る。
【００１７】
第１に、立体形状を持つ容量絶縁膜及び上部電極を化学的気相成長法により形成する構成とする。第２に、上部電極形成後の強誘電体に対するアニールを複数回にわたって行なう構成とする。第３に、形成された上部電極を絶縁膜で覆った状態で強誘電体に対するアニールを行なう構成とする。
【００１８】
具体的に、本発明に係る半導体装置は、断面に屈曲部を有する下部電極と、下部電極の上面に沿って形成された強誘電体からなる容量絶縁膜と、容量絶縁膜の上面に沿って形成された上部電極とを備え、上部電極は化学的気相成長法により形成されている。
【００１９】
本発明の半導体装置によると、上部電極を化学的気相成長法を用いて形成すると、上部電極の膜質がより緻密となるため、容量絶縁膜に対するアニール時に上部電極が収縮しにくくなるので、上部電極の破断（ちぎれ）を防止することができる。
【００２０】
本発明の半導体装置において、容量絶縁膜は化学的気相成長法により形成されていることが好ましい。
【００２１】
本発明に係る第１の半導体装置の製造方法は、上面に凹部又は凸部を有する下地膜を形成する工程と、下地膜の上に凹部又は凸部に沿って下部電極を形成する工程と、下部電極の上に該下部電極に沿って強誘電体からなる容量絶縁膜を形成する工程と、化学的気相成長法により、容量絶縁膜の上に該容量絶縁膜に沿って上部電極を形成する工程とを備えている。
【００２２】
第１の半導体装置の製造方法によると、上部電極を化学的気相成長法を用いて形成するため、上部電極の膜質が、例えばスパッタ法と比べて緻密となる。このため、容量絶縁膜に熱処理（アニール）を施す際に上部電極が収縮しにくくなるので、上部電極の破断を防止することができる。
【００２３】
第１の半導体装置の製造方法において、容量絶縁膜を化学的気相成長法により形成することが好ましい。
【００２４】
第１の半導体装置の製造方法において、上部電極を形成する工程は、上部電極に白金を用い、且つ３００℃以上の成長温度で形成することが好ましい。
【００２５】
本発明に係る第２の半導体装置の製造方法は、上面に凹部又は凸部を有する下地膜を形成する工程と、下地膜の上に凹部又は凸部に沿って下部電極を形成する工程と、下部電極の上に該下部電極に沿って強誘電体からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に該容量絶縁膜に沿って上部電極を形成する工程と、上部電極を形成した後に、容量絶縁膜に対して複数回の熱処理を行なって、容量絶縁膜を段階的に結晶化する工程とを備えている。
【００２６】
第２の半導体装置の製造方法によると、上部電極の形成に容量絶縁膜に対して行なう熱処理を複数回に分けて、該容量絶縁膜を段階的に結晶化するため、上部電極も段階的に収縮して一挙に収縮しなくなるので、上部電極の破断を防止することができる。
【００２７】
第２の半導体装置の製造方法において、容量絶縁膜を段階的に結晶化する工程において、複数回の熱処理のうち、初回の熱処理温度は４００℃以上且つ６５０℃以下であることが好ましい。
【００２８】
本発明に係る第３の半導体装置の製造方法は、上面に凹部又は凸部を有する下地膜を形成する工程と、下地膜の上に凹部又は凸部に沿って下部電極を形成する工程と、下部電極の上に該下部電極に沿って強誘電体からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に該容量絶縁膜に沿って上部電極を形成する工程と、上部電極の上にシリコンを含む絶縁膜を形成する工程と、絶縁膜を形成した後に、容量絶縁膜に対して熱処理を行なって、容量絶縁膜を結晶化する工程とを備えている。
【００２９】
第３の半導体装置の製造方法によると、上部電極の上にシリコンを含む絶縁膜を形成した後に、容量絶縁膜に対して熱処理を行なって容量絶縁膜を結晶化するため、上部電極はシリコンを含む絶縁膜を形成する際の加熱下に晒される。このため、上部電極は段階的に収縮して一挙に収縮しなくなるので、上部電極の破断を防止することができる。その上、上部電極の上に形成した絶縁膜が上部電極に対する物理的な重しとなることから、上部電極の収縮が抑制されることにもなる。
【００３０】
第３の半導体装置の製造方法において、シリコンを含む絶縁膜を形成する工程は、絶縁膜を４００℃以上且つ６５０℃以下の成長温度で形成することが好ましい。
【００３１】
第１〜第３の半導体装置の製造方法において、強誘電体は、ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9、Ｐｂ(ＺｒxＴｉ1-x）Ｏ3、（ＢａxＳｒ1-x)ＴｉＯ3又は（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12（但し、いずれもｘは０≦ｘ≦１である。）であることが好ましい。
【発明の効果】
【００３２】
本発明に係る半導体装置及びその製造方法によると、立体形状を有する強誘電体容量素子の形成時に発生する上部電極の破断（ちぎれ）を防止することができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００３４】
図１は本発明の第１の実施形態に係る半導体装置であって強誘電体容量素子の断面構成を示している。
【００３５】
図１に示すように、下から順次形成された、例えば厚さが１００ｎｍの窒化アルミニウムチタン（ＴｉＡｌＮ）からなる第１バリア層１１、厚さが５０ｎｍのイリジウム（Ｉｒ）からなる第２バリア層１２及び厚さが１００ｎｍの酸化イリジウム（ＩｒＯ2 ）からなる第３バリア層１３から構成された水素バリア膜１４の上に、立体形状、すなわち断面凹状で底部と上部とに屈曲部を持つ容量素子１９が形成されている。
【００３６】
容量素子１９は、水素バリア膜１４を埋め込む酸化シリコン（ＳｉＯ2 ）又は酸化シリコンを主成分とする下地絶縁膜１５に設けられた第３バリア層１３を露出する、例えば径が３００ｎｍの開口部１５ａに下から順次形成され、開口部１５ａの周辺部、底面及び側面を覆う厚さが１００ｎｍの酸化イリジウム（ＩｒＯ2 ）及び厚さが５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍの白金（Ｐｔ）の積層膜からなる下部電極１６と、例えば、強誘電体であるタンタル酸ストロンチウムビスマス（ＳｒＢｉ2Ｔａ2Ｏ9 ：ＳＢＴ）からなり厚さが約６０ｎｍの容量絶縁膜１７と、厚さが５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍの白金からなる上部電極１８とにより構成されている。
【００３７】
ここで、容量絶縁膜１７はＣＶＤ法により形成され、下部電極はスパッタ法又は化学的気相成長（Chmical Vapor Deposition：ＣＶＤ）法により形成され、上部電極１８はＣＶＤ法により形成されている。
【００３８】
なお、水素バリア膜１４の下側には、図示しない半導体基板と容量素子１９の下部電極１６との電気的な導通を図るコンタクトプラグが設けられていてもよい。
【００３９】
以下、第１の実施形態において、白金からなる上部電極１８の成膜法にＣＶＤ法を用いた理由について説明する。前述したように、本願発明者は、従来例に係る製造方法において、上部電極に破断が生じる原因は、スパッタ法により形成された白金はその熱収縮率が相対的に大きい点にあるということを見出している。
【００４０】
図２は白金の成膜方法ごとの成膜温度と熱収縮率との関係を示している。ここで、成膜後の白金に対するアニールは、温度が７７５℃の酸素雰囲気で６０秒間としている。
【００４１】
従来例に係る容量素子は、上部電極１０７を温度が約２００℃のスパッタ法により成膜しており、この場合には、図２から白金はアニールにより約１５％収縮することが分かる。
【００４２】
一方、温度が約２００℃のＣＶＤ法により成膜した場合は、白金の収縮率は約１０％であり、熱収縮率がスパッタ法と比べて５％だけ減少している。さらに、ＣＶＤ法において白金膜の成長温度を上昇させると、３００℃以上の成膜温度の場合は熱収縮率が約７％以下となり、上部電極１８に破断が生じないことを確認している。すなわち、上部電極１８の熱収縮率を１０％未満とすることにより、該上部電極１８の破断を防止することが可能となる。この現象は、ＣＶＤ法により成膜される白金膜は膜質が緻密となり、膜質が緻密となった白金膜には熱収縮が起こりにくくなるからであると考えられる。
【００４３】
なお、第１の実施形態においては、下部電極１６に用いた白金等の成膜方法については、スパッタ法又はＣＶＤ法のいずれの成膜方法を用いても、本発明の効果を得られることを確認している。ところで、下部電極１６にスパッタ法による白金等を用いた場合に、上部電極１８の場合と同様に、下部電極１６に破断が発生する懸念があるが、下部電極１６には、容量絶縁膜１７の成膜工程における加熱処理によって実質的にアニールが施されることと、容量絶縁膜１７により物理的に押さえられていることとにより、破断が生じることはない。
【００４４】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００４５】
図３は本発明の第２の実施形態に係る半導体装置であって強誘電体容量素子の断面構成を示している。
【００４６】
図３に示すように、下から順次形成された、例えば厚さが１００ｎｍの窒化アルミニウムチタン（ＴｉＡｌＮ）からなる第１バリア層２１、厚さが５０ｎｍのイリジウム（Ｉｒ）からなる第２バリア層２２及び厚さが１００ｎｍの酸化イリジウム（ＩｒＯ2 ）からなる第３バリア２３層から構成された水素バリア膜２４の上に、立体形状、すなわち断面凹状で底部と上部とに屈曲部を持つ容量素子２９が形成されている。
【００４７】
容量素子２９は、水素バリア膜２４を埋め込む酸化シリコン（ＳｉＯ2 ）又は酸化シリコンを主成分とする下地絶縁膜２５に設けられた第３バリア層２３を露出する、例えば径が３００ｎｍの開口部２５ａに下から順次形成され、開口部２５ａの周辺部、底面及び側面を覆う厚さが１００ｎｍの酸化イリジウム（ＩｒＯ2 ）及び厚さが５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍの白金（Ｐｔ）の積層膜からなる下部電極２６と、例えば、強誘電体であるタンタル酸ストロンチウムビスマス（ＳＢＴ）からなり厚さが約６０ｎｍの容量絶縁膜２７と、厚さが５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍの白金からなる上部電極２８とにより構成されている。ここで、第２の実施形態の特徴として、容量絶縁膜２７は、仮のアニールと本アニールとの２回に分けたアニール処理により結晶化が図られている。
【００４８】
以下、前記のように構成された強誘電体容量素子の製造方法について図４の製造フローを参照しながら説明する。
【００４９】
まず、半導体基板（図示せず）の上方に、例えばＣＶＤ法により、ＴｉＡｌＮからなる第１バリア層２１、Ｉｒからなる第２バリア層２２及びＩｒＯ2 からなる第３バリア層２３を順次形成し、塩素（Ｃｌ2 ）を含むガスを用いたドライエッチングによりパターニングを行なって、第１バリア層２１、第２バリア層２２及び第３バリア層２３からなる水素バリア膜２４を形成する。続いて、プラズマＣＶＤ法により、水素バリア膜２４を覆うように下地絶縁膜２５を形成し、続いて、リソグラフィ法及びフルオロカーボンを含むエッチングガスを用いたドライエッチング法により、下地絶縁膜２５に第３バリア層２３を露出する開口部２５ａを形成する。
【００５０】
次に、図４に示す工程ＳＴ１１において、スパッタ法により、ＩｒＯ2 及びＰｔの積層膜からなる下部電極２６を形成し、続いて、工程ＳＴ１２において、リソグラフィ法及びドライエッチング法により、形成した下部電極２６における開口部２５ａの周辺部の外側部分を除去するパターニングを行なう。
【００５１】
次に、工程ＳＴ１３において、ＣＶＤ法によりＳＢＴからなる容量絶縁膜２７を成膜する。
【００５２】
次に、工程ＳＴ１４において、スパッタ法により、容量絶縁膜２７の上に白金からなる上部電極２８を形成し、その後、工程ＳＴ１５において、リソグラフィ法及びドライエッチング法により、形成した上部電極２８及び容量絶縁膜２７に対してパターニングすることにより、容量素子２９を得る。ここで、エッチングガスとして、上部電極２８に対しては塩素（Ｃｌ2 ）を含むガスを用い、容量絶縁膜２７に対しては塩素とフッ素とを含むガスを用いる。
【００５３】
次に、工程ＳＴ１６において、容量素子２９に対して温度が約５００℃の酸素雰囲気で６０秒間の仮のアニール（第１の熱処理）を施して、容量絶縁膜２７を構成するＳＢＴの仮の結晶化を行なう。続いて、工程ＳＴ１７において、容量素子２９に対して今度は温度が約７７５℃の酸素雰囲気で６０秒間の本アニール（第２の熱処理）を施して、ＳＢＴの完全な結晶化を図る。
【００５４】
以下、第２の実施形態の特徴である工程ＳＴ１６に示す仮結晶化アニールを実施する理由について説明する。
【００５５】
図５に白金をスパッタ法で形成した場合のアニール温度と熱収縮率との関係を示す。
【００５６】
図５から分かるように、通常、７７５℃の温度のアニールによって白金はその約１５％が収縮するが、例えば５００℃の温度のアニールを仮結晶化として実施すると、この仮結晶化工程においては約７％だけ収縮が起こる。従って、仮結晶化工程に続いて、７７５℃の温度の本結晶化アニールを行なえば、残りの約８％の収縮が発生すると考えられる。
【００５７】
前述したように、全体の約１５％が一挙に収縮すると、上部電極２８には破断（ちぎれ）が生じる。しかしながら、第２の実施形態のように、仮結晶化アニールとして約６５０℃以下の温度下でいったんアニールを行ない、その後、通常の７７５℃の温度の本結晶化アニールを行なうと、上部電極２８に一挙に発生する熱収縮を１０％以下にまで抑えることができるため、上部電極２８の破断が発生することがなくなる。
【００５８】
なお、図５から分かるように、仮結晶化のアニール温度を約４００℃以下に設定すると、仮焼結では５％未満の熱収縮しか起こらないため、次工程で実施する７７５℃の温度下の結晶化アニール工程において熱収縮が約１０％以上も発生することになる。この場合は、上部電極２８に破断が生じると推測されることから、仮結晶化アニールで実施すべき温度領域は、４００℃以上且つ６５０℃以下が好ましく、より好ましくは５００℃〜５５０℃である。また、仮結晶化アニールをさらに複数回に分けて行なってもよい。
【００５９】
また、第２の実施形態においては、上部電極２８としてスパッタ法による白金を用いたが、第１の実施形態のように、上部電極２８の成膜にＣＶＤ法を用いれば、白金の膜質が緻密化されるという効果が相乗されて、より確実な効果を得ることができる。
【００６０】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
【００６１】
図６は本発明の第３の実施形態に係る半導体装置であって強誘電体容量素子の断面構成を示している。
【００６２】
図６に示すように、下から順次形成された、例えば厚さが１００ｎｍの窒化アルミニウムチタン（ＴｉＡｌＮ）からなる第１バリア層３１、厚さが５０ｎｍのイリジウム（Ｉｒ）からなる第２バリア層３２及び厚さが１００ｎｍの酸化イリジウム（ＩｒＯ2 ）からなる第３バリア３３層から構成された水素バリア膜３４の上に、立体形状、すなわち断面凹状で底部と上部とに屈曲部を持つ容量素子３９が形成されている。
【００６３】
容量素子３９は、水素バリア膜３４を埋め込む酸化シリコン（ＳｉＯ2 ）又は酸化シリコンを主成分とする下地絶縁膜３５に設けられた第３バリア層３３を露出する、例えば径が３００ｎｍの開口部３５ａに下から順次形成され、開口部３５ａの周辺部、底面及び側面を覆う厚さが１００ｎｍの酸化イリジウム（ＩｒＯ2 ）及び厚さが５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍの白金（Ｐｔ）の積層膜からなる下部電極３６と、例えば、強誘電体であるタンタル酸ストロンチウムビスマス（ＳＢＴ）からなり厚さが約６０ｎｍの容量絶縁膜３７と、厚さが５０ｎｍ〜１００ｎｍ、好ましくは５０ｎｍの白金からなる上部電極３８とにより構成されている。
【００６４】
第３の実施形態の特徴として、上部電極３８の上に、例えば厚さが約１００ｎｍの酸化シリコン（ＳｉＯ2 ）からなる保護絶縁膜４０を形成した後、容量絶縁膜３７に対する結晶化のアニールを実施する。
【００６５】
以下、前記のように構成された強誘電体容量素子の製造方法について図７の製造フローを参照しながら説明する。
【００６６】
まず、半導体基板（図示せず）の上方に、例えばＣＶＤ法により、ＴｉＡｌＮからなる第１バリア層３１、Ｉｒからなる第２バリア層３２及びＩｒＯ2 からなる第３バリア層３３を順次形成し、塩素（Ｃｌ2 ）を含むガスを用いたドライエッチングによりパターニングを行なって、第１バリア層３１、第２バリア層３２及び第３バリア層３３からなる水素バリア膜３４を形成する。続いて、プラズマＣＶＤ法により、水素バリア膜３４を覆うように下地絶縁膜３５を形成し、続いて、リソグラフィ法及びフルオロカーボンを含むエッチングガスを用いたドライエッチング法により、下地絶縁膜３５に第３バリア層３３を露出する開口部３５ａを形成する。
【００６７】
次に、図７に示す工程ＳＴ２１において、スパッタ法により、ＩｒＯ2 及びＰｔの積層膜からなる下部電極３６を形成し、続いて、工程ＳＴ２２において、リソグラフィ法及びドライエッチング法により、形成した下部電極３６における開口部３５ａの周辺部の外側部分を除去するパターニングを行なう。
【００６８】
次に、工程ＳＴ２３において、ＣＶＤ法によりＳＢＴからなる容量絶縁膜３７を成膜する。
【００６９】
次に、工程ＳＴ２４において、スパッタ法により、容量絶縁膜３７の上に白金からなる上部電極３８を形成し、その後、工程ＳＴ２５において、リソグラフィ法及びドライエッチング法により、形成した上部電極３８及び容量絶縁膜３７に対してパターニングすることにより、容量素子３９を得る。ここで、エッチングガスとして、上部電極３８に対しては塩素（Ｃｌ2 ）を含むガスを用い、容量絶縁膜３７に対しては塩素とフッ素とを含むガスを用いる。
【００７０】
次に、工程ＳＴ２６において、ＣＶＤ法により、下地絶縁膜３５の上に上部電極３８を含む全面にわたって、例えば厚さが約１００ｎｍの酸化シリコンからなる保護絶縁膜４０を形成する。このときの成膜温度は約５５０℃である。
【００７１】
次に、工程ＳＴ２７において、容量素子３９に対して、温度が約７７５℃の酸素雰囲気で６０秒間のアニールを実施して、容量絶縁膜３７を構成するＳＢＴを結晶化する。
【００７２】
以下、第３の実施形態において、結晶化を図るアニール工程の前に、上部電極３８を保護絶縁膜４０で覆う理由について説明する。
【００７３】
第１の理由は、保護絶縁膜４０を約５５０℃の温度で成膜するため、上部電極３８に対して実質的に仮結晶化のアニールが施されるからである。仮結晶化のアニールを実施すれば、第２の実施形態と同様に、上部電極３８に生じる破断（ちぎれ）を防止することができる。
【００７４】
第２の理由は、上部電極３８を構成するである白金膜を保護絶縁膜４０で覆うことにより、白金膜の熱による収縮を物理的に押さえつけることができるからである。
【００７５】
これらの２つの効果によって、上部電極３８に生じる破断を第２の実施形態の場合よりもさらに効果的に防止することが可能である。
【００７６】
なお、第３の実施形態においては、上部電極３８としてスパッタ法による白金を用いたが、第１の実施形態のように、上部電極３８の成膜にＣＶＤ法を用いれば、白金の膜質が緻密化されるという効果が相乗されて、より確実な効果を得ることができる。
【００７７】
また、第３の実施形態においては、上部電極３８を保護する保護絶縁膜４０に酸化シリコンを用いたが、これに限られず、酸窒化シリコン、窒化シリコンを用いても同様の効果を得られる。
【００７８】
なお、第１〜第３の実施形態において、容量素子等の断面形状を、下地絶縁膜等の凹部に形成したいわゆるコンケーブ型としたが、これに代えて、平坦な下地絶縁膜の上に柱状の下部電極を形成し、形成された下部電極の側面及び上面に強誘電体からなる容量絶縁膜及び上部電極を形成する、いわゆるコラム型としても同様の効果を得ることができる。
【００７９】
また、各実施形態においては、容量絶縁膜を構成する強誘電体に、ＳＢＴすなわちＳｒＢｉ2Ｔａ2Ｏ9 を用いたが、タンタルニオブ酸ストロンチウムビスマス（ＳｒＢｉ2(ＴａxＮｂ1-x）2Ｏ9）、ジルコニウムチタン酸鉛（Ｐｂ(ＺｒxＴｉ1-x）Ｏ3）、チタン酸バリウムストロンチウム（（ＢａxＳｒ1-x)ＴｉＯ3）又はチタン酸ビスマスランタン（（ＢｉxＬａ1-x）4Ｔｉ3Ｏ12）（但し、いずれもｘは０≦ｘ≦１である。）を用いてもよい。
【００８０】
また、容量絶縁膜を構成する材料は、金属酸化物であれば良く、従って強誘電体に限らず、五酸化タンタル（Ｔａ2Ｏ5）等の高誘電体を用いてもよい。
【００８１】
また、各実施形態においては、容量絶縁膜をＣＶＤ法により形成したが、段差部上にもカバレッジが良好に形成できる成膜方法であれば、ＣＶＤ法に限られない。
【００８２】
また、各実施形態において、下部電極１６等及び上部電極１８等には、白金を用いたが、白金に代えて、他の白金族元素、すなわちルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、オスミウム（Ｏｓ）又はイリジウム（Ｉｒ）を用いてもよい。ここで、下部電極及び上部電極の膜厚は５０ｎｍ〜１００ｎｍ程度が好ましい。
【産業上の利用可能性】
【００８３】
本発明に係る半導体装置及びその製造方法は、立体形状を持つ強誘電体容量素子の形成時に発生する上部電極の破断（ちぎれ）を防止できるという効果を有し、立体形状の強誘電体容量素子を有する半導体装置等として有用である。
【図面の簡単な説明】
【００８４】
【図１】本発明の第１の実施形態に係る半導体装置である強誘電体容量素子を示す構成断面図である。
【図２】本発明の第１の実施形態に係る半導体装置に用いる上部電極（白金）における成膜法ごとの成膜温度と熱収縮率との関係を示すグラフである。
【図３】本発明の第２の実施形態に係る半導体装置である強誘電体容量素子を示す構成断面図である。
【図４】本発明の第２の実施形態に係る半導体装置である強誘電体容量素子の製造方法を示すフローチャートである。
【図５】本発明の第２の実施形態に係る半導体装置における容量絶縁膜に対するアニール温度と上部電極（白金）の熱収縮率との関係を示すグラフである。
【図６】本発明の第３の実施形態に係る半導体装置である強誘電体容量素子を示す構成断面図である。
【図７】本発明の第３の実施形態に係る半導体装置である強誘電体容量素子の製造方法を示すフローチャートである。
【図８】従来の強誘電体容量素子を示す構成断面図である。
【図９】従来の強誘電体容量素子の製造方法を示すフローチャートである。
【符号の説明】
【００８５】
１１    第１バリア層
１２    第２バリア層
１３    第３バリア層
１４    水素バリア膜
１５    下地絶縁膜（下地膜）
１５ａ  開口部
１６    下部電極
１７    容量絶縁膜
１８    上部電極
１９    容量素子
２１    第１バリア層
２２    第２バリア層
２３    第３バリア層
２４    水素バリア膜
２５    下地絶縁膜（下地膜）
２５ａ  開口部
２６    下部電極
２７    容量絶縁膜
２８    上部電極
２９    容量素子
３１    第１バリア層
３２    第２バリア層
３３    第３バリア層
３４    水素バリア膜
３５    下地絶縁膜（下地膜）
３５ａ  開口部
３６    下部電極
３７    容量絶縁膜
３８    上部電極
３９    容量素子
４０    保護絶縁膜（絶縁膜）
【図１】
2005158842.tif 000003
【図２】
2005158842.tif 000004
【図３】
2005158842.tif 000005
【図４】
2005158842.tif 000006
【図５】
2005158842.tif 000007
【図６】
2005158842.tif 000008
【図７】
2005158842.tif 000009
【図８】
2005158842.tif 000010
【図９】
2005158842.tif 000011