(57)【要約】【課題】輝線状表示不良を高い信頼性で防止する。【解決手段】表示装置は複数のゲート線Ｙと、これらゲート線Ｙに交差する複数の信号線Ｘと、複数のゲート線Ｙおよび複数の信号線Ｘとの交差位置近傍に配置される複数の表示画素ＰＸと、複数のゲート線Ｙを選択的に駆動するゲート線駆動回路１５と、外部からの映像信号を複数の信号線Ｘにそれぞれ出力する複数のスイッチ部Ｓ１，Ｓ２，…と、各々対応ゲート線Ｙを介して駆動され対応信号線Ｘ上の映像信号を対応表示画素ＰＸに供給する複数の薄膜トランジスタ１３と、複数のスイッチング素子部Ｓ１，Ｓ２，…に複数の信号線Ｘを介して印加される不所望な逆バイアス高電圧を除去する保護回路３６とを備える。【選択図】図３
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【特許請求の範囲】
【請求項１】
複数のゲート線と、前記複数のゲート線に交差する複数の信号線と、前記複数のゲート線および前記複数の信号線との交差位置近傍に配置される複数の表示画素と、前記複数のゲート線を選択的に駆動するゲート線駆動回路と、外部からの映像信号を前記複数の信号線にそれぞれ出力する複数のスイッチング素子部と、各々対応ゲート線を介して駆動され対応信号線上の映像信号を対応表示画素に供給する複数の薄膜トランジスタと、前記複数のスイッチング素子部に前記複数の信号線を介して印加される不所望な逆バイアス高電圧を除去する保護回路とを備えることを特徴とする表示装置。
【請求項２】
前記複数のスイッチング素子部に映像信号の入力端を介して印加される不所望な逆バイアス高電圧を除去する保護回路をさらに備えることを特徴とする請求項１に記載の表示装置。
【請求項３】
各スイッチング素子部は、少なくとも２本の隣接信号線にそれぞれ接続され選択的に導通する複数の薄膜トランジスタからなることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記保護回路は基準電位端子と前記信号線との間において逆バイアス接続された少なくとも１個の薄膜トランジスタ、および前記基準電位端子よりも高い電位に設定される電源電位端子と前記信号線との間において逆バイアス接続された少なくとも１個の薄膜トランジスタからなる保護ダイオード部を含むことを特徴とする請求項１に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に複数の表示画素が単一のスイッチング素子に共通に接続される表示装置に関し、特にこれら表示画素がスイッチング素子の出力電圧に比べて高電圧に設定される配線に隣接する表示装置に関する。
【背景技術】
【０００２】
近年では、コンピュータのオペレーションシステムの改善、もしくはアプリケーションの改善に伴って、マルチメディアやインターネットで扱う動画等の大量の情報を表示できることが液晶表示装置に要求されている。さらに、用途によっては、オフィス、自宅、その他の場所に容易に移動できるような可搬性も要求されている。このため、液晶表示装置の薄型化、軽量化、大画面化、高精細化が精力的に図られている。
【０００３】
液晶表示装置は、一般に液晶層がアレイ基板および対向基板間に液晶層を挟持した構造を有する。例えばアクティブマトリクス型液晶表示装置では、アレイ基板がマトリクス状に配置される複数の画素電極、これら画素電極の行に沿って配置される複数のゲート線、これら画素電極の列に沿って配置される複数の信号線、およびこれら走査線および信号線の交差位置近傍に配置される複数の画素スイッチング素子を含む。また、対向基板は複数の画素電極に対向する単一の対向電極を含む。液晶層は複数の画素電極および対向電極と協力して、これら電極間の電位差に対応する画像を表示する複数の表示画素を構成する。各画素スイッチング素子は例えばアモルファスシリコンまたはポリシリコン薄膜を用いた薄膜トランジスタ（ＴＦＴ）により構成され、各々ゲート線からの制御により信号線からの映像信号を取り込んで画素電極に印加する。
【０００４】
最近では、画素スイッチング素子がポリシリコン薄膜トランジスタである場合に、この画素スイッチング素子と同一プロセスで形成されるポリシリコン薄膜トランジスタを用いてゲート線駆動回路および信号線駆動回路の一部あるいは全部をアレイ基板と一体化することが試みられている（例えば、特許文献１参照）。このような構成は、アレイ基板に接続される外部ユニットとしてゲート線駆動回路および信号線駆動回路を設ける場合よりも総部品点数やアレイ基板および外部ユニット間の接続配線数等を低減できる。
【０００５】
ところで、これら駆動回路はアレイ基板において画像表示領域の周囲に設けられる僅かなスペースに配置されなくてはならない。また、ポリシリコン薄膜トランジスタの性能はアモルファスシリコン薄膜トランジスタより優れているが、単結晶トランジスタに比べるとはるかに劣っている。通常、薄膜トランジスタが信号線駆動回路に組み込まれる場合、この薄膜トランジスタは画素スイッチング素子の薄膜トランジスタと同等の２Ｖ〜５Ｖの耐圧でよいが、映像信号の１水平走査期間に含まれる有効映像期間を全信号線数で割った極めて短い時間内に信号線電位の設定を完了するように極めて高速でスイッチング動作する必要がある。これに対して、薄膜トランジスタがゲート線駆動回路に組み込まれる場合、この薄膜トランジスタは信号線駆動回路に組み込まれる薄膜トランジスタの４〜５倍である１５〜２０Ｖの耐圧を必要とするが、１水平走査期間に一回程度の割合でスイッチング動作すればよい。従って、ゲート線駆動回路全体をアレイ基板と一体化することは比較的容易であるが、信号線駆動回路についてはゲート線駆動回路のように容易ではない。このため、信号線駆動回路については、複数の信号線にそれぞれスイッチング素子として接続される薄膜トランジスタ群からなるようなアクティブスイッチングドライバをアレイ基板上に配置し、例えばデジタル・アナログ変換回路（ＤＡＣ）のような信号線駆動回路の残り駆動部をアレイ基板に接続される外部ユニットに配置することが実用的である。
【特許文献１】特開２００１−１３４２３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、アクティブスイッチングドライバをアレイ基板上に配置した液晶表示装置では、線状の表示不良が配線の断線や短絡のような外観上の異常なしに発生している。我々が故障した液晶表示装置を調査したところ、上述のよう表示不良が全体の約１％程度の割合で発生することが確認された。例えば輝線状の表示不良は一般に信号線の断線によって発生するが、信号線用スイッチング素子の動作停止に起因するものもある。高温下での動作信頼性試験を行ったところ、発生頻度としては少ないものの、初期段階で画素の表示不良（点欠陥）であったものが、試験開始から９０時間ほど経過した後に信号線用スイッチング素子が正常に動作しなくなって、輝線状表示不良になることが判明した。このような輝線状表示不良は画面品位を著しく損ねる結果となる。
【０００７】
本発明の目的は輝線状表示不良を高い信頼性で防止できる表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明によれば、複数のゲート線と、これらゲート線に交差する複数の信号線と、複数のゲート線および複数の信号線との交差位置近傍に配置される複数の表示画素と、複数のゲート線を選択的に駆動するゲート線駆動回路と、外部からの映像信号を複数の信号線にそれぞれ出力する複数のスイッチング素子部と、各々対応ゲート線を介して駆動され対応信号線上の映像信号を対応表示画素に供給する複数の薄膜トランジスタと、複数のスイッチング素子部に複数の信号線を介して印加される不所望な逆バイアス高電圧を除去する保護回路とを備える表示装置が提供される。
【０００９】
この表示装置では、保護回路が複数の信号線を介して複数のスイッチング素子部に印加される不所望な逆バイアス高電圧を除去する。例えばゲート線やその他の隣接配線からの高電圧が表示画素に付着した異物や画素内の配線欠陥によって信号線を介してスイッチング素子部を逆バイアスしても、逆バイアス高電圧は保護回路によって除去されるため、スイッチング素子部の特性が逆バイアス高電圧の継続的な印加によって劣化することがない。従って、このスイッチング素子部の動作停止による輝線状表示不良を高い信頼性で防止することができる。
【発明の効果】
【００１０】
本発明によれば、輝線状表示不良を高い信頼性で防止できる表示装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施形態に係る液晶表示装置について図面を参照して説明する。この液晶表示装置は例えば対角１５インチのサイズに設定される光透過型有効表示領域を有し、ポリシリコン薄膜トランジスタを用いて構成される。
【００１２】
図１はこの液晶表示装置の平面構造を概略的に示し、図２は図１に示す液晶表示装置の内部構造を部分的に示し、図３は図１および図２に示すアレイ基板上の回路構成を示す。
【００１３】
図１に示すように、液晶表示装置はアレイ基板ＡＲと、このアレイ基板ＡＲに対して所定の間隔をおいて対向するように配置された対向基板ＣＴと、これらアレイ基板ＡＲと対向基板ＣＴとの間にそれぞれ配向膜を介して挟持される液晶層ＬＱとを備える。アレイ基板ＡＲと対向基板ＣＴとは、これらの外周端部に配置されるシール材によって貼り合わせている。
【００１４】
アレイ基板ＡＲは、マトリクス状に配置されるｍ×ｎ個の画素電極１１と、これら画素電極１１の行に沿って配置されたｍ本のゲート線Ｙ（Ｙ１，Ｙ２，Ｙ３，…Ｙｍ）と、これら画素電極１１の列に沿って配置されたｎ本の信号線Ｘ（Ｘ１，Ｘ２，Ｘ３，…Ｘｎ）と、これらゲート線Ｙと信号線Ｘとの交差位置近傍に配置されたｍ×ｎ個の画素スイッチング素子１３とを備える。対向基板ＣＴは各々対応列の画素電極１１に対して形成される赤色（Ｒ），緑色（Ｇ），および青色（Ｂ）のカラーフィルタＣＦおよびこれらカラーフィルタＣＦ上に形成されｍ×ｎ個の画素電極１１に対向する対向電極１０を含む。アレイ基板ＡＲにおいて、各画素電極１１はこれらゲート線Ｙおよび信号線Ｘによって囲まれた領域で対向基板ＣＴ側の対向電極１０、カラーフィルタＣＦ、および液晶層ＬＱと協力して表示画素ＰＸを構成する。
【００１５】
各画素スイッチング素子１３はポリシリコン半導体薄膜を用いたポリシリコン薄膜トランジスタからなる。この薄膜トランジスタのゲート電極は対応ゲート線Ｙに接続され、ソース電極は対応信号線Ｘに接続され、ドレイン電極は対応画素電極１１に接続される。この画素電極１１は液晶層ＬＱを介して対向電極ＣＴと液晶容量を構成する。
【００１６】
この液晶表示装置は、ｍ本、例えば768本のゲート線Ｙを駆動するゲート線駆動回路１５、ｎ本、例えば1024×3本の信号線Ｘを駆動する信号線駆動回路１６、並びにゲート線駆動回路１５および信号線駆動回路１６を制御するプリント回路基板ＰＣＢを備える。ゲート線駆動回路１５は画素スイッチング素子１３と同一プロセスでアレイ基板ＡＲ上に一体的に形成されるポリシリコン薄膜トランジスタを組み合わせて構成される。信号線駆動回路１６は画素スイッチング素子１３と同一プロセスでアレイ基板ＡＲ上に形成されるポリシリコン薄膜トランジスタを組み合わせて構成される選択回路１７と、各々ドライバＩＣ１８をフレキシブル配線基板上に実装し外部ユニットとしてアレイ基板１１に接続されるテープキャリアパッケージＴＣＰ１〜ＴＰＣ６とによって構成される。
【００１７】
選択回路１７はｎ本の信号線Ｘを半数ずつ含むように区分して得られる第１および第２信号線ブロックを各水平走査期間に含まれる有効映像期間において順次選択し、テープキャリアパッケージＴＣＰ１〜ＴＣＰ６から得られる１信号線ブロック分の映像信号を選択信号線ブロックに対応する半数の信号線Ｘに順次出力するアクティブスイッチングドライバである。
【００１８】
テープキャリアパッケージＴＣＰ１〜ＴＣＰ６はアレイ基板ＡＲの一辺に沿って並んで固定され、さらにプリント回路基板ＰＣＢに接続される。
【００１９】
このプリント回路基板ＰＣＢは、外部からのデジタル映像信号、垂直同期信号、および水平同期信号を受け取り、垂直同期信号、および水平同期信号に基づいて様々な制御信号を発生して映像信号ＤＡＴＡと共に出力する制御ＩＣ２０および階調基準電圧ＶＲＥＦ等を出力する電源回路２１などが実装されている。様々な制御信号は水平スタート信号ＳＴＨ、水平クロック信号ＣＫＨ、垂直スタート信号ＳＴＶ、垂直クロック信号ＣＫＶ、ロード信号ＬＯＡＤ、ブロック選択信号ＳＥＬ１，ブロック選択信号ＳＥＬ２等を含む。水平スタート信号ＳＴＨは１水平走査期間（１Ｈ）において第１および第２信号線ブロックの各々について発生されるパルスであり、水平クロック信号ＣＫＨは各水平走査期間において各信号線ブロックの信号線数分発生されるパルスであり、垂直スタート信号ＳＴＶは１垂直走査期間毎に発生されるパルスであり、垂直クロック信号ＣＨＶは各垂直走査期間において走査線数分発生されるパルスであり、ロード信号ＬＯＡＤは１水平走査期間のうちの有効映像期間の前半および後半開始タイミングで低レベルに設定され、この有効映像期間の前半および後半終了タイミングで高レベルに設定される信号である。
【００２０】
ブロック選択信号ＳＥＬ１は第１水平走査期間のうちの有効映像期間の前半および後半でそれぞれ低レベルおよび高レベルに設定され、この第１水平走査期間に続く第２水平走査期間のうちの有効映像期間の前半および後半でそれぞれ高レベルおよび低レベルに設定される信号である。ブロック選択信号ＳＥＬ２は第１水平走査期間のうちの有効映像期間の前半および後半でそれぞれ高レベルおよび低レベルに設定され、この第１水平走査期間に続く第２水平走査期間のうちの有効映像期間の前半および後半でそれぞれ低レベルおよび高レベルに設定される信号である。このレベル関係は、２水平走査期間単位に繰り返される。
【００２１】
テープキャリアパッケージＴＣＰ１〜ＴＣＰ６の各々は、図３に示すように、プリント回路基板ＰＣＢに形成された接続配線上の接続端子に接続される回路基板側パッドＰＤ１と、アレイ基板ＡＲに形成された接続配線上の接続端子に接続されるアレイ基板側パッドＰＤ２と、これらのパッド間を接続する各種配線とを備えている。これらの回路基板側パッドＰＤ１およびアレイ基板側パッドＰＤ２は、異方性導電フィルム（ＡＣＦ）を介してそれぞれプリント回路基板ＰＣＢおよびアレイ基板ＡＲに電気的に接続されている。
【００２２】
垂直スタート信号ＳＴＶおよび垂直クロック信号ＣＫＶのような制御信号はプリント回路基板ＰＣＢからゲート線駆動回路１５に供給され、水平スタート信号ＳＴＨ，水平クロック信号ＣＫＨ，ブロック選択信号ＳＥＬ１，ブロック選択信号ＳＥＬ２、ロード信号ＬＯＡＤのような制御信号，デジタル映像信号ＤＡＴＡ，および階調基準電圧はＶＲＥＦプリント回路基板ＰＣＢから信号線駆動回路１６に供給される。ゲート線駆動回路１５は垂直スタート信号ＳＴＶを垂直クロック信号ＣＫＶに同期してシフトすることによりｍ本のゲート線Ｙを水平走査期間のうちの有効映像期間のあいだに順次選択するゲート駆動電圧を選択ゲート線Ｙに供給する。信号線駆動回路１６は水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトすることにより各信号線ブロックの信号線Ｘを順次選択し、これら信号線Ｘに対して供給される映像信号ＤＡＴＡに基づいて対応信号線ブロックの信号線Ｘを駆動する。
【００２３】
信号線駆動回路１６の各ドライバＩＣ１８は、図３に示すようにシフトレジスタ３０，データレジスタ３１，Ｄ／Ａコンバータ３２，および出力バッファ回路３３を含む。シフトレジスタ３０は水平スタート信号ＳＴＨを水平クロック信号ＣＫＨに同期してシフトする。データレジスタ３１は、ロード信号ＬＯＡＤの立ち下がり後にシフトレジスタ５２１の制御によりデジタル映像信号ＤＡＴＡを順次取り込み保持する。Ｄ／Ａコンバータ３２は階調基準電圧ＶＲＥＦを分圧することにより所定数の階調電圧を発生し、これら階調電圧をデータレジスタ３１に保持された映像信号ＤＡＴＡに対応して選択的に出力することによりＤ／Ａ変換を行う。出力バッファ回路３３はロード信号ＬＯＡＤの立ち上がりに伴って高インピーダンス状態に設定され、ロード信号ＬＯＡＤの立ち下がりに伴ってＤ／Ａコンバータ３２からのアナログ映像信号をアレイ基板ＡＲ上の選択回路１７に水平走査期間のうちの有効映像期間のあいだ出力し、ブランキング期間のあいだは再び出力バッファスイッチにより選択回路１７と電気的に切り離されハイインピーダンスに設定される。
選択回路１７は、テープキャリアパッケージＴＣＰ１〜ＴＣＰ６側に並ぶ６個の駆動ＩＣ１８の出力端子ＯＵＴ１，ＯＵＴ２…からの映像信号をそれぞれ２本の隣接信号線Ｘ１およびＸ２，Ｘ３およびＸ４，Ｘ５およびＸ６…に水平走査期間のうちの有効映像期間の前後半でそれぞれ分配するｎ／２個のスイッチ部Ｓ１，Ｓ２，Ｓ３，…を備える。これらスイッチ部Ｓ１，Ｓ２，Ｓ３，…の各々は、ブロック選択信号ＳＥＬ１，ＳＥＬ２の制御により出力端子ＯＵＴ１，ＯＵＴ２…の対応する１個を対応隣接信号線Ｘ１およびＸ２，Ｘ３およびＸ４，Ｘ５およびＸ６…の一方に接続するスイッチング素子ＡＳＷ１および対応隣接信号線Ｘ１およびＸ２，Ｘ３およびＸ４，Ｘ５およびＸ６…の他方に接続するスイッチング素子ＡＳＷ２を含む。
【００２４】
これらスイッチング素子ＡＳＷ１，ＡＳＷ２は例えばＰチャネルポリシリコン薄膜トランジスタにより構成される。ここでは、ｎ／２本の信号線Ｘ１，Ｘ３，Ｘ５，Ｘ７…が第１信号線ブロックとしてスイッチ部Ｓ１，Ｓ２，Ｓ３，…の第１スイッチング素子ＡＳＷ１に割り当てられ、ｎ／２本の信号線Ｘ２，Ｘ４，Ｘ６，Ｘ８…が第２信号線ブロックとしてスイッチ部Ｓ１，Ｓ２，Ｓ３，…の第２スイッチング素子ＡＳＷ２に割り当てられる。
【００２５】
例えばブロック選択信号ＳＥＬ１が低レベルに設定され、スイッチ部Ｓ１，Ｓ２，Ｓ３，…の第１スイッチング素子ＡＳＷ１を導通させると、出力端子ＯＵＴ１，ＯＵＴ２…から出力される映像信号が、水平走査期間のうちの有効映像期間の前半でそれぞれ第１信号線ブロックの信号線Ｘ１，Ｘ３，Ｘ５，Ｘ７…に供給される。また、ブロック選択信号ＳＥＬ２がブロック選択信号ＳＥＬ１に代わって低レベルに設定され、スイッチ部Ｓ１，Ｓ２，Ｓ３，…の第１スイッチング素子ＡＳＷ２を導通させると、出力端子ＯＵＴ１，ＯＵＴ２…から出力される映像信号が、水平走査期間のうちの有効映像期間の前半でそれぞれ第２信号線ブロックの信号線Ｘ２，Ｘ４，Ｘ６，Ｘ８…に供給される。
【００２６】
アレイ基板ＡＲはさらに各駆動ＩＣ１８の全出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…からの映像信号を受け取る全スイッチ部Ｓ１，Ｓ２，Ｓ３，…の入力端に接続される第１保護回路３５、および全信号線Ｘ１，Ｘ２，Ｘ３，Ｘ４，…に接続される第２保護回路３６を備える。
【００２７】
第１保護回路３５は各々対応入力線を介してスイッチ部Ｓ１，Ｓ２，Ｓ３，…のスイッチング素子ＡＳＷ１およびＡＳＷ２に印加される逆バイアス高電圧を除去するｎ／２個の保護ダイオード部３５Ｄを有する。各保護ダイオード部３５Ｄは基準電位端子ＶＳＳと入力端との間において逆バイアス接続された２個のポリシリコン薄膜トランジスタ、および基準電位端子ＶＳＳよりも高い電位に設定される電源電位端子ＶＤＤと入力端との間において逆バイアス接続された２個のポリシリコン薄膜トランジスタからなる。ここで、奇数番目のスイッチ部Ｓ１，Ｓ３，…に対する保護ダイオード部３５Ｄでは、４個のポリシリコン薄膜トランジスタがすべてＮチャネル型で構成されている。また、偶数番目のスイッチ部Ｓ２，Ｓ４，…に対する保護ダイオード部３５Ｄでは、４個のポリシリコン薄膜トランジスタがすべてＰチャネル型で構成されている。
【００２８】
第２保護回路３６は各々対応信号線Ｘを介してスイッチ部Ｓ１，Ｓ２，Ｓ３，…のスイッチング素子ＡＳＷ１およびＡＳＷ２に印加される逆バイアス高電圧を除去するｎ個の保護ダイオード部３６Ｄを有する。各保護ダイオード部３６Ｄは基準電位端子ＶＳＳと信号線Ｘとの間において逆バイアス接続された１個のポリシリコン薄膜トランジスタ、および基準電位端子ＶＳＳよりも高い電位に設定される電源電位端子ＶＤＤと信号線Ｘとの間において逆バイアス接続された１個のポリシリコン薄膜トランジスタからなる。ここで、奇数番目のスイッチ部Ｓ１，Ｓ３，…に対する一対の保護ダイオード部３６Ｄの各々では、２個のポリシリコン薄膜トランジスタがＮチャネル型で構成されている。また、偶数番目のスイッチ部Ｓ２，Ｓ４，…に対する一対の保護ダイオード部３５Ｄの各々では、２個のポリシリコン薄膜トランジスタがＰチャネル型で構成されている。
【００２９】
本実施形態に係る液晶表示装置では、信号線駆動回路１６がｎ本の信号線Ｘをｎ／２本ずつ含むように区分して得られる第１および第２信号線ブロックを映像信号ＤＡＴＡの有効映像期間の前半および後半において順次選択する選択回路１７およびこの選択回路１７によって選択された信号線ブロックに含まれるｎ／２本の信号線Ｘを駆動する駆動部として６個の信号線駆動ＩＣ１８を含む。従って、表示画面の高精細化において接続配線数を低減でき、これらの接続配線間に十分なピッチを確保することができる。また、この接続配線数の低減は表示画面の大型化に伴ってアレイ基板ＡＲ上で引き回される配線長に依存した映像信号の劣化も緩和できる。
【００３０】
また、例えば静電気等による不所望な著しい高電圧がアレイ基板ＡＲの外部から選択回路１７の入力端に印加された場合に、保護回路３５が選択回路１７を保護する。具体的には、この高電圧による電流が保護ダイオード部３５Ｄを介して流れる。これにより、選択回路１７のスイッチング素子ＡＳＷ１およびＡＳＷ２の破壊を防止することができる。
【００３１】
さらに、例えば表示画素ＰＸに付着した異物や配線欠陥によって信号線Ｘとゲート線Ｙとが短絡し、ゲート線Ｙからの高電圧が信号線Ｘを介して選択回路１７に印加されて選択回路１７のスイッチング素子ＡＳＷ１およびＡＳＷ２を逆バイアスした場合に、保護回路３６が選択回路１７を保護する。具体的には、この高電圧による電流が保護ダイオード部３６Ｄを介して基準電位端子ＶＳＳ側に流れる。これにより、選択回路１７のスイッチング素子ＡＳＷ１およびＡＳＷ２が逆バイアスされた状態に維持されることが無くなり、スイッチング素子ＡＳＷ１またはＡＳＷ２の特性劣化による動作不良を防止できる。従って動作不良のスイッチング素子ＡＳＷ１またはＡＳＷ２に信号線Ｘを介して接続された１列分の表示画素ＰＸが全て点灯しない輝線状の表示不良によって画面品位が著しく損なわれることが無い。このような輝線状の表示不良が出荷前の初期段階で発生すれば、製品の歩留まりを低下させる致命的な問題となる。また、出荷後の利用段階で発生しても、製品の信頼性を低下させる致命的な問題となる。
【００３２】
ちなみに、製品によっては、蓄積容量線が画素電極１１の電位変動を低減するために各行の表示画素ＰＸに沿って形成されることがある。この場合、蓄積容量線と信号線とが表示画素ＰＸに付着した異物や配線欠陥によって短絡し、この結果として蓄積容量線からの高電圧が信号線Ｘを介して選択回路１７に印加されて選択回路１７のスイッチング素子ＡＳＷ１およびＡＳＷ２を逆バイアスする可能性がある。しかし、上述の保護回路３６が設けられていれば、この高電圧による電流が保護ダイオード部３６Ｄを介して基準電位端子ＶＤＤ側に流れる。従って、ゲート線Ｙと信号線Ｘとが短絡した場合と同様に選択回路１７のスイッチング素子ＡＳＷ１およびＡＳＷ２が逆バイアスされた状態に維持されることが無くなり、スイッチング素子ＡＳＷ１またはＡＳＷ２の特性劣化による動作不良を防止できる。
【００３３】
また、上述の保護回路３５および３６は、画素スイッチング素子１３と同様のプロセスで形成される薄膜トランジスタを用いて構成され、製造プロセスの増大を必要としないため、製造コストの上昇を防止することが可能である。
【００３４】
尚、本発明は上述の実施形態に限定されず、その要旨を逸脱しない範囲で様々に変形可能である。
【００３５】
上述の実施形態では、ｎ本の信号線が第１および第２信号線ブロックに区分されたが、アレイ基板ＡＲと外部との接続配線数を低減するために信号線ブロック数をさらに増大してもよい。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る液晶表示装置の平面構造を概略的に示す図である。
【図２】図１に示す液晶表示装置の内部構造を部分的に示す図である。
【図３】図１および図２に示すアレイ基板上の回路構成を示す図である。
【符号の説明】
【００３７】
ＡＲ…アレイ基板、ＣＴ…対向基板、ＬＱ…液晶層、ＰＸ…表示画素、１１…画素電極、１３…画素スイッチング素子、１５…ゲート線駆動回路、１６…信号線駆動回路、１７…選択回路、１８…ドライバＩＣ、３５…第１保護回路、３５Ｄ…保護ダイオード部、３６…第２保護回路、３６Ｄ…保護ダイオード部。
【図１】
2005062725.tif 000003
【図２】
2005062725.tif 000004
【図３】
2005062725.tif 000005