(57)【要約】  【課題】  クロストークの影響を受けるネットに対して並行配線を抑制したり、駆動セルのタイプを上げたり、シールド配線、倍幅、倍ピッチ配線などの配線制約を施していたが、レイアウト修正に多大な工数がかかるだけでなく、新たな配線エラー、タイミングエラーを発生させてしまう。  【解決手段】  クロストークによる遅延変動を逆にタイミング収束に利用する。つまり、クロストークの影響を受けるネットまたは与えるネットに属するセルの論理を全て反転させることにより、クロストークの影響を受けるネットの信号遷移を時間的に逆に発生させる。これにより、クロストークによる遅延変動でタイミングがクリティカルになるパスは、タイミングマージンを確保することができる。また、レイアウト修正もセルのタイプ変更のみで実現できるため、レイアウト工数増加も、レイアウト修正によりタイミング収束の悪化を招くことも回避できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体集積回路の設計方法において、クロストークによって遅延が変動しタイミング収束に悪影響を与える箇所に対して、その遅延変動を時間的に反対に発生させることによりタイミング改善することを特徴とする半導体集積回路の設計方法。
【請求項２】
レイアウト設計後にクロストークを考慮しないタイミング解析を実施する工程と、
クロストークを考慮したタイミング解析を実施する工程と、
前記２つのタイミング解析工程による解析結果を比較する工程と、
前記比較結果からクロストークの影響を受けるクリティカルパスを抽出する工程と、
前記抽出工程で抽出したパス内のクロストークの影響を受けるネットまたはクロストークの影響を与えるネットを探索する工程と、
前記クロストークの影響を受けるネットまたは与えるネットに属するセルの論理を反転させる工程と
を有する半導体集積回路の設計方法。
【請求項３】
さらに、改善すべき遅延変動分を制御するために、前記クロストークの影響を受けるネットにおけるドライバセルと前記クロストークの影響を与えるネットにおけるドライバセルのタイプを最適な組み合わせに変更することを特徴とする請求項１に記載の半導体集積回路の設計方法。
【請求項４】
前記論理反転の工程に次いで、さらに、前記クロストークの影響を与えるネットと前記クロストークの影響を受けるネットに属するセルのタイプを変更する工程を有する請求項２に記載の半導体集積回路の設計方法。
【請求項５】
タイミングマージンの少ないクリティカルパスまたはタイミングエラーのあるパスに対して、その近辺に配線されているネットを前記クリティカルパスに並行配線させ、クロストークを起こさせることによりタイミング改善することを特徴とする半導体集積回路の設計方法。
【請求項６】
レイアウト設計後にクロストークを考慮しないタイミング解析を実施する工程と、
前記タイミング解析結果からクリティカルパスまたはエラーパスを抽出する工程と、
前記抽出パス内でクロストークの影響を受けやすいネットを抽出する工程と、
前記抽出したネット周辺で前記抽出ネットと近いタイミングで状態遷移するネットを抽出する工程と、
前記２つの抽出ネットを並行配線させる工程と、
前記並行配線の２つのネットの位相関係を調べ、クロストークによる遅延変動においてタイミング収束を助ける方向に前記位相関係を調整する工程と
を有する半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路の設計方法にかかわり、クロストークに起因するタイミング収束の不具合を改善する技術に関するものである。
【背景技術】
【０００２】
近年のプロセスの微細化に伴って、メタル配線の幅やピッチが小さくなるに従って、隣接並行配線におけるカップリング容量によって遅延変動が起こすクロストーク現象が発生しやすくなり、タイミング収束に影響を与えている。
【０００３】
従来、このクロストーク現象に対する設計フローとしては、クロストークを発生させないレイアウト手法（特許文献１を参照）と、クロストークによる遅延変動を考慮したタイミング収束方法が提案されている。
【０００４】
前記レイアウト手法とは、下記に示すようなＥＤＡ（Electronic DesignAutomation）ツールと連動させたクロストーク回避方法である。
【０００５】
クロストークの影響を受けるネットを駆動するセルのタイプアップ
クロストークの影響を受けるネットをシールド
クロストークの影響を受けるネットの配線長を抑制
クロストークの影響を受けるネットの倍幅、倍ピッチ化
また、前記タイミング収束方法とは、クロストークによる遅延変動を考慮して遅延計算を行い、その結果を用いたタイミング解析によってタイミングエラーを取り除く手法である。
【特許文献１】特開平１０−３０８４５１号公報（第３−５頁、第１−５図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記クロストーク対策におけるレイアウト手法においては、レイアウト修正工数の増加を招くのはもちろんのこと、レイアウト修正したことで却って、新たな配線エラー（配線バイオレーション）、タイミングエラー（タイミングバイオレーション）、クロストーク発生などを誘発させる可能性がある。
【０００７】
また、上記クロストーク対策におけるタイミング収束方法においては、修正箇所は絞られるものの、上記と同様の問題が発生することに変わりはない。
【０００８】
本発明は、上記のような従来の課題を解決するものであり、従来技術にみられるレイアウト修正にかかわる工数増加を抑制するとともに、繰り返し修正を不要となし、短期間に小規模かつ簡易な修正方法によってタイミング収束を改善できるようにすることを目的としている。
【課題を解決するための手段】
【０００９】
上記の課題を解決するために、本発明は次のような手段を講じる。すなわち、クロストークによる遅延変動を積極的に利用してタイミング改善を図るものである。
【００１０】
第１の解決手段として、本発明による半導体集積回路の設計方法は、クロストークによって遅延が変動しタイミング収束に悪影響を与える箇所に対して、その遅延変動を時間的に反対に発生させることによりタイミング改善することを特徴とするものである。
【００１１】
上記の第１の解決手段をより具体的レベルで次のように記述することができる。
【００１２】
すなわち、レイアウト設計後にクロストークを考慮しないタイミング解析を実施する工程と、クロストークを考慮したタイミング解析を実施する工程と、前記２つのタイミング解析工程による解析結果を比較する工程と、前記比較結果からクロストークの影響を受けるクリティカルパスを抽出する工程と、前記抽出工程で抽出したパス内のクロストークの影響を受けるネットまたはクロストークの影響を与えるネットを探索する工程と、前記クロストークの影響を受けるネットまたは与えるネットに属するセルの論理を反転させる工程とを有する半導体集積回路の設計方法である。
【００１３】
この第１の解決手段の方法による作用は次のとおりである。すなわち、タイミング的に厳しいパスに対して、ある別のネットがさらにタイミング的に厳しい方向に遅延変動するようなクロストークの影響を与える場合に、双方のネットうちのいずれか一方のネットにおけるドライバセルとレシーバセルの論理を反転させる。具体的には、バッファをインバータに変更し、或いはインバータをバッファに変更する。これにより、波形の傾きが逆になって、遅延変動の時間上の向きが逆になり、結果として、タイミングマージンを確保し、タイミング収束を改善することができる。このタイミング収束の改善において、従来技術にみられるレイアウト修正にかかわる工数増加を抑制でき、また繰り返し修正が不要となり、短期間に小規模かつ簡易な修正方法によってタイミング収束を改善することができる。
【００１４】
第２の解決手段として、本発明による半導体集積回路の設計方法は、上記第１の解決手段において、さらに、改善すべき遅延変動分を制御するために、前記クロストークの影響を受けるネットにおけるドライバセルと前記クロストークの影響を与えるネットにおけるドライバセルのタイプを最適な組み合わせに変更することを特徴とするものである。
【００１５】
上記の第２の解決手段をより具体的レベルで次のように記述することができる。
【００１６】
すなわち、上記第１の解決手段の具体的記述において、その論理反転の工程に次いで、さらに、前記クロストークの影響を与えるネットと前記クロストークの影響を受けるネットに属するセルのタイプを変更する工程を有するものである。
【００１７】
この第２の解決手段の方法による作用は次のとおりである。すなわち、クロストークの影響を与えるネットとクロストークの影響を受けるネットの各ドライバセルのタイプ比またはトランジション比を大きくすることにより、クロストークの影響を大きくし、タイミング改善をさらに効果あるものにすることができる。
【００１８】
第３の解決手段として、本発明による半導体集積回路の設計方法は、タイミングマージンの少ないクリティカルパスまたはタイミングエラーのあるパスに対して、その近辺に配線されているネットを前記クリティカルパスに並行配線させ、クロストークを起こさせることによりタイミング改善することを特徴とするものである。
【００１９】
上記の第３の解決手段をより具体的レベルで次のように記述することができる。
【００２０】
すなわち、レイアウト設計後にクロストークを考慮しないタイミング解析を実施する工程と、前記タイミング解析結果からクリティカルパスまたはエラーパスを抽出する工程と、前記抽出パス内でクロストークの影響を受けやすいネットを抽出する工程と、前記抽出したネット周辺で前記抽出ネットと近いタイミングで状態遷移するネットを抽出する工程と、前記２つの抽出ネットを並行配線させる工程と、前記並行配線の２つのネットの位相関係を調べ、クロストークによる遅延変動においてタイミング収束を助ける方向に前記位相関係を調整する工程とを有する半導体集積回路の設計方法である。
【００２１】
この第３の解決手段の方法による作用は次のとおりである。すなわち、タイミング解析によって判明したクリティカルパス、或いはタイミングエラーパスに対して、クロストークの影響を受けやすい対象ネットを抽出し、その近辺で同じタイミングで遷移するネットを探索する。さらに、この探索ネットを対象ネットに隣接並行配線させることによってクロストークを発生させ、ネットにおけるセルの論理を反転させることによって、タイミングの改善する方向に遅延変動させる。さらに、並行配線の２つのネットの位相関係を調べ、クロストークによる遅延変動においてタイミング収束を助ける方向に前記位相関係を調整する。具体的には、セットアップタイミングを確保する場合は、双方のネットで同相関係とするのがよく、ホールドタイミングを確保する場合は、双方のネットで逆相関係とするのがよい。
【００２２】
この方法により、状態遷移関係にある２つのネットを優先して対応することにより、３つ以上のネット群に対しても、上記方法を適用してのタイミング収束の改善が可能となり、適用範囲を拡張することができる。
【発明の効果】
【００２３】
以上のように本発明によれば、クロストークの影響を受けてタイミング収束がクリティカルになるパス、或いはタイミングエラーの発生するパスに対して、クロストークの影響を与えるネット、または影響を受けるネットに属するセルの論理を反転させることによって、このクロストークの影響を時間的に反対に発生させ、前記パスに対して、タイミングマージンを確保する。
【００２４】
このように本発明の半導体集積回路の設計方法におけるタイミング改善方法は、クロストークの影響による遅延変動によってタイミング収束がクリティカルになる、或いはタイミングエラーが発生するパスに対しては、そのクロストークの現象をタイミング改善に役立てることを基本としている。換言すれば、クロストークによる遅延変動を積極的に利用してタイミング改善を図るものである。
【００２５】
すなわち、本発明によれば、クロストークの影響を受けるネット、或いはクロストークの影響を与えるネットに属するセルの論理を反転させるだけで、回路動作を変更することなく信号遷移を逆にさせ、従来技術にみられたレイアウト工数増大、繰り返しのレイアウト修正を必要とすることなく、タイミング改善を実現することができる。
【００２６】
また、本発明の基本的な考え方を利用して、クロストークの影響を受けていないタイミングのクリティカルなパス、或いはタイミングエラーの発生しているパスに対しても、クロストークの影響を受けやすいネットが存在する場合には、そのネットの近辺に配線されているクロストークの影響を与える可能性のあるネットを探索し、両ネットを隣接並行配線させ、必要であれば、前記と同様のタイミング改善方法を適用し、クロストークを利用したタイミング改善を実現できる。すなわち、状態遷移関係にある２つのネットを優先して対応することにより、３つ以上のネット群に対しても、上記方法を適用してのタイミング収束の改善が可能となり、適用範囲を拡張することができる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明にかかわる半導体集積回路の設計方法の実施の形態を図面に基づいて詳細に説明する。
【００２８】
（実施の形態１）
本発明の実施の形態１における半導体集積回路の設計方法でのタイミング改善方法について説明する。
【００２９】
図１は、本発明の実施の形態１における半導体集積回路の設計方法を適用してタイミング改善を行う対象回路の構成を示す回路図（物理的イメージ）である。
【００３０】
図１において、Ａはクロストークの影響を受けるネットを含むタイミング収束がクリティカル、或いはタイミングエラー（バイオレーション）が発生しているパスを示す。また、パスＡにおいて、１１Ａはクロストークの影響を受けるネット、１２Ａはネット１１Ａのドライバセル、１３Ａはネット１１Ａのレシーバセル、１４Ａは信号を出力するフリップフロップ、１５Ａは信号を受けるフリップフロップ、１６Ａはパス中の組み合わせ回路、１７Ａはパスのデータをラッチするクロックネットを示す。Ｂは前記パスＡにクロストークの影響を与えるパスの一部であり、ネット１１Ｂはネット１１Ａにクロストークの影響を与えるネット、１２Ｂはネット１１Ｂのドライバセル、１３Ｂはネット１１Ｂのレシーバセルを示す。
【００３１】
図２は、ある動作条件においてセットアップタイミング改善する前の図１のパスＡ，Ｂの信号波形図である。図２において、２１Ａはネット１１Ａの信号波形図、２１Ｂはネット１１Ｂの信号波形図である。
【００３２】
図３は、図２と同じ動作条件においてセットアップタイミング改善した後の図１のパスＡ，Ｂの信号波形図である。図３において、３１Ａはネット１１Ａの信号波形図、３１Ｂはネット１１Ｂの信号波形図である。
【００３３】
以上のような回路構成における実施の形態１のタイミング改善方法について、その１実施例を図４のフロー図に従って以下に示す。
【００３４】
ステップ４１においてレイアウト設計を行い、次いで、ステップ４２において、クロストークの影響を考慮しないタイミング解析を行うとともに、ステップ４３においてクロストークを考慮したタイミング解析を行う。次いで、ステップ４４において、ステップ４２のタイミング解析結果とステップ４３のタイミング解析結果を比較し、次いで、ステップ４５において、クロストークの影響を受けタイミング収束がクリティカルなパスを抽出する。次いで、ステップ４６において、その抽出ネット内において、クロストークの影響を受けているネットと、そのネットにクロストークの影響を与えているネットを探索する。
【００３５】
次いで、ステップ４７かステップ４８のいずれかを実行する。ステップ４７においては、クロストークの影響を与えるネットに属するセルの論理を反転する。また、ステップ４８においては、クロストークの影響を受けるネットに属するセルの論理を反転する。具体的には、バッファの場合はインバータに変更し、インバータの場合はバッファに変更する。
【００３６】
今、ステップ４１〜４６によって、クロストークの影響を受けるネットとして図１のネット１１Ａが探索され、クロストークの影響を与えるネットとして図１のネット１１Ｂが探索されたとする。
【００３７】
このとき、ネット１１Ａとネット１１Ｂの信号波形が、それぞれ２１Ａ，２１Ｂの実線から点線のように状態遷移する場合、ドライバセル１２Ｂとレシーバセル１３Ｂのセルの論理を反転させる。これにより、ネット１１Ａとネット１１Ｂの信号波形は、３１Ａ，３１Ｂの実線から点線へと遷移タイミングが変化する。
【００３８】
或いは、前記と同様にクロストークの影響を受けるネット１１Ａに対して、ドライバセル１２Ａ、レシーバセル１３Ａのセルの論理を反転させる。
【００３９】
上記どちらかの方法により、パスＡのトータル遅延値を低減することができ、結果としてセットアップタイミングを改善することができる。
【００４０】
ホールドタイムの改善方法については、前記のセットアップタイミング改善方法において、図２と図３の信号波形の関係を反対にした上で、同様の方法を適用することにより実現することができる。
【００４１】
（実施の形態２）
本発明の実施の形態２における半導体集積回路の設計方法でのタイミング改善方法について説明する。本実施の形態は、対象ネットに属するセルのタイプ変更を実施するものである。
【００４２】
図５は、本発明の実施の形態２における半導体集積回路の設計方法を適用してタイミング改善を行う対象回路の構成を示す回路図（物理的イメージ）である。図５において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００４３】
本実施の形態２のタイミング改善方法について、その１実施例を図６のフロー図に従って以下に示す。
【００４４】
図６において、ステップ４１〜４８は図４のステップ４１〜４８と全く同様の設計フローである。クロストークの影響を与えるネットに含まれるセルの論理を反転させるステップ４７に次いで、或いは、クロストークの影響を受けるネットに含まれるセルの論理を反転させるステップ４８に次いで、ステップ４９において、論理反転後におけるクロストークの影響度を大きくしてタイミング改善を進めるために、図５におけるドライバセル１２Ｂおよびレシーバセル１３Ａをタイプアップし、ドライバセル１２Ａおよびレシーバセル１３Ｂをタイプダウンする。タイプ比を調整することに代えて、トランジション比を調整するのでもよい。
【００４５】
これにより、クロストークによる遅延変動値の絶対値を大きくでき、さらなるタイミング改善を実現することができる。
【００４６】
（実施の形態３）
本発明の実施の形態３における半導体集積回路の設計方法でのタイミング改善方法について説明する。
【００４７】
図７は、本発明の実施の形態３における半導体集積回路の設計方法を適用してタイミング改善を行う対象回路の構成を示す回路図（物理的イメージ）である。図７（ａ）はタイミング改善前の状態の回路図、図７（ｂ）はタイミング改善後の状態の回路図である。図７において、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００４８】
図７において、Ａはタイミング収束がクリティカルなパス、或いはタイミングエラーの発生しているパスの一部であり、６１Ａはクロストークの影響を受けやすいネットを示す。また、パスＢにおいて、６１Ｂはネット６１Ａと同じタイミングで状態遷移するタイミング改善前のネット、６２Ｂはタイミング改善後のネットを示す。パスＣ，Ｄはネット６１Ａと隣接して配線されたネットを含むパスの一部であり、６１Ｃ，６１Ｄはタイミング改善前のネットを、６２Ｃ，６２Ｄはタイミング改善後のネットをそれぞれ示す。
【００４９】
以上のような回路構成における実施の形態３のタイミング改善方法について、その１実施例を図８のフロー図に従って以下に示す。
【００５０】
ステップ７１においてレイアウト設計を行い、次いで、ステップ７２において、クロストークの影響を考慮しないタイミング解析を行い、次いで、ステップ７３において、タイミング解析結果に基づいて、タイミング収束がクリティカルになるパス、或いはタイミングエラーが発生しているパスを抽出する。次いで、ステップ７４において、その抽出したパスの中でクロストークの影響を受けている、或いは影響を受ける可能性のある長配線のネットを抽出する。次いで、ステップ７５において、その抽出したネットの周辺に配線されているネットを探索し、抽出したネットと比較的近いタイミングで状態遷移するネットを抽出する。
【００５１】
次いで、ステップ７６において、ステップ７４で抽出したネットとステップ７５で抽出したネットについて、隣接並行配線させるために経路変更する。次いで、ステップ７７において、ネット同士の位相関係をチェックし、
クロストークによる遅延変動においてタイミング収束を助ける方向に前記位相関係を調整する。
【００５２】
セットアップタイミングを確保する場合、逆相関係であればステップ７８に進み、図４のフローに従って同相（立ち上がり同士または立ち下り同士）に変更する。
【００５３】
今、ステップ７４で抽出したネットを図７のネット６１Ａ、ステップ７５で探索した候補のネットを図７のネット６１Ｂとすると、パスＡのセットアップタイミングを確保する場合においては、ネット６１Ａとネット６２Ｂを隣接並行配線させるために、図７（ａ）のネット６１Ｂから図７（ｂ）のネット６２Ｂに経路変更し、それに伴って、図７（ａ）のネット６１Ｃは図７（ｂ）のネット６２Ｃに経路変更し、図７（ａ）のネット６１Ｄは図７（ｂ）のネット６２Ｄに経路変更する。
【００５４】
さらに、ネット６１Ａとネット６２Ｂの位相関係をチェックし、逆相関係であれば、図４のフローに従って同相（立ち上がり同士または立ち下り同士）に変更する。
【００５５】
同様にホールドタイミングを確保する場合においては、ネット６１Ａとネット６２Ｂを逆相（立ち上がりと立ち下がり、或いは立ち下がりと立ち上がり）に変更する。
【００５６】
これらの方法により、クロストークによる遅延変動を積極的に利用してタイミング改善を図るので、配線のリソースを直接犠牲にすることなく、タイミングマージンを確保することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１における半導体集積回路の設計方法を適用してタイミング改善を行う対象回路の構成を示す回路図
【図２】本発明の実施の形態１において、クロストークの影響を受けるネット・与えるネットが同相の場合の信号の状態遷移図
【図３】本発明の実施の形態１において、クロストークの影響を受けるネット・与えるネットが同相の場合の信号の状態遷移図
【図４】本発明の実施の形態１における半導体集積回路の設計方法のクロストークの影響を利用してタイミング改善する設計フロー図
【図５】本発明の実施の形態２における半導体集積回路の設計方法を適用してタイミング改善を行う対象回路の構成を示す回路図
【図６】本発明の実施の形態２において、クロストークの発生を利用し、かつセルタイプ変更を最適化することでタイミング改善する設計フロー図
【図７】本発明の実施の形態３における半導体集積回路の設計方法を適用してタイミング改善を行う対象回路の構成を示す回路図
【図８】本発明の実施の形態３において、クロストークを発生させることによってタイミングを改善する設計フロー図
【符号の説明】
【００５８】
１１Ａ，６１Ａ  クロストークの影響を受けるネット
１１Ｂ，６１Ｂ  クロストークの影響を与えるネット
１２Ａ，１３Ａ  ネット１１Ａに属するセル
１２Ｂ，１３Ｂ  ネット１１Ｂに属するセル
１４Ａ，１５Ａ  クリティカルパス上のフリップフロップ
１６Ａ  クリティカルパス上の組み合わせ回路
１７Ａ  クリティカルパスの信号をラッチするクロックネット
２１Ａ，３１Ａ  ネット１１Ａのクロストークによる変動を含めた波形図
２１Ｂ，３１Ｂ  ネット１１Ｂの波形図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005033136.tif 000009
【図８】
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