(57)【要約】【課題】  イベントベースのシミュレーション試験データからドリフトやジッタなどのタイミング不規則性を抽出及び除去し、物理的シリアルデバイスを試験する特定のＡＴＥに固有のフォーマットを有する対応するサイクルベースの試験データを生成するツールを提供する。【解決手段】  意図的に注入されたタイミング不規則性３５ａ，３５ｂを含むイベントベースの試験データ２１を、タイミング不規則性を有していないサイクルベースの試験データ３３ａ，３３ｂに変換するトランスレータツール３０において、イベントベースの試験データ２１内の意図的に注入されたタイミング不規則性３５ａ、３５ｂを抽出し、かつ、抽出されたタイミング不規則性３５ａ，３５ｂを有していない対応する正規化されたイベントベースの試験データ３１を生成する正規化機能３８と、正規化されたイベントベースの試験データ３１を環化し、タイミング不規則性３５ａ，３５ｂを有していない対応するサイクルベースの試験データ３３ａ，３３ｂを生成する環化エンジン３２とを備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
意図的に注入されたタイミング不規則性を含むイベントベースの試験データを、タイミング不規則性を有していないサイクルベースの試験データに変換するトランスレータツールであって、
前記イベントベースの試験データ内の前記意図的に注入されたタイミング不規則性を抽出し、かつ、抽出されたタイミング不規則性を有していない対応する正規化されたイベントベースの試験データを生成する正規化機能と、
前記正規化されたイベントベースの試験データを環化し、前記タイミング不規則性を有していない対応するサイクルベースの試験データを生成する環化エンジンと、
を備えることを特徴とするトランスレータツール。
【請求項２】
前記正規化機能は、シミュレートされたデバイスクロックエッジのオフセットと前記デバイスクロックエッジの個々の予想オフセットとの間の時間差により、前記イベントベースの試験データファイル内の１つ又は複数のデータ信号を補償することを特徴とする請求項１に記載のトランスレータツール。
【請求項３】
前記正規化機能は、シミュレートされたデータ信号エッジのオフセットと前記データ信号エッジの個々の予想オフセットとの間の時間差により、前記イベントベースの試験データファイル内の１つ又は複数のデータ信号を補償することを特徴とする請求項１に記載のトランスレータツール。
【請求項４】
前記抽出されたタイミング不規則性は、タイミング不規則性ファイル内に含まれている前記抽出されたタイミング不規則性を前記サイクルベースの試験データ内に再注入して被検デバイスを試験するべく、サイクルベースのテスタによって読み取り可能な前記タイミング不規則性ファイル内にフォーマットされることを特徴とする請求項１乃至３の何れか１項に記載のトランスレータツール。
【請求項５】
注入されたタイミング不規則性を有する前記イベントベースの試験データは、被検デバイスのクロック回復回路を試験するためにシミュレートされたシリアルデータ信号を有していることを特徴とする請求項４に記載のトランスレータツール。
【請求項６】
意図的に注入されたタイミング不規則性を含むイベントベースの試験データを、タイミング不規則性を有していないサイクルベースの試験データに変換するコンピュータ化された方法であって、
コンピュータにより、前記イベントベースの試験データ内のタイミング不規則性を検出するステップと、
前記コンピュータにより、前記イベントベースの試験データから、検出されたタイミング不規則性を抽出するステップと、
前記コンピュータにより、抽出されたタイミング不規則性を有していない対応する正規化されたイベントベースの試験データを生成するステップと、
前記コンピュータにより、前記正規化されたイベントベースの試験データを環化し、前記タイミング不規則性を有していない対応するサイクルベースの試験データを生成するステップと、
を含むことを特徴とする方法。
【請求項７】
前記抽出されたタイミング不規則性を有していない対応する正規化されたイベントベースの試験データを生成するステップは、シミュレートされたデバイスクロックエッジのオフセットと前記デバイスクロックエッジの個々の予想オフセットとの間の検出された時間差により、前記イベントベースの試験データファイル内の１つ又は複数のデータ信号を前記コンピュータによって補償するステップを含むことを特徴とする請求項６に記載の方法。
【請求項８】
前記抽出されたタイミング不規則性を有していない対応する正規化されたイベントベースの試験データを生成するステップは、シミュレートされたデータ信号エッジのオフセットと前記データ信号エッジの個々の予想オフセットとの間の時間差により、前記イベントベースの試験データファイル内の１つ又は複数のデータ信号を前記コンピュータによって補償するステップを含むことを特徴とする請求項６に記載の方法。
【請求項９】
サイクルベースのテスタが、タイミング不規則性ファイル内に含まれている前記抽出されたタイミング不規則性を前記サイクルベースの試験データ内に再注入して、被検デバイスを試験できるようにするべく、サイクルベースのテスタによって読み取り可能な前記タイミング不規則性ファイル内に、前記抽出したタイミング不規則性を保存するステップを有することを特徴とする請求項６乃至８の何れか１項に記載の方法。
【請求項１０】
前記タイミング不規則性は、クロック周期ジッタ及びクロック周期ドリフトのいずれか一方又はその両方を有していることを特徴とする請求項６乃至９の何れか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース同期タイミングの抽出，環化，及びサンプリングに関し、さらに詳しくは、意図的に注入されたタイミング不規則性を含むイベントベースの試験データを、タイミング不規則性を有していないサイクルベースの試験データに変換するトランスレータツール（translator tool）、並びに、意図的に注入されたタイミング不規則性を含むイベントベースの試験データを、タイミング不規則性を有していないサイクルベースの試験データに変換するコンピュータ化された方法に関する。
【背景技術】
【０００２】
データの収集，処理，及び分析における増大するコンピュータの活用の結果、システムのアセンブリプロセス及び関連ハードウェアの継続的な改善がもたらされた。そして、集積回路の速度及び密度の改善により、これら集積回路の設計及び試験の費用と複雑性が劇的に増大している。現在、集積回路デバイスの設計及びシミュレーションには、統合型多機能ＥＡＤ（Ｅｌｅｃｔｒｏｎｉｃ  Ａｕｔｏｍａｔｉｏｎ  Ｄｅｓｉｇｎ）ツールが使用されている。集積回路の設計には、デバイス機能とデバイスタイミングの両要件を含むデバイス仕様を満足するように、デバイスコンポーネントを組み合わせるステップが必要となる。そして、通常、その設計を、シミュレーションにより、デバイス仕様に照らして検証する。すなわち、シミュレータ（これは、通常、ＥＡＤツール内に内蔵されている）により、その設計結果に対して入力刺激の組を印加し、シミュレーション出力応答の組を受信及び監視することにより、設計の動作をシミュレートするのである。この入力刺激は、デバイス仕様の機能及びタイミング要件を試験するべく設計されている。シミュレータは、シミュレーション出力応答を予想出力応答値と比較し、設計の動作を検証する。そして、その設計がデバイス仕様を満足していることが検証された場合に、デバイスの物理的実装（すなわち、「プロトタイプ」）を生成し、入力刺激と予想出力応答の個々のペアを含むシミュレーション試験データを使用した試験により、設計に照らして物理デバイスの予想動作を検証することになる。
【０００３】
一般に、シミュレータツール（simulator tool）は、入力刺激と予想出力応答の個々のペアを含むシミュレーション試験データを、当産業分野において「イベントベース」のデータフォーマットと呼ばれているものを実装したファイルに出力する。このイベントベースのデータフォーマットの例としては、ＩＥＥＥ規格１３６４−２００１「ＶＣＤ（Ｖｉｒｏｌｏｇｙ  Ｃｈａｎｇｅ  Ｄｕｍｐ）フォーマット」やＩＥＥＥ規格１４５０−１９９９「ＳＴＩＬ（Ｓｔａｎｄａｒｄ  Ｔｅｓｔ  Ｉｎｔｅｒｆａｃｅ  Ｌａｎｇｕａｇｅ）フォーマット」が含まれる。例えば、ＶＣＤイベントベースデータファイルには、通常、ヘッダ情報，変数定義（例：ピン番号又は名称定義），及び使用する時間的尺度が含まれている。これに続いて、ファイルには、通常、ダンプする変数の範囲及びタイプの定義が含まれ、この後に、それぞれのシミュレーション時間増分における実際の値の変化が続いている。なお、時間増分において値が変化した変数のみがリストアップされる。
【０００４】
一方、これとは対照的に、集積回路テスタ（これは、通常、大規模かつ複雑な産業用ＡＴＥ（Ａｕｔｏｍａｔｅｄ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）である）は、固定されたデバイスサイクルによって動作する。従って、ＡＴＥは、通常、「サイクルベース」のデータフォーマットによって実装されたファイルの形態の入力試験データを必要としている。一般に、サイクルベースのデータフォーマットには、固定デバイスサイクルタイムによって定義されるベクトルの組と波形の組が含まれる。
【０００５】
イベントベースのデータファイルフォーマットとサイクルベースのデータファイルフォーマットは、互換性を有していない。従って、シミュレータによって生成されたシミュレーション試験データを利用してプロトタイプの動作を検証するには（或いは、生産段階において、製造したデバイスの動作を検証するには）、イベントベースのシミュレーション試験データファイルをＡＴＥと互換性を有するサイクルベースの試験データファイルに変換しなければならない。
【０００６】
このイベントベースのシミュレーション試験データファイルから、プロトタイプ又はＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：被検デバイス）を試験する特定のＡＴＥに適したサイクルベースの試験データへの変換は、通常、トランスレータツールによって実行する。イベントベースのシミュレーション試験データが有する互換性欠如に伴う問題点の１つは、イベントベースのデータが、それぞれのイベントごとに１つの時点を反映していることである。すなわち、実際のシリコンにおいては、イベントが発生し得る時点は、実際には、最良のケースと最悪のケースの極値間にわたる範囲となる。信号タイミングのこのあいまい領域を含むデバイスタイミング図を提供することにより、トランスレータツールは、シミュレータが実行するデバイスサイクルを識別した後に、そのタイミング図における出現状態に応じてデバイスサイクル仕様に従って試験を実行し、実際のデバイス仕様に応じた試験を生成することができる。すなわち、トランスレータツールは、基本的に、イベントベースのシミュレーション試験データから、物理デバイスを試験する特定のＡＴＥに必要なサイクルベースのファイルフォーマットで実装された個別波形（すなわち、個別動作の固定された組によって特徴付けられたタイミング図）及び対応する個別データベクトル（すなわち、それら個別動作のシーケンス）を抽出するべく、イベントベースのシミュレーション試験データに対して固定サイクルを適用するのである。
【０００７】
現在において設計及び製造されている集積回路の多くは、ＳｅｒＤｅｓ（Ｓｅｒｉａｌｉｚｅｒ／Ｄｅｓｅｒｉａｌｉｚｅｒ）、ＳＯＮＥＴ、Ｇｉｇａｂｉｔ  Ｅｔｈｅｒｎｅｔ（登録商標）、ＩｎｆｉｎｉＢａｎｄ、及びＦｉｂｒｅＣｈａｎｎｅｌチップを含む高速ネットワーク通信デバイスなどの高速デジタルシリアル通信デバイスである。このようなシリアルデバイスにおいては、データの伝送及び回復をクロック信号に依存している。しかしながら、熱やその他の変動により、データ伝送の際に、ドリフト，ジッタ，及びその他のタイミングの不規則性がデータに発生することになる。これを補償するべく、多くの場合に、最新の高速シリアルデバイスは、内部クロック回復システムを含んで構成されており、クロック信号をシリアルデータ自身の内部に組み込んでいる。シリアルレシーバ上のクロック回復回路には、基本的に、クロック信号に対して「ｓｎａｐ  ｔｏ  ｇｒｉｄ（グリッドに対する整合）」を実行して検出されたクロック周期の変動に適応するソース同期機能が含まれている。なお、この「ソース同期」という用語は、データ伝送の際に、ドリフトやジッタが生じたり、或いは、その他のタイミング不規則性を呈しているクロックを再度同期化する回路機能を意味するものである。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このシリアルデバイス上のクロック回復回路の機能を試験するべく、試験技術者は、しばしば、シミュレーションの際に、試験データ内にタイミング不規則性を注入する。これは、設計技術者が手動で実行するか、或いは、シミュレータと共に提供されているタイミング不規則性注入ツールを使用して自動的に実行可能である。しかしながら、前述のように、従来のトランスレータツールは、基本的に、シミュレーション試験データフォーマットから個別波形（すなわち、個別動作の固定された組によって特徴付けられているタイミング図）及び対応する個別データベクトル（それら個別動作のシーケンス）を抽出するべく、イベントベースのシミュレーション試験データに対して固定サイクルを適用する。そして、注入されたタイミング不規則性を含むシリアルデバイスシミュレーションから試験ベクトルを生成する際に、これが問題となるのである。すなわち、テスタは、理想的なデバイス仕様タイミング図に基づいて生成された固定周期のデバイスサイクルを必要としているが、トランスレータツールは、通常、注入されたタイミング不規則性を含むイベントベースの試験データをデバイス仕様の理想的なタイミング図とマッチングすることができず、この結果、しばしば、環化エンジン（cyclization engine）が、このタイプのデータのデバイスサイクルを生成することができないのである。従って、これらデバイス上のソース同期ハードウェアを試験するべく、このようなタイミング不規則性を含むイベントベースの試験データからサイクルベースの試験データを生成することは非常に困難なのである。このため、このような注入されたタイミング不規則性を含むイベントベースのシミュレーション試験データからドリフトやジッタなどのタイミング不規則性を抽出及び除去し、物理的シリアルデバイスを試験する特定のＡＴＥに固有のフォーマットを有する対応する「クリーン」なサイクルベースの試験データ（すなわち、注入されたタイミング不規則性を有していない固定デバイスサイクル）を生成するツールに対するニーズが存在している。又、このようなタイミング不規則性を抽出し、この抽出したタイミング不規則性をＡＴＥが使用可能なフォーマットでＡＴＥに提供し、デバイスを試験する際に、ＡＴＥが、ＡＴＥの独自のタイミング不規則性注入モジュールを使用して、この抽出されたタイミング不規則性を「クリーン」なサイクルベースの試験データに再注入できるようにするツール用の技法に対するニーズも存在している。
【課題を解決するための手段】
【０００９】
本発明によれば、意図的に注入されたタイミング不規則性を有するイベントベースのシミュレーション試験データからドリフトやジッタなどのタイミング不規則性を抽出し、タイミング不規則性を有していないサイクルベースの試験データを生成する技法が提供される。本発明は、好ましくは、シミュレータ又はその他の設計ツールによって生成されたイベントベースの試験データを、集積回路テスタが使用可能なサイクルベースの試験データに変換するトランスレータツール内に内蔵される。このトランスレータツールは、好ましくは、意図的に注入されたタイミング不規則性を含むイベントベースの試験データを、意図的に注入されたタイミング不規則性を有していない正規化されたイベントベースの試験データに正規化する正規化機能を含んでいる。又、このトランスレータツールには、好ましくは、正規化されたイベントベースの試験データを、ＡＴＥ（Ａｕｔｏｍａｔｅｄ  Ｔｅｓｔ  Ｅｑｕｉｐｍｅｎｔ）が使用可能なサイクルベースの試験データに環化する環化エンジンも含まれている。
【００１０】
一実施例においては、正規化機能は、イベントベースの試験データを生成したシミュレータが提供するシミュレートされたデバイスクロックを使用することにより、意図的に注入されたタイミング不規則性を含むイベントベースの試験データの正規化を実行する。この正規化機能は、シミュレートされたデバイスクロックとその予想エッジ間における時間差のオフセットにより、イベントベースの試験データファイル内のデータ信号を補償する。正規化機能は、ジッタ抽出機能とドリフト抽出機能を起動し、イベントベースの試験データ内のデータ信号から既存のジッタ及び／又はドリフトを除去する。この抽出したジッタ及び／又はドリフトは、好ましくは、「不規則なタイミングパラメータ」メモリ内に記録され、これを利用することにより、被検デバイスを試験する前に、テスタがタイミング不規則性を再注入可能なテスタ入力フォーマットと互換性を有するタイミング不規則性ファイルを生成することができる。
【００１１】
別の実施例においては、正規化機能は、イベントベースの試験データファイル内に含まれる様々なデータ信号用の許容変動パラメータを含む正規化仕様に基づいて、意図的に注入されたタイミング不規則性を含むイベントベースの試験データの正規化を実行する。この正規化機能は、シミュレートされたデータ信号のエッジとその予想エッジ間における時間差のオフセットにより、イベントベースの試験データファイル内のデータ信号を補償する。この正規化機能は、ジッタ抽出機能とドリフト抽出機能を起動し、イベントベースの試験データ内のデータ信号から既存のジッタ及び／又はドリフトを除去する。なお、この場合にも、この抽出したジッタ及び／又はドリフトは、「不規則なタイミングパラメータ」メモリ内に記録され、これを利用することにより、被検デバイスを試験する前に、テスタがタイミング不規則性を再注入可能なテスタ入力フォーマットと互換性を有するタイミング不規則性ファイルを生成することができる。
【発明を実施するための最良の形態】
【００１２】
本発明及びこれに付随する利点の多くに関しては、添付図面との関連で、以下の詳細な説明を参照することにより、容易に明らかとなり、その理解が深まると共に、十分に理解すことができよう。なお、添付図面においては、類似の参照符号により、同一又は類似のコンポーネントを示している。
【００１３】
次に、本発明について述べると、図１は、本発明の技法を実装するトランスレータツール３０を含む集積回路設計／試験システム１０のブロック図である。
【００１４】
トランスレータ３０の入力は、シミュレートされたクロック周期のタイミング不規則性をデータ信号の少なくとも１つの中に含むイベントベースのシミュレーション試験データファイル２１である。この例示用の実施例においては、クロック周期のタイミング不規則性は、このようなタイミング不規則性を補償するべく設計されたＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ：被検デバイス）５０上に存在するクロック回復回路５２を試験するために導入されている。なお、当技術分野において周知の如く、波形の「周期」とは、波の１つの完全なサイクルが発生するのに要する時間のことである。クロック同期システムの場合には、クロック信号の周期が一定であり、クロックが、すべてのクロック周期において、正確に同一時点において反復することが望ましい。タイミング不規則性（すなわち、固有の周期特性上の欠陥）は、クロックジッタ，クロックドリフト，又はその他のこの種のクロック周期の不規則性の形態をとることができる。なお、「クロックジッタ」とは、クロック信号のサンプリングエッジの時間軸における変動のことであり、「クロックドリフト」とは、時間の経過に伴う発振器周波数におけるシステマティックな変化の線形（１次）成分のことである。ドリフトは、エージング，環境における変化，及び発振器外部のその他の要因によって発生する。なお、「エージング」とは、発振器の内部変化に起因する時間に伴う周波数の変化のことである。エージングは、通常、共振周波数における略線形の変化であって、正又は負であり、環境や電源などの発振器外部の要因が一定に維持されている場合にも発生する。エージングを引き起こす原因には、水晶振動子上での異質材料の形成、発振器回路内における変化、或いは、石英材料又は水晶振動子構造内における変化を含む多くのものが含まれる。
【００１５】
イベントベースのシミュレーション試験データファイル２１の一例は、ＶＣＤ（Ｖａｌｕｅ  Ｃｈａｎｇｅ  Ｄｕｍｐ）ファイルフォーマット（ＩＥＥＥ規格１３６４−２００１）に従ってフォーマットされている（なお、この規格の開示内容のすべては、本引用により、本明細書に包含されるものとする）。ＶＣＤは、シミュレーションセッションにおいて、信号の値などの変数値に対する変化をファイル内に記録する。
【００１６】
図２（Ａ）は、データ信号内に導入されたタイミングの不規則性を含んでいないシミュレータによって生成されたシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａのＶＣＤシミュレーション試験データファイルの一例の抜粋を示している。そして、図３（Ａ）には、シミュレートされた時間尺度に対するシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａの波形を示すタイミング図が示されている。図示の如く、これらのエッジは、時間尺度のグリッドと同期した状態で発生している。データ周期は、１００ピコ秒（ｐsec）である。
【００１７】
クロック回復回路５２を試験するために、試験技術者は、タイミング不規則性注入ツール２２を利用して、シミュレーション試験データにタイミング不規則性を導入することができる。例えば、図２（Ｂ）は、ジッタをデータ信号内に導入するシミュレータによって生成された図２（Ａ）のシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａのＶＣＤシミュレーション試験データファイルの一例の抜粋を示している。そして、図３（Ｂ）には、この図２（Ｂ）のＶＣＤファイルによって表されるシミュレートされた時間尺度に対するシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａの波形を示すタイミング図が示されている。図示の如く、これらのエッジは、理想的なクロック周期から変化している。
【００１８】
別の例として、図２（Ｃ）は、データ信号にドリフトを導入するシミュレータによって生成された図２（Ａ）のシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａのＶＣＤシミュレーション試験データファイルの一例の抜粋を示している。そして、図３（Ｃ）には、この図２（Ｃ）のＶＣＤファイルによって表されるシミュレートされた時間尺度に対するシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａの波形を示すタイミング図が示されている。図示の如く、クロック周期は、時間の経過と共に線形で増大している。
【００１９】
図２（Ｄ）は、データ信号内にジッタとドリフトの両方を導入するシミュレータによって生成された図２（Ａ）のシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａのＶＣＤシミュレーション試験データファイルの一例の抜粋を示している。そして、図３（Ｄ）には、図２（Ｄ）のＶＣＤファイルによって表されるシミュレートされた時間尺度に対するシリアル受信データ変数ＲｅｃｅｉｖｅＤａｔａの波形を示すタイミング図が示されている。図示の如く、クロック周期が、時間の経過と共に線形で増大すると共に、遷移エッジが、ドリフトするクロック周期に関連して変化している。
【００２０】
図２（Ｂ）、図２（Ｃ）、及び図２（Ｄ）に示されているＶＣＤフォーマットファイルの例の抜粋に示されているように、イベントベースのデータファイルは、変数状態における変化と、その変化が発生した時間のみを記録するため、イベントベースのファイルフォーマットは、シミュレートされた試験データ内にジッタやドリフトなどの固有のクロック周期の不規則性を含む能力をサポートしている。
【００２１】
トランスレータツール３０は、好ましくは、環化エンジン３２を含んでいる。この環化エンジン３２は、イベントベースの試験データファイル２１（例：ＶＣＤフォーマットされたファイル）を処理し、デバイス仕様を記述するタイミング図２３に基づいて、一連の同期化されたデバイスサイクルを抽出する。このタイミング図２３は、試験技術者によって手動で生成するか、或いは、ＶＣＤシミュレーション試験データファイル２１を読み取り、デバイスサイクルを生成する環化エンジン３２が使用可能な波形の組を生成するタイミング抽出器を使用することにより、イベントベースのデータ２１から抽出することができる。
【００２２】
環化エンジン３２は、イベントベースの試験データ１２を、タイミング図２３に記述されている波形にマッチングし、一連の固定周期のデバイスサイクルを生成するべく機能する。そして、サイクルベースのファイルフォーマットの場合に、イベントベースの試験データ２１にジッタやドリフトなどのタイミング不規則性が含まれている場合には、環化エンジン３２は、それらの不規則に時間設定されたデータをデバイスタイミング図２３にマッチングすることができず、環化は実行不可能である。
【００２３】
従って、本発明によれば、意図的に注入されたタイミング不規則性を含むイベントベースのシミュレーション試験データ２１からタイミング不規則性を除去し、正規化されたイベントベースの試験データ３１を生成するべく機能する正規化機能３８がトランスレータツール３０に提供されている。この結果、環化エンジン３２は、デバイス仕様タイミング図２３に照らして正規化されたイベントベースの試験データ３１を環化し、「クリーン」なデータベクトル３３ａ及び波形３３ｂの組を生成することができる。好ましくは、正規化の際には、タイミング不規則性を「不規則なタイミングパラメータ」メモリ３６内に記録し、別個のファイル３７としてフォーマットする（テスタ４０は、このファイルにアクセスし、シミュレートされたタイミング不規則性３７をクリーンなデータベクトル３３ａ及び波形３３ｂ内に再注入し、シリアルデバイス５０のクロック回復回路５２を試験することができる）。
【００２４】
図４は、意図的に注入されたタイミング不規則性を有するイベントベースの試験データの処理における環化エンジン３２の動作方法１００を示すフローチャートである。図示の如く、この方法１００においては、まず、固定デバイスサイクル周期を取得する（ステップ１０１参照）。そして、環化エンジン３２は、このデバイスサイクル周期を使用し、それぞれのタイミングインターバルごとに、デバイスサイクルベクトル及び波形に対して、固定されたタイミンググリッドを適用する。次いで、環化エンジン３２は、イベントベースのデータの第１のタイミングインターバルを抽出する（ステップ１０２参照）。通常、環化エンジン３２は、固定デバイスサイクル周期に等しいイベントベースのシミュレーション試験データ２１内の期間を選定する。例えば、環化エンジン３２が図２（Ａ）のイベントベースの試験ファイルを環化する場合には、デバイスサイクル周期が１００ピコ秒であると環化エンジンに対して指示することができる。この例においては、次いで、環化エンジン３２は、図２（Ａ）のイベントベースの試験データファイルから第１の１００ピコ秒のイベントを抽出することになる。なお、この第１の１００ピコ秒のイベントにおいては、変数ＲｅｃｅｉｖｅＤａｔａは、７０ピコ秒において論理１から論理０に遷移している。
【００２５】
次いで、環化エンジン３２は、このイベントベースのデータの抽出したタイミングインターバルに対して正規化を実行すべきかどうかを判定する（ステップ１０３参照）。意図的に注入されたタイミング不規則性がイベントベースの試験データ２１に含まれていないこの例の場合には、正規化を実行する必要はない。従って、環化エンジン３２は、提供されているタイミング図に対して、このイベントベースのデータの抽出されたインターバルをマッチングするべく試みる（ステップ１０４参照）。そして、マッチが検出された場合には（ステップ１０５における判定による）、その抽出されたインターバルに対応するデバイスサイクルが生成される（ステップ１０６参照）。すなわち、この観点において、データベクトルがサイクルベースの試験データベクトルファイル３３ａに追加されると共に、対応する波形がサイクルベースの試験データ波形ファイル３３ｂに追加される。一方、マッチが検出されない場合には（ステップ１０５の判定による）、環化データ内のホールが記録される（ステップ１０７参照）。そして、このステップで、環化を終了するか、或いは、残りのイベントベースのデータインターバルを環化する試みを継続可能である。そして、マッチが検出されるか、或いは、マッチは検出されないが環化を継続する場合には、環化エンジン３２は、イベントベースの試験データ２１に、環化するべき更なるタイミングインターバルが含まれているかどうかを判定する。そして、環化するべき更なるイベントベースの試験データタイミングインターバルが残っている場合には、環化エンジンは、すべてのイベントベースの試験データの環化が完了するか、或いは、環化を終了させるホールがデータ内において検出されるまで、このプロセス（ステップ１０２〜ステップ１０８）を反復することになる。
【００２６】
タイミング不規則性が注入されていないイベントベースの試験データファイルを処理するのではなく、意図的に注入されたタイミング不規則性を含むイベントベースの試験データファイルを環化エンジン３２が処理すると想定する。この場合には、環化エンジン３２が正しくデータを環化できるように、イベントベースの試験データ２１に対して正規化を実行するべく、環化エンジン３２に対して指示することができる（例：ステップ１０３）。この観点において、環化エンジン３２は、固定周期デバイスサイクルのシーケンス（すなわち、試験ベクトルファイル３３ａ及び試験波形ファイル３３ｂ）と、試験データ２１から抽出されたタイミング不規則性３５ａ，３５ｂを再注入する方法をテスタ４００に指示する別個のタイミング不規則性ファイル３７と、を生成する。すなわち、図４の方法を再度参照すると、第１のタイミングインターバルを抽出した後に（ステップ１０２参照）、本方法１００は、正規化の実行を要すると判定するのである（ステップ１０３参照）。この正規化の実行には、２つの好適な実施例が存在している。
【００２７】
第１の実施例は、シミュレート対象のデバイスのシミュレーションの際にシミュレータ２０によって生成されるクロック信号２６を利用するものである。通常、このシミュレートされたクロック信号は、デバイスのクロック回復回路によって生成される内部信号であり、クロック回復回路が使用するものであって、一般にチップの外部には提供されない。しかしながら、シミュレーションの際に、シミュレータは、試験データと共に利用できるように、このデータ回復クロック信号を容易に含むことが可能であり、この結果、この第１実施例においては、シミュレータ２０は、シミュレートされた試験データ２１の一部として、このクロック信号２６を提供している。環化エンジン３２は、デバイスサイクル周期を、このシミュレートされたデバイスクロックと同期させ、シミュレートされたデバイスクロックのデバイスサイクル周期グリッドに対する「ｓｎａｐ−ｔｏ−ｇｒｉｄ（グリッドに対する整合）」操作を基本的に実行する。環化エンジン３２は、提供されているタイミング図に対してイベントベースのデータの抽出されたインターバルをマッチングするべく試み、シミュレートされたデバイスクロックとデバイスサイクル周期間における時間差に応じて、イベントベースのデータインターバル内のデータのタイミングを補償する（ステップ１０９参照）。そして、イベントベースのデータインターバル内にタイミング不規則性が検出された場合には、環化エンジンは、好ましくは、試験データから抽出されたタイミング不規則性を再注入する方法をテスタに対して指示するタイミング不規則性ファイル３７の生成に使用するべく、それらのタイミング不規則性３５ａ、３５ｂを記録する（ステップ１１０参照）。マッチが検出されない場合には、環化データ内のホールを記録する。一方、マッチが検出された場合には（ステップ１０５の判定による）、抽出されたインターバルに対応するデバイスサイクルが生成される（ステップ１０６参照）。すなわち、この観点において、データベクトルがサイクルベースの試験データベクトルファイル３３ａに追加されると共に、対応する波形がサイクルベースの試験データ波形ファイル３３ｂに追加されることになる。そして、このステップで、環化は終了するか、或いは、残りのイベントベースのデータインターバルを環化する試みを継続することができる。そして、マッチが検出されるか、或いは、マッチは検出されないが環化を継続する場合には、環化エンジンは、イベントベースの試験データに、環化するべき更なるタイミングインターバルが含まれているかどうかを判定する（ステップ１０８参照）。そして、環化するべき更なるイベントベースの試験データタイミングインターバルが残っている場合には、環化エンジン３２は、すべてのイベントベースの試験データ２１の環化が完了するか、或いは、環化を終了させるホールがデータ内において検出されるまで、このプロセス（ステップ１０２、１０３、１０９、１１０、１０５、１０６又は１０７、及び１０８）を反復する。
【００２８】
第２の実施例は、試験データファイル２１と共に環化エンジン３２に提供される正規化仕様２４を利用するものである。この正規化仕様２４は、所与のデータ信号の理想値からの逸脱を許容する変動割合などの情報を規定している。環化エンジン３２は、正規化仕様２４に定義されているように、それぞれのデータ信号のエッジの遷移における規定されている変動を許容しつつ、提供されているタイミング図２３に対して、イベントベースのデータ２１の抽出されたインターバルをマッチングするべく試みる（ステップ１１１参照）。そして、イベントベースのデータインターバル内にタイミング不規則性（すなわち、理想的なマッチング波形からの逸脱）が検出された場合には、環化エンジン３２は、好ましくは、被検デバイス５０を試験する際に、試験データから抽出されたタイミング不規則性をクリーンなデバイスサイクル内に再注入するべくテスタ５０が利用可能なタイミング不規則性ファイル３７の生成に使用するべく、これらのタイミング不規則性３５ａ、３５ｂをメモリ３６内に記録する（ステップ１１２参照）。そして、許容されている理想値からの逸脱の量を考慮し、マッチが検出された場合には（ステップ１０５の判定による）、抽出されたインターバルに対応するデバイスサイクルが、理想的なマッチング波形に従って生成される（ステップ１０６参照）。すなわち、この観点において、デバイスサイクルデータベクトルがサイクルベースの試験データベクトルファイル３３ａに追加されると共に、対応するデバイスサイクル波形がサイクルベースの試験データ波形ファイル３３ｂに追加されることになる。一方、マッチが検出されない場合には、環化データ内のホールが記録される。そして、このステップで、環化は終了するか、或いは、残りのイベントベースのデータインターバルを環化する試みを継続することができる。マッチが検出されるか、或いは、マッチは検出されないが環化を継続する場合には、環化エンジンは、環化するべき更なるタイミングインターバルがイベントベースの試験データに含まれているかどうかを判定する。そして、環化するべき更なるイベントベースの試験データタイミングインターバルが残っている場合には、環化エンジンは、すべてのイベントベースの試験データの環化が完了するか、或いは、環化を終了させるホールがデータ内において検出されるまで、このプロセス（ステップ１０２、１０３、１１１、１１２、１０５、１０６又は１０７、及び１０８）を反復することになる。
【００２９】
次に、図１のトランスレータツール３０の正規化機能３８の第１実施例の詳細を述べると、図５は、シミュレートされたデバイスクロックを使用してイベントベースの試験データを正規化する動作方法２００を示すフローチャートである。この方法２００においては、まず、デバイスサイクル周期の開始点と理想デバイスクロックエッジ間の予想オフセットを取得する（ステップ２０１参照）。次いで、本方法２００は、ジッタ抽出機能３４ａを起動し（ステップ２０２参照）、これにより、後述する方法に従って、イベントベースの試験データインターバルからジッタを抽出及び除去する。次いで、本方法２００は、ドリフト抽出機能３４ｂを起動し（ステップ２０３参照）、これにより、後述する方法に従って、イベントベースの試験データインターバルからドリフトを抽出及び除去する。次いで、本方法２００は、正規化されたイベントベースの試験データインターバルをリターンするが（ステップ２０４参照）、これには、ジッタ及び／又はドリフトは含まれていない。
【００３０】
図６（Ａ）は、正規化機能３８の第１実施例用のジッタ抽出機能３４ａの模範的な実施例の動作方法２１０のフローチャートである。起動すると、本方法２１０は、まず、デバイスサイクル周期の開始点とクロックエッジとの間の予想オフセットを取得する（ステップ２１１参照）。通常、この予想オフセットは、デバイス仕様又は試験技術者から提供される。次いで、本方法２１０は、デバイスサイクル周期の開始点とシミュレートされたクロックエッジとの間におけるオフセットを計測する（ステップ２１２参照）。例えば、図７（Ａ）には、受信データＲｅｃｅｉｖｅＤａｔａを回復するのに使用されるクロック回復信号ＲｅｃｅｉｖｅＣｌｋが変化ダンプデータ内に含まれている本発明の第１実施例に従って実装されたＶＣＤファイルの一例が示されている。この受信データ信号ＲｅｃｅｉｖｅＤａｔａには、意図的に注入されたジッタが含まれており、これは、図２（Ｂ）に示されているものと同一である。この例においては、デバイスサイクル周期の開始点とクロックエッジ間の予想オフセットは、立ち上がりエッジについては、５０ピコ秒であり、立ち下がりエッジについては、０ピコ秒である。図８（Ａ）は、受信回路クロック信号ＲｅｃｅｉｖｅＣｌｏｃｋと、シミュレートされた受信データ信号ＲｅｃｅｉｖｅＤａｔａと、提供されているタイミング図に対して環化エンジン３２がマッチングするべく試みることになる正規化機能３８によって生成された正規化されたＲｅｃｅｉｖｅＤａｔａとを示すタイミング図である。図７（Ａ）のＶＣＤファイル及び図８（Ａ）のタイミング図に示されているように、第１の１００ピコ秒の時間インターバルにおけるデバイスサイクル周期の開始点とシミュレートされた立ち上がりクロックエッジからのオフセット（図６（Ａ）の方法２１０のステップ２１２）は、＋５５ピコ秒である。
【００３１】
次いで、本方法２１０は、予想オフセットとシミュレートされたオフセットとの間の差を算出する（ステップ２１３参照）。なお、この例においては、予想オフセット（＋５０ピコ秒）とシミュレートされたオフセット（＋５５ピコ秒）との間の差は、−５ピコ秒である。次いで、本方法２１０は、この算出された差を、正規化された試験データインターバル内のシミュレートされたデータエッジに加算する（ステップ２１４参照）。この例においては、図７（Ａ）及び図８（Ａ）に示されているように、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号のエッジは、＋７５ピコ秒に位置している。従って、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号エッジは、−５ピコ秒だけ正規化され、この結果、＋７０ピコ秒に位置する正規化されたエッジがもたらされることになる。次いで、本方法２１０は、この算出された差を、正規化されたサイクルベースの試験データインターバル内に注入するジッタの量を示すジッタパラメータとして記録する（ステップ２１５参照）。
【００３２】
図６（Ｂ）は、正規化機能３８の第１実施例用のドリフト抽出機能３４ｂの模範的な実施例の動作方法２２０のフローチャートである。起動すると、この方法２２０においては、まず、デバイスサイクル周期の開始点とクロックエッジ間の予想オフセットを取得する（ステップ２２１参照）。通常、この予想オフセットは、デバイス仕様又は試験技術者から提供される。次いで、本方法２２０は、デバイスサイクル周期の開始点とシミュレートされたクロックエッジとの間のオフセットを計測する（ステップ２２２参照）。例えば、図７（Ｂ）には、受信データＲｅｃｅｉｖｅＤａｔａの回復に使用されるクロック回復信号ＲｅｃｅｉｖｅＣｌｋが変化ダンプデータ内に含まれている本発明の第１実施例に従って実装されたＶＣＤファイルの一例が示されている。この受信データ信号ＲｅｃｅｉｖｅＤａｔａには、意図的に注入されたドリフトが含まれており、これは、図２（Ｃ）に示されているものと同一である。この例においては、デバイスサイクル周期の開始点とクロックエッジとの間の予想オフセットは、立ち上がりエッジについては、５０ピコ秒であり、立ち下がりエッジについては、０ピコ秒である。図８（Ｂ）は、受信回路クロック信号ＲｅｃｅｉｖｅＣｌｏｃｋと、シミュレートされた受信データ信号ＲｅｃｅｉｖｅＤａｔａと、提供されたタイミング図に対してマッチングするべく環化エンジン３２が試みることになる正規化機能３８によって生成された正規化されたＲｅｃｅｉｖｅＤａｔａとを示すタイミング図である。図７（Ｂ）のＶＣＤファイル及び図８（Ｂ）のタイミング図に示されているように、第１の１００ピコ秒の時間インターバルにおけるデバイスサイクル周期の開始点とシミュレートされた立ち上がりクロックエッジのオフセット（図６（Ｂ）の方法２２０のステップ２２２）は、＋５５ピコ秒である。
【００３３】
次いで、本方法２２０は、予想オフセットとシミュレートされたオフセットとの間の差を算出する（ステップ２２３参照）。なお、図７（Ｂ）及び図８（Ｂ）に示されている例においては、この予想オフセット（＋５０ピコ秒）とシミュレートされたオフセット（＋５５ピコ秒）との間の差は、−５ピコ秒である。次いで、本方法２２０は、この現在のインターバルのクロック周期が拡大（増大）しているかどうかを判定する（ステップ２２４参照）。これには、ドリフト抽出機能３４ｂが以前のインターバルに関する情報を保存するか、或いは、好適な実施例におけるように、正規化機能が以前のインターバルに関する情報を保存し、この情報をドリフト抽出機能３４ｂに対してパラメータ（又は、メモリ（例：「不規則なタイミングパラメータ」メモリ３６）内に情報を保存するパラメータに対するポインタ）として伝達するステップを必然的に伴っている。当然のことながら、ドリフト抽出機能３４ｂを最初に起動した際には、この以前の情報は存在しない。現在のインターバルのクロック周期が拡張しているかどうかを判定するべく、ドリフト抽出機能３４ｂは、好ましくは、予想オフセットとシミュレートされたオフセットとの間の算出された差が、最後のインターバル以来、増大（拡大）しているかどうかを判定する。そして、増大している場合には、本方法２２０は、以前のインターバルのクロック周期も拡大していたかどうかを判定する（ステップ２２５参照）。そして、現在のインターバルと以前のインターバルの両方のクロック周期がクロック周期の拡大を示している場合には、本方法２２０は、算出された差を、正規化された試験データインターバル内のシミュレートされたデータエッジに加算する（ステップ２２８参照）。次いで、本方法２２０は、この算出された差を、正規化されたサイクルベースの試験データインターバル内に注入するジッタの量を示すジッタパラメータとして記録する（ステップ２２９参照）。
【００３４】
一方、以前のインターバルのクロック周期がクロック周期の拡大を示していない場合には、ドリフト抽出機能３４ｂは、データがドリフトを呈していないものと見なす。但し、好ましくは、将来のドリフト発生の可能性を考慮し、この現在のインターバルに関する情報は記録される。
【００３５】
一方、現在のインターバルのクロック周期がクロック周期の拡大を示していない場合には、本方法２２０は、現在のクロック周期が縮小（減少）しているかどうかを判定する（ステップ２２６参照）。この場合にも、これには、前述のように、以前のインターバルに関する情報の保存が必然的に伴うことになる。現在のインターバルのクロック周期が縮小しているかどうかを判定するべく、ドリフト抽出機能３４ｂは、好ましくは、予想オフセットとシミュレートされたオフセットとの間の算出された差が、最後のインターバル以降に、減少しているかどうかを判定する。そして、減少（縮小）している場合には、本方法２２０は、以前のインターバルのクロック周期も縮小していたかどうかを判定する（ステップ２２７参照）。そして、現在のインターバルと以前のインターバルの両方のクロック周期がクロック周期の縮小を示している場合には、本方法２２０は、この算出された差を、正規化された試験データインターバル内のシミュレートされたデータエッジに加算する（ステップ２２８参照）。次いで、本方法２２０は、この算出された差を、正規化されたサイクルベースの試験データインターバル内に注入するジッタの量を示すジッタパラメータとして記録する（ステップ２２９参照）。
【００３６】
一方、以前のインターバルのクロック周期がクロック周期の縮小を示していない場合には、本方法２２０は、データがドリフトを呈していないものと見なす。但し、好ましくは、将来のドリフト発生の可能性を考慮し、この現在のインターバルに関する情報は記録される。
【００３７】
この例においては、図７（Ｂ）及び図８（Ｂ）に示されているように、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号のエッジは、すべての１００ピコ秒のインターバルごとに、＋５ピコ秒だけドリフトしている。従って、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号のエッジは、図６（Ｂ）の方法を使用し、１００ピコ秒ごとに−５ピコ秒だけ正規化されることになる。
【００３８】
次に、図１のトランスレータツール３０の正規化機能３８の第２実施例の詳細について述べると、図９（Ａ）は、正規化仕様２４を使用してイベントベースの試験データからジッタを抽出する動作方法２３０を示すフローチャートである。この正規化仕様には、シミュレートされた試験データファイル２１内に含まれているデータ信号が、デバイス仕様を満足するために遷移しなければならない許容範囲を定義する情報が含まれている。通常、所与のデータ信号に関する正規化仕様には、最小遷移時間と最大遷移時間が含まれる。この正規化仕様により、特定のデータ信号の最小遷移時間及び最大遷移時間をその他のシミュレートされたデータ信号の遷移時間に結び付けることができる。
【００３９】
この方法２３０においては、まず、デバイスサイクル周期の開始点と理想的なデータ信号エッジとの間の予想オフセットを取得する（ステップ２３１参照）。通常、この予想オフセットは、デバイス仕様又は試験技術者から提供される。次いで、本方法２３０は、デバイスサイクル周期の開始点とシミュレートされたデータ信号エッジとの間のオフセットを計測する（ステップ２３２参照）。図７（Ａ）及び図８（Ａ）の例を参照すると、このデバイスサイクル周期の開始点とデータ信号エッジとの間の予想オフセットは、立ち上がりエッジについては、２０ピコ秒であり、立ち下がりエッジについては、７０ピコ秒である。図７（Ａ）のＶＣＤファイル及び図８（Ａ）のタイミング図に示されているように、第１の１００ピコ秒の時間インターバルにおけるデバイスサイクル周期の開始点とシミュレートされた立ち下がりクロックエッジとの間のオフセット（図９（Ａ）の方法２３０のステップ２３２）は、＋７５ピコ秒である。
【００４０】
次いで、本方法２３０は、予想オフセットとシミュレートされたオフセットとの間の差を算出する（ステップ２３３参照）。この例においては、予想オフセット（＋７０ピコ秒）とシミュレートされたオフセット（＋７５ピコ秒）との間の差は、−５ピコ秒である。次いで、本方法２３０は、この予想オフセット（＋７０ピコ秒）とシミュレートされたオフセット（＋７５ピコ秒）との間の差が、このデータ信号用の正規化仕様によって許容されている時間範囲内にあるかどうかを判定する（ステップ２３４参照）。そして、範囲内ではない場合には、イベントベースの試験データインターバルと試験対象の現在の波形間には、マッチは存在し得ない。一方、エッジが許容時間範囲内において発生している場合には、本方法２３０は、算出された差を、正規化された試験データインターバル内のシミュレートされたデータエッジに加算する（ステップ２３５参照）。この例においては、図７（Ａ）及び図８（Ａ）に示されているように、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号のエッジは、＋７５ピコ秒に位置している。従って、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号のエッジは、−５ピコ秒だけ正規化され、この結果、＋７０ピコ秒に位置する正規化されたエッジがもたらされることになる。そして、本方法２３０は、正規化されたサイクルベースの試験データインターバル内に注入するジッタの量を示すジッタパラメータとして、この算出された差を記録する（ステップ２３６参照）。
【００４１】
図９（Ｂ）は、正規化仕様２４を利用してイベントベースの試験データを正規化する正規化機能３８の第２実施例用のドリフト抽出機能３４ｂの模範的な実施例の動作方法２４０のフローチャートである。起動すると、この方法２４０においては、まず、デバイスサイクル周期の開始点と理想的なデータ信号エッジとの間の予想オフセットを取得する（ステップ２４１参照）。通常、この予想オフセットは、デバイス仕様又は試験技術者から提供される。次いで、本方法２４０は、デバイスサイクル周期の開始点とシミュレートされたデータ信号エッジとの間のオフセットを計測する（ステップ２４２参照）。図７（Ｂ）及び図８（Ｂ）の例を参照すると、このデバイスサイクル周期の開始点とデータ信号エッジとの間の予想オフセットは、立ち上がりエッジについては、２０ピコ秒であり、立ち下がりエッジについては、７０ピコ秒である。図７（Ｂ）のＶＣＤファイル及び図８（Ｂ）のタイミング図に示されているように、第１の１００ピコ秒の時間インターバルにおけるデバイスサイクル周期の開始点とシミュレートされた立ち下がりデータ信号エッジのオフセットは、＋７５ピコ秒である。
【００４２】
次いで、本方法２４０は、予想オフセットとシミュレートされたオフセットとの間の差を算出する（ステップ２４３参照）。図７（Ｂ）及び図８（Ｂ）に示されている例においては、予想オフセット（＋７０ピコ秒）とシミュレートされたオフセット（＋７５ピコ秒）との間の差は、−５ピコ秒である。次いで、本方法２４０は、現在のインターバルのクロック周期が拡大しているかどうかを判定する（ステップ２４４参照）。これには、ドリフト抽出機能３４ｂが以前のインターバルに関する情報を保存するか、或いは、好適な実施例におけるように、正規化機能が以前のインターバルに関する情報を保存し、この情報をパラメータ（又は、メモリ（例：「不規則なタイミングパラメータ」メモリ３６）内に情報を保存するパラメータに対するポインタ）としてドリフト抽出機能３４ｂに伝達するステップが必然的に伴うことになる。当然のことながら、ドリフト抽出機能３４ｂを最初に起動した際には、以前の情報は存在しない。現在のインターバルのクロック周期が拡大しているかどうかを判定するべく、ドリフト抽出機能３４ｂは、好ましくは、予想オフセットとシミュレートされたオフセットとの間の算出された差が、最後のインターバル以来、拡大しているかどうかを判定する。そして、拡大している場合には、本方法２４０は、以前のインターバルのクロック周期も拡大していたかどうかを判定する（ステップ２４５参照）。そして、現在のインターバルと以前のインターバルの両方のクロック周期がクロック周期の拡大を示している場合には、本方法２４０は、算出された差を、正規化された試験データインターバル内のシミュレートされたデータエッジに加算する（ステップ２４８参照）。そして、本方法２４０は、正規化されたサイクルベースの試験データインターバル内に注入するジッタの量を示すジッタパラメータとして、この算出された差を記録する（ステップ２４９参照）。
【００４３】
一方、以前のインターバルのクロック周期がクロック周期の拡大を示していない場合には、本方法２４０は、データがドリフトを呈していないものと見なす。但し、好ましくは、将来のドリフト発生の可能性を考慮し、この現在のインターバルに関する情報は、記録される。
【００４４】
一方、現在のインターバルのクロック周期がクロック周期の拡大を示していない場合には、本方法２４０は、クロック周期が縮小しているかどうかを判定する（ステップ２４６参照）。この場合にも、前述のように、これには、以前のインターバルに関する情報の保存が必然的に伴うことになる。現在のインターバルのクロック周期が縮小しているかどうかを判定するべく、本方法２４０は、好ましくは、予想オフセットとシミュレートされたオフセットとの間の算出された差が、最後のインターバル以来、減少しているかどうかを判定する。そして、減少している場合には、本方法２４０は、以前のインターバルのクロック周期も縮小していたかどうかを判定する（ステップ２４７参照）。そして、現在のインターバルと以前のインターバルの両方のクロック周期がクロック周期の縮小を示している場合には、本方法２４０は、算出された差を、正規化された試験データインターバル内のシミュレートされたデータエッジに加算する（ステップ２４８参照）。そして、本方法２４０は、正規化されたサイクルベースの試験データインターバル内に注入するジッタの量を示すジッタパラメータとして、この算出された差を記録する（ステップ２４９参照）。
【００４５】
一方、以前のインターバルのクロック周期がクロック周期の縮小を示していない場合には、本方法２４０は、データがドリフトを呈していないと見なす。但し、好ましくは、将来のドリフト発生の可能性を考慮し、この現在のインターバルに関する情報は、記録される。
【００４６】
この例においては、図７（Ｂ）及び図８（Ｂ）に示されているように、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号エッジは、１００ピコ秒ごとに＋５ピコ秒だけドリフトしている。従って、シミュレートされたＲｅｃｅｉｖｅＤａｔａデータ信号のエッジは、図９（Ｂ）の方法を使用し、１００ピコ秒インターバルごとに−５ピコ秒だけ正規化されることになる。
【００４７】
次に、図１を再度参照すると、前述のように、正規化機能３８は、意図的に注入されたタイミング不規則性を含むイベントベースの試験データを正規化し、注入されたタイミング不規則性が除去された正規化された（すなわち、「クリーン」な）イベントベースの試験データ３１を生成する。次いで、環化エンジン３２は、この正規化されたイベントベースの試験データ３１を環化し、テスタ４０が必要するファイルフォーマットと互換性を有する「クリーン」なサイクルベースの試験ベクトルの組３３ａと「クリーン」なサイクルベースの波形の組３３ｂを生成するべく動作する。そして、テスタ４０は、これらの試験ベクトル３３ａ及び試験波形３３ｂを使用し、シミュレートされたタイミング不規則性を伴うことなしに、被検デバイス５０を試験することができる。但し、クロック回復回路を試験するには、シミュレートされたタイミング不規則性を試験ベクトル３３ａ及び対応する試験波形３３ｂ内に再注入する必要がある。
【００４８】
前述のように、ジッタ抽出機能３４ａ及びドリフト抽出機能３４ｂは、好ましくは、抽出されたタイミング不規則性をタイミング不規則性ファイル３７内に記録する。好適な実施例においては、テスタ４０は、このタイミング不規則性ファイル３７を読み取り、試験のために試験データを被検デバイス５０に印加する前に、このタイミング不規則性ファイル３７内に定義されているタイミング不規則性を試験データの対応する（試験ベクトル３３ａ及び対応する試験波形３３ｂを有する）デバイスサイクルに再注入するタイミング不規則性注入ツール４２を有している。当技術分野において周知のように、試験データ３３ａ、３３ｂには、予想応答も含まれている。これにより、テスタ４０は、物理的被検デバイス５１のクロック回復回路５２が、仕様どおりに作動しているかどうかを判定することができる。
【００４９】
また、テスタ４０には、好ましくは、ソース同期回路４４も含まれている。このソース同期回路４４は、ＤＵＴのクロック回復回路のクロック５３に直接接続可能な基準クロック入力を含んでおり、これにより、テスタは、被検デバイス５０のクロック回復回路５２が、意図的に注入されたタイミング不規則性に対してどれほど良好に適応しているかを監視することができる。これは、クロック回復回路５２が、デバイス仕様内のレベルにおいて、タイミング不規則性に適応しているかどうかを判定するのに重要である。この結果、テスタは、シミュレートされたデータを回復するべくＤＵＴ５０のクロック回復回路５２が動作しているレベルを、シミュレーション結果を通じて予想された回復レベルと比較することができる。
【００５０】
以上を要約すると、次の通りである。すなわち、被検デバイス５０のクロック回復回路５２を試験するために生成されたシミュレーション試験データ２１を、イベントベースのフォーマットから、集積回路テスタ４０によって読み取り可能なサイクルベースのフォーマットに変換するためのトランスレータツール３０が提示される。シミュレーション試験データ２１は、被検デバイス５０のクロック回復回路５２によって処理されるシリアルデータ信号に意図的に注入された試験タイミング不規則性３５ａ，３５ｂを含む。トランスレータツール３０は、意図的に注入されたタイミング不規則性３５ａ，３５ｂをイベントベースの試験データ２１から抽出し、かつ、抽出されたタイミング不規則性を有していない対応する正規化されたイベントベースの試験データ３１を生成する正規化機能３８を含む。トランスレータツール３０は、正規化されたイベントベースの試験データ３１を環化し、タイミング不規則性３５ａ、３５ｂを有していない対応するサイクルベースの試験データ３３ａ、３３ｂを生成する環化エンジン３２を含む。好ましくは、抽出されたタイミング不規則性３５ａ，３５ｂは、保存され、かつ、タイミング不規則性注入ツール４２を使用してタイミング不規則性３５ａ、３５ｂをサイクルベースの試験データ３３ａ，３３ｂ内に再注入することをテスタ４０に可能ならしめるべく、集積回路テスタ４０によって読み取り可能なタイミング不規則性ファイル３７内にフォーマットされる。
【００５１】
以上、例示を目的として、本発明の好適な実施例について開示したが、当業者であれば、添付の請求項に開示されている本発明の範囲と精神を逸脱することなしに、様々な変更、追加、及び置換が可能であることを理解するであろう。例えば、トランスレータツール３０には、マイクロプロセッサ，ＦＰＧＡ，コンピュータ，又はその他のこの種のコンピュータ化されたハードウェアなどの処理手段と、正規化機能，環化エンジン，ジッタ抽出機能，及びドリフト抽出機能の中のいずれか１つ又は複数のものの機能を実装するプログラム命令を保存するメモリが含まれていることを理解されたい。更には、正規化機能，環化エンジン，ジッタ抽出機能，及びドリフト抽出機能の中のいずれか１つ又は複数のものの機能を実装するプログラム命令を、現在既知の（又は、将来開発されるであろう）コンピュータ可読保存媒体上に保存し、これらのプログラム命令を実装可能であることについても理解されたい。又、現時点において開示された本発明のその他の利点や使用法が時間の経過に伴って明らかになる可能も存在している。
【図面の簡単な説明】
【００５２】
【図１】本発明に従って実装されたトランスレータツールを含む集積回路設計／試験システムのブロック図である。
【図２】図２（Ａ）は、タイミング不規則性を含んでいないシミュレートされたデータを示すＶＣＤ（Ｖａｌｕｅ  Ｃｈａｎｇｅ  Ｄｕｍｐ）シミュレーション試験データファイルの一例の抜粋であり、図２（Ｂ）は、意図的に注入されたジッタを含むシミュレートされたデータを示すＶＣＤシミュレーション試験データファイルの一例の抜粋であり、図２（Ｃ）は、意図的に注入されたドリフトを含むシミュレートされたデータを示すＶＣＤシミュレーション試験データファイルの一例の抜粋であり、図２（Ｄ）は、意図的に注入されたジッタ及びドリフトを含むシミュレートされたデータを示すＶＣＤシミュレーション試験データファイルの一例の抜粋である。
【図３】図３（Ａ）は、図２（Ａ）のＶＣＤファイル内の変数の波形を示すタイミング図であり、図３（Ｂ）は、図２（Ｂ）のＶＣＤファイル内の変数の波形を示すタイミング図であり、図３（Ｃ）は、図２（Ｃ）のＶＣＤファイル内の変数の波形を示すタイミング図であり、図３（Ｄ）は、図２（Ｄ）のＶＣＤファイル内の変数の波形を示すタイミング図である。
【図４】意図的に注入されたタイミング不規則性を有するイベントベースの試験データの処理において環化エンジンの機能を実行する動作方法の模範的な実施例を示すフローチャートである。
【図５】シミュレートされたデバイスクロックを使用してイベントベースの試験データを正規化する方法の模範的な実施例を示すフローチャートである。
【図６】図６（Ａ）は、シミュレートされたデバイスクロックを利用し、意図的に注入されたジッタを有するイベントベースの試験データからジッタを抽出するジッタ抽出方法の模範的な実施例のフローチャートであり、図６（Ｂ）は、シミュレートされたデバイスクロックを利用し、意図的に注入されたドリフトを有するイベントベースの試験データからドリフトを抽出するドリフト抽出方法の模範的な実施例のフローチャートである。
【図７】図７（Ａ）は、シミュレートされたクロック回復信号と意図的に注入されたジッタを含むシミュレートされたシリアルデータ信号とを含むＶＣＤファイルの一例であり、図７（Ｂ）は、シミュレートされたクロック回復信号と意図的に注入されたドリフトを含むシミュレートされたシリアルデータ信号を含むＶＣＤファイルの一例である。
【図８】図８（Ａ）は、図７（Ａ）のシミュレートされたクロック回復信号及びシミュレートされたシリアルデータ信号を示すタイミング図であり、図８（Ｂ）は、図７（Ｂ）のシミュレートされたクロック回復信号及びシミュレートされたシリアルデータ信号を示すタイミング図である。
【図９】図９（Ａ）は、正規化仕様を利用し、意図的に注入されたジッタを有するイベントベースの試験データからジッタを抽出するジッタ抽出方法の模範的な実施例のフローチャートであり、図９（Ｂ）は、正規化仕様を利用し、意図的に注入されたドリフトを有するイベントベースの試験データからドリフトを抽出するドリフト抽出方法の模範的な実施例のフローチャートである。
【符号の説明】
【００５３】
２１  タイミング不規則性を含むイベントベースの試験データ
３０  トランスレータツール
３１  正規化されたイベントベースの試験データ
３２  環化エンジン
３３ａ、３３ｂ  サイクルベースの試験データ
３５ａ、３５ｂ  タイミング不規則性
３７  タイミング不規則性ファイル
３８  正規化機能
４０  テスタ
５０  被検デバイス（ＤＵＴ）
５２  クロック回復回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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