(57)【要約】【課題】  ＮＡＮＤ型フラッシュメモリ内のＲＯＭブロックを利用したワードラインパスバイアスを保存する方法及び装置を提供する。【解決手段】  この発明のワードラインパスバイアスの保存方法は、グループアクセス信号を出力するグループアクセス信号発生回路に伝達されるプログラムプリチャージ制御信号とブロックワードラインに伝達されるプログラムプリチャージ制御信号とをＲＯＭブロックに分離出力し同期回路で同期して供給することによって、選択ワードラインのプリチャージのためのパストランジスタが動作する前にプリチャージ回路のプリチャージトランジスタが先に閉じられるようにするステップを含む。【選択図】図１
2005108399.tif 000002
【特許請求の範囲】
【請求項１】
ＮＡＮＤ型フラッシュメモリのメモリセルアレイに接続された周辺回路内に形成されるＲＯＭブロックからプログラムプリチャージ信号及び前記プログラムプリチャージ信号に対して遅延されたプログラムプリチャージ遅延信号を発生するステップと、
前記プログラムプリチャージ信号及び前記プログラムプリチャージ遅延信号を、ブロックワードラインに伝達されるブロックワードライン用プログラムプリチャージ信号とグループアクセス信号発生回路に伝達されるグループアクセス用プログラムプリチャージ信号とに同期して分離するステップと、
前記グループアクセス用プログラムプリチャージ信号に応じて、前記ブロックワードラインに接続されたプリチャージ回路内のプリチャージスイッチがターンオンまたはターンオフ動作をするステップと、
前記プリチャージスイッチのターンオン状態で高電圧が前記ブロックワードラインにプリチャージされるステップと、
前記ブロックワードラインに接続された少なくとも一つのパススイッチがブロック選択アドレス信号に応じてターンオンされることによって、前記パススイッチに接続されたセルをプログラムするステップと、
前記ブロックワードライン用プログラムプリチャージ信号、または前記ブロック選択アドレス信号に応じて放電スイッチがターンオンされるステップと、
前記放電スイッチのターンオン状態で前記ブロックワードラインにプリチャージされた前記高電圧が放電されるステップと、
を備えてなるＮＡＮＤ型フラッシュメモリ装置のワードラインパスバイアスの保存方法。
【請求項２】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置のワードラインパスバイアスの保存方法において、
前記ブロックワードライン用プログラムプリチャージ信号は、前記プログラムプリチャージ信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ遅延信号がハイレベルに変化する時には、ハイレベルに変化し、
前記グループアクセス用プログラムプリチャージ信号は、前記プログラムプリチャージ遅延信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ信号がハイレベルに変化する時には、ハイレベルに変化する
ことを特徴とする方法。
【請求項３】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置のワードラインパスバイアスの保存方法において、
前記プリチャージスイッチ、前記パススイッチ及び前記放電スイッチは、ＮＭＯＳトランジスタを含む
ことを特徴とする方法。
【請求項４】
請求項１に記載のＮＡＮＤ型フラッシュメモリ装置のワードラインパスバイアスの保存方法であって、さらに、
前記プログラムプリチャージ信号及び前記プログラムプリチャージ遅延信号が読出しプリチャージ信号及び読出しプリチャージ遅延信号に各々変化し、前記グループアクセス用プログラムプリチャージ信号及び前記ブロックワードライン用プログラムプリチャージ信号がグループアクセス用読出しプリチャージ信号及びブロックワードライン用読出しプリチャージ信号に各々変化することによって、前記セルを読み出すステップを含んでなる
ことを特徴とする方法。
【請求項５】
プログラムされたデータを記憶する複数のフラッシュメモリセルを含むメモリセルアレイと、
前記メモリセルアレイに結合されＲＯＭブロック及び同期回路を含む周辺回路と、
前記ＲＯＭブロックから発生したプログラムプリチャージ信号又は読出しプリチャージ信号及び前記プログラムプリチャージ信号又は読出しプリチャージ信号がそれぞれ所定クロック周期だけ遅延されたプログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号を、ブロックワードラインに伝達されるブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号とグループアクセス信号発生回路に伝達されるグループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号とに同期して分離する前記同期回路と、
前記グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号に応じて、前記ブロックワードラインに高電圧をプリチャージするプリチャージ回路と、
前記ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号に応じて、前記ブロックワードラインで前記高電圧を放電する放電回路と、
前記同期回路に接続され、前記プリチャージ回路及び前記放電回路に制御信号を伝達し、アドレスバッファからブロック選択アドレス信号を受け取り、前記プリチャージ回路及び前記放電回路の回路動作を分離する分離スイッチを含むプリチャージ制御回路と、
前記ブロックワードラインにプリチャージされた高電圧を前記ブロック選択アドレス信号によって前記フラッシュメモリセルに通過させるパススイッチと
を備えてなるＮＡＮＤ型フラッシュメモリ装置。
【請求項６】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号は、前記プログラムプリチャージ信号又は読出しプリチャージ信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号がハイレベルに変化する時には、ハイレベルに変化し、
前記グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号は、前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ信号又は読出しプリチャージ信号がハイレベルに変化する時には、ハイレベルに変化する
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項７】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記ＲＯＭブロックは、少なくとも読出しモード及びプログラムモードに必要な複数の制御信号に対する情報を記憶し、前記制御信号を該当制御回路に伝達し、
前記制御信号は、少なくともプログラムプリチャージ信号、プログラムプリチャージ遅延信号、読出しプリチャージ信号及び読出しプリチャージ遅延信号を含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項８】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記同期回路は、前記プログラムプリチャージ信号又は読出しプリチャージ信号のための第１入力と前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号のための第２入力とを有するＮＡＮＤゲートと、
前記ＮＡＮＤゲートの出力にその入力が接続された複数の直列接続されたインバータと、
前記プログラムプリチャージ信号又は読出しプリチャージ信号のための第１入力と前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号のための第２入力とを有するＮＯＲゲート、
前記ＮＯＲゲートの出力にその入力が接続されたインバータと
を含んでなり、
前記第１入力及び前記第２入力は、前記プログラムプリチャージ信号又は読出しプリチャージ信号及び前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号であり、
前記ＮＡＮＤゲートの出力に接続された前記複数の直列接続されたインバータの出力は、ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号であり、
前記ＮＯＲゲートの出力に接続された前記インバータの出力は、グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号である
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項９】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記グループアクセス信号発生回路は、
第１クロックのための第１入力、第２クロックのための第２入力、前記グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号のための第３入力、高電圧の入力のための第４入力及び前記グループアクセス信号のための出力を有する高電圧スイッチと、
前記出力に接続されたドレイン、接地されたソース及び前記第３入力に接続された制御ゲートを有する放電ＮＭＯＳトランジスタと、
前記第３入力にその入力が接続された第１インバータ及び前記第１インバータの出力にその入力が接続され前記制御ゲートにその出力が接続された第２インバータとを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項１０】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記放電回路は、前記ブロックワードラインに接続されたドレイン、接地されたソース、前記プリチャージ制御回路に接続された制御ゲートを有する放電ＮＭＯＳトランジスタを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項１１】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記プリチャージ回路は、
前記高電圧に接続されたドレイン、前記ブロックワードラインに接続されたソース及び前記グループアクセス信号発生回路の出力に接続された制御ゲートを有するプリチャージＮＭＯＳトランジスタと、
前記ブロックワードラインに接続された制御ゲート及びソースを有する第２ＮＭＯＳトランジスタと、
前記第２ＮＭＯＳトランジスタのドレインに接続された制御ゲート及びソースと前記高電圧側に接続されたドレインを有する第１ＮＭＯＳトランジスタとを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【請求項１２】
請求項５に記載のＮＡＮＤ型フラッシュメモリ装置において、
前記プリチャージ制御回路は、
前記グループアクセス信号発生回路と、
前記ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号のための第１入力、ブロック選択アドレス信号の入力のための第２ＮＡＮＤゲートの第２出力に接続された第２入力、前記分離スイッチ用の分離ＮＭＯＳトランジスタのソースに接続された第１出力を有する第１ＮＡＮＤゲートと、
前記第１ＮＡＮＤゲートの前記第１出力に接続された入力、前記放電回路内の放電ＮＭＯＳトランジスタの制御ゲートに接続された出力を有するインバータと、
プリチャージ信号が印加される制御ゲート、前記ブロックワードラインに結合されたドレイン及び前記第１ＮＡＮＤゲートの前記第１出力端子に接続されたソースを有する前記分離ＮＭＯＳトランジスタとを含む
ことを特徴とするＮＡＮＤ型フラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＮＡＮＤ型フラッシュメモリの読出し及びプログラム（データの書込み）の際にワードラインに入力されたパスバイアスを保存する方法及び装置に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリは、消費電力が小さく、電源が切られても記憶されていた情報は消えないまま維持される特性を有する半導体記憶装置である。すなわち、持続的に電源が供給される不揮発性メモリであって、ＤＲＡＭとは異なり、電源が印加されなくても記憶した情報をそのまま保持できるだけでなく、情報の入出力も自由で、デジタルテレビ、デジタルムービービデオ、デジタルカメラ、携帯電話、個人携帯端末器（ＰＤＡ）、ゲーム器、ＭＰ３プレーヤなどに広く用いられる。
【０００３】
フラッシュメモリの種類は、記憶容量が大きいデータ記憶型（ＮＡＮＤタイプ）と処理速度が速いコード記憶型（ＮＯＲタイプ）の２つに大きく分類される。ＮＡＮＤタイプのフラッシュメモリ（以下、「ＮＡＮＤ型フラッシュメモリ」と称する）は、高集積化が可能であり、ハードディスクを代替できるため、高集積音声や画像などのデータの記憶用として多く用いられる。ＮＡＮＤ型フラッシュメモリは、入出力端子として機能するビットラインと、ビットラインと接地ラインとの間に複数のメモリセルトランジスタが直列に接続されて形成された一個のストリング(string)及び前記ストリングの所定数の集まりからなる一つのメモリセルアレイを含む。メモリセルトランジスタのゲートには、制御電圧が印加される。ＮＡＮＤ型フラッシュメモリの動作について以下に述べる。
【０００４】
ＮＡＮＤ型フラッシュメモリセルのプログラム動作（書込み動作）は、一般に、メモリセルを構成するトランジスタの制御ゲートに２０Ｖ、Ｐウエルに０Ｖを印加して行われる。すなわち、プログラム動作は、メモリセルのソース／ドレイン領域と半導体基板のバルク領域とを接地させ、制御ゲートに正の高電圧Ｖｐｐ(program voltage)（例えば、２１Ｖ）を印加して、フローティングゲートと基板との間のファウラーノールドハイムトンネリング(Fowler-Nordheim tunneling)を発生させることによって行われる。前記Ｆ−Ｎトンネリングは、制御ゲートに印加される高電圧Ｖｐｐの電界(electric field)によりバルク領域の電子がフローティングゲートに蓄積されてメモリセルのしきい値電圧が増加するようになる。この場合、電子は、チャネル前面からフローティングゲートに注入され、メモリセルのしきい値は、４Ｖ〜５Ｖ程度となる。「０」データを書き込む場合には、ドレイン電圧に０Ｖを印加する。
【０００５】
ＮＡＮＤ型フラッシュメモリセルの読出し動作は、ドレインに５Ｖをプリチャージ(pre-charge)し、制御ゲートを０Ｖにすることによって、メモリセルのしきい値が正であるか負であるかによって、セル電流が流れるか流れないかが決まり、それによりドレイン電圧値として「１」または「０」を読み出すことによって行われる。
【０００６】
ＮＡＮＤ型フラッシュメモリセルの消去(erase)動作は、制御ゲートに０Ｖを印加し、Ｐウエルに２０Ｖ程度の高電圧を印加して行われる。その結果、ゲート酸化膜にファウラーノールドハイムトンネル電流（以下、「Ｆ−Ｎ電流」と記す）が発生し、電子がフローティングゲートからシリコン基板へ流れ出る。この場合、電子は、フローティングゲートからチャネル全面に放出され、メモリセルのしきい値は、−３Ｖ程度となる。Ｆ−Ｎ電流は、次の式［数１］で表される。
【０００７】
【数１】
2005108399.tif 000003
【０００８】
ここに、Ｊは電流、Ｅは電界、Ａ、Ｂは定数である。この電流は、電界依存性が極めて高く、温度依存性は殆どない。
【０００９】
前記のように、消去動作は、制御ゲートに極く低い電圧（例えば、０Ｖ）を印加し、バルク領域に高電圧（例えば、２０Ｖ）を印加して、Ｆ−Ｎトンネリングを発生させることによって、バルク領域を共有するセクタ(sector)単位で同時に行われる。前記Ｆ−Ｎトンネリングは、フローティングゲートに蓄積された電子をソース領域に放出させることによって、フラッシュメモリセルが約−２Ｖの消去しきい値電圧分布を有するようにする。プログラム動作によりしきい値電圧が高められたセルは、読出し動作時にドレイン領域からソース領域に電流が注入されることが防止されるため、オフ(off)されたように見える。また、消去動作によりしきい値電圧が低くなったセルは、ドレイン領域からソース領域に電流が注入されて、オン(on)されたように見える。
【００１０】
ＮＡＮＤ型フラッシュメモリセルの過剰消去及び過剰プログラム（過剰書込み）は、Ｆ−Ｎ電流が電界に対して指数関数的に敏感であり、工程変動による容量性結合率(couping ratio)、Ｖｃｃ及び温度変化などによってプログラム速度及び消去速度がセルごとに異なる値を有することに起因する。その結果、過剰消去されたセルによるしきい値の分布は、ストリング電流を大きくするため、問題とならないが、過剰プログラムされたセルによるしきい値の分布は、ストリング電流を急激に減少させるため、ストリング全体が読出しエラー(read fail)を誘発する問題があるので、ＮＡＮＤ型フラッシュメモリでは、過剰プログラムを減らすことが重要である。
【００１１】
一方、上述したようなフラッシュメモリセルからなるストリングは、ブロック単位に区分される。例えば、５１２個のブロックからなるＮＡＮＤ型フラッシュメモリでのプリチャージ動作は、まず６４個のブロックワードラインをプリチャージした後、選択ブロックを除外した残りのブロックのワードラインを放電(discharge)することによって行われる。各ブロックのワードラインプリチャージは、プリチャージ回路により行われるが、このようなプリチャージ回路は、ワードラインプリチャージ制御回路及びグループアクセス制御信号により制御され、プリチャージ制御回路は、各メモリブロックごとに設けられる。
【００１２】
従来のＮＡＮＤ型フラッシュメモリでは、グループアクセス制御信号に応じて、プリチャージ制御回路により、例えば、６４個のブロックワードラインをＶｐｐ電位にプリチャージした後、選択ワードラインを除いた残りの選択されないワードラインにプリチャージされた電圧を放電して、選択ワードラインの特定セルに対してプログラム動作または読出し動作が行われる。
【００１３】
しかし、従来技術においては、グループアクセス制御信号により、例えば、６４個のブロックのプリチャージ回路にあるスイッチング素子がイネーブルまたはディセーブルされなければならない。したがって、スイッチングタイムが長くなる結果をもたらし、それによって所望の時間にブロックワードラインを放電できないか、選択されたワードラインにおいて所望しない接地への電流パスが形成される、という短所がある。
【００１４】
すなわち、従来技術では、プログラムプリチャージ信号がロジックハイにイネーブルされれば、グループアクセス制御信号によりプリチャージ回路のスイッチング素子が閉じられ、ブロック選択アドレスの組合せにより選択ワードラインのみが開放され、残りのワードラインは、放電回路によって放電される。この場合、プログラムプリチャージの側面から見るローディング(loading）の場合、ブロックワードライン側では、一つのブロック内に一個のワードラインに対するゲートローディングのみを見るが、グループアクセス信号側では、最小６４個のブロックに接続されているため、それだけ多くのローディングを見るようになる。したがって、特定のワードラインのプリチャージによるフラッシュメモリのプログラム動作または読出し動作において、時間的不一致(time mismatching)が発生する。
【００１５】
以上のように、従来技術では、グループアクセス制御信号が遅く閉じられて選択ワードラインのパスバイアスが抜け出る問題点がある。このような所望しない時間的不一致の問題を解決するため、グループアクセス制御信号側が受け持つブロックを１個のブロックに変えるようにすれば、各ブロックに対してグループアクセス信号発生回路がそれだけ増えることになって、チップサイズが極めて大きくなるという問題点が発生する。だからといって、ワードラインプリチャージ回路ブロックに入力されるプログラムプリチャージ信号を、遅延(delay)を利用して修正するようにすると、プログラムプリチャージ信号に１００ｎｓ以上（読出し時）または５００ｎｓ以上（プログラム時）の遅延時間をさらに付与しなければならない。この程度の遅延を与えるためには、別の遅延回路を追加しなければならないが、それも上述したようにチップサイズに影響を与えるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
この発明は、上述した問題点に鑑みてなされたものであって、その目的とするところは、遅延回路を追加せずに論理回路の中にあるＲＯＭを利用して遅延回路を追加したのと同じ効果が得られるようにすることによって、時間の不一致が発生しないようにし、選択ワードラインに所望のバイアスがスムーズに供給されて保存できるようにするＮＡＮＤ型フラッシュメモリのワードラインパスバイアスの保存方法及びその方法を利用したＮＡＮＤ型フラッシュメモリ装置を提供することである。
【００１７】
この発明の他の目的は、従来のワードラインスイッチング上の問題点を解決して、ワードラインバイアスを保存することによってセル電圧などのような電気的特性を正確に検出できるワードラインパスバイアスの保存方法を提供することである。
【課題を解決するための手段】
【００１８】
上記した従来の問題点を解決するため、この発明によれば、ＮＡＮＤ型フラッシュメモリのメモリセルアレイに接続された周辺回路内に形成されるＲＯＭブロックからプログラムプリチャージ信号及び前記プログラムプリチャージ信号に対して遅延されたプログラムプリチャージ遅延信号を発生するステップと、前記プログラムプリチャージ信号及び前記プログラムプリチャージ遅延信号を、ブロックワードラインに伝達されるブロックワードライン用プログラムプリチャージ信号とグループアクセス信号発生回路に伝達されるグループアクセス用プログラムプリチャージ信号とに同期して分離するステップと、前記グループアクセス用プログラムプリチャージ信号に応じて、前記ブロックワードラインに接続されたプリチャージ回路内のプリチャージスイッチがターンオンまたはターンオフ動作をするステップと、前記プリチャージスイッチのターンオン状態で高電圧が前記ブロックワードラインにプリチャージされるステップと、前記ブロックワードラインに接続された少なくとも一つのパススイッチがブロック選択アドレス信号に応じてターンオンされることによって、前記パススイッチに接続されたセルをプログラムするステップと、前記ブロックワードライン用プログラムプリチャージ信号、または前記ブロック選択アドレス信号に応じて放電スイッチがターンオンされるステップと、前記放電スイッチのターンオン状態で前記ブロックワードラインにプリチャージされた前記高電圧が放電されるステップと、を備えてなるＮＡＮＤ型フラッシュメモリ装置のワードラインパスバイアスの保存方法が提供される。
【００１９】
また、この発明によれば、前記ブロックワードライン用プログラムプリチャージ信号は、前記プログラムプリチャージ信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ遅延信号がハイレベルに変化する時には、ハイレベルに変化し、前記グループアクセス用プログラムプリチャージ信号は、前記プログラムプリチャージ遅延信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ信号がハイレベルに変化する時には、ハイレベルに変化する。
【００２０】
また、前記プリチャージスイッチ、前記パススイッチ及び前記放電スイッチは、ＮＭＯＳトランジスタを含む。
【００２１】
また、この発明による方法は、さらに、前記プログラムプリチャージ信号及び前記プログラムプリチャージ遅延信号が読出しプリチャージ信号及び読出しプリチャージ遅延信号に各々変化し、前記グループアクセス用プログラムプリチャージ信号及び前記ブロックワードライン用プログラムプリチャージ信号がグループアクセス用読出しプリチャージ信号及びブロックワードライン用読出しプリチャージ信号に各々変化することによって、前記セルを読み出すステップを含んでなる。
【００２２】
また、この発明によれば、プログラムされたデータを記憶する複数のフラッシュメモリセルを含むメモリセルアレイと、前記メモリセルアレイに結合されＲＯＭブロック及び同期回路を含む周辺回路と、前記ＲＯＭブロックから発生したプログラムプリチャージ信号又は読出しプリチャージ信号及び前記プログラムプリチャージ信号又は読出しプリチャージ信号がそれぞれ所定クロック周期だけ遅延されたプログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号を、ブロックワードラインに伝達されるブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号とグループアクセス信号発生回路に伝達されるグループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号とに同期して分離する前記同期回路と、前記グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号に応じて、前記ブロックワードラインに高電圧をプリチャージするプリチャージ回路と、前記ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号に応じて、前記ブロックワードラインで前記高電圧を放電する放電回路と、前記同期回路に接続され、前記プリチャージ回路及び前記放電回路に制御信号を伝達し、アドレスバッファからブロック選択アドレス信号を受け取り、前記プリチャージ回路及び前記放電回路の回路動作を分離する分離スイッチを含むプリチャージ制御回路と、前記ブロックワードラインにプリチャージされた高電圧を前記ブロック選択アドレス信号によって前記フラッシュメモリセルに通過させるパススイッチとを備えてなるＮＡＮＤ型フラッシュメモリ装置が提供される。
【００２３】
前記ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号は、前記プログラムプリチャージ信号又は読出しプリチャージ信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号がハイレベルに変化する時には、ハイレベルに変化し、前記グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号は、前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号がローレベルに変化する時には、ローレベルに変化し、前記プログラムプリチャージ信号又は読出しプリチャージ信号がハイレベルに変化する時には、ハイレベルに変化する。
【００２４】
また、前記ＲＯＭブロックは、少なくとも読出しモード及びプログラムモードに必要な複数の制御信号に対する情報を記憶し、前記制御信号を該当制御回路に伝達し、前記制御信号は、少なくともプログラムプリチャージ信号、プログラムプリチャージ遅延信号、読出しプリチャージ信号及び読出しプリチャージ遅延信号を含む。
【００２５】
また、前記同期回路は、前記プログラムプリチャージ信号又は読出しプリチャージ信号のための第１入力と前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号のための第２入力とを有するＮＡＮＤゲートと、前記ＮＡＮＤゲートの出力にその入力が接続された複数の直列接続されたインバータと、前記プログラムプリチャージ信号又は読出しプリチャージ信号のための第１入力と前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号のための第２入力とを有するＮＯＲゲート、前記ＮＯＲゲートの出力にその入力が接続されたインバータとを含んでなり、前記第１入力及び前記第２入力は、前記プログラムプリチャージ信号又は読出しプリチャージ信号及び前記プログラムプリチャージ遅延信号又は読出しプリチャージ遅延信号であり、前記ＮＡＮＤゲートの出力に接続された前記複数の直列接続されたインバータの出力は、ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号であり、前記ＮＯＲゲートの出力に接続された前記インバータの出力は、グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号である。
【００２６】
また、この発明によれば、前記グループアクセス信号発生回路は、第１クロックのための第１入力、第２クロックのための第２入力、前記グループアクセス用プログラムプリチャージ信号又はグループアクセス用読出しプリチャージ信号のための第３入力、高電圧の入力のための第４入力及び前記グループアクセス信号のための出力を有する高電圧スイッチと、前記出力に接続されたドレイン、接地されたソース及び前記第３入力に接続された制御ゲートを有する放電用ＮＭＯＳトランジスタと、前記第３入力にその入力が接続された第１インバータ及び前記第１インバータの出力にその入力が接続され前記制御ゲートにその出力が接続された第２インバータとを含む。
【００２７】
また、この発明によれば、前記放電回路は、前記ブロックワードラインに接続されたドレイン、接地されたソース、前記プリチャージ制御回路に接続された制御ゲートを有する放電ＮＭＯＳトランジスタを含む。
【００２８】
また、この発明によれば、前記プリチャージ回路は、前記高電圧に接続されたドレイン、前記ブロックワードラインに接続されたソース及び前記グループアクセス信号発生回路の出力に接続される制御ゲートを有するプリチャージＮＭＯＳトランジスタと、前記ブロックワードラインに接続された制御ゲート及びソースを有する第２ＮＭＯＳトランジスタと、前記第２ＮＭＯＳトランジスタのドレインに接続された制御ゲート及びソースと前記高電圧側に接続されたドレインを有する第１ＮＭＯＳトランジスタとを含む。
【００２９】
また、この発明によれば、前記プリチャージ制御回路は、前記グループアクセス信号発生回路と、前記ブロックワードライン用プログラムプリチャージ信号又はブロックワードライン用読出しプリチャージ信号のための第１入力、ブロック選択アドレス信号の入力のための第２ＮＡＮＤゲートの第２出力に接続された第２入力、前記分離スイッチ用分離ＮＭＯＳトランジスタのソースに接続された第１出力を有する第１ＮＡＮＤゲートと、前記第１ＮＡＮＤゲートの前記第１出力に接続された入力、前記放電回路内の放電ＮＭＯＳトランジスタの制御ゲートに接続された出力を備えたインバータと、プリチャージ信号が印加される制御ゲート、前記ブロックワードラインに結合されたドレイン及び前記第１ＮＡＮＤゲートの前記第１出力端子に接続されたソースを有する前記分離ＮＭＯＳトランジスタとを含む。
【発明の効果】
【００３０】
この発明によれば、ローディングによるグループアクセス制御回路とＸデコーダとの間の時間不一致により選択ワードラインのパスバイアスが放電される問題点を解決することができる。
【００３１】
また、この発明によれば、大きなサイズを必要とする遅延チェーン（複数縦続接続回路）を使用しなくてもワードラインバイアスに十分な遅延を与えて、時間的不一致を除去できる効果がある。
【００３２】
また、この発明によれば、チップサイズがむやみに大きくならないため、ウエハ当たりのチップの個数を増加させることができる経済的な効果も得られる。
【００３３】
また、この発明によれば、従来のワードラインスイッチング上の問題点を解決してワードラインバイアスを保存することによって、セル電圧などの電気的特性を正確に検出できる方法を提供することができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照しながら、この発明の好ましい実施形態を詳細に説明する。
【００３５】
図１は、この発明の好ましい一実施形態に係るＮＡＮＤ型フラッシュメモリのワードラインパスバイアスの保存方法を適用できる回路構成を示すブロック図である。
【００３６】
図１を参照すれば、この発明に係るワードラインパスバイアス保存回路１００は、ＲＯＭブロック１１０、同期回路１２０、プリチャージ制御回路１３０、プリチャージ回路１４０、メモリセルアレイ１５０及び放電回路１６０を備えて構成されている。ＲＯＭブロック１１０は、ＮＡＮＤ型フラッシュメモリ装置のメモリセルアレイに接続したロジック（論理回路）、すなわち周辺回路に形成される所定の回路を言う。こういったＲＯＭブロック１１０は、基本的にＮＡＮＤ型フラッシュメモリの読出しモード及びプログラム（書込み）モードなどの各種モードに必要な信号を、各シグナルのタイミングに合わせて該当制御回路に伝達できるように記憶している。
【００３７】
すなわち、この発明に係るＲＯＭブロック１１０は、少なくともプログラムプリチャージ信号PGMPREb、プログラムプリチャージ遅延信号PGMPREb_Delay、読出しプリチャージ信号READPREb（図示せず）及び読出しプリチャージ遅延信号READPREb_Delay（図示せず）をワードラインプリチャージ制御回路側に伝達する。また、プログラムプリチャージ遅延信号PGMPREb_Delay及び読出しプリチャージ遅延信号READPREb_Delayは、それぞれプログラムプリチャージ信号PGMPREb及び読出しプリチャージ信号READPREbに対して所定クロック時間だけ遅延された同じ波形の信号をいう。ここで、前記同期回路１２０は、プリチャージ制御回路１３０とともにＸ−ＤＥＣブロック内に一つのブロックとして形成されることができ、また別々のブロックとして形成されることもできる。
【００３８】
図２は、図１のＲＯＭブロック１１０からＸ−ＤＥＣブロックまでの信号の流れを示すブロック図である。
【００３９】
図２を参照すれば、ＲＯＭブロック１１０から出力されたプログラムプリチャージ信号PGMPREb及びプログラムプリチャージ遅延信号PGMPREb_Delayは、プログラムプリチャージ同期PGMPREb_Syncブロック１２０を介してＸ−デコーダ内のプリチャージ制御回路１３０に伝達される。プログラムプリチャージ同期ブロック１２０は、同期回路の一例であって、プログラムプリチャージ信号PGMPREb及びプログラムプリチャージ遅延信号PGMPREb_Delayを、ブロックワードラインに行くブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLとグループアクセス信号発生回路に行くグループアクセス用プログラムプリチャージ信号PGMPREb_GAとに同期して分離する回路を含む。
【００４０】
図３は、ＲＯＭブロック１１０でクロックを利用して生成されたプログラムプリチャージ信号PGMPREb及びプログラムプリチャージ遅延信号PGMPREb_Delayのタイミング波形図である。
【００４１】
例えば、図３に示すように、クロック周期が１００ｎｓ（ナノ秒）である条件下で、プログラムプリチャージ信号PGMPREbは、最初のクロックの立上がりで「ロー」に変化し、プログラムプリチャージ遅延信号PGMPREb_Delayは、３度目のクロックの立上がりで「ロー」に変化する。また、所定時間の経過後に、プログラムプリチャージ信号PGMPREbは、ｎ番目のクロックの立上がりで「ハイ」に変化し、プログラムプリチャージ遅延信号PGMPREb_Delayは、ｎ＋２番目のクロックの立上がりで「ハイ」に変化する。このように、この発明では、遅延チェーンを使用せずとも、ワードラインプリチャージ制御回路に２００ｎｓの遅延を与える効果が得られる。したがって、ＮＡＮＤ型フラッシュメモリのワードラインプリチャージ時に発生する時間の不一致という問題点が解決される。
【００４２】
図４は、図２のＲＯＭブロック１１０から出力されたプログラムプリチャージ信号PGMPREbとプログラムプリチャージ遅延信号PGMPREb_Delayとをブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLとグループアクセス用プログラムプリチャージ信号PGMPREb_GAとに、同期して分離する回路の構成を示す回路図である。また、図５は、図４の４つの信号のタイミング波形図である。
【００４３】
具体的に、図４を参照すれば、プログラムプリチャージ同期ブロック１２０は、プログラムプリチャージ信号PGMPREb及びプログラムプリチャージ遅延信号PGMPREb_Delayを各々２入力とするＮＡＮＤゲート１２１及びＮＯＲゲート１２５を含む。ＮＡＮＤゲート１２１の出力には、第１〜第３の複数の縦続接続されたインバータ１２２、１２３、１２４が結合され、ＮＯＲゲート１２５の出力には、第４のインバータ１２６が接続されている。ＮＡＮＤゲート１２１に接続されたチェーンのインバータ１２４の出力は、ブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLとなり、ＮＯＲゲート１２５に接続されたインバータ１２６の出力は、グループアクセス用プログラムプリチャージ信号PGMPREb_GAとなる。このように、プログラムプリチャージ同期ブロック１２０は、ＲＯＭブロック１１０から同期ブロック１２０に入力された２つのプログラムプリチャージ信号を同期しながら分離してブロックワードラインとグループアクセス信号発生回路とに伝達する。これら４つの信号について、以下に詳細に説明する。
【００４４】
図５を参照すれば、まず、プログラムプリチャージ信号PGMPREbがローに変化すると、ブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLはローとなる。この場合、グループアクセス用プログラムプリチャージ信号PGMPREb_GAは依然としてハイである。例えば、２００ｎｓ後に、プログラムプリチャージ遅延信号PGMPREb_Delayがローに変化すると、グループアクセス用プログラムプリチャージ信号PGMPREb_GAはローとなる。グループアクセス用プログラムプリチャージ信号PGMPREb_GAは、ワードラインプリチャージ時間の間、ローを維持する。その後プリチャージ動作が終われば、グループアクセス用プログラムプリチャージ信号PGMPREb_GAは、プログラムプリチャージ信号PGMPREbのハイへの変化によって、ブロックワードライン用プログラムプリチャージより先にハイに変化する。その後、決められた時間後にプログラムプリチャージ遅延信号PGMPREb_Delayがハイに変化すると、ブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLもハイに変化する。
【００４５】
このように、この発明では、ＲＯＭブロック１１０で作られたプログラムプリチャージ信号PGMPREbとプログラムプリチャージ遅延信号PGMPREb_Delayがプログラムプリチャージ同期ブロック１２０で同期されながら分離されて、プリチャージ制御回路１３０を含むＸ−デコーダに印加され、次いでグループアクセス制御信号によって所定の複数メモリセルを含むワードライングループを適切に開放しあるいは閉じる。すなわち、従来技術では、選択ワードラインにワードラインバイアスを印加する時、ワードラインパストランジスタを開放させるプリチャージタイムが必要であるが、この発明では、選択ワードラインにワードラインバイアスを印加する時、一つのブロックの全ワードラインに一旦パスバイアスをプリチャージし、Ｘアドレス(X-address)によりコーディング(coding)されたワードラインのみにバイアスを維持しながら、残りのワードラインを放電させる方法を利用することによって、ワードラインにバイアスを印加するときに発生する時間の不一致を除去することができる。
【００４６】
図６は、この発明の好ましい一実施形態に係るＮＡＮＤ型フラッシュメモリのワードラインパスバイアスの保存方法の適用例を示す回路図である。図７は、図６のブロックワードラインに接続された特定ワードラインにバイアスを印加する回路を示す回路図である。図８は、図６のプリチャージ回路を駆動するグループアクセス信号発生回路２００を示す回路図である。
【００４７】
図６を参照すれば、ＮＡＮＤ型フラッシュメモリのワードラインプリチャージ回路ブロック３００は、プリチャージ制御回路１３０、プリチャージ回路１４０、ブロックワードラインＢＬＫＷＬを含むメモリセルアレイ１５０（図１を参照）及び放電回路１６０を含む。具体的に、ワードラインプリチャージ動作を説明すれば、次のとおりである。
【００４８】
プリチャージ回路１４０は、第１ＮＭＯＳトランジスタ３２２及び第２ＮＭＯＳトランジスタ３２４及びプリチャージＮＭＯＳトランジスタ３２６を含む。第１ＮＭＯＳトランジスタ３２２及び第２ＮＭＯＳトランジスタは、ダイオード動作するように、電源ＶＰＰとブロックワードラインＢＬＫＷＬとの間に直列接続され、プリチャージモード時にブロックワードラインが一定電位にプリチャージされるように導通状態となる。
【００４９】
プリチャージ回路１４０のプリチャージ動作は、プリチャージ制御回路１３０側から入力されるグループアクセス信号ＧＡによりプリチャージＮＭＯＳトランジスタ３２６がターンオンされることにより始まる。ここでグループアクセス信号ＧＡとは、特定グループに対した制御信号である。プリチャージＮＭＯＳトランジスタ３２６がターンオンされると、第２ＮＭＯＳトランジスタ３２４及び第１ＮＭＯＳトランジスタ３２２は、順次にターンオンされて高電圧ＶＰＰがブロックワードラインに印加されるように動作する。その後、グループアクセス信号のハイ状態において、すなわちプリチャージＮＭＯＳトランジスタ３２６のターンオン状態で、ブロックワードラインＢＬＫＷＬはプリチャージされてＶＰＰ−Ｖｔｈ電位となる。この電位によりメモリブロックのワードラインをプリチャージするためのプリチャージ回路がイネーブル状態となる。その後、ＮＡＮＤ型フラッシュメモリのプログラム及び読出しの際、ワードラインバイアスＷＬＡＰＰをメモリセルまで損失なしに正確に伝送するため、図７に示すようにＮＡＮＤ型フラッシュメモリのハイ電圧パスＮＭＯＳトランジスタ７００にワードライン基準バイアスとＮＭＯＳしきい値電圧Ｖｔｈとを足したワードラインバイアスＷＬＡＰＰが印加される。前記過程によりセルがプログラムされる（セルにデータ内容が書き込まれる）。セルの読出し動作も高電圧のレベル差を除きプログラム動作と同じである。
【００５０】
放電回路１６０は、ブロックワードラインに接続された放電ＮＭＯＳトランジスタ３４２を含む。放電ＮＭＯＳトランジスタ３４２は、ブロックワードラインＢＬＫＷＬに接続されたドレインと、プリチャージ制御回路１３０に接続された制御ゲート及び接地に接続したソースを含む。
【００５１】
プリチャージ制御回路１３０は、グループアクセス信号発生回路２００、分離ＮＭＯＳトランジスタ３１２、第１ＮＡＮＤゲート３１４、第２ＮＡＮＤゲート３５２及びインバータ３５４を含む。ここで、グループアクセス信号発生回路２００は、プリチャージ制御回路１３０と別に分離して区分できる。分離ＮＭＯＳトランジスタ３１２は、制御ゲートに入力されるプリチャージ制御信号ＰＲＥによってターンオン、またはターンオフされる。また、第１ＮＡＮＤゲート３１４は、グループアクセス信号ＧＡを生成するためにグループアクセス信号発生回路２００に伝達されるブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLを受け取る。したがって、ＮＡＮＤゲート３１４の入力にローレベルのブロックワードライン用プログラムプリチャージ信号PGMPREb_BLKWLが入力されると、その出力はハイレベルとなる。このようなＮＡＮＤゲート３１４のハイレベルの出力信号は、インバータ３５４を介して放電回路１６０内の放電ＮＭＯＳトランジスタ３４２の制御ゲートに入力されて、放電ＮＭＯＳトランジスタ３４２がターンオフ状態となるようにする。第２ＮＡＮＤゲート３５２は、ブロック選択アドレス信号ＸＡ、ＸＢ、ＸＣを入力とし、その出力が第１ＮＡＮＤゲート３１４の入力に接続される。
【００５２】
グループアクセス信号発生回路２００は、図８に示すように、第１クロックCLK1または第２クロックCLK2と同期してプログラムプリチャージ信号のローまたはハイレベルによって高電圧ＶＰＰの出力を制御する高電圧スイッチ２０１（ＨＶＳＷ＝high voltage switch）を含む。例えば、高電圧スイッチ２０１は、プログラム時に１５Ｖないし２０Ｖ、読出し時に約５Ｖをワードラインにプリチャージするための高電圧の制御信号を出力する。また、グループアクセス信号発生回路２００は、制御信号用高電圧の出力を制限するため、前記プログラムプリチャージ信号のための高電圧スイッチの入力に接続される入力と放電ＮＭＯＳトランジスタ２０３の制御ゲートとに接続された出力を有する複数のインバータ２０５、２０７を含む。複数のインバータ２０５、２０７は、プログラムプリチャージ信号を適切に増幅しその信号を放電ＮＭＯＳトランジスタ２０３の制御ゲートに伝達する機能を行う。放電ＮＭＯＳトランジスタ２０３のドレインは、高電圧スイッチ２０１の出力に接続され、ソースは接地される。前記の構成により、放電ＮＭＯＳトランジスタ２０３は、プログラムプリチャージ信号の特定レベルによって高電圧スイッチ２０１から出力される高電圧ＶＰＰを放電させる。
【００５３】
次に、ブロックワードラインの放電動作を説明する。
【００５４】
再び、図６を参照すれば、プログラムプリチャージ信号が、例えばローレベルからハイレベルに変化すると同時にプリチャージ信号ＰＲＥがハイレベルからローレベルに変化し、次いでグループアクセス信号、すなわちグループアクセス制御信号ＧＡがハイレベルに変化すれば、プリチャージＮＭＯＳトランジスタ３２６はターンオフされる。プログラムプリチャージ信号がハイレベルとなれば、ブロック選択アドレス信号ＸＡ、ＸＢ、ＸＣの入力によって第１ＮＡＮＤゲート３１４の出力が変化するようになる。選択されないワードラインであれば、ブロック選択アドレス信号ＸＡ、ＸＢ、ＸＣのうち、少なくとも一つがローレベルとなって第２ＮＡＮＤゲート３１６の出力がハイレベルとなる。この場合、プログラムプリチャージ信号PGMPREbと第２ＮＡＮＤゲート３５２のレベルが全部ハイレベルとなり、それにより第１ＮＡＮＤゲート３１４の出力はローレベルとなる。このような第１ＮＡＮＤゲート３１４のハイレベル出力信号は、インバータ３５４を経て放電ＮＭＯＳトランジスタ３４２の制御ゲートに入力され、前記過程を通し選択されないワードラインの放電ＮＭＯＳトランジスタ３４２はターンオンされる。放電ＮＭＯＳトランジスタ３４２のターンオン状態で、ブロックワードラインにプリチャージされた電圧は接地に放電される。
【００５５】
この発明に係るＸデコーダは、一つのプログラムプリチャージ信号を利用する従来技術の方式とは異なり、プログラムプリチャージ信号を２つの信号に分離して印加して、選択ワードラインのパストランジスタが完全に閉じられた後に放電回路を開放するワードラインパスバイアス制御回路を含む。こういう方式によりワードラインパスバイアスの印加時に発生される時間の不一致を除去する。例えば、図６及び図７の接続回路において、パスＮＭＯＳトランジスタ７００が閉じられる前に放電ＮＭＯＳトランジスタ３４２が先に開放されて選択ワードラインの高電圧がノードＡに放電される、という問題が解決される。
【００５６】
上記した実施の形態では、主にＮＡＮＤ型フラッシュメモリにおけるプログラム動作時について説明したが、プログラム動作と読出し動作は、バイアスレベルの差を除いて実質的に同じであるから、この発明がＮＡＮＤ型フラッシュメモリの読出し動作時にも同様に適用されることが自明であろう。
【図面の簡単な説明】
【００５７】
【図１】この発明の好ましい一実施形態に係るＮＡＮＤ型フラッシュメモリのワードラインパスバイアスの保存方法を適用できるメモリ装置の回路構成を示すブロック図である。
【図２】図１のＲＯＭブロックからプリチャージ制御回路までの信号の流れを示すブロック図である。
【図３】図１のＲＯＭブロックでクロックを利用して生成されたプログラムプリチャージ信号及びプログラムプリチャージ遅延信号のタイミング波形図である。
【図４】図２のＲＯＭブロックで生成されたプログラムプリチャージ信号とプログラムプリチャージ遅延信号をブロックワードライン用プログラムプリチャージ信号とグループアクセス用プログラムプリチャージ信号とに同期して分離する回路を示す回路図である。
【図５】図４の４種の信号のタイミング波形図である。
【図６】この発明の好ましい一実施形態に係るＮＡＮＤ型フラッシュメモリのワードラインパスバイアスの保存方法の適用例を示す回路図である。
【図７】図６のブロックワードラインに接続された特定のワードラインにバイアスを印加する回路を示す回路図である。
【図８】図６のプリチャージ回路の駆動のためのグループアクセス信号発生回路を示す回路図である。
【符号の説明】
【００５８】
１１０…ＲＯＭブロック、
１２０…同期回路、
１３０…プリチャージ制御回路、
１４０…プリチャージ回路、
１６０…放電回路、
１５０…メモリセルアレイ、
３１２…分離ＮＭＯＳトランジスタ、
３１４…第１ＮＡＮＤゲート、
３２２…第１ＮＭＯＳトランジスタ、
３２４…第２ＮＭＯＳトランジスタ、
３２６…プリチャージＮＭＯＳトランジスタ、
３４２…放電ＮＭＯＳトランジスタ、
３５２…第２ＮＡＮＤゲート、
３５４…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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