(57)【要約】【課題】微細化に伴うストラップコンタクトの抵抗値の増加を抑制する。【解決手段】半導体記憶装置は、半導体基板内に設けられたトレンチと、前記トレンチの内面に接するように前記半導体基板内に設けられた第１電極用の拡散層と、前記拡散層を覆うように前記トレンチの内面上に設けられたキャパシタ絶縁膜と、前記トレンチの下側部分を埋め込むように前記キャパシタ絶縁膜上に設けられた第２電極用の導電層と、前記導電層上方で前記トレンチの内面上に設けられた第１絶縁膜と、前記トレンチの中間部分を埋め込むように前記第１絶縁膜及び前記導電層上に設けられた第１導電層と、前記トレンチの上側部分を埋め込むように前記第１絶縁膜及び前記第１導電層上に設けられた第１コンタクト層と、前記第１コンタクト層に接するように前記半導体基板の表面に設けられた第２コンタクト層とを有する。【選択図】      図１
2005158899.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板内に設けられたトレンチと、
前記トレンチの内面に接するように前記半導体基板内に設けられた第１電極用の拡散層と、
前記拡散層を覆うように前記トレンチの内面上に設けられたキャパシタ絶縁膜と、
前記トレンチの下側部分を埋め込むように前記キャパシタ絶縁膜上に設けられた第２電極用の導電層と、
前記導電層上方で前記トレンチの内面上に設けられた第１絶縁膜と、
前記トレンチの中間部分を埋め込むように前記第１絶縁膜及び前記導電層上に設けられた第１導電層と、
前記トレンチの上側部分を埋め込むように前記第１絶縁膜及び前記第１導電層上に設けられた第１コンタクト層と、
前記第１コンタクト層に接するように前記半導体基板の表面に設けられた第２コンタクト層と、
ソース及びドレインを有し、前記ソース或いはドレインが前記第１及び第２コンタクト層に接するように前記半導体基板の表面に設けられたトランジスタと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１導電層の上面の位置は、前記第１絶縁膜の上面の位置よりも低いことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
半導体基板にトレンチを形成する工程と、
前記トレンチの内面に接するように前記半導体基板内に第１電極用の拡散層を形成する工程と、
前記トレンチ内面の前記拡散層上にキャパシタ絶縁膜を形成する工程と、
前記トレンチの下側部分を埋め込むように前記キャパシタ絶縁膜上に第２電極用の導電層を形成する工程と、
前記導電層上方で前記トレンチの内面上に第１絶縁膜を形成する工程と、
前記トレンチの中間部分を埋め込むように前記第１絶縁膜及び前記導電層上に第１導電層を形成する工程と、
前記トレンチの上側部分を埋め込むように前記第１絶縁膜及び前記第１導電層上に第１コンタクト層を形成する工程と、
前記半導体基板の表面に、ソース及びドレインを有し且つ前記ソース或いはドレインが前記第１コンタクト層に接するようにトランジスタを形成する工程と、
前記第１コンタクト層及び前記ソース或いはドレインに接するように前記半導体基板表面に第２コンタクト層を形成する工程と、
を具備することを特徴とする半導体記憶装置の製造方法。
【請求項４】
前記第１導電層を形成する工程は、前記第１絶縁膜の上面の位置より当該第１導電層の上面の位置の方が低く形成することを特徴とする請求項３記載の半導体記憶装置の製造方法。
【請求項５】
前記第１導電層を形成する工程の後に、
前記第１絶縁膜及び前記第１導電層上にフォトレジストを形成する工程と、
前記第１導電層の上面の位置より高い位置まで前記第１絶縁膜をエッチングする工程と、
をさらに具備することを特徴とする請求項３記載の半導体記憶装置の製造方法。
【請求項６】
前記第１絶縁膜を形成する工程の後に、
前記第１絶縁膜をエッチングする工程と、
前記第１絶縁膜上方で前記トレンチの内面上に第２絶縁膜を形成する工程と、
をさらに具備することを特徴とする請求項３記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置及びその製造方法に係り、特にメモリセルにトレンチキャパシタを有する半導体記憶装置の構造及びその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路は、年々、高集積化が進んでおり、特にＤＲＡＭ（Dynamic Random Access Memory）ではその進歩が著しい。高集積化を進める上で、１トランジスタ，１キャパシタ型のＤＲＡＭセルでは、各部品の微細化が要求される。ＤＲＡＭセルの微細化を行うと、トランジスタのソース拡散層（またはドレイン拡散層）とキャパシタの電極とを接続する配線層も、その面積や幅が縮小されてしまうため、ＤＲＡＭセルとして必要な電気的特性を維持することが困難となる。
【０００３】
以下に、トレンチキャパシタ（trench capacitor）を有するＤＲＡＭの構造の一例を説明する。図９は、従来のＤＲＡＭにおける主要部を示す断面図である。半導体基板３０内には、トレンチ３１が形成されている。このトレンチ３１の下部周囲の半導体基板３０内には、キャパシタ電極用のＮ型拡散層からなるプレート電極３２が設けられている。トレンチ３１の下部の内面には、キャパシタの誘電膜であるＮＯ膜３３が設けられている。
【０００４】
トレンチ３１内のＮＯ膜３３上には、キャパシタの上部電極となるポリシリコン３４が設けられている。ポリシリコン３４上部のトレンチ３１内面には、半導体基板３０に形成するトランジスタ領域とトレンチキャパシタのストレージノードとを分離するために、カラー酸化膜３５が設けられている。カラー酸化膜３５上のトレンチ３１内には、ポリシリコン３４とのコンタクトのための配線層であるポリシリコン３６が設けられている。
【０００５】
ポリシリコン３６の上には、メモリセルトランジスタのソース拡散層１７とポリシリコン３６とのコンタクト層であるＢＳ(Buried Strap)コンタクト３７が、半導体基板３０表面と同程度の高さまで埋め込まれるように設けられている。
【０００６】
半導体基板３０上には、ゲート絶縁膜１３を介してゲート電極１４が設けられている。ゲート電極１４の周囲には、ゲート電極１４を覆うようにゲートキャップ絶縁膜１５が設けられている。ゲートキャップ絶縁膜１５の両側面には、ゲート側壁絶縁膜１６が設けられている。ゲート電極１４の両側には、ソース拡散層１７とドレイン拡散層１８とが形成されている。
【０００７】
このように構成されたＤＲＡＭにおいて、ＢＳコンタクトを形成する際に、その間口（メモリセルトランジスタのアクティブエリア側におけるＢＳコンタクトの間口）として１２００〜１５００Å程度確保していた。しかし、セルサイズが縮小化するにつれて、ＢＳコンタクトからのソース拡散層１７への不純物拡散によるパンチスルーの抑制が困難になってしまう。また、セルサイズが縮小化するにつれて、ＢＳコンタクトの体積が小さくなり、或いはＢＳコンタクトの間口が小さくなるため、ＢＳコンタクトの抵抗値が増加してしまう。
【０００８】
これらの問題を解決する方法の一つとして、半導体基板の表面にストラップコンタクトを形成するＳＳ（Surface Strap）コンタクトの採用が考えられる。しかし、ＳＳコンタクトを形成する場合、トレンチキャパシタの上部に形成された酸化膜（Trench Top Oxide、以後ＴＴＯと称す)をエッチバックして配線層としてのポリシリコン３６を露出する必要がある。この際、トレンチの側壁に設けられたカラー酸化膜も同時にエッチングされてしまう。従って、例えばポリシリコンを埋めることでＳＳコンタクトを形成する場合には、トレンチの側壁にできた窪み部分の埋め込み性が悪化し、ボイドなどが発生する懸念がある。このボイド等の発生は、膜はがれ或いはＢＳコンタクトの抵抗値の増加等の原因となってしまう。
【０００９】
ポリシリコンの埋め込みではなくシリコンのエピタキシャル成長によりＳＳコンタクトを形成する場合には、トレンチの側壁の窪み部分がシリコンの結晶成長によりうまくブリッジされない、或いは自然酸化膜除去の為の水素アニールによりシリコン基板やポリシリコンがマイグレーション（migration）により変形するという懸念もある。
【００１０】
またこの種の関連技術として、トレンチ構造を有するゲインセルを、ＤＲＡＭに近い構成で面積の増大なしに実現する提案がなされている。
【特許文献１】特開２００２−１１８２４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記のような事情に鑑みてなされたもので、微細化に伴うストラップコンタクトの抵抗値の増加を抑制し、且つストラップコンタクトの埋め込み性の悪化によるメモリセルの機能低下を防止することができる半導体記憶装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の第１の視点に係る半導体記憶装置は、半導体基板と、前記半導体基板内に設けられたトレンチと、前記トレンチの内面に接するように前記半導体基板内に設けられた第１電極用の拡散層と、前記拡散層を覆うように前記トレンチの内面上に設けられたキャパシタ絶縁膜と、前記トレンチの下側部分を埋め込むように前記キャパシタ絶縁膜上に設けられた第２電極用の導電層と、前記導電層上方で前記トレンチの内面上に設けられた第１絶縁膜と、前記トレンチの中間部分を埋め込むように前記第１絶縁膜及び前記導電層上に設けられた第１導電層と、前記トレンチの上側部分を埋め込むように前記第１絶縁膜及び前記第１導電層上に設けられた第１コンタクト層と、前記第１コンタクト層に接するように前記半導体基板の表面に設けられた第２コンタクト層と、ソース及びドレインを有し、前記ソース或いはドレインが前記第１及び第２コンタクト層に接するように前記半導体基板の表面に設けられたトランジスタとを有する。
【００１３】
また本発明の第２の視点に係る半導体記憶装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチの内面に接するように前記半導体基板内に第１電極用の拡散層を形成する工程と、前記トレンチ内面の前記拡散層上にキャパシタ絶縁膜を形成する工程と、前記トレンチの下側部分を埋め込むように前記キャパシタ絶縁膜上に第２電極用の導電層を形成する工程と、前記導電層上方で前記トレンチの内面上に第１絶縁膜を形成する工程と、前記トレンチの中間部分を埋め込むように前記第１絶縁膜及び前記導電層上に第１導電層を形成する工程と、前記トレンチの上側部分を埋め込むように前記第１絶縁膜及び前記第１導電層上に第１コンタクト層を形成する工程と、前記半導体基板の表面に、ソース及びドレインを有し且つ前記ソース或いはドレインが前記第１コンタクト層に接するようにトランジスタを形成する工程と、前記第１コンタクト層及び前記ソース或いはドレインに接するように前記半導体基板表面に第２コンタクト層を形成する工程とを有する。
【発明の効果】
【００１４】
本発明によれば、微細化に伴うストラップコンタクトの抵抗値の増加を抑制し、且つストラップコンタクトの埋め込み性の悪化によるメモリセルの機能低下を防止することができる半導体記憶装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１６】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構造における主要部を示す断面図である。
【００１７】
例えばシリコンからなる半導体基板１内には、トレンチ４が形成されている。このトレンチ４の下部周囲の半導体基板１内には、キャパシタ電極用のＮ型拡散層からなるプレート電極５が設けられている。トレンチ４の下部の内面には、例えばシリコン窒化膜がプレート電極５に接して設けられている。さらにこのシリコン窒化膜の表面にシリコン酸化膜が形成されて、あわせてキャパシタの誘電膜であるＮＯ膜６が設けられている。
【００１８】
トレンチ４内のＮＯ膜６上には、キャパシタの上部電極となるポリシリコン７が設けられている。このポリシリコン７は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。ポリシリコン７上部のトレンチ４内面には、半導体基板１に形成するトランジスタ領域とトレンチキャパシタのストレージノードとを分離するために、カラー酸化膜８が設けられている。カラー酸化膜８上のトレンチ４内には、ポリシリコン７とのコンタクトのための配線層であるポリシリコン９が設けられている。このポリシリコン９は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。
【００１９】
ポリシリコン９の上には、メモリセルトランジスタのソース拡散層１７とポリシリコン９とのコンタクト層であるＢＳコンタクト１０が、半導体基板１表面と同程度の高さまで埋め込まれるように設けられている。このＢＳコンタクト１０は、例えばＡｓをドープしたアモルファスシリコンを充填して形成されている。
【００２０】
半導体基板１の表面付近には、隣接するトレンチキャパシタとの間を分離するために、素子分離領域１１が設けられている。半導体基板１上には、ゲート絶縁膜１３を介してゲート電極１４が設けられている。ゲート電極１４の周囲には、ゲート電極１４を覆うようにゲートキャップ絶縁膜１５が設けられている。ゲートキャップ絶縁膜１５の両側面には、ゲート側壁絶縁膜１６が設けられている。ゲート電極１４の両側の半導体基板１内には、ソース拡散層１７とドレイン拡散層１８とが形成されている。ドレイン拡散層１８には、例えばビット線（図示せず）が接続される。
【００２１】
また、素子分離領域１１上には、他のメモリセルトランジスタを構成するパスゲート電極１９が設けられている。パスゲート電極１９には、ゲートキャップ絶縁膜２０とゲート側壁絶縁膜２１とが設けられている。ゲート電極１４とパスゲート電極１９とは、ワード線として機能する。
【００２２】
ソース拡散層１７及びＢＳコンタクト１０上には、ソース拡散層１７とポリシリコン９とのコンタクト層であるＳＳコンタクト１２が設けられている。このＳＳコンタクト１２は、例えばリン（Ｐ）をドープしたアモルファスシリコンを充填して形成されている。このようにして、図１に示す半導体記憶装置が構成されている。
【００２３】
次に、図１に示した半導体記憶装置の製造方法を図１〜５を参照して説明する。  
図２において、半導体基板１の上に、膜厚２０Å程度のシリコン酸化膜２を形成する。このシリコン酸化膜２の上に、膜厚２２００Å程度のシリコン窒化膜３を形成する。次に、半導体基板１に到達するようにトレンチ４を形成する。このトレンチ４は、所定の大きさの開口部及び深さを有するように、例えばフォトリソグラフィ法とドライエッチング法とを用いて形成する。
【００２４】
次に、半導体基板１内にＮ型の不純物（例えば、Ａｓ）を拡散させることで、プレート電極５を形成する。具体的には、Ａｓをドープしたシリケートガラスを半導体基板１内に堆積する。続いて、Ａｓを半導体基板１内に拡散させるために、１０００℃以上の高温でアニールする。これにより、プレート電極５を形成する。その後、トレンチ４内部のシリケートガラスを除去する。このプレート電極５は、半導体基板１の表面から１．５μｍよりも深い位置に形成されているトレンチ４を覆うように形成する。
【００２５】
次に、図３において、トレンチ４の下部の内面にキャパシタの誘電膜である膜厚２０〜３０Å程度のＮＯ膜６を形成する。具体的には、トレンチ４内面の半導体基板１を薄く窒化してシリコン窒化膜を形成し、さらにこのシリコン窒化膜の表面を薄く酸化する。これにより、トレンチ４の内面の半導体基板１上にＮＯ膜６が形成される。次に、キャパシタの上部電極となるポリシリコン７を形成する。このポリシリコン７は、Ａｓをドープしたアモルファスシリコンを、ＮＯ膜６上に堆積することにより形成する。そして、ポリシリコン７とＮＯ膜６とを、半導体基板１の表面から１．０μｍ程度までエッチバックする。
【００２６】
次に、トレンチ４内面の半導体基板１に、熱酸化法を用いて膜厚６０Å程度の酸化膜（図示せず）を形成する。次に、ポリシリコン７上部のトレンチ４内面に、膜厚３００Å程度のカラー酸化膜８を堆積する。そして、ドライエッチング法により、ポリシリコン７上のカラー酸化膜８を除去し、ポリシリコン７へのコンタクト形成のための開口部を形成する。
【００２７】
次に、図４において、Ａｓをドープしたアモルファスシリコンをカラー酸化膜８及びポリシリコン７上のトレンチ４内に堆積することにより、ポリシリコン９を形成する。そして、ポリシリコン９を半導体基板１の表面から３００Å程度までエッチバックする。さらに、カラー酸化膜８をウェットエッチング法により、半導体基板１の表面から５００Å程度までエッチングする。この工程は、ポリシリコン９を十分に露出するためのものである。
【００２８】
次に、図５において、Ａｓをドープしたアモルファスシリコンを、ポリシリコン９上のトレンチ４内に堆積することにより、ＢＳコンタクト１０を形成する。そして、ＢＳコンタクト１０を半導体基板１の表面と同程度の高さまでエッチバックする。
【００２９】
次に、フォトリソグラフィ法により、素子分離領域形成予定領域にＳＴＩ（Shallow Trench Isolation）形成用のフォトレジスト（図示せず）を形成する。そして、このフォトレジストをマスクとして、ＳＴＩ形成予定領域のカラー酸化膜８、ポリシリコン９、ＢＳコンタクト１０、及び半導体基板１をエッチングによって除去する。さらに、素子分離用溝内に絶縁膜（例えば、シリコン酸化膜）を埋め込んで素子分離領域１１を形成する。これにより、隣接するトレンチキャパシタとの間を分離する。次に、従来と同様の工程により、トランジスタを形成する。
【００３０】
次に、図１において、ＴＴＯ、ソース拡散層１７及びドレイン拡散層１８上の絶縁膜をエッチバックする。そして、半導体基板１表面に、膜厚１５００Å程度のＳＳコンタクト１２を形成する。このＳＳコンタクト１２は、Ｐをドープしたアモルファスシリコンを、ソース拡散層１７及びＢＳコンタクト１０の上にゲート側壁絶縁膜１６，２１及び素子分離領域１１をマスクとして堆積することにより形成する。このようにして、図１に示す半導体記憶装置が形成される。
【００３１】
このように構成された半導体記憶装置は、トレンチキャパシタの上部電極（ポリシリコン７）に接続された配線層（ポリシリコン９）とメモリセルトランジスタのソース拡散層１７とを接続するストラップコンタクトとして、半導体基板１に埋め込まれたＢＳコンタクト１０と半導体基板１表面に形成されたＳＳコンタクト１２とを有している。よって、ソース拡散層１７とストラップコンタクトとの接触面積を大きくすることができる。
【００３２】
また、セルサイズの縮小に伴い、ＢＳコンタクト１０のソース拡散層１７側の間口が減少することで、ＢＳコンタクト１０とソース拡散層１７との接触面積が小さくなる。しかし、本実施形態の半導体記憶装置は、ＳＳコンタクト１２を備えているため、ストラップコンタクトとソース拡散層１７とのコンタクト抵抗値が増加するのを防止することができる。さらに、ＢＳコンタクト１０の間口を確保するためのカラー酸化膜８をエッチバックする深さの調整等を行う必要がない。
【００３３】
以上詳述したように本実施形態によれば、ソース拡散層１７とストラップコンタクトとの接触面積を大きくすることができるため、コンタクト抵抗値を低くすることができる。
【００３４】
また、カラー酸化膜８の半導体基板１表面からの深さが変動することによりＢＳコンタクトの間口が変動しても、コンタクト抵抗値への影響を抑制することができる。これにより、カラー酸化膜８の上面の位置を半導体基板１表面から浅くすることができる。
【００３５】
また、ＳＳコンタクトのみを形成する場合と比べて、カラー酸化膜８上部のトレンチ４側壁に形成される窪み部分にポリシリコンを形成する際の埋め込み性の悪化を抑制することができる。
【００３６】
また本実施形態では、ＢＳコンタクト１０を形成した後にＳＳコンタクト１２を形成するようにしている。すなわち、ＢＳコンタクト１０とＳＳコンタクト１２とを別工程により形成している。ＢＳコンタクトとＳＳコンタクトとを同時に埋め込んで１つのＳＳコンタクトとする場合、ＴＴＯをエッチバックするときにカラー酸化膜８も同時にエッチングしてしまうので、カラー酸化膜８のエッチバックの制御性が悪くなる。一方本実施形態では、ポリシリコン９を形成した後、カラー酸化膜８のみをウェットエッチング法によりエッチバックしているため、カラー酸化膜８を制御性よくエッチバックすることができる。
【００３７】
（第２の実施形態）
図６は、本発明の第２の実施形態に係る半導体記憶装置の構造における主要部を示す断面図である。
【００３８】
ポリシリコン７上部のトレンチ４内面には、半導体基板１に形成するトランジスタ領域とトレンチキャパシタのストレージノードとを分離するために、カラー酸化膜２２が設けられている。カラー酸化膜２２上のトレンチ４内には、ポリシリコン７とのコンタクトのための配線層であるポリシリコン２３が設けられている。なお、カラー酸化膜２２は、当該カラー酸化膜２２の上面の位置が、ポリシリコン２３の上面の位置より高く形成されている。
【００３９】
ポリシリコン２３の上には、メモリセルトランジスタのソース拡散層１７とポリシリコン２３とのコンタクト層であるＢＳコンタクト２４が、半導体基板１表面と同程度の高さまで埋め込まれるように設けられている。ソース拡散層１７及びＢＳコンタクト１０上には、ソース拡散層１７とポリシリコン９とのコンタクト層であるＳＳコンタクト１２が設けられている。
【００４０】
次に、図６に示した半導体記憶装置の製造方法を図６，７を参照して説明する。  
図７において、ポリシリコン７上部のトレンチ４内面に、膜厚３００Å程度のカラー酸化膜２２を堆積する。そして、ドライエッチング法により、ポリシリコン７上のカラー酸化膜２２を除去し、ポリシリコン７へのコンタクト形成のための開口部を形成する。
【００４１】
次に、Ａｓをドープしたアモルファスシリコンをカラー酸化膜２２及びポリシリコン７上のトレンチ４内に堆積することにより、ポリシリコン２３を形成する。そして、ポリシリコン２３を半導体基板１の表面から８００Å程度までエッチバックする。
【００４２】
次に、ポリシリコン２３上のトレンチ４内にフォトレジスト２５を塗布し、このフォトレジスト２５を適当な深さ（例えば、シリコン窒化膜３の表面から５００Åの深さ）までエッチバックする。そして、カラー酸化膜２２をウェットエッチング法により、半導体基板１の表面から６００Å程度までエッチングする。さらに、トレンチ４内のフォトレジスト２５を完全に除去する。これにより、ポリシリコン２３の上面を十分に露出することができる。
【００４３】
次に、図６において、Ａｓをドープしたアモルファスシリコンを、トレンチ４内に堆積することにより、ＢＳコンタクト２４を形成する。そして、ＢＳコンタクト２４を半導体基板１の表面と同程度の高さまでエッチバックする。以下の工程は、上記第１の実施形態と同様である。
【００４４】
このように構成された半導体記憶装置は、カラー酸化膜２２の上面の位置をポリシリコン２３の上面の位置よりも高い位置にすることができる。これにより、従来、カラー酸化膜２２の上部に形成されていた窪み部分を無くすことができる。
【００４５】
また、トレンチキャパシタの上部電極（ポリシリコン７）に接続された配線層（ポリシリコン２３）とメモリセルトランジスタのソース拡散層１７とのストラップコンタクトとして、半導体基板１に埋め込まれたＢＳコンタクト２４と半導体基板１表面に形成されたＳＳコンタクト１２とを有している。よって、ソース拡散層１７とストラップコンタクトとの接触面積を大きくすることができる。
【００４６】
以上詳述したように本実施形態によれば、ソース拡散層１７とストラップコンタクトとの接触面積を大きくすることができるため、コンタクト抵抗値を低くすることができる。
【００４７】
また、カラー酸化膜２２上部の窪み部分を無くすことができるため、ＢＳコンタクト２４の埋め込み性が向上する。これにより、ＢＳコンタクト２４にボイド等が発生することが無いため、膜はがれ或いはＢＳコンタクトの抵抗値の増加等を防止することができる。
【００４８】
また本実施形態の半導体記憶装置の製造方法は、ポリシリコン２３上のトレンチ４内にフォトレジスト２５を塗布した後、カラー酸化膜２２をエッチングするようにしている。これにより、カラー酸化膜２２の上面の位置をポリシリコン２３の上面の位置よりも高い位置で止めることができる。
【００４９】
（第３の実施形態）
第３の実施形態は、図６に示した半導体記憶装置と同一構造の半導体記憶装置を他の製造方法により形成するようにしたものである。
【００５０】
図８は、第３の実施形態における図６に示した半導体記憶装置の製造方法を説明するための主要部を示す断面図である。以下に、図６に示した半導体記憶装置の製造方法を図６，８を参照して説明する。
【００５１】
図８において、ポリシリコン７上部のトレンチ４内面に、膜厚３００Å程度のカラー酸化膜２２を堆積する。そして、ドライエッチング法により、ポリシリコン７上のカラー酸化膜２２を除去し、ポリシリコン７へのコンタクト形成のための開口部を形成する。
【００５２】
次に、Ａｓをドープしたアモルファスシリコンをカラー酸化膜２２上のトレンチ４内に堆積することにより、ポリシリコン２３を形成する。そして、ポリシリコン２３を半導体基板１の表面から５００Å程度までエッチバックする。さらに、カラー酸化膜２２をウェットエッチング法により、半導体基板１の表面から６００Å程度までエッチングする。
【００５３】
次に、カラー酸化膜２２上方のトレンチ４内面に、膜厚３００Å程度のＢＳＧ（Boron Silicate Glass）酸化膜２６を堆積する。そして、ドライエッチング法により、ポリシリコン２３上の酸化膜を除去する。さらに、ポリシリコン２３を半導体基板１の表面から８００Å程度まで再度エッチバックする。これにより、ポリシリコン２３の上面を十分に露出することができる。
【００５４】
次に、図６において、ＢＳＧ酸化膜２６を除去する。そして、Ａｓをドープしたアモルファスシリコンを、トレンチ４内に堆積することにより、ＢＳコンタクト２４を形成する。さらに、ＢＳコンタクト２４を半導体基板１の表面と同程度の高さまでエッチバックする。以下の工程は、上記第１の実施形態と同様である。
【００５５】
このように構成された半導体記憶装置は、カラー酸化膜２２の最高部をポリシリコン２３の最高部よりも高い位置にすることができる。これにより、従来、カラー酸化膜２２の上部に形成されていた窪み部分を無くすことができる。その他の効果についても、上記第２の実施形態と同様である。
【００５６】
また本実施形態の半導体記憶装置の製造方法は、カラー酸化膜２２をエッチングし、カラー酸化膜２２上方のトレンチ４内面にＢＳＧ酸化膜２６を形成する。その後、ポリシリコン２３をエッチングするようにしている。これにより、ポリシリコン２３の上面の位置をカラー酸化膜２２の上面の位置より低い位置に下げることができる。
【００５７】
この発明は、上記実施形態に限定されるものではなく、その他、本発明の要旨を変更しない範囲において種々変形して実施可能である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る半導体記憶装置の構造における主要部を示す断面図。
【図２】図１に示した半導体記憶装置の製造方法を説明するための断面図。
【図３】図２に続く製造方法を説明するための断面図。
【図４】図３に続く製造方法を説明するための断面図。
【図５】図４に続く製造方法を説明するための断面図。
【図６】本発明の第２の実施形態に係る半導体記憶装置の構造における主要部を示す断面図。
【図７】図６に示した半導体記憶装置の製造方法を説明するための断面図。
【図８】第３の実施形態における図６に示した半導体記憶装置の製造方法を説明するための主要部を示す断面図。
【図９】従来のＤＲＡＭにおける主要部を示す断面図。
【符号の説明】
【００５９】
１，３０…半導体基板、２…シリコン酸化膜、３…シリコン窒化膜、４，３１…トレンチ、５，３２…プレート電極、６，３３…ＮＯ膜、７，９，２３，３４，３６…ポリシリコン、８，２２，３５…カラー酸化膜、１０，２４，３７…ＢＳコンタクト、１１…素子分離領域、１２…ＳＳコンタクト、１３…ゲート絶縁膜、１４…ゲート電極、１５，２０…ゲートキャップ絶縁膜、１６，２１…ゲート側壁絶縁膜、１７…ソース拡散層、１８…ドレイン拡散層、１９…パスゲート電極、２５…フォトレジスト、２６…ＢＳＧ酸化膜。
【図１】
2005158899.tif 000003
【図２】
2005158899.tif 000004
【図３】
2005158899.tif 000005
【図４】
2005158899.tif 000006
【図５】
2005158899.tif 000007
【図６】
2005158899.tif 000008
【図７】
2005158899.tif 000009
【図８】
2005158899.tif 000010
【図９】
2005158899.tif 000011