(57)【要約】      （修正有）【課題】ソース／ドレイン領域を浅く形成する構造において、短チャネル効果、シリサイド膜や欠陥に起因するリーク、トランジスタ特性の変動を抑制し、分離特性、ゲート絶縁膜の信頼性を高めたＰ−ＭＯＳトランジスタを含む半導体装置及びその製造方法の提供。【解決手段】基板表面の浅い位置の第１不純物拡散領域５はＢ又はＢＦ２を用いて形成し、第１不純物拡散領域５底部の第２不純物拡散領域６はＩｎを用いて形成し、これらの２つの注入によって浅い位置は高濃度に、深い位置は徐々に濃度が低くなるような濃度分布のソース／ドレイン領域４を形成することにより、短チャネル効果の抑制しつつ、分離特性の向上、シリサイド膜や欠陥に起因するリークの低減を図り、また、Ｉｎの注入条件を適切に設定することにより、Ｉｎ注入による欠陥に起因するリークやゲート絶縁膜の劣化も抑制することができる。【選択図】図１（ａ）
2005033098.tif 000002
【特許請求の範囲】
【請求項１】
第１のＰ型不純物を基板表面近傍の浅い位置に注入して形成した第１不純物拡散領域と、前記第１のＰ型不純物よりも拡散係数の小さい第２のＰ型不純物を前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して形成した第２不純物拡散領域とにより構成されるソース及びドレイン領域を備え、
前記第２不純物拡散領域は、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成されたものであることを特徴とする半導体装置。
【請求項２】
Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置において、
前記Ｎ−ＭＯＳトランジスタに、Ｎ型不純物を注入して形成したソース及びドレイン領域を備え、
前記Ｐ−ＭＯＳトランジスタに、第１のＰ型不純物としてのＢ又はＢＦ２を基板表面近傍の浅い位置に注入して形成した第１不純物拡散領域と、第２のＰ型不純物としてのＩｎを前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して形成した第２不純物拡散領域とにより構成されるソース及びドレイン領域を備え、
前記Ｎ型不純物、前記第１のＰ型不純物及び前記第２のＰ型不純物は、不純物注入後のアニール処理により一括して活性化され、
前記第２不純物拡散領域は、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成されたものであることを特徴とする半導体装置。
【請求項３】
前記第２不純物拡散領域は、注入エネルギーを略８０乃至１８０ＫｅＶの範囲とする注入条件で形成されたものであることを特徴とする請求項１又は２に記載。
【請求項４】
前記第２不純物拡散領域は、注入量を略５Ｅ１２乃至１.５Ｅ１３ｃｍ−２の範囲とする注入条件で形成されたものであることを特徴とする請求項１乃至３のいずれか一に記載の半導体装置。
【請求項５】
第１のＰ型不純物を基板表面近傍の浅い位置に注入して第１不純物拡散領域を形成する工程と、前記第１のＰ型不純物よりも拡散係数の小さい第２のＰ型不純物を前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して第２不純物拡散領域を形成する工程と、を少なくとも備え、
前記第１不純物拡散領域と前記第２不純物拡散領域とによりソース及びドレイン領域を形成し、前記第２不純物拡散領域を、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成することを特徴とする半導体装置の製造方法。
【請求項６】
Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置の製造方法であって、
前記Ｎ−ＭＯＳトランジスタ形成領域にＮ型不純物を注入する工程と、
第１のＰ型不純物としてＢ又はＢＦ２を用い、該第１のＰ型不純物を前記Ｐ−ＭＯＳトランジスタ形成領域の基板表面近傍の浅い位置に注入して第１不純物拡散領域を形成する工程と、
第２のＰ型不純物としてＩｎを用い、該第２のＰ型不純物を前記Ｐ−ＭＯＳトランジスタ形成領域の前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して第２不純物拡散領域を形成する工程と、
前記Ｎ型不純物、前記第１のＰ型不純物及び前記第２のＰ型不純物を活性化するアニール工程と、を少なくとも備え、
前記第１不純物拡散領域と前記第２不純物拡散領域とによりソース及びドレイン領域を形成し、前記第２不純物拡散領域を、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１のＰ型不純物の注入工程の前に、前記第２のＰ型不純物の注入工程を行うことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記Ｎ型不純物の注入工程の前に、前記第１のＰ型不純物の注入工程及び前記第２のＰ型不純物の注入工程を行うことを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記第２のＰ型不純物の注入を、注入エネルギーを略８０乃至１８０ＫｅＶの範囲とした注入条件で行うことを特徴とする請求項５乃至８のいずれか一に記載の半導体装置の製造方法。
【請求項１０】
前記第２のＰ型不純物の注入を、注入量を略５Ｅ１２乃至１.５Ｅ１３ｃｍ−２の範囲とした注入条件で行うことを特徴とする請求項５乃至９のいずれか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、基板表面近傍の浅い位置に不純物拡散層が形成されるＰ−ＭＯＳトランジスタを含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴って、ドレイン拡散層まわりの空乏層のチャネル方向への広がりによって生じる、いわゆる短チャネル効果によりトランジスタ・オフ時のリーク電流が増加するという問題が生じている。この短チャネル効果を抑制するために、従来よりゲートとソース及びドレイン間に不純物濃度の低いオフセットゲート層を形成し不純物濃度に勾配を設けるＬＤＤ（Lightly Doped Drain）構造が広く用いられており、また、更なる半導体装置の微細化に対応するために、ソース及びドレイン領域（以下、ソース／ドレイン領域と記す。）を基板表面近傍に浅く形成する方法が用いられている。
【０００３】
ここで、ＬＤＤ構造を有する一般的なＭＯＳトランジスタの製造方法について図１０を参照して説明する。まず、図１０（ａ）に示すように、半導体基板１上にＬＯＣＯＳ法やトレンチ法等を用いてＭＯＳトランジスタを形成するフィールド領域を区画する素子分離絶縁膜２を形成する。次に、熱酸化法等によりシリコン酸化膜からなるゲート絶縁膜８を形成した後、減圧ＣＶＤ法等を用いてポリシリコンを堆積し、公知のフォトリソグラフィ技術及びドライエッチング技術を用いてゲート電極９を形成する。
【０００４】
次に、図１０（ｂ）に示すように、ゲート電極９をマスクとしてイオン注入法により、Ｎ−ＭＯＳトランジスタの場合は低濃度の燐（Ｐ）又は砒素（Ａｓ）等のＮ型不純物を、Ｐ−ＭＯＳトランジスタの場合は低濃度の硼素（Ｂ）又はＢＦ２等のＰ型不純物を注入し、ＬＤＤ領域７を形成する。次に、図１０（ｃ）に示すように、減圧ＣＶＤ法等により基板全面にシリコン酸化膜を堆積し、異方性ドライエッチングによりシリコン酸化膜をエッチバックして、ゲート電極９の側壁にサイドウォール１０を形成する。そして、図１０（ｄ）に示すように、ゲート電極９及びサイドウォール１０をマスクとして、Ｎ−ＭＯＳトランジスタの場合は高濃度のＰ又はＡｓ等のＮ型不純物を、Ｐ−ＭＯＳトランジスタの場合は高濃度のＢ又はＢＦ２等のＰ型不純物を注入し、ソース／ドレイン領域４を形成する。これにより、サイドウォール１０直下ではオフセットゲート層となるＬＤＤ領域７が、その外側には高濃度のソース／ドレイン領域４が自己整合的に形成される。
【０００５】
このようなＭＯＳトランジスタにおいて、ソース／ドレイン領域４を基板表面近傍に浅く形成する場合、不純物拡散層のシート抵抗が増加することから不純物拡散層の一部にシリコンと金属の化合物であるシリサイド膜を形成して抵抗を低減する方法が用いられる。しかしながら、シリサイド膜はシリコンと金属の反応によって形成されるものであるためシリサイド膜の厚さを正確に制御するのは困難であり、シリサイド膜が厚く成長してしまうと基板との間にリークが生じるという問題がある。また、浅い接合ではソース／ドレイン領域４の不純物濃度の深さ方向の勾配が急峻となるために接合部でリークが生じるという問題もある。
【０００６】
この問題に対して、特開平７−１３１００６号公報には、浅い接合を有するＭＯＳ型トランジスタにおいて、短チャネル効果を抑制しつつ、ソース／ドレイン領域底部と基板間の接合リークを低減する構造及び方法が開示されている。具体的には、図１１（ａ）に示すように、Ｐ型半導体基板１にゲート電極９をマスクとしてＡｓ等のＮ型不純物を注入しＮ型不純物層１２を形成し、続いて、図１１（ｂ）に示すように、同じくゲート電極９をマスクとしてＰ等のＮ型不純物を注入しＮ型不純物層１２の底部にのみ低濃度Ｎ型不純物層１３を形成した後、短時間の熱処理を加えることによって図１１（ｃ）に示すように、底部のイオン濃度勾配を緩和したＮ型ソース／ドレイン領域４を形成する方法が記載されている。
【特許文献１】特開平７−１３１００６号公報（第３−５頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般に基板に注入する不純物としては高濃度に注入できること（すなわち、固溶限界が高いこと）が重要であり、この観点から、Ｎ型不純物としてはＰやＡｓが、Ｐ型不純物としてＢやＢＦ２が用いられるが、Ｐ型不純物として用いられるＢは拡散が早い（すなわち拡散係数が大きい）という欠点がある。従って、上記公報に記載されたＮ−ＭＯＳトランジスタの製造方法をＰ−ＭＯＳトランジスタに適用することは困難である。
【０００８】
すなわち、Ｂ又はＢＦ２を基板表面に浅く注入しても不純物活性化の熱処理でチャネル方向に拡散してしまい短チャネル効果を十分に抑制することができない（第１の問題）。また、Ｂ又はＢＦ２を深い位置に注入すると、Ｐ型不純物が素子分離領域まで拡散してリークが生じ分離特性を劣化させてしまう（第２の問題）。逆に、Ｂの拡散によるリークを抑制するために接合を浅くすると、シリサイド膜を不純物拡散層で十分に覆うことができず、上述したシリサイド膜に起因するリークが生じてしまう（第３の問題）。また、Ｂの拡散を抑制するために熱処理温度を低くしたり熱処理時間を短くすると、不純物注入時にできた欠陥が十分に回復されず、欠陥に起因した接合リークが生じてしまう（第４の問題）。
【０００９】
更に、Ｐ型不純物としてＢＦ２を用いた場合、フッ素の存在に起因してゲート電極中に導入されたＢがゲート絶縁膜を突き抜けてチャネル領域に拡散することにより、トランジスタの特性が変動し、ゲート絶縁膜の信頼性が劣化するという問題も生じる（第５の問題）。特に半導体装置の微細化に伴ってゲート電極やゲート絶縁膜は薄膜化する傾向にあり、ソース／ドレイン領域底部の深い位置にＢを注入する工程を追加するとこの問題は一層顕著となる。
【００１０】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、ソース／ドレイン領域が基板表面近傍の浅い位置に形成される構造において、短チャネル効果、シリサイド膜や欠陥に起因するリーク、トランジスタ特性の変動を抑制し、トランジスタの分離特性、ゲート絶縁膜の信頼性を向上させることができるＰ−ＭＯＳトランジスタを含む半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の半導体装置は、第１のＰ型不純物を基板表面近傍の浅い位置に注入して形成した第１不純物拡散領域と、前記第１のＰ型不純物よりも拡散係数の小さい第２のＰ型不純物を前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して形成した第２不純物拡散領域とにより構成されるソース及びドレイン領域を備え、前記第２不純物拡散領域は、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成されたものである。
【００１２】
また、本発明の半導体装置は、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置において、前記Ｎ−ＭＯＳトランジスタに、Ｎ型不純物を注入して形成したソース及びドレイン領域を備え、前記Ｐ−ＭＯＳトランジスタに、第１のＰ型不純物としてのＢ又はＢＦ２を基板表面近傍の浅い位置に注入して形成した第１不純物拡散領域と、第２のＰ型不純物としてのＩｎを前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して形成した第２不純物拡散領域とにより構成されるソース及びドレイン領域を備え、前記Ｎ型不純物、前記第１のＰ型不純物及び前記第２のＰ型不純物は、不純物注入後のアニール処理により一括して活性化され、前記第２不純物拡散領域は、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成されたものである。
【００１３】
本発明においては、前記第２不純物拡散領域は、注入エネルギーを略８０乃至１８０ＫｅＶの範囲、又は、注入量を略５Ｅ１２乃至１.５Ｅ１３ｃｍ−２の範囲とする注入条件で形成されたものとすることができる。
【００１４】
また、本発明の製造方法は、第１のＰ型不純物を基板表面近傍の浅い位置に注入して第１不純物拡散領域を形成する工程と、前記第１のＰ型不純物よりも拡散係数の小さい第２のＰ型不純物を前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して第２不純物拡散領域を形成する工程と、を少なくとも備え、前記第１不純物拡散領域と前記第２不純物拡散領域とによりソース及びドレイン領域を形成し、前記第２不純物拡散領域を、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成するものである。
【００１５】
また、本発明の製造方法は、Ｐ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタとを含む半導体装置の製造方法であって、前記Ｎ−ＭＯＳトランジスタ形成領域にＮ型不純物を注入する工程と、第１のＰ型不純物としてＢ又はＢＦ２を用い、該第１のＰ型不純物を前記Ｐ−ＭＯＳトランジスタ形成領域の基板表面近傍の浅い位置に注入して第１不純物拡散領域を形成する工程と、第２のＰ型不純物としてＩｎを用い、該第２のＰ型不純物を前記Ｐ−ＭＯＳトランジスタ形成領域の前記第１不純物拡散領域の底部に該第１不純物拡散領域より低濃度に注入して第２不純物拡散領域を形成する工程と、前記Ｎ型不純物、前記第１のＰ型不純物及び前記第２のＰ型不純物を活性化するアニール工程と、を少なくとも備え、前記第１不純物拡散領域と前記第２不純物拡散領域とによりソース及びドレイン領域を形成し、前記第２不純物拡散領域を、前記第２のＰ型不純物の注入により生じる欠陥に基づくリークを抑制可能な注入条件で形成するものであり、前記第１のＰ型不純物の注入工程の前に、前記第２のＰ型不純物の注入工程を行う構成、又は、前記Ｎ型不純物の注入工程の前に、前記第１のＰ型不純物の注入工程及び前記第２のＰ型不純物の注入工程を行う構成とすることができる。
【００１６】
このように、本発明は上記構成により、Ｂ又はＢＦ２の注入により基板表面近傍の浅い位置に形成された第１不純物拡散領域の底部に、Ｉｎの注入により形成された第２不純物拡散領域が形成されているため、ソース及びドレイン領域の不純物濃度分布を正確に制御することができ、短チャネル効果を抑制し、シリサイド膜に起因するリークを抑制することができる。また、第２不純物拡散領域のＩｎは拡散係数が小さく、不純物活性化アニールによって意図しない領域に広がることがないため、トランジスタの分離特性を高めることができ、また欠陥に起因するリークを抑制することができる。更に、第２不純物拡散領域の形成に際して、Ｂ又はＢＦ２に代えてＩｎを用い、かつ、注入エネルギーや注入量を所定の値に設定して注入を行っているため、Ｉｎ注入により生じる欠陥に起因したリークを抑制することができると共に、Ｉｎのゲート絶縁膜の突き抜けを抑制してゲート絶縁膜の信頼性を高め、トランジスタ特性の変動を抑制することができる。
【発明の効果】
【００１７】
以上説明したように、本発明の半導体装置及びその製造方法によれば、下記記載の効果を奏する。
【００１８】
本発明の第１の効果は、浅い接合を有する半導体装置においても、短チャネル効果を抑制しつつ、シリサイド膜に起因する接合リーク、欠陥に起因する接合リーク、分離特性の劣化、ゲート絶縁膜の信頼性劣化やトランジスタ特性の変動を抑制することができるということである。
【００１９】
その理由は、Ｐ−ＭＯＳトランジスタのソース／ドレイン領域を、Ｂ又はＢＦ２を注入して形成した第１不純物拡散領域と、Ｉｎを注入して形成した第２不純物拡散領域とを用いて形成することにより、ソース／ドレイン領域の形状を制御することができ、それにより、Ｂの拡散による短チャネル効果を抑制し、シリサイド膜に起因する接合リークを抑制することができるからである。また、Ｉｎを用いて第２不純物拡散領域を形成することにより、不純物活性化の熱処理を行ってもＩｎが拡散により広がりすぎることがなく、分離特性を良好に保つことができ、また、熱処理により不純物注入による欠陥を回復させることができるため、欠陥に起因する接合リークを低減することができるからである。更に、Ｂ又はＢＦ２を用いて第２不純物拡散領域を形成する場合に比べて、ゲート絶縁膜にＢが拡散することによるゲート絶縁膜の信頼性劣化やトランジスタ特性の変動を抑制することができるからである。
【００２０】
また、本発明の第２の効果はＩｎ注入による欠陥の発生を抑制し、また、Ｉｎがゲート絶縁膜を突き抜けることによるゲート絶縁膜の信頼性劣化やトランジスタ特性の変動を抑制することができるということである。
【００２１】
その理由は、Ｉｎの注入条件を第２不純物拡散領域の形成位置や濃度のみならず、接合リークの注入エネルギー依存性や注入量依存性を測定して得られた結果や注入エネルギーとゲート電極の厚さとの関係に基づいて設定しているため、Ｉｎ注入による欠陥の発生やゲート絶縁膜への影響を抑制することができるからである。
【発明を実施するための最良の形態】
【００２２】
従来技術で説明したように、半導体装置の微細化に伴う短チャネル効果を抑制するため、ソース／ドレイン領域を基板表面近傍に浅く形成する方法が用いられるが、浅い接合では不純物濃度が接合部近傍で急峻になるために接合リークが増加し、また、拡散層のシート抵抗を低減するために設けるシリサイド膜に起因するリークが生じるという問題がある。そこで、特開平７−１３１００６号公報ではソース／ドレイン領域底部に低濃度の不純物拡散層を形成する技術を開示しているが、Ｐ−ＭＯＳトランジスタの場合はＰ型不純物として固溶限界の高いＢやＢＦ２が用いられており、Ｂの拡散係数が大きいため、上記公報記載の方法をＰ−ＭＯＳトランジスタに適用するのは困難である。
【００２３】
この問題はＰ型不純物としてＢやＢＦ２を用いることにより生じるものであり、拡散係数の小さい不純物を選択する方法も考えられる。例えば、Ｐ型不純物としてＢやＢＦ２の他にＩｎが知られており、Ｉｎを用いて不純物拡散層を形成する方法も提案されているが、ＢやＢＦ２に比べてＩｎは固溶限界が低く高濃度の注入には適していない。また、Ｉｎのような重イオンはチャネリングを起こしやすく浅い位置に打ち込むことが困難である。更に、Ｉｎは重イオンであるために欠陥が生じやすく、注入条件を適切に設定しないと欠陥に起因するリークが増加したり、ゲート中に注入されたＩｎがゲート絶縁膜に到達すると、ゲート絶縁膜の信頼性が低下し、トランジスタ特性の変動を招いてしまう。
【００２４】
そこで、本発明では、固溶限界が高く高濃度の注入が容易であるというＢやＢＦ２の特徴と、拡散係数が小さくチャネリングによって深い位置に注入しやすいというＩｎの特徴とを生かし、基板表面近傍の浅い位置の第１不純物拡散領域はＢ又はＢＦ２を用いて形成し、第１不純物拡散領域底部（深さ方向の不純物濃度分布の裾野部分）の第２不純物拡散領域はＩｎを用いて形成し、これらの２つの注入によって浅い位置は高濃度に、深い位置は濃度勾配がなだらかで不純物活性化アニールによる濃度分布の変動が抑制されたソース／ドレイン領域を形成することにより、短チャネル効果の抑制、分離特性の向上、シリサイド膜や欠陥に起因するリークの低減を図り、また、Ｉｎの注入条件を適切に設定することにより、Ｉｎ注入による欠陥に起因したリークやＩｎの突き抜けによるゲート絶縁膜の信頼性低下、トランジスタ特性の変動も抑制している。
【００２５】
なお、Ｐ型不純物としてＩｎは公知でありＰ型不純物拡散層の形成にＢやＩｎを用いる例は公報（例えば、特開平１０−５０９８８号公報等）に記載されているが、Ｉｎは結晶中に欠陥を生じさせやすく、本発明のように注入条件を規定して初めて上記効果を得ることができる。このＩｎ注入条件は本願発明者の実験及び計算によって明らかにされたものであり、Ｉｎ注入による欠陥に起因するリークやゲート電極の厚さ等を考慮して注入条件を設定するという着想は本願発明者の知見によって得られたものである。
【実施例】
【００２６】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例について、図１乃至図９を参照して説明する。図１は、本発明の一実施例に係る半導体装置の構造を示す断面図であり、図２乃至図４は、その製造方法を示す工程断面図である。また、図５及び図６は、本実施例の半導体装置の製造方法におけるＩｎ注入条件を設定するための実験結果を示す図であり、図７及び図８は、本発明の構造と従来構造における不純物濃度分布の変化を比較するための図である。また、図９は、スパイクアニールを説明するための図である。
【００２７】
まず、本実施例の半導体装置の構造について、図１（ａ）を参照して説明する。本実施例の半導体装置は、素子分離絶縁膜２によって分離されたＰ−ＭＯＳ形成領域に、ゲート電極９及びサイドウォール１０をマスクとしてＢ又はＢＦ２を用いて形成された第１不純物拡散領域５と、第１不純物拡散領域５底部にＩｎを用いて形成された第２不純物拡散領域６とから構成されるソース／ドレイン領域４を有するＰ−ＭＯＳトランジスタを備えるものである。
【００２８】
この第２不純物拡散領域６は、第１不純物拡散領域５よりも不純物濃度が低く、かつ、第１不純物拡散領域５底部の不純物濃度の勾配の大きい領域に形成され、第１不純物拡散領域５と第２不純物拡散領域６とで、図１（ｂ）に示すように、深さ方向の不純物の濃度勾配がなだらか分布を呈するソース／ドレイン領域４（実線）が形成されている。なお、第１不純物拡散領域５及び第２不純物拡散領域６の形成位置やピーク濃度、濃度分布はトランジスタの形状（例えば、ゲート電極９の幅、ゲート絶縁膜８の厚さ、素子分離絶縁膜２の幅や深さ等）や、トランジスタの性能（例えば、オフリーク電流や駆動電圧等）との関係で決定されるものであり、例えば、半導体装置の微細化に伴って第１不純物拡散領域５の形成位置が浅くなればそれに従って第２不純物拡散領域６の形成位置も浅くなる。従って、第２不純物拡散領域６は、少なくとも第１不純物拡散領域５の底部と重なって濃度勾配を緩和するように形成されていればよく、例えば、図１（ｂ）の矢印の範囲内で任意に設定することができる。また、図ではソース／ドレインの双方に第２不純物拡散領域６を設けているが、ソース又はドレインの少なくとも一方に第２不純物拡散領域６を備えていればよい。
【００２９】
また、図の構造は本実施例の半導体装置の例示であり、ソース／ドレイン領域の表面近傍にシリコンとチタン、ニッケル、コバルト等の金属とが反応して形成されたシリサイド膜や更にその上にタングステン膜等を備える構成としてもよい。また、図ではソース／ドレイン領域４の内側にＬＤＤ領域７を設けているが、ソース／ドレイン領域４の内側に位置し、ソース／ドレイン領域４よりも浅い接合を持つエクステンション拡散層や、エクステンション拡散層の下側に位置するポケット拡散層等を備える構成としてもよい。
【００３０】
次に、上記構造の半導体装置の製造方法について、図２乃至図４の工程断面図を参照して説明する。図２乃至図４は一連の工程を記載するものであり、作図の都合上分図したものである。なお、ＭＯＳトランジスタとしては、ゲート絶縁膜を薄く形成した駆動電圧の低いトランジスタや、低消費電力を達成するためにトランジスタのオフ電流を抑制したトランジスタ、ゲート絶縁膜が厚い高耐圧のＩ／Ｏ用トランジスタ等の各種性能のトランジスタがあるが、ここではこれらを区別することなくＰ−ＭＯＳトランジスタとＮ−ＭＯＳトランジスタの２つを形成する場合について説明する。
【００３１】
まず、図２（ａ）に示すように、Ｐ型シリコン基板等の半導体基板１にＳＴＩ（Shallow Trench Isolation）によりフィールド領域を形成するための素子分離絶縁膜２を形成し、続いて熱酸化法を用いて基板全面に犠牲層（図示せず）を形成する。次に、図２（ｂ）に示すように、基板全面にレジストを塗布し、公知のリソグラフィ技術を用いてＰ−ＭＯＳ領域上にレジストパターン１１ａを形成した後、Ｎ−ＭＯＳ形成領域にＢ、ＢＦ２等のＰ型不純物を注入してＰウェル領域３ａを形成する。次に、レジストパターン１１ａをアッシング処理や剥離液処理等により除去し、図２（ｃ）に示すように、Ｎ−ＭＯＳ領域上にレジストパターン１１ｂを形成した後、Ｐ−ＭＯＳ形成領域にＰ、Ａｓ等のＮ型不純物を注入しＮウェル領域３ｂを形成する。その後、不純物の拡散・活性化のためのアニールを行う。
【００３２】
次に、レジストパターン１１ｂをアッシング処理や剥離液処理等により除去し、犠牲層をウエットエッチングで除去した後、図２（ｄ）に示すように、ＣＶＤ法等を用いてシリコン酸化膜を形成し、プラズマ窒化、アニール、注入等によりシリコン酸化膜中に窒素を導入し、所望の厚さのゲート絶縁膜８を形成する。このゲート絶縁膜８の厚さはトランジスタの種類に応じて適宜調整することができるが、例えば、低駆動電圧のトランジスタではゲート絶縁膜８の膜厚を１３〜２０Ａ（１．３〜２．０ｎｍ）程度、オフリーク電流を抑えたトランジスタでは１５〜３０Ａ（１．５〜３．０ｎｍ）程度、Ｉ／Ｏ用のトランジスタでは１３〜７０Ａ（１．３〜７．０ｎｍ）程度とする。その際、ゲート絶縁膜８の薄いトランジスタと厚いトランジスタとが混在する場合は、例えば、厚いゲート絶縁膜８を部分的に除去し、薄いゲート絶縁膜を形成すればよい。
【００３３】
次に、図３（ａ）に示すように、ゲート電極となる多結晶シリコン、非晶質シリコン等を堆積又は成長した後、公知のリソグラフィ技術を用いてレジストパターン（図示せず）を形成し、ドライエッチング技術を用いて上記シリコン材料及びゲート絶縁膜８をエッチングしてゲート電極９を形成する。なお、多結晶シリコン、非晶質シリコン等を堆積又は成長した後、Ｐ−ＭＯＳ領域にＰ型不純物を注入する等、ゲート電極９中にイオン注入を行ってもよい。
【００３４】
次に、図３（ｂ）に示すように、公知のフォトリソグラフィ技術を用いてＰ−ＭＯＳ領域上にレジストパターン１１ｃを形成し、Ｎ−ＭＯＳ領域のゲート電極９をマスクとしてＰ又はＡｓ等のＮ型不純物を注入した後、レジストパターン１１ｃを除去し、窒素雰囲気又は窒素＋酸素雰囲気中で８００〜１０００℃、０〜１０秒程度のアニールを行い、Ｎ−ＭＯＳ領域の不純物を活性化し、Ｎ−ＭＯＳ領域にＬＤＤ領域７を形成する。なお、ＬＤＤ領域７に代えて又はＬＤＤ領域７に加えて、ポケット拡散層やエクステンション拡散層を形成してもよい。ここでアニール時間を０秒からとしているのは、通常、アニール時間は目標到達温度に達してからの保持時間を示すが、図９に示すように、目標到達温度に達したら直ちに降温する方法（このようなアニールをスパイクアニールと呼ぶ。）が用いられる場合があるからである。
【００３５】
次に、図３（ｃ）に示すように、公知のフォトリソグラフィ技術を用いてＮ−ＭＯＳ領域上にレジストパターン１１ｄを形成し、Ｐ−ＭＯＳ領域のゲート電極９をマスクとしてＢ、ＢＦ２等のＰ型不純物を注入してＬＤＤ領域７を形成する。ここでも、Ｎ−ＭＯＳ領域と同様にＬＤＤ領域７に加えて又はＬＤＤ領域７に代えて、ポケット拡散層入やエクステンション拡散層を形成してもよい。また、Ｐ−ＭＯＳトランジスタの信頼性改善のためにフッ素注入を行ってもよい。
【００３６】
次に、図３（ｄ）に示すように、半導体基板１全面にシリコン酸化膜・窒化膜等を堆積した後、エッチバックすることによりゲート電極９の側面にサイドウォール１０を形成する。ここまでの工程は一般的なＭＯＳトランジスタの製造方法と同様であり、Ｐ−ＭＯＳ領域及びＮ−ＭＯＳ領域におけるウェル領域やＬＤＤ領域の形成順序、Ｎ型不純物及びＰ型不純物の注入条件、各構成材料の種類、製造方法等は適宜変更することができる。
【００３７】
次に、図４（ａ）に示すように、公知のフォトリソグラフィ技術を用いてＰ−ＭＯＳ領域上にレジストパターン１１ｅを形成し、Ｎ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＰ、Ａｓ等のＮ型不純物を注入し、Ｎ−ＭＯＳ領域に高濃度にＮ型不純物が注入されたソース／ドレイン領域４を形成する。
【００３８】
次に、レジストパターン１１ｅを除去した後、図４（ｂ）に示すように、公知のフォトリソグラフィ技術を用いてＮ−ＭＯＳ領域上にレジストパターン１１ｆを形成し、Ｐ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＢ又はＢＦ２を注入し、Ｐ−ＭＯＳ領域に高濃度にＰ型不純物が注入された第１不純物拡散領域５を形成する。その際の注入条件としては、例えば、Ｂを用いる場合は注入エネルギーを１〜３ＫｅＶ程度、注入量を５Ｅ１４〜１Ｅ１６ｃｍ−２程度とする。
【００３９】
引き続き、図４（ｃ）に示すように、Ｐ−ＭＯＳ領域のゲート電極９及びサイドウォール１０をマスクとしてＩｎを注入し、第１不純物拡散領域５の底部に第２不純物拡散領域６を形成し、第１不純物拡散領域５と第２不純物拡散領域６とで図１（ｂ）に示す不純物濃度分布を有するソース／ドレイン領域４を形成する。このＩｎの注入は第２不純物拡散領域６が第１不純物拡散領域５底部に形成され、また、第１不純物拡散領域５の不純物濃度分布の勾配をなだらかにし、更に、後述するように、Ｉｎにより欠陥に起因するリークを抑制し、ゲート中に注入されたＩｎの突き抜けによるゲート絶縁膜８の信頼性を劣化させないように設定する必要がある。そこで本実施例では、Ｉｎの注入条件として注入エネルギーを５０〜２００ＫｅＶ程度、注入量を１Ｅ１２〜５Ｅ１３ｃｍ−２程度に設定している。
【００４０】
次に、Ｎ−ＭＯＳ領域及びＰ−ＭＯＳ領域の不純物を活性化させるために、窒素雰囲気又は窒素＋酸素雰囲気中で、８００〜１１００℃、０（スパイクアニール）〜１０秒程度のアニールを行う。その際、第２不純物拡散領域６もＢ又はＢＦ２を用いて形成した場合には、図８に示すように、アニールにより第２不純物拡散領域６が素子分離絶縁膜２底部まで広がってしまい、隣接するトランジスタの拡散層に近接してリークが生じてしまったり、ソースとドレイン間の間隔が狭まってリークが生じるという不具合が発生していたが、第２不純物拡散領域６をＩｎを用いて形成した場合には、図７に示すように、第２不純物拡散領域６の広がりが抑制され、上述したリークを確実に防止することができる。
【００４１】
その後、ソース／ドレイン領域４の上層に図示しないコンタクトプラグを形成し、上層の配線と接続して本実施例の半導体装置の一部が形成される。
【００４２】
なお、上記フローではＮ−ＭＯＳ領域にＰ、Ａｓ等を注入した後、Ｐ−ＭＯＳ領域にＢ又はＢＦ２とＩｎとを注入したが、Ｎ−ＭＯＳ領域の不純物注入とＰ−ＭＯＳ領域の不純物注入の順番は逆であってもよい。また、Ｐ−ＭＯＳ領域における第１不純物拡散領域５形成のための不純物注入及び第２不純物拡散領域６形成のための不純物注入もどちらを先に行ってもよい。いずれの場合でもＮ型不純物注入とＰ型不純物注入とを行ってから一括して不純物の活性化アニールを行う。
【００４３】
次に、本発明の特徴であるＩｎ注入の条件について検討する。前述したように、Ｉｎの注入は第２不純物拡散領域６が第１不純物拡散領域５底部に形成され、また、第１不純物拡散領域５底部の不純物濃度分布をなだらかにするような条件で注入する必要があるが、Ｉｎの注入位置及び濃度を考慮するだけでは不十分である。例えば、Ｉｎの注入により欠陥が生じて欠陥に起因するリークが増加することが考えられるため、リークが増加しないような注入条件とする必要があり、また、Ｉｎがゲート電極９を通過してゲート絶縁膜８を突き抜け、ゲート絶縁膜８の信頼性を劣化させる恐れがあるため、ゲート電極９を突き抜けないような注入条件とする必要もある。そこで、Ｉｎ注入における注入エネルギー及び注入量をパラメータとして接合リークを測定し、その結果をふまえて注入条件を決定した。以下、その実験の内容及び結果について説明する。
【００４４】
まず、注入エネルギーの好ましい範囲を決定するために、Ｉｎの注入量を３Ｅ１２ｃｍ−２に固定して注入エネルギーを変化させた場合の接合リークを測定した。また、比較のためにＩｎ注入を行わない試料（すなわちＢ又はＢＦ２を用いて第１不純物拡散領域５のみを形成した試料）も作成し、同様の測定を行った。その結果を図５に示す。図５の横軸は接合リークの値（Ａ）を示し、縦軸は接合リークが所定の値以下のトランジスタの割合（累積値）を示している。
【００４５】
図５から分かるように、Ｉｎ注入を行わなかった試料（○印）に比べて、Ｉｎの注入エネルギーが８０ＫｅＶの試料（□印）、１３０ＫｅＶの試料（◇印）、１８０ＫｅＶの試料（×印）はいずれも接合リークは小さくなっており、Ｉｎ注入によって接合リークが低減されていることが分かる。また、図示しないが、注入エネルギーが５０ＫｅＶ以下となると接合リークの低減効果が得られなくなることを確認している。更に、注入エネルギーが大きくなるに従って接合リークの低減効果が大きくなるが、Ｉｎの注入エネルギーが高くなりすぎるとＩｎの注入による欠陥が増加し、欠陥に起因するリークが増加する場合がある。例えば、本実験では１８０ＫｅＶの試料で１０−６Ａ程度の接合リーク（図の破線で囲んだ部分）が生じている。このことから、Ｉｎの注入エネルギーとしては接合リークの低減効果が得られ、かつ、Ｉｎ注入により生じる欠陥に起因するリークを抑制できる範囲に設定することが重要である。
【００４６】
また、注入エネルギーの決定にあたってはゲート絶縁膜８に対する影響も考慮しなければならない。ここで、ゲート電極９の高さは半導体装置の微細化に伴って低くなる傾向にあり、今後は１５００Ａ（１５０ｎｍ）以下になると考えられるが、Ｉｎはゲート電極９に対しても行われるため、Ｉｎの注入エネルギーが高いとＩｎイオンがゲート電極９を通過しゲート絶縁膜８を突き抜けてしまい、ゲート絶縁膜８に欠陥が生じ、その結果ゲート絶縁膜８の信頼性が劣化することが予想される。Ｉｎの注入エネルギーとＩｎの突き抜けが起こるゲート電極９の厚さの関係は、注入エネルギーが８０ＫｅＶの場合は３００〜４００±３００Ａ（３０〜４０±３０ｎｍ）程度、２００ｋｅＶの場合は７００〜８００±４００Ａ（７０〜８０±４０ｎｍ）程度と見積もることができるため、Ｉｎイオンが１５０ｎｍ厚のゲート電極９を突き抜けないようにするには、ゲート電極９の膜厚の誤差やチャネリング効果を考慮すると注入エネルギーは２００ＫｅＶ程度以下にすることが好ましい。以上より、接合リークの低減とＩｎ注入による欠陥に起因するリークの低減とゲート絶縁膜８の信頼性劣化の抑制を総合的に勘案すると、Ｉｎの注入エネルギーとしては５０〜２００ＫｅＶ程度、好ましくは８０〜１８０ＫｅＶ程度に設定することが望ましい。
【００４７】
次に、Ｉｎの注入量の好ましい範囲を決定するために、Ｉｎの注入エネルギーを１３０及び１２０ＫｅＶに固定して注入量を変化させた場合の接合リークを測定した。また、比較のためにＩｎ注入を行わない試料（すなわちＢ又はＢＦ２を用いて第１不純物拡散領域５のみを形成した試料）も作成し、同様の測定を行った。その結果を図６に示す。図６の横軸は接合リークの値（Ａ）を示し、縦軸は接合リークが所定の値以下のトランジスタの割合（累積値）を示している。
【００４８】
図６（ａ）から分かるように、Ｉｎの注入エネルギーを１３０ＫｅＶに固定した場合、Ｉｎ注入を行わなかった試料（●印）に比べて、Ｉｎの注入量が５Ｅ１２ｃｍ−２の試料（○印）、８Ｅ１２ｃｍ−２の試料（□印）、１Ｅ１３ｃｍ−２の試料（△印）はいずれも接合リークは小さくなっており、上記と同様にＩｎ注入によって接合リークが低減されていることが分かる。また、図示しないが、注入量が１Ｅ１２ｃｍ−２以下となると接合リークの低減効果が得られなくなることを確認している。更に、注入量が大きくなるに従って接合リークの低減効果が大きくなるが、Ｉｎの注入量が多くなりすぎるとＩｎの注入による欠陥が増加し、欠陥に起因するリークが増加する場合がある。例えば、本実験では１Ｅ１３ｃｍ−２の試料では１０−４Ａ程度の接合リーク（図の破線で囲んだ部分）が生じている。また、Ｉｎの注入エネルギーを抑制することで、注入量を増加させることが可能である。例えば、図６（ｂ）に示すように、Ｉｎの注入エネルギーを１２０ＫｅＶにした場合、注入量が１．５Ｅ１３ｃｍ−２の試料（□印）でも欠陥に起因するリークは生じない。以上のことから、Ｉｎの注入量としては接合リークの低減効果が得られ、かつ、欠陥に起因するリークを抑制できる範囲に設定することが重要であり、１Ｅ１２〜５Ｅ１３ｃｍ−２程度、好ましくは５Ｅ１２〜１.５Ｅ１３ｃｍ−２程度に設定することが望ましい。
【００４９】
このように、Ｐ−ＭＯＳトランジスタのソース／ドレイン領域４を、Ｂ又はＢＦ２を注入して形成した第１不純物拡散領域５と、所定の注入エネルギー、所定の注入量のＩｎを注入して形成した第２不純物拡散領域６とを用いて形成することにより、Ｂの拡散による短チャネル効果を抑制することができると共に、シリサイド膜に起因する接合リークを抑制することができる。また、Ｉｎを用いて第２不純物拡散層６を形成することにより、不純物活性化の熱処理を行ってもＩｎが拡散により広がりすぎることがなく、分離特性を良好に保つことができ、不純物注入による欠陥を回復することができるため、欠陥に起因する接合リークも低減することができる。また、Ｂ又はＢＦ２を用いて第２不純物拡散層６を形成する場合に比べて、ゲート絶縁膜８にＢが拡散することによるゲート絶縁膜８の信頼性劣化やトランジスタ特性の変動を抑制することができる。更に、Ｉｎを適切な条件で注入することによりＩｎ注入の欠陥によるリークを抑制し、Ｉｎがゲート絶縁膜８を突き抜けることによるゲート絶縁膜８の信頼性劣化やトランジスタ特性の変動も抑制することができる。
【００５０】
なお、本実施例では、第１不純物拡散領域５を形成するための不純物としてＢ又はＢＦ２を用い、第２不純物拡散領域６を形成するための不純物としてＩｎを用いた例について記載したが、本発明は上記実施例に限定されるものではなく、第２不純物拡散領域６を形成するための不純物として、第１不純物拡散領域５を形成するための不純物よりも拡散係数が小さく、かつ、深い位置に精度よく注入することができる質量数の大きい他の不純物を用いることができる。
【図面の簡単な説明】
【００５１】
【図１（ａ）】本発明の一実施例に係るＰ−ＭＯＳトランジスタを含む半導体装置の構造を模式的に示す断面図である。
【図１（ｂ）】本発明の一実施例に係るＰ−ＭＯＳトランジスタを含む半導体装置の構造を模式的に示す断面図である。
【図２（ａ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図２（ｂ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図２（ｃ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図２（ｄ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３（ａ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３（ｂ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３（ｃ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図３（ｄ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図４（ａ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図４（ｂ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図４（ｃ）】本発明の一実施例に係る半導体装置の製造方法を示す工程断面図である。
【図５】本発明の一実施例に係るＩｎ注入における接合リークの注入エネルギー依存性を示す図である。
【図６（ａ）】本発明の一実施例に係るＩｎ注入における接合リークの注入量依存性を示す図である。
【図６（ｂ）】本発明の一実施例に係るＩｎ注入における接合リークの注入量依存性を示す図である。
【図７】本発明の一実施例に係る半導体装置における不純物活性化アニール前後の不純物濃度分布を示す図である。
【図８】従来の半導体装置における不純物活性化アニール前後の不純物濃度分布を示す図である。
【図９】スパイクアニールを説明するための図である。
【図１０（ａ）】従来の半導体装置の製造方法を示す工程断面図である。
【図１０（ｂ）】従来の半導体装置の製造方法を示す工程断面図である。
【図１０（ｃ）】従来の半導体装置の製造方法を示す工程断面図である。
【図１０（ｄ）】従来の半導体装置の製造方法を示す工程断面図である。
【図１１（ａ）】従来の半導体装置の製造方法を示す工程断面図である。
【図１１（ｂ）】従来の半導体装置の製造方法を示す工程断面図である。
【図１１（ｃ）】従来の半導体装置の製造方法を示す工程断面図である。
【符号の説明】
【００５２】
１  半導体基板
２  素子分離絶縁膜
３ａ  ｐウェル領域
３ｂ  ｎウェル領域
４  ソース／ドレイン領域
５  第１不純物拡散領域
６  第２不純物拡散領域
７  ＬＤＤ領域
８  ゲート絶縁膜
９  ゲート電極
１０  サイドウォール
１１ａ〜１１ｆ  レジストパターン
１２  Ｎ型不純物層
１３  低濃度Ｎ型不純物層
【図１（ａ）】
2005033098.tif 000003
【図１（ｂ）】
2005033098.tif 000004
【図２（ａ）】
2005033098.tif 000005
【図２（ｂ）】
2005033098.tif 000006
【図２（ｃ）】
2005033098.tif 000007
【図２（ｄ）】
2005033098.tif 000008
【図３（ａ）】
2005033098.tif 000009
【図３（ｂ）】
2005033098.tif 000010
【図３（ｃ）】
2005033098.tif 000011
【図３（ｄ）】
2005033098.tif 000012
【図４（ａ）】
2005033098.tif 000013
【図４（ｂ）】
2005033098.tif 000014
【図４（ｃ）】
2005033098.tif 000015
【図５】
2005033098.tif 000016
【図６（ａ）】
2005033098.tif 000017
【図６（ｂ）】
2005033098.tif 000018
【図７】
2005033098.tif 000019
【図８】
2005033098.tif 000020
【図９】
2005033098.tif 000021
【図１０（ａ）】
2005033098.tif 000022
【図１０（ｂ）】
2005033098.tif 000023
【図１０（ｃ）】
2005033098.tif 000024
【図１０（ｄ）】
2005033098.tif 000025
【図１１（ａ）】
2005033098.tif 000026
【図１１（ｂ）】
2005033098.tif 000027
【図１１（ｃ）】
2005033098.tif 000028