(57)【要約】【課題】  消費される電流の位相をずらすことで、システムクロック周波数の偶数次に集中する周波数成分を相殺し、電磁波障害の少ない半導体装置を提供する。【解決手段】  デューティ変更回路３により、システムクロックＳ１０３のデューティを変更し、内部回路４において前記システムクロックＳ１０３の立ち上がりエッジで消費される電流と、立ち下がりエッジで消費される電流との間に位相差を設けることにより、電流の偶数時の高調波成分を低減することができ、電磁波障害の少ない半導体装置を実現できる。【選択図】      図１
2005033089.tif 000002
【特許請求の範囲】
【請求項１】
発振器または発振子が接続されソースクロックを出力する発振回路部と、
システムクロックに同期して動作を行う内部回路と、
前記発振回路部より出力されるソースクロックのデューティを５０パーセント付近から外した所定デューティに変更して前記内部回路へシステムクロックを出力するデューティ変更回路と
を備えた半導体装置。
【請求項２】
前記内部回路は、
システムクロックの立ち上がりもしくは立ち下がりの一方のエッジに同期して動作する動作回路部と、システムクロックの到達タイミングを調整するＣＴＳ回路とからなる
請求項１記載の半導体装置。
【請求項３】
前記デューティ変更回路は、
前記発振回路部より入力されるソースクロック信号とこのソースクロック信号を遅延量の異なる信号経路を介して入力に供給され入力信号との論理和もしくは論理積をシステムクロックとして出力する論理ゲートを有している
請求項１または請求項２記載の半導体装置。
【請求項４】
前記デューティ変更回路は、
複数の遅延素子が直列に接続され入力に前記発振回路部より入力されるソースクロックが供給された遅延生成部と、
前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理積を行う第１の論理ゲートと、
前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理和を行う第２の論理ゲートと、
第１の論理ゲートと第２の論理ゲートの出力信号によりハイ出力とロウ出力を切り替えてシステムクロックとして出力するラッチ回路と
により構成され、前記遅延生成部の出力する最も遅延量の多い信号を前記第１の論理ゲートにのみ入力した
請求項１または請求項２記載の半導体装置。
【請求項５】
前記デューティ変更回路は、
複数の遅延素子が直列に接続され入力に前記発振回路部より入力されるソースクロックが供給された遅延生成部と、
前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理積を行う第１の論理ゲートと、
前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理和を行う第２の論理ゲートと、
第１の論理ゲートと第２の論理ゲートの出力信号によりハイ出力とロウ出力を切り替えてシステムクロックとして出力するラッチ回路と
により構成され、前記遅延生成部の出力する最も遅延量の多い信号を前記第２の論理ゲートにのみ入力した
請求項１または請求項２記載の半導体装置。
【請求項６】
前記デューティ変更回路は、
前記発振回路部より入力されるソースクロック信号を遅延量の異なる信号経路を介して出力されるいずれかの信号経路を選択回路で選択し、この選択回路の出力と前記ソースクロック信号との論理和もしくは論理積をシステムクロックとして出力する論理ゲートを有している
請求項３記載の半導体装置。
【請求項７】
前記デューティ変更回路は、
複数の遅延素子が直列に接続され入力に前記発振回路部より入力されるソースクロックが供給された遅延生成部と、
前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理積を行う第１の論理ゲートと、
前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理和を行う第２の論理ゲートと、
第１の論理ゲートと第２の論理ゲートの出力信号によりハイ出力とロウ出力を切り替えてシステムクロックとして出力するラッチ回路と、
ソースクロックと前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力とを選択して前記第１の論理ゲートの入力に供給する設定回路と、
ソースクロックと前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力とを選択して前記第２の論理ゲートの入力に供給する設定回路と
を設けた
請求項４または請求項５記載の半導体装置。
【請求項８】
前記デューティ変更回路は、
ソースクロック信号が入力に供給されたインバータ回路のスイッチングレベルを変更する設定回路を有し、前記インバータ回路の出力側からシステムクロックを出力することを特徴とする
請求項１記載の半導体装置。
【請求項９】
前記インバータ回路を、
ＰチャンネルトランジスタとＮチャンネルトランジスタのそれぞれのゲートにはソースクロックが供給され、前記Ｐチャンネルトランジスタのソースは電源電圧に接続され、前記Ｎチャンネルトランジスタのソースは接地し、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのそれぞれのドレインは互いに接続して構成し、
前記設定回路を、
前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのドレインと接地との間、または前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのドレインと電源電圧との間に、並列に介装した複数のトランジスタのオン状態とオフ状態の組み合わせを設定できるように構成した
請求項８記載の半導体装置。
【請求項１０】
前記インバータ回路を、
ＰチャンネルトランジスタとＮチャンネルトランジスタのそれぞれのゲートにはソースクロックが供給され、前記Ｐチャンネルトランジスタのソースは電源電圧に接続され、前記Ｎチャンネルトランジスタのソースは接地し、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのそれぞれのドレインは互いに接続して構成し、
前記設定回路を、
前記Ｐチャンネルトランジスタのソースと電源電圧の間、または前記Ｎチャンネルトランジスタのソースと接地との間に介装したトランジスタのゲートにデューティ設定信号を印加しデューティ設定信号の電位に応じて前記インバータ回路のスイッチングレベルを変更して前記インバータ回路の出力からシステムクロックを出力する
請求項８記載の半導体装置。
【請求項１１】
レイアウト情報から得られる各ノードの遅延情報と任意に設定した動作周波数によりタイムドメインでの電流解析を行うフェーズと、
前記電流解析により得られた結果を周波数ドメインに変換するフェーズと、
任意に設定する周波数帯域での周波数成分を判定する判定フェーズと
を備え、システムクロックのデューティ比を変化させ、電流解析を繰り返すことでデューティ比を決定する
半導体装置の設計方法。
【請求項１２】
レイアウト情報から得られる各ノードの遅延情報とタイムドメインでの電流解析を行う電流解析フェーズと、
前記電流解析フェーズにより得られた結果をシステムクロックの立ち上がり時と立ち下り時に分割してそれぞれに対し周波数ドメインに変換する変換フェーズと、
任意に設定した動作周波数より導かれるシステムクロックの周期とデューティ比より導かれる前記変換フェーズ出力間の位相差によりそれぞれの周波数成分を算出する演算フェーズと、
任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、
システムクロックのデューティ比を変化させ、前記演算フェーズを繰り返すことでデューティ比を決定する
半導体装置の設計方法。
【請求項１３】
レイアウト情報から得られる各ノードの遅延情報とタイムドメインでの電流解析を行うフェーズと、
前記電流解析により得られた結果を、システムクロックの立ち上がり時、立ち下り時に分割して、それぞれに対し周波数ドメインに変換する変換フェーズと、
任意に設定した動作周波数より導かれるシステムクロックの周期とデューティ比より導かれる前記変換フェーズ出力間の位相差によりそれぞれの周波数成分を算出する演算フェーズと、
任意に設定する周波数帯域での周波数成分を判定する判定フェーズと
を備え、システムクロックのハイ区間もしくはロウ区間を変化させ、前記演算フェーズを繰り返すことでハイ区間とロウ区間の時間差を決定する
半導体装置の設計方法。
【請求項１４】
システムクロックのハイ区間とロウ区間の時間差が、低減したい周波数領域の逆数に２を除した値であることを特徴とする
請求項１〜請求項７のいずれかに記載の半導体装置。
【請求項１５】
システムクロックのハイ区間とロウ区間の時間差が、４ｎｓから６ｎｓの間であることを特徴とする
請求項１〜請求項７のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシステムクロック信号に同期して動作を行う内部回路を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置の内部回路は、システムクロックと呼ばれる信号に同期して内部素子が高速にスイッチングを繰り返す。この結果として、前記内部回路に高調波の電流が流れることになり、この高調波の電流が外部に流れ出ることで、電磁波障害などの問題が発生する。
【０００３】
また、近年、半導体装置の高集積化に伴い、回路規模が増大しており、ＬＳＩ設計方法として同期設計が主流となってきている。これは、内部回路の動作タイミングをシステムクロックの立ち上がりもしくは立ち下がりの一方に固定することで、静的タイミング検証の導入が図れるなど、タイミング設計の効率化及びタイミング設計の完成度の向上がもたらされるといった利点がある。
【０００４】
一方、そのための制約事項として、内部回路内の全ての領域にわたって、システムクロックが同時に変化することが必要となる。そこで、ＣＴＳ（クロックツリーシンセシス)といった技法により回路内部でのシステムクロック伝播のタイミング補償を行っている。
【０００５】
しかし、先に述べた回路規模の増大に伴い、ＣＴＳの回路規模もまた大きくなっており、ＣＴＳの消費電流は勿論のこと、ＣＴＳ回路が発生する電源高調波も無視できない状況となっている。
【０００６】
以下、システムクロック信号に同期して動作を行う内部回路を備えた従来の半導体装置について説明する。
図１９は従来の半導体装置を示す。
【０００７】
半導体装置としての半導体チップ１０１において、２は発振器または発振子が接続される発振回路部である。４は半導体チップ１０１の内部回路で、発振回路部２からのシステムクロックが入力されるＣＴＳ回路５と、ＣＴＳ回路５から出力されるタイミング調整されたシステムクロックにより同期して動作する動作回路部６とにより構成されている。
【０００８】
図２０は図１９に示した半導体装置の信号波形図、図２１はその電流スペクトラム図である。
発振回路部２で生成されたシステムクロックは、ＣＴＳ回路５において、信号変化のタイミングを補償され、同一タイミングで、動作回路部６を構成する回路素子に入力される。
【０００９】
動作回路部６を構成する回路素子はシステムクロックの立ち上がりエッジで一斉に信号変化を開始する。
一方、ＣＭＯＳ回路では信号の遷移時には、貫通電流及び信号ラインの電位変化に要する充放電電流が発生する。
【００１０】
そのためＣＴＳ回路５においては、図２０に示すようにシステムクロックの立ち上がり及び立ち下がりの各エッジのタイミングで電流が消費され、動作回路部６においてはシステムクロックの立ち上がりエッジのタイミングでのみ電流が消費される。図２１はデューティ50％の場合の高次高調波発生の現状を示している。図２１では最初のスペクトラムがシステムクロックの２次の高調波、次のスペクトラムが４次の高調波である。
【特許文献１】特開平５−１５２９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
回路規模のさらなる増大に伴い、ＣＴＳ回路５も増大しており、半導体チップ１０１の消費電流に占めるＣＴＳ回路５の消費電流は、信号の遷移確率が１００％であることもあり、益々比率を高めている。
【００１２】
ここで、ＣＴＳ回路５はシステムクロックの立ち上がり及び立ち下がりの各エッジのタイミングで電流が消費されるため、システムクロック周波数の２倍の周波数で電流変化が発生している。半導体チップ１０１の消費電流としても、システムクロックの２倍の周波数を基にした高調波が発生することとなり、結果としてシステムクロック周波数の偶数次の高調波が大きくなる。
【００１３】
本発明は、このような問題を解決するためになされたもので、電磁波障害の少ない半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１４】
前記目的を達成するため、本発明では、システムクロックのデューティ比を変更してＣＴＳ回路で消費される電流の位相をずらすことで、システムクロック周波数の偶数次に集中する周波数成分を相殺し、電磁波障害の少ない半導体装置を実現している。
【００１５】
本発明の請求項１記載の発明の半導体装置は、発振器または発振子が接続されソースクロックを出力する発振回路部と、システムクロックに同期して動作を行う内部回路と、前記発振回路部より出力されるソースクロックのデューティを５０パーセント付近から外した所定デューティに変更して前記内部回路へシステムクロックを出力するデューティ変更回路とを備えたことを特徴とする。
【００１６】
本発明の請求項２記載の半導体装置は、請求項１において、前記内部回路は、システムクロックの立ち上がりもしくは立ち下がりの一方のエッジに同期して動作する動作回路部と、システムクロックの到達タイミングを調整するＣＴＳ回路とからなることを特徴とする。
【００１７】
本発明の請求項３記載の半導体装置は、請求項１または請求項２において、前記デューティ変更回路は、前記発振回路部より入力されるソースクロック信号とこのソースクロック信号を遅延量の異なる信号経路を介して入力に供給され入力信号との論理和もしくは論理積をシステムクロックとして出力する論理ゲートを有していることを特徴とする。
【００１８】
この構成によれば、前記第一の信号経路と前記第二の信号経路との遅延量の差をシステムクロックのハイ区間とロウ区間の差としてデューティを変更するので、内部回路が動作するシステムクロックのエッジの周期を変更することが無いため、タイミング検証を再度行う必要が無く、容易にシステムクロック周波数の偶数次に集中する周波数成分を相殺し、電磁波障害の少ない半導体装置が得られる。
【００１９】
本発明の請求項４記載の半導体装置は、請求項１または請求項２において、前記デューティ変更回路は、複数の遅延素子が直列に接続され入力に前記発振回路部より入力されるソースクロックが供給された遅延生成部と、前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理積を行う第１の論理ゲートと、前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理和を行う第２の論理ゲートと、第１の論理ゲートと第２の論理ゲートの出力信号によりハイ出力とロウ出力を切り替えてシステムクロックとして出力するラッチ回路とにより構成され、前記遅延生成部の出力する最も遅延量の多い信号を前記第１の論理ゲートにのみ入力したことを特徴とする。
【００２０】
本発明の請求項５記載の半導体装置は、請求項１または請求項２において、前記デューティ変更回路は、複数の遅延素子が直列に接続され入力に前記発振回路部より入力されるソースクロックが供給された遅延生成部と、前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理積を行う第１の論理ゲートと、前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理和を行う第２の論理ゲートと、第１の論理ゲートと第２の論理ゲートの出力信号によりハイ出力とロウ出力を切り替えてシステムクロックとして出力するラッチ回路とにより構成され、前記遅延生成部の出力する最も遅延量の多い信号を前記第２の論理ゲートにのみ入力したことを特徴とする。
【００２１】
本発明の請求項６記載の半導体装置は、請求項３において、前記デューティ変更回路は、前記発振回路部より入力されるソースクロック信号を遅延量の異なる信号経路を介して出力されるいずれかの信号経路を選択回路で選択し、この選択回路の出力と前記ソースクロック信号との論理和もしくは論理積をシステムクロックとして出力する論理ゲートを有していることを特徴とする。
【００２２】
本発明の請求項７記載の半導体装置は、請求項４または請求項５において、前記デューティ変更回路は、複数の遅延素子が直列に接続され入力に前記発振回路部より入力されるソースクロックが供給された遅延生成部と、前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理積を行う第１の論理ゲートと、前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力の論理和を行う第２の論理ゲートと、第１の論理ゲートと第２の論理ゲートの出力信号によりハイ出力とロウ出力を切り替えてシステムクロックとして出力するラッチ回路と、ソースクロックと前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力とを選択して前記第１の論理ゲートの入力に供給する設定回路と、ソースクロックと前記遅延生成部を構成する複数の遅延素子の任意の段からの複数の出力とを選択して前記第２の論理ゲートの入力に供給する設定回路とを設けたことを特徴とする。
【００２３】
本発明の請求項８記載の半導体装置は、請求項１において、前記デューティ変更回路は、ソースクロック信号が入力に供給されたインバータ回路のスイッチングレベルを変更する設定回路有し、前記インバータ回路の出力側からシステムクロック出力することを特徴とする。
【００２４】
本発明の請求項９記載の半導体装置は、請求項８において、前記インバータ回路を、ＰチャンネルトランジスタとＮチャンネルトランジスタのそれぞれのゲートにはソースクロックが供給され、前記Ｐチャンネルトランジスタのソースは電源電圧に接続され、前記Ｎチャンネルトランジスタのソースは接地し、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのそれぞれのドレインは互いに接続して構成し、前記設定回路を、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのドレインと接地との間、または前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのドレインと電源電圧との間に、並列に介装した複数のトランジスタのオン状態とオフ状態の組み合わせを設定できるように構成したことを特徴とする。
【００２５】
本発明の請求項１０記載の半導体装置は、請求項８において、前記インバータ回路を、ＰチャンネルトランジスタとＮチャンネルトランジスタのそれぞれのゲートにはソースクロックが供給され、前記Ｐチャンネルトランジスタソースは電源電圧に接続され、前記Ｎチャンネルトランジスタのソースは接地し、前記Ｐチャンネルトランジスタと前記Ｎチャンネルトランジスタのそれぞれのドレインは互いに接続して構成し、前記設定回路を、前記Ｐチャンネルトランジスタのソースと電源電圧の間、または前記Ｎチャンネルトランジスタのソースと接地との間に介装したトランジスタのゲートにデューティ設定信号を印加しデューティ設定信号の電位に応じて前記インバータ回路のスイッチングレベルを変更して前記インバータ回路の出力からシステムクロックを出力することを特徴とする。
【００２６】
本発明の請求項１１記載の半導体装置の設計方法は、レイアウト情報から得られる各ノードの遅延情報と任意に設定した動作周波数によりタイムドメインでの電流解析を行うフェーズと、前記電流解析により得られた結果を周波数ドメインに変換するフェーズと、任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのデューティ比を変化させ、電流解析を繰り返すことでデューティ比を決定することを特徴とする。
【００２７】
本発明の請求項１２記載の半導体装置の設計方法は、レイアウト情報から得られる各ノードの遅延情報とタイムドメインでの電流解析を行う電流解析フェーズと、前記電流解析フェーズにより得られた結果をシステムクロックの立ち上がり時と立ち下り時に分割してそれぞれに対し周波数ドメインに変換する変換フェーズと、任意に設定した動作周波数より導かれるシステムクロックの周期とデューティ比より導かれる前記変換フェーズ出力間の位相差によりそれぞれの周波数成分を算出する演算フェーズと、任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのデューティ比を変化させ、前記演算フェーズを繰り返すことでデューティ比を決定することを特徴とする。
【００２８】
本発明の請求項１３記載の半導体装置の設計方法は、レイアウト情報から得られる各ノードの遅延情報とタイムドメインでの電流解析を行うフェーズと、前記電流解析により得られた結果を、システムクロックの立ち上がり時、立ち下り時に分割して、それぞれに対し周波数ドメインに変換する変換フェーズと、任意に設定した動作周波数より導かれるシステムクロックの周期とデューティ比より導かれる前記変換フェーズ出力間の位相差によりそれぞれの周波数成分を算出する演算フェーズと、任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのハイ区間もしくはロウ区間を変化させ、前記演算フェーズを繰り返すことでハイ区間とロウ区間の時間差を決定することを特徴とする。
【００２９】
本発明の請求項１４記載の半導体装置は、請求項１〜請求項７のいずれかにおいて、システムクロックのハイ区間とロウ区間の時間差が、低減したい周波数領域の逆数に２を除した値であることを特徴とする。
【００３０】
本発明の請求項１５記載の半導体装置は、請求項１〜請求項７のいずれかにおいて、システムクロックのハイ区間とロウ区間の時間差が、４ｎｓから６ｎｓの間であることを特徴とする。
【発明の効果】
【００３１】
以上のように本発明の半導体装置は、発振器または発振子が接続されソースクロックを出力する発振回路部と、システムクロックに同期して動作を行う内部回路と、前記発振回路部より出力されるソースクロックのデューティを５０パーセント付近から外した所定デューティに変更して前記内部回路へシステムクロックを出力するデューティ変更回路とを備え、システムクロックのデューティ比を変更して前記内部回路で消費される電流の位相をずらすことで、システムクロック周波数の偶数次に集中する周波数成分を相殺し、電磁波障害の少ない半導体装置を実現できる。
【００３２】
また、本発明の半導体装置の設計方法は、レイアウト情報から得られる各ノードの遅延情報と任意に設定した動作周波数によりタイムドメインでの電流解析を行うフェーズと
前記電流解析により得られた結果を周波数ドメインに変換するフェーズと任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのデューティ比を変化させ、電流解析を繰り返すことで最良のデューティ比を決定するので、計算機を利用した設計フローにおいて容易に効果を予想して、システムクロック周波数の偶数次に集中する周波数成分を削減でき、半導体装置が輻射する不要輻射を低減できる。
【００３３】
また、本発明の半導体装置の設計方法は、レイアウト情報から得られる各ノードの遅延情報とタイムドメインでの電流解析を行うフェーズと前記電流解析により得られた結果を、システムクロックの立ち上がり時、立下り時に分割して、それぞれに対し、周波数ドメインに変換する変換フェーズと、任意に設定した動作周波数より導かれる、システムクロックの周期とデューティ比より導かれる前記変換フェーズ出力間の位相差によりそれぞれの周波数成分を算出する演算フェーズと、任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのハイ区間もしくはロウ区間を変化させ、前記演算フェーズを繰り返すことでハイ区間とロウ区間の時間差を決定するので、計算に時間のかかる電流解析、および変換フェーズがシステムクロックの立ち上がり時、立下り時、それぞれ１度ずつしか行われないため、計算機に負荷を掛けることなく、高速に最良のデューティ比を算出することができ、システムクロック周波数の偶数次に集中する周波数成分を最適に削減でき、半導体装置が輻射する不要輻射を低減できる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１，図２は本発明の（実施の形態１）の半導体装置を示し、従来例を示す図１９の発振回路部２と内部回路４の間にデューティ変更回路３が介装されている点が異なっている。図３〜図６はその信号波形図、電流スペクトラム図である。
【００３５】
半導体装置としての半導体チップ１において、発振器または発振子が接続される発振回路部２と、システムクロックが入力されるＣＴＳ回路５とＣＴＳ回路５から出力されるタイミング調整されたシステムクロックにより同期して動作する動作回路部６により構成される半導体チップ１の内部回路４との間に介装されたデューティ変更回路３は、図２に示すように、発振回路部２からのソースクロックＳ１０１が分配され入力される遅延回路８と、論理ゲート７とで構成されている。
【００３６】
ソースクロックＳ１０１は、デューティ変更回路３内で遅延回路８へ分配される経路をたどった信号Ｓ１０２と論理ゲート７において論理和され、システムクロックＳ１０３としてＣＴＳ回路５へ出力される。
【００３７】
ＣＴＳ回路５において、システムクロックＳ１０３は、信号変化のタイミングを補償され、同一タイミングで、動作回路部６を構成する回路素子へと入力されるクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６として出力される。
【００３８】
動作回路部６を構成する回路素子は、ＣＴＳ回路５から出力されたクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジで一斉に信号変化を開始する。
なお、図３に示されるように、システムクロックＳ１０３は、ソースクロックＳ１０１と、遅延回路８へ分配される経路をたどった信号Ｓ１０２との論理和出力であるため、そのデューティ比は従来の５０％とは異なる。
【００３９】
一方、ＣＭＯＳ回路では信号の遷移時には、貫通電流及び信号ラインの電位変化に要する充放電電流が発生する。
そのため、ＣＴＳ回路５においては、システムクロック１０３の立ち上がり及び立ち下がりの各エッジのタイミングで電流が消費され、動作回路部６においてはシステムクロック１０３と同タイミングのクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジのタイミングでのみ電流が消費される。
【００４０】
ここで、システムクロックＳ１０３のデューティ比が５２％とした場合の電流波形および信号スペクトラム波形は、図４，図５のようになる。
半導体チップ１で消費される電流Ｉ（ｔ）はシステムクロックＳ１０３およびクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジで消費される電流Ｉ０（ｔ）と、システムクロックＳ１０３およびクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち下がりエッジで消費される電流Ｉ１（ｔ）との和で示される。
【００４１】
【数１】
2005033089.tif 000003
ここで、電流はシステムクロックＳ１０３の周期で発生するため、フーリエ変換を用いて（式２）のように変換が出来る。
【００４２】
【数２】
2005033089.tif 000004
ここで、システムクロックＳ１０３のｎ次の高調波成分は、式２および三角関数の加法定理(式３)より（式４）となる。
【００４３】
【数３】
2005033089.tif 000005
ｎ次の高調波成分は
【００４４】
【数４】
2005033089.tif 000006
よって、デューティ比５０％の際の１０次の高調波成分はＴ０＝Ｔ／２より
【００４５】
【数５】
2005033089.tif 000007
デューティ比５２％の際の１０次の高調波成分はＴ０＝０．５２Ｔより
【００４６】
【数６】
2005033089.tif 000008
このように、本発明の（実施の形態１）の半導体装置では、デューティ変更回路３により、システムクロックＳ１０３のデューティを変更し、システムクロックＳ１０３およびクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジで消費される電流Ｉ０と、システムクロックＳ１０３およびクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち下がりエッジで消費される電流Ｉ１との間に位相差を設けている。
【００４７】
図６では従来例として示した図２１の電流スペクトラムとこの（実施の形態１）の場合の電流スペクトラムとの高調波のレベルを比較したもので、（実施の形態１）によると電流Ｉの偶数時の高調波成分を低減できて、電磁波障害の少ない半導体装置を実現できることがわかる。
【００４８】
なお、図２では論理ゲート７において論理和を検出したが、論理積を検出してこれをシステムクロックＳ１０３としても同様の効果を期待できる。
（実施の形態２）
図７と図８は本発明の（実施の形態２）を示す。
【００４９】
図７は図１に示したデューティ変更回路３の別の例を示しており、（実施の形態２）の半導体装置の発振回路部２と内部回路４は（実施の形態１）と同じである。図８はその信号波形図である。
【００５０】
図７において、１１，１２，１３は直列に接続された遅延回路で遅延生成部を構成している。遅延回路１１の入力にはソースクロックＳ１０１が入力され、それぞれの接続点からは、ソースクロックＳ１０１から順次、遅延された信号Ｓ１１２，Ｓ１１３，Ｓ１１４が出力されている。
【００５１】
１４は第１の論理ゲートとしての４入力ＡＮＤ回路で、入力にはソースクロックＳ１０１、及び遅延された信号Ｓ１１２，Ｓ１１３，Ｓ１１４が供給されている。１５は第２の論理ゲートとしての３入力ＮＯＲ回路で、入力にはソースクロックＳ１０１及び遅延された信号Ｓ１１２，Ｓ１１３が入力されている。
【００５２】
１６はセット・リセット型のラッチ回路で、４入力ＡＮＤ回路１４からのセット信号Ｓ１１５と３入力ＮＯＲ回路１５からのリセット信号Ｓ１１６により、出力のレベルを切り替え、システムクロックＳ１１３を出力する。
【００５３】
このように構成された半導体装置における動作について、図８を参照しながら説明する。
発振回路部２に接続された発振器または発振子の周波数を基に生成されたデューティ比５０％のソースクロックＳ１０１は、遅延回路１１，１２，１３により一定時間の遅延が順次付加される。そのため、セット信号Ｓ１１５は、ソースクロックＳ１０１の立ち上がりエッジが、遅延回路１３を通過して漸くアクティブとなり、ラッチ回路１６は、システムクロックＳ１０３としてハイレベルを出力する。
【００５４】
逆に、リセット信号Ｓ１１６は、ソースクロックＳ１０１の立ち下がりエッジが、遅延回路１２を通過した後、アクティブとなり、ラッチ回路１６は、システムクロックＳ１０３をロウレベルに変化させる。
【００５５】
そのため、システムクロックＳ１０３のハイレベル区間はロウレベル区間に比べ、遅延回路１３の遅延値の分だけ短くできる。
次に、ソースクロックＳ１０１のハイレベル区間にスパイクノイズＰ１が重畳されている場合、このスパイクノイズＰ１によるクロック変化は、遅延回路１１，１２，１３により一定時間だけ遅延して信号Ｓ１１２〜Ｓ１１４に順次付加されるため、ソースクロックＳ１０１がスパイクノイズＰ１によってロウレベルになっても、信号Ｓ１１３はハイレベルのため、リセット信号Ｓ１１６がアクティブとならず、システムクロックＳ１０３はハイレベルのまま変化しない。
【００５６】
その後、信号Ｓ１１３へとスパイクノイズＰ１が漸く到達した際には、ソースクロックＳ１０１は既にハイレベルに復帰しているため、同じくアクティブとならず、システムクロックＳ１０３はハイレベルのまま変化しない。
【００５７】
同様に、ソースクロックＳ１０１のロウレベル区間にスパイクノイズＰ２が重畳されている場合、スパイクノイズＰ２によるクロック変化は、遅延回路１１，１２，１３により一定時間の遅延が順次付加されるため、ソースクロックＳ１０１がハイレベルと成っても、信号Ｓ１１３はロウレベルのため、セット信号Ｓ１１５はアクティブとならず、システムクロックＳ１０３はロウレベルのまま変化しない。
【００５８】
その後、信号Ｓ１１３へとスパイクノイズＰ１が漸く到達した際には、ソースクロックＳ１０１は既にロウレベルに復帰しているため、同じくアクティブとならず、システムクロックＳ１０３はロウレベルのまま変化しない。
【００５９】
このように本発明の（実施の形態２）の半導体装置では、遅延回路１１，１２，１３により、セット信号Ｓ１１５，リセット信号Ｓ１１６の発生タイミングを変更し、システムクロックＳ１１７のデューティ比を変化させている。また、ソースクロックＳ１０１にスパイクノイズＰ１，Ｐ２が重畳した場合も、ノイズを吸収し、システムクロックＳ１０３のデューティ比は一定を保つ。そのため、電源電流の偶数時の高調波成分を低減することが出来、電磁波障害の少ない半導体装置を得ることができる。
【００６０】
なお、この（実施の形態２）では最終段の遅延回路１２の出力信号Ｓ１１４をセット信号Ｓ１１５を生成する４入力ＡＮＤ回路１４の入力へのみ接続したが、出力信号Ｓ１１４をリセット信号Ｓ１１６を生成する３入力ＮＯＲ回路１５にのみ接続しても、同様の効果を得ることが出来る。
【００６１】
（実施の形態３）
図９は図２に示したデューティ変更回路３の別の例を示している。
図９において、１１，１２，１３は、ソースクロックＳ１０１が入力される直列に接続された遅延回路で、それぞれの接続点からは、ソースクロックＳ１２１から順次、遅延された信号Ｓ１１２，Ｓ１１３，Ｓ１１４が出力されている。
【００６２】
２４は遅延信号Ｓ１１２，Ｓ１１３，Ｓ１１４のひとつを選択して出力信号Ｓ１２６として出力する選択回路で、デューティ設定信号Ｓ１２５によって何れを選択するのかが指定される。
【００６３】
論理ゲート２５の入力には出力信号Ｓ１２６とソースクロックＳ１０１が供給され、この論理積がシステムクロックＳ１０３として出力される。
このように構成された半導体装置における動作を詳しく説明する。
【００６４】
発振回路部２に接続された発振器または発振子の周波数を基に生成されたデューティ比５０％のソースクロックＳ１０１は、遅延回路１１，１２，１３により、一定時間の遅延が順次付加され、選択回路２４で選択された信号Ｓ１２６とソースクロックＳ１２１の論理積が論理ゲート２５で検出されてシステムクロックＳ１０３として出力される。
【００６５】
そのため、ソースクロックＳ１０１がロウレベルへと変化した場合は、直ちにシステムクロックＳ１０３もロウレベルへと変化するが、逆に、ソースクロックＳ１０１がハイレベルへと変化した場合は、選択回路２４で選択された遅延信号が到達するまでハイレベルへと変化しない。そのため、システムクロックＳ１０３のハイレベル区間はロウレベル区間に比べ、選択回路２４で選択された遅延値の分だけ短くできる。
【００６６】
このように本発明の（実施の形態３）の半導体装置では、遅延回路１１，１２，１３の出力を選択回路２４で選択し、システムクロックＳ１０３のデューティ比を変化させている。そのため、設定回路の設定値により、半導体装置が搭載された商品が削減対象とする周波数帯に対し効果的に高調波を削減した半導体装置が得られる。
【００６７】
（実施の形態４）
図１０は図１に示したデューティ変更回路３の別の例を示しており、（実施の形態３）の半導体装置の発振回路部２と内部回路４は（実施の形態１）と同じである。
【００６８】
（実施の形態３）ではシステムクロックＳ１０３を論理ゲート２５で生成したが、図１０に示すように、各遅延回路の出力を選択し、それぞれ論理和ゲート、論理積ゲートへと入力して、セット信号及びリセット信号を生成し、この信号を用いて、ラッチ回路の出力信号であるシステムクロックを変化させる構成としても同様の効果を得ることができ、更にソースクロック信号に重畳したノイズ成分も除去できる半導体装置が得られる。
【００６９】
具体的には、図７に示した第１の論理ゲートとしての４入力ＡＮＤ回路１４の入力にはＯＲゲート３７ａ〜３７ｄを介して信号を供給し、第２の論理ゲートとしての３入力ＮＯＲ回路１５の入力にはＡＮＤゲート３８ａ〜３８ｄを介して信号を供給する。
【００７０】
ＯＲゲート３７ａ〜３７ｄのそれぞれの一方の入力にはソースクロックＳ１０１，遅延信号Ｓ１１２，Ｓ１１３，Ｓ１１４が接続されており、ＯＲゲート３７ａ〜３７ｄのそれぞれの他方の入力には第１〜第４のハイ区間設定信号が接続されており、第１〜第４のハイ区間設定信号によって４入力ＡＮＤ回路１４の入力信号を切り替えるように構成されている。
【００７１】
ＡＮＤゲート３８ａ〜３８ｄのそれぞれの一方の入力にはソースクロックＳ１０１，遅延信号Ｓ１１２，Ｓ１１３，Ｓ１１４が接続されており、ＡＮＤゲート３８ａ〜３８ｄのそれぞれの他方の入力には第１〜第４のロウ区間設定信号が接続されており、第１〜第４のロウ間設定信号によって３入力ＮＯＲ回路１５の入力信号を切り替えるように構成されている。
【００７２】
このようにして、遅延生成部としての遅延回路１１，１２，１３から出力され、設定回路としてのＯＲゲート３７ａ〜３７ｄにより選択されて第１の論理ゲートとしての４入力ＡＮＤ回路１４に入力された中で最も遅延量の多い信号と、遅延回路１１，１２，１３から出力され、設定回路としてのＡＮＤゲート３８ａ〜３８ｄにより選択されて前記第２の論理ゲートとしての３入力ＮＯＲ回路１５に入力された中で最も遅延量の多い信号との、遅延量の差をシステムクロックのハイ区間とロウ区間の差としてデューティを変更できる。
【００７３】
（実施の形態５）
図１１と図１２は本発明の（実施の形態５）を示す。
図１１は図１に示した発振回路部２の具体回路とデューティ変更回路３の別の例を示しており、内部回路４は（実施の形態１）と同じである。図１２はその信号波形図である。
【００７４】
図１１において、Ｐチャンネルトランジスタ４２とＮチャンネルトランジスタ４３のそれぞれのゲートにはソースクロックＳ１０１が供給されている。Ｐチャンネルトランジスタ４２のソースは電源電圧に接続され、Ｎチャンネルトランジスタ４３のソースは接地されている。Ｐチャンネルトランジスタ４２とＮチャンネルトランジスタ４３のそれぞれのドレインは互いに接続されている。Ｐチャンネルトランジスタ４２とＮチャンネルトランジスタ４３のドレインと接地との間には、Ｎチャンネルトランジスタ４４ａ，４５ａの直列回路と、Ｎチャンネルトランジスタ４４ｂ，４５ｂの直列回路とが並列に設けられており、Ｎチャンネルトランジスタ４４ａ，４４ｂのゲートにはソースクロックＳ１０１が供給されている。
【００７５】
Ｐチャンネルトランジスタ４２とＮチャンネルトランジスタ４３のドレインの信号Ｓ１３２は波形整形用の論理ゲート４６を介してシステムクロックＳ１０３として出力される。
【００７６】
図１２を参照しながら、先ず、デューティ設定信号Ｓ１３４，Ｓ１３５により、Ｎチャンネルトランジスタ４５ａ，４５ｂがオフとなった状態の動作を説明する。
発振回路部２は図１２（ａ）に示すように、発振子Ｘの周波数を基に、正弦波に近い波形の生成されたソースクロックＳ１０１を出力する。
【００７７】
ここでは、Ｎチャンネルトランジスタ４５ａ，４５ｂがオフのため、Ｎチャンネルトランジスタ４４ａ，４４ｂは、ソースクロックＳ１０１のレベルによらず電流は流れない。そのため、信号Ｓ１３２の信号レベルは、Ｐチャンネルトランジスタ４２のトランジスタ能力と、Ｎチャンネルトランジスタのトランジスタ能力４３により決定され、論理ゲート４６を介して図１２（ｂ）に示すデューティ５０％のシステムクロックＳ１０３が出力される。
【００７８】
次に、デューティ設定信号Ｓ１３４，Ｓ１３５により、Ｎチャンネルトランジスタ４５ａがオン状態、Ｎチャンネルトランジスタ４５ｂがオフ状態となった場合の動作を説明する。
【００７９】
Ｎチャンネルトランジスタ４５ｂがオフのため、Ｎチャンネルトランジスタ４４ｂにはソースクロックＳ１０１のレベルによらず電流は流れない。しかし、ソースクロックＳ１０１のレベルによっては接地側への電流経路として、Ｎチャンネルトランジスタ４４ａ，４５ａを経由する経路が追加されることになる。そのため、スイッチングレベルは低くなり、信号Ｓ１３２は、Ｎチャンネルトランジスタ４５ａ，４５ｂが共にオフ状態の場合と比べ、ロウレベルとなる区間が増大するので、論理ゲート４６を介したシステムクロックＳ１０３は、図１２（ｃ）に示すように、図１２（ｂ）に示したデューティ５０％のシステムクロックＳ１０３に比べてハイ区間が長くなったデューティのシステムクロックＳ１０３が出力される。
【００８０】
また、デューティ設定信号Ｓ１３４，Ｓ１３５により、Ｎチャンネルトランジスタ４５ａ，４５ｂが共にオン状態となった場合には、Ｎチャンネルトランジスタ４５ａがオン状態、Ｎチャンネルトランジスタ４５ｂがオフ状態の場合に比べてスイッチングレベルは更に低くなり、信号Ｓ１３２はロウレベル区間がさらに増大し、論理ゲート４６を介したシステムクロックＳ１０３は、図１２（ｄ）に示すように、図１２（ｃ）に示したシステムクロックＳ１０３に比べてハイ区間がさらに長くなったデューティのシステムクロックＳ１０３が出力される。
【００８１】
このように、本発明の（実施の形態５）のデューティ変更回路３を使用した半導体装置では、デューティ設定信号Ｓ１３４，Ｓ１３５により、Ｐチャンネルトランジスタ４２とＮチャンネルトランジスタ４３で構成されているインバータ回路のスイッチングレベルを設定変更し、システムクロックＳ１０３のデューティ比を変化させることができ、デューティ設定信号Ｓ１３４，Ｓ１３５の設定回路の設定値により、半導体装置が搭載された商品が削減対象とする周波数帯に対し高調波を削減した半導体装置が、回路規模の増大を招くことなく、容易に得られる。
【００８２】
なお、上記（実施の形態５）ではデューティ設定信号Ｓ１３４，Ｓ１３５をＮチャンネルトランジスタ４３の側に入力したが、Ｐチャンネルトランジスタ４２の側に設けても同様の効果を得ることができる。
【００８３】
（実施の形態６）
図１３は本発明の（実施の形態６）を示す。
図１３は図１に示した発振回路部２の具体回路とデューティ変更回路３の別の例を示しており、内部回路４は（実施の形態１）と同じである。（実施の形態５）では設定回路を構成するトランジスタ４４ａ，４５ａ，４４ｂ，４５ｂを、Ｐチャンネルトランジスタ４２とＮチャンネルトランジスタ４３のドレインと接地との間に、並列に介装した複数のトランジスタのオン状態とオフ状態の組み合わせを設定できるように構成したが、この（実施の形態６）ではインバータ回路を構成するトランジスタ４２，４３と直列にトランジスタ５５を介装した点だけが異なっている。
【００８４】
このように構成された半導体装置における動作について説明する。
この半導体装置では、デューティ設定端子５７に供給するデューティ設定信号Ｓ１４４のアナログレベルに応じて前記インバータ回路のスイッチングレベルを設定している。
【００８５】
具体的には、デューティ設定信号Ｓ１４４の電位が高ければ、Ｐチャンネルトランジスタ５２、およびＮチャンネルトランジスタ５３，５５からなるインバータ回路のスイッチングレベルは低くなり、逆に、デューティ設定信号Ｓ１４４の電位が高ければインバータ回路のスイッチングレベルは高くなる。
【００８６】
このようにして、システムクロックＳ１０３のデューティ比を変化させている。そのため、外部端子の入力レベルにより無段階にデューティ比を変更できる。プリント基板に実装後も容易である。
【００８７】
よって、半導体装置が搭載された商品が削減対象とする周波数帯に対し高調波が削減されるようにデューティ設定信号Ｓ１４４の電位を設定する。
なお、この（実施の形態６）ではＮチャンネルトランジスタ５３の側にトランジスタ５５を介装してデューティ設定したが、Ｐチャンネルトランジスタ４２と電源電圧の間に同様にトランジスタを介装してデューティを設定するように構成することもできる。
【００８８】
（実施の形態７）
この実施の形態は、各実施の形態の半導体装置における最適なシステムクロックＳ１０３のデューティを決定することができる設計方法であって、レイアウト情報から得られる各ノードの遅延情報と、任意に設定した動作周波数による論理シミュレーションで得られた各ノードの信号遷移情報とにより、タイムドメインでの電流解析を行うフェーズと、前記電流解析により得られた結果を周波数ドメインに変換するフェーズと、任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのデューティ比を変化させ、論理シミュレーションを繰り返すことで最良のデューティ比を決定するフェーズを有している。
【００８９】
具体的には、図１４に示すように、レイアウト設計が終わった段階で、ＬＰＥもしくは、各種設計ツールにより、配線の抵抗、容量値が抽出され、その結果、各ノードの遅延情報が得られる（ステップＳ１）。
【００９０】
次に、各ノードの遅延情報を反映させ、任意に設定した動作周波数での実遅延シミュレーションを行い、その結果より、電流変化を求める（ステップＳ２）。
そして、電流解析により得られた結果をＦＦＴ解析手法で周波数ドメインに変換する（ステップＳ３）。ここで得られた周波数成分を、次に、任意に設定する周波数帯域で判定（ステップＳ４）し、システムクロックのデューティ比を変化させ（ステップＳ５）た後、再度、実遅延シミュレーションを行い、その結果より電流変化を求める。
【００９１】
そうして、再度、電流解析により得られた結果をＦＦＴ解析手法で周波数ドメインに変換し、周波数成分を判定する。
この作業を繰り返すことにより、最良のデューティ比を決定する（ステップＳ６）ことができる。
【００９２】
以上の説明からも明らかなように、本発明の（実施の形態７）の半導体装置では、計算機を利用した設計フローにおいて容易に効果を予想して、半導体装置が搭載された商品が削減対象とする周波数帯に対し効果的に高調波を削減した半導体装置が得られる。
【００９３】
（実施の形態８）
この実施の形態は、各実施の形態の半導体装置における最適なシステムクロックＳ１０３のデューティを決定することができる設計方法であってレイアウト情報から得られる各ノードの遅延情報と、論理シミュレーションで得られる、システムクロック遷移時の各ノードの信号遷移情報とにより、システムクロックの立ち上がり時、立ち下がり時、それぞれに対し、タイムドメインでの電流解析を行うフェーズと、前記電流解析により得られた結果を周波数ドメインに変換する変換フェーズと、任意に設定した動作周波数より導かれるシステムクロックの周期と、デューティ比より導かれる前記変換フェーズ出力間の位相差によりそれぞれの周波数成分を算出する演算フェーズと、任意に設定する周波数帯域での周波数成分を判定する判定フェーズとを備え、システムクロックのデューティ比を変化させ、前記演算フェーズを繰り返すことで最良のデューティ比を決定するフェーズを有している。
【００９４】
具体的には、図１５に示すように、レイアウト設計が終わった段階で、ＬＰＥもしくは、各種設計ツールにより、配線の抵抗、容量値が抽出され、その結果、各ノードの遅延情報が得られる（ステップＳ１）。
【００９５】
次に、各ノードの遅延情報を反映させ、計算機にとって負荷の軽い動作周波数での実遅延シミュレーションを行い、その結果より、電流変化をシステムクロックの立ち上がり時、立ち下がり時に分けて求める（ステップＳ２）。
【００９６】
そして、電流解析により得られた結果をＦＦＴ解析手法で周波数ドメインに変換する（ステップＳ３）。
ここで得られた周波数成分を基に、デューティ比、位相差を考慮して演算を行い。任意に設定する周波数帯域で判定（ステップＳ４）し、システムクロックのデューティ比を変化（ステップＳ５）させた後、再度、演算を行い、周波数成分を判定する。
【００９７】
この作業を繰り返すことにより、最良のデューティ比を決定する（ステップＳ６）ことができる。
以上の説明からも明らかなように、本発明の（実施の形態８）の半導体装置では、計算に時間のかかる電流解析、および変換フェーズがシステムクロックの立ち上がり時、立ち下がり時、それぞれ１度ずつしか行われないため、計算機に負荷を掛けることなく、高速に最良のデューティ比を算出することができ、半導体装置が搭載された商品が削減対象とする周波数帯に対し効果的に高調波を削減した半導体装置が得られる。
【００９８】
（実施の形態９）
図１６〜図１８は図２に示した（実施の形態１）の半導体装置において、遅延回路８の遅延値ｄをどのように算出するのかを説明する具体例を示している。
【００９９】
発振回路部２に接続された発振器または発振子の周波数を基に生成されたソースクロックＳ１０１は、デューティ変更回路３内の遅延回路８で遅延された信号Ｓ１０２と論理ゲート７において論理和され、システムクロックＳ１０３としてＣＴＳ回路５へと出力される。
【０１００】
ＣＴＳ回路５において、システムクロックＳ１０３は、信号変化のタイミングを補償され、同一タイミングで、動作回路部６を構成する回路素子へと入力されるクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６として出力される。
【０１０１】
動作回路部６を構成する回路素子はＣＴＳ回路５から出力されたクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジで一斉に信号変化を開始する。
一方、ＣＭＯＳ回路では信号の遷移時には、貫通電流及び信号ラインの電位変化に要する充放電電流が発生する。
【０１０２】
そのため、ＣＴＳ回路５においては、システムクロック１０３の立ち上がり及び立ち下がりの各エッジのタイミングで電流が消費され、動作回路部６においてはシステムクロック１０３と同タイミングのクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジのタイミングでのみ電流が消費される。
【０１０３】
半導体チップ１で消費される電流Ｉ（ｔ）はシステムクロックＳ１０３、およびクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち上がりエッジで消費される電流Ｉ０（ｔ）と、システムクロックＳ１０３、およびクロック信号Ｓ１０４，Ｓ１０５，Ｓ１０６の立ち下がりエッジで消費される電流Ｉ１（ｔ）との和で示される。
【０１０４】
【数７】
2005033089.tif 000009
ここで、電流はシステムクロックＳ１０３の周期で発生するため、フーリエ変換を用いて（式２’）のように変換が出来る。
【０１０５】
【数８】
2005033089.tif 000010
ここで、電源電流のｎ次の高調波成分は、（式２）および三角関数の加法定理(式３)より（式４）となる。
【０１０６】
【数９】
2005033089.tif 000011
ｎ次の高調波成分は
【０１０７】
【数１０】
2005033089.tif 000012
ここで、ＣＯＳ(２π＋β)＝ＣＯＳ(β)、ＣＯＳ(π＋β)＝−ＣＯＳ(β)であることより、偶数次（ｎ＝２ｍ）の高調波成分、奇数時（ｎ＝２ｍ＋１）の高調波成分はそれぞれ（式５）（式６）で与えられる。
【０１０８】
【数１１】
2005033089.tif 000013
図１７，図１８はそれぞれ、偶数次の周波数成分、奇数次の周波数成分のスペクトラム図である。システムクロックＳ１０３のデューティ比を変更することで、偶数次の周波数成分の減衰は早くなっているが、次数が大きくなると逆に奇数次の周波数成分が増大してくる。
【０１０９】
一般に電磁波障害は、ある程度の幅を持った周波数帯域内での最大値が問題となる。そのため、目的となる周波数帯域で偶数次の周波数成分、奇数次の周波数成分が等しくなれば、システムクロックＳ１０３のデューティ比を変更することによる高調波の削減効果は最も大きくなる。
【０１１０】
ここで、目的となる周波数帯域をｆａとするならば、低減すべき高調波の次数は（式７）で与えられる。
【０１１１】
【数１２】
2005033089.tif 000014
よって、周波数帯域ｆａにおいて、偶数次の周波数成分、奇数次の周波数成分を等しくする遅延値ｄは、下記の式で求められる。
【０１１２】
【数１３】
2005033089.tif 000015
上式と（式７）より
【０１１３】
【数１４】
2005033089.tif 000016
よって、２π・ｆａ・ｄ＝（π／２）となり
∴ｄ＝（１／４ｆａ）      ・・・・・・・・（式８）
オーディオなどのシステムにおいては、ＦＭラジオ帯域（下限周波数７０ＭＨｚ〜上限周波数１２０ＭＨｚ）の周波数成分が問題となりやすい。そこで、（式８）において、ｆａ＝７０ＭＨｚ〜１２０ＭＨｚを代入することにより、遅延回路８の遅延値ｄは２ｎｓ〜３ｎｓが最適と算出される。システムクロックＳ１０３のハイ区間とロウ区間の差は遅延値ｄの２倍となるため、４ｎｓ〜６ｎｓが最適と算出される。
【０１１４】
以上の説明からも明らかなように、この（実施の形態９）の半導体装置では、デューティ変更回路３により、遅延回路８の遅延値を低減したい周波数領域の逆数に４を除した値として、システムクロックＳ１０３のハイ区間とロウ区間の差が、低減したい周波数領域の逆数に２を除した値となるようにしている。
【０１１５】
そのため、システムクロックの奇数次の高調波成分と、偶数時の高調波成分は、低減したい周波数領域で等しい値をとることになる。よって、電流Ｉの偶数時の高調波成分を低減することが出来、電磁波障害の少ない半導体装置を得ることができる。
【図面の簡単な説明】
【０１１６】
【図１】本発明の（実施の形態１）に係る半導体装置の構成図
【図２】同実施の形態に係る半導体装置の構成図
【図３】同実施の形態に係る半導体装置の信号波形図
【図４】同実施の形態に係る半導体装置の電流波形図
【図５】同実施の形態に係る半導体装置の電流スペクトラム波形図
【図６】本発明の（実施の形態２）に係る半導体装置の電流スペクトラム波形図
【図７】同実施の形態に係る半導体装置の電流スペクトラム波形図
【図８】同実施の形態に係る半導体装置の信号波形図
【図９】本発明の（実施の形態３）に係る半導体装置の構成図
【図１０】本発明の（実施の形態４）に係る半導体装置の構成図
【図１１】本発明の（実施の形態５）に係る半導体装置の構成図
【図１２】同実施の形態に係る半導体装置の信号波形図
【図１３】本発明の（実施の形態６）に係る半導体装置の構成図
【図１４】本発明の（実施の形態７）に係る半導体設計方法の構成を示すフローチャート図
【図１５】本発明の（実施の形態８）に係る半導体設計方法構成を示すフローチャート図
【図１６】本発明の（実施の形態９）に係る半導体装置の信号波形図
【図１７】同実施の形態に係る半導体装置の電流スペクトラム波形図
【図１８】同実施の形態に係る半導体装置の電流スペクトラム波形図
【図１９】従来の半導体装置の構成図
【図２０】従来の半導体装置の電流波形図
【図２１】従来の半導体装置の電流スペクトラム波形図
【符号の説明】
【０１１７】
１    半導体チップ（半導体装置）
２    発振回路部
３    デューティ変更回路
４    内部回路
５    ＣＴＳ回路
６    動作回路部
７    論理ゲート
８，１１，１２，１３    遅延回路
１４    ４入力ＡＮＤ回路（第１の論理ゲート）
１５    ３入力ＮＯＲ回路（第２の論理ゲート）
１６    ラッチ回路
２４    選択回路
２５    論理ゲート
４２    Ｐチャンネルトランジスタ
４３    Ｎチャンネルトランジスタ
４４ａ，４４ｂ，４５ａ，４５ｂ    Ｎチャンネルトランジスタ
４６  論理ゲート
Ｓ１０１    ソースクロック
Ｓ１０３    システムクロック
Ｓ１１５    セット信号
Ｓ１１６    リセット信号
Ｓ１４４    デューティ設定信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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