(57)【要約】【課題】  側壁オーバーエッチング工程によりフォトダイオード領域の半導体層が損傷することを防止し、これにより、暗電流の発生も防止する。【解決手段】  フィールド領域と活性領域とで区画され、かつ活性領域にてフォトダイオード領域及びロジック領域が区画された半導体層上に、ゲート酸化膜を介してロジック領域に少なくとも一つのゲート電極を形成する段階と、ゲート電極の両側面に側壁絶縁膜を形成する段階と、ゲート電極と絶縁膜の全面にサリサイド防止膜を形成する段階と、ロジック領域に形成されたサリサイド防止膜を除去する段階と、サリサイド防止膜を除去することで露出された側壁絶縁膜の一定の部分を除去して、少なくとも一つのゲート電極の上部面を露出させる段階と、露出したゲート電極の上部面にサリサイド膜を形成する段階とを備えていることを特徴とする。【選択図】      図４Ｇ
2005354075.tif 000002
【特許請求の範囲】
【請求項１】
フィールド領域と活性領域とで区画され、かつ前記活性領域にフォトダイオード領域及びロジック領域が区画された半導体層上に、ゲート酸化膜を介して前記ロジック領域に少なくとも一つのゲート電極を形成する段階と、
前記ゲート電極の両側面に側壁絶縁膜を形成する段階と、
前記ゲート電極と絶縁膜の全面にサリサイド防止膜（salicide-preventing film）を形成する段階と、
前記ロジック領域に形成されたサリサイド防止膜を除去する段階と、
前記サリサイド防止膜の除去により露出した側壁絶縁膜の一定部分を除去して、前記少なくとも一つのゲート電極の上部面を露出させる段階と、
前記露出したゲート電極の上部面にサリサイド膜を形成する段階と、
を備えていることを特徴とするＣＭＯＳイメージセンサーの製造方法。
【請求項２】
前記側壁絶縁膜は、単一絶縁膜、又は異なるエッチング選択比を有する第１、第２の絶縁膜からなる積層膜で形成することを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項３】
前記第１の絶縁膜は酸化物（oxide-based）絶縁膜であり、また前記第２の絶縁膜は窒化膜であることを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項４】
前記第１の絶縁膜は１００〜３００Åの厚さで形成することを特徴とする請求項３に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項５】
前記第２の絶縁膜は６００〜１０００Åの厚さで形成することを特徴とする請求項３に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項６】
前記サリサイド防止膜の除去により露出した側壁絶縁膜の一定部分を除去する段階は、前記第２の絶縁膜のみをエッチングできる条件で１次エッチングを行う工程と、前記第１、第２の絶縁膜のエッチング選択比が３．５３：１となる条件で２次エッチングを行う工程とからなることを特徴とする請求項３に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項７】
前記ゲート電極を形成した後、前記フォトダイオード領域の半導体層内部にフォトダイオード用の不純物領域を形成する段階と、また前記ロジック領域の半導体層内に低濃度のソース／ドレイン（Source/Drain）領域を形成する段階とをさらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項８】
前記側壁絶縁膜を形成した後、前記側壁絶縁膜をマスクとして、前記ロジック領域の半導体層内に高濃度のソース／ドレイン領域を形成する段階をさらに含むことを特徴とする請求項１に記載のＣＭＯＳイメージセンサーの製造方法。
【請求項９】
前記露出したゲート電極の上部面にサリサイド膜を形成する際、前記高濃度ソース／ドレイン領域の上部面にサリサイド膜をさらに形成することを特徴とする請求項８に記載のＣＭＯＳイメージセンサーの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサーに関し、特に、暗電流（dark current）の発生を防止できるＣＭＯＳ（Complementary MOS）イメージセンサーの製造方法に関するものである。
【背景技術】
【０００２】
一般的に、イメージセンサーは光学的映像を電気的信号に変換させる半導体装置であり、大まかに分類すると、電荷結合素子（ＣＣＤ：Charge Coupled Device）と、ＣＭＯＳイメージセンサーとに分けられる。
【０００３】
より詳しくは、ＣＣＤは互いに近接して形成された複数のＭＯＳ（Metal-Oxide-Silicon）のキャパシタを有しており、各キャパシタではキャリア電荷が貯蔵されると共に伝送される。
また、ＣＭＯＳイメージセンサーは、周辺回路として制御回路及び信号処理回路を用いるＣＭＯＳ技術を使用し、画素数に対応した数のＭＯＳトランジスタを形成してなる素子であって、ＭＯＳトランジスタを使用して各出力を順次検出するスイッチング方式を採用した素子である。
【０００４】
しかしながら、ＣＣＤには、駆動方式が複雑で電力消費量も多く、マスク工程の数が極めて多いため、製造工程が複雑であるという短所がある。さらに、信号処理回路をＣＣＤチップ内に設けることができないため、ワンチップ（one chip）化が困難である。最近ではこのような短所を克服するために、サブマイクロンのＣＭＯＳ製造技術を用いたＣＭＯＳイメージセンサーの開発が活発に進んでいる。
【０００５】
ＣＭＯＳイメージセンサーに用いられる画素には様々なタイプがあるが、そのうち最も広く用いられているのは、３−Ｔ（３−トランジスタ）構造の画素と、４−Ｔ（４−トランジスタ）構造の画素である。なお、３−Ｔ構造の画素は３つの主たるトランジスタと、１つのフォトダイオードとから構成されており、また４−Ｔ構造の画素は４つの主たるトランジスタと、１つのフォトダイオードとから構成されている。
【０００６】
図１は一般的な３−Ｔ型のＣＭＯＳイメージセンサーの単位画素の構造を示している。
図示したように、３−Ｔ型のＣＭＯＳイメージセンサーの単位画素は、１つのフォトダイオード（ＰＤ）と、３つのトランジスタとで構成されている。
なお、該３つのトランジスタは、フォトダイオード（ＰＤ）で生成された光電荷をリセットするためのリセット・トランジスタ（Ｒｘ）と、ソースフォロワーとしての役割を果たすドライブ・トランジスタ（Ｄｘ）と、スイッチング及びアドレッシングのためのセレクト・トランジスタ（Ｓｘ）とから構成される。
【０００７】
ここで、フォトダイオード（ＰＤ）を含むフォトダイオード領域Ａの内部には、サリサイドが形成されておらず、フォトダイオード領域Ａの外の領域、即ちロジック領域にはサリサイドが形成されている。
【０００８】
ロジック領域にサリサイドを形成するのは、抵抗を減らしてトランジスタ（Ｒｘ、Ｄｘ、Ｓｘ）の速度を上げるためであり、またフォトダイオード領域Ａにサリサイドを形成しないのは、フォトダイオード（ＰＤ）では光を集めてイメージを再生しなければならないが、サリサイドが光を反射するためである。
【０００９】
図２は図１のＩ−Ｉ´線に沿う断面図で、フォトダイオード（ＰＤ）とリセット・トランジスタ（Ｒｘ）のゲート電極を示している。
図示の如く、高濃度のＰ＋＋層及びＰ−Ｅｐｉ層が積層された半導体層１上に、ゲート酸化膜２を介してリセットゲート３が形成される。そして、リセットゲート３の一方側のフォトダイオード領域Ａにはフォトダイオード用不純物領域（ＰＤＮ）４が形成され、リセットゲート３の他方側の半導体層１内にはＮ＋領域５が形成され、また、リセットゲート３の両側面にはスペーサ６が形成される。なお、Ｎ＋領域５側に形成されるスペーサ６下部の半導体層１内には、Ｎ−領域７が形成されている。
【００１０】
上述したように、サリサイド膜８はフォトダイオード領域Ａには形成せず、フォトダイオード領域の外の領域であるロジック領域にのみ形成するので、フォトダイオード領域Ａに含まれているリセットゲート３にはサリサイド膜８が形成されておらず、ロジック領域に含まれているリセットゲート３及びＮ＋領域５にはサリサイド膜８が形成されている。なお、符号９は素子分離膜である。
【００１１】
以下、添付図面を参照しつつ、従来技術によるＣＭＯＳイメージセンサーの製造方法について説明する。
図３Ａないし図３Ｈは、従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図であって、図の左側にはフォトダイオード領域を、右側にはロジック領域を示している。
【００１２】
一般的なイメージセンサーでは、高濃度のＰ＋＋層及びＰ−Ｅｐｉ層が積層された半導体層を利用するため、以下Ｐ＋＋層及びＰ−Ｅｐｉ層を半導体層１０と称する。
まず、図３Ａに示すように、酸化工程、例えば、熱酸化工程を通じて、半導体層１０のフィールド領域に局部的に素子分離膜１１を形成して活性領域を区画した後、活性領域の全面に酸化膜系のゲート絶縁膜１２を約５０Åの厚さに形成する。
【００１３】
次いで、ポリシリコンとタングステンなどが単独、またはこれらが積層されたゲート伝導膜を増着した後、ゲート電極パターンを形成するための、マスクを用いたパターン形成工程を通じて、ゲード伝導膜をパターニングして複数のゲート電極１３を形成する。
【００１４】
図３Ａにおいて、フォトダイオード領域に形成されるゲート電極１３は、リセットトランジスタのゲート電極であり、ロジック領域に形成されるゲート電極１３は、ドライブトランジスタのゲート電極、又はセレクトトランジスタのゲート電極である。
【００１５】
次いで、フォトダイオード領域を開くためのイオン注入マスク（図示せず）を用いてイオンを注入し、図示するように、リセットゲート電極の一方側に並べるように、半導体層１０の内部にＮ型のフォトダイオード用不純物領域（ＰＤＮ）１４を形成する。
そして、フォトダイオード領域を除いた活性領域、例えば、リセットゲート電極とドライブゲート電極との間の半導体層１０内に、低濃度の不純物イオンを注入することにより、トランジスタの低濃度のソース／ドレイン領域となるｎ−領域１５を形成する。
【００１６】
次いで、図３Ｂに示すように、ゲート絶縁膜１２及びゲート電極１３の全面にスペーサ形成用絶縁膜１６を形成する。スペーサ形成用絶縁膜１６は、例えば２００ÅのＳｉＯ2と、８００ÅのＳｉＮとの積層膜を、順次増着することにより形成される。
【００１７】
その後、図３Ｃに示すように、ゲート電極１３の両側面を残して、スペーサ形成用絶縁膜１６を１次エッチングすることにより、スペーサ１６ａを形成する。１次エッチングの工程は例えば、ＳｉＮとＳｉＯ2の選択比が１．６２：１となるように制御する。
【００１８】
最近、デバイスの小型化に伴い、ゲートの長さもだんだん短くなっているが、かかるゲート長さの減少は、ナローライン効果（narrow line effect）の原因となっている。
ナローライン効果とは、素子の抵抗値が非定常的に増加する現象であり、かかるナローライン効果による問題を解決するために、サリサイド工程を実施している。
【００１９】
公知のように、サリサイドはシリコンＳｉと金属とが反応して形成される低抵抗の物質である。特に、チタンＴｉを用いたサリサイドは、シリコンとチタンとが完全に反応せず、無定形で残る現象が発生する可能性が高いが、これを防止するためには、ゲート電極１３の上部側面が開放されるように、スペーサ１６ａをオーバーエッチングしなければならない。
【００２０】
通常、０．２５μｍ工程ではオーバーエッチング済みのスペーサの長さが２５０Å以上、また０．１８μｍ工程ではオーバーエッチング済みのスペーサの長さが５００Å以上である必要がある。このために、図３Ｄに示すように、スペーサ１６ａをオーバーエッチングする。
オーバーエッチング工程は次のように２回に分けて行う。まず、ＳｉＮのみを選択的にエッチングできる条件で行った後、ＳｉＮ：ＳｉＯ2のエッチング選択比が３．５３：１となる条件でもう一度行う。
【００２１】
かかるエッチング工程を通じて、ＳｉＮ膜は完全に除去され、またＳｉＯ2膜は２５Å程度残る。よって、ゲート電極１３の両側面には、ＳｉＯ2膜の２５Åと、下部のゲート絶縁膜１２の５０Åとを含み、合計７５Åの高さの絶縁膜が残ることになる。
【００２２】
上述したように、スペーサオーバーエッチング工程は、サリサイドの形成を容易にするためのもので、ロジック工程では一般的に用いられている工程である。しかし、ＣＭＯＳイメージセンサーの場合、スペーサオーバーエッチング工程中にフォトダイオード領域の半導体層１０が損傷し、かかる半導体層１０の損傷は暗電流の原因となる。
【００２３】
次いで、図３Ｅに示すように、スペーサ１６ａをマスクとして、フォトダイオード領域を除外した活性領域に高濃度の不純物イオンを注入することにより、複数のトランジスタの高濃度のソース／ドレイン領域となるｎ＋領域１７を形成した後、その全面にサリサイド防止用絶縁膜１８を形成する。
その後、図３Ｆに示すように、フォトダイオード領域を被覆するフォトレジスト１９を形成する。
【００２４】
次いで、図３Ｇに示すように、フォトレジスト１９をマスクとして、サリサイド防止用絶縁膜１８を等方にエッチングする。そして、図３Ｈに示すように、フォトレジスト１９を除去する。
さらに、図面に示してはいないが、サリサイド防止用絶縁膜１８をマスクとして、サリサイド工程を実施することにより、ゲード電極１３とｎ＋領域１７とにサリサイド膜を形成した後、サリサイド防止用絶縁膜１８を除去する。
以上のようにして、従来技術によるＣＭＯＳイメージセンサーが完成される。
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかしながら、このような従来技術によるＣＭＯＳイメージセンサーの製造方法には、以下のような問題がある。
【００２６】
即ち、ロジック領域ではトランジスタの抵抗を減らすために、ゲード電極にサリサイドを形成しなければならないが、サリサイド形成の際、シリコンと高融点の金属とが完全に反応せず、無定形で残る現象を防止するため、ゲート側面が露出するようにスペーサをオーバーエッチングしなければならない。
しかし、従来技術ではかかるオーバーエッチング工程中に、フォトダイオード領域の半導体層が損傷し、これにより暗電流が発生する。
【００２７】
本発明は上記の問題を解決するためのもので、その目的は、側壁オーバーエッチング工程によりフォトダイオード領域の半導体層が損傷することを防止することにある。
また、本発明の他の目的は、フォトダイオード領域の半導体層の損傷を防止することにより、暗電流の発生を防止することにある。
【課題を解決するための手段】
【００２８】
上記目的を達成するための本発明に係るＣＭＯＳイメージセンサーの製造方法は、フィールド領域と活性領域とで区画され、かつ活性領域にてフォトダイオード領域及びロジック領域が区画された半導体層上に、ゲート酸化膜を介してロジック領域に少なくとも一つのゲート電極を形成する段階と、ゲート電極の両側面に側壁絶縁膜を形成する段階と、ゲート電極と絶縁膜の全面にサリサイド防止膜を形成する段階と、ロジック領域に形成されたサリサイド防止膜を除去する段階と、サリサイド防止膜を除去することで露出された側壁絶縁膜の一定の部分を除去して、少なくとも一つのゲート電極の上部面を露出させる段階と、露出したゲート電極の上部面にサリサイド膜を形成する段階とを備えていることを特徴とする。
【発明の効果】
【００２９】
以上のように、本発明に係るＣＭＯＳイメージセンサーの製造方法には次のような効果がある。
即ち、ゲート電極側面を開放するためのオーバーエッチング工程の際、フォトダイオード領域がサリサイド防止用絶縁膜でマスキングされているため、オーバーエッチング工程によりフォトダイオード領域の半導体層が損傷することを防止できる。これにより、基板の損傷による暗電流の発生を防止でき、結局、イメージセンサーの性能が向上する。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の好適な実施形態に係るＣＭＯＳイメージセンサーの製造方法について、添付の図面に基づいて詳細に説明する。
図４Ａないし図４Ｈは本発明の実施形態に係るＣＭＯＳイメージセンサーの製造工程を示した断面図である。
一般的なイメージセンサーでは高濃度のＰ＋＋層及びＰ−Ｅｐｉ層が積層された半導体層を利用するので、以下、Ｐ＋＋層及びＰ−Ｅｐｉ層を半導体層２０と称する。
【００３１】
まず。図４Ａに示すように、酸化工程、例えば熱酸化工程を通じて、半導体層のフィールド領域に局部的に素子分離膜２１を形成して活性領域を区画した後、活性領域の全面に酸化膜系のゲート絶縁膜２２を約５０Åの厚さに形成する。
【００３２】
次いで、ポリシリコンとタングステンなどが単独、またはこれらが積層されたゲート伝導膜を増着した後、ゲート電極パターンを形成するための、マスクを用いたパターン形成工程を通じて、ゲード伝導膜をパターニングしてゲート電極２３を形成する。
【００３３】
図４Ａにおいて、左側のフォトダイオード領域に形成されるゲート電極４３は、リセットトランジスタのゲート電極であり、右側のロジック領域に形成されるゲート電極２３はドライブトランジスタのゲート電極、又はセレクトトランジスタのゲート電極である。
【００３４】
次いで、フォトダイオード領域を開くためのイオン注入マスク（図示せず）を用いてイオンを注入し、図示したように、リセットゲート電極の一側に並べるように、半導体層２０の内部にＮ型のフォトダイオード用不純物領域（ＰＤＮ）２４を形成する。
そして、フォトダイオード領域を除いた活性領域、例えば、リセットゲート電極とドライブゲート電極との間の半導体層２０内に、低濃度の不純物イオンを注入することにより、トランジスタの低濃度のソース／ドレイン領域となるｎ−領域２５を形成する。
【００３５】
次いで、図４Ｂに示すように、ゲート絶縁膜２２及びゲート電極２３の全面にスペーサ形成用絶縁膜２６を形成する。スペーサ形成用絶縁膜２６は、例えば、１００〜３００ÅのＳｉＯ2と６００〜１０００ÅのＳｉＮが単独で、或いはこれらが積層されて構成される膜である。
【００３６】
その後、図４Ｃに示すように、ゲート電極２３の両側面を残して、スペーサ形成用絶縁膜２６をエッチングすることによりスペーサ２６ａを形成する。この際、従来技術とは異なって、スペーサ２６ａをオーバーエッチングせず、ゲート電極２３の両側のゲート絶縁膜２２は除去してもあるいは、しなくても良い。
【００３７】
次いで、図４Ｄに示すように、スペーサ２６ａをマスクとして、フォトダイオード領域を除外した活性領域に高濃度の不純物イオンを注入することにより、複数のトランジスタの高濃度のソース／ドレイン領域となるｎ＋領域２７を形成した後、その全面にサリサイド防止用絶縁膜２８を形成する。
【００３８】
そして、図４Ｅに示すように、フォトダイオード領域を被覆するフォトレジスト２９を形成する。
その後、図４Ｆに示すように、フォトレジスト２９をマスクとして、サリサイド防止用絶縁膜２８を等方にエッチングする。
【００３９】
次いで、サリサイド防止用絶縁膜２８の除去により露出したスペーサ２６ａをオーバーエッチングすることにより、ゲート電極２３の上部側面を開放させる。
オーバーエッチング工程は次のように２回にに分けて行う。まず、ＳｉＮのみを選択的にエッチングできる条件で行った後、ＳｉＮ：ＳｉＯ2のエッチング選択比が３．５３：１となる条件でもう一度行う。
【００４０】
かかるエッチング工程を通じて、ＳｉＮ膜は完全に除去され、またＳｉＯ2膜は２５Å程度残る。よって、ゲート電極２３の両側面には、ＳｉＯ2膜の２５Åと、ゲート絶縁膜２２の５０Åとを含み、総７５Åの高さの絶縁膜が残ることになる。
【００４１】
フォトダイオード領域はサリサイド防止用絶縁膜２８によりマスキングされているため、オーバーエッチング工程の際に、フォトダイオード領域の半導体層２０が損傷することを防止できる。
【００４２】
次いで、図４Ｈに示すように、フォトレジスト２９を除去する。
そして、サリサイド防止用絶縁膜２８をマスクとしてサリサイドの形成工程を行い、ゲート電極２３とｎ＋領域２７にサリサイド膜３０を形成した後、サリサイド防止用絶縁膜２８を除去する。
以上のようにして本発明に係るＣＭＯＳイメージセンサーが完成される。
【００４３】
以上説明した内容を通じて、当業者であれば、本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かるだろう。よって、本発明の技術的範囲は実施形態に記載した内容に限定されることではなく、特許請求の範囲によって定められなければならない。
【図面の簡単な説明】
【００４４】
【図１】一般的な３−Ｔ型のＣＭＯＳイメージセンサーの単位画素の構造を示した図である。
【図２】図１のＩ−Ｉ’線に沿う断面図である。
【図３Ａ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｂ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｃ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｄ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｅ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｆ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｇ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図３Ｈ】従来技術によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ａ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｂ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｃ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｄ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｅ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｆ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｇ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【図４Ｈ】本発明の実施形態によるＣＭＯＳイメージセンサーの製造工程を示した断面図である。
【符号の説明】
【００４５】
２０  半導体層
２１  フィールド酸化膜
２２  ゲート絶縁膜
２３  ゲート電極
２４  フォトダイオード用不純物領域（ＰＤＮ）
２５  ｎ−領域
２６  スペーサ形成用絶縁膜
２６ａ  スペーサ
２７  ｎ＋領域
２８  サリサイド防止用絶縁膜
２９  フォトレジスト
３０  サリサイド膜
【図１】
2005354075.tif 000003
【図２】
2005354075.tif 000004
【図３Ａ】
2005354075.tif 000005
【図３Ｂ】
2005354075.tif 000006
【図３Ｃ】
2005354075.tif 000007
【図３Ｄ】
2005354075.tif 000008
【図３Ｅ】
2005354075.tif 000009
【図３Ｆ】
2005354075.tif 000010
【図３Ｇ】
2005354075.tif 000011
【図３Ｈ】
2005354075.tif 000012
【図４Ａ】
2005354075.tif 000013
【図４Ｂ】
2005354075.tif 000014
【図４Ｃ】
2005354075.tif 000015
【図４Ｄ】
2005354075.tif 000016
【図４Ｅ】
2005354075.tif 000017
【図４Ｆ】
2005354075.tif 000018
【図４Ｇ】
2005354075.tif 000019
【図４Ｈ】
2005354075.tif 000020