(57)【要約】【課題】  半導体装置の微細化を実現すると同時に、安定したメモリセル特性を実現する。【解決手段】  半導体基板１０１上にトラップ膜１０２を形成する工程と、トラップ膜上にトラップ膜表面近傍の組成と異なる組成を有するハードマスク１０３を形成する工程と、フォトレジスト１０４をマスクとして、選択的にハードマスクの少なくとも一部を除去する工程と、フォトレジストを除去する工程と、ハードマスクを用いてイオン注入法により、半導体基板中に半導体基板と逆導電型の拡散層１０５を形成する工程と、ハードマスクを除去する工程と、半導体基板表面を薬液を用いて洗浄した後、酸素を含む雰囲気中の熱処理により拡散層表面の少なくとも一部を酸化すると同時に拡散層を活性化する工程とを含む。【選択図】  図２
2005158853.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程と、
前記トラップ膜上に前記トラップ膜表面近傍の組成と異なる組成を有するハードマスクを形成する工程と、
フォトレジストをマスクとして、選択的に前記ハードマスクの少なくとも一部を除去する工程と、
前記フォトレジストを除去する工程と、
前記ハードマスクを用いてイオン注入法により、前記半導体基板中に前記半導体基板と逆導電型の拡散層を形成する工程と、
前記ハードマスクを除去する工程と、
前記半導体基板表面を薬液を用いて洗浄する工程とを含む半導体装置の製造方法。
【請求項２】
半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程と、
前記トラップ膜上に前記トラップ膜表面近傍の組成と異なる組成を有するハードマスクを形成する工程と、
フォトレジストをマスクとして、選択的に前記ハードマスクの少なくとも一部を除去する工程と、
前記フォトレジストを除去する工程と、
前記ハードマスクを用いてイオン注入法により、前記半導体基板中に前記半導体基板と逆導電型の拡散層を形成する工程と、
前記ハードマスクを除去する工程と、
前記半導体基板表面を薬液を用いて洗浄した後、酸素を含む雰囲気中の熱処理により前記拡散層表面の少なくとも一部を酸化すると同時に前記拡散層を活性化する工程とを含む半導体装置の製造方法。
【請求項３】
前記トラップ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなる請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記トラップ膜の膜厚は、上層シリコン酸化膜の膜厚が８〜１７ｎｍ、シリコン窒化膜の膜厚が４〜１０ｎｍ、下層シリコン酸化膜の膜厚が３〜９ｎｍである請求項３記載の半導体装置の製造方法。
【請求項５】
前記イオン注入は砒素を用い、ドーズ量が１．０Ｅ１５以上である請求項１または２記載の半導体装置の製造方法。
【請求項６】
前記薬液を用いた洗浄では、少なくともアンモニアと過酸化水素の混合液を用いる請求項１または２記載の半導体装置の製造方法。
【請求項７】
前記ハードマスクは、多結晶シリコン、アモルファスシリコン、またはシリコン窒化膜のいずれかである請求項１または２記載の半導体装置の製造方法。
【請求項８】
前記ハードマスクを形成する工程と前記ハードマスクの少なくとも一部を除去する工程との間に、前記ハードマスク上に反射防止膜を形成する工程とを含み、前記ハードマスクの少なくとも一部を除去する工程では、除去する前記ハードマスク上の前記反射防止膜も除去する請求項１，２，３，４，５，６または７記載の半導体装置の製造方法。
【請求項９】
前記ハードマスクを用いてイオン注入法により、前記半導体基板中に前記半導体基板と同一導電型の拡散層を形成する工程をさらに含む請求項１，２，３，４，５，６，７または８記載の半導体装置の製造方法。
【請求項１０】
前記半導体基板中に前記半導体基板と同一導電型の拡散層を形成する工程は、前記フォトレジストを除去する工程の後に行う請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ハードマスクの膜厚は、２００ｎｍ〜５００ｎｍである請求項１，２，３，４，５，６，７，８，９または１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置の製造方法、特にＭＯＮＯＳ型不揮発性半導体記憶装置のビットライン形成方法についての半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＭＯＮＯＳ型不揮発性半導体記憶装置は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなるＯＮＯ膜に電荷を蓄積する不揮発性半導体記憶装置である。これまで、様々なＭＯＮＯＳ型不揮発性半導体記憶装置が提案されているが、中でも、半導体基板中にビットラインを有し、チャネル領域上に絶縁膜を有し、ビットラインと直交する形でワードラインを有し、絶縁膜中に局所的に電荷を蓄積することにより情報を記憶する、不揮発性半導体記憶素子が高密度化、高能力化、低電圧化に適しており、注目されている。
【０００３】
以下に、不揮発性半導体記憶装置の、従来の製造方法について、図８（ａ）〜図９（ｆ）を参照しながら説明する（例えば、特許文献１）。
【０００４】
まず、図８（ａ）に示すように、第一導電型半導体基板上３０１に絶縁膜３０２を形成し、ビットラインを定義するフォトレジスト３０３を形成する。次に図８（ｂ）に示すように、フォトレジスト３０３を用いて絶縁膜３０２の一部を除去する。次に図８（ｃ）に示すように、フォトレジスト３０３を用いてイオン注入により第二導電型拡散層３０４を形成する。次に図９（ｄ）に示すように、フォトレジスト３０３を除去する。次に図９（ｅ）に示すように、第二導電型拡散層３０４上を増速酸化し、前記第二導電型拡散層３０４上を酸化すると同時に不純物を活性化してビットラインを形成する。最後に図９（ｆ）に示すように、電極３０５を形成して、不揮発性半導体記憶装置が完成する。
【特許文献１】特開平５−３２６８９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の不揮発性半導体記憶装置のビットライン形成方法においては、下記に示す３つの課題を有していた。
【０００６】
第一の課題は、フォトレジストの薄膜化が困難であるために、思うように微細化ができないということである。薄膜化が困難な理由は、図８（ｂ）および図８（ｃ）に示すように、絶縁膜のエッチングと不純物の注入を同一フォトレジストマスクで行うためである。すなわち、不純物注入の際に不純物がレジストを突き抜けることを抑制するため、十分なレジスト膜厚確保が必要となる。また、絶縁膜をエッチングする際には当然レジストもエッチングされるため、さらにレジストの厚膜化が必要となる。
【０００７】
具体的には、例えばホウ素を５０ｋｅＶのエネルギーでイオン注入する場合、レジスト膜厚として８００ｎｍ以上の膜厚が必要となり、ＫｒＦレーザで露光した場合は凡そ０.２μｍが解像限界となる。
【０００８】
第二の課題は、リソグラフィの際に反射防止膜を適用することが困難であり、下地段差に依存しない安定した露光を実現できないことである。通常、反射防止膜は有機系材料からなり、露光後フォトレジストをマスクとして酸素系ガスによりエッチングされる。このとき酸素系ガスにより同時にフォトレジストも大量にエッチングされ、薄膜化する。従って、不純物の突き抜けがさらに顕著になる。
【０００９】
第三の課題は、絶縁膜ドライエッチ工程および不純物注入時においてフォトレジストが収縮するために、トラップ膜における電荷蓄積部分近傍がイオン注入によるダメージを受け、レジスト除去および増速酸化前の洗浄工程において膜減りを起こし、デバイス信頼性が悪化することである。
【００１０】
模式図を図１０に示す。図１０（ａ）に示されるように、レジスト４０１が収縮するためにレジストエッジ部を局所的にイオンが突き抜け、下地のトラップ膜４０２にダメージが入る。つまりイオン注入によりトラップ膜の原子同士の結合手が切断され、イオン突き抜けが生じない(ダメージが入っていない)部分に比べてウェットエッチレートが速くなり、その結果、図１０（ｂ）に示すようにトラップ膜のエッジ部（ダメージ層４０４）が局所的に膜減りを起こす。結果的に図１０（ｃ）、図１１（ａ）に示すように膜減り部分は電荷蓄積部分の近傍であり、しかも電荷は上層酸化膜と窒化膜の境界部に蓄積されるために、上層酸化膜が消失することが信頼性に悪影響を来たす。このとき、高ドーズ量、質量数の大きいイオンを注入した場合ダメージが大きく、ウェットエッチレートが速くなり膜減りが顕著になる。特にＫｒＦレジストは耐熱性が低いために注入時のフォトレジストの収縮が顕著である。図１１において、５０１は絶縁膜、５０２は熱酸化膜、５０３は第一導電型半導体基板、５０４は第二導電型拡散層である。
【００１１】
したがって、この発明の目的は、上記従来の課題を解決するもので、ビットラインを形成する際のリソグラフィ工程において、フォトレジストの薄膜化、および下地段差に依存しない安定した露光を可能とすることにより、ビットラインの微細化を実現すると同時に、安定したメモリセル特性を実現し高信頼性を得る半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１２】
上記課題を解決するために、この発明の請求項１記載の半導体装置の製造方法は、半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程と、前記トラップ膜上に前記トラップ膜表面近傍の組成と異なる組成を有するハードマスクを形成する工程と、フォトレジストをマスクとして、選択的に前記ハードマスクの少なくとも一部を除去する工程と、前記フォトレジストを除去する工程と、前記ハードマスクを用いてイオン注入法により、前記半導体基板中に前記半導体基板と逆導電型の拡散層を形成する工程と、前記ハードマスクを除去する工程と、前記半導体基板表面を薬液を用いて洗浄する工程とを含む。
【００１３】
請求項２記載の半導体装置の製造方法は、半導体基板上に電荷を蓄積することにより情報を記憶するトラップ膜を形成する工程と、前記トラップ膜上に前記トラップ膜表面近傍の組成と異なる組成を有するハードマスクを形成する工程と、フォトレジストをマスクとして、選択的に前記ハードマスクの少なくとも一部を除去する工程と、前記フォトレジストを除去する工程と、前記ハードマスクを用いてイオン注入法により、前記半導体基板中に前記半導体基板と逆導電型の拡散層を形成する工程と、前記ハードマスクを除去する工程と、前記半導体基板表面を薬液を用いて洗浄した後、酸素を含む雰囲気中の熱処理により前記拡散層表面の少なくとも一部を酸化すると同時に前記拡散層を活性化する工程とを含む。
【００１４】
請求項３記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記トラップ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなる。
【００１５】
請求項４記載の半導体装置の製造方法は、請求項３記載の半導体装置の製造方法において、前記トラップ膜の膜厚は、上層シリコン酸化膜の膜厚が８〜１７ｎｍ、シリコン窒化膜の膜厚が４〜１０ｎｍ、下層シリコン酸化膜の膜厚が３〜９ｎｍである。
【００１６】
請求項５記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記イオン注入は砒素を用い、ドーズ量が１．０Ｅ１５以上である。
【００１７】
請求項６記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記薬液を用いた洗浄では、少なくともアンモニアと過酸化水素の混合液を用いる。
【００１８】
請求項７記載の半導体装置の製造方法は、請求項１または２記載の半導体装置の製造方法において、前記ハードマスクは、多結晶シリコン、アモルファスシリコン、またはシリコン窒化膜のいずれかである。
【００１９】
請求項８記載の半導体装置の製造方法は、請求項１，２，３，４，５，６または７記載の半導体装置の製造方法において、前記ハードマスクを形成する工程と前記ハードマスクの少なくとも一部を除去する工程との間に、前記ハードマスク上に反射防止膜を形成する工程とを含み、前記ハードマスクの少なくとも一部を除去する工程では、除去する前記ハードマスク上の前記反射防止膜も除去する。
【００２０】
請求項９記載の半導体装置の製造方法は、請求項１，２，３，４，５，６，７または８記載の半導体装置の製造方法において、前記ハードマスクを用いてイオン注入法により、前記半導体基板中に前記半導体基板と同一導電型の拡散層を形成する工程をさらに含む。
【００２１】
請求項１０記載の半導体装置の製造方法は、請求項９記載の半導体装置の製造方法において、前記半導体基板中に前記半導体基板と同一導電型の拡散層を形成する工程は、前記フォトレジストを除去する工程の後に行う。
【００２２】
請求項１１記載の半導体装置の製造方法は、請求項１，２，３，４，５，６，７，８，９または１０記載の半導体装置の製造方法において、前記ハードマスクの膜厚は、２００ｎｍ〜５００ｎｍである。
【発明の効果】
【００２３】
この発明の請求項１または２記載の半導体装置の製造方法によれば、トラップ膜上にトラップ膜表面近傍の組成と異なる組成を有するハードマスクを形成する工程を含むので、ハードマスク上のレジスト膜厚を薄くすることが可能となる。このため、レジスト解像度を飛躍的に向上させることが可能となり、第二導電型拡散層同士の間隔を小さくすることが出来、半導体装置の微細化が容易となる。また、エッチング工程およびイオン注入時にフォトレジストの収縮が発生するが、このときのイオン注入における注入突き抜けによるダメージはハードマスクに発生し、レジスト除去時の洗浄工程でトラップ膜が膜減りすることはない。また、ハードマスク除去時のウェットエッチング工程においても、トラップ膜にはダメージが発生していないために、電荷蓄積部分近傍が局所的に膜減りすることはない。更に、増速酸化前の薬液洗浄工程においても、ハードマスク除去時と同様にトラップ膜にはダメージが発生していないために、電荷蓄積部分近傍が局所的に膜減りすることはなく、従来に比べて高信頼性を得ることが可能となる。
【００２４】
請求項３では、トラップ膜は、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の積層構造からなるので、高信頼性のトラップ膜が形成できる。
【００２５】
請求項４では、トラップ膜の膜厚は、上層シリコン酸化膜の膜厚が８〜１７ｎｍ、シリコン窒化膜の膜厚が４〜１０ｎｍ、下層シリコン酸化膜の膜厚が３〜９ｎｍであるので、さらに高信頼性のトラップ膜が形成できる。
【００２６】
請求項５では、イオン注入は砒素を用い、ドーズ量が１．０Ｅ１５以上であるので、半導体基板にｎ型拡散層を形成することができる。
【００２７】
請求項６では、薬液を用いた洗浄では、少なくともアンモニアと過酸化水素の混合液を用いても、トラップ膜の膜減りを防止することができる。
【００２８】
請求項７では、ハードマスクは、多結晶シリコン、アモルファスシリコン、またはシリコン窒化膜のいずれかであるので、トラップ膜との選択比を高くすることが可能であり、ハードマスク材料を除去することが容易になる。
【００２９】
請求項８では、ハードマスクを形成する工程とハードマスクの少なくとも一部を除去する工程との間に、ハードマスク上に反射防止膜を形成する工程とを含み、ハードマスクの少なくとも一部を除去する工程では、除去するハードマスク上の反射防止膜も除去するので、反射防止膜を併用することができ、下地段差に依存しない安定した露光が可能となる。これにより、フォトレジストの露光、現像時にパターンを微細化することが可能となり、半導体装置の微細化につながる。
【００３０】
請求項９では、ハードマスクを用いてイオン注入法により、半導体基板中に半導体基板と同一導電型の拡散層を形成する工程をさらに含むので、ビットライン−ビットライン間のパンチスルー抑制につながる。
【００３１】
請求項１０では、半導体基板中に半導体基板と同一導電型の拡散層を形成する工程は、フォトレジストを除去する工程の後に行うので、イオン注入を用いる際、フォトレジストを除去した後に行うことにより、安定した領域にイオン注入を行うことが可能となる。
【００３２】
請求項１１では、ハードマスクの膜厚は、２００ｎｍ〜５００ｎｍであるので、半導体基板と同一導電型の拡散層を形成する工程において、チルト角を例えば２０〜３０°としたとき、レジストマスクを用いる場合に比べて、半導体装置の微細化が可能となる。
【発明を実施するための最良の形態】
【００３３】
この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１（ａ）〜図３（ｊ）は本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【００３４】
図１（ａ）〜図３（ｊ）に示すように、この不揮発性半導体記憶装置の製造方法は、半導体基板１０１上に電荷を蓄積することにより情報を記憶するトラップ膜１０２を形成する工程と、トラップ膜１０２上にトラップ膜表面近傍の組成と異なる組成を有するハードマスク１０３を形成する工程と、フォトレジスト１０４をマスクとして、選択的にハードマスク１０３の少なくとも一部を除去する工程と、フォトレジスト１０４を除去する工程と、ハードマスク１０３を用いてイオン注入法により、半導体基板１０１中に半導体基板と逆導電型の拡散層１０５を形成する工程と、ハードマスク１０３を除去する工程と、半導体基板表面を薬液を用いて洗浄した後、酸素を含む雰囲気中の熱処理により拡散層表面の少なくとも一部を酸化すると同時に拡散層１０５を活性化する工程とを含む。
【００３５】
この場合、図１（ａ）に示すように、ｐ型半導体基板１０１上に、例えばシリコン酸化膜７ｎｍ、シリコン窒化膜７ｎｍ、シリコン酸化膜１７ｎｍからなるＯＮＯ膜（トラップ膜）１０２を形成する。前記ＯＮＯ膜１０２表面近傍のシリコン酸化膜と異なる組成を有するハードマスク材料、例えば多結晶シリコン（ハードマスク）１０３を２００ｎｍの膜厚で形成する。尚、ハードマスク材料は多結晶シリコンの他に、例えば、アモルファスシリコン、シリコン窒化膜を用いる。
【００３６】
次に、図１（ｂ）に示すように、多結晶シリコン１０３上にビットラインを定義するフォトレジスト１０４を形成する。次に、図１（ｃ）に示すように、ドライエッチングにより多結晶シリコン１０３の少なくとも一部を除去する。次に、図２（ｄ）に示すように、ドライエッチングによりＯＮＯ膜１０２の少なくとも一部を除去する。尚、次工程のイオン注入時の保護膜として、ＯＮＯ膜１０２最下層のシリコン酸化膜を５ｎｍ程度残しても良い。
【００３７】
次に、図２（ｅ）に示すように、例えば砒素５０ｋｅＶ、３×１０15ｃｍ-2の条件でイオン注入を行い、ｎ型拡散層１０５を形成する。次に、図２（ｆ）に示すように、アッシング、および、アンモニアと過酸化水素の混合液を用いた洗浄によりフォトレジスト１０４を除去する。次に、図３（ｇ）に示すように、例えばホウ素３０ｋｅＶ、５×１０12ｃｍ-2、２５ｄｅｇの条件で注入を行い、ｐ型拡散層１０６を形成する。
【００３８】
次に、図３（ｈ）に示すように、例えばウェットエッチングにより多結晶シリコン１０３を除去する。次に、図３（ｉ）に示すように、ｎ型拡散層１０５上を増速酸化する。尚、酸化膜厚は例えば５０ｎｍとする。次に、図３（ｊ）に示すように、多結晶シリコンを用いて電極１０６を形成する。
【００３９】
本実施形態の製造方法によれば、従来の半導体装置に比べ、第二導電型拡散層１０５同士の間隔を狭くすることが可能となり、半導体装置の微細化が容易になる。また、エッチング工程およびイオン注入時にフォトレジスト１０４の収縮が発生するが、このときのイオン注入における注入突き抜けによるダメージはハードマスク１０３に発生し、レジスト除去時の洗浄工程でトラップ膜１０２が膜減りすることはない。また、ハードマスク除去時のウェットエッチング工程においても、トラップ膜１０２にはダメージが発生していないために、電荷蓄積部分近傍が局所的に膜減りすることはない。更に、増速酸化前の薬液洗浄工程においても、ハードマスク除去時と同様にトラップ膜１０２にはダメージが発生していないために、電荷蓄積部分近傍が局所的に膜減りすることはなく、図１１（ｂ）に示すような形状となり、従来の図１１（ａ）に比べて高信頼性を得ることが可能となる。
【００４０】
この発明の第２の実施の形態を図４〜図７に基づいて説明する。図４（ａ）〜図７（ｌ）は本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【００４１】
図４（ａ）〜図７（ｌ）に示すように、この不揮発性半導体記憶装置の製造方法は、第１の実施形態におけるハードマスク２０３を形成する工程とハードマスク２０３の少なくとも一部を除去する工程との間に、ハードマスク２０３上に反射防止膜２０４を形成する工程とを含み、ハードマスク２０３の少なくとも一部を除去する工程では、除去するハードマスク２０３上の反射防止膜２０４も除去する。
【００４２】
この場合、図４（ａ）に示すように、ｐ型半導体基板２０１上に、例えばシリコン酸化膜７ｎｍ、シリコン窒化膜７ｎｍ、シリコン酸化膜１７ｎｍからなるＯＮＯ膜（トラップ膜）２０２を形成し、前記ＯＮＯ膜２０２表面近傍のシリコン酸化膜と異なる組成を有するハードマスク材料、例えば多結晶シリコン（ハードマスク）２０３を２００ｎｍの膜厚で形成する。尚、ハードマスク材料は多結晶シリコンの他に、例えば、アモルファスシリコン、シリコン窒化膜を用いる。
【００４３】
次に、図４（ｂ）に示すように、多結晶シリコン２０３上に反射防止膜２０４を形成する。次に、図４（ｃ）反射防止膜上にビットラインを定義するフォトレジスト２０５を形成する。次に、図５（ｄ）に示すように、ドライエッチングにより反射防止膜２０４の少なくとも一部を除去する。
【００４４】
次に、図５（ｅ）に示すように、多結晶シリコン２０３の少なくとも一部を除去する。次に、図５（ｆ）に示すように、ドライエッチングによりＯＮＯ膜２０２の少なくとも一部を除去する。尚、次工程のイオン注入時の保護膜として、ＯＮＯ膜２０２最下層のシリコン酸化膜を５ｎｍ程度残しても良い。
【００４５】
次に、図６（ｇ）に示すように、例えば砒素５０ｋｅＶ、３×１０15ｃｍ-2の条件でイオン注入を行い、ｎ型拡散層２０６を形成する。次に、図６（ｈ）に示すように、アッシング、およびアンモニアと過酸化水素の混合液を用いた洗浄により、フォトレジスト２０５、および、反射防止膜２０４を除去する。次に、図６（ｉ）に示すように、例えばホウ素３０ｋｅＶ、５×１０12ｃｍ-2、２５ｄｅｇの条件で注入を行い、ｐ型拡散層２０７を形成する。
【００４６】
次に、図７（ｊ）に示すように、例えばウェットエッチングにより、多結晶シリコン２０３を除去する。次に、図７（ｋ）に示すように、ｐ型拡散層２０６上を増速酸化する。尚、酸化膜厚は例えば５０ｎｍとする。次に、図７（ｌ）に示すように、多結晶シリコンを用いて電極２０８を形成する。
【００４７】
本実施形態の製造方法によれば、第１の実施形態に対して更に微細化が可能となり、また、ハードマスク形状のばらつきに起因した特性ばらつきを抑制することが可能となる。
【００４８】
なお、各実施形態において、トラップ膜の膜厚は、上層シリコン酸化膜の膜厚が８〜１７ｎｍ、シリコン窒化膜の膜厚が４〜１０ｎｍ、下層シリコン酸化膜の膜厚が３〜９ｎｍであることが好ましい。また、砒素を用いたイオン注入は、ドーズ量が１．０Ｅ１５以上であることが好ましい。また、ハードマスクの膜厚は、２００ｎｍ〜５００ｎｍであることが好ましい。
【産業上の利用可能性】
【００４９】
本発明に係る半導体装置の製造方法は、従来技術に比べ、フォトレジスト膜厚を薄くすることが可能となり、レジスト解像度が上昇し、ビットライン-ビットライン間隔を小さくすることができるため、半導体装置の微細化が容易になる。更に、トラップ膜における電荷蓄積部近傍の膜減りを抑制することが可能となり、半導体装置の信頼性を高めることが可能となるものであり、ＭＯＮＯＳ型不揮発性半導体記憶装置のビットライン形成等に有用である。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施形態の半導体装置の製造方法を示す工程断面図である。
【図２】図１の次の工程断面図である。
【図３】図２の次の工程断面図である。
【図４】本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【図５】図４の次の工程断面図である。
【図６】図５の次の工程断面図である。
【図７】図６の次の工程断面図である。
【図８】従来例の工程断面図である。
【図９】図８の次の工程断面図である。
【図１０】従来例の問題点を示す断面図である。
【図１１】（ａ）は従来例の断面図、（ｂ）は本発明の実施形態の断面図である。
【符号の説明】
【００５１】
１０１  ｐ型半導体基板
１０２  ＯＮＯ膜
１０３  多結晶シリコン
１０４  フォトレジスト
１０５  ｎ型拡散層
１０６  ｐ型拡散層
１０７  電極
２０１  ｐ型半導体基板
２０２  ＯＮＯ膜
２０３  多結晶シリコン
２０４  防止膜
２０５  フォトレジスト
２０６  ｎ型拡散層
２０７  ｐ型拡散層
２０８  電極
３０１  第一導電型半導体基板
３０２  絶縁膜
３０３  フォトレジスト
３０４  第二導電型拡散層
３０５  電極
４０１  フォトレジスト
４０２  絶縁膜
４０３  第二導電型拡散層
４０４  ダメージ層
５０１  絶縁膜
５０２  熱酸化膜
５０３  第一導電型半導体基板
５０４  第二導電型拡散層
【図１】
2005158853.tif 000003
【図２】
2005158853.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005158853.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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