(57)【要約】【課題】  周辺回路やロジック回路の速度を低下させたり消費電力を増大させたりすることなく、ボディ領域と固定電位との容量を従来よりも増大させた半導体装置およびその製造方法を提供する。【解決手段】  半導体装置１００は、半導体基板１１０と、半導体基板上に形成された第１の絶縁層１２０と、絶縁層によって半導体基板から絶縁された半導体層１３０と、半導体層に形成されたソース領域１３２およびドレイン領域１３４と、半導体層のうちソース領域とドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができるボディ領域１３６と、ボディ領域上に形成された第２の絶縁層１４０と、第２の絶縁層上に形成され、該第２の絶縁層によってボディ領域から絶縁されるように設けられたワード線ＷＬと、ドレイン領域に接続されたビット線ＢＬとを備え、前記ボディ領域が前記第２の絶縁層と接する面積は、該ボディ領域が前記第１の絶縁層と接する面積よりも大きい。【選択図】  図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１の絶縁層と、
前記絶縁層によって前記半導体基板から絶縁された半導体層と、
前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、
前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、
前記ボディ領域上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成され、該第２の絶縁層によって前記ボディ領域から絶縁されたワード線と、
前記ドレイン領域に電気的に接続されたビット線とを備え、
前記ボディ領域が前記第２の絶縁層と接する面積は、該ボディ領域が前記第１の絶縁層と接する面積よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された第１の絶縁層と、
前記絶縁層によって前記半導体基板から絶縁された半導体層と、
前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、
前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、
前記ボディ領域上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成され、該第２の絶縁層によって前記ボディ領域から絶縁されたワード線と、
前記ドレイン領域に電気的に接続されたビット線とを備え、
前記第1の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚の５倍以下であることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された第１の絶縁層と、
前記絶縁層によって前記半導体基板から絶縁された半導体層と、
前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、
前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、
前記ボディ領域上に形成された第２の絶縁層と、
前記第２の絶縁層上に形成され、該第２の絶縁層によって前記ボディ領域から絶縁されたワード線と、
前記ドレイン領域に電気的に接続されたビット線とを備え、
前記ボディ領域の膜厚は、前記第1の絶縁膜の膜厚の３倍以下であることを特徴とする半導体装置。
【請求項４】
前記第1の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚の５倍以下であることを特徴とする請求項１または請求項３に記載の半導体装置。
【請求項５】
前記ボディ領域の膜厚は、前記第1の絶縁膜の膜厚の３倍以下であることを特徴とする請求項１、請求項２または請求項４のいずれかに記載の半導体装置。
【請求項６】
前記ボディ領域をメモリセルの一部として備えるＤＲＡＭと、
前記ＤＲＡＭの周辺に形成された周辺ロジック回路とをさらに備えたことを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【請求項７】
前記周辺ロジック回路に用いられるトランジスタは、
前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられた第２導電型のボディ領域と、
前記ボディ領域上に形成された第３の絶縁層と、
前記第３の絶縁層上に形成され、該第３の絶縁層によって前記ボディ領域から絶縁されたゲート電極とを備え、
前記ゲート電極に沿った断面において、前記ボディ領域が前記第１の絶縁層と接する面積は、該ボディ領域が前記第３の絶縁層と接する面積とほぼ等しいことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記ＤＲＡＭ領域における半導体基板と前記第１の絶縁層との界面での不純物濃度は、前記周辺ロジック回路領域における半導体基板と前記第１の絶縁層との界面での不純物濃度よりも大きいことを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記ワード線に沿った断面において、前記ボディ領域が前記第２の絶縁層と接する面積は、該ボディ領域が前記第１の絶縁層と接する面積よりも大きいことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記ワード線に沿った断面において、前記ボディ領域は側面に段差を有することを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の絶縁層によって支持基板から絶縁された半導体層を有するＳＯＩ基板を準備するステップと、
前記半導体層上にマスク材料を形成するステップと、
該マスク材料をパターニングするステップと、
前記マスク材料に従って前記半導体層をエッチングし、部分的に前記第１の絶縁層を露出させるステップと、
露出した前記第１の絶縁層を突き抜け、尚且つ、前記マスク材料を突き抜けない程度のエネルギーで不純物を前記支持基板へ注入するステップと、
隣り合う前記半導体層の間に第３の絶縁層を形成するステップと、
前記マスク材料を除去するステップと、
前記半導体層上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート電極の両側にある前記半導体層にソース領域およびドレイン領域を形成するステップとを具備する半導体装置の製造方法。
【請求項１２】
第１の絶縁層によって支持基板から絶縁された半導体層を有するＳＯＩ基板を準備するステップと、
前記半導体層上にマスク材料を形成するステップと、
該マスク材料をパターニングするステップと、
前記マスク材料に従って前記半導体層の下層部を残存させたまま該半導体層の上層部をエッチングする第１のエッチングステップと、
前記マスク材料および前記半導体層の上層部のそれぞれの側壁にスペーサを形成するステップと、
前記マスク材料および前記スペーサをマスクとして、前記半導体層をエッチングし、部分的に前記第１の絶縁層を露出させる第２のエッチングステップと、
隣り合う前記半導体層の間に第３の絶縁層を形成するステップと、
前記マスク材料を除去するステップと、
前記半導体層上にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上にゲート電極を形成するステップと、
前記ゲート電極の両側にある前記半導体層にソース領域およびドレイン領域を形成するステップとを具備する半導体装置の製造方法。
【請求項１３】
前記第２のエッチングステップの後、露出した前記第１の絶縁層を突き抜け、尚且つ、前記マスク材料を突き抜けない程度のエネルギーで不純物を前記支持基板へ注入するステップをさらに具備することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１のエッチングステップの後、前記ドレイン領域に隣接する前記半導体層を前記マスク材料に従ってエッチングする第３のエッチングステップをさらに具備することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１５】
前記ボディ領域はメモリセルの一部としてＤＲＡＭに用いられ、
前記ＤＲＡＭの周辺に設けられる周辺ロジック回路の領域においては、前記スペーサを形成することなく前記マスク材料に従って前記半導体層をエッチングすることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ等の半導体記憶装置は、近年、益々微細化されている。しかし、１Ｔ−１Ｃ（1 Transistor-1 Capacitor）型のＤＲＡＭでは、キャパシタの蓄積容量(Storage Capacitance)を確保するために、キャパシタの占有面積をある程度大きくしなければならない。よって、１Ｔ−１Ｃ型のＤＲＡＭは、微細化に限度がある。また、１Ｔ−１Ｃ型のＤＲＡＭでは、キャパシタを形成する必要があるので、製造プロセスが複雑になり、コスト高になる。
【０００３】
これに対処するために、ＳＯＩ(Silicon On Insulator)基板にＤＲＡＭを形成する技術が開発されている。例えば、特許文献１には、ＦＢＣ（Floating Body Cell）から構成されたＤＲＡＭが開示されている。ＦＢＣは、ＳＯＩ基板を用いて１つのトランジスタによって構成されたメモリセルである。
【０００４】
ＦＢＣは、ＳＯＩ基板上にＭＯＳトランジスタとして形成されている。ＳＯＩ層には、ソース領域、ドレイン領域およびボディ領域が形成されている。ソース領域とドレイン領域との間に挟まれたボディ領域は浮遊状態にある。
【０００５】
ボディ領域内のホール数によってドレイン電流が変化する。このドレイン電流の変化量によってデータ“１”と データ“０”とを識別することができる。即ち、ボディ領域に蓄積するホール数を制御することによって、ＦＢＣはデータを記憶することができる。例えば、ボディ領域内のホールが多いときにデータ“１”と識別し、一方、ボディ領域にホールが少ないときにはデータ“０” と識別する。このようなＦＢＣにおいては、一般に、ボディ領域と支持基板のような固定電位体との容量が大きいほど、データ保持時間が長く、歩留まりが良い。
【０００６】
特許文献１に記載されたＦＢＣは、薄い埋め込み酸化膜（以下、ＢＯＸ層という）を備えたＳＯＩ基板を用いることによって、ボディ領域と支持基板との容量を増大させている。
【特許文献１】特願２００１−３９１２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、単にＢＯＸ層の膜厚を薄くすると、周辺回路やロジック回路において、ＳＯＩ層領域と支持基板との間の寄生容量が増大する。この寄生容量が増大すると、周辺回路やロジック回路の速度が低下し、それらの消費電力が増大するという問題が生じる。
【０００８】
よって、ＦＢＣの形成領域では、ボディ領域と支持基板との容量は大きいほど好ましいが、一方、周辺回路やロジック回路の形成領域では、ＳＯＩ層領域と支持基板との間の寄生容量は小さい方が好ましい。
【０００９】
そこで、本発明の目的は、周辺回路やロジック回路の速度を低下させたり消費電力を増大させたりすることなく、ボディ領域と固定電位との容量を従来よりも増大させた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
本発明に係る実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁層と、前記絶縁層によって前記半導体基板から絶縁された半導体層と、前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、前記ボディ領域上に形成された第２の絶縁層と、前記第２の絶縁層上に形成され、該第２の絶縁層によって前記ボディ領域から絶縁されたワード線と、前記ドレイン領域に電気的に接続されたビット線とを備え、前記ボディ領域が前記第２の絶縁層と接する面積は、該ボディ領域が前記第１の絶縁層と接する面積よりも大きい。
【００１１】
本発明に係る他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁層と、前記絶縁層によって前記半導体基板から絶縁された半導体層と、前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、前記ボディ領域上に形成された第２の絶縁層と、前記第２の絶縁層上に形成され、該第２の絶縁層によって前記ボディ領域から絶縁されたワード線と、前記ドレイン領域に電気的に接続されたビット線とを備え、前記第1の絶縁膜の膜厚は、前記第２の絶縁膜の膜厚の５倍以下である。
【００１２】
本発明に係るさらに他の実施形態に従った半導体装置は、半導体基板と、前記半導体基板上に形成された第１の絶縁層と、前記絶縁層によって前記半導体基板から絶縁された半導体層と、前記半導体層に形成された第１導電型のソース領域および第１導電型のドレイン領域と、前記半導体層のうち前記ソース領域と前記ドレイン領域との間に設けられ、電荷を蓄積または放出することによってデータを記憶することができる第２導電型のボディ領域と、前記ボディ領域上に形成された第２の絶縁層と、前記第２の絶縁層上に形成され、該第２の絶縁層によって前記ボディ領域から絶縁されたワード線と、前記ドレイン領域に電気的に接続されたビット線とを備え、前記ボディ領域の膜厚は、前記第1の絶縁膜の膜厚の３倍以下である。
【００１３】
本発明に係る実施形態に従った半導体装置の製造方法は、第１の絶縁層によって支持基板から絶縁された半導体層を有するＳＯＩ基板を準備するステップと、前記半導体層上にマスク材料を形成するステップと、該マスク材料をパターニングするステップと、前記マスク材料に従って前記半導体層をエッチングし、部分的に前記第１の絶縁層を露出させるステップと、露出した前記第１の絶縁層を突き抜け、尚且つ、前記マスク材料を突き抜けない程度のエネルギーで不純物を前記支持基板へ注入するステップと、隣り合う前記半導体層の間に第３の絶縁層を形成するステップと、前記マスク材料を除去するステップと、前記半導体層上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、前記ゲート電極の両側にある前記半導体層にソース領域およびドレイン領域を形成するステップとを具備する。
【００１４】
本発明に係る他の実施形態に従った半導体装置の製造方法は、第１の絶縁層によって支持基板から絶縁された半導体層を有するＳＯＩ基板を準備するステップと、前記半導体層上にマスク材料を形成するステップと、該マスク材料をパターニングするステップと、前記マスク材料に従って前記半導体層の下層部を残存させたまま該半導体層の上層部をエッチングする第１のエッチングステップと、前記マスク材料および前記半導体層の上層部のそれぞれの側壁にスペーサを形成するステップと、前記マスク材料および前記スペーサをマスクとして、前記半導体層をエッチングし、部分的に前記第１の絶縁層を露出させる第２のエッチングステップと、隣り合う前記半導体層の間に第３の絶縁層を形成するステップと、前記マスク材料を除去するステップと、前記半導体層上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、前記ゲート電極の両側にある前記半導体層にソース領域およびドレイン領域を形成するステップとを具備する。
【発明の効果】
【００１５】
本発明に従った半導体装置およびその製造方法によれば、周辺回路やロジック回路の速度を低下させたり消費電力を増大させたりすることなく、ボディ領域と固定電位との容量を従来よりも増大させことができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明に係る実施形態を説明する。これらの実施形態は、本発明を限定するものではない。
【００１７】
これらの実施形態に係るＤＲＡＭにおけるＦＢＣのボディ領域は、ゲート絶縁膜と接触する面積よりも、ＢＯＸ層と接触する面積の方が広い。これにより、ボディ領域と固定電位との容量が従来技術に比べて大きくなる。さらに好ましくは、支持基板とボディ領域との間のＢＯＸ層の膜厚がゲート絶縁膜の５倍以下である。これにより、ボディ領域と固定電位との容量がさらに大きくなる。
【００１８】
（第１の実施形態）
図１は、本発明に係る第１の実施形態に従ったＤＲＡＭ１００の平面図である。本実施形態において、ＤＲＡＭ１００の周辺部には、ＤＲＡＭ１００を制御するための周辺回路が設けられていてよい。ＤＲＡＭ１００は、ワード線ＷＬ、ビット線ＢＬおよびソース線ＳＬを備えている。ワード線ＷＬおよびソース線ＳＬはほぼ平行に延びており、ビット線ＢＬはワード線ＷＬおよびソース線ＳＬに対してほぼ垂直方向へ延びている。ビット線コンタクトＢＣは、ビット線ＢＬとビット線ＢＬの下に設けられたドレイン領域（図２参照）とを電気的に接続している。
【００１９】
図２は、図１に示す単位セルＵをビット線ＢＬ（Ａ−Ａ線）に沿って切断したときの断面図である。図３（Ａ）は、図１に示す単位セルＵをワード線ＷＬ（Ｂ−Ｂ線）に沿って切断したときの断面図である。まず、図２を参照して、ＤＲＡＭ１００は、１０１９ｃｍ−３以上の濃度を有するｐ＋型の半導体基板１１０、ＢＯＸ層１２０およびＳＯＩ層１３０をさらに備えている。ＢＯＸ層１２０は、半導体基板１１０上に設けられており、半導体基板１１０からＳＯＩ層１３０を電気的に絶縁している。半導体基板１１０およびＳＯＩ層１３０は、例えば、シリコン単結晶から成り、ＢＯＸ層１２０は、例えば、ＳｉＯ２から成る。
【００２０】
ＳＯＩ層１３０には、ｎ型のソース領域１３２およびｎ型のドレイン領域１３４が設けられており、ソース領域１３２とドレイン領域１３４との間にｐ型のボディ領域１３６が設けられている。ボディ領域１３６上には、ゲート絶縁膜１４０が設けられ、さらに、ゲート絶縁膜１４０の上にワード線ＷＬが形成されている。ゲート絶縁膜１４０は、例えば、ＳｉＯ２から成る。ワード線ＷＬは、ゲート絶縁膜１４０によってボディ領域１３６から絶縁されている。さらに、図３（Ａ）を参照して、ボディ領域１３６の前後にはＳＴＩ（Shallow Trench Isolation）１７０が設けられている。ＳＴＩ１７０は、例えば、ＳｉＯ２から成る。これにより、ボディ領域１３６は、絶縁材料および導電型の異なる半導体材料によってその周囲を囲まれているので、電気的に浮遊状態となる。従って、ボディ領域１３６の電位は、半導体基板１１０、ワード線ＷＬ、ソース領域１３２およびドレイン領域１３４のそれぞれの電位に依存して変化し得る。
【００２１】
ＢＯＸ層１２０の膜厚は、ゲート絶縁膜１４０の膜厚の１倍〜５倍である。例えば、ゲート絶縁膜１４０の膜厚が５ｎｍとすると、ＢＯＸ層１２０の膜厚は、５ｎｍ〜２５ｎｍである。
【００２２】
ボディ領域１３６の膜厚は、ＢＯＸ層の３倍以下である。例えば、ＢＯＸ層の膜厚を２５ｎｍとすると、ボディ領域の膜厚は７５ｎｍ以下である。
【００２３】
ＤＲＡＭ１００は、ポリシリコンプラグ１５０、１５２と、シリサイド１６０、１６２、１６４とをさらに備えている。ポリシリコンプラグ１５０およびシリサイド１６０は、ソース領域１３２に電気的に接続されており、図１に示すソース線ＳＬを成す。シリサイド１６２は、ワード線ＷＬ上面を被覆し、それによってワード線ＷＬの抵抗を低下させている。ポリシリコンプラグ１５２およびシリサイド１６４は、ドレイン領域１３４とビット線ＢＬとの間を電気的に接続している。ワード線ＷＬとビット線ＢＬとの間の間隙、ワード線ＷＬとポリシリコンプラグ１５０、１５２との間の間隙は絶縁体、例えば、ＳｉＯ２で充填されている。
【００２４】
図３（Ａ）を参照して、ボディ領域１３６は、ゲート絶縁膜１４０と接触する面（以下、上面という）よりも、ＢＯＸ層１２０と接触する面（以下、底面という）の方が面積において広い。これは、ボディ領域１３６は、ワード線ＷＬに沿った断面において、その側壁に段差部ＳＴを有するからである。
【００２５】
これにより、ボディ領域１３６と半導体基板１１０との間の容量値（以下、Ｃsubという）が、従来技術のそれよりも大きくなる。
【００２６】
本実施形態は、ＢＯＸ層１２０の膜厚がゲート絶縁膜１４０の膜厚の１倍〜５倍であり、尚且つ、ボディ領域１３６の底面の面積がボディ領域１３６の上面の面積よりも大きい。これにより、本実施形態は、容量値Ｃsubを従来よりもさらに大きくすることができる。
【００２７】
また、本実施形態は、ＤＲＡＭ領域の半導体基板１１０とＢＯＸ層１２０との界面おける不純物濃度が１０１９ｃｍ−３以上の高濃度であるため、半導体基板１１０に空乏層を形成しない、あるいは空乏層厚を小さくすることができる。よって、容量値Ｃsubを従来よりも大きくすることができる。
【００２８】
図３（Ｂ）には、周辺回路あるいはロジック回路（以下、周辺ロジック回路と呼ぶ）の領域におけるＮチャネルＭＯＳトランジスタの断面図を示した。しかし、周辺ロジック回路におけるボディ領域１３７は、ゲート電極に沿った断面においてステップＳＴを有しない。即ち、ゲート電極に沿った断面において、周辺ロジック回路のボディ領域がＢＯＸ層１２０と接する面積は、ゲート絶縁膜１４０と接する面積にほぼ等しくなる。これにより、周辺ロジック回路の領域において、ＳＯＩ層と半導体基板１１０との容量が小さくなるので、周辺ロジック回路が高速化され、消費電力が低減される。また周辺ロジック回路の領域の半導体基板１１０はＰ型であり、ＢＯＸ層との界面における不純物濃度は１０１８ｃｍ−３台以下の濃度である。従ってドレイン領域の電位が高速に変化する場合には、空乏層厚が大きくなるので、寄生容量は小さい。なおＰチャネルＭＯＳトランジスタの場合は半導体基板１１０を逆の導電型にすればよい。
【００２９】
ボディ領域１３６は、電荷を蓄積または放出することによってデータを記憶することができる。例えば、ワード線ＷＬおよびビット線ＢＬを比較的高電位にして、このＦＢＣを飽和状態にバイアスする。これによって、ボディ領域１３６内でインパクトイオン化を引き起こし、正孔をボディ領域１３６に蓄積する。これにより、ＦＢＣにデータ“１”が書き込まれる。ボディ領域１３６内に多くの正孔数が蓄積されたときにデータ“１”が記憶されたものとする。
【００３０】
一方、ビット線ＢＬを比較的低電位にし、ワード線ＷＬを比較的高電位にして、p型のボディ領域１３６とn型のドレイン領域１３４との間のｐｎ接合を順方向にバイアスする。これにより、ボディ領域１３６内に蓄積されていた正孔は、ドレイン領域１３４を通してビット線ＢＬへ放出される。その結果、ＦＢＣにデータ“０” が書き込まれる。
【００３１】
図４は、データ“１”およびデータ“０”のときのボディ領域の電位（以下、ボディ電位という）を示すグラフである。データ“１”のときのボディ電位をＶ１と表し、データ“０”のときのボディ電位をＶ０と表している。
【００３２】
横軸は時間を示している。時間０〜ｔ１において、ワード線ＷＬおよびビット線ＢＬの電位を例えば１．５ボルトとしてデータ“１”を ボディ領域１３６へ書き込み、ワード線ＷＬの電位を例えば１．５ボルト、ビット線ＢＬの電位を例えば−１．５ボルトとして、データ“０”をボディ領域１３６へ書き込む。時点ｔ１において、ビット線ＢＬを保持状態、（例えば、０ボルト）に戻す。さらに、時点ｔ２において、ワード線ＷＬを保持状態、（例えば、−１．５ボルト）に戻す。Ｖ１およびＶ０が示すグラフのうち、破線で示すグラフは、従来のＤＲＡＭ（便宜的に、ＤＲＡＭ１０とする）のボディ電位を示し、実線で示すグラフは、本実施形態によるＤＲＡＭ１００のボディ電位を示している。
【００３３】
書込み時（０〜ｔ１）において、ＤＲＡＭ１０およびＤＲＡＭ１００のそれぞれのボディ電位は、ほぼ等しい。このとき、データ“１”とデータ“０”とのボディ電位差は大きく、それらの識別は容易である。
【００３４】
次に、ビット線ＢＬを保持状態に戻すと（ｔ１〜ｔ２）、Ｖ１が低下し、Ｖ０が上昇する。よって、データ“１”とデータ“０”とのボディ電位差が小さくなる。
【００３５】
次に、ワード線ＷＬを保持状態に戻すと（ｔ２〜ｔ３）、Ｖ０は低下するが、Ｖ１がＶ０の低下の度合よりも大きく低下する。よって、データ“１”とデータ“０”とのボディ電位差がさらに小さくなる。
【００３６】
図４に示すように従来のＤＲＡＭ１０では、時点ｔ１におけるデータ“１”とデータ“０”とのボディ電位差ｄ０が電位差ｄ１０へ低下し、本実施形態によるＤＲＡＭ１００では、ボディ電位差ｄ０が電位差ｄ１００へ低下する。本実施形態のＤＲＡＭ１００の電位差ｄ１００は、従来のＤＲＡＭ１０における電位差ｄ１０に比較して大きい。一般に、Ｖ１とＶ０との差が大きいと、データ“１”とデータ“０”との識別が容易になり、歩留まりが向上する。よって、ＤＲＡＭ１００は、従来のＤＲＡＭ１０に比べデータ“１”とデータ“０”との識別が容易であり、歩留まりが良い。
【００３７】
これは、ＤＲＡＭ１００において、ボディ領域１３６の底面の面積がボディ領域１３６の上面の面積よりも大きいため、半導体基板１１０とボディ領域１３６との間の容量値ＣsubがＤＲＡＭ１０の容量値Ｃsubよりも大きくなるからである。この理由をより詳細に説明する。半導体基板１１０とボディ領域１３６との間の容量値をＣsub、ドレイン領域１３４とボディ領域１３６との間の容量値をＣｄ、ソース領域１３２とボディ領域１３６との間の容量値をＣｓ、ワード線ＷＬとボディ領域１３６との間の容量値をＣｇとすると、Ｃsubがボディ領域へ寄与する比率Ｒは、Ｃsub／（Ｃsub＋Ｃｄ＋Ｃｓ＋Ｃｇ）と表される。半導体基板１１０には、負の固定電位が与えられているので、Ｃsubがボディ領域へ大きく寄与すると、Ｖ１およびＶ０がより安定する。従って、比率Ｒが大きいほうが、即ち、Ｃsubが大きいほうが、Ｖ１およびＶ０が安定する。その結果、ビット線ＢＬおよびワード線ＷＬを保持状態に戻した後（ｔ１以降）であっても、ＤＲＡＭ１００における電位差ｄ１００は、電位差ｄ０により近い状態で維持され得る。例えば、書込み時（０〜ｔ１）においては、Ｖ１とＶ０との電位差は約１．５ボルトである。しかし、ワード線ＷＬを保持状態に戻した後（ｔ１以降）においては、ボディ電位の差（Ｖ１−Ｖ０）は、約１．５ボルト＊（Ｃsub／（Ｃsub＋Ｃｄ＋Ｃｓ＋Ｃｇ））となる。
【００３８】
一方で、Ｃｄがボディ領域へ寄与する比率が大きいと、ビット線ＢＬを保持状態に戻したとき（ｔ１〜ｔ２）に、データ“１”とデータ“０”とのボディ電位差（Ｖ１−Ｖ０）が大きく低下する。例えば、ビット線ＢＬが１．５ボルトから０ボルトへ低下するときに、Ｖ１は、１．５ボルト＊（Ｃｄ／（Ｃsub＋Ｃｄ＋Ｃｓ＋Ｃｇ））だけ低下する。Ｖ０は、１．５ボルト＊（Ｃｄ／（Ｃsub＋Ｃｄ＋Ｃｓ＋Ｃｇ））だけ上昇する。これらの式からＳＯＩの膜厚を薄くしてＣｄを低減させることによりボディ電位差（Ｖ１−Ｖ０）が大きくなることがわかる。
【００３９】
Ｃｇがボディ領域へ寄与する比率が大きいと、ワード線ＷＬを保持状態に戻したとき（ｔ２〜ｔ３）に、データ“１”とデータ“０”との電位差が大きく低下する。例えば、Ｖ１がＶ０よりも１．５ボルト×（Ｃｇ／（Ｃsub＋Ｃｄ＋Ｃｓ＋Ｃｇ））だけ大きく低下する。これは、データ“１”とデータ“０”では１．５ボルト分だけトランジスタのしきい値が異なるため、ワード線ＷＬとボディ領域１３６との容量結合の度合いが１．５ボルト分だけ異なるからである。また、この式からワード線ＷＬとボディ領域の容量を小さくすることによりボディ電位差（Ｖ１−Ｖ０）が大きくなることがわかる。
【００４０】
ＤＲＡＭ１０およびＤＲＡＭ１００の両者は、約２５ｎｍのＢＯＸ層を有しているが、段差部ＳＴによる接触面積の増大によってＤＲＡＭ１００のＣsubは、ＤＲＡＭ１０のＣsubに対して（例えば、２倍に）増大する。これに伴い、電位差ｄ１００は、電位差ｄ１０よりも大きくなる。
【００４１】
ここで上述の容量値を具体的に見積もる。図１における素子領域の幅は１００ｎｍ、ＳＴＩの幅は１００ｎｍ、ワード線ＷＬの幅は１００ｎｍとする。ボディ領域１３６の不純物濃度を１０１８ｃｍ−３とする。ボディ領域の膜厚が７５ｎｍの場合は、ＣｄおよびＣｓは０．０２１ｆＦである。ＢＯＸ層の膜厚が２５ｎｍで、段差部ＳＴを有さない従来のＤＲＡＭ１０におけるＣsubは０．０１４ｆＦである。またチャネル下の空乏層容量は０．０３ｆＦであり、ゲート絶縁膜の容量は０．０６９ｆFであり、両者を直列に接続したCｇは０．０２１ｆFである。ここで幅２５ｎｍのスペーサによって段差部ＳＴを形成すれば、ボディ領域のＢＯＸ界面における幅は１５０ｎｍになるので、Ｃsubを１．５倍に、すなわち０．０２１ｆＦとすることができる。以上の結果からわかるように、ボディ領域の厚さをＢＯＸ層の厚さの３倍以下とし、ＢＯＸ層の厚さをゲート絶縁膜の５倍以下とすることにより、Ｃsubの寄与が支配的となり、データ“１”とデータ“０”との識別が容易であり、歩留まりが良く、データ保持時間の長いＤＲＡＭを実現することができる。
【００４２】
次に、ＤＲＡＭ１００の製造方法を説明する。図５から図１２は、ＤＲＡＭ１００の製造方法を工程順に断面で示したフロー図である。尚、図５から図９は、ワード線ＷＬに沿った断面で示したフロー図である。図１０から図１２は、ビット線ＢＬに沿った断面で示したフロー図である。
【００４３】
図５を参照して、まず、半導体基板１１０、ＢＯＸ層１２０およびＳＯＩ層１３０を備えたＳＯＩ基板を準備する。ＳＯＩ層１３０の上面を酸化して、シリコン酸化膜２０１を形成する。ＢＯＸ層１２０の膜厚は、約２５ｎｍである。次に、ＣＶＤ法等を用いて、シリコン窒化膜２０３をシリコン酸化膜２０１上に堆積し、さらに、シリコン酸化膜２０５をシリコン窒化膜２０３上に堆積する。次に、シリコン酸化膜２０５上にレジスト２０７を塗布し、フォトリソグラフィ技術によって、レジスト２０７をパターニングする。
【００４４】
図６を参照して、レジスト２０７をマスクとして用いて、ＲＩＥ法等により、シリコン酸化膜２０５をエッチングする。次に、パターニングされたシリコン酸化膜２０５をマスクとして用いて、ＲＩＥ法等により、シリコン窒化膜２０３をエッチングし、さらに、シリコン窒化膜２０３をマスクとして用いて、シリコン酸化膜２０１およびＳＯＩ層１３０を順次エッチングする。ここで、ＳＯＩ層１３０の厚みの途中まで異方的にエッチングを行なう。これにより、ＳＯＩ層１３０の下層部を残存させたまま、ＳＯＩ層１３０の上層部を異方的にエッチングする。
【００４５】
図７（Ａ）を参照して、次に、シリコン窒化膜２０３、シリコン酸化膜２０１およびＳＯＩ層１３０の上層部のそれぞれの側壁を被覆するようにスペーサ２５０を形成する。スペーサ２５０は、例えば、シリコン酸化膜またはシリコン窒化膜でよい。その後、ＲＩＥ法等により、シリコン窒化膜２０３およびスペーサ２５０をマスクとして、ＳＯＩ層１３０をエッチングする。これにより、隣り合うＳＯＩ層１３０の下層部の間において、ＢＯＸ層１２０が露出する。その後、露出したＢＯＸ層１２０を突き抜け、尚且つ、シリコン窒化膜２０３を突き抜けない程度のエネルギーで不純物をイオン注入する。これにより、不純物が半導体基板１１０へ注入され、半導体基板１１０の導電型が決定される。本実施形態では、不純物としてボロンまたはインジウム等がイオン注入され、半導体基板１１０はｐ型の半導体となる。このｐ型拡散層はメモリセルアレイの外側にまで延びるように形成され、このｐ型拡散層に接続するコンタクトによって半導体基板１１０に電位が与えられる。
【００４６】
図７（Ｂ）は、この工程における周辺ロジック回路の断面を示す。周辺ロジック回路の領域においては、スペーサを設けないことが好ましい。それには例えばＤＲＡＭ領域と周辺ロジック回路領域の両者にスペーサを形成した後、フォトリソグラフィ工程およびエッチング工程を追加する。すなわち、ＤＲＡＭ領域を被覆するフォトレジストを形成し、スペーサをエッチングにより除去する。これにより、周辺ロジック回路の領域における素子領域は、図７（Ｂ）に示すようにシリコン窒化膜２０３をマスクとしてエッチングされ、ステップＳＴが形成されない。また周辺ロジック回路の領域の半導体基板１１０には、高濃度の不純物のイオン注入を行わず寄生容量を増大させないようにする。
【００４７】
図８を参照して、次に、スペーサ２５０が除去され、ＣＶＤ法等を用いて、隣り合うＳＯＩ層１３０の間にシリコン酸化膜２１１を堆積する。次に、ＣＭＰ等を用いて、シリコン酸化膜２１１およびシリコン窒化膜２０３を除去し、上面を平坦化する。閾値を決定するためにＳＯＩ層１３０にｐ型の不純物を注入する。
【００４８】
図９を参照して、シリコン酸化膜２０１を除去し、ＳＯＩ層１３０上にゲート絶縁膜１４０を形成する。ゲート絶縁膜１４０の膜厚は、約５ｎｍである。よって、ＢＯＸ層１２０の膜厚は、ゲート絶縁膜１４０の膜厚の約５倍である。さらに、フォトリソグラフィ技術およびＲＩＥ等のエッチング技術を用いて、ゲート絶縁膜１４０上にワード線ＷＬを形成する。このワード線ＷＬは、半導体基板１１０の表面上方から見たときにＳＯＩ層１３０と交差するように設けられる。ワード線ＷＬは、例えば、ポリシリコンから成る。
【００４９】
図１０を参照して、次に、ワード線ＷＬをマスクとして、ＳＯＩ層１３０へ不純物が自己整合的にイオン注入される。これにより、１０１８ｃｍ−３程度の低濃度ドレイン（Lightly Doped Drain）を形成する。次に、ワード線ＷＬの側面をスペーサ２１３で被覆する。スペーサ２１３は、例えば、シリコン酸化膜またはシリコン窒化膜でよい。さらに、ワード線ＷＬおよびスペーサ２１３をマスクとして、ＳＯＩ層１３０へ不純物が自己整合的にイオン注入される。本実施形態では、リンまたはヒ素がＳＯＩ層１３０へイオン注入される。
【００５０】
これにより、図１１に示すように、ソース領域１３２およびドレイン領域１３４が形成される。ソース領域１３２とドレイン領域１３４との間にはボディ領域１３６が形成される。
【００５１】
図１２を参照して、次に、ポリシリコンプラグ１５０および１５２をそれぞれソース領域１３２およびドレイン領域１３４上に形成する。尚、周辺回路の領域にはポリシリコンプラグを形成しない。次に、ポリシリコンプラグ１５０、１５２およびワード線ＷＬのそれぞれの上面に金属を堆積し、シリサイド層１６０、１６２および１６４を形成する。シリサイド層１６０、１６２および１６４は、例えば、コバルトシリサイドである。
【００５２】
次に、層間絶縁膜をシリサイド層１６０、１６２および１６４の上に堆積し、シリサイド層１６４およびポリシリコンプラグ１５２に電気的に接続されたプラグを層間絶縁膜に形成する。さらに、ワード線ＷＬに対してほぼ直交するようにプラグ上にビット線ＢＬを形成する。ビット線ＢＬは、例えば、銅やアルミニウムやタングステンなどの金属である。このようにして、図１から図３（Ｂ）に示すＤＲＡＭ１００が完成する。
【００５３】
ＤＲＡＭ１００の周囲に周辺回路が設けられている場合には、周辺回路を構成するトランジスタは、図１３に示すような断面を有する。尚、周辺回路部のトランジスタにおける、ボディ領域１３６は、電気的に浮遊状態である必要はない。
【００５４】
従来の製造方法では、半導体基板１１０へのイオン注入は、図１４に示すように、図８と同じ製造段階で実行されていた。しかしながら、この従来の製造方法では、ＢＯＸ層１２が薄い場合に、半導体基板１１へ注入されるはずの不純物が、ＳＯＩ層１３にも注入されてしまう。つまり、半導体基板１１の表面濃度をＳＯＩ層１３の濃度に対して独立に設定することができなかった。ＳＯＩ層１３のボディ領域の濃度は、接合リーク電流を抑制するためには１０１８ｃｍ−３程度以下にする必要がある。このため、半導体基板１１の表面濃度も１０１８ｃｍ−３程度にせざるを得ず、半導体基板１１に空乏層が形成されてしまい、その結果、容量値Ｃsubを大きくすることができなかった。
【００５５】
これに対し、本実施形態では、半導体基板１１０へのイオン注入は、図７（Ａ）に示すように、ＳＯＩ層１３０のエッチング後に実行する。ＳＯＩ層１３０には不純物が注入されることがないので、半導体基板１１０の表面を充分高濃度にすることができる。これにより容量値Ｃsubを増大させることができる。本実施形態によれば、ＳＯＩ層１３０への不純物注入は従来どおり行うことができる。従って、半導体基板１１０の不純物濃度とＳＯＩ層１３０の不純物濃度とは、互いに独立して設定することができる。これにより、ボディ電位差（Ｖ１−Ｖ０）を増大させ、データ保持時間の長いメモリセルを設計することが可能になる。
【００５６】
（第２の実施形態）
図１５は、本発明に係る第３の実施形態に従ったＤＲＡＭ３００の平面図である。第３の実施形態は、ボディ領域３３６の形状が第２の実施形態のボディ領域２３６と異なる。ボディ領域３３６は、ビット線コンタクトＢＣに該当する領域において、側面に段差ＳＴ（図３（Ａ）参照）を有しない。ボディ領域３３６は、ビット線コンタクトＢＣに該当する領域以外では、側面に段差ＳＴを有する。第２の実施形態の他の構成要素は、第１の実施形態の構成要素と同じでよい。
【００５７】
図１５に示す単位セルＵをビット線ＢＬ（Ａ−Ａ線）に沿って切断したときの断面図は、図２と同様であり、単位セルＵをワード線ＷＬ（Ｂ−Ｂ線）に沿って切断したときの断面図は、図３（Ａ）と同様である。しかし、ビット線コンタクトＢＣ部分（Ｃ−Ｃ線）における断面図は、第１の実施形態と異なる。
【００５８】
図１６は、ビット線コンタクトＢＣ部分におけるＣ−Ｃ線に沿って切断したときの断面図である。ＳＯＩ層１３０の側壁に段差は無い。尚、この断面において、ＳＯＩ層１３０は、ドレイン領域１３４に該当する。
【００５９】
本実施形態によれば、ビット線ＢＬと半導体基板１１０との間の容量値が低減する。これにより、ＤＲＡＭ３００は、ＤＲＡＭ１００よりも高速に動作することができる。
【００６０】
次に、ＤＲＡＭ３００の製造方法を説明する。図８において、スペーサ２５０を除去するまでは、ＤＲＡＭ１００の製造方法と同様である。その次に、フォトリソグラフィ工程およびエッチング工程を追加する。このフォトリソグラフィ工程において、フォトレジストは図１７に示す領域ＰＲに形成される。即ち、このフォトリソグラフィ工程において、フォトレジストは、ワード線ＷＬに沿って、隣り合うビット線コンタクトＢＣ部分の間を被覆するようにパターニングされる。続いて、フォトレジスト（領域ＰＲ）に被覆されていない領域における段差部ＳＴをエッチングする。その後、第１の実施形態と同様の工程を経ることによってＤＲＡＭ３００が完成する。ＤＲＡＭ３００の製造方法は、ＤＲＡＭ１００の製造方法と同様の効果をも有する。
【００６１】
さらにＤＲＡＭ３００の他の製造方法を説明する。図６において、ＳＯＩ層の下層部を残存させたままＳＯＩ層１３０の上層部を異方的にエッチングする工程までは、ＤＲＡＭ１００の製造方法と同様である。次にＤＲＡＭ領域ではパターンＰＲ（図１７参照）を有し、周辺ロジック回路の領域全体を開口したフォトレジストを形成する。次に、フォトレジストおよびシリコン窒化膜２０３をマスクとしてＳＯＩ層１３０をエッチングする。これによりＤＲＡＭ３００のドレイン領域付近のＳＴＩ領域のＢＯＸ層１２０と周辺ロジック回路領域のＳＴＩ領域のＢＯＸ層１２０が露出する。次にスペーサ材を基板に堆積する。そしてＤＲＡＭ領域全体を開口したフォトレジストを形成して、ＲＩＥ法を用いて、スペーサ材を異方性エッチングし、スペーサ２５０（図７参照）を形成する。そしてシリコン窒化膜２０３とスペーサ２５０をマスクとしてＳＯＩ層１３０をＲＩＥすることにより、ＤＲＡＭ領域のＳＴＩ領域のＢＯＸ層１２０が露出する。ＤＲＡＭ領域のボディ領域１３６およびソース領域１３２（図１参照）にのみスペーサ２５０の膜厚に応じた段差部ＳＴが形成される。スペーサ２５０を除去した後は、第１の実施形態と同様の工程（図８から図１２参照）を行えばよい。このような製造方法によってもＤＲＡＭ３００が製造され得る。
【００６２】
なお、図１７を参照して、ＤＲＡＭ３００のワード線ＷＬのエッジとパターンＰＲのエッジとの距離Ｄを適宜調整可能にしてもよい。例えば、距離Ｄをゼロにすることによって、ｎ型のドレイン領域近傍における段差部ＳＴを完全に除去する。これにより、ｎ型のドレイン領域とｐ型のボディ領域とのＰＮ接合面積がＤＲＡＭ１００に比べて小さくなる。その結果、Ｃｄの値がＤＲＡＭ１００よりも減少するので、ＤＲＡＭ３００は、ＤＲＡＭ１００よりもデータ１とデータ０の識別が容易になる。これにより、歩留まりが向上し、データ保持時間が長くなる。また、このＤＲＡＭ３００は、従来のＤＲＡＭ１０と比較して、Ｃｄの値についてほぼ等しいが、CsubおよびＣｓについて増大している。ワード線ＷＬを保持状態に戻した後のボディ電位の差（Ｖ１−Ｖ０）は、約１．５ボルト＊（（Ｃsub＋Ｃｓ−Ｃｄ）／（Ｃsub＋Ｃｄ＋Ｃｓ＋Ｃｇ））と表すことができる。第１の実施形態ではＣｄ＝Ｃｓの場合であったが、本実施形態によれば従来のＤＲＡＭ１０よりもＣｓが大きくなり、この効果によってもデータ１とデータ０の識別が容易になり歩留まりが向上し、またデータ保持時間も長くなる。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る第１の実施形態に従ったＤＲＡＭ１００の平面図。
【図２】図１に示す単位セルＵをＡ−Ａ線に沿って切断したときの断面図。
【図３】図１に示す単位セルＵをＢ−Ｂ線に沿って切断したときの断面図および周辺ロジック回路の断面図。
【図４】データ“１”およびデータ“０”のときのボディ電位を示すグラフ。
【図５】ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図６】図５に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図７】図６に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図およびこの工程における周辺ロジック回路領域の断面図。
【図８】図７に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図９】図８に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図１０】図９に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図１１】図１０に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図１２】図１１に続く、ＤＲＡＭ１００の製造方法を断面で示したフロー図。
【図１３】ＤＲＡＭ１００の周辺回路の断面図。
【図１４】従来のＤＲＡＭ１０の製造方法を断面で示したフロー図。
【図１５】本発明に係る第２の実施形態に従ったＤＲＡＭ３００の平面図。
【図１６】ビット線コンタクトＢＣ部分におけるＣ−Ｃ線に沿って切断したときの断面図。
【図１７】ＤＲＡＭ３００の製造方法の途中工程を平面で示した図。
【符号の説明】
【００６４】
１００  ＤＲＡＭ
ＷＬ  ワード線
ＢＬ  ビット線
ＳＬ  ソース線
１１０  半導体基板
１２０  ＢＯＸ層
１３０  ＳＯＩ層
１３２  ソース領域
１３４  ドレイン領域
１３６  ボディ領域
１４０  ゲート絶縁膜
１５０、１５２  ポリシリコンプラグ
１６０、１６２、１６４  シリサイド
１７０  ＳＴＩ
【図１】
2005158869.tif 000003
【図２】
2005158869.tif 000004
【図３】
2005158869.tif 000005
【図４】
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【図５】
2005158869.tif 000007
【図６】
2005158869.tif 000008
【図７】
2005158869.tif 000009
【図８】
2005158869.tif 000010
【図９】
2005158869.tif 000011
【図１０】
2005158869.tif 000012
【図１１】
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【図１２】
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【図１３】
2005158869.tif 000015
【図１４】
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【図１５】
2005158869.tif 000017
【図１６】
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【図１７】
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