(57)【要約】      （修正有）【課題】多結晶性の半導体を用いた積層型のＴＦＴを用いて、ＣＭＯＳ構成の駆動回路を面内均一に形成することが可能な表示装置の製造方法。【解決手段】基板１２上にゲート電極３２、ゲート絶縁膜を形成した後、反応性熱ＣＶＤ法によって多結晶性半導体膜からなる活性層３４を形成する。ｎ型ＴＦＴ領域１２ｎと、ｐ型ＴＦＴ領域１２ｐのゲート電極３２の形状のエッチングストッパ層３５ａを介して、反応性熱ＣＶＤ法によって成膜したｐ型ソース・ドレイン層３７をｐ型ＴＦＴ領域１２ｐのみに残し、さらに活性層３４を島状にパターニングする。ｎ型ＴＦＴ領域１２ｎのゲート電極３２の形状のエッチングストッパ層３５ａを介して、反応性熱ＣＶＤ法によって、ｎ型ソース・ドレイン層４０を成膜する。ｐ型／ｎ型ソース・ドレイン層３７，４０をパターニングして、ｐ型／ｎ型ソース・ドレイン３７ａ，３７ｂ，４０ａ，４０ｂを形成する。【選択図】図４
2005108931.tif 000002
【特許請求の範囲】
【請求項１】
基板上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとからなる画素駆動用の回路を設けてなる表示装置の製造方法であって、
前記基板上にゲート電極を形成し、これをゲート絶縁膜で覆う第１工程と、
複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、前記ゲート絶縁膜上に多結晶性の半導体薄膜からなる活性層を形成する第２工程と、
前記第１導電型の薄膜トランジスタを形成する第１領域部分、および前記第２導電型の薄膜トランジスタを形成する第２領域における前記ゲート電極上を覆う形状の絶縁性のエッチングストッパ層を、前記活性層上に形成する第３工程と、
前記反応性熱ＣＶＤ法によって、第２導電型不純物を含有する多結晶性の半導体薄膜からなる第２導電型ソース・ドレイン層を、前記エッチングストッパ層を覆う状態で前記活性層上に成膜する第４工程と、
前記第２領域を覆うレジストパターンをマスクに用いたエッチングによって、前記第２領域を覆う形状に前記第２導電型ソース・ドレイン層をパターニングし、さらに当該レジストパターンと前記エッチングストッパ層とをマスクにしたエッチングによって、前記第１領域および前記第２領域を覆う形状に前記活性層をパターニングする第５工程と、
前記第１領域のエッチングストッパ層を前記ゲート電極上を覆う形状にパターニングする第６工程と、
前記反応性熱ＣＶＤ法によって、第１導電型不純物を含有する多結晶性の半導体薄膜からなる第１導電型ソース・ドレイン層を、前記エッチングストッパ層および前記第２導電型ソース・ドレイン層を覆う状態で成膜する第７工程と、
前記第２導電型ソース・ドレイン層および前記第１導電型ソース・ドレイン層をパターニングすることにより、前記第１領域に前記第１導電型ソース・ドレイン層からなる第１導電型ソース・ドレインを形成し、前記第２領域に前記第２導電型ソース・ドレイン層上に前記第１導電型ソース・ドレイン層を積層してなる第２導電型ソース・ドレインを形成する第８工程とを行う
ことを特徴とする表示装置の製造方法。
【請求項２】
基板上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとからなる画素駆動用の回路を設けてなる表示装置の製造方法であって、
複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、第１導電型不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を前記基板上に成膜し、これをパターニングすることにより、前記第１導電型の薄膜トランジスタを形成する第１領域に第１導電型ソース・ドレインを形成する第１工程と、
前記第１導電型ソース・ドレインをマスクで覆った状態で、前記反応性熱ＣＶＤ法によって、第２導電型不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を前記基板上に成膜し、これをパターニングすることにより、前記第２導電型の薄膜トランジスタを形成する第２領域に第２導電型ソース・ドレインを形成する第２工程と、
前記第１導電型ソース・ドレインおよび第２導電型ソース・ドレインを覆う状態で、前記反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する第３工程と、
前記活性層の上部にゲート絶縁膜を形成する第４工程と、
前記第１導電型ソース・ドレイン間および第２導電型ソース・ドレイン間における前記ゲート絶縁膜上に、ゲート電極を形成する第５工程とを行う
ことを特徴とする表示装置の製造方法。
【請求項３】
基板上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとからなる画素駆動用の回路を設けてなる表示装置であって、
前記各薄膜トランジスタは、前記基板上に、ゲート電極と、ゲート絶縁膜と、半導体薄膜からなる活性層と、ソース・ドレインとがこの順、または逆の順に積層された積層型で構成されると共に、前記活性層および前記ソース・ドレインが、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって形成された多結晶性の半導体薄膜で構成されている
ことを特徴とする表示装置。
【請求項４】
請求項３記載の表示装置において、
前記各薄膜トランジスタは、前記基板上に、ゲート電極と、ゲート絶縁膜と、半導体薄膜からなる活性層と、ソース・ドレインとがこの順に積層された積層型で構成され、
前記第２導電型の薄膜トランジスタのソース・ドレインは、第２導電型のソース・ドレイン層上に第１導電型のソース・ドレインを積層してなる
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にアクティブマトリクス型の液晶表示装置や有機エレクトロルミネッセンス（以下ＥＬ）表示素子等の駆動用素子としてＣＭＯＳ回路を有する表示装置の製造方法および表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリックス型の表示装置における駆動用素子には、薄膜トランジスタ（thin film transistor：ＴＦＴ）が用いられている。このうち、ソース・ドレイン領域とは別の層で活性層を形成した積層型のＴＦＴは、ソース・ドレイン領域とチャネル部とが同一の半導体層で構成されているプレーナ構造のＴＦＴと比較して、製造プロセスにおいて使用するマスク数が少ないと言った優位な点を有している。以下に、表示装置における積層型のＴＦＴの製造工程の一例を説明する。
【０００３】
図１１は、ボトムゲート型の積層ＴＦＴの断面図である。この図に示すボトムゲート型の積層ＴＦＴを形成するには、先ず、基板１０１上にゲート電極１０２をパターン形成し、さらにゲート絶縁膜１０３を形成する。次いで、ＣＶＤ法によって不純物を含有しない非晶質シリコンからなる半導体薄膜１０４を形成した後、レーザ光を照射することによって半導体薄膜１０４を多結晶化させ、さらにこの半導体薄膜１０４をパターニングして活性層１０４ａとする。次に、多結晶シリコンからなる活性層１０４ａの中央部を覆う形状で絶縁性の保護パターン１０５を形成する。その後、プラズマＣＶＤ法によって不純物をドーピングしつつ、不純物を含有する非晶質シリコンからなる半導体薄膜１０６を形成し、さらにこの上部に金属膜１０７を形成する。その後、金属膜１０７および半導体薄膜１０６をパターニングすることにより、半導体薄膜１０６からなるソース領域１０６ａとドレイン領域１０６ｂと、金属膜１０７からなる電極１０７ａ，１０７ｂとを形成することで、ボトムゲート型の積層ＴＦＴを得る。このようなボトムゲート型の積層ＴＦＴにおいては、ゲート絶縁膜１０３と活性層１０４ａとの界面にチャネルが形成される。また、活性層１０４ａの不純物濃度を１０17／ｃｍ3以下とすることで、この活性層１０４ａを電界緩和領域として機能させることもできる（以上、下記特許文献１参照）。
【０００４】
【特許文献１】特開２００１−１０２５８４号公報（特開に図１および段落０００９〜００１３参照）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＴＦＴを駆動用素子として用いるフラットパネル型の表示装置のうち、有機ＥＬ素子を発光素子として用いた表示装置は、色再現性、広視野角、高速応答性、高コントラスト等の多くの優れた特徴を有する。そして、この表示装置に用いられる有機ＥＬ素子は電流駆動型の素子であるため、この有機ＥＬ素子を駆動する画素トランジスタは電流駆動能力に優れる多結晶シリコンを用いた多結晶シリコンＴＦＴが好ましい。このため、上述した積層型のＴＦＴにおいては、活性層およびソース・ドレインを多結晶シリコンで構成することにより、高い電流駆動能力を得ることができる。また特に、ｐ型ＴＦＴにおいては、非晶質シリコン膜をソース・ドレインに用いた場合には抵抗値が極めて高くなる。このため、ｐ型ＴＦＴおよび、ｐ型ＴＦＴを用いた相補型（ＣＭＯＳ構成）のＴＦＴを形成する場合には、多結晶シリコンＴＦＴとすることが好ましい。
【０００６】
ここで、従来の多結晶シリコンＴＦＴの製造プロセスにおいては、上述したように、非晶質シリコン膜にエキシマレーザーを照射して溶融再結晶化を図ることで多結晶シリコン膜を形成している。しかしながら、このような方法では、結晶化の工程が追加となるだけではなく、レーザエネルギーのばらつきに起因して、薄膜トランジスタの特性にもばらつきが生じる。
【０００７】
また特に、ソース・ドレインの形成においては、イオンドーピング装置やイオン注入装置でドーパントを注入し、熱アニール、またはランプアニール等の方法で不純物の活性化を図っている。しかしながら、これらの装置は、基板サイズが高々７３０×９２０ｍｍ2程度のいわゆる第４世代基板までが限界であり、それ以上の装置の大型化は極めて困難であり、ディスプレイの大型化を妨げる要因となっている。
【０００８】
そこで本発明は、多結晶性の半導体を用いた積層型のＴＦＴを用いて、低消費電力化に有利なＣＭＯＳ構成の駆動回路を面内均一に形成することが可能で、これにより大型化が可能な表示装置の製造方法、およびこの製造方法によって得られる表示装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
このような目的を達成するための本発明の表示装置の製造方法は、基板上に第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとからなる画素駆動用の回路を設けてなる表示装置の製造方法である。そして特に第１の方法は、ボトムゲート型の薄膜トランジスタを用いる製造方法であり、第２の方法はトップゲート型の薄膜トランジスタを用いる方法であり、それぞれ次の手順で行うことを特徴としている。
【００１０】
第１の方法では、先ず、第１工程において、基板上にゲート電極を形成してゲート絶縁膜で覆った後、第２工程では、ゲート絶縁膜上に、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する。次いで、第３工程では、第１導電型の薄膜トランジスタを形成する第１領域部分、および第２導電型の薄膜トランジスタを形成する第２領域におけるゲート電極上を覆う形状の絶縁性のエッチングストッパ層を、活性層上に形成する。そして、第４工程では、さらに反応性熱ＣＶＤ法によって、第２導電型不純物を含有する多結晶性の半導体薄膜からなる第２導電型ソース・ドレイン層を、エッチングストッパ層を覆う状態で活性層上に成膜する。次の第５工程では、第２領域を覆うレジストパターンをマスクに用いたエッチングによって、第２領域を覆う形状に第２導電型ソース・ドレイン層をパターニングし、さらに当該レジストパターンとエッチングストッパ層とをマスクにしたエッチングによって、第１領域および第２領域を覆う形状に活性層をパターニングする。その後、第６工程では、第１領域のエッチングストッパ層をゲート電極上を覆う形状にパターニングする。そして、つぎの第７工程では、反応性熱ＣＶＤ法によって、第１導電型不純物を含有する多結晶性の半導体薄膜からなる第１導電型ソース・ドレイン層を、エッチングストッパ層および第２導電型ソース・ドレイン層を覆う状態で成膜する。以上の後、第８工程では、第２導電型ソース・ドレイン層および第１導電型ソース・ドレイン層をパターニングする。これにより、第１領域には、第１導電型ソース・ドレイン層からなる第１導電型ソース・ドレインを形成し、また第２領域には、第２導電型ソース・ドレイン層上に第１導電型ソース・ドレイン層を積層してなる第２導電型ソース・ドレインを形成する。
【００１１】
一方、第２の方法では、先ず、第１工程において、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、第１導電型不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を基板上に成膜し、これをパターニングすることにより、第１導電型の薄膜トランジスタを形成する第１領域に第１導電型ソース・ドレインを形成する。次に、第２工程において、第１導電型ソース・ドレインをマスクで覆った状態で、反応性熱ＣＶＤ法によって、第２導電型不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を基板上に成膜し、これをパターニングすることにより、第２導電型の薄膜トランジスタを形成する第２領域に第２導電型ソース・ドレインを形成する。以上の後、第３工程では、第１導電型ソース・ドレインおよび第２導電型ソース・ドレインを覆う状態で、反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する。次いで第４工程では、活性層の上部にゲート絶縁膜を形成し、第５工程では、第１導電型ソース・ドレイン間および第２導電型ソース・ドレイン間におけるゲート絶縁膜上に、ゲート電極を形成する。
【００１２】
このような第１の製造方法および第２の製造方法によれば、反応性熱ＣＶＤ法によって、活性層、第１導電型ソース・ドレイン層、および第２導電型ソース・ドレイン層を形成することにより、半導体薄膜を結晶化させる工程を特に行うことなく、予め結晶性を有する構成の半導体薄膜からなるこれらの層を積層した積層型の薄膜トランジスタが得られることになる。したがって、結晶化のための工程を省きながらも、活性層とソース・ドレイン層とが結晶性の半導体薄膜で構成されることにより、非結晶質の半導体薄膜を用いた場合よりも動作速度の速い積層型の薄膜トランジスタ（第１導電型および第２導電型）が得られることになる。また、結晶化のための工程が省かれることにより、結晶化工程に起因して生じる各種ばらつきを懸念する必要がなくなるため、特性の均一化が図られることにもなる。さらに、ソース・ドレイン層として、予め不純物を導入した結晶性の半導体薄膜が成膜されるため、成膜後に不純物を導入するための工程を行う必要もない。
【００１３】
尚、第１の製造方法では、第２領域に形成される第２導電型ソース・ドレインが、第２導電型ソース・ドレイン層上に第１導電型ソース・ドレイン層を積層してなるものとなる。しかしながら、高濃度の不純物が含有された各ソース・ドレイン層の欠陥準位が多く、空乏層が広がらないため、ｐｎ接合とはならずオーミック接合となる。したがって、この第２導電型ソース・ドレインは、活性層側に配置される導電型、つまり第２導電型のソース・ドレインとして問題なく機能するのである。
【００１４】
また本発明は、上述の第1の製造方法および第２の製造方法によって得られる表示装置でもある。この表示装置は、第１導電型の薄膜トランジスタと第２導電型の薄膜トランジスタとからなる画素駆動用の回路を設けてなるもので、特に、各薄膜トランジスタは、基板上に、ゲート電極と、ゲート絶縁膜と、半導体薄膜からなる活性層と、ソース・ドレインとがこの順、または逆の順に積層された積層型で構成されている。また、各薄膜トランジスタは、活性層および各ソース・ドレインが、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって形成された多結晶性の半導体薄膜で構成されていることを特徴としている。
【発明の効果】
【００１５】
以上説明したように、本発明の表示装置の製造方法によれば、反応性熱ＣＶＤ法によって、活性層と、第１導電型ソース・ドレイン層と、第２導電型ソース・ドレイン層とを成膜することにより、半導体薄膜を結晶化させる工程やソース・ドレイン層に対して不純物を導入する工程を行うことなく、動作速度の速い多結晶性の半導体薄膜を用いて、ＯＮ電流の増大すなわち駆動電流の増大が図られた積層型の、第１導電型および第２導電型の薄膜トランジスタを得ることが可能になる。この結果、製造工程の簡略化および製造コストの低減を図ると共に、結晶化に起因して生じるばらつきが削除された第１導電型および第２導電型の薄膜トランジスタを用いたＣＭＯＳ回路を形成することが可能になる。また、上述したように、結晶化の工程や不純物の導入工程を省くことが可能になることにより、より大型基板に対して均一な特性の薄膜トランジスタを形成することが可能になり、消費電力のより小さいＣＭＯＳ回路を備えた表示装置の大型化を実現できる。
【００１６】
また、本発明の表示装置によれば、第１導電型の薄膜トランジスタのソース・ドレインと、第２導電型の薄膜トランジスタのソース・ドレイン、およびこれらの薄膜トランジスタの活性層を、反応性熱ＣＶＤ法によって得られた多結晶性の半導体薄膜で構成したことにより、ＣＭＯＳを構成する積層型の薄膜トランジスタを大型基板に対して面内均一に設け、消費電力の削減と大型化を図ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、以下の実施形態においては、本発明の表示装置の製造方法に用いられる処理装置の構成を説明し、次いで、ここで製造する表示装置の画素回路の構成を説明した後、表示装置の製造方法、この製造方法によって形成される表示装置の順に説明を行う。
【００１８】
＜処理装置＞
図１は、下記実施形態において使用される処理装置の一例を示す構成図である。この図に示す処理装置１は成膜処理装置であり、内部が気密状態に保たれるようにシールされた複数の処理室２、３を備えている。これらの処理室２、３は搬送室４を介して連通され、処理室２−処理室３間において、基板Ｗを大気解放することなく移送可能に構成されている。また、処理室２，３は反応性熱ＣＶＤによる成膜が可能な構成となっており、特に処理室２はプラズマＣＶＤによる成膜も可能な構成となっている。
【００１９】
これらの処理室２，３には、ここでの図示を省略した減圧手段（例えばターボ分子ポンプ：ＴＭＰ）および自動圧力制御手段（ＡＰＣ）が設けられ、内部が所望の一定圧力に保たれるように構成されている。
【００２０】
また、各処理室２，３内には、基板保持手段を兼ねる下部電極５と、下部電極５上に対向配置されたガス拡散手段を兼ねる上部電極６とが設けられている。そして、特に処理室２における下部電極５−上部電極６間には高周波電源（ＲＦ）７が接続されている。また、基板保持手段を兼ねる各下部電極５には加熱手段８が設けられている。加熱手段８は例えば電気的に加熱するヒーターであり、下部電極５に保持された基板Ｗを２００℃〜６００℃に維持できるようになっている。
【００２１】
一方、ガス拡散手段を兼ねる上部電極６には、処理室２内に複数種のガスを供給するガス供給手段９が接続されている。このガス供給手段９には、成膜に必要とするガスの種類に応じて複数の供給ライン（図示省略）が接続され、例えばシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、二窒化一窒素（Ｎ2Ｏ）、ジシラン（Ｓｉ2Ｈ6）、フッ素（Ｆ2）、四フッ化ゲルマニウム（ＧｅＦ4）、ホスフィン（ＰＨ3）、ジボラン（Ｂ2Ｈ6）、アルシン（ＡｓＨ3）、窒素（2）、酸素（Ｏ2）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、水素（Ｈ2）等の成膜ガス（原料ガスおよび希釈ガス）Ｇがそれぞれの割合で処理室２，３内にそれぞれ供給される構成となっている。また、各ガス供給手段９にはマスフローコントローラ（ＭＦＣ）９ａが設けられ、処理室２，３内へのガス供給量が個別に調整される。
【００２２】
そして、上述した高周波電源（ＲＦ）７、加熱手段８の電源（ヒーター電源）、およびマスフローコントローラ９ａには、これらを制御するシーケンスコントローラ１０が接続されている。
【００２３】
このような構成の処理装置１においては、例えば窒化シリコン膜や酸化シリコン膜等の絶縁膜を成膜する際には、ガス供給手段９によってＳｉＨ4、ＮＨ3、Ｎ2Ｏ、Ｏ2等の成膜ガスＧを処理室２内に導入し、高周波電源（ＲＦ）７により下部電極５−上部電極６間に高周波を印加する。これにより、下部電極５上に保持させた基板Ｗ上に、これらの絶縁膜がプラズマＣＶＤ成膜される。
【００２４】
また、シリコン薄膜等の半導体薄膜を成膜する際には、ガス供給手段９によってＳｉ2Ｈ6、Ｆ2、Ａｒ等の成膜ガスＧを処理室２，３内に導入し、下部電極５−上部電極６間には高周波を印加せず、下部電極５を４５０℃程度に加熱する。これにより、原料ガス自身が持つ化学反応性を利用して原料ガスを励起、分解し、下部電極５上に保持され加熱された基板Ｗ上に、多結晶シリコン膜が反応性熱ＣＶＤ成膜される。さらに、ｎ型ドープトシリコン薄膜を成膜する際には、Ｓｉ2Ｈ6、Ｆ2、Ａｒ、ＰＨ3を成膜ガスＧとして処理室２，３内に導入する。一方、ｐ型ドープトシリコン薄膜を成膜する際には、Ｓｉ2Ｈ6、Ｆ2、Ａｒ、Ｂ2Ｈ6を成膜ガスＧとして処理室２，３内に導入する。これにより、各ドーパントを含む多結晶シリコン膜が反応性熱ＣＶＤ成膜される。
【００２５】
このようなＳｉ2Ｈ6−Ｆ2系の反応性熱ＣＶＤ成膜は一種の酸化還元反応による成膜であり、Ｓｉ2Ｈ6がＦ2により酸化されてＳｉが生じる。この反応系では得られる膜は水素を含まない１０〜１００ｎｍほどの結晶粒径をもつ多結晶状態の結晶性を持つ膜が得られる。また、ドーパントであるＰ、Ｂなどの原子は、成膜時にＳｉの格子位置に取り込まれることにより自己活性化されるので活性化アニールなどを必要とすることなく成膜と同時に低抵抗のｎ型、またはｐ型の多結晶シリコン膜が得られる。
【００２６】
そして、これらの成膜工程は、ガス供給手段９から供給される成膜ガスＧのガス種を切り替えることによって、同一の処理室２，３内で連続的に行われる。またこの一連の処理手順はシーケンスコントローラ１０により制御される。
【００２７】
＜駆動回路＞
図２は、ここで製造する表示装置１１において、特に１画素分の画素回路の一構成を示す構成図である。この図に示すように、表示装置１１を構成する基板１２の表示領域１２ａには、垂直駆動回路１３に接続された書き込み走査線１４と、水平駆動回路１５に接続された信号線１６とがマトリクス状に配線され、その各交差部に発光素子としての有機ＥＬ素子ＥＬを含む画素回路１７が配置された構成となっている。
【００２８】
これらの各画素回路１７は、輝度情報が電流の形で書き込まれる電流書き込み型の画素回路の一例であり、有機ＥＬ素子ＥＬの他に、容量素子Ｃ、２つのｐチャンネル型のＴＦＴ（Ｔｒ１），（Ｔｒ２）、および２つのｎチャンネル型のＴＦＴ（Ｔｒ３），（Ｔｒ４）を組み合わせたＣＭＯＳ回路で構成されており、走査線１４および信号線１６、さらには電源供給線１８および消去走査線１９に接続された状態で設けられている。
【００２９】
このうち、電源供給線１８に接続されたｐ型ＴＦＴ（Ｔｒ１），（Ｔｒ２）とは、カレントミラー回路を構成している。また、走査線１４および信号線１６に接続されたｎ型ＴＦＴ（Ｔｒ３）と、このｎ型ＴＦＴ（Ｔｒ３）と消去走査線１９とカレントミラー回路とに接続されたｎ型ＴＦＴ（Ｔｒ４）とは、それぞれ書き込み消去用のトランジスタである。
【００３０】
このような電流書き込み型の画素回路を有する表示装置１１においては、時系列に分割された画像データが、水平駆動回路１５と垂直駆動回路１３により複数の画素回路１７に順次転送される。そして、各画素回路１７においては、データ書き込み時には書き込み走査線１４と消去走査線１９の双方が選択され、信号線１６の電流に比例した電流が、ｐ型ＴＦＴ（Ｔｒ１），（Ｔｒ２）からなるカレントミラー回路を介して有機ＥＬ素子ＥＬに流れる。そして、このような動作を繰り返すことにより１フィールドで１枚の画像が表示される。データ消去時には消去走査線１９のみが選択される。尚、図２においては、水平駆動回路１５、垂直駆動回路１３等を含む周辺駆動回路も、画素回路１７と同一の基板１２上に一体形成している例を示している。しかしながら、周辺駆動回路は、ＣＯＧ（Chip-on-Glass）法や、ＴＡＢ（Tape−Automated ≡Bonding）法を適用することにより、外付けの集積回路として基板１２上の画素回路１７に接続させたものであっても良い。
【００３１】
＜第１実施形態＞
図３〜図５の断面工程図は、図１の処理装置を用いて図２の回路構成の表示装置を製造するための第１実施形態を説明するための図である。ここでは、これらの断面工程図および必要に応じて各断面工程図に対応する平面図を用いてボトムゲート型の積層ＴＦＴを有する表示装置の製造方法を説明する。尚、各断面工程図は、平面図におけるＡ−Ａ’断面に対応していることとする。
【００３２】
先ず、図３（ａ）に示すように、絶縁性の基板１２上に、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）またはこれらの合金等からなる導電膜を約５０〜２５０ｎｍの膜厚で成膜し、次いでこの導電膜をパターニングすることによりゲート電極３２を形成する。図６の平面図に示すように、これらのゲート電極３２は、必要に応じて接続された状態で設けられていることとする。
【００３３】
次に、図３（ｂ）に示すように、プラズマＣＶＤ、常圧ＣＶＤ、または減圧ＣＶＤ法等の方法により、窒化シリコン膜３３ａを３０〜５０ｎｍの膜厚で、次いで酸化シリコン膜３３ｂを約５０〜２００ｍの膜厚で連続成膜し、これらの積層膜からなるゲート絶縁膜３３を形成する。
【００３４】
次に、例えば図１を用いて説明した処理装置を用いた反応性熱ＣＶＤ法によって、不純物を含有しない多結晶シリコン、多結晶シリコンゲルマニウム、またはこれらの積層膜等のｉ型の多結晶半導体からなる活性層３４を成膜する。この活性層３４は、約１０〜２００ｍの膜厚で、好ましくは４０ｍの膜厚で成膜する。ここでは、例えば、多結晶シリコンからなる活性層３４を反応性熱ＣＶＤ法によって成膜する場合には、基板温度を４５０〜６００℃に保つ。そして、成膜ガスとしてジシラン（Ｓｉ2Ｈ6）、フッ素（Ｆ2）、希釈ガスとしてヘリウム（Ｈｅ）、窒素（2）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）等の不活性ガス、または水素ガス（Ｈ2）を用いる。ガス流量は、例えばジシラン（Ｓｉ2Ｈ6）を２０ｓｃｃｍ、フッ素（Ｆ2）を０．８ｓｃｃｍ、ヘリウム（Ｈｅ）を１０００〜４０００ｓｃｃｍに設定し、ガス圧力を約６００Ｐａに保つ。これにより、Ｓｉ2Ｈ6とＦ2が熱化学反応を起こし０．２ｎｍ／ｓ程度のデポレートで多結晶シリコンが堆積する。また、例えば、多結晶シリコンゲルマニウムからなる活性層３４を反応性熱ＣＶＤ法によって成膜する場合には、フッ素（Ｆ2）に換えて四フッ化ゲルマニウム（ＧｅＦ4）を用いる。この際、ジシラン（Ｓｉ2Ｈ6）と四フッ化ゲルマニウム（ＧｅＦ4）との流量比により様々なＳｉ−Ｇｅ組成比を持つの多結晶シリコンゲルマニウム薄膜が得られる。ただし、ここで形成する積層ＴＦＴのＶｔｈを調整するため、成膜ガスにＢ2Ｈ6等を微量添加しても良い。
【００３５】
続いて、再びプラズマＣＶＤ法を用いて酸化シリコン薄膜３５を１００〜２００ｍの膜厚で、活性層３４上に成膜する。そしてこの後、必要に応じて、非晶質成分を除去するアニールを行っても良い。
【００３６】
次いで、図３（ｃ）に示すように、酸化シリコン膜３５上にレジストパターン３６を形成し、このレジストパターン３６をマスクにしたエッチングにより、酸化シリコン膜３５をパターニングする。ここでは、図７の平面図を参照し、第１導電型（ｎ型またはｐ型であり、例えばここではｎ型とする）となるｎ型ＴＦＴ領域１２ｎにはトランジスタ全領域に酸化シリコン膜３５を残し、第２導電型（例えばここではｐ型）となるｐ型ＴＦＴ領域１２ｐにはゲート電極３２上のみを覆うように酸化シリコン膜３５をパターニングする。そして、その他の部分の酸化シリコン膜３５部分は、エッチング除去する。これにより、酸化シリコン膜３５からなるエッチングストッパ層３５ａを形成する。そして、エッチングストッパ層３５ａを形成した後には、レジストパターン３６を除去する。
【００３７】
次に、図３（ｄ）に示すように、エッチングストッパ層３５ａを覆う状態で、第２導電型（例えばここではｐ型）の不純物を含有する多結晶シリコンまたは多結晶シリコンゲルマニウムからなるｐ型ソース・ドレイン層３７を、反応性熱ＣＶＤ法によって成膜する。このｐ型ソース・ドレイン層３７は、単層膜、または不純物を含有する多結晶シリコン膜と不純物を含有する多結晶シリコンゲルマニウムとの積層膜であって良く、１０〜２００ｍ、好ましくは１００ｍの膜厚で成膜する。
【００３８】
ここでは、成膜ガスとしてジシラン（Ｓｉ2Ｈ6）、フッ素（Ｆ2）、ドーパントガスとしてジボラン（Ｂ2Ｈ6）を用い、希釈ガスとしてヘリウム（Ｈｅ）、窒素（2）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）等の不活性ガス、または水素ガス（Ｈ2）を用いる。ガス流量は、例えばジシラン（Ｓｉ2Ｈ6）を２０ｓｃｃｍ、フッ素（Ｆ2）を０．８ｓｃｃｍ、ジボラン（Ｂ2Ｈ6）を１ｓｃｃｍ、希釈ガスとしてヘリウム（Ｈｅ）を１０００〜４０００ｓｃｃｍに設定し、ガス圧力を約６００Ｐａに保つ。これにより、Ｓｉ2Ｈ6とＦ2が熱化学反応を起こし０．２ｍ／ｓ程度のデポレートでｐ型の多結晶シリコンが堆積する。薄膜の堆積と同時に結晶化が起こるため、ドーパントの活性化も同時に行われる。
【００３９】
一方、ｐ型の多結晶シリコンゲルマニウムからなるｐ型ソース・ドレイン層３７を反応性熱ＣＶＤ法によって成膜する場合には、フッ素（Ｆ2）に換えて四フッ化ゲルマニウム（ＧｅＦ4）を用いる。この際、ジシラン（Ｓｉ2Ｈ6）と四フッ化ゲルマニウム（ＧｅＦ4）との流量比により様々なＳｉ−Ｇｅ組成比を持つｐ型の多結晶シリコンゲルマニウム薄膜が得られる。
【００４０】
以上の後、図４（ｅ）に示すように、ｐ型ソース・ドレイン層３７の上部に、レジストパターン３８を形成し、このレジストパターン３８をマスクにしたエッチングにより、ｐ型ソース・ドレイン層３７をパターニングする。ここでは、ｐ型ＴＦＴ領域１２ｐの全領域のみにｐ型ソース・ドレイン層３７を残し、他の領域のｐソース・ドレイン層３７部分をエッチング除去する。
【００４１】
またこれに続けて、レジストパターン３８およびエッチングストッパ層３５ａをマスクにしたエッチングにより活性層３４をパターニングする。これにより、ｎ型ＴＦＴ領域１２ｎおよびｐ型ＴＦＴ領域１２ｐに合わせて活性層３４を島状に分離する。そして、このエッチングの後には、レジストパターン３８を除去する。
【００４２】
次に、図４（ｆ）に示すように、ゲート電極３２をマスクに用いた裏面露光を行うことにより、ｎ型ＴＦＴ領域１２ｎにおいてはエッチングストッパ層３５ａ上にレジストパターン３９を形成し、ｐ型ＴＦＴ領域１２ｐにおいてはｐ型ソース・ドレイン層３７上にレジストパターン３９を形成する。
【００４３】
次いで、レジストパターン３９、およびｐ型ソース・ドレイン３７をマスクに用いて酸化シリコンからなるエッチングストッパ層３５ａをエッチングすることにより、ｎ型ＴＦＴ領域１２ｎのエッチングストッパ層３５ａを、ゲート電極３２の形状に合わせてさらにパターニングする。尚、この工程においては、ｐ型ＴＦＴ領域１２ｐのエッチングストッパ層３５ａは、ｐ型ソース・ドレイン層３７で覆われているため、エッチングされることはない。そして、このエッチングの後には、レジストパターン３９を除去する。
【００４４】
その後、図４（ｇ）に示すように、基板１２上に、第１導電型（例えばここではｎ型）の不純物を含有する多結晶シリコンまたは多結晶シリコンゲルマニウムからなるｎ型ソース・ドレイン層４０を反応性熱ＣＶＤ法によって成膜する。このｎ型ソース・ドレイン層４０は、ｐ型ソース・ドレイン層３７と同様に、単層膜、または不純物を含有する多結晶シリコン膜と不純物を含有する多結晶シリコンゲルマニウムとの積層膜であって良く、１０〜２００ｍ、好ましくは１００ｍの膜厚で成膜する。このようなｎ型ソース・ドレイン層４０の反応性熱ＣＶＤ法による成膜は、図３（ｄ）を用いて説明したｐ型ソース／ドレイン層３７の反応性熱ＣＶＤ成膜において、成膜ガスとしてジボラン（Ｂ2Ｈ6）の代わりにホスフィン（ＰＨ3）をドーパントガスとして用いることによって行われる。
【００４５】
次に、図４（ｈ）に示すように、ｎ型ソース・ドレイン層４０およびｐ型ソース・ドレイン層３７をパターニングすることにより、ｎ型ＴＦＴ領域１２ｎにはｎ型ソース・ドレイン層４０からなるｎ型ソース４０ａとｎ型ドレイン４０ｂとを形成し、ｐ型ＴＦＴ領域１２ｐにはｐ型ソース・ドレイン層３７からなるｐ型ソース３７ａとｐ型ドレイン３７ｂとを形成する。
【００４６】
尚、これらのｎ型ソース４０ａおよびｎ型ドレイン４０ｂ、ｐ型ソース３７ａおよびｐ型ドレイン３７ｂは、エッチングストッパ３５ａ上にて分離されるようにパターンエッチングがなされることとする。これにより、エッチングによる活性層３４の損傷を防止するのである。
【００４７】
また特に、ｐ型ソース３７ａおよびｐ型ドレイン３７ｂは、その上部にｎ型ソース・ドレイン層４０が積層された状態で形成されることになる。しかしながら、ｐ型ソース３７ａおよびｐ型ドレイン３７ｂ上にｎ型ソース・ドレイン層４０とが積層された状態では、それぞれの層の不純物が高濃度であるため、欠陥準位が多く、空乏層が広がらないためｐｎ接合とはならずオーミック接合となる。したがって、ｐ型ＴＦＴ領域１２ｐに形成されたｐ型ソース３７ａおよびｐ型ドレイン３７ｂは、ｐ型として問題なく機能する。
【００４８】
以上によって、ｎ型ＴＦＴ領域１２ｎにｎ型の積層ＴＦＴ(以下、ｎ型ＴＦＴと記す）４１を形成し、ｐ型ＴＦＴ領域１２ｐにｐ型の積層ＴＦＴ(以下、ｐ型ＴＦＴと記す）４２を形成する。
【００４９】
以上の後、図５（ｉ）に示すように、ｎ型ＴＦＴ４１およびｐ型ＴＦＴ４２を覆う状態で、プラズマＣＶＤ法によって、酸化シリコン膜４３（膜厚１００〜４００ｎｍ）とその上部の水素を含有する窒化シリコン膜４４（膜厚２００〜４００ｎｍ）とを、層間絶縁膜として連続形成する。また、成膜後には、窒素ガス（Ｎ2）雰囲気中において３５０〜４００℃で１時間程度の水素化アニールを施す。
【００５０】
またその後さらに、図５（ｊ）に示すように、窒化シリコン膜４４および酸化シリコン膜４３に接続孔を形成し、アルミニウム−シリコン等の配線用電極をスパッタし、次いでパターニングすることにより、ｎ型ＴＦＴ４１のｎ型ソース４０ａ、ｎ型ドレイン４０ｂ、およびｐ型ＴＦＴ４２のｐ型ソース３７ａ、ｐ型ドレイン３７ｂに接続された配線電極４５を形成する。ただし、ｐ型ソース領域３７ａ、ｐ型ドレイン領域３７ｂには、ｎ型ソース・ドレイン層４０を介して配線電極４５が接続されても良い。
【００５１】
次に、アクリル系有機樹脂、有機ＳＯＧ等を約１μｍ塗布して平坦化絶縁膜４６を形成する。その後、この配線電極４５に達する接続孔４６ａを平坦化絶縁膜４６に形成し、この接続孔４６内を埋め込む状態で、Ａｌ、Ｃｒ、Ｍｏ等のアノードとなる電極材料膜をスパッタで成膜する。次に、この電極材料膜をパターニングすることによって、画素電極４７を形成する。
【００５２】
次いで、約２２０℃でＮ2中において３０分間のアニールを行った後、この上にホール輸送層４８、発光層４９、電子輸送層５０を順次積層し、さらにこの上部に透明導電性のカソードとなる共通電極５１を形成する。これによって、画素電極４７で構成されるアノードと共通電極５１で構成されるカソードとの間に、ホール輸送層４８、発光層４９および電子輸送層５０を積層した有機層を狭持してなる有機ＥＬ素子５２（ＥＬ）を得る。
【００５３】
以上の後、ここでの図示は省略したが、有機ＥＬ素子５２を覆う状態で、基板１上にバッファ層を形成し、さらに有機ＥＬ素子５２を狭持する状態で基板１２上に対向ガラス基板を貼り合わせて表示装置を完成させる。この表示装置は、基板１２と反対側の共通電極５１側（対向ガラス基板側）から有機ＥＬ素子５２の発光光を取り出すトップエミッション構造となる。
【００５４】
尚、表示装置は、このようなトップエミッション構造に限定されることなく、画素電極４７を透明導電性材料からなるものとすることにより、有機ＥＬ素子５２の発光光を基板１側から取り出すボトムエミッション構造とすることも可能である。また、ホール輸送層４８、発光層４９および電子輸送層５０等からなる有機層の積層状態を変更することにより、画素電極４７をカソード、共通電極５１をアノードとすることも可能である。
【００５５】
このような製造方法では、ｎ型ＴＦＴ４１およびｐ型ＴＦＴ４２を構成する活性層３４、ｐ型ソース・ドレイン層３７、およびｎ型ソース・ドレイン層４０を、反応性熱ＣＶＤ法によって形成している。これにより、半導体薄膜を結晶化させる工程を特に行うことなく、予め結晶性を有する構成の半導体薄膜からなるこれらの層を積層した積層型のＴＦＴ４１，４２が得られることになる。したがって、結晶化のための工程を省きながらも、それぞれのＴＦＴ４１，４２のソース・ドレイン層３７，４０と活性層３４とが結晶性の半導体薄膜で構成されることにより、非結晶質の半導体薄膜を用いた場合よりも動作速度の速い積層型のｎ型ＴＦＴ４１およびｐ型ＴＦＴ４２を、より少ないマスク枚数（６枚）で得ることができ、これらのＴＦＴ４１，４２を用いて低消費電力化に有利なＣＭＯＳ回路が構成されることになる。
【００５６】
以上の結果、動作速度の速い多結晶性の半導体薄膜を用いて駆動電流の増大が図られた有機ＥＬ素子ＬＥの低消費電力での駆動が可能なＴＦＴ４１，４２を、より少ない工程数で形成可能であり、さらに結晶化に起因して生じるばらつきが削除されたＴＦＴ４１，４２を得ることが可能になる。また、上述したように、結晶化の工程や不純物の導入工程を省くことが可能になることにより、より大型基板に対して均一な特性のＴＦＴ４１，４２を形成することが可能になり、これらのＴＦＴ４１，４２を備えた低消費電力駆動が可能な表示装置の大型化を実現できる。
【００５７】
また、上述したような表示装置の大型化により、セレクタスイッチを周辺回路に集積し、外付け回路からの接続端子を大幅に減少させることも可能となり、高信頼性、低コスト、低消費電力の大型表示装置の実現に大きく貢献する。そして、対角４０インチ超の大型のエレクトロルミネセンス装置等の大型ディスプレイを生産性高く、低コストで製造することができるという大きな利点を有する。本実施例には有機ＥＬ素子を用いた表示装置をの例にとり説明したが、本発明は有機ＥＬ素子を用いた表示装置に限る事は無く、無機ＥＬ素子、液晶表示素子等を用いたの表示装置全般に応用が可能である。
【００５８】
そして特に、このようにして得られた表示装置１１のｐ型ＴＦＴでは、ｐ型ソース３７ａおよびｐ型ドレイン３７ｂ上にｎ型ソース・ドレイン層４０が積層されており、このｎ型ソース・ドレイン層４０を介して配線電極４５が接続されているため、接続抵抗の低抵抗化を図ることができる。また配線電極４５はｎ型ソース・ドレイン層４０にしか接触しないので、導体−半導体の接触電位が常に等しくなるため電解腐食を起こしにくく、電極を構成する導体の選択範囲が広がる効果もある。これは上層がｐ型の場合も同様である。
【００５９】
尚、ボトムゲート型の積層ＴＦＴの構成としては、図８に示すようなｎ型ソース４０ａおよびｎ型ドレイン４０ｂ、さらにはｐ型ソース３７ａおよびｐ型ドレイン領域３７ｂと同一パターンの配線電極５３を設けた構成であっても、本発明の製造方法を適用することができる。この場合、図４（ｇ）を用いて説明したｎ型ソース・ドレイン層４０を形成した後、このｎ型ソース・ドレイン層４０の上部に配線電極の形成層を設け、その後、ｎ型ソース・ドレイン層４０およびｐ型ソース・ドレイン層３７と配線電極５３の形成層とを同時にパターニングすることにより、上述した第１実施形態よりも、さらにマスク枚数を減らすことができる。
【００６０】
またこの場合、ｎ型ソース・ドレイン層４０の上部に配線電極の形成層を形成する前、または形成した後に、水素プラスマ、水素アニール、酸素プラズマ、水蒸気アニール等の方法で、活性層３４、ｐ型ソース・ドレイン層３７、ｎ型ソース・ドレイン層４０等の多結晶シリコンからなる層の中の欠陥準位を低減させても良い。
【００６１】
＜第２実施形態＞
図９〜図１０の断面工程図は、第２実施形態の表示装置の製造方法を説明するための図である。ここでは、これらの断面工程図および必要に応じて各断面工程図に対応する平面図を用いてトップゲート型の積層ＴＦＴを有する表示装置の製造方法を説明する。
【００６２】
先ず、図９（ａ）に示すように、絶縁性の基板１２上に、バッファ層として、窒化シリコン（ＳｉＮｘ）膜６１および酸化シリコン（ＳｉＯｘ）膜６２をこの順に約５０ｎｍ〜４００ｎｍの膜厚で成膜する。
【００６３】
以上の後、反応性熱ＣＶＤ法によって、酸化シリコン膜６２上に、第１導電型（ｎ型またはｐ型であり、ここでは例えばｎ型）不純物を含有する多結晶シリコンまたは多結晶シリコンゲルマニウムからなるｎ型ソース・ドレイン層６３を成膜する。このｎ型ソース・ドレイン層６３の反応性熱ＣＶＤ成膜は、第１実施形態において図４（ｇ）を用いて説明したｎ型ソース・ドレイン層（４０）の成膜と同様に行われる。
【００６４】
次に、このｎ型ソース・ドレイン層６３を、ここでの図示を省略したレジストパターンをマスクに用いてエッチングすることにより、ｎ型ＴＦＴ領域１２ｎにｎ型ソース６３ａおよびｎ型ドレイン６３ｂを形成する。このエッチング終了後には、レジストパターンを除去する。
【００６５】
次に、図９（ｂ）に示すように、ｎ型ＴＦＴ領域１２ｎをレジストパターンなどのマスク６４で覆う。そして、このマスク６４を覆う状態で、基板１２上に、第２導電型（ここでは例えばｐ型）不純物を含有する多結晶シリコンまたは多結晶シリコンゲルマニウムからなるｎ型ソース・ドレイン層６５を成膜する。このｐ型ソース・ドレイン層６５の反応性熱ＣＶＤ成膜は、第１実施形態において図３（ｄ）を用いて説明したｐ型ソース・ドレイン層（３７）の成膜と同様に行われる。
【００６６】
次に、このｐ型ソース・ドレイン層６５を、ここでの図示を省略したレジストパターンをマスクに用いてエッチングすることにより、ｐ型ＴＦＴ領域１２ｐに、ｐ型ソース６５ａと、ｐ型ドレイン６５ｂとを形成する。このエッチング終了後には、レジストパターンおよびマスク６４を除去する。
【００６７】
次に、図９（ｃ）に示すように、基板１２上に、ｎ型ソース６３ａおよびｎ型ドレイン６３ｂ、ｐ型ソース６５ａおよびｐ型ドレイン６５ｂを覆う状態で、不純物を含有しない多結晶シリコンまたは多結晶シリコンゲルマニウムからなる活性層６６を成膜する。この活性層２５は、反応性熱ＣＶＤ法により、約２０〜１００ｎｍ、好ましくは４０ｎｍの膜厚で成膜する。この成膜は、第１実施形態において図３（ｂ）を用いて説明した活性層（３４）の成膜と同様に行われる。また、ドーパントによるクロス汚染を防ぐため、上述した不純物を含有する多結晶性のｎ型ソース・ドレイン層（６３）やｐ型ソース・ドレイン層（６５）の形成とは別の処理室にて成膜処理を行うこととする。
【００６８】
その後、マスクを用いた活性層６６のエッチングにより、両端をｎ型ソース６３ａおよびｎ型ドレイン６３ｂ、ｐ型ソース６５ａおよびｐ型ドレイン６５ｂの端部上に重ねた島状に活性層６６をパターニングする。
【００６９】
次に、図９（ｄ）に示すように、基板１２をプラズマＣＶＤ成膜が可能な処理室に移し、酸化シリコン（ＳｉＯx）からなるゲート絶縁膜６７を１０〜２００ｎｍ、好ましくは１００ｎｍの膜厚で成膜する。
【００７０】
次いで、図１０（ｅ）に示すように、パターニングされた活性層６６上に、ゲート絶縁膜６７を介してゲート電極６８を形成する。この際、先ず、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）またはこれらの合金等からなる導電膜を約５０〜２５０ｎｍの膜厚で成膜し、次いでこの導電膜をパターニングすることによりゲート電極６８を形成する。
【００７１】
特に、このゲート電極６８の両端は、ゲート絶縁膜６７およびパターニングされた活性層６６を介して、ｎ型ソース６３ａおよびｎ型ドレイン６３ｂ、ｐ型ソース６５ａおよびｐ型ドレイン６５ｂの端部上に重ねた形状にパターニングされることが好ましい。
【００７２】
以上によって、ｎ型ＴＦＴ領域１２ｎにｎ型の積層ＴＦＴ(以下、ｎ型ＴＦＴと記す）７０を形成し、ｐ型ＴＦＴ領域１２ｐにｐ型の積層ＴＦＴ(以下、ｐ型ＴＦＴと記す）７１を形成する。
【００７３】
次に、図１０（ｆ）に示す工程は、第１実施形態において図５（ｉ）を用いて説明したと同様に行い、ｎ型ＴＦＴ７０およびｐ型ＴＦＴ７１を覆う状態で、酸化シリコン膜４３および窒化シリコン膜４４を層間絶縁膜として連続形成し、その後、水素化アニールを施す。
【００７４】
次いで、図１０（ｇ）に示す工程は、第１実施形態において図５（ｊ）を用いて説明したと同様に行い、ｎ型ソース６３ａおよびｎ型ドレイン６３ｂ、ｐ型ソース６５ａおよびｐ型ドレイン６５ｂに接続された配線電極４５、平坦化絶縁膜４６、配線電極４５に接続された有機ＥＬ素子５２（ＥＬ）を形成し、さらに対向ガラス基板を貼り合わせて表示装置１１’を完成させる。
【００７５】
このような製造方法であっても、上述した第１実施形態と同様に、ｎ型ＴＦＴ７０およびｐ型ＴＦＴ７１を構成する活性層６６、ｎ型ソース・ドレイン層６３、およびｐ型ソース・ドレイン層６５を、反応性熱ＣＶＤ法によって形成している。したがって、第１実施形態と同様に、動作速度の速い多結晶性の半導体薄膜を用いて駆動電流の増大が図られた有機ＥＬ素子ＬＥの低消費電力での駆動が可能なＴＦＴ７０，７１を、より少ない工程数で形成可能であり、さらに結晶化に起因して生じるばらつきが削除されたＴＦＴ７０，７１を得ることが可能になる。また、上述したように、結晶化の工程や不純物の導入工程を省くことが可能になることにより、より大型基板に対して均一な特性のＴＦＴ７０，７１を形成することが可能になり、これらのＴＦＴ７０，７１を備えた低消費電力駆動が可能な表示装置の大型化を実現できる。
【００７６】
尚、上述した第１実施形態および第２実施形態では、第１導電型をｎ型、第２導電型をｐ型として説明を行ったが、第１導電型がｐ型、第２導電型がｎ型であっても良い。コン場合、上述した説明中、ｎ型をｐ型と読み替え、ｐ型をｎ型と読み替えた工程となる。
【図面の簡単な説明】
【００７７】
【図１】実施形態の製造方法に用いる成膜装置の構成図である。
【図２】実施形態で説明する表示装置の画素回路構成図である。
【図３】第１実施形態に製造方法を説明する断面工程図（その１）である。
【図４】第１実施形態の製造方法を説明する断面工程図（その２）である。
【図５】第１実施形態の製造方法を説明する断面工程図（その３）である。
【図６】図３（ａ）に対応する平面図である。
【図７】図３（ｃ）に対応する平面図である。
【図８】第１実施形態のボトムゲート型の積層ＴＦＴの他の構成を説明する図である。
【図９】第２実施形態に製造方法を説明する断面工程図（その１）である。
【図１０】第２実施形態の製造方法を説明する断面工程図（その２）である。
【図１１】従来のボトムゲート型の積層ＴＦＴの製造を説明する図である。
【符号の説明】
【００７８】
１１，１１’…表示装置、１２…基板、１２ｎ…ｎ型ＴＦＴ領域、１２ｐ…ｐ型ＴＦＴ領域、３２，６８…ゲート電極、３３，６７…ゲート絶縁膜、３４，６６…活性層、３５ａ…エッチングストッパ層、３７，６５…ｐ型ソース・ドレイン層、３８…レジストパターン、４０，６３…ｎ型ソース・ドレイン層、４０ａ，６３ａ…ｎ型ソース、４０ｂ，６３ｂ…ｎ型ドレイン、３７ａ，６５ａ…ｐ型ソース、３７ｂ，６５ｂ…ｐ型ドレイン、４１，５４，７０…ｎ型ＴＦＴ（第１導電型の薄膜トランジスタ）、４２，５５，７１…ｐ型ＴＦＴ（第２導電型の薄膜トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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