(57)【要約】【課題】  回路電源Ｖｃｃ投入時に、出力端子部での誤動作を防止する双安定マルチバイブレータ回路を提供する。【解決手段】  ＲＳフリップフロップ回路のＱ出力端子部と、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとで構成されるＮＯＴ回路の入力端子部とを接続した半導体装置において、回路電源Ｖｃｃ投入時に前記出力端子部がＨ出力となるのを阻止する回路を備えたことを特徴とするフリップフロップを提供する。【選択図】図１
2005354447.tif 000002
【特許請求の範囲】
【請求項１】
ＲＳフリップフロップ回路のＱ出力端子部と、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとで構成されるＮＯＴ回路の入力端子部とを接続した半導体装置において、回路電源Ｖｃｃ投入時に前記Ｑ出力端子部がＨ出力となるのを阻止する回路を備えたことを特徴とするフリップフロップ。
【請求項２】
前記の回路電源Ｖｃｃ投入時に前記Ｑ出力端子部がＨ出力となるのを阻止する回路が、半導体基板にポリシリコンで形成されたプルダウン抵抗であり、
前記ポリシリコンで形成されたプルダウン抵抗の一端をＱ出力端子部に接続したことを特徴とする請求項１記載のフリップフロップ。
【請求項３】
前記の回路電源Ｖｃｃ投入時に前記Ｑ出力端子部がＨ出力となるのを阻止する回路が、カレントミラー回路であり、
前記カレントミラー回路が、前記Ｑ出力端子部に接続したことを特徴とする請求項１に記載のフリップフロップ。
【請求項４】
ＲＳフリップフロップ回路のＳ入力がＬでありＲ入力がＨであるとき、Ｑ出力が入力される前記ＮＯＴ回路の入力がＬで立ち上がるように、前記ＮＯＴ回路の閾値電圧を設定したことを特徴とする請求項１に記載のフリップフロップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、双安定マルチバイブレータ（フリップ・フロップ）回路に関する。
【背景技術】
【０００２】
図７は、従来技術による双安定マルチバイブレータ（フリップ・フロップ）回路の概略の回路図である。図７に示す回路では、Ｓ入力（セット入力）が第１のＮＯＴ回路２を介し第１のＮＡＮＤ回路４の片側入力に接続され、Ｒ入力（リセット入力）が第２のＮＯＴ回路６を介し第２のＮＡＮＤ回路８の片側入力に接続される。第１のＮＡＮＤ回路４の出力は第２のＮＡＮＤ回路８のもう一方の入力に接続され、第２のＮＡＮＤ回路８の出力は第１のＮＡＮＤ回路４のもう一方の入力に接続される。これらにより、第１のＮＡＮＤ回路４の出力がＱ出力となるフリップフロップ回路１が形成される。そして、ＰｃｈＭＯＳトランジスタ１０およびＮｃｈＭＯＳトランジスタ１２からなるＮＯＴ回路の入力に前記フリップ・フロップ回路１のＱ出力が接続され、全体として双安定マルチバイブレータ回路の回路構成となる。
【０００３】
上記の回路構成において、Ｓ入力（セット入力）とＲ入力（リセット入力）ともに入力が“Ｌ”の場合、Ｑ出力は“Ｈ”または“Ｌ”で出力固定となり得る。そのため回路電源Ｖｃｃ１４を投入した直後のＱ出力は必ずしも“Ｌ”とならない。回路電源Ｖｃｃ１４投入直後にＱ出力が“Ｈ”固定となってしまうと、システム構成によっては前記フリップ・フロップ回路を有する製品自体が誤動作モードとして立ち上がってしまうことがある。
【０００４】
前記の誤動作モードの発生を防ぐには、回路電源Ｖｃｃ１４投入直後のフリップ・フロップ回路１のＱ出力の論理値を“Ｌ”に固定すればよい。そのために、従来技術では、Ｑ出力を半導体の拡散抵抗を用いた第１のプルダウン抵抗Ｒ（１６）で接地し、回路電源Ｖｃｃ１４投入直後のＱ出力が“Ｌ”となるようにしている。
【０００５】
しかしながら、回路電源Ｖｃｃ１４が急峻に立ち上がった場合（即ち、ｄｖ／ｄｔが大きい場合）、次段のＮＯＴ回路のＰｃｈＭＯＳトランジスタ１０のゲート〜ソース間の寄生容量：Ｃｇｓｐ１８からＩ＝Ｃｇｓｐ×ｄＶ／ｄｔの電流が回路電源Ｖｃｃ１４より第１のプルダウン抵抗Ｒ（１６）に流れ込み、Ｑ出力が“Ｈ”で、即ち誤動作モードで立ち上がるという問題があった（図８）。
【０００６】
また同様に、第１のプルダウン抵抗Ｒ（１６）を半導体の拡散抵抗で構成しているため、ＰＮ接合部の接合容量Ｃｒ（２０）により（図９参照）、ｉ＝Ｃｒ×ｄｖ／ｄｔなる電流が第１のプルダウン抵抗Ｒ（１６）自体に流れ込み、Ｑ出力が“Ｈ”で即ち誤動作モードで立ち上がるという問題があった。
【０００７】
特許文献１に記載の発明は、動作電圧下限を低減でき、入力電圧にノイズが重畳した場合にも安定した出力を得ることができる電圧検出回路、電子機器を提供するものである。但し、プルダウン抵抗に関する考察はなされていない。特許文献２ではプルダウン抵抗について記載されているが、特許文献２に記載の発明は、コンプリメンタリーＭＯＳ構成の半導体集積回路に関するものである。
【特許文献１】特開平１０−２５３６６９号公報
【特許文献２】特開昭６３−３１４９１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、双安定マルチバイブレータ回路において、回路電源Ｖｃｃ投入時に、出力端子部での誤動作を防止することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上記の目的を達成するためになされたものである。本発明に係るフリップフロップは、ＲＳフリップフロップ回路のＱ出力端子部と、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとで構成されるＮＯＴ回路の入力端子部とを接続した半導体装置において、回路電源Ｖｃｃ投入時に前記出力端子部がＨ出力となるのを阻止する回路を備えたことを特徴とするフリップフロップである。
【発明の効果】
【００１０】
本発明を利用することにより、双安定マルチバイブレータ回路において、回路電源Ｖｃｃ投入時に、出力端子部がＨ出力となる誤動作を防止できる。また、プルダウン抵抗をポリシリコンで形成することで、ポリシリコン抵抗をアルミ配線と交差させることができるため、パターン設計（素子レイアウト）の自由度が広がる。また、抵抗の代わりにカレントミラー回路を配置することで、チップサイズの小型化（廉価化）が可能となる。更に、ＰｃｈＭＯＳトランジスタのゲートサイズを適宜設定することで、回路構成が簡単になり、小型で廉価な且つ容易に設計可能な双安定マルチバイブレータを提供できる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照しつつ本発明に係る好適な実施の形態を説明する。
【００１２】
実施の形態１．
図１は、本発明の実施の形態１に係る双安定マルチバイブレータ回路の概略の回路構成を示す図である。
【００１３】
図１に示される回路では、Ｓ入力（セット入力）が、第１のＮＯＴ回路２を介し第１のＮＡＮＤ回路４の片側入力に接続され、Ｒ入力（リセット入力）が、第２のＮＯＴ回路６を介し第２のＮＡＮＤ回路８の片側入力に接続される。第１のＮＡＮＤ回路４の出力は第２のＮＡＮＤ回路８のもう一方の入力に接続され、第２のＮＡＮＤ回路８の出力は第１のＮＡＮＤ回路４のもう一方の入力に接続される。これらにより、第１のＮＡＮＤ回路４の出力がＱ出力となるフリップ・フロップ回路１が形成される。そして、ＰｃｈＭＯＳトランジスタ１０、およびＮｃｈＭＯＳトランジスタ１２からなる次段のＮＯＴ回路の入力に前記フリップ・フロップ回路１のＱ出力が接続される。更に、回路電源Ｖｃｃ１４投入直後のフリップ・フロップ回路１のＱ出力の論理値を“Ｌ”に固定するため、Ｑ出力を半導体のポリシリコンで形成した第２のプルダウン抵抗Ｒ（２２）で接地している。
【００１４】
本発明の実施の形態１では上記回路において、次のような構成を加えている。従来の技術では半導体の拡散抵抗で形成したプルダウン抵抗Ｒ（１６）でＱ出力を設置していたのに対し、実施の形態１では、プルダウン抵抗Ｒ（２２）をポリシリコンで形成している（図２）。図２（１）（２）は、ポリシリコンで形成されたプルダウン抵抗Ｒ（２２）の断面図と平面図である。
【００１５】
プルダウン抵抗Ｒ（２２）をポリシリコンで形成すると、従来技術のような半導体のＰＮ接合部の接合容量がない。従って、回路電源Ｖｃｃ１４が急峻に立ち上がった場合（即ち、ｄｖ／ｄｔが大きい場合）でも、第２のプルダウン抵抗Ｒ（２２）自体に電流が流れ込み、Ｑ出力が“Ｈ”で、即ち誤動作モードで立ち上がるということなく、信頼性の高い製品を得ることができる。
【００１６】
実施の形態２．
図３は、本発明の実施の形態２に係る双安定マルチバイブレータ回路の概略の回路構成を示す図である。
【００１７】
図３に示される回路では、Ｓ入力（セット入力）が、第１のＮＯＴ回路２を介し第１のＮＡＮＤ回路４の片側入力に接続され、Ｒ入力（リセット入力）が、第２のＮＯＴ回路６を介し第２のＮＡＮＤ回路８の片側入力に接続される。第１のＮＡＮＤ回路４の出力は第２のＮＡＮＤ回路８のもう一方の入力に接続され、第２のＮＡＮＤ回路８の出力は第１のＮＡＮＤ回路４のもう一方の入力に接続される。これらにより、第１のＮＡＮＤ回路４の出力がＱ出力となるフリップ・フロップ回路１が形成される。そして、ＰｃｈＭＯＳトランジスタ１０、およびＮｃｈＭＯＳトランジスタ１２からなる次段のＮＯＴ回路の入力に前記フリップ・フロップ回路１のＱ出力が接続される。更に、回路電源Ｖｃｃ１４投入直後のフリップ・フロップ回路１のＱ出力の論理値を“Ｌ”に固定するため、ＮｃｈＭＯＳトランジスタで構成したカレントミラー回路２６を配置し、微小定電流源でＱ出力から電流シンクしている。
【００１８】
すなわち、従来の技術では、半導体の拡散抵抗で形成したプルダウン抵抗Ｒ１６を設置しているのに対し、実施の形態２では、ＮｃｈＭＯＳトランジスタで構成したカレントミラー回路２６を設置している。従って、Ｑ出力と回路電源Ｖｃｃ１４との寄生容量がなく、回路電源Ｖｃｃ１４が急峻に立ち上がった場合（即ち、ｄＶ／ｄｔが大きい場合）でも、Ｑ出力が“Ｈ”で、即ち誤動作モードで立ち上がるということなく、信頼性の高い製品を得ることができる。
【００１９】
実施の形態３．
図４は、本発明の実施の形態３に係る双安定マルチバイブレータ回路の概略の回路構成を示す図である。
【００２０】
図４に示される回路では、Ｓ入力（セット入力）が、第１のＮＯＴ回路２を介し第１のＮＡＮＤ回路４の片側入力に接続され、Ｒ入力（リセット入力）が、第２のＮＯＴ回路６を介し第２のＮＡＮＤ回路８の片側入力に接続される。第１のＮＡＮＤ回路４の出力は第２のＮＡＮＤ回路８のもう一方の入力に接続され、第２のＮＡＮＤ回路８の出力は第１のＮＡＮＤ回路４のもう一方の入力に接続される。これらにより、第１のＮＡＮＤ回路４の出力がＱ出力となるフリップ・フロップ回路１が形成される。そして、ＰｃｈＭＯＳトランジスタ１０、およびＮｃｈＭＯＳトランジスタ１２からなる次段のＮＯＴ回路の入力に前記フリップ・フロップ回路１のＱ出力が接続される。
【００２１】
上記の回路構成において、Ｓ入力（セット入力）とＲ入力（リセット入力）ともに入力が“Ｌ”の場合、Ｑ出力は“Ｈ”または“Ｌ”で出力固定となり得る。そのため回路電源Ｖｃｃ１４を投入した直後のＱ出力は必ずしも“Ｌ”とならない。回路電源Ｖｃｃ１４投入直後にＱ出力が“Ｈ”固定となってしまうと、システム構成によっては前記フリップ・フロッブ回路を有する製品自体が誤動作モードとして立ち上がることがある。
【００２２】
前記の誤動作モードの発生を防ぐには、回路電源Ｖｃｃ１４投入直後のフリップ・フロップ回路のＱ出力の論理を“Ｌ”に固定できればよい。そのために、従来技術では、Ｑ出力を半導体の拡散抵抗を用いた第１のプルダウン抵抗Ｒ（１６）で接地し、回路電源Ｖｃｃ１４投入直後のＱ出力が“Ｌ”となるようにしている。しかしながら、回路電源Ｖｃｃ１４が急峻に立ち上がった場合（即ち、ｄｖ／ｄｔが大きい場合）、次段のＮＯＴ回路のＰｃｈＭＯＳトランジスタ１０のゲート〜ソース間の寄生容量：Ｃｇｓｐ１８からＩ＝Ｃｇｓｐ×ｄＶ／ｄｔの電流が回路電源Ｖｃｃ１４より第１のプルダウン抵抗Ｒ（１６）に流れ込み、Ｑ出力が“Ｈ”で、即ち誤動作モードで立ち上がるという問題がある。
【００２３】
そこで、本発明の実施の形態３に係る双安定マルチバイブレータ回路では、回路電源Ｖｃｃ１４投入直後に、第１のＮＯＴ回路４の入力がＬ（出力がＨ）、第２のＮＯＴ回路６の入力がＨ（出力がＬ）、フリップ・フロップ回路１のＱ出力が入力に接続されるＰｃｈＭＯＳトランジスタ１０およびＮｃｈＭＯＳトランジスタ１２からなる次段のＮＯＴ回路の入力がＬ（出力がＨ）で立ち上がるように、ＮＯＴ回路の閾値電圧が設定されている。このことにより、Ｑ出力が“Ｈ”で、即ち誤動作モードで立ち上がるということがなくなり、信頼性の高い製品を得ることができる。
【００２４】
ＮＯＴ回路は、図５に示されるように、ＰｃｈＭＯＳトランジスタおよびＮｃｈＭＯＳトランジスタから構成される。前段のフリップ・フロップ回路１の影響がない場合、ＮＯＴ回路の入力電圧は、ＰｃｈＭＯＳトランジスタのゲート容量：Ｃｇｓｐ、及びＮｃｈＭＯＳトランジスタのゲート容量：Ｃｇｓｎの容量分圧値（反比例）で決まる。また、ＮＯＴ回路の閾値電圧は、ＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトランジスタとではオン抵抗比で決まり、各々のオン抵抗は、ｋ’／２×Ｗ／Ｌに比例する（ｋ’：定数、Ｗ：ゲート幅、Ｌ：ゲート長）。
【００２５】
従って、図６に示すように、例えば、ＰｃｈＭＯＳトランジスタのゲートサイズを大きくすることで、ＮＯＴ回路の入力容量分圧値は（ゲート容量値は面積に比例するから）高くなるが、ゲートサイズのＬ長方向にのみサイズアップすればＰｃｈＭＯＳトランジスタのオン抵抗は大きくなり、ＮＯＴ回路の閾値電圧は下がることになる。
【００２６】
上記の設定により、電源投入時のＮＯＴ回路の動作開始時の出力論理値を、“Ｌ”または“Ｈ”に決めることができる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に係る双安定マルチバイブレータ回路の概略の回路構成を示す図である。
【図２】ポリシリコンで形成されたプルダウン抵抗Ｒの断面図と平面図である。
【図３】本発明の実施の形態２に係る双安定マルチバイブレータ回路の概略の回路構成を示す図である。
【図４】本発明の実施の形態３に係る双安定マルチバイブレータ回路の概略の回路構成を示す図である。
【図５】ＮＯＴ回路の構成を示す図である。
【図６】ＮＯＴ回路の閾値電圧と入力ゲート容量分圧値とを示すグラフの例である。
【図７】従来技術による双安定マルチバイブレータ（フリップ・フロップ）回路の概略の回路図である。
【図８】従来技術の回路で生じ得る誤動作を示す図である。
【図９】従来技術の回路で使用される拡散抵抗の断面図である。
【符号の説明】
【００２８】
１  フリップ・フロップ回路、  ２  第１のＮＯＴ回路、  ４  第１のＮＡＮＤ回路、  ６  第２のＮＯＴ回路、  ８  第２のＮＡＮＤ回路、  １０  ＰｃｈＭＯＳトランジスタ、  １２  ＮｃｈＭＯＳトランジスタ、  １４  回路電源Ｖｃｃ、  １６  第１のプルダウン抵抗Ｒ、  ２２  第２のプルダウン抵抗Ｒ、  ２４  微小定電流源、  ２６  カレントミラー回路。
【図１】
2005354447.tif 000003
【図２】
2005354447.tif 000004
【図３】
2005354447.tif 000005
【図４】
2005354447.tif 000006
【図５】
2005354447.tif 000007
【図６】
2005354447.tif 000008
【図７】
2005354447.tif 000009
【図８】
2005354447.tif 000010
【図９】
2005354447.tif 000011