(57)【要約】【課題】  半導体記憶装置において、小さな面積で具現できるデューティサイクル校正装置及び方法を提供する。【解決手段】  半導体記憶素子において、第１クロックを遅延させて、遅延された第１クロックを出力するための遅延ライン部と、トス制御信号（該トス制御信号は、第２クロックから生成される）に制御され、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、前記出力タップ部から出力されるクロックを前記第１クロック及び前記第２クロックのうちのいずれかと混合するための位相混合部とを備える。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体記憶素子において、
第１クロックを遅延させて遅延された第１クロックを出力するための遅延ライン部と、
第２クロックから生成されるトス制御信号に制御され、前記遅延された第１クロックを該第１クロックのハイ(Ｈ)パルス幅分だけ遅延させ出力するための出力タップ部と、
前記出力タップ部から出力されるクロックを前記第１クロック及び前記第２クロックのうちのいずれかと混合するための位相混合部と、
を備えてなるデューティサイクル校正装置。
【請求項２】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記位相混合部が、前記出力タップ部から出力される遅延ライン出力反転クロック（該遅延ライン出力反転クロックは、前記遅延された第１クロックを該第１クロックのハイ(Ｈ)パルス幅分だけ遅延させた遅延ライン出力クロックを反転させたクロックである）と前記第１クロックとを混合する
ことを特徴とする請求項１に記載のデューティサイクル校正装置。
【請求項３】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記位相混合部が、前記出力タップ部から出力される遅延ライン出力クロック（該遅延ライン出力クロックは、前記遅延された第１クロックを該第１クロックのハイ(Ｈ)パルス幅分だけ遅延させたクロックである）と前記第２クロックとを混合する
ことを特徴とする請求項１に記載のデューティサイクル校正装置。
【請求項４】
前記位相混合部から出力されるデューティサイクル校正出力クロックの位相とデューティサイクル校正フィードバッククロックの位相とを比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を、前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部とをさらに備えてなる
ことを特徴とする請求項２に記載のデューティサイクル校正装置。
【請求項５】
前記位相比較部が、
前記デューティサイクル校正出力クロックの位相が、前記デューティサイクル校正フィードバッククロックの位相より後行する場合、位相比較信号（該位相比較信号は、第１増加信号、第１減少信号、第２増加信号及び第２減少信号を含む）のうち第１増加信号及び第２減少信号をアクティブにする
ことを特徴とする請求項４に記載のデューティサイクル校正装置。
【請求項６】
前記位相混合制御部が、
前記第２クロックによってカウントされ、前記第１増加信号と前記第１減少信号とを受け取って、複数の第１位相制御信号を生成するための第１カウンタと、
前記第２クロックによってカウントされ、前記第２増加信号と前記第２減少信号とを受け取って、複数の第２位相制御信号を生成するための第２カウンタとを含む
ことを特徴とする請求項５に記載のデューティサイクル校正装置。
【請求項７】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答し、前記複数の第１位相制御信号のうち少なくとも一つ以上のアクティブになった第１位相制御信号を順に増減させ、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答し、前記複数の第２位相制御信号のうち少なくとも一つ以上のアクティブになった第２位相制御信号を順に増減させる
ことを特徴とする請求項６に記載のデューティサイクル校正装置。
【請求項８】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）と、前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）とを含み、
前記並列の第１高インピーダンスインバータのそれぞれが、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合される
ことを特徴とする請求項７に記載のデューティサイクル校正装置。
【請求項９】
前記並列の第１及び第２高インピーダンスインバータが、それぞれ同じ大きさの電流量を流すことができる
ことを特徴とする請求項８に記載のデューティサイクル校正装置。
【請求項１０】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちのいずれかの第１位相制御信号をアクティブにし、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちのいずれかの第２位相制御信号をアクティブにする
ことを特徴とする請求項６に記載のデューティサイクル校正装置。
【請求項１１】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれが、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第１及び第２高インピーダンスインバータの出力は一つのノードに結合されている
ことを特徴とする請求項１０に記載のデューティサイクル校正装置。
【請求項１２】
前記並列の第１高インピーダンスインバータが、それぞれ相違した大きさの電流量を流すことができる
ことを特徴とする請求項１１に記載のデューティサイクル校正装置。
【請求項１３】
半導体記憶素子において、
第１クロックを遅延させて遅延された第１クロックを出力するための遅延ライン部と、
前記第１クロックの相補的信号である第２クロックの第１論理状態の立上りエッジに整列されるトス制御信号に制御され、前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列され、前記遅延された第１クロックの第１論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、
前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記第１クロックとを混合するための位相混合部と
を備えてなるデューティサイクル校正装置。
【請求項１４】
前記位相混合部から出力されるデューティサイクル校正出力クロックの位相とデューティサイクル校正フィードバッククロックの位相とを比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントし、位相制御信号を生成するための位相混合制御部とをさらに備えてなる
ことを特徴とする請求項１３に記載のデューティサイクル校正装置。
【請求項１５】
前記位相比較部が、
前記デューティサイクル校正出力クロックの立上りエッジの位相が前記デューティサイクル校正フィードバッククロックの立上りエッジの位相より後行する場合、位相比較信号（該位相比較信号は、第１増加信号、第１減少信号、第２増加信号及び第２減少信号を含む）のうちの第１増加信号及び第２減少信号をアクティブにする
ことを特徴とする請求項１４に記載のデューティサイクル校正装置。
【請求項１６】
前記位相混合制御部が、
前記第２クロックによってカウントされ、前記第１増加信号と前記第１減少信号とを受け取って、複数の第１位相制御信号を生成するための第１カウンタと、
前記第２クロックによってカウントされ、前記第２増加信号と前記第２減少信号とを受け取って、複数の第２位相制御信号を生成するための第２カウンタとを含む
ことを特徴とする請求項１５に記載のデューティサイクル校正装置。
【請求項１７】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちの少なくとも一つ以上のアクティブになった第１位相制御信号を順に増減させ、
前記第２カウンタは、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちの少なくとも一つ以上のアクティブになった第２位相制御信号を順に増減させる
ことを特徴とする請求項１６に記載のデューティサイクル校正装置。
【請求項１８】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）とを含み、
前記並列の第１高インピーダンスインバータのそれぞれが、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第１及び第２高インピーダンスインバータの出力が一つのノードに結合されている
ことを特徴とする請求項１７に記載のデューティサイクル校正装置。
【請求項１９】
前記並列の第１及び第２高インピーダンスインバータが、それぞれ同じ大きさの電流量を流すことができる
ことを特徴とする請求項１８に記載のデューティサイクル校正装置。
【請求項２０】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちのいずれかの第１位相制御信号をアクティブにし、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちのいずれかの第２位相制御信号をアクティブにする
ことを特徴とする請求項１６に記載のデューティサイクル校正装置。
【請求項２１】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）とを含み、
前記並列の第１高インピーダンスインバータのそれぞれが、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第２高インピーダンスインバータのそれぞれが、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第１及び第２高インピーダンスインバータの出力が一つのノードに結合される
ことを特徴とする請求項２０に記載のデューティサイクル校正装置。
【請求項２２】
前記並列の第１高インピーダンスインバータが、それぞれ相違する大きさの電流量を流すことができる
ことを特徴とする請求項２１に記載のデューティサイクル校正装置。
【請求項２３】
半導体記憶素子のクロックデューティを校正する方法において、
第１クロックを遅延させて、遅延された第１クロックを出力する第１ステップと、
第２クロックから生成されるトス制御信号に制御されて、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力する第２ステップと、
前記第２ステップによって出力されるクロックと前記第１クロック及び前記第２クロックのうちのいずれかと混合する第３ステップと
を含んでなるデューティサイクル校正方法。
【請求項２４】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記第３ステップが、前記第２ステップによって出力される遅延ライン出力反転クロック（該遅延ライン出力反転クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させた遅延ライン出力クロックを反転させたクロックである）と前記第１クロックとを混合する
ことを特徴とする請求項２３に記載のデューティサイクル校正方法。
【請求項２５】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記第３ステップが、前記第２ステップによって出力される遅延ライン出力クロック（該遅延ライン出力クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させたクロックである）と前記第２クロックとを混合する
ことを特徴とする請求項２３に記載のデューティサイクル校正方法。
【請求項２６】
半導体記憶素子のクロックデューティを校正するにおいて、
第１クロックを遅延させて遅延された第１クロックを出力する第１ステップと、
第２クロック（該第２クロックは、前記第１クロックの相補的信号である）の第１論理状態の立上りエッジに整列されるトス制御信号に制御されて、前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列され、前記遅延された第１クロックの第２論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させる第２ステップと、
前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記第１クロックとを混合する第３ステップと
を含んでなるデューティサイクル校正方法。
【請求項２７】
前記第３ステップの遂行によって出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックとの位相を比較することにより、位相比較信号を出力する第４ステップと、
前記位相比較信号を前記第２クロックを基準にカウントし、位相制御信号を生成する第５ステップとを、さらに含んでなる
ことを特徴とする請求項２３、請求項２４または請求項２６のいずれか一項に記載のデューティサイクル校正方法。
【請求項２８】
前記第４ステップが、
前記デューティサイクル校正出力クロックの立上りエッジの位相が前記デューティサイクル校正フィードバッククロックの立上りエッジの位相より後行する場合、位相比較信号（該位相比較信号は、第１増加信号、第１減少信号、第２増加信号及び第２減少信号を含む）のうちの第１増加信号及び第２減少信号をアクティブにする
ことを特徴とする請求項２７に記載のデューティサイクル校正方法。
【請求項２９】
前記第５ステップが、
前記第２クロックによってカウントされ、前記第１増加信号と前記第１減少信号とを受け取って、複数の第１位相制御信号を生成する第６ステップと、
前記第２クロックによってカウントされ、前記第２増加信号と前記第２減少信号とを受け取って、複数の第２位相制御信号を生成する第７ステップとを含む
ことを特徴とする請求項２８に記載のデューティサイクル校正方法。
【請求項３０】
前記第６ステップは、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちの少なくとも一つ以上のアクティブになった第１位相制御信号を順に増減させ、
前記第７ステップは、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちの少なくとも一つ以上のアクティブになった第２位相制御信号を順に増減させる
ことを特徴とする請求項２９に記載のデューティサイクル校正方法。
【請求項３１】
前記第６ステップは、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちのいずれかの第１位相制御信号をアクティブし、
前記第７ステップは、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちのいずれかの第２位相制御信号をアクティブする
ことを特徴とする請求項２９に記載のデューティサイクル校正方法。
【請求項３２】
ディレイロックループを備えてなる半導体記憶素子において、
第１クロック（該第１クロックは、前記ディレイロックループから出力されるＤＬＬ出力クロックと関連する）を遅延させて、遅延された第１クロックを出力するための遅延ライン部と、
トス制御信号（該トス制御信号は、第２クロックから生成される）に制御され、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、
前記出力タップ部から出力されるクロックを前記第１クロック及び前記第２クロックのうちのいずれかと混合するための位相混合部と、
前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックとの位相を比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部と
を備えてなる半導体記憶素子。
【請求項３３】
前記第１クロックは、前記第２クロックの相補的信号であり、
前記位相混合部は、前記出力タップクロックから出力される遅延ライン出力反転クロック（該遅延ライン出力反転クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させた遅延ライン出力クロックを反転させたクロックである）と前記第１クロックとを混合する
ことを特徴とする請求項３２に記載の半導体記憶素子。
【請求項３４】
前記第１クロックは、前記第２クロックの相補的信号であり、
前記位相混合部は、前記出力タップクロックから出力される遅延ライン出力クロック（該遅延ライン出力クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させたクロックである）と前記第２クロックとを混合する
ことを特徴とする請求項３２に記載の半導体記憶素子。
【請求項３５】
ディレイロックループを含む半導体記憶素子において、
第１クロック（該第１クロックは、前記ディレイロックループから出力されるＤＬＬ出力クロックと関連する）を遅延させて、遅延された第１クロックを出力するための遅延ライン部と、
第２クロック（該第２クロックは、前記第１クロックの相補的信号である）の第１論理状態の立上りエッジに整列されるトス制御信号に制御され、前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列され、前記遅延された第１クロックの第２論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、
前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記第１クロックとを混合するための位相混合部と、
前記位相混合部から出力されるデューティサイクル校正出力クロックの位相とデューティサイクル校正フィードバッククロックの位相を比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部と
を備えてなる半導体記憶素子。
【請求項３６】
前記位相比較部が、
前記デューティサイクル校正出力クロックの位相が前記デューティサイクル校正フィードバッククロックの位相より後行する場合、位相比較信号（該位相比較信号は、第１増加信号、第１減少信号、第２増加信号及び第２減少信号を含む）のうちの第１増加信号及び第２減少信号をアクティブにする
ことを特徴とする請求項３２、請求項３３または請求項３５の何れか一項に記載の半導体記憶素子。
【請求項３７】
前記位相混合制御部が、
前記第２クロックによってカウントされ、前記第１増加信号と前記第１減少信号とを受け取って、複数の第１位相制御信号を生成するための第１カウンタと、
前記第２クロックによってカウントされ、前記第２増加信号と前記第２減少信号とを受け取って、複数の第２位相制御信号を生成するための第２カウンタとを含む
ことを特徴とする請求項３６に記載の半導体記憶素子。
【請求項３８】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちの少なくとも一つ以上のアクティブになった第１位相制御信号を順に増減させ、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちの少なくとも一つ以上のアクティブになった第２位相制御信号を順に増減させる
ことを特徴とする請求項３７に記載の半導体記憶素子。
【請求項３９】
前記位相混合部は、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれは、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取って、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合される
ことを特徴とする請求項３８に記載の半導体記憶素子。
【請求項４０】
前記並列の第１及び第２高インピーダンスインバータは、それぞれ同じ大きさの電流量を流すことができる
ことを特徴とする請求項３９に記載の半導体記憶素子。
【請求項４１】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちのいずれかの第１位相制御信号をアクティブにし、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちのいずれかの第２位相制御信号をアクティブにする
ことを特徴とする請求項３７に記載の半導体記憶素子。
【請求項４２】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれが、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第２高インピーダンスインバータのそれぞれが、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合される
ことを特徴とする請求項４１に記載の半導体記憶素子。
【請求項４３】
前記並列の第１高インピーダンスインバータが、それぞれ相違する大きさの電流量を流すことができる
ことを特徴とする請求項４２に記載の半導体記憶素子。
【請求項４４】
ディレイロックループを備える半導体記憶素子において、
前記ディレイロックループが、外部から入力される第２クロックをバッファリングするための入力バッファリング手段を備え、
前記入力バッファリング手段が、
第１クロック（該第１クロックは、前記第２クロックの相補的な信号である）を遅延させて、遅延された第１クロックを出力するための遅延ライン部と、
前記第２クロックに応答して生成されるトス制御信号に制御されて、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、
前記出力タップ部から出力されるクロックを前記第１クロック及び前記第２クロックのうちのいずれかと混合するための位相混合部と、
前記位相混合部から出力されるデューティサイクル校正出力クロックと位相デューティサイクル校正フィードバッククロックの位相とを比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部とを備えてなる
半導体記憶素子。
【請求項４５】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記位相混合部が、前記出力タップクロックから出力される遅延ライン出力反転クロック（該遅延ライン出力反転クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させた遅延ライン出力クロックを反転させたクロックである）と前記第１クロックとを混合する
ことを特徴とする請求項４４に記載の半導体記憶素子。
【請求項４６】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記位相混合部が、前記出力タップクロックから出力される遅延ライン出力クロック（該遅延ライン出力クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させたクロックである）と前記第２クロックとを混合する
ことを特徴とする請求項４４に記載の半導体記憶素子。
【請求項４７】
ディレイロックループを備えてなる半導体記憶素子において、
前記ディレイロックループが、外部から受け取る第２クロックをバッファリングするための入力バッファリング手段を備え、
前記入力バッファリング手段は、
第１クロック（該第１クロックは、前記第２クロックの相補的信号である）を遅延させて、遅延された第１クロックを出力するための遅延ライン部と、
前記第２クロックの第１論理状態の立上りエッジに整列されるトス制御信号に制御されて、前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列され、前記遅延された第１クロックの第１論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、
前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記遅延された第１クロックとを混合するための位相混合部と、
前記位相混合部から出力されるデューティサイクル校正出力クロックの位相とデューティサイクル校正フィードバッククロックの位相とを比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部とを備えてなる
半導体記憶素子。
【請求項４８】
前記位相比較部が、前記デューティサイクル校正出力クロックの位相が該デューティサイクル校正フィードバッククロックの位相より後行する場合、位相比較信号（該位相比較信号は、第１増加信号、第１減少信号、第２増加信号及び第２減少信号を含む）のうちの第１増加信号及び第２減少信号をアクティブにする
ことを特徴とする請求項４４、請求項４５または請求項４７の何れか一項に記載の半導体記憶素子。
【請求項４９】
前記位相混合制御部が、
前記第２クロックによってカウントされ、前記第１増加信号と前記第１減少信号とを受け取って、複数の第１位相制御信号を生成するための第１カウンタと、
前記第２クロックによってカウントされ、前記第２増加信号と前記第２減少信号とを受け取って、複数の第２位相制御信号を生成するための第２カウンタとを含む
ことを特徴とする請求項４８に記載の半導体記憶素子。
【請求項５０】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちの少なくとも一つ以上のアクティブになった第１位相制御信号を順に増減させ、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちの少なくとも一つ以上のアクティブになった第２位相制御信号を順に増減させる
ことを特徴とする請求項４９に記載の半導体記憶素子。
【請求項５１】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれは、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合されている
ことを特徴とする請求項４９に記載の半導体記憶素子。
【請求項５２】
前記並列の第１及び第２高インピーダンスインバータが、それぞれ同じ大きさの電流量を流すことができる
ことを特徴とする請求項５１に記載の半導体記憶素子。
【請求項５３】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちのいずれかをアクティブにし、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちのいずれかをアクティブにする
ことを特徴とする請求項５２に記載の半導体記憶素子。
【請求項５４】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれは、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合されている
ことを特徴とする請求項５３に記載の半導体記憶素子。
【請求項５５】
前記並列の第１高インピーダンスインバータは、それぞれ相違する大きさの電流量を流すことができる
ことを特徴とする請求項５４に記載の半導体記憶素子。
【請求項５６】
ディレイロックループを備える半導体記憶素子において、
外部から受け取る第２クロックをバッファリングするための入力バッファと、
第１クロック（該第１クロックは、前記第２クロックの相補的信号である）を遅延させて、遅延された第１クロックを出力するための遅延ライン部と、
トス制御信号（該トス制御信号は、前記第２クロックに応答して生成される）に制御されて、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、
前記出力タップ部から出力されるクロックを前記第１クロック及び前記第２クロックのうちのいずれかと混合して、前記ディレイロックループ内の遅延ラインに出力するための位相混合部と、
前記位相混合部から出力されるデューティサイクル校正出力クロックの位相とデューティサイクル校正フィードバッククロックの位相とを比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部と
を備えてなる半導体記憶素子。
【請求項５７】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記位相混合部が、前記出力タップクロックから出力される遅延ライン出力反転クロック（該遅延ライン出力反転クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させた遅延ライン出力クロックを反転させたクロックである）と前記第１クロックとを混合する
ことを特徴とする請求項５６に記載の半導体記憶素子。
【請求項５８】
前記第１クロックが、前記第２クロックの相補的信号であり、
前記位相混合部が、前記出力タップクロックから出力される遅延ライン出力クロック（該遅延ライン出力クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させたクロックである）と前記第２クロックとを混合する
ことを特徴とする請求項５６に記載の半導体記憶素子。
【請求項５９】
ディレイロックループを備える半導体記憶素子において、
外部から受け取る第２クロックをバッファリングするための入力バッファと、
第１クロック（該第１クロックは、前記第２クロックの相補的信号である）を遅延させて、遅延された第１クロックを出力するための遅延ライン部と、
前記第２クロックの第１論理状態の立上りエッジに整列されるトス制御信号に制御されて、前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列され、前記遅延された第１クロックの第１論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、
前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記遅延された第１クロックとを混合し、前記ディレイロックループ内の遅延ラインに出力するための位相混合部と、
前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相とを比較することにより、位相比較信号を出力するための位相比較部と、
前記位相比較信号を前記第２クロックを基準にカウントすることにより、位相制御信号を生成するための位相混合制御部と
を備えてなる半導体記憶素子。
【請求項６０】
前記位相比較部が、前記デューティサイクル校正出力クロックの位相が前記デューティサイクル校正フィードバッククロックの位相より後行する場合、位相比較信号（該位相比較信号は、第１増加信号、第１減少信号、第２増加信号及び第２減少信号を含む）のうちの第１増加信号及び第２減少信号をアクティブにする
ことを特徴とする請求項５６、請求項５７または請求項５９の何れか一項に記載の半導体記憶素子。
【請求項６１】
前記位相混合制御部は、
前記第２クロックによってカウントされ、前記第１増加信号と前記第１減少信号とを受け取って、複数の第１位相制御信号を生成するための第１カウンタと、
前記第２クロックによってカウントされ、前記第２増加信号と前記第２減少信号とを受け取って、複数の第２位相制御信号を生成するための第２カウンタとを含む
ことを特徴とする請求項６０に記載の半導体記憶素子。
【請求項６２】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちの少なくとも一つ以上のアクティブになった第１位相制御信号を順に増減させ、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちの少なくとも一つ以上のアクティブになった第２位相制御信号を順に増減させる
ことを特徴とする請求項６１に記載の半導体記憶素子。
【請求項６３】
前記位相混合部は、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれは、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第２高インピーダンスインバータのそれぞれは、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合されている
ことを特徴とする請求項６２に記載の半導体記憶素子。
【請求項６４】
前記並列の第１及び第２高インピーダンスインバータは、それぞれ同じ大きさの電流量を流すことができる
ことを特徴とする請求項６３に記載の半導体記憶素子。
【請求項６５】
前記第１カウンタが、前記第１増加信号及び前記第１減少信号に応答して、前記複数の第１位相制御信号のうちのいずれかの第１位相制御信号をアクティブにし、
前記第２カウンタが、前記第２増加信号及び前記第２減少信号に応答して、前記複数の第２位相制御信号のうちのいずれかの第２位相制御信号をアクティブにする
ことを特徴とする請求項６１に記載の半導体記憶素子。
【請求項６６】
前記位相混合部が、前記遅延された第１クロックを受け取るための第１高インピーダンスインバータ段（該第１高インピーダンスインバータ段は、並列の第１高インピーダンスインバータを含む）及び前記遅延ライン出力反転クロックを受け取るための第２高インピーダンスインバータ段（該第２高インピーダンスインバータ段は、並列の第２高インピーダンスインバータを含む）を含み、
前記並列の第１高インピーダンスインバータのそれぞれが、前記複数の第１位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第２高インピーダンスインバータのそれぞれが、前記複数の第２位相制御信号のうちのいずれかを排他的に受け取り、前記並列の第１及び第２高インピーダンスインバータの出力は、一つのノードに結合されている
ことを特徴とする請求項６５に記載の半導体記憶素子。
【請求項６７】
前記並列の第１高インピーダンスインバータが、それぞれ相違する大きさの電流量を流すことができる
ことを特徴とする請求項６６に記載の半導体記憶素子。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶素子に関し、特に半導体メモリ装置で用いられるクロックのデューティサイクルを校正できる装置及び方法に関する。
【背景技術】
【０００２】
従来のデューティサイクル校正回路(duty cycle correction circuit)は、大きくアナログ方式とデジタル方式で動作する２つの回路に区分される。アナログ方式のデューティサイクル校正回路は、静的電流が大きくて、デューティサイクルを校正できる幅が狭いという短所がある。しかし別の面では、アナログ方式のデューティサイクル校正回路は、校正の正確度が高く、つまり、レゾリューションが精密であり、その回路の面積が小さい、という利点がある。これとは反対に、デジタル方式のデューティサイクル校正回路は、回路の面積が大きく、レゾリューションを高めるのに限界がある。また、デジタル方式のデューティサイクル校正回路は、電源側で発生するノイズの影響を多く受けるという短所がある。しかし、デジタル方式のデューティサイクル校正回路は、静的電流が小さく校正過程が迅速になされ、校正できる幅が広いという利点がある。このような理由から、半導体記憶素子におけるデューティサイクル校正回路には、デジタル方式が多く用いられる。
【０００３】
そのような状況下で、本出願人は、韓国特許出願２００２-２８１２９号に「デューティサイクル校正が可能なデジタルＤＬＬ装置及びデューティサイクル校正方法」を発明の名称として出願し、デジタル方式のデューティサイクル校正回路を提示した。ところが、前記出願された発明では、デューティサイクル校正のために１つのディレイロックループをさらに付加している。上記出願された発明において、２つの閉ループ(closed loop)を構成する位相混合部、遅延モデル及び位相検出部は、半導体記憶素子で占める面積が比較的大きく、半導体記憶素子の面積を減らすのに適合しなかった。また、前記２つの閉ループ内のそれぞれ位相混合部、遅延モデル及び位相検出部は、工程、電圧、温度に関係なく相互に正確に同じ遅延量を有しなければならない。しかし、それぞれの２つの閉ループ上に別に存在する位相混合部、遅延モデル及び位相検出部が同じ遅延量を有するように、各ループを経るクロックを相互にマッチングさせるのが非常に難しいという問題点があった。
【特許文献１】韓国特許出願２００２-２８１２９号公開公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、上述した従来の技術の問題点を解決するためになされたものであって、その目的は、小さな面積で具現できるデューティサイクル校正装置及びその方法を提供することにある。
【０００５】
また、この発明の他の目的は、位相の固定を速かに行なうことができるデューティサイクル校正装置及びその方法を提供することにある。
【０００６】
また、この発明のもう一つの目的は、消費される電流量を減らすことができるデューティサイクル校正装置及びその方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、この発明によれば、この出願の第１発明に係るデューティサイクル校正装置は、半導体記憶素子において、第１クロックを遅延させて遅延された第１クロックを出力するための遅延ライン部と、トス制御信号（トス制御信号は、第２クロックから生成される）に制御されて前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、前記出力タップ部から出力されるクロックを前記第１クロック及び前記第２クロックのうちのいずれかと混合するための位相混合部を含むことができる。
【０００８】
望ましくは、前記第１クロックは、前記第２クロックの相補的信号であり、前記位相混合部は、前記出力タップクロックから出力される遅延ライン出力反転クロック（遅延ライン出力反転クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させた遅延ライン出力クロックを反転させたクロックである）と前記第１クロックとを混合できる。
【０００９】
望ましくは、前記第１クロックは、前記第２クロックの相補的信号であり、前記位相混合部は、前記出力タップクロックから出力される遅延ライン出力クロック（前記遅延ライン出力クロックは、前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させたクロックである）と前記第２クロックとを混合できる。
【００１０】
望ましくは、この出願の第１発明に係るデューティサイクル校正装置は、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を、さらに含むことができる。
【００１１】
また、この出願の第２発明に係るデューティサイクル校正装置は、半導体記憶素子において、第１クロックを遅延させて遅延された第１クロックを出力するための遅延ライン部と、第２クロック（前記第２クロックは、前記第１クロックの相補的信号である）の第１論理状態の立上りエッジに整列されるトス制御信号に制御されて前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列されて、前記遅延された第１クロックの第１論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記遅延された第１クロックとを混合するための位相混合部を含むことができる。
【００１２】
望ましくは、この出願の第２発明に係るデューティサイクル校正装置は、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を、さらに含むことができる。
【００１３】
また、この出願の第３発明に係るデューティサイクル校正方法は、半導体記憶素子のクロックデューティを校正するにおいて、第１クロックを遅延させて遅延された第１クロックを出力する第１ステップと、トス制御信号（トス制御信号は、第２クロックから生成される）に制御されて前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力する第２ステップと、前記第２ステップにより出力されるクロックと前記第１クロック及び第２クロックのうちのいずれかと混合する第３ステップを含むことができる。
【００１４】
また、この出願の第４発明に係るデューティサイクル校正方法は、半導体記憶素子のクロックデューティを校正するにおいて、第１クロックを遅延させて遅延された第１クロックを出力する第１ステップと、第２クロック（第２クロックは、前記第１クロックの相補的信号である）の第１論理状態の立上りエッジに整列されるトス制御信号に制御されて前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列されて、前記遅延された第１クロックの第２論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させる第２ステップと、前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記遅延された第１クロックを混合する第３ステップを含むことができる。
【００１５】
望ましくは、前記この出願のデューティサイクル校正方法は、前記第３ステップの遂行によって出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力する第４ステップと、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成する第５ステップをより含むことができる。
【００１６】
また、この出願の第５発明に係る半導体記憶素子は、ディレイロックループを含む半導体記憶素子において、第１クロック（第１クロックは、前記ディレイロックループから出力されるＤＬＬ出力クロックと関連する）を遅延させて遅延された第１クロックを出力するための遅延ライン部と、トス制御信号（トス制御信号は、第２クロックから生成される）に制御されて前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分遅延させて出力するための出力タップ部と、前記出力タップ部から出力されるクロックを前記第１クロック及び第２クロックのうち、いずれかと混合するための位相混合部と、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を含むことができる。
【００１７】
また、この出願の第６発明に係る半導体記憶素子は、ディレイロックループを含む半導体記憶素子において、第１クロック（第１クロックは、前記ディレイロックループから出力されるＤＬＬ出力クロックと関連する）を遅延させて遅延された第１クロックを出力するための遅延ライン部と、第２クロック（第２クロックは、前記第１クロックの相補的信号である）の第１論理状態の立上りエッジに整列されるトス制御信号に制御されて前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列されて、前記遅延された第１クロックの第２論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記第１クロックとを混合するための位相混合部と、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を含むことができる。
【００１８】
また、この出願の第７発明に係る半導体記憶素子は、ディレイロックループを含む半導体記憶素子において、前記ディレイロックループは、外部から受け取る第２クロックをバッファリングするための入力バッファリング手段を含んでおり、前記入力バッファリング手段は、第１クロック（第１クロックは、前記第２クロックの相補的な信号である）を遅延させて遅延された第１クロックを出力するための遅延ライン部と、前記第２クロックに応答して生成されるトス制御信号に制御されて前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、前記出力タップ部から出力されるクロックを前記第１クロック及び第２クロックのうちのいずれかと混合するための位相混合部と、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を含むことができる。
【００１９】
また、この出願の第８発明に係る半導体記憶素子は、ディレイロックループを含む半導体記憶素子において、前記ディレイロックループは外部から受け取る第２クロックをバッファリングするための入力バッファリング手段を含んでおり、前記入力バッファリング手段は、第１クロック（第１クロックは、前記第２クロックの相補的信号である）を遅延させて遅延された第１クロックを出力するための遅延ライン部と、前記第２クロックの第１論理状態の立上りエッジに整列されるトス制御信号に制御されて前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列されて、前記遅延された第１クロックの第１論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記遅延された第１クロックを混合するための位相混合部と、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を含むことができる。
【００２０】
また、この出願の第９発明に係る半導体記憶素子は、ディレイロックループを含む半導体記憶素子において、外部から受け取る第２クロックをバッファリングするための入力バッファと、第１クロック（第１クロックは、前記第２クロックの相補的信号である）を遅延させて遅延された第１クロックを出力するための遅延ライン部と、トス制御信号（トス制御信号は、前記第２クロックに対応して生成される）に制御されて前記遅延された第１クロックを前記第１クロックのハイ(Ｈ)パルス幅分だけ遅延させて出力するための出力タップ部と、前記出力タップ部から出力されるクロックを前記第１クロック及び第２クロックのうちのいずれかと混合して前記ディレイロックループ内の遅延ラインに出力するための位相混合部と、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を含むことができる。
【００２１】
また、この出願の第１０発明に係る半導体記憶素子は、ディレイロックループを含む半導体記憶素子において、外部から受け取る第２クロックをバッファリングするための入力バッファと、第１クロック（第１クロックは、前記第２クロックの相補的信号である）を遅延させて遅延された第１クロックを出力するための遅延ライン部と、前記第２クロックの第１論理状態の立上りエッジに整列されるトス制御信号に制御されて前記遅延された第１クロックの第１論理状態を有するパルスの立下りエッジに整列されて、前記遅延された第１クロックの第１論理状態でのパルス幅分だけ遅延させた遅延ライン出力クロックを出力させるための出力タップ部と、前記遅延ライン出力クロックを反転させた遅延ライン出力反転クロックと前記遅延された第１クロックを混合して前記ディレイロックループ内の遅延ラインに出力するための位相混合部と、前記位相混合部から出力されるデューティサイクル校正出力クロックとデューティサイクル校正フィードバッククロックの位相を比較して位相比較信号を出力するための位相比較部と、前記位相比較信号を前記第２クロックを基準にカウントして位相制御信号を生成するための位相混合制御部を含むことができる。
【発明の効果】
【００２２】
この発明によれば、デューティサイクル校正装置が占める面積を大幅に縮めることができ、これによって消費される電力も減らすことができる。そして、デューティサイクル校正動作を行うために必要とする時間を大幅に縮めることができる。すなわち、従来のディレイロックループを使用する場合、数十ないし２００サイクル程度の安定した期間を経てデューティサイクル校正動作を行っていたが、この発明のデューティサイクル校正装置が採用されたディレイロックループによれば、単に１クロックだけでデューティサイクル校正動作を行うことができるという効果が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、添付の図面を参照しながら、この発明の最も好ましい実施の形態を説明する。
【００２４】
図１は、この発明の一実施形態に係るデューティサイクル校正装置のブロック図であ  り、図２は、図１に示された各ブロックの動作を説明する動作タイミング波形図である。
【００２５】
図１に示されたように、この発明の実施の形態に係るデューティサイクル校正装置は、遅延ライン部１０１、バッファ１０２、出力タップ部１０３及びＤＣＣ位相混合器１０４を備えてなる。遅延ライン部１０１は、外部から印加される外部クロックclkを反転させた外部反転クロックclkbを遅延させる。バッファ１０２は、外部クロックｃｌｋをバッファリングし、トス制御信号toss-ctlを出力する。出力タップ部１０３は、バッファ１０２から出力されるトス制御信号toss-ctlに制御され、遅延ライン部１０１内の遅延ラインを経る外部反転クロックclkbを外部反転クロックclkbの「Ｈ」パルス幅分だけ位相を遅延させて、遅延ライン出力クロックDL_oclkを出力する。ＤＣＣ位相混合器は、外部反転クロックclkbと遅延ライン出力クロックDL_oclkを反転させた遅延ライン出力反転のDL_oclkの位相を用いて、外部クロックclkのデューティを校正する。位相比較器１０５は、ＤＣＣ位相混合器１０４から出力されるDCC_oclkの位相とＤＣＣフィードバッククロックDCC_fbclkの位相とを比較する。位相比較器１０５の比較結果によって、位相混合制御器１０６は、クロックの位相を制御できる信号をＤＣＣ位相混合器１０４に出力する。
【００２６】
図示されていないが、他の実施の形態に係るデューティサイクル校正装置において、外部反転クロックclkbが受け取られると、遅延ライン部１０１は外部クロックを遅延させ、バッファ１０２は外部反転クロックをバッファリングしトス制御信号toss-ctlを出力できる。この時、ＤＣＣ位相混合器１０４は、外部clkと遅延ライン出力クロックDL_oclkとを受け取って、双方の位相を混合することもできる。もちろん、この場合にＤＣＣ位相混合器１０４から出力されるクロックは、図２に示すクロックと反対の位相を有する。
【００２７】
図３は、図１に示す遅延ライン部及び出力タップ部の回路図である。図３に示すように、出力タップ部１０３は、バッファ１０２から出力されるトス制御信号toss-ctlに制御されて、遅延ライン部１０１内の遅延ラインを経る外部反転クロックclkbを外部反転クロックclkbの「Ｈ」パルス幅分だけ位相を遅延させて、遅延ライン出力クロックDL_oclkを出力する。すなわち、立上りエッジの外部反転クロックclkbは、遅延ライン部１０１内の遅延ラインに沿って行きトス制御信号toss-ctlが「Ｈ」状態に遷移すれば、出力タップ部１０３に出力されることができる。図１に示す実施の形態によれば、この発明は、ここで記載された範囲に限定されないが、出力タップ部１０３の出力端にインバータがあることもできる。また、他の実施の形態によれば、この発明は、ここで記載された範囲に限定されないが、このインバータは、出力タップ部１０３内に位置させることができる。さらに他の実施の形態によれば、このインバータは、位相混合器１０４内に位置させることもできる。
【００２８】
トス制御信号toss-ctlは、実施の形態によれば、外部クロックclkのハイパルスの立上りエッジに整列される信号である。また、トス制御信号toss-ctlは、他の実施の形態によれば、外部反転クロックclkbのハイパルスの立下りエッジに整列される信号である。一方、図２によれば、トス制御信号toss-ctlのパルス幅が、外部クロックのパルス幅と同じように出力される。しかし、これは実施の形態に過ぎず、外部クロックclkのハイパルスの立上りエッジと整列されて、トス制御信号toss-ctlが「Ｈ」状態にイネーブルされることもできる。トス制御信号toss-ctlが「Ｌ」状態であれば、出力タップ部１０３内の個別出力タップを構成する３入力ＮＡＮＤゲート(3-input NAND gate)の出力が全て「Ｈ」状態を有するようになる。これによって、外部反転クロックclkbは、遅延ライン部の中を通過できる。外部反転クロックclkbの進行によって遅延ラインの出力が「Ｌ」状態から「Ｈ」状態に遷移する。遅延ライン部１０１内の単位遅延セルＵＤＣ(unit delay cell)及び出力タップ部１０３内の個別出力タップの動作例を表１に説明する。
【００２９】
【表１】
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【００３０】
表１に示すように、外部反転クロックclkbの立上りエッジが、現在単位遅延セル３０２を通過していれば、出力タップ３１２内の３入力ＮＡＮＤゲートの出力が「Ｌ」状態を有するようになる。３入力ＮＡＮＤゲートの出力は、出力タップ３１２内の伝達ゲートをターンオンして、遅延ライン出力クロックDL_oclkに出力される。これによって、遅延ライン出力クロックDL_oclkの立上りエッジは、外部クロックclkの立下りエッジに整列されることができる。
【００３１】
この発明の実施の形態によれば、ＤＣＣ位相混合器１０４は、外部反転クロックclkbの位相と遅延ライン出力クロックDL_oclkを反転させた遅延ライン出力反転クロックDL_oclkの位相とを混合することによって、外部クロックclkのデューティを校正できる。
【００３２】
また、この発明の他の実施の形態によれば、ＤＣＣ位相混合器１０４は、外部クロックclkと遅延ライン出力クロックDL_oclkとを受け取って、双方の位相を混合することができる。もちろん、この場合にＤＣＣ位相混合器１０４から出力されるクロックは、図２に示すクロックと相補的である。
【００３３】
ところが、以上の構成だけではＤＣＣ位相混合器１０４から所望の出力を得られないこともあるため、この発明に係るデューティサイクル校正装置は、位相比較器１０５と位相混合制御機１０６とをさらに備えることが好ましい。
【００３４】
図５に示しているように、この発明に係る位相比較器１０５は、ＤＣＣ位相混合器１０４から出力されるＤＣＣ出力クロックDCC_oclkの位相とＤＣＣフィードバッククロックDCC_fbclkとの位相を比較して、位相比較信号S1_Inc、S1_Dec、S2_Inc、S2_Decを出力する。ここで、外部クロックclkのデューティ比が５０％を超過した場合は、ＤＣＣ出力クロックDCC_oclkの立上りエッジの位相がＤＣＣフィードバッククロックDCC_fbclkの立上りエッジより後行するようになる。この場合、位相比較器１０５でS1を増加させ、S2は減少させる。反面、外部クロックclkのデューティ比が５０％未満である場合は、ＤＣＣ出力クロックDCC_oclkの立上りエッジの位相がＤＣＣフィードバッククロックDCC_fbclkの立上りエッジより先行する。この場合、位相比較器１０５でS1を減少させ、S2は増加させる。
【００３５】
位相混合制御器１０６は、図６に示しているように、位相比較信号S1_Inc、S1_Dec、S2_Inc、S2_Decを用いて、受け取るクロックをカウントし、位相制御信号S1_1、…、S1_N、S2_1、…、S2_Nを出力する複数個のＮビットカウンタで構成することができる。すなわち、位相比較信号S1_Inc、S1_Decに応答して、アクティブになる位相制御信号S1_1、…、S1_Nの個数を順に増加又は減少させる。同様に、位相比較信号S2_Inc、S2_Decに応答してアクティブになる位相制御信号S2_1、…、S2_Nの個数を順に増加又は減少させる。これによって、図４に示しているように、ＤＣＣ位相混合器１０４は、外部反転クロックclkbの位相と遅延ライン出力反転クロックDL_oclkbの位相とを混合できる。
【００３６】
さらに詳細な動作を説明する。仮に、外部反転クロックclkbの位相が遅延ライン出力反転クロックDL_oclkbより先行していると仮定する。位相の差に応じて、Ｎビットカウンタ１では第１から第３までの上位位相制御信号S1_1〜S1_3をアクティブにし、Ｎビットカウンタ２では第１の下位位相制御信号S2_1をアクティブにすることができる。これによって、図４に示されるＤＣＣ位相混合器１０４では、外部反転クロックclkbの位相と遅延ライン出力反転クロックDL_oclkbの位相の２つの位相が、ターンオンされる高インピダンスインバータによって混合される。この時、外部反転クロックclkbと遅延ライン出力反転クロックDL_oclkbの内の先行する方の信号から１／４の位置で混合されたクロックが発生される。
【００３７】
一方、図６に示す位相混合制御機１０６の他の実施の形態として、位相制御信号S1_1、…、S1_Nのうちのいずれかをアクティブにし、位相制御信号S2_1、…、S2_Nのうちのいずれかをアクティブにするように構成することができる。このために、図４のＤＣＣ位相混合器１０４内の複数の高インピーダンスインバータのサイズを、それぞれ異なるように設計する必要がある。すなわち、位相差が大きくなるほど、位相制御信号に応答してターンオンされる高インピダンスインバータのサイズも大きくなる。また、図４のＤＣＣ位相混合器１０４内の個別の高インピーダンスインバータのサイズは同様に維持しながら、複数の高インピーダンスインバータを直列及び並列に組み合わせて構成する方法もある。ここで、位相混合制御器１０６内の複数の高インピーダンスインバータのサイズを異なるようにするための方法は種々あるが、簡単のため詳細の説明は省く。
【００３８】
図７は、この発明の他の実施の形態に係るデューティサイクル校正装置の全体ブロック図であり、図１に示す実施の形態と入力信号面で差がある。すなわち、他の実施の形態によれば、外部から直接外部クロックclkと反転クロックclkbとを印加される。
【００３９】
上述のような構成を有するこの発明のデューティサイクル校正装置は、ディレイロックループ（ＤＬＬ）の出力端に結合されて動作することができる。または、この発明のデューティサイクル校正装置は、ディレイロックループの入力端に結合されて動作することができる。すなわち、クロック入力バッファに使われることができる。また、この発明のデューティサイクル校正装置は、クロック入力バッファとディレイロックループの間に位置させて動作させることもできる。
【００４０】
なお、この発明は、上記した実施の形態に限られるものではなく、この発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらもこの発明の技術的範囲に属する。
【図面の簡単な説明】
【００４１】
【図１】この発明の一実施形態に係るデューティサイクル校正装置の全体ブロック図である。
【図２】図１のデューティサイクル校正装置の動作タイミング波形図である。
【図３】図１の遅延ライン部及び出力タップ部の細部回路図である。
【図４】図１のＤＣＣ位相混合器の細部回路図である。
【図５】図１の位相比較器の細部回路図である。
【図６】図１の位相混合制御器の細部回路図である。
【図７】この発明の他の実施形態に係るデューティサイクル校正装置の全体ブロック図である。
【符号の説明】
【００４２】
１０１…遅延ライン部、１０２…バッファ、１０３…出力タップ部、１０４…ＤＣＣ位相混合器、１０５…位相比較器、１０６…位相混合制御器。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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