(57)【要約】【課題】多結晶性の半導体薄膜を用いることで動作速度が速く、かつ特性ばらつきの小さい薄膜トランジスタをより少ない工程数で形成可能であり、さらに基板の大型化が可能な薄膜トランジスタの製造方法を提供する。【解決手段】複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層２４を基板２１上に形成する。ソース・ドレイン層２４をパターニングすることにより、ソース領域２４ａおよびドレイン領域２４ｂを形成する。ソース領域２４ａおよびドレイン領域２４ｂを覆う状態で、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層２５を形成する。活性層２５の上部にゲート絶縁膜２６を形成する。ゲート絶縁膜２６および活性層２５を介してソース領域２４ａおよびドレイン領域２４ｂの端部上に両端部が所定状態で重ねて配置されるようにゲート電極２７を形成する。【選択図】図２
2005108930.tif 000002
【特許請求の範囲】
【請求項１】
複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を基板上に形成する工程と、
前記ソース・ドレイン層をパターニングすることにより、ソース領域およびドレイン領域を形成する工程と、
前記ソース領域およびドレイン領域を覆う状態で、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する工程と、
前記活性層の上部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜および活性層を介して前記ソース領域およびドレイン領域の端部上に両端部が所定状態で重ねて配置されるようにゲート電極を形成する工程とを行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
基板上にゲート電極を形成し、これをゲート絶縁膜で覆う工程と、
前記ゲート絶縁膜上に、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する工程と、
複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を前記活性層上に形成する工程と、
前記ソース・ドレイン層をパターニングすることにより、前記ゲート絶縁膜および活性層を介して前記ゲート電極の両端部上にそれぞれの端部が所定状態で重ねて配置されるようにソース領域とドレイン領域とを形成する工程とを行う
ことを特徴とする薄膜トランジスタの製造方法。
【請求項３】
基板上に、ゲート電極と、ゲート絶縁膜と、半導体薄膜からなる活性層と、ソース領域およびドレイン領域とがこの順、または逆の順に積層されてなる薄膜トランジスタにおいて、
前記活性層と、ソース領域およびドレイン領域とが、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって形成された多結晶性の半導体薄膜で構成され、
前記ゲート絶縁膜および活性層を介して、前記ゲート電極の両端部と、前記ソース領域およびドレイン領域の端部がそれぞれ所定状態に重ねて配置されている
ことを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にアクティブマトリクス型の液晶表示装置や有機エレクトロルミネッセンス（以下ＥＬ）表示素子等の駆動用素子として好適に用いられる多結晶シリコンを用いた積層型の薄膜トランジスタの製造方法および薄膜トランジスタに関するものである。
【背景技術】
【０００２】
アクティブマトリックス型の表示装置における駆動用素子におは、薄膜トランジスタ（thin film transistor：ＴＦＴ）が用いられている。このうち、ソース・ドレイン領域とは別の層で活性層を形成した積層型のＴＦＴは、ソース・ドレイン領域とチャネル部とが同一の半導体層で構成されているプレーナ構造のＴＦＴと比較して、製造プロセスにおいて使用するマスク数が少ないと言った優位な点を有している。以下に、積層型のＴＦＴの製造工程を説明する。
【０００３】
図９は、ボトムゲート型の積層ＴＦＴの断面図である。この図に示すボトムゲート型の積層ＴＦＴを形成するには、先ず、基板１０１上にゲート電極１０２をパターン形成し、さらにゲート絶縁膜１０３を形成する。次いで、ＣＶＤ法によって非晶質シリコンからなる不純物を含有しない半導体薄膜１０４を形成した後、レーザ光を照射することによって半導体薄膜１０４を多結晶化させ、さらにこの半導体薄膜１０４をパターニングして活性層１０４ａとする。次に、多結晶シリコンからなる活性層１０４ａの中央部を覆う形状で絶縁性の保護パターン１０５を形成する。その後、プラズマＣＶＤ法によって不純物をドーピングしつつ、不純物を含有する非晶質シリコンからなる半導体薄膜１０６を形成し、さらにこの上部に金属膜１０７を形成する。その後、金属膜１０７および半導体薄膜１０６をパターニングすることにより、半導体薄膜１０６からなるソース領域１０６ａとドレイン領域１０６ｂと、金属膜１０７からなる電極１０７ａ，１０７ｂとを形成することで、ボトムゲート型の積層ＴＦＴを得る。このようなボトムゲート型の積層ＴＦＴにおいては、ゲート絶縁膜１０３と活性層１０４ａとの界面にチャネルが形成される。また、活性層１０４ａの不純物濃度を１０17／ｃｍ3以下とすることで、この活性層１０４ａを電界緩和領域として機能させることもできる（以上、下記特許文献１参照）。
【０００４】
一方、図１０（１）はトップゲート型の積層ＴＦＴの断面図である。この図に示すトップゲート型の積層ＴＦＴを形成するには、先ず、基板２０１上に多結晶シリコン膜２０２を形成した後、レジストパターンをマスクにしたイオン注入によってソース・ドレイン形成用の不純物を多結晶シリコン膜２０２に導入し、さらにこの多結晶シリコン膜２０２をパターニングすることによってソース領域２０２ａおよびドレイン領域２０２ｂを形成する。次に、ソース領域２０２ａおよびドレイン領域２０２ｂを覆う状態で非晶質シリコン膜２０３を形成し、この非晶質シリコン膜２０３にレーザ光を照射することによって結晶化を図り、その後パターニングを行うことにより多結晶シリコンからなる活性層２０３ａを形成する。次に、この活性層２０３ａ上にゲート絶縁膜２０４（断面図のみに図示）を形成し、さらに活性層２０３ａ上にゲート絶縁膜２０４を介してゲート電極２０５をパターン形成することで、トップゲート型の積層ＴＦＴを得る。尚、ゲート電極２０５は、ソース領域２０２ａ、ドレイン領域２０２ｂに対して所定の重なりｄ１，ｄ２を有するように設けることで、ゲート電極２０５とソース領域２０２ａおよびドレイン領域２０２との重なりｄ１，ｄ２で生じる寄生容量の過剰な増加が防止される（以上、下記特許文献２参照）。
【０００５】
【特許文献１】特開２００１−１０２５８４号公報（特開に図１および段落０００９〜００１３参照）
【特許文献２】特許第２７５９１９号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、ＴＦＴを駆動用素子として用いるフラットパネルディスプレイのうち有機ＥＬディスプレイは、自発光型の素子（有機ＥＬ素子）を配列してなるディスプレイであり、色再現性、広視野角、高速応答性、高コントラスト等の多くの優れた特徴を有する。そして、この有機ＥＬディスプレイに用いられる有機ＥＬ素子は、電流駆動型の素子であるため、これを駆動する画素トランジスタは電流駆動能力に優れる多結晶シリコンを用いた多結晶シリコンＴＦＴが好ましい。このため、上述した積層型のＴＦＴにおいては、活性層およびソース・ドレインを多結晶シリコンで構成することにより、高い電流駆動能力を得ることができる。
【０００７】
ここで、従来の多結晶シリコンＴＦＴの製造プロセスにおいては、上述したように、非晶質シリコン膜にエキシマレーザーを照射して溶融再結晶化を図ることで多結晶シリコン膜を形成している。しかしながら、このような方法では、結晶化の工程が追加となるだけではなく、レーザエネルギーのばらつきに起因して、薄膜トランジスタの特性にもばらつきが生じる。
【０００８】
また特に、ソース・ドレインの形成においては、イオンドーピング装置やイオン注入装置でドーパントを注入し、熱アニール、またはランプアニール等の方法で不純物の活性化を図っている。しかしながら、これらの装置は、基板サイズが高々７３０×９２０ｍｍ2程度のいわゆる第４世代基板までが限界であり、それ以上の装置の大型化は極めて困難であり、ディスプレイの大型化を妨げる要因となっている。
【０００９】
そこで本発明は、多結晶性の半導体薄膜を用いることで動作速度が速く、かつ駆動電流の増大が可能で特性ばらつきの小さい薄膜トランジスタを、より少ない工程数で形成可能であり、さらに基板の大型化が可能な薄膜トランジスタの製造方法、およびこの方法によって形成された薄膜トランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の薄膜トランジスタの第１の製造方法は、次の手順で行うことを特徴としている。先ず、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を基板上に形成する。次に、ソース・ドレイン層をパターニングすることにより、ソース領域およびドレイン領域を形成する。その後、ソース領域およびドレイン領域を覆う状態で、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する。そして、この活性層の上部にゲート絶縁膜を形成した後、ゲート絶縁膜および活性層を介してソース領域およびドレイン領域の端部上に両端部が所定状態で重ねて配置されるようにゲート電極を形成する。
【００１１】
また、第２の製造方法は、次の手順で行うことを特徴としている。先ず、基板上にゲート電極を形成し、これをゲート絶縁膜で覆う。次に、ゲート絶縁膜上に、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、多結晶性の半導体薄膜からなる活性層を形成する。その後、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって、不純物を含有する多結晶性の半導体薄膜からなるソース・ドレイン層を活性層上に形成する。次いで、ソース・ドレイン層をパターニングすることにより、ゲート絶縁膜および活性層を介してゲート電極の両端部上にそれぞれの端部が所定状態で重ねて配置されるように、ソース領域とドレイン領域とを形成する。
【００１２】
このような第１の製造方法および第２の製造方法によれば、反応性熱ＣＶＤ法によって、活性層とソース・ドレイン層とを形成することにより、半導体薄膜を結晶化させる工程を特に行うことなく、予め結晶性を有する構成の半導体薄膜からなるこれらの層を積層した積層型の薄膜トランジスタが得られることになる。したがって、結晶化のための工程を省きながらも、活性層とソース・ドレイン層とが結晶性の半導体薄膜で構成されることにより、非結晶質の半導体薄膜を用いた場合よりも動作速度の速い積層型の薄膜トランジスタが得られることになる。また、結晶化のための工程が省かれることにより、結晶化工程に起因して生じる各種ばらつきを懸念する必要がなくなるため、特性の均一化が図られることにもなる。さらに、ソース・ドレイン層として、予め不純物を導入した結晶性の半導体薄膜が成膜されるため、成膜後に不純物を導入するための工程を行う必要もない。
【００１３】
そして、特に、第１の製造方法によればトップゲート型の薄膜トランジスタが得られ、第２の製造方法によればボトムゲート型の薄膜トランジスタが得られる。これらの薄膜トランジスタは、ゲート絶縁膜および活性層を介して、ゲート電極の両端部と、ソース領域およびドレイン領域の端部がそれぞれ所定状態に重ねて配置されたものとなる。このため、ゲート電極−ソース領域間、およびゲート電極−ドレイン領域間のそれぞれに活性層部分が狭持された状態となる。したがって、薄膜トランジスタがＯＮの状態では、この狭持された活性層部分が電界によって変調されて低抵抗になり、ＯＮ電流を増大させることができる。
【００１４】
また、本発明は、上述の第1の製造方法および第２の製造方法によって得られる薄膜半導体装置でもあり、活性層と、ソース領域およびドレイン領域とが、複数の異なるガスの反応エネルギーを利用する反応性熱ＣＶＤ法によって形成された多結晶性の半導体薄膜で構成されている。そして、ゲート絶縁膜および活性層を介して、ゲート電極の両端部と、ソース領域およびドレイン領域の端部がそれぞれ所定状態に重ねて配置されていることを特徴としている。
【発明の効果】
【００１５】
以上説明したように、本発明の薄膜トランジスタの製造方法によれば、反応性熱ＣＶＤ法によって、活性層とソース・ドレイン層とを成膜することにより、半導体薄膜を結晶化させる工程やソース・ドレイン層に対して不純物を導入する工程を行うことなく、動作速度の速い多結晶性の半導体薄膜を用いて、ＯＮ電流の増大すなわち駆動電流の増大が図られた積層型の薄膜トランジスタを得ることが可能になる。この結果、製造工程の簡略化および製造コストの低減を図ると共に、結晶化に起因して生じるばらつきが削除された薄膜トランジスタを得ることが可能になる。また、上述したように、結晶化の工程や不純物の導入工程を省くことが可能になることにより、より大型基板に対して均一な特性の薄膜トランジスタを形成することが可能になり、この薄膜トランジスタを備えた表示装置の大型化を実現できる。
【００１６】
また、本発明の薄膜トランジスタによれば、反応性熱ＣＶＤ法によって得られた多結晶性の半導体薄膜でソース・ドレイン層と活性層と構成したことにより、積層型の薄膜トランジスタにおける動作速度の向上を図り、さらにソース領域およびドレイン領域とゲート電極との間に所定の重なりを設けたことで駆動電流の増大を図ることが可能になる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。尚、以下の実施形態においては、本発明の薄膜トランジスタ（ＴＦＴ）の製造方法に用いられる処理装置の構成、この処理装置を用いた製造方法、この製造方法によって形成される薄膜トランジスタの順に説明を行う。
【００１８】
＜処理装置＞
図１は、下記実施形態において使用される処理装置の一例を示す構成図である。この図に示す処理装置１は成膜処理装置であり、内部が気密状態に保たれるようにシールされた複数の処理室２、３を備えている。これらの処理室２、３は搬送室４を介して連通され、処理室２−処理室３間において、基板Ｗを大気解放することなく移送可能に構成されている。また、処理室２，３は反応性熱ＣＶＤによる成膜が可能な構成となっており、特に処理室２はプラズマＣＶＤによる成膜も可能な構成となっている。
【００１９】
これらの処理室２，３には、ここでの図示を省略した減圧手段（例えばターボ分子ポンプ：ＴＭＰ）および自動圧力制御手段（ＡＰＣ）が設けられ、内部が所望の一定圧力に保たれるように構成されている。
【００２０】
また、各処理室２，３内には、基板保持手段を兼ねる下部電極５と、下部電極５上に対向配置されたガス拡散手段を兼ねる上部電極６とが設けられている。そして、特に処理室２における下部電極５−上部電極６間には高周波電源（ＲＦ）７が接続されている。また、基板保持手段を兼ねる各下部電極５には加熱手段８が設けられている。加熱手段８は例えば電気的に加熱するヒーターであり、下部電極５に保持された基板Ｗを２００℃〜６００℃に維持できるようになっている。
【００２１】
一方、ガス拡散手段を兼ねる上部電極６には、処理室２内に複数種のガスを供給するガス供給手段９が接続されている。このガス供給手段９には、成膜に必要とするガスの種類に応じて複数の供給ライン（図示省略）が接続され、例えばシラン（ＳｉＨ4）、アンモニア（ＮＨ3）、二窒化一窒素（Ｎ2Ｏ）、ジシラン（Ｓｉ2Ｈ6）、フッ素（Ｆ2）、四フッ化ゲルマニウム（ＧｅＦ4）、ホスフィン（ＰＨ3）、ジボラン（Ｂ2Ｈ6）、アルシン（ＡｓＨ3）、窒素（Ｎ2）、酸素（Ｏ2）、ヘリウム（Ｈｅ）、アルゴン（Ａｒ）、水素（Ｈ2）等の成膜ガス（原料ガスおよび希釈ガス）Ｇがそれぞれの割合で処理室２，３内にそれぞれ供給される構成となっている。また、各ガス供給手段９にはマスフローコントローラ（ＭＦＣ）９ａが設けられ、処理室２，３内へのガス供給量が個別に調整される。
【００２２】
そして、上述した高周波電源（ＲＦ）７、加熱手段８の電源（ヒーター電源）、およびマスフローコントローラ９ａには、これらを制御するシーケンスコントローラ１０が接続されている。
【００２３】
このような構成の処理装置１においては、例えば窒化シリコン膜や酸化シリコン膜等の絶縁膜を成膜する際には、ガス供給手段９によってＳｉＨ4、ＮＨ3、Ｎ2Ｏ、Ｏ2等の成膜ガスＧを処理室２内に導入し、高周波電源（ＲＦ）７により下部電極５−上部電極６間に高周波を印加する。これにより、下部電極５上に保持させた基板Ｗ上に、これらの絶縁膜がプラズマＣＶＤ成膜される。
【００２４】
また、シリコン薄膜等の半導体薄膜を成膜する際には、ガス供給手段９によってＳｉ2Ｈ6、Ｆ2、Ａｒ等の成膜ガスＧを処理室２，３内に導入し、下部電極５−上部電極６間には高周波を印加せず、下部電極５を４５０℃程度に加熱する。これにより、原料ガス自身が持つ化学反応性を利用して原料ガスを励起、分解し、下部電極５上に保持され加熱された基板Ｗ上に、多結晶シリコン膜が反応性熱ＣＶＤ成膜される。さらに、Ｎ型ドープトシリコン薄膜を成膜する際には、Ｓｉ2Ｈ6、Ｆ2、Ａｒ、ＰＨ3を成膜ガスＧとして処理室２，３内に導入する。一方、Ｐ型ドープトシリコン薄膜を成膜する際には、Ｓｉ2Ｈ6、Ｆ2、Ａｒ、Ｂ2Ｈ6を成膜ガスＧとして処理室２，３内に導入する。これにより、各ドーパントを含む多結晶シリコン膜が反応性熱ＣＶＤ成膜される。
【００２５】
このようなＳｉ2Ｈ6−Ｆ2系の反応性熱ＣＶＤ成膜は一種の酸化還元反応による成膜であり、Ｓｉ2Ｈ6がＦ2により酸化されてＳｉが生じる。この反応系では得られる膜は水素を含まない１０〜１００ｎｍほどの結晶粒径をもつ多結晶状態の結晶性を持つ膜が得られる。また、ドーパントであるＰ、Ｂなどの原子は、成膜時にＳｉの格子位置に取り込まれることにより自己活性化されるので活性化アニールなどを必要とすることなく成膜と同時に低抵抗のＮ型、またはＰ型の多結晶シリコン膜が得られる。
【００２６】
そして、これらの成膜工程は、ガス供給手段９から供給される成膜ガスＧのガス種を切り替えることによって、同一の処理室２，３内で連続的に行われる。またこの一連の処理手順はシーケンスコントローラ１０により制御される。
【００２７】
以下、上述した処理装置１を用いて行われる薄膜トランジスタの製造方法の実施形態を説明する。
【００２８】
＜第１実施形態＞
図２〜図４の断面工程図は、第１実施形態の薄膜トランジスタの製造方法を説明するための図である。ここでは、これらの図を用いて薄膜半導体装置としてトップゲート型の積層ＴＦＴの製造方法を説明し、さらにはこれを用いた表示装置の製造方法を説明する。
【００２９】
先ず、図２（ａ）に示すように、絶縁性の基板２１を用意する。この基板２１には、例えば旭ガラス社製ＡＮ６３５、ＡＮ１００、コーニング社製Ｃｏｄｅ１７３７、Ｅａｇｌｅ２０００等が適宜用いられる。
【００３０】
そして、プラズマＣＶＤ法またはＬＰＣＶＤ法等の成膜方法によって、この基板２１上に、バッファ層として、窒化シリコン（ＳｉＮｘ）膜２２および酸化シリコン（ＳｉＯｘ）膜２３をこの順に約５０ｎｍ〜４００ｎｍの膜厚で成膜する。
【００３１】
以上の後、反応性熱ＣＶＤ法によって、酸化シリコン膜２３上に、ｎ型（またはｐ型）不純物を含有する、多結晶シリコンまたは多結晶シリコンゲルマニウムからなるソース・ドレイン層２４を成膜する。このソース・ドレイン層２４は、単層膜、または不純物を含有する多結晶シリコン膜と不純物を含有する多結晶シリコンゲルマニウムとの積層膜であって良く、１０〜２００ｎｍ、好ましくは１００ｎｍの膜厚で成膜する。
【００３２】
例えば、ｎ型の多結晶シリコンからなるソース・ドレイン層２４を反応性熱ＣＶＤ法によって成膜する場合には、基板温度を４５０〜６００℃に保つ。そして、成膜ガスとしてジシラン（Ｓｉ2Ｈ6）、フッ素（Ｆ2）、ドーパントガスとしてホスフィン（ＰＨ3）を用い、希釈ガスとしてヘリウム（Ｈｅ）、窒素（Ｎ2）、アルゴン（Ａｒ）、クリプトン（Ｋｒ）等の不活性ガス、または水素ガス（Ｈ2）を用いる。ガス流量は、例えばジシラン（Ｓｉ2Ｈ6）を２０ｓｃｃｍ、フッ素（Ｆ2）を０．８ｓｃｃｍ、ホスフィン（ＰＨ3）を１ｓｃｃｍ、希釈ガスとしてヘリウム（Ｈｅ）を１０００〜４０００ｓｃｃｍに設定し、ガス圧力を約６００Ｐａに保つ。これにより、Ｓｉ2Ｈ6とＦ2が熱化学反応を起こし０．２ｎｍ／ｓ程度のデポレートでｎ型の多結晶シリコンが堆積する。薄膜の堆積と同時に結晶化が起こるため、ドーパントの活性化も同時に行われる。
【００３３】
また、ｐ型の多結晶シリコンからなるソース・ドレイン層２４を反応性熱ＣＶＤ法によって成膜する場合には、成膜ガスとして、上述したホスフィン（ＰＨ3）の代わりにジボラン（Ｂ2Ｈ6）をドーパントガスとして用いる。
【００３４】
さらに、ｎ型またはｐ型の多結晶シリコンゲルマニウムからなるソース・ドレイン層２４を反応性熱ＣＶＤ法によって成膜する場合には、フッ素に換えて四フッ化ゲルマニウム（ＧｅＦ4）を用いる。この際、ジシラン（Ｓｉ2Ｈ6）と四フッ化ゲルマニウム（ＧｅＦ4）との流量比により様々なＳｉ−Ｇｅ組成比を持つｎ型またはｐ型の多結晶シリコンゲルマニウム薄膜が得られる。
【００３５】
以上のようにして、不純物を含有する多結晶性のソース・ドレイン層２４を形成した後、このソース・ドレイン層２４をパターニングしてソース領域２４ａ、ドレイン領域２４ｂを形成する。
【００３６】
次に、図２（ｂ）に示すように、ソース領域２４ａ、ドレイン領域２４ｂを覆う状態で、反応性熱ＣＶＤ法によって、不純物を含有しない多結晶シリコンまたは多結晶シリコンゲルマニウムからなる活性層２５を成膜する。この活性層２５は、約２０〜１００ｎｍ、好ましくは４０ｎｍの膜厚で成膜する。この成膜は、図２（ａ）を用いて説明した成膜条件のうち、ドーパントガスを除いた条件で行われる。また、ドーパントによるクロス汚染を防ぐため、上述した不純物を含有する多結晶性のソース・ドレイン層（２４）の形成とは別の処理室にて成膜処理を行うこととする。
【００３７】
その後、この活性層２５をパターニングすることにより、端部を両側のソース領域２４ａ、ドレイン領域２４ｂの端部上に重ねた島状にする。
【００３８】
次に、図２（ｃ）に示すように、基板１をプラズマＣＶＤ成膜が可能な処理室に移し、酸化シリコン（ＳｉＯx）からなるゲート絶縁膜２６を１０〜２００ｎｍ、好ましくは１００ｎｍの膜厚で成膜する。
【００３９】
次いで、図２（ｄ）に示すように、パターニングされた活性層２５上に、ゲート絶縁膜２６を介してゲート電極２７を形成する。この際、先ず、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）またはこれらの合金等からなる導電膜を約５０〜２５０ｎｍの膜厚で成膜し、次いでこの導電膜をパターニングすることによりゲート電極２７を形成する。
【００４０】
特に、このゲート電極２７の両端は、ゲート絶縁膜２６およびパターニングされた活性層２５を介して、ソース領域２４ａ、ドレイン領域２４ｂの端部上に重ねた形状にパターニングされることとする。
【００４１】
図３の平面図に示すように、このような活性層２５を介してのゲート電極２７とソース領域２４ａおよびドレイン領域２４ｂとの重なりｄ１，ｄ２は、平面的な重なりを有していることとする。これらの重なりｄ１，ｄ２の大きさ（幅、面積）は、寄生容量を小さくするためには小さい方が良いが、フォトリソグラフィープロセスの許容ばらつき精度により規制され、それぞれに適する値に設定され、例えば、０．５〜１．０μｍ程度の範囲で設定されることとする。尚、ソース領域２４ａおよびドレイン領域２４ｂと、ゲート電極２７の両端部との重なりｄ１，ｄ２は、例えばゲート電極２７−ソース領域２４ａ間、およびゲート電極２７−ドレイン領域２４ｂ間の寄生容量の低減を目的として、それぞれが個別に適切な値に設定されていても良い。また、これのよう重なりｄ１，ｄ２は、ゲート電極２７−ソース領域２４ａ間、およびゲート電極２７−ドレイン領域２４ｂ間の少なくとも一方のみであっても良い。
【００４２】
以上のようにして、トップゲート型の積層ＴＦＴ２８を形成した後、図４（ｅ）に示すように、ＴＦＴ２８を覆う状態で、プラズマＣＶＤ法によって、酸化シリコン膜３１とその上部の水素を含有する窒化シリコン膜３２とを、層間絶縁膜として連続形成する。この層間絶縁膜は、２００〜４００ｎｍの膜厚で成膜されることする。また、成膜後には、窒素ガス（Ｎ2）雰囲気中において３５０〜４００℃で１時間程度の水素化アニールを施す。
【００４３】
またその後さらに、図４（ｆ）に示すように、窒化シリコン膜３２および酸化シリコン膜３１に接続孔を形成し、アルミニウム−シリコン等の配線用電極をスパッタし、次いでパターニングすることにより、ソース領域２４ａ、ドレイン領域２４ｂに接続された配線電極３３を形成する。
【００４４】
次に、アクリル系有機樹脂、有機ＳＯＧ等を約１μｍ塗布して平坦化絶縁膜３４を形成する。その後、この配線電極３３に達する接続孔３４ａを平坦化絶縁膜３４に形成し、この接続孔３４ａ内を埋め込む状態で、Ａｌ、Ｃｒ、Ｍｏ等のアノードとなる電極材料膜をスパッタで成膜する。次に、この電極材料膜をパターニングすることによって、画素電極３５を形成する。
【００４５】
次いで、約２２０℃でＮ2中において３０分間のアニールを行った後、この上にホール輸送層３６、発光層３７、電子輸送層３８を順次積層し、さらにこの上部に透明導電性のカソードとなる共通電極３９を形成する。これによって、画素電極３５で構成されるアノードと共通電極３９で構成されるカソードとの間に、ホール輸送層３６、発光層３７および電子輸送層３８を積層した有機層を狭持してなる有機ＥＬ素子４０を得る。
【００４６】
以上の後、ここでの図示は省略したが、有機ＥＬ素子４０を覆う状態で、基板１上にバッファ層を形成し、さらに有機ＥＬ素子４０を狭持する状態で基板１上に対向ガラス基板を貼り合わせて表示装置を完成させる。この表示装置は、基板１と反対側の透明電極３９側（対向ガラス基板側）から有機ＥＬ素子４０の発光光を取り出すトップエミッション構造となる。
【００４７】
尚、表示装置は、このようなトップエミッション構造に限定されることなく、画素電極３５を透明導電性材料からなるものとすることにより、有機ＥＬ素子４０の発光光を基板１側から取り出すボトムエミッション構造とすることも可能である。また、ホール輸送層３６、発光層３７および電子輸送層３８等からなる有機層の積層状態を変更することにより、画素電極３５をカソード、共通電極３９をアノードとすることも可能である。
【００４８】
このような製造方法では、薄膜ＴＦＴ２８を形成する際に、図２（ａ）、図２（ｂ）を用いて説明したように、反応性熱ＣＶＤ法によって、ソース・ドレイン層２４と活性層２５とを形成している。これにより、半導体薄膜を結晶化させる工程を特に行うことなく、予め結晶性を有する構成の半導体薄膜からなるこれらの層を積層した積層型の薄膜トランジスタが得られることになる。したがって、結晶化のための工程を省きながらも、ソース・ドレイン層２４と活性層２５とが結晶性の半導体薄膜で構成されることにより、非結晶質の半導体薄膜を用いた場合よりも動作速度の速い積層型の薄膜ＴＦＴ２８が得られることになる。
【００４９】
また、結晶化のための工程が省かれることにより、結晶化工程に起因して生じる各種ばらつきを懸念する必要がなくなるため、特性の均一化が図られることにもなる。さらに、ソース・ドレイン層２４として、予め不純物を導入した結晶性の半導体薄膜が成膜されるため、成膜後に不純物を導入するための工程を行う必要もない。
【００５０】
そして、特に、図２（ｄ）および図３を用いて説明したように、ソース領域２４ａおよびドレイン領域２４ｂの端部上に、ゲート電極２７の両端部が重ねられるように配置したことにより、ゲート電極２７−ソース領域２４ａ間、およびゲート電極２７−ドレイン領域２４ｂ間のそれぞれに、活性層２５部分が狭持された状態となる。したがって、薄膜ＴＦＴ２８がＯＮの状態では、ゲート電極２７に印加された電圧におる電界の影響を受けて、ゲート電極２７の下部の活性層２５部分が反転層を形成する。これにより、ソース領域２４ａ端およびドレイン領域２４ｂ端の抵抗が下がり、積層ＴＦＴ２８のＯＮ電流増大、すなわち駆動電流の増大を図ることができる。尚、積層ＴＦＴがＯＦＦ状態では、ゲート電極２７−ソース領域２４ａ間、およびゲート電極２７−ドレイン領域２４ｂ間に狭持された活性層２５部分は空乏化して高抵抗となる。このため、ＯＦＦ電流を減少させることができる。
【００５１】
以上の結果、動作速度の速い多結晶性の半導体薄膜を用いて駆動電流の増大が図られた有機ＥＬ素子の駆動に適する積層ＴＦＴ２８を、より少ない工程数で形成可能であり、さらに結晶化に起因して生じるばらつきが削除された積層ＴＦＴ２８を得ることが可能になる。また、上述したように、結晶化の工程や不純物の導入工程を省くことが可能になることにより、より大型基板に対して均一な特性の積層ＴＦＴ２８を形成することが可能になり、この積層ＴＦＴ２８を備えた表示装置の大型化を実現できる。
【００５２】
また、上述したような表示装置の大型化により、セレクタスイッチを周辺回路に集積し、外付け回路からの接続端子を大幅に減少させることも可能となり、高信頼性、低コスト、低消費電力の大型表示装置の実現に大きく貢献する。そして、対角４０インチ超の大型のエレクトロルミネセンス装置等の大型ディスプレイを生産性高く、低コストで製造することができるという大きな利点を有する。本実施例には有機ＥＬ素子を用いた表示装置を例にとり説明したが、本発明は有機ＥＬ素子を用いた表示装置に限る事は無く、無機ＥＬ素子、液晶表示素子等を用いた表示装置全般に応用が可能である。
【００５３】
＜第２実施形態＞
図５〜図６の断面工程図は、第２実施形態の薄膜トランジスタの製造方法を説明するための図である。ここでは、これらの図を用いて薄膜半導体装置としてボトムゲート型の積層ＴＦＴの製造方法を説明し、さらにはこれを用いた表示装置の製造方法を説明する。
【００５４】
先ず、図５（ａ）に示すように、第１実施形態と同様の絶縁性の基板５１上に、タンタル（Ｔａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃｒ）、銅（Ｃｕ）またはこれらの合金等からなる導電膜を約５０〜２５０ｎｍの膜厚で成膜し、次いでこの導電膜をパターニングすることによりゲート電極５２を形成する。
【００５５】
次に、図５（ｂ）に示すように、プラズマＣＶＤ、常圧ＣＶＤ、減圧ＣＶＤ法等で窒化シリコン膜５３ａを３０〜５０ｎｍの膜厚で、次いで酸化シリコン膜５３ｂを約５０〜２００ｎｍの膜厚で連続成膜し、これらの積層膜からなるゲート絶縁膜５３を形成する。
【００５６】
次に、反応性熱ＣＶＤ法によって、不純物を含有しない多結晶シリコンまたは多結晶シリコンゲルマニウムからなる活性層５４を成膜する。この活性層５４は、約２０〜１００ｎｍの膜厚で成膜する。この活性層５４の成膜は、第１実施形態において図２（ｂ）を用いて説明した活性層（２５）の成膜と同様に行われることとする。ただし、ここで形成する積層ＴＦＴのＶｔｈを調整するため、成膜ガスにドーパントガスを微量添加しても良い。尚、添加されるドーパンガスは、ここで形成する積層ＴＦＴの導電型に応じて選択されることする。続いて、再びプラズマＣＶＤ法を用いて酸化シリコン薄膜５５を１００〜２００ｎｍの膜厚で、活性層５４上に成膜する。
【００５７】
その後、図５（ｃ）に示すように、ゲート電極５２をマスクに用いた裏面露光を行うことにより、酸化シリコン膜５５上にレジストパターン５６を形成する。
【００５８】
次いで、図５（ｄ）に示すように、レジストパターン５６をマスクに用いて酸化シリコン薄膜５５をエッチングすることにより、酸化シリコンからなるエッチングストッパ５５ａを形成する。その後、レジストパターン５６を除去する。
【００５９】
その後、図６（ｅ）に示すように、エッチングストッパ５５ａを覆う状態で、不純物を含有しない多結晶性の半導体からなる活性層５４上に、ｎ型（またはｐ型）不純物を含有する、多結晶シリコンまたは多結晶シリコンゲルマニウムからなるソース・ドレイン層５６を成膜する。このソース・ドレイン層５６の成膜は、第１実施形態において図２（ａ）を用いて説明したソース・ドレイン層（２４）と同様に行われることとする。
【００６０】
以上の後、図６（ｆ）に示すように、ソース・ドレイン層５６および活性層５４を、ゲート電極５２上を跨ぐ同一の島状にパターンエッチングする。次に、不純物を含有する多結晶性のソース・ドレイン層５６をゲート電極５２上で分離し、このソース・ドレイン層５６からなるソース領域５６ａ、ドレイン領域５６ｂを形成する。
【００６１】
この際、図７の平面図にも示すように、ソース領域５６ａおよびドレイン領域５６ｂの端部が、活性層５４を介してゲート電極５２に対して、平面的な重なりｄ１，ｄ２を有するように、エッチングストッパ５５ａ上にてソース・ドレイン層５６を分離するようにする。ここでは、この重なりｄ１，ｄ２には、エッチングストッパ５５ａが狭持される部分を含まないこととする。尚、この重なりｄ１，ｄ２はは、第１実施形態と同様に設定されることとする。
【００６２】
尚、図６（ｆ）の断面図に示す２つの積層ＴＦＴ６０を構成するソース領域５６ａとドレイン領域５６ｂとは、連続した帯状にパターニングされたマルチゲート構造であっても良く、ここでの図示を省略した３箇所以上のゲート電極５２がマルチゲート構造で構成されていても良い。この場合、マルチゲートを構成する全てのゲート電極５２−ソース領域５６ａ間、およびゲート電極５２−ドレイン領域５６ｂ間の少なくとも一つのみが、重なりを有していても良い。
【００６３】
以上によって、ボトムゲート型の積層ＴＦＴ６０が形成される。
【００６４】
次に、図６（ｇ）に示すように、積層ＴＦＴ６０を覆う状態で、プラズマＣＶＤ法によって、酸化シリコン膜５７を１００〜４００ｎｍの膜厚で成膜し、さらに水素を含有する窒化シリコン膜５８を１００〜４００ｎｍの膜厚で連続成膜する。しかる後、窒素ガス（Ｎ2）雰囲気中において３５０〜４００℃で１時間の水素化アニールを施す。
【００６５】
次いで、図６（ｈ）に示す工程は、第１実施形態において図４（ｆ）を用いて説明したと同様に行い、ソース領域５６ａ、ドレイン領域５６ｂに接続された配線電極３３、平坦化絶縁膜３４、配線電極３３接続された有機ＥＬ素子４０を形成し、さらに対向ガラス基板を貼り合わせて表示装置を完成させる。
【００６６】
このような製造方法であっても、上述した第１実施形態と同様に、薄膜ＴＦＴ６０を形成する際に、図５（ｂ）および図６（ｅ）を用いて説明したように、反応性熱ＣＶＤ法によって、ソース・ドレイン層５６と活性層５４とを形成しており、また図６（ｆ）および図７を用いて説明したように、ゲート電極５２の両端部上に、ソース領域５６ａおよびドレイン領域５６ｂの端部が重ねられるように配置したことにより、第１実施形態と同様に、ゲート電極５２−ソース領域５６ａ間、およびゲート電極５２−ドレイン領域５６ｂ間のそれぞれに、活性層５４部分が狭持された状態となる。
【００６７】
したがって、動作速度の速い多結晶性の半導体薄膜を用いて駆動電流の増大が図られた有機ＥＬ素子の駆動に適する積層ＴＦＴ６０を、より少ない工程数で形成可能であり、さらに結晶化に起因して生じるばらつきが低減された積層ＴＦＴ６０を得ることが可能になる。また、上述したように、結晶化の工程や不純物の導入工程を省くことが可能になることにより、より大型基板に対して均一な特性の積層ＴＦＴ６０を形成することが可能になり、この積層ＴＦＴ６０を備えた表示装置の大型化を実現できる。
【００６８】
尚、ボトムゲート型の積層ＴＦＴの構成としては、図８に示すようなソース領域５６ａおよびドレイン領域５６ｂの直上に配線電極８１を設けた構成であっても、本発明の製造方法を適用することができる。この場合、図６（ｅ）を用いて説明したソース・ドレイン層５６を形成した後、このソース・ドレイン層５６の上部に配線電極の形成層を設け、その後、ソース・ドレイン層５６と配線電極の形成層とを同時にパターニングすることにより、マスク枚数を減らすことができる。ただしこの場合、ソース・ドレイン層５６の上部に配線電極の形成層を形成する前に、水素プラズマ、酸素プラズマ、水蒸気アニール等でソース・ドレイン層５６を構成する多結晶シリコン中の欠陥準位の低減をしても良い。
【００６９】
このような積層ＴＦＴ８２の製造方法であっても、第２実施形態と同様に、反応性熱ＣＶＤ法によって、ソース・ドレイン層５６と活性層５４とを形成し、ゲート電極５２の両端部上に、ソース領域５６ａおよびドレイン領域５６ｂの端部が重ねられるように配置形成することにより、第２実施形態と同様の効果が得られ、さらに第２実施形態と比較して、マスク枚数を減らすと言った効果を得ることができる。
【図面の簡単な説明】
【００７０】
【図１】実施形態の製造方法に用いる成膜装置の構成図である。
【図２】第１実施形態の製造方法を説明する断面工程図（その１）である。
【図３】第１実施形態におけるゲート電極とソース領域，ドレイン領域の重なりを説明する平面図である。
【図４】第１実施形態の製造方法を説明する断面工程図（その２）である。
【図５】第２実施形態の製造方法を説明する断面工程図（その１）である。
【図６】第２実施形態の製造方法を説明する断面工程図（その２）である。
【図７】第２実施形態におけるゲート電極とソース領域，ドレイン領域の重なりを説明する平面図である。
【図８】第２実施形態のボトムゲート型の積層ＴＦＴの他の構成を説明する図である。
【図９】従来のボトムゲート型の積層ＴＦＴの製造を説明する図である。
【図１０】従来のトップゲート型の積層ＴＦＴの製造を説明する図である。
【符号の説明】
【００７１】
１…基板、２４，５６…ソース・ドレイン層、２４ａ，５６ａ…ソース領域、２４ｂ，５６ｂ…ドレイン領域、２５，５４…活性層、２６，５３…ゲート絶縁膜、２７，５２…ゲート電極、２８，６０，８２…積層ＴＦＴ（薄膜トランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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