(57)【要約】【課題】  膜厚を精度よく制御することを可能としつつ、半導体層を絶縁体上に安価に形成できるようにする。【解決手段】  半導体基板１上に形成された溝６の側壁に支持体７を設けた後、第２半導体層３を露出させる溝８を形成し、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、半導体基板１と第２半導体層３との間に空洞部９を形成し、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の半導体基板１の側壁に酸化膜１１を形成し、さらに、支持体７を酸化膜１２に変化させる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな半導体支持体を前記第１溝内に形成する工程と、
前記半導体支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板、前記第２半導体層および前記半導体支持体の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された第１絶縁膜を形成するとともに、前記第１溝および前記第２溝の側壁に第２絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項２】
前記半導体基板、前記第２半導体層は単結晶Ｓｉ、前記半導体支持体は単結晶Ｓｉあるいは酸化絶縁膜、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１記載の半導体基板の製造方法。
【請求項３】
前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする請求項２記載の半導体基板の製造方法。
【請求項４】
前記第２溝を形成する前に、前記半導体支持体が形成された前記第１溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から３のいずれか１項記載の半導体基板の製造方法。
【請求項５】
前記第２半導体層の裏面側に第１絶縁膜を形成した後、前記第１溝内および前記第２溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から３のいずれか１項記載の半導体基板の製造方法。
【請求項６】
前記第２半導体層の裏面側に第１絶縁膜を形成した後、前記第２半導体層の裏面側の少なくとも一部の領域を絶縁体で埋め込む工程をさらに備えることを特徴とする請求項１から３のいずれか１項記載の半導体基板の製造方法。
【請求項７】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層上に酸化防止膜を形成する工程と、
前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁膜を形成する工程と、
前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項８】
前記第１半導体層を多孔質化する工程をさらに備えることを特徴とする請求項１から７のいずれか１項記載の半導体基板の製造方法。
【請求項９】
前記第１溝を介して前記第２半導体層の一部を熱酸化する工程をさらに備えることを特徴とする請求項１から８のいずれか１項記載の半導体基板の製造方法。
【請求項１０】
半導体基板上に多孔質半導体層を形成する工程と、
前記多孔質半導体層上に非多孔質半導体層を形成する工程と、
前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記多孔質半導体層および非多孔質半導体層の側壁に成膜され、前記多孔質半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項１１】
半導体基板上に多孔質半導体層を形成する工程と、
前記多孔質半導体層上に非多孔質半導体層を形成する工程と、
前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記多孔質半導体層の側壁を熱酸化することにより、前記多孔質半導体層の側壁に支持体を形成する工程と、
前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程とを備えることを特徴とする半導体基板の製造方法。
【請求項１２】
前記半導体基板、前記多孔質半導体層および前記非多孔質半導体層は単結晶Ｓｉであることを特徴とする請求項１０または１１記載の半導体基板の製造方法。
【請求項１３】
前記半導体基板は単結晶Ｓｉ、前記多孔質半導体層および前記非多孔質半導体層は単結晶ＳｉＧｅであることを特徴とする請求項１０または１１項記載の半導体基板の製造方法。
【請求項１４】
前記多孔質半導体層は材質の異なる多孔質半導体層の積層構造であることを特徴とする請求項１０から１３のいずれか１項記載の半導体基板の製造方法。
【請求項１５】
前記多孔質半導体層は、単結晶ＳｉＧｅ上に単結晶Ｓｉが積層されていることを特徴とする請求項１４記載の半導体基板の製造方法。
【請求項１６】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな半導体支持体を前記第１溝内に形成する工程と、
前記半導体支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第１溝および前記第２溝を介して、前記半導体基板、前記第２半導体層および前記半導体支持体の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された第１絶縁膜を形成するとともに、前記第１溝および前記第２溝の側壁に第２絶縁膜を形成する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、
前記第２半導体層上に酸化防止膜を形成する工程と、
前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁膜を形成する工程と、
前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程と、
前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１８】
前記第１半導体層を多孔質化する工程をさらに備えることを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【請求項１９】
半導体基板上に多孔質半導体層を形成する工程と、
前記多孔質半導体層上に非多孔質半導体層を形成する工程と、
前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記多孔質半導体層および非多孔質半導体層の側壁に成膜され、前記多孔質半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、
前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程と、
前記非多孔質半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記非多孔質半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２０】
半導体基板上に多孔質半導体層を形成する工程と、
前記多孔質半導体層上に非多孔質半導体層を形成する工程と、
前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、
前記第１溝を介して前記多孔質半導体層の側壁を熱酸化することにより、前記多孔質半導体層の側壁に支持体を形成する工程と、
前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、
前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、
前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程と、
前記非多孔質半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記非多孔質半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２１】
前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする請求項１６から２０のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体基板の製造方法および半導体装置の製造方法に関し、特に、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成された電界効果型トランジスタに適用して好適なものである。
【背景技術】
【０００２】
ＳＯＩ基板上に形成された電界効果型トランジスタは、素子分離の容易性、ラッチアップフリー、ソース／ドレイン接合容量が小さいなどの点から、その有用性が注目されている。特に、完全空乏型ＳＯＩトランジスタは、低消費電力かつ高速動作が可能で、低電圧駆動が容易なため、ＳＯＩトランジスタを完全空乏モードで動作させるための研究が盛んに行われている。ここで、ＳＯＩ基板としては、例えば、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板や貼り合わせ基板などが用いられている。
【０００３】
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＳＩＭＯＸ基板を製造するには、シリコンウェハに高濃度の酸素のイオン注入が必要となる。また、貼り合わせ基板を製造するには、２枚のシリコンウェハを貼り合わせた後、シリコンウェハの表面を研磨する必要がある。このため、ＳＯＩトランジスタでは、バルク半導体に形成された電界効果型トランジスタに比べてコストアップを招くという問題があった。
【０００５】
また、イオン注入や研磨では、ＳＯＩ層の膜厚のばらつきが大きく、完全空乏型ＳＯＩトランジスタを作製するためにＳＯＩ層を薄膜化すると、電界効果型トランジスタの特性を安定化させることが困難であるという問題があった。
また、特許文献１に開示された方法では、単結晶粒が絶縁膜上に碁盤の目状に配列されるため、絶縁膜上に形成される単結晶層に粒界が発生するとともに、単結晶層の平坦化が研磨にて行われるため、単結晶層の膜厚の制御性が良くないという問題があった。
【０００６】
そこで、本発明の目的は、膜厚を精度よく制御することを可能としつつ、半導体層を絶縁体上に安価に形成することが可能な半導体基板の製造方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな半導体支持体を前記第１溝内に形成する工程と、前記半導体支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板、前記第２半導体層および前記半導体支持体の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された第１絶縁膜を形成するとともに、前記第１溝および前記第２溝の側壁に第２絶縁膜を形成する工程とを備えることを特徴とする。
【０００８】
これにより、第１溝内に形成された半導体支持体を介して、第２半導体層を半導体基板上で支持することが可能となるとともに、第２溝を介して、第２半導体層下の第１半導体層にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に第１絶縁膜を形成することが可能となり、第２半導体層の膜厚を精度よく制御することができる。
【０００９】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体基板、前記第２半導体層は単結晶Ｓｉ、前記半導体支持体は単結晶Ｓｉあるいは酸化絶縁膜、前記第１半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、第２半導体層、半導体支持体および第１半導体層間の格子整合をとることを可能としつつ、半導体基板、第２半導体層および半導体支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となる。このため、結晶品質の良い第２半導体層を第１半導体層上に形成することが可能となるとともに、半導体支持体を第１溝内に安定して形成することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１０】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層のフッ硝酸処理により、前記第１半導体層を選択的にエッチングすることを特徴とする。
これにより、半導体基板、第２半導体層および半導体支持体よりも第１半導体層のエッチング時の選択比を大きくすることが可能となるとともに、ウェットエッチングにて第１半導体層を除去することが可能となり、第２半導体層の品質を損なうことなく、第２半導体層と半導体基板との間の絶縁を図ることが可能となる。
【００１１】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２溝を形成する前に、前記半導体支持体が形成された前記第１溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、半導体支持体を絶縁体で補強することが可能となり、第１溝の幅が狭い場合においても、第２半導体層を半導体基板上で安定して支持することができる。
【００１２】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層の裏面側に第１絶縁膜を形成した後、前記第１溝内および前記第２溝内を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、第１溝内および第２溝内に絶縁体を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。
【００１３】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第２半導体層の裏面側に第１絶縁膜を形成した後、前記第２半導体層の裏面側の少なくとも一部の領域を絶縁体で埋め込む工程をさらに備えることを特徴とする。
これにより、第２半導体層の膜減り、及び、第２半導体層裏面の界面劣化を防止しつつ、第２半導体層の裏面側を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層の裏面側に埋め込まれる絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層の裏面側の寄生容量を低減させたり、熱伝導率を高めたりすることができる。
【００１４】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層上に酸化防止膜を形成する工程と、前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁膜を形成する工程と、前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程とを備えることを特徴とする。
【００１５】
これにより、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となり、第２半導体層と半導体基板との間の絶縁を図ることができる。また、第２半導体層上に酸化防止膜を設けることで、第２半導体層の表面が熱酸化されることを防止しつつ、第２半導体層の裏面側に熱酸化膜を形成することが可能となる。このため、第２半導体層の裏面側に熱酸化膜を形成した後、第２半導体層の表面の熱酸化膜を除去する必要がなくなり、溝内に形成された素子分離絶縁膜が侵食されることを防止しつつ、第２半導体層の表面を露出させることができる。
【００１６】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１半導体層を多孔質化する工程をさらに備えることを特徴とする。
これにより、第１半導体層のエッチングレートを上昇させることが可能となり、第１半導体層および第２半導体層の材質を変更することなく、第２半導体層に対する第１半導体層の選択比を上昇させることが可能となる。このため、第２半導体層のエッチング量を抑制しつつ、第２半導体層下の第１半導体層を除去することが可能となり、ＳＯＩ層の面積を拡大することができる。この結果、ＳＯＩトランジスタのゲート幅を広げることが可能となり、ＳＯＩトランジスタの電流駆動能力を向上させることができる。
【００１７】
また、絶縁膜上に形成される第２半導体層の膜厚の均一性を向上させることが可能となるとともに、第２半導体層下の絶縁膜の均一性を向上させることができる。このため、ＳＯＩ基板を用いることなく、完全空乏型ＳＯＩトランジスタを安定して形成することが可能となり、完全空乏型ＳＯＩトランジスタの特性バラツキ低減とコストダウンを図ることができる。
【００１８】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記第１溝を介して前記第２半導体層の一部を熱酸化する工程をさらに備えることを特徴とする。
これにより、第２半導体層を支持する支持体を第１半導体層の熱酸化にて形成することが可能となり、第２半導体層に形成される溝の幅を拡大することなく、支持体の太さを太くすることができる。このため、第２半導体層下の第１半導体層を除去した場合においても、第２半導体層を安定して支持することが可能となり、第２半導体層下の第１半導体層をより広い範囲に渡って除去することを可能として、ＳＯＩ層の面積を拡大することができる。また、素子分離領域の縮小化が可能になる。
【００１９】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に多孔質半導体層を形成する工程と、前記多孔質半導体層上に非多孔質半導体層を形成する工程と、前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記多孔質半導体層および非多孔質半導体層の側壁に成膜され、前記多孔質半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程とを備えることを特徴とする。
【００２０】
これにより、非多孔質半導体層に比べて多孔質半導体層のエッチング時の選択比を大きくすることができ、非多孔質半導体層を残したまま、非多孔質半導体層下の多孔質半導体層を除去することができる。このため、ＳＯＩ基板を用いることなく、非多孔質半導体層下に絶縁体を配置することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
【００２１】
また、本発明の一態様に係る半導体基板の製造方法によれば、半導体基板上に多孔質半導体層を形成する工程と、前記多孔質半導体層上に非多孔質半導体層を形成する工程と、前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記多孔質半導体層の側壁を熱酸化することにより、前記多孔質半導体層の側壁に支持体を形成する工程と、前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程とを備えることを特徴とする。
【００２２】
これにより、非多孔質半導体層に比べて多孔質半導体層のエッチング時の選択比を大きくすることが可能となるとともに、非多孔質半導体層を支持する支持体を多孔質半導体層の熱酸化にて形成することが可能となる。このため、非多孔質半導体層を安定して支持することを可能としつつ、非多孔質半導体層下の多孔質半導体層を除去することが可能となる。この結果、ＳＯＩ基板を用いることなく、非多孔質半導体層下に絶縁体を配置することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
【００２３】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体基板、前記多孔質半導体層および前記非多孔質半導体層は単結晶Ｓｉであることを特徴とする。
これにより、半導体基板、多孔質半導体層および非多孔質半導体層の格子整合をとることを可能としつつ、非多孔質半導体層下の多孔質半導体層を除去することが可能となる。このため、ＳＯＩ基板を用いることなく、結晶品質の良い非多孔質半導体層を絶縁体上に形成することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
【００２４】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記半導体基板は単結晶Ｓｉ、前記多孔質半導体層および前記非多孔質半導体層は単結晶ＳｉＧｅであることを特徴とする。
これにより、半導体基板、多孔質半導体層および非多孔質半導体層の格子整合をとることを可能としつつ、非多孔質半導体層下の多孔質半導体層を除去することが可能となる。このため、ＳＯＩ基板を用いることなく、結晶品質の良い非多孔質半導体層を絶縁体上に形成することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
【００２５】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記多孔質半導体層は材質の異なる多孔質半導体層の積層構造であることを特徴とする。
これにより、材質の異なる多孔質半導体層を同時に熱酸化することが可能となり、上層の多孔質半導体層の熱酸化にて形成された酸化膜によって、下層の多孔質半導体層に含まれる成分が非多孔質半導体層へ拡散することをブロックすることができる。このため、非多孔質半導体層と多孔質半導体層の材質が異なる場合においても、非多孔質半導体層の膜質の劣化を抑制しつつ、多孔質半導体層の熱酸化にて支持体を形成することができる。
【００２６】
また、本発明の一態様に係る半導体基板の製造方法によれば、前記多孔質半導体層は、単結晶ＳｉＧｅ上に単結晶Ｓｉが積層されていることを特徴とする。
これにより、多孔質単結晶ＳｉＧｅと多孔質単結晶Ｓｉを同時に熱酸化することが可能となり、多孔質単結晶Ｓｉの熱酸化にて形成された酸化膜によって、多孔質単結晶ＳｉＧｅに含まれるＧｅが非多孔質半導体層へ拡散することをブロックすることができる。このため、非多孔質半導体層と多孔質半導体層の材質が異なる場合においても、非多孔質半導体層の膜質の劣化を抑制しつつ、多孔質半導体層の熱酸化にて支持体を形成することができる。
【００２７】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第１半導体層および第２半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな半導体支持体を前記第１溝内に形成する工程と、前記半導体支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第１溝および前記第２溝を介して、前記半導体基板、前記第２半導体層および前記半導体支持体の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された第１絶縁膜を形成するとともに、前記第１溝および前記第２溝の側壁に第２絶縁膜を形成する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００２８】
これにより、第２半導体層を半導体基板上で安定して支持することを可能としつつ、第２半導体層と半導体基板との間の第１半導体層を除去することが可能となるとともに、第２半導体層の熱酸化により、第２半導体層の裏面側に第１絶縁膜を形成することができる。このため、第２半導体層と半導体基板との間に形成された熱酸化膜により、第２半導体層と半導体基板との間の絶縁を図ることが可能となり、コスト増を抑制しつつ、ＳＯＩトランジスタの品質を向上させることが可能となる。
【００２９】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に第１半導体層を形成する工程と、前記第１半導体層よりもエッチング時の選択比が小さな第２半導体層を前記第１半導体層上に形成する工程と、前記第２半導体層上に酸化防止膜を形成する工程と、前記第１半導体層、前記第２半導体層および前記酸化防止膜を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１半導体層および第２半導体層の側壁に成膜され、前記第１半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、前記支持体が側壁に形成された前記第１半導体層の少なくとも一部を前記第２半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して第１半導体層を選択的にエッチングすることにより、前記第１半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記第２半導体層の熱酸化を行うことにより、前記第２半導体層の裏面側に配置された絶縁膜を形成する工程と、前記絶縁膜が裏面側に形成された前記第２半導体層上の酸化防止膜を除去する工程と、前記第２半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第２半導体層に形成する工程とを備えることを特徴とする。
【００３０】
これにより、第２半導体層の熱酸化を行うことで、第２半導体層の表面が酸化されることを防止しつつ、第２半導体層の裏面側に第１絶縁膜を形成することができる。このため、第２半導体層と半導体基板との間に形成された熱酸化膜により、第２半導体層と半導体基板との間の絶縁を図ることが可能となるとともに、第２半導体層の表面の熱酸化膜を除去する必要がなくなり、品質の良いＳＯＩトランジスタを安定して形成することが可能となる。
【００３１】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１半導体層を多孔質化する工程をさらに備えることを特徴とする。
これにより、第２半導体層のエッチングレートを上昇させることが可能となり、第２半導体層のエッチング量を抑制しつつ、第２半導体層下の第１半導体層を除去することが可能となる。このため、ＳＯＩ層の膜厚の均一性を向上させることを可能としつつ、ＳＯＩ層の面積を拡大することが可能となり、ＳＯＩトランジスタのコストダウンを図りつつ、ＳＯＩトランジスタを安定して形成することができる。
【００３２】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に多孔質半導体層を形成する工程と、前記多孔質半導体層上に非多孔質半導体層を形成する工程と、前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記多孔質半導体層および非多孔質半導体層の側壁に成膜され、前記多孔質半導体層よりもエッチング時の選択比が小さな支持体を前記第１溝内に形成する工程と、前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程と、前記非多孔質半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記非多孔質半導体層に形成する工程とを備えることを特徴とする。
【００３３】
これにより、非多孔質半導体層を残したまま、非多孔質半導体層下の多孔質半導体層を除去することができる。このため、ＳＯＩ基板を用いることなく、非多孔質半導体層下に絶縁体を配置することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に多孔質半導体層を形成する工程と、前記多孔質半導体層上に非多孔質半導体層を形成する工程と、前記多孔質半導体層および非多孔質半導体層を貫通して前記半導体基板を露出させる第１溝を形成する工程と、前記第１溝を介して前記多孔質半導体層の側壁を熱酸化することにより、前記多孔質半導体層の側壁に支持体を形成する工程と、前記支持体が側壁に形成された前記多孔質半導体層の少なくとも一部を前記非多孔質半導体層から露出させる第２溝を形成する工程と、前記第２溝を介して前記多孔質半導体層を選択的にエッチングすることにより、前記多孔質半導体層を除去する工程と、前記第２溝を介して、前記半導体基板および前記非多孔質半導体層の熱酸化を行うことにより、前記非多孔質半導体層の裏面側に配置された絶縁膜を形成する工程と、前記非多孔質半導体層上にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記非多孔質半導体層に形成する工程とを備えることを特徴とする。
【００３４】
これにより、非多孔質半導体層を安定して支持することを可能としつつ、非多孔質半導体層下の多孔質半導体層を除去することが可能となる。このため、ＳＯＩ基板を用いることなく、非多孔質半導体層下に絶縁体を配置することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記第１溝および前記第２溝は、素子分離領域に配置されることを特徴とする。
【００３５】
これにより、第２半導体層の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層下の第１半導体層を除去するための溝を素子形成領域に設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【発明を実施するための最良の形態】
【００３６】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１（ａ）〜図８（ａ）は、本発明の第１実施形態に係る半導体装置の製造方法を示す斜視図、図１（ｂ）〜図８（ｂ）は、図１（ａ）〜図８（ａ）のＡ１−Ａ１´〜Ａ８−Ａ８´線でそれぞれ切断した断面図、図１（ｃ）〜図８（ｃ）は、図１（ａ）〜図８（ａ）のＢ１−Ｂ１´〜Ｂ８−Ｂ８´線でそれぞれ切断した断面図である。
【００３７】
図１において、半導体基板１上には第１半導体層２が形成され、第１半導体層２上には第２半導体層３が形成されている。なお、第１半導体層２は、半導体基板１および第２半導体層３よりもエッチング時の選択比が大きな材質を用いることができ、半導体基板１、第１半導体層２および第２半導体層３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどの中から選択された組み合わせを用いることができる。特に、半導体基板１がＳｉの場合、第１半導体層２としてＳｉＧｅ、第２半導体層３としてＳｉを用いることが好ましい。これにより、第１半導体層２と第２半導体層３との間の格子整合をとることを可能としつつ、第１半導体層２と第２半導体層３との間の選択比を確保することができる。
【００３８】
そして、第２半導体層３の熱酸化により第２半導体層３の表面に犠牲酸化膜４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜４上の全面に酸化防止膜５を形成する。なお、酸化防止膜５としては、例えば、シリコン窒化膜を用いることができる。
次に、図２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、半導体基板１の一部を露出させる溝６を形成する。なお、半導体基板１の一部を露出させる場合、半導体基板１の表面でエッチングを止めるようにしてもよいし、半導体基板１をオーバーエッチングして半導体基板１に凹部を形成するようにしてもよい。また、溝６の配置位置は、第２半導体層３の素子分離領域の一部に対応させることができる。
【００３９】
次に、図３に示すように、第１半導体層２および第２半導体層３の側壁に成膜され、第１半導体層２を半導体基板１上で支持する支持体７を溝６内に形成する。なお、第１半導体層２および第２半導体層３の側壁に成膜された支持体７を形成する場合、半導体のエピタキシャル成長を用いることができる。ここで、半導体のエピタキシャル成長を用いることにより、第１半導体層２および第２半導体層３の側壁ならびに半導体基板１の表面に支持体７を選択的に形成することができる。なお、支持体７の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどから選択することができる。特に、半導体基板１および第２半導体層３がＳｉ、第１半導体層２がＳｉＧｅの場合、支持体７としてＳｉを用いることが好ましい。
【００４０】
これにより、支持体７と第２半導体層３との間の格子整合をとることを可能としつつ、支持体７と第１半導体層２との間の選択比を確保することができる。また、支持体７の材質として、Ｓｉなどの半導体を用いることにより、第１半導体層２が除去された場合においても、半導体による３次元的な立体構造を維持することが可能となる。このため、化学的耐性や機械的ストレス耐性を向上させることが可能となり、再現性の良い安定した素子分離プロセスを実現することができる。なお、支持体７の材質としては、半導体の他、シリコン酸化膜などの絶縁体を用いるようにしてもよい。
【００４１】
次に、図４に示すように、フォトリソグラフィー技術およびエッチング技術を用いて酸化防止膜５、犠牲酸化膜４、第２半導体層３および第１半導体層２をパターニングすることにより、第１半導体層２の一部を露出させる溝８を形成する。ここで、溝８の配置位置は、第２半導体層３の素子分離領域の残りの部分に対応させることができる。
なお、第１半導体層２の一部を露出させる場合、第１半導体層２の表面でエッチングを止めるようにしてもよいし、第１半導体層２をオーバーエッチングして第１半導体層に凹部を形成するようにしてもよい。あるいは、溝８内の第１半導体層２を貫通させて半導体基板１の表面を露出させるようにしてもよい。ここで、第１半導体層２のエッチングを途中で止めることにより、溝８内の半導体基板１の表面が露出されることを防止することができる。このため、第１半導体層２をエッチング除去する際に、溝８内の半導体基板１がエッチング液またはエッチングガスに晒される時間を減らすことが可能となり、溝８内の半導体基板１のオーバーエッチングを抑制することができる。
【００４２】
次に、図５に示すように、溝８を介してエッチングガスまたはエッチング液を第１半導体層２に接触させることにより、第１半導体層２をエッチング除去し、半導体基板１と第２半導体層３との間に空洞部９を形成する。
ここで、溝６内に支持体７を設けることにより、第１半導体層２が除去された場合においても、第２半導体層３を半導体基板１上で支持することが可能となるとともに、溝６とは別に溝８を設けることにより、第２半導体層３下の第１半導体層２にエッチングガスまたはエッチング液を接触させることが可能となる。このため、第２半導体層３の品質を損なうことなく、第２半導体層３と半導体基板１との間の絶縁を図ることが可能となる。
【００４３】
なお、半導体基板１、第２半導体層３および支持体７がＳｉ、第１半導体層２がＳｉＧｅの場合、第１半導体層２のエッチング液としてフッ硝酸を用いることが好ましい。これにより、ＳｉとＳｉＧｅの選択比として１：１００〜１００００程度を得ることができ、半導体基板１、第２半導体層３および支持体７のオーバーエッチングを抑制しつつ、第１半導体層２を除去することが可能となる。また、第１半導体層２のエッチング液としてフッ硝酸過水、アンモニア過水、あるいはフッ酢酸過水を用いても良い。
【００４４】
次に、図６に示すように、半導体基板１、第２半導体層３および支持体７の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成するとともに、溝８内の第２半導体層３の側壁に酸化膜１１を形成し、さらに、支持体７を酸化膜１２に変化させる。
これにより、エピタキシャル成長時の第２半導体層３の膜厚および第２半導体層３の熱酸化時の酸化膜１１の膜厚により、素子分離後の第２半導体層３の膜厚を規定することができる。このため、第２半導体層３の膜厚を精度よく制御することができ、第２半導体層３の膜厚のバラツキを低減させることを可能としつつ、第２半導体層３を薄膜化することができる。なお、酸化膜１０は空洞部９を全て埋めるように形成しても良いし、空洞部が一部残るように形成しても良い。
【００４５】
また、エッチング時の選択比が互いに異なる第１半導体層２および第２半導体層３を半導体基板１上に順次成膜するとともに、溝６、８の形成を２回に分けて行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成することが可能となる。このため、工程増を抑止しつつ、品質の良いＳＯＩ基板を安定して作製することが可能となり、コストアップを抑制しつつ、ＳＯＩトランジスタを安定して作製することが可能となる。
【００４６】
また、第２半導体層３上に酸化防止膜５を設けることで、第２半導体層３の表面が熱酸化されることを防止しつつ、第２半導体層３の裏面側に酸化膜１０を形成することが可能となる。このため、溝６、８内にそれぞれ形成された酸化膜１２、１１が侵食されることを防止しつつ、第２半導体層３の表面を露出させることができ、素子分離を安定して行うことを可能としつつ、第２半導体層３にトランジスタを形成することが可能となる。
【００４７】
また、溝６、８の配置位置を第２半導体層３の素子分離領域に対応させることにより、第２半導体層３の横方向および縦方向の素子分離を一括して行うことが可能となるとともに、第２半導体層３下の第１半導体層２を除去するための溝を別途設ける必要がなくなる。このため、工程増を抑制しつつ、ＳＯＩトランジスタを形成することが可能となるとともに、チップサイズの増大を抑制することができ、ＳＯＩトランジスタのコストダウンを図ることが可能となる。
【００４８】
なお、酸化膜１０、１１、１２を形成した後、高温アニールを行う。これにより、酸化膜１０、１１、１２をリフローさせることが可能となり、酸化膜１０、１１、１２のストレスを緩和させることが可能となるとともに、界面準位を減らすことができる。
次に、図７に示すように、ＣＶＤなどの方法により溝６、８内に埋め込み絶縁層１３を埋め込んだ後、犠牲酸化膜４および酸化防止膜５を除去する。これにより、溝６、８内に埋め込み絶縁層１３を一括して埋め込むことが可能となり、工程増を抑制しつつ、素子分離を安定して行うことができる。なお、犠牲酸化膜４および酸化防止膜５を除去してから、溝６、８内に埋め込み絶縁層１３を埋め込むようにしてもよい。また、必要に応じて、ＣＭＰ（化学的機械的研磨）などの方法により、埋め込み絶縁層１３を平坦化するようにしてもよい。
【００４９】
次に、図８に示すように、第２半導体層３の表面の熱酸化を行うことにより、第２半導体層３の表面にゲート絶縁膜２１を形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２１が形成された第２半導体層３上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、第２半導体層３上にゲート電極２２を形成する。
【００５０】
次に、ゲート電極２２をマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、ゲート電極２２の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２３ａ、２３ｂを第２半導体層３に形成する。そして、ＣＶＤなどの方法により、ＬＤＤ層２３ａ、２３ｂが形成された第２半導体層３上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２２の側壁にサイドウォール２４ａ、２４ｂをそれぞれ形成する。そして、ゲート電極２２およびサイドウォール２４ａ、２４ｂをマスクとして、Ａｓ、Ｐ、Ｂなどの不純物を第２半導体層３内にイオン注入することにより、サイドウォール２４ａ、２４ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２５ａ、２５ｂを第２半導体層３に形成する。
【００５１】
なお、上述した実施形態では、酸化膜１０、１１、１２を形成した後、溝６、８内に埋め込み絶縁層１３を一括して埋め込む方法について説明したが、溝８を形成する前に、支持体７が形成された溝６内に絶縁体を埋め込むようにしてもよい。これにより、支持体７を絶縁体で補強することが可能となり、溝６の幅が狭い場合においても、第２半導体層３を半導体基板１上で安定して支持することができる。
【００５２】
また、上述した実施形態では、酸化膜１０を介して半導体基板１上に第２半導体層３を１層分だけ積層する方法について説明したが、酸化膜をそれぞれ介して複数の半導体層を半導体基板１上に積層するようにしてもよい。
また、上述した実施形態では、酸化膜１０、１１、１２を形成する際に、第２半導体層３の表面の熱酸化を防止するために、第２半導体層３上に酸化防止膜５を形成する方法について説明したが、第２半導体層３上に酸化防止膜５を形成することなく、酸化膜１０、１１、１２を形成するようにしてもよい。この場合、酸化膜１０、１１、１２の形成時に第２半導体層３の表面に形成された酸化膜は、エッチングまたは研磨により除去するようにしてもよい。
【００５３】
また、上述した実施形態では、半導体基板１および第２半導体層３の熱酸化を行うことにより、半導体基板１と第２半導体層３との間の空洞部９に酸化膜１０を形成する方法について説明したが、化学気相成長法により半導体基板１と第２半導体層３との間の空洞部９に絶縁膜を埋め込むようにしてもよい。このとき、絶縁膜は空洞部９を全て埋め込むようにしても良いし、空洞部が一部残るように埋め込んでも良い。これにより、第２半導体層３の膜減りを防止しつつ、第２半導体層３の裏面側を酸化膜以外の材料で埋め込むことが可能となる。このため、第２半導体層３の裏面側に埋め込まれる絶縁体の厚膜化を図ることが可能となるとともに、誘電率を低下させることが可能となり、第２半導体層３の裏面側の寄生容量を低減させることができる。
【００５４】
図９は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図９（ａ）において、Ｐ型不純物を半導体基板３１に拡散させることにより、半導体基板３１の表面にＰ型不純物拡散層３１ａを形成する。なお、Ｐ型不純物拡散層３１ａを半導体基板３１の表面に形成する場合、イオン注入を行うようにしてもよいし、Ｐ型半導体のエピタキシャル成長を行うようにしてもよい。
【００５５】
次に、図９（ｂ）に示すように、半導体基板３１の化成処理（陽極化成反応）を行うことにより、半導体基板３１の表層を多孔質化し、半導体基板３１の表層に多孔質半導体層３２を形成する。
ここで、この化成処理では化成槽が用いられる。この化成槽は、半導体ウェハを挟んで上下に電解液室を有し、上部には多孔質半導体を形成するためのＨＦが送り込まれるとともに、下部には液体電極としてのＨＦが送り込まれる。そして、ＨＦ中に置かれた白金電極の上部を陰極にするとともに、白金電極の下部を陽極にすることにより、半導体ウェハの上面を多孔質化することができる。
【００５６】
なお、半導体基板３１としてＰ型半導体を使用すると、下部電極との間にショットキー障壁が生じる。このため、半導体基板３１の表面にＰ型不純物拡散層３１ａを形成することが好ましい。また、ＨＦの濃度を低くするとともに、化成電流密度を低くすることにより、多孔質半導体層３２の膜厚を化成時間にて制御することができる。
次に、図９（ｃ）に示すように、エピタキシャル成長により、非多孔質半導体層３３を多孔質半導体層３２上に形成する。なお、半導体基板３１、多孔質半導体層３２および非多孔質半導体層３３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。そして、図１から図８の処理と同様の処理を行う。
【００５７】
これにより、非多孔質半導体層３３に比べて多孔質半導体層のエッチング時の選択比を大きくすることができ、非多孔質半導体層３３を残したまま、非多孔質半導体層３３下の多孔質半導体層３２を除去することができる。このため、ＳＯＩ基板を用いることなく、非多孔質半導体層３３下に絶縁体を配置することが可能となり、ＳＯＩトランジスタのコストダウンを図ることができる。
【００５８】
図１０は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図１０（ａ）において、エピタキシャル成長により、第１半導体層４２を半導体基板４１上に形成する。次に、図１０（ｂ）に示すように、第１半導体層４２の化成処理を行うことにより、第１半導体層４２を多孔質化し、半導体基板４１上に多孔質第１半導体層４２ａを形成する。
【００５９】
次に、図１０（ｃ）に示すように、エピタキシャル成長により、非多孔質第２半導体層４３を多孔質第１半導体層４２ａ上に形成する。なお、半導体基板４１、多孔質第１半導体層４２ａおよび非多孔質第２半導体層４３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮまたはＺｎＳｅなどを用いることができる。特に、半導体基板４１がＳｉの場合、多孔質第１半導体層４２ａとしてＳｉＧｅ、非多孔質第２半導体層４３としてＳｉを用いることが好ましい。そして、図１から図８の処理と同様の処理を行う。
【００６０】
これにより、第１半導体層４２のエッチングレートを上昇させることが可能となり、第１半導体層４２および非多孔質第２半導体層４３の材質を変更することなく、非多孔質第２半導体層４３に対する多孔質第１半導体層４２ａの選択比を上昇させることが可能となる。このため、非多孔質第２半導体層４３のエッチング量を抑制しつつ、非多孔質第２半導体層４３下の多孔質第１半導体層４２ａを除去することが可能となり、ＳＯＩ層の面積を拡大することができる。この結果、ＳＯＩトランジスタのゲート幅を広げることが可能となり、ＳＯＩトランジスタの電流駆動能力を向上させることができる。
【００６１】
また、絶縁膜上に形成される非多孔質第２半導体層４３の膜厚の均一性を向上させることが可能となるとともに、非多孔質第２半導体層４３下の絶縁膜の厚膜化を図ることができる。このため、ＳＯＩ基板を用いることなく、完全空乏型ＳＯＩトランジスタを安定して形成することが可能となり、完全空乏型ＳＯＩトランジスタのコストダウンを図ることができる。
【００６２】
図１１は、本発明の第４実施形態に係る半導体装置の製造方法を示す断面図である。
図１１において、多孔質第１半導体層５２上に多孔質第２半導体層５３ａが積層された積層構造を半導体基板５１上に形成する。なお、半導体を多孔質化する方法としては、例えば、化成処理を用いることができる。そして、エピタキシャル成長により、非多孔質第２半導体層５３を多孔質第２半導体層５３ａ上に形成する。そして、非多孔質第２半導体層５３の熱酸化により非多孔質第２半導体層５３の表面に犠牲酸化膜５４を形成する。そして、ＣＶＤなどの方法により、犠牲酸化膜５４上の全面に酸化防止膜５５を形成する。そして、図２の工程と同様にして、半導体基板５１の一部を露出させる溝５６を形成する。
【００６３】
なお、半導体基板５１上に形成された半導体層を多孔質化する場合、多孔質第２半導体層５３ａのみでもよい。あるいは、多孔質第２半導体層５３ａおよび多孔質第１半導体層５２の表層のみでもよい。あるいは、多孔質第１半導体層５２および多孔質第２半導体層５３ａの他に、半導体基板５１の表層も多孔質化するようにしてもよい。
次に、図１２に示すように、溝５６を介して多孔質第１半導体層５２および多孔質第２半導体層５３ａの側壁を熱酸化することにより、非多孔質第２半導体層５３を支持する支持体５７を非多孔質第２半導体層５３下に形成する。ここで、多孔質層は非多孔質層に比べて酸化が早く進行するので、多孔質第１半導体層５２および多孔質第２半導体層５３ａに形成される酸化膜の膜厚を、非多孔質第２半導体層５３に形成される酸化膜の膜厚よりも厚くすることができる。そして、図４から図８の処理と同様の処理を行う。
【００６４】
これにより、非多孔質第２半導体層５３に形成される溝５６の幅を拡大することなく、非多孔質第２半導体層５３を支持する支持体５７の太さを太くすることができる。このため、非多孔質第２半導体層５３下の多孔質第１半導体層５２を除去した場合においても、非多孔質第２半導体層５３を安定して支持することが可能となり、非多孔質第２半導体層５３下の多孔質第１半導体層５２をより広い範囲に渡って除去することを可能として、ＳＯＩ層の面積を拡大することができる。
【００６５】
また、多孔質第１半導体層５２上に多孔質第２半導体層５３ａを形成することにより、多孔質第１半導体層５２の熱酸化の進行と多孔質第２半導体層５３ａの熱酸化の進行とを等しくすることが可能となる。このため、多孔質第１半導体層５２が多孔質単結晶ＳｉＧｅで形成されている場合においても、非多孔質第２半導体層５３下に多孔質単結晶Ｓｉを配置することができ、多孔質単結晶Ｓｉの熱酸化にて形成された酸化膜によって、多孔質単結晶ＳｉＧｅに含まれるＧｅが非多孔質第２半導体層５３へ拡散することをブロックすることができる。このため、非多孔質第２半導体層５３と多孔質第１半導体層５２の材質が異なる場合においても、非多孔質第２半導体層５３の膜質の劣化を抑制しつつ、多孔質第１半導体層５２の熱酸化にて支持体５７を形成することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図４】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第１実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図１０】本発明の第３実施形態に係る半導体装置の製造方法を示す断面図。
【図１１】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図。
【図１２】本発明の第４実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００６７】
１、３１、４１、５１  半導体基板、２、４２  第１半導体層、３  第２半導体層、４、５４  犠牲酸化膜、５、５５  酸化防止膜、６、８、５６  素子分離用溝、７、５７  支持体、９  空洞部、１０、１１、１２  酸化膜、１３  埋め込み絶縁層、２１  ゲート絶縁膜、２２  ゲート電極、２３ａ、２３ｂ  ＬＤＤ層、２４ａ、２４ｂ  サイドウォールスペーサ、２５ａ、２５ｂ  ソース／ドレイン層、３１ａ  Ｐ型不純物拡散層、３２  多孔質半導体層、３３  非多孔質半導体層、４２ａ、５２  多孔質第１半導体層、４３  非多孔質第２半導体層、５２ａ  多孔質第２半導体層、５３  非多孔質第２半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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