(57)【要約】【課題】  従来よりもデコード回路のトランジスタ数を削減して、チップサイズの増大を抑えることが可能なる表示装置を提供する。【解決手段】  駆動部が、ｍ（ｍは、２以上の整数）をｎビットの表示データの下位ビットとするとき、階調電圧に対する階調数が不連続なＭ個の階調電圧を生成する階調電圧生成回路と、前記ｎビットの表示データの上位（ｎ−ｍ）ビットのデータに基づき、前記Ｍ個の階調電圧の中から隣接する２つの階調電圧を選択するデコーダ回路と、前記デコーダ回路で選択された前記２つの階調電圧から、前記ｎビットの表示データの下位ｍビットのデータに基づき、前記２つの階調電圧の間の階調電圧を生成し、前記映像線に供給する出力アンプ回路とを有する。【選択図】        図８
2005156621.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を有する表示部と、
前記複数の画素に階調電圧を印加する複数の映像線と、
前記複数の映像線に表示データに対応した階調電圧を供給する駆動部とを備え、
前記表示データは、ｎビットの表示データであり、
前記駆動部は、ｍ（ｍは、２以上の整数）を前記ｎビットの表示データの下位ビットとするとき、階調電圧に対する階調数が不連続なＭ個の階調電圧を生成する階調電圧生成回路と、
前記ｎビットの表示データの上位（ｎ−ｍ）ビットのデータに基づき、前記Ｍ個の階調電圧の中から隣接する２つの階調電圧を選択するデコーダ回路と、
前記デコーダ回路で選択された前記２つの階調電圧から、前記ｎビットの表示データの下位ｍビットのデータに基づき、前記２つの階調電圧の間の階調電圧を生成し、前記映像線に供給する出力アンプ回路とを有することを特徴とする表示装置。
【請求項２】
前記出力アンプ回路は、ｋ（ｋ≧３）個の非反転入力端子と、１個の反転入力端子とを有する演算増幅器と、
前記デコーダ回路と前記演算増幅器のｋ個の非反転入力端子との間に設けられるスイッチ部とを有し、
前記演算増幅器の反転入力端子は、前記演算増幅器の出力端子に接続され、
前記スイッチ部には、前記デコーダ回路で選択された前記２つの階調電圧が入力され、
前記スイッチ部は、前記ｎビットの表示データの下位ｍビットのデータに基づき、前記演算増幅器のｋ個の非反転入力端子に印加される階調電圧が所定の組み合わせになるように、前記入力された前記２つの階調電圧を選択して前記演算増幅器のｋ個の非反転入力端子に印加することを特徴とする請求項１に記載の表示装置。
【請求項３】
前記演算増幅器は、入力段の差動増幅回路を有し、
前記入力段の差動増幅回路は、制御端子が前記反転入力端子に接続される少なくとも１個の反転側トランジスタと、
前記少なくとも１個の反転側トランジスタと差動対を構成し、各制御端子が前記各非反転入力端子に接続されるｋ個の非反転側トランジスタとを有し、
前記ｋ個の非反転側トランジスタ、および前記少なくとも１個の反転側トランジスタとは、制御電極の電極幅が重み付けされていることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記ｋ個の非反転側トランジスタの制御電極の電極幅を加算した電極幅と、前記少なくとも１個の反転側トランジスタの制御電極の電極幅を加算した電極幅とが一致することを特徴とする請求項３に記載の表示装置。
【請求項５】
複数の画素を有する表示部と、
前記複数の画素に階調電圧を印加する複数の映像線と、
前記複数の映像線に表示データに対応した階調電圧を供給する駆動部とを備え、
前記表示データは、ｎビットの表示データであり、
前記駆動部は、ｍ（ｍは、２以上の整数）を前記ｎビットの表示データの下位ビットとするとき、（２（ｎ−ｍ）＋１）個の階調電圧を生成する階調電圧生成回路と、
前記ｎビットの表示データの上位（ｎ−ｍ）ビットのデータに基づき、前記（２（ｎ−ｍ）＋１）個の階調電圧の中から隣接する２つの階調電圧を選択するデコーダ回路と、
前記デコーダ回路で選択された前記２つの階調電圧から、前記ｎビットの表示データの下位ｍビットのデータに基づき、前記２つの階調電圧の間の２ｍ個の階調電圧の中の所定の階調電圧を生成し、前記映像線に供給する出力アンプ回路とを有することを特徴とする表示装置。
【請求項６】
前記出力アンプ回路は、（ｍ＋１）個の非反転入力端子と、１個の反転入力端子とを有する演算増幅器と、
前記デコーダ回路と前記演算増幅器の（ｍ＋１）個の非反転入力端子との間に設けられるスイッチ部とを有し、
前記演算増幅器の反転入力端子は、前記演算増幅器の出力端子に接続され、
前記スイッチ部には、前記デコーダ回路で選択された前記２つの階調電圧が入力され、
前記スイッチ部は、前記ｎビットの表示データの下位ｍビットのデータに基づき、前記演算増幅器の（ｍ＋１）個の非反転入力端子に印加される階調電圧が所定の組み合わせになるように、前記入力された前記２つの階調電圧を選択して前記演算増幅器の（ｍ＋１）個の非反転入力端子に印加することを特徴とする請求項５に記載の表示装置。
【請求項７】
前記演算増幅器は、入力段の差動増幅回路を有し、
前記入力段の差動増幅回路は、制御端子が前記反転入力端子に接続される少なくとも１個の反転側トランジスタと、
前記少なくとも１個の反転側トランジスタと差動対を構成し、各制御端子が前記各非反転入力端子に接続される（ｍ＋１）個の非反転側トランジスタとを有し、
前記（ｍ＋１）個の非反転側トランジスタ、および前記反転側トランジスタとは、制御電極幅が重み付けされていることを特徴とする請求項６に記載の表示装置。
【請求項８】
前記（ｍ＋１）個の非反転側トランジスタの制御電極の電極幅を加算した電極幅と、前記少なくとも１個の反転側トランジスタの制御電極の電極幅を加算した電極幅とが一致することを特徴とする請求項７に記載の表示装置。
【請求項９】
前記（ｍ＋１）個の非反転側トランジスタの中で制御電極の電極幅が最も狭いトランジスタの電極幅をＷとするとき、
前記（ｍ＋１）個の非反転側トランジスタは、制御電極の電極幅がＷ、Ｗ、２×Ｗ,...,２（ｍ−１）×Ｗの（ｍ＋１）個のトランジスタであり、
前記少なくとも１個の反転側トランジスタの制御電極の電極幅を加算した電極幅は、２ｍ×Ｗであることを特徴とする請求項８に記載の表示装置。
【請求項１０】
前記ｍは３であり、
前記４個の非反転側トランジスタの中で制御電極の電極幅が最も狭いトランジスタの電極幅をＷとするとき、
前記４個の非反転側トランジスタは、制御電極の電極幅がＷ、制御電極の電極幅がＷ、制御電極の電極幅が４Ｗ、および、制御電極の電極幅が８Ｗの４個のトランジスタであり、
前記少なくとも１個の反転側トランジスタは、制御電極の電極幅が８Ｗの１個のトランジスタであることを特徴とする請求項８に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に係り、特に、パーソナルコンピュータ、ワークステーション等に使用される多階調表示が可能な表示装置に関する。
【背景技術】
【０００２】
画素毎に能動素子（例えば、薄膜トランジスタ）を有し、この能動素子をスイッチング駆動するアクティブマトリクス型液晶表示装置は、ノート型パソコン等の表示装置として広く使用されている。
このアクティブマトリクス型液晶表示装置は、能動素子を介して画素電極に映像信号電圧（表示データに対応する階調電圧；以下、階調電圧と称する。）を印加するため、各画素間のクロストークがなく、単純マトリックス形液晶表示装置のようにクロストークを防止するための特殊な駆動方法を用いる必要がなく、多階調表示が可能である。
このアクティブマトリクス型液晶表示装置の１つに、ＴＦＴ（Thin  Film  Transister）方式の液晶表示パネル（ＴＦＴ−ＬＣＤ）と、液晶表示パネルの上側に配置されるドレインドライバと、液晶表示パネルの側面に配置されるゲ−トドライバおよびインタフェース部とを備えるＴＦＴ方式の液晶表示モジュールが知られている（下記特許文献１参照）。
このＴＦＴ方式の液晶表示モジュールにおいては、ドレインドライバ内に階調電圧生成回路と、この階調電圧生成回路で生成された複数の階調電圧の中から、表示データに対応する１つの階調電圧を選択するデコーダ回路と、デコーダ回路で選択された１つの階調電圧が入力される出力アンプ回路とを備えている。
【０００３】
なお、本願発明に関連する先行技術文献としては以下のものがある。
【特許文献１】特開２００１−３４２３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年のＴＦＴ方式のアクティブマトリクス型液晶表示装置は、液晶パネルの大型化、高解像度化、高画質化、低消費電力化の傾向にある。
また、市場の成熟に伴い、液晶表示装置をより低価格化していくことが必須となっており、ドレインドライバのチップ面積をより小さくすることが要求されている。
さらに、ブラウン管に代わる大画面サイズの表示デバイスとしてのモニター用液晶パネルの普及に伴い、より高解像度で多階調の表示装置が要求されている。
従来、ノート型パソコン用液晶パネルでは６４階調であったものが、モニター用液晶パネルでは２５６階調が必須となっているが、近年、１０２４階調へと階調数が増加する傾向にある。また、解像度においても、モニター用液晶パネルはＸＧＡからＳＸＧＡ、ＵＸＧＡへと移り変わりつつある。
このため、デコーダ回路を構成するトランジスタ数が増加し、ドレインドライバを構成するチップサイズの増大につながり、コスト上昇を招く欠点があった。
即ち、従来の、所謂トーナメント型デコーダ方式では、階調数と同等数のデコーダ回路が必要であり、多階調化に伴うチップサイズ増大の大きな要因となっている。
【０００５】
この問題を解決するために、前述の特許文献１では、出力アンプ回路において、２階調の階調電圧を生成するようにしている。
しかしながら、例えば、表示データが１０ビットからなる１０２４階調では、出力アンプ回路において２階調の階調電圧を生成するようにしても、５１２階調数のデコーダ回路が必要となり、それほど、チップサイズ増大を抑制することができない。
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、表示装置において、従来よりもデコード回路のトランジスタ数を削減して、チップサイズの増大を抑えることが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【課題を解決するための手段】
【０００６】
前述の目的を達成するために、本発明では、複数の画素を有する表示部と、前記複数の画素に階調電圧を印加する複数の映像線と、前記複数の映像線に表示データに対応した階調電圧を供給する駆動部とを備える表示装置において、駆動部内の階調電圧生成回路で、ｍ（ｍは、２以上の整数）をｎビットの表示データの下位ビットとするとき、階調電圧に対する階調数が不連続なＭ個の階調電圧を生成し、デコーダ回路で、前記ｎビットの表示データの上位（ｎ−ｍ）ビットのデータに基づき前記Ｍ個の階調電圧の中から隣接する２つの階調電圧を選択し、出力アンプ回路で、前記デコーダ回路で選択された前記２つの階調電圧から、前記ｎビットの表示データの下位ｍビットのデータに基づき、前記２つの階調電圧の間の階調電圧を生成し、前記映像線に供給することを特徴とする。
【発明の効果】
【０００７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
本発明の表示装置によれば、従来よりもデコード回路のトランジスタ数を削減して、チップサイズの増大を抑えることが可能となる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明を液晶表示モジュールに適用した実施例を図面を参照して詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
〈本発明が適用される液晶表示装置の基本構成〉
図１は、本発明が適用される液晶表示装置の概略構成を説明するブロック図である。
図１において、ＡＲＹは、薄膜トランジスタ型のアクティブマトリクス型液晶表示パネル（ＴＦＴ−ＬＣＤ）、ＤＤは、ドレインドライバ、ＳＤはゲートドライバである。
液晶表示パネルＡＲＹは、３色の赤（Ｒ）、緑（Ｇ）、青（Ｂ）各ピクセルを１画素とする、例えば、１６００×１２００の画素から構成される。
表示制御装置ＣＮＴには、パソコン等のホスト（ホストコンピュータ）側から出力される赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色の表示データ（映像信号）と、クロック信号、ディスプレイタイミング信号、水平同期信号、垂直同期信号の各表示制御信号および表示用デ−タ（Ｒ・Ｇ・Ｂ）を基に、ドレインドライバＤＤ、および、ゲートドライバＳＤを制御・駆動する。
表示制御装置ＣＮＴは、ディスプレイタイミング信号が入力されると、これを表示開始位置と判断し、スタートパルス（ＥＩＯ；表示データ取込開始信号）を信号線を介して第１番目のドレインドライバＤＤに出力し、さらに、受け取った表示データを、バスラインを介してドレインドライバＤＤに出力する。
その際、表示制御装置ＣＮＴは、各ドレインドライバＤＤのデータラッチ回路に表示データをラッチするための表示制御信号である表示データラッチ用クロック（ＣＬ２）（以下、単に、クロック（ＣＬ２）と称する。）を信号線を介して出力する。
【０００９】
ホスト側からの表示データは８ビットで、２画素単位、即ち、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の各データを１つの組とする２組のデータが単位時間毎に転送される。
また、第１番目のドレインドライバＤＤに入力されたスタートパルスにより第１番目のドレインドライバＤＤにおけるデータラッチ回路のラッチ動作が制御される。
この第１番目のドレインドライバＤＤにおけるデータラッチ回路のラッチ動作が終了すると、第１番目のドレインドライバＤＤからスタートパルスが、第２番目のドレインドライバＤＤに入力され、第２番目のドレインドライバＤＤにおけるデータラッチ回路のラッチ動作が制御される。
以下、同様にして、各ドレインドライバＤＤにおけるデータラッチ回路のラッチ動作が制御され、誤った表示データがデータラッチ回路に書き込まれるのを防止している。
表示制御装置ＣＮＴは、ディスプレイタイミング信号の入力が終了するか、または、ディスプレイタイミング信号が入力されてから所定の一定時間が過ぎると、１水平分の表示データが終了したものとして、各ドレインドライバＤＤにおけるデータラッチ回路に蓄えていた表示データを液晶表示パネルＡＲＹのドレイン線に出力するための表示制御信号である出力タイミング制御用クロック（ＣＬ１）（以下、単にクロック（ＣＬ１）と称する。）を信号線を介して各ドレインドライバＤＤに出力する。
【００１０】
また、表示制御装置ＣＮＴは、垂直同期信号入力後に、第１番目のディスプレイタイミング信号が入力されると、これを第１番目の表示ラインと判断して信号線を介してゲートドライバＳＤにフレーム開始指示信号（ＦＲＭ）を出力する。
さらに、表示制御装置ＣＮＴは、水平同期信号に基づいて、１水平走査時間毎に、順次液晶表示パネルＡＲＹの各ゲート線に正のバイアス電圧を印加するように、信号線１４１を介してゲートドライバＳＤへ１水平走査時間周期のシフトクロックであるクロック（ＣＬ３）を出力する。
これにより、液晶表示パネルＡＲＹの各ゲート線に接続された複数の薄膜トランジスタ（ＴＦＴ）が、１水平走査時間の間導通する。
以上の動作により、液晶表示パネルＡＲＹに画像が表示される。
なお、図１では、ＳＩＧは、前述のＥＩＯ、ＣＬ１、ＣＬ２の各制御信号、および、後述する交流化信号Ｍが伝送される信号線を示し、Ｓ−ＣＯＮＴは、前述のＣＬ３、ＦＬＭの各制御信号が伝送される信号線を示す。また、Ｐ−ＤＡＴＡは、前述の表示データが伝送されるバスラインを示す。
また、図１において、ＰＣは、液晶駆動電源回路を示し、液晶駆動電源回路ＰＣは、Ｖ０〜Ｖ１１から成る階調基準電圧ＰＷＲをドレインドライバＤＤに、また、ＶＧＯＮ、ＶＧＯＦＦの走査ドライバ電圧（ＳＤＰ）をゲートドライバＳＤに、さらに、Ｖｃｏｍの対向電極電圧を液晶表示パネルＡＲＹ内の対向電極に供給する。
【００１１】
一般に、液晶層は、長時間同じ電圧（直流電圧）が印加されていると、液晶層の傾きが固定化され、結果として残像現象を引き起こし、液晶層の寿命を縮めることになる。
これを防止するために、液晶表示モジュールおいては、液晶層に印加する電圧をある一定時間毎に交流化、即ち、コモン電極に印加する電圧を基準にして、画素電極に印加する電圧を、一定時間毎に正電圧側／負電圧側に変化させるようにしている。
この液晶層に交流電圧を印加する駆動方法として、コモン対称法とコモン反転法の２通りの方法が知られている。
コモン反転法とは、コモン電極に印加される電圧と画素電極に印加する電圧とを、交互に正、負に反転させる方法である。
また、コモン対称法とは、コモン電極に印加される電圧を一定とし、画素電極に印加する電圧を、コモン電極に印加される電圧を基準にして、交互に正、負に反転させる方法である。
コモン対称法は、画素電極に印加される電圧の振幅が、コモン反転法の場合に比べ２倍となり、低耐圧のドライバが使用できないと言う欠点があるが、低消費電力と表示品質の点で優れているドット反転法あるいはＮライン反転法が使用可能である。
図１に示す液晶表示モジュールでは、その駆動方法として、前記ドット反転法を使用している。
【００１２】
図２は、図１に示すドレインドライバＤＤの一例の概略構成を示すブロック図である。
ここでは、例として、８ビット表示データによる２５６階調、４８０出力のドレインドライバとして説明する。
なお、ドレインドライバＤＤは、１個の半導体集積回路（ＬＳＩ）から構成される。
同図において、ＣＬＣはクロック制御回路、正極性階調電圧生成回路ＰＧＶは、液晶駆動電源回路ＰＣから入力される正極性の６値の階調基準電圧（Ｖ０〜Ｖ５）に基づいて、正極性の２５６階調電圧を生成し、デコーダ回路ＤＥＣに出力する。
負極性階調電圧生成回路ＮＧＶは、液晶駆動電源回路ＰＣから入力される負極性の６値の階調基準電圧（Ｖ６〜Ｖ１１）に基づいて、負極性の２５６階調電圧を生成し、デコーダ回路ＤＥＣに出力する。
また、ドレインドライバＤＤのラッチアドレスセレクタＡＳは、表示制御装置ＣＮＴから入力されるクロック（ＣＬ２）に基づいて、ラッチ回路１（ＬＴＣ１）のデータ取り込み用信号を生成し、ラッチ回路１（ＬＴＣ１）に出力する。
【００１３】
ラッチ回路１（ＬＴＣ１）は、ラッチアドレスセレクタＡＳから出力されるデータ取り込み用信号に基づき、表示制御装置ＣＮＴから入力されるクロック（ＣＬ２）に同期して、各色毎８ビットの表示データを出力本数分だけラッチする。
表示データ（Ｄ５７〜Ｄ５０、Ｄ４７〜Ｄ４０、Ｄ３７〜Ｄ３０、Ｄ２７〜Ｄ２０、Ｄ１７〜Ｄ１０、Ｄ０７〜Ｄ００）はデータ反転回路３を通してラッチ回路１４に入力され、ラッチされる。
ラッチ回路２（ＬＴＣ２）は、表示制御装置ＣＮＴから入力されるクロック（ＣＬ１）に応じて、ラッチ回路１（ＬＴＣ１）内の表示データをラッチする。
このラッチ回路２（ＬＴＣ２）に取り込まれた表示データは、デコーダ回路ＤＥＣに入力される。
デコーダ回路ＤＥＣは、正極性の２５６階調の階調電圧、あるいは負極性の２５６階調の階調電圧に基づき、表示データに対応した１つの階調電圧（２５６階調の中の１つの階調電圧）を選択して、出力アンプ回路ＡＭＰに入力する。
出力アンプ回路ＡＭＰは、入力された階調電圧を電流増幅して表示パネルのドレイン線（Ｙ１〜Ｙ４８０）に出力する。
ラッチ回路１４とラッチ回路２５は、８ビット（２５６階調）×４８０個で構成される。
【００１４】
図３、図４は、図２に示すドレインドライバＤＤの内部回路の一例を示すブロック図である。
同図において、ＬＳは、レベルシフト回路であり、ＤＭＰＸは、表示データマルチプレクサ、ＯＭＰＸは出力マルチプレクサである。表示データマルチプレクサＤＭＰＸ、および出力マルチプレクサＯＭＰＸは、交流化信号Ｍで制御される。
交流化信号（Ｍ）は、液晶表示パネルＡＲＹの各画素の画素電極に印加する映像信号電圧の極性を制御する論理信号であり、ライン毎、および、フレーム毎にそれらの論理は反転する。また、ラッチ回路ＬＴＣは、図２に示すラッチ回路１（ＬＴＣ１）とラッチ回路２（ＬＴＣ２）とを表す。
また、Ｙ１，Ｙ２，Ｙ３，Ｙ４，Ｙ５，Ｙ６は、それぞれ第１番目、第２番目、第３番目、第４番目、第５番目、第６番目のドレイン線を示している。
図３に示すドレインドライバＤＤにおいては、表示データマルチプレクサＤＭＰＸにより、ラッチ回路ＬＴＣ（より詳しくは、図２に示すラッチ回路１）に入力される表示データを切り替えて、各色毎の表示データを隣合うラッチ回路ＬＴＣに入力する。
デコーダ回路ＤＥＣは、正極性階調電圧生成回路ＰＧＶから入力される正極性の２５６階調の階調電圧の中から、ラッチ回路ＬＴＣ（より詳しくは、図２に示すラッチ回路２）から出力される表示用データに対応する正極性の階調電圧を選択する高電圧用デコーダ回路ＰＤＥＣと、負極性階調電圧生成回路ＮＧＶから入力される負極性の２５６階調電圧の中から、ラッチ回路ＬＴＣから出力される表示用データに対応する負極性の階調電圧を選択する低電圧用デコーダ回路ＮＤＥＣとから構成される。
この高電圧用デコーダ回路ＰＤＥＣと低電圧用デコーダ回路ＮＤＥＣとは、隣接するラッチ回路ＬＴＣ毎に設けられる。
【００１５】
出力アンプ回路ＡＭＰは、高電圧用アンプ回路ＰＡＭＰと低電圧用アンプ回路ＮＡＭＰとにより構成される。
高電圧用アンプ回路ＰＡＭＰには、高電圧用デコーダ回路ＰＤＥＣで生成された正極性の階調電圧が入力され、高電圧用アンプ回路ＰＡＭＰは正極性の階調電圧を出力する。
低電圧用アンプ回路ＮＡＭＰには、低電圧用デコーダ回路ＮＤＥＣで生成された負極性の階調電圧が入力され、低電圧用アンプ回路ＮＡＭＰは負極性の階調電圧を出力する。
ドット反転法では、隣接するドレインの階調電圧は互いに逆極性となり、また、高電圧用アンプ回路ＰＡＭＰおよび低電圧用アンプ回路ＮＡＭＰの並びは、高電圧用アンプ回路ＰＡＭＰ→低電圧用アンプ回路ＮＡＭＰ→高電圧用アンプ回路ＰＡＭＰ→低電圧用アンプ回路ＮＡＭＰとなるので、表示データマルチプレクサＤＭＰＸにより、ラッチ回路ＬＴＣに入力される表示データを切り替えて、各色毎の表示データを、隣り合うラッチ回路ＬＴＣに入力し、それに合わせて、高電圧用アンプ回路ＰＡＭＰあるいは低電圧用アンプ回路ＮＡＭＰから出力される出力電圧を、出力マルチプレクサＯＭＰＸにより切り替え、隣接するドレイン線、例えば、第１番目のドレイン線Ｙ１と第２番目のドレイン線Ｙ２とに出力することにより、各ドレイン線に正極性あるいは負極性の階調電圧を出力することが可能となる。
【００１６】
ここで、図３、図４に示す高電圧用アンプ回路ＰＡＭＰ、および低電圧用アンプ回路ＮＡＭＰとしては、例えば、図５に示すような、演算増幅器ＯＰの反転入力端子（−）と出力端子とが直結され、その非反転入力端子（＋）が入力端子とされるボルテージホロワ回路で構成される。
また、低電圧用アンプ回路ＮＡＭＰに使用される演算増幅器ＯＰは、例えば、図６に示すような差動増幅回路で構成され、さらに、高電圧用アンプ回路ＰＡＭＰに使用される演算増幅器ＯＰは、例えば、図７に示すような差動増幅回路で構成される。
なお、図６、図７において、ＰＭはＰ型ＭＯＳトランジスタ（以下、単に、ＰＭＯＳという）、ＮＭはＮ型ＭＯＳトランジスタ（以下、単に、ＮＭＯＳという）、ＰＷ１，ＰＷ２は電源電圧、ＢＳ１，ＢＳ２，ＢＳ３，ＢＳ４はバイアス電源である。
図４に示すドレインドライバＤＤは、表示データマルチプレクサＤＭＰＸにより、隣接する各色の表示データを切り替えてラッチ回路ＬＴＣに入力し、出力マルチプレクサＯＭＰＸにより、各色毎の階調電圧が出力されるドレイン線、例えば、第１番目のドレイン線Ｙ１と第４番目のドレイン線Ｙ４とに出力するようにした点で、図３に示すドレインドライバＤＤと相異する。
このように、図３、図４に示すドレインドライバＤＤでは、隣接出力端子間で負極性側（低電圧側）、正極性側（高電圧側）を交互に出力することを利用して、負極性の回路と正極性の回路とをそれぞれ出力端子全数ではなく、１／２ずつ設けることで、チップサイズの縮小を図っている。
【００１７】
〈本実施例の液晶表示モジュールの特徴的構成〉
本実施例の液晶表示モジュールは、ドレインドライバＤＤ内のデコーダ回路ＤＥＣと出力アンプ回路ＡＭＰの構成が、前述の図２に示すドレインドライバＤＤと相異する。
図８は、本発明の実施の形態の液晶表示モジュールのドレインドライバＤＤのデコーダ回路と出力アンプ回路の回路構成を示す図である。
なお、２５６階調場合には、回路規模が大きくなり、１図面内に収まらないので、６４階調の場合について説明する。
また、図８に示すデコーダ回路ＤＥＣ１と出力アンプ回路ＡＭＰ１は、負極性の階調電圧を出力する低電圧用デコーダ回路ＮＤＥＣと、低電圧用アンプ回路ＮＡＭＰである。
図８に示すように、デコーダ回路ＤＥＣ１は、ＮＭＯＳで構成され、これらのＮＭＯＳは、６ビットの表示データの中の上位３ビットでオン・オフされる。
なお、図８において、Ｄ０〜Ｄ５は、Ｄ０を最下位ビット、Ｄ５を最上位ビットとする６ビットの表示データを示し、ＤｎＰは正規のデータ値、ＤｎＮはＤｎＰを反転させたデータ値である。
本実施例では、負極性階調電圧生成回路ＮＧＶは、６４階調の全ての階調電圧を生成せず、８階調おきの９階調の階調電圧（Ｖ００〜Ｖ６４）を生成する。
この８階調おきの９階調の階調電圧（Ｖ００〜Ｖ６４）が、図８に示すデコーダ回路ＤＥＣ１に入力され、デコーダ回路ＤＥＣ１は、隣接する２つの階調電圧を選択して、出力端子１（ＯＵＴ１）と、出力端子２（ＯＵＴ２）に出力する。
【００１８】
出力アンプ回路ＡＭＰ１は、４個の非反転入力端子（Ｉ１〜Ｉ４）を有する演算増幅器ＯＰ１と、４個の非反転入力端子（Ｉ１〜Ｉ４）の前段に配置されるスイッチ部ＳＷ１とで構成される。
スイッチ部ＳＷ１は、ＮＭＯＳ（１）と、ＮＭＯＳ（２）と、ＮＭＯＳ（３）と、ＮＭＯＳ（４）と、ＮＭＯＳ（５）と、ＮＭＯＳ（６）とを有する。
ＮＭＯＳ（１）は、Ｄ２Ｐのデータ値でオン・オフされ、オンの状態のときに、デコーダ回路ＤＥＣ１の出力端子２（ＯＵＴ２）と、演算増幅器ＯＰ１の非反転入力端子Ｉ４とを接続する。
同様に、ＮＭＯＳ（２）は、Ｄ２Ｎのデータ値でオン・オフされ、オンの状態のときに、出力端子１（ＯＵＴ１）と、非反転入力端子Ｉ４とを接続する。
ＮＭＯＳ（３）は、Ｄ１Ｐのデータ値でオン・オフされ、オンの状態のときに、出力端子２（ＯＵＴ２）と、非反転入力端子Ｉ３とを接続する。
ＮＭＯＳ（４）は、Ｄ１Ｎのデータ値でオン・オフされ、オンの状態のときに、出力端子１（ＯＵＴ１）と、非反転入力端子Ｉ３とを接続する。
【００１９】
ＮＭＯＳ（５）は、Ｄ０Ｐのデータ値でオン・オフされ、オンの状態のときに、出力端子２（ＯＵＴ２）と、非反転入力端子Ｉ２とを接続する。
ＮＭＯＳ（６）は、Ｄ０Ｎのデータ値でオン・オフされ、オンの状態のときに、出力端子１（ＯＵＴ１）と、非反転入力端子Ｉ２とを接続する。
演算増幅器ＯＰ１の非反転入力端子Ｉ１は、デコーダ回路ＤＥＣ１の出力端子１（ＯＵＴ１）に接続される。
仮に、デコーダ回路ＤＥＣ１の出力端子１（ＯＵＴ１）から出力される階調電圧をＶａ、デコーダ回路ＤＥＣ１の出力端子２（ＯＵＴ２）から出力される階調電圧Ｖｂ（Ｖｂ＝Ｖａ＋ΔＶ）とするとき、本実施例では、表示データの下位３ビットのデータ値に基づき、デコーダ回路ＤＥＣ１の出力端子１（ＯＵＴ１）と出力端子２（ＯＵＴ２）から出力される階調電圧が、図９に示すような組み合わせで、演算増幅器ＯＰ１の４個の非反転入力端子（Ｉ１〜Ｉ４）に入力される。
演算増幅器ＯＰ１は、デコーダ回路ＤＥＣ１の出力端子１（ＯＵＴ１）と出力端子２（ＯＵＴ２）から出力される階調電圧の組み合わせに応じて、図９に示すように、８個の階調電圧を生成する。
【００２０】
以下、本実施例の演算増幅器ＯＰ１の回路構成について説明する。
図１０は、本実施例の演算増幅器ＯＰ１の回路構成を示す回路図である。
図１０に示す演算増幅器ＯＰ１は、差動対を構成するトランジスタが、４個のＰＭＯＳ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）と、１個のＰＭＯＳ（Ｔ５）である点で、図６に示す従来の演算増幅器ＯＰと相異する。
ここで、ＰＭＯＳ（Ｔ１）のゲート電極は、非反転入力端子Ｉ１に接続され、ＰＭＯＳ（Ｔ２）のゲート電極は、非反転入力端子Ｉ２に接続され、ＰＭＯＳ（Ｔ３）のゲート電極は、非反転入力端子Ｉ３に接続され、ＰＭＯＳ（Ｔ４）のゲート電極は、非反転入力端子Ｉ４に接続される。
さらに、ＰＭＯＳ（Ｔ１）のゲート電極のゲート幅をＷとするとき、ＰＭＯＳ（Ｔ２）のゲート電極のゲート幅はＷ（＝２０×Ｗ）、ＰＭＯＳ（Ｔ３）のゲート電極のゲート幅は２Ｗ（＝２１×Ｗ）、ＰＭＯＳ（Ｔ４）のゲート電極のゲート幅は４Ｗ（＝２２×Ｗ）であり、これら４個のＰＭＯＳ（Ｔ１，Ｔ２，Ｔ３，Ｔ４）と差動対を構成するＰＭＯＳ（Ｔ５）のゲート電極のゲート幅は８Ｗ（＝２３×Ｗ）とされる。
なお、ＰＭＯＳのゲート電極のゲート幅に重み付けするに代わりに、ゲート幅がＷのＰＭＯＳを所定数並列に接続するようにしてもよい。
【００２１】
図１０に示す演算増幅器は、図１１に示す回路と等価である。
今、図１１に示すＰＭＯＳ（Ｐ１）のゲート電極のゲート幅をＷａ、ＰＭＯＳ（Ｐ２）のゲート電極のゲート幅をＷｂとする。したがって、ＰＭＯＳ（Ｐ１，Ｐ２）と差動対を構成するＰＭＯＳ（Ｐ３）のゲート電極のゲート幅は（Ｗａ＋Ｗｂ）となる。
一般に、図８に示すデコーダ回路ＤＥＣ１の出力端子１（ＯＵＴ１）と出力端子２（ＯＵＴ２）から出力される階調電圧の電圧差は、０．５Ｖ以下であるので、ＰＭＯＳのドレイン電流（Ｉｄ）は、ゲート・ソース間電圧からしきい値電圧Ｖｔｈを減算した電圧に比例するものとして取り扱える。
したがって、ＰＭＯＳ（Ｐ１）のドレイン電流（Ｉａ）、ＰＭＯＳ（Ｐ２）のドレイン電流（Ｉｂ）、および、ＰＭＯＳ（Ｐ３）のドレイン電流（Ｉｘ）は、下記（１）式で表される。
［数１］
Ｉａ＝αＷａ（Ｖｓ−Ｖａ−Ｖｔｈ）
Ｉｂ＝αＷｂ（Ｖｓ−Ｖｂ−Ｖｔｈ）
Ｉｘ＝α（Ｗａ＋Ｗｂ）（Ｖｓ−Ｖｘ−Ｖｔｈ）    ・・・・・・・・・・・  （１）
ここで、αは定数である。
【００２２】
図１１に示す回路では、Ｉａ＋Ｉｂ＝Ｉｘとなるので、下記（２）式が成立する。
［数２］
Ｉａ＋Ｉｂ＝Ｉｘ
Wa(Vs-Va-Vth)+Wb(Vs-Vb-Vth)=(Wa+Wb)(Vs-Vx-Vth)
(Wa+Wb)Vs+WaVa+WbVb-(Wa+Wb)Vth=(Wa+Wb)Vs+(Wa+Wb)Vx-(Wa+Wb)Vth
WaVa+WbVb=(Wa+Wb)Vx
Vx=(WaVa+WbVb)/(Wa+Wb)                ・・・・・・・・・・・・・・・・  （２）
ここで、Ｖｂ＝Ｖａ＋Δｖとすると、
Ｖｘ＝｛ＷａＶａ＋Ｗｂ（Ｖａ＋Δｖ）｝／（Ｗａ＋Ｗｂ）
＝｛（Ｗａ＋Ｗｂ）Ｖａ＋ＷｂΔｖ｝／（Ｗａ＋Ｗｂ）
＝Ｖａ＋ＷｂΔｖ／（Ｗａ＋Ｗｂ）
今、Ｗａ＋Ｗｂ＝８Ｗ（Ｗは、図１０に示すＰＭＯＳ（Ｔ１）のゲート電極のゲート幅）の場合について考える。
（１）Ｗａ＝８Ｗ、Ｗｂ＝０の場合、Ｖｘ＝Ｖａ
（２）Ｗａ＝７Ｗ、Ｗｂ＝１Ｗの場合、Ｖｘ＝Ｖａ＋Δｖ／８
（３）Ｗａ＝６Ｗ、Ｗｂ＝２Ｗの場合、Ｖｘ＝Ｖａ＋２Δｖ／８
（４）Ｗａ＝５Ｗ、Ｗｂ＝３Ｗの場合、Ｖｘ＝Ｖａ＋３Δｖ／８
（５）Ｗａ＝４Ｗ、Ｗｂ＝４Ｗの場合、Ｖｘ＝Ｖａ＋４Δｖ／８
（６）Ｗａ＝３Ｗ、Ｗｂ＝５Ｗの場合、Ｖｘ＝Ｖａ＋５Δｖ／８
（７）Ｗａ＝２Ｗ、Ｗｂ＝６Ｗの場合、Ｖｘ＝Ｖａ＋６Δｖ／８
（８）Ｗａ＝Ｗ、Ｗｂ＝７Ｗの場合、Ｖｘ＝Ｖａ＋７Δｖ／８
このように、図１０に示す演算増幅器ＯＰ１は、図９に示すように、デコーダ回路ＤＥＣ１の出力端子１（ＯＵＴ１）と出力端子２（ＯＵＴ２）から出力される階調電圧の組み合わせに応じて、８個の階調電圧を生成することができる。
【００２３】
以上説明したように、本実施例では、デコーダ回路ＤＥＣ１において、８階調おきの９階調の階調電圧（Ｖ００〜Ｖ６４）から、隣接する２つの階調電圧を選択し、出力アンプ回路ＡＭＰ１において、隣接する２つの階調電圧の間の８階調の階調電圧を生成する。
したがって、本実施例では、デコーダ回路ＤＥＣ１のトランジスタ数を大幅に抑制することができる。
比較のために、従来の６４階調の階調電圧の中から１つの階調電圧を生成するトーナメント方式のデコーダ回路を図１３に示す。
この図１３に示すデコーダ回路から分かるように、本実施例のデコーダ回路ＤＥＣ１では、トランジスタ数を、図１３に示すデコーダ回路と比べて、７０％程度削減することが可能となる。
さらに、本実施例では、出力アンプ回路ＡＭＰ１のゲート電極のゲート幅に重み付けを行うことにより、出力アンプ回路ＡＭＰ１のトランジスタ数を削減することが可能となる。
したがって、本実施例では、ドレインドライバＤＤを構成する半導体チップのチップサイズを大幅に縮小することが可能となるので、チップサイズの増加を伴うことなく多階調化を図ることが可能となる。
【００２４】
なお、前述の説明では、６４階調の階調電圧を選択する場合について説明したが、本発明は、表示データが８ビットの２５６階調、表示データが１０ビットの１０２４階調の場合にも適用可能であることはいうまでもない。
表示データのビット数が多くなるほど、ドレインドライバＤＤを構成する半導体チップのチップサイズを縮小する効果が大きくなる。
さらに、前述の説明では、表示データの下位３ビットにより、出力アンプ回路ＡＭＰ１で８個の階調電圧を生成するようにしたが、本発明は、これに限定されるものではなく、ｍを２以上の整数とするとき、表示データの下位ｍビットにより、出力アンプ回路ＡＭＰ１で、２ｍ個の階調電圧を生成することができる。
図１２に、出力アンプ回路ＡＭＰ１において、表示データの下位ｍビットで、２ｍ個の階調電圧を生成する場合の一般的な回路構成を示す。
図１２に示すように、ｍ個の非反転端子（Ｉ２〜Ｉ（ｍ＋１））を設け、このｍ個の非反転端子（Ｉ２〜Ｉ（ｍ＋１））に接続されるＰＭＯＳ（Ｔ１〜Ｔｍ）のゲート電極のゲート幅を、それぞれ２０Ｗ、２１Ｗ,...,２（ｍ−１）Ｗとなし、ＰＭＯＳ（Ｔ１〜Ｔｍ）と差動対を構成するＰＭＯＳ（Ｔｎ）のゲート電極のゲート幅を２ｍＷとする。
なお、Ｗは、非反転端子Ｉ１に接続されるＰＭＯＳ（Ｔ０）のゲート電極のゲート幅である。
【００２５】
また、前述の説明では、デコーダ回路ＤＥＣ１と出力アンプ回路ＡＭＰ１が、負極性の階調電圧を出力する低電圧用デコーダ回路ＮＤＥＣと、低電圧用アンプ回路ＮＡＭＰの場合について説明したが、本発明はこれに限定されるものではなく、正極性の階調電圧を出力する高電圧用デコーダ回路ＰＤＥＣと、高電圧用アンプ回路ＰＡＭＰにも適用可能である。
高電圧用デコーダ回路の場合には、図８に示すデコーダ回路ＤＥＣ１におけるＮＭＯＳをＰＭＯＳに置き換えればよい。
また、高電圧用アンプ回路は、図７に示す演算増幅器において、差動対を構成するＮＭＯＳを、前述の図１０〜図１２に示すような構成に置換すればよい。
また、本発明は、コモン反転法で駆動されるドレインドライバのデコーダ回路にも適用可能である。
また、前述の説明では、本発明を液晶表示モジュールに適用した実施例について説明したが、本発明はこれに限定されるものではなく、有機ＥＬ素子を用いるＥＬ表示装置にも適用可能である。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【００２６】
【図１】本発明が適用される液晶表示装置の概略構成を説明するブロック図である。
【図２】図１に示すドレインドライバＤＤの一例の概略構成を示すブロック図である。
【図３】図２に示すドレインドライバＤＤの内部回路の一例を示すブロック図である。
【図４】図２に示すドレインドライバＤＤの内部回路の他の例を示すブロック図である。
【図５】図３、図４に示す高電圧用アンプ回路ＰＡＭＰ、および低電圧用アンプ回路ＮＡＭＰの回路構成を示す回路図である。
【図６】低電圧用アンプ回路ＮＡＭＰに使用される演算増幅器ＯＰの回路構成を示す回路図である。
【図７】さらに、高電圧用アンプ回路ＰＡＭＰに使用される演算増幅器ＯＰの回路構成を示す回路図である。
【図８】本発明の実施の形態の液晶表示モジュールのドレインドライバＤＤのデコーダ回路と出力アンプ回路の回路構成を示す図である。
【図９】図８に示す演算増幅器ＯＰ１に入力される階調電圧と、そのときに、演算増幅器ＯＰ１から出力される階調電圧を示す図である。
【図１０】本発明の実施例の演算増幅器ＯＰ１の回路構成を示す回路図である。
【図１１】図１０に示す演算増幅器の動作を説明するための回路図である。
【図１２】本発明の出力アンプ回路ＡＭＰ１において、表示データの下位ｍビットで、２ｍ個の階調電圧を生成する場合の一般的な回路構成を示す回路図である。
【図１３】従来のトーナメント方式のデコーダ回路を示す回路図である。
【符号の説明】
【００２７】
ＡＲＹ  アクティブマトリクス型液晶表示パネル
ＤＤ  ドレインドライバ
ＳＤ  ゲートドライバ
ＣＮＴ  表示制御装置
ＰＣ  液晶駆動電源回路
ＣＬＣ  クロック制御回路
ＤＩ  データ反転回路
ＰＧＶ  正極性階調電圧生成回路
ＮＧＶ  負極性階調電圧生成回路
ＤＥＣ，ＤＥＣ１  デコーダ回路
ＡＳ  ラッチアドレスセレクタ
ＬＴＣ，ＬＴＣ１，ＬＴＣ２  ラッチ回路
ＡＭＰ，ＡＭＰ１  出力アンプ回路
ＬＳ  レベルシフト回路
ＤＭＰＸ  表示データマルチプレクサ
ＯＭＰＸ  出力マルチプレクサ
ＰＤＥＣ  高電圧用デコーダ回路
ＮＤＥＣ  低電圧用デコーダ回路
ＰＡＭＰ  高電圧用アンプ回路
ＮＡＭＰ  低電圧用アンプ回路
ＯＰ，ＯＰ１  演算増幅器
Ｉ１〜Ｉ（ｍ＋１）  非反転入力端子
ＳＷ１  スイッチ部
ＰＭ，Ｔ０〜Ｔ５，Ｔｍ，Ｔｎ，Ｐ１〜Ｐ３  Ｐ型ＭＯＳトランジスタ
１〜６，ＮＭ  Ｎ型ＭＯＳトランジスタ
【図１】
2005156621.tif 000003
【図２】
2005156621.tif 000004
【図３】
2005156621.tif 000005
【図４】
2005156621.tif 000006
【図５】
2005156621.tif 000007
【図６】
2005156621.tif 000008
【図７】
2005156621.tif 000009
【図８】
2005156621.tif 000010
【図９】
2005156621.tif 000011
【図１０】
2005156621.tif 000012
【図１１】
2005156621.tif 000013
【図１２】
2005156621.tif 000014
【図１３】
2005156621.tif 000015