(57)【要約】【課題】トランジスタを用い、入力信号の合成比を所望の値に容易に設定することが可能な信号合成器を提供すること。【解決手段】非反転入力端（＋）を入力端子１ｉとし、反転入力端（−）が自己の出力端に接続されている電圧電流変換回路１の前記出力端である出力端子１ｏと、非反転入力端（＋）を入力端子２ｉとし、反転入力端（−）が自己の出力端に接続されている電圧電流変換回路２の前記出力端である出力端子２ｏとを共通に出力端子１０に接続することにより、出力信号ＶＯ１における入力信号Ｖ１、Ｖ２の合成比を、前記電圧電流変換回路１、２の相互コンダクタンスの比によって変えることが可能となる。【選択図】  図１
2005033492.tif 000002
【特許請求の範囲】
【請求項１】
非反転入力端を第１の入力信号の入力端子とし、出力端を自己の反転入力端に接続するとともに信号の出力端子とする第１の電圧電流変換手段と、
非反転入力端を第２の入力信号の入力端子とし、出力端を自己の反転入力端に接続するとともに前記第１の電圧電流変換手段の前記出力端子に接続する第２の電圧電流変換手段と
を備え、
前記第１の電圧電流変換手段と前記第２の電圧電流変換手段との間の相互コンダクタンスの比に基づく合成比に従って、前記第１の入力信号と前記第２の入力信号を合成した信号を前記出力端子に出力することを特徴とする信号合成器。
【請求項２】
前記第１の電圧電流変換手段と前記第２の電圧電流変換手段との間の相互コンダクタンスの比を変えることにより、出力の合成信号に対する前記第１の入力信号と前記第２の入力信号の合成比を変えることができることを特徴とする請求項１に記載の信号合成器。
【請求項３】
非反転入力端を信号の入力端子とし、出力端を自己の反転入力端に接続するとともに信号の出力端子として共通に接続する電圧電流変換手段を複数備え、
前記複数の電圧電流変換手段間の相互コンダクタンスの比に従って、前記入力端子のそれぞれに入力される信号を合成した信号を前記出力端子に出力することを特徴とする信号合成器。
【請求項４】
前記複数の電圧電流変換手段間の相互コンダクタンスの比を変えることにより、出力の合成信号に対する各入力信号の合成比を変えることができることを特徴とする請求項３に記載の信号合成器。
【請求項５】
前記電圧電流変換手段のそれぞれは、各々が一対の差動対と電流源とカレントミラー回路とを有し、前記電流源のそれぞれの電流値を変えることにより、前記電圧電流変換手段のそれぞれの相互コンダクタンスが任意に変えられることを特徴とする請求項１乃至４のいずれか１項に記載の信号合成器。
【請求項６】
前記電圧電流変換手段のそれぞれは、各々が有する一対の差動対と電流源、および総ての差動対に共有されるカレントミラー回路とからなり、前記電流源のそれぞれの電流値を変えることにより、前記電圧電流変換手段のそれぞれの相互コンダクタンスが任意に変えられることを特徴とする請求項１乃至４のいずれか１項に記載の信号合成器。
【請求項７】
前記差動対は、ゲートが前記入力端子に接続された第１導電型の第１のＭＯＳＦＥＴと、ソースが前記第１のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに前記出力端子に接続された第１導電型の第２のＭＯＳＦＥＴとからなり、
前記電流源は、一端が前記第１および第２のＭＯＳＦＥＴの共通接続されたソースに接続され、他端が第１の電位供給端子に接続されており、
前記カレントミラー回路は、ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記第１のＭＯＳＦＥＴのドレインに接続された第２導電型の第３のＭＯＳＦＥＴと、ソースが前記第２の電位供給端子に接続され、ゲートが前記第３のＭＯＳＦＥＴのゲートに接続され、ドレインが前記第２のＭＯＳＦＥＴのドレインに接続された第２導電型の第４のＭＯＳＦＥＴとからなることを特徴とする請求項５に記載の信号合成器。
【請求項８】
前記差動対のそれぞれは、ゲートが前記入力端子に接続された第１導電型の第１のＭＯＳＦＥＴと、ソースが前記第１のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに前記出力端子に接続された第１導電型の第２のＭＯＳＦＥＴとからなり、
前記電流源のそれぞれは、一端が前記差動対の前記第１および第２のＭＯＳＦＥＴの共通接続されたソースに各々接続され、他端が第１の電位供給端子に接続されており、
前記カレントミラー回路は、ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記差動対のそれぞれの前記第１のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第３のＭＯＳＦＥＴと、ソースが前記第２の電位供給端子に接続され、ゲートが前記第３のＭＯＳＦＥＴのゲートに接続され、ドレインが前記差動対のそれぞれの前記第２のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第４のＭＯＳＦＥＴとからなることを特徴とする請求項６に記載の信号合成器。
【請求項９】
ゲートが第１の入力信号が入力される入力端子に接続された第１導電型の第１のＭＯＳＦＥＴと、ソースが前記第１のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第２のＭＯＳＦＥＴとからなる第１の差動対と、
ゲートが第２の入力信号が入力される入力端子に接続された第１導電型の第３のＭＯＳＦＥＴと、ソースが前記第３のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第４のＭＯＳＦＥＴとからなる第２の差動対と、
前記第１および第２のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された第１の電流源と、
前記第３および第４のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された第２の電流源と、
ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記第１の差動対の前記第１のＭＯＳＦＥＴのドレインと前記第２の差動対の前記第３のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第５のＭＯＳＦＥＴと、ソースが前記第２の電位供給端子に接続され、ゲートが前記第５のＭＯＳＦＥＴのゲートに接続され、ドレインが前記複数の前記第１の差動対の前記第２のＭＯＳＦＥＴのドレインと前記第２の差動対の前記第４のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第６のＭＯＳＦＥＴとからなるカレントミラー回路とを有し、
前記第１の差動対の前記出力端子と前記第２の差動対の前記出力端子とを相互に接続して共通の出力端子として前記第１の入力信号と前記第２の入力信号とを合成した信号を出力信号として前記共通の出力端子に出力することを特徴とする信号合成器。
【請求項１０】
ゲートが入力端子に接続された第１導電型の第１のＭＯＳＦＥＴと、ソースが前記第１のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第２のＭＯＳＦＥＴとからなる差動対と、
前記第１および第２のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された電流源とを複数備え、
ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記複数の差動対の前記複数の第１のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第３のＭＯＳＦＥＴと、ソースが前記第２の電位供給端子に接続され、ゲートが前記第３のＭＯＳＦＥＴのゲートに接続され、ドレインが前記複数の差動対の前記複数の第２のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第４のＭＯＳＦＥＴとからなるカレントミラー回路とを有し、
前記複数の差動対の前記出力端子を相互に接続して共通の出力端子として前記複数の差動対の入力端子のそれぞれに入力される入力信号を合成した信号を出力信号として前記共通の出力端子に出力することを特徴とする信号合成器。
【請求項１１】
前記電流源は、バイアス電圧がゲート端子に印加されるＭＯＳＦＥＴを有し、前記バイアス電圧を変えることによりその出力電流値を変化させることを特徴とする請求項５乃至１０のいずれか１項に記載の信号合成器。
【請求項１２】
前記差動対を構成するＭＯＳＦＥＴの形状をそれぞれの差動対ごとに同一とすることを特徴とする請求項７乃至１０のいずれか１項に記載の信号合成器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は信号合成器に係り、特に信号処理用ＭＯＳＦＥＴ集積回路に組み込むのに適した信号合成器に関する。
【０００２】
【従来の技術】
テレビの映像信号やオーディオの音声信号などのアナログ信号の信号処理において、複数の入力信号をある比率で加え合わせて合成し、合成信号を出力する処理が必要となることがある。
【０００３】
例えば、２つの入力信号ｓ１、ｓ２にそれぞれ係数ａ１、ａ２を掛けて加算し、（ａ１・ｓ１＋ａ２・ｓ２）なる信号を合成信号ｓｏとして出力する信号処理が必要となることがある。
【０００４】
従来、このような信号処理をＣＭＯＳ集積回路で実現する信号合成器としては、図８に示すような回路が用いられていた。すなわち、２つの可変利得増幅器５０１、５０２を設け、その利得を係数ａ１、ａ２に相当する値に設定した上で、それぞれに入力信号ｓ１、ｓ２を入力し、その出力を加算器５０３で加算して合成信号ｓｏを出力するというものである。
【０００５】
この回路の動作で、可変利得増幅器５０１、５０２の出力は、それぞれａ１・ｓ１、ａ２・ｓ２となり、加算器５０３の出力には、（ａ１・ｓ１＋ａ２・ｓ２）なる合成信号ｓｏが出力される。
【０００６】
このとき、可変利得増幅器５０１、５０２には、例えば、複数のトランジスタと複数のスイッチの組み合わせでその利得を切り替えるという方式のもの（例えば、特許文献１参照。）などが用いられていた。
【０００７】
【特許文献１】
特開平１１−３４０７６０号公報（第３−５頁、図２）
【０００８】
【発明が解決しようとする課題】
上記のような複数のトランジスタと複数のスイッチを有する可変利得増幅器を用いて、信号合成器を形成した場合、設定を所望する合成比が増えるに伴い、トランジスタおよびスイッチの数が多くなり、回路規模が増大するという問題があった。また、スイッチで利得を切り替えるため、合成信号における各入力信号の合成比が段階的にしか変えられないという問題点があった。
【０００９】
そこで、本発明の目的は、トランジスタ、スイッチを多用することなく、入力信号の合成比を所望の値に容易に設定することが可能な信号合成器を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明の信号合成器は、非反転入力端を第１の入力信号の入力端子とし、出力端を自己の反転入力端に接続するとともに信号の出力端子とする第１の電圧電流変換手段と、非反転入力端を第２の入力信号の入力端子とし、出力端を自己の反転入力端に接続するとともに前記第１の電圧電流変換手段の前記出力端子に接続する第２の電圧電流変換手段とを備え、前記第１の電圧電流変換手段と前記第２の電圧電流変換手段との間の相互コンダクタンスの比に基づく合成比に従って、前記第１の入力信号と前記第２の入力信号を合成した信号を前記出力端子に出力することを特徴とする。
【００１１】
また、上記目的を達成するために、本発明の信号合成器は、非反転入力端を信号の入力端子とし、出力端を自己の反転入力端に接続するとともに信号の出力端子として共通に接続する電圧電流変換手段を複数備え、前記複数の電圧電流変換手段間の相互コンダクタンスの比に従って、前記入力端子のそれぞれに入力される信号を合成した信号を前記出力端子に出力することを特徴とする。
【００１２】
このような本発明の信号合成器によれば、それぞれの電圧電流変換手段間の相互コンダクタンスの比を変えることにより出力信号における入力信号の合成比を容易に設定することができる。
【００１３】
また、上記目的を達成するために、本発明の信号合成器は、ゲートが第１の入力信号が入力される入力端子に接続された第１導電型の第１のＭＯＳＦＥＴと、ソースが前記第１のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第２のＭＯＳＦＥＴとからなる第１の差動対と、ゲートが第２の入力信号が入力される入力端子に接続された第１導電型の第３のＭＯＳＦＥＴと、ソースが前記第３のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第４のＭＯＳＦＥＴとからなる第２の差動対と、前記第１および第２のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された第１の電流源と、前記第３および第４のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された第２の電流源と、ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記第１の差動対の前記第１のＭＯＳＦＥＴのドレインと前記第２の差動対の前記第３のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第５のＭＯＳＦＥＴと、ソースが前記第２の電位供給端子に接続され、ゲートが前記第５のＭＯＳＦＥＴのゲートに接続され、ドレインが前記複数の前記第１の差動対の前記第２のＭＯＳＦＥＴのドレインと前記第２の差動対の前記第４のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第６のＭＯＳＦＥＴとからなるカレントミラー回路とを有し、前記第１の差動対の前記出力端子と前記第２の差動対の前記出力端子とを相互に接続して共通の出力端子として前記第１の入力信号と前記第２の入力信号とを合成した信号を出力信号として前記共通の出力端子に出力することを特徴とする。
【００１４】
また、上記目的を達成するために、本発明の信号合成器は、ゲートが第１の入力信号が入力される入力端子に接続された第１導電型の第１のＭＯＳＦＥＴと、ソースが前記第１のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第２のＭＯＳＦＥＴとからなる第１の差動対と、ゲートが第２の入力信号が入力される入力端子に接続された第１導電型の第３のＭＯＳＦＥＴと、ソースが前記第３のＭＯＳＦＥＴのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第４のＭＯＳＦＥＴとからなる第２の差動対と、前記第１および第２のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された第１の電流源と、前記第３および第４のＭＯＳＦＥＴの共通接続されたソースに一端が接続され、他端が第１の電位供給端子に接続された第２の電流源と、ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記第１の差動対の前記第１のＭＯＳＦＥＴのドレインと前記第２の差動対の前記第３のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第５のＭＯＳＦＥＴと、ソースが前記第２の電位供給端子に接続され、ゲートが前記第５のＭＯＳＦＥＴのゲートに接続され、ドレインが前記複数の前記第１の差動対の前記第２のＭＯＳＦＥＴのドレインと前記第２の差動対の前記第４のＭＯＳＦＥＴのドレインに共通に接続された第２導電型の第６のＭＯＳＦＥＴとからなるカレントミラー回路とを有し、前記第１の差動対の前記出力端子と前記第２の差動対の前記出力端子とを相互に接続して共通の出力端子として前記第１の入力信号と前記第２の入力信号とを合成した信号を出力信号として前記共通の出力端子に出力することを特徴とする。
【００１５】
このような本発明の信号合成器によれば、それぞれの差動対の間でＭＯＳＦＥＴの相互コンダクタンスの比を変えることにより、出力信号における入力信号の合成比を容易に設定することができる。
【００１６】
また、総ての差動対に対して共通に１個のカレントミラー回路を設ければよく、それぞれの差動対に個々にカレントミラー回路を設ける場合よりも信号合成器を構成するＭＯＳＦＥＴの数を少なくすることができる。
【００１７】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００１８】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る信号合成器の構成を示すブロック図である。この例に示す信号合成器は、２つの入力信号Ｖ１とＶ２を任意の合成比で合成して出力信号ＶＯ１を得るものである。
【００１９】
図１において、第１および第２の電圧電流変換回路１、２は、それぞれ、２つの入力端、すなわち、非反転入力端（＋）と反転入力端（−）に加えられる信号の電位差に応じて出力端に電流を発生させるブロックである。
【００２０】
電圧電流変換回路１は、非反転入力端（＋）が信号の入力端子１ｉであり、反転入力端（−）は自己の出力端に接続されている。また、この出力端が出力端子１ｏとなる。
【００２１】
同様に、電圧電流変換回路２は、非反転入力端（＋）が入力端子２ｉであり、反転入力端（−）は自己の出力端に接続されている。また、この出力端が出力端子２ｏとなる。
【００２２】
ここで、出力端子１ｏと出力端子２ｏは、出力端子１０に共通に接続されている。
【００２３】
このような構成の信号合成器の動作について、以下説明する。まず、ここで用いる電圧電流変換回路の入力と出力の関係について述べる。いま、電圧電流変換回路の非反転入力端（＋）と反転入力端（−）の電位をそれぞれｖ１、ｖ２とし、出力電流をｉｏとすると、出力電流ｉｏは、電圧電流変換回路の相互コンダクタンスｇｍを用いて、式（１）のように表わされる。
【００２４】
ｉｏ＝ｇｍ・（ｖ１−ｖ２）        （１）
そこで、電圧電流変換回路１の出力電流をｉｏ１、相互コンダクタンスをｇｍ１とし、電圧電流変換回路２の出力電流をｉｏ２、相互コンダクタンスをｇｍ２として、式（１）に従って、各出力電流を書き表すと次のようになる。
【００２５】
ｉｏ１＝ｇｍ１・（Ｖ１−ＶＯ１）        （２）
ｉｏ２＝ｇｍ２・（Ｖ２−ＶＯ１）        （３）
なお、Ｖ１、Ｖ２は、入力信号Ｖ１、Ｖ２の電位を表わし、ＶＯ１は、出力信号ＶＯ１の電位を表わす。
【００２６】
ここで、電圧電流変換回路１、２の出力端が接続される出力端子１ｏ、２ｏは、ともに出力端子１０に接続されているため、出力端子１０に流れる電流は、この２つの出力電流の合計（ｉｏ１＋ｉｏ２）となる。
【００２７】
ところが、電圧電流変換回路１、２の出力端は、それぞれ自身の反転入力端（−）に接続されているため、この両端間に電位差はなく、この両端間に電流は流れない。したがって、出力端子１０に流れる電流は零である。すなわち、次の式（４）が成り立つ。
【００２８】
ｉｏ１＋ｉｏ２＝０        （４）
この式（４）に、式（２）、式（３）を代入すると次のようになる。
【００２９】
2005033492.tif 000003
【００３０】
式（７）において、ｇｍ１／（ｇｍ１＋ｇｍ２）およびｇｍ２／（ｇｍ１＋ｇｍ２）は、それぞれ、各入力信号が入力される各電圧電流変換回路の相互コンダクタンスの各電圧電流変換回路の相互コンダクタンスの和に対する比を表わしている。
【００３１】
したがって、式（７）は、この相互コンダクタンスの比を合成比として個々の入力信号を合成した合成信号が出力信号として得られることを示している。
【００３２】
図２は、本実施の形態に係る信号合成器の別の例を示すブロック図である。この例に示す信号合成器は、Ｎ個の入力信号をある合成比で合成して出力信号ＶＯ２を得るものである。
【００３３】
図２における信号合成器の構成は、基本的には図１の構成と同じであり、入力信号がＮ個（Ｎは３以上の正の整数）に増加したのに応じて電圧電流変換回路をＮ個に増やしたものである。なお、図２においては、第１段と第２段の電圧電流変換回路１、２および第Ｎ段の電圧電流変換回路Ｎのみを記載し、途中段の電圧電流変換回路の記述は省略している。
【００３４】
図２における電圧電流変換回路１、２、・・・、Ｎの出力電流をｉｏ１、ｉｏ２、・・・、ｉｏＮとするとその電流の総和は、式（４）と同様に次のようになる。
【００３５】
2005033492.tif 000004
【００３６】
2005033492.tif 000005
【００３７】
式（１３）において、ｇｍ１／Σｇｍ、ｇｍ２／Σｇｍ、・・・、ｇｍＮ／Σｇｍは、それぞれ、各入力信号が入力される各電圧電流変換回路の相互コンダクタンスの各電圧電流変換回路の相互コンダクタンスの総和に対する比を表わしている。
【００３８】
したがって、式（１３）は、入力信号がＮ個に増加したときも、この相互コンダクタンスの比を合成比として個々の入力信号を合成した合成信号が出力信号として得られることを示している。
【００３９】
次に、第１の実施の形態に係る信号合成器の具体的な回路の例を図３に示す。図３は図１で示したブロック図に対応する回路であり、ＭＯＳＦＥＴ集積回路に搭載するのに適した回路である。
【００４０】
図３では、図１中の第１の電圧電流変換回路１を第１、第２のＮチャネルＭＯＳＦＥＴ（以下、ＮＭＯＳと称す。）Ｍ１３、Ｍ１４からなる第１の差動対および第１の電流源Ｉ１並びに第１、第２のＰチャネルＭＯＳＦＥＴ（以下、ＰＭＯＳと称す。）Ｍ１１、Ｍ１２からなる第１のカレントミラー回路ＣＭ１で形成し、図１中の第２の電圧電流変換回路２を第３、第４のＮＭＯＳＭ２３、Ｍ２４からなる第２の差動対および第２の電流源Ｉ２並びに第３、第４のＰＭＯＳＭ２１、Ｍ２２からなる第２のカレントミラー回路ＣＭ２で形成している。
【００４１】
ここで、第１の差動対を構成する第１のＮＭＯＳＭ１３のゲートは入力端子１ｉに接続され、第２のＮＭＯＳＭ１４のゲートとドレインは出力端子１０に接続される。第１の電流源Ｉ１は一端が、第１、第２のＮＭＯＳＭ１３、Ｍ１４のソースに共通に接続され、他端が接地電位ＧＮＤに接続される。また、第１のカレントミラー回路ＣＭ１を形成する第１のＰＭＯＳＭ１１のゲートとドレインは第１のＮＭＯＳＭ１３のドレインに接続され、ソースは電源ＶＤＤに接続され、第２のＰＭＯＳＭ１２のゲートは第１のＰＭＯＳＭ１１のゲートに接続され、ドレインは第２のＮＭＯＳＭ１４のドレインに接続され、ソースは電源ＶＤＤに接続される。
【００４２】
同様に、第２の差動対を構成する第３のＮＭＯＳＭ２３のゲートは入力端子２ｉに接続され、第４のＮＭＯＳＭ２４のゲートとドレインは、第１の差動対と共通の出力端子１０に接続される。第２の電流源Ｉ２は一端が第３、第４のＮＭＯＳＭ２３、Ｍ２４のソースに共通に接続され、他端が接地電位ＧＮＤに接続される。また、カレントミラー回路ＣＭ２を形成する第３のＰＭＯＳＭ２１のゲートとドレインは第３のＮＭＯＳＭ２３のドレインに接続され、ソースは電源ＶＤＤに接続され、第４のＰＭＯＳＭ２２のゲートは第３のＰＭＯＳＭ２１のゲートに接続され、ドレインは第４のＮＭＯＳＭ２４のドレインに接続され、ソースは電源ＶＤＤに接続される。
【００４３】
以下、この回路の動作について説明する。なお、ここでは、差動対を構成する一対のＮＭＯＳは同一形状を有し、相互コンダクタンスが同一となるように形成されているものとする。すなわち、第１の差動対の第１のＮＭＯＳＭ１３と第２のＮＭＯＳＭ１４の相互コンダクタンスが、ともにｇｍ０１、第２の差動対の第３のＮＭＯＳＭ２３と第４のＮＭＯＳＭ２４の相互コンダクタンスが、ともにｇｍ０２であるものとする。
【００４４】
第１の差動対において、第１のＮＭＯＳＭ１３と第２のＮＭＯＳＭ１４のゲート電位をそれぞれＶ１、ＶＯ１として、第１のＮＭＯＳＭ１３のドレイン電流の変化ｉ１を相互コンダクタンスｇｍ０１を用いて表わすと次のようになる。
【００４５】
ｉ１＝ｇｍ０１・｛（Ｖ１−ＶＯ１）／２｝        （１４）
一方、第２のＮＭＯＳＭ１４のドレインには、このｉ１と同じ大きさの電流がｉ１と逆向きに流れる。また、カレントミラー回路ＣＭ１の働きにより、カレントミラー回路ＣＭ１の第２のＰＭＯＳＭ１２のドレインには、このｉ１と同じ大きさの電流がｉ１と同じ向きに流れる。
【００４６】
したがって、電圧電流変換回路１の出力端子１ｏには、第２のＮＭＯＳＭ１４のドレイン電流ｉ１と第２のＰＭＯＳＭ１２のドレイン電流ｉ１が流れ込み、
2005033492.tif 000006
なる出力電流ｉｏ１が流れることになる。
【００４７】
同様に、第２の差動対における第３のＮＭＯＳＭ２３のドレイン電流の変化ｉ２を求めると、
ｉ２＝ｇｍ０２・｛（Ｖ２−ＶＯ１）／２｝        （１６）
であり、電圧電流変換回路２の出力端子２ｏの出力電流ｉｏ２は次のようになる。
【００４８】
ｉｏ２＝ｇｍ０２・（Ｖ２−ＶＯ１）              （１７）
ここで、式（１５）、式（１７）を式（４）に代入して、出力信号電位ＶＯ１を求めると次のようになる。
【００４９】
2005033492.tif 000007
式（１８）において、ｇｍ０１／（ｇｍ０１＋ｇｍ０２）およびｇｍ０２／（ｇｍ０１＋ｇｍ０２）は、それぞれ、各入力信号が入力される各差動対を構成するＮＭＯＳの相互コンダクタンスの和に対する個々のＮＭＯＳの相互コンダクタンスの比を表わしている。
【００５０】
したがって、式（１８）は、このＮＭＯＳの相互コンダクタンスの比を合成比として個々の入力信号を合成した合成信号が出力信号として得られることを示している。
【００５１】
図４は、図３の回路の入力信号の数をＮ個（Ｎは３以上の正の整数）まで拡張したものであり、図２のブロック図を具体的な回路にしたものである。
【００５２】
図４において、第１、第２の電圧電流変換回路の回路構成は図３と同一であるので、ここではその詳細な説明を省略するが、差動対の出力が共通に接続される出力端子が出力端子１１となっているところが図３と異なる。
【００５３】
図４で追加されたものが、図２中の第Ｎの電圧電流変換回路Ｎであり、ＮＭＯＳＭＮ３、ＭＮ４からなる第Ｎの差動対および第Ｎの電流源ＩＮ並びにＰＭＯＳＭＮ１、ＭＮ２からなる第Ｎのカレントミラー回路ＣＭＮで形成されている。
【００５４】
この第Ｎの差動対を構成するＮＭＯＳＭＮ３のゲートは入力端子Ｎｉに接続され、ＮＭＯＳＭＮ４のゲートとドレインは出力端子１１に接続される。第Ｎの電流源ＩＮは一端がＮＭＯＳＭＮ３、ＭＮ４のソースに共通に接続され、他端が接地電位ＧＮＤに接続される。また、第Ｎのカレントミラー回路ＣＭＮを形成するＰＭＯＳＭＮ１のゲートとドレインはＮＭＯＳＭＮ３のドレインに接続され、ソースは電源ＶＤＤに接続され、ＰＭＯＳＭＮ２のゲートはＰＭＯＳＭＮ１のゲートに接続され、ドレインはＮＭＯＳＭＮ４のドレインに接続され、ソースは電源ＶＤＤに接続される。
【００５５】
この図４の回路における出力信号ＶＯ２の値を求める。第Ｎの電圧電流変換回路Ｎを構成するＮＭＯＳＭＮ３、ＭＮ４の相互コンダクタンスをｇｍ０Ｎとし、第Ｎの電圧電流変換回路Ｎへの入力信号をＶＮとすると、
2005033492.tif 000008
【００５６】
2005033492.tif 000009
【００５７】
式（２０）において、ｇｍ０１／Σｇｍ０、ｇｍ０２／Σｇｍ０、・・・は、それぞれ、各入力信号が入力される各差動対を構成するＮＭＯＳの相互コンダクタンスの各差動対を構成するＮＭＯＳの相互コンダクタンスの総和に対する比を表わしている。
【００５８】
したがって、式（２０）は、入力信号がＮ個であっても、この相互コンダクタンスの比を合成比として個々の入力信号を合成した合成信号が出力信号として得られることを示している。
【００５９】
次に、図５に、図４の回路の電流源をさらに具体的にした回路を示す。図５では、電流源Ｉ１、Ｉ２、・・・、ＩＮをＮＭＯＳで形成し、そのゲート端子をそれぞれバイアス電圧端子１０１ｂ、１０２ｂ、・・・、１０Ｎｂに接続している。この、バイアス電圧端子１０１ｂ、１０２ｂ、・・・、１０Ｎｂに印加するバイアス電圧の大きさを変えることにより、電流源Ｉ１、Ｉ２、・・・、ＩＮの電流量を制御する。
【００６０】
一般に、ＮＭＯＳの相互コンダクタンスｇｍは、そのデバイス特性に基づいて次のように書き表すことができる。
【００６１】
ｇｍ＝２・√（ｋ・Ｉ）
ただし、ｋ＝（μ０・Ｃ０／２）・（Ｗ／Ｌ）
ここで、ＩはＮＭＯＳのドレイン電流、μ０は電子の移動度、Ｃ０はゲート酸化膜容量、Ｗ／ＬはＮＭＯＳのチャネル幅とチャネル長の比を表わしている。
【００６２】
いま、ＮＭＯＳＭ１３、Ｍ１４のチャネル幅とチャネル長の比をＷ１／Ｌ１とし、ＮＭＯＳＭ２３、Ｍ２４のチャネル幅とチャネル長の比をＷ２／Ｌ２とし、ＮＭＯＳＭＮ３、ＭＮ４のチャネル幅とチャネル長の比をＷＮ／ＬＮとして、
ｋ１＝（μ０・Ｃ０／２）・（Ｗ１／Ｌ１）
ｋ２＝（μ０・Ｃ０／２）・（Ｗ２／Ｌ２）
・・・
ｋＮ＝（μ０・Ｃ０／２）・（ＷＮ／ＬＮ）
とし、電流源Ｉ１、Ｉ２、・・・ＩＮの電流量をＩ１、Ｉ２、・・・ＩＮとして、相互コンダクタンスｇｍ０１、ｇｍ０２、・・・、ｇｍ０Ｎを書き表すと、次のようになる。
【００６３】
ｇｍ０１＝√（２・ｋ１・Ｉ１）        （２１）
ｇｍ０２＝√（２・ｋ２・Ｉ２）        （２２）
・・・
ｇｍ０Ｎ＝√（２・ｋＮ・ＩＮ）        （２３）
【００６４】
この式（２１）、（２２）、（２３）を式（２０）に代入してＶＯ２を求めると、
2005033492.tif 000010
【００６５】
ここで、各差動対を構成するＮＭＯＳの形状を総て同一としてそのデバイス特性を総て同一とすると、ｋ１＝ｋ２＝・・・＝ｋＮとなり、式（２５）は、
2005033492.tif 000011
【００６６】
ここで、Σ√Ｉ＝｛√（Ｉ１）＋√（Ｉ２）＋・・・＋√（ＩＮ）｝とすると、式（２６）は次のようになる。
【００６７】
Σ｛√（ｋ・Ｉ）｝＝√（ｋ１）・Σ√Ｉ                      （２７）
【００６８】
2005033492.tif 000012
【００６９】
この式（２８）より、出力の合成信号における各入力信号の合成比は、総ての電流源の電流量の平方根の総和に対する各電流源の電流量の平方根の比で決まることがわかる。
【００７０】
図５の回路においては、各電流源の電流量はバイアス電圧端子１０１ｂ、１０２ｂ、・・・、１０Ｎｂに印加されるバイアス電圧の大きさによって決定されるので、上記の式（２８）における出力の合成信号における各入力信号の合成比は、バイアス電圧端子１０１ｂ、１０２ｂ、・・・、１０Ｎｂに印加されるバイアス電圧で決定されるということを意味する。
【００７１】
換言すれば、バイアス電圧端子１０１ｂ、１０２ｂ、・・・、１０Ｎｂに印加されるバイアス電圧を制御することにより、出力の合成信号における各入力信号の合成比を容易に設定することができるということを意味する。
【００７２】
以上の説明をまとめると、各差動対を構成するＭＯＳＦＥＴの形状を同一としてそのデバイス特性を同一にし、さらに各電流源の電流量をバイアス電圧端子により制御できるようにした電圧電流変換回路を用いて構成された信号合成器においては、その出力信号である合成信号における各入力信号の合成比を上記バイアス電圧端子に与える電圧により容易に設定、変更することできる。
【００７３】
（第２の実施の形態）
図６は、本発明の第２の実施の形態に係る信号合成器の具体的な回路の例を示す回路図である。図６は、図３と同様、図１で示したブロック図に対応する回路である。図３と異なる点は、カレントミラー回路が１個しかなく、各電圧電流変換回路に共有されていることである。
【００７４】
図６では、図１中の第１の電圧電流変換回路１を第１、第２のＮＭＯＳＭ１１３、Ｍ１１４からなる第１の差動対１ａおよび第１の電流源Ｉ１０１並びに第１、第２のＰＭＯＳＭ１１１、Ｍ１１２からなるカレントミラー回路ＣＭ１１で形成し、図１中の第２の電圧電流変換回路２を第３、第４のＮＭＯＳＭ１２３、Ｍ１２４からなる第２の差動対２ａおよび第２の電流源Ｉ１０２並びに電圧電流変換回路１と共有のカレントミラー回路ＣＭ１１で形成している。
【００７５】
ここで、第１の差動対１ａを構成する第１のＮＭＯＳＭ１１３のゲートは入力端子１ｉに接続され、第２のＮＭＯＳＭ１１４のゲートとドレインは出力端子１０に接続される。第１の電流源Ｉ１０１は、一端が第１、第２のＮＭＯＳＭ１１３、Ｍ１１４のソースに共通に接続され、他端が接地電位ＧＮＤに接続される。また、カレントミラー回路ＣＭ１１を形成する第１のＰＭＯＳＭ１１１のゲートとドレインは第１のＮＭＯＳＭ１１３のドレインに接続され、ソースは電源ＶＤＤに接続され、第２のＰＭＯＳＭ１１２のゲートは第１のＰＭＯＳＭ１１１のゲートに接続され、ドレインは第２のＮＭＯＳＭ１１４のドレインに接続され、ソースは電源ＶＤＤに接続される。
【００７６】
同様に、第２の差動対２ａを構成する第３のＮＭＯＳＭ１２３のゲートは入力端子２ｉに接続され、第４のＮＭＯＳＭ１２４のゲートとドレインは、第１の差動対１ａと共通の出力端子１０に接続される。第２の電流源Ｉ１０２は、一端が第３、第４のＮＭＯＳＭ１２３、Ｍ１２４のソースに共通に接続され、他端が接地電位ＧＮＤに接続される。また、上述のカレントミラー回路ＣＭ１１を形成する第１のＰＭＯＳＭ１１１のドレインが第３のＮＭＯＳＭ１２３のドレインに接続され、第２のＰＭＯＳＭ１１２のドレインが第４のＮＭＯＳＭ１２４のドレインに接続されている。
【００７７】
以下、この回路の動作を説明するが、各差動対の動作は図３と同様であるのでここでは詳細な説明を省略し、カレントミラー回路ＣＭ１１の動作を中心に説明を行う。
【００７８】
いま、第１の差動対１ａの第１のＮＭＯＳＭ１１３のドレイン電流の変化量をｉ１、第２の差動対２ａの第３のＮＭＯＳＭ１２３のドレイン電流の変化量をｉ２とすると、第１のＮＭＯＳＭ１１３のドレインと第３のＮＭＯＳＭ１２３のドレインに共通に接続されるカレントミラー回路ＣＭ１１を構成する第１のＰＭＯＳＭ１１１のドレインには、その電流を合計した（ｉ１＋ｉ２）なる電流が流れる。ここで、この合計電流をΣｉと表わすものとする。
【００７９】
このとき、カレントミラー回路の働きにより、カレントミラー回路ＣＭ１１を構成する第２のＰＭＯＳＭ１１２のドレインにも同じΣｉに相当する電流が流れる。
【００８０】
一方、第１の差動対１ａの第２のＮＭＯＳＭ１１４のドレインには、第１のＮＭＯＳＭ１１３のドレイン電流とは逆向きに同じ大きさの電流ｉ１が流れ、第２の差動対２ａの第４のＮＭＯＳＭ１２４のドレインには、第３のＮＭＯＳＭ１２３のドレイン電流とは逆向きに同じ大きさの電流ｉ２が流れる。
【００８１】
したがって、第１のＰＭＯＳＭ１１２のドレインと第２のＮＭＯＳＭ１１４のドレインと第４のＮＭＯＳＭ１２４のドレインが共通に接続される出力端子１０には、上記の電流が総て流れ込み、出力電流をｉｏと表わすと、
ｉｏ＝Σｉ＋ｉ１＋ｉ２＝（ｉ１＋ｉ２）＋ｉ１＋ｉ２＝２（ｉ１＋ｉ２）
となる。
【００８２】
この式のｉ１、ｉ２に、それぞれ式（１４）、式（１６）を代入すると、
ｉｏ＝ｇｍ０１・（Ｖ１−ＶＯ１）＋ｇｍ０２・（Ｖ２−ＶＯ１）
となる。ただし、ｇｍ０１は、第１の差動対の第１、第２のＮＭＯＳＭ１１３、Ｍ１１４の相互コンダクタンス、ｇｍ０２は、第２の差動対の第３、第４のＮＭＯＳＭ１２３、Ｍ１２４の相互コンダクタンスである。
【００８３】
これより出力信号電位ＶＯ１を求めると、
2005033492.tif 000013
となる。
【００８４】
この式（２９）は、先に図３の回路において出力信号電位ＶＯ１を求めたときの式（１８）と同じ式である。
【００８５】
したがって、カレントミラー回路を各差動対が共有する図６の回路においても、出力の合成信号における入力信号の合成比は、各入力信号が入力される各差動対を構成するＮＭＯＳの相互コンダクタンスの和に対する個々のＮＭＯＳの相互コンダクタンスの比で決定される。
【００８６】
次に、図７に本実施の形態の別の回路の例を示す。図７は、図２で示したブロック図に対応する回路であり、図６の回路の入力の数をＮ個（Ｎは３以上の正の整数）にまで拡張し、さらに各電流源の電流量をバイアス電圧端子により制御できるようにしたものである。
【００８７】
また、図７の回路は、図５の回路のカレントミラー回路ＣＭ１、ＣＭ２、・・・、ＣＭＮを１個のカレントミラー回路ＣＭ２１に集約し、各電圧電流変換回路が共有するようにしたものとみなすこともできる。したがって、ここでは図７の回路の構成についての詳細な説明は省略する。
【００８８】
このとき、カレントミラー回路ＣＭ２１に流れる電流をΣｉとすると、Σｉは、差動対１ａ、２ａ、・・・、Ｎａを構成するＮＭＯＳのドレイン電流ｉ１、ｉ２、・・・、ｉＮの合計、すなわち、Σｉ＝（ｉ１＋ｉ２＋・・・＋ｉＮ）となる。
【００８９】
各差動対がカレントミラー回路を共有しても、各差動対個々にカレントミラー回路を設けても回路全体の動作が変わらないことは、図６の説明で述べたとおりである。
【００９０】
したがって、図７の回路における各差動対を構成するＮＭＯＳの形状を同一にしてそのデバイス特性を同一にし、それにより相互コンダクタンスを同一にすれば、図７における出力信号ＶＯ２も、各入力信号との間に図６の回路と同様、先に掲げた式（２８）が成り立つ。
【００９１】
すなわち、図７の回路においても、出力の合成信号における各入力信号の合成比は、総ての電流源の電流量の平方根の総和に対する各電流源の電流量の平方根の比で決まる。
【００９２】
この各電流源の電流量はバイアス電圧端子２０１ｂ、２０２ｂ、・・・、２０Ｎｂに印加されるバイアス電圧の大きさによって決定されるので、上記の式（２８）における出力の合成信号における各入力信号の合成比は、バイアス電圧端子２０１ｂ、２０２ｂ、・・・、２０Ｎｂに印加されるバイアス電圧で決定される。
【００９３】
したがって、図７の回路の信号合成器においても、その出力信号である合成信号における各入力信号の合成比は、上記バイアス電圧端子に与える電圧により容易に設定、変更することできる。
【００９４】
以上述べてきた本実施の形態の回路によれば、カレントミラー回路を各差動対が共有する構成で１個設ければよく、個々の差動対がそれぞれカレントミラー回路を有する構成の回路よりも少ない素子数で同じ機能の信号合成器を実現することができる。
【００９５】
なお、本発明は上述の各実施の形態に限られるものではなく、上述の各実施の形態におけるＰチャネルＭＯＳＦＥＴをＮチャネルＭＯＳＦＥＴに置き換え、ＮチャネルＭＯＳＦＥＴをＰチャネルＭＯＳＦＥＴに置き換えて、ＶＤＤとＧＮＤを置き換えても全く同様機能の信号合成器を構成することができる。また、電流源の構成も各実施の形態に限られるものではなく、種々変形が可能である。
【００９６】
【発明の効果】
本発明によれば、トランジスタおよびスイッチを多用することなく、入力信号の合成比を所望の値に設定することができる。
【００９７】
また、外部から与えた信号により、入力信号の合成比を容易に設定、変更することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る信号合成器の構成例を示すブロック図。
【図２】本発明の第１の実施の形態に係る信号合成器の別の構成例を示すブロック図。
【図３】本発明の第１の実施の形態に係る信号合成器の具体的な回路例を示す回路図。
【図４】本発明の第１の実施の形態に係る信号合成器の具体的な別の回路例を示す回路図。
【図５】図４の回路のさらに具体的な回路例を示す回路図。
【図６】本発明の第２の実施の形態に係る信号合成器の具体的な回路の例を示す回路図。
【図７】本発明の第２の実施の形態に係る信号合成器の具体的な別の回路例を示す回路図。
【図８】従来の信号合成器の構成を示すブロック図。
【符号の説明】
１、２、Ｎ  電圧電流変換回路
１ａ、２ａ、Ｎａ  差動対
１ｉ、２ｉ、Ｎｉ  入力端子
１ｏ、２ｏ、Ｎｏ、１０、１１  出力端子
ＣＭ１、ＣＭ２、ＣＭＮ、ＣＭ１１、ＣＭ２１  カレントミラー回路
Ｉ１、Ｉ２、ＩＮ、Ｉ１０１、Ｉ１０２、Ｉ２０１、Ｉ２０２、Ｉ２０Ｎ  電流源
１０１ｂ、１０２ｂ、１０Ｎｂ、２０１ｂ、２０２ｂ、２０Ｎｂ  バイアス電源端子
Ｍ１１、Ｍ１２、Ｍ２１、Ｍ２２、ＭＮ１、ＭＮ２、Ｍ１１１、Ｍ１１２、
Ｍ２１１、Ｎ２１２  ＰチャネルＭＯＳＦＥＴ
Ｍ１３、Ｍ１４、Ｍ２３、Ｍ２４、ＭＮ３、ＭＮ４、Ｍ１１３、Ｎ１１４、
Ｍ１２３、Ｎ１２４、Ｍ２１３、Ｎ２１４、Ｍ２２３、Ｎ２２４、
Ｍ２Ｎ３、Ｎ２Ｎ４  ＮチャネルＭＯＳＦＥＴ
５０１、５０２  可変利得増幅器
５０３  加算器
【図１】
2005033492.tif 000014
【図２】
2005033492.tif 000015
【図３】
2005033492.tif 000016
【図４】
2005033492.tif 000017
【図５】
2005033492.tif 000018
【図６】
2005033492.tif 000019
【図７】
2005033492.tif 000020
【図８】
2005033492.tif 000021