(57)【要約】【課題】  分周回路を備えた発振器の構成に対して、分周回路からの出力信号を要求する分周段数に制御するために、出力切換器の制御端子を分周段数に応じて増やすことが必要であるが、その一方で制御端子が増えるために発振器の小型化が難しくなる。【解決手段】  課題を解決するために本発明は、圧電振動子の発振周波数に対し分周周波数を出力する圧電発振器において、多段で構成する分周回路の前記分周回路出力切換器を制御する制御信号をＡ−Ｄコンバータ回路を介し、分周段数に関係なく出力切換器に対する制御信号をＡ−Ｄコンバータ回路を用いることで、最小限の制御端子にすることにより課題を解決する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
圧電振動子の発振周波数を分周して分周周波数を出力する圧電発振器において、
多段で構成する分周回路の出力切換器をＡ−Ｄコンバータを用いたことを特徴とする圧電発振器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、分周回路接続端子を備えた圧電発振器に関する。
【背景技術】
【０００２】
圧電発振器の構成として一般的には、圧電振動子、発振回路素子（例えばＣＭＯＳ型のＩＣ）、抵抗、容量とから構成されており、圧電振動子の発振周波数に対し低い出力周波数を得る場合は、分周回路を付加し、バッファ回路を介して発振回路を構成し実現している。
【０００３】
前述する発振器の回路構成の一例としては、ＣＭＯＳ型ＩＣの入出力端に並列に圧電振動子と抵抗が接続されていて、入力側と出力側は容量を介してグランドに接続されており、ＣＭＯＳ型ＩＣの周波数出力端に既成の分周回路（ＩＣ）を用いて構成される分周回路とバッファ回路を直列に接続し（圧電振動子の発振周波数に対し）分周した周波数出力を持つ圧電発振器を構成している。
【０００４】
従って分周できる周波数は、既成の分周回路の分周段数に制約されるもので、この分周段数以上に分周を必要とする場合には、圧電発振器からの出力周波数をさらに分周する回路を付加して所望の（分周）周波数を得る必要がある。
【０００５】
一方、昨今の電子部品は例えば携帯電話端末に代表するように高機能の上に大変小型化そして軽量化する方向で進歩、発展している。その為、発振器から出力する周波数で分周した出力信号を取り出すための制御回路など周辺回路も含めてダウンサイジングを強いられているのが現状にある。
【特許文献１】特開２０００−１３８５３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述する従来の分周回路を備えた圧電発振器は、分周回路の分周段数を切り替えることにより複数の（分周）周波数の中から所望の分周周波数出力を得ることを前提に圧電発振器が構成されていることから、分周回路の分周段全てを使用して得られる分周周波数（周波数出力としては最も低くなる）から、源振（周波数出力としては最も高くなる）をひとつの分周回路で網羅した構成の圧電発振器となる。
【０００７】
しかし、昨今の圧電発振器では上述する携帯端末市場や、民生品の分野で広く使われる圧電発振器は、小型化、省電力化、低価格化の要求が強く望まれる一方で、従来から用いられる（既成の）分周回路や分周段数を確保するなど従来の仕様を満足した性能が要求されている。
【０００８】
そのため、分周回路を備えた発振器の構成に対して、分周回路からの出力信号を要求する分周段数に制御するために、出力制御端子を分周段数に応じて増やすことが必要であるために小型化することが難しい現状にある。
【課題を解決するための手段】
【０００９】
課題を解決するために、圧電振動子の発振周波数に対し分周周波数を出力する圧電発振器を多段で構成する分周回路の、前記分周回路出力切換器を制御する制御信号をＡ−Ｄコンバータ回路を用いることで、分周回路に対する制御信号を要求する分周段数に応じて出力切換器の制御端子を増やすことなく小型化した発振器を構成することができる。
【発明の効果】
【００１０】
本発明により所望の分周段数を備えた分周回路を、容易にそして自由な分周段の発振回路を構成できることから、本発明の発振器を組み込む回路基板の設計に関しても、発振器の分周段数の変更が生じた場合であっても設計変更が容易になる。
【発明を実施するための最良の形態】
【００１１】
そこで本発明は、圧電振動子の発振周波数に対し分周周波数を出力する圧電発振器において、多段で構成する分周回路の前記分周回路出力切換器を制御する制御信号をＡ−Ｄコンバータ回路を介することを特徴とする圧電発振器である。
【００１２】
要するに、分周回路からの出力信号で、分周段数に関係なく出力切換器に対する制御信号をＡ−Ｄコンバータ回路を用いることで、最小限の制御端子にすることができる。従って１端子の制御信号で制御することが可能となる。
【実施例】
【００１３】
以下、添付図面に従ってこの発明の実施例を説明する。なお、各図において同一の符号は同様の対象を示すものとする。図１は本発明の基本的な考え方である。
図１に示すのは本発明の一例を示す圧電発振器１のブロック図である。発振部からの出力に対して、分周回路出力切換器３を経由して出力バッファーに所望とする発振周波数を出力する構成となっている。
このとき、分周回路出力切換器３で分周を制御するためＡ−Ｄコンバータ回路４を用いることが本発明の特徴である。
【００１４】
図２に示すブロック図は本発明の基本的な動作原理を説明するものである。例えば１つの入力端子に対して、２Ｎ−１個の比較器で分解能がＮビット得られる回路を示すもので、入力端子からの入力する電圧信号は各比較器の電圧と、比較されてデジタルコードに変換される。従って、アナログ−デジタル（Ａ／Ｄ）コンバータを使用することにより分解能を増やしても入力端子を増や必要がなくなる。その結果発振器を構成する入力端子（制御端子）の数、いわゆる端子部分に占める面積を削減することで発振器自体を小型化することができる。
【００１５】
その結果、分周回路２からの出力信号で、分周段数に関係なく出力切換器に対する制御信号をＡ−Ｄコンバータ回路４を用いることで、最小限の制御端子にすることができる。従って、１端子の制御信号で制御することが可能となる。
【００１６】
なお、図３に示すのは従来例として図３（ａ）では２点（Ａ，Ｂ）の組み合わせで分周段数を決定するマトリックス方式を示した概念図であり、図３（ｂ）ではメモリを用いて分周段数を決定するものである。なお、図３（ａ）の制御端子ＡとＢに入力する信号は、その値をメモリに書き込むことで分周信号を得るものである。
【００１７】
図３の従来例と比較して最も有効的なことは、Ａ−Ｄコンバータ回路４を用いることで、分周段数が複数あっても分周回路出力切換器３を制御する接点を１つにすることができる。そのため、分周段数が増えてもＩＣのチップ面積を大きくする必要がなくなる。
【産業上の利用可能性】
【００１８】
本発明では分周を必要とする一般圧電発振器について記述しているが、分周回路の制御以外にもアナログ−デジタル処理することで制御システムが簡略化できる各種制御系にも応用することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一例を示す分周回路の手段を説明するブロック図である。
【図２】本発明の動作原理を示す基本概念図である。
【図３】従来例として説明する分周回路の手段を説明するブロック図である。
【符号の説明】
【００２０】
１      圧電発振器
２      分周回路
３      分周回路出力切換器  
４      Ａ−Ｄコンバータ回路
【図１】
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【図２】
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【図３】
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