(57)【要約】【課題】不純物拡散層とメモリセルの浮遊ゲートとの間のオーバーラップ領域がなく、ゲート長のスケーラビリティを大幅に改善し、大容量・低ビットコストの不揮発性半導体記憶装置を提供すること。【解決手段】半導体基板１表面に第１絶縁膜６を介して形成された一対の選択ゲートSGと、半導体基板１上における前記一対の選択ゲートSG間に第２絶縁膜１０を介して形成された浮遊ゲートFGと、該浮遊ゲートFG上に第３絶縁膜１４を介して形成された制御ゲートCGとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートSGによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置。【選択図】図１
2005033223.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板表面に第１絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第２絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、
該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなることを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板表面に第１絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第２絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、
該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなり、かつ、選択ゲートにしきい値電圧よりも高い電圧を印加した状態で、一対の選択ゲートが対向する半導体基板領域に形成されるチャネル領域を介して、前記ソース領域又はドレイン領域に電気的に接続することを特徴とする不揮発性半導体記憶装置。
【請求項３】
メモリセルが、Ｘ方向及びＹ方向に複数個マトリクス状に配列されて構成され、
Ｘ方向に配列された複数のメモリセルが、Ｘ方向に配設した制御電極に連接され、
Ｙ方向に配列された複数のメモリセルが、Ｙ方向に配設した選択ゲートに連接され、かつ、ソース／ドレイン領域を共有する請求項１又は２に記載の不揮発性半導体記憶装置。
【請求項４】
Ｘ方向に隣接する２個のメモリセルが一方の選択ゲートを共有し、該一方の選択ゲートによって構成される選択トランジスタを介してソース領域に接続されてなる請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
半導体基板表面に第１絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第２絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、
該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置の読み出し方法であって、
一対の選択ゲートのそれぞれに、選択ゲートによって構成される選択トランジスタのしきい値電圧よりも高い電圧を印加して、それぞれの選択トランジスタをＯＮ状態にすることによりメモリセルの読み出しを行うことを特徴とする不揮発性半導体記憶装置の読み出し方法。
【請求項６】
メモリセルが、Ｘ方向及びＹ方向に複数個マトリクス状に配列されて構成され、
Ｘ方向に配列された複数のメモリセルが、Ｘ方向に配設した制御電極に連接され、
Ｙ方向に配列された複数のメモリセルが、Ｙ方向に配設した選択ゲートに連接され、かつ、ソース／ドレイン領域を共有する請求項５に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項７】
Ｘ方向に隣接する２個のメモリセルが一方の選択ゲートを共有し、該一方の選択ゲートによって構成される選択トランジスタを介してソース領域に接続されてなる請求項６に記載の不揮発性半導体記憶装置の読み出し方法。
【請求項８】
ドレイン領域に第１の電圧を印加し、ソース領域を接地電圧とし、制御ゲートに第２の電圧を印加すると、メモリセルのしきい値電圧が、前記第２の電圧以上ならＯＦＦ状態となり、第２の電圧以下ならＯＮ状態となって読み出しを行う請求項５〜７のいずれか１つに記載の不揮発性半導体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置及びその読み出し方法に関し、より詳細には、高集積可能なコンタクトレス構造セルを有する不揮発性半導体記憶装置及びその読み出し方法に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置のメモリセルサイズを縮小する手法として、コンタクトレスアレイがある。このアレイは、ビット線とドレイン拡散層との間のコンタクトを必要としないため、セルスケーリングが容易であり、大容量化に適している。
例えば、図１５（ａ）及び（ｂ）に示すようなコンタクトレスのＡＮＤ構造セルが提案されている（ＩＥＤＭ９２，ｐ９９１〜９９３（１９９２）：非特許文献１）。
このセルは、半導体基板２１上であって、高濃度不純物拡散層２２間に形成されたチャネル上にゲート絶縁膜２３を介して浮遊ゲート２４が形成され、さらに浮遊ゲート２４上に絶縁膜２５を介してコントロールゲート（ＣＧ）２６が形成された構造を有しており、高濃度不純物拡散層２２は、ソース/ドレイン領域のみならず、ビット線としても機能している。
【非特許文献１】ＩＥＤＭ９２，ｐ９９１〜９９３（１９９２）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上述したセルでは、高濃度不純物拡散層２２をビット線としても機能させるために低抵抗化することが必要であり、通常、リン又は砒素等のイオン種が高濃度に注入され、この高濃度不純物拡散層２２を活性化するために、７５０℃以上の高温で熱処理が行われる。
【０００４】
しかし、この熱処理により不純物が横方向にも拡散され、図１５（ｂ）に示すように、浮遊ゲート２４と高濃度不純物拡散層２２とのオーバーラップ長が増加する。よって、オーバーラップ長のスケーリングが困難となる。
しかも、セルサイズの微細化が進むと、所謂短チャネル効果を防止するための実効チャネル長Ｌを確保するには、浮遊ゲート２４と高濃度不純物拡散層２２とのオーバーラップ長が無視できなくなる。よって、ゲート長Ｍをスケーリングする場合には、浮遊ゲート２４と高濃度不純物拡散層２２とのオーバーラップ長のスケーリングが、セルの微細化に対して大きな課題となっている。
【課題を解決するための手段】
【０００５】
本発明によれば、半導体基板表面に第１絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第２絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる揮発性半導体記憶装置が提供される。
【０００６】
また、本発明によれば、半導体基板表面に第１絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第２絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなり、かつ、選択ゲートにしきい値電圧よりも高い電圧を印加した状態で、一対の選択ゲートが対向する半導体基板領域に形成されるチャネル領域を介して、前記ソース領域又はドレイン領域に電気的に接続する不揮発性半導体記憶装置が提供される。
【０００７】
さらに、本発明によれば、半導体基板表面に第１絶縁膜を介して形成された一対の選択ゲートと、半導体基板上における前記一対の選択ゲート間に第２絶縁膜を介して形成された浮遊ゲートと、該浮遊ゲート上に第３絶縁膜を介して形成された制御ゲートとからなるメモリセルを有し、該メモリセルが、前記一対の選択ゲートによって構成されるそれぞれの選択トランジスタのいずれか一方がソース領域、他方がドレイン領域に接続されてなる不揮発性半導体記憶装置の読み出し方法であって、一対の選択ゲートのそれぞれに、選択ゲートによって構成される選択トランジスタのしきい値電圧よりも高い電圧を印加して、それぞれの選択トランジスタをＯＮ状態にすることによりメモリセルの読み出しを行う不揮発性半導体記憶装置の読み出し方法が提供される。
【発明の効果】
【０００８】
本発明によれば、第１電極によって構成される選択トランジスタのチャネル領域を介して、ソース／ドレイン領域に接続することが可能となり、メモリセルのチャネル領域と不純物拡散層であるソース／ドレイン領域が直接接続する必要がなくなるため、不純物拡散層とメモリセルの浮遊ゲートとの間のオーバーラップ領域がなく、ゲート長のスケーラビリティを大幅に改善することができる。これにより、大容量・低ビットコストの不揮発性半導体記憶装置を提供することができる。
【０００９】
また、上記不揮発性半導体記憶装置を、ＦＮトンネル電流や、チャンネルホットエレクトロンを用いて書き込み、消去等を行うことができるため、高信頼性、高速書き込み可能な不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１０】
本発明の不揮発性半導体記憶装置は、半導体基板と、第１電極と、第２電極と、第３電極とからなるメモリセルを１つ又は複数個有してなる。
【００１１】
半導体基板としては、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ等の化合物半導体からなる基板、さらにＳＯＩ基板又は多層ＳＯＩ基板等が挙げられる。なかでもシリコン基板が好ましい。この半導体基板上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、層間絶縁膜、これらによる回路、半導体装置等が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ膜、トレンチ酸化膜、ＳＴＩ膜等種々の素子分離膜により形成することができ、なかでも、ＳＴＩ膜による素子分離領域を有していることが好ましい。
第１電極は、半導体基板表面に形成されたトレンチ内に第１絶縁膜を介して形成される。
トレンチは、例えば、深さ２０００〜５０００Å程度の深さで形成される。
【００１２】
また、第１絶縁膜は特に限定されないが、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜、ＴｉＯ2、Ａｌ2Ｏ3等の高誘電体の単層膜又は積層膜で形成することができる。第１絶縁膜の膜厚は、例えば、５０〜３００Å程度が適当であり、トレンチ内で均一の膜厚で形成されていてもよいし、トレンチの底部と側部とで異なる膜厚で形成されていてもよい。トレンチ底部の膜厚は、側部の膜厚よりも厚膜であることが好ましく、それぞれ５０〜３００Å程度、１００〜５００Å程度が挙げられる。このように、第１絶縁膜が、トレンチの底部と側部とで膜厚が異なる場合には、第１ゲートにトランジスタの閾値よりも高い電圧を印加してトレンチ側面にチャネル領域を形成した際、トレンチ底面のオフ状態を容易に確保することができる。
【００１３】
なお、第１絶縁膜の膜厚をトレンチの底部と側部とで異ならせるのに代えて、半導体基板に形成されたトレンチの底部表面及び側部表面の一部において、不純物濃度が異なるように不純物がドーピングされていても上記と同様の作用を実現させることができる。この場合の不純物濃度が異なるとは、１つのトレンチにおいて不純物濃度が異なる領域が左右対称となるように配置していることが好ましく、トレンチ底部表面のみが高い不純物濃度としてもよいし、トレンチ底部付近の表面（側底部付近の表面にまで及ぶ）が高い不純物濃度としてもよいし、トレンチの側底部付近のみが高い不純物濃度としてもよい。この場合の不純物濃度は、低い領域及び高い領域で、それぞれ１０10〜１０11ｃｍ-3程度、１０17〜１０19ｃｍ-3程度が適当である。
【００１４】
第１絶縁膜の膜厚を異ならせる方法としては、例えば、半導体基板表面にトレンチを形成した後、得られた半導体基板上に絶縁膜を形成し、エッチバックすることにより、トレンチ底面にのみ絶縁膜を形成し、さらに得られた半導体基板を熱処理することにより、トレンチ側壁にトレンチ底面の絶縁膜よりも薄膜状の熱酸化膜を形成する方法が挙げられる。
【００１５】
また、不純物濃度を異ならせる方法としては、例えば、半導体基板表面にトレンチを形成した後、トレンチが形成されていない半導体基板上は絶縁膜やフォトレジスト等によってマスクして、垂直方向からイオン注入することにより、トレンチの底面にのみに不純物を導入する方法、マスクを用いて又は用いずに、複数回、注入エネルギーを異ならせてイオン注入する方法が挙げられる。
第１電極は、１つのメモリセルに２つ、つまり一対形成される。これら第１電極は、いわゆる選択ゲートとして機能させることができ、第１絶縁膜とともに、いわゆる選択トランジスタを構成する。
一対の第１電極（第１電極トランジスタ）のいずれか一方は、ソース領域、他方はドレイン領域に接続されていることが好ましい。
【００１６】
また、メモリセルが複数形成される場合には、Ｙ方向において、複数のメモリセルの第１電極が接続されていることが好ましい。
メモリセルが複数形成されている場合、Ｘ方向に隣接する２つのメモリセルの間で、一方の第１電極（第１電極トランジスタ）が共有されていることが好ましく、この共有された第１電極（第１電極トランジスタ）がソース領域に接続されていることが好ましい。
【００１７】
なお、メモリセルが複数形成されており、Ｘ方向に隣接する２つのメモリセル間で第１電極を共有している場合、各メモリセルの他方の第１電極（第１電極トランジスタ）がドレイン領域に接続されることとなるが、このドレイン領域に接続された第１電極が、全て同じ電圧を印加できるように電気的に接続されていてもよいし、全て異なる電圧を印加できるように電気的に分離されていてもよいし、いくつかの第１電極ごとに同じ又は異なる電圧を印加できるように電気的に接続又は分離されていてもよい。いずれも場合においても、ドレイン領域に接続され、隣接する第１電極の間に素子分離領域が形成されていることが好ましい。
【００１８】
第１電極は、例えば、アモルファス、単結晶又は多結晶のＮ型又はＰ型の元素半導体（例えば、シリコン、ゲルマニウム等）又は化合物半導体（例えば、ＧａＡｓ、ＩｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アルミニウム等の金属；チタン、タンタル、タングステン等の高融点金属；高融点金属とのシリサイド、ポリサイド等の単層膜又は積層膜により形成することができる。なかでも、多結晶シリコンが好ましい。第１電極の膜厚は、トレンチ深さ及び第１絶縁膜の膜厚により適宜調整することができ、例えば、５００〜２０００Å程度が挙げられる。
【００１９】
第２電極は、トレンチ間であって半導体基板上に第２絶縁膜を介して形成される。第２電極は、いわゆる浮遊ゲートとして機能させることができる。第２絶縁膜は、第１絶縁膜と同様の材料、膜厚で形成することができる。第２電極は、第１電極と同様の材料で形成することができ、膜厚は、例えば、５０〜１５０ｎｍ程度が適当である。
【００２０】
第３電極は、第２電極上に第３絶縁膜を介して形成される。第３電極は、いわゆる制御ゲートとして機能させることができる。第３絶縁膜は、第１絶縁膜と同様の材料、膜厚で形成することができるが、なかでもＯＮＯ膜により、酸化膜厚換算で１００〜２００ｎｍ程度の膜厚で形成されることが好ましい。第３電極は、第１電極と同様の材料で形成することができ、膜厚は、例えば、１００〜３００ｎｍ程度が適当である。
第３電極は、メモリセルが複数形成される場合には、Ｘ方向において、複数のメモリセル間で接続されていることが好ましい。
【００２１】
また、本発明における動作方法においては、以下の実施の形態において詳細に説明するが、印加する電圧は以下に例示した値に限定されるものではなく、以下の電圧により行われる動作を実現し得る電圧値であればよい。
以下に、不揮発性半導体記憶装置及びその動作方法の実施の形態を図面に基づいて説明する。
【００２２】
実施の形態１：単体メモリセル
図１及び図２は、本発明の不揮発性半導体記憶装置の単体メモリセルを示す。
【００２３】
このメモリセルは、図１（ａ）〜（ｃ）に示すように、Ｐ型シリコン基板１上に、トレンチが形成され、トレンチ底部及び側壁にトレンチ選択ゲート酸化膜６を介してポリシリコンからなる選択ゲート８（ＳＧ１、ＳＧ２）が埋め込まれるとともに、トレンチに挟まれた平坦なシリコン基板１上にトンネル絶縁膜１０を介してポリシリコンからなる浮遊ゲート１２（ＦＧ）と、その上に形成されたＯＮＯ膜１４と、さらにその上に形成された制御ゲート１５（ＣＧ）とから構成される。
このメモリセルの一端は、図２に示すように、選択ゲート（ＳＧ１）を介してドレインにつながり、他端は選択ゲート（ＳＧ２）を介してソースにつながっている。
この単体メモリセルの動作方法について、表１を用いて説明する。
【００２４】
【表１】
2005033223.tif 000003
【００２５】
読み出し時は、選択ゲートＳＧ１及びＳＧ２に、しきい値電圧より高い電圧３Ｖを印加し、ＯＮ状態にする。ドレインに１Ｖ、ソースをグランドにし、制御ゲートに４Ｖを印加すると、制御ゲート下のトランジスタのしきい値電圧が、４Ｖ以上ならＯＦＦ状態となり、４Ｖ以下ならＯＮ状態となって読み出しを行うことができる。
【００２６】
消去時は、ソース／ドレイン及び選択ゲート（ＳＧ１／ＳＧ２）共にグランドにした状態で、制御ゲートに負の高電圧−２０Ｖを印加することにより、フローティングゲートより半導体基板へ電子が抽出され、メモリセルのしきい値が低くなり消去がなされる。
【００２７】
書き込み時は、ドレイン側の選択ゲートＳＧ１に４Ｖを印加し、ソース側の選択ゲートＳＧ２及びソースをグランドにする。選択セルのドレインをグランドにし、非選択セルのドレインを４Ｖにし、制御ゲートに２０Ｖの電圧を印加することにより、選択セルでは、選択ＴＲがＯＮ状態となり、トンネルネル酸化膜に高電界が印加され、半導体基板から浮遊ゲートに電子が注入され、セルのしきい値が高くなる。一方、非選択セルでは、選択ＴｒがＯＦＦとなり、トンネル領域の半導体基板表面上に形成された空乏層がフローティング状態となり、トンネル酸化膜に印加される電界が低く、電子の注入がされないため、しきい値がシフトしない。以上の電圧印加により、書きこみが行われる。
【００２８】
実施の形態２：メモリセルアレイ
図３及び図４は、本発明の不揮発性半導体記憶装置のメモリセルアレイを示す。
このメモリセルアレイは、図３（ａ）〜（ｃ）に示すように、図１（ａ）〜（ｃ）に示す単位セルを複数個有し、Ｘ方向に隣接する２つのメモリセル間で選択ゲート８（ＳＧ２）を共有するとともに、Ｘ方向に隣接する制御ゲート１５（ＣＧ）は、複数のメモリセルにおいて接続されている。
【００２９】
また、図４に示したように、選択ゲート８（ＳＧ１）のゲート電圧を同電位にし、各セルに異なるドレイン電圧を印加することができる。なお、図４においては、二重線はトランジスタのチャネルを示す。
このメモリセルの動作方法について、表２を用いて説明する。
【００３０】
【表２】
2005033223.tif 000004
【００３１】
なお、この実施の形態では説明を簡単にするために、メモリセルが２行２列の場合について説明する。また、選択セルをＣ１１とする。
読み出し時は、選択ゲート（ＳＧ１）及び選択ゲート（ＳＧ２）に、しきい値電圧より高い電圧３Ｖを印加し、ＯＮ状態にする。選択セルＣ１１のドレインに１Ｖを印加し（ドレイン２は０Ｖ）、ソースを接地した状態にして、制御ゲートＣＧ１に４Ｖを印加すると（ＣＧ２は０Ｖ）、セルのしきい値が４Ｖより低い場合（消去状態）はＯＮ状態となり、高い場合は（書き込み状態）ＯＦＦ状態となり、選択セルＣ１１の状態が読み出される。
【００３２】
消去時は、制御ゲートに負の高電圧−２０Ｖを印加する（ＳＧ１、ＳＧ２、ＣＧ２、ソースは０Ｖ及びドレイン１、２はオープン）ことにより、浮遊ゲートより半導体基板へ電子が引き抜かれ、セルしきい値が低くなる。この動作により行単位の消去が行われる。
書き込み時は、選択セルＣ１１のドレイン１を接地、非選択セルのドレイン２に４Ｖを印加した状態にて、選択ゲート（ＳＧ１）に４Ｖを印加する。この時、選択ゲート（ＳＧ２）は接地し、ＯＦＦ状態にしておく。このバイアス条件にて選択セルの制御ゲート（ＣＧ１）に２０Ｖの高電圧を印加すると、選択セルＣ１１のみトンネル酸化膜に高電界が印加され、基板から浮遊ゲートに電子が注入され、高いしきい値に書き込まれる。以上の電圧印加により、書きこみが行われる。
【００３３】
実施の形態３：メモリセルアレイ
このメモリセルアレイは、図３及び図５に示したように、単位セルを複数個有し、Ｘ方向に隣接する２つのメモリセル間で選択ゲート８（ＳＧ２）を共有しているとともに、Ｘ方向に隣接する制御ゲート１５（ＣＧ）は、複数のメモリセルにおいて接続されている。また、ドレインに接続された隣接選択ゲート間には、列分離をするために、素子分離領域が形成されている。
さらに、隣接するメモリセル間でドレインを共有し、図５に示したように、異なる選択ゲート（ＳＧ１：ＳＧ１ａ及びＳＧ２ｂに分割）電圧を印加することができる。なお、図５においては、二重線はトランジスタのチャネルを示す。
このメモリセルの動作方法について、表３を用いて説明する。
【００３４】
【表３】
2005033223.tif 000005
【００３５】
読み出し時は、選択ゲート（ＳＧ１ａ）及び選択ゲート（ＳＧ２）にしきい値電圧より高い電圧３Ｖを印加し、ＯＮ状態にする。選択セルＣ１１ａ、Ｃ１２ａのドレインに１Ｖ（ドレイン１及びドレイン２に１Ｖを印加）を印加し、ソースを接地した状態にて、制御ゲート（ＣＧ１）に４Ｖを印加（ＣＧ２は０Ｖ）すると、セルのしきい値電圧が４Ｖより低い場合（消去状態）はＯＮ状態となり、高い場合（書き込み状態）はＯＦＦ状態となり、選択セルＣ１１ａ、Ｃ１１ｂのデータが読み出される。
【００３６】
消去時は、制御ゲート（ＣＧ１）に負の高電圧−２０Ｖを印加することにより（ＳＧ１、ＳＧ２、ＣＧ２、ソースは０Ｖ及びドレイン１、２はオープン）、浮遊ゲートより半導体基板へ電子が抽出され、セルしきい値が低くなる。この動作により行単位の消去が行われる。
書き込み時は、選択ゲート（ＳＧ２）は常に接地し、ＯＦＦ状態にしておき、以下の２ステップにて書き込み動作を行う。図５では、同一制御ゲート上に２ページのセル（Ｃ１１ａ、Ｃ１１ｂ）が存在しているが、ここでは、Ｃ１１ａのセルに書き込みを行う場合について説明する。
ステップ１として、両セルの選択ゲートＳＧ１（ＳＧ１ａ、ＳＧ１ｂ）に６Ｖを印加した状態にて、ドレイン１及びドレイン２に４Ｖ、制御ゲート（ＣＧ１、ＣＧ２）に６Ｖを印加し、セルのチャンネルを４Ｖ近くまで充電しておく。
【００３７】
ステップ２として、非選択ページセル（Ｃ１１ｂ、Ｃ１２ｂ）に接続された選択ゲートＳＧ１ｂを接地させた後に、選択ページのセル（Ｃ１１ａ、Ｃ１２ａ）において、選択セルのドレイン１を接地状態、非選択セルのドレイン２を４Ｖのままで維持し、選択セル（Ｃ１１ａ）の制御ゲート（ＣＧ１）を２０Ｖまで高くする。このとき、選択セル（Ｃ１１ａ）のトンネル酸化膜にのみ高電界が印加され、基板より浮遊ゲートに電子が注入され、そのセルのしきい値は高くなる。このとき、非選択セルのチャンネル領域は、４Ｖ近くまで充電されたままであり、かつ、フローティング状態となっているため、トンネル酸化膜に印加される電界は低く、トンネル酸化膜を介した電子のやりとりはなく、しきい値は低いままである。これにより、ビット単位で選択セル（Ｃ１１ａ）に書き込みが行われる。
【００３８】
実施の形態４：製造方法
まず、図６に示したように、第１導電型のシリコン基板１上に９００℃の熱酸化によって膜厚２０ｎｍの酸化膜２及び膜厚１００ｎｍの窒化膜３を堆積し、所定形状のフォトレジスト４をマスクとして用いて、シリコン基板１をエッチングして深さ３００ｎｍのトレンチ５を形成する。
【００３９】
次いで、フォトレジスト４を除去し、図７に示したように、トレンチ５内に膜厚２０ｎｍの熱酸化によるトレンチ選択ゲート酸化膜６を形成する。得られたシリコン基板１に対して、注入角度０°にてボロン注入を行い、トレンチ５底部のみにボロンの不純物拡散層７を形成する。これにより、トレンチ５底面のしきい値をトレンチ５側面のしきい値よりも高くし、トレンチ５側面が左右で電気的に分離される。
その後、図８に示したように、トレンチ５が埋まる程度、例えば３００ｎｍのポリシリコン膜８ａを堆積し、ＣＭＰ法により窒化膜３の表面が露出するまで平坦化する。
【００４０】
次いで、図９に示したように、トレンチ５内に埋め込まれたポリシリコン膜８ａを熱酸化することにより、ポリシリコン膜８ａ表面に熱酸化膜９を形成するとともに、選択ゲート８を形成する。
その後、図１０に示したように、窒化膜３及び酸化膜２を除去したシリコン基板１上に、８００℃の熱酸化により、膜厚７ｎｍのトンネル酸化膜１０を形成する。これによって、ポリシリコン膜の側面及び上には、膜厚１４ｎｍ程度の酸化膜１１、熱酸化膜９が配置することになる。
【００４１】
続いて、図１１に示したように、得られたシリコン基板１上に、ポリシリコン膜を堆積し、フォトレジスト１３をマスクとして用いて、ポリシリコン膜をパターニングして、浮遊ゲート（ＦＧ）１２を形成する。
最後に、図１２に示したように、酸化膜換算で１４ｎｍに相当するＯＮＯ膜１４及びシリサイド膜を堆積し、ワードラインパターンのパターニングにより、シリサイド膜、ＯＮＯ膜１４及び浮遊ゲート１２を連続してエッチングし、自己整合的に制御ゲート１５を形成し、トランジスタを作製する。
【００４２】
実施の形態５：製造方法
図６と同様に、シリコン基板１にトレンチ５を形成する。
その後、フォトレジスト４を除去し、図１３に示したように、得られたシリコン基板１上に酸化膜を形成し、エッチバックすることにより、トレンチ底面にのみ酸化膜６ａを形成する。
次いで、図１４に示したように、トレンチ側壁に、トレンチ底面の酸化膜６ａよりも薄膜状の熱酸化膜６ｂを形成する。
これ以後の工程は、実施の形態４と同様に行う。
【００４３】
この方法によれば、トレンチ側面に形成されるチャンネル領域を、トレンチ底面の酸化膜６ａを、トレンチ側面の熱酸化膜６ｂより厚くすることによって、トレンチ底面におけるしきい値を高くすることができ、チャネル領域をトレンチの左右で電気的に分離することができる。
【図面の簡単な説明】
【００４４】
【図１】本発明の不揮発性半導体記憶装置の一実施の形態を示す概略平面図及び概略断面図である。
【図２】図１の不揮発性半導体記憶装置の等価回路図である。
【図３】本発明の不揮発性半導体記憶装置の別の実施の形態を示す概略平面図及び概略断面図である。
【図４】図３の不揮発性半導体記憶装置の等価回路図である。
【図５】本発明の不揮発性半導体記憶装置のさらに別の実施の形態を示す等価回路図である。
【図６】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図７】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図８】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図９】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図１０】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図１１】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図１２】本発明の不揮発性半導体記憶装置の製造方法を説明するための要部の概略断面工程図である。
【図１３】本発明の不揮発性半導体記憶装置の別の製造方法を説明するための要部の概略断面工程図である。
【図１４】本発明の不揮発性半導体記憶装置の別の製造方法を説明するための要部の概略断面工程図である。
【図１５】従来の不揮発性半導体記憶装置を示す等価回路図及び概略断面図である。
【符号の説明】
【００４５】
１  シリコン基板（半導体基板）
２  酸化膜
３  窒化膜
４、１３  フォトレジスト
５  トレンチ
６  トレンチ選択ゲート酸化膜（第１絶縁膜）
６ａ  酸化膜（第１絶縁膜）
６ｂ  熱酸化膜（第１絶縁膜）
７  不純物拡散層
８  選択ゲート（第１電極）
８ａ  ポリシリコン膜
９  熱酸化膜
１０  トンネル絶縁膜（第２絶縁膜）
１１  酸化膜
１２  浮遊ゲート（第２電極）
１４  ＯＮＯ膜（第３絶縁膜）
１５  制御ゲート（第３電極）
ＳＧ１、ＳＧ１ａ、ＳＧ１ｂ、ＳＧ２  選択ゲート
ＦＧ  浮遊ゲート
ＣＧ、ＣＧ１、ＣＧ２  制御ゲート
Ｃ１１、Ｃ１１ａ、Ｃ１１ｂ、Ｃ１２ａ、Ｃ１２ｂ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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