(57)【要約】【課題】チャージポンプ回路の動作ノイズおよびチャージエラーを低減することによって、ＰＬＬ回路のジッタ特性やスペクトラム特性を向上させ、さらにＰＬＬ回路がロックするまでの時間を短縮する。【課題の解決手段】チャージポンプ回路６は、位相比較・ロック検出回路４の出力に応じて制御信号を発生する制御回路５の制御信号が入力するものであって、４つの電流源６１，６２，６３，６４と、３つのＰチャネルＭＯＳトランジスタＰ１，Ｐ２，Ｐ３と、３つのＮチャネルトランジスタＮ１，Ｎ２，Ｎ３を備え、位相比較・ロック検出回路４のアップ信号でトランジスタＰ１をオン、オフし、ダウン信号でトランジスタＮ１オン、オフし、制御回路５の制御信号に基づいて各トランジスタＰ２，Ｐ３，Ｎ２，Ｎ３をオン、オフすることによって、ＶＣＯ制御端子６５からの出力信号をローパスフィルタ７を介してＶＣＯ８に入力する一方、チャージポンプ回路６には常時電流が流れるようにする。【選択図】  図１
2005318122.tif 000002
【特許請求の範囲】
【請求項１】
電源端子と第１ＰチャネルＭＯＳトランジスタのソース端子との間に第１電流源を接続し、接地端子と第１ＮチャネルＭＯＳトランジスタのソース端子との間に第２電流源を接続し、電源端子と第２ＮチャネルＭＯＳトランジスタのドレイン端子との間に第３電流源を接続し、接地端子と第２ＰチャネルＭＯＳトランジスタのドレイン端子との間に第４電流源を接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの各ドレイン端子を出力端子に接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタのソース端子同士を接続し、前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのソース端子同士を接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタの各ゲート端子には、互いに反転関係にある信号が入力し、前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタの各ゲート端子にも、互いに反転関係にある信号が入力するよう構成した
ことを特徴とするチャージポンプ回路。
【請求項２】
第１出力端子と接地間に、前記第１出力端子側から順に直列に接続した抵抗及び第１容量と、前記第１出力端子と接地間に、この抵抗と第１容量に対して並列に接続した第２容量を有するローパスフィルタに前記第１出力端子を介して出力するチャージポンプ回路であって、
電源端子と第１ＰチャネルＭＯＳトランジスタのソース端子との間に第１電流源を接続し、接地端子と第１ＮチャネルＭＯＳトランジスタのソース端子との間に第２電流源を接続し、電源端子と第３ＰチャネルＭＯＳトランジスタのソース端子との間に第３電流源を接続し、接地端子と第３ＮチャネルＭＯＳトランジスタのソース端子との間に第４電流源を接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの各ドレイン端子を、前記第１出力端子に接続し、前記第３ＰチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタの各ドレイン端子を、前記ローパスフィルタの抵抗と第２容量とに接続した第１出力端子に接続し、前記第３ＰチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタの各ドレイン端子を、前記ローパスフィルタの抵抗と第１容量との間に接続した第２出力端子に接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第３ＰチャネルＭＯＳトランジスタの各ゲート端子には、互いに同一の信号が入力し、前記第１ＮチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタの各ゲート端子にも、互いに同一の信号が入力するよう構成した
ことを特徴とするチャージポンプ回路。
【請求項３】
位相比較・ロック検出回路の出力に応じて制御信号を発生する制御回路の制御信号が入力するチャージポンプ回路であって、
前記チャージポンプ回路は、電源端子と第１ＰチャネルＭＯＳトランジスタのソース端子との間に第１電流源を接続し、接地端子と第１ＮチャネルＭＯＳトランジスタのソース端子との間に第２電流源を接続し、電源端子と第２ＮチャネルＭＯＳトランジスタのドレイン端子との間に第３電流源を接続し、接地端子と第２ＰチャネルＭＯＳトランジスタのドレイン端子との間に第４電流源を接続し、前記第３電流源と前記第２ＮチャネルＭＯＳトランジスタのドレイン端子とに第３ＰチャネルＭＯＳトランジスタのソース端子を接続し、前記第４電流源と前記第２ＰチャネルＭＯＳトランジスタのドレイン端子とに第３ＮチャネルＭＯＳトランジスタのソース端子を接続し、前記第３ＰチャネルＭＯＳトランジスタと前記第３ＮチャネルＭＯＳトランジスタの各ドレイン端子を第２出力端子に接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第１ＮチャネルＭＯＳトランジスタの各ドレイン端子を第１出力端子に接続し、前記第１ＰチャネルＭＯＳトランジスタと前記第２ＰチャネルＭＯＳトランジスタのソース端子同士を接続し、前記第１ＮチャネルＭＯＳトランジスタと前記第２ＮチャネルＭＯＳトランジスタのソース端子同士を接続し、前記第１Ｐチャネルトランジスタのゲート端子は前記位相比較・ロック検出回路のアップ信号出力端子に接続し、前記第１Ｎチャネルトランジスタのゲート端子は前記位相比較・ロック検出回路のダウン信号出力端子に接続して構成し、前記制御回路は、前記位相比較・ロック検出回路のアップ信号が入力する第１入力端子と、前記位相比較・ロック検出回路のダウン信号が入力する第２入力端子と、前記位相比較・ロック検出回路のロック検出信号が入力する第３入力端子とを有する一方、ロック検出信号が入力している間アップ信号を反転した信号を出力する第１出力端子と、ロック検出信号が入力していない間アップ信号と同じ信号を出力する第２出力端子と、ロック検出信号が入力していない間ダウン信号と同じ信号を出力する第３出力端子と、ロック検出信号が入力している間ダウン信号を反転した信号を出力する第４出力端子を有し、前記第１出力端子は前記第２ＰチャネルＭＯＳトランジスタのゲート端子に接続し、前記第２出力端子は前記第３ＰチャネルＭＯＳトランジスタのゲート端子に接続し、前記第３出力端子は前記第３ＮチャネルＭＯＳトランジスタのゲート端子に接続し、前記第４出力端子は前記第２ＮチャネルＭＯＳトランジスタのゲート端子に接続した
ことを特徴とするチャージポンプ回路。
【請求項４】
入力信号の電圧レベルに応じた発振信号を出力する電圧制御発振回路と、基準信号を発する基準信号源と、基準信号を分周する分周回路であるＲカウンタと、前記電圧制御発振回路の発振信号を分周する分周回路であるＮカウンタと、これら両カウンタの出力信号の位相及び周波数を比較してアップ信号、ダウン信号を出力するとともに、ロック状態を検出してロック検出信号を出力する位相比較・ロック検出回路と、この位相比較・ロック検出回路の出力信号に応じた制御信号を出力する制御回路と、この制御回路及び前記位相比較・ロック検出回路の出力信号に応じた電流を出力する、請求項１〜請求項３のいずれか１項に記載のチャージポンプ回路と、このチャージポンプ回路の出力信号の高周波成分を減衰させて低周波成分だけを前記電圧制御発信回路に出力するローパスフィルタとからなる
ことを特徴とするＰＬＬ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流出力型のチャージポンプ回路及びこのチャージポンプ回路を用いたＰＬＬ回路に関する。
【背景技術】
【０００２】
従来のチャージポンプ回路を用いたＰＬＬ回路は、図１３に示すように、基準信号源から発生される一定パルスの信号をＲカウンタで分周した信号と、電圧制御発振回路（ＶＣＯ）の信号をＮカウンタで分周した信号の位相差を、位相比較器で検出し、位相比較器から位相差に応じて出力されるアップ信号、ダウン信号により、電源端子及び接地端子に接続された電流源１０１，１０２とＶＣＯ制御端子１０９の間に設けたＭＯＳトランジスタ１０３，１０４をオンオフさせ、その信号をＶＣＯ制御端子１０９に接続したローパスフィルタ（ＬＰＦ）で平滑化して、ＶＣＯに入力するよう構成している。
【０００３】
この図１３に示す構成によると、アップ信号、ダウン信号がともにＭＯＳトランジスタ１０３，１０４をオフにする状態（以下、ホールド状態という）では、チャージポンプ回路に流れる電流はほぼゼロとなるが、アップ信号がＭＯＳトランジスタ１０３をオンにし、ダウン信号がＭＯＳトランジスタ１０４をオフにする状態（以下、チャージ状態という）、アップ信号がＭＯＳトランジスタ１０３をオフにし、ダウン信号がＭＯＳトランジスタ１０４をオンにする状態（以下、ディスチャージ状態という）、及びアップ信号、ダウン信号がともにＭＯＳトランジスタ１０３，１０４をオンにする状態（以下、チャージ・ディスチャージ状態という）では、チャージポンプ回路にＩｐの電流が流れる。このためアップ信号、ダウン信号による各ＭＯＳトランジスタ１０３，１０４のオン、オフ動作によってチャージポンプ回路に流れる電流が変化することになるので、電源にチャージポンプ回路の動作ノイズが乗り、ＰＬＬ回路全体のジッタ特性やスペクトラム特性に悪影響を与える場合があるという不都合がある。
【０００４】
また、ホールド状態ではＭＯＳトランジスタ１０３のソース側１０５の電位はほぼ電源電位と等しく、ＭＯＳトランジスタ１０４のソース側１０６の電位はほぼ接地電位に等しくなっており、ここでＰＬＬ回路の動作状態が、Ｎカウンタの信号とＲカウンタの信号の位相差（ＶＣＯの信号をＮカウンタで分周した信号と、基準信号源から発生される一定パルスの信号をＲカウンタで分周した信号との位相差）がゼロのロック状態に近いと仮定すると、ＶＣＯ制御端子１０９の電位は中間電位に近い電位となっている。そして、寄生容量１０７，１０８が存在するので、ホールド状態からチャージ状態に遷移した場合、前記１０５の電位とＶＣＯ制御端子１０９の電位との電位差により、電流源１０１の寄生容量１０７から電荷が流れ込み、瞬間的にＩｐよりも多い電流がＶＣＯ制御端子１０９に流れ込む場合があった（以下、これをチャージエラーという）。また、ホールド状態からディスチャージ状態およびチャージ・ディスチャージ状態に遷移した場合も同様に、前記１０６とＶＣＯ制御端子１０９の間で電荷共有によるチャージエラーが発生する場合があった。そして、チャージエラーが発生すると、設計者が意図した電流よりも大きな電流が瞬間的に流れるため、ＰＬＬ回路のジッタ特性等に悪影響を与える場合があるという不都合がある。
【０００５】
また、従来の別の構成例では、図１４に示すように、図１３の動作に加えて、アップ信号、ダウン信号ともにオフの場合にボルテージ・フォロアにより、１１５、１１６の電位を出力端子１１７の電位と等しくなるように制御している。この構成によると、チャージエラーに関しては、ホールド状態における１１５、１１６の電位が出力端子１１７の電位にほぼ等しいため、チャージエラーを抑制することが可能であるが、十分な駆動能力を待つオペアンプ１１８が必要であるため、広いレイアウト面積を必要とするという不都合がある。
【０００６】
また、上述した従来の図１３及び図１４の各構成例によると、ロック状態のＰＬＬ回路の位相余裕やジッタ特性を向上させるため、Ｉｐの値を大きくすることができず、また、抵抗１１９によって容量１２０のチャージあるいはディスチャージの電流が制限されるので、ロックするまでに時間がかかっていた。
【特許文献１】特開２０００−３６７４１号公報
【非特許文献１】マーク・ジー・ジョンソン（Mark G. Johnson）,エドウィン・エル・ハドソン(Edwin L. Hudson)共著「ア  バリアブル  ディレイ  ライン  ＰＬＬ  フォー  ＣＰＵ−コープロセッサー  シンクロナイゼーション（A Variable Delay Line PLL for CPU-Coprocessor Synchronization）」，（米国），IEEE Journal of Solid-States Circuits, Vol.23,  No.5,１９８８年１０月，Ｐ．１２１８〜１２２３
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上述した従来の不都合を解消し、チャージポンプ回路の動作ノイズおよびチャージエラーを低減することによってＰＬＬ回路のジッタ特性やスペクトラム特性を向上させ、さらにＰＬＬ回路がロックするまでの時間を短縮する回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するため、本発明の請求項１に係るチャージポンプ回路６は、電源端子と第１ＰチャネルＭＯＳトランジスタＰ１のソース端子との間に第１電流源６１を接続し、接地端子と第１ＮチャネルＭＯＳトランジスタＮ１のソース端子との間に第２電流源６２を接続し、電源端子と第２ＮチャネルＭＯＳトランジスタＮ２のドレイン端子との間に第３電流源６３を接続し、接地端子と第２ＰチャネルＭＯＳトランジスタＰ２のドレイン端子との間に第４電流源６４を接続し、前記第１ＰチャネルＭＯＳトランジスタＰ１と前記第１ＮチャネルＭＯＳトランジスタＮ１の各ドレイン端子を出力端子６５に接続し、前記第１ＰチャネルＭＯＳトランジスタＰ１と前記第２ＰチャネルＭＯＳトランジスタＰ２のソース端子同士を接続し、前記第１ＮチャネルＭＯＳトランジスタＮ１と前記第２ＮチャネルＭＯＳトランジスタＮ２のソース端子同士を接続し、前記第１ＰチャネルＭＯＳトランジスタＰ１と前記第２ＰチャネルＭＯＳトランジスタＰ２の各ゲート端子には、互いに反転関係にある信号、例えば一方の信号が「Ｈ」であれば他方の信号は「Ｌ」、が入力し、前記第１ＮチャネルＭＯＳトランジスタＮ１と前記第２ＮチャネルＭＯＳトランジスタＮ２の各ゲート端子にも、同様に互いに反転関係にある信号が入力するものである。
【０００９】
同じく上述の目的を達成するため、本発明の請求項２に係るチャージポンプ回路６は、第１出力端子６５と接地間に、前記第１出力端子６５側から順に直列に接続した抵抗７１及び第１容量７２と、前記第１出力端子６５と接地間に、この抵抗７１と第１容量７２に対して並列に接続した第２容量７３を有するローパスフィルタ７に前記第１出力端子６５を介して出力するものであって、電源端子と第１ＰチャネルＭＯＳトランジスタＰ１のソース端子との間に第１電流源６１を接続し、接地端子と第１ＮチャネルＭＯＳトランジスタＮ１のソース端子との間に第２電流源６２を接続し、電源端子と第３ＰチャネルＭＯＳトランジスタＰ３のソース端子との間に第３電流源６３を接続し、接地端子と第３ＮチャネルＭＯＳトランジスタＮ３のソース端子との間に第４電流源６４を接続し、前記第１ＰチャネルＭＯＳトランジスタＰ１と前記第１ＮチャネルＭＯＳトランジスタＮ１の各ドレイン端子を前記ローパスフィルタ７の抵抗７１と第２容量７３とに接続した前記第１出力端子であるＶＣＯ制御端子６５に接続し、前記第３ＰチャネルＭＯＳトランジスタＰ３と前記第３ＮチャネルＭＯＳトランジスタＮ３の各ドレイン端子を前記ローパスフィルタ７の抵抗７１と第１容量７２との間に接続した第２出力端子６６に接続し、前記第１ＰチャネルＭＯＳトランジスタＰ１と前記第３ＰチャネルＭＯＳトランジスタＰ３の各ゲート端子には、互いに同一の信号、例えば一方の信号が「Ｈ」であれば他方の信号も「Ｈ」、が入力し、前記第１ＮチャネルＭＯＳトランジスタＮ１と前記第３ＮチャネルＭＯＳトランジスタＮ３の各ゲート端子にも同様に、互いに同一の信号が入力するよう構成したものである。
【００１０】
また、同じく上述の目的を達成するため、本発明の請求項３に係るチャージポンプ回路６は、位相比較・ロック検出回路４の出力に応じて制御信号を発生する制御回路５の制御信号が入力するものであって、電源端子と第１ＰチャネルＭＯＳトランジスタＰ１のソース端子との間に第１電流源６１を接続し、接地端子と第１ＮチャネルＭＯＳトランジスタＮ１のソース端子との間に第２電流源６２を接続し、電源端子と第２ＮチャネルＭＯＳトランジスタＮ２のドレイン端子との間に第３電流源６３を接続し、接地端子と第２ＰチャネルＭＯＳトランジスタＰ２のドレイン端子との間に第４電流源６４を接続し、前記第３電流源６３と前記第２ＮチャネルＭＯＳトランジスタＮ２のドレイン端子とに第３ＰチャネルＭＯＳトランジスタＰ３のソース端子を接続し、前記第４電流源６４と前記第２ＰチャネルＭＯＳトランジスタＰ２のドレイン端子とに第３ＮチャネルＭＯＳトランジスタＮ３のソース端子を接続し、前記第３ＰチャネルＭＯＳトランジスタＰ３と前記第３ＮチャネルＭＯＳトランジスタＮ３の各ドレイン端子を第２出力端子６６に接続し、前記第１ＰチャネルＭＯＳトランジスタＰ１のドレイン端子と前記第１ＮチャネルＭＯＳトランジスタＮ１の各ドレイン端子を接続して第１出力端子であるＶＣＯ制御端子６５に接続し、第１ＰチャネルＭＯＳトランジスタＰ１と第２ＰチャネルＭＯＳトランジスタＰ２のソース端子同士を接続し、第１ＮチャネルＭＯＳトランジスタＮ１と第２ＮチャネルＭＯＳトランジスタＮ２のソース端子同士を接続し、前記第１ＰチャネルトランジスタＰ１のゲート端子は前記位相比較・ロック検出回路４のアップ信号出力端子４１に接続し、前記第１ＮチャネルトランジスタＮ１のゲート端子は前記位相比較・ロック検出回路４のダウン信号出力端子４２に接続して構成し、前記制御回路５は、位相比較・ロック検出回路４のアップ信号が入力する第１入力端子５５と、前記位相比較・ロック検出回路４のダウン信号が入力する第２入力端子５６と、前記位相比較・ロック検出回路４のロック検出信号（ＬＤ信号）が入力する第３入力端子５７とを有する一方、ＬＤ信号が入力している間アップ信号を反転した信号を出力する第１出力端子５１と、ＬＤ信号が入力しない間アップ信号と同じ信号を出力する第２出力端子５２と、ＬＤ信号が入力しない間ダウン信号と同じ信号を出力する第３出力端子５３と、ＬＤ信号が入力している間ダウン信号を反転した信号を出力する第４出力端子５４を有し、前記第１出力端子５１は前記第２ＰチャネルＭＯＳトランジスタＰ２のゲート端子に接続し、前記第２出力端子５２は前記第３ＰチャネルＭＯＳトランジスタＰ３のゲート端子に接続し、前記第３出力端子５３は前記第３ＮチャネルＭＯＳトランジスタＮ３のゲート端子に接続し、前記第４出力端子５４は前記第２ＮチャネルＭＯＳトランジスタＮ２のゲート端子に接続したものである。
【００１１】
さらに、同じく上述の目的を達成するため、本発明の請求項４に係るＰＬＬ回路は、入力信号の電圧レベルに応じた発振信号を出力するＶＣＯ８と、基準信号を発する基準信号源１と、基準信号を分周する分周回路であるＲカウンタ２と、前記ＶＣＯ８の発振信号を分周する分周回路であるＮカウンタ３と、これら両カウンタ２，３の出力信号の位相及び周波数を比較してアップ信号、ダウン信号を出力するとともに、ロック状態を検出してロック検出信号を出力する位相比較・ロック検出回路４と、この位相比較・ロック検出回路４の出力信号に応じた制御信号を出力する制御回路５と、この制御回路５及び前記位相比較・ロック検出回路４の出力信号に応じてホールド状態、チャージ状態、ディスチャージ状態、チャージ・ディスチャージ状態のいずれかとなり、各状態に応じた電流を出力するチャージポンプ回路６と、このチャージポンプ回路６の出力信号の高周波成分を減衰させて低周波成分だけを前記ＶＣＯ８に出力するローパスフィルタ７とからなり、前記チャージポンプ回路６として上述した請求項１〜３のいずれかに係る構成のチャージポンプ回路６を使用するものである。
【発明の効果】
【００１２】
本発明の請求項１に係るチャージポンプ回路を用いたＰＬＬ回路によれば、ロック状態においては、すべての動作状態においてチャージポンプ回路に常に電流が流れるとともに、電荷共有を抑制することでチャージエラーを低減することができるため、ノイズの発生を抑え、ＰＬＬ回路のジッタ特性やスペクトラム特性を向上させることが可能となる。また、本発明の請求項２に係るチャージポンプ回路を用いたＰＬＬ回路によれば、アンロック状態においてチャージポンプ回路の第２出力端子の電位を、ローパスフィルタの第１容量に、抵抗を介すことなく直接チャージ・ディスチャージできるため、ロックするまでの時間を早めることが可能となる。さらに、本発明の請求項３に係るチャージポンプ回路を用いたＰＬＬ回路によれば、動作ノイズを低減するために、従来例のようにオペアンプ等の複雑で大きな回路を追加する必要がなく、加えて、ロックアップ用とノイズ低減用の電流源を共有することで、レイアウト面積の増加を抑えることができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の好適な実施の形態を添付図面を参照して説明する。図１は本発明に係るＰＬＬ回路の全体構成を示す回路図であり、ＰＬＬ回路は、基準信号を発する基準信号源１と、基準信号を分周する分周回路であるＲカウンタ２と、後述するＶＣＯ８の発振信号を分周する分周回路であるＮカウンタ３と、これら両カウンタ２，３の出力信号の位相及び周波数を比較してアップ信号、ダウン信号を出力するとともに、ロック状態を検出してＬＤ信号を出力する位相比較・ロック検出回路４と、この位相比較・ロック検出回路４の出力信号に応じた制御信号を出力する制御回路５と、この制御回路５の制御信号及び前記位相比較・ロック検出回路４の出力信号に応じてホールド状態、チャージ状態、ディスチャージ状態、チャージ・ディスチャージ状態のいずれかとなり、各状態に応じた電流を出力するチャージポンプ回路６と、このチャージポンプ回路６の出力信号の高周波成分を減衰させて低周波成分だけを出力するローパスフィルタ７と、このローパスフィルタ７の出力信号の電圧レベルに応じて前記Ｒカウンタ２の出力信号の差を縮める方向に動作し、発振信号を出力するＶＣＯ８とからなる。
【００１４】
次に、チャージポンプ回路６の構成を図１に基づいてさらに説明する。電源端子と第１ＰチャネルＭＯＳトランジスタＰ１（以下トランジスタＰ１という）のソース端子との間に第１電流源６１を接続し、このトランジスタＰ１のゲート端子は位相比較・ロック検出回路４のアップ信号出力端子４１に接続している。接地端子と第１ＮチャネルＭＯＳトランジスタＮ１（以下トランジスタＮ１という）のソース端子との間に第２電流源６２を接続し、このトランジスタＮ１のゲート端子は位相比較・ロック検出回路４のダウン信号出力端子４２に接続している。また、前記各トランジスタＰ１，Ｎ１のドレイン端子は、互いに接続して、ローパスフィルタ７を介してＶＣＯ８に信号を出力する第１出力端子たるＶＣＯ制御端子６５に接続している。
【００１５】
ソース端子をトランジスタＰ１のソース端子に接続した第２ＰチャネルＭＯＳトランジスタＰ２（以下トランジスタＰ２という）のドレイン端子は、第４電流源６４を介して接地端子に接続し、ゲート端子は制御回路５の第１出力端子５１に接続している。また、ソース端子をトランジスタＮ１のソース端子に接続した第２ＮチャネルＭＯＳトランジスタＮ２（以下トランジスタＮ２という）のドレイン端子は、第３電流源６３を介して電源端子に接続し、ゲート端子は制御回路５の第４出力端子５４に接続している。
【００１６】
ソース端子を第３電流源６３を介して電源端子に接続した第３ＰチャネルＭＯＳトランジスタＰ３（以下トランジスタＰ３という）のゲート端子は、制御回路５の第２出力端子５２に接続している。ソース端子を第４電流源６４を介して接地端子に接続した第３ＮチャネルＭＯＳトランジスタＮ３（以下トランジスタＮ３という）のゲート端子は、制御回路５の第３出力端子５３に接続している。そして、前記各トランジスタＰ３，Ｎ３のドレイン端子は第２出力端子６６に接続し、この第２出力端子６６は、ローパスフィルタ７の後述する抵抗７１と容量７２との間に接続している。
【００１７】
なお、図１に示すように、制御回路５は、位相比較・ロック検出回路４の出力信号であるアップ信号、ダウン信号、ＬＤ信号がそれぞれ入力する第１入力端子５５、第２入力端子５６、第３入力端子５７の３つの入力端子を有している。前記ＬＤ信号は、前記位相比較・ロック検出回路４がロック状態を検出している間出力されるものである。制御回路５の上述した第１出力端子５１は、ＬＤ信号が出力されている間、アップ信号と逆の信号を出力し、第２出力端子５２は、前記ＬＤ信号が出力されていない間、アップ信号と同じ信号を出力し、第３出力端子５３は、ＬＤ信号が出力されていない間、ダウン信号と同じ信号を出力し、第４出力端子５４は、ＬＤ信号が出力されている間、ダウン信号と逆の信号を出力するよう構成している。
【００１８】
ここで、図２に基づいて上述した各電流源６１，６２，６３，６４に定電流を供給する共通の定電流源回路について説明する。電源電池９１は、そのプラス側がＰチャネルＭＯＳトランジスタＰ１１（以下トランジスタＰ１１という）のゲート端子に接続し、マイナス側が接地端子に接続している。このトランジスタＰ１１のソース端子は電源端子に接続し、そのドレイン端子はＮチャネルＭＯＳトランジスタＮ１１（以下トランジスタＮ１１という）のドレイン端子に接続している。前記トランジスタＮ１１のソース端子は接地端子に接続し、そのゲート端子は、前記ドレイン端子に接続するとともに、各ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１３，Ｎ１４（以下それぞれトランジスタＮ１２，Ｎ１３，Ｎ１４という）の各ゲート端子に接続している。前記トランジスタＮ１２のソース端子は接地端子に接続し、ドレイン端子は、ＰチャネルＭＯＳトランジスタＰ１２（以下トランジスタＰ１２という）のドレイン端子とゲート端子に接続している。前記トランジスタＰ１２のソース端子は電源端子に接続し、ゲート端子はさらに各ＰチャネルＭＯＳトランジスタＰ１３，Ｐ１４（以下それぞれトランジスタＰ１３，Ｐ１４という）の各ゲート端子に接続している。前記トランジスタＰ１３のソース端子は電源端子に接続し、ドレイン端子はトランジスタＰ１，Ｐ２の各ドレイン端子に接続している。また、トランジスタＰ１４のソース端子は電源端子に接続し、ドレイン端子はトランジスタＰ３のソース端子に接続している。一方、前記前記トランジスタＮ１３のソース端子は接地端子に接続し、ドレイン端子はトランジスタＮ１，Ｎ２の各ソース端子に接続している。また、トランジスタＮ１４のソース端子は接地端子に接続し、ドレイン端子はトランジスタＮ３のソース端子に接続している。
【００１９】
上述した構成において、トランジスタＰ１１のゲート端子には電源電池９１から常に一定の電圧が供給されており、このトランジスタＰ１１がオン動作すると、各トランジスタＮ１１，Ｎ１２がオン動作するとともに、各トランジスタＮ１３，Ｎ１４もオン動作する。このとき、前記各トランジスタＮ１１，Ｎ１２，Ｎ１３，Ｎ１４の各ゲート電位は一定なものとなる。また、前記トランジスタＮ１２がオン動作することによって、トランジスタＰ１２がオン動作するとともに、各トランジスタＰ１３，Ｐ１４もオン動作する。このとき、前記各トランジスタＰ１２，Ｐ１３，Ｐ１４の各ゲート電位も一定なものとなる。したがって、各トランジスタＰ１３，Ｐ１４，Ｎ１３，Ｎ１４を介して定電流を供給することができる。すなわち、トランジスタＰ１３を介して電流を供給する構成が電流源６１に対応し、トランジスタＰ１４を介して電流を供給する構成が電流源６３に対応し、トランジスタＮ１３を介して電流を供給する構成が電流源６２に対応し、トランジスタＮ１４を介して電流を供給する構成が電流源６４に対応するものである。
【００２０】
次に、ローパスフィルタ７の構成を図１に基づいて説明する。ローパスフィルタ７はＶＣＯ制御端子６５に一端を接続した抵抗７１の他端を、第１容量７２を介して接地端子に接続し、これら抵抗７１と第１容量７２と並列に、第２容量７３をＶＣＯ制御端子６５と接地端子との間に接続している。また、前記抵抗７１と前記第１容量７２との間には、第２出力端子６６を介して各トランジスタＰ３，Ｎ３の互いに接続したドレイン端子を接続している。例えば、前記抵抗７１の抵抗値は２９．９ｋΩ、前記第１容量７２の容量値は１５０．０ｐＦ、前記第２容量７３の容量値は１５．８ｐＦである。本実施形態において、第１容量７２の一端は接地端子に接続されているが、これを電源端子に接続することも可能である。
【００２１】
続いて、上述したＰＬＬ回路の動作を説明する。まず、アンロック状態の場合について説明する。図１においてアンロック状態における制御回路５の出力は、第１出力端子５１の電位は常に「Ｈ」、第４出力端子５４の電位は常に「Ｌ」、第２出力端子５２の電位はアップ信号と同じ、第３出力端子５３の電位はダウン信号と同じとなっている。このため、トランジスタＰ２とトランジスタＮ２は常にオフとなっており、この状態でのチャージポンプ回路６とローパスフィルタ７の等価回路図は図３、図４のように表される。
【００２２】
そして、ホールド状態では、各トランジスタＰ１，Ｐ３，Ｎ１，Ｎ３は全てオフとなり、ＶＣＯ制御端子６５はハイ・インピーダンスとなる。
【００２３】
チャージ状態では、図３に示すように、トランジスタＰ１，Ｐ３がオンし、トランジスタＰ１を介して第２容量７３が、また、トランジスタＰ１と抵抗７１を介して第１容量７２がＩｐの電流でチャージされる。また、トランジスタＰ３を介して第１容量７２が抵抗７１を介すことなく、Ｉｐの電流でチャージされる。図９に、上述した本実施形態のＰＬＬ回路におけるチャージ動作波形を示し、図１０に、図１３に示す構成の従来例のＰＬＬ回路におけるチャージ動作波形を示す。図９と図１０とを比較すれば理解できるように、本実施形態においては、ほぼ倍のスピードでＶＣＯ制御端子６５の電位をチャージできることがわかる。
【００２４】
なお、ロックアップタイム（引込み時間）をより速めたい場合は、チャージエラーの抑制効果は低下するが、第１容量７２をチャージする各電流源６１，６３のサイズを大きくすることで可能となる。
【００２５】
ディスチャージ状態では、図４に示すように、トランジスタＮ１，Ｎ３がオンし、トランジスタＮ１を介して第２容量７３が、トランジスタＮ１と抵抗７１を介して第１容量７２が、Ｉｐの電流でディスチャージされる。また、トランジスタＮ３を介して第１容量７２が抵抗７１を介すことなく、Ｉｐの電流でディスチャージされる。
【００２６】
チャージ・ディスチャージ状態では、すべてのトランジスタＰ１，Ｐ３，Ｎ１，Ｎ３がオンとなり、チャージ、ディスチャージが同時に行われる。しかし、電流制限されているため、チャージポンプ回路６に２倍のＩｐ以上の電流は流れない。なお、このチャージ・ディスチャージ状態は、位相比較・ロック検出回路４における比較周期毎にごく短時間発生するものである。
【００２７】
次にロック状態について説明する。図１においてロック状態での制御回路５の出力は、第２出力端子５２の電位は常に「Ｈ」、第３出力端子５３の電位は常に「Ｌ」、第１出力端子５１の電位はアップ信号の反転、第４出力端子５４の電位はダウン信号の反転となっている。このため、トランジスタＰ３，Ｎ３は常にオフとなっており、この状態のチャージポンプ回路６の等価回路図は図５〜図８のように表される。
【００２８】
ホールド状態では、図５に示すように、各トランジスタＰ２，Ｎ２はオンとなり、各トランジスタＰ１，Ｎ１はオフとなっている。このとき、ＶＣＯ制御端子６５はハイ・インピーダンスとなっているが、前記各トランジスタＰ２，Ｎ２を介して一定の電流がチャージポンプ回路６には流れており、また、前記各トランジスタＰ２，Ｎ２のソース端子側６７，６８の電位は上下の各電流源６１，６４，６３，６２よって決定される中間的な電位となっており、かつ、第１電流源６１と第３電流源６３、第２電流源６２と第４電流源６４のサイズがそれぞれ等しいならば、前記各トランジスタＰ２，Ｎ２のソース端子側６７，６８の電位はほぼ等しくなっている。
【００２９】
ホールド状態からチャージ・ディスチャージ状態に遷移した場合、図６に示すように、各トランジスタＰ１，Ｎ１がオンし、各トランジスタＰ２，Ｎ２がオフとなる。ロック状態では、ＶＣＯ制御端子６５の電位はほぼ中間電位であるため、少ない電位差でＶＣＯ制御端子６５と各トランジスタＰ１，Ｎ１のソース端子側６７，６８は接続され、各電流源６１，６２の寄生容量の電荷共有によるチャージエラーを低減することができる。なお、前記各トランジスタＰ１，Ｎ１のソース端子側６７，６８の電位はほぼ等しくなっているため、これらの間では電荷共有は発生しない。
【００３０】
また、ホールド状態およびチャージ・ディスチャージ状態のいずれにおいても、チャージポンプ回路６には常に電流が流れているため、状態変化により電源に与えるノイズの影響も少ない。
【００３１】
チャージ状態では、図７に示すように、各トランジスタＰ１，Ｎ２がオンし、各トランジスタＰ２，Ｎ１がオフとなり、ＶＣＯ制御端子６５がトランジスタＰ１を介したＩｐの電流でチャージされる。この場合も、ＶＣＯ制御端子６５とトランジスタＰ１のソース端子側６７は少ない電位差で接続される。また、このチャージ状態においてもチャージポンプ回路６には常に電流が流れている。
【００３２】
ディスチャージ状態では、図８に示すように、各トランジスタＰ２，Ｎ１がオンし、各トランジスタＰ１，Ｎ２がオフとなり、ＶＣＯ制御端子６５がトランジスタＮ１を介してＩｐの電流でディスチャージされる。この場合も、ＶＣＯ制御端子６５とトランジスタＮ１のソース端子側６８は少ない電位差で接続される。また、このディスチャージ状態においてもチャージポンプ回路６には常に電流が流れている。
【００３３】
図１１に、本実施形態におけるＰＬＬ回路のロック時のチャージ・ディスチャージ動作波形を示し、図１２に、図１３に示す従来例におけるＰＬＬ回路のロック時のチャージ・ディスチャージ動作波形を示す。両図から理解できるように、本発実施形態においては、従来例と比較してチャージポンプ回路に発生するノイズと、チャージエラーを、１／３以上低減できることがわかる。
【図面の簡単な説明】
【００３４】
【図１】本発明に係るＰＬＬ回路の全体構成を示す回路図。
【図２】同じく定電流源回路の一例を示す回路図。
【図３】同じくアンロック時のチャージ状態での電流経路を示す説明図。
【図４】同じくアンロック時のディスチャージ状態での電流経路を示す説明図。
【図５】同じくロック時のホールド状態での電流経路を示す説明図。
【図６】同じくロック時のチャージ・ディスチャージ状態での電流経路を示す説明図 。
【図７】同じくロック時のチャージ状態での電流経路を示す説明図 。
【図８】同じくロック時のディスチャージ状態の電流経路を示す説明図 。
【図９】同じくチャージポンプ回路のアンロック時のチャージ動作波形図。
【図１０】図１３に示す従来例におけるチャージポンプ回路のアンロック時のチャージ動作波形図。
【図１１】本実施形態に係るチャージポンプ回路のロック時のチャージ・ディスチャージ動作波形図。
【図１２】図１３に示す従来例におけるチャージポンプ回路のロック時のチャージ・ディスチャージ動作波形図。
【図１３】従来におけるＰＬＬ回路の構成例を示す回路図。
【図１４】従来におけるＰＬＬ回路の他の構成例を示す回路図。
【符号の説明】
【００３５】
１    基準信号源
２    Ｒカウンタ
３    Ｎカウンタ
４    位相比較・ロック検出回路
５    制御回路
６    チャージポンプ回路
７    ローパスフィルタ
８    ＶＣＯ
６１，６２，６３，６４    電流源
６５    ＶＣＯ制御端子
６６    第２出力端子
７１    抵抗
７２，７３    容量
Ｐ１，Ｐ２，Ｐ３    ＰチャネルＭＯＳトランジスタ
Ｎ１，Ｎ２，Ｎ３    ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
2005318122.tif 000004
【図３】
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【図４】
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【図５】
2005318122.tif 000007
【図６】
2005318122.tif 000008
【図７】
2005318122.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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