(57)【要約】【課題】  環状型ゲート電極を持つトランジスタであって、トランジスタ特性に大きな影響を与えることなく、２次ゲート電極に接続可能な接続パッドを備えるものを提供する。【解決手段】  環状型ゲート電極を備えたトランジスタであって、環状型ゲート電極の一部を、ソース電極及びドレイン電極の少なくとも一方の上に、ソース電極及びドレイン電極との間に絶縁層を介在させながら延在させて成る２次ゲート電極の接続パッドを備えることを特徴とする。【選択図】  図１
2005033073.tif 000002
【特許請求の範囲】
【請求項１】
環状型ゲート電極を備えたトランジスタであって、
上記環状型ゲート電極の一部を、ソース電極及びドレイン電極の少なくとも一方の上に、絶縁層を介しながら延在させた２次ゲート電極用接続パッドを備えることを特徴とする環状型ゲート電極を備えたトランジスタ。
【請求項２】
上記トランジスタの環状型ゲート電極は、半導体基板上にショットキー接続されており、
上記接続パッドは、環状型ゲート電極の環状部分の一部であって、上記半導体基板にショットキー接続されていない個所のゲート電極を延在させたものであることを特徴とする請求項１に記載の環状型ゲート電極を備えたトランジスタ。
【請求項３】
上記環状型ゲート電極は、均一なゲート長を有するものであることを特徴とする請求項１又は請求項２に記載の環状型ゲート電極を備えたトランジスタ。
【請求項４】
ソース接地のトランジスタであって、ソース電極が上記環状型ゲート電極の内側に位置することを特徴とする請求項１乃至請求項３の何れかに記載の環状型ゲート電極を備えたトランジスタ。
【請求項５】
上記接続パッドがソース電極の上に設けられていることを特徴とする請求項１乃至請求項４の何れかに記載の環状型ゲート電極を備えたトランジスタ。
【請求項６】
ソース電極の上に上記接続パッドを備えたIII−Ｎ化合物半導体で構成されるトランジスタであることを特徴とする請求項４に記載の環状型ゲート電極を備えたトランジスタ。
【請求項７】
ＡｌＧａＮ/ＧａＮ、ＡｌＧａＮ/ＩｎＧａＮ/ＧａＮ、又は、ＡｌＮ/ＡｌＧａＮで構成されるＨＦＥＴである請求項６に記載の環状型ゲート電極を備えたトランジスタ。
【請求項８】
上記環状型ゲート電極の形状がレーストラック形状であることを特徴とする請求項１乃至請求項７の何れかに記載の環状型ゲート電極を備えたトランジスタ。
【請求項９】
上記接続パッドを環状型ゲート電極の円弧部分に設けたことを特徴とする請求項１乃至請求項８の何れかに記載の環状型ゲート電極を備えたトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、環状型ゲート電極を備えたトランジスタに関する。
【背景技術】
【０００２】
従来より、環状型ゲート電極を備えたトランジスタ（Round HEMTとも呼ばれている）が知られている。環状型ゲート電極を備えたトランジスタは、例えば、以下の非特許文献１，２に記載されている。
【非特許文献１】M. Marso、K. Schimpf、A. FOX、A. van der Hart、H. Hardtdegen、M. Hollfelder、P. Kordos、及び、H. Luthによる著書、「Novel HEMT layout: the RoundHEMT」、Electronics Letters 31, (7)、pp. 589-591、1995年
【非特許文献２】P. Javorka、A. Alam、N. Nastase、M. Marso、H. Hardtdegen、M. Heuken、H. Luth、及び、P. Kordosによる著書、「AlGaN/GaN Round-HEMTs on (III) silicon substrates」、Electronics Letters 37, (22)、pp. 1364-1366、2001年
【０００３】
図６（ａ）は、環状型ゲート電極を持つ一般的なソース接地のトランジスタ５００を上から見た図である。トランジスタ５００は、III−Ｎ化合物半導体で構成されるＦＥＴ（電界効果トランジスタ）であって、いわゆるＧａＮ系のＦＥＴである。なお、本図では、ドレイン電極、ゲート電極、及び、ソース電極の形状の理解の容易のため、各電極間を電気的に絶縁する絶縁層５０６（図６（ｂ）を参照）を除去した状態を示している。
【０００４】
図示するように、トランジスタ５００は、環状型ゲート電極５０２を所定の間隙を持って挟むソース電極５０１及びドレイン電極５０３を備える。２次ドレイン電極５０４は、ドレイン電極５０３に直接接続されている。２次ゲート電極５０５は、ゲート電極５０２が備える接続パッド５０２ｐに接続されている。上記接続パッド５０２ｐは、下端部は半導体基板５０７（図６（ｂ）を参照）にショットキー接続されており、かつ、図面上において右側に突き出た凸状の形状を有している。ソース電極５０１は、上記凸状の接続パッド５０２ｐを囲むように形成されている。
【０００５】
図６の（ｂ）は、図６（ａ）に示すトランジスタ５００の一部をＤ−Ｄ’線で切断した場合の断面図である。本図には、図６（ａ）で省略した絶縁層５０６を表してある。絶縁層５０６は、各電極同士の短絡を防止するため、太い斜線で示す領域に設けてある。垂直下方向（基板５０７方向）に伸びる２次ドレイン電極５０４の接続部５０４ｐは、ドレイン電極５０３にオーミック接続されている。垂直下方向（基板５０７方向）に伸びる２次ゲート電極５０５の接続部５０５ｐは、接続パッド５０２ｐにオーミック接続されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
環状型ゲート電極を備えるトランジスタ５００は、その製造時にドライエッチングを行わないため、ゲート電極５０２と絶縁層５０６が接触する部分に障害が生じにくいという利点を持つ。一方で、上記凸状の接続パッド５０２ｐの個所は、環状型ゲート電極５０２の他の部分に比べてゲート長が長いためトランジット（またはユニティゲイン）周波数ｆＴが低いという欠点を持つ。
【０００７】
上記ゲート長とは、ソース電極５０１及びドレイン電極５０３の間において、半導体基板５０７にショットキー接続されているゲート電極５０２のソース電極５０１からドレイン電極５０３に向かう方向の長さのことをいう。
【０００８】
ＧａＮ系のＦＥＴのトランジット周波数ｆＴは、ｆＴ＝１０／Ｌｇ（単位は、ＧＨｚ／μｍであり、Ｌｇはゲート長を表す）の式で近似される。マイクロ波信号用のＦＥＴの場合、ゲート長は１μｍ以下であり、周波数が４０ＧＨｚを越えるようなミリ波信号用のＦＥＴの場合、ゲート長は０．２５μｍ以下である。
【０００９】
２次ゲート電極５０５を介してゲート電極５０２に印加される信号の周波数が高い場合、上記トランジット周波数ｆＴの低い接続パッド５０２ｐはトランジスタ５００に並列に接続された寄生ＦＥＴとして働き、トランジスタ５００の利得を低下する。
【００１０】
本発明は、環状型ゲート電極を持つトランジスタであって、特性に大きな影響を与えることなく、ゲート電極を２次ゲート電極に接続可能な接続パッドを持つトランジスタを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の第１の環状型ゲート電極を備えたトランジスタは、環状型ゲート電極を備えたトランジスタであって、上記環状型ゲート電極の一部を、ソース電極及びドレイン電極の少なくとも一方の上に、絶縁層を介しながら延在させた２次ゲート電極用接続パッドを備えることを特徴とする。
【００１２】
本発明の第２の環状型ゲート電極を備えたトランジスタは、上記第１の環状型ゲートを備えたトランジスタであって、上記トランジスタの環状型ゲート電極は、半導体基板上にショットキー接続されており、上記接続パッドは、環状型ゲート電極の環状部分の一部であって、上記半導体基板にショットキー接続されていない個所のゲート電極を延在させたものであることを特徴とする。
【００１３】
本発明の第３の環状型ゲート電極を備えたトランジスタは、上記何れかの環状型ゲートを備えたトランジスタであって、上記環状型ゲート電極は、均一なゲート長を有するものであることを特徴とする。
【００１４】
本発明の第４の環状型ゲート電極を備えたトランジスタは、上記何れかに記載の環状型ゲート電極を備えたトランジスタであって、ソース接地であり、かつ、、ソース電極が上記環状型ゲート電極の内側に位置することを特徴とする。
【００１５】
本発明の第５の環状型ゲート電極を備えたトランジスタは、上記何れかの環状型ゲート電極を備えたトランジスタであって、上記接続パッドがソース電極の上に設けられていることを特徴とする。
【００１６】
本発明の第６の環状型ゲート電極を備えたトランジスタは、上記第４の環状型ゲート電極を備えたトランジスタであって、ソース電極の上に上記接続パッドを備えたIII−Ｎ化合物半導体で構成されるトランジスタであることを特徴とする。
【００１７】
本発明の第７の環状型ゲート電極を備えたトランジスタは、上記第６の環状型ゲート電極を備えたトランジスタであって、ＡｌＧａＮ/ＧａＮ、ＡｌＧａＮ/ＩｎＧａＮ/ＧａＮ、又は、ＡｌＮ/ＡｌＧａＮで構成されるＨＦＥＴであることを特徴とする。
【００１８】
本発明の第８の環状型ゲート電極を備えたトランジスタは、上記何れかの環状型ゲート電極を備えたトランジスタであって、上記環状型ゲート電極の形状がレーストラック形状であることを特徴とする。
【００１９】
本発明の第９の環状型ゲート電極を備えたトランジスタは、上記何れかの環状型ゲート電極を備えたトランジスタであって、上記接続パッドを環状型ゲート電極の円弧部分に設けたことを特徴とする。
【発明の効果】
【００２０】
本発明の第１の環状型ゲート電極を備えるトランジスタが備える２次ゲート電極への接続パッドは、僅かな寄生容量の増加だけで、寄生トランジスタを生じることも無く、トランジスタ特性に与える悪影響が少ないといった利点を有する。
【００２１】
本発明の第２の環状型ゲート電極を備えるトランジスタの接続パッドは、環状型ゲート電極の環状部分の一部であって、半導体基板に接続されていない個所のゲート電極を延在したものであるため、寄生ＦＥＴを生じることなく、トランジスタ特性に与える悪影響が少ないといった利点を有する。
【００２２】
本発明の第３の環状型ゲート電極を備えるトランジスタは、均一なゲート長のゲート電極を備えることで、均一で良好なトランジット周波数ｆＴを得ることができる。
【００２３】
本発明の第４の環状型ゲート電極を備えるトランジスタは、環状型ゲート電極の内側に位置する電極をソース電極とすることにより、外側にソース電極を設ける場合に比べてドレイン・ゲート耐圧を高めることができ、この結果、トランジット周波数ｆＴの低下を抑制しつつ、曲率半径のより小さな環状型ゲートを利用することができる。
【００２４】
本発明の第５の環状型ゲート電極を備えるトランジスタは、２次ゲート電極への接続パッドをソース電極側に延在させたことで、ドレイン電極側に接続パッドを設けた場合に比べて、トランジスタ特性への影響を低減することができるといった利点を有する。
【００２５】
本発明の第６の環状型ゲート電極を備えるトランジスタは、ソース電極を環状型ゲート電極の内側に設けたことにより、III−Ｎ化合物半導体において特に問題に成るピンチオフの発生を抑制し、ドレイン・ゲート耐圧を高め、良好なトランジット周波数ｆＴを得ることができる。
【００２６】
本発明の第７の環状型ゲート電極を備えるトランジスタは、ソース電極を環状型ゲート電極の内側に設けたことにより、III−Ｎ化合物半導体であるＡｌＧａＮ/ＧａＮ、ＡｌＧａＮ/ＩｎＧａＮ/ＧａＮ、又は、ＡｌＮ/ＡｌＧａＮで構成されるＨＦＥＴにおいて特に問題に成るピンチオフの発生を抑制し、ドレイン・ゲート耐圧を高め、良好なトランジット周波数ｆＴを得ることができる。
【００２７】
本発明の第８の環状型ゲート電極を備えるトランジスタは、レーストラック状のゲート電極を備えることにより、円弧部分の半径を小さくした場合であっても、環状型ゲート電極の内側に位置する電極に２次電極を正確に接続するだけの領域を確保することができる。また、並列接続する場合も、真円状のゲート電極を備える場合に比べて小型化を図ることができる。
【００２８】
本発明の第９の環状型ゲート電極を備えるトランジスタは、ゲート電極の円弧部分に接続パッドを備えることにより、接続パッドがソース電極又はドレイン電極側に重なる面積を低減することができ、接続パッドを設けることによる寄生容量の増加を抑えることができる。
【発明を実施するための最良の形態】
【００２９】
（１）実施の形態１
以下、添付の図面を参照しつつ、実施の形態１に係る環状型ゲート電極を備えるソース接地のトランジスタ１００の構成について説明する。図１は、トランジスタ１００の構成を示す図である。なお、本図では、ドレイン電極１０１、ゲート電極１０２及びソース電極１０３の形状の理解の容易のため、絶縁層１１０の記載を省略している。上記絶縁層１１０は、後に図２を用いて説明する。
【００３０】
トランジスタ１００は、III−Ｎ化合物半導体で構成されるＨＦＥＴ（ヘテロ結合電界効果トランジスタ）、より具体的には、ＡｌＧａＮ／ＧａＮのＨＦＥＴであり、サファイア基板上に形成された半導体層１２０（図２を参照）の上に均一でかつ短いゲート長の環状型ゲート電極１０２と、当該ゲート電極１０２から一定の間隙を持って設けたドレイン電極１０１及びソース電極１０３とを備えるものである。上記ゲート長とは、ソース・ドレイン電極の間において、半導体層１２０にショットキー接続されているゲート電極１０２のソース電極１０３からドレイン電極１０１に向かう方向の長さのことをいう。
【００３１】
トランジスタ１００のゲート電極１０２は、図６に示した従来のトランジスタ５００のように、半導体層１２０上においてドレイン電極１０１側に突出する部分（トランジスタ５００の接続パッド５０２ｐに相当する部分）を持たない。トランジスタ１００が備える２次ゲート電極用の接続パッド１０２ａ，１０２ｂは、環状型ゲート電極１０２の内、好ましくは円弧状になっている個所のゲート電極１０２の上部（半導体層１２０にショットキー接続されている個所よりも上に位置する部分）、好ましくは頂部から絶縁層１１０（図示せず、図２を参照）を介してソース電極１０３の上に拡がることを特徴とする。
【００３２】
２次ゲート電極１０４は、２本の接続端子１０４ａ，１０４ｂを持つ。これらの接続端子１０４ａ，１０４ｂの先端は、上記ゲート電極１０２の接続パッド１０２ａ，１０２ｂに接続されている。なお、２次ソース電極１０５及び２次ドレイン電極１０６は、何れも周知の手法により、ソース電極１０３及びドレイン電極１０１に接続されている。
【００３３】
図２は、上側に図１に示したトランジスタ１００のＡ−Ａ’線付近の拡大図を示し、下側にトランジスタ１００をＡ−Ａ’線で切断した場合の断面図を示す図である。図示するように、接続パッド１０２ａは、ゲート電極１０２の上側部分、即ち、半導体層１２０にショットキー接続されている側とは反対側の部分であって、好ましくは、ソース電極１０３及びドレイン電極１０１に挟まれている部分よりも上の部分から、絶縁層１１０を介してソース電極１０３側に延在するように広がる。
【００３４】
絶縁層１１０を介して接続パッド１０２ａとソース電極１０３が重なる部分には、ゲート・ソース間の寄生容量Ｃｇｓが発生するが、図６に示す従来のトランジスタ５００の接続パッド５０２ｐのように、ゲート電極１０２の接続パッドを基板１２０上でドレイン電極１０１側に突出させることにより並列に接続した状態の寄生ＦＥＴが形成されるのに比べれば、トランジスタ特性に与える影響は非常に少ない。また、上記寄生容量Ｃｇｓの値は、ゲート電極（正確には接続パッド１０２ａ、１０２ｂ）とソース電極１０３との間に介在する絶縁層１１０を厚くすることにより低減することができる。
【００３５】
なお、上記接続パッド１０２ａ，１０２ｂは、ドレイン電極１０１側に広げること、更には、ドレイン電極１０１及びソース電極１０３の両方に広げることも考えられる。しかし、接続パッド１０２ａ，１０２ｂをソース電極１０３側に設けることによりゲート・ソース間の寄生容量Ｃｇｓが増加する方が、接続パッド１０２ａ，１０２ｂをドレイン電極１０１側に設けることによりゲート・ドレイン間の寄生容量Ｃｇｄが増加するよりもトランジスタ特性に与える影響が少ない。この理由により、実施の形態１に係るトランジスタ１００では、接続パッド１０２ａ，１０２ｂをソース電極１０３側のみに設けている。
【００３６】
図３は、図１に示したトランジスタ１００をＢ−Ｂ’線で切断した場合の断面図である。２次ソース電極１０５は、２次ソース電極１０５の半導体層１２０に向かって延びる接続部１０５ａによりソース電極１０３に接続され、２次ドレイン電極１０６は、２次ドレイン電極１０６の半導体層１２０方向に延びる接続部１０６ａによりドレイン電極１０１に接続されている。ゲート電極１０２の断面は、Ｔ字型の形状を有している。各電極間には、短絡を防止するためＳｉＮ絶縁層１１０が設けてある。
【００３７】
上記図１乃至図３を用いて説明した構成を採用するトランジスタ１００では、ゲート長が短く（例えば、０．２５μｍ以下）直接２次ゲート電極を接続するのが難しい場合であっても、接続パッド１０２ａ，１０２ｂを用いることで、２次ゲート電極１０４に確実に接続することができる。また、全周に渡り均一なゲート長を実現することで、均一なトランジット周波数ｆＴを得ることができる。
【００３８】
上述したように、接続パッド１０２ａ，１０２ｂは、ゲート・ソース間に若干の寄生容量Ｃｇｓを形成するものの、図６に示す従来のトランジスタ５００のように、接続パッドが寄生ＦＥＴとして機能してトランジスタ特性を大きく劣化させることはない。
【００３９】
また、トランジスタ１００では、２次ゲート電極用の接続パッド１０２ａ，１０２ｂをゲート電極１０２の円弧状の領域に設けることにより、絶縁層１１０を介してソース電極１０３の上に拡がるゲート電極１０２の面積を少なくして寄生容量Ｃｇｓの増加を抑えている。
【００４０】
更に、トランジスタ１００では、ゲート電極１０２の形状をいわゆるレーストラック状にすることにより、２次ゲート電極の接続パッドを設けるための上記円弧状の領域を確保するだけでなく、円弧部分の半径を小さくした場合でもソース電極１０３の内、特に２本の直線状に伸びるゲート電極で挟まれる領域を、２次ソース電極１０５を接続するための領域として確保することができる。
【００４１】
また、トランジスタ１００では、環状型ゲート電極１０２より見て内側の電極をソース電極１０３としている。これは、ゲート電極１０２の曲率半径が同一の条件下において、内側の電極をドレイン電極とする場合に比べるとゲート・ドレイン間にかかる電界強度を低く抑えることができ、この結果、ドレイン・ゲート耐圧を高めることができるからである。ゲート電極１０２の曲率半径を小さくすると、ゲート・ドレイン間にかかる電界強度は大きくなるが、環状型ゲート電極１０２の内側に位置する電極をソース電極とすることにより、ゲート電極１０２の外側に位置する電極をソース電極とする場合に比べてドレイン・ゲート耐圧が高くなることを利用してトランジスタ全体の小型化を図ることができる。ソース電極１０３を環状型ゲート電極１０２の内側に設けることにより得られる上記特性は、後に図５を用いて説明する別の実施の形態に係るパワートランジスタ２００及び３５０のように、トランジスタ１００と同様の構成の環状型ゲート電極を備えるＨＦＥＴを複数個並列に並べる場合に有効である。
【００４２】
また、III−Ｎ化合物半導体で構成されるＨＦＥＴ、例えば、ＧａＮ系のＨＦＥＴでは、その他のIII−Ｖ化合物半導体、例えば、ＧａＡｓ系のＦＥＴに比べて、ゲート長の増加に対してトランジット周波数ｆＴが大きく低下する。これは、III−Ｎ化合物半導体で構成されるＨＦＥＴは、その他のIII−Ｖ化合物半導体で構成されるＦＥＴに比べて電子の移動速度が低く、これを補うために高い電圧をソース・ドレイン間に印加する必要があり、これによりトランジット周波数ｆＴの低下を招くピンチオフが起りやすくなるためである。トランジスタ１００は、III−Ｎ化合物半導体で構成されるＨＦＥＴであるが、上述するように、ソース電極１０３を環状型ゲート電極１０２の内側に設けることでドレイン・ゲート耐圧を高め、かつ、接続パッド１０２ａ，１０２ｂをトランジスタ特性に与える影響の少ないソース電極側に設け、全周にわたり均一にかつ短いゲート長を実現することにより、均一な高いトランジット周波数ｆＴを得ることができる。
【００４３】
なお、上記ピンチオフが起ることによりドレイン電流が飽和してトランジット周波数ｆＴが減少することについては、「"MMIC Design: Gate FETs and HEMTs"、P. H. Ladbrooke、Artech House Inc.、ページ７７〜８９、１９８９年」に記載されている。
【００４４】
（２）製造方法
再び図２を参照しつつ、上述した実施の形態１に係るトランジスタ１００の製造方法を説明する。
まず、サファイア基板（図示せず）上にアンドープＡｌＮ（厚さ５０ｎｍ）、アンドープＧａＮ（厚さ１μｍ）、アンドープＡｌ０．２Ｇａ０．８Ｎ（厚さ２５ｎｍ）の半導体層を順に分子線エピタキシャル成長方法により成長させて半導体層１２０を形成する。
【００４５】
次に、ソース電極１０３及びドレイン電極１０１を上記半導体層１２０にスパッタリングにより形成する。これらの電極は、下層から順にＨｆ（厚さ１０ｎｍ）、Ａｌ（厚さ１００ｎｍ）、Ｈｆ（厚さ４０ｎｍ）、及び、Ａｕ（厚さ１００ｎｍ）で構成される。なお、上記電極のパターンニングは、半導体層１２０に与えるダメージの少ないリフト・オフ法により行う。基板上に形成したドレイン電極１０１及びソース電極１０３を接触抵抗が低くなるように８００℃の雰囲気において３０分間のアニールを行う。
【００４６】
次に、ＳｉＮから成る絶縁層１１０の第１層１１０ａを、ＣＶＤ方式によりドレイン電極１０１及びソース電極１０３を覆うように形成する。上記第１層１１０ａの厚みは、上記ソース電極及びドレイン電極よりも僅か（数十ｎｍ程度）に厚い程度（例えば、厚さ２７０ｎｍ）にする。
【００４７】
上記形成した第１層１１０ａのドレイン電極とソース電極の間の部分に、エッチングにより環状型、具体的には、レーストラック形状でかつ均一な幅の溝であって、上記半導体層１２０を露出する溝を設ける。
【００４８】
次に、上記設けた溝の中にＴ字型であって、均一なゲート長のゲート電極１０２を、スパッタリングにより形成する。上記ゲート電極は、例えば、ＷＮ（厚さ１０ｎｍ）、及び、Ａｕ（厚さ２６０ｎｍ）で構成される。なお、上記ゲート電極１０２のパターンニングは、半導体層１２０へのダメージの少ないリフト・オフ法により行う。上記ゲート電極１０２の形成時、ゲート電極１０２の上部をソース電極側に引き伸ばした２次ゲート電極用の接続パッド１０２ａ，１０２ｂ（各々の厚みは２００ｎｍ）を同時に形成する。ゲート電極１０２の材料は半導体層１２０に対してショットキ−接続と成るものであれば良い。
【００４９】
ＳｉＮから成る絶縁層１１０の第２層１１０ｂ（厚さ３００ｎｍ）をＣＶＤ方式により全面に形成する。上記第２層１１０ｂを積層した後、２次ゲート電極１０４、２次ソース電極１０５、及び、２次ドレイン電極１０６接続用の孔を同時にエッチングにより開口する。その後、２次電極を形成し、ゲート電極１０２の接続パッド１０２ａ，１０２ｂと２次ゲート電極１０４の接続端子１０４ａ，１０４ｂとの接続を行うと同時に、２次ソース電極１０５及び２次ドレイン電極１０６の接続を行う。上記２次電極は、例えば、Ｔｉ（厚さ１００ｎｍ）、Ｐｔ（厚さ１００ｎｍ）、及び、Ａｕ（厚さ１μｍ）の順に形成する。
【００５０】
上記工程により製造されるトランジスタ１００は、ゲート電極１０２のゲート長が均一であるため、トランジット周波数ｆＴが均一で高いという良好な特性を持つ。接続パッド１０２ａ，１０２ｂがソース電極１０３側に絶縁層１１０を介して重なるように延在しているため、ゲート・ソース間に寄生容量Ｃｇｓが生じるが、トランジスタ１００では、ゲート電極１０２の円弧部分（本実施形態のように２次ゲート電極１０４の幅が大きい場合には、２個所の円弧部分）を用いて接続パッド１０２ａ，１０２ｂがソース電極と重なる領域を三角形状にしてその面積を少なくし、上記寄生容量Ｃｇｓの増加を抑えている。
【００５１】
なお、トランジスタ１００では、サファイア基板上にIII−Ｎ半導体を形成したが、同様の手法により、Ｓｉ基板やＳｉＣ基板等の上にIII−Ｎ半導体を形成することもできる。
【００５２】
また、トランジスタ１００は、ＡｌＧａＮ／ＧａＮで構成されるＨＦＥＴに限定されず、ＡｌＧａＮ／ＩｎＧａＮ／ＧａＮ、ＡｌＮ／ＡｌＧａＮ／ＧａＮで構成されるＨＦＥＴ、及び、他のIII族窒化物で構成されるＨＦＥＴであっても良い。
【００５３】
更には、III−Ｖ化合物等のIII−Ｎ化合物以外の半導体材料により構成されるＨＦＥＴであっても良い。但し、これらの半導体材料の場合、III-Ｎ化合物で構成されるＨＦＥＴに比べて、電子移動度が高く、ソース・ドレイン間に高い電圧が印加されないため、ピンチオフの発生率が元々少ない。この結果、ソース電極を環状型ゲート電極１０２の外側でなく内側の電極としてドレイン・ゲート耐圧を高め、接続パッド１０２ａ，１０２ｂを設けることにより全周にわたり均一な長さのゲート長を実現して得られるトランジット周波数ｆＴの低減を防ぐ効果は比較的少なくなる。
【００５４】
（３）変形例
図４は、トランジスタ１００の変形例として、上記２次ゲート電極１０４の接続端子として、接続端子１０４ａよりも幅の広い接続端子１０４ａ’を用いる場合のＡ−Ａ’線付近の拡大図を上側に示し、下側に接続端子１０４ａ’を備えるトランジスタ１００の変形例をＡ−Ａ’線で切断した場合の断面図を示す図である。接続端子１０４ａ’の幅を広げることで、当該接続端子１０４ａ’を接続パッド１０２ａに接続する際の作業が容易になる。
【００５５】
本変形例では、ゲート・ソース間に形成される寄生容量Ｃｇｓが増加するが、それでも、図６に示す従来のトランジスタ５００のように接続パッドが寄生ＦＥＴとして機能する場合に比べれば、トランジスタ特性に与える影響は僅かである。また、上記寄生容量Ｃｇｓの増加は、ゲート電極（正確には接続パッド１０２ａ、１０２ｂ）とソース電極１０３との間に介在する絶縁層１１０を更に厚くすることにより抑制することができる。
【００５６】
（４）別の実施の形態
通常、パワートランジスタは、複数のトランジスタを並列に接続して動作することにより高出力化を図る。図５（ａ）及び図５（ｂ）は、上記実施の形態１に係るトランジスタ１００と同じ環状型ゲート電極を備えるトランジスタであって、III−Ｎ化合物半導体で構成されるＨＦＥＴを複数個並列に形成したパワートランジスタ２００及び３５０を示す図である。
【００５７】
図５（ａ）は、ＡｌＮ／ＡｌＧａＮ／ＧａＮで構成されるＨＦＥＴを３個並列に接続して成るパワートランジスタ２００を示す図である。パワートランジスタ２００は、共通のドレイン電極２０１内に、いわゆるレーストラック形状の３つのゲート電極２０２，２０３，２０４を設け、各環状型ゲート電極の内側に、接地されるソース電極２０５，２０６，２０７を設けたものである。
【００５８】
トランジスタ１００と同様の手法により、２次ゲート電極２１０の６本の接続端子２１０ａ〜２１０ｆは、順に各ゲート電極に設けた接続パッド２０２ａ、２０２ｂ、２０３ａ、２０３ｂ、２０４ａ、及び、２０４ｂに接続され、２次ソース電極２１１は、各ソース電極２０５，２０６，２０７に接続され、２次ドレイン電極２１２は、共通のドレイン電極２０１に接続されている。
【００５９】
パワートランジスタ２００では、上記トランジスタ１００と同様に、２次ゲート電極用の接続パッド２０２ａ，２０２ｂ，２０３ａ，２０３ｂ，２０４ａ，２０４ｂを各ゲート電極の円弧状部分に設けることにより、ソース電極に重なる範囲を少なめに抑えると共に、各接続パッドとソース電極の間に十分な厚みの絶縁層を介してゲート・ソース間の寄生容量Ｃｇｓの増加を抑える。
【００６０】
また、パワートランジスタ２００では、３つのゲート電極２０２，２０３，２０４の形状をいわゆるレーストラック形状にすることで、各ソース電極２０５，２０６，２０７に２次ソース電極２１１を接続するための領域を確保し易くしている。
【００６１】
なお、パワートランジスタ２００を構成する３つのＨＦＥＴは、上記トランジスタ１００の場合と同様に、ＡｌＧａＮ/ＩｎＧａＮ/ＧａＮで構成されるＨＦＥＴに限定されず、ＡｌＧａＮ/ＧａＮやＡｌＮ/ＡｌＧａＮで構成されるＨＦＥＴ、他のIII族窒化物からなるＨＦＥＴ、更には、III−Ｎ化合物以外の半導体材料により構成されるトランジスタを用いることも考えられる。以下に説明するパワートランジスタ３５０を構成する２つのＨＦＥＴ３００，３１０についても同様である。
【００６２】
図５（ｂ）は、２つのＨＦＥＴ３００，３１０を並列に分離形成したパワートランジスタ３５０を示す図である。２つのＨＦＥＴ３００，３１０は、上記トランジスタ１００と同じ構成の環状型ゲート電極を備えるトランジスタであって、ＡｌＮ／ＡｌＧａＮ／ＧａＮで構成されるＨＦＥＴであり、単一のＳｉ基板上の２つの領域に、選択エピタキシャル成長方法により分離形成したものである。ＨＦＥＴ３００では、Ｓｉ基板上に選択成長させたＦＥＴエピタキシャル成長層３０４上にドレイン電極３０１、環状型ゲート電極３０２、及び、ソース電極３０３が設けられている。同様に、ＨＦＥＴ３１０では、Ｓｉ基板上に選択成長させたＦＥＴエピタキシャル成長層３０８上にドレイン電極３０５、環状型ゲート電極３０６、及び、ソース電極３０７が設けられている。
【００６３】
選択エピタキシャル成長方法を採用することにより、２つのＨＦＥＴ３００，３１０間の電気的な分離特性が良くなるため、高周波信号に対する特性が向上する。分離して形成させた領域の周辺は、膜質が悪いが、レーストラック形状のゲート電極を分離して成長させた各領域の中央部に形成することにより、漏れ電流の発生を防止することができる。
【００６４】
ＨＦＥＴ３００，３１０のゲート電極３０２，３０６には、ソース電極側に延在する１つの接続パッド３０２ａ，３０７ａが設けられている。２次ゲート電極３２０からＨＦＥＴ３００，３１０に１本づつ伸びる接続端子３２０ａ，３２０ｂは、上記接続パッド３０２ａ，３０７ａにそれぞれ接続されている。なお、ＨＦＥＴ３００，３１０のソース電極３０３，３０７、及び、ドレイン電極３０１，３０５には、トランジスタ１００と同様の手法により、２次ソース電極３２１、及び、２次ドレイン電極３２２が接続されている。
【００６５】
上述するように選択エピタキシャル成長方法を用いれば、個々のＨＦＥＴ３００，３１０の周波数特性は向上するが、パワートランジスタ３５０全体のサイズは大きくなる。パワートランジスタ３５０では、上記トランジスタ１００と同様に２つのＨＦＥＴ３００，３１０にレーストラック型のゲート電極を採用することにより、真円状のゲート電極を用いる場合に比べて、全体のサイズの増加を抑制している。
【図面の簡単な説明】
【００６６】
【図１】実施の形態１に係る環状型ゲート電極を備えるトランジスタの構成を示す図である。
【図２】実施の形態１に係るトランジスタの一部拡大図及び断面図を示す図である。
【図３】実施の形態１に係るトランジスタの一部拡大図及び断面図を示す図である。
【図４】実施の形態１に係るトランジスタの変形例を示す図である。
【図５】（ａ）及び（ｂ）は、実施の形態１のトランジスタと同様の構成のトランジスタを複数並列に接続して成るパワートランジスタを示す図である。
【図６】従来の環状型ゲート電極を備えるトランジスタを示す図である。
【符号の説明】
【００６７】
１００  トランジスタ、１０１  ドレイン電極、１０２  環状型ゲート電極、１０２ａ，１０２ｂ  接続パッド、１０３  ソース電極、１０４  ２次ゲート電極、１０４ａ，１０４ｂ  接続端子、１０５  ２次ソース電極、１０６  ２次ドレイン電極。
【図１】
2005033073.tif 000003
【図２】
2005033073.tif 000004
【図３】
2005033073.tif 000005
【図４】
2005033073.tif 000006
【図５】
2005033073.tif 000007
【図６】
2005033073.tif 000008