(57)【要約】【課題】チップサイズの増大を招くことなく、メモリセルアレイ中の任意のメモリブロックを高い自由度で２値モードまたは多値モードで選択的に動作させることができる不揮発性半導体記憶装置を提供することを目的としている。【解決手段】不揮発性半導体記憶装置は、メモリセルアレイ１、インターフェイス６，７、及び書き込み回路２，３，４，５，８を備えている。この書き込み回路は、インターフェイスに入力されるデータ書き込み命令に従って、第１の書き込み手順または第２の書き込み手順で選択的に前記メモリセルアレイ中にデータを書き込み可能であり、前記インターフェイスから前記第１の書き込み手順によるデータ書き込み命令が入力されたときに、前記フラグデータが第１の値のときに前記命令を履行し、第２の値のときに前記命令を履行しないことを特徴とする。【選択図】      図１
2005108303.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性半導体メモリセルを有する複数のメモリブロックから構成されるメモリセルアレイと、
外部との通信を行うインターフェイスと、
前記インターフェイスに入力されるデータ書き込み命令に従って、第１の書き込み手順または第２の書き込み手順で前記メモリセルアレイ中にデータを書き込む書き込み回路とを備え、
前記書き込み回路は、前記インターフェイスから前記第１の書き込み手順によるデータ書き込み命令が入力された場合に、当該書き込み命令によって書き込みの対象となるブロック中のメモリセルに書き込まれているフラグデータが第１の値のときに前記書き込み命令を履行し、前記フラグデータが第２の値のときに前記書き込み命令を履行しない
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１の書き込み手順は前記メモリセルに２値のデータを書き込むための手順であり、前記第２の書き込み手順は前記メモリセルに多値のデータを書き込むための手順であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記フラグデータは、前記インターフェイスを介して外部に出力可能であることを特徴とする請求項１または２記載の不揮発性半導体記憶装置。
【請求項４】
前記フラグデータは、各メモリブロック中の複数のメモリセルに書き込まれ、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項１乃至３いずれか１つの項記載の不揮発性半導体記憶装置。
【請求項５】
電気的に書き換え可能な不揮発性半導体メモリセルを有する複数のメモリブロックから構成されるメモリセルアレイと、
外部との通信を行うインターフェイスと、
前記インターフェイスに入力されるデータ消去命令に従って、第１の消去手順または第２の消去手順により前記メモリセルのデータをメモリセルブロック単位で消去する消去回路と、
前記インターフェイスに入力されるデータ書き込み命令に従って、前記第１の消去手順で消去したときには第１の書き込み手順、前記第２の消去手順で消去したときには第２の書き込み手順で、前記メモリブロック毎にページ単位でデータを書き込む書き込み回路とを備え、
前記消去回路は、前記インターフェイスから前記第１の消去手順によるデータ消去命令が入力されたときに、第１の消去手順で選択されたメモリブロック中のメモリセルの消去をメモリブロック単位で行い、且つ消去したメモリブロック中のメモリセルの一部にフラグデータを書き込み、
前記書き込み回路は、前記インターフェイスから前記第１の書き込み手順によるデータ書き込み命令が入力されたときに、当該書き込み命令によって書き込みの対象となるブロック中の前記一部のメモリセルに書き込まれているフラグデータが第１の値のときに前記書き込み命令を履行し、前記フラグデータが第２の値のときに前記書き込み命令を履行しない
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
前記第１の消去手順は前記メモリセルのデータを、２値のデータ書き込みのために消去する手順であり、前記第２の書き込み手順は前記メモリセルのデータを、多値のデータ書き込みのために消去する手順であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記第１の書き込み手順は前記メモリセルに２値のデータを書き込むための手順であり、前記第２の書き込み手順は前記メモリセルに多値のデータを書き込むための手順であることを特徴とする請求項５または６記載の不揮発性半導体記憶装置。
【請求項８】
前記フラグデータは、前記インターフェイスを介して外部に出力可能であることを特徴とする請求項５乃至７いずれか１つの項記載の不揮発性半導体記憶装置。
【請求項９】
前記フラグデータは、各メモリブロック中の複数のメモリセルに書き込まれ、読み出された際に多数決理論に従い間違い訂正が行われることを特徴とする請求項５乃至８いずれか１つの項記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な不揮発性半導体記憶装置に関し、特に多値の情報を記憶するメモリセルアレイにおけるメモリブロックの一部を、選択的に２値の情報を記憶するメモリブロックとして用いるフラッシュメモリに関する。
【背景技術】
【０００２】
多くのメモリシステムでは、ファイルアロケーションテーブル（ＦＡＴ：File Allocation Table）が必要とされている。このＦＡＴは、どこにどのファイルがあるか記憶しているブロックであり、メモリシステムに対して書き込み、消去が行われるたびに書き換えなければならない。そのため、このＦＡＴを書くエリアでは出来るだけ早い書き込み速度が必要となる。
【０００３】
現在、フラッシュメモリでは、１つのセルに１ビットの情報を記憶する通常のメモリセル（２値技術）と、１つのセルに２ビット（またはそれ以上でも良い）の情報を記憶できる多値技術を用いたメモリセルが知られている。
【０００４】
多値技術を用いたメモリセルでは、例えば図８に示すようにメモリセルの閾値電圧Ｖｔｈの分布を４段階に変化させ、それぞれの分布に対して“０１”、“００”、“１０”、“１１”を対応付けて２ビットの情報を記憶する。この多値技術を採用することによって、２値技術に比べて記憶容量を２倍にできる。
【０００５】
しかし、多値技術を採用したフラッシュメモリは２値技術に比べて書き込み速度が遅いという欠点を持つ。そこで、図９に示すように、メモリセルアレイを複数のブロックに分割し、上記ＦＡＴなどのように頻繁に書き込みを行うブロックに対しては書き込み速度を早くするために多値技術を使用しない、つまり２値技術の書き込みを選択的に行えるようにしている。これによって、多値技術のブロックにより記憶容量を確保しつつ、２値技術のブロックにより高速書き込みを実現している。
【０００６】
ＮＡＮＤフラッシュメモリにおいては、２値技術と多値技術では書き込み方式が異なり、２値技術はセルフブースト（ＳＢ：Self-Boost）、多値技術ではイレーズドエリアセルフブースト（ＥＡＳＢ：Erased Area Self-Boost）という方式で書き込む。“０”書き込みは、どちらの方式も同じであり、選択されたワード線（選択されたセルトランジスタの制御ゲートＣＧ）に書き込み電圧Ｖｐｇｍ（例えば２０Ｖ）を印加し、非選択のワード線に中間電圧Ｖｐａｓｓ（例えば１０Ｖ）を印加する。また、ビット線ＢＬを０Ｖ、ビット線側の選択トランジスタＳＧＤのゲートを電源電圧Ｖｄｄに設定し、この選択トランジスタＳＧＤを導通状態に設定する。これによって、選択されたセルトランジスタの浮遊ゲートに電子を注入して閾値電圧を上昇させる。
【０００７】
これに対し、“１”書き込み（非書き込み）は、ＳＢ方式とＥＡＳＢ方式では異なる手法で行われる。ＳＢ方式では、図１０に示すように、選択されたワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ）を印加し、非選択のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）を印加する。また、ビット線ＢＬを電源電圧Ｖｄｄ、ビット線側の選択トランジスタＳＧＤのゲートを電源電圧Ｖｄｄに設定して、この選択トランジスタＳＧＤを非導通状態に設定する。更に、共通ソース線側の選択トランジスタＳＧＳのゲートを０Ｖに設定して、この選択トランジスタＳＧＳも非導通状態に設定する。従って、選択されたセルトランジスタの浮遊ゲートに電子は注入されず、閾値電圧は消去状態を維持する。このように、ＳＢ方式では、上記選択トランジスタＳＧＤ，ＳＧＳ間に直列接続されたセルトランジスタが導通した状態で、選択されたセルトランジスタに対する書き込みを行う。
【０００８】
一方、ＥＡＳＢ方式では、図１１に示すように、選択されたワード線に書き込み電圧Ｖｐｇｍ（２０Ｖ）を印加し、上記選択されたワード線のソース線側に隣接するワード線を０Ｖに設定するとともに、他の非選択のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ）を印加する。また、ビット線ＢＬを電源電圧Ｖｄｄ、ビット線側の選択トランジスタＳＧＤのゲートを電源電圧Ｖｄｄに設定して、この選択トランジスタＳＧＤを非導通状態に設定する。更に、共通ソース線側の選択トランジスタＳＧＳのゲートを０Ｖに設定して、この選択トランジスタＳＧＳも非導通状態に設定する。従って、選択されたセルトランジスタの浮遊ゲートに電子は注入されず、閾値電圧は消去状態を維持する。このように、ＥＡＳＢ方式では、上記選択されたセルトランジスタのビット線側のセルトランジスタが導通し、上記選択されたセルトランジスタのソース線側に隣接するセルトランジスタが非導通状態の状態で、選択されたセルトランジスタへの書き込みを行う。これは多値技術の書き込みの際に誤書き込みを低減させるために必要な方式である。
【０００９】
よって、上記セルトランジスタは、制御ゲート電圧が０Ｖのときにカットオフするような閾値電圧に設定する必要があり、そのため消去の方式も異なる。ＥＡＳＢ方式で書き込みを行うためには、セルトランジスタの閾値電圧が深すぎて（低すぎて）はいけないので、図１２に示すように消去によって２点鎖線で示すように分布している閾値電圧Ｖｔｈを、実線で示すように、あるレベルにまで書き戻す動作（Soft-Program）が必要となる。
【００１０】
このように２値技術と多値技術では、書き込み及び消去の方式が異なるので、１つのメモリセルアレイ中に２値技術のブロックと多値技術のブロックを混在させるためには、消去後に２値のブロックか多値のブロックかを区別する必要がある。
【００１１】
そこで、例えば特許文献１に、メモリセルアレイを２値用のメモリセル領域と多値用のメモリセル領域とに分けて形成し、データを書き込むときに、ワード線毎に２値用の領域か多値用の領域かを識別するためのフラグデータを書き込むようにした不揮発性半導体記憶装置およびデータ記憶システムが開示されている。上記フラグデータを読み出すことにより、２値のページか多値のページかを識別して２値技術と多値技術とに応じた書き込み及び読み出しを行うことができる。
【００１２】
しかしながら、この特許文献１に開示されている技術では、２値用のメモリセル領域と多値用のメモリセル領域とを予め分けて形成するため、ユーザーの選択の自由度が低い。
【００１３】
また、特許文献２には、コマンドに従って、選択的に２値または多値モードで動作させる半導体記憶装置及びシステムが開示されている。
【００１４】
この特許文献２では、記憶領域をワード線単位で選択的に２値領域または多値領域にするために、記憶領域が２値領域または多値領域のいずれに割り当てられているかを示す２値・多値管理テーブルを設けている。このため、ユーザーが自由に２値または多値モードで動作させることができるものの、２値のブロックか多値のブロックかを区別するための専用のハードウェアが必要となり、チップサイズの増大を招く。
【特許文献１】特開２００１−２１００８２
【特許文献２】特開２００１−００６３７４
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上記のように従来の不揮発性半導体記憶装置は、メモリセルアレイ中のブロックを選択的に２値モードまたは多値モードで動作させようとするとユーザーの選択の自由度が低くなり、ブロック選択の自由度を高めようとすると専用のハードウェアが必要となってチップサイズの増大を招くという問題があった。
【００１６】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、チップサイズの増大を招くことなく、メモリセルアレイ中の任意のメモリブロックを高い自由度で２値モードまたは多値モードで選択的に動作させることができる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１７】
この発明の一態様によると、電気的に書き換え可能な不揮発性半導体メモリセルを有する複数のメモリブロックから構成されるメモリセルアレイと、外部との通信を行うインターフェイスと、前記インターフェイスに入力されるデータ書き込み命令に従って、第１の書き込み手順または第２の書き込み手順で前記メモリセルアレイ中にデータを書き込む書き込み回路とを備え、前記書き込み回路は、前記インターフェイスから前記第１の書き込み手順によるデータ書き込み命令が入力された場合に、当該書き込み命令によって書き込みの対象となるブロック中のメモリセルに書き込まれているフラグデータが第１の値のときに前記書き込み命令を履行し、前記フラグデータが第２の値のときに前記書き込み命令を履行しない不揮発性半導体記憶装置が提供される。
【００１８】
また、この発明の一態様によると、電気的に書き換え可能な不揮発性半導体メモリセルを有する複数のメモリブロックから構成されるメモリセルアレイと、外部との通信を行うインターフェイスと、前記インターフェイスに入力されるデータ消去命令に従って、第１の消去手順または第２の消去手順により前記メモリセルのデータをメモリセルブロック単位で消去する消去回路と、前記インターフェイスに入力されるデータ書き込み命令に従って、前記第１の消去手順で消去したときには第１の書き込み手順、前記第２の消去手順で消去したときには第２の書き込み手順で、前記メモリブロック毎にページ単位でデータを書き込む書き込み回路とを備え、前記消去回路は、前記インターフェイスから前記第１の消去手順によるデータ消去命令が入力されたときに、第１の消去手順で選択されたメモリブロック中のメモリセルの消去をメモリブロック単位で行い、且つ消去したメモリブロック中のメモリセルの一部にフラグデータを書き込み、前記書き込み回路は、前記インターフェイスから前記第１の書き込み手順によるデータ書き込み命令が入力されたときに、当該書き込み命令によって書き込みの対象となるブロック中の前記一部のメモリセルに書き込まれているフラグデータが第１の値のときに前記書き込み命令を履行し、前記フラグデータが第２の値のときに前記書き込み命令を履行しない不揮発性半導体記憶装置が提供される。
【００１９】
上記のような構成によれば、メモリセルアレイ中の各メモリブロックを自由に選択して第１または第２の書き込み手順に従ってデータを書き込むことができる。フラグデータは、どのメモリブロックのどのメモリページにも配置することができるので、余った領域のどこにでも配置可能である。しかも、フラグデータを書き込みや消去の対象となるメモリブロックそのものに書き込むので、専用のハードウェアは不要であり、チップサイズの増大を招くことはない。これによって、メモリセルアレイ中の任意のメモリブロックを、高い自由度で２値モードまたは多値モードで選択的に動作させることができる。
【発明の効果】
【００２０】
この発明によれば、チップサイズの増大を招くことなく、メモリセルアレイ中の任意のメモリブロックを高い自由度で２値モードまたは多値モードで選択的に動作させることができる不揮発性半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図面を参照して説明する。  
図１乃至図３はそれぞれ、本発明の実施形態に係わる不揮発性半導体記憶装置について説明するためのもので、図１はフラッシュメモリの構成を示すブロック図、図２は図１におけるメモリセルアレイの構成例を示す回路図、図３は図２における各メモリブロックの構成例を示す模式図である。ここでは、ＮＡＮＤフラッシュメモリを例に取っており、２値モードまたは多値モードの切り換えに関係する要部を抽出して示している。
【００２２】
メモリセルアレイ１は、フラッシュメモリセルがマトリクス状に配置され構成されている。メモリセルアレイ１のビット線を制御し、メモリセルのデータ消去、メモリセルへのデータ書き込み、またメモリセルからのデータ読み出しを行うカラム制御回路２がメモリセルアレイ１に隣接して設けられている。メモリセルアレイ１のワード線を選択し、消去、書き込み、読み出しに必要な電圧を印加するためにロウ制御回路３が設けられている。また、メモリセルアレイ１のソース線を制御するソース線制御回路４とメモリセルアレイ１が形成されるｐ型ウェルを制御するＰウェル制御回路５が設けられている。
【００２３】
外部のホスト（表示無し）にＩ／Ｏ線を介して接続され、書き込みデータの受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行うデータ入出力バッファ６が設けられる。このデータ入出力バッファ６は、受け取った書き込みデータをカラム制御回路２に送り、カラム制御回路２から読み出したデータを受け取る。また、メモリセルの選択をするために、外部からのアドレスデータをカラム制御回路２やロウ制御回路３にステートマシン８を介して送る。さらに、ホストからのコマンドデータをコマンド・インターフェイス７に送る。
【００２４】
上記コマンド・インターフェイス７は、ホストからの制御信号を受け、データ入出力バッファ６に入力されたデータが書き込みデータかコマンドデータかアドレスデータか判断し、コマンドデータであれば受け取りコマンド信号としてステートマシン８に転送する。
【００２５】
ステートマシン８は、フラッシュメモリ全体の管理を行うものである。ホストからコマンド・インターフェイス７を介して入力されるコマンドを受け、読み出し、書き込み、消去、データの入出力管理を行う。
【００２６】
上記メモリセルアレイ１は、図２に示すように複数（１０２４個）のメモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３に分割されている。これらのブロックは２値モードと多値モードとで選択的に用いるための最小単位である。各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３は、ブロックＢＬＯＣＫｉで代表的に示すように、８５１２個のＮＡＮＤ型メモリユニットで構成される。
【００２７】
この例では、各ＮＡＮＤ型メモリユニットは４つのメモリセル（セルトランジスタ）Ｍが直列に接続されて構成され、その一端は選択ゲート線ＳＧＤに繋がる選択ゲートＳを介してビット線ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５，ＢＬｏ０〜ＢＬｏ４２５５）に、他端は選択ゲート線ＳＧＳに繋がる選択ゲートＳを介して共通ソース線Ｃ-sourceに接続される。各々のメモリセルＭの制御ゲートはワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３_ｉ）に繋がる。０から数えて偶数番目のビット線ＢＬｅと奇数番目のビット線ＢＬｏに対しては、互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに繋がる８５１２個のメモリセルのうち、偶数番目のビット線ＢＬｅに接続される４２５６個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルが記憶する１ビットのデータが、４２５６個のメモリセル分となってページという単位を構成する。同様に、奇数番目のビット線ＢＬｏに接続される４２５６個のメモリセルで別の１ページが構成され、ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。
【００２８】
上記図２に示した各々のブロックＢＬＯＣＫは、図３に示すようにページ単位（メモリページ０〜３）で書き込み、読み出し及び消去などのアクセス動作が行われる。各々のメモリページ０〜３は、例えば５２８バイトのユーザーエリアと３バイトのバイナリーフラグ（Binary Flag）データエリアとで構成されている。
【００２９】
上記バイナリーフラグデータエリアには、通常、消去回数を計数するためにホットカウント（ＨＣ）と呼ばれるデータが記憶されており、その一部に２値モード動作か多値モード動作を識別するためのバイナリーフラグデータが書き込まれている。上記ホットカウントには、消去を行うたびに計数値を“＋１”するようにデータが書き込まれる。また、多値用のメモリデバイスにおいて、選択的に２値技術を用いて書き込みと消去を可能とするためには、各メモリブロックにおいて多値と２値の区別が必要である。そのために、多値用のメモリデバイスにおいて、２値モード動作のための信号を入力したときに消去が行われると、バイナリーフラグデータエリアのメモリセルに所定のフラグデータが書き込まれて２値用のブロックとして認識される。すなわち、もし、多値用のブロック（ＭＬＣ  Ｂｌｏｃｋ）として用いる場合にはバイナリーフラグデータは“１１１１”に設定され（つまりメモリセルが消去された状態）、２値用のブロック（ＳＬＣ  Ｂｌｏｃｋ）として用いる場合にはバイナリーフラグデータとして“００００”が書き込まれる。これら４ビットのバイナリーフラグデータを読み出し、多数決理論に従い多値用のブロックか２値用のブロックかを識別する。
【００３０】
次に、上記のような構成において、図４乃至図６のフローチャートにより上記図１乃至図３に示したＮＡＮＤフラッシュメモリの動作を説明する。図４（ａ）は２値モードの消去手順、図４（ｂ）は多値モードの消去手順を示している。図５（ａ）は２値モードの書き込み手順、図５（ｂ）は多値モードの書き込み手順を示している。図６はバイナリーフラグデータの外部への読み出し手順を示している。
【００３１】
コントローラを使ってソフトウェアで動作を制御する場合には、パワーオン時にメモリセルアレイ１中の各メモリブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３におけるバイナリーフラグデータを読み出し、予め各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３が２値用のシーケンスでアクセスするブロックか多値用のシーケンスでアクセスするブロックかを認識する。
【００３２】
この認識結果に基づいて、２値モードでの書き込みを行うメモリブロックに対しては、図４（ａ）に示す第１の手順に従って消去を行う。消去にあたっては、まずホストから２値用のメモリブロックであることを示すコマンド“Ａ２ｈ”をコマンド・インターフェイス７を介してステートマシン８に入力する（Ｓ１）。次に、ホストから第１の消去手順であることを示す消去コマンドを入力し、ステートマシン８に消去コマンドを設定する（Ｓ２）。その後、ホストからのアドレスデータを受け取り、ステートマシン８に消去するメモリブロックを選択するためのアドレスを設定する（Ｓ３）。次に、消去の対象となるメモリブロックの消去（ソフトプログラムなし）を行う（Ｓ４）。引き続き、上記バイナリーフラグデータエリアのメモリセルに２値用のブロックとして識別するためのバイナリーフラグデータとＨＣデータを書き込む（Ｓ５）。このバイナリーフラグデータの書き込みは、消去回数を計数するために通常行われているＨＣデータを書き込むシーケンス（インクリメント動作）を利用し、バイナリーフラグデータも一緒に書き込む。換言すれば、ステートマシン８によって、２値用の消去を行うと自動的にフラグが立つアルゴリズムになっている。このようにして消去動作が完了する（Ｓ６）。
【００３３】
一方、多値モードでの書き込みを行うメモリブロックに対しては、図４（ｂ）に示す第２の手順に従って消去を行う。まず、ホストからコマンド・インターフェイス７を介して消去コマンドを入力し、ステートマシン８に消去コマンドを設定する（Ｓ１）。次に、ホストからアドレスデータを入力し、ステートマシン８に消去の対象となるメモリブロックを選択するためのアドレスを設定する（Ｓ２）。そして、選択されたメモリブロックの消去を行った後、ソフトプログラムを行って閾値電圧Ｖｔｈを、所定のレベルに設定する（Ｓ３）。引き続き、上記ＨＣデータの書き込みを行い（Ｓ４）、消去動作が完了する（Ｓ５）。
【００３４】
次に、書き込み動作について説明する。２値用のシーケンスでアクセスするブロックか多値用のシーケンスでアクセスするブロックかの認識結果に基づいて、第１の消去手順で消去が行われたメモリブロックに対しては、図５（ａ）に示すような第１の書き込み手順で２値データの書き込みを行う。すなわち、ホストからコマンド・インターフェイス７を介して２値用のメモリブロックであることを示すコマンド“Ａ２ｈ”を入力し、ステートマシン８にコマンドを設定する（Ｓ１）。また、ホストからコマンド・インターフェイス７を介して書き込みコマンドを入力し、ステートマシン８に書き込みコマンドを設定する（Ｓ２）。次に、ホストからアドレスデータを入力し、ステートマシン８に書き込みの対象となるメモリブロックを選択するためのアドレスを設定する（Ｓ３）。このアドレスは書き込みの対象となるメモリブロックのページ単位で設定される。次に、１ページ分（５２８バイト分）の書き込みデータを入力し、書き込みデータを設定する（Ｓ４）。その後、ＳＢ方式にてデータの書き込みを行う（Ｓ５）。メモリページ０に対する書き込みが終わっても書き込むべきデータが残っている場合には、Ｓ３〜Ｓ５のステップをメモリページ１〜３に対して順次繰り返して実行し、全てのデータを書き込むと書き込み動作が終了する（Ｓ６）。このデータの書き込みに際しては、ＥＣＣ技術を用いることにより誤り訂正を行う。
【００３５】
これに対し、第２の消去手順で消去が行われたメモリブロックに対しては、図５（ｂ）に示す第２の書き込み手順で多値データの書き込みを行う。まず、ホストからコマンド・インターフェイス７を介して多値用の書き込みコマンドを入力し、ステートマシン８に書き込みコマンドを設定する（Ｓ１）。次に、ホストからアドレスデータを入力し、ステートマシン８に書き込みの対象となるメモリブロックを選択するためのアドレスを設定する（Ｓ２）。このアドレスは書き込みの対象となるブロックのページ単位で設定される。次に、１ページ分（５２８バイト分）の書き込みデータを入力し、書き込みデータを設定する（Ｓ３）。その後、ＥＡＳＢ方式にてデータの書き込みを行う（Ｓ４）。メモリページ０に対する書き込みが終わっても書き込むべきデータが残っている場合には、Ｓ２〜Ｓ４のステップをメモリページ１〜３に対して順次繰り返して実行し、全てのデータを書き込むと書き込み動作が終了する（Ｓ５）。上記データの書き込みに際しては、ＥＣＣ技術を用いることにより誤り訂正を行う。
【００３６】
外部にバイナリーフラグデータを読み出す場合には、図６に示すように、ホストからデータ読み出しコマンドを入力し、ステートマシン８にデータ読み出しコマンドを設定する（Ｓ１）。引き続き、ホストからステートマシン８にステータス“７４ｈ”を設定する（Ｓ２）。これによって、コマンド・インターフェイス７とデータ入出力バッファ６を介してデータが出力される（Ｓ３）。
【００３７】
なお、上記実施形態では、パワーオン時にバイナリーフラグデータを読み出し、コントローラを使ってソフトウェアで動作を制御する場合について説明したが、ハードウェアによって同様な動作を実現することもできる。
【００３８】
この場合には、図４（ａ），（ｂ）に示したように第１，第２の消去手順で消去を行った後、図７（ａ），（ｂ）のタイミングチャートに示すような書き込み手順で書き込みを行えば良い。すなわち、第１の消去手順で消去が行われたメモリブロックに対しては、図７（ａ）に示すような第１の書き込み手順で２値データの書き込みを行う。まず、ホストからコマンド・インターフェイス７を介して２値用のメモリブロックであることを示すコマンド“Ａ２ｈ”を入力し、ステートマシン８にコマンドを設定する（Ｓ１）。また、ホストからコマンド・インターフェイス７を介して書き込みコマンドを入力し、ステートマシン８に書き込みコマンドを設定する（Ｓ２）。次に、ホストからアドレスデータを入力し、ステートマシン８に書き込みの対象となるメモリブロックを選択するためのアドレスを設定する（Ｓ３）。このアドレスは書き込みの対象となるメモリブロックのページ単位で設定される。次に、１ページ分（５２８バイト分）の書き込みデータを入力し、書き込みデータを設定する（Ｓ４）。次に、当該ブロックのバイナリーフラグデータを読み出し（Ｓ５）、２値用のシーケンスで書き込みを行うブロックか、多値用のシーケンスで書き込みを行うブロックかの認識を行う（Ｓ６）。読み出したバイナリーフラグデータが“００００”であれば、ＳＢ方式にてデータの書き込みを行う（Ｓ７）。メモリページ０に対する書き込みが終わっても書き込むべきデータが残っている場合には、Ｓ３〜Ｓ７のステップをメモリページ１〜３に対して順次繰り返して実行し、全てのデータを書き込むと書き込み動作が終了する（Ｓ８）。一方、読み出したバイナリーフラグデータが“００００”でない（“１１１１”）場合には、書き込み命令を履行せずに書き込み動作を中止する（Ｓ９）。この際、上記２値用か多値用かの識別は、４ビットの多数決理論に従い決定する。これによって、バイナリーフラグデータの誤り訂正ができる。
【００３９】
これに対し、第２の消去手順で消去が行われたメモリブロックに対しては、図７（ｂ）に示す第２の書き込み手順で多値データの書き込みを行う。まず、ホストからコマンド・インターフェイス７を介して多値用の書き込みコマンドを入力し、ステートマシン８に書き込みコマンドを設定する（Ｓ１）。次に、ホストからアドレスデータを入力し、ステートマシン８に書き込みの対象となるメモリブロックを選択するためのアドレスを設定する（Ｓ２）。このアドレスは書き込みの対象となるブロックのページ単位で設定される。次に、１ページ分（５２８バイト分）の書き込みデータを入力し、書き込みデータを設定する（Ｓ３）。その後、次に、当該ブロックのバイナリーフラグデータを読み出し（Ｓ４）、２値用のシーケンスで書き込みを行うブロックか、多値用のシーケンスで書き込みを行うブロックかの認識を行う（Ｓ５）。読み出したバイナリーフラグデータが“１１１１”であれば、ＥＡＳＢ方式にてデータの書き込みを行う（Ｓ６）。メモリページ０に対する書き込みが終わっても書き込むべきデータが残っている場合には、Ｓ２〜Ｓ６のステップをメモリページ１〜３に対して順次繰り返して実行し、全てのデータを書き込むと書き込み動作が終了する（Ｓ７）。一方、読み出したバイナリーフラグデータが“１１１１”でない（“００００”）場合は、書き込み命令を履行せずに書き込みを中止する（Ｓ８）。もちろん、上記２値用か多値用かの識別は、４ビットの多数決理論に従い決定する。これによって、バイナリーフラグデータの誤り訂正ができる。
【００４０】
上記のような構成の不揮発性半導体記憶装置によれば、次のような効果が得られる。
【００４１】
（１）多値用に形成したメモリセルアレイにおいて、２値モードで使用するブロックを自由に選択できるので、メモリセルアレイ中の任意のメモリブロックを高い自由度で２値モードまたは多値モードで選択的に動作させることができる。しかも、ＦＡＴのように頻繁に書き換えを行うブロックを２値モードで使用することにより、書き込み速度を大幅に改善できる。
【００４２】
（２）バイナリーフラグデータは、どのメモリブロックのどのメモリページにも配置することができるので、余った領域のどこにでも配置可能である。また、バイナリーフラグデータを２値モードで使うメモリブロックそのものに書き込むので、専用のハードウェアは不要であり、チップサイズの増大を招くことなしに、そのブロックを２値モードで使うことができる。
【００４３】
（３）多値技術による消去では、セルの消去後、ソフトプログラムを行うため、セルの閾値電圧が０Ｖを越えてしまうものが発生する可能性があり、２値技術に比べて信頼性が低くなってしまうが、２値技術による消去動作ではソフトプログラム（Soft-Program）を行わないので、高い信頼性を確保することができる。
【００４４】
（４）バイナリーフラグを設定したメモリブロック（２値モードでアクセスすべきメモリブロック）に対して多値技術の書き込みを行おうとすると拒否され、実行できない。これにより、そのメモリブロックに対して書き込み速度と信頼性を確保することができる。
【００４５】
（５）バイナリーフラグデータは、インターフェイス（データ入出力バッファ６とコマンド・インターフェイス７）を介して外部に出力可能である。これにより、外部から容易にそのメモリブロックが２値用なのか多値用なのかを識別することができる。
【００４６】
（６）バイナリーフラグデータを各メモリセルブロック中の複数のメモリセルに書き込み、読み出す際に多数決理論に従い間違い訂正を行うので、そのメモリブロックに対する誤認識を防ぐことができる。
【００４７】
上記のように、本実施形態に係る不揮発性半導体記憶装置では、２値モード用のコマンド入力と共に消去が行われると、あるメモリページの所定のメモリセルに所定のフラグデータが書き込まれ、２値モード用のブロックとして認識される。多値のＮＡＮＤフラッシュメモリの書き込み時間は２値の製品より遅いが、メモリブロックの一部を選択的に２値用にしてＳＢ方式で書き込むことにより、そのブロックの書き込み時間の短縮を図ることができる。特に、ＦＡＴのように頻繁に書き換えを行うブロックを２値モード用に設定することにより、書き込み速度の改善を行うことができる。また、２値モードは多値モードに比べて信頼性が高いので同時に信頼性も確保できることになる。しかも、このフラグデータを複数のメモリセルに書き込み、読み出された際に多数決理論に従って間違い訂正を行うことにより、更に信頼性を高めることができる。さらに、このフラグデータは外部に出力可能であるので、２値モードに設定したブロックを外部から容易に確認できる。
【００４８】
これによって、チップサイズの増大を招くことなく、メモリセルアレイ中の任意のメモリブロックを高い自由度で２値モードまたは多値モードで選択的に動作させることができる。
【００４９】
なお、上記実施形態では、不揮発性半導体記憶装置としてＮＡＮＤフラッシュメモリを例に取って説明したが、ＮＡＮＤフラッシュメモリとロジック回路とを混載した半導体集積回路装置や、１チップ中にシステムを搭載するＳＯＣと呼ばれる半導体集積回路装置にも適用できるのは勿論である。また、不揮発性半導体記憶装置をカード状のパッケージに実装したＩＣカードやメモリカード、このメモリカードを用いるシステムなどの種々のメモリシステム一般に適用できる。
【００５０】
以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果として述べられている少なくとも１つ効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施形態に係わる不揮発性半導体記憶装置について説明するためのもので、フラッシュメモリの構成を示すブロック図。
【図２】図１に示したメモリセルアレイの構成例を示す回路図。
【図３】図２に示した各メモリブロックの構成例を示す模式図。
【図４】（ａ）図は２値モードの消去手順を示すフローチャート、（ｂ）図は多値モードの消去手順を示すフローチャート。
【図５】（ａ）図は２値モードの書き込み手順を示すフローチャート、（ｂ）図は多値モードの書き込み手順を示すフローチャート。
【図６】バイナリーフラグデータの外部への読み出し手順を示すフローチャート。
【図７】（ａ）図は２値モードの他の書き込み手順を示すフローチャート、（ｂ）図は多値モードの他の書き込み手順を示すフローチャート。
【図８】多値技術を用いたメモリセルの閾値電圧の分布を示す図。
【図９】多値技術と２値技術を用いた従来の不揮発性半導体記憶装置について説明するためのブロック図。
【図１０】ＳＢ方式の書き込み動作について説明するための断面図。
【図１１】ＥＡＳＢ方式の書き込み動作について説明するための断面図。
【図１２】ＥＡＳＢ方式で書き込みを行うための消去動作について説明するための図。
【符号の説明】
【００５２】
１…メモリセルアレイ、２…カラム制御回路、３…ロウ制御回路、４…ソース線制御回路、５…Ｐウェル制御回路、６…データ入出力バッファ、７…コマンド・インターフェイス、８…ステートマシン、ＢＬＯＣＫ（ＢＬＯＣＫ０〜ＢＬＯＣＫ１０２３）…メモリブロック、ＢＬ（ＢＬｅ０〜ＢＬｅ４２５５，ＢＬｏ０〜ＢＬｏ４２５５）…ビット線、ＷＬ（ＷＬ０_ｉ，ＷＬ１_ｉ，ＷＬ２_ｉ，ＷＬ３_ｉ）…ワード線、ＳＧＤ_ｉ，ＳＧＳ_ｉ…選択ゲート線、Ｃ-source…共通ソース線、Ｍ…メモリトランジスタ、Ｓ…選択トランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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