(57)【要約】      （修正有）【課題】クロス・ラインの影響を吸収できるＩＣ設計方法を提供する。【解決手段】集積回路の基本設計を定義し、その基本設計においてクリティカル相互接続ラインを識別２１する。さらに、その基本設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインがあればそれを識別２２し、各クリティカル相互接続ラインを表す伝送ライン・モデルを定義２３する。次に、回路コンポーネントおよびそのパラメータを含む、集積回路のレイアウト設計を、基本設計および各クリティカル相互接続ラインの伝送ライン・モデルを使用して定義２４する。次いで、レイアウト設計２５からコンポーネント・パラメータを抽出２６し、抽出したコンポーネント・パラメータをその設計のシミュレーション２７に使用する。この設計プロセス中に、クロス・ラインの影響を受けるクリティカル相互接続ラインを表す各伝送ライン・モデルごとに環境ターミナルを提供する。【選択図】図３
2005158075.tif 000002
【特許請求の範囲】
【請求項１】
集積回路を設計する方法であって、
前記集積回路の基本設計を定義するステップと、
前記基本設計においてクリティカル相互接続ラインを識別するステップと、
前記基本設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインがあればそれを識別するステップと、
各クリティカル相互接続ラインを表す伝送ライン・モデルを定義するステップと、
前記基本設計および各クリティカル相互接続ラインの前記伝送ライン・モデルを使用して、回路コンポーネントおよびそのパラメータを含む前記集積回路のレイアウト設計を定義するステップと、
前記レイアウト設計からコンポーネント・パラメータを抽出し、前記抽出されたコンポーネント・パラメータを前記設計のシミュレーションに使用するステップとを含み、
クロス・ラインの影響を受けるクリティカル相互接続ラインを表す各伝送ライン・モデルごとに、前記クロス・ラインの前記モデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含む環境ターミナルを提供するステップと、前記集積回路設計において前記環境ターミナルを前記クロス・ラインに接続するステップとを含む前記方法。
【請求項２】
前記基本設計が前記集積回路の上位レベル設計を含む、請求項１に記載の方法。
【請求項３】
前記クロス・ラインの影響を表す前記少なくとも１つの回路コンポーネントがキャパシタを含む、請求項１に記載の方法。
【請求項４】
クロス・ラインの影響を受けるクリティカル相互接続ラインの少なくともあるサブセットについて、前記サブセット中の各クリティカル相互接続ラインを表す伝送ライン・モデルを定義するステップが、前記伝送ライン・モデルに前記環境ターミナルを提供するステップを含む、請求項１に記載の方法。
【請求項５】
クロス・ラインの影響を受けるクリティカル相互接続ラインの少なくともあるサブセットについて、レイアウト設計を定義するステップが、前記サブセット中の各クリティカル相互接続ラインを表す前記伝送ライン・モデルに前記環境ターミナルを提供するステップを含む、請求項１に記載の方法。
【請求項６】
クロス・ラインの影響を受けるクリティカル相互接続ラインの少なくともあるサブセットについて、コンポーネント・パラメータを抽出するステップが、前記サブセット中の各クリティカル相互接続ラインを表す前記伝送ライン・モデルに前記環境ターミナルを提供するステップを含む、請求項１に記載の方法。
【請求項７】
レイアウト設計を定義するステップが、
回路コンポーネントの基本セットおよびそのパラメータを含み、前記上位レベル設計および各クリティカル相互接続ラインの前記伝送ライン・モデルを使用して、前記集積回路の回路設計を定義するステップと、
回路コンポーネントの第２のセットおよびそのパラメータを含み、コンポーネントの位置を指示し、前記回路設計を使用して、前記レイアウト設計を定義するステップと
を含む、請求項２に記載の方法。
【請求項８】
各クリティカル相互接続ラインについて定義された前記伝送ライン・モデルがＲＬＣネットワークを含む、請求項１に記載の方法。
【請求項９】
伝送ライン・モデルを定義するステップが、
伝送ライン構造を定義するステップと、
前記伝送ライン構造の幾何パラメータを定義するステップと、
前記構造および幾何パラメータに応じて前記伝送ライン・モデルを定義するステップと
を含む、請求項１に記載の方法。
【請求項１０】
伝送ライン構造を定義するステップが、伝送ライン構造の既定のセットから前記構造を選択するステップを含む、請求項９に記載の方法。
【請求項１１】
前記抽出されたコンポーネント・パラメータを使用して前記設計をシミュレートするステップを含む、請求項１に記載の方法。
【請求項１２】
集積回路設計システムであって、
集積回路の基本設計を定義する手段と、
前記基本設計におけるそれぞれのクリティカル相互接続ラインを表す伝送ライン・モデルを定義する手段と、
回路コンポーネントおよびそのパラメータを含む前記集積回路のレイアウト設計を、前記基本設計および各クリティカル相互接続ラインの前記伝送ライン・モデルに基づいて定義する手段と、
前記レイアウト設計からコンポーネント・パラメータを抽出し、前記抽出されたコンポーネント・パラメータを前記設計のシミュレーションに使用するポストレイアウト抽出手段と、
前記設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインを表す各伝送ライン・モデルについて、前記クロス・ラインに接続される環境ターミナルを前記集積回路設計に含める手段であって、前記環境ターミナルが、前記クロス・ラインから前記モデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含む前記手段と
を含む前記システム。
【請求項１３】
前記基本設計が前記集積回路の上位レベル設計を含む、請求項１２に記載のシステム。
【請求項１４】
前記クロス・ラインの影響を表す前記少なくとも１つの回路コンポーネントがキャパシタを含む、請求項１２に記載のシステム。
【請求項１５】
伝送ライン・モデルを定義する前記手段が、基本設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインを表す伝送ライン・モデルに前記環境ターミナルを提供するように適合された、請求項１２に記載のシステム。
【請求項１６】
前記設計に環境ターミナルを含める前記手段が前記ポストレイアウト抽出手段を含む、請求項１２に記載のシステム。
【請求項１７】
各伝送ラインがＲＬＣネットワークを含む請求項１２に記載のシステム。
【請求項１８】
伝送ライン・モデルを定義する前記手段が、伝送ライン構造およびその幾何パラメータを定義し、前記構造および幾何パラメータに応じて前記伝送ライン・モデルを定義する手段を含む、請求項１２に記載のシステム。
【請求項１９】
伝送ライン構造を定義する前記手段が、伝送ライン構造の既定のセットから前記構造を選択する手段を含む、請求項１８に記載のシステム。
【請求項２０】
前記抽出されたコンポーネント・パラメータを使用して前記設計をシミュレートする手段を含む、請求項１２に記載のシステム。
【請求項２１】
集積回路設計システムをコンピュータに実装させるコンピュータ可読のプログラム・コード手段をその中で実施したコンピュータ可読の媒体を含むコンピュータ・プログラムであって、前記集積回路設計システムが、
集積回路の基本設計を定義する手段と、
前記基本設計におけるそれぞれのクリティカル相互接続ラインを表す伝送ライン・モデルを定義する手段と、
回路コンポーネントおよびそのパラメータを含む前記集積回路のレイアウト設計を、前記基本設計および各クリティカル相互接続ラインの前記伝送ライン・モデルに基づいて定義する手段と、
前記レイアウト設計からコンポーネント・パラメータを抽出し、前記抽出されたコンポーネント・パラメータを前記設計のシミュレーションに使用するポストレイアウト抽出手段と、
前記設計においてクロス・ラインから影響を受けるクリティカル相互接続ラインを表す各伝送ライン・モデルについて、前記クロス・ラインに接続される環境ターミナルを前記集積回路設計に含める手段であって、前記環境ターミナルが、前記クロス・ラインから前記モデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含む手段と
を含む前記コンピュータ・プログラム。
【請求項２２】
集積回路設計システムの相互接続モデリング・コンポーネントをコンピュータに実装させるコンピュータ可読のプログラム・コード手段をその中で実施したコンピュータ可読の媒体を含むコンピュータ・プログラムであって、前記相互接続モデリング・コンポーネントが、
集積回路設計におけるそれぞれのクリティカル相互接続ラインを表す伝送ライン・モデルを定義し、かつ
前記集積回路設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインを表す前記伝送ライン・モデルに、前記クロス・ラインから前記モデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含む環境ターミナルを提供するように適合された前記コンピュータ・プログラム。
【請求項２３】
請求項２２によるコンピュータ・プログラムを含む集積回路設計キット。
【請求項２４】
集積回路設計におけるクリティカル相互接続ラインがそれぞれの伝送ライン・モデルで表される、集積回路設計システムのポストレイアウト抽出コンポーネントをコンピュータに実装させるコンピュータ可読のプログラム・コード手段をその中で実施したコンピュータ可読の媒体を含むコンピュータ・プログラムであって、前記ポストレイアウト抽出コンポーネントが、前記伝送ライン・モデルを含む回路コンポーネントおよびそのパラメータを含んだ集積回路のレイアウト設計を、
前記設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインを表す伝送ライン・モデルについて、前記クロス・ラインから前記モデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含み、前記クロス・ラインに接続される環境ターミナルを前記レイアウト設計に含めること、および
前記レイアウト設計からコンポーネント・パラメータを抽出し、前記抽出されたコンポーネント・パラメータを前記設計のシミュレーションに使用すること
によって処理するように適合された前記コンピュータ・プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般にＩＣ（集積回路）の設計に関し、より詳細には設計プロセスにおけるオンチップ相互接続ラインの影響を反映したＩＣ設計方法に関する。
【背景技術】
【０００２】
ＩＣ技術の改良によりＩＣの動作速度は絶えず向上している。例えば、最近導入されたシリコン・ゲルマニウムＢｉＣＭＯＳテクノロジーは、ＡＭＳ（analog and mixed signal、アナログ・ミックスト信号）設計分野におけるオンチップ信号バンド幅の劇的な増大をもたらし、数１０ギガヘルツ領域での動作速度を提供する。動作速度がマルチギガヘルツの領域に達すると、オンチップ相互接続ライン、すなわち回路コンポーネントを接続するワイヤはＩＣの性能に大きな影響を与え得るようになる。ハイ・スピード設計（Highspeed design）は、実過渡時間領域シミュレーション（true-transient time-domain simulation）がしばしば必要になること、信号の保全性（signalintegrity）が極めて重要なこと、およびマイクロ波領域の帯域幅特性を特徴としている。したがって、オンチップ相互接続ライン（「相互接続」）の影響を考慮することが必要になる。さらに、オンチップ相互接続についての従来のポストレイアウト処理（post-layouttreatment）では、非常に多くの設計の繰返し、すなわち膨大な量の過剰設計（over-design）をまねく可能性があるので、設計プロセスの早期に相互接続を組み込むことが非常に望ましい。このような問題に取り組むため、本出願人による同時係属の米国特許出願第１０／０９１９３４号、２００２年３月出願では、相互接続対応のＩＣ設計法を開示している。その特許出願では、相互接続を伝送ライン（「Ｔライン」）としてモデル化することができ、設計プロセスの初期の段階で設計に組み込むことができる。このシステムはまた、D.Gorenらによる「広帯域幅（４０ＧＨｚ以上）オンチップ伝送ライン・アプローチに基づくアナログ・ミックスト信号の相互接続対応設計方法（AnInterconnect-Aware Methodology for Analog and Mixed Signal Design, Based onHigh Bandwidth (Over 40GHz) On-Chip Transmission Line Approach）」、IEEE DATE'02conference、 Paris、 March 4-8 2002においても論じられている。添付図面の図１を参照しながら、以下でこのシステムを簡単に説明する。
【０００３】
図１の流れ図は、前述の方法を使用する例示的な設計プロセスの基本ステップを示す。全体のプロセスは、従来のＩＣ設計プロセスと同様に、通常はＣＡＤ（Computer-Aided Design）システムを用いて、その設計プロセスの間に必要な入力を提供する設計者の制御下で実施される。また、このＣＡＤシステムには、様々な処理ステップを実行し、様々な設計段階で設計者を支援するソフトウェア・ツールが組み込まれている。当業者には明らかなように、図１のプロセスの基本ステップは従来のＩＣ設計フローとほぼ一致しているが、以下で説明する主要な点で異なっている。
【０００４】
図１のフローのステップ１は、ＩＣの上位レベル設計を定義する最初の段階を表す。一般にこの段階には、通常のアーキテクチャ定義およびフロア・プラン定義が含まれ、主要な設計ブロックが定義され、その概略の配置が決定される。したがってこの段階で、システム・レベルでの全体の設計プロジェクトが定義される。しかし、従来の設計フローとは異なり、この初期の設計段階で上位レベル設計におけるいくつかの相互接続が選択され、Ｔラインとしてモデル化される。ここで選択される相互接続は「クリティカル相互接続（critical interconnect）」であり、これらの相互接続の識別を図１のフローのステップ２に示す。クリティカル相互接続を識別するための具体的な判断基準については以下で論じる。ここでは、クリティカル相互接続は通常、所与の設計における相互接続全体のほんの一部に過ぎないと言うだけに留めておく。ステップ２は、このクリティカル相互接続を表すＴライン・モデルを定義するステップも含む。各クリティカル相互接続ごとに、既定の構造セットの中から望ましい構造を選択することによってＴラインの構造を定義する。これらの構造の基本的な特徴は、電界ラインおよび電流リターン・パスの大部分がその構造境界の内部に含まれることである。このセットに含めることができるＴライン構造の例は、上で参照した文書に詳述されているが、さらに以下でも説明する。しかし簡単に述べると、これらの既定の構造は、信号ワイヤおよびシールドそれぞれの一般化された構成を、この構造の各種要素についての可変の幾何パラメータ（高さ、幅、間隔など）で表したものである。所与の相互接続について選択されたＴライン構造の必要なパラメータは、設計者の入力に応答して定義される。次いで、対応するＴライン・モデルが、このシステムのＴライン・モデリング・コンポーネントによって実施される組込みアルゴリズムを用いて定義される。本明細書で使用するＴライン・モデルはＲＬＣ（resistance-inductance-capacitance）ラダー・ネットワークに基づくものであり、特定のネットワーク構造および各ＲＬＣコンポーネントの値はモデリング・アルゴリズムによって決定される。
【０００５】
クリティカル相互接続ラインが識別され、その等価Ｔライン・モデルが定義されると、後続の設計プロセスでそれらは他のコンポーネントと同様に処理される。詳細には、設計フローのステップ３で、ＩＣの回路設計が定義される。このステップでは、トランジスタ、抵抗、接続ワイヤなどの回路コンポーネントを通常の方法で定義できるが、一般にこの段階では、接続ワイヤは理想的なワイヤとして定義される。一方、クリティカル相互接続のＴライン・モデルも、その基になる、考えられる調整を含めた幾何パラメータと、したがって各コンポーネント値とともにこの回路設計に含まれる。したがって、オンチップのＴラインはすべて、他の回路コンポーネントとともに自動的にネットリストに加えられ、シミュレーションされ、設計のプロセスを通して他の回路コンポーネントと同様に処理される。この段階で、他のラインをクリティカル相互接続として識別することもできる。したがってこの設計フローでは、基本上位レベル設計のこのような改良を反映するために、図の矢印で示したようにステップ３からステップ１および２へと後方参照することができる。
【０００６】
次に、設計プロセスのステップ４において、回路設計に基づいて物理設計（レイアウト）が定義される。このステップでは、ＩＣ上の回路要素およびワイヤの物理的な位置およびレイアウトが、様々なコンポーネント・パラメータで定義される。Ｔライン・モデルはpセル（parameterized cell）としてレイアウト設計に渡され、各モデルが識別可能な設計の単位コンポーネントを形成する。pセルは、ＤＲＣ（DesignRule Checking）およびＬＶＳ（Layout Versus Schematic）のどちらから見ても構造上正しい（correct byconstruction）。この場合、Ｔラインの実際の長さは、この回路図レベルの値とわずかに異なることがあり、後のＴライン・パラメータの調整で多少の引き伸ばし（stretching）および曲げ（bending）が必要になる可能性がある。したがって、このような調整を反映するために、レイアウト設計ステップから回路設計ステップへのバックアノテーションが実施される。
【０００７】
設計フローの次の段階は、ポストレイアウト抽出ステップ５である。このステップでは、設計システムのソフトウェア抽出ツールが、シミュレーションの目的で通常の方法によってレイアウト設計からコンポーネント・パラメータを抽出する。Ｔラインとしてモデル化されたワイヤはこのステップで認識され、他のライブラリ要素と同様に処理される。すなわち、その幾何パラメータが抽出され、ポストレイアウト・シミュレーションのためにその同じモデルの方程式に渡される。Ｔラインとしてモデル化されていないワイヤは、従来システムの標準的な抽出手続きを受け、その際非理想特性ワイヤ用の抽出ツールによって自動的に近似計算が実施される。この処理は、クリティカル相互接続に適用される特別な処理と比べて、処理は速いがその正確さは劣る。次いで、Ｔライン・モデルと他のレイアウト抽出コンポーネントを結合した完全なネットリストが、設計フローのステップ６でシミュレートされる。シミュレート結果が元の設計要件と比較されて、設計プロセスのボトムアップ検証が完了する。不一致が見つかった場合には、設計を適切に修正するために、設計プロセスは図示のようにステップ４に戻ることができる。しかし、初期の設計ステップでクリティカル相互接続を正しく選択すれば、一度で成功する可能性が非常に高い。
【０００８】
すでに述べたように上記のシステムにおいて、Ｔライン・モデルがそこから導き出されるＴライン構造は、電界ラインの大部分がこの構造の断面内で閉じ、かつこの構造がそれ自体の電流リターン・パスを含む、すなわちこの構造の断面における電流の合計がゼロになる「閉環境概念（closed environment concept）」に基づいている。この概念は、すべてのメタル・レイヤが比較的低密度のレイアウトであること（およびクロス・ライン（crossingline）がほとんどないこと）を特徴とするＡＭＳ設計などの設計領域に有効なものである。高密度設計でありマンハッタン・レイアウト（Manhattanlayout）が使用されるＣＭＯＳ設計など他の設計領域においては、閉環境の概念が適用できなくなり、この場合には、クリティカル相互接続が、クロス・ラインすなわちＩＣ構造の上の層または下の層でクリティカル相互接続とクロスするラインの影響を受けることになる。例えば、クリティカル相互接続がバスなどの垂直線（perpendicularline）の真下あるいは真上を走る場合には、Ｔライン挙動への影響は無視できないものになり得る。例えば、１ミクロン間隔で置かれた２ミクロン幅のワイヤ群からなる６４ビット・バスの形でクロス・ラインを考えると、バス幅は１９０ミクロンに達することになり、このバスに起因する干渉は、明らかにＴライン挙動に大きな影響を与え得るものである。
【特許文献１】米国特許出願第１０／０９１９３４号
【非特許文献１】D. Gorenら、「広帯域幅（４０ＧＨｚ以上）オンチップ伝送ライン・アプローチに基づくアナログ・ミックスト信号の相互接続対応設計方法（AnInterconnect-Aware Methodology for Analog and Mixed Signal Design, Based onHigh Bandwidth (Over 40GHz) On-Chip Transmission Line Approach）」、IEEE DATE'02conference、 Paris、 March 4-8 2002
【発明の開示】
【発明が解決しようとする課題】
【０００９】
したがって、このようなクロス・ラインの影響を吸収できるＩＣ設計方法があれば、極めて望ましいであろう。
【課題を解決するための手段】
【００１０】
本発明によれば、集積回路を設計するための方法が提供される。この方法は、
集積回路の基本設計（preliminary design）を定義するステップと、
基本設計においてクリティカル相互接続を識別するステップと、
基本設計においてクロス・ラインの影響を受けるクリティカル相互接続があればそれを識別するステップと、
各クリティカル相互接続ラインを表す伝送ライン・モデルを定義するステップと、
前記基本設計と各クリティカル相互接続ラインの前記伝送ライン・モデルとを使用して、回路コンポーネントおよびそのパラメータを含む前記集積回路のレイアウト設計を定義するステップと、
レイアウト設計からコンポーネント・パラメータを抽出し、抽出されたコンポーネント・パラメータを設計のシミュレーションに使用するステップとを含み、
クロス・ラインの影響を受けるクリティカル相互接続ラインを表す各伝送ライン・モデルごとに、クロス・ラインのモデルへの影響を表す少なくとも１つの回路コンポーネントを介したモデルへの接続を含む環境ターミナル（environment terminal）を提供するステップと、集積回路設計において環境ターミナルをクロス・ラインに接続するステップとを含む。
【００１１】
したがって、本発明の各実施形態は、上で論じた本出願人による以前のシステムの方法に基づくＩＣ設計方法を提供するものであるが、これらの実施形態では、クロス・ラインのクリティカル相互接続への影響を設計プロセスの中で吸収することができる。以前と同様に、クリティカル相互接続が識別されＴラインとしてモデル化されるが、設計プロセスの一環として、クロス・ラインの影響を受けるクリティカル相互接続が識別される。クロス・ラインの影響を受ける各クリティカル相互接続ごとに、「環境ターミナル」が提供される。環境ターミナルは、クロス・ラインの影響を表す少なくとも１つの回路コンポーネントを、すなわち好ましい実施形態ではキャパシタを介した対応するＴライン・モデルへの接続を含む。環境ターミナルは、設計における関連するクロス・ラインに接続され、それによって設計シミュレーションでのクロス・ラインの影響が吸収される。したがって、設計プロセスにおいてクロス・ラインの影響を反映するための非常に簡単で有効な機構が提供され、この機構を用いると、本出願人による以前のシステムの有利な方法をＩＣ設計領域のより広い範囲まで拡張することが可能になる。
【００１２】
本発明の好ましい実施形態における設計フローは、図１に関して上で説明した本出願人による以前のシステムの設計フローに密接に基づいている。例えば基本設計は、好ましくは上述のようにＩＣの上位レベル設計を含む。（ただし、基本設計は他の形を取ることも可能であり、個別の例については以下で論じる）。さらに、レイアウト設計を定義するステップは、好ましくは、回路コンポーネントおよびそのパラメータの基本セットを含む集積回路の回路設計を、上位レベル設計、および各クリティカル相互接続ラインの前記伝送ライン・モデルを使用して定義するステップと、回路コンポーネントおよびそのパラメータの第２のセットを含み、かつ各コンポーネントのロケーションを指示するレイアウト設計を、前記回路設計を使用して定義するステップとを含む。この場合、基本コンポーネント／パラメータ・セットと第２のコンポーネント／パラメータ・セットは、上で論じたレイアウト段階で何らかの調整が行われたかどうかに応じて同一のことも異なることもある。さらに、伝送ライン・モデルを定義するステップは、好ましくは、例えば上で論じたように伝送ライン構造の既定のセットから構造を選択することによって伝送ライン構造を定義するステップと、その伝送ライン構造の幾何パラメータを定義するステップと、前記構造および幾何パラメータに応じて、好ましくはＲＬＣネットワークを含む伝送ライン・モデルを定義するステップとを含む。
【００１３】
一般に、所与の設計において、１つまたは複数の相互接続ラインをクリティカルであると識別することができる。すべての相互接続ラインを、Ｔラインとしてモデル化されるクリティカル相互接続として処理する実施形態も考えられるが、通常は全体の相互接続ラインのごく一部だけが、所与の設計においてクリティカルであると見なされる。本発明の実施形態においてＴラインとしてモデル化される相互接続ラインは、一般にその設計における回路コンポーネント間の１本の接続ラインであっても１本の接続ラインの一部であってもよい。特に、ＩＣ設計における所与のラインは、理論上は線分に分割することが可能であり、場合によっては異なる線分をそれぞれのＴライン・モデルで表すことができる。いずれにせよ、所与の設計において識別されたクリティカル相互接続のうちの１つまたは複数が、クロス・ラインの影響を受ける相互接続として識別される可能性がある。影響を受ける相互接続を識別する個々の方法については、以下で論ずる。影響を受ける相互接続のうちの少なくともある部分は、基本設計が最初に作成された段階で識別されるはずである。したがって、クロス・ラインの影響を受けるクリティカル相互接続の少なくとも一部（例えば、最初の段階で識別される１つまたは複数の影響を受ける相互接続など）では、それらの各相互接続のＴライン・モデルを定義するステップに、そのＴライン・モデルの環境ターミナルを提供するステップを含めることができる。したがって、Ｔライン・モデリング・コンポーネントは、各クリティカル相互接続について定義された任意のＴライン・モデル中に環境ターミナルを含むことができ（あるいは含める機能を有し）、次いで環境ターミナルを、適切な場合にのみその設計の（したがってモデルの挙動に影響を与える）クロス・ラインに接続する。したがって影響を受けるクリティカル相互接続が、例えば基本上位レベル設計において識別されている場合には、モデリング・コンポーネントによって基本のＴライン・モデルに追加された環境ターミナルを、問題となるクロス・ラインに上位レベル設計で接続することができる。別法として、または追加として、設計プロセスの後の段階で、環境ターミナルをクロス・ラインに提供または接続し、あるいはその両方を行うことができる。例えば、回路設計、レイアウト設計、抽出の段階など、後の設計段階でクロス・ラインの影響を受けるクリティカル相互接続が識別された場合には、その段階で問題となる相互接続のＴライン・モデルに環境ターミナルを追加することができる。したがって、クロス・ラインの影響を受けるクリティカル相互接続の少なくとも一部については、（通常、回路設計定義のステップを最初のステップとして含む）レイアウト設計を定義するステップに、各相互接続のＴライン・モデルに環境ターミナルを提供するステップを含めることができ、次いでその環境ターミナルを設計における適切なクロス・ラインに接続することができる。同様に、クロス・ラインの影響を受けるクリティカル相互接続の少なくとも一部については、設計における適切なクロス・ラインに接続された環境ターミナルをその各相互接続のＴライン・モデルに提供することを、ポストレイアウト抽出ステップに含めることができる。したがって、一般に環境ターミナルは、設計プロセスの様々な段階で提供し得るものであり、好ましい実施形態を用いると、設計を開発し改良する際に、重要な各設計段階において環境ターミナルを含めることが可能になる。
【００１４】
本発明はまた、
集積回路の基本設計を定義する手段と、
基本設計におけるそれぞれのクリティカル相互接続ラインを表す伝送ライン・モデルを定義する手段と、
回路コンポーネントおよびそのパラメータを含む集積回路のレイアウト設計を、前記基本設計と各クリティカル相互接続ラインの前記伝送ライン・モデルとに基づいて定義する手段と、
レイアウト設計からコンポーネント・パラメータを抽出し、抽出されたコンポーネント・パラメータを設計のシミュレーションに使用するポストレイアウト抽出手段と、
設計におけるクロス・ラインの影響を受けるクリティカル相互接続ラインを表す各伝送ライン・モデルについて、前記クロス・ラインに接続される環境ターミナルを集積回路設計に含める手段であって、前記環境ターミナルが、前記クロス・ラインからモデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含む手段と
を含む集積回路設計システムを提供する。
【００１５】
一般に、本明細書で本発明を実施するための方法に関してある特徴が記載されている場合、対応する特徴を本発明を実施するためのシステムとして提供することができ、その逆も同様である。
【００１６】
本発明の他の態様においては、上述の集積回路設計システムをコンピュータに実装させるコンピュータ可読のプログラム・コード手段をその中で実施したコンピュータ可読の媒体を含むコンピュータ・プログラム製品が提供される。
【００１７】
本発明の他の態様では、集積回路設計システムの相互接続モデリング・コンポーネントをコンピュータに実装させるコンピュータ可読のプログラム・コード手段をその中で実施したコンピュータ可読の媒体を含むコンピュータ・プログラム製品であって、その相互接続モデリング・コンポーネントが、
集積回路設計における個々のクリティカル相互接続ラインを表す伝送ライン・モデルを定義し、かつ
集積回路設計におけるクロス・ラインの影響を受けるクリティカル相互接続ラインを表す前記伝送ライン・モデルに、前記クロス・ラインがそのモデルに与える影響を表す少なくとも１つの回路コンポーネントを介したそのモデルへの接続を含む環境ターミナルを提供するように
適合されたコンピュータ・プログラム製品が提供される。
【００１８】
本発明の他の態様では、集積回路設計におけるクリティカル相互接続ラインをそれぞれの伝送ライン・モデルで表した集積回路設計システムのポストレイアウト抽出コンポーネントをコンピュータに実装させるコンピュータ可読のプログラム・コード手段をその中で実施したコンピュータ可読の媒体を含むコンピュータ・プログラム製品が提供される。このポストレイアウト抽出コンポーネントは、前記伝送ライン・モデルを含む回路コンポーネントおよびそのパラメータを含んだ集積回路のレイアウト設計を、
その設計においてクロス・ラインの影響を受けるクリティカル相互接続ラインを表す伝送ライン・モデルについて、前記クロス・ラインからモデルへの影響を表す少なくとも１つの回路コンポーネントを介した前記モデルへの接続を含み、前記クロス・ラインに接続される環境ターミナルを前記レイアウト設計に含めること、および
レイアウト設計からコンポーネント・パラメータを抽出し、抽出されたコンポーネント・パラメータを設計のシミュレーションに使用すること
によって処理するように適合されている。
【００１９】
本発明はまた、このようなコンピュータ・プログラム製品を含む集積回路設計キットにも適用される。
【００２０】
本発明の好ましい実施形態について添付の図面を参照しながら説明するが、これは例示のためでありこの例に限定されるものではない。
【発明を実施するための最良の形態】
【００２１】
図２は、本発明を実施するＩＣ設計システムの設計プロセスの動作に含まれる主要なコンポーネントを示す概略図である。この図のシステム１０は、システムへの適切な入力によって全体的設計プロセスを制御する設計者へのインタフェースを提供する、コンピュータ上で走る専用のＣＡＤソフトウェアによって実施される。ＣＡＤシステムの主要なソフトウェア・コンポーネントは一般に、図のコンポーネント・ライブラリ１１およびソフトウェア・ツール１２によって表される。コンポーネント・ライブラリ１１には、ＩＣ設計に組み込めるトランジスタ、抵抗などの基本回路コンポーネントが、必要な時に設計者が選択できるように定義されている。このコンポーネント・ライブラリはまた、Ｔライン・モデルを追加のライブラリ要素として定義するためのＴライン・モデリング・コンポーネント１３を含む。この実施形態では、Ｔライン・モデリング・コンポーネントは、既定のＴライン構造のセット、およびＴライン構造の選択されたパラメータ値に基づいてＴライン・モデルを生成する組込みのモデリング・アルゴリズムを含む。モデリング・アルゴリズムについては、以下でさらに論ずる。ソフトウェア・ツール１２は、設計者とインタフェースし、設計プロセス中で必要とされる様々な処理動作を実施するための基本設計ツールを含む。これらのツールは、以下でその動作を説明するポストレイアウト抽出ツール１４や、システムが生成した設計をシミュレートするためのシミュレーション・アルゴリズム１５を含む。
【００２２】
システム１０は、様々なＩＣ技術分野に対する一般化された設計環境を提供することも、特定の設計技術用に専用化することもできる。さらに、システムの様々なコンポーネントを個別に提供することもできる。例えば、コンポーネント・ライブラリ１１は、一連のＩＣ技術分野のための一般化されたライブラリとして、あるいは、より典型的には特定の設計技術用の専用化されたライブラリとしてＩＣ設計キットの形で提供することができる。次に、このライブラリを基本ＩＣ設計システムにロードして、システムを専門技術に適合させることもできる。同様に、基本設計システムにロードするソフトウェア・ツールを個別に提供することもできる。特に、本実施形態の抽出ツール１４は、以下で論ずるように環境ターミナルに対応するように適合され、独立したソフトウェア・コンポーネントとして提供することができる。
【００２３】
図３は、設計システム１０によって実施できる、本発明を実施するためのＩＣ設計フローの基本ステップを示す。図３のステップ２０は、ＩＣの基本設計を定義する最初のステップを表す。このステップの上位レベル設計は、主要設計ブロックを定義し大まかに配置するための基本アーキテクチャ定義およびフロア・プラン定義を含む。この段階では、多層ＩＣ構造の各層を順に処理することができる。例えば、最上位層の信号およびバスを定義し、それらの粗いルーティングを確立し、次いですぐ下の層を同様に調査し、最下位層に到達するまで同様に繰り返すことができる。このステップではまた、基本パワー・グリッド設計を定義し、パワー・ラインのためのメタル層を割り振ることもできる。この時点で、図のステップ２１で示されるようにＴラインとしてモデル化されることになる、各層のクリティカル相互接続が識別される。この場合、クリティカル相互接続と非クリティカル相互接続を識別するために、例えば、相互接続の推定長さやメタル層の割当てなどに関する様々な判断基準を適用することができる。クリティカル相互接続は、高速のデジタル／ミックスト信号の応用例では信号／クロックのスイッチング・スピード（立ち上がり時間）によって、アナログ応用例では信号の帯域幅によって、あるいは特定の用途に大きく依存する所与のラインの信号の保全性およびタイミング要件によっても選択することができる。したがって、適切な判定基準は所与の用途の必要に応じて指定することができる。しかし、一般に所与の設計におけるより長く高速のラインがクリティカル・ラインになるはずであり、またクリティカル・ラインの本数は、通常その設計のラインの総数よりはるかに少なくなるはずである。所与のシステムにおいて、どのような判定基準が適用されたとしても、クリティカル相互接続の選択は設計者の自由裁量であり、設計者の選択入力に応答してシステムでこれらの相互接続が識別される。別法として、所定の判断基準を適用して自動的にクリティカル相互接続を識別するシステムのソフトウェア・ツールを用いて、クリティカル相互接続の全部または一部を識別することもできる。（このような自動識別は、以下で論じる後続の設計段階においても使用でき、ポストレイアウト段階でも、クリティカル相互接続についての設計者の以前の手動選択を検証するために使用することができる）。
【００２４】
図３のフローのステップ２２は、上位レベル設計においてクロス・ラインの影響を受けるクリティカル相互接続を識別するステップを表す。この場合も、該当するクロス・ラインを決定し、所与の相互接続がこのクロス・ラインの影響を受けるかどうか判断するために様々な判断基準を適用することができる。例として、ある種のクロス・ラインだけがこの場合に該当すると見なすことができる。例えば、ある場合には、バスやパワー・グリッドなどのワイヤ・グループを含むラインだけを考慮することができ、または指定された幅を越えるバス／パワー・グリッドだけを考慮することもできる。Ｔラインとクロス・ラインの間の物理的距離に関連する他の制約条件も考えられる。他の例として、マイクロストリップＴライン構造（図４〜７に関して以下で論ずる）の下にあるクロス・ラインは一般に考慮されない。この場合も、影響を受けるクリティカル相互接続の識別は全自動とすることも、あるいは半自動とすることもできる。その場合の識別プロセスは、ソフトウェア・ツールが既定の判定基準に基づいて実施、あるいは支援することになる。別法として、あるいは追加として、識別プロセスを手動で制御することもでき、その場合には、設計者の入力に応答して、影響を受けるクリティカル相互接続がシステムに識別される。いずれの場合においても、図３には、ステップ２２が設計フローのステップ２１に続く別個のステップとして示されているが、設計の相互接続を評価しながらステップ２１と併せてこのステップを実施できることが理解されよう。
【００２５】
クロス・ラインの影響を受けるものも含めたクリティカル相互接続が識別されると、図３のステップ２３で、各クリティカル相互接続のＴライン・モデルが定義される。各クリティカル相互接続について、まずＴライン構造が定義される。この実施形態では、ある相互接続のＴライン構造は、コンポーネント・ライブラリ１１のモデリング・コンポーネント１３においてパラメータ化された構造の既定のセットから望ましい構造を選択することによって定義される。この場合に使用できる構造セットの例が図４から９に示されている。これらの図に示された構造３０ａ〜３０ｆは、本出願人による先行の相互接続対応の設計システムに関する上述の参照中に記載された構造に対応している。各図は、この構造の基本形状の断面を示したものであり、信号ワイヤ、シールド、および（図５および７では）ビアの配置が、様々な要素の幅、厚み、高さ、間隔などの寸法に対応する一般的なパラメータによって定義されている。これらの寸法は、図に示された構造セットにおいてパラメータｗ、ｔｈ、ｈ、ｔｈ＿ｇ、Ｗｇ、Ｗｓ、ｓ、およびｄによって表される。これらの構造の基本的な特徴は、それらが前述の閉環境条件に従っており、電界ラインの大部分および電流リターン・パスがその構造の境界内に含まれることである。図示の例では、構造３０ａ〜３０ｄはマイクロストリップ構造であり、構造３０ｅ〜３０ｆはコプレーナ（ＣＰＷ）構造である。マイクロストリップ構造のうち、構造３０ａおよび３０ｂは単一ワイヤのＴライン構造であり、構造３０ｃおよび３０ｄは特に差動設計に適した２本の結合ワイヤ構造（two-coupled-wire structure）である。マイクロストリップ構造３０ａ〜３０ｄは、この図ではボトム・シールド・レイヤを含んでおり、その結果、導電性シリコン基板（図示せず）への結合を妨げて基板のクロストークを抑制し、またその構造のインダクタンスを低減させてオーバシュート、リンギング、減衰共振など、長いワイヤのインダクタンスに起因する信号の保全性の問題を軽減させる。構造３０ｂおよび３０ｄはまた、信号ラインのサイド・シールドおよびオプションのスタック・ビアを含む。スタック・ビアは、この図ではサイド・シールドとボトム・シールドの間に含まれており、ビアとビアの間隔が、考えられる最短のオンチップ波長より短く設計されているので、サイド・シールドとボトム・シールドが等電位であることが保証される。コプレーナ構造３０ｅ（単一のワイヤ）および３０ｆ（２本の結合ワイヤ）はサイド・シールドだけを有する。このため、設計の柔軟性が増し、ボトム・シールドを使用すると設計が困難になる可能性があるＣＭＯＳ高密度設計に特に有用である。
【００２６】
図４〜９は、この好ましい実施形態で使用されるＴライン構造の特定の例を示すものであるが、他の実施形態においては他の構造を使用することもできる。例えば、トップ・シールドだけ、ボトム・シールドとトップ・シールド、シールドなしなど他のシールド配置を使用することもできる。一例として、差動信号を伝える２本の結合ラインを、追加のシールドを必要とせずに互いにリターン・パスとして働かせることができる。一般に、所与の技術にサポートされた、可能なすべてのメタル層の組合せを信号およびシールドに使用することができるが、構造に関しては、閉環境条件に従う構造が特に好ましい。
【００２７】
図３のステップ２３に戻って、所与のクリティカル相互接続のＴライン構造を選択すると、次いで設計者は、その構造の寸法変数（ｗ、ｔｈなど）を指定し、それによってシステムでＴライン構造の幾何パラメータが定義される。次に、組込みのモデリング・アルゴリズムによって、クリティカル相互接続を表す対応するＴライン・モデルが、選択されたＴライン構造および指定された幾何パラメータに基づいて定義される。その際、様々なモデリング・アルゴリズムが使用できるが、どのようなアルゴリズムを使用するかは本発明にとって重要ではない。しかし、この好ましい実施形態では、本出願人による先行の設計システムと同様に、ＲＬＣラダー・ネットワークに基づいてＴライン・モデルを定義するモデリング・アルゴリズムを使用する。先行の設計システムは、（その関連する内容を参照により本明細書に組み込む）前述の参考文献に詳述されている。したがって、モデリング・アルゴリズムは、構造の選択および幾何パラメータを受け取り、等価なＲＬＣネットワークを構築する。等価なＲＬＣネットワークは、１つまたは複数の（通常は数段の）ＲＬＣセグメントおよび適切な電気パラメータ、すなわちＲＬＣコンポーネントの値を含む（ただし、これらの値は周波数依存の関数として表されることもある）。さらにモデリング・コンポーネントは、前述のクロス・ラインの影響を受ける各クリティカル相互接続について、その相互接続のＴライン・モデルに環境ターミナルを追加する。環境ターミナルは、クロス・ラインのモデルへの影響を表す少なくとも１つの回路コンポーネントを介したそのモデルへの接続を提供する。Ｔライン・モデルの一例が、関連する環境ターミナルとともに図１０に示されている。この図では、一般的なＴライン・モデルが３５で示されており、そのモデルは、モデリング・アルゴリズムによって定義される周波数依存の抵抗Ｒ（ｆ）およびＧ（ｆ）、周波数依存のインダクタンスＬ（ｆ）、ならびに周波数依存のキャパシタンスＣ（ｆ）を含む。環境ターミナルは３６で示されている。この実施形態では、クロス・ラインの影響を表す環境ターミナルのコンポーネントはキャパシタである。このキャパシタンスの値は様々な方法で決定することができる。例えば、相互接続と問題のクロス・ラインの評価に基づいて、設計者が適切なキャパシタンス値を入力してもよく、あるいは相互接続と問題のクロス・ラインに対する指定された判断基準に基づいて、システムのモデリング・コンポーネントもしくはソフトウェア・ツールあるいはその両方が自動的にその値を提供してもよい。本実施形態ではこの初期の設計段階で、クロス・ラインによって示される容量負荷の影響を表す適切なキャパシタンス値を、設計者が推定するものと想定する。（設計者は、様々な電磁ツールを使用してこの推定を支援することもできるし、あるいは単純な「経験則」のセットを使用することもできる）。しかし、以下でさらに論ずるように、この値は後続の設計段階で修正することができる。
【００２８】
図１０は、環境ターミナルの付いたＴライン・モデルの単純な表現を示したものであるが、上述のように、実際には所与のモデルは、通常は同一のＴラインセグメントをいくつか含むことができる。この場合、環境ターミナルは並列接続を含むことになり、並列接続の個々のラインは、Ｔライン・ネットワークのそれぞれのセグメントに、それぞれのコンポーネント（ここではキャパシタ）を介して接続される。この様子を図１１に示す。この図で、個々のキャパシタンス値は、問題のクロス・ラインの状態に応じて同一のことも同一でないこともあり、図１０に関して上述したようにその特定の値が決定される。
【００２９】
次に図３のステップ２３に戻ると、ステップ２３は、図では独立したステップとして表されているが、実際にはステップ２１および２２と併せて実施できることを理解されたい。その理由は、クロス・ラインの影響を受けるかどうかに関わらず、各クリティカル相互接続を識別するときにＴライン・モデルを定義することができるからである。いずれにしても、すべてのクリティカル相互接続のＴライン・モデルが、該当する場合には環境ターミナルも含めて構築されたとき、設計フローのステップ２４に示したように、上位レベル設計から回路設計を構築することができる。このステップでは、トランジスタ、抵抗、接続ワイヤなど様々な回路コンポーネントを定義することができ、この段階でＴライン・モデルは他の回路コンポーネントと同様に処理される。したがって、Ｔライン・モデルが回路設計に含められ、（提供される場合には）環境ターミナルがこの設計における適切なクロス・ラインに接続される。一般に、この段階での予備シミュレーションは、Ｔライン・モデルを含む全体のネットリストに基づいてシミュレーション・ツール１５によって実施されるが、様々な調整を行うことも可能である。例えばこの段階で、必要に応じてＴライン・モデル・パラメータを調整し、追加のクリティカル相互接続、またはクロス・ラインの影響を受ける追加のクリティカル相互接続を識別することもできる。したがってこの段階で、設計に追加の環境ターミナルを含めることができ、また図に示したように、ステップ２４からステップ２３に戻って、追加のＴライン・モデルを定義し回路図に含めることもできる。
【００３０】
設計フローの次の段階では、図３のステップ２５で示されるように物理レイアウト設計が定義される。物理設計では、回路設計のための回路コンポーネントおよび回路パラメータが、必要な場合には調整も含めて取り込まれ、それらのコンポーネントの物理的な位置が指示される。前述のように、Ｔライン・モデルはパラメータ化されたセルとしてレイアウト設計に渡され、その際、例えばＴラインの長さなどに調整を加え、必要ならばモデル・パラメータを改良することができる。したがって、この実施形態では、必要ならステップ２５からもステップ２３に戻って、Ｔライン・モデルを修正することができる。クロス・ラインの形状が明確になるにつれ、この段階で追加の環境ターミナルを付加することもでき、必要ならば環境ターミナルのキャパシタの値を修正することもできる。
【００３１】
物理設計が完了すると、設計フローはポストレイアウト抽出段階を表すステップ２６に進む。このステップは通常、上述した本出願人による以前の設計システムと同様に実施され、シミュレーションのためにレイアウト設計からコンポーネント・パラメータが抽出される。その際、Ｔラインとしてモデル化されたワイヤも認識され、他のライブラリ要素と同様に処理される。Ｔラインとしてモデル化されていない相互接続は、この抽出段階で、従来の設計システムによって提供される限定されているがより速い処理を受ける。その際、抽出ツールは非理想的特性のワイヤについての近似計算を実施する。この抽出ツールは、これらの基本動作に加えて、Ｔラインに関する最終的なポストレイアウト環境情報も提供する。したがってこのツールは、この最終のＴライン環境情報に基づいて図１１の個々のキャパシタンス値を再計算することができる。クロストークの影響をシミュレーション中により正確に反映するために、既存の環境ターミナルのキャパシタンス値を修正し、クロス・ラインへの接続を調整し、必要な場合には新たな環境ターミナルを追加することができる。このようにして抽出ツールは、適切な環境ターミナルがそれら相互の関係を最も良く表現するような形でこの設計のクロス・ラインに接続されることを保証する。次に設計フローのステップ２７で、シミュレーション・ツール１５は、抽出ステップ２６で抽出されたコンポーネント・パラメータに基づいてこの設計のシミュレーションを実施する。したがって、Ｔライン・モデルとレイアウト抽出された他のコンポーネントの両方を含む完全なネットリストがシミュレートされて、そのＩＣの元の設計要件と比較される。このステップで不一致が見つかった場合には、プロセスを以前の設計段階（この実施形態では、図に示したように回路設計ステップ２４）に戻すことができ、それによって適切な調整を行うことができる。しかし、設計フローの様々な段階でクリティカル相互接続を処理するという上述の特徴により、プロセスの一回の実行で設計に成功する高い可能性が提供される。
【００３２】
前述の実施形態により、プロセスの様々な段階でクロス・ラインの影響を反映できる相互接続対応のＩＣ設計プロセスが提供され、非常に効率的なＩＣ設計プロセスがもたらされることが理解されよう。初期の設計段階で、クロス・ラインがもたらす容量負荷をシミュレートするための環境ターミナルを使用することができる。設計プロセスが進みクロス・ラインの形状が明確になるにつれて、環境ターミナルのキャパシタの値を、クロストークの影響をより正確に反映するように調整することができる。最後に、回路詳細の大部分が利用できるようになると、必要に応じて環境ターミナルを追加または修正し、あるいはその両方を実施して、この設計におけるクロス・ラインの影響を最適に表現することができる。したがって、本出願人による先行の相互接続対応の設計プロセスにおいて閉環境概念によって課せられていた制約が、先行の概念の主要なアイデアおよび利点を維持しながら、クロス・ラインのＴライン・パスへの影響を吸収できるように部分的に緩和されることになる。こうして得られる方法を用いると、ＣＭＯＳ設計などの高密度用途を含むハイ・スピード設計応用例の広範な領域を効率的に処理することが可能になる。
【００３３】
特に好ましい実施形態について上で詳述してきたが、記載された実施形態に対し、本発明の範囲を逸脱することなく多くの変更形態および修正形態を実施できることを理解されたい。例えば、前述の実施例における設計プロセスでは、上位レベル設計の形で基本設計を開始したが、基本設計は他の形を取ることもできる。一例として、ある種の小規模ＡＭＳ設計では、設計プロセスがより粗いこともある。上位レベル設計段階が、ＣＡＤシステムによって略式に実施されるかまたは実施されないため、欠如していることもある。この場合には、設計者は全体設計の中のより小さなブロックを設計することによって、実質的に回路設計段階から開始し、クリティカル相互接続の識別をこの段階で始めることができる。次いで、より小さなブロックの集合体を、後の段階で統合して全体設計を形成することができ、この段階で、別のクリティカル相互接続を識別することもできる。したがってこの場合には、より小さなブロックの集合体が、実質的に設計プロセス開始の基本設計を形成することになる。他の例として、上の実施形態ではクロス・ラインの影響を表すために、環境ターミナルはキャパシタを含んでいたが、環境ターミナルは必要に応じて他のコンポーネントを組み込むことができる。現在のところ、クロス・ラインを組み込む設計では、一般に垂直クロス・ラインだけが可能であり、この場合には、クロス・ラインの影響を捕らえるのに容量結合だけで十分である。しかし、システムの動作は垂直クロス・ラインに限られるものではない。例えば、設計で他の角度のクロス・ラインが許容される場合には、このシステムでは、他の影響を表すための他のコンポーネントを設計者が自由に組み込めるようにすることもできる。しかし、非垂直クロス・ラインがある場合でも、誘導性の影響を組み込むことによる複雑さを避けるために、容量性の影響だけを考慮することによって近似することがより望ましいこともある。他の例として、いくつかの実施形態では、バスとパワー・グリッドなど異なるタイプのクロス・ラインを、それぞれに異なる環境ターミナルを使用して個別に処理することもできる。さらに上記の実施形態では、Ｔライン構造の既定のセットが提供されていて適切な構造を簡単に選択することができるが、他の実施形態では、設計者がＴライン構造を定義することもできる。また、Ｔライン・モデルを、モデルの既定のセットから様々なコンポーネント・パラメータとともに選択することによって定義する実施形態も考えられる。この場合にも、選択およびパラメータの指定を設計者が実施することも、あるいは全自動または半自動で実施することもできる。本発明の趣旨および範囲から逸脱せずに、前述の実施形態についての多くの変更形態および修正形態が実施できることは、当業者にとっては明白であろう。
【図面の簡単な説明】
【００３４】
【図１】従来の相互接続対応のＩＣ設計プロセスを示す流れ図である。
【図２】本発明を実施する設計プロセス実装のためのＩＣ設計システムの概略を表す図である。
【図３】本発明を実施する相互接続対応のＩＣ設計プロセスを示す流れ図である。
【図４】図３の設計プロセスで使用できる、（ボトム・シールドおよびオプションのサイド・シールドを有する例示的マイクロストリップ構造の）Ｔライン構造を示す図である。
【図５】図３の設計プロセスで使用できる、（ボトム・シールドおよびオプションのサイド・シールドを有する例示的マイクロストリップ構造の）Ｔライン構造を示す図である。
【図６】図３の設計プロセスで使用できる、（ボトム・シールドおよびオプションのサイド・シールドを有する例示的マイクロストリップ構造の）Ｔライン構造を示す図である。
【図７】図３の設計プロセスで使用できる、（ボトム・シールドおよびオプションのサイド・シールドを有する例示的マイクロストリップ構造の）Ｔライン構造を示す図である。
【図８】図３の設計プロセスで使用できる、（サイド・シールドだけを有する例示的コプレーナ（ＣＰＷ）構造の）Ｔライン構造を示す図である。
【図９】図３の設計プロセスで使用できる、（サイド・シールドだけを有する例示的コプレーナ（ＣＰＷ）構造の）Ｔライン構造を示す図である。
【図１０】図３の設計プロセスで使用する、環境ターミナル付きＴライン・モデルの上位レベル回路表現を示す図である。
【図１１】マルチセグメントＴライン・モデルおよび関連する環境ターミナルの概略を示す図である。
【符号の説明】
【００３５】
１０  ＣＡＤシステム
１１  コンポーネント・ライブラリ
１２  ソフトウェア・ツール
１３  Ｔライン・モデリング・コンポーネント
１４  ポストレイアウト抽出ツール
１５  シミュレーション・アルゴリズム
３５  Ｔライン・モデル、伝送ライン・モデル
３６  環境ターミナル
【図１】
2005158075.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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