(57)【要約】【課題】  データ信号が高速化してもデータ信号の変化点によって生じる電源ノイズを抑制することのできるノイズキャンセル回路を提供する。【解決手段】  クロック信号２６に同期したタイミングで変化しうる第１の２値信号を出力する出力バッファ２０と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する出力バッファ２１と、を備える。また、出力バッファ２０と出力バッファ２１とにおけるそれぞれの出力回路は、同一であって、互いの電源ＶＤＤ及びグランドＧＮＤが共通であるように構成され、電源及びグランド間にノイズを吸収するコンデンサ２４を備える。【選択図】  図１
2005318264.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号に同期したタイミングで変化しうる第１の２値信号を出力する第１の回路と、
前記タイミングにおいて前記第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、前記タイミングにおいて前記第１の２値信号が変化する場合には前記第２の２値信号を変化させずに出力する第２の回路と、
を備えることを特徴とするノイズキャンセル回路。
【請求項２】
前記第１の回路と前記第２の回路とにおけるそれぞれの出力回路は、同一に構成され、互いの電源及びグランドが共通であることを特徴とする請求項１記載のノイズキャンセル回路。
【請求項３】
前記第１の回路と前記第２の回路との電源に対しノイズ吸収用のコンデンサを備えることを特徴とする請求項１または２記載のノイズキャンセル回路。
【請求項４】
前記第１の回路と前記第２の回路とにおけるそれぞれの出力回路には、同一の負荷が接続されることを特徴とする請求項２記載のノイズキャンセル回路。
【請求項５】
前記第１の回路の出力回路は、平衡型の出力信号を出力する回路であることを特徴とする請求項１〜４のいずれか一に記載のノイズキャンセル回路。
【請求項６】
前記第１の回路の入力信号と前記クロック信号とから前記第２の回路の入力信号を生成するキャンセルデータ生成回路を備えることを特徴とする請求項１〜４のいずれか一に記載のノイズキャンセル回路。
【請求項７】
前記キャンセルデータ生成回路は、
前記クロック信号の一方のエッジで前記第１の回路の入力信号をラッチする第１のフリップフロップ回路と、
前記一方のエッジで前記キャンセルデータ生成回路の出力信号をラッチする第２のフリップフロップ回路と、
前記第１の回路の入力信号と前記第１のフリップフロップ回路の出力信号とを入力する第１の排他論理和回路と、
前記第１の排他論理和回路の出力の論理反転信号と前記第２のフリップフロップ回路の出力信号とを入力して前記キャンセルデータ生成回路の出力信号を出力する第２の排他論理和回路と、
を備えることをを特徴とする請求項６記載のノイズキャンセル回路。
【請求項８】
請求項１〜７のいずれか一に記載のノイズキャンセル回路を複数備えることを特徴とするデータ送受信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ノイズキャンセル回路に関し、特に電源ノイズを低減するノイズキャンセル回路に関する。
【背景技術】
【０００２】
ＩＴ（Information Technology）技術等の急速な進歩に伴い、伝送路等におけるデータの伝送速度は、ますます高速化が進んできている。このような高速データ伝送における品質の指標としてジッタがあるが、このジッタ特性を劣化させる一因として入出力回路および内部回路での電源ノイズが挙げられる。この電源ノイズは、複数の入出力回路または内部回路が同時に動作することでノイズ量が大きくなることが知られており、データの変化タイミングを遅延回路等でずらす工夫が行われている。
【０００３】
例えば、特許文献１に記載されているような出力回路が知られている。この出力回路を図６に示し、タイミングチャートを図７に示す。図６において、単純な出力バッファが複数並んでいて、出力回路に入力されるデータ信号Ｉ０〜Ｉｎ−１が同一パターンで変化点のタイミングがそろっている場合、出力信号Ｑ０〜Ｑｎ−１のデータ変化点も全てタイミングがそろってしまい過渡電流が増大し、電源電位ＶＣＣおよび接地電位ＶＳＳが過渡的に大きく揺れてしまう。これを防ぐために図６の例では偶数番目の出力バッファと奇数番目の出力バッファとの回路構成を異なるものにして、互いに出力信号の変化タイミングがそろわないようにしている。図７のタイミングを見ると分かるが、具体的には、偶数番目の回路は、入力信号の立下り（fall）エッジの遅延時間が長くなるようにし、奇数番目の回路は、入力信号の立上り（rise）エッジの遅延時間が長くなるような回路となっている。これにより出力信号の偶数番目と奇数番目は、立上り（rise）および立下り（fall）エッジともお互いにタイミングがずれるようになり、電源電位ＶＣＣおよび接地電位ＶＳＳの過渡的な揺れが分散され、揺れを抑制することが可能となる。
【０００４】
上記の特許文献１では偶数番目の出力バッファ同士、または奇数番目の出力バッファ同士では出力信号の変化タイミングはそろっているので、さらなる電源の揺れ（ノイズ）抑制を実現するには、それぞれの出力バッファを独立に制御することが必要となる。これを実現する技術が特許文献２において開示されている。特許文献２に記載の回路では、隣接する出力バッファのデータ信号と制御信号を、その隣の出力バッファに制御信号として入力することで、自動的に全ての出力バッファのデータ変化タイミングをずらすように工夫されている。
【０００５】
【特許文献１】特開平３−２９０７２１（図１、図３）
【特許文献２】特開平１１−２７１１９（図２）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
低速のデータ信号を扱っている場合には、従来例のようにデータ信号の変化点（エッジ）タイミングをずらしても問題はない。しかし、データ信号が高速化すると、データ信号の１周期に対するタイミングマージンが厳しくなるので、信号のエッジをずらしてノイズの低減対策を行うことは難しくなる。
【０００７】
また、通常は、データ信号の変化点によって生じる過渡的な電位変動（過渡的な電源ノイズ）は、電源間のデカップリングコンデンサ等によって収束し、次のデータ変化点が来るまでに揺れが収まっている。しかし、データ信号の高速化が進むと、あるデータ変化点によって生じた過渡的な電源ノイズが収束するより先に次のデータ変化点がきて、新たな電源ノイズを生じてしまう。この場合、従来のようにデータの変化点を少しずらして電源ノイズを抑えるという手法は、通用しなくなり、むしろ、出力バッファが接続されている電源を対象として電源間のインピーダンスを考慮し、かつデータのパターンを考慮した場合にパターンに含まれる周波数成分のうちどの成分が電源を揺らすのに起因しているかを考慮する必要がある。
【０００８】
図４に出力バッファが接続される電源−ＧＮＤ間のインピーダンス解析を行った結果を示す。図４では高速データ送受信回路で多用される高速インタフェースマクロであるＳｅｒＤｅｓ（Serializer/Deserializer）マクロ内において電源−ＧＮＤ間に挿入されるデカップリング容量値を４通り（×１、×２、×４、×８）に変えてシミュレーションを行っている。数十ＭＨｚから数百ＭＨｚ付近でインピーダンスが大きくなっているが、これはデカップリング容量とボンディングワイヤー等の寄生インダクタとの直列共振点にあたる。この共振点より右の高周波側ではＳｅｒＤｅｓマクロ内のデカップリングコンデンサにより過渡電流は、抑制されるので問題なく、また共振点より左側のおよそ１０ＭＨｚ以下では、ボード上に搭載されるデカップリング容量により抑制可能である。従って問題となるのは、数十ＭＨｚから数百ＭＨｚ付近の電源ノイズであることが分かる。
【０００９】
また、図５には、実際にこの電源インピーダンスの出力バッファ回路に擬似ランダムパターンを通した場合のシミュレーション結果を示す。データ信号の変化点に対して図５に示すように過渡電流が生じ、ＶＤＤ−ＧＮＤ間の電位ノイズは、おおよそ５ｎｓ周期（約２００ＭＨｚ）で揺れている。この場合、従来知られた回路のように隣接バッファのデータエッジをほんの僅かずらしただけでは改善効果は、ほとんど見られない。
【００１０】
したがって、本発明の目的は、データ信号が高速化してもデータ信号の変化点によって生じる電源ノイズを抑制することのできるノイズキャンセル回路を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成する本発明の一つのアスペクトに係るノイズキャンセル回路は、クロック信号に同期したタイミングで変化しうる第１の２値信号を出力する第１の回路と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する第２の回路と、を備える。
【００１２】
第１の回路と第２の回路とにおけるそれぞれの出力回路は、同一に構成され、互いの電源及びグランドが共通であってもよい。
【００１３】
また、第１の回路と第２の回路との電源に対しノイズ吸収用のコンデンサを備えてもよい。
【００１４】
さらに、第１の回路と第２の回路とにおけるそれぞれの出力回路には、同一の負荷が接続されるようにしてもよい。
【００１５】
また、第１の回路の出力回路は、平衡型の出力信号を出力する回路であってもよい。
【００１６】
さらに、第１の回路の入力信号とクロック信号とから第２の回路の入力信号を生成するキャンセルデータ生成回路を備えるようにしてもよい。
【００１７】
また、キャンセルデータ生成回路は、クロック信号の一方のエッジで第１の回路の入力信号をラッチする第１のフリップフロップ回路と、クロック信号の一方のエッジでキャンセルデータ生成回路の出力信号をラッチする第２のフリップフロップ回路と、第１の回路の入力信号と第１のフリップフロップ回路の出力信号とを入力する第１の排他論理和回路と、第１の排他論理和回路の出力の論理反転信号と第２のフリップフロップ回路の出力信号とを入力してキャンセルデータ生成回路の出力信号を出力する第２の排他論理和回路と、を備えてもよい。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、データパターンに依存する電源の過渡電流による低周波成分ノイズをキャンセルするので、回路内部で発生するデータパターンに依存した電源ノイズを抑制することができ、高速通信用マクロにおいてジッタ量を低減することが可能となる。
【発明を実施するための最良の形態】
【００１９】
本発明の実施形態に係るノイズキャンセル回路は、クロック信号（図１の２６）に同期したタイミングで変化しうる第１の２値信号を出力する第１の回路（図１の２０）と、このタイミングにおいて第１の２値信号が変化しない場合には第２の２値信号を変化させて出力し、このタイミングにおいて第１の２値信号が変化する場合には第２の２値信号を変化させずに出力する第２の回路（図１の２１）と、を備える。また、第１の回路（図１の２０）と第２の回路（図１の２１）とにおけるそれぞれの出力回路は、同一に構成され、互いの電源及びグランドが共通であるように構成され、電源及びグランド間に電源ノイズを吸収するコンデンサ（図１の２４）を備える。さらに、第１の回路と第２の回路とにおけるそれぞれの出力回路には、同一の負荷が接続されてもよい。また、第１の回路の出力回路は、平衡型の出力信号を出力する回路であってもよい。さらに、第１の回路の入力信号とクロック信号とから第２の回路の入力信号を生成するキャンセルデータ生成回路（図１の２２）を備える。
【００２０】
以上のように構成されるノイズキャンセル回路は、第１の回路と第２の回路とによって電源に流れる電源ノイズをクロック信号に同期した周期成分のみとしてクロック信号周期の周波数に満たない成分をキャンセルすることで電源ノイズ抑制を図っている。なお、クロック信号周期の周波数以上の高周波成分については、チップ内に電源及びグランド間にノイズを吸収するようなデカップリングキャパシタを設けることで除去することができる。
【実施例１】
【００２１】
次にノイズキャンセル回路についてより詳しく説明する。図１は、本発明の実施例に係るノイズキャンセル回路のブロック図である。図１において、ノイズキャンセル回路１１、・・１ｎは、同様の回路がｎチャネル分存在し、データ送受信装置を構成している例を表す。以下では、チャネル１のノイズキャンセル回路１１について説明する。
【００２２】
ノイズキャンセル回路１１は、出力バッファ２０、２１、キャンセルデータ生成回路２２、パラレル／シリアル変換回路２３を備える。クロック信号２６に同期するパラレルデータ信号２５は、パラレル／シリアル変換回路２３によってシリアルデータとなってノード２７に現れる。このシリアルデータは、出力バッファ２０によってバッファリングされ、出力端子２８、２９から平衡型の信号として出力される。一方、ノード２７のシリアルデータは、クロック信号２６と共にキャンセルデータ生成回路２２に入力される。キャンセルデータ生成回路２２は、クロック信号２６に同期したタイミングにおいてノード２７のシリアルデータが変化しない場合にはノード３５のシリアルデータを変化させて出力し、ノード２７のシリアルデータが変化する場合にはノード３５のシリアルデータを変化させずに出力する。ノード３５のシリアルデータは、出力バッファ２１によってバッファリングされる。
【００２３】
図１に示すノイズキャンセル回路は、出力バッファのデータパターンに依存する電源ノイズを抑制する回路構成例である。通常のＳｅｒＤｅｓマクロでは出力バッファ２０は、パラレル／シリアル変換回路２３の出力が入力される構成になっており、電源ノイズ低減の対象となる出力バッファ２０のノード２７にパラレル／シリアル変換回路２３の出力が接続される。この出力バッファ２０の近傍には出力バッファ２０を複製する回路（レプリカ回路）として出力バッファ２１を配置する。すなわち、出力バッファ２０と同一の構成である出力バッファ２１が配置される。ただし、出力バッファ２１は、入力信号の変動によって電源に流れる電流に関して出力バッファ２０と同一であれば必ずしも構成が全く同一でなくとも構わない。
【００２４】
ノード２７の信号をキャンセルデータ生成回路２２を介してノード３５の信号とし、この信号を出力バッファ２１に入力する。また、出力バッファ２０と出力バッファ２１との電源端子および接地端子は、互いに共通にコンデンサ２４へ接続され、それぞれ電源ＶＤＤおよび接地ＧＮＤに接続される。なお、図１において出力バッファ２１の出力には何も負荷が接続されない例を示すが、出力バッファ２０の負荷と同等の負荷を接続してもよい。また、図１の出力バッファ２０の出力は、平衡型である例を示したが、非平衡型であってもよい。
【００２５】
図２は、図１におけるキャンセルデータ生成回路（ＳＳＯ（Simultaneous Switching Outputs）  Ｃａｎｃｅｌ回路）の具体的な回路図の例である。キャンセルデータ生成回路は、Ｄフリップフロップ回路３１、３３、一致回路３２、排他論理和回路３４を備える。Ｄフリップフロップ回路３１は、クロック信号２６の立ち上がりエッジでノード２７の入力信号をラッチする。Ｄフリップフロップ回路３３は、クロック信号２６の立ち上がりエッジでキャンセルデータ生成回路２２のノード３５上の出力信号をラッチする。一致回路３２は、ノード２７の入力信号とＤフリップフロップ回路３１の出力信号とを入力する。排他論理和回路３４は、一致回路３２の出力信号とＤフリップフロップ回路３３の出力信号とを入力してキャンセルデータ生成回路２２の出力信号をノード３５に出力する。
【００２６】
なお、キャンセルデータ生成回路２２は、図２の構成に限らず、クロック信号２６に同期したタイミングにおいてノード２７のシリアルデータが変化しない場合にはノード３５のシリアルデータを変化させて出力し、ノード２７のシリアルデータが変化する場合にはノード３５のシリアルデータを変化させずに出力するように構成すればよい。
【００２７】
次に、本実施例に係るノイズキャンセル回路の動作について説明する。図３に示す様に、出力バッファ２０のノード２７に対し図３に示すようなデータが入力されたとき、出力バッファ２０に過渡的な電流（ダイナミック電流）が流れる。これによりＶＤＤ−ＧＮＤ間の電位差が変動する。この電位差の波形は、データパターンがランダムであればあるほど広い周波数成分を含むことになる。
【００２８】
ノード２７のデータパターンおよびダイナミック電流に対して、データ変化点があるところでは変化させず、データ変化点のないところではデータを変化させるようなデータパターンをノード３５に与え、レプリカ回路として存在する出力バッファ２１をこのパターンで駆動することで図３に示すようなノード３５のデータパターンと電流波形が生成される。
【００２９】
このノード２７とノード３５の波形により生じる、出力バッファ２０と出力バッファ２１との共通電源に流れるダイナミック電流波形は、両方の電流波形を足し合わせたものとなり、一定間隔（クロック信号の周波数ｆの周期）の電流波形になる。この電流波形は、原理的にはｆ未満の周波数成分を含まないものである。
【００３０】
従って、図４に示したように、電源インピーダンスが数十ＭＨｚ〜数百ＭＨｚで共振点を持つような場合でも、その共振点に対するデータの周波数成分が存在しないようにすることができ、電源ノイズが大きくなることを防ぐことができる。また、図３の場合、ｆ以上の高周波成分が増加することになるが、通常高周波成分は回路内（マクロ内）のデカップリング素子によって抑制可能である。実際にシミュレーションで確認した結果を図３に示してあるが、ＶＤＤ−ＧＮＤ間の電源ノイズは、シミュレーションのスタート時点の過渡的な部分ではノイズが大きいが、その後十分抑制されていることが示される。
【００３１】
従来例では、データのパスに遅延回路を挿入するなどしてデータの変化点のタイミングをずらしていたが、これは高速時にデータのDuty歪みを生じ、タイミングマージンを減少させるという問題があり、現実的には適用が難しかった。
【００３２】
これに対し本発明では、図１に示す様に、本来のデータパス、すなわちパラレル／シリアル変換回路２３および出力バッファ２０には何も挿入せず、出力バッファ２１を配置させてキャンセルデータ生成回路２２により分岐させたデータからノイズキャンセルを行うような波形を生成する方法をとっている。従って、従来の問題点であった、データの変化点のタイミングに影響を及ぼすようなことがない。
【００３３】
ダイナミック電流を生じるドライバの代表例としてはＣＭＯＳを変形させたプッシュプルタイプがある。このドライバは、低消費電力で素子サイズに対する駆動能力が高いという利点があるが、動作ノイズが大きいことが知られている。本発明を適用することで同時動作ノイズが低減され、適用範囲が格段に拡大する。
【図面の簡単な説明】
【００３４】
【図１】本発明の実施例に係るノイズキャンセル回路のブロック図である。
【図２】本発明の実施例に係るキャンセルデータ生成回路の回路図である。
【図３】本実施例に係るノイズキャンセル回路を適用した際の各部の波形を表す図である。
【図４】出力バッファが接続される電源−ＧＮＤ間のインピーダンスの解析結果を表す図である。
【図５】出力バッファ回路に擬似ランダムパターンを通した場合のシミュレーション結果を示す図である。
【図６】従来の出力回路の例を表す回路図である。
【図７】従来の出力回路におけるタイミングチャート図である。
【符号の説明】
【００３５】
１１、・・１ｎ  ノイズキャンセル回路
２０、２１  出力バッファ
２２  キャンセルデータ生成回路
２３  パラレル／シリアル変換回路
２４  コンデンサ
２５  パラレルデータ信号
２６  クロック信号
２７、３５  ノード
２８、２９  出力端子
３１、３３  Ｄフリップフロップ回路
３２  一致回路
３４  排他論理和回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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