(57)【要約】  【課題】  テストモード及び通常動作モードのそれぞれにおいて、入力端子、又は、信号の入出力に用いられる双方向端子に接続されるプルダウン／プルアップ素子の電気的接続を制御することが可能な半導体集積回路を提供する。  【解決手段】  半導体集積回路は、通常動作モードとテストモードとを有する半導体集積回路であって、少なくとも外部回路から信号を入力する端子と、該端子を選択的にプルダウン又はプルアップするためのプルダウン／プルアップ素子ＱＮ１、ＱＮ２、・・・と、通常動作モードにおいては第１の信号に従ってプルダウン／プルアップ素子を制御し、テストモードにおいては第２の信号に従ってプルダウン／プルアップ素子を制御する制御回路１０とを具備する。【選択図】  図１
2005156384.tif 000002
【特許請求の範囲】
【請求項１】
通常動作モードとテストモードとを有する半導体集積回路であって、
少なくとも外部回路から信号を入力する端子と、
前記端子を選択的にプルダウン又はプルアップするためのプルダウン／プルアップ素子と、
通常動作モードにおいては第１の信号に従って前記プルダウン／プルアップ素子を制御し、テストモードにおいては第２の信号に従って前記プルダウン／プルアップ素子を制御する制御回路と、
を具備する半導体集積回路。
【請求項２】
前記プルダウン／プルアップ素子が、前記端子をプルダウンするためのＮチャネルＭＯＳトランジスタを含み、前記制御回路が、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、
通常動作モードにおいて前記第１のＰチャネルＭＯＳトランジスタ又は前記第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
テストモードにおいて前記第２のＰチャネルＭＯＳトランジスタ又は前記第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
を含み、前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタの出力信号、又は、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの出力信号を前記プルダウン／プルアップ素子のトランジスタのゲートに供給する、請求項１記載の半導体集積回路。
【請求項３】
前記プルダウン／プルアップ素子が、前記端子をプルアップするためのＰチャネルＭＯＳトランジスタを含み、前記制御回路が、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、
通常動作モードにおいて前記第１のＰチャネルＭＯＳトランジスタ又は前記第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
テストモードにおいて前記第２のＰチャネルＭＯＳトランジスタ又は前記第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタの出力信号、又は、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの出力信号を反転して前記プルダウン／プルアップ素子のトランジスタのゲートに供給するインバータと、
を含む、請求項１記載の半導体集積回路。
【請求項４】
前記端子が、入力モードにおいて外部回路から信号を入力するために用いられ、出力モードにおいて外部回路に信号を出力するために用いられる、請求項１記載の半導体集積回路。
【請求項５】
前記制御回路が、入力モードにおいては、第１及び第２の信号に従って前記プルダウン／プルアップ素子を制御し、出力モードにおいては、第１及び第２の信号にかかわらず前記プルダウン／プルアップ素子を電気的に切り離す、請求項４記載の半導体集積回路。
【請求項６】
前記プルダウン／プルアップ素子が、前記端子をプルダウンするためのＮチャネルＭＯＳトランジスタを含み、前記制御回路が、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、
通常動作モードにおいて前記第１のＰチャネルＭＯＳトランジスタ又は前記第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
テストモードにおいて前記第２のＰチャネルＭＯＳトランジスタ又は前記第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタの出力信号、又は、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの出力信号を反転して出力するインバータと、
前記インバータの出力信号と出力モードにおいてハイレベルとなる信号との論理和を求め、これを反転して前記プルダウン／プルアップ素子のトランジスタのゲートに供給するＮＯＲ回路と、
を含む、請求項５記載の半導体集積回路。
【請求項７】
前記プルダウン／プルアップ素子が、前記端子をプルアップするためのＰチャネルＭＯＳトランジスタを含み、前記制御回路が、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、
ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、
通常動作モードにおいて前記第１のＰチャネルＭＯＳトランジスタ又は前記第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
テストモードにおいて前記第２のＰチャネルＭＯＳトランジスタ又は前記第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、
前記第１のＰチャネルＭＯＳトランジスタ及び前記第１のＮチャネルＭＯＳトランジスタの出力信号、又は、前記第２のＰチャネルＭＯＳトランジスタ及び前記第２のＮチャネルＭＯＳトランジスタの出力信号を反転して出力する第１のインバータと、
前記第１のインバータの出力信号と出力モードにおいてハイレベルとなる信号との論理和を求め、これを反転して出力するＮＯＲ回路と、
前記ＮＯＲ回路の出力信号を反転して前記プルダウン／プルアップ素子のトランジスタのゲートに供給する第２のインバータと、
を含む、請求項５記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力リークの測定や静止電流の測定等のテストを容易に行うことを可能にする半導体集積回路に関する。
【背景技術】
【０００２】
図１０に、入力端子（入力パッド）にプルダウン素子又はプルアップ素子が接続された従来の半導体集積回路の入力回路を示す。ここで、図１０の（Ａ）は、入力端子にプルダウン素子が接続された入力回路を示す図であり、図１０の（Ｂ）は、入力端子にプルアップ素子が接続された入力回路を示す図である。
【０００３】
図１０の（Ａ）においては、入力端子に接続されるプルダウン素子として、ＮチャネルＭＯＳトランジスタ１０１が用いられている。トランジスタ１０１のゲートはハイレベル（電源電位ＶＤＤ）に固定されており、ソースはローレベル（接地電位）に接続されている。これにより、トランジスタ１０１がオンするので、トランジスタ１０１のドレインに接続されている入力端子をローレベルにプルダウンすることができる。しかしながら、入力端子と接地電位との間がプルダウン素子によって導通しているので、入力端子のローレベル側のリークテストを行うことができないという問題があった。
【０００４】
また、図１０の（Ｂ）においては、入力端子に接続されるプルアップ素子として、ＰチャネルＭＯＳトランジスタ１０２が用いられている。トランジスタ１０２のゲートはローレベル（接地電位）に固定されており、ソースはハイレベル（電源電位ＶＤＤ）に接続されている。これにより、トランジスタ１０２がオンするので、トランジスタ１０２のドレインに接続されている入力端子をハイレベルにプルアップすることができる。しかしながら、入力端子と電源電位ＶＤＤとの間がプルアップ素子によって導通しているので、入力端子のハイレベル側のリークテストを行うことができないという問題があった。
【０００５】
そこで、半導体集積回路に、テストモードにおいてプルダウン素子又はプルアップ素子を電気的に切り離すコントロール回路を内蔵することにより、プルダウン素子が接続されている入力端子のローレベル側のリークテストや、プルアップ素子が接続されている入力端子のハイレベル側のリークテストを行うことができる。
【０００６】
図１１に、プルダウン素子又はプルアップ素子の電気的接続を制御するコントロール回路を備えた従来の半導体集積回路の入力回路を示す。
図１１の（Ａ）に示す入力回路は、プルダウン素子であるＮチャネルＭＯＳトランジスタ１０１と、コントロール回路１０３とを含んでいる。コントロール回路１０３は、ＮＯＲ回路１０３ａによって構成され、テストモード及び通常動作モードの内のいずれか一方を表すＴＳ信号（テストモード・セレクト信号）と、プルアップ動作又はプルダウン動作を制御するためのＰＣ信号（プルアップ／ダウン・コントロール信号）とに基づいて、トランジスタ１０１のオン／オフ動作を制御する。なお、ＴＳ信号は、通常動作モードにおいてローレベル（接地電位）であり、テストモードにおいてハイレベル（電源電位ＶＤＤ）となる。
【０００７】
このように入力回路を構成することにより、ＴＳ信号がハイレベルとなるテストモードにおいては、ＰＣ信号に依存せずにトランジスタ１０１をオフすることができるので、プルダウン動作が行われず、入力端子のローレベル側のリークテストを行うことができる。
【０００８】
また、図１１の（Ｂ）に示す入力回路は、プルアップ素子であるＰチャネルＭＯＳトランジスタ１０２と、コントロール回路１０４とを含んでいる。コントロール回路１０４は、ＮＯＲ回路１０４ａ及びインバータ１０４ｂによって構成され、ＴＳ信号と、ＰＣ信号とに基づいて、トランジスタ１０２のオン／オフ動作を制御する。
【０００９】
このように入力回路を構成することにより、ＴＳ信号がハイレベルとなるテストモードにおいては、ＰＣ信号に依存せずにトランジスタ１０２をオフすることができるので、プルアップ動作が行われず、入力端子のハイレベル側のリークテストを行うことができる。
【００１０】
関連する技術として、下記の特許文献１には、入力端子に電位固定用のプルアップ、あるいはプルダウン素子を備えた半導体装置について述べられている。この特許文献１によれば、バルク規模の大小によらず、また、入出力セルの数の多少にもよらない、常に最適な特性の入力端子プルアップ・プルダウン抵抗とその制御回路を容易に設計することができる。
【００１１】
しかしながら、テストモードにおいては、入力端子のプルアップ・プルダウン抵抗が強制的に切り離されて入力端子がフローティング状態となるので、テストモードにおいて半導体装置の静止電流を測定する場合には、入力端子がフローティング状態となるのを防ぐために、全ての入力端子に信号を入力する必要がある。また、テスタを用いた測定や信頼性試験においても、全ての入力端子に信号を入力する必要がある。
【特許文献１】特開平７−１７６６１８号公報（第１，３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで、上記の点に鑑み、本発明は、テストモード及び通常動作モードのそれぞれにおいて、入力端子、又は、信号の入出力に用いられる双方向端子に接続されるプルダウン／プルアップ素子の電気的接続を制御することが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明に係る半導体集積回路は、通常動作モードとテストモードとを有する半導体集積回路であって、少なくとも外部回路から信号を入力する端子と、該端子を選択的にプルダウン又はプルアップするためのプルダウン／プルアップ素子と、通常動作モードにおいては第１の信号に従ってプルダウン／プルアップ素子を制御し、テストモードにおいては第２の信号に従ってプルダウン／プルアップ素子を制御する制御回路とを具備する。
【００１４】
ここで、プルダウン／プルアップ素子が、該端子をプルダウンするためのＮチャネルＭＯＳトランジスタを含み、制御回路が、ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、通常動作モードにおいて第１のＰチャネルＭＯＳトランジスタ又は第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、テストモードにおいて第２のＰチャネルＭＯＳトランジスタ又は第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタとを含み、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタの出力信号、又は、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタの出力信号をプルダウン／プルアップ素子のトランジスタのゲートに供給するようにしても良い。
【００１５】
あるいは、プルダウン／プルアップ素子が、該端子をプルアップするためのＰチャネルＭＯＳトランジスタを含み、制御回路が、ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、通常動作モードにおいて第１のＰチャネルＭＯＳトランジスタ又は第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、テストモードにおいて第２のＰチャネルＭＯＳトランジスタ又は第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタの出力信号、又は、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタの出力信号を反転してプルダウン／プルアップ素子のトランジスタのゲートに供給するインバータとを含むようにしても良い。
【００１６】
さらに、該端子が、入力モードにおいて外部回路から信号を入力するために用いられ、出力モードにおいて外部回路に信号を出力するために用いられるようにしても良い。
その場合に、制御回路が、入力モードにおいては、第１及び第２の信号に従ってプルダウン／プルアップ素子を制御し、出力モードにおいては、第１及び第２の信号にかかわらずプルダウン／プルアップ素子を電気的に切り離すようにしても良い。
【００１７】
ここで、プルダウン／プルアップ素子が、該端子をプルダウンするためのＮチャネルＭＯＳトランジスタを含み、制御回路が、ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、通常動作モードにおいて第１のＰチャネルＭＯＳトランジスタ又は第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、テストモードにおいて第２のＰチャネルＭＯＳトランジスタ又は第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタの出力信号、又は、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタの出力信号を反転して出力するインバータと、インバータの出力信号と出力モードにおいてハイレベルとなる信号との論理和を求め、これを反転してプルダウン／プルアップ素子のトランジスタのゲートに供給するＮＯＲ回路とを含むようにしても良い。
【００１８】
あるいは、プルダウン／プルアップ素子が、該端子をプルアップするためのＰチャネルＭＯＳトランジスタを含み、制御回路が、ゲートに印加される第１の信号を反転してドレインから出力する第１のＰチャネルＭＯＳトランジスタと、ゲートに印加される第１の信号を反転してドレインから出力する第１のＮチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＰチャネルＭＯＳトランジスタと、ゲートに印加される第２の信号を反転してドレインから出力する第２のＮチャネルＭＯＳトランジスタと、通常動作モードにおいて第１のＰチャネルＭＯＳトランジスタ又は第１のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、テストモードにおいて第２のＰチャネルＭＯＳトランジスタ又は第２のＮチャネルＭＯＳトランジスタを活性化する複数のトランジスタと、第１のＰチャネルＭＯＳトランジスタ及び第１のＮチャネルＭＯＳトランジスタの出力信号、又は、第２のＰチャネルＭＯＳトランジスタ及び第２のＮチャネルＭＯＳトランジスタの出力信号を反転して出力する第１のインバータと、第１のインバータの出力信号と出力モードにおいてハイレベルとなる信号との論理和を求め、これを反転して出力するＮＯＲ回路と、ＮＯＲ回路の出力信号を反転してプルダウン／プルアップ素子のトランジスタのゲートに供給する第２のインバータとを含むようにしても良い。
【発明の効果】
【００１９】
本発明によれば、通常動作モードにおいては第１の信号に従ってプルダウン／プルアップ素子を制御し、テストモードにおいては第２の信号に従ってプルダウン／プルアップ素子を制御する制御回路を備えることにより、テストモード及び通常動作モードのそれぞれにおいて入力端子又は双方向端子に接続されるプルダウン／プルアップ素子の電気的接続を制御することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
本発明の一実施形態に係る半導体集積回路は、外部回路から信号を入力するために用いられる入力端子（入力パッド）のプルダウン動作を行う入力回路とプルアップ動作を行う入力回路、及び、信号の入出力に用いられる双方向端子（双方向パッド）のプルダウン動作を行う入出力回路とプルアップ動作を行う入出力回路の内の１つ以上を備えている。そこで、これらの回路について順に説明する。
【００２１】
まず、入力端子のプルダウン動作を行う入力回路について説明する。
図１に、本発明の一実施形態に係る半導体集積回路において入力端子のプルダウン動作を行う入力回路を示す。図１に示すように、この入力回路は、複数の入力端子と、これらの入力端子にそれぞれ接続された複数の入力バッファＢ１１、Ｂ１２・・・と、これらの入力端子にそれぞれ接続されたプルダウン素子であるＮチャネルＭＯＳトランジスタＱＮ１、ＱＮ２・・・と、これらのトランジスタＱＮ１、ＱＮ２・・・のオン／オフ動作を制御するための制御信号を生成する制御信号生成回路１０とを含んでいる。
【００２２】
制御信号生成回路１０は、テストモード及び通常動作モードの内のいずれか一方を表すＴＳ信号（テストモード・セレクト信号）と、テストモードにおいてプルアップ動作又はプルダウン動作を制御するためのＴＰＣ信号（テストモード・プルアップ／ダウン・コントロール信号）と、通常動作モードにおいてプルアップ動作又はプルダウン動作を制御するためのＰＣ信号（プルアップ／ダウン・コントロール信号）とに基づいて、トランジスタＱＮ１、ＱＮ２・・・のオン／オフ動作を制御するための制御信号を生成する。なお、ＴＳ信号は、通常動作モードにおいてローレベル（電源電位ＶＳＳ）であり、テストモードにおいてハイレベル（電源電位ＶＤＤ）となる。
【００２３】
図２に、図１における制御信号生成回路の構成を示す。図２に示すように、制御信号生成回路１０は、ＴＳ信号を反転するインバータ１１及び２１と、ＴＳ信号がゲートに印加されるＰチャネルＭＯＳトランジスタ１２及びＮチャネルＭＯＳトランジスタ２５と、インバータ１１によって反転されたＴＳ信号がゲートに印加されるＰチャネルＭＯＳトランジスタ１３と、インバータ２１によって反転されたＴＳ信号がゲートに印加されるＮチャネルＭＯＳトランジスタ２３とを含んでいる。
【００２４】
さらに、制御信号生成回路１０は、ＴＰＣ信号がゲートに印加されるＰチャネルＭＯＳトランジスタ１４及びＮチャネルＭＯＳトランジスタ２４と、ＰＣ信号がゲートに印加されるＰチャネルＭＯＳトランジスタ１５及びＮチャネルＭＯＳトランジスタ２２とを含んでいる。
【００２５】
トランジスタ１２及び１４のソースは、電源電位ＶＤＤに接続されており、トランジスタ１２及び１４のドレインは、トランジスタ１３及び１５のソースに接続されている。また、トランジスタ２３及び２５のソースは、電源電位ＶＳＳ（本実施形態においては接地電位とする）に接続されており、トランジスタ２３及び２５のドレインは、トランジスタ２２及び２４のソースにそれぞれ接続されている。さらに、トランジスタ１３、１５、２２、２４のドレインは互いに接続されており、この接続点における信号が制御信号として出力される。
【００２６】
テストモードにおいて、ＴＳ信号がハイレベルであるときには、ＴＰＣ信号がゲートに印加されるトランジスタ１４又は２４が、トランジスタ１３及び２５によって活性化される。一方、通常動作モードにおいて、ＴＳ信号がローレベルであるときには、ＰＣ信号がゲートに印加されるトランジスタ１５又は２２が、トランジスタ１２及び２３によって活性化される。
【００２７】
次に、図１に示す入力回路の動作について説明する。図３は、図１に示す入力回路の動作を説明するための図である。ここで、「１」は、信号がハイレベルであることを表し、「０」は、信号がローレベルであることを表している。また、「×」は、信号のレベルに依存しないことを表している。
【００２８】
制御信号生成回路１０は、図３に示すように、ＴＳ信号がハイレベル「１」となるテストモードにおいて、ＴＰＣ信号がハイレベル「１」である場合に、制御信号をローレベル「０」としてトランジスタＱＮ１、ＱＮ２・・・をオフさせ、ＴＰＣ信号がローレベル「０」である場合に、制御信号をハイレベル「１」としてトランジスタＱＮ１、ＱＮ２・・・をオンさせる。
【００２９】
一方、制御信号生成回路１０は、ＴＳ信号がローレベル「０」となる通常動作モードにおいては、ＰＣ信号がハイレベル「１」である場合に、制御信号をローレベル「０」としてトランジスタＱＮ１、ＱＮ２・・・をオフさせ、ＰＣ信号がローレベル「０」である場合に、制御信号をハイレベル「１」としてトランジスタＱＮ１、ＱＮ２・・・をオンさせる。
【００３０】
このように入力回路を構成することにより、テストモード及び通常動作モードのそれぞれにおいて、プルダウン素子であるトランジスタＱＮ１、ＱＮ２・・・のオン／オフ動作を制御することが可能となる。即ち、テストモードにおいてトランジスタＱＮ１、ＱＮ２・・・をオフすることにより、入力端子のローレベル側のリークテストを行うことが可能となり、テストモードにおいてトランジスタＱＮ１、ＱＮ２・・・をオンすることにより、静止電流の測定や信頼性試験等において、フローティング状態を回避するための設定を容易に行うことができる。
【００３１】
次に、入力端子のプルアップ動作を行う入力回路について説明する。
図４に、本発明の一実施形態に係る半導体集積回路において入力端子のプルアップ動作を行う入力回路を示す。図４に示すように、この入力回路は、複数の入力端子と、これらの入力端子にそれぞれ接続された複数の入力バッファＢ１１、Ｂ１２・・・と、これらの入力端子にそれぞれ接続されたプルアップ素子であるＰチャネルＭＯＳトランジスタＱＰ１、ＱＰ２・・・と、これらのトランジスタＱＰ１、ＱＰ２・・・のオン／オフ動作を制御するための制御信号を生成する制御信号生成回路１０と、制御信号生成回路１０によって生成された制御信号を反転して反転制御信号を出力するインバータ５とを含んでいる。
【００３２】
ここで、制御信号生成回路１０としては、図２に示す回路と同一の回路を用いることができる。制御信号生成回路１０から出力される制御信号を反転させた反転制御信号をトランジスタＱＰ１、ＱＰ２・・・のゲートに印加することにより、図１に示す入力回路と同一の信号条件の下で、プルアップ動作を制御することが可能である。
【００３３】
次に、図４に示す入力回路の動作について説明する。図５は、図４に示す入力回路の動作を説明するための図である。図５に示すように、ＴＳ信号がハイレベル「１」となるテストモードにおいて、ＴＰＣ信号がハイレベル「１」である場合に、制御信号生成回路１０によって生成されたローレベル「０」の制御信号が、インバータ５によって反転されて、ハイレベル「１」の反転制御信号となる。したがって、トランジスタＱＰ１、ＱＰ２・・・はオフする。また、ＴＰＣ信号がローレベル「０」である場合には、制御信号生成回路１０によって生成されたハイレベル「１」の制御信号が、インバータ５によって反転されて、ローレベル「０」の反転制御信号となる。したがって、トランジスタＱＰ１、ＱＰ２・・・はオンする。
【００３４】
一方、ＴＳ信号がローレベル「０」となる通常動作モードにおいては、ＰＣ信号がハイレベル「１」である場合に、制御信号生成回路１０によって生成されたローレベル「０」の制御信号が、インバータ５によって反転されて、ハイレベル「１」の反転制御信号となる。したがって、トランジスタＱＰ１、ＱＰ２・・・はオフする。また、ＰＣ信号がローレベル「０」である場合には、制御信号生成回路１０によって生成されたハイレベル「１」の制御信号が、インバータ５によって反転されて、ローレベル「０」の反転制御信号となる。したがって、トランジスタＱＰ１、ＱＰ２・・・はオンする。
【００３５】
このように入力回路を構成することにより、テストモード及び通常動作モードのそれぞれにおいて、プルアップ素子であるトランジスタＱＰ１、ＱＰ２・・・のオン／オフ動作を制御することが可能となる。即ち、テストモードにおいてトランジスタＱＰ１、ＱＰ２・・・をオフすることにより、入力端子のハイレベル側のリークテストを行うことが可能となり、テストモードにおいてトランジスタＱＰ１、ＱＰ２・・・をオンすることにより、静止電流の測定や信頼性試験等において、フローティング状態を回避するための設定を容易に行うことができる。
【００３６】
次に、双方向端子のプルダウン動作を行う入出力回路について説明する。
図６に、本発明の一実施形態に係る半導体集積回路において双方向端子のプルダウン動作を行う入出力回路を示す。図６に示すように、この入出力回路は、複数の双方向端子と、これらの双方向端子にそれぞれ接続された複数の入力バッファＢ１１、Ｂ１２・・・と、これらの双方向端子にそれぞれ接続された複数の出力バッファＢ２１、Ｂ２２・・・と、これらの双方向端子にそれぞれ接続されたプルダウン素子であるＮチャネルＭＯＳトランジスタＱＮ１、ＱＮ２・・・と、制御信号を生成する制御信号生成回路１０と、制御信号生成回路１０によって生成された制御信号に基づいて双方向用制御信号を生成する双方向用制御信号生成回路３０とを含んでいる。
【００３７】
双方向端子は、信号の入力のためと信号の出力のためとの両方に用いられるが、双方向端子に信号を入力する場合には、出力バッファＢ２１、Ｂ２２・・・の出力をハイインピーダンスにする必要がある。したがって、出力バッファとしては、出力インピーダンスの制御が可能なスリー（トライ）ステートバッファが用いられる。この入出力回路においては、一群の双方向端子が信号の入力のために用いられる入力モードであるか信号の出力のために用いられる出力モードであるかを表すＰＤＶＰ信号に基づいて、スリーステートバッファの出力インピーダンスが制御される。
【００３８】
一方、双方向端子から信号を出力する場合には、双方向端子をプルダウンしないようにする必要がある。したがって、この入出力回路においては、ＰＤＶＰ信号に基づいて、双方向用制御信号生成回路３０が、双方向用制御信号を生成する。なお、制御信号生成回路１０としては、図２に示す回路と同一の回路を用いることができる。
【００３９】
ここで、ＰＤＶＰ信号は、入力モードにおいてハイレベルとなり、出力モードにおいてローレベルとなる。双方向用制御信号生成回路３０は、制御信号生成回路１０によって生成された制御信号を反転するインバータ３１と、ＰＤＶＰ信号を反転するインバータ３２と、インバータ３１及び３２から出力される信号の論理和を求め、それを反転して出力するＮＯＲ回路３３とを含んでいる。
【００４０】
次に、図６に示す入出力回路の動作について説明する。図７は、図６に示す入出力回路の動作を説明するための図である。制御信号生成回路１０は、図７に示すように、ＴＳ信号がハイレベル「１」となるテストモードにおいて、ＴＰＣ信号がハイレベル「１」である場合に、制御信号をローレベル「０」とし、ＴＰＣ信号がローレベル「０」である場合に、制御信号をハイレベル「１」とする。
【００４１】
一方、制御信号生成回路１０は、ＴＳ信号がローレベル「０」となる通常動作モードにおいては、ＰＣ信号がハイレベル「１」である場合に、制御信号をローレベル「０」とし、ＰＣ信号がローレベル「０」である場合に、制御信号をハイレベル「１」とする。
【００４２】
また、双方向用制御信号生成回路３０は、ＰＤＶＰ信号がハイレベル「１」となる入力モードにおいて、制御信号がローレベル「０」である場合に、双方向用制御信号をローレベル「０」としてトランジスタＱＮ１、ＱＮ２・・・をオフさせ、制御信号がハイレベル「１」である場合に、双方向用制御信号をハイレベル「１」としてトランジスタＱＮ１、ＱＮ２・・・をオンさせる。
【００４３】
一方、双方向用制御信号生成回路３０は、ＰＤＶＰ信号がローレベル「０」となる出力モードにおいては、双方向用制御信号を常にローレベル「０」としてトランジスタＱＮ１、ＱＮ２・・・をオフさせる。このように入出力回路を構成することにより、双方向端子を信号の出力のために用いるときには、トランジスタＱＮ１、ＱＮ２・・・を常にオフすることができる。
【００４４】
次に、双方向端子のプルアップ動作を行う入出力回路について説明する。
図８に、本発明の一実施形態に係る半導体集積回路において双方向端子のプルアップ動作を行う入出力回路を示す。図８に示すように、この入出力回路は、複数の双方向端子と、これらの双方向端子にそれぞれ接続された複数の入力バッファＢ１１、Ｂ１２・・・と、これらの双方向端子にそれぞれ接続された複数の出力バッファＢ２１、Ｂ２２・・・と、これらの双方向端子にそれぞれ接続されたプルアップ素子であるＰチャネルＭＯＳトランジスタＱＰ１、ＱＰ２・・・と、制御信号を生成する制御信号生成回路１０と、制御信号生成回路１０によって生成された制御信号に基づいて双方向用制御信号（負論理）を生成する双方向用制御信号生成回路４０とを含んでいる。
【００４５】
双方向端子は、信号の入力のためと信号の出力のためとの両方に用いられるが、双方向端子に信号を入力する場合には、出力バッファＢ２１、Ｂ２２・・・の出力をハイインピーダンスにする必要がある。したがって、出力バッファとしては、出力インピーダンスの制御が可能なスリーステートバッファが用いられる。この入出力回路においては、一群の双方向端子が信号の入力のために用いられる入力モードであるか信号の出力のために用いられる出力モードであるかを表すＰＤＶＮ信号に基づいて、スリーステートバッファの出力インピーダンスが制御される。
【００４６】
一方、双方向端子から信号を出力する場合には、双方向端子をプルアップしないようにする必要がある。したがって、この入出力回路においては、ＰＤＶＮ信号に基づいて、双方向用制御信号生成回路４０が、双方向用制御信号を生成する。なお、制御信号生成回路１０としては、図２に示す回路と同一の回路を用いることができる。インバータ５は、制御信号生成回路１０によって生成される制御信号を反転して、反転制御信号を出力する。
【００４７】
ここで、ＰＤＶＮ信号は、入力モードにおいてローレベルとなり、出力モードにおいてハイレベルとなる。双方向用制御信号生成回路４０は、反転制御信号とＰＤＶＮ信号との論理和を求め、それを反転して出力するＮＯＲ回路４１と、ＮＯＲ回路４１から出力される信号を反転するインバータ４２とを含んでいる。
【００４８】
次に、図８に示す入出力回路の動作について説明する。図９は、図８に示す入出力回路の動作を説明するための図である。制御信号生成回路１０は、図９に示すように、ＴＳ信号がハイレベル「１」となるテストモードにおいて、ＴＰＣ信号がハイレベル「１」である場合に、制御信号をローレベル「０」とし、ＴＰＣ信号がローレベル「０」である場合に、制御信号をハイレベル「１」とする。
【００４９】
一方、制御信号生成回路１０は、ＴＳ信号がローレベル「０」となる通常動作モードにおいては、ＰＣ信号がハイレベル「１」である場合に、制御信号をローレベル「０」とし、ＰＣ信号がローレベル「０」である場合に、制御信号をハイレベル「１」とする。
【００５０】
また、双方向用制御信号生成回路４０は、ＰＤＶＮ信号がローレベル「０」となる入力モードにおいて、制御信号がローレベル「０」である場合に、双方向用制御信号をハイレベル「１」としてトランジスタＱＰ１、ＱＰ２・・・をオフさせ、制御信号がハイレベル「１」である場合に、双方向用制御信号をローレベル「０」としてトランジスタＱＰ１、ＱＰ２・・・をオンさせる。
【００５１】
一方、双方向用制御信号生成回路４０は、ＰＤＶＮ信号がハイレベル「１」となる出力モードにおいては、双方向用制御信号を常にハイレベル「１」としてトランジスタＱＰ１、ＱＰ２・・・をオフさせる。このように入出力回路を構成することにより、双方向端子を信号の出力のために用いるときには、トランジスタＱＰ１、ＱＰ２・・・を常にオフすることができる。
【産業上の利用可能性】
【００５２】
本発明は、入力リークの測定や静止電流の測定等のテストを容易に行うことを可能にする半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００５３】
【図１】入力端子のプルダウン動作を行う入力回路を示す図。
【図２】図１における制御信号生成回路の構成を示す図。
【図３】図１に示す入力回路の動作を説明するための図。
【図４】入力端子のプルアップ動作を行う入力回路を示す図。
【図５】図４に示す入力回路の動作を説明するための図。
【図６】双方向端子のプルダウン動作を行う入出力回路を示す図。
【図７】図６に示す入出力回路の動作を説明するための図。
【図８】双方向端子のプルアップ動作を行う入出力回路を示す図。
【図９】図８に示す入出力回路の動作を説明するための図。
【図１０】プルダウン素子等を備えた従来の半導体集積回路の入力回路を示す図。
【図１１】コントロール回路を備えた従来の半導体集積回路の入力回路を示す図。
【符号の説明】
【００５４】
５、１１、２１、３１、３２、４２  インバータ、  １０  制御信号生成回路、  １２〜１５、ＱＰ１、ＱＰ２、・・・  ＰチャネルＭＯＳトランジスタ、  ２２〜２５、ＱＮ１、ＱＮ２、・・・  ＮチャネルＭＯＳトランジスタ、  ３０、４０  双方向用制御信号生成回路、  ３３、４１  ＮＯＲ回路、  Ｂ１１、Ｂ１２、・・・  入力バッファ、  Ｂ２１、Ｂ２２、・・・  出力バッファ
【図１】
2005156384.tif 000003
【図２】
2005156384.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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