(57)【要約】【課題】  ウェル領域が形成されない場合であっても、実効ゲート絶縁膜厚（ＥＯＴ）を測定する。【解決手段】  Ｐ型基板１の表層に位置するＰ型チャネル領域上に形成されたゲート絶縁膜４と、このゲート絶縁膜４上に形成されたゲート電極２とを有するＭＩＳキャパシタと、このＭＩＳキャパシタのチャネル領域と接するように基板１上層に形成され、チャネル領域と同じ導電型であるＰ型不純物拡散層と、この不純物拡散層と電気的に接続された第１ボンディングパッドと、ゲート電極２と電気的に接続された第２ボンディングパッドとを備えた半導体装置。【選択図】      図２
2005108918.tif 000002
【特許請求の範囲】
【請求項１】
基板表層のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳキャパシタと、
前記チャネル領域と接するように基板上層に形成され、前記チャネル領域と同じ導電型である不純物拡散層と、
前記不純物拡散層と電気的に接続された第１ボンディングパッドと、
前記ゲート電極と電気的に接続された第２ボンディングパッドと、
を備えたことを特徴とする半導体装置。
【請求項２】
基板表層のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該チャネル領域を挟んで形成され、該チャネル領域とは逆の導電型であるソース領域及びドレイン領域とを有するＭＩＳトランジスタと、
前記チャネル領域と接するように基板上層に形成され、前記チャネル領域と同じ導電型である不純物拡散層と、
前記不純物拡散層と電気的に接続された第１ボンディングパッドと、
前記ゲート電極と電気的に接続された第２ボンディングパッドと、
を備えたことを特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
前記ソース領域と電気的に接続された第３ボンディングパッドと、
前記ドレイン領域と電気的に接続された第４ボンディングパッドと、
を更に備えたことを特徴とする半導体装置。
【請求項４】
請求項１から３の何れかに記載の半導体装置において、
前記ゲート電極の少なくとも１辺の長さが１０μｍ以上であることを特徴とする半導体装置。
【請求項５】
絶縁層上に形成された直方体状のアクティブ層と、該アクティブ層の表面層に位置するチャネル領域を覆うゲート絶縁膜と、該ゲート絶縁膜及び前記絶縁層上に形成されたゲート電極とを有するＦｉｎ型キャパシタと、
前記チャネル領域と接するように前記アクティブ層内に形成され、前記チャネル領域と同じ導電型である不純物拡散層と、
前記不純物拡散層と電気的に接続された第１ボンディングパッドと、
前記ゲート電極と電気的に接続された第２ボンディングパッドと、
を備えたことを特徴とする半導体装置。
【請求項６】
基板表層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と同じ導電型の不純物拡散層を基板上層に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
基板表層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして第１不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と異なる導電型のソースドレイン領域を基板上層に形成する工程と、
前記ゲート電極をマスクとして第２不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と同じ導電型の不純物拡散層を基板上層に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項８】
基板上の絶縁層上にアクティブ層を形成する工程と、
アクティブ層の表面層に位置するチャネル領域を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記絶縁層を覆うゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と同じ導電型の不純物拡散層を前記アクティブ層内に形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
請求項１から４の何れかに記載の半導体装置の第１及び第２ボンディングパッドに電圧を印加して、チャネル領域とゲート電極との間の蓄積容量を測定し、該蓄積容量から実効ゲート絶縁膜厚を算出することを特徴とする実効ゲート絶縁膜厚の測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法、並びに実効ゲート絶縁膜厚の測定方法に係り、特にＭＩＳキャパシタ、ＭＩＳトランジスタ又はＦｉｎ型キャパシタの実効ゲート絶縁膜厚を電気的に測定するための評価パターンに関する。
【背景技術】
【０００２】
従来は、ウェル領域にＭＩＳキャパシタやＭＩＳトランジスタを形成し、ウェル領域とゲート電極とにそれぞれ電位を与えて、ゲート−ウェル間容量を測定し、測定したゲート−ウェル間容量から実効ゲート絶縁膜厚（Equivalent Oxide Thickness、以下「ＥＯＴ」という。）を算出していた。詳細には、ゲート−ウェル間容量のゲート電圧依存性を測定し、測定したゲート電圧依存性を理想特性と比較することによりＥＯＴを算出していた（例えば、非特許文献１参照）。
【０００３】
【非特許文献１】IEEE Transactions on electron devices, Vol. 49, No. 12 p. 2345-2348, 2002
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、例えば、完全空乏型ＭＩＳトランジスタのように、絶縁膜で囲まれた島領域にアクティブ領域が形成され、ウェル領域が形成されない場合がある。このようにウェル領域が形成されない場合には、ゲート−ウェル間容量を測定することができない。従って、上記従来の方法では、ＥＯＴを測定することができないという問題があった。
【０００５】
本発明は、上記従来の課題を解決するためになされたもので、ウェル領域が形成されない場合であっても、ＥＯＴを測定することを目的とする。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、基板表層のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極とを有するＭＩＳキャパシタと、
前記チャネル領域と接するように基板上層に形成され、前記チャネル領域と同じ導電型である不純物拡散層と、
前記不純物拡散層と電気的に接続された第１ボンディングパッドと、
前記ゲート電極と電気的に接続された第２ボンディングパッドと、
を備えたことを特徴とするものである。
【０００７】
本発明に係る半導体装置は、基板表層のチャネル領域上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、該チャネル領域を挟んで形成され、該チャネル領域とは逆の導電型のソース領域及びドレイン領域とを有するＭＩＳトランジスタと、
前記チャネル領域と接するように基板上層に形成され、前記チャネル領域と同じ導電型である不純物拡散層と、
前記不純物拡散層と電気的に接続された第１ボンディングパッドと、
前記ゲート電極と電気的に接続された第２ボンディングパッドと、
を備えたことを特徴とするものである。
【０００８】
本発明に係る半導体装置において、前記ソース領域と電気的に接続された第３ボンディングパッドと、
前記ドレイン領域と電気的に接続された第４ボンディングパッドと、
を更に備えたことが好適である。
【０００９】
本発明に係る半導体装置において、前記ゲート電極の少なくとも１辺の長さが１０μｍ以上であることが好適である。
【００１０】
本発明に係る半導体装置は、絶縁層上に形成された直方体状のアクティブ層と、該アクティブ層の表面層に位置するチャネル領域を覆うゲート絶縁膜と、該ゲート絶縁膜及び前記絶縁層上に形成されたゲート電極とを有するＦｉｎ型キャパシタと、
前記チャネル領域と接するように前記アクティブ層内に形成され、前記チャネル領域と同じ導電型である不純物拡散層と、
前記不純物拡散層と電気的に接続された第１ボンディングパッドと、
前記ゲート電極と電気的に接続された第２ボンディングパッドと、
を備えたことを特徴とするものである。
【００１１】
本発明に係る半導体装置の製造方法は、基板表層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と同じ導電型の不純物拡散層を基板上層に形成する工程と、
を含むことを特徴とするものである。
【００１２】
本発明に係る半導体装置の製造方法は、基板表層のチャネル領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして第１不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と異なる導電型のソースドレイン領域を基板上層に形成する工程と、
前記ゲート電極をマスクとして第２不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と同じ導電型の不純物拡散層を基板上層に形成する工程と、
を含むことを特徴とするものである。
【００１３】
本発明に係る半導体装置の製造方法は、基板上の絶縁層上にアクティブ層を形成する工程と、
アクティブ層の表面層に位置するチャネル領域を覆うゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記絶縁層を覆うゲート電極を形成する工程と、
前記ゲート電極をマスクとして不純物を注入することにより、前記チャネル領域と接し、前記チャネル領域と同じ導電型の不純物拡散層を前記アクティブ層内に形成する工程と、
を含むことを特徴とするものである。
【００１４】
本発明に係る実効ゲート絶縁膜厚の測定方法は、半導体装置の第１及び第２ボンディングパッドに電圧を印加して、チャネル領域とゲート電極との間の蓄積容量を測定し、該蓄積容量から実効ゲート絶縁膜厚を算出することを特徴とするものである。
【発明の効果】
【００１５】
本発明は以上説明したように、ウェル領域が形成されない場合であっても、ＥＯＴを測定することができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１は、本発明の実施の形態１による半導体装置を説明するための上面図である。詳細には、図１は、ＮＭＩＳキャパシタのＥＯＴを測定するための評価パターンを説明するための上面図である。図２は、図１に示す半導体装置の断面斜視図である。
【００１７】
図１及び図２に示すように、Ｐ型基板１のフィールド領域に素子分離層１１が形成されている。素子分離層１１により分離されたアクティブ領域（「素子領域」ともいう。）において、基板１表層にＰ型チャネル領域が位置し、このチャネル領域直上にゲート絶縁膜４が形成され、ゲート絶縁膜４上にゲート電極２が形成されている。ここで、ゲート絶縁膜４としては、シリコン酸化膜、シリコン酸窒化膜、又は金属酸化物膜や金属シリケート膜や金属アルミネート膜等の高誘電体膜、又はこれらの積層膜を用いることができる。ゲート電極２としては、ポリシリコン電極、金属電極、金属シリサイド電極又はそれらの積層構造を用いることができる。ゲート電極２の少なくとも一辺の長さは、１０μｍ以上が好適である。
【００１８】
チャネル領域と接し、かつ該チャネル領域を挟むようにして、基板１上層にＰ型不純物拡散層３が形成されている。不純物拡散層３の不純物濃度は、例えば、５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。
不純物拡散層３は、層間絶縁膜（図示せず）内に形成されたコンタクト４１と、該コンタクト４１上に形成された配線５１とを介してボンディングパッド６１に電気的に接続されている。また、ゲート電極２も同様に、上記層間絶縁膜内に形成されたコンタクト４２と、該コンタクト４２上に形成された配線５２とを介してボンディングパッド６２に電気的に接続されている。このボンディングパッド６１，６２により、チャネル領域とゲート電極２とにそれぞれ電位を与えることが可能となる（後述）。
【００１９】
次に、上記半導体装置を用いたＥＯＴ測定方法について説明する。
上記ボンディングパッド６１，６２を、図示しない容量測定装置に接続し、この容量測定装置によりボンディングパッド６１とボンディングパッド６２とに電圧を印加して、すなわち、チャネル領域とゲート電極２とにそれぞれ電位を与えて、チャネル領域−ゲート電極間の蓄積容量を測定する。続いて、例えば逆バイアスの電位をそれぞれ与えることにより蓄積層容量を測定し、ゲート−チャネル間の容量から蓄積層容量を減算し、この減算した容量からＥＯＴを算出する。なお、ＥＯＴの算出は、前述した非特許文献１と同様の方法で行う。
【００２０】
次に、上記半導体装置の製造方法について説明する。
先ず、Ｐ型基板１のフィールド領域に素子分離層１１をＳＴＩ（shallow trench isolation）法又はＬＯＣＯＳ（local oxidation of silicon）法により形成する。これにより、素子分離層１１に囲まれたアクティブ領域が形成される。
次に、基板１表面に絶縁膜を形成した後、この絶縁膜上にゲート電極材料膜を形成する。そして、リソグラフィ技術及びエッチングによりゲート電極材料膜と絶縁膜とを順次パターニングする。これにより、アクティブ領域にパターニングされたゲート絶縁膜４とゲート電極２の積層構造が形成される。詳細には、基板１のアクティブ領域におけるチャネル領域上にゲート絶縁膜４が形成され、このゲート絶縁膜４上にゲート電極２が形成される。
【００２１】
そして、ゲート電極２及びゲート絶縁膜４をマスクとして、例えば、ＢイオンやＩｎイオン等のＰ型不純物を、ドーズ量１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２で基板１内に注入し、熱拡散させる。これにより、チャネル領域と接し、該チャネル領域と同じ導電型（Ｐ型）の不純物拡散層３が形成される。
【００２２】
次に、少なくともアクティブ領域を覆うように層間絶縁膜（図示せず）を形成する。そして、リソグラフィー技術及びエッチングにより、この層間絶縁膜内に、不純物拡散層３に接続するコンタクト４１と、ゲート電極２に接続するコンタクト４２とを形成する。
続いて、金属膜を形成しパターニングすることにより、コンタクト４１，４２に接続する配線５１，５２を形成した後、配線５１，５２に接続するボンディングパッド６１，６２を形成する。
【００２３】
以上説明した本実施の形態１では、ＮＭＩＳキャパシタのチャネル領域と接し、該チャネル領域と同一導電型の不純物拡散層３を形成することにより、チャネル領域への給電を可能とした。そして、不純物拡散層３と電気的に接続されたボンディングパッド６１と、ゲート電極２と電気的に接続されたボンディングパッド６２との間に電圧を印加することにより、チャネル領域−ゲート電極間の蓄積容量を測定し、測定した蓄積容量からＥＯＴを算出することとした。従って、ウェル領域が形成されない場合であっても、ＭＩＳキャパシタのＥＯＴを測定することができる。
また、ゲート電極２の一辺の長さを１０μｍ以上とすることにより、蓄積容量の測定精度を向上させることができるため、ＥＯＴの測定精度を向上させることができる。
【００２４】
次に、本実施の形態１の変形例について説明する。
図３は、本発明の実施の形態１の変形例を説明するための断面斜視図である。詳細には、ＳＯＩ基板上に形成されたＮＭＩＳキャパシタのＥＯＴを測定するための評価パターンを説明するための断面斜視図である。なお、本変形例の上面図は、実施の形態１の図１と同様である。
図３に示すように、支持基板（図示せず）上に絶縁層５としての埋め込み酸化膜（ＢＯＸ：buried oxide）が形成され、絶縁層５上に形成されたＰ型ＳＯＩ層１０に素子分離層１１が形成されている。素子分離層１１により分離されたアクティブ領域（素子領域）において、ＳＯＩ基板表層に位置するＰ型のチャネル領域の直上にゲート絶縁膜４が形成され、このゲート絶縁膜４上にゲート電極２が形成されている。そして、チャネル領域と接し、かつチャネル領域を挟むようにして、ＳＯＩ層１０にＰ型不純物拡散層３が形成されている。
なお、コンタクト４１，４２、配線５１，５２及びボンディングパッド６１，６２は、前述した実施の形態１と同様であるので、説明を省略する。
本変形例でも、ＳＯＩ層１０に、ＭＩＳキャパシタのチャネル領域と接し、該チャネル領域と同一導電型の不純物拡散層３を形成することにより、チャネル領域への給電を可能とした。そして、実施の形態１と同様に、ボンディングパッド６１，６２間に電圧を印加して、チャネル領域−ゲート電極間の蓄積容量を測定し、測定した蓄積容量からＥＯＴを算出することとした。従って、ウェル領域が形成されない場合であっても、ＭＩＳキャパシタのＥＯＴを測定することができる。
【００２５】
なお、本実施の形態１及びその変形例では、ＮＭＩＳキャパシタについて説明したが、ＰＭＩＳキャパシタに適用することができる。この場合、例えば、ＰイオンやＡｓイオン等のＮ型不純物を注入することにより、Ｎ型チャネル領域と接するＮ型不純物拡散層を形成すればよい。
【００２６】
実施の形態２．
図４は、本発明の実施の形態２による半導体装置を説明するための上面図である。詳細には、図４は、ＮＭＩＳトランジスタのＥＯＴを測定するための評価パターンを説明するための上面図である。図５は、図４に示す半導体装置の断面斜視図である。
図４及び図５に示すように、Ｐ型基板１のフィールド領域に素子分離層１１が形成されている。素子分離層１１により分離されたアクティブ領域（素子領域）において、基板１表層に位置するＰ型のチャネル領域の直上にゲート絶縁膜４が形成され、このゲート絶縁膜４上にゲート電極２が形成されている。ゲート電極２は、層間絶縁膜（図示せず）内に形成されたコンタクト４２と、該コンタクト４２上に形成された配線５２とを介してボンディングパッド６２に電気的に接続されている。ゲート絶縁膜４及びゲート電極２の詳細については、前述した実施の形態１と同様であるので、説明を省略する。
【００２７】
チャネル領域と接し、かつ該チャネル領域を挟むようにして、基板１表層にＰ型不純物拡散層３が形成されている。不純物拡散層３の不純物濃度は、例えば、５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。不純物拡散層３は、上記層間絶縁膜内に形成されたコンタクト４１と、該コンタクト４１上に形成された配線５１とを介してボンディングパッド６１に電気的に接続されている。
【００２８】
また、チャネル領域を挟むようにして、基板１上層にＮ型のソース領域６及びドレイン領域７が形成されている。ソース領域６及びドレイン領域７の不純物濃度は、例えば、１×１０２０ｃｍ−３〜５×１０２０ｃｍ−３である。ソース領域６は、上記層間絶縁膜内に形成されたコンタクト４３と、該コンタクト４３上に形成された配線５３とを介してボンディングパッド６３に電気的に接続されている。同様に、ドレイン領域７は、上記層間絶縁膜内に形成されたコンタクト４４と、該コンタクト４４上に形成された配線５４とを介してボンディングパッド６４に電気的に接続されている。
【００２９】
上記半導体装置を用いたＥＯＴ測定方法については、前述した実施の形態１による方法と同じであるので、説明を省略する。
【００３０】
次に、上記半導体装置の製造方法について説明する。
先ず、実施の形態１と同様の方法で、基板１内に素子分離層１１を形成し、基板１のアクティブ領域におけるチャネル領域上にゲート絶縁膜４とゲート電極２の積層構造を形成する。
【００３１】
そして、実施の形態１と同様の方法で、チャネル領域と接し、該チャネル領域と同じ導電型（Ｐ型）の不純物拡散層３を形成する。このとき、ソースドレイン領域６，７（後述）の形成領域は、マスクしておく。
さらに、ゲート電極２及びゲート絶縁膜４をマスクとして、例えば、ＰイオンやＡｓイオン等のＮ型不純物を、ドーズ量１×１０２０ｃｍ−２〜５×１０２０ｃｍ−２で注入し、熱核酸させる。これにより、Ｎ型のソース領域６とドレイン領域７が、不純物拡散層３に隣接して形成される。
【００３２】
次に、実施の形態１と同様の方法で、層間絶縁膜を形成する。そして、この層間絶縁膜内に、コンタクト４１，４２を形成するとともに、ソース領域６に接続するコンタクト４３と、ドレイン領域７に接続するコンタクト４４とを形成する。
続いて、実施の形態１と同様の方法で、コンタクト４１，４２，４３，４４に接続する配線５１，５２，５３，５４を形成した後、配線５１，５２，５３，５４に接続するボンディングパッド６１，６２，６３，６４を形成する。
【００３３】
以上説明した本実施の形態２では、ＮＭＩＳトランジスタのチャネル領域と接し、該チャネル領域と同一導電型の不純物拡散層３を形成することにより、チャネル領域への給電を可能とした。そして、不純物拡散層３と電気的に接続されたボンディングパッド６１と、ゲート電極２と電気的に接続されたボンディングパッド６２との間に電圧を印加することにより、チャネル領域−ゲート電極間の蓄積容量を測定し、測定した蓄積容量からＥＯＴを算出することとした。従って、ウェル領域が形成されない場合であっても、ＭＩＳトランジスタのＥＯＴを測定することができる。
また、ゲート電極２の一辺の長さを１０μｍ以上とすることにより、蓄積容量の測定精度を向上させることができるため、ＥＯＴの測定精度を向上させることができる。
【００３４】
さらに、本実施の形態２では、ソース領域６と電気的に接続されたボンディングパッド６３と、ドレイン領域７と電気的に接続されたボンディングパッド６４を設けて、トランジスタ特性（ＩＶ特性、ＣＶ特性等）を測定可能とした。
従って、トランジスタ特性とＥＯＴの測定を、同一のＮＭＩＳトランジスタで行うことができる。
【００３５】
次に、本実施の形態２の変形例について説明する。
図６は、本発明の実施の形態２の変形例を説明するための断面斜視図である。詳細には、ＳＯＩ基板上に形成されたＮＭＩＳトランジスタのＥＯＴを測定するための評価パターンを説明するための断面斜視図である。なお、本変形例の上面図は、実施の形態２の図４と同様である。
図６に示すように、支持基板（図示せず）上に絶縁層５としての埋め込み酸化膜（ＢＯＸ：buried oxide）が形成され、絶縁層５上に形成されたＰ型ＳＯＩ層１０に素子分離層１１が形成されている。素子分離層１１により分離されたアクティブ領域（素子領域）において、ＳＯＩ基板表層に位置するＰ型のチャネル領域の直上にゲート絶縁膜４が形成され、このゲート絶縁膜４上にゲート電極２が形成されている。そして、チャネル領域と接し、かつチャネル領域を挟むようにして、ＳＯＩ層１０にＰ型不純物拡散層３が形成されている。また、チャネル領域を挟むようにして、基板１上層にＮ型のソース領域６及びドレイン領域７が形成されている。
なお、コンタクト４１〜４４、配線５１〜５４及びボンディングパッド６１〜６４は、前述した実施の形態２と同様であるので、説明を省略する。
本変形例でも、ＳＯＩ層１０に、ＭＩＳトランジスタのチャネル領域と接し、該チャネル領域と同一導電型の不純物拡散層３を形成することにより、チャネル領域への給電を可能とした。そして、実施の形態１と同様に、ボンディングパッド６１，６２間に電圧を印加して、測定したチャネル領域−ゲート電極間の蓄積容量を測定し、測定した蓄積容量からＥＯＴを算出することとした。従って、ウェル領域が形成されない場合であっても、ＭＩＳトランジスタのＥＯＴを測定することができる。
【００３６】
なお、本実施の形態２及びその変形例では、ＮＭＩＳトランジスタについて説明したが、ＰＭＩＳトランジスタに適用することができる。この場合、例えば、ＰイオンやＡｓイオン等のＮ型不純物を注入することによりＮ型チャネル領域と接するＮ型不純物拡散層を形成し、例えば、ＢイオンやＩｎイオン等のＰ型不純物を注入することによりＰ型のソース／ドレイン領域を形成すればよい。
【００３７】
実施の形態３．
図７は、本発明の実施の形態３による半導体装置を説明するための上面図である。詳細には、図７は、Ｆｉｎ型キャパシタのＥＯＴを測定するための評価パターンを説明するための上面図である。図８は、図７に示す半導体装置の断面斜視図である。
図７及び図８に示すように、支持基板（図示せず）上に形成された絶縁層５上に、アクティブ層としてのシリコン膜が形成されている。シリコン膜の幅、すなわち、不純物拡散層が並ぶ方向に対して直交するシリコン膜の幅は、例えば、１００ｎｍ以下である。
【００３８】
シリコン膜の両端部を除いた表面層（上面及び両側面）にはＰ型のチャネル領域が位置し、このチャネル領域を覆うようにゲート絶縁膜４が形成されている。ゲート絶縁膜４を覆うように、絶縁層５上にゲート電極２が形成されている。ゲート電極２は、層間絶縁膜（図示せず）内に形成されたコンタクト４２と、該コンタクト４２上に形成された配線５２とを介してボンディングパッド６２に電気的に接続されている。ゲート絶縁膜４及びゲート電極２の詳細については、前述した実施の形態１と同様であるので、説明を省略する。
【００３９】
チャネル領域と接し、かつチャネル領域を挟むようにして、ゲート絶縁膜５及びゲート電極２で覆われていないアクティブ層内にＰ型不純物拡散層３が形成されている。これにより、アクティブ層に、チャネル領域と、該チャネル領域を挟む不純物拡散層３とが連続して形成される。不純物拡散層３の不純物濃度は、例えば、５×１０１９ｃｍ−３〜５×１０２０ｃｍ−３である。不純物拡散層３は、上記層間絶縁膜内に形成されたコンタクト４１と、該コンタクト４１上に形成された配線５１とを介してボンディングパッド６１に電気的に接続されている。
【００４０】
上記半導体装置を用いたＥＯＴ測定方法については、前述した実施の形態１による方法と同じであるので、説明を省略する。
【００４１】
次に、上記半導体装置の製造方法について説明する。
先ず、支持基板上に形成された絶縁層５上に、アクティブ層として直方体状のＰ型シリコン膜を形成する。次に、アクティブ層の上面及び側面に位置するチャネル領域のみを覆い、かつ両端部のアクティブ層が露出するように、ゲート絶縁膜４を形成する。
【００４２】
次に、両端部のアクティブ層が露出するように、ゲート絶縁膜４及び絶縁層５上にゲート電極２を形成する。そして、このゲート電極２及びゲート絶縁膜４をマスクとして、例えば、ＢイオンやＩｎイオン等のＰ型不純物を、ドーズ量１×１０１５ｃｍ−２〜５×１０１５ｃｍ−２で、露出するアクティブ層内に注入し、熱拡散させる。これにより、チャネル領域と接し、該チャネル領域と同じ導電型（Ｐ型）の不純物拡散層３が形成される。
【００４３】
次に、実施の形態１と同様の方法で、層間絶縁膜を形成し、この層間絶縁膜内にコンタクト４１，４２を形成する。そして、コンタクト４１，４２に接続する配線５１，５２を形成した後、配線５１，５２に接続するボンディングパッド６１，６２を形成する。
【００４４】
以上説明した本実施の形態３では、Ｆｉｎ型キャパシタのチャネル領域と接し、該チャネル領域と同一導電型の不純物拡散層３を形成することにより、チャネル領域への給電を可能とした。そして、不純物拡散層３と電気的に接続されたボンディングパッド６１と、ゲート電極２と電気的に接続されたボンディングパッド６２との間に電圧を印加することにより、チャネル領域−ゲート電極間の蓄積容量を測定し、測定した蓄積容量からＥＯＴを算出することとした。従って、ウェル領域が形成されない場合であっても、Ｆｉｎ型キャパシタのＥＯＴを測定することができる。
【００４５】
なお、本実施の形態３では、Ｆｉｎ型キャパシタについて説明したが、Ｆｉｎ型ＦＥＴにも適用することができる。すなわち、アクティブ層の両端部に、実施の形態２のように不純物拡散層３とソースドレイン領域とを並べて形成し、ソースドレイン領域に電気的に接続するボンディングパッドを設ければよい。Ｆｉｎ型ＦＥＴの構造については、ＶＬＳＩシンポジウム（２００２年）予稿集のｐ．１０４〜１０５に記載されている。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態１による半導体装置を説明するための上面図である。
【図２】図２は、図１に示す半導体装置の断面斜視図である。
【図３】本発明の実施の形態１の変形例を説明するための断面斜視図である。
【図４】本発明の実施の形態２による半導体装置を説明するための上面図である。
【図５】図４に示す半導体装置の断面斜視図である。
【図６】本発明の実施の形態２の変形例を説明するための断面斜視図である。
【図７】本発明の実施の形態３による半導体装置を説明するための上面図である。
【図８】図８は、図７に示す半導体装置の断面斜視図である。
【符号の説明】
【００４７】
１    基板
２    ゲート電極
３    不純物拡散層
４    ゲート絶縁膜
５    絶縁層（埋め込み酸化膜）
６    ソース領域
７    ドレイン領域
１０  ＳＯＩ層
１１  素子分離層
４１，４２，４３，４４  コンタクト
５１，５２，５３，５４  配線
６１，６２，６３，６４  ボンディングパッド
【図１】
2005108918.tif 000003
【図２】
2005108918.tif 000004
【図３】
2005108918.tif 000005
【図４】
2005108918.tif 000006
【図５】
2005108918.tif 000007
【図６】
2005108918.tif 000008
【図７】
2005108918.tif 000009
【図８】
2005108918.tif 000010