(57)【要約】【課題】  ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を簡単に最適化できるようにした半導体装置の設計方法及びその製造方法を提供する。【解決手段】  ゲート電極１６をｐ型としたエンハンスメントｎ型ＭＯＳトランジスタ６０と、このエンハンスメントｎ型ＭＯＳトランジスタ６０のゲート電極１６上を覆う第１層間絶縁膜１９とをシリコン基板１に有する半導体装置の設計方法であって、この第１層間絶縁膜１９の膜厚と、エンハンスメントｎ型ＭＯＳトランジスタ６０の閾値電圧との関係を調査した結果を用いて、この第１層間絶縁膜１９を所定の膜厚に設計し、当該エンハンスメントｎ型ＭＯＳトランジスタ６０の閾値電圧を所定の値に合わせ込む。【選択図】  図２
2005158938.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタと、このエンハンスメントｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜とを半導体基板に有する半導体装置の設計方法であって、
前記絶縁膜の膜厚と、前記エンハンスメントｎ型ＭＩＳトランジスタの閾値電圧との関係を調査した結果を用いて、前記絶縁膜を所定の膜厚に設計し、当該エンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とする半導体装置の設計方法。
【請求項２】
ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタと、デプリーションｎ型ＭＩＳトランジスタとを組み合わせた回路を有する半導体装置の設計方法であって、
請求項１に記載した半導体装置の設計方法を用いて、前記エンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とする半導体装置の設計方法。
【請求項３】
ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタと、このエンハンスメントｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜とを半導体基板に有する半導体装置の製造方法であって、
前記絶縁膜の膜厚を、請求項１又は請求項２に記載の半導体装置の設計方法に従って設定された所定の厚みに形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計方法、半導体装置およびその製造方法に係り、特に、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＯＳトランジスタの閾値電圧と、ゲート電極の導電型をｎ型としたデプリーションｎ型ＭＯＳトランジスタの閾値電圧との差を基準電圧として利用する定電圧回路等、を備えたＬＳＩに適用して好適な半導体装置の設計方法及びその製造方法に関するものである。
【背景技術】
【０００２】
従来から、ＣＭＯＳ論理回路を有するＬＳＩ内では、環境温度の変動や動作中のＣＭＯＳ論理回路内の電圧変動に対して、この回路の特性を変動させないために定電圧回路が混載されることが多い（例えば、特許文献１参照）。一方で、この種のＬＳＩはますます微細化、高集積化しつつあり、この高集積化に伴って、成膜やアニール等の熱処理工程はますます増え続けている。このため、新たにＬＳＩを設計し、製品化する場合には、ＣＭＯＳ論理回路の動作特性や、定電圧回路の出力電圧等の合わせ込みがますます困難になってきている。このようなＬＳＩにおける特性の合わせ込みは以下のようにして行う。
【０００３】
まず、ＴＥＧ付き、もしくは電気特性モニタ付きの試作ウエーハを、各製造工程を通して製造する。次に、完成した試作ウエーハの断面形状をＳＥＭやＦＩＢ等を用いて観察する。この断面形状から、層間絶縁膜の被覆性や平坦性、層間絶縁膜に形成したコンタクトホールの形状など、その構造特性を評価する。
また、この試作ウエーハをプローバ等の測定装置にセットして、コンタクト抵抗、ウェル抵抗、ポリシリコン抵抗など各部位の抵抗値や、ｐ型拡散層とｎ型拡散層の仕事関数、ＭＯＳトランジスタの閾値電圧など、その電気的特性や、ＣＭＯＳ論理回路の動作特性、定電圧回路の出力電圧等を評価する。そして、これらの特性を所望の値に合わせ込むようにして、プロセス条件を調整する。次に、ＬＳＩを試作して歩留まりを評価し、プロセス条件を最適化する。そして、歩留まりを一定の値に到達させた後に、このＬＳＩの信頼性試験を行う。この信頼性試験に合格したＬＳＩのみが製品認定される。
【特許文献１】特開２００３−１２４７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、従来例に係るＬＳＩの設計方法によれば、ＴＥＧや、電気特性モニタ付きの試作ウエーハを用いて、定電圧回路の出力電圧等の合わせ込みを行っていた。しかしながら、この出力電圧等を合わせ込むためには、定電圧回路を構成する複数個のＭＯＳトランジスタの閾値電圧をそれぞれ調整する必要があり、ソース又はドレイン（以下で、Ｓ／Ｄという）領域やチャネル領域への不純物イオンの注入条件や、イオン注入後の各熱処理工程の処理温度、処理時間などを細かく振って実験する必要があった。このため、非常に多くの工数と手間がかかり、コストが大きいという問題があった。
【０００５】
そこで、この発明はこのような問題を解決したものであって、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧、更に、このエンハンスメントｎ型ＭＩＳトランジスタを含む定電圧回路の出力電圧等を簡単に最適化できるようにした半導体装置の設計方法及びその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００６】
上記した課題を解決するために、本発明に係る第１の半導体装置の設計方法は、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタと、このエンハンスメントｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜とを半導体基板に有する半導体装置の設計方法であって、前記絶縁膜の膜厚と、前記エンハンスメントｎ型ＭＩＳトランジスタの閾値電圧との関係を調査した結果を用いて、前記絶縁膜を所定の膜厚に設計し、当該エンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とするものである。
【０００７】
ここで、絶縁膜とは、例えばシリコン酸化膜又はシリコン窒化膜等であり、層間絶縁膜や、保護膜として用いられるものである。また、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタは、ゲート電極の導電型をｎ型としたエンハンスメントｎ型ＭＩＳトランジスタと比べて、トランジスタのチャネル領域がゲート酸化膜から若干遠ざけられる（即ち、チャネル領域が基板中に埋め込まれる）ので、その駆動能力が高い。
【０００８】
本発明者は、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧と、このエンハンスメントｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜の膜厚との間には、絶縁膜の膜厚が大きくなるほどトランジスタの閾値電圧が高くなるという相関を発見した。また、本発明者は、エンハンスメントｎ型ＭＩＳトランジスタのゲート電極の導電型をｐ型ではなくｎ型とした場合には、上記の絶縁膜の膜厚を大きくしても、その閾値電圧はほとんど変化しない（即ち、相関がない）ということも発見した。
【０００９】
本発明は、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧と、このエンハンスメントｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜の膜厚との相関を利用して、この絶縁膜を所定の厚みに設計し、このゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むものである。
【００１０】
本発明に係る第１の半導体装置の設計方法によれば、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を簡単に最適化することができる。
本発明に係る第２の半導体装置の設計方法は、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタと、デプリーションｎ型ＭＩＳトランジスタとを組み合わせた回路を有する半導体装置の設計方法であって、請求項１に記載した半導体装置の設計方法を用いて、前記エンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を所定の値に合わせ込むことを特徴とするものである。
【００１１】
ここで、本発明者は、デプリーションｎ型ＭＩＳトランジスタと、このデプリーションｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜との間には相関がなく、この絶縁膜の膜厚を大きくしても、その閾値電圧はほとんど変化しないということを発見した。
本発明に係る第２の半導体装置の設計方法によれば、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を簡単に最適化できるので、例えば、このエンハンスメントｎ型ＭＩＳトランジスタと、デプリーションｎ型ＭＩＳトランジスタとを組み合わせたＣＭＯＳ論理回路の動作特性を最適化することができる。また、このエンハンスメントｎ型ＭＩＳトランジスタと、デプリーションｎ型ＭＩＳトランジスタ等からなり、これらのＭＩＳトランジスタの閾値電圧の差を基準電圧とする定電圧回路の出力電圧を最適化することができる。
【００１２】
本発明に係る半導体装置の製造方法は、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタと、このエンハンスメントｎ型ＭＩＳトランジスタのゲート電極上を覆う絶縁膜とを半導体基板に有する半導体装置の製造方法であって、前記絶縁膜の膜厚を、請求項１又は請求項２に記載の半導体装置の設計方法に従って設定された所定の厚みに形成することを特徴とするものである。
【００１３】
本発明に係る半導体装置の製造方法によれば、上述した第１、第２の半導体装置の設計方法が応用されるので、ゲート電極の導電型をｐ型としたエンハンスメントｎ型ＭＩＳトランジスタの閾値電圧を簡単に最適化することができる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照しながら、本発明の実施形態に係る半導体装置の設計方法及びその製造方法について説明する。
［１］第１実施形態
図１は、本発明の第１実施形態に係る半導体装置１００の構成例を示す断面図である。この半導体装置１００は、本発明の実施形態に係る半導体装置の設計方法にしたがってその構造と電気的特性を設計し製造したＬＳＩである。図１に示すように、この半導体装置１００は、デプリーションｎ型ＭＯＳトランジスタ（以下で、Ｄ−ｎＭＯＳトランジスタという）５０と、エンハンスメントｎ型ＭＯＳトランジスタ（以下で、Ｅ−ｎＭＯＳトランジスタという）６０とを同一のシリコン基板上に備えたものである。
【００１５】
図１において、１はシリコン基板、３は素子分離層、５はｎウェル拡散層、７はｐウェル拡散層、１１はｎ＋Ｓ／Ｄ拡散層、１３はゲート絶縁膜、１５はＤ−ｎＭＯＳトランジスタ５０のゲート電極、１６はＥ−ｎＭＯＳトランジスタ６０のゲート電極、１７はサイドウォール、１９は第１層間絶縁膜、２１は第１保護膜、２３は第２層間絶縁膜、２５は第１Ａｌ配線層、２７は第３層間絶縁膜、２９は第２Ａｌ配線層、３１は第２保護膜である。
【００１６】
これらの中で、図１に示すＤ−ｎＭＯＳトランジスタ５０のゲート電極は、例えばリン等のｎ型不純物がドープされたポリシリコンからなり、その導電型はｎ型になっている。また、Ｅ−ｎＭＯＳトランジスタ６０のゲート電極は、例えばボロン等のｐ型不純物がドープされたポリシリコンからなり、その導電型はｐ型になっている。
また、第１層間絶縁膜は、例えばプラズマＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）によって堆積されたシリコン酸化膜である。この第１層間絶縁膜は、例えばｎ＋Ｓ／Ｄ拡散層１１や、図示しないｐ＋Ｓ／Ｄ拡散層への不純物の注入量に差を設けるための膜である。ｎ＋Ｓ／Ｄ拡散層１１やｐ＋Ｓ／Ｄ拡散層の第１層間絶縁膜で覆われた部位は、この第１層間絶縁膜で覆われていない部位よりも不純物濃度が低くなっている。この第１層間絶縁膜の膜厚は、例えば５００［Å］程度である。
【００１７】
さらに、第１保護膜２１は、例えばプラズマＣＶＤによって堆積されたシリコン窒化膜である。この第１保護膜は、第２層間絶縁膜２３からシリコン基板１側へ拡散するような水分や、酸素（Ｏ２）等から、ゲート電極やゲート絶縁膜、チャネル領域となるシリコン基板１を保護するための膜である。この第１保護膜２１の膜厚は、例えば８０[Å]程度である。
【００１８】
また、第２層間絶縁膜２３は、例えばＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜である。ボロン（Ｂ）とリン（Ｐ）の添加量は、それぞれ数％程度である。この第２層間絶縁膜２３は、シリコン基板１上のＤ−ｎＭＯＳトランジスタ５０及びＥ−ｎＭＯＳトランジスタ６０と、第１Ａｌ配線層２５とを層間分離し、かつこれらのトランジスタ５０及び６０をナトリウム（Ｎａ）等の汚染物質から保護するための膜である。この第２層間絶縁膜２３は、その膜厚が例えば６０００Å程度であり、その上面が平坦化されている。
【００１９】
ところで、この半導体装置１００では、第１層間絶縁膜１９の膜厚によって、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧が所望の値に合わせ込まれている。以下、この点について説明する。
図７は第１層間絶縁膜１９の膜厚と、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧との相関を示す図である。図７の横軸は第１層間絶縁膜１９の膜厚［Å］を示し、縦軸はＥ−ｎＭＯＳトランジスタ６０の閾値電圧［Ｖ］を示す。図７に示すように、第１層間絶縁膜１９の膜厚（言い換えれば、シリコン基板１と第１保護膜２１との寸法距離）と、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧との間には直線にのるような相関があり、第１層間絶縁膜１９の膜厚が大きくなるにつれて、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧は高くなる。
【００２０】
従って、半導体装置１００の設計段階で、図７に示す第１層間絶縁膜１９の膜厚と、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧との相関（近似式）を実験等で調べておく。この調査は、例えば、半導体装置１００の設計から量産までを一貫して行うような垂直統合型のＩＣメーカや、実験やシミュレーション等によってＩＣの設計のみを行うようなファブレスメーカが行う。また、この調査は、実験やシミュレーションだけを専門に行うような研究機関等が行っても良い。そして、この調査結果に基づいて、第１層間絶縁膜１９の膜厚を所定の値に設定し、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を所望の値に合わせ込む。
【００２１】
例えば、図７の一点鎖線で示すように、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧をＶｔｈ（Ｅ）に合わせ込みたい場合には、第１層間絶縁膜１９の膜厚をＴ［Å］に設計する。ここでは、例えば所望の閾値電圧がＶｔｈ（Ｅ）＝１．５［Ｖ］のとき、Ｔ＝５００［Å］に設計する。これにより、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を簡単に最適化することができる。なお、図７に示すように、例えば、所望の閾値電圧Ｖｔｈ（Ｅ）が１．５［Ｖ］であり、その上側管理幅（以下で、ＵＣＬ：Ｕｐｐｅｒ  Ｃｏｎｔｒｏｌ  Ｌｉｍｉｔという）と、下側管理値（以下で、ＬＣＬ：Ｌｏｗｅｒ  Ｃｏｎｔｒｏｌ  Ｌｉｍｉｔという）との差が１０数［ｍＶ］の場合には、第１層間絶縁膜１９の膜厚のＵＣＬとＬＣＬとの差は数十〜百数十［Å］程度である。
【００２２】
また、第１層間絶縁膜１９の膜厚とＤ−ｎＭＯＳトランジスタ５０との間には相関がなく、第１層間絶縁膜１９の膜厚を変更してもＤ−ｎＭＯＳトランジスタ５０の閾値電圧はほとんど変動しない。
図６は閾値電圧の定義を示す図である。図６の横軸はゲート電圧Ｖｇ［Ｖ］であり、縦軸はゲートのコンダクタンスｇ［Ｓ］である。図６に示すように、ＭＯＳトランジスタの閾値電圧Ｖｔｈは、通常、チャネルが反転するときのゲート電圧、または、ドレイン電流が流れなくなるときのゲート電圧と定義される。
【００２３】
このような半導体装置１００の設計方法により、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を一定の範囲内で任意に設計変更することが可能である。例えば、図２（Ａ）に示すように、第１層間絶縁膜１９の厚みがＴ１のとき、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧Ｖｔｈ（Ｅ）はＶ１だとする。ここで、このＥ−ｎＭＯＳトランジスタ６０の閾値電圧をＶ１よりも高いＶ２（Ｖ１＜Ｖ２）に変更したい場合には、図２（Ｂ）に示すように、この第１層間絶縁膜１９の厚みをＴ１よりも厚いＴ２（Ｔ１＜Ｔ２）に設計を変更する。これにより、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を再現性よく簡単に変更することができる。
【００２４】
また、半導体装置１００が複数のＥ−ｎＭＯＳトランジスタ６０を有する場合には、ゲート電極１６上の第１層間絶縁膜１９の膜厚をトランジスタ６０間で異ならせることによって、一のＥ−ｎＭＯＳトランジスタ６０の閾値電圧と、他のＥ−ｎＭＯＳトランジスタ６０の閾値電圧とを異ならせることができる。
次に、本発明の実施形態に係る半導体装置１００の製造方法について説明する。図４（Ａ）〜図５（Ｂ）は半導体装置１００の製造方法を示す工程図である。ここでは、図１に示した半導体装置１００を図４（Ａ）〜図５（Ｂ）に沿って製造する場合を想定する。
【００２５】
図４（Ａ）に示すように、まず始めに、シリコン基板１の素子形成領域にボロン等のｐ型不純物や、リン等のｎ型不純物を選択的にイオン注入し熱拡散して、ｎウェル拡散層５や、ｐウェル拡散層７を形成する。次に、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）プロセス等を用いて、素子形成領域以外のシリコン基板１に素子分離層３を形成する。
【００２６】
この素子分離層３を形成した後に、シリコン基板１を熱酸化してシリコン酸化膜等からなるゲート絶縁膜１３を形成する（ゲート絶縁膜１３としてシリコン窒化膜を形成する場合には、窒素やアンモニアによる熱窒化法等を行う。）。そして、このゲート絶縁膜１３上に多結晶シリコン膜を形成する。この多結晶シリコン膜の形成は、例えばＣＶＤにより行う。
【００２７】
さらに、この多結晶シリコン膜のゲート電極１５となる部位にリン等のｎ型不純物を所定量だけ選択的に注入し、この部位に所定の導電性を持たせる。また、この多結晶シリコン膜のゲート電極１６となる部位にボロン等のｐ型不純物を所定量だけ選択的に注入し、この部位に所定の導電性を持たせる。この多結晶シリコン膜に対するリンやボロン等の選択的注入は、例えば、周知のフォトリソグラフィ技術と、イオン注入技術を用いて行う。
【００２８】
次に、この多結晶シリコン膜をパターニングして、Ｄ−ｎＭＯＳトランジスタ５０のチャネルとなる領域のゲート絶縁膜１３上にゲート電極（導電型はｎ＋）１５を形成すると共に、Ｅ−ｎＭＯＳトランジスタ６０のチャネルとなる領域のゲート絶縁膜１３上にゲート電極（導電型はｐ＋）１６を形成する。これらのゲート電極１５、１６のパターニングには、周知のフォトリソグラフィ技術とドライエッチング技術を用いて行う。
【００２９】
図４（Ａ）に示すゲート電極１５、１６を形成した後で、シリコン基板１上にＣＶＤでシリコン酸化膜を堆積させる。そして、このシリコン酸化膜をエッチバックして、ゲート電極１５の側壁にサイドウォール１７を形成する。次に、図４（Ｂ）に示すように、このシリコン基板１上に第１層間絶縁膜１９を形成する。上述したように、この第１層間絶縁膜１９はシリコン酸化膜である。このシリコン酸化膜は、例えばプラズマＣＶＤ、または熱酸化等によって、５００［Å］程度の厚さに形成する。ここで、この第１層間絶縁膜１９の膜厚は、図７に示した相関図にしたがって半導体装置１００の設計段階で定められた値であり、この膜厚によって、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧が最適化されている。
【００３０】
この第１層間絶縁膜１９の成膜条件は、プラズマＣＶＤの場合には、例えば、原料ガスがシラン（ＳｉＨ４）と酸素（Ｏ２）、気圧約５［Ｔｏｒｒ］、ＲＦパワー５００Ｗ、ＲＦ周波数１３．５６［ＭＨｚ］である。また、熱酸化の場合には、炉内雰囲気が酸素（Ｏ２）と窒素（Ｎ２）、処理温度が８５０［℃］程度である。次に、フォトリソグラフィとウエットエッチングによって、図示しないｐ＋Ｓ／Ｄ拡散層を形成する領域（以下で、ｐ＋Ｓ／Ｄ形成領域という）や、図４（Ｂ）に示すｎ＋Ｓ／Ｄ拡散層を形成する領域（以下で、ｎ＋Ｓ／Ｄ形成領域という）上にある第１層間絶縁膜１９を選択的に除去、または薄膜化する。
【００３１】
次に、ゲート電極１５、１６をマスクにして、ｎウェル拡散層５のｎ＋Ｓ／Ｄ形成領域と、ｐウェル拡散層７のｎ＋Ｓ／Ｄ形成領域とにリン等のｎ型不純物をイオン注入する。また、図示しないｐ＋Ｓ／Ｄ形成領域にリン等のｎ型不純物をイオン注入する。そして、ｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入後に、このシリコン基板１にアニールを施して、イオン注入したボロンやリン等を活性化させる。このアニールの処理条件は、例えば窒素雰囲気下で、処理温度９００［℃］、処理時間２０分程度である。これにより、ｎ＋Ｓ／Ｄ拡散層１１と、図示しないｐ＋Ｓ／Ｄ拡散層とを形成する。
【００３２】
ところで、このイオン注入工程では、ｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入量が同一領域内で異なっている。即ち、第１層間絶縁膜１９で覆われたｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入量は、第１層間絶縁膜１９で覆われていないｐ＋Ｓ／Ｄ形成領域や、ｎ＋Ｓ／Ｄ形成領域へのイオン注入量よりも少なくなっている。これは、第１層間絶縁膜１９がイオン注入に対するバリア膜として機能するからである。ｎ＋Ｓ／Ｄ拡散層１１や、ｐ＋Ｓ／Ｄ拡散層に不純物の濃度プロファイルを設けることによって、コンタクト抵抗等の電気的特性をより一層コントロールすることができる。
【００３３】
次に、このシリコン基板１上に第１保護膜２１を形成する。上述したように、この第１保護膜２１はシリコン窒化膜である。このシリコン窒化膜は、例えばプラズマＣＶＤ、またはＣＶＤ等によって、約８０Å程度に形成する。また、熱窒化によって形成することも可能である。この第１保護膜２１の成膜条件は、プラズマＣＶＤの場合には、例えば、原料ガスがシラン（ＳｉＨ４）、アンモニア（ＮＨ３）、アルゴン（Ａｒ）、気圧約１［Ｔｏｒｒ］、ＲＦパワー３００Ｗ、ＲＦ周波数１３．５６［ＭＨｚ］、処理温度４００［℃］程度である。また、ＣＶＤの場合には、例えば、原料ガスがジクロルシラン（ＳｉＨ２Ｃｌ２）、アンモニア（ＮＨ３）、気圧０.２［Ｔｏｒｒ］、処理温度８００［℃］程度である。
【００３４】
次に、図５（Ａ）に示すように、この保護膜２１上に第２層間絶縁膜２３を形成する。この第２層間絶縁膜２３は、例えばＢＰＳＧ膜であり、ＣＶＤによって形成する。そして、この第２層間絶縁膜２３を堆積したシリコン基板１をリフローする。このリフローによって、第２層間絶縁膜２３の上面は平坦化される。
ところで、このリフロー工程は、水素（Ｈ２）と酸素（Ｏ２）を燃焼させた水蒸気雰囲気下で行うことが好ましい。窒素（Ｎ２）雰囲気下でリフローする場合と比べて、ＢＰＳＧ等のシリコン酸化膜の流動性を高めることができ、平坦性を向上することができるからである。このリフローの処理条件は、例えば、Ｈ２とＯ２のガス比が５：２、温度が９００［℃］程度、時間が３０分程度である。
【００３５】
また、水蒸気雰囲気を作るためには、Ｈ２とＯ２のガス比は２：１が理想的である。しかしながら、このガス比２：１で熱処理するとＨ２に引火して爆発する可能性があり、大変危険である。そのため、Ｈ２に対してＯ２の割合を過剰にしておく必要がある。
次に、フォトリソグラフィ技術とドライエッチング技術を用いて、シリコン基板１上の選択的な領域、この例では、ｎ＋Ｓ／Ｄ拡散層１１の上方と、図示しないｐ＋Ｓ／Ｄ拡散層の上方とを開口するようなコンタクトホールを形成する。そして、このコンタクトホールが形成されたシリコン基板１上にＡｌ膜を形成する。このＡｌ膜は、例えばスパッタリングによって形成する。
【００３６】
次に、フォトリソグラフィ技術とドライエッチング技術を用いて、このＡｌ膜を配線形状にパターニングして、第１Ａｌ配線層２５を形成する。そして、このシリコン基板１上に第３層間絶縁膜２７を形成する。この第３層間絶縁膜２７は、例えばＰＳＧ（ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）膜であり、ＣＶＤによって形成する。そして、この第３層間絶縁膜２７の上面をＣＭＰ（ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈ）等で平坦化する。
【００３７】
次に、この第３層間絶縁膜２７上に第２Ａｌ配線層を形成する。この第２Ａｌ配線層の形成方法は、上述した第１Ａｌ配線層２５の形成方法と同様である。第２Ａｌ配線層を形成した後に、シリコン窒化膜等からなる第２保護膜３１をＣＶＤで形成し、図１に示した半導体装置１００を完成させる。
このように、本発明に係る半導体装置１００の製造方法によれば、Ｅ−ｎＭＯＳトランジスタ６０のゲート電極１６上を覆う第１層間絶縁膜１９の厚さを、上述した半導体装置１００の設計方法に従って設定された所定の厚みに形成するので、このＥ−ｎＭＯＳトランジスタ６０の閾値電圧を簡単に最適化することができる。
【００３８】
この第１実施形態では、シリコン基板１が本発明の半導体基板に対応し、Ｅ−ｎＭＯＳトランジスタ６０が本発明のゲート電極の導電型をｐ型としたＥ−ｎ型ＭＩＳトランジスタに対応している。また、Ｄ−ｎＭＯＳトランジスタ５０が本発明のＤ−ｎ型ＭＩＳトランジスタに対応し、第１層間絶縁膜１９が本発明の絶縁膜に対応している。
［２］第２実施形態
上述の第１実施形態では、Ｅ−ｎＭＯＳトランジスタ６０のゲート電極１６上がシリコン酸化膜からなる第１層間絶縁膜１９で覆われている場合について説明した。しかしながら、このＥ−ｎＭＯＳトランジスタ６０のゲート電極１５上は、第１層間絶縁膜１９ではなく、図３（Ａ）に示すように、シリコン窒化膜からなる第１保護膜２１で直接覆われている場合もある。この場合には、この保護膜２１の膜厚を合わせ込むことで、第１実施形態と同様に、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を最適化することができる。
【００３９】
図８は、第１保護膜２１の膜厚と、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧との相関を示す図である。図８の横軸は第１保護膜２１の膜厚［Å］を示し、縦軸はＥ−ｎＭＯＳトランジスタ６０の閾値電圧［Ｖ］を示す。図８に示すように、第１保護膜２１とＥ−ｎＭＯＳトランジスタ６０の閾値電圧との間には直線にのるような相関があり、第１保護膜２１の膜厚が大きくなるにつれて、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧は高くなる。
【００４０】
そこで、半導体装置１００の設計段階で、図８に示すような第１保護膜２１の膜厚と、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧との相関を実験等で調べておく。そして、この調査結果に基づいて、第１保護膜２１の膜厚を所定の値に設定し、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を所望の値に合わせ込む。
例えば、図８の一点鎖線で示すように、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧をＶｔｈ（Ｅ）に合わせ込みたい場合には、第１保護膜２１の膜厚をＴ´［Å］に設計する。ここでは、例えば所望の閾値電圧がＶｔｈ（Ｅ）＝１．５［Ｖ］のとき、Ｔ´＝８０［Å］に設計する。これにより、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を簡単に最適化することができる。なお、図８に示すように、例えば、所望の閾値電圧Ｖｔｈ（Ｅ）が１．５［Ｖ］であり、その上側管理幅（ＵＣＬ）と、下側管理値（ＬＣＬ）との差が１０数［ｍＶ］の場合には、第１保護膜２１の膜厚のＵＣＬとＬＣＬとの差は数十〜百数十［Å］程度である。
【００４１】
また、この第１保護膜２１の膜厚を設計変更することによって、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧を一定の範囲内で任意にシフトさせることも可能である。例えば、図３（Ａ）に示すように、第１保護膜２１の厚みがＴ１´のとき、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧Ｖｔｈ（Ｅ）はＶ１´だとする。ここで、このＥ−ｎＭＯＳトランジスタ６０の閾値電圧をＶ１´よりも電圧値の高いＶ２´に変更したい場合には、図３（Ｂ）に示すように、この第１保護膜２１の厚みを増してＴ１´に設計を変更する。これにより、Ｅ−ｎＭＯＳトランジスタ６０の閾値電圧Ｖｔｈ（Ｅ）をＶ１´からＶ２´に簡単に変更することができる。この第２実施形態では、第１保護膜２１が本発明の絶縁膜に対応している。
［３］第３実施形態
図９は、本発明の第３実施形態に係る定電圧回路２００の構成例を示す回路図である。図９に示すように、この定電圧回路２００は、２個のＥ−ｐＭＯＳトランジスタ（Ｔｒ１、Ｔｒ３）と、上述したＤ−ｎＭＯＳトランジスタ５０（Ｔｒ２）と、Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）とを組み合わせた回路である。この定電圧回路２００は、例えばＣＭＯＳ論理回路を有するＬＳＩ内に組み込まれて使用されるものであり、環境温度の変動や動作中のＣＭＯＳ論理回路内の電圧変動に対して、この回路の特性を変動させないために、略一定の出力電圧を供給するものである。
【００４２】
具体的には、この定電圧回路２００は、Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）の閾値電圧と、Ｄ−ｎＭＯＳトランジスタ５０（Ｔｒ２）の閾値電圧Ｖｔｈの差を基準電圧として利用する回路である。この回路で得られる基準電圧をＶｒｅｆとしたとき、このＶｒｅｆは下記の（１）〜（３）式から求めることができる。
Ｔｒ１、Ｔｒ２に流れる電流Ｉ１は、
【００４３】
〔数１〕
Ｉ１＝１／２×β２（Ｖｇｓ２−Ｖｔｈ２）２
＝１／２×β２（−Ｖｔｈ２）２…（１）
Ｔｒ３、Ｔｒ４に流れる電流Ｉ２は、
【００４４】
〔数２〕
Ｉ２＝Ｉ１×（β３／β１）＝１／２×β４（Ｖｇｓ４−Ｖｔｈ４）２
＝１／２×β４（Ｖｒｅｆ−Ｖｔｈ４）２…（２）
（１）、（２）式よりＶｒｅｆは、
【００４５】
〔数３〕
Ｖｒｅｆ＝Ｖｔｈ４−（β３／β１）×Ｖｔｈ２√（β２／β４）…（３）
【００４６】
但し、Ｉ１はＴｒ１、Ｔｒ２に流れる電流、Ｉ２はＴｒ３、Ｔｒ４に流れる電流、Ｖｇｓ２はＴｒ２のソースからみたゲート電圧、Ｖｇｓ４はＴｒ４のソースからみたゲート電圧、Ｖｔｈ２はＴｒ２の閾値電圧、Ｖｔｈ４はＴｒ４の閾値電圧、β１〜β４はＴｒ１〜Ｔｒ４の利得係数である。
上記の（３）式から明らかなように、この定電圧回路２００の出力電圧Ｖｒｅｆは、Ｔｒ２、４の閾値電圧に依存し、Ｔｒ１、３の閾値電圧には依存しない。従って、第１実施形態、又は第２実施形態で説明したように、Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）のゲート電極上と、Ｄ−ｎＭＯＳトランジスタ５０（Ｔｒ２）のゲート電極上とを覆う第１層間絶縁膜１９、又は第１保護膜２１の膜厚を調整することで、このＥ−ｎＭＯＳトランジスタ６０（Ｔｒ４）の閾値電圧Ｖｔｈ４を所望の値に合わせ込むことが可能である。
【００４７】
図１０は、第１層間絶縁膜１９の膜厚と、定電圧回路２００の出力電圧Ｖｒｅｆとの相関を示す図である。図１０の横軸は、第１層間絶縁膜１９の膜厚を示し、縦軸は定電圧回路２００の出力電圧Ｖｒｅｆ［Ｖ］を示している。Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）のゲート電極上を第１層間絶縁膜１９（図２（Ａ）、（Ｂ）参照）が覆う場合には、上記の説明から明らかなように、この第１層間絶縁膜１９と定電圧回路２００の出力電圧Ｖｒｅｆとの間には、直線にのるような相関が得られる。従って、この第１層間絶縁膜１９の膜厚を調整することで、この定電圧回路２００の出力電圧Ｖｒｅｆを所望の値に合わせ込むことが可能である。
【００４８】
例えば、第１層間絶縁膜１９のゲート電極１６（図２（Ａ）、（Ｂ）参照）上での膜厚Ｔが５００［Å］のとき、Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）の閾値電圧は１．５［Ｖ］であり、Ｄ−ｎＭＯＳトランジスタ５０（Ｔｒ２）の閾値電圧は０．５［Ｖ］程度である。上述したように、Ｄ−ｎＭＯＳトランジスタ５０（Ｔｒ２）の閾値電圧は、第１層間絶縁膜１９の膜厚に依存せず、第１層間絶縁膜１９の膜厚を振った場合でも、略一定である。
【００４９】
また、上記の（３）式からわかるように、図１０に示す直線の傾きは、Ｔｒ１〜Ｔｒ４の利得係数β１〜β４にも依存する。そこで、この利得係数β１〜β４の値を具体的に設定することで図１０の直線の傾きが一に定まる。例えば、利得係数β１〜β４が全て１００程度の場合には、第１層間絶縁膜１９の膜厚Ｔを５００［Å］に設定することで、定電圧回路２００の出力電圧Ｖｒｅｆを１．０［Ｖ］程度に簡単に合わせ込むことができる。
【００５０】
同様に、Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）のゲート電極上を第１保護膜２１（図３（Ａ）、（Ｂ）参照）が覆う場合には、この第１保護膜２１の膜厚を調整することで、この定電圧回路２００の出力電圧Ｖｒｅｆを所望の値に簡単に合わせ込むことができる。
図１１は、第１保護膜２１の膜厚と、定電圧回路２００の出力電圧Ｖｒｅｆとの相関を示す図である。図１１の横軸は、第１保護膜２１の膜厚を示し、縦軸は定電圧回路２００の出力電圧Ｖｒｅｒ［Ｖ］を示している。Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）のゲート電極上を第１保護膜２１（図３（Ａ）、（Ｂ）参照）が覆う場合には、この第１保護膜２１と定電圧回路２００の出力電圧Ｖｒｅｆとの間に直線にのるような相関がある。従って、利得係数β１〜β４の値を具体的に設定して図１１の直線の傾きを一に定めると共に、この一に定まった直線に基づいて第１保護膜２１の膜厚Ｔ´を所定の値に設定することで、定電圧回路２００の出力電圧Ｖｒｅｆを所望の値に簡単に合わせ込むことができる。
【００５１】
なお、図９に示した定電圧回路２００では、通常、Ｅ−ｎＭＯＳトランジスタ６０（Ｔｒ４）のゲート電極上と、Ｄ−ｎＭＯＳトランジスタ５０（Ｔｒ２）のゲート電極上とを覆う第１層間絶縁膜（又は、第１保護膜）は、Ｅ−ｐＭＯＳトランジスタ（Ｔｒ１、Ｔｒ３）のそれぞれのゲート電極上も覆っている。そして、この第１層間絶縁膜（又は、第１保護膜）の膜厚が変動することで、これらのＥ−ｐＭＯＳトランジスタ（Ｔｒ１、Ｔｒ３）の閾値電圧も変動する。
【００５２】
例えば、ゲート電極の導電型をｐ型としたＥ−ｎ型ＭＯＳトランジスタ６０では、第１層間絶縁膜１９の膜厚を数十〜百数十［Å］変動させると、その閾値電圧は十数［ｍＶ］程度変動する。ここでＥ−ｐＭＯＳトランジスタにおいても第１層間層間絶縁膜１９の膜厚を数十〜百数十［Å］変動させるとその閾値電圧も十数［ｍＶ］程度変動する。
前記Ｅ−ｐＭＯＳトランジスタの閾値電圧の変動による定電圧回路２００への出力電圧への影響は、上記の（３）式から明らかなように僅かであり、その出力電圧ＶｒｅｆはＥ−ｐＭＯＳトランジスタ（Ｔｒ１、Ｔｒ３）の閾値電圧にほとんど影響されない。
【００５３】
また、このような定電圧回路２００とＣＭＯＳ論理回路とが混載されたＩＣ（市場に流通しているＩＣの多くが該当）の場合、ゲート電極の導電型をｐ型としたＥ−ｎ型ＭＯＳトランジスタの閾値電圧の変動許容幅が十数［ｍＶ］であるのに対して、Ｅ−ｐＭＯＳトランジスタの閾値電圧の変動許容幅は数百［ｍＶ］であることが多い。
このような閾値電圧の変動許容幅を、図７に示したような相関図を用いて第１層間絶縁膜１９の膜厚に換算してみると、Ｅ−ｎ型ＭＯＳトランジスタ６０での膜厚変動の許容幅が数十〜百数十［Å］となるのに対して、Ｅ−ｐＭＯＳトランジスタでの膜厚変動の許容幅は数百［Å］程度となる。従って、第１層間絶縁膜１９の膜厚を、例えば数十〜百数十［Å］というある程度狭い範囲で調整することが好ましい。これにより、ＣＭＯＳ論理回路の特性をほとんど損なうことなく、定電圧回路２００の出力電圧を簡単に合わせ込むことができる。
【図面の簡単な説明】
【００５４】
【図１】第１実施形態に係る半導体装置１００の構成例を示す断面図。
【図２】第１実施形態に係るＥ−ｎＭＯＳトランジスタ６０の構成例を示す断面図。
【図３】第２実施形態に係るＥ−ｎＭＯＳトランジスタ６０の構成例を示す断面図。
【図４】半導体装置１００の製造方法（その１）を示す工程図。
【図５】半導体装置１００の製造方法（その２）を示す工程図。
【図６】閾値電圧の一般的な定義を示す概念図。
【図７】第１層間絶縁膜１９の膜厚と閾値電圧との相関を示す図。
【図８】第１保護膜２１の膜厚と閾値電圧との相関を示す図。
【図９】定電圧回路２００の構成例を示す回路図。
【図１０】第１層間絶縁膜１９の膜厚と出力電圧Ｖｒｅｆとの相関を示す図。
【図１１】第１保護膜２１の膜厚と出力電圧Ｖｒｅｆとの相関を示す図。
【符号の説明】
【００５５】
１  シリコン基板、３  素子分離層、５  ｎウェル拡散層、７  ｐウェル拡散層、１１  ｎ＋Ｓ／Ｄ拡散層、１３  ゲート絶縁膜、１５  ゲート電極（ｎ＋）、１６  ゲート電極（ｐ＋）、１７  サイドウォール、１９  第１層間絶縁膜、２１  第１保護膜、２３  第２層間絶縁膜、２５  第１Ａｌ配線層、２７  第３層間絶縁膜、２９  第２Ａｌ配線層、３１  第２保護膜、５０  Ｄ−ｎＭＯＳトランジスタ、６０  Ｅ−ｎＭＯＳトランジスタ、１００  半導体装置、２００  定電圧回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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