(57)【要約】【課題】  過消去されたセルを検出するための別途のテスト時間や、過消去されたセルのしきい値電圧を上がるための追加回路がなくても、過消去の問題を解決できる不揮発性メモリ素子を提供する。【解決手段】  不揮発性メモリ素子は、半導体基板と、半導体基板に形成される主ゲート絶縁膜と、主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、主ゲート絶縁膜および第１、第２の電子貯蔵部上に形成される主ゲート電極と、主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成される主ゲート絶縁膜と、
前記主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、
前記主ゲート絶縁膜および第１、第２の電子貯蔵部上に形成される主ゲート電極と、
前記主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成されることを特徴とする不揮発性メモリ素子。
【請求項２】
前記第１、第２の電子貯蔵部の各々は、トンネル酸化層、ポテンシャル井戸層、及びカップリング酸化層が積層された構造を有することを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項３】
前記ポテンシャル井戸層は、前記トンネル酸化層及びカップリング酸化層よりエネルギーバンドギャップの小さい物質からなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項４】
前記ポテンシャル井戸層は、前記トンネル酸化層及びカップリング酸化層より誘電率が大きく、かつ、トラップ密度が小さい物質からなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項５】
前記トンネル酸化膜及びカップリング酸化層は、ＳｉＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3のうち何れか一つからなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項６】
前記ポテンシャル井戸層は、ＨｆＯ2、ＺｒＯ2、ＢａＺｒＯ2、ＢａＴｉＯ2、Ｔａ2Ｏ5、ＺｒＳｉＯ4、ランタン系酸化膜または窒化膜のうち何れか一つからなることを特徴とする請求項２に記載の不揮発性メモリ素子。
【請求項７】
前記主ゲート電極及びソース／ドレイン領域の表面に形成されるシリサイド層をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子。
【請求項８】
半導体基板に形成される主ゲート絶縁膜と、前記主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、前記主ゲート絶縁膜および前記第１、第２の電子貯蔵部上に形成される主ゲート電極と、前記主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、
所定のプログラムバイアス条件に従って、前記ソース領域からドレイン領域に電子が流れ、ドレイン領域の付近でチャンネル電子が熱電子となり、ドレイン領域付近の垂直電界により、電子が前記第１の電子貯蔵部または第２の電子貯蔵部に注入される方式でプログラム動作を行うことを特徴とする不揮発性メモリ素子の駆動方法。
【請求項９】
前記プログラムバイアス条件は、
前記主ゲート電極及びドレイン領域には一定の正の電圧を印加し、前記ソース領域及び半導体基板には接地電圧を印加することを特徴とする請求項８に記載の不揮発性メモリ素子の駆動方法。
【請求項１０】
半導体基板に形成される主ゲート絶縁膜と、前記主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、前記主ゲート絶縁膜および前記第１、第２の電子貯蔵部上に形成される主ゲート電極と、前記主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、
所定の消去バイアス条件に従って、前記第１、第２の電子貯蔵部に貯蔵された電子がＦ／Ｎトンネリングして、前記ソース／ドレイン領域に抜け出る方式、又は前記ソース／ドレイン領域の熱正孔が前記第１、第２の電子貯蔵部に注入されて、第１、第２の電子貯蔵部に貯蔵されている電子と結合する方式で、前記第１、第２の電子貯蔵部を同時に、または一部を消去することを特徴とする不揮発性メモリ素子の駆動方法。
【請求項１１】
前記第１、第２の電子貯蔵部を同時に消去するバイアス条件は、
前記ゲートには一定の負の電圧を印加し、前記ソース／ドレイン領域にはグラウンド電圧又は一定の正の電圧を印加し、また半導体基板にはフローティング（Floating）またはグラウンド電圧を印加することを特徴とする請求項１０に記載の不揮発性メモリ素子の駆動方法。
【請求項１２】
前記第１、第２の電子貯蔵部のうち何れか一つを消去するバイアス条件は、
前記ゲートに一定の負の電圧を印加し、消去する第１または第２の電子貯蔵部に隣接したソース／ドレイン領域にはグラウンド電圧または一定の正の電圧を印加し、消去しない第１または第２の電子貯蔵部に隣接したソース／ドレイン領域はフローティングさせ、また前記半導体基板にはフローティング又はグラウンド電圧を印加することを特徴とする請求項１０に記載の不揮発性メモリ素子の駆動方法。
【請求項１３】
半導体基板に形成される主ゲート絶縁膜と、前記主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、前記主ゲート絶縁膜および前記第１、第２の電子貯蔵部上に形成される主ゲート電極と、前記主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、
所定のリードバイアス条件に従って、前記ソース／ドレイン領域の間に電流が流れると、消去状態と認識し、電流が流れないと、プログラム状態と認識するリバースバイアス方式で、前記第１又は第２の電子貯蔵部に対するデータ読み取り動作を行うことを特徴とする不揮発性メモリ素子の駆動方法。
【請求項１４】
前記リードバイアス条件は、
前記読み取りのための第１又は第２の電子貯蔵部の反対側のソース／ドレイン領域及び主ゲート電極には一定の正の電圧を印加し、前記読み取ろうとする第１又は第２の電子貯蔵部に隣接したソース／ドレイン領域及び半導体基板には接地電圧を印加することを特徴とする請求項１３に記載の不揮発性メモリ素子の駆動方法。
【請求項１５】
消去された第１又は第２の電子貯蔵部に対する読み取り動作を行う場合、前記主ゲート電極の下部半導体基板の電位は、読み取ろうとする第１又は第２の電子貯蔵部の反対側のソース／ドレイン領域に印加する正の電圧により決定され、主ゲート電極に印加する正の電圧によりソース／ドレイン領域間に電流が流れることになり、該当電子貯蔵部の消去状態を認識することを特徴とする請求項１４に記載の不揮発性メモリ素子の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ素子に関し、特に１つのトランジスタで２ビットのデータを貯蔵でき、かつ選択ゲートのための追加面積を割り当てなくても、過消去（Over Erase）の問題を解消できる不揮発性メモリ素子及びその駆動方法に関するものである。
【背景技術】
【０００２】
一般的に不揮発性メモリは、突然電源が切られても貯蔵されているデータを損失しないという長所を有し、ＰＣ Ｂｉｏｓ用、セットトップ（Set-Top）ボックス、プリンター及びネットワークサーバーなどのデータ貯蔵用として多用されており、最近はデジタルカメラや携帯電話などにも多用されている。
【０００３】
以下、添付の図面を参照しつつ、従来技術について説明する。
図１は従来技術に係る単一トランジスタ積層型セル構造を示す図である。
図１によれば、従来技術による単一トランジスタ積層型不揮発性メモリセルは、半導体基板１１と、半導体基板１１の一領域に積層されるトンネル酸化膜１２、フローティングゲート（floating gate）１３、誘電体膜１４、及びコントロールゲート１５からなる積層型ゲートと、積層型ゲートの両側面に形成される絶縁膜スペーサ１６と、積層型ゲートと絶縁膜スペーサ１６の間に形成される絶縁膜１７とを含む。
【０００４】
そして、絶縁膜スペーサ１６下部の半導体基板１１表面内におけるＬＤＤ１８ａ，１８ｂと、絶縁膜スペーサ１６両側の半導体基板１１表面内におけるソース／ドレイン領域１９ａ，１９ｂと、コントロールゲート１５の表面及びソース／ドレイン領域１９ａ，１９ｂの表面におけるシリサイド層２０とをさらに含む。
【０００５】
上記のように構成された単一トランジスタ積層型不揮発性メモリセルは以下のように動作する。
プログラムの際は、チャンネル熱電子注入（channel hot electron injection）方式で電子をフローティングゲート１３に注入して、しきい値電圧を増加させる。また、消去の際には、Ｆ／Ｎトンネリング方式で電子をフローティングゲート１３から半導体基板１１に取り出して、しきい値電圧を下げる。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、かかる単一トランジスタ積層型不揮発性メモリセルは、サイズが小さい反面、以下のような短所がある。
第一に、単一トランジスタ積層型不揮発性メモリセルは、データ消去時にしきい値電圧が０Ｖ以下となる過消去を許容しない。これは、ビットライン上のいずれか一つのセルが過消去されると、他のセルの状態を読み取ることができないためであり、過消去は必ず避けるべきである。
【０００７】
過消去は、工程の不均一性、または工程中にセルの電子貯蔵手段であるフローティングゲートの周囲を囲む誘電膜に加えられるストレスにより生じる。また、かかる過消去を治癒するためには、過消去されたセルを検出し、プログラムさせて、過消去されたセルのしきい値電圧を上げる方式を使用している。
しかしながら、この方法はテストに多くの時間が所要され、過消去されたセルのしきい値電圧を補償するための複雑な回路が追加に必要であるため、消去の過程が非常に複雑になるという問題がある。
【０００８】
第二に、単一トランジスタ積層型不揮発性メモリセルは、過消去を許容しないため、セルの許容しきい値電圧の範囲が非常に狭い。その上に、数十キロバイト以上のブロック単位で消去する場合には、消去ブロックの通計的なしきい値電圧の分布が広がり過ぎて、実際の許容しきい値電圧の範囲はさらに狭くなる。
【０００９】
かかる単一トランジスタ積層型不揮発性メモリセルは、フローティングゲートの電荷状態即ち、しきい値電圧をメモリの論理状態に対応させる。３．３Ｖの入力電圧に用いられる単一トランジスタ積層型セルの許容しきい値電圧の範囲は、およそ１Ｖ〜５Ｖである。
【００１０】
低いレベルのしきい値電圧が１Ｖである場合、３．３Ｖのリード電圧をコントロールゲートに印加すると、３．３Ｖと１Ｖの差に該当するセル電流が流れ、５Ｖにプログラミングされたセルは、チャンネルが遮断されて電流が流れない。
よって、電流の流れ及び遮断の状態を読み取ることにより、１と０の２つのレベルのロジック状態に対応して、１セル当たり１ビットのデジタルデータを貯蔵できる。
【００１１】
一方、メモリのデータリード速度はリード時のセル電流の容量に比例する。即ち、セル電流が大きいと速度が速く、セル電流が小さいと速度が遅い。よって、しきい値電圧のレベルが低いほど、セル電流が大きく、リード速度も速くなる。
しかしながら、単一トランジスタ積層型不揮発性メモリセルは、しきい値電圧が少なくとも０Ｖ以上であり、高い値を有するため、セル電流が少なくて、リード速度の改善が難しい。
【００１２】
第三に、単一トランジスタ積層型不揮発性メモリセルは、設計ルールが微細になるほど、該設計ルールに比例するサイスの縮小がさらに難しくなり、セルの特性及び信頼性に否定的な効果が大きくなる。
【００１３】
単一トランジスタ積層型不揮発性メモリセルにおいて、ドレインはビットラインに直接連結され、ソースは共通接地ラインに連結される。
かかるモメリアレイでは、ドレイン電圧によるフローティングゲートへのカップリングのため、単位ブロックトランジスタの導通、パンチスルー（Punch Through）、又は高い電流漏れが発生する。このため、プログラム電流が増加し、チャージ・ポンピング（charge Pumping）回路を増やさなければならない。また、かかる現象はチャンネルの幅が狭いほど、増幅するため、セルサイズを小さくすることが難しくなる。
【００１４】
また、かかるアレイでは、選択されたビットラインにおいて、選択されなかったセルへの漏れ電流による熱電子注入や、電界ストレスによる電荷漏れなどの問題もある。さらに、貯蔵トランジスタのドレイン側において接続及び配線の工程が進行するため、工程中にセルのフローティングゲートの周辺の酸化膜を劣化させるという問題もある。
【００１５】
かかる問題により、単一トランジスタ積層型不揮発性メモリセルは、単一トランジスタであるにも係らず、工程の微細化によるセルサイズの縮小が難しいという問題を持っている。
【００１６】
上述した単一トランジスタ積層型不揮発性メモリセルの問題を解決する方法としては、フローティングゲートトランジスタに選択ゲートトランジスタを直列に追加する方法がある。
しかしながら、この方法は選択ゲートトランジスタのための追加面積が必要であるため、セルサイズの縮小が難しい。
【００１７】
本発明は上記の問題点を解決するためのもので、その目的は、過消去されたセルを検出するための別途のテスト時間や、過消去されたセルのしきい値電圧を上がるための追加回路がなくても、過消去の問題を解決できる不揮発性メモリ素子を提供することにある。
また、本発明の他の目的は、広いしきい値電圧ウインドウを有する不揮発性メモリ素子を提供することにある。
さらに、本発明の他の目的は、過消去に対応するための追加面積を不要とし、不揮発性メモリ素子の集積度を向上させることにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するための本発明に係る不揮発性メモリ素子は、半導体基板と、半導体基板に形成される主ゲート絶縁膜と、主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、主ゲート絶縁膜および第１、第２の電子貯蔵部上に形成される主ゲート電極と、主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成されることに特徴がある。
【００１９】
また、上記目的を達成するための本発明に係る不揮発性メモリ素子の駆動方法は、半導体基板に形成される主ゲート絶縁膜と、主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、主ゲート絶縁膜および第１、第２の電子貯蔵部上に形成される主ゲート電極と、主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、所定のプログラムバイアス条件に従って、ソース領域からドレイン領域に電子が流れ、ドレイン領域の付近でチャンネル電子が熱電子となり、ドレイン領域付近の垂直電界により、電子が第１の電子貯蔵部または第２の電子貯蔵部に注入される方式でプログラム動作を行うことに特徴がある。
【００２０】
ここで、上記のプログラムバイアス条件は、主ゲート電極及びドレイン領域には一定の正の電圧を印加し、ソース領域及び半導体基板には接地電圧を印加することに特徴がある。
【００２１】
また、上記目的を達成するための本発明に係る不揮発性メモリ素子の駆動方法は、半導体基板に形成される主ゲート絶縁膜と、主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、主ゲート絶縁膜および第１、第２の電子貯蔵部上に形成される主ゲート電極と、主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、所定の消去バイアス条件に従って、第１、第２の電子貯蔵部に貯蔵されている電子がＦ／Ｎトンネリングして、ソース／ドレイン領域に抜け出る方式、またはソース／ドレイン領域の熱正孔が第１、第２の電子貯蔵部に注入されて、第１、第２の電子貯蔵部に貯蔵されている電子と結合する方式で、第１、第２の電子貯蔵部を同時に、または一部を消去することに他の特徴がある。
【００２２】
ここで、第１、第２の電子貯蔵部を同時に消去するバイアス条件は、ゲートには一定の負の電圧を印加し、ソース／ドレイン領域にはグラウンド電圧又は一定の正の電圧を印加し、また半導体基板にはフローティングまたはグラウンド電圧を印加することに特徴がある。
また、第１、第２の電子貯蔵部のうち何れか一方を消去するバイアス条件は、ゲートには一定の負の電圧を印加し、消去する第１または第２の電子貯蔵部に隣接したソース／ドレイン領域にはグラウンド電圧又は一定の正の電圧を印加し、消去しない第１または第２の電子貯蔵部に隣接したソース／ドレイン領域はフローティングさせ、また半導体基板にはフローティング又はグラウンド電圧を印加することに特徴がある。
【００２３】
また、上記目的を達成するための本発明に係る不揮発性メモリ素子の駆動方法は、半導体基板に形成される主ゲート絶縁膜と、主ゲート絶縁膜の両側の半導体基板に各々形成される第１、第２の電子貯蔵部と、主ゲート絶縁膜および第１、第２の電子貯蔵部上に形成される主ゲート電極と、主ゲート絶縁膜及び第１、第２の電子貯蔵部の両側の半導体基板内に形成されるソース／ドレイン領域とを含んで構成される不揮発性メモリ素子の駆動方法において、所定のリードバイアス条件に従って、ソース／ドレイン領域の間に電流が流れると、消去状態と認識し、電流が流れないと、プログラム状態と認識するリバースバイアス方式で、第１又は第２の電子貯蔵部に対するデータ読み取り動作を行うことに他の特徴がある。
【００２４】
ここで、リードバイアス条件は、読み取りのための第１又は第２の電子貯蔵部の反対側のソース／ドレイン領域及び主ゲート電極には一定の正の電圧を印加し、読み取ろうとする第１又は第２の電子貯蔵部に隣接したソース／ドレイン領域及び半導体基板には接地電圧を印加することに特徴がある。
【００２５】
なお、消去された第１又は第２の電子貯蔵部に対する読み取り動作を行う場合、主ゲート電極の下部の半導体基板の電位は、読み取ろうとする第１又は第２の電子貯蔵部の反対側のソース／ドレイン領域に印加する正の電圧により決定される。また、主ゲート電極に印加する正の電圧によりソース／ドレイン領域間に電流が流れ、該当電子貯蔵部の消去状態を認識することに特徴がある。
【発明の効果】
【００２６】
本発明に係る不揮発性メモリ素子及びその駆動方法には次のような効果がある。
第一に、主ゲート電極が選択ゲートと同様の役割を果たすため、過消去が起こらない不揮発性メモリ素子を具現できる。
よって、過消去されたセルを検出するための別途のテスト時間、過消去されたセルのしきい値電圧を上げるための追加回路が不要であり、消去動作が非常に簡単で、しきい値電圧ウインドウを広げることができる。
【００２７】
第二に、別途の選択ゲートが不要であり、過消去されたセルのしきい値電圧を上げるための追加回路も不要であるため、高集積素子を製造できる。
【００２８】
第三に、主ゲート電極が選択ゲートと同様の役割を果たすため、ドレインタンオンの問題のない不揮発性メモリ素子を具現でき、プログラム電圧を下げることができる。よって、チャージ・ポンピング回路の数を効果的に減らすことができ、ドレイン妨害（drain disturbance）に対する免疫力を高めることができる。
【００２９】
第四に、ポテンシャル井戸層のポテンシャル井戸に局部的に電子を注入するか、または取り出すため、局部的な電荷増幅（Localized charge amplifying）効果によるプログラム速度を改善でき、高性能の不揮発性メモリ素子を具現できる。
【００３０】
第五に、ポテンシャル井戸層は酸化膜又は窒化膜を材料とするため、周辺の素子とのカップリングに関する影響を受けない。よって、カップリングによる電荷損失を防止でき、素子スケーリングが可能となる。
【００３１】
第六に、１つのトランジスタで２ビットのデータを貯蔵できるため、集積度が格段に向上し、ビット当たりの製造コストを低減できる。
【発明を実施するための最良の形態】
【００３２】
以下、本発明に係る不揮発性メモリ素子及びその駆動方法を添付の図面に基づいて詳細に説明する。
図２は本発明の一実施形態に係る不揮発性メモリ素子を示した図である。
本発明の不揮発性メモリ素子は一つのトランジスタを２つに分けて、１セル当たり２ビットを使用できるようにしている。また、制御ゲート機能と選択ゲート機能とを並行する主ゲート電極を構成することで、別途に選択ゲートを構成しなくても済む技術であり、より詳しい構造は以下の通りである。
【００３３】
図２を見ると、半導体基板３１の一領域に主ゲート酸化膜３２が形成されており、主ゲート酸化膜３２の両側には第１の電子貯蔵部３３及び第２の電子貯蔵部３４が各々形成される。
ここで、第１の電子貯蔵部３３はトンネル酸化層３３ａ、ポテンシャル井戸層３３ｂ、及びカップリング酸化層３３ｃから構成され、第２の電子貯蔵部３４はトンネル酸化膜３４ａ、ポテンシャル井戸層３４ｂ、及びカップリング酸化層３４ｃから構成されており、２ビットを貯蔵できるように構成されている。
【００３４】
そして、主ゲート酸化膜３２及びその両側の第１、第２の電子貯蔵部３３、３４の上に主ゲート電極３５が形成され、主ゲート電極３５の両側には側壁スペーサ３６が形成される。また、主ゲート電極３５と側壁スペーサ３６との間にポリ酸化膜３７が形成される。
【００３５】
側壁スペーサ３６の下部の半導体基板３１内にＬＤＤ領域３８が形成され、側壁スペーサ３６の両側の半導体基板３１内に高濃度のソース／ドレイン領域３９が形成される。
さらに、主ゲート電極３５の表面、及び高濃度のソース／ドレイン領域３９の表面にサリサイド膜４０が形成される。
【００３６】
ここで、第１、第２の電子貯蔵部３３，３４におけるトンネル酸化層３３ａ，３４ａ及びカップリング酸化層３３ｃ，３４ｃは、ポテンシャル井戸層３３ｂ，３４ｂに比べて相対的にエネルギーバンドギャップの大きい物質で構成する反面、ポテンシャル井戸層３３ｂ，３４ｂは、トンネル酸化層３３ａ，３４ａ及びカップリング酸化層３３ｃ，３４ｃに比べて相対的にエネルギーバンドギャップは小さく、誘電率は大きく、トラップ密度は小さい物質で構成する。
例えば、トンネル酸化層３３ａ，３４ａ及びカップリング酸化膜３３ｃ，３４ｃは、ＳｉＯ2、Ａｌ2Ｏ3、Ｙ2Ｏ3Ｓなどで構成し、ポテンシャル井戸層３３ｂ，３４ｂはＨｆＯ2、ＺｒＯ2、ＢａＺｒＯ2、ＢａＴｉＯ2、Ｔａ2Ｏ5、ＺｒＳｉＯ4、ランタン系酸化膜または窒化膜などで構成する。
【００３７】
上述の通り、ポテンシャル井戸層３３ｂ，３４ｂのエネルギーバンドギャップが、トンネル酸化膜３３ａ，３４ａ及びカップリング酸化膜３３ｃ，３４ｃのエネルギーバンドギャップより小さいため、ポテンシャル井戸層３３ｂ，３４ｂにポテンシャル井戸が形成される。
【００３８】
図３はトンネル酸化層としてＳｉＯ2を、ポテンシャル井戸層としてＴａ2Ｏ5を、またカップリング酸化層としてＡｌ2Ｏ3を使用した場合、図２のIII-III’で示した部分に形成される平衡状態のエネルギーバンドの構造を示したものである。
【００３９】
上述の通り、トンネル酸化層３３ａ，３４ａとカップリング酸化層３３ｃ，３４ｃとの間のポテンシャル井戸層３３ｂ、３４ｂには、ポテンシャル井戸が形成される。このポテンシャル井戸にＣＨＥＩ（Channel Hot Electron Injection）方式で電子を注入するか、またはＦＮトンネリング方式で電子を取り出すことにより、ポテンシャル井戸層３３ｂ，３４ｂの下部の半導体基板３１の電位を変化させることができる。
また、かかる電位の変化に従って、電流を流せるか、または遮断することにより、ポテンシャル井戸層３３ｂ、３４ｂの各々に、１ビットの不揮発性メモリ素子を具現できる。よって、１つのトランジスタで２ビットを具現できる。
【００４０】
以下、本発明の不揮発性メモリ素子の駆動方法について、より詳しく説明する。
説明の前に、ソース／ドレイン領域３９と称した不純物拡散層は、一方はソース領域として、他方はドレイン領域として固定されたのではなく、印加されるバイアス電圧値に応じて、ソース領域またはドレイン領域として決定されるのである。よって、以下ではソース／ドレイン領域と称さず、第１の電子貯蔵部３３に近い不純物拡散層はＶｓｄ１と、第２の電子貯蔵部３４に近い不純物拡散層はＶｓｄ２とする。
【００４１】
図４は本発明に係る第１の電子貯蔵部３３のみを選択的にプログラムさせる過程を示した図である。
主ゲート電極３５とＶｓｄ１の各々に、一定の正の電圧（＋）Ｖｇ  ｐｇｍ、（＋）Ｖｓｄ  ｐｇｍを印加し、半導体基板３１はＶｓｄ２と接地（ground）する。これにより、Ｖｓｄ２からＶｓｄ１に電子が流れ、Ｖｓｄ１の付近でチャンネル電子が熱電子となる。また、垂直電界により電子が第１の電子貯蔵部３３のポテンシャル井戸層３３ｂに注入され、第１の電子貯蔵部３３がプログラムされる。
【００４２】
図５は本発明に係る第２の電子貯蔵部３４のみを選択的にプログラムさせる過程を示した図である。
主ゲート電極３５とＶｓｄ２の各々に、一定の正の電圧（＋）Ｖｇ  ｐｇｍ、（＋）Ｖｓｄ  ｐｇｍを印加させ、半導体基板３１はＶｓｄ１と接地する。これにより、Ｖｓｄ１からＶｓｄ２に電子が流れ、Ｖｓｄ２の付近でチャンネル電子が熱電子となる。また、垂直電界により電子が第２の電子貯蔵部３４のポテンシャル井戸層３４ｂに注入され、第２の電子貯蔵部３４がプログラムされる。
【００４３】
図６は本発明に係るブロック単位またはページ単位で消去する過程を示した図である。
主ゲート電極３５に一定の負の電圧（−）Ｖｇ  ｅｒｓを印加し、Ｖｓｄ１及びＶｓｄ２には接地電圧又は一定の正の電圧（＋）Ｖｓｄ  ｅｒｓを印加する。また半導体基板３１は接地またはフローティングさせる。
これにより、第１、第２の電子貯蔵部３３，３４のポテンシャル井戸層３３ｂ，３４ｂに貯蔵されていた電子は、Ｆ／ＮトンネリングしてＶｓｄ１及びＶｓｄ２の方に抜け出るか、またはＶｓｄ１及びＶｓｄ２からポテンシャル井戸層３３ｂ、３４ｂにホットホール注入（Hot Hole Injection：ＨＨＩ）されて消去される。
【００４４】
なお、図面に示してはいないが、ブロックまたはページ単位ではなく、ビット単位で消去する場合には、主ゲート電極３５に一定の負の電圧（−）Ｖｇ  ｅｒｓを印加し、半導体基板３１は接地、またはフローティングさせる。そして、消去しようとするビットに近いソース／ドレイン領域には消去バイアスを印加し、消去しないビットに近いソース／ドレイン領域はフローティングさせる。
【００４５】
例えば、第１の電子貯蔵部３３のみを消去する場合、主ゲート電極３５には一定の負の電圧（−）Ｖｇ  ｅｒｓを印加し、Ｖｓｄ１には接地電圧又は一定の正の電圧（＋）Ｖｓｄ  ｅｒｓを印加する。また、半導体基板３１は接地、またはフローティングさせ、Ｖｓｄ２はフローティングさせる。
【００４６】
逆に、第２の電子貯蔵部３４のみを消去する場合は、主ゲート電極３５には一定の負の電圧（−）Ｖｇ  ｅｒｓを印加し、半導体基板３１は接地、またはフローティングさせる。また、Ｖｓｄ２には接地電圧または一定の正の電圧（＋）Ｖｓｄ  ｅｒｓを印加し、Ｖｓｄ１はフローティングさせる。
【００４７】
一方、貯蔵されたデータを読み取る過程は以下の通りである。
図７は本発明に係るプログラム状態の電子貯蔵部３３を読み取る過程を示した図であり、図８は本発明に係る消去状態の第１の電子貯蔵部３３を読み取る過程を示した図である。
【００４８】
第１の電子貯蔵部３３に貯蔵されたデータを読み取るためには、主ゲート電極３５及びＶｓｄ２に一定の正の電圧（＋）Ｖｇ  ｒｅｆ、（＋）Ｖｓｄ  ｒを印加し、半導体基板３１とＶｄｓ１は接地する。
【００４９】
万一、第１の電子貯蔵部３３がプログラム状態であれば、図７に示すように、第１の電子貯蔵部３３のポテンシャル井戸層３３ｂに注入された電子が、直下のチャンネル領域の電位を局部的に増加させる。これによりポテンシャル障壁（Potential Barrier）が形成され、このポテンシャル障壁によりＶｓｄ１からチャンネルへの電子注入が妨げられて、電流が流れなくなり、第１の電子貯蔵部３３のプログラム状態を読み取ることができる。
【００５０】
また、第１の電子貯蔵部３３が消去状態であれば、図８に示すように、第１の電子貯蔵部３３のポテンシャル井戸層３３ｂに注入された電子がないため、Ｖｓｄ１からチャンネルに電子を容易に注入できる。よって、電流が流れ、消去状態を読み取ることができるようになる。
【００５１】
この際、チャンネル領域の電位は、Ｖｓｄ２に印加されたバイアス電圧により決定される。
よって、第１の電子貯蔵部３３が過消去された状態であっても、第１の電子貯蔵部３３の消去状態を正確に読み取ることができる。即ち、本発明の主ゲート電極３５は制御ゲートの機能だけではなく、選択ゲートの機能も果たしているため、過消去の問題を解決することができる。
【００５２】
また、過消去によってしきい値電圧が０以下となった場合にも、データを正確に読み取れるため、しきい値電圧が０以下に下がることを許容する。即ち、しきい値電圧ウインドウを広げることができる。
このような読み取り方法は、第２の電子貯蔵部３３を読み取る過程に適用できる。
【００５３】
なお、第１、第２の電子貯蔵部３３，３４が全てプログラムされた状態である場合、いずれか一方のデータを読み取る過程は以下の通りである。
図９は本発明に係る第１、第２の貯蔵部が全てプログラムされた状態において、第２の電子貯蔵部のデータを読み取る過程を示した図である。
【００５４】
主ゲート電極３５及びＶｓｄ１の各々に一定の正の電圧（＋）Ｖｇ  ｒｅｆ、（＋）Ｖｓｄ  ｒを印加し、半導体基板３１とＶｓｄ２は接地する。
この際、正の電圧が印加されるＶｓｄ１がドレインであり、負の電圧が印加されるＶｓｄ２はソースである。
【００５５】
この場合、第２の電子貯蔵部３４のポテンシャル井戸層３４ｂに注入された電子が、直下のチャンネル領域の電位を局部的に増加させて、ポテンシャル障壁を形成する。これにより、Ｖｓｄ２からチャンネルへの電子注入を妨げられて電流が流れなくなり、第２の電子貯蔵部３４のプログラム状態を読み取ることになる。
【００５６】
この際、第１の電子貯蔵部３３のポテンシャル井戸層３３ｂの直下のチャンネル領域の電位は、Ｖｓｄ１に印加されたバイアス電圧により決定される。よって、第１の電子貯蔵部３３のポテンシャル井戸層３３ｂに注入されている電子は、チャンネル領域の電位及び電流に影響を及ぼさないため、第２の電子貯蔵部３４のプログラム状態を正常に読み取ることができる。
【００５７】
以上、説明した内容を通じて、当業者であれば、本発明の技術思想を離脱しない範囲で多様な変更及び修正が可能なことが分かるだろう。よって、本発明の技術的範囲は実施形態に記載した内容に限定されることではなく、特許請求の範囲によって定められなければならない。
【図面の簡単な説明】
【００５８】
【図１】従来技術に係る単一トランジスタ積層型セル構造を示す図である。
【図２】本発明の一実施形態に係る不揮発性メモリ素子を示す図である。
【図３】本発明に係るトンネル酸化層としてＳｉＯ2を、ポテンシャル井戸層としてＴａ2Ｏ5、カップリング酸化層としてＡｌ2Ｏ3を使用した場合の、図２のIII-III’方向に形成される平衡状態のエネルギーバンド構造を示す図である。
【図４】本発明に係る第１の電子貯蔵部のみを選択的にプログラミングする過程を示す図である。
【図５】本発明に係る第２の電子貯蔵部のみを選択的にプログラミングする過程を示す図である。
【図６】本発明に係るブロック単位またはページ単位で消去する過程を示す図である。
【図７】本発明に係るプログラム状態の第１の電子貯蔵部を読み取る過程を示す図である。
【図８】本発明に係る消去状態の第１の電子貯蔵部を読み取る過程を示す図である。
【図９】本発明に係る第１、第２の電子貯蔵部が全てプログラミングされた状態でビット２側のデータを読み取る過程を示す図である。
【符号の説明】
【００５９】
３１  半導体基板
３２  主ゲート酸化膜
３３ａ，３４ａ  トンネル酸化層
３３ｂ，３４ｂ  ポテンシャル井戸層
３３ｃ，３４ｃ  カップリング酸化層
３５  主ゲート電極
３６  側壁スペーサ
３７  ポリ酸化膜
３８  ＬＤＤ領域
３９  ソース／ドレイン領域
４０  サリサイド膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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