(57)【要約】【課題】広帯域の出力クロックを高精度に発生する。【解決手段】  入力されたクロックを順次遅延させる多数段の単位遅延素子を有し、各段の前記単位遅延素子の出力を出力する遅延部２と、前記遅延部からの出力に基づく制御信号を前記遅延部にフィードバックして前記単位遅延素子の遅延量をフィードバック制御する位相同期手段４，６と、前記遅延部の各単位遅延素子の出力に基づく出力クロックを発生するクロック発生手段７と、前記単位遅延素子同士の配線に接続する負荷容量と、前記単位遅延素子同士の配線と前記負荷容量との接続，非接続を切換える切換え手段とを具備したことを特徴とする。【選択図】      図１
2005354271.tif 000002
【特許請求の範囲】
【請求項１】
入力されたクロックを順次遅延させる多数段の単位遅延素子を有し、各段の前記単位遅延素子の出力を出力する遅延部と、
前記遅延部からの出力に基づく制御信号を前記遅延部にフィードバックして前記単位遅延素子の遅延量をフィードバック制御する位相同期手段と、
前記遅延部の各単位遅延素子の出力に基づく出力クロックを発生するクロック発生手段と、
前記単位遅延素子同士の配線に接続する負荷容量と、
前記単位遅延素子同士の配線と前記負荷容量との接続，非接続を切換える切換え手段とを具備したことを特徴とする半導体装置。
【請求項２】
前記負荷容量は、ＭＯＳトランジスタのゲート容量によって構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記負荷容量は、複数の負荷容量によって構成され、
前記切換え手段は、前記複数の負荷容量の前記配線に対する接続，非接続を個別に又は同時に切換えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記遅延部に入力されるクロックの周波数を判定して、判定結果に基づいて前記切換え手段を制御する周波数判定手段を更に具備したことを特徴とする半導体装置。
【請求項５】
前記周波数判定手段は、前記入力されるクロックの周波数の判定結果として、ヒステリシス特性を有する判定結果を出力することを特徴とする請求項１に記載の半導体装置。
【請求項６】
請求項１乃至５のいずれか１つに記載の半導体装置を用いて構成したことを特徴とするクロック位相調整回路。
【請求項７】
請求項６に記載のクロック位相調整回路からの出力クロックを用いて出力データに同期した出力クロックを発生することを特徴とする送信回路。
【請求項８】
請求項６に記載のクロック位相調整回路からの出力クロックを用いて入力データに同期したクロックを再生することを特徴とする受信回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データビットに同期した出力クロックを得る半導体装置、クロック位相調整回路、送信回路及び受信回路に関する。
【背景技術】
【０００２】
近年、コンピュータを利用したシステム等においては、処理の高速化の要求から高いデータレートでのデータ伝送が必要となってきている。これに伴い、異なる伝送ラインを介して伝送するデータとクロックとのタイミング調整が重要な設計事項となっている。
【０００３】
例えば、外部メモリとの間でのデータ伝送については、チップの外部からのクロックに基づいて、正確な内部クロックを再生する必要がある。また、入力データを正確なタイミングでラッチしてサンプリングするサンプリング回路等においても、データに同期した正確なタイミングのサンプリングパルスを生成する必要がある。また、種々のデータレートでのデータ伝送に際しては、出力データに対応した正確なクロックを発生させる必要がある。
【０００４】
これらの各種用途に利用可能なものとして、近年、出力クロックの位相を高精度に制御するクロック位相調整回路としてのＤＬＬ（遅延位相同期ループ、Delay Locked Loop の略）回路が普及してきている。
【０００５】
このようなＤＬＬ回路は、入力クロック周波数を等倍または逓倍したクロックを発生させることが可能である。即ち、ＤＬＬ回路は、複数の単位遅延回路からなる遅延回路と、位相比較回路と、チャージポンプ回路と、バイアス回路と、を有して構成されている。ここで、複数の単位遅延回路は直列に接続され、初段の単位遅延回路にはクロックＣＫが入力され、初段から最終段までの複数の単位遅延回路からは多相クロックが出力される。初段の単位遅延回路の出力信号と所定段数離間した単位遅延回路の出力信号との位相を位相比較回路において比較することで、位相差に基づく信号を得る。この位相差信号をチャージポンプ回路及びバイアス回路によって制御電圧に変換して単位遅延回路にフィードバックする。
【０００６】
各単位遅延回路は、制御電圧によって遅延量が変化し、各単位遅延回路から出力される多相クロックＣＫは、初段の単位遅延回路の入力信号と最終段の単位遅延回路の出力信号との位相が一致するように、遅延量が制御される。この結果、位相が１／ｎ周期ずつ均等にずれたｎ相分の多相クロックを生成することができる。
【特許文献１】特開２００２−４３３１３号
【特許文献２】特開２００３−４６３７７号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述した、ＤＬＬ回路の単位遅延回路は、差動対を構成するトランジスタ及び電流源を構成するトランジスタ等によって構成されることがある。各単位遅延回路は、入力されたクロックを単位遅延させて、次段の単位遅延回路に出力する。この場合において、各単位遅延回路の遅延量は、電流源を構成するトランジスタを飽和領域で使用し、ソース・ドレイン間に流れる電流量を変化させることによって、制御可能である。
【０００８】
ところで、近年、例えば、画像信号の伝送規格であるmini-LVDS規格や高速転送レートのメモリ等のように、ＤＬＬ回路として、幅広い周波数帯域での使用が要求されるようになってきた。
【０００９】
ところが、電流源を構成するトランジスタを飽和領域で駆動させる必要から、電流源の制御範囲には制限がある。電流源トランジスタの制御範囲を、このような広い周波数帯域での使用を可能にするように設計すると、ダイナミックレンジの制限から、周波数の微調整が困難となり、出力クロックの精度が低下してしまうという問題があった。
【００１０】
本発明はかかる問題点に鑑みてなされたものであって、出力周波数を広帯域に制御可能にすると共に、低域から高域まで全帯域で高精度の周波数調整を可能にすることができる半導体装置、クロック位相調整回路、送信回路及び受信回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る半導体装置は、入力されたクロックを順次遅延させる多数段の単位遅延素子を有し、各段の前記単位遅延素子の出力を出力する遅延部と、前記遅延部からの出力に基づく制御信号を前記遅延部にフィードバックして前記単位遅延素子の遅延量をフィードバック制御する位相同期手段と、前記遅延部の各単位遅延素子の出力に基づく出力クロックを発生するクロック発生手段と、前記単位遅延素子同士の配線に接続する負荷容量と、前記単位遅延素子同士の配線と前記負荷容量との接続，非接続を切換える切換え手段とを具備したことを特徴とする。
【００１２】
このような構成によれば、入力されたクロックは、多数段の単位遅延素子によって順次遅延される。単位遅延素子の出力は位相同期手段に与えられて、単位遅延素子の遅延量を制御する制御信号が生成される。位相同期手段は、制御信号を遅延部にフィードバックさせて、単位遅延素子の遅延量を適正値にロックさせる。これにより、クロック発生手段は、単位遅延素子の出力に基づいて、入力クロックに応じた適正なタイミングの出力クロックを得ることができる。この場合において、切換え手段は、単位遅延素子同士の配線と負荷容量との間の接続，非接続を切換える。負荷容量が配線に非接続の状態では、単位遅延素子の遅延量は小さく、比較的高い周波数のクロックが得られる。負荷容量が配線に接続されている状態では、単位遅延素子の遅延量は大きく、比較的低い周波数のクロックが得られる。これらのいずれの周波数帯についても、位相同期手段による制御のダイナミックレンジは同一であり、周波数帯域に拘わらず同様の高精度の位相制御が可能である。従って、広い帯域に渡って、高精度の出力クロックを得ることができる。
【００１３】
また、前記負荷容量は、ＭＯＳトランジスタのゲート容量によって構成されることを特徴とする。
【００１４】
このような構成によれば、半導体基板上に簡単に負荷容量を構成することができる。
【００１５】
また、前記負荷容量は、複数の負荷容量によって構成され、前記切換え手段は、前記複数の負荷容量の前記配線に対する接続，非接続を個別に又は同時に切換えることを特徴とする。
【００１６】
このような構成によれば、負荷容量の数に応じた帯域数毎に、位相同期手段による制御が可能であり、出力クロックについてより高精度の位相制御が可能である。
【００１７】
また、前記遅延部に入力されるクロックの周波数を判定して、判定結果に基づいて前記切換え手段を制御する周波数判定手段を更に具備したことを特徴とする。
【００１８】
このような構成によれば、周波数判定手段は、入力クロックの周波数を判定し、判定結果に基づいて切換え手段を切換える。これにより、入力クロックの周波数に応じて、自動的に最適な帯域毎に位相制御が行われる。
【００１９】
また、前記周波数判定手段は、前記入力されるクロックの周波数の判定結果として、ヒステリシス特性を有する判定結果を出力することを特徴とする。
【００２０】
このような構成によれば、周波数帯域の切換わりが頻繁に発生することを防止して、安定性を向上させることができる。
【００２１】
また、本発明に係るクロック位相調整回路は、上記半導体装置を用いて構成したことを特徴とする。
【００２２】
このような構成によれば、各周波数帯域毎に位相制御を行うので、広い帯域に渡り高精度の位相制御が可能である。これにより、高精度の出力クロックを得ることができる。
【００２３】
また、上記クロック位相調整回路からの出力クロックを用いて出力データに同期した出力クロックを発生することを特徴とする。
【００２４】
このような構成によれば、出力データが広帯域の場合でも、出力データに高精度に同期した出力クロックを得ることができる。
【００２５】
また、上記クロック位相調整回路からの出力クロックを用いて入力データに同期したクロックを再生することを特徴とする。
【００２６】
このような構成によれば、出力クロックが高精度に得られるので、受信信号を確実に取込むことができる。
【発明を実施するための最良の形態】
【００２７】
以下、図面を参照して本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態に係る半導体装置を示すブロック図である。
【００２８】
本実施の形態はクロック位相調整回路に適用したものである。図２及び図３は夫々本実施の形態のクロック位相調整回路を採用した受信回路及び送信回路を示すブロック図である。
【００２９】
図２において、受信回路１は、図１と同一構成のクロック位相調整回路であるＤＬＬ回路１２を含んで構成されている。受信回路１１にはクロック及びデータが入力される。クロックはＤＬＬ回路１２に入力され、データはサンプリング回路１３に入力される。ＤＬＬ回路１２は、入力クロックに基づいて、所定周期のサンプリングクロックを生成する。サンプリング回路１３は、サンプリングクロックを用いて入力されたシリアルデータをパラレルデータに変換する。こうして、図２の受信回路１１においては、データとクロックとが相互に異なる伝送路を介して伝送される場合であっても、確実なデータのシリアル−パラレル変換が可能である。
【００３０】
図３において、送信回路１５は、図１と同一構成のクロック位相調整回路であるＤＬＬ回路１６を含んで構成されている。ＤＬＬ回路１６は入力クロックに基づいて所定周期で所定位相のクロックを生成する。ＤＬＬ回路１６は生成したクロックを出力部のクロック端に与えると共に、入力クロックを出力クロックとして出力する。出力部１７は、入力されたデータをクロック端に供給されるクロックタイミングでラッチして、１出力クロック周期でｎビットのデータを出力する。こうして、図３の送信回路１５においては、クロックに同期した所定ビットのデータを出力することができる。
【００３１】
本実施の形態においては、ＤＬＬ回路として図１のクロック位相調整回路を採用することで、広い周波数帯域において、高精度に位相制御されたクロックを発生させることが可能である。
【００３２】
図１においてクロック位相調整回路１には入力クロックが入力される。この入力クロックは、遅延部２に入力されると共に、周期比較回路４及び周波数判定回路５にも入力される。遅延部２は複数段の遅延素子３-1，３-2…（以下、代表して遅延素子３ともいう）を有している。
【００３３】
図４は遅延部２の各遅延素子の具体的な構成を示す回路図である。
【００３４】
遅延部２を構成する遅延素子３-1，３-2，３-3，…は、縦続接続されており、夫々制御信号ＰＢ，ＮＢ，ＦＣ，ＢＣによって遅延量が制御されるようになっている。初段の遅延素子３-1には受信したクロックＣＫ及びその反転信号ＣＫＸが入力される。遅延素子３-1，３-2，３-3，…は、入力された信号を制御信号ＰＢ，ＮＢ，ＦＣ，ＢＣに基づく遅延量だけ遅延させて、夫々出力Ｏ１，Ｏ２，…（以下、代表して出力Ｏという）及びその反転出力ＸＯ１，ＸＯ２，…（以下、代表して反転出力ＸＯという）を次段の遅延素子３-2，３−3，…に夫々出力する。
【００３５】
各遅延素子は同一構成であり、図４に示すように、ＰチャネルトランジスタＴ１〜Ｔ３及びＮチャネルトランジスタＴ４〜Ｔ８を有している。差動対をなすＰチャネルトランジスタＴ１，Ｔ２のゲートに夫々入力信号及びその反転信号が入力されるようになっている。初段の遅延素子３-1のトランジスタＴ１，Ｔ２には、夫々クロックＣＫ，ＣＫＸが入力される。
【００３６】
ＰチャネルトランジスタＴ１，Ｔ２のソースは共通接続されてＰチャネルトランジスタＴ３のドレインに接続され、トランジスタＴ３のソースには電源電圧が印加される。また、トランジスタＴ３のゲートには制御信号ＰＢが供給される。
【００３７】
トランジスタＴ１，Ｔ２のドレインは夫々ＮチャネルトランジスタＴ４，Ｔ５のソースに接続されると共に、トランジスタＴ５，Ｔ４のゲートにも接続される。トランジスタＴ４，Ｔ５のドレインは共通接続されて、ＮチャネルトランジスタＴ６のソースに接続される。トランジスタＴ６のゲートには制御信号ＮＢが供給され、ドレインは電源端子に接続される。各遅延素子のトランジスタＴ２のドレインからの正相出力が出力Ｏとして出力され、各遅延素子のトランジスタＴ１の逆相出力が反転出力ＸＯとして出力される。
【００３８】
制御信号ＰＢ，ＮＢによって、各トランジスタＴ１〜Ｔ６に流れる電流量が制御され、正相出力及び逆相出力の立ち上がり及び立ち下がりに要する時間が調整される。即ち、制御信号ＰＢ，ＮＢによって、入力された信号を次段に伝搬する時間（遅延量）が制御されることになる。
【００３９】
本実施の形態においては、単位遅延素子３同士を接続する配線８，８’と基準電位点９との間には、帯域変更回路１０が接続されている。帯域変更回路１０は単位遅延素子３の遅延量を比較的大きく変化させる。これに対し、上述した制御信号ＰＢ，ＮＢによる遅延量制御は、比較的遅延量を小さく変化させるものである。
【００４０】
制御信号ＰＢ，ＮＢによる遅延量制御は、一般的なＤＬＬ回路に採用されている手法と同様である。即ち、図１において、各単位遅延素子３からの出力Ｏ１，Ｏ２，…は周期比較回路４に与えられる。例えば、遅延部２の各遅延素子３-1，３-2，…の遅延量が、入力されるクロックＣＫの１周期の略１／１６とする。この場合には、周期比較回路４は、各遅延素子３-1，３-2，…からの出力Ｏ１，Ｏ２，…が正確に入力クロックＣＫの１／１６ずつ遅れて発生しているか否かを検出する。
【００４１】
周期比較回路４は、各遅延素子３の遅延量が適正値よりも大きく、各出力Ｏ１，Ｏ２，…の位相が入力クロックＣＫの１／１６の位相よりも遅れている場合には、アップ信号（ＵＰ）を発生してバイアス発生回路６に出力する。バイアス発生回路６は、ＵＰ信号に基づいて、遅れ量に応じたレベルの制御信号ＰＢ，ＮＢを発生する。逆に、各遅延素子３の遅延量が適正値よりも大きく、各出力Ｏ１，Ｏ２，…の位相が入力クロックＣＫの１／１６の位相よりも早い場合には、周期比較回路４は、ダウン信号（ＤＮ）を発生してバイアス発生回路６に出力する。この場合には、バイアス発生回路６は、ＤＮ信号に基づいて、進み量に応じたレベルの制御信号ＰＢ，ＮＢを発生する。なお、ＵＰ信号が発生すると、制御信号はＰＢはレベルが低くなり、制御信号ＮＢはレベルが高くなる。逆に、ＤＮ信号が発生すると、制御信号はＰＢはレベルが上昇し、制御信号ＮＢはレベルが低下する。
【００４２】
バイアス発生回路６からの制御信号ＰＢ，ＮＢが遅延部２にフィードバックされる。即ち、遅延部２の遅延素子３の遅延量が適正値よりも大きくなり、クロックＣＫ，ＣＫＸの伝搬が遅れると、アップ信号によって、制御信号ＰＢのレベルが低下すると共に、制御信号ＮＢのレベルが上昇する。そうすると、各遅延素子を構成するトランジスタＴ３及びＴ６のソース・ドレインに流れる電流量が増加し、各遅延素子の遅延量が小さくなる。逆に、遅延素子３の遅延量が適正値より小さくなり、クロックＣＫ，ＣＫＸの伝搬が進むと、ダウン信号によって、制御信号ＰＢのレベルが上昇すると共に、制御信号ＮＢのレベルが下降する。そうすると、各遅延素子を構成するトランジスタＴ３及びＴ６のソース・ドレインに流れる電流量が低下し、各遅延素子の遅延量が大きくなる。
【００４３】
このフィードバック制御によって、各遅延素子の遅延量は適正な値に収束するようになっている。
【００４４】
クロック発生手段としての出力クロック調整回路７は、遅延部２の各単位遅延素子３の出力が与えられて、各単位遅延素子３の出力に基づく出力クロックを生成する。各遅延素子３の遅延量が入力されるクロックＣＫの１周期の略１／１６であるものとすると、各遅延素子３の遅延量が適正値に収束してロック状態となると、各遅延素子３の出力は、入力クロックＣＫに対して正確に１／１６位相ずつずれている。従って、出力クロック調整回路７は、各単位遅延素子３の出力を用いることで、１クロックＣＫを１６に均等に分割した１６相の多相クロックを出力することができる。なお、出力ロック調整回路７は、設定ｐｉｎに対する外部設定によって、入力クロックに対して所望の位相の出力クロックを発生させることができるようになっている。
【００４５】
帯域変更回路１０は、切換え手段としてのスイッチＳＷ１，ＳＷ２及びＮＭＯＳトランジスタＴ７，Ｔ８によって構成されている。出力Ｏを伝送する配線８にはスイッチＳＷ１を介してトランジスタＴ７のベースが接続され、トランジスタＴ７のソース・ドレインは共通接続されて基準電位点９に接続される。反転出力ＸＯを伝送する配線８’にはスイッチＳＷ２を介してトランジスタＴ８のベースが接続され、トランジスタＴ８のソース・ドレインは共通接続されて基準電位点９に接続される。
【００４６】
ＮＭＯＳトランジスタＴ７，Ｔ８はそのゲート容量によって負荷容量を構成する。また、基準電位点９は、バイアス発生回路６によって所定の電位、例えば０Ｖに設定される。スイッチＳＷ１，ＳＷ２は後述する周波数判定回路５からの制御信号ＦＣによって、相互に独立して又は共通にオン，オフ制御される。スイッチＳＷ１がオンとなることによって、配線８と基準電位点９との間にはトランジスタＴ７による負荷容量が接続されることになり、スイッチＳＷ２がオンとなることによって、配線８’と基準電位点９との間にはトランジスタＴ７による負荷容量が接続されることになる。例えば、出力クロックとして発生可能な周波数が２５〜１７０ＭＨｚの場合には、制御信号ＦＣとしては、入力クロック周波数が１００ＭＨｚ前後以上の場合にスイッチＳＷ１，ＳＷ２をオフにし、入力クロック周波数が１００ＭＨｚ前後以下の場合にスイッチＳＷ１，ＳＷ２をオンにする値に設定する。
【００４７】
即ち、スイッチＳＷ１，ＳＷ２のオンによって、単位遅延素子３同士を接続する配線８，８’の配線容量に、トランジスタＴ７，Ｔ８の負荷容量が加えられることになり、各単位遅延素子３のクロックの伝搬時間が著しく大きくなる。なお、出力Ｏ，ＸＯを伝送する配線の配線容量としては、配線８，８’の容量と次段の遅延素子３の差動トランジスタのゲート容量と出力Ｏ，ＸＯを出力するインバータのゲート容量とを含むものとして説明する。
【００４８】
このように、単位遅延素子３の単位遅延量を十分に増大させることで、出力クロックの帯域を十分に低下させることができる。即ち、帯域変更回路１０によって、単位遅延素子３の単位遅延量を比較的大きく変更することで、出力クロックの周波数を大きく変化させ、複数の帯域毎の制御が可能である。
【００４９】
この場合でも、制御信号ＰＢ，ＮＢによる遅延量のダイナミックレンジは大きく変わらない。つまり、本実施の形態においては、帯域変更回路１０によって出力クロックの帯域を変更すると共に、各帯域毎にほぼ同一のダイナミックレンジで制御信号ＰＢ，ＮＢによる位相制御が可能である。
【００５０】
図１のクロック位相調整回路は、出力クロックの周波数帯域を切換えるために、入力クロックの周波数を自動的に判定するための周波数判定回路５を有している。図５は図１中の周波数判定回路５の具体的な構成を示す回路図である。
【００５１】
図５において、周波数判定回路５は、所定の基準周波数によって周波数帯域を第１の周波数帯域と第２の周波数帯域（第１の周波数帯域＜第２の周波数帯域）に分割し、入力される入力クロックがいずれの周波数帯域に属するかを判定する。
【００５２】
周波数判定回路５は、入力クロックＣＫが所定の第２の基準周波数（第２の基準周波数は第１の基準周波数より高い周波数に設定されている）より速くなった場合に、入力クロックＣＫが第１の周波数帯域から第２周波数帯域に変化したと判断し、入力クロックＣＫが第１の基準周波数より遅くなった場合に、入力クロックＣＫが第２の周波数帯域から第１周波数帯域に変化したと判断して、入力クロック周波数の判定結果である制御信号ＦＣを出力する。
【００５３】
基準電圧出力回路４０は、入力クロックが現在第１の周波数帯域に属している場合には第１の基準電圧値ＶＲＥＦ１を出力し、入力クロックが現在第２の周波数帯域に属している場合には第２の基準電圧値ＶＲＥＦ２を出力するように、入力クロックが現在属している周波数帯域に応じて基準電圧を切り替えて出力する。
【００５４】
制御信号生成回路５０は、基準電圧出力回路４０から出力された基準値（図５では電圧Ｖ２）と入力クロック又は入力クロックに基づき得られる電圧値又は電流値（図５では電圧Ｖ１）と比較して、比較結果に基づき制御信号ＦＣを生成する。
【００５５】
基準電圧出力回路４０は、基準電圧を出力する。周波数電圧変換回路３０は、入力クロックの周波数に応じて入力クロック変換電圧を生成して出力する。
【００５６】
また制御信号生成回路５０は、周波数電圧変換回路３０から出力された入力クロック変換電圧Ｖ１と、基準電圧出力回路１０から出力された基準電圧Ｖ２とを比較して、比較結果に基づき制御信号ＦＣを生成するようにしてもよい。
【００５７】
基準電圧出力回路４０が、制御信号ＦＣに基づき、出力する基準電圧を第１の基準電圧値ＶＲＥＦ１（入力クロックが第１の周波数帯域に属する場合に設定される電圧値）又は第２の基準電圧値ＶＲＥＦ２（入力クロックが第２の周波数帯域に属する場合に設定される電圧値）のいずれかに切り替えるよう構成してもよい。ここにおいて第１の基準電圧ＶＲＥＦ１＜第２の基準電圧ＶＲＥＦ２となる。
【００５８】
ここで基準電圧出力回路４０は、基準電圧発生回路４２と、スイッチ回路４４を含むように構成することができる。基準電圧発生回路４２は、第１の基準電圧値ＶＲＥＦ１及び第２の基準電圧値ＶＲＥＦ２を生成してスイッチ回路４４に出力する。スイッチ回路４４は、制御信号ＦＣに基づき、出力電圧を第１の基準電圧値ＶＲＥＦ１又は第２の基準電圧値ＶＲＥＦ２に切り替える。
【００５９】
分周回路２０は、入力クロックを分周して分周クロックＮ＿ＣＫ１、分周クロックＮ＿ＣＫ２を出力する。そして周波数電圧変換回路３０が、分周クロックＮ＿ＣＫ１、分周クロックＮ＿ＣＫ２に基づき入力クロック変換電圧Ｖ１を生成するようにしてもよい。
【００６０】
また制御信号生成回路５０が、コンパレータ５２とＤフィリップフロップ５４を含むように構成してもよい。コンパレータ５２は入力クロック変換電圧Ｖ１と基準電圧Ｖ２を比較して比較信号ＣＯＭＰを出力する。Ｄフィリップフロップ５４は比較信号ＣＯＭＰと分周クロックＮ＿ＣＫ２に基づき、制御信号ＦＣを出力するように構成してもよい。
【００６１】
このような構成をとることで、周波数判定回路５は、入力クロックＣＫが第１の周波数帯域（ロースピードモード）にある時は、入力クロックＣＫが所定の第２の基準周波数（図６のＦＤＥＴ＿Ｌ）より速くなった場合に、入力クロックＣＫが第１の周波数帯域（ロースピードモード）から第２周波数帯域（ハイスピードモード）に変化したと判断し、図６のａ→ｂ→ｃに沿って入力周波数の判定結果である制御信号ＦＣの電位のレベルが変化する。
【００６２】
また入力クロックＣＫが第２の周波数帯域（ハイスピードモード）にある場合には、入力クロックＣＫが所定の第１の基準周波数（図６のＦＤＥＴ＿Ｈ）より遅くなったときに、入力クロックＣＫが第２の周波数帯域（ハイスピードモード）から第１周波数帯域（ロースピードモード）に変化したと判断し、図６のｃ→ｄ→ａに沿って入力周波数の判定結果である制御信号ＦＣの電位のレベルが変化する。
【００６３】
すなわち、入力クロックが現在ロースピードである場合には図６のａ→ｂ→ｃに沿って入力周波数の判定結果である制御信号ＦＣの電位のレベルが変化し、入力クロックＣＫが現在ハイスピードである場合には図６のｃ→ｄ→ａに沿って制御信号ＦＣの電位のレベルが変化するヒステリシス特性が得られる。
【００６４】
次に、このように構成された実施の形態の動作について図７乃至図１１を参照して説明する。図７〜図１０は、図５の周波数判定回路の動作タイミングを示すタイミングチャートである。図１１は横軸に単位遅延素子の電流源のバイアスをとり縦軸に単位遅延素子の遅延量の逆数（周波数）をとって、電流源として調整可能なバイアスの可変範囲と、ロースピードモード及びハイスピードモードの夫々における制御信号ＰＢ，ＮＢと遅延量との関係を示すグラフである。
【００６５】
本実施の形態においては、ロースピードモードとハイスピードモードの２つのモードでのクロック位相の調整が可能である。ハイスピードモードにおいては、第１又は第２の基準周波数よりも高い周波数の入力クロックＣＫに対してｎ相（例えば１６相）の出力クロックを生成することができる。また、ロースピードモードにおいては、第１又は第２の基準周波数よりも低い周波数の入力クロックＣＫに対してｎ相（例えば１６相）の出力クロックを生成することができる。
【００６６】
更に、本実施の形態においては、周波数判定回路５が入力クロックの変化に際して、ヒステリシス特性を有する周波数判定結果を出力するので、ロースピードモードとハイスピードモードとの切り替わりが頻繁に発生して、動作が不安定となることを防止することができる。
【００６７】
図７は第１の基準周波数より遅い周波数の入力クロックＣＫが入力される場合の周波数判定回路５の動作タイミングを示すタイミングチャートを示している。
【００６８】
図７に示す入力クロックＣＫは基準周波数より遅い周波数で、電位レベルが変化している。時刻ｔ1の分周クロックＮ＿ＣＫ１の立ち下がりから周波数電圧変換回路３０のキャパシタＣ１のチャージが開始され、電位Ｖ１はランプ状に上昇する。そして時刻ｔ3の分周クロックＮ＿ＣＫ１の立ち上がりによりキャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は停止する。更に、時刻ｔ4の分周クロックＮ＿ＣＫ２の立ち上がりによりキャパシタＣ１はディスチャージされ、電位Ｖ１は“Ｌ”となる。
【００６９】
この間、コンパレータ５２は入力クロック変換電圧Ｖ１と第１の基準電圧ＶＲＥＦ１を比較し、入力クロック変換電圧Ｖ１が第１の基準電圧ＶＲＥＦ１より大きい時に比較信号ＣＯＭＰを“Ｌ”にし、入力クロック変換電圧Ｖ１が第１の基準電圧ＶＲＥＦ１以下の時に比較信号ＣＯＭＰをハイレベル（以下、“Ｈ”という）にする。ここで第１の基準電圧ＶＲＥＦ１は第１の基準周波数に対応して設定された電圧値である。
【００７０】
時刻ｔ1〜時刻ｔ2の間は入力クロック変換電圧Ｖ１≦第１の基準電圧ＶＲＥＦ１であるため、比較信号ＣＯＭＰは“Ｈ”となり、時刻ｔ2から時刻ｔ4の間は入力クロック変換電圧Ｖ１＞第１の基準電圧ＶＲＥＦ１であるため、比較信号ＣＯＭＰは“Ｌ”となる。
【００７１】
Ｄフィリップフロップ５４は比較信号ＣＯＭＰと分周クロックＮ＿ＣＫ２に基づき、周波数判定結果である制御信号ＦＣを出力する。
【００７２】
図７では分周クロックＮ＿ＣＫ２が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値は“Ｌ”（例えば分周クロックＮ＿ＣＫ２が立ち上がるタイミングｔ4においては比較信号ＣＯＭＰは“Ｌ”となっている（符号１５２にて示す期間参照））なので、周波数判定結果である制御信号ＦＣは“Ｌ”となっている。
【００７３】
周波数判定回路５からの制御信号ＦＣは遅延部２を構成する各遅延素子３に供給される。図４に示すスイッチＳＷ１，ＳＷ２は制御信号ＦＣの“Ｌ”でオンとなる。即ち、この場合には、配線８にトランジスタＴ７による負荷容量が接続され、配線８’にトランジスタＴ８による負荷容量が接続された状態となる。従って、各単位遅延素子３の遅延量は大きく、ロースピードモードで動作する。
【００７４】
制御信号ＰＢ，ＮＢによる制御によって、図１１に示すように、各遅延素子３を構成する電流源トランジスタは、調整可能バイアス範囲でバイアスが調整される。これにより、入力クロックＣＫの周波数に基づく例えば１６相のクロックが出力クロック調整回路７から出力される。調整可能バイアス範囲は十分なダイナミックレンジを有しており、出力クロックの位相制御を高精度に行うことができる。
【００７５】
図８は入力クロックＣＫが基準周波数より遅い周波数から基準周波数より高い周波数に変化する場合の周波数判定回路５の動作タイミングを示すタイミングチャートである。
【００７６】
図８に示す入力クロックＣＫは、基準周波数より高い周波数で、電位レベルが変化する。時刻ｔ1の分周クロックＮ＿ＣＫ１の立ち下がりから周波数電圧変換回路３０のキャパシタＣ１のチャージが開始され、電位Ｖ１はランプ状に上昇する。そして時刻ｔ2の分周クロックＮ＿ＣＫ１の立ち上がりによりキャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は停止する。更に、時刻ｔ3の分周クロックＮ＿ＣＫ２の立ち上がりによりキャパシタＣ１のはディスチャージされ、電位Ｖ１は“Ｌ”となる。
【００７７】
この間、コンパレータ５２は入力クロック変換電圧Ｖ１と第１の基準電圧ＶＲＥＦ１を比較し、入力クロック変換電圧Ｖ１が第１の基準電圧ＶＲＥＦ１より大きい時に比較信号ＣＯＭＰを“Ｌ”にし、入力クロック変換電圧Ｖ１が第１の基準電圧ＶＲＥＦ１以下の時に比較信号ＣＯＭＰを“Ｈ”にする。ここで第１の基準電圧ＶＲＥＦ１は第１の基準周波数に対応して設定された電圧値である。時刻ｔ1〜時刻ｔ3の間は入力クロック変換電圧Ｖ１≦第１の基準電圧ＶＲＥＦ１であるため、比較信号ＣＯＭＰは“Ｈ”となる。
【００７８】
図５のＤフィリップフロップ５４は比較信号ＣＯＭＰと分周クロックＮ＿ＣＫ２に基づき、周波数判定結果である制御信号ＦＣを出力する。図８では分周クロックＮ＿ＣＫ２が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値は“Ｈ”（例えば分周クロックＮ＿ＣＫ２が立ち上がるタイミングｔ３においては比較信号ＣＯＭＰは“Ｈ”となっている（符号１５４にて示す期間参照））なので、周波数判定結果である制御信号ＦＣは“Ｈ”となっている。
【００７９】
周波数判定回路５からの制御信号ＦＣは遅延部２を構成する各遅延素子３に供給される。図４に示すスイッチＳＷ１，ＳＷ２は制御信号ＦＣの“Ｈ”でオフとなる。この場合には、配線８，８’には、トランジスタＴ７，Ｔ８による負荷容量が接続されないこととなり、各単位遅延素子３の遅延量は小さい。即ち、ロースピードモードからハイスピードモードにモードが切換り、出力クロック調整回路７は、入力クロックＣＫに基づく高い周波数の出力クロックを発生可能となる。
【００８０】
この場合でも、図１１に示すように、各遅延素子３を構成する電流源トランジスタの調整可能バイアス範囲は、ロースピードモード時と同一である。制御信号ＰＢ，ＮＢによるバイアス調整は十分なダイナミックレンジを有しており、出力クロックの位相制御を高精度に行うことができる。こうして、入力クロックＣＫの周波数に基づいて、例えば１６相の高い周波数のクロックが出力クロック調整回路７から出力される。
【００８１】
図９は基準周波数より高い周波数の入力クロックＣＫが入力される場合の周波数判定回路の動作タイミングを示すタイミングチャートである。図９に示す入力クロックＣＫは基準周波数より高い周波数で、電位レベルが変化する。
【００８２】
時刻ｔ1の分周クロックＮ＿ＣＫ１の立ち下がりから周波数電圧変換回路３０のキャパシタＣ１のチャージが開始され、電位Ｖ１はランプ状に上昇する。そして時刻ｔ2の分周クロックＮ＿ＣＫ１の立ち上がりによりキャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は停止する。更に、時刻ｔ3の分周クロックＮ＿ＣＫ２の立ち上がりによりキャパシタＣ１のはディスチャージされ、電位Ｖ１は“Ｌ”となる。
【００８３】
この間、コンパレータ５２は入力クロック変換電圧Ｖ１と第２の基準電圧ＶＲＥＦ２を比較し、入力クロック変換電圧Ｖ１が第２の基準電圧ＶＲＥＦ２より大きい時に比較信号ＣＯＭＰを“Ｌ”にし、入力クロック変換電圧Ｖ１が第２の基準電圧ＶＲＥＦ２以下の時に比較信号ＣＯＭＰを“Ｈ”にする。ここで第２の基準電圧ＶＲＥＦ２は第２の基準周波数に対応して設定された電圧値である。
【００８４】
時刻ｔ1〜時刻ｔ3の間は入力クロック変換電圧Ｖ１≦第２の基準電圧ＶＲＥＦ２であるため、比較信号ＣＯＭＰは“Ｈ”となる。Ｄフィリップフロップ５４は比較信号ＣＯＭＰと分周クロックＮ＿ＣＫ２に基づき、周波数判定結果である制御信号ＦＣを出力する。
【００８５】
図９では分周クロックＮ＿ＣＫ２が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値は“Ｈ”（例えば分周クロックＮ＿ＣＫ２が立ち上がるタイミングｔ３においては比較信号ＣＯＭＰは“Ｈ”となっている（符号１５４にて示すタイミング参照））なので、周波数判定結果である制御信号ＦＣは“Ｈ”となっている。
【００８６】
即ち、この場合には、図１１に示すハイスピードモードで動作して、出力ロック調整回路７からは入力クロックＣＫに基づく高い周波数の出力クロックが出力される。
【００８７】
図１０は入力クロックＣＫが基準周波数より高い周波数から基準周波数より低い周波数に変化する場合の周波数判定回路の動作タイミングを示すタイミングチャートである。図１０に示す入力クロックＣＫは、基準周波数より遅い周波数で、電位レベルが変化する。時刻ｔ1の分周クロックＮ＿ＣＫ１の立ち下がりから周波数電圧変換回路３０のキャパシタＣ１のチャージが開始され、電位Ｖ１はランプ状に上昇する。そして時刻ｔ3の分周クロックＮ＿ＣＫ１の立ち上がりによりキャパシタＣ１のチャージが停止され、電位Ｖ１の上昇は停止する。更に、時刻ｔ4の分周クロックＮ＿ＣＫ２の立ち上がりによりキャパシタＣ１はディスチャージされ、電位Ｖ１は“Ｌ”となる。
【００８８】
この間、コンパレータ５２は入力クロック変換電圧Ｖ１と第２の基準電圧ＶＲＥＦ２を比較し、入力クロック変換電圧Ｖ１が第２の基準電圧ＶＲＥＦ２より大きい時に比較信号ＣＯＭＰを“Ｌ”にし、入力クロック変換電圧Ｖ１が第２の基準電圧ＶＲＥＦ２以下の時に比較信号ＣＯＭＰを“Ｈ”にする。ここで第２の基準電圧ＶＲＥＦ２は第２の基準周波数に対応して設定された電圧値である。
【００８９】
時刻ｔ1〜時刻ｔ2の間は入力クロック変換電圧Ｖ１≦第２の基準電圧ＶＲＥＦ２であるため、比較信号ＣＯＭＰは“Ｈ”となり、時刻ｔ2から時刻ｔ4の間は入力クロック変換電圧Ｖ１＞第２の基準電圧ＶＲＥＦ２であるため、比較信号ＣＯＭＰは“Ｌ”となる。Ｄフィリップフロップ５４は比較信号ＣＯＭＰと分周クロックＮ＿ＣＫ２に基づき、周波数判定結果である制御信号ＦＣを出力する。
【００９０】
図１０では分周クロックＮ＿ＣＫ２が立ち上がるタイミングでＤフィリップフロップ５４に保持されている値は“Ｌ”（例えば分周クロックＮ＿ＣＫ２が立ち上がるタイミングｔ4においては比較信号ＣＯＭＰは“Ｌ”となっている（符号１５６にて示す期間参照））なので、周波数判定結果である制御信号ＦＣは“Ｌ”となる。
【００９１】
即ち、制御信号ＦＣは、入力クロックＣＫが第２の基準周波数よりも低下しただけでは変化せず、更に、第１基準周波数よりも低下して初めて“Ｌ”に変化する。この制御信号ＦＣによって、遅延部２はロースピードモードでの遅延量で動作し、出力ロック調整回路７からは入力クロックＣＫに基づく比較的低い周波数の出力クロックが出力される。
【００９２】
なお、上述したように、ロースピードモードからハイスピードモードへの切換りは入力クロックＣＫが第２の基準周波数を超えた場合である。即ち、入力クロックＣＫが第１の基準周波数と第２の基準周波数との間の周波数の場合には、モードの切換えは行われない。これにより、安定したモード切換えが可能である。
【００９３】
このように、本実施の形態においては、単位遅延素子の遅延量を電流源トランジスタのバイアスによって高精度に制御すると共に、単位遅延素子相互間の配線の容量を増減させることで単位遅延素子の遅延量を大きく変化させることを可能にしている。従って、各周波数帯域毎に十分なダイナミックレンジを用いた遅延量制御が可能であり、広い帯域に渡り、高精度の出力クロックを出力することができる。
【００９４】
また、入力クロックＣＫに対してヒステリシス特性を有する周波数判定を行うことで、各帯域の切換えを行っており、帯域の切換えが頻繁に行われて制御が不安定になることを防止することができる。
【００９５】
なお、上記実施の形態においては、基準電位点９供給される制御信号ＢＣは、バイアス発生回路６によって所定の固定値に設定されるものとして説明したが、ＢＣを可変とすることも可能である。この場合には、ＢＣの制御によっても単位遅延素子の遅延量を制御可能である。例えば、周波数判定回路５の判定結果に基づいて制御信号ＢＣを入力クロック周波数に応じた値に設定することによって、一層広範囲で且つ高精度の位相制御が可能となる。
【００９６】
また、上記実施の形態においては、スイッチＳＷ１，ＳＷ２は制御信号ＦＣによって同時にオン又はオフにする例について説明したが、個別に制御するようにしてもよいことは明らかである。また、トランジスタＴ７，Ｔ８の２つの負荷容量を接続する例について説明したが、３つ以上の負荷容量を接続して、これらの負荷容量を個別又は同時に配線に接続，非接続するようにしてもよい。接続する負荷容量を多くして接続，非接続を個別に切換えることによって、帯域の分割数を多くして、高精度の位相制御が可能となる。
【００９７】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【図面の簡単な説明】
【００９８】
【図１】本発明の一実施の形態に係る半導体装置を示すブロック図。
【図２】本実施の形態のクロック位相調整回路を採用した受信回路を示すブロック図。
【図３】本実施の形態のクロック位相調整回路を採用した送信回路を示すブロック図。
【図４】図１中の遅延部２の各遅延素子の具体的な構成を示す回路図。
【図５】図１中の周波数判定回路５の具体的な構成を示す回路図。
【図６】周波数判定回路５の判定結果のヒステリシス特性を示すグラフ。
【図７】周波数判定回路の動作タイミングを示すタイミングチャート。
【図８】周波数判定回路の動作タイミングを示すタイミングチャート。
【図９】周波数判定回路の動作タイミングを示すタイミングチャート。
【図１０】周波数判定回路の動作タイミングを示すタイミングチャート。
【図１１】実施の形態の動作を説明するためのグラフ。
【符号の説明】
【００９９】
１…クロック位相調整回路、２…遅延部、３…遅延素子、４…周期比較回路、５…周波数判定回路、６…バイアス発生回路、７…出力クロック位相調整回路。  
【図１】
2005354271.tif 000003
【図２】
2005354271.tif 000004
【図３】
2005354271.tif 000005
【図４】
2005354271.tif 000006
【図５】
2005354271.tif 000007
【図６】
2005354271.tif 000008
【図７】
2005354271.tif 000009
【図８】
2005354271.tif 000010
【図９】
2005354271.tif 000011
【図１０】
2005354271.tif 000012
【図１１】
2005354271.tif 000013