(57)【要約】【課題】大型化を抑制しながら、動作速度を向上することが可能な半導体記憶装置を提供する。【解決手段】この半導体記憶装置５０は、互いに交差するように配置された複数のワード線および複数のビット線と、ワード線およびビット線に接続され、単一のポートを有する複数のシングルポートＳＲＡＭセル６を含むメモリセルアレイ７と、メモリセルアレイ７の所定位置に配置された１本の補助ワード線と、１本の補助ワード線に沿って配置された１列分のデュアルポートＳＲＡＭセル９を含む補助メモリ４とを備えている。また、デュアルポートＳＲＡＭセル９は、少なくともビット線に接続される第１ポートを含む。【選択図】図１
2005108403.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差するように配置された複数のワード線および複数のビット線と、
前記ワード線および前記ビット線に接続され、単一のポートを有する複数のシングルポートＳＲＡＭセルを含むメモリセルアレイと、
前記メモリセルアレイの所定位置に配置された補助ワード線と、
前記補助ワード線に沿って配置され、少なくとも前記ビット線に接続される第１ポートを有する１列分のデュアルポートＳＲＡＭセルを含む補助メモリとを備えた、半導体記憶装置。
【請求項２】
前記デュアルポートＳＲＡＭセルは、さらに、前記ビット線に接続されない第２ポートを含み、
前記第２ポートは、前記デュアルポートＳＲＡＭセルからのデータの読み出し専用である、請求項１に記載の半導体記憶装置。
【請求項３】
前記デュアルポートＳＲＡＭセルにカラムアドレス選択信号を供給する補助カラムデコーダをさらに備え、
前記デュアルポートＳＲＡＭセルの第２ポートは、前記補助カラムデコーダのカラムアドレス選択信号と、前記デュアルポートＳＲＡＭセルから出力されるデータ信号との論理積を取って信号を出力する、請求項２に記載の半導体記憶装置。
【請求項４】
前記デュアルポートＳＲＡＭセルは、２つのインバータ回路を含み、
前記２つのインバータ回路は、ｎチャネルトランジスタを介して接地電位に接続され、
前記補助ワード線および前記ｎチャネルトランジスタのゲートには、それぞれ、第１転送信号および前記第１転送信号の反転信号である第２転送信号が入力される、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記シングルポートＳＲＡＭセルから前記デュアルポートＳＲＡＭセルにデータを転送する際に、前記デュアルポートＳＲＡＭセルが接続される補助ワード線は、前記シングルポートＳＲＡＭセルが接続されるワード線が活性化された後に、活性化される、請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記シングルポートＳＲＡＭセルから前記デュアルポートＳＲＡＭセルにデータを転送する際に、選択された所定の前記ワード線に繋がる１列分の前記シングルポートＳＲＡＭセルのデータは、同時に、前記ビット線に出力されるとともに、前記１列分のデュアルポートＳＲＡＭセルに転送される、請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記デュアルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比は、前記シングルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比よりも大きい、請求項１〜６のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）セルを含む半導体記憶装置に関する。
【背景技術】
【０００２】
従来、データの入力および出力を行うための単一のポートを有するシングルポートＳＲＡＭセルを用いた半導体記憶装置が知られている。図８は、従来の一例によるシングルポートＳＲＡＭセルを示した回路図である。図８を参照して、従来の一例によるシングルポートＳＲＡＭセル１０６は、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１０１、ＮＴ１０２、ＮＴ１０６およびＮＴ１０７）および２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１０１およびＰＴ１０２）の合計６つのトランジスタから構成されている。
【０００３】
図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置の動作としては、まず、初期状態において、ワード線ＷＬの電位はＬレベルに保持されている。これにより、初期状態では、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２のゲートの電位はＬレベルに保持されるので、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２はオフ状態に保持されている。この状態で、ノードＮＤ１０１の電位がＨレベルであるとともに、ノードＮＤ１０２の電位がＬレベルである場合には、ｎチャネルトランジスタＮＴ１０７およびｐチャネルトランジスタＰＴ１０２のゲートの電位は、Ｈレベルになるので、ｎチャネルトランジスタＮＴ１０７はオン状態になるとともに、ｐチャネルトランジスタＰＴ１０２はオフ状態になる。このとき、ｎチャネルトランジスタＮＴ１０２は、オフ状態であるので、ｎチャネルトランジスタＮＴ１０７を介して接地電位が供給されることにより、ノードＮＤ１０２の電位は、Ｌレベルに保持される。
【０００４】
そして、ノードＮＤ１０２の電位がＬレベルに保持されることにより、ｎチャネルトランジスタＮＴ１０６およびｐチャネルトランジスタＰＴ１０１のゲートの電位は、Ｌレベルになるので、ｎチャネルトランジスタＮＴ１０６はオフ状態になるとともに、ｐチャネルトランジスタＰＴ１０１はオン状態になる。このとき、ｎチャネルトランジスタＮＴ１０１は、オフ状態であるので、ｐチャネルトランジスタＰＴ１０１を介して正電圧Ｖｃｃが供給されることにより、ノードＮＤ１０１は、Ｈレベルに保持される。
【０００５】
上記のように、シングルポートＳＲＡＭセル１０６では、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２をオフ状態に保持することにより、ノードＮＤ１０１の電位およびノードＮＤ１０２の電位を保持することが可能となる。そして、ロウアドレスを選択するＨレベルの信号をワード線ＷＬに供給すると、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ１０１およびＮＴ１０２はオン状態になる。これにより、ビット線対ＢＬおよび／ＢＬを介して、シングルポートＳＲＡＭセル１０６に対してデータの書き込みおよび読み出しを行うことが可能となる。
【０００６】
しかしながら、図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置では、所定のワード線ＷＬを選択してＨレベルの信号を供給すると、そのワード線ＷＬに接続された全てのシングルポートＳＲＡＭセル１０６のｎチャネルトランジスタＮＴ１０１およびＮＴ１０２がオン状態になる。これにより、Ｈレベルの信号を供給したワード線ＷＬに接続される全てのシングルポートＳＲＡＭセル１０６に対して、それらのシングルポートＳＲＡＭセル１０６の各々に接続される全てのビット線対ＢＬおよび／ＢＬが活性化される。このように、所定のワード線ＷＬを選択してＨレベルの信号を供給すると、全てのビット線対ＢＬおよび／ＢＬが活性化されるので、一方の系統から所定のＳＲＡＭセルにアクセスしている間は、他方の系統からアクセスすることはできない。このため、一方の系統からのアクセス中は、他方の系統からのアクセスはウェイト状態（待機状態）になるので、図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置では、半導体記憶装置の動作速度を向上するのは困難であるという不都合があった。
【０００７】
そこで、図８に示した従来の一例によるシングルポートＳＲＡＭセルを用いた半導体記憶装置の不都合を解消するために、２つの異なる系統から同時にデータの書き込みおよび読み出しを行うことが可能なデュアルポートＳＲＡＭセルを用いることにより、動作速度を向上させた半導体記憶装置が種々提案されている（たとえば、特許文献１参照）。
【０００８】
図９は、特許文献１に開示された従来の一般的なデュアルポートＳＲＡＭセルを示した回路図である。図９を参照して、従来のデュアルポートＳＲＡＭセル１０９は、６つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１０３、ＮＴ１０４およびＮＴ１０８〜ＮＴ１１１）および２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１０３およびＰＴ１０４）の合計８つのトランジスタから構成されている。また、このデュアルポートＳＲＡＭセル１０９は、図８に示した従来の一例によるシングルポートＳＲＡＭセル１０６と異なり、データの入力および出力を行うためのポートを２つ備えている。この２つのポートは、それぞれ、ｎチャネルトランジスタＮＴ１０３およびＮＴ１０４と、ｎチャネルトランジスタＮＴ１１０およびＮＴ１１１とによって構成されている。また、ｎチャネルトランジスタＮＴ１０３およびＮＴ１０４によって構成されたポートには、ビット線対ＢＬ１および／ＢＬ１と、ワード線ＷＬ１とが接続されている。ｎチャネルトランジスタＮＴ１１０およびＮＴ１１１によって構成されたポートには、ビット線対ＢＬ２および／ＢＬ２と、ワード線ＷＬ２とが接続されている。なお、ｎチャネルトランジスタＮＴ１０８、ｎチャネルトランジスタＮＴ１０９、ｐチャネルトランジスタＰＴ１０３およびｐチャネルトランジスタＰＴ１０４は、図８に示したｎチャネルトランジスタＮＴ１０６、ｎチャネルトランジスタＮＴ１０７、ｐチャネルトランジスタＰＴ１０１およびｐチャネルトランジスタＰＴ１０２と同様の回路構成を有している。
【０００９】
次に、図９に示した従来の提案された一例によるデュアルポートＳＲＡＭセルを用いた半導体記憶装置の動作としては、まず、ｎチャネルトランジスタＮＴ１０８およびＮＴ１０９と、ｐチャネルトランジスタＰＴ１０３およびＰＴ１０４とにより、ノードＮＤ１０３およびＮＤ１０４の電位を保持する動作は、図８に示したシングルポートＳＲＡＭセルを用いた半導体記憶装置の動作と同様である。そして、ロウアドレスを選択するＨレベルの信号をワード線ＷＬ１に供給すると、ｎチャネルトランジスタＮＴ１０３およびＮＴ１０４のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ１０３およびＮＴ１０４はオン状態になる。これにより、ビット線対ＢＬ１および／ＢＬ１を介して、デュアルポートＳＲＡＭセル１０９にデータの書き込みおよび読み出しを行うことが可能となる。また、ロウアドレスを選択するＨレベルの信号をワード線ＷＬ２に供給すると、ｎチャネルトランジスタＮＴ１１０およびＮＴ１１１のゲートの電位がＨレベルに上昇するので、ｎチャネルトランジスタＮＴ１１０およびＮＴ１１１はオン状態になる。これにより、ビット線対ＢＬ２および／ＢＬ２を介して、デュアルポートＳＲＡＭセル１０９にデータの書き込みおよび読み出しを行うことが可能となる。この場合、ワード線ＷＬ１にＨレベルの信号を供給したとしても、ビット線対ＢＬ２および／ＢＬ２は活性化されないとともに、ワード線ＷＬ２にＨレベルの信号を供給したとしても、ビット線対ＢＬ１および／ＢＬ１は活性化されないので、一方のポートから所定のデュアルポートＳＲＡＭセル１０９にアクセスしている間に他方のポートから所定のデュアルポートＳＲＡＭセル１０９以外のデュアルポートＳＲＡＭセル１０９にアクセスすることができる。このように、デュアルポートＳＲＡＭセル１０９を用いた半導体記憶装置では、異なる２つのデュアルポートＳＲＡＭセル１０９に対して、ビット線対ＢＬ１および／ＢＬ１と、ビット線対ＢＬ２および／ＢＬ２との２つの異なる系統から同時にデータの書き込みおよび読み出しを行うことができるので、半導体記憶装置に対して、２つの異なる系統から同時にアクセスすることが可能となる。これにより、一方の系統からのアクセス中に、他方の系統からのアクセスがウェイト状態になるのを抑制することができるので、半導体記憶装置の動作速度を向上することができる。
【００１０】
【特許文献１】特開平５−１０９２７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図９に示した従来の提案されたデュアルポートＳＲＡＭセル１０９では、１つのデュアルポートＳＲＡＭセル１０９が有する２つのポートに対応して、２組のビット線対ＢＬ１、／ＢＬ１、および、ＢＬ２、／ＢＬ２と、２本のワード線ＷＬ１およびＷＬ２とを設ける必要があるので、シングルポートＳＲＡＭセルに比べて、ビット線およびワード線の数が２倍に増大するという不都合がある。これにより、ビット線およびワード線を配置するスペースが増大するという不都合がある。また、デュアルポートＳＲＡＭセル１０９は、８つのトランジスタ（ｎチャネルトランジスタＮＴ１０３、ＮＴ１０４およびＮＴ１０８〜ＮＴ１１１、および、ｐチャネルトランジスタＰＴ１０３およびＰＴ１０４）で構成されるので、６つのトランジスタで構成されるシングルポートＳＲＡＭセルに比べてトランジスタの数が多くなるという不都合がある。これにより、トランジスタの数が多くなる分、デュアルポートＳＲＡＭセル１０９は、シングルポートＳＲＡＭセルに比べて、セル面積が大きくなるという不都合がある。このように、図９に示した従来の提案されたデュアルポートＳＲＡＭセル１０９では、ビット線およびワード線を配置するスペースが増大するとともに、デュアルポートＳＲＡＭセル１０９のセル面積が大きくなるので、半導体記憶装置が大型化するという不都合がある。これにより、デュアルポートＳＲＡＭセルのみで半導体記憶装置を構成することにより、半導体記憶装置の動作速度を向上させる場合には、半導体記憶装置が大型化するという問題点があった。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、大型化を抑制しながら、動作速度を向上することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１３】
上記目的を達成するために、この発明の一の局面における半導体記憶装置は、互いに交差するように配置された複数のワード線および複数のビット線と、ワード線およびビット線に接続され、単一のポートを有する複数のシングルポートＳＲＡＭセルを含むメモリセルアレイと、メモリセルアレイの所定位置に配置された補助ワード線と、補助ワード線に沿って配置され、少なくともビット線に接続される第１ポートを有する１列分のデュアルポートＳＲＡＭセルを含む補助メモリとを備えている。なお、上記補助ワード線は、１本のみ設けるのが好ましい。
【００１４】
上記一の局面による半導体記憶装置では、複数のシングルポートＳＲＡＭセルを含むＳＲＡＭセルアレイの所定位置に、補助ワード線に沿って配置された１列分のデュアルポートＳＲＡＭセルを含む補助メモリを設けるとともに、デュアルポートＳＲＡＭセルの第１ポートにビット線を接続することによって、シングルポートＳＲＡＭセルのデータを、ビット線と、ビット線に接続される第１ポートとを介して、補助メモリのデュアルポートＳＲＡＭセルに転送することができる。また、デュアルポートＳＲＡＭセルに転送されたデータをデュアルポートＳＲＡＭセルのビット線に接続された第１ポート以外のポートから読み出すことができる。このため、ビット線を介してシングルポートＳＲＡＭセルにデータの書き込みおよび読み出しを行っている間に、同時に、補助メモリのデュアルポートＳＲＡＭセルからデータを読み出すことができる。これにより、半導体記憶装置をシングルポートＳＲＡＭセルのみで構成する場合と異なり、半導体記憶装置に対して一方の系統からアクセス中に、他方の系統からデータを読み出すことができる。このため、一方の系統からのアクセス中に、他方の系統からのデータの読み出しがウェイト状態になるのを抑制することができる。その結果、半導体記憶装置の動作速度を向上することができる。また、半導体記憶装置の動作速度を向上するのに、１列分のデュアルポートＳＲＡＭセルを設けるだけでよいので、デュアルポートＳＲＡＭセルのみで半導体記憶装置を構成する場合に比べて、ビット線およびワード線の数と、半導体記憶装置を構成するトランジスタの数とを少なくすることができる。これにより、ビット線およびワード線の数と、トランジスタの数とが少ない分、デュアルポートＳＲＡＭセルのみで半導体記憶装置を構成する場合に比べて、メモリセルアレイの面積を小さくすることができる。その結果、デュアルポートＳＲＡＭセルのみで半導体記憶装置を構成する場合に比べて、半導体記憶装置が大型化するのを抑制することができる。また、半導体記憶装置をＤＲＡＭセルに比べて消費電力が小さいＳＲＡＭセルのみで構成することによって、半導体記憶装置をＤＲＡＭセルで構成する場合に比べて、半導体記憶装置の消費電力を低減することができる。
【００１５】
上記一の局面による半導体記憶装置において、好ましくは、デュアルポートＳＲＡＭセルは、さらに、ビット線に接続されない第２ポートを含み、第２ポートは、デュアルポートＳＲＡＭセルからのデータの読み出し専用である。このように構成すれば、デュアルポートＳＲＡＭセルの第２ポートにデータを書き込むためのビット線を設ける必要がないので、ビット線のプリチャージなどの制御を行う必要がない。また、書き込み動作から読み出し動作へ切り換えることなく、所定のデュアルポートＳＲＡＭセルからデータを読み出すことができるので、容易に、所定のデュアルポートＳＲＡＭセルからデータを読み出すことができる。
【００１６】
この場合、好ましくは、デュアルポートＳＲＡＭセルにカラムアドレス選択信号を供給する補助カラムデコーダをさらに備え、デュアルポートＳＲＡＭセルの第２ポートは、補助カラムデコーダのカラムアドレス選択信号と、デュアルポートＳＲＡＭセルのデータ信号との論理積を取って信号を出力する。このように構成すれば、補助カラムデコーダからデュアルポートＳＲＡＭセルの第２ポートにカラムアドレス選択信号を入力することにより、そのデュアルポートＳＲＡＭセルを選択して信号を出力させることができるので、容易に、所定のデュアルポートＳＲＡＭセルを選択してデータを読み出すことができる。
【００１７】
上記一の局面による半導体記憶装置において、好ましくは、デュアルポートＳＲＡＭセルは、２つのインバータ回路を含み、２つのインバータ回路は、ｎチャネルトランジスタを介して接地電位に接続され、補助ワード線およびｎチャネルトランジスタのゲートには、それぞれ、第１転送信号および第１転送信号の反転信号である第２転送信号が入力される。このように構成すれば、補助ワード線に活性な第１転送信号を入力した場合には、ｎチャネルトランジスタのゲートに不活性な第２転送信号が入力されるので、補助ワード線が接続されるデュアルポートＳＲＡＭセルが活性化されるとともに、ｎチャネルトランジスタをオフ状態にすることができる。これにより、デュアルポートＳＲＡＭセルが活性化された時に、デュアルポートＳＲＡＭセルの２つのインバータ回路と接地電位との接続が遮断されるので、デュアルポートＳＲＡＭセルが活性化された時に、デュアルポートＳＲＡＭセルの入出力ノードのＬレベルを出力する側がフローティング状態になる。このため、デュアルポートＳＲＡＭセルに新たなデータを書き込みやすくすることができる。一方、補助ワード線に不活性な第１転送信号を入力した場合には、ｎチャネルトランジスタのゲートに活性な第２転送信号が入力されるので、補助ワード線が接続されるデュアルポートＳＲＡＭセルが不活性になるとともに、ｎチャネルトランジスタをオン状態にすることができる。これにより、ビット線からデュアルポートＳＲＡＭセルへのデータの入力が遮断されるとともに、デュアルポートＳＲＡＭセルの２つのインバータ回路と接地電位とが接続されるので、デュアルポートＳＲＡＭセルに書き込まれたデータを保持することができる。
【００１８】
上記一の局面による半導体記憶装置において、好ましくは、シングルポートＳＲＡＭセルからデュアルポートＳＲＡＭセルにデータを転送する際に、デュアルポートＳＲＡＭセルが接続される補助ワード線は、シングルポートＳＲＡＭセルが接続されるワード線が活性化された後に活性化される。このように構成すれば、シングルポートＳＲＡＭセルが活性化された後に、デュアルポートＳＲＡＭセルを活性化させることができるので、シングルポートＳＲＡＭセルからビット線にデータを出力した後に、デュアルポートＳＲＡＭセルを活性化させることができる。これにより、シングルポートＳＲＡＭセルから出力されたデータがデュアルポートＳＲＡＭセルに記録されたデータと衝突しても、シングルポートＳＲＡＭセルのデータが優先される。これにより、シングルポートＳＲＡＭセルから出力されたデータがデュアルポートＳＲＡＭセルのデータと衝突することに起因して、シングルポートＳＲＡＭセルから出力されたデータが破壊されるのを抑制することができる。
【００１９】
上記一の局面による半導体記憶装置において、好ましくは、シングルポートＳＲＡＭセルからデュアルポートＳＲＡＭセルにデータを転送する際に、選択された所定のワード線に繋がる１列分のシングルポートＳＲＡＭセルのデータは、同時に、ビット線に出力されるとともに、１列分のデュアルポートＳＲＡＭセルに転送される。このように構成すれば、所定のワード線を選択することにより、そのワード線に繋がる１列分のシングルポートＳＲＡＭセルのデータを、同時に、デュアルポートＳＲＡＭセルに転送することができるので、容易に、シングルポートＳＲＡＭセルからデュアルポートＳＲＡＭセルにデータを転送することができる。
【００２０】
上記一の局面による半導体記憶装置において、好ましくは、デュアルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比は、シングルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比よりも大きい。このように構成すれば、デュアルポートＳＲＡＭセルにおけるｐチャネルトランジスタおよびｎチャネルトランジスタで構成されるインバータ回路の論理しきい値は、シングルポートＳＲＡＭセルにおけるｐチャネルトランジスタおよびｎチャネルトランジスタで構成されるインバータ回路の論理しきい値よりも大きくなる。これにより、デュアルポートＳＲＡＭセルでは、シングルポートＳＲＡＭセルに比べて、記録されたデータを反転させるのに必要な電位の変化量が小さくなるので、シングルポートＳＲＡＭセルから出力されたデータがデュアルポートＳＲＡＭセルにもともと書き込まれているデータと逆のデータである場合にも、デュアルポートＳＲＡＭセルにデータを書き込みやすくすることができる。なお、デュアルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比を、シングルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比よりも大きくする場合において、デュアルポートＳＲＡＭセルのｎチャネルトランジスタのゲート幅に対するｐチャネルトランジスタのゲート幅の比を、シングルポートＳＲＡＭセルのｎチャネルトランジスタのゲート幅に対するｐチャネルトランジスタのゲート幅の比より大きくしてもよい。また、デュアルポートＳＲＡＭセルのｎチャネルトランジスタのゲート長に対するｐチャネルトランジスタのゲート長の比を、シングルポートＳＲＡＭセルのｎチャネルトランジスタのゲート長に対するｐチャネルトランジスタのゲート長の比より小さくしてもよい。このように構成すれば、容易に、デュアルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比を、シングルポートＳＲＡＭセルのｎチャネルトランジスタに対するｐチャネルトランジスタの駆動能力比よりも大きくすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態を図面に基づいて説明する。
【００２２】
図１は、本発明の一実施形態による半導体記憶装置の構成を示した平面図である。図２は、図１に示した一実施形態による半導体記憶装置の補助メモリ部分の拡大回路図である。図３は、図１に示した一実施形態による半導体記憶装置の補助メモリ部分の回路図である。図４は、図１に示した一実施形態による半導体記憶装置のシングルポートＳＲＡＭセル部分の回路図である。図５は、図１に示した一実施形態による半導体記憶装置の補助メモリのデュアルポートＳＲＡＭセル部分を示した回路図である。図６は、図１に示した一実施形態による半導体記憶装置のロウデコーダおよび転送信号発生回路部分の論理回路を示した図である。まず、図１〜図６を参照して、本発明の一実施形態による半導体記憶装置の構成について説明する。
【００２３】
本発明の一実施形態による半導体記憶装置５０は、図１に示すように、カラムアドレスを選択するメインカラムデコーダ１ａおよび補助カラムデコーダ２ａと、ロウアドレスを選択する１つのロウデコーダ３とを備えている。また、メインカラムデコーダ１ａは、外部からデータの入力および出力を行うためのメインポート１ｂを含んでいる。また、補助カラムデコーダ２ａは、外部へデータの出力を行うためのサブポート２ｂを含んでいる。また、ロウデコーダ３は、半導体記憶装置５０の中央部に設けられている。また、ロウデコーダ３の補助カラムデコーダ２ａ側の端部には、後述する補助メモリ４に転送信号ＴＦなどを供給するための転送信号発生回路５が設けられている。また、ロウデコーダ３の両側には、それぞれ、シングルポートＳＲＡＭセル６などが形成される２つのメモリセルアレイ７が設けられている。このメモリセルアレイ７には、複数のワード線ＷＬと、複数のビット線対ＢＬおよび／ＢＬとが互いに交差するように配置されている。なお、図１では、１本のワード線ＷＬと、１組のビット線対ＢＬおよび／ＢＬとのみを示したが、本実施形態では、複数のワード線ＷＬと、複数のビット線対ＢＬおよび／ＢＬとが設けられている。また、複数のワード線ＷＬは、ロウデコーダ３に接続されるとともに、複数のビット線対ＢＬおよび／ＢＬは、メインカラムデコーダ１ａに接続されている。
【００２４】
また、複数のワード線ＷＬと複数のビット線対ＢＬおよび／ＢＬとが交差する位置には、それぞれ、単一のポートを有するシングルポートＳＲＡＭセル６が配置されている。このシングルポートＳＲＡＭセル６は、ワード線ＷＬとビット線対ＢＬおよび／ＢＬとに接続されている。また、シングルポートＳＲＡＭセル６は、２つのインバータ回路８ａおよび８ｂと、２つのｎチャネルトランジスタＮＴ１およびＮＴ２とによって構成されている。このシングルポートＳＲＡＭセル６では、２つのインバータ回路８ａおよび８ｂの一方の出力が他方の入力側に入力されるとともに、一方の入力側に他方の出力が入力されている。また、ｎチャネルトランジスタＮＴ１のソースおよびドレインのうちの一方は、インバータ回路８ａの出力側とインバータ回路８ｂの入力側とに接続されたノードＮＤ１に接続されるとともに、ソースおよびドレインの他方は、ビット線ＢＬに接続されている。また、ｎチャネルトランジスタＮＴ２のソースおよびドレインのうちの一方は、インバータ回路８ｂの出力側とインバータ回路８ａの入力側とに接続されたノードＮＤ２に接続されるとともに、ソースおよびドレインの他方は、反転ビット線／ＢＬに接続されている。また、ｎチャネルトランジスタＮＴ１およびＮＴ２のゲートは、ワード線ＷＬに接続されている。これらのｎチャネルトランジスタＮＴ１およびＮＴ２によって、シングルポートＳＲＡＭセル６の単一のポートが構成されている。
【００２５】
ここで、本実施形態では、図１〜図３に示すように、メモリセルアレイ７の補助カラムデコーダ２ａ側の端部には、１本の補助ワード線ＳＷＬが配置されるとともに、この補助ワード線ＳＷＬに沿って、１列分のデュアルポートＳＲＡＭセル９を含む補助メモリ４が設けられている。なお、図２では、１つのデュアルポートＳＲＡＭセル９のみを示すとともに、図３では、４つのデュアルポートＳＲＡＭセル９のみを示したが、本実施形態では、複数のビット線対ＢＬおよび／ＢＬ毎に１つのデュアルポートＳＲＡＭセル９が設けられている。また、補助メモリ４のデュアルポートＳＲＡＭセル９は、図２に示すように、２つのインバータ回路１０ａおよび１０ｂと、１つのＮＡＮＤ回路１１と、２つのｎチャネルトランジスタＮＴ３およびＮＴ４とによって構成されている。また、デュアルポートＳＲＡＭセル９では、２つのインバータ回路１０ａおよび１０ｂの一方の出力が他方の入力側に入力されるとともに、一方の入力側に他方の出力が入力されている。また、２つのインバータ回路１０ａおよび１０ｂには、それぞれ、ｎチャネルトランジスタＮＴ５のドレインが接続されている。また、ｎチャネルトランジスタＮＴ５のソースは接地電位（ＧＮＤ）に接続されている。また、ｎチャネルトランジスタＮＴ５のゲートには、補助ワード線ＳＷＬに供給される転送信号ＴＦの反転信号である反転転送信号ＴＦＢが供給される。なお、転送信号ＴＦおよび反転転送信号ＴＦＢは、それぞれ、本発明の「第１転送信号」および「第２転送信号」の一例である。
【００２６】
また、本実施形態では、デュアルポートＳＲＡＭセル９のデータの書き込みおよび読み出しを行うための第１ポートは、ビット線対ＢＬおよび／ＢＬに接続されている。具体的には、デュアルポートＳＲＡＭセル９の第１ポートは、ｎチャネルトランジスタＮＴ３およびＮＴ４によって構成されている。また、ｎチャネルトランジスタＮＴ３のソースおよびドレインのうちの一方は、インバータ回路１０ａの出力側とインバータ回路１０ｂの入力側とに接続されたノードＮＤ３に接続されるとともに、ソースおよびドレインの他方は、ビット線ＢＬに接続されている。また、ｎチャネルトランジスタＮＴ４のソースおよびドレインのうちの一方は、インバータ回路１０ｂの出力側とインバータ回路１０ａの入力側とに接続されたノードＮＤ４に接続されるとともに、ソースおよびドレインの他方は、反転ビット線／ＢＬに接続されている。また、ｎチャネルトランジスタＮＴ３およびＮＴ４のゲートは、補助ワード線ＳＷＬに接続されている。この補助ワード線ＳＷＬには、転送信号ＴＦが供給される。
【００２７】
また、本実施形態では、図２に示すように、デュアルポートＳＲＡＭセル９の第２ポートは、ビット線対ＢＬおよび／ＢＬに接続されないとともに、デュアルポートＳＲＡＭセル９からのデータの読み出し専用となっている。具体的には、デュアルポートＳＲＡＭセル９の第２ポートは、ＮＡＮＤ回路１１によって構成されている。このＮＡＮＤ回路１１の入力側には、ノードＮＤ３からのデータ信号および補助カラムデコーダ２ａからのカラムアドレス選択信号が入力される。これにより、デュアルポートＳＲＡＭセル９のデータ信号と補助カラムデコーダ２ａのカラムアドレス選択信号との論理積を取った信号が、ＮＡＮＤ回路１１から出力される。具体的には、ノードＮＤ３からＮＡＮＤ回路１１へ入力されるデータ信号がＨレベルのときに、補助カラムデコーダ１２からＨレベルのカラムアドレス選択信号がＮＡＮＤ回路１１に入力された場合のみ、Ｌレベルの信号がＮＡＮＤ回路１１から出力される。
【００２８】
また、図３に示すように、隣接する４つのデュアルポートＳＲＡＭセル９のＮＡＮＤ回路１１から出力された信号は、１つのＮＡＮＤ回路１３に入力される。これにより、隣接する４つのデュアルポートＳＲＡＭセル９から出力された信号の論理積を取った信号がＮＡＮＤ回路１３から出力される。そして、ＮＡＮＤ回路１３から出力された信号は、２つのインバータ回路１４ａおよび１４ｂを介してサブポート２ｂに入力されるとともに、サブポート２ｂから外部へ出力される。
【００２９】
また、メモリセルアレイ７（図１参照）に形成されたシングルポートＳＲＡＭセル６は、図４に示すように、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ１、ＮＴ２、ＮＴ６およびＮＴ７）と、２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ１およびＰＴ２）との合計６つのトランジスタによって構成されている。また、シングルポートＳＲＡＭセル６では、ｎチャネルトランジスタＮＴ６およびｐチャネルトランジスタＰＴ１からなるＣＭＯＳインバータと、ｎチャネルトランジスタＮＴ７およびｐチャネルトランジスタＰＴ２からなるＣＭＯＳインバータとの入出力が互いにクロスカップル接続されている。一方、補助メモリ４（図１〜図３参照）のデュアルポートＳＲＡＭセル９は、図５に示すように、４つのｎチャネルトランジスタ（ｎチャネルトランジスタＮＴ３、ＮＴ４、ＮＴ８およびＮＴ９）と、２つのｐチャネルトランジスタ（ｐチャネルトランジスタＰＴ３およびＰＴ４）との合計６つのトランジスタによって構成されている。また、デュアルポートＳＲＡＭセル９では、上記シングルポートＳＲＡＭセル６と同様、ｎチャネルトランジスタＮＴ８およびｐチャネルトランジスタＰＴ３からなるＣＭＯＳインバータと、ｎチャネルトランジスタＮＴ９およびｐチャネルトランジスタＰＴ４からなるＣＭＯＳインバータとの入出力が互いにクロスカップル接続されている。
【００３０】
ここで、本実施形態では、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ８およびＮＴ９に対するｐチャネルトランジスタＰＴ３およびＰＴ４の駆動能力比は、シングルポートＳＲＡＭセル６（図４参照）のｎチャネルトランジスタＮＴ６およびＮＴ７に対するｐチャネルトランジスタＰＴ１およびＰＴ２の駆動能力比よりも大きい。これにより、デュアルポートＳＲＡＭセル９におけるｐチャネルトランジスタＰＴ３およびｎチャネルトランジスタＮＴ８で構成されるインバータ回路１０ａ（図２参照）と、ｐチャネルトランジスタＰＴ４およびｎチャネルトランジスタＮＴ９で構成されるインバータ回路１０ｂ（図２参照）とのそれぞれの論理しきい値は、シングルポートＳＲＡＭセル６におけるｐチャネルトランジスタＰＴ１およびｎチャネルトランジスタＮＴ６で構成されるインバータ回路８ａ（図１参照）と、ｐチャネルトランジスタＰＴ２およびｎチャネルトランジスタＮＴ７で構成されるインバータ回路８ｂ（図１参照）とのそれぞれの論理しきい値よりも高くなっている。なお、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ８およびＮＴ９のゲート幅に対するｐチャネルトランジスタＰＴ３およびＰＴ４のゲート幅の比を、シングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ６およびＮＴ７のゲート幅に対するｐチャネルトランジスタＰＴ１およびＰＴ２のゲート幅の比より大きくするか、または、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ８およびＮＴ９のゲート長に対するｐチャネルトランジスタＰＴ３およびＰＴ４のゲート長の比を、シングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ６およびＮＴ７のゲート長に対するｐチャネルトランジスタＰＴ１およびＰＴ２のゲート長の比より小さくすることによって、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ８およびＮＴ９に対するｐチャネルトランジスタＰＴ３およびＰＴ４の駆動能力比を、シングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ６およびＮＴ７に対するｐチャネルトランジスタＰＴ１およびＰＴ２の駆動能力比よりも大きくすることができる。
【００３１】
また、ロウデコーダ３および転送信号発生回路５（図１参照）は、図６に示すような論理回路によって構成されている。具体的には、ロウデコーダ３には、複数のアドレス信号Ａ０、／Ａ０、Ａ１、／Ａ１、Ａ２および／Ａ２が入力される。ロウデコーダ３に入力されたアドレス信号Ａ０、Ａ１およびＡ２は、ロウデコーダ３のＮＡＮＤ回路１５に入力される。これにより、アドレス信号Ａ０、Ａ１およびＡ２の論理積を取った信号がＮＡＮＤ回路１５から出力される。そして、ＮＡＮＤ回路１５から出力された信号は、インバータ回路１６を介してワード線ＷＬに出力される。これにより、ロウデコーダ３からワード線ＷＬにロウアドレス選択信号が供給される。
【００３２】
また、転送信号発生回路５には、アドレス信号Ａ０および／Ａ０、アドレス信号Ａ１および／Ａ１、および、アドレス信号Ａ２および／Ａ２が入力される。転送信号発生回路５に入力されたアドレス信号Ａ０および／Ａ０、アドレス信号Ａ１および／Ａ１、および、アドレス信号Ａ２および／Ａ２は、それぞれ、転送信号発生回路５のＯＲ回路１７ａ、１７ｂおよび１７ｃに入力される。これにより、ＯＲ回路１７ａ、１７ｂおよび１７ｃから、それぞれ、アドレス信号Ａ０および／Ａ０のうちの一方の信号を取って活性化した信号Ｂ０と、アドレス信号Ａ１および／Ａ１のうちの一方の信号を取って活性化した信号Ｂ１と、アドレス信号Ａ２および／Ａ２のうちの一方の信号を取って活性化した信号Ｂ２とが出力される。ＯＲ回路１７ａ、１７ｂおよび１７ｃから出力された信号Ｂ０〜Ｂ２と、転送モード信号とは、ＡＮＤ回路１８に入力される。これにより、信号Ｂ０〜Ｂ２の論理積を取った信号が、ＡＮＤ回路１８から出力される。そして、ＡＮＤ回路１８から出力された信号は、２つのインバータ回路１９ａおよび１９ｂを介して、補助ワード線ＳＷＬ（図２参照）に入力される。これにより、転送信号発生回路５から補助ワード線ＳＷＬに転送信号ＴＦが供給される。また、インバータ回路１９ｂに接続されたインバータ回路２０ａからは、転送信号ＴＦの反転信号である反転転送信号ＴＦＢが出力される。この反転転送信号ＴＦＢは、ｎチャネルトランジスタＮＴ５（図２参照）に入力される。これにより、転送信号ＴＦは、ワード線ＷＬの立ち上がりより若干遅れて立ち上がる。
【００３３】
図７は、図１に示した本発明の一実施形態による半導体記憶装置の動作を説明するためのタイミングチャートである。なお、図７中の斜線部分は、何らかの不確定なデータが出力されていることを示している。次に、図１〜図３、図６および図７を参照して、本発明の一実施形態による半導体記憶装置の動作について説明する。
【００３４】
まず、メインポート１ｂからのデータのリードサイクル（サイクル）では、外部からメインポート１ｂ（図１参照）を介して、Ｈレベルのプリチャージ信号ＰＲＣが供給されることにより、ビット線対ＢＬおよび／ＢＬがプリチャージされる。そして、プリチャージ信号ＰＲＣがＬレベルになることにより、ビット線対ＢＬおよび／ＢＬのプリチャージが終了する。次に、アドレスラッチ信号ＣＡＤＤＲがＨレベルからＬレベルになることにより確定されたアドレス信号ＡＤＤＲが、外部からメインポート１ｂを介してロウデコーダ３およびメインカラムデコーダ１ａに入力される。そして、反転アドレスイネーブル信号ＡＥＢがＨレベルからＬレベルになることにより、ロウデコーダ３からアドレス信号ＡＤＤＲに対応するロウアドレスのワード線ＷＬにＨレベルのロウアドレス選択信号が供給される。これにより、Ｈレベルのロウアドレス選択信号が供給されたワード線ＷＬは、Ｈレベルになる。
【００３５】
そして、ワード線ＷＬがＨレベルになると、そのワード線ＷＬに接続された１列分のシングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ１およびＮＴ２がオン状態になる。この状態では、アドレス信号ＡＤＤＲに対応するカラムアドレスのビット線対ＢＬおよび／ＢＬがメインカラムデコーダ１ａにより選択されているので、選択されたビット線対ＢＬおよび／ＢＬと、Ｈレベルにされたワード線ＷＬとに接続されたシングルポートＳＲＡＭセル６のデータが、ビット線対ＢＬおよび／ＢＬとメインカラムデコーダ１ａとを介してメインポート１ｂに入力される。これにより、データ出力信号ＤＯＵＴが、メインポート１ｂから外部へ出力される。そして、外部へ出力されたデータ出力信号ＤＯＵＴは、データ出力ラッチ信号ＣＤＯＵＴがＨレベルからＬレベルになることにより確定される。これにより、データ出力信号ＤＯＵＴは、Ｖａｌｉｄ（有効）なデータになる。この後、アドレスラッチ信号ＣＡＤＤＲと反転アドレスイネーブル信号ＡＥＢとが、ＬレベルからＨレベルになる。そして、プリチャージ信号ＰＲＣがＬレベルからＨレベルになることにより、ビット線対ＢＬおよび／ＢＬのプリチャージが開始される。
【００３６】
一方、メインポート１ｂからのデータのリードサイクルでは、サブポート２ｂ側では、Ｌレベルの転送信号ＴＦが補助ワード線ＳＷＬに入力されるとともに、Ｈレベルの反転転送信号ＴＦＢがｎチャネルトランジスタＮＴ５（図２参照）のゲートに入力されている。これにより、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４は、オフ状態にされるとともに、ｎチャネルトランジスタＮＴ５は、オン状態にされる。このため、デュアルポートＳＲＡＭセル９は、ビット線対ＢＬおよび／ＢＬからの入力が遮断されるとともに、デュアルポートＳＲＡＭセル９の２つのインバータ回路１０ａおよび１０ｂにｎチャネルトランジスタＮＴ５と接地電位（ＧＮＤ）とが接続された状態になる。これにより、デュアルポートＳＲＡＭセル９にもともと記録されていたデータがそのまま保持される。
【００３７】
次に、メモリセルアレイ７のシングルポートＳＲＡＭセル６のデータを補助メモリ４のデュアルポートＳＲＡＭセル９に転送するための転送サイクルでは、上記したメインポート１ｂからのデータのリードサイクルと同様の動作により、ビット線対ＢＬおよび／ＢＬのプリチャージが行われるとともに、アドレス信号ＡＤＤＲに対応したロウアドレスのワード線ＷＬがＨレベルになる。なお、この転送サイクルでは、Ｈレベルになるワード線ＷＬに接続される１列分のシングルポートＳＲＡＭセル６のデータが、同時に、補助メモリ４のデュアルポートＳＲＡＭセル９に転送されるので、アドレス信号ＡＤＤＲのうちカラムアドレスの入力は不要である。この場合、Ｈレベルにされたワード線ＷＬに接続される１列分のシングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ１およびＮＴ２がオン状態になる。
【００３８】
この際、本実施形態では、Ｈレベルにされたワード線ＷＬに接続される１列分のシングルポートＳＲＡＭセル６のデータが、同時に、ビット線対ＢＬおよび／ＢＬに出力される。なお、転送サイクル時には、メインカラムデコーダ１ａは不活性な状態であるので、メインポート１ｂからビット線対ＢＬおよび／ＢＬを介してシングルポートＳＲＡＭセル６にアクセスすることができない状態になる。そして、図６に示すように、ロウデコーダ３を介して転送信号発生回路５に入力されるアドレス信号ＡＤＤＲ（Ａ０、／Ａ０、Ａ１、／Ａ１、Ａ２および／Ａ２）が、ＯＲ回路１７ａ、１７ｂおよび１７ｃ、ＡＮＤ回路１８および２つのインバータ回路１９ａおよび１９ｂを介して、補助ワード線ＳＷＬ（図２参照）へ転送信号ＴＦとして供給される。これにより、補助ワード線ＳＷＬは、Ｈレベルになる。この場合、転送信号発生回路５は、４段の論理回路（１７ａ〜１７ｃ、１８、１９ａ、１９ｂ）により構成されているので、２段の論理回路（１５、１６）により構成されるワード線ＷＬを立ち上げるための回路よりも出力信号が遅延する。これにより、ワード線ＷＬの立ち上げ信号よりも、転送信号発生回路５から供給される補助ワード線ＳＷＬの立ち上げ信号が遅延される。
【００３９】
これにより、本実施形態では、デュアルポートＳＲＡＭセル９（図２参照）が接続される補助ワード線ＳＷＬは、シングルポートＳＲＡＭセル６（図１参照）が接続されるワード線ＷＬがＨレベルになった後にＨレベルになる。また、Ｈレベルの転送信号ＴＦが補助ワード線ＳＷＬに入力されるとともに、Ｌレベルの反転転送信号ＴＦＢが転送信号発生回路５のｎチャネルトランジスタＮＴ５のゲートに入力されるので、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４は、オン状態になるとともに、転送信号発生回路５のｎチャネルトランジスタＮＴ５は、オフ状態になる。このため、デュアルポートＳＲＡＭセル９は、ビット線対ＢＬおよび／ＢＬからデータを書き込むことが可能になるとともに、デュアルポートＳＲＡＭセル９の２つのインバータ回路１０ａおよび１０ｂと接地電位（ＧＮＤ）との接続が遮断される。これにより、デュアルポートＳＲＡＭセル９に記録されたデータが不確定な状態になる。
【００４０】
この際、本実施形態では、ビット線対ＢＬおよび／ＢＬに出力された１列分のシングルポートＳＲＡＭセル６のデータは、同時に、１列分のデュアルポートＳＲＡＭセル９に転送される。そして、転送されたデータは、デュアルポートＳＲＡＭセル９に記録されたデータと衝突することなくデュアルポートＳＲＡＭセル９に書き込まれる。
【００４１】
次に、転送信号ＴＦがＬレベルになるとともに、反転転送信号ＴＦＢがＨレベルになることにより、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４は、オフ状態になるとともに、転送信号発生回路５のｎチャネルトランジスタＮＴ５は、オン状態になる。このため、ビット線対ＢＬおよび／ＢＬからデュアルポートＳＲＡＭセル９へのデータの入力が遮断されるとともに、ｎチャネルトランジスタＮＴ５を介してデュアルポートＳＲＡＭセル９の２つのインバータ回路１０ａおよび１０ｂと接地電位（ＧＮＤ）とが接続された状態になる。これにより、デュアルポートＳＲＡＭセル９に書き込まれたデータが確定される。そして、デュアルポートＳＲＡＭセル９に書き込まれたデータが確定されることにより、サブデータ出力信号ＳＤＯＵＴが確定されてＶａｌｉｄ（有効）なデータになる。そして、転送信号ＴＦがＬレベルになるとともに、反転転送信号ＴＦＢがＨレベルになるのと同じタイミングまたはその後、アドレスラッチ信号ＣＡＤＤＲと反転アドレスイネーブル信号ＡＥＢとがＬレベルからＨレベルになる。この後、プリチャージ信号ＰＲＣがＬレベルからＨレベルになることにより、ビット線対ＢＬおよび／ＢＬのプリチャージが開始される。
【００４２】
次に、メインポート１ｂからのデータのライトサイクル（書き込みサイクル）では、上記したリードサイクルと同様の動作により、ビット線対ＢＬおよび／ＢＬのプリチャージが行われるとともに、アドレス信号ＡＤＤＲに対応したロウアドレスのワード線ＷＬが選択的にＨレベルになる。そして、Ｈレベルにされたワード線ＷＬに接続される１列分のシングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ１およびＮＴ２がオン状態になるとともに、アドレス信号ＡＤＤＲに対応するカラムアドレスのビット線対ＢＬおよび／ＢＬがメインカラムデコーダ１ａによって選択される。
【００４３】
そして、外部からメインポート１ｂに入力されるデータ（入力信号ＤＩＮ）は、データラッチ信号ＣＤＩＮがＬレベルになることによりラッチされる。そして、反転ライトイネーブル信号ＷＥＢがＨレベルからＬレベルになることにより、ラッチされたデータがメインカラムデコーダ１ａを介して、選択されたビット線対ＢＬおよび／ＢＬに供給される。そして、選択されたビット線対ＢＬおよび／ＢＬに供給されたデータは、選択されたビット線対ＢＬおよび／ＢＬを介して、選択されたシングルポートＳＲＡＭセル６に書き込まれる。この後、データ出力ラッチ信号ＣＤＯＵＴが、ＬレベルからＨレベルになることにより、メインポート１ｂから出力されるデータ出力信号ＤＯＵＴは不確定なデータとなる。そして、アドレスラッチ信号ＣＡＤＤＲと反転アドレスイネーブル信号ＡＥＢとがＬレベルからＨレベルになる。この後、プリチャージ信号ＰＲＣがＬレベルからＨレベルになることにより、ビット線対ＢＬおよび／ＢＬのプリチャージが開始される。
【００４４】
一方、このメインポート１ｂからのデータのライトサイクル時に、サブポート２ｂ側では、Ｌレベルの転送信号ＴＦが補助ワード線ＳＷＬに入力されるとともに、Ｈレベルの反転転送信号ＴＦＢが転送信号発生回路５のｎチャネルトランジスタＮＴ５のゲートに入力されるので、サブポート２ｂから外部へサブデータ出力信号ＳＤＯＵＴが出力される。具体的には、サブアドレス信号ＳＣＡＤＤが、外部から補助カラムデコーダ２ａに入力されることにより、補助カラムデコーダ２ａからサブアドレス信号ＳＣＡＤＤに対応したカラムアドレスのデュアルポートＳＲＡＭセル９にＨレベルのカラムアドレス選択信号が供給される。なお、補助カラムデコーダ２ａは、選択するデュアルポートＳＲＡＭセル９には、Ｈレベルのカラムアドレス選択信号を供給する一方、選択しないデュアルポートＳＲＡＭセル９には、Ｌレベルのカラムアドレス選択信号を供給する。
【００４５】
そして、デュアルポートＳＲＡＭセル９に供給されたＨレベルのカラムアドレス選択信号は、補助カラムデコーダ２ａ（図２参照）のＮＡＮＤ回路１１に入力されるので、ＮＡＮＤ回路１１から、Ｈレベルのカラムアドレス選択信号と、デュアルポートＳＲＡＭセル９のデータ信号との論理積を取った信号が出力される。たとえば、デュアルポートＳＲＡＭセル９に記録されたデータ信号がＨレベルの場合には、ＮＡＮＤ回路１１からＬレベルの信号が出力される。また、デュアルポートＳＲＡＭセル９に記録されたデータ信号がＬレベルの場合は、ＮＡＮＤ回路１１からＨレベルの信号が出力される。
【００４６】
そして、図３に示すように、隣接する４つのデュアルポートＳＲＡＭセル９の各々から出力された信号が、１つのＮＡＮＤ回路１３に入力される。これにより、隣接する４つのデュアルポートＳＲＡＭセル９から出力された信号の論理積を取った信号がＮＡＮＤ回路１３から出力される。この場合、非選択のデュアルポートＳＲＡＭセル９のＮＡＮＤ回路１１からは、Ｈレベルの信号がＮＡＮＤ回路１３に入力されるため、ＮＡＮＤ回路１３から出力される信号は、選択されたデュアルポートＳＲＡＭセル９のＮＡＮＤ回路１１からＮＡＮＤ回路１３に入力される信号に依存してＨレベルまたはＬレベルになる。また、ＮＡＮＤ回路１３から出力された信号は、２つのインバータ回路１４ａおよび１４ｂを介してサブポート２ｂに入力される。このため、サブポート２ｂからサブデータ出力信号ＳＤＯＵＴが外部へ出力される。これにより、選択されたデュアルポートＳＲＡＭセル９のデータがサブポート２ｂから外部へ出力される。これにより、サブ側ビット線が不要になり、サブ側センスアンプも省略することができる。
【００４７】
なお、このライトサイクルでは、確定したサブアドレス信号ＳＣＡＤＤが入力されることにより、Ｖａｌｉｄ（有効）なサブデータ出力信号ＳＤＯＵＴがサブポート２ｂから外部へ出力される。このように、ライトサイクルでは、メインポート１ｂからデータ（データ入力信号ＤＩＮ）を書き込みながら、サブポート２ｂから、データ（サブデータ出力信号ＳＤＯＵＴ）を読み出すことができる。
【００４８】
そして、再び、メインポート１ｂからのデータのライトサイクルが行われる。なお、この２回目のライトサイクルの動作は、上記した１回目のライトサイクルの動作と同様である。
【００４９】
本実施形態では、上記のように、複数のシングルポートＳＲＡＭセル６を含むメモリセルアレイ7の補助カラムデコーダ２ａ側の端部に、１本の補助ワード線ＳＷＬに沿って配置された１列分のデュアルポートＳＲＡＭセル９を含む補助メモリ４を設けるとともに、デュアルポートＳＲＡＭセル９の第１ポートを構成するｎチャネルトランジスタＮＴ３およびＮＴ４に、それぞれ、ビット線ＢＬおよび／ＢＬを接続することによって、シングルポートＳＲＡＭセル６のデータをビット線対ＢＬおよび／ＢＬを介して、補助メモリ４のデュアルポートＳＲＡＭセル９に転送するとともに、デュアルポートＳＲＡＭセル９に転送されたデータをデュアルポートＳＲＡＭセル９のビット線対ＢＬおよび／ＢＬに接続されない第２ポートから読み出すことができる。このため、ビット線対ＢＬおよび／ＢＬを介してシングルポートＳＲＡＭセル６にデータの書き込みおよび読み出しを行っている間に、同時に、補助メモリ４のデュアルポートＳＲＡＭセル９からデータを読み出すことができる。これにより、半導体記憶装置をシングルポートＳＲＡＭセル６のみで構成する場合と異なり、半導体記憶装置５０に対して一方の系統からアクセスしている間に、他方の系統からデータを読み出すことができる。このため、一方の系統からのアクセス中に、他方の系統からのデータの読み出しがウェイト状態になるのを抑制することができる。その結果、半導体記憶装置５０の動作速度を向上することができる。
【００５０】
また、本実施形態では、半導体記憶装置の動作速度を向上するのに、１列分のデュアルポートＳＲＡＭセル９を設けるだけでよいので、デュアルポートＳＲＡＭセル１０９のみで半導体記憶装置を構成する場合に比べて、ビット線対ＢＬおよび／ＢＬおよびワード線ＷＬの数と、半導体記憶装置を構成するトランジスタの数とを少なくすることができる。これにより、ビット線対ＢＬおよび／ＢＬおよびワード線ＷＬの数と、トランジスタの数とが少ない分、デュアルポートＳＲＡＭセル１０９のみで半導体記憶装置を構成する場合に比べて、メモリセルアレイ７の面積を小さくすることができる。その結果、デュアルポートＳＲＡＭセル１０９のみで半導体記憶装置を構成する場合に比べて、半導体記憶装置が大型化するのを抑制することができる。
【００５１】
また、本実施形態では、半導体記憶装置５０をＤＲＡＭセルよりも消費電力の小さいＳＲＡＭセル（シングルポートＳＲＡＭセル６およびデュアルポートＳＲＡＭセル９）のみで構成することによって、半導体記憶装置をＤＲＡＭセルで構成する場合に比べて、半導体記憶装置５０の消費電力を低減することができる。
【００５２】
また、本実施形態では、デュアルポートＳＲＡＭセル９の２つのインバータ回路１０ａおよび１０ｂをｎチャネルトランジスタＮＴ５を介して接地電位に接続するとともに、補助ワード線ＳＷＬおよびｎチャネルトランジスタＮＴ５のゲートに、それぞれ、転送信号ＴＦおよび転送信号ＴＦの反転信号である反転転送信号ＴＦＢを入力することによって、補助ワード線ＳＷＬにＨレベルの転送信号ＴＦを入力した場合には、ｎチャネルトランジスタＮＴ５のゲートにＬレベルの反転転送信号ＴＦＢが入力されるので、補助ワード線ＳＷＬが接続されるデュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４がオン状態になるとともに、ｎチャネルトランジスタＮＴ５をオフ状態にすることができる。これにより、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４がオン状態になった時に、デュアルポートＳＲＡＭセル９の２つのインバータ回路１０ａおよび１０ｂと接地電位との接続が遮断されるので、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４がオン状態になった時に、デュアルポートＳＲＡＭセル９のノードＮＤ３およびＮＤ４のＬレベルを出力する側がフローティング状態になる。このため、デュアルポートＳＲＡＭセル９に新たなデータを書き込みやすくすることができる。一方、補助ワード線ＳＷＬにＬレベルの転送信号ＴＦを入力した場合には、ｎチャネルトランジスタＮＴ５のゲートにＨレベルの反転転送信号ＴＦＢが入力されるので、補助ワード線ＳＷＬが接続されるデュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４がオフ状態になるとともに、ｎチャネルトランジスタＮＴ５をオン状態にすることができる。これにより、ビット線対ＢＬおよび／ＢＬからデュアルポートＳＲＡＭセル９へのデータの入力が遮断されるとともに、デュアルポートＳＲＡＭセル９の２つのインバータ回路１０ａおよび１０ｂと接地電位とが接続されるので、デュアルポートＳＲＡＭセル９に書き込まれたデータを保持することができる。
【００５３】
また、本実施形態では、転送サイクルにおいて、デュアルポートＳＲＡＭセル９が接続される補助ワード線ＳＷＬを、シングルポートＳＲＡＭセル６が接続されるワード線ＷＬがＨレベルになった後に、Ｈレベルにさせることによって、シングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ１およびＮＴ２がオン状態にされた後に、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４をオン状態にすることができるので、シングルポートＳＲＡＭセル６からビット線対ＢＬおよび／ＢＬにデータを出力した後に、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ３およびＮＴ４をオン状態にすることができる。これにより、シングルポートＳＲＡＭセル６から出力されたデータが、デュアルポートＳＲＡＭセル９に記録されたデータと衝突してもシングルポートＳＲＡＭセル６のデータが優先される。これにより、シングルポートＳＲＡＭセル６から出力されたデータがデュアルポートＳＲＡＭセル９のデータと衝突することに起因して、シングルポートＳＲＡＭセル６から出力されたデータが破壊されるのを抑制することができる。
【００５４】
また、本実施形態では、デュアルポートＳＲＡＭセル９のｎチャネルトランジスタＮＴ８およびＮＴ９に対するｐチャネルトランジスタＰＴ３およびＰＴ４の駆動能力比を、シングルポートＳＲＡＭセル６のｎチャネルトランジスタＮＴ６およびＮＴ７に対するｐチャネルトランジスタＰＴ１およびＰＴ２の駆動能力比よりも大きくすることによって、デュアルポートＳＲＡＭセル９におけるｐチャネルトランジスタＰＴ３およびｎチャネルトランジスタＮＴ８で構成されるインバータ回路１０ａと、ｐチャネルトランジスタＰＴ４およびｎチャネルトランジスタＮＴ９で構成されるインバータ回路１０ｂとのそれぞれの論理しきい値は、シングルポートＳＲＡＭセル６におけるｐチャネルトランジスタＰＴ１およびｎチャネルトランジスタＮＴ６で構成されるインバータ回路８ａと、ｐチャネルトランジスタＰＴ２およびｎチャネルトランジスタＮＴ７で構成されるインバータ回路８ｂとのそれぞれの論理しきい値よりも高くなる。これにより、デュアルポートＳＲＡＭセル９では、シングルポートＳＲＡＭセル６に比べて、記録されたデータを反転させるのに必要な電位の変化量が小さくなるので、シングルポートＳＲＡＭセル６から出力された反転したデータ信号をデュアルポートＳＲＡＭセル９に書き込む際に、データを書き込みやすくすることができる。
【００５５】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５６】
たとえば、上記実施形態では、補助メモリ４のデュアルポートＳＲＡＭセル９の第２ポートをデュアルポートＳＲＡＭセル９からのデータの読み出し専用としたが、本発明はこれに限らず、デュアルポートＳＲＡＭセルの第２ポートにビット線を接続することにより、第２ポートからデータの読み出しおよび書き込みの両方を行うことができるようにしてもよい。
【００５７】
また、上記実施形態では、補助メモリ４をメモリセルアレイ７の補助カラムデコーダ２ａ側の端部に設けるようにしたが、本発明はこれに限らず、メモリセルアレイの端部以外の所定位置に補助メモリを配置してもよい。
【００５８】
また、上記実施形態では、メインポートからのデータのライトサイクル（書き込みサイクル）において、サブポートからデータを読み出す例を示したが、本発明はこれに限らず、メインポートからのデータのリードサイクル（読み出しサイクル）において、サブポートからデータを読み出すようにしてもよい。
【００５９】
また、上記実施形態では、アドレス信号Ａ０、Ａ１およびＡ２を１つのＮＡＮＤ回路１５および１つのインバータ回路１６を介してワード線ＷＬに供給する一方、アドレス信号Ａ０、／Ａ０、Ａ１、／Ａ１、Ａ２および／Ａ２を、ＯＲ回路１７ａ〜１７ｃ、１つのＡＮＤ回路１８および２つのインバータ回路１９ａおよび１９ｂを介して補助ワード線ＳＷＬに転送信号ＴＦとして供給することにより、ワード線ＷＬがＨレベルにされた後に、補助ワード線ＳＷＬをＨレベルにするようにしたが、本発明はこれに限らず、他の手段を用いて、ワード線ＷＬがＨレベルにされた後に、補助ワード線ＳＷＬをＨレベルにするようにしてもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による半導体記憶装置の構成を示した平面図である。
【図２】図１に示した一実施形態による半導体記憶装置の補助メモリ部分の拡大回路図である。
【図３】図１に示した一実施形態による半導体記憶装置の補助メモリ部分の回路図である。
【図４】図１に示した一実施形態による半導体記憶装置のシングルポートＳＲＡＭセル部分の回路図である。
【図５】図１に示した一実施形態による半導体記憶装置の補助メモリのデュアルポートＳＲＡＭセル部分を示した回路図である。
【図６】図１に示した一実施形態による半導体記憶装置のロウデコーダおよび転送信号発生回路部分の論理回路を示した図である。
【図７】図１に示した本発明の一実施形態による半導体記憶装置の動作を説明するためのタイミングチャートである。
【図８】従来の一例によるシングルポートＳＲＡＭセルを示した回路図である。
【図９】従来の一般的なデュアルポートＳＲＡＭセルを示した回路図である。
【符号の説明】
【００６１】
４  補助メモリ
６  シングルポートＳＲＡＭセル
７  メモリセルアレイ
９  デュアルポートＳＲＡＭセル
５０  半導体記憶装置
【図１】
2005108403.tif 000003
【図２】
2005108403.tif 000004
【図３】
2005108403.tif 000005
【図４】
2005108403.tif 000006
【図５】
2005108403.tif 000007
【図６】
2005108403.tif 000008
【図７】
2005108403.tif 000009
【図８】
2005108403.tif 000010
【図９】
2005108403.tif 000011