(57)【要約】【課題】  電力用半導体の実装構造に関し、配線インダクタンスを低減し、干渉電磁波の発生を抑制する。【解決手段】  対向する２つの主面にアノード電極とカソード電極をもつ半導体チップ５が、両者を流れる電流の向きが互いに反対になるように配置された板状のアノード配線３とカソード配線４の間に挟まれて接続されていて、カソード配線より幅の広い主面をもつ金属基板が、板状のアノード配線３の主面に近接して配置されている。そして、カソード配線４の縁はアノード配線３ならびに半導体チップ５の縁より至るところ迫り出していて、その迫り出した寸法がカソード配線の縁から金属基板１までの距離の半分以上である。【選択図】      図１
2005033084.tif 000002
【特許請求の範囲】
【請求項１】
第１の主面に第１の電極を有し、前記第１の主面と対向する第２の主面に第２の電極を有する半導体装置の実装構造において、
前記第１の電極には第１の板状配線が接続され、
前記第２の電極には第２の板状配線が接続され、
前記第２の板状配線は、前記第１の板状配線に流れる電流とは反対の向きに電流を流すべく配置されており、
前記第２の板状配線より幅の広い主面をもつ金属基板が、該主面を前記半導体装置の第１の主面と平行し、前記第１の板状配線に近接して配置され、
前記第２の板状配線は、前記第１の板状配線ならびに前記半導体装置に覆い被さるように、前記第２の板状配線の縁が前記第１の板状配線の縁ならびに前記半導体装置の縁より至るところ迫り出しており、
前記第２の板状配線の縁が前記第１の板状配線の縁もしくは前記半導体装置の縁から迫り出した寸法が、前記第２の板状配線の縁から前記金属基板までの距離の半分以上である
ことを特徴とする半導体装置の実装構造。
【請求項２】
前記半導体装置の前記第１の主面に、制御信号用の第３の電極を有し、
前記第３の電極には第３の板状配線が接続され、
前記第３の板状配線は、前記第１の板状配線に形成された切り込みの間に配置されている
ことを特徴とする請求項１記載の半導体装置の実装構造。
【請求項３】
前記半導体装置の前記第２の主面に、制御信号用の第３の電極を有し、
前記第３の電極には第３の板状配線が接続され、
前記第３の板状配線は、前記第２の板状配線に形成された切り込みの間に配置されている
ことを特徴とする請求項１記載の半導体装置の実装構造。
【請求項４】
第１の主面に第１の電極を有し、前記第１の主面と対向する第２の主面に第２の電極を有する半導体装置の実装構造において、
前記第１の電極には第１の板状配線が接続され、
前記第２の電極には第２の板状配線が接続され、
前記半導体装置と前記第１及び第２の板状配線の一部は、絶縁性材料により被覆されていて、
前記第１の板状配線のうち前記絶縁性材料から露出した部分には、第４の板状配線が接続され、
前記第２の板状配線のうち前記絶縁性材料から露出した部分には、第５の板状配線が接続され、
前記第５の板状配線は、前記第４の板状配線を流れる電流とは反対の向きに電流を流すべく配置され、
前記第２及び第５の板状配線より幅の広い主面をもつ金属基板が、該主面を前記半導体装置の第１の主面と平行し、前記第１及び第４の板状配線に近接して配置され、
前記第２の板状配線ならびに前記第５の板状配線は、前記第１の板状配線ならびに前記第４の板状配線ならびに前記半導体装置に覆い被さるように、前記第２の板状配線ならびに前記第５の板状配線の縁が、それぞれ前記第１の板状配線もしくは前記第４の板状配線の縁もしくは前記半導体装置の縁より至るところ迫り出しており、
前記第２の板状配線の縁が前記第１の板状配線の縁もしくは前記半導体装置の縁から迫り出した寸法が、前記第２の板状配線の縁から前記金属基板までの距離の半分以上であり、
前記第５の板状配線の縁が前記第１の板状配線の縁もしくは前記半導体装置の縁から迫り出した寸法が、前記第５の板状配線の縁から前記金属基板までの距離の半分以上である
ことを特徴とする半導体装置の実装構造。
【請求項５】
前記半導体装置の前記第１の主面に、制御信号用の第３の電極を有し、
前記第３の電極には第３の板状配線が接続され、
前記第３の板状配線は前記第１の板状配線に形成された切り込みの間に配置され、
前記第３の板状配線の一部は前記絶縁性材料により被覆されていて、
前記第３の板状配線のうち前記絶縁性材料から露出した部分には、第６の板状配線が接続され、
前記第６の板状配線は前記第４の板状配線に形成された切り込みの間に配置されている
ことを特徴とする請求項４記載の半導体装置の実装構造。
【請求項６】
前記半導体装置の前記第２の主面に、制御信号用の第３の電極を有し、
前記第３の電極には第３の板状配線が接続され、
前記第３の板状配線は前記第２の板状配線に形成された切り込みの間に配置され、
前記第３の板状配線の一部は前記絶縁性材料により被覆されていて、
前記第３の板状配線のうち前記絶縁性材料から露出した部分には、第６の板状配線が接続され、
前記第６の板状配線は前記第５の板状配線に形成された切り込みの間に配置されている
ことを特徴とする請求項４記載の半導体装置の実装構造。
【請求項７】
第１の主面に第１の電極を有し、前記第１の主面と対向する第２の主面に第２の電極を有する半導体装置の実装構造において、
前記第１の電極には第４の板状配線が接続され、
前記第２の電極には第２の板状配線が接続され、
前記第２の板状配線は第５の板状配線と接続され、
前記第５の板状配線は、前記第４の板状配線に流れる電流とは反対の向きに電流を流すべく配置されており、
前記第４及び第５の板状配線より幅の広い主面をもつ金属基板が、該主面を前記半導体装置の第１の主面と平行し、前記第４の板状配線ならびに第５の板状配線に近接して配置され、
前記第２の板状配線ならびに前記第５の板状配線は、前記第４の板状配線ならびに前記半導体装置に覆い被さるように、前記第２の板状配線の縁ならびに前記第５の板状配線の縁が、それぞれ前記第４の板状配線の縁もしくは前記半導体装置の縁より至るところ迫り出しており、
前記第２の板状配線の縁が前記第１の板状配線の縁もしくは前記半導体装置の縁から迫り出した寸法が、前記第２の板状配線の縁から前記金属基板までの距離の半分以上であり、
前記第５の板状配線の縁が前記第１の板状配線の縁もしくは前記半導体装置の縁から迫り出した寸法が、前記第５の板状配線の縁から前記金属基板までの距離の半分以上である、
ことを特徴とする半導体装置の実装構造。
【請求項８】
前記半導体装置の前記第１の主面に、制御信号用の第３の電極を有し、
前記第３の電極には第６の板状配線が接続され、
前記第６の板状配線は、前記第４の板状配線に形成された切り込みの間に配置された
ことを特徴とする請求項７記載の半導体装置の実装構造。
【請求項９】
前記半導体装置と前記第２の板状配線の一部は、前記第１の電極を除いて絶縁性材料に被覆されている
ことを特徴とする請求項７又は８記載の半導体装置の実装構造。
【請求項１０】
前記半導体装置の前記第２の主面に、制御信号用の第３の電極を有し、
前記第３の電極には第３の板状配線が接続され、
前記第３の板状配線は、前記第２の板状配線に形成された切り込みの間に配置され、
前記第３の板状配線には第６の板状配線が接続され、
前記第６の板状配線は、前記第５の板状配線に形成された切り込みの間に配置されている
ことを特徴とする請求項７記載の半導体装置の実装構造。
【請求項１１】
前記半導体装置と前記第２及び第３の板状配線は、前記第１の電極を除いて絶縁性材料に被覆されている
ことを特徴とする請求項１０記載の半導体装置の実装構造。
【請求項１２】
前記第２の板状配線中を流れる電流の方向に垂直に切った断面において、前記第２の板状配線と前記第３の板状配線とが対向する面における前記第１の板状配線から最も距離が離れた前記第２の板状配線の端点と、前記対向する面における前記第３の板状配線側の端点との間の距離が、前記２つの端点から前記第１の板状配線までの距離の４倍以下である
ことを特徴とする請求項３，６及び１０のいずれか１項に記載の半導体装置の実装構造。
【請求項１３】
前記第２の板状配線中を流れる電流の方向に垂直に切った断面において、前記第２の板状配線と前記第３の板状配線とが対向する面における前記第１の板状配線から最も距離が離れた前記第２の板状配線の端点と、前記対向する面における前記第３の板状配線側の端点との間隙の距離を増やすべく、前記間隙に鍔状領域を設けた
ことを特徴とする請求項３，６及び１０のいずれか１項に記載の半導体装置の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板に実装される半導体装置、特に電力用半導体装置の実装構造に関する。
【背景技術】
【０００２】
従来、この種の技術としては、例えば以下に示す文献に記載されたものが知られている（特許文献１参照）。
【０００３】
図２６は基板にパワーデバイスの半導体チップを実装してモジュール化した際の実装構造を示す斜視図である。なお、図２６では、内部板状配線を示すためにモジュール外殻の一部を透視して示している。
【０００４】
図２６において、パワーデバイスとなる半導体チップ２６０が、実装基板となる金属基板２６１上に絶縁板２６２を介して実装されている。金属基板２６１は、例えば厚さ４ミリ程度の銅板から構成されている。絶縁板２６２は、例えばセラミクスなどで構成され、金属基板２６１に半田で接続されている。
【０００５】
銅箔よりなるアノード配線（ここではコレクタ配線）２６３が、絶縁板２６２に密着形成されている。図示していないが裏面にコレクタ電極を備えた半導体チップ２６０は、アノード配線２６３とコレクタ電極とを半田により接続する形で固定されている。また、絶縁板２６２上には、アノード配線２６３と同様に銅箔よりなるカソード配線（ここではエミッタ配線）２６４が密着形成されている。このカソード配線２６４は、半導体チップ２６０上に形成されたエミッタパッド２６５とアルミワイヤ２６６によって電気的に接続されている。
【０００６】
モジュールの主電極２６７、２６８は、例えば厚さ１ミリ内外の銅板からなり、主電極２６７がアノード配線２６３に接続され、主電極２６８がカソード配線２６４に接続されている。主電極２６７、２６８は、その一端がプラスチック製のモジュール外殻２６９の外部に露出されてネジ孔が穿たれ、このネジ孔を介して外部のバスバーとネジ締めによって接続できるようになっている。
【０００７】
このような実装構造では、半導体チップ２６０に接続する主配線のアノード配線２６３とカソード配線２６４の距離が離れている。このため、配線インダクタンスが大きくなり、半導体チップ２６０の高速スイッチング動作時には、誘起電圧が周囲の駆動回路の駆動条件を制限することもある。
【０００８】
また、スイッチング動作毎に主配線から電磁波が発生し、周囲の駆動回路に電磁干渉（ＥＭＩ）を引き起こす原因となる。特に、実装構造のコンパクト性を追求するため、図２６に示すようなモジュールの内部に駆動回路を一体化させたＩＰＭ（インテリジェント・パワー・モジュール）や小型電源装置では、その可能性が高い。一般的には、これらを回避するために駆動回路近傍に遮蔽板を設けるなどの対策がとられているが、根本的な解決には至っていない。
【０００９】
また、図２７は基板に半導体チップを実装した際の他の実装構造を示す透視図であり、図２８は図２７のＤ−Ｄ線に沿った垂直断面を矢印の方向から見た断面図である。図２７ならびに図２８において、金属基板２７０上に、絶縁板２７１を介して板状で同程度の幅のアノード配線２７２とカソード配線２７３とが対向して設けられ、この対向するアノード配線２７２とカソード配線２７３との間に、半田バンプ２７４を介して半導体チップ２７５に形成されたカソード電極２７９とカソード配線２７３を接続して、半導体チップ２７５が実装されている。
【００１０】
アノード配線２７２は、絶縁板２７１上に形成されたアノード配線２７６に接続され、カソード配線２７３は、絶縁板２７１上に形成されたカソード配線２７７に接続されている。また、半導体チップ２７５に形成された制御信号用電極２８０は、制御信号用配線２８１を介して絶縁板２７１上に形成された制御信号用配線２８２に接続されている。半導体チップ２７５は、モジュール外殻２７８により収納されてパッケージ化されている。
【００１１】
このような実装構造においては、主電極となるアノード配線２７２とカソード配線２７３とがお互いにパッケージの反対方向（図２７、図２８では左右方向）に延伸して形成されていた。このため、金属基板２７０上でのアノード配線２７２とカソード配線２７３との間の配線間距離が大きくなり、前述した図２６に示す従来例と同様に干渉電磁波を発生する発生源となっていた。
【特許文献１】特開平２００３−１６４０４０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
以上説明したように、半導体装置、特に電力用の半導体装置における従来の実装構造においては、主配線は基板上で平面的に配置されていため、配線間隔が開き、配線インダクタンスが大きくなっていた。これにより、配線間に電圧や電流の変化が生じた場合に、周囲に干渉電磁波を放出し、周辺回路に電磁干渉を引き起こす原因となっていた。
【００１３】
本発明は、上記に鑑みてなされたものであり、その目的とするところは、配線インダクタンスを低減し、干渉電磁波の発生を抑制した半導体装置の実装構造を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の課題を解決する手段は、第１の主面に第１の電極を有し、前記第１の主面と対向する第２の主面に第２の電極を有する半導体装置の実装構造において、前記第１の電極には第１の板状配線が接続され、前記第２の電極には第２の板状配線が接続され、前記第２の板状配線は、前記第１の板状配線に流れる電流とは対向する向きに電流を流すべく配置されており、前記第２の板状配線より幅の広い主面をもつ金属基板が、該主面を前記半導体装置の第１の主面と平行し、前記第１の板状配線に近接して配置され、前記第２の板状配線は、前記第１の板状配線ならびに前記半導体装置に覆い被さるように、前記第２の板状配線の縁が前記第１の板状配線の縁ならびに前記半導体装置の縁より至るところ迫り出しており、前記第２の板状配線の縁が前記第１の板状配線の縁もしくは前記半導体装置の縁から迫り出した寸法が、前記第２の板状配線の縁から前記金属基板までの距離の半分以上であることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、配線インダクタンスが削減され、かつ干渉電磁波の放出が抑制される半導体装置の実装構造を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を用いて本発明の実施例を説明する。
【００１７】
図１ならびに図２は本発明の第１の実施例に係る半導体装置の実装構造を示す図であり、図１は図２のＡ−Ａ線に沿った垂直断面を矢印の方向から斜めに見た断面斜視図であり、図２は図１に示す実装構造を上方から透視した正面透視図である。なお、図１ならびに図２では、図２６、図２７ならびに図２８に示すようにモジュールの配線に接続される構成は省略されている。
【００１８】
図１ならびに図２において、金属基板１上には絶縁板２が形成され、この絶縁板２上には、対向して配置された板状のアノード配線３（例えば第１の板状配線となる）とカソード配線４（例えば第２の板状配線となる）との間に半導体チップ５が挟まれて、半導体チップ５が金属基板１上に実装されている。金属基板１は、半導体チップ５と平行し、カソード配線４より断面積が大きい主面を有し、アノード配線３に近接して配置されている。半導体チップ５は、ここでは例えば二端子素子のダイオードチップで構成されている。
【００１９】
半導体チップ５は、その表面（例えば第２の主面となる）にカソード電極６（例えば第２の電極となる）が形成され、このカソード電極６上に形成された半田バンプ７を介してカソード電極６はカソード配線４と接続されている。また、半導体チップ５は、その裏面（例えば第１の主面となる）にアノード電極（図示せず、例えば第１の電極となる）が形成され、このアノード電極はアノード配線３と半田により接続されている。なお、カソード配線４とカソード電極６との接続、ならびにアノード配線３とアノード電極との接続は、導電性の接着剤を使用するようにしてもよい。
【００２０】
アノード配線３とカソード配線４は、両配線を流れる電流方向が互いに反対向きとなるように配置されている。さらに、カソード配線４の配線幅はアノード配線３の配線幅よりも広く形成され、かつカソード配線４はアノード配線３に対して配線長方向ならびに配線幅方向に迫り出して形成されている。
【００２１】
図３は上記第１の実施例の実装構造における効果を説明するための断面図ある。図３に示す断面は、図１に示す断面と同じ断面である。図３では絶縁板２、半導体チップ５を省略し、代わって金属基板１によるアノード配線３の鏡像３０ならびにカソード配線４の鏡像４０を破線で示している。カソード配線４の電圧が＋Ｖ、アノード配線３の電圧が−Ｖである瞬間には、金属基板１の存在による鏡像３０の電圧は−Ｖ、鏡像４０の電圧は＋Ｖをもつかのように、金属基板１の周囲には電気力線が現れる。
【００２２】
図４にはシミュレーションにより得られた上記電気力線の空間電位分布を示しており、同図（ａ）は前述した図２７ならびに図２８に示す従来例のように、アノード配線３とカソード配線４の配線幅が同程度である場合の一例であり、同図（ｂ）は上記第１の実施例で説明した、カソード配線４がアノード配線３よりも迫り出している場合の一例である。なお、同図（ａ）、（ｂ）においては、例えば１０ｍｍ角程度のチップサイズを想定し、カソード配線４とアノード配線３の最小幅は１２ｍｍ程度、厚みは０.３ｍｍ程度、金属基板１からアノード配線３までの距離はおよそ０.６ｍｍ程度である。また、両図において等電位線の間隔は同じである。
【００２３】
図４（ａ）では、アノード配線３、カソード配線４の周囲にかなりの電位分布が生じる。すなわち、アノード配線３とカソード配線４との間の電位が急激に変化する際には、同図（ａ）に示すような広がりの程度でかなりの強度の干渉電磁波が発生することになる。
【００２４】
これに対して、同図（ｂ）に示すように、鏡像を想定できるほど充分に低抵抗の金属基板１が近接していれば、アノード配線３に対してカソード配線４が迫り出すことによって配線周囲の電位分布は大幅に抑制される。これにより、アノード配線３、カソード配線４の周囲への電磁波の発生を大幅に抑制することが可能となる。
【００２５】
図５は図２もしくは図３においてカソード配線４の縁がアノード配線３の縁より迫り出している寸法ｄ１と、図１もしくは図３においてカソード配線４の端部から金属基板１までの距離Ｔ１を基に、ｘ１＝ｄ１／Ｔ１をパラメータとして、図３に示すアノード配線３、カソード配線４の中央部上方（図３に示す一点鎖線３１の部分）における相対電界強度をシミュレーションした結果を示すものである。
【００２６】
図５に示すように、ｘ１＝０.５に対応した相対電界強度は、ｘ１＝０すなわち図４（ａ）に示す場合の半分となり、電磁波抑制効果が認められる。さらに、ｘ＝０における相対電界強度に比べて、ｘ１＝１.５に対応した相対電界強度は１／１０程度となり、ｘ＝３ではおよそ１／１００程度にまで低下する。ちなみに、図４（ｂ）に示す例では、ｘ＝１.８である。
【００２７】
なお、図１に示す第１の実施例では、カソード配線４の断面形状は平板あったが、カソード配線４の端部の金属基板１からの距離が同じであれば、カソード配線４の断面形状は任意である。
【００２８】
例えば本発明の第２の実施例に係る半導体装置の実装構造を表す図６に示すように、カソード配線４の両端部が金属基板１の方向に直角に折り曲がった形状であってもよい。また、本発明の第３の実施例に係る半導体装置の実装構造を表す図７に示すように、カソード配線４の両端部が金属基板１の側にわん曲した形状であっても構わない。
【００２９】
上記第１，第２ならびに第３の実施例は、請求項１に記載された発明に対応した実施例であり、上記第１，第２ならびに第３の実施例で得られる効果は、請求項１に記載された技術思想によって達成される効果に相当する。
【００３０】
図８は本発明の第４の実施例に係る半導体装置の実装構造を示す断面図であり、図２のＢ−Ｂ線に沿った断面を矢印の方向から見た断面構造を示している。図８に示す第４の実施例は、図６に示す第２の実施例におけるカソード配線４の形状の変形例であり、カソード配線４と半導体チップ５の表面に形成されたカソード電極（図示せず）との間は、接続が容易なボンディングワイヤ８０を介して接続され、箱状の第２のカソード配線８１を半導体チップ５に被せるようにして第２のカソード配線８１をカソード配線４に接続したものである。
【００３１】
このような実装構造においても、上述した第１の実施例で得られる干渉電磁波抑制効果と同様の効果を得ることができる。さらにこの場合には、本発明の本質ではないが、ワイヤボンディングにより半導体チップ５とカソード配線４が接続されているので、温度変化による応力耐量が高く、かつ実装が簡便という利点が得られる。
【００３２】
上記第４の実施例は、請求項１に記載された発明に対応した実施例であり、上記第４の実施例で得られる効果は、請求項１に記載された技術思想によって達成される効果に相当する。
【００３３】
図９は本発明の第５の実施例に係る半導体装置の実装構造を示す正面透視図であり、トランジスタ等の三端子素子の半導体チップの実装構造を上方から透視した図であり、図１０は図９のＣ−Ｃ線に沿った断面を示す図である。図９に示す第５の実施例は、図１ならびに図２に比べて、三端子素子の半導体チップ９０に形成された制御信号用電極９１に制御信号用配線９２が接続されており、他は図１ならび図２に示す実装構造と同様である。
【００３４】
図９において、制御信号用配線９２は、板状のカソード配線４の幅方向の略中央部に形成された切り込みの間に挿入されて配置されている。このように制御信号用配線９２を配置することで、前述した図２７に示すように、制御信号用配線２８１が片側（図２７では上側）に片寄って配置される場合に比べて、カソード配線４と制御信号用配線９２との間の配線インダクタンスを低減することが可能となり、干渉電磁波も抑制することができる。
【００３５】
さらに、図１０に示すように、カソード配線４と制御信号用配線９２との間の間隙の幅（Ｔ２）は、狭くなるほどアノード配線３とカソード配線４との間の電圧や電流の変化による干渉電磁波は抑制される。図１０に示すように、カソード配線４の表面からアノード配線３までの距離をｄ２とし、ｘ２＝ｄ２／Ｔ２をパラメータとすると、図１０中に一点鎖線１００で示す、カソード配線４と制御信号用配線９２との間の間隙の中心上方の任意の点における相対電界強度とパラメータｘ２との関係は、図１１に示すようになる。図１１に示す関係も、図５と同様にシミュレーションによって得られた結果である。
【００３６】
図１１に示すように、カソード配線４と制御信号用配線９２との間の電位差がほとんど無視しうるほど、カソード配線４の電位を基準としたアノード配線３の電位差が大きい場合に、カソード配線４と制御信号用配線９２の間隙から漏れる電磁波の強度は、間隙の幅Ｔ２が狭くなると格段に抑制される。
【００３７】
また、図１１において、ｘ＝０における相対電界強度、すなわち間隙の幅Ｔ２が大きく開き、さらにアノード配線３が隆起してカソード配線４の表面と同じ高さになっているような場合であるが、別の見方をすれば、前述した図２６に示すアノード配線２６３とカソード配線２６４との関係のように、同じ平面上に配線が存在するような場合の相対電界強度と言える。このような条件からすると、例えばｄ２が１ｍｍ程度の場合に、Ｔ２が４ミリ程度以下であれば相対電界強度は半分以下となり、相対電界強度を著しく低下させることができる。
【００３８】
上記第５の実施例は、請求項２に記載された発明に対応した実施例であり、上記第５の実施例で得られる効果は、請求項２に記載された技術思想によって達成される効果に相当する。
【００３９】
図１２は本発明の第６の実施例に係る半導体装置の実装構造を示す断面図である。図１２に示す実施例の特徴とするところは、カソード配線４と制御信号用配線９２との間隙の部分の、カソード配線４の端部ならびに制御信号用配線９２の端部に、アノード配線３側とは反対方向（図１２では上方）にカソード配線４と直交して連続する鍔（つば）１２０を設けようにしたことにある。このような実装構造を採用することにより、カソード配線４と制御信号用配線９２との間隙からの電磁波漏洩を抑えることが可能となる。また、カソード配線４の端部ならびに制御信号用配線９２の端部に鍔１２０を設けることで、カソード配線４ならびに制御信号用配線９２の断面積が広がって導電率も高まり、機械的強度を向上させることもできる。
【００４０】
上記第６の実施例は、請求項１２，１３に記載された発明に対応した実施例であり、上記第６の実施例で得られる効果は、請求項１２，１３に記載された技術思想によって達成される効果に相当する。
【００４１】
上記の第６の実施例においては、金属基板１に対して半導体チップ５、９０を所謂フェイスアップ・ボンディングする構成を説明したが、本発明の第７の実施例に係る半導体装置の実装構造を表す図１３に示すように、三端子素子の半導体チップ９０をフェイスダウン・ボンディングする構成も可能である。図１３は図９と同様の透視図であり、上面にくるカソード配線４は省略され、図中の破線はカソード配線４の位置を暗示している。なお、フェイスダウン・ボンディングは、勿論、図１ならびに図２に示す二端子素子であってもよい。
【００４２】
上記第７の実施例は、請求項３に記載された発明に対応した実施例であり、上記第７の実施例で得られる効果は、請求項３に記載された技術思想によって達成される効果に相当する。
【００４３】
図１４ならびに図１５は本発明の第８の実施例に係る半導体装置の実装構造を示す図であり、図１４は実装構造を上方から透視した正面透視図であり、図１５は図１４の実装構造の断面を示す図である。この第８の実施例は、前述した図２７ならびに図２８に示すような可搬性のある小型チップパッケージに本発明を適用した実施例である。  
図１４ならびに図１５において、半導体チップ５、ならびに半導体チップ５に接続されたアノード配線３、カソード配線４は、端子以外の部分が筐体１５０（図１４において外形を一点鎖線で示す）に封止収納されてパッケージ化されている。このパッケージは、金属基板１上に形成され多層プリント基板１５１に実装される。多層プリント基板１５１には、パッケージのアノード配線３と接続されるアノード配線１５２が形成され、パッケージのカソード配線４と接続されるカソード配線１５３が形成されている。
【００４４】
多層プリント基板１５１に形成されたアノード配線１５２とカソード配線１５３は、図１５には図示していないが、半導体チップ５に接続されたアノード配線３ならびにカソード配線４に対応して、カソード配線１５３はアノード配線１５２に対して幅広く形成されている。  
このように、パッケージ化することで、可搬性が高くなり、半導体チップの故障時の代替が容易となる。
【００４５】
上記第８の実施例は、請求項４に記載された発明に対応した実施例であり、上記第８の実施例で得られる効果は、請求項４に記載された技術思想によって達成される効果に相当する。
【００４６】
図１６は本発明の第９の実施例に係る半導体装置の実装構造を示す図であり、図１４と同様に実装構造を上方から透視した正面透視図である。図１６に示す第９の実施例は、図１４ならびに図１５に示す第８の実施例を、例えばトランジスタ等の三端子素子の半導体チップに適用した実施例であり、図１６において三端子素子における制御信号用配線９２の配置は、図９に示す実装構造と同様である。
【００４７】
図１７は本発明の第１０の実施例に係る半導体装置の実装構造を示す図であり、図１６と同様に実装構造を上方から透視した正面透視図である。図１７に示す第１０の実施例の特徴とするところは、図１６に示す実施例に比べて、パッケージの外部に形成されている、アノード配線３、カソード配線４の幅広いパッケージの端子を複数本に分割したことにある。このようにすることにより、温度変化による半田接合部への応力集中を緩和することができる。このとき、枝分かれした端子のそれぞれの端子同士の間隙の寸法と干渉電磁波抑制効果の関係は、前述した図１１に準ずる。
【００４８】
図１８は本発明の第１１の実施例に係る半導体装置の実装構造を示す図であり、実装構造を上方から透視した正面透視図である。図１９は本発明の第１２の実施例に係る半導体装置の実装構造を示す図であり、実装構造を上方から透視した正面透視図である。図１８ならびに図１９に示す実施例は、例えばダイオード等の二端子素子の半導体チップ１８１と、例えばトランジスタ等の三端子素子の半導体チップ１８０を並列に実装したパッケージの実施例である。このように機能が異なる複数の半導体チップを一体化してパッケージ化することも可能となり、収納スペースを削減することができる。
【００４９】
上記第９，第１０，第１１ならびに第１２の実施例は、請求項５に記載された発明に対応した実施例であり、上記第９，第１０，第１１ならびに第１２の実施例で得られる効果は、請求項５に記載された技術思想によって達成される効果に相当する。
【００５０】
図２０は本発明の第１３の実施例に係る半導体装置の実装構造を示す断面図であり、図２１は図２０の実装構造を上方から透視した正面透視図である。図２０ならびに図２１に示す第１３の実施例は、図１６に示す第９の実施例を、前述したフェイスダウン・ボンディングとした場合の実施例であり、三端子素子の半導体チップ９０であってもフェイスダウン・ボンディングすることが可能である。
【００５１】
上記第１３の実施例は、請求項６に記載された発明に対応した実施例であり、上記第１３の実施例で得られる効果は、請求項６に記載された技術思想によって達成される効果に相当する。
【００５２】
図２２ならびに図２３は本発明の第１４の実施例に係る半導体装置の実装構造を示す図であり、図２３は実装構造を上方から透視した正面透視図であり、図２２は図２３に示す実装構造の断面を示す図である。図２２ならびに図２３に示す第１４の実施例の特徴とするところは、図１５に示す第８の実施例と比べて、パッケージ内のアノード配線３を削除し、半導体チップ９０の裏面に設けられたアノード電極（図示せず）がパッケージの底部に露出され、この露出されたアノード電極を多層プリント基板１５１に形成されたアノード配線１５２に直接接続したことにあり、他は図１５に示す構造と同様である。
【００５３】
このような実装構造では、図１５に示す実装構造に比べて、カソード配線４と金属基板１との距離が短くなるため、パッケージからのカソード配線４の迫り出し寸法が小さくなる。これにより、パッケージをより一層コンパクトにすることが可能となり、さらに、干渉電磁波の抑制効果を高めることができる。なお、図２２ならびに図２３に示す第１４の実施例では、図１５に示す第８の実施例と比べるために、三端子素子の実施例を説明したが、二端子素子であっても同様に実施することは可能である。
【００５４】
上記第１４の実施例は、請求項７，８，９に記載された発明に対応した実施例であり、上記第１４の実施例で得られる効果は、請求項７，８，９に記載された技術思想によって達成される効果に相当する。
【００５５】
図２４は本発明の第１５の実施例に係る半導体装置の実装構造を示す断面図であり、図２５は図２４の実装構造を上方から透視した正面透視図である。図２４ならびに図２５に示す第１５の実施例は、図２２ならびに図２３に示す第１４の実施例を、前述したフェイスダウン・ボンディングとした場合の実施例であり、図２２ならびに図２３に示す半導体チップ９０であってもフェイスダウン・ボンディングすることが可能となる。
【００５６】
上記第１５の実施例は、請求項１０，１１に記載された発明に対応した実施例であり、上記第１５の実施例で得られる効果は、請求項１０，１１に記載された技術思想によって達成される効果に相当する。
【図面の簡単な説明】
【００５７】
【図１】本発明の第１の実施例に係る半導体装置の実装構造を示す断面図である。
【図２】図１に示す半導体装置の実装構造を示す正面透視図である。
【図３】図１ならびに図２に示す半導体装置の実装構造の効果を説明するための断面図である。
【図４】アノード配線ならびにカソード配線周囲の電位分布を示す図である。
【図５】図３に示す断面構造における、パラメータｘ１と相対電界強度との関係を示すグラフである。
【図６】本発明の第２の実施例に係る半導体装置の実装構造を示す断面図である。
【図７】本発明の第３の実施例に係る半導体装置の実装構造を示す断面図である。
【図８】本発明の第４の実施例に係る半導体装置の実装構造を示す断面図である。
【図９】本発明の第５の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図１０】図９のＣ−Ｃ線に沿った断面を示す断面図である。
【図１１】図１０に示す断面構造における、パラメータｘ２と相対電界強度との関係を示すグラフである。
【図１２】本発明の第６の実施例に係る半導体装置の実装構造を示す断面図である。
【図１３】本発明の第７の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図１４】本発明の第８の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図１５】図１４に示す実装構造の断面図である。
【図１６】本発明の第９の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図１７】本発明の第１０の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図１８】本発明の第１１の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図１９】本発明の第１２の実施例に係る半導体装置の実装構造を示す正面透視図である。
【図２０】本発明の第１３の実施例に係る半導体装置の実装構造を示す断面図である。
【図２１】図２０に示す半導体装置の実装構造の正面透視図である。
【図２２】本発明の第１４の実施例に係る半導体装置の実装構造を示す断面図である。
【図２３】図２２に示す半導体装置の実装構造の正面透視図である。
【図２４】本発明の第１５の実施例に係る半導体装置の実装構造を示す断面図である。
【図２５】図２４に示す半導体装置の実装構造の正面透視図である。
【図２６】従来の半導体装置の実装構造を示す斜視図である。
【図２７】従来の他の半導体装置の実装構造を示す正面透視図である。
【図２８】図２７に示す半導体装置の実装構造の断面を示す図である。
【符号の説明】
【００５８】
１，２６１，２７０…金属基板
２，２６２，２７１…絶縁板
３，１５２，２６３，２７２，２７６…アノード配線
４，１５３，２６４，２７３，２７７…カソード配線
５，９０，１８０．１８１，２６０，２７５…半導体チップ
６，２７９…カソード電極
７，２７４…半田バンプ
３０，４０…鏡像
８０…ボンディングワイヤ
８１…第２のカソード配線
９１，２８０…制御信号用電極
９２，２８１，２８２…制御信号用配線
１２０…鍔
１５０…筐体
１５１…多層プリント基板
２６５…エミッタパッド
２６６…アルミワイヤ
２６７，２６８…主電極
２６９，２７９…モジュール外殻
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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