(57)【要約】【課題】  全く同一のセルであっても、物理的配置の違いにより、ｒｉｓｅ遅延およびｆａｌｌ遅延は異なる場合があり、その場合、クロック配線の途中の挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても正しく調整できない。【解決手段】  クロック生成手段１１において、システムの動作の基準となるクロック信号（ＣＬＫＰ）と前記クロック信号を反転した反転クロック信号（ＣＬＫＮ）を生成し、前記クロック信号と前記反転クロック信号を対にし、各々に一定の間隔でバッファを挿入して、クロック生成手段１１からクロックを使用する回路を内蔵しているデータ処理手段１４に伝送することにより、全く同一のセルが物理的配置の違いによりｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合においても、クロック周期の５０％のタイミングに同期してフリップフロックを動作させることができる。【選択図】  図１
2005108084.tif 000002
【特許請求の範囲】
【請求項１】
システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成するクロック生成手段と、
前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段と、
前記クロック生成手段と前記データ処理手段との間に設けられたクロックバッファとを備え、
前記クロックバッファは、
前記クロック生成手段からのクロック信号を前記データ処理手段に伝送する第１のバッファと、
前記クロック生成手段からの反転クロック信号を前記データ処理手段に伝送する第２のバッファとを含み、
前記第１のバッファの遅延特性と第２のバッファの遅延特性とはほぼ等しい、
ことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第１のバッファと前記第２のバッファとは互いに近傍に配置される、
ことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第１のバッファと前記第２のバッファとは互いに隣接して配置される、
ことを特徴とする半導体装置。
【請求項４】
システムの動作の基準となるクロック信号の２倍の周波数のクロック信号（倍速クロック信号）を生成するクロック生成手段と、
前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段とを備え、
前記データ処理手段は、
前記倍速クロック信号を２分の１の周期に分周する分周手段を含み、
前記分周手段によって前記倍速クロック信号を２分の１に分周した信号を前記クロック信号として使用する、
ことを特徴とする半導体装置。
【請求項５】
システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成し、
前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段に対して前記クロック信号と前記反転クロック信号とをクロックバッファを介して伝送する方法であって、
前記クロックバッファは、
前記クロック信号を前記データ処理手段に伝送する第１のバッファと、
前記反転クロック信号を前記データ処理手段に伝送する第２のバッファとを含み、
前記第１のバッファの遅延特性と第２のバッファの遅延特性とはほぼ等しい、
ことを特徴とするクロック伝送方法。
【請求項６】
請求項５において、
前記第１のバッファと前記第２のバッファとを対にして１つのセル（配置配線する時の最小単位）とする、
ことを特徴とするクロック伝送方法。
【請求項７】
請求項５において、
前記第１のバッファと前記第２のバッファとを互いに近傍に配置する、
ことを特徴とするクロック伝送方法。
【請求項８】
請求項５において、
前記第１のバッファと前記第２のバッファとを互いに隣接して配置する、
ことを特徴とするクロック伝送方法。
【請求項９】
システムの動作の基準となるクロック信号の２倍の周波数のクロック信号（倍速クロック信号）を生成し、
前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段に対して前記倍速クロック信号を伝送し、
前記データ処理手段において前記倍速クロック信号を２分の１に分周した信号を前記クロック信号として使用する、
ことを特徴とするクロック伝送方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模かつ高集積なＬＳＩ（大規模集積回路）において、クロックの立上がりだけではなく立ち下がりにも同期して動作する回路を含む場合のクロックの伝送方法に関するものである。
【背景技術】
【０００２】
大規模かつ高集積なＬＳＩにおいては、ＬＳＩの内部は複数の回路ブロックに分割され、クロックは、クロック生成回路によって生成され、各回路ブロックに伝送される。その際に、クロックの配線が長くなると信号の鈍りが発生するため、一定間隔毎にバッファを挿入する。しかし、一般的に、バッファにおいては、入力信号がＬｏｗからＨｉｇｈに変化する場合の遅延値（ｒｉｓｅ遅延）と入力信号がＨｉｇｈからＬｏｗに変化する場合の遅延値（ｆａｌｌ遅延）は異なるので、これによって、各回路ブロックに伝送されたクロックは、デューティ（Ｈｉｇｈ期間とＬｏｗ期間の比率）が崩れてしまう。
【０００３】
従来の半導体装置では、この問題を解決するために、クロックの伝送配線の途中に挿入する複数のバッファのうち、偶数段分を反転セル（インバータ）に置き換えることによってデューティを調整している（例えば、特許文献１参照）。
【０００４】
図３は、従来の半導体装置におけるクロックの伝送回路を示す構成図であり、図において３１はｒｉｓｅ遅延（入力信号がＬｏｗからＨｉｇｈに変化する場合の遅延値）が２nｓで、ｆａｌｌ遅延（入力信号がＨｉｇｈからＬｏｗに変化する場合の遅延値）が１ｎｓという特性を有するドライバ（以下、正転セルと呼ぶ）であり、図３の例では、特性が同一の正転セル３１が４個接続されている。３２はｒｉｓｅ遅延が１ｎｓで、ｆａｌｌ遅延が２ｎｓという特性を有する論理が反転するドライバ（以下、反転セルと呼ぶ）であり、図３の例では、特性が同一の反転セル３２が２個接続されている。そして、図３の例では、左から３番目と６番目のセルが反転セル３２で、それ以外のセルは正転セル３１になっている。これにより、左から４番目、５番目の正転セル３１と左から６番目の反転セル３２の入力信号の極性は、左から３番目の位置に反転セル３２が挿入されている関係上、１番目の正転セルの入力信号の極性と逆になる。即ち、１番目の正転セル３１の入力信号がＬｏｗからＨｉｇｈに変化する時には、４番目の正転セル３１の入力信号は、ＨｉｇｈからＬｏｗに変化する。一方、左から６番目の反転セル３２の出力は、左から３番目と６番目の位置に反転セル３２が挿入されている関係上、１番目のセルの入力信号の極性と一致する。そして、このクロック配線全体の立上がり時の遅延時間Ｔｒｉｓｅと、立下り時の遅延時間Ｔｆａｌｌは、次のようになる。
【０００５】
Ｔｒｉｓｅ＝２＋２＋１＋１＋１＋２＝９［ｎｓ］
Ｔｆａｌｌ＝１＋１＋２＋２＋２＋１＝９［ｎｓ］
従って、クロックのデューティは、次のようになる。
デューティ＝（Ｔｒｉｓｅ／（Ｔｒｉｓｅ＋Ｔｆａｌｌ）×１００
＝５０［％］
【０００６】
以上のように、従来の半導体装置では、クロック配線の途中に挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整できるように構成して、デューティの最適化を図っている。
【特許文献１】特開２００２−２６９１６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記従来の半導体装置では、以下のような問題点を有していた。セルの種別（正転セルか反転セルか）が同一ならば、１つの半導体装置内のどこに配置されていても、ｒｉｓｅ遅延およびｆａｌｌ遅延が同一であれば問題ないが、近年プロセスの微細化に伴い、１つの半導体装置に搭載されるトランジスタ数も３０００万〜５０００万にまで増えており、このような大規模かつ高集積な半導体装置においては、製造上の都合により、同じ半導体装置内部においてもトランジスタの特性にバラツキが発生し、全く同一のセルであっても、物理的配置の違いにより、ｒｉｓｅ遅延およびｆａｌｌ遅延は異なる場合がある。このような場合、上記のように、クロック配線の途中に挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても、各セルのｒｉｓｅ遅延、ｆａｌｌ遅延が異なっていれば、正しく調整できない。例えば、図４は、図３と同じ構成において、同一種類のセルのｒｉｓｅ遅延、ｆａｌｌ遅延が異なる場合の例を示している。図４において、左から１番目と２番目の正転セル４１は、ｒｉｓｅ遅延が２ｎｓ、ｆａｌｌ遅延が１ｎｓであり、左から４番目と５番目の正転セル４２は、前記正転セル４１と全く同一のセルであるが物理的配置の違いにより、ｒｉｓｅ遅延が１．５ｎｓ、ｆａｌｌ遅延が１ｎｓである。一方、左から３番目と６番目の反転セル４３は、図３の場合と同じように、ｒｉｓｅ遅延が２ｎｓ、ｆａｌｌ遅延が１ｎｓである。この場合、クロック配線全体の立上がり時の遅延時間Ｔｒｉｓｅと、立下り時の遅延時間Ｔｆａｌｌは、次のようになる。
【０００８】
Ｔｒｉｓｅ＝２＋２＋１＋１＋１＋２＝９［ｎｓ］
Ｔｆａｌｌ＝１＋１＋２＋１．５＋１．５＋１＝８［ｎｓ］
従って、クロックのデューティは、次のようになる。
デューティ＝（Ｔｒｉｓｅ／（Ｔｒｉｓｅ＋Ｔｆａｌｌ）×１００
＝  ５３［％］
【０００９】
以上のように、従来の半導体装置においては、全く同一のセルであっても、物理的配置の違いにより、ｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合があるため、クロック配線の途中に挿入する複数の正転セルのうち、偶数段分の正転セルを反転セルに置き換えて、当該クロックのデューティを調整しようとしても正しく調整できない。
【００１０】
それ故、本発明の目的は、全く同一のセルであっても、物理的配置の違いにより、ｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合においても、クロックの立下りのタイミングを正しく各回路ブロックに伝送できる半導体集積装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明による半導体装置は、システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成するクロック生成手段と、前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段と、前記クロック生成手段と前記データ処理手段との間に設けられたクロックバッファとを備え、前記クロックバッファは、前記クロック生成手段からのクロック信号を前記データ処理手段に伝送する第１のバッファと、前記クロック生成手段からの反転クロック信号を前記データ処理手段に伝送する第２のバッファとを含み、前記第１のバッファの遅延特性と第２のバッファの遅延特性とはほぼ等しい、ことを特徴とする。
【００１２】
上記半導体装置において、前記第１のバッファと前記第２のバッファとは互いに近傍に配置される、ことが好ましい。
【００１３】
上記半導体装置において、前記第１のバッファと前記第２のバッファとは互いに隣接して配置される、ことが好ましい。
【００１４】
本発明によるもう１つの半導体装置は、システムの動作の基準となるクロック信号の２倍の周波数のクロック信号（倍速クロック信号）を生成するクロック生成手段と、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段とを備え、前記データ処理手段は、前記倍速クロック信号を２分の１の周期に分周する分周手段を含み、前記分周手段によって前記倍速クロック信号を２分の１に分周した信号を前記クロック信号として使用する、ことを特徴とする。
【００１５】
本発明によるクロック伝送方法は、システムの動作の基準となるクロック信号と当該クロック信号を反転した反転クロック信号とを生成し、前記クロック信号および前記反転クロック信号を使用して動作するデータ処理手段に対して前記クロック信号と前記反転クロック信号とをクロックバッファを介して伝送する方法であって、前記クロックバッファは、前記クロック信号を前記データ処理手段に伝送する第１のバッファと、前記反転クロック信号を前記データ処理手段に伝送する第２のバッファとを含み、前記第１のバッファの遅延特性と第２のバッファの遅延特性とはほぼ等しい、ことを特徴とする。
【００１６】
上記クロック伝送方法において、前記第１のバッファと前記第２のバッファとを対にして１つのセル（配置配線する時の最小単位）とする、ことが好ましい。
【００１７】
上記クロック伝送方法において、前記第１のバッファと前記第２のバッファとを互いに近傍に配置する、ことが好ましい。
【００１８】
上記クロック伝送方法において、前記第１のバッファと前記第２のバッファとを互いに隣接して配置する、ことが好ましい。
【００１９】
本発明によるもう１つのクロック伝送方法は、システムの動作の基準となるクロック信号の２倍の周波数のクロック信号（倍速クロック信号）を生成し、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するデータ処理手段に対して前記倍速クロック信号を伝送し、前記データ処理手段において前記倍速クロック信号を２分の１に分周した信号を前記クロック信号として使用する、ことを特徴とする。
【発明の効果】
【００２０】
本発明の半導体装置によれば、クロック生成手段において、システムの動作の基準となるクロック信号と前記クロック信号を反転した反転クロック信号を生成し、前記クロック信号と前記反転クロック信号を対にし、各々に一定の間隔でバッファを挿入して、クロック生成手段からクロックを使用する回路を内蔵しているデータ処理手段に伝送することにより、全く同一のセルが物理的配置の違いによりｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合においても、クロック周期の５０％のタイミングに同期してフリップフロップを動作させることができるという効果が得られる。
【００２１】
また、正転クロックと反転クロックの伝送に使用する、正転クロック用のバッファと反転クロック用のバッファを隣接して配置することにより、２つのクロックの遅延値のバラツキを更に小さく抑えることができるという効果が得られる。
【００２２】
本発明のもう１つの半導体装置によれば、クロック生成手段において、システムの動作の基準となるクロック信号の２倍の周波数の倍速クロック信号を生成して、データ処理手段の内部で２分の１の周期に分周し、その分周されたクロックを使用することにより、倍速クロック信号のデューティに関係なくデータ処理手段で使用するクロックのデューティを５０％にすることが可能となり、全く同一のセルが物理的配置の違いによりｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合においても、クロック周期の５０％のタイミングに同期してフリップフロックを動作させることができるという効果が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の実施の形態について図を参照して説明する。
【００２４】
（実施の形態１）
図１は、本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。図１に示す半導体装置は、クロック生成手段１１と、クロック伝送専用セル１２と、クロック伝送用配線１３と、データ処理手段１４とを備える。なお、図１において、半導体装置の構成要素のうち、本発明とは直接関係ない構成要素については省略している。
【００２５】
クロック生成手段１１では、正転クロック（ＣＬＫＰ）と、正転クロックをインバータで論理反転させた反転クロック（ＣＬＫＮ）とを生成する。
【００２６】
クロック伝送専用セル１２は、クロック生成手段１１とデータ処理手段１４との間に複数個（ここでは６個）設けられる。各クロック伝送専用セル１２は、内部に正転クロック用のバッファと反転クロック用のバッファをそれぞれ１つづつ内蔵している。各セル１２内の正転クロック用バッファと反転クロック用バッファは物理的に隣接して配置されている。ゆえに、各セル１２に内蔵されている正転クロック用のバッファの遅延特性と反転クロック用のバッファの遅延特性とはほぼ等しい。
【００２７】
クロック伝送用配線１３は、正転クロック用と反転クロック用の２種類存在し、クロック生成手段１１とデータ処理手段１４の間を、途中にクロック伝送専用セル１２を挿入しつつ、接続しているクロック専用の配線である。
【００２８】
以上のように構成された実施の形態１に係る半導体装置の動作について説明する。
【００２９】
クロック生成手段１１において、正転クロック（ＣＬＫＰ）と、正転クロックをインバータで論理反転させた反転クロック（ＣＬＫＮ）を両方生成し、ＣＬＫＰとＣＬＫＮをペアでデータ処理装置１４まで伝送する。そして、その伝送路の途中に挿入するバッファとして、内部に正転クロック用のバッファと反転クロック用のバッファをそれぞれ１つづつ内蔵しているクロック伝送専用セル１２を使用する。そして、データ処理装置１４では、クロック立下りエッジに同期して動作させたいフリップフロックには、ＣＬＫＮを接続する。なお、従来の半導体装置においては、データ処理装置１４にはＣＬＫＰのみ伝送して、データ処理装置１４の内部でＣＬＫＰにインバータを接続することによって反転クロックを生成していた。
【００３０】
以上のように、本発明の実施の形態１に係る半導体装置は、正転クロック（ＣＬＫＰ）と共に反転クロック（ＣＬＫＮ）もクロック生成手段１１で生成してデータ処理装置１４まで伝送することにより、全く同一のセルが物理的配置の違いによりｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合においても、クロック周期の５０％のタイミングに同期してフリップフロックを動作させることができる。また、正転クロックと反転クロックの伝送には、内部に正転クロック用のバッファと反転クロック用のバッファをそれぞれ１つづつ内蔵しているクロック伝送専用セル１２を使用し、正転クロック用のバッファと反転クロック用のバッファを物理的に隣接して配置しているため、２つのクロックの遅延値のバラツキを更に小さく抑えることが可能となる。
【００３１】
なお、ここでは各クロック伝送専用セル１２において、内部の正転クロック用バッファの遅延特性と反転クロック用バッファの遅延特性とを等しくするために両バッファを物理的に隣接して配置しているが、両バッファの遅延特性がほぼ等しい範囲であれば両バッファを近傍に隔離して配置してもよい。
【００３２】
（実施の形態２）
図２は、本発明の実施の形態２に係る半導体装置の構成を示すブロック図である。図２に示す半導体装置は、クロック生成手段２１と、データ処理手段２２と、分周手段２３とを備える。なお、図２において、半導体装置の構成要素のうち本発明とは直接関係ない構成要素については省略している。
【００３３】
クロック生成手段２１では、システムの動作の基準となるクロック信号の２倍の周波数の倍速クロック信号を生成する。データ処理手段２２は、前記クロック信号の立ちあがりエッジおよび立下りエッジに同期して動作するフリップフロップを含む回路である。分周手段２３では、前記倍速クロック信号を２分の１の周期に分周してデータ処理手段の内部で使用するクロック信号を生成する。
【００３４】
以上のように構成された実施の形態２に係る半導体装置の動作について説明する。
【００３５】
クロック生成手段２１において、システムの動作の基準となるクロック信号の２倍の周波数の倍速クロック信号を生成し、前記倍速クロックを従来の半導体装置と同じ方法によってデータ処理手段２２まで伝送する。そして、データ処理手段２２の内部にある分周手段２３によって、前記倍速クロックを２分の１の周期に分周し、データ処理手段２２では、この分周されたクロックを使用する。
【００３６】
以上のように、本発明の実施の形態２に係る半導体装置は、クロック生成手段２１において、システムの動作の基準となるクロック信号の２倍の周波数の倍速クロック信号を生成し、データ処理手段２２の内部で２分の１の周期に分周し、その分周されたクロックを使用することにより、倍速クロック信号のデューティに関係なく、データ処理手段２２で使用するクロックのデューティを５０％にすることが可能となり、全く同一のセルが物理的配置の違いによりｒｉｓｅ遅延およびｆａｌｌ遅延が異なる場合においても、クロック周期の５０％のタイミングに同期してフリップフロックを動作させることができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態１に係る半導体装置の構成を示すブロック図である。
【図２】本発明の実施の形態２に係る半導体装置の構成を示すブロック図である。
【図３】従来の半導体装置の構成を示すブロック図である。
【図４】従来の半導体装置において同一種類のセルのｒｉｓｅ遅延、ｆａｌｌ遅延が異なる場合の例を示す図である。
【符号の説明】
【００３８】
１１  クロック生成手段
１２  クロック伝送専用セル
１３  クロック伝送用配線
１４  データ処理手段
２１  クロック生成手段
２２  データ処理手段
２３  分周手段
【図１】
2005108084.tif 000003
【図２】
2005108084.tif 000004
【図３】
2005108084.tif 000005
【図４】
2005108084.tif 000006