(57)【要約】【課題】  半導体チップごとの信頼性テストにおいて基準電位の再調節を可能とした半導体装置およびそのテスト方法を提供する。【解決手段】  半導体装置１００は、予め設定された標準電位を調整することによって得られた電位を基準電位として用いて所望の内部電源を生成する半導体装置であって、電源電圧を分圧して得られた複数のレベルの電位の中から、デジタルデータに基づいて基準電位を選択し、該基準電位を標準電位に代えて出力する基準電位選択回路１０と、デジタルデータの各ビットの値を決定する第１の決定回路４０ａ−０〜４０ａ−３と、第１の決定回路とは別に、前記デジタルデータの各ビットの値を決定する第２の決定回路４０ｂ−０〜４０ｂ−３と、第１の決定回路または第２の決定回路のいずれかによって決定されたデジタルデータを基準電位選択回路１０へ転送するデータ転送回路３０−０〜３０−３とを備えている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
予め設定された標準電位を調整することによって得られた電位を基準電位として用いて所望の内部電源を生成する半導体装置であって、
電源電圧を分圧して得られた複数のレベルの電位の中から、デジタルデータに基づいて基準電位を選択し、該基準電位を前記標準電位に代えて出力する基準電位選択回路と、
前記デジタルデータの各ビットの値を決定する第１の決定回路と、
前記第１の決定回路とは別に、前記デジタルデータの各ビットの値を決定する第２の決定回路と、
前記第１の決定回路または前記第２の決定回路のいずれかによって決定された前記デジタルデータを前記基準電位選択回路へ転送するデータ転送回路とを備えた半導体装置。
【請求項２】
前記第１の決定回路および前記第２の決定回路はそれぞれ配線の導通または非導通によってビットの値を決定することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記標準電位を前記基準電位として前記基準電位選択回路から出力させるための標準デジタルデータを構成する各ビットの値を決定する第３の決定回路をさらに備え、
前記データ転送回路は、前記第３の決定回路が標準デジタルデータを発している場合に、前記第１の決定回路および前記第２の決定回路からのデジタルデータを転送せず、前記標準デジタルデータを前記基準電位選択回路へ転送することを特徴とする請求項１に記載の半導体装置。
【請求項４】
様々な値を有するテストデータを前記デジタルデータとして外部から試験的に入力することができるテストデータ入力部をさらに備え、
前記データ転送回路は、前記テストデータ入力部が前記テストデータを入力している場合に、前記第１の決定回路および前記第２の決定回路からのデジタルデータを転送せず、前記テストデータを一時的に前記基準電位選択回路へ転送することができることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記テストデータ入力部は、前記標準デジタルデータを外部から試験的に入力することができ、
前記データ転送回路は、前記テストデータ入力部が前記標準デジタルデータを入力している場合に、一時的に前記第１の決定回路および前記第２の決定回路からのデジタルデータを転送せず、前記標準デジタルデータを前記基準電位選択回路へ転送することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の決定回路、前記第２の決定回路またはテストデータ入力部のいずれかを選択可能な選択回路をさらに備え、
前記データ転送回路は、前記選択回路によって選択された回路からの前記デジタルデータを前記基準電位選択回路へ転送することを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記選択回路は、
前記第１の決定回路および前記第２の決定回路のいずれか一方を選択する場合には他方を非選択とし、
前記テストデータ入力部を選択する場合には前記第１の決定回路および前記第２の決定回路の両方を非選択とし、
それによって、前記第１の決定回路、前記第２の決定回路または前記テストデータ入力部のいずれかを選択することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の決定回路および前記第２の決定回路のそれぞれはヒューズを含み、前記ヒューズが電気的に導通または非導通であることによって出力電位を変更し、該出力電位に基づいて各ビットの値を決定することを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第３の決定回路はヒューズを含み、前記ヒューズが電気的に導通または非導通であることによって出力電位を変更し、該出力電位に基づいて各ビットの値を決定することを特徴とする請求項３に記載の半導体装置。
【請求項１０】
前記ヒューズは、電気的な処理によって切断または接続させることができるヒューズであることを特徴とする請求項８または請求項９に記載の半導体装置。
【請求項１１】
前記内部電源は、当該半導体装置内に内蔵されたメモリからデータを読出しまたは該メモリへデータを書込むときに用いられることを特徴とする請求項１に記載の半導体装置。
【請求項１２】
電源電圧を分圧して得られた複数のレベルの電位の中からデジタルデータに基づいて基準電位を選択し、所望の内部電源を生成するために、予めデフォルトで設定された標準電位に代えて前記基準電位を出力する基準電位選択回路と、前記デジタルデータの値を決定する第１の決定回路と、該第１の決定回路とは別に前記デジタルデータの値を決定する第２の決定回路と、様々な値のデジタルデータを外部から試験的に入力することができるテストデータ入力部と、前記第１の決定回路、前記第２の決定回路または前記テストデータ入力部のいずれかからのデジタルデータを前記基準電位選択回路へ転送するデータ転送回路とを備えた半導体装置のテスト方法であって、
前記データ転送回路が前記テストデータ入力部からの様々な値のデジタルデータを前記基準電位選択回路へ転送し、この様々な値のデジタルデータのそれぞれに基づいた基準電位を測定する第１の測定ステップと、
前記第１の測定ステップにおいて測定された基準電位のうち所望の内部電源を生成するために最適な第１の基準電位を発生させた第１のデジタルデータを、前記第１の決定回路において設定する第１のデジタルデータ設定ステップとを具備する半導体装置のテスト方法。
【請求項１３】
前記第１のデジタルデータ設定ステップの後、
前記データ転送回路が前記テストデータ入力部からの様々な値のデジタルデータを前記基準電位選択回路へ転送し、この様々な値のデジタルデータのそれぞれに基づいた基準電位を測定する第２の測定ステップと、
前記第２の測定ステップにおいて測定された基準電位のうち所望の内部電源を生成するために最適な基準電位が前記第１の基準電位から遷移している場合、前記第２の測定ステップにおいて最適な基準電位を発生させた第２のデジタルデータを、前記第２の決定回路において設定する第２のデジタルデータ設定ステップとをさらに具備することを特徴とする請求項１２に記載の半導体装置のテスト方法。
【請求項１４】
前記第１の測定ステップおよび前記第１のデジタルデータ設定ステップは、前記半導体装置が半導体ウェハ上に形成された後、該半導体ウェハがダイシングされる前に実行され、
前記第２の測定ステップおよび前記第２のデジタルデータ設定ステップは、前記半導体装置を組立てまたはパッケージングした後に実行されることを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１５】
前記第１の決定回路および前記第２の決定回路のそれぞれはヒューズを含み、
前記第１のデジタルデータ設定ステップにおいて、前記第１の決定回路内の前記ヒューズを接続または切断することによって、前記第１の決定回路において前記第１のデジタルデータを決定することを特徴とする請求項１２に記載の半導体装置のテスト方法。
【請求項１６】
前記第１の決定回路および前記第２の決定回路のそれぞれはヒューズを含み、
前記第１のデジタルデータ設定ステップにおいて、前記第１の決定回路内の前記ヒューズを接続または切断することによって、前記第１の決定回路において前記第１のデジタルデータを決定し、
前記第２のデジタルデータ設定ステップにおいて、前記第２の決定回路内の前記ヒューズを接続または切断することによって、前記第２の決定回路において前記第２のデジタルデータを決定することを特徴とする請求項１３に記載の半導体装置のテスト方法。
【請求項１７】
前記半導体装置は、前記標準電位を前記基準電位として前記基準電位選択回路から出力させるための標準デジタルデータの各ビット値を決定する第３の決定回路をさらに備え、
前記第２の測定ステップにおいて、前記標準電位が前記基準電位として適切であることが判明した場合、
前記第２のデジタルデータ設定ステップにおいて、前記第３の決定回路は標準デジタルデータを発し、前記データ転送回路は前記標準デジタルデータを前記基準電位選択回路へ転送することを特徴とする請求項１３に記載の半導体装置のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置のテスト方法に関する。
【背景技術】
【０００２】
半導体メモリを動作させる（例えば、データを読出しまたはメモリへデータを書込むとき）には、様々な電位が必要である。しかし、それらの電位を総て外部から供給すると、多数の種類の外部電源が必要となる。そのため、半導体メモリを動作させるシステムが巨大化および複雑化する。また、半導体チップに多数の外部電源端子を設けなければならないので、チップ面積やパッケージングが大きくなる。
【０００３】
これに対処するために、半導体チップは、一つの外部電源から電力供給を受け、半導体チップの内部において半導体チップに必要な電位（以下、内部電位ともいう）を生成している。様々な電位レベルの内部電位は、外部電源の電位を分圧して得られた電位（以下、基準電位ともいう）をもとに生成される。
【０００４】
一般的に、基準電位は、前工程のプロセスのばらつきにより設計値からずれることがある。図１４は、従来の半導体装置のテストフローを示す図である。半導体製造の前工程において半導体ウェハ上に半導体素子が形成された後、半導体素子は、Ｄ／Ｓ（Die / Sort）の工程でダイごとに検査される。このときに、基準電位も測定される（Ｓ１）。その結果、基準電位が設計値からずれていることが判明すると、基準電位を設計値へ近づけるために次の工程でトリミングが実行される（Ｓ２）。このとき、レーザを用いて物理的に配線を切断することによって、基準電位を調整し、これを設計値に近づける。以下、基準電位の調整に用いられる基準電位発生回路を説明する。
【０００５】
図１５は、基準電位ＶＢＧＲを発生する従来の基準電位発生回路５００のブロック図である。データ決定回路５４０−０〜５４０−２は、それぞれ図１６に示すように構成されている。データ決定回路５４０−０〜５４０−２はそれぞれヒューズ５４１を有する。ヒューズ５４１がステップＳ２において切断され、あるいは、接続を維持することによって、データ決定回路５４０−０〜５４０−２は、それぞれハイまたはロウの１ビットデータを信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ２として出力することができる。
【０００６】
図１５を再度参照し、データ転送回路５３０−０〜５３０−２は、それぞれ信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ２をデコード回路５２０へ転送することができる。また、データ転送回路５３０−０〜５３０−２は、テストモード用の信号ＴＭＦＵＳＥＤＩＳを信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ２に代えてデコード回路５２０へ転送することができる。
【０００７】
デコード回路５２０は、図１７に示すとおりの構成を有する。信号ＳＥＬＥＣＴ０〜ＳＥＬＥＣＴ２または信号ＴＭＦＵＳＥＤＩＳを、信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２から成る３ビットのデジタルデータとして受信する。デコード回路５２０は、このデジタルデータに従って信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４のいずれかをハイとして基準電位選択回路５１０へ送る。信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２および信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４の関係は図５に示す。例えば、デコード回路５２０は、信号ＰＲＥＴＭＢＧＲ０をロウ、信号ＰＲＥＴＭＢＧＲ１およびＰＲＥＴＭＢＧＲ２をハイとすることによって、信号ＴＭＢＧＲ１をハイとする。
【０００８】
基準電位選択回路５１０は、図１８に示すとおりの構成を有する。これにより、基準電位選択回路５１０は、電源電圧を抵抗Ｒ１およびＲ２によって分圧し、互いに異なる複数の電位を生成する。基準電位選択回路５１０は、この複数の電位の中から、信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４に従って電位ＢＧＲ０〜ＢＧＲ４のいずれかを選択し、基準電位ＶＢＧＲとして出力する。例えば、信号ＴＭＢＧＲ１がハイである場合、スイッチＳＷ１が動作し、基準電位選択回路５１０は、電位ＢＧＲ１を基準電位ＶＢＧＲとして出力する。
【０００９】
テストモードの場合、デコード回路５２０はテストモード用の信号ＴＭＦＵＳＥＤＩＳをデジタルデータとして受信し、これに従った信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４を出力する。基準電位選択回路５１０は信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４に従い予め設定されたデフォルトの電位（以下、標準電位という）を基準電位ＶＢＧＲとして出力する。例えば、電位ＢＧＲ２が標準電位である場合、信号ＴＭＦＵＳＥＤＩＳは、基準電位選択回路５１０が電位ＢＧＲ２を選択するように設定される。
【００１０】
図１４を再度参照し、ステップＳ２において基準電位ＶＢＧＲが調整された後、半導体ウェハは、ウェハ最終テスト（Ｓ３）を経て、組立て工程（Ｓ４）、パッケージング工程（Ｓ５）において、半導体チップに個別化され、パッケージングされる。次に、信頼性テスト（Ｓ６）およびパッケージング最終テスト（Ｓ７）が実行される。その後、半導体チップは製品として出荷される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１４の信頼性テスト（Ｓ６）において不良となる原因の１つは、基準電位ＶＢＧＲが設計値からずれてしまうことである。ステップＳ２において、基準電位ＶＢＧＲは設計値に調整されたにもかかわらず、信頼性テストにおいてチップに与えられたストレスによって、基準電圧ＶＢＧＲが再度シフトしてしまうからである。しかし、信頼性テスト（Ｓ６）においてはトリミングを再度行うことができないため、ステップＳ６で不良と判断された半導体チップは廃棄されていた。
【００１２】
また、Ｄ／Ｓ工程（Ｓ１）では、図１８に示す抵抗Ｒ１およびＲ２等が設計値で形成されているものとして、トリミング（Ｓ２）が実行されていた。よって、調整後の基準電位ＶＢＧＲが、必ずしも設計値に近づくとは限らず、むしろ、設計値からさらにずれてしまうことさえあった。
【００１３】
また、従来では、基準電位ＶＢＧＲが測定される工程（Ｓ１）と、ヒューズ・ブロウの工程（Ｓ２）とが異なっていたため、トリミング後の基準電位ＶＢＧＲの正確な値を、ヒューズを切断する前に知ることができなかった。
【００１４】
そこで、本発明は、上記のような問題点を鑑みてなされたものであり、その目的は、半導体チップごとの信頼性テストにおいて基準電位の再調節を可能とした半導体装置およびそのテスト方法を提供することである。
【００１５】
また、本発明の目的は、半導体ウェハ上におけるダイごとのテストおよび基準電位の調節において、設計値に最も近い基準電位を選択することを可能とした半導体装置およびそのテスト方法を提供することである。
【課題を解決するための手段】
【００１６】
本発明に係る実施形態に従った半導体装置は、予め設定された標準電位を調整することによって得られた電位を基準電位として用いて所望の内部電源を生成する半導体装置であって、
電源電圧を分圧して得られた複数のレベルの電位の中から、デジタルデータに基づいて基準電位を選択し、該基準電位を前記標準電位に代えて出力する基準電位選択回路と、前記デジタルデータの各ビットの値を決定する第１の決定回路と、前記第１の決定回路とは別に、前記デジタルデータの各ビットの値を決定する第２の決定回路と、前記第１の決定回路または前記第２の決定回路のいずれかによって決定された前記デジタルデータを前記基準電位選択回路へ転送するデータ転送回路とを備えている。
【００１７】
本発明に係る実施形態に従った半導体装置のテスト方法は、電源電圧を分圧して得られた複数のレベルの電位の中からデジタルデータに基づいて基準電位を選択し、所望の内部電源を生成するために、予めデフォルトで設定された標準電位に代えて前記基準電位を出力する基準電位選択回路と、前記デジタルデータの値を決定する第１の決定回路と、該第１の決定回路とは別に前記デジタルデータの値を決定する第２の決定回路と、様々な値のデジタルデータを外部から試験的に入力することができるテストデータ入力部と、前記第１の決定回路、前記第２の決定回路または前記テストデータ入力部のいずれかからのデジタルデータを前記基準電位選択回路へ転送するデータ転送回路とを備えた半導体装置のテスト方法であって、
前記データ転送回路が前記テストデータ入力部からの様々な値のデジタルデータを前記基準電位選択回路へ転送し、この様々な値のデジタルデータのそれぞれに基づいた基準電位を測定する第１の測定ステップと、前記第１の測定ステップにおいて測定された基準電位のうち所望の内部電源を生成するために最適な第１の基準電位を発生させた第１のデジタルデータを、前記第１の決定回路において設定する第１のデジタルデータ設定ステップとを具備する。
【発明の効果】
【００１８】
本発明による半導体装置およびそのテスト方法は、半導体チップごとの信頼性テストにおいて基準電位を再調節することができる。
【００１９】
また、本発明による半導体装置およびそのテスト方法は、ウェハ状態で行うダイごとの検査において、設計値に最も近い基準電位を選択することを可能とする。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しつつ本発明に係る実施形態を説明する。本発明はこれらの実施形態に限定されない。
【００２１】
本発明に係る実施形態に従った基準電位発生回路は、データ決定回路を複数備え、その一方によって決定されたデジタルデータに代えて、他方によって決定されたデジタルデータを基準電位選択回路へ転送することができる。これにより、信頼性テストにおいて基準電位を再調整することができる。また、基準電位発生回路は、テストデータ入力部を備え、データ決定回路によって決定されたデジタルデータに代えて、様々な値のデジタルデータを一時的に基準電位選択回路へ転送することができる。これにより、基準電位を設計値へ確実に近づけるように調整することができる。
【００２２】
第１の実施形態
図１は、本発明に係る第１の実施形態に従った基準電位発生回路１００のブロック図である。基準電位発生回路１００は、基準電位選択回路１０と、デコード回路２０と、データ転送回路３０−０〜３０−２と、データ決定回路４０ａ−０〜４０ａ−２と、データ決定回路４０ｂ−０〜４０ｂ−２と、入力データ選択回路５０と、標準データ決定回路６０とを備えている。基準電位選択回路１０およびデコード回路２０は図１８および図１７に示す構成と同様でよい。
【００２３】
データ決定回路４０ａ−０〜４０ａ−２は、図７に示すＤ／Ｓ工程で使用され、データ決定回路４０ｂ−０〜４０ｂ−２は、信頼性テストで使用される。標準データ決定回路６０は、信頼性テストにおいて標準電位を選択するときに使用される。
【００２４】
基準電位発生回路１００は、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２および信号ＴＭＦＵＳＥＤＩＳを外部からテストモードとして一時的に入力する入力部を備えている。尚、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２および信号ＴＭＦＵＳＥＤＩＳは、テストモードにおいて用いられ、電源がオフになることにより入力が解除される。
【００２５】
図２は、データ決定回路４０ａ−０の構成を示す回路図である。データ決定回路４０ａ−１〜４０ａ−２および４０ｂ−０〜４０ｂ−２は、データ決定回路４０ａ−０と同様に構成されている。
【００２６】
図３は、データ決定回路４０ａ−０の動作を示すタイミング図である。データ決定回路４０ａ−１〜４０ａ−２および４０ｂ−０〜４０ｂ−２は、データ決定回路４０ａ−０と同様に動作する。図２および図３を参照して、代表的に、データ決定回路４０ａ−０の構成および動作を説明する。
【００２７】
データ決定回路４０ａ−０は、ヒューズＥ−Ｆｕｓｅを備える。ヒューズＥ−Ｆｕｓｅは、レーザによって切断されるヒューズ（いわゆるＬ−Ｆｕｓｅ）と異なり、電気的に処理することができる。また、ヒューズＥ−Ｆｕｓｅは、未処理の状態で非導通であり、処理することによって導通する。
【００２８】
まず、ヒューズＥ−Ｆｕｓｅがブロウされていない状態、即ち、電気的処理を施されることなく非導通の状態であるときのデータ決定回路４０ａ−０の動作を説明する。図３では、このときのタイミング図を“Ｅ−Ｆｕｓｅ  ｎｏｔＢｌｏｗ”で示している。
【００２９】
時点ｔ１において電源がハイになったとき、ゲート電位ＦＰＵＰおよびＦＰＵＮがともにロウである。このとき、トランジスタＴｒｐ１０がオンとなり、トランジスタＴｒｎ１０がオフとなるので、ノードＡ１０が、電源電圧ＶＤＤによってハイになる。
【００３０】
時点ｔ２においてゲート電位ＦＰＵＰがハイになる。これにより、トランジスタＴｒｐ１０がオフになるが、ノードＡ１０における電位はハイの状態でインバータ回路Ｉｎ１０によってラッチされる。
【００３１】
時点ｔ３においてゲート電位ＦＰＵＮがハイになる。これにより、トランジスタＴｒｎ１０がオンするが、ヒューズＥ−Ｆｕｓｅが非導通であるので、ノードＡ１０における電位はハイに維持されている。よって、トランジスタＴｒｎ１１はオン状態となる。
【００３２】
時点ｔ４においてゲート電位ＦＰＵＮがロウになる。これにより、トランジスタＴｒｎ１０がオフになるが、ノードＡ１０における電位は、ハイの状態でインバータ回路Ｉｎ１０によってラッチされている。よって、トランジスタＴｒｎ１１はオン状態を維持する。
【００３３】
時点ｔ１からｔ４まで、ゲート電位ＦＰＵＰｄおよびＦＰＵＮｄはロウで維持されている。よって、トランジスタＴｒｐ１２がオンであり、トランジスタＴｒｎ１２がオフである。よって、当初、ノードＡ１１はハイである。
【００３４】
時点ｔ５においてゲート電位ＦＰＵＰｄがハイになる。これにより、トランジスタＴｒｐ１２がオフになるが、ノードＡ１１における電位は、ハイの状態でインバータ回路Ｉｎ１１によってラッチされている。
【００３５】
時点ｔ６においてゲート電位ＦＰＵＮｄがハイになる。これにより、トランジスタＴｒｎ１２がオンする。このとき、トランジスタＴｒｎ１１がオンであるので、ノードＡ１１における電位はロウになる。その結果、信号ＳＥＬＥＣＴはハイとなる。
【００３６】
時点ｔ７においてゲート電位ＦＰＵＮｄがロウになる。これにより、トランジスタＴｒｎ１２がオフになるが、ノードＡ１１における電位はロウの状態でインバータ回路Ｉｎ１１によってラッチされている。よって、信号ＳＥＬＥＣＴはハイを維持する。
【００３７】
次に、ヒューズＥ−Ｆｕｓｅがブロウされた状態、即ち、電気的処理が施されて導通状態であるときのデータ決定回路４０ａ−０の動作を説明する。図３では、このときのタイミング図を“Ｅ−Ｆｕｓｅ  Ｂｌｏｗ”で示している。時点ｔ１から時点ｔ２までの動作は、ヒューズＥ−Ｆｕｓｅが非導通の場合と同様である。
【００３８】
時点ｔ３において、ゲート電位ＦＰＵＮがハイになると、トランジスタＴｒｎ１０がオン状態になる。このとき、ヒューズＥ−Ｆｕｓｅが導通状態であるので、ノードＡ１０の電位はロウになる。よって、トランジスタＴｒｎ１１がオフ状態となる。
【００３９】
時点ｔ４においてゲート電位ＦＰＵＮがロウになる。これにより、トランジスタＴｒｎ１０がオフになる。このときトランジスタＴｒｐ１０もオフである。よって、ノードＡ１０における電位は、ロウの状態でインバータ回路Ｉｎ１０によってラッチされる。よって、トランジスタＴｒｎ１１はオフ状態を維持する。
【００４０】
時点ｔ５においてゲート電位ＦＰＵＰｄがハイになる。これにより、トランジスタＴｒｐ１２がオフになるが、ノードＡ１１における電位はハイの状態でインバータ回路Ｉｎ１１によってラッチされている。
【００４１】
時点ｔ６においてゲート電位ＦＰＵＮｄがハイになる。これにより、トランジスタＴｒｎ１２がオンになる。このとき、トランジスタＴｒｎ１１がオフ状態であるので、ノードＡ１１における電位はハイを維持する。その結果、信号ＳＥＬＥＣＴはロウになる。
【００４２】
時点ｔ７においてゲート電位ＦＰＵＮｄがロウになる。これにより、トランジスタＴｒｎ１２がオフになるが、ノードＡ１１における電位は、ハイの状態でインバータ回路Ｉｎ１１によってラッチされている。よって、信号ＳＥＬＥＣＴはロウを維持する。
【００４３】
このように、データ決定回路４０ａ−０は、Ｅ−Ｆｕｓｅが非導通状態のとき（電気的処理が施されていないとき）にハイを信号ＳＥＬＥＣＴとして出力し、一方、Ｅ−Ｆｕｓｅが導通状態のとき（電気的処理が施されているとき）にロウを信号ＳＥＬＥＣＴとして出力する。従って、データ決定回路４０ａ−０は、電気的処理の有無によって、信号ＳＥＬＥＣＴの電位を変更し、この電位に基づいてビット値を決定することができる。尚、この電気的処理をトリミングとも言う。
【００４４】
データ決定回路４０ａ−０〜４０ａ−２は、それぞれ１ビットの信号ＳＥＬＥＣＴＡ０〜ＳＥＬＥＣＴＡ２を出力し、データ決定回路４０ｂ−０〜４０ｂ−２は、それぞれ１ビットの信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２を出力する。
【００４５】
標準データ決定回路６０は、図２に示す出力電位を反転した電位を出力する。よって、標準データ決定回路６０は、図２に示す構成の出力部分にインバータを１つ追加し、あるいは、図２に示す構成の出力部分に既存するインバータを１つ削除した構成を有する。標準データ決定回路６０の他の構成は、図２に示す構成と同様である。
【００４６】
本実施形態において、基準電位発生回路１００が標準電位を基準電位ＶＢＧＲとして出力する場合には、デコード回路２０へ送られる信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２は、総て同じビット値“１１１”となるように設定されている（図５参照）。この場合、標準データ決定回路６０は、同じビット値の信号ＳＥＬＤＩＳＡＢＬＥｎをデータ転送回路３０−０〜３０−２へ送信する。よって、本実施形態では、標準データ決定回路６０は１つだけ設けられていればよい。
【００４７】
図１を再度参照し、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２は、テストモードにおいて外部から入力される。テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２は様々に変更され得るので、デジタルデータも様々な値になり得る。この様々なデジタルデータに基づいて信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４のいずれをも選択することができる。
【００４８】
尚、本実施形態において、テストモード以外のときは、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２は総てロウの状態“０００”となっている。このとき、後述するように、データ選択回路５０は、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を非選択とする。
【００４９】
図４は、データ選択回路５０の構成を示す回路図である。データ選択回路５０は、データ決定回路４０ａ−０〜４０ａ−２が出力するデジタルデータ、決定回路４０ｂ−０〜４０ｂ−２が出力するデジタルデータまたはテスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２から成るデジタルデータの３つのうちいずれかを選択するように構成されている。
【００５０】
例えば、データ選択回路５０は、信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２が総てハイであり、尚且つ、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２が総てロウであるときに、信号ＤＩＳＡＢＬＥＡおよびＤＩＳＡＢＬＥＢをともにハイとする。このとき、データ選択回路５０はデータ決定回路４０ａ−０〜４０ａ−２が出力するデジタルデータを選択する。信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２が総てハイであることは、データ決定回路４０ｂ−０〜４０ｂ−２がいずれもトリミングされていない（図２参照）ことを意味し、尚且つ、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２が総てロウであることは、テストモードではないことを意味するからである。
【００５１】
データ選択回路５０は、信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２のいずれかがロウであり、尚且つ、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２が総てロウであるときに、信号ＤＩＳＡＢＬＥＡをロウとし、ＤＩＳＡＢＬＥＢをハイとする。このとき、データ選択回路５０はデータ決定回路４０ｂ−０〜４０ｂ−２が出力するデジタルデータを選択する。信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２のいずれかがロウであることは、データ決定回路４０ｂ−０〜４０ｂ−２のいずれかがトリミングされていることを意味し、尚且つ、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２が総てロウであることは、テストモードではないことを意味するからである。
【００５２】
データ選択回路５０は、信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２のいずれかがハイであるときに、信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２の状態に関わらず、信号ＤＩＳＡＢＬＥＡおよびＤＩＳＡＢＬＥＢをともにロウとする。このとき、データ選択回路５０は信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２から成るデジタルデータを選択する。信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２のいずれかがハイであることは、テストモードであることを意味するからである。
【００５３】
このように、データ選択回路５０は、データ決定回路４０ａ−０〜４０ａ−２が出力するデジタルデータ、データ決定回路４０ｂ−０〜４０ｂ−２が出力するデジタルデータまたはテスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２から成るデジタルデータの３つのうちいずれかを選択することができる。
【００５４】
図５は、信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２と信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４の関係を示す表である。本実施形態は、信号ＴＭＢＧＲ２が標準電位を発生させるように設定されている。
【００５５】
テストモードにおいて標準電位を基準電位ＶＢＧＲとする場合には、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２とは別に、信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２を総てハイ“１１１”とする標準テスト信号ＴＭＦＵＳＥＩＳが入力される必要がある。その理由は、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２によって信号ＰＲＥＴＭＢＧＲを総てハイにしようとすると、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２は総てロウ“０００”にしなければならい。よって、データ選択回路５０が、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を非選択としてしまうからである。従って、テストモードでは、標準電位を出力するために用いられる標準テスト信号ＴＭＦＵＳＥＤＩＳが必要となる。
【００５６】
テストモードと同様に、データ決定回路４０ｂ−０〜４０ｂ−２おいても、標準電位を基準電位ＶＢＧＲとするように設定することができない。これは、標準電位を基準電位ＶＢＧＲとする場合、信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２は、総てハイ“１１１”でなければならない。このとき、データ選択回路５０は、信号ＳＥＬＥＣＴＢ０〜ＳＥＬＥＣＴＢ２を非選択としてしまうからである。従って、標準電位を基準電位ＶＢＧＲとして設定する場合には、標準データ決定回路６０が必要となる。
【００５７】
図６は、データ転送回路３０−０の構成を示す回路図である。データ転送回路３０−１および３０−２は、データ転送回路３０−０と同様に構成されている。但し、データ転送回路３０−０から３０−２は入出力するデータにおいて異なる。
【００５８】
図６を参照し、代表的に、データ転送回路３０−０の構成および動作を説明する。破線枠Ａはデータ決定回路４０ａ−０に関連する構成を示し、破線枠Ｂはデータ決定回路４０ｂ−０に関連する構成を示し、破線枠Ｃはテストモードに関連する構成を示す。
【００５９】
破線枠Ａにおいて、データ転送回路３０−０は、データ決定回路４０ａ−０からの信号ＳＥＬＥＣＴＡ０を入力する。信号ＳＥＬＥＣＴＡ０は、トランジスタＴｒｎｐ１５を介してノードＮ１５へ接続されている。電源電圧ＶＤＤは、トランジスタＴｒｐ１５を介してノードＮ１５に接続されている。よって、ノードＮ１５における信号ＡＳＥＬＣＴＡ０の電位は、信号ＳＥＬＥＣＴＡ０の電位または電源電圧ＶＤＤの電位（常時ハイ）のいずれかである。
【００６０】
信号ＤＩＳＡＢＬＥＡは、データ選択回路５０から出力されたデータである（図４参照）。信号ＴＭＦＵＳＥＤＩＳは、テストモード時に、標準電位を基準電位ＶＢＧＲとして出力する場合に用いられる。この信号ＴＭＦＵＳＥＤＩＳは、テストモード時にハイ、それ以外のときにはロウである。
【００６１】
データ選択回路５０においてデータ決定回路４０ａ−０〜４０ａ−２が選択された場合、信号ＤＩＳＡＢＬＥＡはハイであり、かつ、信号ＴＭＦＵＳＥＤＩＳはロウである。よって、トランジスタＴｒｎｐ１５はオン状態となり、かつ、トランジスタＴｒｐ１５はオフ状態となる。これにより、信号ＳＥＬＥＣＴＡ０が、ノードＮ１５へ送られ、信号ＡＳＥＬＣＴＡ０となる。
【００６２】
一方、データ選択回路５０においてデータ決定回路４０ａ−０〜４０ａ−２が選択されなかった場合、または、テストモードの場合には、信号ＤＩＳＡＢＬＥＡがロウまたは信号ＴＭＦＵＳＥＤＩＳがハイである。よって、トランジスタＴｒｎｐ１５はオフ状態となり、かつ、トランジスタＴｒｐ１５はオン状態となる。これにより、電源電圧ＶＤＤの電位が、ノードＮ１５へ送られ、信号ＡＳＥＬＣＴＡ０となる。即ち、このとき、信号ＡＳＥＬＣＴＡ０は常にハイとなる。
【００６３】
破線枠Ｂにおいて、データ転送回路３０−０は、データ決定回路４０ｂ−０からの信号ＳＥＬＥＣＴＢ０を入力する。信号ＳＥＬＥＣＴＢ０は、トランジスタＴｒｎｐ１６を介してノードＮ１６へ接続されている。電源電圧ＶＤＤは、トランジスタＴｒｐ１６を介してノードＮ１６に接続されている。よって、ノードＮ１６における信号ＡＳＥＬＣＴＢ０の電位は、信号ＳＥＬＥＣＴＢ０の電位または電源電圧ＶＤＤの電位のいずれかである。
【００６４】
データ選択回路５０においてデータ決定回路４０ｂ−０〜４０ｂ−２が選択された場合、信号ＤＩＳＡＢＬＥＢはハイであり、かつ、信号ＴＭＦＵＳＥＤＩＳはロウである。よって、トランジスタＴｒｎｐ１６はオン状態となり、かつ、トランジスタＴｒｐ１６はオフ状態となる。これにより、信号ＳＥＬＥＣＴＢ０が、ノードＮ１６へ送られ、信号ＡＳＥＬＣＴＢ０となる。
【００６５】
一方、データ選択回路５０においてデータ決定回路４０ｂ−０〜４０ｂ−２が選択されなかった場合、または、テストモードの場合には、信号ＤＩＳＡＢＬＥＢがロウまたは信号ＴＭＦＵＳＥＤＩＳがハイである。よって、トランジスタＴｒｎｐ１６はオフ状態となり、かつ、トランジスタＴｒｐ１６はオン状態となる。これにより、電源電圧ＶＤＤが、ノードＮ１６へ送られ、信号ＡＳＥＬＣＴＢ０となる。即ち、このとき、信号ＡＳＥＬＣＴＢ０は常にハイとなる。
【００６６】
破線枠Ｃにおいて、データ転送回路３０−０は、外部からテスト信号ＴＭＵＳＥＳＥＬ０を入力する。テスト信号ＴＭＦＵＳＥＳＥＬ０は、テストモードおよび標準電圧選択時以外のときには常にロウである。ＮＡＮＤゲートＧ１には、テスト信号ＴＭＦＵＳＥＳＥＬ０の反転信号ｂＴＭＵＳＥＳＥＬ０が入力される。即ち、信号ｂＴＭＦＵＳＥＳＥＬ０は、テストモード時および標準電圧選択時以外のときには常にハイである。
【００６７】
このように、データ決定回路４０ａ−０〜４０ａ−２（破線枠Ａ）、データ決定回路４０ｂ−０〜４０ｂ−２（破線枠Ｂ）またはテストモード（破線枠Ｃ）のうち選択されていない２つの要素からの信号は常にハイとなっている。これにより、ＮＡＮＤゲートＧ１は、選択された要素の信号の反転信号をＮＡＮＤゲートＧ２に送る。ＮＡＮＤゲートＧ２は、この反転信号および標準データ決定回路６０からの信号ＳＥＬＤＩＳＡＢＬＥを入力する。標準データ決定回路６０が選択されていないときには、信号ＳＥＬＤＩＳＡＢＬＥは常にハイである。よって、ＮＡＮＤゲートＧ２は、ＮＡＮＤゲートＧ１からの反転信号をさらに反転した信号を出力する。よって、データ決定回路４０ａ−０〜４０ａ−２（破線枠Ａ）、データ決定回路４０ｂ−０〜４０ｂ−２（破線枠Ｂ）またはテストモード（破線枠Ｃ）のうち選択された要素の信号が、信号ＰＲＥＴＭＢＧＲ０として出力される。
【００６８】
標準電圧選択時には、データ決定回路４０ａ−０〜４０ａ−２（破線枠Ａ）、データ決定回路４０ｂ−０〜４０ｂ−２（破線枠Ｂ）およびテストモード（破線枠Ｃ）はいずれも選択されず、標準データ決定回路６０からの信号ＳＥＤＩＳＡＢＬＥが出力される。このとき、信号ＡＳＥＬＥＣＴＡ０、ＡＳＥＬＥＣＴＢ０はハイであり、信号ｂＴＭＦＵＳＥＳＥＬ０はロウである。これにより、ＮＡＮＤゲートＧ１からの出力が常にハイとなるので、信号ＳＥＤＩＳＡＢＬＥの電位が信号ＰＲＥＴＭＢＧＲ０として出力される。
【００６９】
このように、データ転送回路３０−０は、信号ＳＥＬＥＣＴＡ０、ＳＥＬＥＣＴＢ０、ｂＴＭＦＵＳＥＳＥＬ０またはＳＥＬＤＩＳＡＢＬＥのいずれかを信号ＰＲＥＴＭＢＧＲ０として転送することができる。
【００７０】
図７は、基準電位発生回路１００を備えた半導体装置のテストを示す概念図である。図８は、基準電位発生回路１００を備えた半導体装置のテストを示すフロー図である。半導体製造の前工程において半導体ウェハ上に半導体素子が形成される。
【００７１】
Ｄ／Ｓ工程（Ｓ１０）では、まず、外部からテスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を入力する（Ｓ１２）。テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を変更することによって、様々な値のデジタルデータが得られる。この様々な値のデジタルデータのそれぞれに基づいた基準電位ＶＢＧＲを測定する（Ｓ１４）。標準電位でテストする場合には、外部から標準テスト信号ＴＭＦＵＳＥＩＳが入力される。
【００７２】
設計値に最も近い最適な基準電位ＶＢＧＲを発生させるデジタルデータを特定する（Ｓ１６）。このデジタルデータを出力するようにデータ決定回路４０ａ−０〜４０ａ−２をトリミングする（Ｓ１８）。このトリミングは、レーザを必要とせず電気的に処理され得るので、Ｄ／Ｓの工程で実行することができる。その後、半導体ウェハ上の半導体素子は、このＤ／Ｓ工程でダイごとに検査される（Ｓ１９）。
【００７３】
例えば、図５に示すＴＭＢＧＲ１が最適であることが判明した場合、データ決定回路４０ａ−０〜４０ａ−２は“０１１”を出力するようにトリミングされる。設計値に最も近い最適な基準電位ＶＢＧＲが標準電位である場合には、データ決定回路４０ａ−０〜４０ａ−２をトリミングしない。この場合、標準データ決定回路６０が出力するデジタルデータに基づいて、標準電位が基準電位ＶＢＧＲとして出力される。
【００７４】
次に、リダンダンシ（Ｓ２０）およびウェハ最終テスト（Ｓ３０）が実行される。このとき、既に、データ決定回路４０ａ−０〜４０ａ−２はトリミングされているため、リダンダンシ（Ｓ２０）では、基準電位発生回路１００以外の他の回路（例えば、メモリ回路等）のトリミングが行なわれる。ウェハ最終テスト（Ｓ３０）では、リダンダンシ（Ｓ２０）におけるトリミングの結果をテストする。よって、リダンダンシ（Ｓ２０）およびウェハ最終テスト（Ｓ３０）は、基準電位発生回路１００にとっては実質的に不要となる。
【００７５】
その後、組立て工程において、半導体ウェハは半導体チップに個別化され、半導体チップはそれぞれパッケージングされる（Ｓ４０）。さらに、パッケージング・テスト（Ｓ５０）が実行される。
【００７６】
次に、信頼性テスト（Ｓ６０）が実行される。信頼性テストにおいて不良品と判断された半導体チップには、基準電位ＶＢＧＲの変動が原因で不良品と判断されたものが含まれている。この場合、外部からテスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を入力する（Ｓ６２）。テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を変更することによって、様々な値のデジタルデータが得られる。この様々な値のデジタルデータのそれぞれに基づいた基準電位ＶＢＧＲを測定する（Ｓ６４）。標準電位でテストする場合には、外部から標準テスト信号ＴＭＦＵＳＥＩＳが入力される。
【００７７】
設計値に最も近い最適な基準電位ＶＢＧＲを発生させるデジタルデータを特定する（Ｓ６６）。このデジタルデータを出力するようにデータ決定回路４０ｂ−０〜４０ｂ−２をトリミングする（Ｓ６８）。このトリミングは、レーザを必要とせず電気的に処理され得るので、信頼性テストの工程で実行することができる。
【００７８】
例えば、Ｄ／Ｓ工程においてＴＭＢＧＲ１を選択したものの、信頼性テスト時にはＴＭＢＧＲ０が最適であることが判明した場合、データ決定回路４０ｂ−０〜４０ｂ−２は“１０１”を出力するようにトリミングされる。設計値に最も近い最適な基準電位ＶＢＧＲが標準電位である場合には、データ決定回路４０ｂ−０〜４０ｂ−２をトリミングしない。この場合、標準データ決定回路６０が出力するデジタルデータに基づいて、標準電位が基準電位ＶＢＧＲとして出力される。
【００７９】
さらに、半導体チップは、パッケージング最終テスト（Ｓ７０）を受ける。その後、半導体チップは製品として出荷される。ステップＳ６０の信頼性テストにおいて良品と判断された半導体チップは、ステップＳ６２〜Ｓ６８を経ることなく、ステップＳ７０においてパッケージング最終テストを受ける。
【００８０】
本実施形態において、データ選択回路５０は、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を選択することができる。これにより、基準電位発生回路１００は、Ｄ／Ｓ工程（Ｓ１０）においてテストモードを実行することができ、外部から様々なデジタルデータを入力することができる。それにより、様々なデジタルデータに対する実際の基準電位ＶＢＧＲを測定することができる。その結果、データ決定回路４０ａ−０〜４０ａ−２は、Ｄ／Ｓ工程の段階において、最適なデジタルデータを出力するようにトリミングされ得る。
【００８１】
本実施形態によれば、データ決定回路４０ｂ−０〜４０ｂ−２は、電気的に処理可能なヒューズＥ−Ｆｕｓｅを備えている。これにより、信頼性テスト（Ｓ６０）において、データ決定回路４０ｂ−０〜４０ｂ−２のトリミングを行うことができる。このトリミングにより、組立て工程（Ｓ４０）やパッケージング・テスト（Ｓ５０）による基準電圧ＶＢＧＲのシフトを補正することができる。その結果、信頼性テスト（Ｓ６０）において不良と判断された半導体チップを救済することが可能となる。
【００８２】
また、信頼性テスト（Ｓ６０）においても、データ選択回路５０は、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を選択することができる。これにより、基準電位発生回路１００はテストモードを実行することができ、外部から様々なデジタルデータを入力することができる。それにより、様々なデジタルデータに対する実際の基準電位ＶＢＧＲを測定することができる。その結果、データ決定回路４０ｂ−０〜４０ｂ−２は、信頼性テストの段階において、最適なデジタルデータを出力するようにトリミングされ得る。
【００８３】
データ決定回路４０ａ−０〜４０ａ−２は、電気的に処理可能なヒューズＥ−Ｆｕｓｅを備えている。これにより、Ｄ／Ｓ工程（Ｓ１０）において、基準電位ＶＢＧＲの測定を含む電気的テストだけでなく、データ決定回路４０ａ−０〜４０ａ−２のトリミングをも併せて行うことができる。
【００８４】
尚、データ決定回路４０ａ−０〜４０ａ−２は、図１６に示す構成であってもよい。この場合、Ｄ／Ｓ工程とは別に、レーザトリミング工程が必要となる。しかし、データ決定回路４０ｂ−０〜４０ｂ−２は、図２に示す構成を有するので、信頼性テスト（Ｓ６０）の段階において、最適なデジタルデータを出力するように再調整可能である。
【００８５】
本実施形態において、デジタルデータは３ビットデータとした。しかし、デジタルデータは２ビット以下でもよく、４ビット以上であってもよい。この場合、デジタルデータのビット数だけ、データ決定回路４０ａ、データ決定回路４０ｂおよびデータ転送回路３０をそれぞれ設ければよい。また、テスト信号ＴＭＦＵＳＥＳＥＬもデジタルデータのビット数だけ外部から入力すればよい。
【００８６】
例えば、デジタルデータが８ビットデータであるとすると、基準電位発生回路１００には、データ決定回路４０ａ−０〜４０ａ−７、データ決定回路４０ｂ−０〜４０ｂ−７およびデータ転送回路３０−０〜３０−７を設ければよい。また、テストモードでは、テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ７が外部から入力される。
【００８７】
本実施形態において、標準電位を発生させる信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２は、“１１１”とした。しかし、この値は適宜変更することができる。この場合、標準電位を発生させる信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２に適合するように、信号ＴＭＦＵＳＥＤＩＳや標準データ決定回路６０の設定を変更すればよい。
【００８８】
第２の実施形態
図９は、本発明に係る第２の実施形態に従った基準電位発生回路２００のブロック図である。基準電位発生回路２００はデコード回路２０を有さず、信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４は、データ転送回路３２−０〜３２−３および標準データ転送回路３４から基準電位選択回路１０へ直接転送されている。第１の実施形態と同じ構成要素は、同じ参照番号で示されている。また、本実施形態では、信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４をデジタルデータとしている。尚、信号ＴＭＢＧＲ２がハイのとき、標準電位が基準電位ＶＢＧＲとして出力される。
【００８９】
データ決定回路４０ａ、データ決定回路４０ｂおよびデータ転送回路３２は、信号ＴＭＢＧＲの信号数から標準電位を除いた個数、即ち、デジタルデータのビット数から１だけ減じた個数設けられる。本実施形態では、デジタルデータは５ビットデータである。よって、基準電位発生回路２００は、データ決定回路４０ａ−０、４０ａ−１、４０ａ−３（以下、データ決定回路４０ａ−０〜４０ａ−４ともいう）、データ決定回路４０ｂ−０、４０ｂ−１、４０ｂ−３および４０ｂ−４（以下、データ決定回路４０ｂ−０〜４０ｂ−４ともいう）およびデータ転送回路３２−０、３２−１、３２−３、３２−４（以下、データ転送回路３２−０〜３２−４ともいう）を備えている。
【００９０】
データ選択回路５２および標準データ転送回路３４は、標準電位を基準電位ＶＢＧＲとして選択する場合に用いられる。
【００９１】
図１０は、標準データ選択回路５２の構成を示す回路図である。標準データ選択回路５２は、信号ＴＭＢＧＲ０、ＴＭＢＧＲ１、ＴＭＢＧＲ３およびＴＭＢＧＲ４（以下、信号ＴＭＢＧＲ０〜４ともいう）のいずれかがハイである場合に、ハイを出力する。標準データ選択回路５２は、信号ＴＭＢＧＲ０〜４のいずれもがロウである場合に、ロウを出力する。即ち、標準データ選択回路５２は、信号ＴＭＢＧＲ２を非選択とする場合に、ハイを信号ＤＩＳＡＢＬＥとして出力し、信号ＴＭＢＧＲ２を選択する場合に、ロウを信号ＤＩＳＡＢＬＥとして出力する。
【００９２】
図１１は、標準データ転送回路３４の構成を示す回路図である。標準データ転送回路３４は、標準データ選択回路５２からの信号ＤＩＳＡＢＬＥを受けて、信号ＴＭＢＧＲ２を選択（ハイ）または非選択（ロウ）とする。信号ＳＥＬＥＣＴ２はハイである。よって、標準データ転送回路３４は、信号ＤＩＳＡＢＬＥがハイのときに信号ＴＭＢＧＲ２を非選択（ロウ）とし、信号ＤＩＳＡＢＬＥがロウのときに信号ＴＭＢＧＲ２を選択（ハイ）する。このように、標準データ選択回路５２および標準データ転送回路３４は信号ＴＭＢＧＲ２を選択することができる。これにより、標準電位が基準電位ＶＢＧＲとして出力される。
【００９３】
図１２は、データ選択回路５４の構成を示す回路図である。データ選択回路５４は、データ決定回路４０ｂ−０〜４０ｂ−４が選択された場合に、データ決定回路４０ａ−０〜４０ａ−４を非選択とするために、信号ＤＩＳＡＢＬＥＡを出力する。
【００９４】
データ選択回路５４は、Ｄ／Ｓ工程でデータ決定回路４０ａ−０〜４０ａ−４が選択されている場合、ハイを出力している。その後、信頼性テストにおいてデータ決定回路４０ｂ−０〜４０ｂ−４が選択された場合には、信号ＳＥＬＥＣＴＢ０、１、３、４のいずれかがロウとなる。よってこの場合、データ選択回路５４は、ロウを信号ＤＩＳＡＢＬＥＡとして出力する。
【００９５】
図１３は、データ転送回路３２−０の構成を示す回路図である。データ転送回路３２−１、３２−２および３２−３は、データ転送回路３２−０と同様の構成を有するので、その説明は省略する。破線枠Ａ２はデータ決定回路４０ａ−０に関連する構成を示し、破線枠Ｂ２はデータ決定回路４０ｂ−０に関連する構成を示し、破線枠Ｃはテストモードに関連する構成を示す。
【００９６】
破線枠Ａ２において、データ転送回路３２−０は、データ決定回路４０ａ−０からの信号ＳＥＬＥＣＴＡ０を入力する。信号ＳＥＬＥＣＴＡ０は、トランジスタＴｒｎｐ１７を介してノードＮ１７へ接続されている。電源電圧ＶＤＤは、トランジスタＴｒｐ１７を介してノードＮ１７に接続されている。よって、ノードＮ１７における信号ＡＳＥＬＣＴＡ０の電位は、信号ＳＥＬＥＣＴＡ０の電位または電源電圧ＶＤＤの電位（ハイ）のいずれかである。
【００９７】
信号ＳＥＬＤＩＳＡＢＬＥ０は、標準データ決定回路６０から出力されたデータである（図９参照）。標準データ決定回路６０が使用されていない場合、信号ＳＥＬＤＩＳＡＢＬＥ０〜ＳＥＬＤＩＳＡＢＬＥ４は総てハイである。標準データ決定回路６０が使用されている場合、信号ＳＥＬＤＩＳＡＢＬＥ０〜ＳＥＬＤＩＳＡＢＬＥ３は総てロウである。信号ＴＭＦＵＳＥＤＩＳは、テストモード時に、標準電位を基準電位ＶＢＧＲとして出力する場合に用いられる。この信号ＴＭＦＵＳＥＤＩＳは、テストモード時にハイ、それ以外のときにはロウである。信号ＤＩＳＡＢＬＥＡは、データ選択回路５４からの信号であり、データ決定回路４０ａ−０〜４０ａ−４が選択されている場合にはハイであり、データ決定回路４０ｂ−０〜４０ｂ−４が選択された場合にはロウである。
【００９８】
データ決定回路４０ａ−０〜４０ａ−３が選択された場合、信号ＳＥＬＤＩＳＡＢＬＥ０および信号ＤＩＳＡＢＬＥＡはハイであり、かつ、信号ＴＭＦＵＳＥＤＩＳはロウである。よって、トランジスタＴｒｎｐ１７はオン状態となり、かつ、トランジスタＴｒｐ１７はオフ状態となる。これにより、信号ＳＥＬＥＣＴＡ０が、ノードＮ１７へ送られ、信号ＡＳＥＬＣＴＡ０となる。
【００９９】
一方、標準データ決定回路６０が選択された場合、データ決定回路４０ｂ−０〜４０ｂ−４が選択された場合またはテストモードの場合には、信号ＳＥＬＤＩＳＡＢＬＥ０がロウ、信号ＤＩＳＡＢＬＥＡがロウまたは信号ＴＭＦＵＳＥＤＩＳがハイのいずれかである。よって、トランジスタＴｒｎｐ１７はオフ状態となり、かつ、トランジスタＴｒｐ１７はオン状態となる。これにより、電源電圧ＶＤＤの電位が、ノードＮ１７へ送られ、信号ＡＳＥＬＣＴＡ０となる。即ち、このとき、信号ＡＳＥＬＣＴＡ０はハイとなる。
【０１００】
破線枠Ｂ２において、データ転送回路３２−０は、データ決定回路４０ｂ−０からの信号ＳＥＬＥＣＴＢ０を入力する。信号ＳＥＬＥＣＴＢ０は、トランジスタＴｒｎｐ１８を介してノードＮ１８へ接続されている。電源電圧ＶＤＤは、トランジスタＴｒｐ１８を介してノードＮ１８に接続されている。よって、ノードＮ１８における信号ＡＳＥＬＣＴＢ０の電位は、信号ＳＥＬＥＣＴＢ０の電位または電源電圧ＶＤＤの電位（ハイ）のいずれかである。
【０１０１】
データ決定回路４０ｂ−０〜４０ｂ−３が選択される場合、信号ＳＥＬＤＩＳＡＢＬＥ０はハイであり、かつ、信号ＴＭＦＵＳＥＤＩＳはロウである。よって、トランジスタＴｒｎｐ１８はオン状態となり、かつ、トランジスタＴｒｐ１８はオフ状態となる。これにより、信号ＳＥＬＥＣＴＢ０が、ノードＮ１８へ送られ、信号ＡＳＥＬＣＴＢ０となる。尚、この場合、信号ＤＩＳＡＢＬＥＡはロウであるので、データ決定回路４０ａ−０〜４０ａ−４は非選択となる。
【０１０２】
一方、標準データ決定回路６０が選択された場合、または、テストモードの場合には、信号ＳＥＬＤＩＳＡＢＬＥ０がロウまたは信号ＴＭＦＵＳＥＤＩＳがハイである。よって、トランジスタＴｒｎｐ１８はオフ状態となり、かつ、トランジスタＴｒｐ１８はオン状態となる。これにより、電源電圧ＶＤＤの電位が、ノードＮ１８へ送られ、信号ＡＳＥＬＣＴＢ０となる。即ち、このとき、信号ＡＳＥＬＣＴＢ０は常にハイとなる。
【０１０３】
破線枠Ｃにおいて、データ転送回路３２−０は、外部からテスト信号ＴＭＵＳＥＳＥＬ０を入力する。テスト信号ＴＭＦＵＳＥＳＥＬ０は、テストモード以外のときには常にロウである。
【０１０４】
ここで、テストモードの場合には、データ決定回路４０ａ−０および４０ｂ−０の状態に関わらず、常にハイがＮＡＮＤゲートＧ１０の２つの入力に送られる。よって、ＮＡＮＤゲートＧ１１はＮＡＮＤゲートＧ１０からハイを入力する。その結果、ＮＡＮＤゲートＧ１１は、信号ＴＭＦＵＳＥＳＥＬ０を信号ＴＭＢＧＲ０として出力する。
【０１０５】
標準電位を基準電位ＶＢＧＲとして出力する場合には、電源電圧ＶＤＤの電位（ハイ）がＮＡＮＤゲートＧ１０の２つの入力へ送られる。また、信号ＴＭＦＵＳＥＳＥＬ０がロウである。よって、信号ＴＭＢＧＲ０は、ロウの状態でＮＡＮＤゲートＧ１１から出力される。
【０１０６】
信号ＴＭＢＧＲ０がロウであることは、信号ＴＭＢＧＲ０が選択されていないことを意味する。よって、データ転送回路３２−０〜３２−４が信号ＴＭＢＧＲ２以外の信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４の総てをロウにすることによって、標準電位を基準電位ＶＢＧＲとして選択することができる。このとき、上述の通り、データ選択回路５２および標準データ転送回路３４は信号ＴＭＢＧＲ２を選択する。これにより、基準電位ＶＢＧＲは標準電位となる。
【０１０７】
標準データ決定回路６０が選択されておらず場合、または、テストモードでもない場合には、信号ＴＭＦＵＳＥＳＥＬ０がロウである。よって、データ決定回路４０ａ−０〜４０ａ−３またはデータ決定回路４０ｂ−０〜４０ｂ−３のいずれかのデータが信号ＴＭＢＧＲ０としてＮＡＮＤゲートＧ１１から出力される。
【０１０８】
基準電位発生回路２００のテストフローは、図７および図８を参照して説明した第１の実施形態と同様であるので、その説明を省略する。
【０１０９】
本実施形態において、デジタルデータは５ビットデータであった。しかし、デジタルデータは４ビット以下でもよく、６ビット以上であってもよい。この場合、デジタルデータのビット数から１減じた数だけ、データ決定回路４０ａ、データ決定回路４０ｂおよびデータ転送回路３０をそれぞれ設ければよい。また、テスト信号ＴＭＦＵＳＥＳＥＬもデジタルデータのビット数から１減じた数だけ外部から入力すればよい。
【０１１０】
本実施形態は、第１の実施形態と同様の効果を有する。また、本実施形態によれば、デコーダ回路が不要である。
【図面の簡単な説明】
【０１１１】
【図１】本発明に係る第１の実施形態に従った基準電位発生回路１００のブロック図。
【図２】データ決定回路４０ａ−０の構成を示す回路図。
【図３】データ決定回路４０ａ−０の動作を示すタイミング図。
【図４】データ選択回路５０の構成を示す回路図。
【図５】信号ＰＲＥＴＭＢＧＲ０〜ＰＲＥＴＭＢＧＲ２と信号ＴＭＢＧＲ０〜ＴＭＢＧＲ４の関係を示す表。
【図６】データ転送回路３０−０の構成を示す回路図。
【図７】基準電位発生回路１００を備えた半導体装置のテストを示す概念図。
【図８】基準電位発生回路１００を備えた半導体装置のテストを示すフロー図。
【図９】本発明に係る第２の実施形態に従った基準電位発生回路２００のブロック図。
【図１０】標準データ選択回路５２の構成を示す回路図。
【図１１】標準データ転送回路３４の構成を示す回路図。
【図１２】データ選択回路５４の構成を示す回路図。
【図１３】データ転送回路３２−０の構成を示す回路図。
【図１４】従来の半導体装置のテストフローを示す図。
【図１５】基準電位ＶＢＧＲを発生する従来の基準電位発生回路５００のブロック図。
【図１６】データ決定回路５４０−０〜５４０−２の構成を示す回路図。
【図１７】デコード回路５２０の構成を示す回路図。
【図１８】基準電位選択回路５１０の構成を示す回路図。
【符号の説明】
【０１１２】
１００  基準電位発生回路
１０  基準電位選択回路
２０  デコード回路
３０−０〜３０−２  データ転送回路
４０ａ−０〜４０ａ−２  データ決定回路
４０ｂ−０〜４０ｂ−２  データ決定回路
５０  入力データ選択回路
６０  標準データ決定回路
【図１】
2005108318.tif 000003
【図２】
2005108318.tif 000004
【図３】
2005108318.tif 000005
【図４】
2005108318.tif 000006
【図５】
2005108318.tif 000007
【図６】
2005108318.tif 000008
【図７】
2005108318.tif 000009
【図８】
2005108318.tif 000010
【図９】
2005108318.tif 000011
【図１０】
2005108318.tif 000012
【図１１】
2005108318.tif 000013
【図１２】
2005108318.tif 000014
【図１３】
2005108318.tif 000015
【図１４】
2005108318.tif 000016
【図１５】
2005108318.tif 000017
【図１６】
2005108318.tif 000018
【図１７】
2005108318.tif 000019
【図１８】
2005108318.tif 000020
【手続補正書】
【提出日】平成16年10月14日(2004.10.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
予め設定された標準電位を調整することによって得られた電位を基準電位として用いて所望の内部電源を生成する半導体装置であって、
電源電圧を分圧して得られた複数のレベルの電位の中から、デジタルデータに基づいて基準電位を選択し、該基準電位を前記標準電位に代えて出力する基準電位選択回路と、
前記デジタルデータの各ビットの値を決定する第１の決定回路と、
前記第１の決定回路とは別に、前記デジタルデータの各ビットの値を決定する第２の決定回路と、
前記第１の決定回路または前記第２の決定回路のいずれかによって決定された前記デジタルデータを前記基準電位選択回路へ転送するデータ転送回路とを備えた半導体装置。
【請求項２】
前記標準電位を前記基準電位として前記基準電位選択回路から出力させるための標準デジタルデータを構成する各ビットの値を決定する第３の決定回路をさらに備え、
前記データ転送回路は、前記第３の決定回路が標準デジタルデータを発している場合に、前記第１の決定回路および前記第２の決定回路からのデジタルデータを転送せず、前記標準デジタルデータを前記基準電位選択回路へ転送することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の決定回路および前記第２の決定回路のそれぞれはヒューズを含み、前記ヒューズが電気的に導通または非導通であることによって出力電位を変更し、該出力電位に基づいて各ビットの値を決定することを特徴とする請求項１に記載の半導体装置。
【請求項４】
電源電圧を分圧して得られた複数のレベルの電位の中からデジタルデータに基づいて基準電位を選択し、所望の内部電源を生成するために、予めデフォルトで設定された標準電位に代えて前記基準電位を出力する基準電位選択回路と、前記デジタルデータの値を決定する第１の決定回路と、該第１の決定回路とは別に前記デジタルデータの値を決定する第２の決定回路と、様々な値のデジタルデータを外部から試験的に入力することができるテストデータ入力部と、前記第１の決定回路、前記第２の決定回路または前記テストデータ入力部のいずれかからのデジタルデータを前記基準電位選択回路へ転送するデータ転送回路とを備えた半導体装置のテスト方法であって、
前記データ転送回路が前記テストデータ入力部からの様々な値のデジタルデータを前記基準電位選択回路へ転送し、この様々な値のデジタルデータのそれぞれに基づいた基準電位を測定する第１の測定ステップと、
前記第１の測定ステップにおいて測定された基準電位のうち所望の内部電源を生成するために最適な第１の基準電位を発生させた第１のデジタルデータを、前記第１の決定回路において設定する第１のデジタルデータ設定ステップとを具備する半導体装置のテスト方法。
【請求項５】
前記第１のデジタルデータ設定ステップの後、
前記データ転送回路が前記テストデータ入力部からの様々な値のデジタルデータを前記基準電位選択回路へ転送し、この様々な値のデジタルデータのそれぞれに基づいた基準電位を測定する第２の測定ステップと、
前記第２の測定ステップにおいて測定された基準電位のうち所望の内部電源を生成するために最適な基準電位が前記第１の基準電位から遷移している場合、前記第２の測定ステップにおいて最適な基準電位を発生させた第２のデジタルデータを、前記第２の決定回路において設定する第２のデジタルデータ設定ステップとをさらに具備することを特徴とする請求項４に記載の半導体装置のテスト方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
時点ｔ１において電源がハイになったとき、ゲート電位ＦＰＵＰおよびＦＰＵＮがともにロウである。このとき、トランジスタＴｒｐ１０がオンとなり、トランジスタＴｒｎ１０がオフとなるので、ノードＮ１０が、電源電圧ＶＤＤによってハイになる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
時点ｔ２においてゲート電位ＦＰＵＰがハイになる。これにより、トランジスタＴｒｐ１０がオフになるが、ノードＮ１０における電位はハイの状態でインバータ回路Ｉｎ１０によってラッチされる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
時点ｔ３においてゲート電位ＦＰＵＮがハイになる。これにより、トランジスタＴｒｎ１０がオンするが、ヒューズＥ−Ｆｕｓｅが非導通であるので、ノードＮ１０における電位はハイに維持されている。よって、トランジスタＴｒｎ１１はオン状態となる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
時点ｔ４においてゲート電位ＦＰＵＮがロウになる。これにより、トランジスタＴｒｎ１０がオフになるが、ノードＮ１０における電位は、ハイの状態でインバータ回路Ｉｎ１０によってラッチされている。よって、トランジスタＴｒｎ１１はオン状態を維持する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
時点ｔ１からｔ４まで、ゲート電位ＦＰＵＰｄおよびＦＰＵＮｄはロウで維持されている。よって、トランジスタＴｒｐ１２がオンであり、トランジスタＴｒｎ１２がオフである。よって、当初、ノードＮ１１はハイである。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３４
【補正方法】変更
【補正の内容】
【００３４】
時点ｔ５においてゲート電位ＦＰＵＰｄがハイになる。これにより、トランジスタＴｒｐ１２がオフになるが、ノードＮ１１における電位は、ハイの状態でインバータ回路Ｉｎ１１によってラッチされている。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
時点ｔ６においてゲート電位ＦＰＵＮｄがハイになる。これにより、トランジスタＴｒｎ１２がオンする。このとき、トランジスタＴｒｎ１１がオンであるので、ノードＮ１１における電位はロウになる。その結果、信号ＳＥＬＥＣＴはハイとなる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
時点ｔ７においてゲート電位ＦＰＵＮｄがロウになる。これにより、トランジスタＴｒｎ１２がオフになるが、ノードＮ１１における電位はロウの状態でインバータ回路Ｉｎ１１によってラッチされている。よって、信号ＳＥＬＥＣＴはハイを維持する。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
時点ｔ３において、ゲート電位ＦＰＵＮがハイになると、トランジスタＴｒｎ１０がオン状態になる。このとき、ヒューズＥ−Ｆｕｓｅが導通状態であるので、ノードＮ１０の電位はロウになる。よって、トランジスタＴｒｎ１１がオフ状態となる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３９
【補正方法】変更
【補正の内容】
【００３９】
時点ｔ４においてゲート電位ＦＰＵＮがロウになる。これにより、トランジスタＴｒｎ１０がオフになる。このときトランジスタＴｒｐ１０もオフである。よって、ノードＮ１０における電位は、ロウの状態でインバータ回路Ｉｎ１０によってラッチされる。よって、トランジスタＴｒｎ１１はオフ状態を維持する。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
時点ｔ５においてゲート電位ＦＰＵＰｄがハイになる。これにより、トランジスタＴｒｐ１２がオフになるが、ノードＮ１１における電位はハイの状態でインバータ回路Ｉｎ１１によってラッチされている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正の内容】
【００４１】
時点ｔ６においてゲート電位ＦＰＵＮｄがハイになる。これにより、トランジスタＴｒｎ１２がオンになる。このとき、トランジスタＴｒｎ１１がオフ状態であるので、ノードＮ１１における電位はハイを維持する。その結果、信号ＳＥＬＥＣＴはロウになる。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
時点ｔ７においてゲート電位ＦＰＵＮｄがロウになる。これにより、トランジスタＴｒｎ１２がオフになるが、ノードＮ１１における電位は、ハイの状態でインバータ回路Ｉｎ１１によってラッチされている。よって、信号ＳＥＬＥＣＴはロウを維持する。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
破線枠Ｃにおいて、データ転送回路３０−０は、外部からテスト信号ＴＭＦＵＳＥＳＥＬ０を入力する。テスト信号ＴＭＦＵＳＥＳＥＬ０は、テストモードおよび標準電圧選択時以外のときには常にロウである。ＮＡＮＤゲートＧ１には、テスト信号ＴＭＦＵＳＥＳＥＬ０の反転信号ｂＴＭＦＵＳＥＳＥＬ０が入力される。即ち、信号ｂＴＭＦＵＳＥＳＥＬ０は、テストモード時および標準電圧選択時以外のときには常にハイである。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
Ｄ／Ｓ工程（Ｓ１０）では、まず、外部からテスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を入力する（Ｓ１２）。テスト信号ＴＭＦＵＳＥＳＥＬ０〜ＴＭＦＵＳＥＳＥＬ２を変更することによって、様々な値のデジタルデータが得られる。この様々な値のデジタルデータのそれぞれに基づいた基準電位ＶＢＧＲを測定する（Ｓ１４）。標準電位でテストする場合には、外部から標準テスト信号ＴＭＦＵＳＥＤＩＳが入力される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００８９
【補正方法】変更
【補正の内容】
【００８９】
データ決定回路４０ａ、データ決定回路４０ｂおよびデータ転送回路３２は、信号ＴＭＢＧＲの信号数から標準電位を除いた個数、即ち、デジタルデータのビット数から１だけ減じた個数設けられる。本実施形態では、デジタルデータは５ビットデータである。よって、基準電位発生回路２００は、データ決定回路４０ａ−０、４０ａ−１、４０ａ−３、４０ａ−４（以下、データ決定回路４０ａ−０〜４０ａ−４ともいう）、データ決定回路４０ｂ−０、４０ｂ−１、４０ｂ−３および４０ｂ−４（以下、データ決定回路４０ｂ−０〜４０ｂ−４ともいう）およびデータ転送回路３２−０、３２−１、３２−３、３２−４（以下、データ転送回路３２−０〜３２−４ともいう）を備えている。