(57)【要約】    【課題】  容量が参照ライン数分である１つの記憶手段により処理対象画素データの画像処理を実現し、部品点数及びコストを減少させることを可能とする。    【解決手段】  印刷装置100は、CPU101、ビデオI/F部106、画像処理部107、プリンタエンジン120等を備える。画像処理部107は、SRAM701に奇数ラインの画素データを書込む時の書込みアドレスは読出しアドレスより大きく、偶数ラインの画素データを書込む時の書込みアドレスは読出しアドレスより小さくなるように制御する。また、画像処理部107は、SRAM701への奇数ラインの画素データの書込み時は、既に格納されていた画素データは再びSRAM701の同じ場所に書込み、SRAM701への偶数ラインの画素データの書込み時は、既に格納されていた画素データのうち最も古い２ビットを捨て、それ以外の画素データはSRAM701の２ビットシフトした場所に書込む。【選択図】      図１
2005081829.tif 000002
【特許請求の範囲】
【請求項１】
少なくとも２つのレーザ光源を備えた印刷装置における画像処理を司る画像処理装置であって、
処理対象画素データの周囲の参照する画素データの状態に応じて前記処理対象画素データに画像処理を行う画像処理手段と、
前記参照する画素データのライン数分の画素データを格納可能な記憶手段と、
前記記憶手段に対する画素データの書き込み時の書き込みアドレス及び画素データの読み出し時の読み出しアドレスと、前記記憶手段に対する画素データの書き込み場所を、ライン毎に制御する制御手段とを備えることを特徴とする画像処理装置。
【請求項２】
前記制御手段は、前記記憶手段に奇数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも大きく、前記記憶手段に偶数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも小さくなるように制御することを特徴とする請求項１記載の画像処理装置。
【請求項３】
前記制御手段は、前記記憶手段に対する奇数ラインの画素データの書き込み時は、前記記憶手段に既に格納されていた画素データは再び前記記憶手段の同じ場所に書き込み、前記記憶手段に対する偶数ラインの画素データの書き込み時は、前記記憶手段に既に格納されていた画素データのうち最も古い複数ビットを捨てると共に、それ以外の画素データは前記記憶手段の複数ビットシフトした場所に書き込むことを特徴とする請求項１記載の画像処理装置。
【請求項４】
前記記憶手段からの画素データの読み出し速度は、前記印刷装置に搭載されるプリンタエンジンの画素記録速度に同期し、前記記憶手段に対する画素データの書き込み速度は、前記読み出し速度の複数倍の速さであることを特徴とする請求項１記載の画像処理装置。
【請求項５】
前記画像処理手段で行う前記画像処理は、画素データを平滑し高解像度データを出力する平滑処理、多値の画素データを二値化する二値化処理を含む群から選択される処理であることを特徴とする請求項１記載の画像処理装置。
【請求項６】
前記請求項１乃至５の何れかに記載の画像処理装置を備えたことを特徴とする印刷装置。
【請求項７】
少なくとも２つのレーザ光源を備えた印刷装置における画像処理を司る画像処理装置により実行される制御方法であって、
処理対象画素データの周囲の参照する画素データの状態に応じて前記処理対象画素データに画像処理を行う画像処理ステップと、
前記参照する画素データのライン数分の画素データを格納可能な記憶手段に対する画素データの書き込み時の書き込みアドレス及び画素データの読み出し時の読み出しアドレスと、前記記憶手段に対する画素データの書き込み場所を、ライン毎に制御する制御ステップとを備えることを特徴とする制御方法。
【請求項８】
前記記憶手段に奇数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも大きく、前記記憶手段に偶数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも小さいことを特徴とする請求項７記載の制御方法。
【請求項９】
前記記憶手段に対する奇数ラインの画素データの書き込み時は、前記記憶手段に既に格納されていた画素データは再び前記記憶手段の同じ場所に書き込み、前記記憶手段に対する偶数ラインの画素データの書き込み時は、前記記憶手段に既に格納されていた画素データのうち最も古い複数ビットを捨てると共に、それ以外の画素データは前記記憶手段の複数ビットシフトした場所に書き込むことを特徴とする請求項７記載の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザ光源を２つ備えた印刷装置に搭載される画像処理装置、印刷装置、及び制御方法に関する。
【背景技術】
【０００２】
従来、レーザ光源を２つ備えたプリンタエンジンを搭載した印刷装置がある。この種の印刷装置においては、画像の平滑処理などを行う場合、変換対象画素データの周囲の画素データを参照し、周囲の参照画素データの状態に応じて変換対象画素データ（出力画素データ）の高解像度変換を行っている。従来の印刷装置では、画素データ１ライン分を格納できる容量のメモリを複数装備し、複数のメモリのうち、画素データの書き込み用に例えば２個のメモリを使用し、変換対象画素データ及び周囲の参照画素データの読み出し用に残りのメモリを使用する構成であった。
【０００３】
他方、上記のようなレーザ光源を２つ備えたプリンタエンジンを搭載した印刷装置に関する従来例としては、２つのレーザ光源から発光される各レーザビームの出力に関してどのような画素データを出力するかという制御に関する技術が提案されている。該提案は、高解像度を得ることを目的としたものであり、画素データ格納用のメモリの削減を目的としたものではない（例えば、特許文献１参照）。
【特許文献１】特開平５−１３８９３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来例の印刷装置においては、変換対象画素データ及び周囲の参照画素データ読み出し用の参照ライン数分のメモリと、画素データ書き込み用の２個のメモリとを使用する構成であるため、複数のメモリが必要であり、部品点数が増加すると共に、更にそれらのメモリの総容量も大きいため、印刷装置のコストが高くなるという課題があった。
【０００５】
本発明の目的は、容量が参照ライン数分である１つの記憶手段により処理対象画素データの画像処理を実現し、部品点数及びコストを減少させることを可能とした画像処理装置、印刷装置、及び制御方法を提供することにある。
【課題を解決するための手段】
【０００６】
上述の目的を達成するために、本発明は、少なくとも２つのレーザ光源を備えた印刷装置における画像処理を司る画像処理装置であって、処理対象画素データの周囲の参照する画素データの状態に応じて前記処理対象画素データに画像処理を行う画像処理手段と、前記参照する画素データのライン数分の画素データを格納可能な記憶手段と、前記記憶手段に対する画素データの書き込み時の書き込みアドレス及び画素データの読み出し時の読み出しアドレスと、前記記憶手段に対する画素データの書き込み場所を、ライン毎に制御する制御手段とを備えることを特徴とする。
【０００７】
また、本発明は、前記記憶手段に奇数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも大きく、前記記憶手段に偶数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも小さいことを特徴とする。
【０００８】
また、本発明は、前記記憶手段に対する奇数ラインの画素データの書き込み時は、前記記憶手段に既に格納されていた画素データは前記記憶手段の同じ場所に再度書き込み、前記記憶手段に対する偶数ラインの画素データの書き込み時は、前記記憶手段に既に格納されていた画素データのうち最も古い複数ビットを捨てると共に、それ以外の画素データは前記記憶手段の複数ビットシフトした場所に書き込むことを特徴とする。
【０００９】
また、本発明は、前記記憶手段からの画素データの読み出し速度は、前記印刷装置に搭載されるプリンタエンジンの画素記録速度に同期し、前記記憶手段に対する画素データの書き込み速度は、前記読み出し速度の複数倍の速さであることを特徴とする。
【００１０】
また、本発明は、前記画像処理手段で行う前記画像処理は、画素データを平滑し高解像度データを出力する平滑処理、多値の画素データを二値化する二値化処理を含む群から選択される処理であることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、処理対象画素データの周囲の参照する画素データのライン数分の画素データを格納可能な記憶手段に対する画素データの書き込みアドレス及び画素データの読み出しアドレスと、記憶手段に対する画素データの書き込み場所を、ライン毎に制御するので、容量が参照ライン数分である１つの記憶手段により処理対象画素データの画像処理を実現することが可能となる。これにより、従来のように画素データ書き込み用の記憶手段と画素データ読み出し用の記憶手段を別個に設けることが不要となるため、画像処理装置を備えた印刷装置に搭載する部品点数及び印刷装置のコストを減少させることができるという効果がある。
【００１２】
また、記憶手段に奇数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも大きく、記憶手段に偶数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも小さいので、上記同様に、容量が参照ライン数分である１つの記憶手段により処理対象画素データの画像処理を実現することが可能となり、部品点数及びコストの減少に効果がある。
【００１３】
また、記憶手段に対する奇数ラインの画素データの書き込み時は、既に格納されていた画素データは再び記憶手段の同じ場所に書き込み、記憶手段に対する偶数ラインの画素データの書き込み時は、既に格納されていた画素データのうち最も古い複数ビットを捨てると共に、それ以外の画素データは記憶手段の複数ビットシフトした場所に書き込むので、上記同様に、容量が参照ライン数分である１つの記憶手段により処理対象画素データの画像処理を実現することが可能となり、部品点数及びコストの減少に効果がある。
【００１４】
また、記憶手段からの画素データの読み出し速度は、印刷装置に搭載されるプリンタエンジンの画素記録速度に同期し、記憶手段に対する画素データの書き込み速度は、読み出し速度の複数倍の速さであるので、上記同様に、容量が参照ライン数分である１つの記憶手段により処理対象画素データの画像処理を実現することが可能となり、部品点数及びコストの減少に効果がある。
【００１５】
また、画像処理手段で行う画像処理は、画素データを平滑し高解像度データを出力する平滑処理、多値の画素データを二値化する二値化処理を含む群から選択される処理であるので、容量が参照ライン数分である１つの記憶手段により処理対象画素データの高解像度変換もしくは二値化を実現することが可能となり、部品点数及びコストの減少に効果がある。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づき説明する。
【００１７】
図１は、本発明の実施の形態に係る印刷装置の構成を示すブロック図である。
【００１８】
図１において、印刷装置１００は、ＣＰＵ１０１、メモリ１０２、メモリ制御部１０３、ホストインタフェース部（以下、ホストＩ/Ｆ部と略称）１０４、描画部１０５、ビデオインタフェース部（以下、ビデオＩ/Ｆ部と略称）１０６、画像処理部１０７、プリンタエンジン１２０を備えており、ホストコンピュータ２００と通信可能に接続されている。
【００１９】
ＣＰＵ１０１は、印刷装置全体の制御を司る中央演算処理装置であり、メモリ１０２に格納されている制御プログラムに基づき、画像処理部１０７により図５及び図６のフローチャートに示す処理を実行する。メモリ１０２は、ＣＰＵ１０１により実行される制御プログラム、ホストコンピュータ２００から受信したデータ、描画部１０５によって生成されたビットマップ画像データ等を格納する。メモリ制御部１０３は、ＣＰＵ１０１、ホストＩ/Ｆ部１０４、描画部１０５、ビデオＩ/Ｆ部１０６からのメモリ１０２に対するアクセスを制御する。ホストＩ/Ｆ部１０４は、印刷装置１００とホストコンピュータ２００との間の通信を司る。描画部１０５は、ビットマップ画像データを生成する。
【００２０】
ビデオＩ/Ｆ部１０６は、メモリ１０２上に描画されたデータをシリアルのビデオ信号に変換する。画像処理部１０７は、対象画素データの周囲の画素データに応じて対象画素を高解像度変換する。プリンタエンジン１２０は、２つのレーザ光源を備えており、各レーザ光源から発光させたレーザビームを感光ドラムに照射して感光ドラム上に潜像を形成し、潜像を現像して印刷媒体に画像を転写する印刷動作を行う。プリンタエンジン１２０の詳細については説明を省略する。なお、本実施の形態では、プリンタエンジン１２０の解像度（画素記録密度）を例えば600dpi（dot per inch）、画像データの解像度を例えば600dpiとして説明するが、これらの解像度は本数値に限定されるものではない。
【００２１】
図２は、印刷装置１００の画像処理部１０７の詳細構成を示すブロック図である。
【００２２】
図２において、画像処理部１０７（画像処理装置）は、ＳＡＲＡＭ（ラインバッファ）７０１（記憶手段）、セレクタ７０２、セレクタ７０３、レジスタ（ラッチ）７０４、シフトレジスタ（シリアル-パラレル変換器）７０５、画像変換（平滑処理）部７０６（画像処理手段）、レジスタ（パラレル-シリアル変換器）７０７、レジスタ（パラレル-シリアル変換器）７０８、ＦＩＦＯ（First In First Out）メモリ７０９、画像処理制御部７１０（制御手段）を備えている。なお、図２の各信号線に近接させた状態で図示した数字（４、８、１２）はビット数である。
【００２３】
ＳＡＲＡＭ７０１は、画像変換（平滑処理）部７０６において平滑処理を行う際に参照するラインの画像データ（平滑処理を行う対象画素データの周囲の参照する画素データのライン数分の画素データ）を格納するメモリであり、例えば８ビット（ビット７〜ビット０）から構成されている。本実施の形態では、例えば、注目画素（平滑処理を行う対象画素）２ラインとその上下３ラインを参照することとし、ＳＡＲＡＭ７０１の容量を合計８ライン分の容量とする。ここで、ＳＲＡＭ７０１からの画素データの読み出し速度は、プリンタエンジン１２０の画素記録速度に同期するように、ＳＲＡＭ７０１に対する画素データの書き込み速度は、上記読み出し速度の２倍の速さとなるように、画像処理制御部７１０により制御される。
【００２４】
セレクタ７０２は、ＳＲＡＭ７０１に格納された各ラインの画像データをシフトするかどうかを切り替える。セレクタ７０３は、ＳＲＡＭ７０１の書き込みアドレスと読み出しアドレスを切り替える。レジスタ７０４は、ＳＲＡＭ７０１から読み出したデータを一時的に保持するラッチである。シフトレジスタ（シリアル-パラレル変換器）７０５は、上下２つの注目画素を中心に例えば幅１１ドット・高さ８ラインの全画素を出力する。画像変換（平滑処理）部７０６は、参照画素の状態に応じて注目画素を平滑処理するものであり、注目画素１ドットを主走査方向に例えば４分割した４ビットの高解像度データを出力する。なお、実際の平滑処理方法については、例えば特開平４−３４１０５９号公報などに開示されており、公知であるため詳細な説明は割愛する。
【００２５】
レジスタ（パラレル-シリアル変換器）７０７、レジスタ（パラレル-シリアル変換器）７０８は、それぞれ、画像変換（平滑処理）部７０６から出力された４ビットの高解像度データをパラレル-シリアル変換する。ＦＩＦＯメモリ７０９は、偶数ラインのビデオ出力をプリンタエンジン１２０の水平同期に同期させるための先入れ先出しメモリである。画像処理制御部７１０は、後述する各種信号により上記セレクタ７０１〜ＦＩＦＯメモリ７０９の制御を行うと共に、画像処理部１０７とビデオＩ/Ｆ部１０６との間のインタフェースを司る。
【００２６】
また、８０１は、プリンタエンジン１２０の解像度（600dpi）周波数の例えば８倍の周波数で動作するビデオクロック（VCLK）であり、発振回路（図示略）から画像処理制御部７１０に出力される。８０２は、プリンタエンジン１２０のレーザビームの開始位置を表す水平同期信号（BDn）であり、プリンタエンジン１２０から画像処理制御部７１０に出力される。プリンタエンジン１２０はレーザ光源を２つ備えているため、即ち、レーザビームは２本あるため、１スキャンあたり水平同期信号（BDn）８０２は２回アサートされる。８０３は、ビデオＩ/Ｆ部１０６に対してビデオ信号（Vin）を要求するライン開始信号（LSYNCn）であり、画像処理制御部７１０からビデオＩ/Ｆ部１０６に出力される。８０５は、ビデオ信号（Vin）であり、ビデオＩ/Ｆ部１０６からセレクタ７０２に出力される。
【００２７】
８０４は、ビデオＩ/Ｆ部１０６から出力されるビデオ信号（Vin）８０５のビデオ転送クロック（SHPCLK）であり、画像処理制御部７１０からビデオＩ/Ｆ部１０６に出力される。ビデオ転送クロック（SHPCLK）８０４は、ビデオクロック（VCLK）８０１を例えば４分周した1200dpi相当の周波数で動作する。８０６は、画像変換（平滑処理）部７０６により平滑処理された奇数ラインのビデオ信号（Vout1）であり、レジスタ７０７を介してプリンタエンジン１２０に出力される。８０７は、画像変換（平滑処理）部７０６により平滑処理された偶数ラインのビデオ信号（Vout2）であり、レジスタ７０８及びＦＩＦＯメモリ７０９を介してプリンタエンジン１２０に出力される。
【００２８】
８１１は、セレクタ７０２における上記切り替え動作を制御する切り替え信号（選択信号）（LINESHHIFT）であり、画像処理制御部７１０からセレクタ７０２に出力される。８１２は、ＳＲＡＭ７０１の書き込みデータ（SRAM＿I）であり、セレクタ７０２からＳＲＡＭ７０１に出力される。８１３は、ＳＲＡＭ７０１の書き込みアドレス（SIA）であり、画像処理制御部７１０からセレクタ７０３に出力される。８１４は、ＳＲＡＭ７０１の読み出しアドレス（SOA）であり、画像処理制御部７１０からセレクタ７０３に出力される。書き込みアドレス（SIA）８１３と読み出しアドレス（SOA）８１４は、セレクタ７０３によってどちらか一方が選択される。
【００２９】
８１５は、セレクタ７０３のセレクト信号（SASEL）であり、画像処理制御部７１０からセレクタ７０３に出力される。８１６は、ＳＲＡＭ７０１のアドレス（SRAM＿A）であり、セレクタ７０３からＳＲＡＭ７０１に出力される。８１７は、ＳＲＡＭ７０１のライト信号（SRAM＿WEn）であり、画像処理制御部７１０からＳＲＡＭ７０１に出力される。８１８は、ＳＲＡＭ７０１の読み出しデータ（SRAM＿O）であり、ＳＲＡＭ７０１からレジスタ７０４に出力される。
【００３０】
８１９は、ＳＲＡＭ７０１の読み出しデータ（SRAM＿O）をレジスタ７０４にて一時的に保持するラッチ信号（RDLT）であり、画像処理制御部７１０からレジスタ７０４に出力される。８２０は、レジスタ７０４にラッチされたデータ（LINEDATA）であり、レジスタ７０４からシフトレジスタ（シリアル-パラレル変換器）７０５にロードされシフトされる。８２１は、データ（LINEDATA）８２０をシフトレジスタ（シリアル-パラレル変換器）７０５へロードしシフトさせる信号（WINSFT）であり、画像処理制御部７１０からシフトレジスタ（シリアル-パラレル変換器）７０５に出力される。
【００３１】
８２２は、例えば１１ドット×８ラインの計８８ビットのデータ（WIN＿A〜WIN＿K）であり、シフトレジスタ（シリアル-パラレル変換器）７０５から画像変換（平滑処理）部７０６に出力される。各データ（WIN＿A〜WIN＿K）の画素配置については図３により後述する。８２３は、画像変換（平滑処理）部７０６により平滑処理された奇数ライン用の４ビットのビデオデータ（SSV1）であり、画像変換（平滑処理）部７０６からレジスタ（パラレル-シリアル変換器）７０７に出力される。８２４は、画像変換（平滑処理）部７０６により平滑処理された偶数ライン用の４ビットのビデオデータ（SSV2）であり、画像変換（平滑処理）部７０６からレジスタ（パラレル-シリアル変換器）７０８に出力される。
【００３２】
８２５は、ビデオデータ（SSV2）８２４がレジスタ（パラレル-シリアル変換器）７０８によりシリアル変換されたビデオ信号（SSVO2）であり、レジスタ（パラレル-シリアル変換器）７０８からＦＩＦＯメモリ７０９に出力される。８２６は、偶数ラインをプリンタエンジン１２０の水平同期信号に同期させるためにＦＩＦＯメモリ７０９に対して遅延量を指示するデータ（V2DLY）であり、画像処理制御部７１０からＦＩＦＯメモリ７０９に出力される。
【００３３】
図３は、シフトレジスタ（シリアル-パラレル変換器）７０５から出力される例えば８８ビットのデータの画素配置を示す図であり、変換対象画素と参照エリアを示している。
【００３４】
図３において、[WIN＿F4]（点線で囲んだ１区画からなる部分）と[WIN＿F3]（１点鎖線で囲んだ１区画からなる部分）が変換対象画素であり、[WIN＿x7]〜[WIN＿x1]（点線で囲んだ複数区画からなる部分）が[WIN＿F4]の参照エリア、[WIN＿x6]〜[WIN＿x0]（１点鎖線で囲んだ複数区画からなる部分）が[WIN＿F3]の参照エリアである。ここで、xは図３におけるＡ〜Ｋに相当する。
【００３５】
次に、上記のように構成された印刷装置１００の画像処理部１０７の動作を図４〜図９を参照しながら説明する。なお、画像処理部１０７がビデオＩ/Ｆ部１０６から受信した平滑処理対象画素がプリンタエンジン１２０に出力されるまでに数ライン分の遅延が発生するので、ライン途中（Line11）から説明を行うものとする。
【００３６】
図４（ａ）は、画像処理部１０７の動作を説明するためのタイミングチャートである。また、図５及び図６は、画像処理部１０７の動作を中心とした処理の流れを示すフローチャートである。なお、図４（ａ）のステップ番号Ｓと図５及び図６のステップ番号Ｓは対応しているが、図４（ａ）ではＳ８は図示していない。
【００３７】
図４（ａ）、図５及び図６において、画像処理部１０７の画像処理制御部７１０は、プリンタエンジン１２０から出力される水平同期信号（BDn）をサンプリングし、ビデオＩ/Ｆ部１０６に対して、ライン開始信号（LSYNCn）と、例えば1200dpi相当の周波数で動作するビデオ転送クロック（SHPCLK）を出力する（ステップＳ１）。
【００３８】
次に、ビデオＩ/Ｆ部１０６から例えば1200dpi相当の転送レートでビデオ信号Vin（Line11）を、画像処理部１０７のセレクタ７０２に出力する（ステップＳ２）。
【００３９】
次に、画像処理制御部７１０は、ビデオＩ/Ｆ部１０６からセレクタ７０２に出力されたビデオ信号Vin（Line11）を順次、ＳＲＡＭ７０１のビット７に書き込む（ステップＳ３）。なお、本例では上述したようにライン途中（Line11）から説明を行っているため、既に、ＳＲＡＭ７０１のビット６〜０にはLine10〜Line4が格納されており、ビット６〜０には直前にリードしたデータを再び書き込む。
【００４０】
一方、画像処理制御部７１０は、例えば書き込みレートの１/２の速度でＳＲＡＭ７０１からビデオデータを読み出し、一度、ビデオデータをレジスタ７０４でラッチした後、シフトレジスタ（シリアル-パラレル変換器）７０５に入力する。そして、画像処理制御部７１０は、シフトレジスタ（シリアル-パラレル変換器）７０５から、注目画素（Line7、Line8）を中心として例えば幅１１ドットで高さ８ライン（参照エリア）のデータを画像変換（平滑処理）部７０６に入力し、画像変換（平滑処理）部７０６によりデータを４ビットデータに平滑処理し、パラレル-シリアル変換器７０７によりパラレル-シリアル変換し、一方の注目画素であるLine7については、Vout1としてプリンタエンジン１２０に出力する（ステップＳ４）。
【００４１】
また、画像処理制御部７１０は、もう一方の注目画素であるLine8については、プリンタエンジン１２０から出力される水平同期信号（BDn）の１回目と２回目のアサートの間隔分だけＦＩＦＯメモリ７０９により遅延し、Vout2としてプリンタエンジン１２０に出力する（ステップＳ５）。
【００４２】
次に、画像処理制御部７１０は、ビデオＩ/Ｆ部１０６から１ラインのビデオ信号（Line11）を取り込み終えたら、ビデオＩ/Ｆ部１０６に対してライン開始信号（LSYNCn）を出力する。また、同時に、画像処理制御部７１０は、選択信号（LINESHIFT）を“Hi”レベル（“1”）に変化させ、セレクタ７０２を切り替える（ステップＳ６）。なお、セレクタ７０２は、選択信号（LINESHIFT）によって、図７に示すように最も古い２ビットを捨てそれ以外のデータは２ビットシフトするように動作する。図７については後述する。
【００４３】
次に、画像処理制御部７１０は、ビデオＩ/Ｆ部１０６から出力されたビデオ信号Vin（Line12）を順次、ＳＲＡＭ７０１のビット６に書き込む。また、同時に、画像処理制御部７１０は、ＳＲＡＭ７０１のビット７〜２に格納されていたLine11〜Line6については、セレクタ７０２により２ビットシフトし、それぞれＳＲＡＭ７０１のビット５〜０に書き込む（ステップＳ７）。
【００４４】
画像処理制御部７１０は、Line13以降についても上記と同様に順次処理し、プリンタエンジン１２０に出力する（ステップＳ８）。
【００４５】
図７は、画像処理部１０７のセレクタ７０２の動作に関わる真理値表を示す図である。
【００４６】
図７において、真理値表は、選択信号（LINESHIFT）が“Hi”レベル（“1”）と“Lo”レベル（“0”）のそれぞれの場合における、ＳＲＡＭ７０１の書き込みデータ（SRAM＿I［7］〜SRAM＿I［0］）を示している。
【００４７】
上記図４（ａ）、図５及び図６に示した画像処理部１０７の動作において特徴的なことは、ＳＲＡＭ７０１に関する制御である。ＳＲＡＭ７０１の制御に関わる動作を示したものが図４（ｂ）である。図４（ｂ）は、ＳＲＡＭ７０１の書き込みアドレスと読み出しアドレスの変化を示した図である。ここで、図４（ｂ）における細かい点線は書き込みアドレスを示し、粗い点線は読み出しアドレスを示している。
【００４８】
ビデオ信号VinがLine11やLine13などの奇数ラインの時は、次の関係式が成り立つことが特徴である。
【００４９】
書き込みアドレス＞読み出しアドレス
反対に、ビデオ信号VinがLine12やLine14などの偶数ラインの時は、次の関係式が成り立つことが特徴である。
【００５０】
書き込みアドレス＜読み出しアドレス
即ち、画像処理部１０７の動作において特徴的なことは、ＳＲＡＭ７０１に奇数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも大きく、ＳＲＡＭ７０１に偶数ラインの画素データを書き込む時の書き込みアドレスは、読み出しアドレスよりも小さくなるように制御することである。
【００５１】
また、画像処理部１０７の動作において特徴的なことは、ＳＲＡＭ７０１に対する奇数ラインの画素データの書き込み時は、ＳＲＡＭ７０１に既に格納されていた画素データは再びＳＲＡＭ７０１の同じ場所に書き込み、ＳＲＡＭ７０１に対する偶数ラインの画素データの書き込み時は、ＳＲＡＭ７０１に既に格納されていた画素データのうち最も古い２ビットを捨てると共に、それ以外の画素データはＳＲＡＭ７０１の２ビットシフトした場所に書き込むように制御することである。
【００５２】
次に、ＳＲＡＭ７０１の制御に関わる動作の一部の詳細を図８及び図９のタイミングチャートに基づき説明する。
【００５３】
図８は、図４のビデオ信号VinがLine11の場合における各信号のタイミングを示すタイミングチャートであり、図９は、図４のビデオ信号VinがLine12の場合における各信号のタイミングを示すタイミングチャートである。
【００５４】
図８では、ビデオ転送クロック（SHPCLK）に同期してビデオＩ/Ｆ部１０６から [v2C-L11]、[v2D-L11]、[v2E-L11]（図示略）、[v2F-L11]（図示略）のビデオ信号が画像処理部１０７に送られてくる例を示している。また、図９では、ビデオ転送クロック（SHPCLK）に同期してビデオＩ/Ｆ部１０６から[v2C-L12]、[v2D-L12]、[v2E-L12]（図示略）、[v2F-L12]（図示略）のビデオ信号が画像処理部１０７に送られてくる例を示している。
【００５５】
図８、図９において、まず、画像処理部１０７の画像処理制御部７１０は、ＳＲＡＭ７０１の書き込みアドレス（SIA）は画像処理部１０７に入力されるビデオ信号のタイミングでカウントアップし、ＳＲＡＭ７０１の読み出しアドレス（SOA）は画像処理部１０７から出力されるビデオ信号のタイミングでカウントアップする。即ち、書き込みアドレスと読み出しアドレスのカウントアップレートは２対１である。また、ＳＲＡＭアドレス選択信号（SASEL）、ＳＲＡＭライト信号（SRAM＿WEn）、リードデータラッチ信号（RDLT）は、このタイミングチャートに示すように動作する。
【００５６】
以上説明したように、本実施の形態によれば、画像処理部１０７における画像処理時の参照画素データをＳＲＡＭ７０１に格納する際に、ビデオＩ/Ｆ部１０６から出力されるビデオ信号が奇数ラインの場合は、読み出しアドレスよりも書き込みアドレスが常に大きくなるように制御し、ビデオ信号が偶数ラインの場合は、読み出しアドレスよりも書き込みアドレスが常に小さくなるように制御する。更に、ＳＲＡＭ７０１に対する奇数ラインの画素データ書き込み時は、既にＳＲＡＭ７０１に格納されていたデータは再びＳＲＡＭ７０１の同じ場所に書き込み、ＳＲＡＭ７０１に対する偶数ラインの画素データ書き込み時は、既にＳＲＡＭ７０１に格納されていた画素データのうち最も古い２ビットを捨て、それ以外の画素データはＳＲＡＭ７０１の２ビットシフトした場所に書き込む。
【００５７】
即ち、１つのＳＲＡＭ７０１に対して画素データの書き込みと画素データの読み出しを時分割で行うことにより、容量が参照ライン数分である１つのＳＲＡＭ７０１により処理対象画素データ（出力画素データ）の高解像度変換を実現することが可能となる。これにより、従来のように画素データ書き込み用のメモリと画素データ読み出し用のメモリを別個に設けることが不要となるため、印刷装置に搭載する部品点数及び印刷装置のコストを減少させることが可能となる。
【００５８】
［他の実施の形態］
なお、上記実施の形態では、画像処理部１０７の画像変換（平滑処理）部７０６における平滑処理時の参照エリアを幅１１ドット・高さ８ラインとした場合を例に挙げたが、これに限定されるものではなく、参照エリアのドット数及びライン数は任意とすることが可能である。
【００５９】
また、上記実施の形態では、平滑処理時に４倍に高解像度化を行う（注目画素１ドットを主走査方向に４分割した４ビットの高解像度データを出力する）場合を例に挙げたが、これに限定されるものではなく、高解像度化の度合いは任意とすることが可能である。
【００６０】
また、上記実施の形態では、動作クロックとしてプリンタエンジン１２０の解像度周波数の８倍相当の周波数で動作するクロックを使用した場合を例に挙げたが、これに限定されるものでなく、例えば、動作クロックとしてプリンタエンジン１２０の解像度周波数の４倍相当の周波数で動作するクロックを使用するときは、ＳＲＡＭ７０１に対するアクセスを２画素ずつまとめて制御すればよい。
【００６１】
また、上記実施の形態では、印刷装置における画像処理の例として平滑処理を行う場合を例に挙げたが、これに限定されるものでなく、例えば多値データを二値化する二値化処理などに適用してもよい。
【００６２】
また、上記実施の形態では、画像処理部１０７のＳＲＡＭ７０１に対する画素データの書き込み速度を、ＳＲＡＭ７０１からの画素データの読み出し速度の２倍の速さとなるように制御した場合を例に挙げたが、これに限定されるものではなく、本発明の主旨を逸脱しない範囲で、書き込み速度は読み出し速度の任意の複数倍の速さとすることが可能である。
【００６３】
また、上記実施の形態では、ＳＲＡＭ７０１に対する偶数ラインの画素データ書き込み時は既に格納されていたデータのうち最も古い２ビットを捨て、それ以外のデータはＳＲＡＭ７０１の２ビットシフトした場所に書き込む場合を例に挙げたが、これに限定されるものではなく、本発明の主旨を逸脱しない範囲で、捨てるビット数及びシフトするビット数は任意の複数ビット数とすることが可能である。
【００６４】
また、上記実施の形態では、ＳＲＡＭ７０１の容量を８ライン分の容量としたが、これに限定されるものではなく、本発明の主旨を逸脱しない範囲で、ＳＲＡＭ７０１の容量は任意の容量とすることが可能である。
【００６５】
また、上記実施の形態では、印刷装置とホストコンピュータとを通信可能とした構成を例に挙げたが、これに限定されるものではなく、例えば、印刷装置と携帯情報端末とを通信可能とした構成、印刷装置と複数の機器（ホストコンピュータ、複写機、スキャナなど）とをＬＡＮ等のネットワークにより通信可能とした構成など、各種の設置形態に適用することが可能である。
【００６６】
また、上記実施の形態では、本発明を印刷装置に適用した場合を例に挙げたが、これに限定されるものではなく、複写機、複合機などに適用することも可能である。
【００６７】
本発明は、上述した実施の形態の機能を実現するソフトウェアのプログラム（図５及び図６のフローチャート）をコンピュータ又はＣＰＵに供給し、そのコンピュータ又はＣＰＵが該供給されたプログラムを読出して実行することによって、達成することができる。
【００６８】
この場合、上記プログラムは、該プログラムを記録した記憶媒体から直接供給されるか、又はインターネット、商用ネットワーク、若しくはローカルエリアネットワーク等に接続される不図示の他のコンピュータやデータベース等からダウンロードすることにより供給される。
【００６９】
上記プログラムの形態は、オブジェクトコード、インタプリタにより実行されるプログラムコード、ＯＳ（オペレーティングシステム）に供給されるスクリプトデータ等の形態から成ってもよい。
【００７０】
また、本発明は、上述した実施の形態の機能を実現するソフトウェアのプログラムを記憶した記憶媒体をコンピュータ又はＣＰＵに供給し、そのコンピュータ又はＣＰＵが記憶媒体に記憶されたプログラムを読出して実行することによっても、達成することができる。
【００７１】
この場合、格納媒体から読出されたプログラムコード自体が上述した各実施の形態の機能を実現すると共に、そのプログラムコードを記憶した記憶媒体は本発明を構成する。
【００７２】
プログラムコードを記憶する記憶媒体としては、例えば、ＲＯＭ、ＲＡＭ、ＮＶ−ＲＡＭ、フロッピー（登録商標）ディスク、ハードディスク、光ディスク（登録商標）、光磁気ディスク、ＣＤ−ＲＯＭ、ＭＯ、ＣＤ−Ｒ、ＣＤ−ＲＷ、ＤＶＤ−ＲＯＭ、ＤＶＤ−ＲＡＭ、ＤＶＤ−ＲＷ、ＤＶＤ＋ＲＷ、磁気テープ、不揮発性のメモリカード等がある。
【００７３】
上述した実施の形態の機能は、コンピュータから読出されたプログラムコードを実行することによるばかりでなく、コンピュータ上で稼動するＯＳ等がプログラムコードの指示に基づいて実際の処理の一部又は全部を行うことによっても実現することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施の形態に係る印刷装置の構成を示すブロック図である。
【図２】印刷装置の画像処理部の詳細構成を示すブロック図である。
【図３】シフトレジスタから出力される８８ビットのデータの画素配置を示す図である。
【図４】（ａ）は画像処理部の動作を説明するためのタイミングチャート、（ｂ）はＳＡＲＡＭの書き込みアドレスと読み出しアドレスの変化を示す図である。
【図５】画像処理部の動作を中心とした処理の流れを示すフローチャートである。
【図６】図５のフローチャートの続きである。
【図７】画像処理部のセレクタ７０２の動作に関わる真理値表を示す図である。
【図８】図４のビデオ信号VinがLine11の場合における各信号のタイミングを示すタイミングチャートである。
【図９】図４のビデオ信号VinがLine12の場合における各信号のタイミングを示すタイミングチャートである。
【符号の説明】
【００７５】
１００  印刷装置
１０１  ＣＰＵ
１０５  描画部
１０６  ビデオインタフェース部
１０７  画像処理部
１２０  プリンタエンジン
７０１  ＳＲＡＭ
７０２、７０３  セレクタ
７０４  レジスタ
７０５  シフトレジスタ
７０６  画像変換（平滑処理）部
７０７、７０８  レジスタ
７０９  ＦＩＦＯメモリ
７１０  画像処理制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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