(57)【要約】      （修正有）【課題】効率良く出力電圧を制御できる電源装置及び電源制御装置並びに半導体装置を提供する。【解決手段】入力端子（Ｔin1）と出力端子（Ｔout1）との間にコイル（Ｌ０）を介して接続された第１のスイッチング手段と、コイル（Ｌ０）と第１のスイッチング手段との接続点と基板電位との間に接続された第２のスイッチング素子とを有し、第１のスイッチング手段と第２のスイッチング手段とを交互にスイッチングして、出力端子（Ｔout1）から出力される出力電圧を制御する電源装置において、第１のスイッチング手段及び第２のスイッチング手段は、各々並列接続され、ソース又はドレインが共有された複数のＭＯＳトランジスタから構成し、出力端子（Ｔout1）の電圧によって、複数のＭＯＳトランジスタの接続個数を切り換える。【選択図】図１
2005318737.tif 000002
【特許請求の範囲】
【請求項１】
入力端子と出力端子との間にコイルを介して接続された第１のスイッチング手段と、該コイルと該第１のスイッチング手段との接続点と基板電位との間に接続された第２のスイッチング素子とを有し、該第１のスイッチング手段と該第２のスイッチング手段とを交互にスイッチングして、前記出力端子から出力される出力電圧を制御する電源装置において、
前記第１のスイッチング手段及び前記第２のスイッチング手段は、各々、ドレイン−ソース間が並列に接続され、ソース又はドレインが共有された複数のＭＯＳトランジスタから構成され、
前記出力端子に接続される負荷に応じてスイッチング制御されるＭＯＳトランジスタの数を制御することを特徴とする電源装置。
【請求項２】
前記第１のスイッチング手段を構成する複数のＭＯＳトランジスタと前記第２のスイッチング手段を構成する複数のＭＯＳトランジスタとは極性の異なるＭＯＳトランジスタから構成されていることを特徴とする請求項１記載の電源回路。
【請求項３】
入力端子と出力端子との間にコイルを介して接続された第１のスイッチング手段と、該コイルと該第１のスイッチング手段との接続点と基板電位との間に接続された第２のスイッチング素子と、該第１のスイッチング手段と該第２のスイッチング手段とを交互にスイッチングして、前記出力端子から出力される出力電圧を制御する制御回路とから構成される電源制御装置において、
前記第１のスイッチング手段及び前記第２のスイッチング手段は、各々、ドレイン−ソース間が並列に接続され、ソース又はドレインが共有された複数のＭＯＳトランジスタから構成されたことを特徴とする電源制御装置。
【請求項４】
入力端子と出力端子との間にコイルを介して接続された第１のスイッチング手段と、該コイルと該第１のスイッチング手段との接続点と基板電位との間に接続された第２のスイッチング素子とを有し、該第１のスイッチング手段と該第２のスイッチング手段とを交互にスイッチングして、前記出力端子から出力される出力電圧を制御する制御回路とが内蔵された半導体装置において、
前記第１のスイッチング手段及び前記第２のスイッチング手段は、各々、ドレイン−ソース間が並列に接続された複数のＭＯＳトランジスタから構成され、
前記第１のスイッチング手段及び前記第２のスイッチング手段は、前記複数のＭＯＳトランジスタのうち一のＭＯＳトランジスタのソースと他のＭＯＳトランジスタのドレインとが共有された構造とされたことを特徴とする半導体装置。
【請求項５】
前記第１のスイッチング手段を構成する複数のＭＯＳトランジスタと前記第２のスイッチング手段を構成する複数のＭＯＳトランジスタとは極性の異なるＭＯＳトランジスタから構成され、
前記第１のスイッチング手段を構成する複数のＭＯＳトランジスタ又は前記第２のスイッチング手段を構成する複数のＭＯＳトランジスタの一方は、半導体基板上に直接的にソース及びドレイン領域が形成され、他方は、半導体基板上に形成されたウェル領域上にソース及びドレイン領域が形成されたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電源装置及び電源制御装置並びに半導体装置に係り、特に、入力端子と出力端子との間にコイルを介して接続された第１のスイッチング手段と、コイルと第１のスイッチング手段との接続点と基板電位との間に接続された第２のスイッチング素子とを有し、第１のスイッチング手段と第２のスイッチング手段とを交互にスイッチングして、出力端子から出力される出力電圧を制御する電源装置及び電源制御装置並びに半導体装置に関する。
【背景技術】
【０００２】
図６は従来の一例のブロック構成図を示す。
【０００３】
従来の電源装置１は、端子Ｔin1と端子Ｔin2との間に直流電源２が接続され、端子Ｔout1とＴout2との間に負荷３が接続され、電源制御ＩＣ１１、コイルＬ０、キャパシタＣ０から構成される。
【０００４】
端子Ｔin1は電源制御ＩＣ１１の端子Ｔ１に接続され、端子Ｔin2は電源制御ＩＣ１１の端子Ｔ２に接続されている。電源制御ＩＣ１１の端子Ｔ３には、コイルＬ０の一端が接続される。コイルＬ０は、他端が端子Ｔout1に接続される。
【０００５】
また、電源制御ＩＣ１１の端子Ｔ５には、端子Ｔout１が接続される。キャパシタＣ０は、端子Ｔout1と端子Ｔout2との間に接続され、端子Ｔout1と端子Ｔout2との間に発生する電圧を平滑化する。なお、端子Ｔout2は、電源制御ＩＣ１１の端子Ｔ４に接続されており、端子Ｔ４とともに、接地されている。
【０００６】
電源制御ＩＣ１１は、端子Ｔ１、Ｔ２に印加される直流電源２の直流電圧によって駆動され、端子Ｔ３に接続されたコイルＬ０に流れる電流をスイッチング制御する。電源装置１は、電源制御ＩＣ１１によるスイッチング制御によって、端子Ｔout1から所定の電圧を出力させる。
【０００７】
図７は電源制御ＩＣ１１のブロック構成図を示す。
【０００８】
電源制御ＩＣ１１は、電圧検出回路２１、ロジック２２、発振器２３、ドライブ回路２４、電流制限回路２５、過電流検出回路２６、過電圧検出回路２７、ＯＲゲート２８、ＭＯＳトランジスタＭ１、Ｍ２、抵抗Ｒs1、Ｒs2から構成されている。
【０００９】
電圧検出回路２１は、端子Ｔ５に印加される電圧と基準電圧との電圧差に応じた誤差信号を生成する。なお、端子Ｔ５は、出力端子Ｔout1に接続されており、出力電圧が印加される。
【００１０】
電圧検出回路２１で生成された誤差信号は、ロジック２２に供給される。ロジック２２には、発振器２３から発振出力が供給されている。ロジック２２は、電圧検出回路２１からの誤差信号に応じてＰＷＭ（pulse width modulation）変調されたパルスを発振器２３の発振出力に基づいたタイミングで生成する。ロジック２２で生成されたパルスは、ドライブ回路２４に供給される。ドライブ回路２４は、ＭＯＳトランジスタＭ１、Ｍ２のゲートに接続されており、ＭＯＳトランジスタＭ１、Ｍ２をロジック２２から供給されるパルスによって、スイッチングする。
【００１１】
ＭＯＳトランジスタＭ１は、ｐチャネルＭＯＳトランジスタから構成され、ソース−ドレインの一端が抵抗Ｒs1を介して端子Ｔ１に接続され、他端が端子Ｔ３に接続されている。ＭＯＳトランジスタＭ２は、ｎチャネルＭＯＳトランジスタから構成され、ソース−ドレインの一端が端子Ｔ３に接続された他端が抵抗Ｒs2を介して端子Ｔ４に接続されている。
【００１２】
ＭＯＳトランジスタＭ１とＭＯＳトランジスタＭ２とは交互にオンする。電流制限回路２５は、ＭＯＳトランジスタＭ２と抵抗Ｒs2との間に接続されており、抵抗Ｒs2によってＭＯＳトランジスタＭ２に流れる電流に応じた電圧を検出し、ＭＯＳトランジスタＭ２に流れる電流が所定値を超える場合には、ロジック２２を制御して、出力端子Ｔout1から負荷３に供給される電流に制限をかける。
【００１３】
また、過電流検出回路２６は、ＭＯＳトランジスタＭ１と抵抗Ｒs1との間に接続されており、抵抗Ｒs1によってＭＯＳトランジスタＭ１に流れる電流に応じた電圧を検出し、検出した電圧を基準電圧と比較して、検出した電圧が基準電圧より大きいときには、過電流状態であると判断して、出力をハイレベルにする。過電流検出回路２６の出力は、ＯＲゲート２８を介してロジック２２に供給される。
【００１４】
さらに、過電圧検出回路２７は、電圧検出回路２１から出力される誤差信号を基準電圧と比較して、誤差信号が基準電圧より大きいときには、過電圧状態であると判断して、出力をハイレベルとする。過電圧検出回路２７の出力は、ＯＲゲート２８を介してロジック２２に供給される。
【００１５】
ロジック２２は、ＯＲゲート２８の出力がハイレベル、すなわち、過電流検出回路２６により過電流状態が検出された場合、及び、過電圧検出回路２７により過電圧状態が検出された場合には、ＭＯＳトランジスタＭ１、Ｍ２を共にオフさせるようにドライブ回路２４に供給する駆動制御信号を制御する。
【００１６】
このとき、ＭＯＳトランジスタＭ１、Ｍ２は、その構造から寄生容量Ｃ１、Ｃ２を有する。このため、ＭＯＳトランジスタＭ１、Ｍ２を駆動するとき、寄生容量Ｃ１、Ｃ２を充放電させる必要があった。ＭＯＳトランジスタＭ１、Ｍ２の駆動時に寄生容量Ｃ１、Ｃ２が充放電されることにより、電圧の変換効率などが低下する。
【００１７】
なお、寄生容量Ｃ１、Ｃ２は、ＭＯＳトランジスタＭ１、Ｍ２のサイズを小さくすることにより、低減させることができる。しかし、ＭＯＳトランジスタＭ１、Ｍ２のサイズを小さくすることにより、耐圧や電流供給能力が低下し、重負荷には用いることができなくなる。
【００１８】
一方、大電力用バイポーラトランジスタと小電力用バイポーラトランジスタとを設け、負荷に応じて大電力用バイポーラトランジスタと小電力用バイポーラトランジスタとを切り換えることにより高効率化を図った電源回路が提案されていた（例えば、特許文献１参照）
【特許文献１】特開２００１−２１１６４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかるに、従来の電源装置１は、ＭＯＳトランジスタＭ１、Ｍ２をスイッチングするときに寄生容量Ｃ１、Ｃ２の充放電を行うことになり、効率が悪かった。
【００２０】
また、大電力用バイポーラトランジスタと小電力用バイポーラトランジスタとを負荷に応じて切り換える構成の電源回路では、バイポーラトランジスタを用いることによる損失が発生するなどの問題点があった。
【００２１】
本発明は上記の点に鑑みてなされたもので、効率良く出力電圧を制御できる電源装置及び電源制御装置並びに半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
本発明は、入力端子（Ｔin1）と出力端子（Ｔout1）との間にコイル（Ｌ０）を介して接続された第１のスイッチング手段（１２１）と、コイル（Ｌ０）と第１のスイッチング手段（１２１）との接続点と基板電位との間に接続された第２のスイッチング素子（１２２）とを有し、第１のスイッチング手段(１２１)と第２のスイッチング手段（１２２）とを交互にスイッチングして、出力端子（Ｔout1）から出力される出力電圧を制御する電源装置において、第１のスイッチング手段（１２１）及び第２のスイッチング手段（１２２）は、各々ドレイン−ソース間が並列に接続され、ソース又はドレインが共有された複数のＭＯＳトランジスタから構成し、出力端子（Ｔout1）の電圧によって、複数のＭＯＳトランジスタ（Ｍ1a、Ｍ1b、Ｍ1c；Ｍ2a、Ｍ2b、Ｍ2c）の接続個数を切り換えることを特徴とする。
【００２３】
なお、上記参照符号はあくまでも参考であり、これによって特許請求の範囲が限定されるものではない。
【発明の効果】
【００２４】
本発明によれば、軽負荷時に寄生容量を大幅に低減できるため、軽負荷時の効率を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２５】
図１は本発明の一実施例のブロック構成図を示す。同図中、図６と同一構成部分には同一符号を付し、その説明は省略する。
【００２６】
本実施例の電源装置１００は、電源制御ＩＣ１１１の構成が図６と相違する。
【００２７】
図２は電源制御ＩＣ１１１のブロック構成図を示す。同図中、図７と同一構成部分には同一符号を付し、その説明は省略する。
【００２８】
電源制御ＩＣ１１１は、電圧検出回路２１、ロジック２２、発振器２３、電流制限回路２５、過電流検出回路２６、過電圧検出回路２７、ＯＲゲート２８、第１のスイッチング手段１２１、第２のスイッチング手段１２２、負荷電流検出回路１２３、ドライブ回路１２４、抵抗Ｒs1、Ｒs2から構成される。
【００２９】
第１のスイッチング手段１２１はＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cから構成され、第２のスイッチング手段１２２はＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cから構成されている。
【００３０】
第１のスイッチング手段１２１を構成するＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cは、ｐチャネルＭＯＳトランジスタから構成されており、ドレイン−ソースの一端が抵抗Ｒs1を介して端子Ｔ１に接続され、他端が端子Ｔ３に接続されており、互いにドレイン−ソースが並列になるように接続されている。また、第１のスイッチング手段１２１を構成するＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cのゲートは、ドライブ回路１２４に接続されている。
【００３１】
第２のスイッチング手段１２２を構成するＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cは、ｎチャネルＭＯＳトランジスタから構成されており、ドレイン−ソースの一端が端子Ｔ３に接続され、他端が抵抗Ｒs2を介して端子Ｔ４に接続されており、互いにドレイン−ソースが並列になるように接続されている。また、第２のスイッチング手段１２２を構成するＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cのゲートは、ドライブ回路１２４に接続されている。
【００３２】
図３は第１のスイッチング手段１２１及び第２のスイッチング手段１２２の半導体装置に搭載したときの断面図、図４は第１のスイッチング手段１２１及び第２のスイッチング手段１２２の半導体装置に搭載したときの平面図を示す。
【００３３】
電流制御ＩＣ１１１は、ｐ型半導体基板１３１上に形成されている。第１のスイッチング手段１２１は、半導体基板１３１上に形成されたｎ型ウェル領域１３２上に形成される。
【００３４】
第１のスイッチング手段１２１は、ｎ型ウェル領域１３２上に形成されたｐ型拡散領域１３３〜１３６と、ｐ型拡散領域１３３〜１３６の間の上部に図示しない酸化膜を介して形成されたゲート電極１３７〜１３９とから構成されている。
【００３５】
第１のスイッチング手段１２１のうちＭＯＳトランジスタＭ1aは、ｐ型拡散層１３３、１３４及びゲート電極１３７から構成されている。第１のスイッチング手段１２１のうちＭＯＳトランジスタＭ1bは、ｐ型拡散層１３４、１３５及びゲート電極１３８から構成されている。第１のスイッチング手段１２１のうちＭＯＳトランジスタＭ1cは、ｐ型拡散層１３５、１３６及びゲート電極１３９から形成されている。
【００３６】
このように、ｐ型拡散層１３４はＭＯＳトランジスタＭ1aとＭＯＳトランジスタＭ1bとで共有され、ｐ型拡散層１３５はＭＯＳトランジスタＭ1bとＭＯＳトランジスタＭ1cとで共有された構成とされている。ｐ型拡散層１３４、１３５をＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cで共有することにより、第１のスイッチング手段１２１をｐ型半導体基板１３１上で小型に構成できる。
【００３７】
第２のスイッチング手段１２２は、ｐ型半導体基板１３１上に直接的に形成される。第２のスイッチング手段１２２は、ｐ型半導体基板１３１上に形成されたｎ型拡散領域１４０〜１４３と、ｎ型拡散領域１４０〜１４３の間の上部に図示しない酸化膜を介して形成されたゲート電極１４４〜１４６とから構成されている。
【００３８】
第２のスイッチング手段１２２のうちＭＯＳトランジスタＭ2aは、ｎ型拡散層１４０、１４１及びゲート電極１４４から構成されている。第２のスイッチング手段１２２のうちＭＯＳトランジスタＭ2bは、ｎ型拡散層１４１、１４２及びゲート電極１４５から構成されている。第２のスイッチング手段１２２のうちＭＯＳトランジスタＭ2cは、ｎ型拡散層１４２、１４３及びゲート電極１４６から形成されている。
【００３９】
このように、ｎ型拡散層１４１はＭＯＳトランジスタＭ2aとＭＯＳトランジスタＭ2bとで共有され、ｎ型拡散層１４２はＭＯＳトランジスタＭ2bとＭＯＳトランジスタＭ2cとで共有された構成とされている。ｎ型拡散層１４１、１４２をＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cで共有することにより、第２のスイッチング手段１２２をｐ型半導体基板１３１上で小型に構成できる。
【００４０】
なお、ＭＯＳトランジスタ各々のゲート長Ｌ、チャネル幅Ｗをかえることによって、容易に必要な特性を得ることができる。例えば、ＭＯＳトランジスタは、ゲート長Ｌ及び／又はチャネル幅Ｗを小さくすることにより、スイッチング速度を速く、かつ、小型化することができ、また、ゲート長Ｌ及び／又はチャネル幅Ｗを大きくすることにより、大きな電流を供給可能となる。
【００４１】
このため、ＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cのうち、負荷電流が小さいときに駆動するＭＯＳトランジスタと負荷電流が大きいときに駆動するＭＯＳトランジスタとを予め決めておき、また、ＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cのうち、負荷電流が小さいときに駆動するＭＯＳトランジスタと負荷電流が大きいときに駆動するＭＯＳトランジスタとを予め決めておき、負荷電流が小さいときに駆動するＭＯＳトランジスタのゲート長Ｌ及び／又はチャネル幅Ｗを小さく設定し、負荷電流が大きいときに駆動するＭＯＳトランジスタのゲート長Ｌ及び／又はチャネル幅Ｗを大きく設定しておくことにより、第１及び第２のスイッチング手段１２１、１２２の特性を負荷電流に応じた特性とすることができ、よって、電源装置を効率良く駆動することができる。
【００４２】
なお、このとき、必要な特性を得るためにチャネル幅Ｗを変えるときには、ゲート電極１３７〜１３９、１４４〜１４６の幅だけでなく、ｎ型拡散層１３３〜１３６、１４０〜１４３の幅もゲート電極の幅に合わせた幅とすることにより、無駄なスペースを省くことができ、スペースを有効に活用できる。このとき、ｎ型拡散層１３４、１３５；１４１、１４２の幅は、隣接するゲート電極１３７、１３８、１３９；１４４、１４５、２４６のうち長い方のゲート電極の幅に合わせた幅とする。
【００４３】
第１のスイッチング手段１２１及び第２のスイッチング手段１２２は、ドライブ回路１２４により駆動される。
【００４４】
図５は電源制御ＩＣ１１１の要部のブロック構成図を示す。
【００４５】
ドライブ回路１２４は、アンプ１５１ａ、１５１ｂ、１５１ｃ、１５２ａ、１５２ｂ、１５２ｃ、ＯＲゲート１５３、１５４、ＡＮＤゲート１５５、１５６、インバータ１５７から構成される。
【００４６】
アンプ１５１ａ、１５１ｂ、１５１ｃ、１５２ａ、１５２ｂ、１５２ｃには、ロジック２２から駆動制御信号が供給される。アンプ１５１ａは、ロジック２２からの駆動制御信号を増幅して、第１のスイッチング手段１２１を構成するＭＯＳトランジスタＭ1aのゲートに供給する。
【００４７】
アンプ１５１ｂは、ロジック２２からの駆動制御信号を増幅して、ＯＲゲート１５３を介して第１のスイッチング手段１２１を構成するＭＯＳトランジスタＭ1bのゲートに供給する。アンプ１５１ｃは、ロジック２２からの駆動制御信号を増幅して、ＯＲゲート１５４を介して第１のスイッチング手段１２１を構成するＭＯＳトランジスタＭ1cのゲートに供給する。
【００４８】
アンプ１５２ａは、ロジック２２からの駆動制御信号を増幅して、第２のスイッチング手段１２２を構成するＭＯＳトランジスタＭ2aのゲートに供給する。
【００４９】
アンプ１５２ｂは、ロジック２２からの駆動制御信号を増幅して、ＡＮＤゲート１５５を介して第２のスイッチング手段１２２を構成するＭＯＳトランジスタＭ2bのゲートに供給する。アンプ１５２ｃは、ロジック２２からの駆動制御信号を増幅して、ＡＮＤゲート１５６を介して第２のスイッチング手段１２２を構成するＭＯＳトランジスタＭ2cのゲートに供給する。
【００５０】
ＯＲゲート１５３には、アンプ１５１ｂの出力の他に負荷電流検出回路１２３の出力が供給されており、アンプ１５１ｂの出力と負荷電流検出回路１２３の出力とのＯＲ論理を出力する。ＯＲゲート１５４には、アンプ１５１ｃの出力の他に負荷電流検出回路１２３の出力が供給されており、アンプ１５１ｃの出力と負荷電流検出回路１２３の出力とのＯＲ論理を出力する。
【００５１】
ＡＮＤゲート１５５には、アンプ１５２ｂの出力の他にインバータ１５７の出力が供給されており、アンプ１５２ｂの出力とインバータ１５７の出力とのＡＮＤ論理を出力する。ＡＮＤゲート１５６には、アンプ１５２ｃの出力の他にインバータ１５７の出力が供給されており、アンプ１５２ｃの出力とインバータ１５７の出力とのＡＮＤ論理を出力する。
【００５２】
負荷電流検出回路１２３は、端子Ｔ５の電圧を検出して負荷３に流れる負荷電流の大きさを検出し、負荷３に供給される負荷電流が所定値より小さい、すなわち、軽負荷の場合には出力をハイレベルとし、負荷３に供給される負荷電流が所定値より大きい、すなわち、重負荷の場合には出力をローレベルとする。
【００５３】
次に、ドライブ回路１２４の動作を説明する。
【００５４】
負荷３に流れる負荷電流が所定値より大きいときには、負荷電流検出回路１２３の出力はローレベルとなる。負荷電流検出回路１２３がローレベルのときには、ＯＲゲート１５４、１５４の出力は、ロジック２２の出力と同じである。このため、ＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cは、ロジック２２の出力によってスイッチングされる。
【００５５】
また、負荷電流検出回路１２３がローレベルのときには、ＡＮＤゲート１５５、１５６の入力はハイレベルとなる。このため、ＡＮＤゲート１５５、１５６の出力はロジック２２の出力がハイレベルのときには、ハイレベルとなり、ロジック２２の出力がローレベルのときには、ローレベルとなる。
【００５６】
このため、ＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cは、ロジック２２の出力によってスイッチングされる。
【００５７】
なお、このとき、ＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1cとＭＯＳトランジスタＭ2a、Ｍ2b、Ｍ2cとは、逆極性のトランジスタであり、共に、ロジック２２の出力がゲートに供給されるため、交互にオンするように動作する。
【００５８】
また、負荷３に流れる負荷電流が所定値より小さいときには、負荷電流検出回路１２３の出力はハイレベルとなる。負荷電流検出回路１２３がハイレベルのときには、ＯＲゲート１５３、１５４の出力は、ロジック２２の出力によらず、ハイレベルとなる。このとき、ＭＯＳトランジスタＭ1b、Ｍ1cは、ｐチャネルＭＯＳトランジスタであるので、常時オフ状態となる。なお、このとき、ＭＯＳトランジスタＭ1aは、ロジック２２の出力によって、スイッチング動作する。
【００５９】
また、負荷電流検出回路１２３がハイレベルのときには、ＡＮＤゲート１５５、１５６の入力はローレベルとなる。このため、ＡＮＤゲート１５５、１５６の出力はロジック２２の出力によらず、ローレベルとなる。よって、ＭＯＳトランジスタＭ2b、Ｍ2cは、常時オフ状態となる。なお、このとき、ＭＯＳトランジスタＭ2aは、ロジック２２の出力によって、スイッチング動作する。
【００６０】
したがって、軽負荷時には、ＭＯＳトランジスタＭ1b、Ｍ1c；Ｍ2b、Ｍ2cはオフし、ＭＯＳトランジスタＭ1aとＭＯＳトランジスタＭ2aのみが動作する。これによって、寄生容量を重負荷時の略１／３とすることができる。よって、軽負荷時の動作を効率よく行うことができる。
【００６１】
なお、本実施例では、第１のスイッチング手段１２１及び第２のスイッチング手段１２２は、各々３つのＭＯＳトランジスタＭ1a、Ｍ1b、Ｍ1c；Ｍ2a、Ｍ2b、Ｍ2cから構成されているが、各々２つ以上のＭＯＳトランジスタのドレイン−ソースを並列接続した構成とすれば、並列接続されるＭＯＳトランジスタの数は制限されるものではない。
【図面の簡単な説明】
【００６２】
【図１】本発明の一実施例のブロック構成図である。
【図２】電源制御ＩＣ１１１のブロック構成図である。
【図３】第１のスイッチング手段１２１及び第２のスイッチング手段１２２の半導体装置に搭載したときの断面図である。
【図４】第１のスイッチング手段１２１及び第２のスイッチング手段１２２の半導体装置に搭載したときの平面図である。
【図５】電源制御ＩＣ１１１の要部のブロック構成図である。
【図６】従来の一例のブロック構成図である。
【図７】電源制御ＩＣ１１のブロック構成図である。
【符号の説明】
【００６３】
２  直流電源、３  負荷
１００  電源装置
１１１  電源制御ＩＣ
１２１  第１のスイッチング手段、１２２  第２のスイッチング手段
【図１】
2005318737.tif 000003
【図２】
2005318737.tif 000004
【図３】
2005318737.tif 000005
【図４】
2005318737.tif 000006
【図５】
2005318737.tif 000007
【図６】
2005318737.tif 000008
【図７】
2005318737.tif 000009