(57)【要約】【課題】読み出し回路を較正し、かつその較正時間を短くすること。【解決手段】本発明の実施形態は、抵抗性クロスポイントメモリ(20)を提供する。抵抗性クロスポイントメモリ(20)は、メモリセル(26)のアレイ(22)と読み出し回路(24)とを含む。読み出し回路(24)は、メモリセル(26)のアレイ内のメモリセル(26)の抵抗をセンシングしてセンス結果を取得し、そのセンス結果に基づいて読み出し回路(24)を較正するように構成される。読み出し回路(24)は、読み出し回路に較正値を供給するアップ／ダウンカウンタ(318,418)を含む。【選択図】図１
2005108418.tif 000002
【特許請求の範囲】
【請求項１】
抵抗性クロスポイントメモリ（２０）であって、
メモリセルのアレイ（２２）と、及び
前記メモリセルのアレイ内のメモリセルの抵抗をセンシングしてセンス結果を取得し、そのセンス結果に基づいて読み出し回路を較正するように構成された読み出し回路（２４）とを含み、
前記読み出し回路が、前記読み出し回路に較正値を供給するアップ／ダウンカウンタ（３１８、４１８）を含む、抵抗性クロスポイントメモリ（２０）。
【請求項２】
前記アップ／ダウンカウンタが、前記読み出し回路の完全較正において粗較正値を供給し、かつ前記読み出し回路の前記完全較正と調整較正において微細較正値を供給するように構成されている、請求項１に記載の抵抗性クロスポイントメモリ。
【請求項３】
前記読み出し回路が、粗較正値と微細較正値の調整を行う完全較正と、前記微細較正値の調整を行う調整較正とを行うように構成されている、請求項１に記載の抵抗性クロスポイントメモリ。
【請求項４】
前記アップ／ダウンカウンタが、アップ／ダウンリップルカウンタであり、前記アップ／ダウンカウンタが、初期較正値にプリセットされ、単一のクロックパルスを受け取って調整較正において微細較正値を調整する、請求項１〜３の何れかに記載の抵抗性クロスポイントメモリ。
【請求項５】
前記読み出し回路が電荷増幅器（３２）を含み、前記アップ／ダウンカウンタが、前記電荷増幅器に較正値を供給するように構成されている、請求項１〜３の何れかに記載の抵抗性クロスポイントメモリ。
【請求項６】
前記読み出し回路が、
センス増幅器と、
電荷増幅器と、
前記センス増幅器と前記電荷増幅器に電気的に結合されたキャパシタと、及び
前記センス増幅器、前記電荷増幅器および前記キャパシタに電気的に結合されたスイッチとを含む、請求項１〜３の何れかに記載の抵抗性クロスポイントメモリ。
【請求項７】
前記抵抗性クロスポイントメモリが、磁気ランダムアクセスメモリである、請求項１〜３の何れかに記載の抵抗性クロスポイントメモリ。
【請求項８】
抵抗性クロスポイントメモリ（２０）を較正する方法であって、
メモリセル（２６）の抵抗をセンシングしてセンス結果を取得するステップと、
前記センス結果をしきい値と比較するステップと、及び
アップ／ダウンカウンタ（３１８、４１８）をクロッキングして較正値を調整するステップとからなる、方法。
【請求項９】
前記センス結果を比較するステップが、前記センス結果を、前記メモリセルの各抵抗状態に近い所定のしきい値であるしきい値と比較するステップを含む、請求項８に記載の方法。
【請求項１０】
前記センス結果を比較するステップが、第１のセンス結果をしきい値と比較するステップを含み、前記しきい値が、完全較正領域、調整較正領域、および無較正領域を決定する、請求項８または９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗性クロスポイントメモリに関する。
【背景技術】
【０００２】
当該技術分野で知られているメモリの１つのタイプは、抵抗性クロスポイントメモリ（ＲＸＰｔＭ）と呼ばれる。ＲＸＰｔＭ内のメモリセルは、論理「０」または論理「１」などの論理状態に対応する抵抗値を提供する。１つの例示的なタイプのＲＸＰｔＭは、磁気ランダムアクセスメモリ（ＭＲＡＭ）である。ＭＲＡＭは、磁気メモリセルを含む不揮発性メモリである。
【０００３】
代表的な磁気メモリセルは、磁性膜の磁化が変更可能な磁性膜の層と、磁化が特定の方向に固定すなわち「ピン留め」された磁性膜の層とを含む。変更可能な磁化を有する磁性膜は、センス層と呼ばれ、ピン留めされる磁性膜は、基準層と呼ばれる。
【０００４】
典型的な磁気メモリは、磁気メモリセルのアレイを含む。磁気メモリセルの行に沿ってワード線が延在し、磁気メモリセルの列に沿ってビット線が延在する。各磁気メモリセルは、ワード線とビット線の交点にある。磁気メモリセルは、センス層の磁化の向きを回転させる磁界をかけることによって、ある論理状態に書き込まれる。磁気メモリセルの論理状態は、メモリセルの抵抗によって示され、この抵抗は、センス層と基準層の相対的な磁化の向きに依存する。
【０００５】
選択された磁気メモリセルの抵抗状態をセンシング（検出）してメモリセルに格納された論理状態を判定するために、読み出し回路が使用される。選択されたメモリセルに電圧を印加し、メモリセルに流れるセンス電流を測定することよって、抵抗状態がセンシングされ得る。抵抗は、センス電流に比例する。
【０００６】
アレイ内のメモリセルの抵抗のセンシングは、信頼できない可能性がある。アレイ内のメモリセルは、多数の並列経路を介して互いに結合される。ある交点における抵抗は、他のワード線とビット線のメモリセルの抵抗と並列なその交点のメモリセルの抵抗に等しい。同じワード線またはビット線に沿って配置されたメモリセルはそれぞれ、一般に、類似の抵抗を被る。
【特許文献１】米国特許第６，１８８，６１５号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
読み出し回路は、寄生抵抗の影響を低減するために較正される。読み出し回路の長い較正時間が、メモリの読み書き操作を妨げる可能性がある。従って、読み出し回路を較正し、較正時間を比較的短くすることが重要である。
【課題を解決するための手段】
【０００８】
本発明の実施形態は、抵抗性クロスポイントメモリを提供する。抵抗性クロスポイントメモリは、メモリセルのアレイと読み出し回路とを含む。読み出し回路は、メモリセルのアレイ内のメモリセルの抵抗をセンシングしてセンス結果を取得し、そのセンス結果に基づいて読み出し回路を較正するように構成される。読み出し回路は、読み出し回路に較正値を供給するアップ／ダウンカウンタを含む。
【０００９】
本発明の実施形態は、以下の図面を参照してよりよく理解される。図面の要素は、互いに対して必ずしも一定の縮尺であるとは限らない。同じ参照符号は、対応する類似の部品を示す。
【発明の効果】
【００１０】
本発明によれば、読み出し回路を較正し、かつその較正時間を短くすることが可能になる。
【発明を実施するための最良の形態】
【００１１】
図１は、本発明による磁気メモリ２０の例示的な実施形態を示す図である。磁気メモリ２０は、読み出し操作の信頼性を高める読み出し回路の較正のための方法および装置を提供する。磁気メモリ２０は、磁気メモリアレイ２２、読み出し回路２４、および書き込み回路（分かりやすくするために図示していない）を含む。磁気メモリアレイ２２は、磁気メモリセル２６を含む。
【００１２】
磁気メモリセル２６は、行と列に配列されており、行はｘ方向に沿って延在し、列はｙ方向に沿って延在する。図面を簡単にするために、比較的少数の磁気メモリセル２６だけを示す。実際には、アレイ２２は、任意の適切なサイズとすることができ、６４ビット幅または１２８ビット幅の動作のような高度な並列動作モードを利用することができる。
【００１３】
例示的な実施形態において、ワード線４０ａ〜４０ｃが、アレイ２２の一方の側の平面でｘ方向に沿って延在し、ビット線４２ａ〜４２ｃが、アレイ２２の隣り合った側の平面でｙ方向に延在する。アレイ２２の各行に１つのワード線４０ａ〜４０ｃがあり、アレイ２２の各列に１つのビット線４２ａ〜４２ｃがある。ワード線４０ａ〜４０ｃとビット線４２ａ〜４２ｃの各交点すなわちクロスポイントに磁気メモリセル２６がある。
【００１４】
磁気メモリセル２６は、何らかの特定タイプのデバイスに限定されない。磁気メモリセル２６は、例えば、スピン依存トンネル接合デバイス、異方性磁気抵抗デバイス、巨大磁気抵抗デバイス、超巨大磁気抵抗デバイス、特別磁気抵抗デバイス（extraordinary magnetoresistive device）、または超大規模磁気抵抗デバイス（very large magnetoresistive device）とすることができる。
【００１５】
例示的な実施形態において、読み出し回路２４は、行デコード回路２８、ステアリング回路３０、直接注入電荷増幅器（ＤＩＣＡ）３２、デジタルセンス増幅器（ＤＳＡ）３４、リセットスイッチ３６、および積分器キャパシタ３８を含む。行デコード回路２８は、ワード線４０ａ〜４０ｃに電気的に結合されており、ステアリング回路３０は、ビット線４２ａ〜４２ｃに電気的に結合されている。ステアリング回路３０は、電荷増幅器出力経路４４を介して電荷増幅器３２に電気的に結合されており、行デコード回路は、４６でアースに電気的に結合されている。
【００１６】
電荷増幅器３２は、第１のアップ／ダウンカウンタ３１８と第２のアップ／ダウンカウンタ４１８を含む。第１のアップ／ダウンカウンタ３１８と第２のアップ／ダウンカウンタ４１８は、読み出し回路を較正するための較正値を供給する。電荷増幅器３２、センス増幅器３４、リセットスイッチ３６、および積分器キャパシタ３８は共に、ノード４８で電気的に結合されている。さらに、センス増幅器３４は、スイッチ制御経路５０を介してリセットスイッチ３６のゲートに電気的に結合されている。リセットスイッチ３６は、５２でＶＤＤに電気的に結合されており、積分器キャパシタ３８は、５４でアースに電気的に結合されている。
【００１７】
メモリデバイス（磁気メモリ）２０は、出力レジスタ５６と入出力（Ｉ／Ｏ）パッド５８を含む。センス増幅器３４の出力は、センス増幅器出力経路６０を介して出力レジスタ５６に電気的に結合されている。出力レジスタ５６は、出力経路６２を介してＩ／Ｏパッド５８に電気的に結合されている。例示的な実施形態では、１つの読み出し回路２４、１つの出力レジスタ５６、および１つの入出力パッド５８だけを示す。他の実施形態では、任意の適切な数の読み出し回路２４、出力レジスタ５６、および入出力パッド５８を含むことができる。
【００１８】
例示的な実施形態において、書き込み回路（図示せず）は、ワード線４０ａ〜４０ｃとビット線４２ａ〜４２ｃに電気的に結合されている。書き込み回路は、選択されたワード線４０ａ〜４０ｃを介して第１の書き込み電流をいずれかの方向に供給し、選択されたビット線４２ａ〜４２ｃを介して第２の書き込み電流をいずれかの方向に供給するように構成されている。
【００１９】
書き込み操作の間、書き込み回路は、１つのワード線４０ａ〜４０ｃと１つのビット線４２ａ〜４２ｃを選択して、クロスポイントに配置されたメモリセル２６のセンス層の磁化の向きを設定または切り換える。書き込み回路は、選択されたワード線４０ａ〜４０ｃに第１の書き込み電流を供給し、選択されたビット線４２ａ〜４２ｃに第２の書き込み電流を供給する。第１の書き込み電流は、選択されたワード線４０ａ〜４０ｃの周りに右手の法則に従って磁界を生成し、第２の書き込み電流は、選択されたビット線４２ａ〜４２ｃの周りに右手の法則に従って磁界を生成する。これらの磁界は組み合わさって、選択されたメモリセル２６のセンス層における磁化の向きを設定または切り換える。
【００２０】
読み出し回路２４は、アレイ２２内のメモリセル２６の抵抗を検出し、検出された抵抗値に対応するカウントなどのセンス結果を提供するように構成されている。例示的な実施形態において、行デコード回路２８は、１つのワード線４０ａ〜４０ｃを選択し、選択されたワード線４０ａ〜４０ｃをアースに電気的に結合するためのスイッチを含む。ステアリング回路３０は、１つのビット線４２ａ〜４２ｃを選択し、選択されたビット線４２ａ〜４２ｃを電荷増幅器３２に電気的に結合するためのスイッチを含む。電荷増幅器３２は、選択されたビット線４２ａ〜４２ｃに一定電圧を供給する。センス電流は、選択されたビット線４２ａ〜４２ｃと選択されたメモリセル２６を通り、選択されたワード線４０ａ〜４０ｃとアースまで流れる。選択されたメモリセル２６を流れるセンス電流は、選択されたメモリセル２６の抵抗に対応する。
【００２１】
キャパシタ３８は、リセットスイッチ３６を介して電源電圧ＶＤＤに対して充電される。キャパシタ３８は、電荷増幅器３２を介して、選択されたメモリセル２６にセンス電流を供給する。例示的な実施形態において、リセットスイッチ３６は、Ｐ型金属酸化物半導体（ＰＭＯＳ）トランジスタである。他の実施形態において、リセットスイッチ３６は、ｎ型金属酸化物半導体（ＮＭＯＳ）などのトランジスタまたは別のタイプのトランジスタの組み合わせとすることができる。
【００２２】
デジタルセンス増幅器３４は、リセットスイッチ３６を制御し、ノード４８の電圧を基準電圧と比較して、センス結果を提供し、出力レジスタ５６に出力信号を供給する。センス操作を開始するために、センス増幅器３４は、リセットスイッチ３６をオンにして、キャパシタ３８を電源電圧ＶＤＤに対して充電する。センス増幅器３４は、リセットスイッチ３６を開き、ノード４８の電圧を基準電圧と比較する。ノード４８の電圧は、センス電流と選択されたメモリセル２６の抵抗に比例した割合で下がる。センス増幅器３４は、ノード４８の電圧が基準電圧に下がるまで計数するカウンタを含む。結果としてのカウントは、選択されたメモリセル２６の抵抗に対応する。
【００２３】
例示的な実施形態において、直接注入電荷増幅器３２は、選択されたビット線４２ａ〜４２ｃの選択されていないメモリセル２６の電位を維持しながら、選択されたメモリセル２６に電流を供給する。この電位は、アレイ２２の選択されていない行と列に印加される電位に等しい。電荷増幅器３２が、選択されたビット線４２ａ〜４２ｃに一定電圧を印加するので、結果として一定のセンス電流が、選択されたメモリセル２６に供給される。デジタルセンス増幅器３４は、信号積分時間を測定する。信号積分時間は、部分的には、第１の状態Ｒまたは第２の状態Ｒ＋△Ｒである、選択されたメモリセル２６の抵抗の関数である。デジタルセンス増幅器３４は、メモリセル２６の抵抗状態を判定し、従って信号積分時間を１つまたは複数のしきい値と比較することによってメモリセル２６に記憶された論理値を判定することができる。デジタルセンス増幅器３４の出力は、出力レジスタＤＯＵＴに供給され、出力レジスタＤＯＵＴは、磁気メモリ２０のＩ／Ｏパッド５８に結合される。
【００２４】
例示的な実施形態において、各ステアリング回路３０は、各ビット線４２ａ〜４２ｃを定電圧源または電荷増幅器３２のいずれかに接続する１組のスイッチを含む。各ステアリング回路３０は、選択されたビット線４２ａ〜４２ｃを電荷増幅器３２に接続するための１つのスイッチだけを選択する。他のすべての（選択されていない）ビット線４２ａ〜４２ｃは、定電圧源に接続される。一実施形態において、定電圧源は、外部回路から供給される。
【００２５】
読み出し操作中に、行デコード回路２８はワード線４０ａ〜４０ｃを選択し、ステアリング回路３０はビット線４２ａ〜４２ｃを選択する。センス増幅器３４は、リセットスイッチ３６をオンにしてキャパシタ３８をＶＤＤに対して充電する。センス増幅器３４は、リセットスイッチ３６を開き、カウンタにクロック信号を供給する。電荷増幅器３２は、選択されたメモリセル２６の両端に一定電圧を供給し、選択されたメモリセル２６を流れるセンス電流を供給する。センス電流は、キャパシタ３８によって、電荷増幅器３２を介して、選択されたメモリセル２６に供給される。センス増幅器３４は、ノード４８の電圧をしきい値電圧と比較し、ノード４８の電圧がしきい値電圧に達したときにカウンタへのクロック信号の供給を停止する。結果として得られたカウントをしきい値と比較して、選択されたメモリセルの論理状態を取得し、読み出し回路２４を較正する必要があるか否かを判定する。得られたカウントがしきい値を超えた場合には、大較正（large calibration）と呼ばれる完全な較正、または小較正（small calibration）と呼ばれる調整較正を行って電荷増幅器を較正する。
【００２６】
大較正は、第１のアップ／ダウンカウンタ３１８と第２のアップ／ダウンカウンタ４１８のカウントを調整する。大較正の間に、電荷増幅器３２の粗較正を変更するために第１のアップ／ダウンカウンタ３１８が調整され、電荷増幅器３２の微細較正を変更するために第２のアップ／ダウンカウンタ４１８が調整される。小較正は、第２のアップ／ダウンカウンタ４１８のカウントを調整する。小較正の間に、電荷増幅器３２の微細較正を変更するために第２のアップ／ダウンカウンタ４１８が調整される。
【００２７】
図２は、７０で示したアレイ部分の例示的な実施形態を示す図である。アレイ部分７０は、ワード線４０ａ、メモリセル２６、およびビット線４２ａを含む。メモリセル２６は、ワード線４０ａとビット線４２ａとの間にある。例示的な実施形態において、ワード線４０ａとビット線４２ａは互いに直交する。他の実施形態において、ワード線４０ａとビット線４２ａは、互いに他の適切な角度関係で配置されてもよい。
【００２８】
例示的な実施形態において、ワード線４０ａとビット線４２ａは、読み出し回路２４と書き込み回路に電気的に結合される。書き込み回路は、ワード線４０ａとビット線４２ａに書き込み電流を供給して、ワード線４０ａとビット線４２ａの周りとメモリセル２６に、右手の法則に従って磁界を生成する。磁界は、組み合わさってメモリセル２６の状態を設定するか、または切り換える。
【００２９】
図３は、アレイ部分７０の例示的な実施形態の断面図である。アレイ部分７０は、ワード線４０ａとビット線４２ａとの間にあるメモリセル２６を含む。メモリセル２６は、センス層７２、スペーサ層７４、および基準層７６を含む。スペーサ層７４は、センス層７２と基準層７６との間にある。センス層７２は、ワード線４０ａと隣接しており、基準層７６は、ビット線４２ａと隣接している。センス層７２は、変更可能な磁化の向きを有し、基準層７６は、ピン留めされた磁化の向きを有する。
【００３０】
例示的な実施形態において、メモリセル２６は、読み出し操作中に電荷が突き抜ける絶縁隔壁層であるスペーサ層７４を備えた磁気トンネル接合（ＭＴＪ）スピントンネルデバイスである。スペーサ層７４の電荷の突き抜けは、メモリセル２６の両端に印加される電圧に応じて生じる。代替の実施形態において、ＧＭＲ構造は、スペーサ層７４が銅などの導体であるメモリセル２６に使用され得る。
【００３１】
図４は、２６で抵抗器によって表された選択されたメモリセルの読み出し操作におけるセンス増幅器３４の例示的な実施形態を示す図である。センス増幅器３４は、スイッチ制御経路５０を介して制御信号を供給して、リセットスイッチ３６をオン（導通）またはオフ（非導通）にする。リセットスイッチ３６が活性化されると、電源電圧ＶＤＤが積分器キャパシタ３８に印加される。積分器キャパシタ３８は、第１の電流がリセットスイッチ３６と選択されたメモリセル２６を介して第１の経路Ｐ１を流れる際に、充電される。リセットスイッチ３６がオフにされた後、センス電流Ｉｓを含む第２の電流が、積分器キャパシタ３８から供給される。第２の電流は、第２の経路Ｐ２を流れ、選択されたメモリセル２６を流れるセンス電流Ｉｓと、アレイ２２からの寄生電流Ｉｐを含む。選択されたメモリセル２６に印加されるセンス電圧Ｖｓ’が、印加されるアレイ電圧Ｖｓと正確には等しくないので、アレイ２２からの寄生電流Ｉｐが生じる可能性がある。ノード４８の積分器電圧Ｖｉｎｔｇが、選択されたメモリセル２６の両端の電圧よりも大きい間は、キャパシタ３８は、線形積分器として機能する。
【００３２】
例示的な実施形態において、直接注入電荷増幅器３２は選択されたメモリセル２６の両端のセンス電圧Ｖｓ’を制御する。センス電圧Ｖｓ’は第２の電流に依存しない。選択されていないワード線４０ａ〜４０ｃとビット線４２ａ〜４２ｃには定電圧Ｖｓが印加され、その結果、メモリセル２６’の両端に等しい電圧が印加される。等しい電圧により、寄生電流Ｉｐはセンス電流Ｉｓよりも実質的に低くなる。直接注入電荷増幅器３２は、選択されたメモリセル２６の両端の電圧Ｖｓ’をＶｓと等しい値に維持し、そのため選択されていないメモリセル２６’の両端の電圧Ｖｓ−Ｖｓ’、それ故に寄生電流Ｉｐは最小にされる。直接注入電荷増幅器３２を流れる電流は、センス電圧Ｖｓ’の変動の補正または調整をする必要なしに、選択されたメモリセル２６の抵抗に正比例する。直接注入電荷増幅器３２は、選択されたビット線の電圧Ｖｓ’を設定値まで制御して、広い範囲のセンス電流にわたってセンス電圧Ｖｓ’の変動を最小にするための高利得負帰還増幅器を含む。
【００３３】
メモリセル２６の抵抗値と積分器キャパシタ３８の静電容量値は、リセットスイッチ３６が開かれた後でキャパシタ３８がどのくらい迅速に放電されるかを決定する。メモリセル２６がＲ＋△Ｒの抵抗を有するときよりもメモリセル２６がＲの抵抗を有するときの方が、キャパシタ３８は速く放電する。
【００３４】
センス増幅器３４は、センス増幅器コントローラ１００、Ｎビットカウンタ１０２、プリセットレジスタ１０４、しきい値比較ロジック１０６、コンパレータ１０８、クロック１１０、およびクロックゲート１１２を含む。センス増幅器コントローラ１００は、しきい値比較ロジック１０６とプリセットレジスタ１０４と電気的に連絡し、カウンタバス１０１を介してＮビットカウンタ１０２に電気的に結合される。さらに、センス増幅器コントローラ１００は、ゲート制御経路１０３を介してクロックゲート１１２に電気的に結合され、スイッチ制御経路５０を介してリセットスイッチ３６のゲートに電気的に結合される。Ｎビットカウンタ１０２は、しきい値比較バス１０７を介してしきい値比較ロジック１０６に電気的に結合され、カウント値を転送するためのプリセットレジスタバス１０９を介してプリセットレジスタ１０４に電気的に結合される。さらに、Ｎビットカウンタは、ゲート制御クロック信号を受け取るために、ゲート出力経路１０５を介してクロックゲート１１２に電気的に結合される。クロック１１０は、クロック出力経路１１１を介してクロックゲート１１２に電気的に結合され、コンパレータ１０８は、クロック信号をゲート制御するために、コンパレータ出力経路１１３を介してクロックゲート１１２に電気的に結合される。
【００３５】
リセットスイッチ３６を通るドレイン−ソース間経路は、ＶＤＤとノード４８に電気的に結合される。ノード４８は、センス増幅器３４のコンパレータ１０８に電気的に結合される。さらに、ノード４８は、直接注入電荷増幅器３２、および５４でアースに結合されたキャパシタ３８に電気的に結合される。電荷増幅器３２は、電荷増幅器出力経路４４とステアリング回路３０（図４には示されない）を介してメモリセル２６に電気的に結合される。
【００３６】
センス増幅器３４は、選択されたメモリセル２６の抵抗状態、それ故に選択されたメモリセル２６に格納された論理値を判定するための積分時間を測定する。コンパレータ１０８は、キャパシタ電圧ＶｉｎｔｇをＤＣ基準電圧Ｖｒｅｆと比較するためのものである。クロック１１０は、カウンタ１０２にカウンタ値をクロック周波数で増分させる。リセットスイッチ３６がオフにされたときにクロック１１０が開始され、キャパシタ電圧Ｖｉｎｔｇが基準電圧Ｖｒｅｆと等しいときにクロック１１０が停止される場合、カウンタ１０２に格納されたカウンタ値は、積分器キャパシタ３８の電圧Ｖｉｎｔｇが基準電圧Ｖｒｅｆまで減衰する時間の長さを示す。
【００３７】
Ｎビットプリセットレジスタ１０４は、カウンタ１０２の内容を一時的に格納し、プリセットレジスタ１０４の内容をカウンタ１０２にロードすることができる。また、プリセットレジスタ１０４は、コントローラ１００により、初期化または２の補数加算などのための特定の値でロードされることもできる。他の実施形態において、磁気メモリ２０のＩ／Ｏパッドを通じて特定の値を供給することができる。
【００３８】
コントローラ１００は、リセットスイッチ３６、カウンタ１０２、ゲート１１２、プリセットレジスタ１０４、およびしきい値比較ロジック１０６を制御する。コントローラ１００の制御下で、読み出し回路２４は、読み出し操作と較正値の測定を含む様々なモードで動作する。他の実施形態において、磁気メモリ２０のＩ／Ｏパッドを通じて様々なモードを選択することができる。
【００３９】
読み出し操作を実行する前に、負のしきい値が、カウンタ１０２に予めロードされる。読み出し操作の後、カウンタ値の最上位ビットは、選択されたメモリセル２６に格納された論理値を表す。カウンタ１０２の最上位ビットの出力ＤＯＵＴは、レジスタ５６に結合される。
【００４０】
別の実施形態において、読み出し操作を実行する前に、カウンタ１０２が、０の値に初期化される。読み出し操作の後、カウンタ値の大きさが、論理「０」および論理「１」を表すしきい値と比較され、選択されたメモリセル２６に格納された論理値を判定する。論理値を表す出力ＤＯＵＴが、レジスタ５６に結合される。
【００４１】
単一のセンス操作を実行するか、または複数のセンス操作と書き込み操作を実行することによって、読み出し操作を実行することができる。例示的な実施形態において、読み出し操作を実行してセンス結果較正値を取得する。較正値は、センス操作が実行された後のカウンタ１０２に格納されたカウンタ値に対応する。較正値は、積分器キャパシタ３８の電圧Ｖｉｎｔｇが基準電圧Ｖｒｅｆまで減衰する時間の長さに対応する。
【００４２】
しきい値比較ロジック１０６は、最大しきい値と最小しきい値を格納する。較正値が最大しきい値の範囲外にある場合には、読み出し回路２４の大誤差較正（large error calibration）が実行される。較正値が最大しきい値と最小しきい値との間にある場合には、読み出し回路２４の小誤差較正（small error calibration）が実行される。
【００４３】
最大しきい値は、最大上限しきい値と最大下限しきい値を含む。較正値が最大上限しきい値より大きく、または最大下限しきい値未満の場合は、読み出し回路の大誤差較正が実行される。
【００４４】
最小しきい値は、最小上限しきい値と最小下限しきい値を含む。較正値が、最大下限しきい値以上で最小下限しきい値未満の場合、あるいは最小上限しきい値より大きく最大上限しきい値以下の場合に、読み出し回路の小誤差較正が実行される。
【００４５】
大誤差較正と小誤差較正は、選択されたおよび選択されていない行または列に結合され、かつ読み出し回路２４の読み出し性能に悪影響を及ぼす可能性のある構成要素の性能を最適化するかまたは整合させる。例示的な実施形態において、大誤差較正と小誤差較正は、選択された列４２ａ〜４２ｃに結合された選択されていない行４０ａ〜４０ｃから結果として生じる意図しない電流漏れを補正し、この場合、選択されていない行は、電流漏れ経路を提供する可能性のあるメモリセル２６などの選択されていない構成要素に結合される。
【００４６】
例示的な実施形態において、磁気メモリ２０の回路パラメータは、２００ｎＡ〜５００ｎＡのセンス電流範囲、３．３Ｖの電源電圧ＶＤＤ、１．０ボルトの基準電圧Ｖｒｅｆ、１００ＭＨｚのクロック周波数を有するクロック１１０、および９ビット幅のカウンタ１０２に対応するような大きさになっている。２００ｎＡの最小ＤＣセンス電流は、各クロックの刻みが１０ナノ秒に等しい状態で２．３Ｖスイング（ＶＤＤ−Ｖｒｅｆ）のキャパシタ３８のキャパシタンスＣを５１２のレベルで判定する。４００ｎＡのセンス電流Ｉｓは基準論理「１」を表し、３５０ｎＡのセンス電流Ｉｓは基準論理「０」を表す。これらのセンス電流値は、クロック１１０の周波数に依存するカウンタ値（ＣＮＴ）、電圧スイング（ＶＤＤ−Ｖｒｅｆ）、およびキャパシタ３８の静電容量値に対応する。例示的な実施形態において、基準論理「１」は、２５５のカウンタの刻みに対応し、基準ロジック「０」は、２９２のカウンタの刻みに対応する。中間のカウンタ値は、ほぼ２７３のカウンタの刻みに対応する。
【００４７】
最大下限しきい値、最小下限しきい値、最小上限しきい値、および最大上限しきい値は、しきい値比較ロジック１０６に格納されたにカウンタ値に対応する。例示的な実施形態において、最小しきい値は、論理「０」と論理「１」との間のカウンタ値中間点の約２％（例えば、５のカウンタの刻み）を使用して計算され、最大しきい値は、カウンタ値中間点の約１０％（例えば、２７のカウンタの刻み）を使用して計算される。
【００４８】
論理「０」を読み出す間の読み出し回路２４の較正を示す１つの例において、較正値が、３１９のカウンタの刻みの最大上限しきい値よりも大きいか、または２６５のカウンタの刻みの最大下限しきい値よりも小さい場合には、読み出し回路２４の大誤差較正が実行される。較正値が、２６５のカウンタの刻みの最大下限しきい値以上で２８７のカウンタの刻みの最小下限しきい値未満の場合、あるいは２９７のカウンタの刻みの最小上限しきい値より大きく３１９のカウンタの刻みの最大上限しきい値以下の場合には、論理「０」を読み出すための読み出し回路の小誤差較正が実行される。較正値が２８７のカウンタの刻み以上で、かつ２９７のカウンタの刻み以下の場合には、大誤差較正と小誤差較正は実行されず、読み出し「０」は有効である。別の例において、論理「１」を読み出す間に読み出し回路２４の較正を実行することができる。
【００４９】
他の実施形態において、有効な読み出しのための他の適切な値、ならびに最大下限しきい値、最小下限しきい値、最小上限しきい値、および最大上限しきい値のための他の適切な値を使用することができる。また、他の実施形態において、有効な読み出しのための値、ならびに最大下限しきい値、最小下限しきい値、最小上限しきい値、および最大上限しきい値のための値は、磁気メモリ２０のＩ／Ｏパッドを通じてコントローラ１００としきい値ロジック１０６に供給され得る。
【００５０】
本明細書で説明されたタイプのセンス増幅器は、２００１年２月１３日にPerner他に発行された「ＭＲＡＭ Device Including Digital Sense Amplifiers」と題する特許文献１に開示されている。
【００５１】
図５は、メモリセル２６が特定の抵抗値を有する確率（ｐ）を示し、かつ第１の結果カウントの５つのカテゴリを示す別の実施形態のグラフである。このグラフは、１５０において低い抵抗状態に書き込まれ、１５２において高い抵抗状態に書き込まれた後の、特定のメモリセル２６が特定の抵抗値を有する確率（ｐ）を示す。抵抗は、０パーセントから１００パーセントの抵抗値のサンプルでプロットされている。抵抗の目盛は、５つの領域に分けられており、これらの領域は、第１のカウントの５つのカテゴリである。
【００５２】
カテゴリ１５４において、抵抗値がきわめて小さく、カテゴリ１５４は短絡されたメモリセル２６を表す。センス増幅器３４は、メモリデバイス２０を制御して読み出し回路２４を大較正で速やかに較正する。較正後に、選択されたメモリセル２６を再びセンシングする。短絡カテゴリ１５４がｎ回（例えば、定義された回数）示された場合、センス増幅器３４は、選択されたメモリセル２６が短絡していることを示すフラグをセットする。
【００５３】
カテゴリ１５６において、抵抗値は、短絡したメモリセル２６の抵抗値よりも大きい。しかしながら、抵抗値は、無較正領域１５８に分類されるほど十分に大きくはない。カテゴリ１５６は、小較正または調整較正領域を表す。センス増幅器３４は、メモリデバイス２０を制御して読み出し回路２４を調整較正で速やかに較正する。メモリデバイス２０は、センス結果を使用し、センス結果を使用して読み出し操作を続ける。
【００５４】
カテゴリ１５８は、較正が不要であることを示す抵抗値を表す。カテゴリ１５８は、低抵抗状態と高抵抗状態を含む無較正領域である。メモリデバイス２０は、センス結果を使用して読み出し操作を続ける。
【００５５】
カテゴリ１６０において、抵抗値は、開放状態のメモリセル２６の抵抗値よりも小さい。しかしながら、抵抗値は、無較正領域１５８に分類されるほど十分に小さくない。カテゴリ１６０は、小較正領域を表す。センス増幅器３４は、メモリデバイス２０を制御して読み出し回路２４を調整較正で速やかに較正する。メモリデバイス２０は、センス結果を使用して読み出し操作を続ける。
【００５６】
カテゴリ１６２において、抵抗値はきわめて高く、カテゴリ１６２は、開放状態のメモリセル２６を表す。センス増幅器３４は、メモリデバイス２０を制御して読み出し回路２４を大較正で速やかに較正する。較正後に、選択されたメモリセル２６を再びセンシングする。開放カテゴリ１６２がｎ回示された場合、センス増幅器３４は、センシングされた抵抗値が開放であることを示すフラグをセットする。
【００５７】
この実施形態において、しきい値比較ロジック１０６は、メモリセル２６を介してセンシングされた抵抗値の５つのカテゴリを区別するためのしきい値を含む。一実施形態において、しきい値は、メモリデバイス２０内のメモリセル２６の代表的なサンプルから計算される。選択されたメモリセル２６は、低抵抗状態と高抵抗状態でセンシングされる。センシングされた抵抗値は、５つのカテゴリの境界を判定するための標準偏差などの所定の基準を使用して５つのカテゴリに分割される。計算されたしきい値は、第１のカウントを５つの領域のいずれかに分類するためにしきい値比較ロジック１０６に格納される。
【００５８】
図６は、直接注入電荷増幅器３２の例示的な実施形態を示す図である。電荷増幅器３２は、ＰＭＯＳ差動増幅器、粗較正回路２０２、および微細較正回路２０４を含む。ＰＭＯＳ差動増幅器は、制御された電流経路をもたらす第１、第２および第３のＰＭＯＳトランジスタ２０６ａ、２０６ｂおよび２０６ｅ、ならびに第１および第２のＮＭＯＳトランジスタ２０６ｃおよび２０６ｄを含む。ＰＭＯＳトランジスタ２０６ａおよび２０６ｂは、第１および第２のＰＭＯＳトランジスタ２０６ａおよび２０６ｂのバックゲートバイアスの制御を可能にする基板内の分離ｎ型ウェル内にある。ＰＭＯＳトランジスタ２０６ａおよび２０６ｂのゲートを通って延びる矢印は、分離ウェルへの接続を模式的に表す。基板は、ＮＭＯＳトランジスタ２０６ｃと２０６ｄに共通である。
【００５９】
差動増幅器には、帰還ループを使用して出力を制御するためにゲインを高めるための２つのトランジスタ２０８ａおよび２０８ｂを含む第２段の増幅器回路が続く。帰還ループは、第２段のトランジスタ２０８ａおよび２０８ｂと、それらに続く電流源トランジスタ２１０と、第１のＰＭＯＳトランジスタ２０６ａを含む。第２段のトランジスタ２０８ａおよび２０８ｂは、電流源トランジスタ２１０のゲートに制御信号を供給する。帰還信号は、電流源トランジスタ２１０を介して第１のＰＭＯＳトランジスタ２０６ａに供給される。
【００６０】
高利得増幅器を扱う結果として、閉ループ安定性が問題になる可能性がある。周波数補償構成要素は、第２段のトランジスタ２０８ａおよび２０８ｂの安定性を制御する抵抗器回路２１２とコンデンサ回路２１４とを含む。抵抗器回路２１２とコンデンサ回路２１４は、第２段のトランジスタ２０８ａおよび２０８ｂの高周波利得を下げ、それにより閉ループ演算増幅器が不安定になるのを防ぐ。
【００６１】
電流源トランジスタ２１０は、第２段のトランジスタ２０８ａおよび２０８ｂならびにコンデンサ回路２１４に結合されたゲートを含む。電流源トランジスタ２１０を通るドレイン−ソース間経路は、電荷増幅器出力経路４４を介して第１のＰＭＯＳトランジスタ２０６ａのゲートに電気的に結合される。また、電流源トランジスタ２１０を通るドレイン−ソース間経路は、メモリデバイス２０のノード４８に電気的に結合される。
【００６２】
通常の動作では、電源電圧ＶＤＤが、第３のＰＭＯＳトランジスタ２０６ｅと第２段のトランジスタ２０８ａに供給される。第３のＰＭＯＳトランジスタ２０６ｅのゲートにＢＩＡＳ電圧が印加され、第２のＰＭＯＳトランジスタ２０６ｂのゲートにセンス電圧Ｖｓが供給される。電荷増幅器３２は、第１のＰＭＯＳトランジスタ２０６ａのゲートと第２のＰＭＯＳトランジスタ２０６ｂのゲートとの間の差動増幅器の入力間の実質的な短絡によって電荷増幅器出力経路４４のセンス電圧Ｖｓを維持するように動作する。電荷増幅器出力経路４４は、選択されたメモリセル２６に電気的に結合されている。
【００６３】
キャパシタ３８（図４）は、ノード４８に電気的に結合されており、電流源トランジスタ２１０を介して電荷増幅器出力経路４４と選択されたメモリセル２６にセンス電流を供給する。電荷増幅器３２は、電流源トランジスタ２１０を流れる電流を調整し、電流源トランジスタ２１０を流れる電流を一定時間保持することによって、電荷増幅器出力経路４４の電圧をセンシングして制御する。センス電流は、キャパシタ３８を放電するために、電流源トランジスタ２１０と選択されたメモリセル２６を流れる。センス増幅器３４は、ノード４８の電圧をセンシングして基準電圧と比較し、センス結果を取得する。
【００６４】
粗較正回路２０２は、粗オフセット補正を実行する。粗較正回路２０２は、バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−を、第１と第２のＰＭＯＳトランジスタ２０６ａと２０６ｂの分離ウェルに印加することによって、粗オフセット補正を実行する。バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−のレベルは、粗較正回路２０２の第１のアップ／ダウンカウンタ値に従って設定される。一実施形態において、第１のアップ／ダウンカウンタは、アップ／ダウンリップルカウンタである。バックゲートバイアス電圧の変動に対するオフセット電圧の変化の感度は、かなり大きくすることができる。したがって、バックゲートバイアス電圧Ｖｃｃ＋とＶｃｃ−の印加は、オフセット電圧の粗補正を行うのに良好に適している。
【００６５】
微細較正回路２０４は、微細オフセット補正を実行する。微細オフセット補正は、差動増幅器内のトランジスタ２０６ａ〜２０６ｅのインピーダンスを調整することにより実行される。インピーダンス調整の量は、微細較正回路２０４の第２のアップ／ダウンカウンタ値によって決定される。一実施形態において、第２のアップ／ダウンカウンタは、アップ／ダウンリップルカウンタである。
【００６６】
図７は、粗較正回路２０２の一実施形態を示す図である。粗較正回路２０２は、ＰＭＯＳトランジスタ２０６ａおよび２０６ｂの分離ウェルのためのバックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−を生成するための１対のプログラム可能な分圧器３００および３１０を含む。各分圧器３００および３１０は、動作電位源（ＶＤＤ）と基準電位（ＧＮＤ）との間に接続される。
【００６７】
第１の分圧器３００は、上側および下側トランジスタ３０２および３０４と、異なるドレイン−ソース間経路抵抗を有する４つの中間トランジスタ３０６ａ〜３０６ｄとによって構成される。数字１／１０、２／１０、４／１０、および８／１０は、トランジスタの長さと幅のサイズを表す。トランジスタのサイズの違いは、一般に、分圧器比率を設定する。中間トランジスタ３０６ａ〜３０６ｄの様々な組み合わせをオンにすることにより、第１のノードＸとアースＧＮＤとの間の電圧降下Ｖｃｃ＋が変化する。電圧降下Ｖｃｃ＋は、第１のＰＭＯＳトランジスタ２０６ａの分離ウェルに印加される。
【００６８】
また、第２の分圧器３１０は、上側および下側トランジスタ３１２および３１４と、異なるドレイン−ソース間経路抵抗を有する４つのの中間トランジスタ３１６ａ〜３１６ｄとを含む。中間トランジスタ３１６ａ〜３１６ｄの様々な組み合わせをオンにすることにより、第２のノードＹとアースＧＮＤとの間の電圧降下Ｖｃｃ−が変化する。電圧降下Ｖｃｃ−は、第２のＰＭＯＳトランジスタ２０６ｂの分離ウェルに印加される。
【００６９】
中間トランジスタ３０６ａ〜３０６ｄおよび３１６ａ〜３１６ｄは、第１のアップ／ダウンカウンタ３１８からの第１のカウントと出力３２０ａ〜３２０ｄとに従ってオン／オフされる。第１のカウントは、第１と第２のＰＭＯＳトランジスタ２０６ａと２０６ｂの分離ウェルに印加されるバックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−を決定する。第１のアップ／ダウンカウンタ３１８の第５の出力３２０ｅは、下側トランジスタ３０４および３１４を制御し、そのため正または負の補正を実行することができる。粗較正回路２０２は、バックゲートバイアス電圧Ｖｃｃ＋およびＶｃｃ−を２５（すなわち３２）もの異なるレベルまで制御する。
【００７０】
図８は、微細較正（すなわち、小較正）回路２０４の一実施形態を示す図である。微細較正回路２０４は、第１と第２の電流ミラーを形成するために、第１および第２のＮＭＯＳトランジスタ２０６ｃおよび２０６ｄとそれぞれ結合する第１および第２のプログラム可能な回路４００および４１０を含む。プログラム可能な回路４００は、第１の１対のトランジスタ４０２および４０４と、異なるドレイン−ソース間経路抵抗を有する４つの中間トランジスタ４０６ａ〜４０６ｄとによって構成される。中間トランジスタ４０６ａ〜４０６ｄの様々な組み合わせをオンにすることにより、第１の電流ミラーのインピーダンスレベルが変化する。
【００７１】
第２の電流ミラー４１０は、第２の１対のトランジスタ４１２および４１４と、異なるドレイン−ソース間経路抵抗を有する４つの中間トランジスタ４１６ａ〜４１６ｄによって構成される。中間トランジスタ４１６ａ〜４１６ｄの異なる組み合わせをオンにすることにより、第２の電流ミラーのインピーダンスレベルが変化する。
【００７２】
通常の動作モード中、中間トランジスタ４０６ａ〜４０６ｄおよび４１６ａ〜４１６ｄは、第２のアップ／ダウンカウンタ４１８からの第２のカウントと出力４２０ａ〜４２０ｄとに従ってオン／オフされる。第２のカウントは、差動増幅器内のトランジスタ２０６ａ〜２０６ｅのインピーダンスを決定する。第２のアップ／ダウンカウンタ４１８の第５の出力４２０ｅは、トランジスタ４０４および４１４を制御し、そのため正または負の補正を実行することができる。微細較正回路２０４は、トランジスタのインピーダンスを２５もの異なるレベルまで制御することができる。
【００７３】
大較正は、第１のアップ／ダウンカウンタ３１８と第２のアップ／ダウンカウンタ４１８のカウントを調整する。カウントは、アップ／ダウン信号を３２４と４２４で提供し、クロック信号を３２２と４２２で供給することによって、増分または減分される。小較正すなわち調整較正は、第２のアップ／ダウンカウンタ４１８のカウントを調整する。カウントは、アップ／ダウン信号を４２４で提供し、クロック信号を４２２で供給することによって、増分または減分される。３２２と４２２で供給されるクロック信号は、単一のクロックパルスまたは複数のクロックパルスとすることができる。アップ／ダウン信号３２４および４２４ならびにクロック信号３２２および４２２は、センス増幅器３４から供給される。他の実施形態において、アップ／ダウン信号３２４および４２４ならびにクロック信号３２２および４２２は、別個の回路によって供給される。
【００７４】
例示的な実施形態において、第１のアップ／ダウンカウンタ３１８は、プリセットレジスタ３２６からの値でもってプリセットされる。第２のアップ／ダウンカウンタ４１８は、プリセットレジスタ４２６からの値でもってプリセットされる。プリセットレジスタは、読み出し回路２４の初期較正のために特定の値でセットされる。他の実施形態において、磁気メモリ２０のＩ／Ｏパッド５６を通じて特定の値が供給されてもよい。
【００７５】
第１のアップ／ダウンカウンタ３１８と第２のアップ／ダウンカウンタ４１８が、プリセットレジスタ３２６および４２６からの初期較正のためにプリセットされた後で、大較正が実行される。大較正は、２段階で実行される。第１段階の間に、粗較正回路２０２を変化させるために第１のアップ／ダウンカウンタ３１８のカウントが調整される。第２段階の間に、微細較正回路２０４を変化させるために第２のアップ／ダウンカウンタ４１８のカウントが調整される。粗較正回路２０２と微細較正回路２０４の各調整後に、選択されたメモリセル２６のセンス操作が実行される。
【００７６】
大較正の第１段階の間に、選択されたメモリセル２６にセンス操作を実行して、較正センス結果が得られる。較正センス結果は、中間較正しきい値と比較される。このセンス結果が較正しきい値より大きく、前のセンス結果も較正しきい値より大きかった場合には、第１のアップ／ダウンカウンタ３１８が１カウントだけ減分され、第１段階のプロセスが繰り返される。センス結果が較正しきい値より小さく、前のセンス結果も較正しきい値より小さかった場合には、第１のアップ／ダウンカウンタ３１８は１カウントだけ増分され、第１段階のプロセスが繰り返される。センス結果が較正しきい値と等しいか、またはセンス結果が、前のセンス結果から現行センス結果に、較正しきい値より大きいものから小さいものへ、あるいは小さいものから大きいものになった場合には、大較正の第１段階が完了する。
【００７７】
大較正の第２段階の間に、選択されたメモリセル２６にセンス操作を実行して、較正センス結果が得られる。センス結果は、中間較正しきい値と比較される。センス結果が較正しきい値より大きく、前のセンス結果も較正しきい値より大きかった場合には、第２のアップ／ダウンカウンタ４１８は、１カウントだけ減分され、第２段階のプロセスが繰り返される。センス結果が較正しきい値より小さく、前のセンス結果も較正しきい値より小さかった場合には、第２のアップ／ダウンカウンタ４１８が１カウントだけ増分され、第２段階のプロセスが繰り返される。センス結果が較正しきい値と等しいか、またはセンス結果が、前のセンス結果から現行センス結果に、較正しきい値より大きいものから小さいものへ、あるいは小さいものから大きいものになった場合には、大較正の第２段階が完了する。大較正の第２段階が完了した後で、大較正が完了する。
【００７８】
図９は、読み出し回路２４の例示的な読み出し操作と較正を示すフローチャートである。５００において、読み出し回路２４は、選択されたワード線４０ａ〜４０ｃと選択されたビット線４２ａ〜４２ｃによって交差されたメモリセル２６を選択する。選択されたワード線４０ａ〜４０ｃは、アースに結合され、選択されたビット線４２ａ〜４２ｃは、電荷増幅器３２に結合される。
【００７９】
５０２において、読み出し回路２４は、選択されたメモリセル２６にセンス操作を実行して、センス結果を取得する。センス結果は、キャパシタ３８の電圧が基準電圧Ｖｒｅｆに減衰するまでの時間の長さを測定することによって得られる。センス結果は、基準電圧Ｖｒｅｆまで減衰する時間に対応するカウントである。
【００８０】
５０４において、読み出し回路２４は、センス結果が最大上限しきい値と最大下限しきい値との間にあるか否かを判定する。センス結果が、最大上限しきい値以下で、かつ最大下限しきい値以上の場合、読み出し回路２４は、５０６において、センス結果が最小上限しきい値と最小下限しきい値との間にあるか否かを判定する。センス結果が、最小上限しきい値以下で、かつ最小下限しきい値以上の場合、読み出し回路は較正を必要とせず、５０８において読み出し操作が続行する。
【００８１】
センス結果が、最小下限しきい値と最小上限しきい値の範囲外である場合には、読み出し回路の較正が必要である。５１０において、センス結果が最小下限しきい値よりも小さい場合には、５１２において、第２のアップ／ダウンカウンタ４１８は、クロックパルス４２２と信号４２４を受け取って、第２のアップ／ダウンカウンタ４１８を増分する。センス結果が最小上限しきい値よりも大きい場合には、５１６において、第２のアップ／ダウンカウンタ４１８は、クロックパルス４２２と信号４２４を受け取って、アップ／ダウンカウンタを減分する。読み出し操作は、５０８において、センス結果を使用して続行する。
【００８２】
センス結果が、最大下限しきい値と最大上限しきい値の範囲外である場合には、読み出し回路２４の大較正が必要である。５２０において、第１および第２のアップ／ダウンカウンタ３１８および４１８は、クロックパルス３２２および４２２と、信号３２４および４２４とを受け取って、大較正においてアップ／ダウンカウンタ３１８および４１８を増分および減分する。５０２において、別のセンス操作が行われ、この方法は、センス結果が、最大下限しきい値と上限しきい値の範囲内に入るか、またはメモリセル２６に開放または短絡のフラグが立てられるまで繰り返される。
【図面の簡単な説明】
【００８３】
【図１】本発明による磁気メモリの例示的な実施形態を示す図である。
【図２】アレイ部分の例示的な実施形態を示す図である。
【図３】アレイ部分の例示的な実施形態の断面図である。
【図４】センス増幅器の例示的な実施形態を示す図である。
【図５】メモリセルが特定の抵抗値を有する確率と、第１のカウントの５つのカテゴリを示すグラフである。
【図６】デジタルオフセット較正を有する直接注入電荷増幅器の例示的な実施形態を示す図である。
【図７】粗較正回路の例示的な実施形態を示す図である。
【図８】微細較正回路の例示的な実施形態を示す図である。
【図９】読み出し回路を較正するための例示的な方法を示すフローチャートである。
【符号の説明】
【００８４】
20  磁気メモリ
22  磁気メモリアレイ
24  読み出し回路
26  磁気メモリセル
32  直接注入電荷増幅器
34  デジタルセンス増幅器
318、418  アップ／ダウンカウンタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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