(57)【要約】【課題】オフスピードが速く、且つ良好な動作をする絶縁ゲート型半導体素子と、その製造方法を提供する。【解決手段】Ｎ−型ベース領域１１と、Ｐ＋型コレクタ領域１２と、Ｐ型ベース領域１３と、Ｎ＋型エミッタ領域１４とを備える絶縁ゲート型半導体素子において、Ｎ−型ベース領域１１の下面に、Ｐ＋コレクタ領域１２よりもＮ−型ベース領域１１側に延伸するＮ＋型コレクタショート領域１５と、Ｎ＋型コレクタショート領域１５とＮ−型ベース領域１１の界面にＰ＋型半導体領域１６とを形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の主面に形成された、第２導電型の第２半導体領域と、
前記第１半導体領域の他方の主面の表面領域に形成された、第２導電型の第３半導体領域と、
前記第３半導体領域の表面領域内に形成された、第１導電型の第４半導体領域と、
前記第４半導体領域に電気的に接続された第１の電極と、
前記第１半導体領域と、前記第４半導体領域との間に絶縁膜を介して配置された制御電極と、
前記第２半導体領域に、電気的に接続された第２の電極とを備える絶縁ゲート型半導体素子であって、
前記第１半導体領域の一方の主面に、前記第２半導体領域に隣接して形成された、第１導電型の第５半導体領域と、
前記第５半導体領域と、前記第１半導体領域との界面に形成された、第２導電型の第６半導体領域と、を備えることを特徴とする絶縁ゲート型半導体素子。
【請求項２】
前記第５半導体領域は、前記第２の半導体領域よりも突出するように形成されることを特徴とする請求項１に記載の絶縁ゲート型半導体素子。
【請求項３】
前記第６半導体領域は、前記第５半導体領域と前記第１半導体領域との、他方の主面側の界面に形成されることを特徴とする請求項１又は２に記載の絶縁ゲート型半導体素子。
【請求項４】
前記第６半導体領域の幅は、前記第５半導体領域の幅より小さいことを特徴とする請求項１乃至３に記載の絶縁ゲート型半導体素子。
【請求項５】
前記第６半導体領域は、前記第５半導体領域の少なくとも一部が、前記第１半導体領域と接するように形成されることを特徴とする請求項１乃至４に記載の絶縁ゲート型半導体素子。
【請求項６】
前記第６半導体領域の第２導電型の不純物濃度は、１×１０16〜５×１０18cm-3であることを特徴とする請求項１乃至５に記載の絶縁ゲート型半導体素子。
【請求項７】
前記第５半導体領域は、前記第３半導体領域と対向しないように形成されることを特徴とする請求項１乃至６に記載の絶縁ゲート型半導体素子。
【請求項８】
前記第１半導体領域は、第１の領域と、第１の領域と比較して不純物濃度の高い第２の領域とを備え、前記第２の領域は、前記第５半導体領域と隣接することを特徴とする請求項１乃至７に記載の絶縁ゲート型半導体素子。
【請求項９】
第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面に形成された、第２導電型の第２半導体領域と、前記第１半導体領域の他方の主面の表面領域に形成された、第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に形成された、第１導電型の第４半導体領域と、前記第４半導体領域に電気的に接続された第１の電極と、前記第１半導体領域と、前記第４半導体領域との間の上面に絶縁膜を介して配置された制御電極と、前記第２半導体領域の上面に、電気的に接続された第２の電極とを備える絶縁ゲート型半導体素子の製造方法であって、
前記第１半導体領域の一方の主面に、前記第２半導体領域に隣接するように、第１導電型の第５半導体領域を形成するステップと、
前記第５半導体領域と、前記第１半導体領域の界面に、第２導電型の第６半導体領域を形成するステップとを、備えることを特徴とする絶縁ゲート型バイポーラトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型半導体素子と、その製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）は、電界効果トランジスタの高い入力インピーダンスと、バイポーラトランジスタの高い電流ドライブ能力とを備え、特に、電力用スイッチング素子として好適に用いられる。
【０００３】
従来のＩＧＢＴ１０１は、図５に示すようにＮ−型ベース領域１１１と、Ｐ＋型コレクタ領域１１２と、Ｐ型ベース領域１１３と、Ｎ＋型エミッタ領域１１４と、Ｎ＋型バッファ領域１１７と、コレクタ電極１２０と、ゲート電極１２１と、ゲート絶縁膜１２２と、エミッタ電極１２３と、を備える。
【０００４】
このＩＧＢＴ１０１では、Ｐ＋型コレクタ領域１１２の上面全体にＮ＋型バッファ領域１１７が形成されているため、オフ時には、Ｎ＋型バッファ領域１１７内又はＮ＋型バッファ領域１１７近傍のＮ−型ベース領域１１１内にキャリアが蓄積される。蓄積されたキャリアには排出経路がないため、再結合消滅するまでテール電流が流れ続け、結果としてオフスピードが遅くなるという問題点があった。
【０００５】
オフスピードを速くするためには、キャリア再結合を促すライフタイムキラーを導入する方法もあるが、順方向電圧が増加するという問題がある。
【０００６】
そこで、Ｎ＋型バッファ領域１１７内、又はその近傍のＮ−型ベース領域１１１内のキャリアを速やかに排出する構造として、図６に示すようにＰ＋型コレクタ領域１１２内に、Ｎ＋型コレクタショート領域２１５を形成したＩＧＢＴ２０１が開発されている（例えば特許文献１）。
【０００７】
この特許文献１に開示されているＩＧＢＴ２０１は、オフ時にＮ＋型バッファ領域１１７又はその近傍のＮ−型ベース領域１１１内に蓄積されたキャリアを、Ｎ＋型コレクタショート領域２１５を通じて排出できるため、オフスピードを速くすることができる。また、ライフタイムキラーを用いないため、順方向電圧特性を損なうこともない。
【特許文献１】特開平５−３２０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特許文献１に開示された技術では、Ｎ＋型コレクタショート領域２１５の横幅が広くなると、伝導度変調の程度が弱まり、ＭＯＳ動作が顕著に現れ、デバイスがＩＧＢＴ動作しにくくなるという問題があった。これは、以下の理由に基づくと考えられる。
【０００９】
Ｎ＋型コレクタショート領域２１５は、Ｎ−型ベース領域１１１の下面からＮ型不純物を拡散して形成される。通常は、Ｎ＋型コレクタショート領域２１５を形成した後、Ｎ−型ベース領域１１１の上面にＰ型ベース領域１１３及びＮ＋型エミッタ領域１１４を拡散形成するため、これらの拡散形成時の熱処理によって、Ｎ＋型コレクタショート領域２１５の横幅が広がることがある。Ｎ＋型コレクタショート領域２１５の横幅が広がると、Ｐ＋型コレクタ領域１１２の面積が減少するため、Ｐ＋型コレクタ領域１１２からＮ−型ベース領域１１１に注入されるホールの総量が減少する。結果として、デバイスの伝導度変調の程度が弱まり、ＭＯＳ動作が顕著に現れる。
【００１０】
本発明は、上記実情に鑑みてなされたものであり、オフスピードが速く、且つ良好な動作をする絶縁ゲート型半導体素子を提供することを目的とする。
また、本発明は、オフスピードが速く、且つ良好な動作をする絶縁ゲート型半導体素子の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、本発明の第１の観点に係る絶縁ゲート型半導体素子は、
第１導電型の第１半導体領域と、
前記第１半導体領域の一方の主面に形成された、第２導電型の第２半導体領域と、
前記第１半導体領域の他方の主面の表面領域に形成された、第２導電型の第３半導体領域と、
前記第３半導体領域の表面領域内に形成された、第１導電型の第４半導体領域と、
前記第４半導体領域に電気的に接続された第１の電極と、
前記第１半導体領域と、前記第４半導体領域との間に絶縁膜を介して配置された制御電極と、
前記第２半導体領域に、電気的に接続された第２の電極とを備える絶縁ゲート型半導体素子であって、
前記第１半導体領域の一方の主面に、前記第２半導体領域に隣接して形成された、第１導電型の第５半導体領域と、
前記第５半導体領域と、前記第１半導体領域との界面に形成された、第２導電型の第６半導体領域と、を備えることを特徴とする。
【００１２】
前記第５半導体領域は、前記第２の半導体領域よりも突出するように形成されてもよい。
【００１３】
前記第６半導体領域は、前記第５半導体領域と前記第１半導体領域との、他方の主面側の界面に形成されてもよい。
【００１４】
前記第６半導体領域の幅は、前記第５半導体領域の幅より小さくてもよい。
【００１５】
前記第６半導体領域は、前記第５半導体領域の少なくとも一部が、前記第１半導体領域と接するように形成されてもよい。
【００１６】
前記第６半導体領域の第２導電型の不純物濃度は、１×１０16〜５×１０18cm-3でもよい。
【００１７】
前記第５半導体領域は、前記第３半導体領域と対向しないように形成されてもよい。
【００１８】
前記第１半導体領域は、第１の領域と、第１の領域と比較して不純物濃度の高い第２の領域とを備え、前記第２の領域は、前記第５半導体領域と隣接してもよい。
【００１９】
上記目的を達成するため、本発明の第２の観点に係る絶縁ゲート型半導体素子の製造方法は、
第１導電型の第１半導体領域と、前記第１半導体領域の一方の主面に形成された、第２導電型の第２半導体領域と、前記第１半導体領域の他方の主面の表面領域に形成された、第２導電型の第３半導体領域と、前記第３半導体領域の表面領域内に形成された、第１導電型の第４半導体領域と、前記第４半導体領域に電気的に接続された第１の電極と、前記第１半導体領域と、前記第４半導体領域との間の上面に絶縁膜を介して配置された制御電極と、前記第２半導体領域の上面に、電気的に接続された第２の電極とを備える絶縁ゲート型半導体素子の製造方法であって、
前記第１半導体領域の一方の主面に、前記第２半導体領域に隣接するように、第１導電型の第５半導体領域を形成するステップと、
前記第５半導体領域と、前記第１半導体領域の界面に、第２導電型の第６半導体領域を形成するステップとを、備えることを特徴とする。
【発明の効果】
【００２０】
本発明は、オフスピードが速く、且つ良好な動作をする絶縁ゲート型半導体素子を提供することができる。
また、本発明は、オフスピードが速く、且つ良好な動作をする絶縁ゲート型半導体素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施の形態に係る絶縁ゲート型半導体素子を、図を用いて説明する。
本実施の形態では、特に絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor；以下、ＩＧＢＴ）を例に挙げて説明する。
【００２２】
本発明の実施の形態に係るＩＧＢＴ１の断面構成を図１に示す。
ＩＧＢＴ１は、第１半導体領域としてのＮ−型ベース領域１１と、第２半導体領域としてのＰ＋型コレクタ領域１２と、第３半導体領域としてのＰ型ベース領域１３と、第４半導体領域としてのＮ＋型エミッタ領域１４と、第５半導体領域としてのＮ＋型コレクタショート領域１５と、第６半導体領域としてのＰ＋型半導体領域１６と、コレクタ電極２０と、ゲート電極２１と、ゲート絶縁膜２２と、エミッタ電極２３と、絶縁膜２４とを備える。
【００２３】
Ｎ−型べース領域１１は、第１導電型、例えばリン等のＮ型の不純物が拡散されたＮ型半導体領域から形成される。Ｎ−型ベース領域１１は、例えば、４０〜１２０μｍ程度の厚さ、２．５×１０14〜３×１０13cm-3程度の不純物濃度で形成されている。
また、Ｐ型ベース領域１３間のＮ−型べース領域１１の幅Ｌ２は、例えば、５〜３０μｍ程度に形成されている。
【００２４】
Ｐ＋型コレクタ領域１２は、第２導電型、例えばボロン等のＰ型の不純物が拡散されたＰ型半導体領域から構成され、Ｎ−型ベース領域１１の一方の主面（下面）に形成される。Ｐ＋型コレクタ領域１２の下面の全面には、コレクタ電極２０が形成されており、Ｐ＋型コレクタ領域１２は、ＩＧＢＴ１の動作時にＮ−型ベース領域１１内にホールを注入し、伝導度変調をもたらす。
Ｐ＋型コレクタ領域１２は、例えば、２〜１０μｍ程度の厚さで形成され、Ｐ＋型コレクタ領域１２のＰ型不純物濃度は、Ｐ型ベース領域の不純物濃度より高く、例えば、１×１０16〜５×１０18cm-3程度の不純物濃度で形成されている。
【００２５】
Ｐ型ベース領域１３は、Ｐ型の不純物が拡散されたＰ型半導体領域から構成され、Ｎ−型ベース領域１１の他方の主面（上面）の表面領域に形成される。
Ｎ−型ベース領域１１とＮ＋型エミッタ領域１４との間の、Ｐ型ベース領域１３上には、ゲート絶縁膜２２を介して、ゲート電極２１が配置されている。ゲート電極２１に電圧が印加されると、Ｐ型ベース領域１３内にはチャネルが形成される。
Ｐ型ベース領域は、例えば、２．５〜４．５μｍ程度の厚さで形成されており、Ｐ型ベース領域１３のＰ型不純物濃度は、Ｐ＋型コレクタ領域１２の不純物濃度より低く、例えば、１×１０17〜３×１０18cm-3程度の不純物濃度で形成されている。
【００２６】
Ｎ＋型エミッタ領域１４は、Ｎ型の不純物が拡散されたＮ型半導体領域から構成され、Ｐ型ベース領域１３の表面領域に形成される。
Ｎ＋型エミッタ領域１４は、例えば、０．４〜０．８μｍ程度の厚さで形成されており、Ｎ＋型エミッタ領域１４のＮ型不純物濃度は、Ｎ−型ベース領域１１より高く、例えば、５×１０18〜１×１０20cm-3程度の不純物濃度で形成されている。
また、Ｎ＋型エミッタ領域１４の上面には、エミッタ電極２３が形成されている。
【００２７】
Ｎ＋型コレクタショート領域１５は、Ｎ型不純物が拡散されたＮ型半導体領域から構成される。Ｎ＋型コレクタショート領域１５は、Ｐ型ベース領域１３間のＮ−型ベース領域１１と対向し、且つＰ＋型コレクタ領域１２よりも突出するように、Ｎ−型ベース領域１１の下面に形成される。
Ｎ＋型コレクタショート領域１５の幅Ｌ１は、Ｎ−型べース領域１１の幅Ｌ２より大きく、例えば、１０〜１００μｍ程度に形成されている。
また、Ｎ＋型コレクタショート領域１５は、例えば、５〜３０μｍ程度の厚さで形成されており、Ｎ＋型コレクタショート領域１５のＮ型不純物濃度は、Ｎ＋型エミッタ領域１４より高く、例えば、１×１０17〜１×１０20cm-3程度の不純物濃度で形成されている。
【００２８】
また、Ｎ＋型コレクタショート領域１５との下面には、コレクタ電極２０が電気的に接続されており、Ｎ＋型コレクタショート領域１５は、デバイスのオフ時にＮ−型ベース領域１１内に蓄積されたキャリアをコレクタ電極２０に排出し、デバイスのオフスピードを速めるように機能する。
【００２９】
Ｐ＋型半導体領域１６は、Ｐ型の不純物が拡散されたＰ型半導体領域から構成され、Ｎ＋型コレクタショート領域１５上に、例えば、７〜４０μｍ程度の厚さで形成される。
Ｐ＋型半導体領域１６は、Ｎ−型ベース領域１１に流れる電流をブロックする電流ブロック領域として機能する。
また、Ｐ＋型半導体領域１６の不純物濃度は、コレクタ電極２０とエミッタ電極２３との間に逆方向電圧が印加されたときにＰ型ベース領域１３とＮ−型ベース領域１１との界面に形成されたＰＮ接合から延伸する空乏層がＰ＋型半導体領域１６の厚み方向のほぼ全体に広がる濃度に設定されており、好ましくは５×１０15〜１×１０18cm-3程度である。このため、本実施の形態に係るＩＧＢＴ１は、比較的大きな逆方向耐圧を得ることができる。
【００３０】
コレクタ電極２０は、アルミニウム等から構成され、Ｐ＋型コレクタ領域１２及びＮ＋型コレクタショート領域１５の下面全体に形成される。
【００３１】
ゲート電極２１は、ポリシリコン等から構成され、Ｎ−型ベース領域１１とＮ＋型エミッタ領域との間のＰ型ベース領域１３上に、シリコン系膜等のゲート絶縁膜２２を介して配置されている。
【００３２】
エミッタ電極２３は、アルミニウム等から構成され、Ｎ＋型エミッタ領域１４等の上面に形成される。
エミッタ電極２３と、ゲート電極２１との間には、シリコン系膜等の絶縁膜２４が形成される。
【００３３】
このようなＩＧＢＴ１において、ゲート電極２１に電圧が印加されると、Ｐ型ベース領域１３内にチャネルが形成され、電子電流ＩE1が流れる。電子電流ＩE1がＮ＋型コレクタショート領域１５に上面から流れ込む量は、Ｐ＋型半導体領域１６によってブロックされることにより減少する。
結果として、相対的にＰ＋コレクタ領域１２とＮ−型ベース領域１１とから形成されるＰＮ接合に沿って流れる電子電流ＩE2が増加する。
この電子電流ＩE2による電圧降下によって、Ｐ＋コレクタ領域１２とＮ−型ベース領域１１とから形成されるＰＮ接合が順方向に深くバイアスされ、Ｎ−型ベース領域１１にホールが注入され、良好に伝導度変調が起きる。
【００３４】
従って、本実施の形態において、Ｎ＋型コレクタショート領域１５の横幅Ｌ１が、Ｐ型ベース領域１３間のＮ−型ベース領域１１の幅Ｌ２よりも大きく形成され、Ｐ＋型コレクタ領域１２の面積が減っているにも関わらず、良好に伝導度変調が生じ、良好なＩＧＢＴ動作が得られる。
【００３５】
また、本実施の形態のＩＧＢＴ１は、Ｐ＋型半導体領域１６の不純物濃度が、コレクタ電極２０とエミッタ電極２３との間に逆方向電圧が印加されたときに、Ｐ型ベース領域１３とＮ−型ベース領域１１との界面に形成されたＰＮ接合から延伸する空乏層がＰ＋型半導体領域１６の厚み方向のほぼ全体に広がる濃度に設定されているため、比較的大きな逆方向耐圧が得られる。
【００３６】
さらに、本実施の形態のＩＧＢＴ１は、電子電流をブロックするＰ＋型半導体領域１６が電気的にフローティング状態となっているため、Ｐ＋型半導体領域１６を半導体領域の一部として含む例えば、寄生トランジスタ、寄生サイリスタ等の寄生素子が形成されることがない。
【００３７】
以上の構成を採ることにより、本実施の形態のＩＧＢＴ１において、電子電流ＩE1がＰ＋型半導体領域１６にブロックされることで、従来技術と比較して電子電流ＩE2が増加し、Ｐ＋型コレクタ領域１２と、Ｎ−型べース領域１１とから形成されるＰＮ接合が順方向に深くバイアスされる。従って、Ｐ＋型コレクタ領域１２から供給されるホールの量が増えることで、伝導度変調が良好に得られ、ＩＧＢＴ動作を良好に得ることが可能となる。
【００３８】
次に、本発明の実施の形態に係る半導体素子の製造方法について図を用いて説明する。本実施の形態では、特にＩＧＢＴを例に挙げて説明する。
【００３９】
図２（ａ）乃至（ｄ）に、本実施の形態に係るＩＧＢＴ１の製造プロセスを示す。なお、図に示すプロセスは一例であり、同様の結果物が得られるのであれば、これに限られない。
【００４０】
まず、ヒ素等のＮ型不純物が導入されたＮ型の半導体基板３０を用意する。
【００４１】
次に図２（ａ）に示すように、Ｎ型の半導体基板３０の下側の表面領域に、イオン注入法、熱拡散法等により、Ｐ＋型半導体領域１６を形成する。
【００４２】
次に、図２（ｂ）に示すように、Ｐ＋型半導体領域１６の両側の、Ｎ−型ベース領域１１の下側の表面領域全体に、イオン注入法等によりＰ＋型コレクタ領域１２を形成する。
【００４３】
次に、図２（ｃ）に示すように、図２（ａ）で形成したＰ＋半導体領域１６の位置に、イオン注入法等により、Ｎ型不純物をＰ＋型半導体領域１６の深さより浅く拡散させ、Ｎ＋型コレクタショート領域１５を形成する。
【００４４】
次いで、Ｎ−型ベース領域１１の表面領域にＰ型不純物およびＮ型不純物を連続的に選択的に拡散させて、図２（ｄ）に示すように、Ｐ型ベース領域１３およびＮ＋型エミッタ領域１４を順次形成する。
【００４５】
その後、コレクタ電極２０、ゲート電極２１、ゲート絶縁膜２２、エミッタ電極２３、を形成して図１に示すようなＩＧＢＴ１が得られる。
【００４６】
なお、本発明は上述した実施の形態に限られず、様々な変形及び応用が可能である。例えば、上述した実施の形態では、Ｐ＋型半導体領域１６の幅は、Ｎ＋型コレクタショート領域１５の幅Ｌ１よりやや狭く形成されているが、これをＮ＋型コレクタショート領域１５の上面全体に形成することも可能である。
【００４７】
また、Ｐ＋型半導体領域１６は、Ｎ＋型コレクタショート領域１５の上面全体だけに限られず、側面にも形成することが可能である。ただし、この場合、Ｎ−型ベース領域１１が、Ｎ＋型コレクタショート領域１５の側面の少なくとも一部に接触するように、Ｐ＋型半導体領域１６を形成する必要がある。
【００４８】
なお、上述した実施の形態では、Ｎ＋コレクタショート領域１５の幅Ｌ１は、Ｎ−型ベース領域１１の幅Ｌ２より大きい場合を例に挙げて説明しているが、これに限られず、Ｎ＋コレクタショート領域１５の幅Ｌ１は、Ｎ−型ベース領域１１の幅Ｌ２より小さくてもよい。
もっとも、幅Ｌ１が、幅Ｌ２より小さい場合、Ｎ＋コレクタショート領域１５を形成したことによる伝導度変調の低下の影響が比較的少ないため、本発明は、特にＮ＋コレクタショート領域１５の幅Ｌ１がＮ−型ベース領域１１の幅Ｌ２より大きい場合に有効である。
【００４９】
上述した実施の形態では、Ｎ＋コレクタショート領域１５は、Ｎ−型ベース領域１１とＰ＋コレクタ領域１２とから形成されるＰＮ接合を順方向に深くバイアスさせるため、Ｐ＋型コレクタ領域１２よりも突出するように形成されているが、これに限られず、Ｐ＋型コレクタ領域１２と隣接し、同一平面となるよう、Ｎ＋コレクタショート領域１５を形成しても良い。また、Ｎ＋コレクタショート領域１５よりも、Ｐ＋型コレクタ領域１２が突出するように形成しても良い。この場合、Ｐ＋型コレクタ領域１２に空乏層が当接しない、ノンパンチスルー型ＭＯＳＦＥＴにするのが好ましい。
【００５０】
また、上述した実施の形態では、Ｎ＋型コレクタショート領域１５は、Ｐ型ベース領域１３間のＮ−型ベース領域１１に対向するように形成され、Ｐ型ベース領域１３とは対向しないように形成されている。これを、図３に示すようにＰ型ベース領域１３と対向するように形成することも可能である。この構成を採用する場合、Ｎ＋型コレクタショート領域１５とＰ型ベース領域１３との間でアバランシェブレークダウンを起こさせて、デバイスの逆方向耐圧を決定することができる。
【００５１】
さらに、図４に示すようにＮ型の不純物が拡散されたＮ型半導体領域から構成されるＮ＋型バッファ領域１７を、Ｎ＋型コレクタショート領域１５と隣接するように形成することも出来る。
この場合、Ｎ＋型バッファ領域１７は、Ｎ−型ベース領域１１のＮ型不純物濃度より高い、例えば１×１０15〜１×１０17cm-3程度の不純物濃度で、５〜３０μｍ程度の厚さで形成される。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態に係る絶縁ゲート型半導体素子の断面構成を示す図である。
【図２】本発明の実施の形態に係る絶縁ゲート型半導体素子の製造プロセスを示す図である。
【図３】本発明の実施の形態に係る絶縁ゲート型半導体素子の変形例の断面構成を示す図である。
【図４】本発明の実施の形態に係る絶縁ゲート型半導体素子の変形例の断面構成を示す図である。
【図５】従来のＩＧＢＴの断面構成を示す図である。
【図６】従来のＩＧＢＴの断面構成を示す図である。
【符号の説明】
【００５３】
１  ＩＧＢＴ
１１  Ｎ−型ベース領域
１２  Ｐ＋型コレクタ領域
１３  Ｐ型ベース領域
１４  Ｎ＋型エミッタ領域
１５  Ｎ＋型コレクタショート領域
１６  Ｐ＋型半導体領域
２０  コレクタ電極
２１  ゲート電極
２２  ゲート絶縁膜
２３  エミッタ電極
２４  絶縁膜
【図１】
2005354008.tif 000003
【図２】
2005354008.tif 000004
【図３】
2005354008.tif 000005
【図４】
2005354008.tif 000006
【図５】
2005354008.tif 000007
【図６】
2005354008.tif 000008