(57)【要約】【課題】  ダブル・データ・レート（ＤＤＲ）型のＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）に好適な電源電圧発生回路を提供する。【解決手段】  厚い絶縁膜で作られた第１のキャパシタ３と薄いゲート絶縁膜で作られた第２のキャパシタ１３を備え、動作電源電圧に応じて第１、２のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とする。【選択図】  図４
2005158098.tif 000002
【特許請求の範囲】
【請求項１】
装置の動作電源電圧を昇圧して出力する電源電圧発生回路において、
厚い絶縁膜で作られた第１のキャパシタと薄いゲート絶縁膜で作られた第２のキャパシタを備え、前記動作電源電圧に応じて前記第１、２のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とする電源電圧発生回路。
【請求項２】
前記スイッチ回路は、
前記第１のキャパシタを充電するための第１の充電回路と、
前記第２のキャパシタを充電するための第２の充電回路と、
２倍圧動作の時、前記第１のキャパシタに充電された電圧と当該電源電圧発生回路への入力信号を反転した信号とを重畳することで、２倍圧動作の電圧を出力し、３倍圧動作の時、前記第１のキャパシタに充電された電圧と前記第２のキャパシタに充電された電圧と前記入力信号を反転した信号とを重畳することで、３倍圧の電圧を出力するように、前記第１及び第２の充電回路と、前記第１のキャパシタと前記第２のキャパシタとの接続を制御するスイッチ回路と、
前記２倍圧動作の際、前記第２のキャパシタの電荷を放電せしめる放電回路と、
を少なく含むことを特徴とする請求項１記載の電源電圧発生回路。
【請求項３】
前記スイッチ回路は、配線層で切り替えを行うスイッチであることを特徴とする請求項２記載の電源電圧発生回路。
【請求項４】
第１のインバータと、出力スイッチと、前記第１のインバータの出力にドレイン又はソースが接続された第１のスイッチと、一方の端子が前記第１のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第１のキャパシタと、前記第１のインバータの出力にドレイン又はソースが接続された第２のスイッチと、第２のスイッチのソース又はドレインに一方の端子が接続された第２のキャパシタと、前記第２のキャパシタの他方の端子にソースが接続され、ドレインが前記第１のキャパシタの一方の端子に接続された第３のスイッチと、前記第１のキャパシタの他方の端子に接続されて前記第１のキャパシタに充電用の電圧を印加する第４のスイッチと、前記第１のキャパシタの一方の端子とグランド間に設けた第５のスイッチと、前記第２のキャパシタの他方の端子に接続されて前記第２のキャパシタに充電用の電圧を印加する第６のスイッチとを含み、
更に、前記第１乃至前記第４のスイッチを制御する前記スイッチ制御回路と、
フューズをトリミングするトリミング回路と、
前記トリミング回路でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路と、
前記ラッチ回路の出力レベルをシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とする請求項１記載の電源電圧発生回路。
【請求項５】
第１のインバータと、出力スイッチと、前記第１のインバータの出力にドレイン又はソースが接続された第１のスイッチと、一方の端子が前記第１のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第１のキャパシタと、前記第１のインバータの出力にドレイン又はソースが接続された第２のスイッチと、第２のスイッチのソース又はドレインに一方の端子が接続された第２のキャパシタと、前記第２のキャパシタの他方の端子にソースが接続され、ドレインが前記第１のキャパシタの一方の端子に接続された第３のスイッチと、前記第１のキャパシタの他方の端子に接続されて前記第１のキャパシタに充電用の電圧を印加する第４のスイッチと、前記第１のキャパシタの一方の端子とグランド間に設けた第５のスイッチと、前記第２のキャパシタの他方の端子に接続されて前記第２のキャパシタに充電用の電圧を印加する第６のスイッチとを含み、
更に、前記第１乃至前記第４のスイッチを制御する前記スイッチ制御回路と、
前記電源電圧発生回路が組み込まれているメモリ回路の動作電圧を検出する電圧検出回路と、
前記電圧検出回路の検出結果である出力をレベルシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とする請求項１記載の電源電圧発生回路。
【請求項６】
前記スイッチ制御回路は、
前記レベル変換回路の出力レベルを反転せしめる第２のインバータと、
前記第１のインバータへの入力パルスを反転せしめる第３のインバータと、
前記レベル変換回路の出力と前記第３のインバータの出力とのＮＡＮＤをとり、その出力で前記第３のスイッチを制御する第１のＮＡＮＤ回路と、
前記レベル変換回路の出力と前記入力パルスとのＮＡＮＤをとり、その出力で前記第４のスイッチを制御する第２のＮＡＮＤ回路とからなり、
前記第１のスイッチは、前記レベル変換回路の出力信号で制御され、前記第２のスイッチは、前記第２のインバータの出力で制御されることを特徴とする請求項４又は５記載の電源電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源電圧発生回路に係わり、特に、ダブル・データ・レート（ＤＤＲ）型のＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）に用いて好適な２倍昇圧回路と３倍昇圧回路とを有する電源電圧発生回路に関する。
【背景技術】
【０００２】
近年、クロックの立ち上がりとクロックの立ち下がりエッジの両方に同期してデータ転送を行うことにより、２倍の速度でデータ転送可能にしたダブル・データ・レート（ＤＤＲ）型のＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）が用いられている。
【０００３】
図５で示した従来の回路では。この電源電圧発生回路が組み込まれているメモリ回路の動作電圧ＶＣＣが高い場合は（ＤＤＲ１スペック、ＶＣＣ＝２．５Ｖ）キャパシタを一つ使った２倍圧動作（２ｘＶＣＣ昇圧）で動作させ、動作電圧ＶＣＣが低い場合は（ＤＤＲ２スペック、ＶＣＣ＝１．８Ｖ）同じ容量値のキャパシタを二つ使った３倍圧動作（３ｘＶＣＣ昇圧）を行い、昇圧電圧ＶＰＰを発生させるものである。この場合、何れのキャパシタも、高いＶＣＣに耐圧をあわせた厚い酸化膜を用いている。
【０００４】
以下に、図５で示した従来の回路について詳細に説明する。
【０００５】
図５において、１はインバータ、２は、図示しない負荷回路に電圧ＶＰＰを出力する出力スイッチであるＮ型のＦＥＴ、３は、昇圧用のキャパシタ、Ｓ１はインバータ１の出力とキャパシタ３の一方の端子間に設けられた切換スイッチであり、２倍圧動作と３倍圧動作を切り換えるために設けた切換スイッチ、４は、キャパシタ３を充電するためのＮ型のＦＥＴ、５は、ＦＥＴ２のゲートを所定の電位にするために、ＦＥＴ２のゲートに一方の端子を接続したキャパシタ、６は、キャパシタ５を充電するためにキャパシタ５の一方の端子に接続したＮ型のＦＥＴ、７は、キャパシタ５の他方の端子に接続したレベルコンバータである。
【０００６】
また、１３は、３倍圧動作の際に昇圧用に用いられるキャパシタ、Ｓ２は、インバータ１の出力とキャパシタ１３の一方の端子間に設けられた切換スイッチ、Ｓ３は、キャパシタ１３の他方の端子に接続された切換スイッチ、１４は、キャパシタ１３を充電するためのＮ型のＦＥＴであり、キャパシタ１３は、３倍圧動作の際に、ＦＥＴ１４を介して充電されるように構成されている。
【０００７】
また、Ｓ４は、２倍圧動作と３倍圧動作を切り換えるために設けた切換スイッチ、１５は、ソースがＦＥＴ１４のドレインに、ゲートがスイッチＳ４に接続されたＰ型のＦＥＴ、１６は、ドレインがＦＥＴ１５のソースに、ドレインがグラウンドに接続されたＮ型のＦＥＴである。
【０００８】
そして、２倍圧動作の際、ＦＥＴ１５のゲートには、スイッチＳ４を介してＶＣＣが印加されて、オフ状態になり、また、３倍圧動作の際は、ＦＥＴ１５のゲートに、入力パルスＰ０が印加されるように構成されている。また、昇圧動作の際、キャパシタ３は、ＦＥＴ４とＦＥＴ１６とを介して充電されるようになっている。
【０００９】
次に、このように構成した電源電圧発生回路の動作について説明する。
（１）２倍圧動作
２倍圧動作の接続図は、図６（Ａ）に、同図（Ｂ）には各部の波形図がそれぞれ示されている。
【００１０】
まず、期間ｔ１において、インバータ１の出力がＬレベルの時、ＦＥＴ４のゲートに印加される制御パルスＰ１の電位がＨレベル（２ＶＣＣ）になり、キャパシタ３は、ＦＥＴ４、接続線８、インバータ１を介して充電される。同時に、ＦＥＴ６もオン状態になる。このとき、制御パルスＰ２はＬレベルであるから、レベルコンバータ７のＦＥＴ７１もオン状態になり、キャパシタ５は、ＦＥＴ６、７１を介して充電される。
【００１１】
次に、期間ｔ２において、制御パルスＰ１がＬレベルになり、ＦＥＴ４、６、７１はオフ状態になる。そして、制御パルスＰ２がＨレベルになり、ＦＥＴ２のゲートの電位がＶＰＰ＋ＶＣＣに上昇し、ＦＥＴ２がオン状態になる。このとき、インバータ１の出力はＨレベルになり、インバータ１の出力とキャパシタ３の電圧が重畳され、２倍圧になった電圧がＦＥＴ２を介して出力ＶＰＰとして負荷回路に供給される。
（２）３倍圧動作
３倍圧動作の接続図は、図７（Ａ）に、同図（Ｂ）には各部の波形図がそれぞれ示されている。
【００１２】
まず、期間ｔ１において、インバータ１の出力がＬレベルの時、ＦＥＴ１４のゲートに印加される制御パルスＰ１の電位がＨレベル（２ＶＣＣ）になり、キャパシタ１３は、ＦＥＴ１４、スイッチＳ３、Ｓ２、インバータ１を介して充電される。
【００１３】
更に、ＦＥＴ４もオン状態になり、また、ＦＥＴ１６のゲートにも制御パルスＰ３が印加され、このとき、制御パルスＰ３がＨレベルであるから、ＦＥＴ１６もオン状態になる。更に、ＦＥＴ１５のゲートには、スイッチＳ４を介して、入力信号Ｐ０が印加され、このとき、入力信号Ｐ０がＨレベルであるから、ＦＥＴ１５はオフ状態である。従って、キャパシタ３は、ＦＥＴ４、１６を介して充電される。  同時に、ＦＥＴ６もオン状態になる。このとき、制御パルスＰ２はＬレベルであるから、レベルコンバータ７のＦＥＴ７１もオン状態になり、キャパシタ５は、ＦＥＴ６、７１を介して充電される。このように、期間ｔ１においては、キャパシタ３、５，１３がともに充電される。
【００１４】
次に、期間ｔ２において、制御パルスＰ１がＬレベルになり、ＦＥＴ４、６、１４、７１はオフ状態になる。更に、制御パルスＰ３がＬレベルになり、ＦＥＴ１６はオフ状態になる。一方、ＦＥＴ１５のゲートはＬレベルになり、ＦＥＴ１５はオン状態になる。そして、制御パルスＰ２がＨレベルになり、ＦＥＴ２のゲートの電位がＶＰＰ＋ＶＣＣに上昇し、ＦＥＴ２がオン状態になる。このとき、インバータ１の出力はＨレベルになり、インバータ１の出力とキャパシタ３とキャパシタ１３の充電電圧が重畳され、３倍圧になった電圧がＦＥＴ２を介して出力ＶＰＰとして付加回路に供給される。
【００１５】
しかしながら、上記回路では、所定の耐圧を得るためにキャパシタに厚い酸化膜を用いるように設計されているため、容量値を確保するために、広いレイアウト面積を必要とするという欠点があった。
【００１６】
なお、以下の特許文献１に示されたような「半導体集積回路」も提案されている。
【特許文献１】特開２０００−２２３６７３号公報（請求項１、段落０００７）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、特に、動作電源電圧に応じて異なった膜厚のキャパシタを使い分けて、回路レイアウト面積を縮小し安定した電源電圧を発生させる新規な電源電圧発生回路を提供するものである。
【課題を解決するための手段】
【００１８】
本発明は、上記した目的を達成するために、基本的には、以下に記載されたような技術構成を採用するものである。
【００１９】
本発明の電源電圧発生回路は、装置の動作電源電圧を昇圧して出力する電源電圧発生回路であって、厚い絶縁膜で作られた第１のキャパシタと薄いゲート絶縁膜で作られた第２のキャパシタを備え、前記動作電源電圧に応じて前記第１，２のキャパシタの回路接続を変えるスイッチ回路を有する
ことを特徴とする。
【００２０】
即ち、本発明に係わる電源電圧発生回路の第１の態様は、
装置の動作電源電圧を昇圧して出力する電源電圧発生回路において、
厚い絶縁膜で作られた第１のキャパシタと薄いゲート絶縁膜で作られた第２のキャパシタを備え、前記動作電源電圧に応じて前記第１、２のキャパシタの回路接続を変えるスイッチ回路を有することを特徴とするものであり、
又、第２の態様は、
前記スイッチ回路は、
前記第１のキャパシタを充電するための第１の充電回路と、
前記第２のキャパシタを充電するための第２の充電回路と、
２倍圧動作の時、前記第１のキャパシタに充電された電圧と当該電源電圧発生回路への入力信号を反転した信号とを重畳することで、２倍圧動作の電圧を出力し、３倍圧動作の時、前記第１のキャパシタに充電された電圧と前記第２のキャパシタに充電された電圧と前記入力信号を反転した信号とを重畳することで、３倍圧の電圧を出力するように、前記第１及び第２の充電回路と、前記第１のキャパシタと前記第２のキャパシタとの接続を制御するスイッチ回路と、
前記２倍圧動作の際、前記第２のキャパシタの電荷を放電せしめる放電回路と、
を少なく含むことを特徴とするものであり、
又、第３の態様は、
前記スイッチ回路は、配線層で切り替えを行うスイッチであることを特徴とするものであり、
又、第４の態様は、
第１のインバータと、出力スイッチと、前記第１のインバータの出力にドレイン又はソースが接続された第１のスイッチと、一方の端子が前記第１のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第１のキャパシタと、前記第１のインバータの出力にドレイン又はソースが接続された第２のスイッチと、第２のスイッチのソース又はドレインに一方の端子が接続された第２のキャパシタと、前記第２のキャパシタの他方の端子にソースが接続され、ドレインが前記第１のキャパシタの一方の端子に接続された第３のスイッチと、前記第１のキャパシタの他方の端子に接続されて前記第１のキャパシタに充電用の電圧を印加する第４のスイッチと、前記第１のキャパシタの一方の端子とグランド間に設けた第５のスイッチと、前記第２のキャパシタの他方の端子に接続されて前記第２のキャパシタに充電用の電圧を印加する第６のスイッチとを含み、
更に、前記第１乃至前記第４のスイッチを制御する前記スイッチ制御回路と、
フューズをトリミングするトリミング回路と、
前記トリミング回路でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路と、
前記ラッチ回路の出力レベルをシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とするものであり、
又、第５の態様は、
第１のインバータと、出力スイッチと、前記第１のインバータの出力にドレイン又はソースが接続された第１のスイッチと、一方の端子が前記第１のスイッチのソース又はドレインに接続され、他方の端子が前記出力スイッチに接続された第１のキャパシタと、前記第１のインバータの出力にドレイン又はソースが接続された第２のスイッチと、第２のスイッチのソース又はドレインに一方の端子が接続された第２のキャパシタと、前記第２のキャパシタの他方の端子にソースが接続され、ドレインが前記第１のキャパシタの一方の端子に接続された第３のスイッチと、前記第１のキャパシタの他方の端子に接続されて前記第１のキャパシタに充電用の電圧を印加する第４のスイッチと、前記第１のキャパシタの一方の端子とグランド間に設けた第５のスイッチと、前記第２のキャパシタの他方の端子に接続されて前記第２のキャパシタに充電用の電圧を印加する第６のスイッチとを含み、
更に、前記第１乃至前記第４のスイッチを制御する前記スイッチ制御回路と、
前記電源電圧発生回路が組み込まれているメモリ回路の動作電圧を検出する電圧検出回路と、
前記電圧検出回路の検出結果である出力をレベルシフトして前記スイッチ制御回路に入力せしめるレベル変換回路と、
を少なくとも含むことを特徴とするものであり、
又、第６の態様は、
前記スイッチ制御回路は、
前記レベル変換回路の出力レベルを反転せしめる第２のインバータと、
前記第１のインバータへの入力パルスを反転せしめる第３のインバータと、
前記レベル変換回路の出力と前記第３のインバータの出力とのＮＡＮＤをとり、その出力で前記第３のスイッチを制御する第１のＮＡＮＤ回路と、
前記レベル変換回路の出力と前記入力パルスとのＮＡＮＤをとり、その出力で前記第４のスイッチを制御する第２のＮＡＮＤ回路とからなり、
前記第１のスイッチは、前記レベル変換回路の出力信号で制御され、前記第２のスイッチは、前記第２のインバータの出力で制御されることを特徴とするものである。
【発明の効果】
【００２１】
本発明の電源電圧発生回路は、上記のように構成したので、昇圧回路のレイアウト面積を小さくすることができた。
【００２２】
又、２倍圧動作、３倍圧動作の自動切換は、簡単な構成で実現できるから、実施も容易であるという優れた特徴を有する。
【発明を実施するための最良の形態】
【００２３】
本発明を実施するための最良の形態について説明する。
【００２４】
電圧ＶＣＣが高い場合、酸化膜（酸化膜厚さＴｏｘ）が絶縁破壊しない電界（高いＶＣＣ／Ｔｏｘ＝７ＭＶ／ｃｍほど）以内で動作させることのできる厚いＴｏｘの酸化膜で形成されたキャパシタを使用しなければならない。このとき、２ＶＣＣレベルの高電圧を発生させるために、キャパシタ１つを使った２倍圧動作方式を用いる。又、動作電圧ＶＣＣが低い場合、３ＶＣＣレベルの高電圧を発生させるために、同じ容量値のキャパシタ２つを使った３倍圧動作方式を用いる。
【００２５】
このため、３倍圧動作方式において、動作電圧ＶＣＣが高い時に使用するのと同じ厚い酸化膜のキャパシタ２つを使って回路を構成した場合、面積が２倍になる。具体的には、動作電圧をワイドレンジ（一例として、２．５Ｖと１．８Ｖ）で動作させるチップの場合、低電圧側の昇圧回路面積で回路の大きさが決まってしまう。
【００２６】
しかし、動作電圧ＶＣＣが低い場合でのみ使われるキャパシタは、酸化膜が絶縁破壊しない電界（低いＶＣＣ／Ｔｏｘ＝７ＭＶ／ｃｍほど）以内の薄い容量膜厚にすればよいので、薄い酸化膜でキャパシタをつくってもよい。例えば、厚い酸化膜が６５オングストローム、薄い酸化膜の厚みが３５オングストロームであるときは、キャパシタ値Ｃ＝εＳ／ｄ（ε：キャパシタの誘電率、Ｓ：キャパシタ面積、ｄ：キャパシタの厚さ）の式により、厚い酸化膜のキャパシタに対し、約５３．８％の面積サイズで、厚い酸化膜キャパシタと容量値が等しい薄い酸化膜のキャパシタをつくることができる。
【００２７】
即ち、従来のキャパシタ面積比２に対し、約１．５４までキャパシタ面積を縮小して従来と同様な回路を構成することができる。
【００２８】
また、上記を実行してレイアウト面積に余裕が出た分、容量値の補強を行い、回路の電流供給能力を向上させることもできる。例えば、上記の例では削減された面積約４６．２％以内の領域を使って低い電圧動作側のキャパシタ値を補強できる（実施例２）。
【００２９】
なお、この方法は電源電圧の極性が負電圧の場合でも応用できる。
【実施例１】
【００３０】
図１は、実施例１を示す回路図である。
【００３１】
なお、背景技術の項で説明した部分と同じ部分には、同じ符号を付して、その説明を省略する。
【００３２】
実施例１では、動作電圧ＶＣＣが高いときは（２倍圧動作・２ｘＶＣＣ昇圧）、厚い酸化膜の容量を使い、電源電圧発生回路を動作させる。
【００３３】
また、動作電圧ＶＣＣが低いときは（３倍圧動作・３ｘＶＣＣ昇圧）、薄い酸化膜の容量を併用して、電源電圧発生回路を動作させる。従って、ＤＤＲ２モードのみでしか使わない容量１３は薄膜の容量で形成する。
【００３４】
Ａ−Ｂ間、Ｂ−Ｃ間の電圧はＶＣＣ以内である。
【実施例２】
【００３５】
図２は、第２の実施例を示す回路図である。
【００３６】
実施例１を実行してレイアウト面積に余裕が出た分、容量値の補強を行い、回路の電流供給能力を向上させることもできる。例えば、実施例２では、削減された面積約４６．２％以内の領域を使ってキャパシタ３に並列に薄い酸化膜のキャパシタ３Ａを接続し、キャパシタ３の容量を補強している。
【００３７】
実施例１及び実施例２のキャパシタの切換は、メタル層（配線層）によるメタル切換であり、ＤＤＲ１／２のモードに応じて、メタル配線を切り換えて使用する。
【実施例３】
【００３８】
図３は、実施例３を示す回路図であり、この実施例では、パワーオン時に発生するＨレベルのワンショットパルスを用いて２倍圧動作、３倍圧動作を自動的に切り換えるようにした回路である。
【００３９】
具体的には、実施例３では、２倍圧動作、３倍圧動作の切換指示は、図３（Ｂ）に示したように、フューズによるトリミングで行うように構成している。即ち、ＤＤＲ１／２の切換は、ヒューズの切断・非切断を検出して行う。図３（Ｂ）のＲＳＴ信号は、パワーオン時に発生するワンショットパルスであり、ヒューズの状況によりＯＰ信号のレベルが決定するようになっている。
【００４０】
この実施例３の場合、フューズがトリミングされていない場合、ＯＰ信号がＨレベルで３倍圧動作であり、ＯＰ信号がＬレベルの場合、２倍圧動作である。
【００４１】
次に、実施例３について説明する。
【００４２】
なお、背景技術の項で説明した部分と同一部分には、同じ符号を付して、その説明を省略する。又、各部の制御信号は、背景技術の項で説明したものと同じ制御信号を用いている。
【００４３】
この実施例３は、
第１のインバータ１と、出力スイッチ２と、前記第１のインバータ１の出力にドレイン又はソースが接続された第１のスイッチ３１と、一方の端子が前記第１のスイッチ３１のソース又はドレインに接続され、他方の端子が前記出力スイッチ２に接続された第１のキャパシタ３と、前記第１のインバータ１の出力にドレイン又はソースが接続された第２のスイッチ３２と、第２のスイッチ３２のソース又はドレインに一方の端子が接続された第２のキャパシタ１３と、前記第２のキャパシタ１３の他方の端子にソースが接続され、ドレインが前記第１のキャパシタの一方の端子に接続された第３のスイッチ１５と、前記第１のキャパシタ３の他方の端子に接続されて前記第１のキャパシタ３に充電用の電圧を印加する第４のスイッチ４と、前記第１のキャパシタ３の一方の端子とグランド間に設けた第５のスイッチ１６と、前記第２のキャパシタ１３の他方の端子に接続されて前記第２のキャパシタ１３に充電用の電圧を印加する第６のスイッチ１４とからなる電源電圧発生回路において、
前記第１乃至前記第４のスイッチを制御するスイッチ制御回路３５と、
フューズをトリミングするトリミング回路３６と、
前記トリミング回路３６でのフューズのトリミングの有無に基づき、電源オン時に出力されるワンショットパルスをラッチするラッチ回路３７と、
前記ラッチ回路３７の出力レベルをシフトして前記スイッチ制御回路３５に入力せしめるレベル変換回路３８と、
を少なくとも含むことを特徴とするものである。
【００４４】
又、前記スイッチ制御回路３５は、
前記レベル変換回路３８の出力レベルを反転せしめる第２のインバータ３９と、
前記第１のインバータ１への入力パルスＰ０を反転せしめる第３のインバータ４１と、
前記レベル変換回路３８の出力と前記第３のインバータ４１の出力とのＮＡＮＤをとり、その出力で前記第３のスイッチ１５を制御する第１のＮＡＮＤ回路４２と、
前記レベル変換回路３８の出力と前記入力パルスＰ０とのＮＡＮＤをとり、その出力で前記第４のスイッチ１６を制御する第２のＮＡＮＤ回路４３とからなり、
前記第１のスイッチ３１は、前記レベル変換回路３８の出力信号で制御され、前記第２のスイッチ３２は、前記第２のインバータ３９の出力で制御されることを特徴とするものである。
【００４５】
次に、スイッチ３１、３２、１５、１６を制御するスイッチ制御回路について更に詳細に説明する。
（１）２倍圧動作
２倍圧動作では、フューズが切断され、ＯＰ信号は、Ｌレベルになり、従って、レベル変換回路３８の出力ＯＰ'信号もＬレベルである。
【００４６】
この場合、ＯＰ'信号がＬレベルであるから、スイッチ３２は、オフ状態であり、また、スイッチ３１にはインバータ３９を介してＨレベルの信号が印加されるからスイッチ３１は、オン状態になる。
【００４７】
又、ＮＡＮＤ回路４２には、ＬレベルのＯＰ'信号が入力されるから、ＮＡＮＤ回路４２の出力は、Ｈレベルになり、スイッチ１５はオフ状態になる。
【００４８】
従って、第２のキャパシタ１３は、回路から切り離される。
【００４９】
又、同様に、ＮＡＮＤ回路４３には、ＬレベルのＯＰ'信号が入力されるから、ＮＡＮＤ回路４３の出力は、Ｈレベルになり、インバータ４４を介してＬレベルの信号がスイッチ１６に印加され、スイッチ１６もオフ状態になる。
【００５０】
従って、この状態においては、図６で示した接続関係になり、２倍圧動作が行われる。
（２）３倍圧動作
３倍圧動作では、フューズが非切断状態であり、ＯＰ信号は、Ｈレベルになり、従って、レベル変換回路３８の出力ＯＰ'信号もＨレベルである。
【００５１】
この場合、ＯＰ'信号がＨレベルであるから、スイッチ３２は、オン状態であり、また、スイッチ３１にはインバータ３９を介してＬレベルの信号が印加されるからスイッチ３１は、オフ状態になる。
【００５２】
又、ＮＡＮＤ回路４２には、ＨレベルのＯＰ'信号が入力され、また、インバータ４１により、入力パルスＰ０を反転させた信号をＮＡＮＤ回路４２に入力するから、ＮＡＮＤ回路４２の出力からは、入力パルスＰ０と同相の信号がスイッチ１５のゲートに入力される。
【００５３】
又、同様に、ＮＡＮＤ回路４３には、ＨレベルのＯＰ'信号が入力され、また、入力パルスＰ０がＮＡＮＤ回路４３に入力するから、スイッチ１６のゲートには、入力パルスＰ０と同相の制御パルスＰ３がスイッチ１６のゲートに入力される。
【００５４】
従って、この状態においては、図７で示した接続関係になり、３倍圧動作が行われる。
【００５５】
そして、３倍圧動作では、薄い絶縁膜のキャパシタ１３と厚い絶縁膜のキャパシタ３、５とを併用して用い、２倍圧動作では、厚い絶縁膜のキャパシタ３、５のみを用いて昇圧動作を行う。
【００５６】
なお、２倍圧動作の際、薄い絶縁膜のキャパシタ１３の二つの端子をグランドに接続し、薄い絶縁膜のキャパシタ１３の電荷を放電せしめる放電回路を設けるように構成してもよい。
【実施例４】
【００５７】
図４は、実施例４を示す図であり、この実施例では、電源電圧検出回路４７を用いて２倍圧動作、３倍圧動作を自動的に切り換えるようにした回路であり、電源電圧検出回路４７を除いて、実施例３と同様に構成している。
【００５８】
具体的には、実施例４では、２倍圧動作、３倍圧動作の切換指示は、図４に示したように構成される。
【００５９】
実施例４の電源電圧検出回路４７では、ＶＲＥＦ＝ＶＣＣＡｘＲ２／（Ｒ１＋Ｒ２）（ＶＣＣＡ：薄膜キャパシタが絶縁破壊しない程度の動作電圧）に設定され、この電源電圧発生回路が組み込まれているメモリ回路の動作電圧ＶＣＣが低いときには、ＨレベルのＯＰ信号が出力され、ＶＣＣが高いときには、ＬレベルのＯＰ信号が出力される。
【産業上の利用可能性】
【００６０】
本発明は、特に、ダブル・データ・レート（ＤＤＲ）型のＤＲＡＭ（ＤＤＲ−ＤＲＡＭ）に好適である。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施例１の構成を示す回路図である。
【図２】本発明の実施例２の構成を示す回路図である。
【図３】本発明の実施例３の構成を示す回路図である。
【図４】本発明の実施例４の構成を示す回路図である。
【図５】従来技術の構成を示す回路図である。
【図６】図６（Ａ）は、図５の回路での２倍圧動作の接続関係を示す図、図６（Ｂ）は、各部の波形を示す図である。
【図７】図７（Ａ）は、図５の回路での３倍圧動作の接続関係を示す図、図７（Ｂ）は、各部の波形を示す図である。
【符号の説明】
【００６２】
１  第１のインバータ
２  ＦＥＴ（出力スイッチ）
３  キャパシタ（第１のキャパシタ）
５  キャパシタ
４、６、１４〜１６  ＦＥＴ
７  レベル変換回路
１３  第２のキャパシタ
３５  スイッチ制御回路
３６  トリミング回路
３７  ラッチ回路
４７  電源電圧検出回路
７１  ＦＥＴ
Ｓ１〜Ｓ４  スイッチ
Ｐ０〜Ｐ３  制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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