(57)【要約】【課題】フラッシュメモリ装置を提供する。【解決手段】ここに開示されるフラッシュメモリ装置は、プログラム区間の間、フラッシュメモリセルに書き込まれるデータに従ってデータラインを駆動する書き込みドライバと、プログラム検証区間の間、前記フラッシュメモリセルに貯蔵されたデータを感知増幅する感知増幅回路と、前記書き込みドライバの動作区間の間、前記データラインから前記感知増幅回路を電気的に絶縁させる絶縁回路とを含む。【選択図】図１
2005158230.tif 000002
【特許請求の範囲】
【請求項１】
高電圧で動作する高電圧回路と、
低電圧で動作する低電圧回路と、
信号ラインを通じて前記高電圧回路及び前記低電圧回路に連結された内部回路と、
前記信号ラインと前記低電圧回路との間に連結され、前記高電圧回路の動作区間の間、前記信号ラインから前記低電圧回路を電気的に絶縁させる第１絶縁回路と
を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記第１絶縁回路は、前記高電圧より高いブレークダウン電圧を有するＭＯＳトランジスタを含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記低電圧回路の動作区間の間、前記ＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項２に記載の半導体集積回路装置。
【請求項４】
前記信号ラインと前記高電圧回路との間に連結され、前記低電圧回路の動作区間の間、前記信号ラインから前記高電圧回路を電気的に絶縁させる第２絶縁回路をさらに含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
前記第２絶縁回路は、前記高電圧より高いブレークダウン電圧を有するＭＯＳトランジスタを含むことを特徴とする請求項４に記載の半導体集積回路装置。
【請求項６】
前記高電圧回路の動作区間の間、前記ＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
フラッシュメモリセルと、
前記フラッシュメモリセルに連結されたビットラインと、
前記ビットラインをデータラインに連結するスイッチ回路と、
前記データラインに連結され、前記フラッシュメモリセルに貯蔵されるデータに従って前記ビットラインを高電圧で駆動する書き込みドライバと、
前記データラインに連結され、前記ビットラインを通じて前記フラッシュメモリセルに貯蔵されたデータを感知する感知増幅回路と、
前記書き込みドライバの動作区間の間、前記感知増幅回路を前記データラインから絶縁させる第１絶縁回路と
を含むことを特徴とするフラッシュメモリ装置。
【請求項８】
前記第１絶縁回路は、前記高電圧より高いブレークダウン電圧を有するＮＭＯＳトランジスタを含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項９】
前記書き込みドライバの動作区間の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項８に記載のフラッシュメモリ装置。
【請求項１０】
前記ＮＭＯＳトランジスタのゲートに印加される電圧はプログラム電圧であることを特徴とする請求項９に記載のフラッシュメモリ装置。
【請求項１１】
前記感知増幅回路の動作区間の間前記書き込みドライバを前記データラインから絶縁させる第２絶縁回路をさらに含むことを特徴とする請求項７に記載のフラッシュメモリ装置。
【請求項１２】
前記第２絶縁回路は、前記高電圧より高いブレークダウン電圧を有するＮＭＯＳトランジスタを含むことを特徴とする請求項１１に記載のフラッシュメモリ装置。
【請求項１３】
前記感知増幅回路の動作区間の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項１２に記載のフラッシュメモリ装置。
【請求項１４】
前記ＮＭＯＳトランジスタのゲートに印加される電圧はプログラム電圧であることを特徴とする請求項１３に記載のフラッシュメモリ装置。
【請求項１５】
各々がローカルビットラインを含むセクタと、
前記ローカルビットラインの各々にはフラッシュメモリセルが並列連結され、
前記セクタのうちの一つを選択し、選択されたセクタのビットラインを対応するグローバルビットラインに各々連結する列選択回路と、
プログラム動作の間前記グローバルビットラインをデータラインに連結する第１スイッチ回路と、
前記プログラム動作の間前記選択されたセクタに貯蔵されるデータに従って前記データラインを高電圧で駆動する書き込みドライバ回路と、
プログラム検証動作の間前記データライン及び前記選択されたビットラインを通じて前記選択されたセクタに貯蔵されたデータを感知する感知増幅回路と、
前記データラインと前記感知増幅回路との間に連結された第２スイッチ回路と、
前記プログラム動作の間、前記感知増幅回路が前記データラインから絶縁されるように、前記第２スイッチ回路を制御する制御回路と
を含むことを特徴とするフラッシュメモリ装置。
【請求項１６】
前記第２スイッチ回路は、前記データラインと前記感知増幅回路との間に各々連結されたＮＭＯＳトランジスタを含み、前記各ＮＭＯＳトランジスタは、前記高電圧より高いブレークダウン電圧を有することを特徴とする請求項１５に記載のフラッシュメモリ装置。
【請求項１７】
前記プログラム検証動作の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項１６に記載のフラッシュメモリ装置。
【請求項１８】
前記各ＮＭＯＳトランジスタのゲートに印加される電圧はプログラム電圧であることを特徴とする請求項１７に記載のフラッシュメモリ装置。
【請求項１９】
前記データラインと前記書き込みドライバ回路との間に連結された第３スイッチ回路をさらに含み、前記制御回路は前記プログラム検証動作の間、前記書き込みドライバ回路が前記データラインから絶縁されるように、前記第３スイッチ回路を制御することを特徴とする請求項１５に記載のフラッシュメモリ装置。
【請求項２０】
前記第３スイッチ回路は、前記データラインと前記書き込みドライバ回路との間に各々連結されたＮＭＯＳトランジスタを含み、前記各ＮＭＯＳトランジスタは前記高電圧より高いブレークダウン電圧を有することを特徴とする請求項１９に記載のフラッシュメモリ装置。
【請求項２１】
前記プログラム動作の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項２０に記載のフラッシュメモリ装置。
【請求項２２】
前記各ＮＭＯＳトランジスタのゲートに印加される電圧は、プログラム電圧であることを特徴とする請求項２１に記載のフラッシュメモリ装置。
【請求項２３】
各々がローカルビットラインを含むセクタと、
前記ローカルビットラインの各々にはフラッシュメモリセルが並列連結され、
前記セクタのうちの一つを選択し、選択されたセクタのビットラインを対応するグローバルビットラインに各々連結する列選択回路と、
プログラム動作の間、前記グローバルビットラインを第１データラインに連結する第１スイッチ回路と、
読み出し動作の間、前記グローバルビットラインを第２データラインに連結する第２スイッチ回路と、
前記プログラム動作の間、前記選択されたセクタに貯蔵されるデータに従って前記第１データラインを高電圧で駆動する書き込みドライバ回路と、
プログラム検証動作の間、前記第１データライン及び前記選択されたビットラインを通じて前記選択されたセクタに貯蔵されたデータを感知する第１感知増幅回路と、
前記読み出し動作の間、前記第２データライン及び前記選択されたビットラインを通じて前記選択されたセクタに貯蔵されたデータを感知する第２感知増幅回路と、
前記第１データラインと前記第１感知増幅回路との間に連結された第３スイッチ回路と、
前記第１データラインと前記書き込みドライバ回路との間に連結された第４スイッチ回路と、
前記プログラム動作の間、前記感知増幅回路が前記第１データラインから絶縁されるように、前記第３スイッチ回路を制御し、前記プログラム検証動作の間前記書き込みドライバが前記第１データラインから絶縁されるように、前記第４スイッチ回路を制御する制御回路と
を含むことを特徴とするフラッシュメモリ装置。
【請求項２４】
前記第３スイッチ回路は、前記第１データラインと前記感知増幅回路との間に各々連結されたＮＭＯＳトランジスタを含み、前記各ＮＭＯＳトランジスタは、前記高電圧より高いブレークダウン電圧を有することを特徴とする請求項２３に記載のフラッシュメモリ装置。
【請求項２５】
前記プログラム検証動作の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項２４に記載のフラッシュメモリ装置。
【請求項２６】
前記第４スイッチ回路は、前記第１データラインと前記書き込みドライバ回路との間に各々連結されたＮＭＯＳトランジスタを含み、前記各ＮＭＯＳトランジスタは、前記高電圧より高いブレークダウン電圧を有することを特徴とする請求項２３に記載のフラッシュメモリ装置。
【請求項２７】
前記プログラム動作の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加されることを特徴とする請求項２６に記載のフラッシュメモリ装置。
【請求項２８】
前記各ＮＭＯＳトランジスタのゲートに印加される電圧は、プログラム電圧であることを特徴とする請求項２５または請求項２７のいずれか１項に記載のフラッシュメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであって、さらに具体的にはフラッシュメモリ装置に関するものである。
【背景技術】
【０００２】
一般的に、半導体集積回路装置は、外部から供給された電源電圧を利用して内部動作を実行する。これとともに、半導体集積回路装置は、外部から供給された電源電圧より高い電圧を内部で生成し、そのように生成された高電圧を利用して内部動作を実行する。例えば、３．３Ｖまたはそれより高い電圧を使う半導体集積回路装置において、電源電圧として動作する回路領域(以下、低電圧回路領域と称する)のＭＯＳトランジスタは、内部的に生成された高電圧に耐えることができるブレークダウン電圧を有する。このような場合、高電圧で動作する回路領域(以下、高電圧回路領域と称する)は、低電圧回路領域と直接連結することができる。たとえ高電圧回路領域が低電圧回路領域に直接連結されても、低電圧回路領域のＭＯＳトランジスタは高電圧回路領域からの高電圧によってブレークダウンしない。これは低電圧回路領域のＭＯＳトランジスタが高電圧に耐えることができるブレークダウン電圧を有するためである。
【０００３】
漸次、電源電圧が低くなり、半導体集積回路装置の高集積化が加速することによって、低電圧回路領域のＭＯＳトランジスタは電流容量が大きく、小面積を占める低電圧トランジスタで構成されている。これによって、低電圧回路領域のＭＯＳトランジスタのブレークダウン電圧も低くなる。特に、低電圧トランジスタのブレークダウン電圧が高電圧回路領域で使われる高電圧より低くなる場合、低電圧回路領域と高電圧回路領域が直接連結されるとき、低電圧回路領域の低電圧トランジスタは、高電圧回路領域からの高電圧によってブレークダウンされることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、低電圧トランジスタのブレークダウンによるプログラム失敗を防止することができるフラッシュメモリ装置に関するものである。
【０００５】
本発明の他の目的は、プログラム動作の間ビットラインに供給される高電圧が低下することを防止することができるフラッシュメモリ装置を提供するものである。
【課題を解決するための手段】
【０００６】
上述の目的を達成するために本発明の特徴によれば、半導体集積回路装置は高電圧回路と、低電圧回路と、内部回路と、第１絶縁回路とを含む。前記高電圧回路は高電圧で動作し、前記低電圧回路は低電圧で動作する。前記内部回路は信号ラインを通じて前記高電圧回路及び前記低電圧回路に連結される。前記第１絶縁回路は前記信号ラインと前記低電圧回路との間に連結され、前記高電圧回路の動作区間の間、前記信号ラインから前記低電圧回路を電気的に絶縁させる。前記第１絶縁回路は前記高電圧より高いブレークダウン電圧を有するＭＯＳトランジスタを含む。前記低電圧回路の動作区間の間、前記ＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加される。
【０００７】
この態様において、半導体集積回路装置は前記信号ラインと前記高電圧回路との間に連結され、前記低電圧回路の動作区間の間、前記信号ラインから前記高電圧回路を電気的に絶縁させる第２絶縁回路をさらに含む。前記第２絶縁回路は前記高電圧より高いブレークダウン電圧を有するＭＯＳトランジスタを含み、前記高電圧回路の動作区間の間、前記ＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加される。
【０００８】
本発明の他の特徴によれば、フラッシュメモリ装置はフラッシュメモリセルと、前記フラッシュメモリセルに連結されたビットラインと、前記ビットラインをデータラインに連結するスイッチ回路と、前記データラインに連結され、前記フラッシュメモリセルに貯蔵されるデータに従って前記ビットラインを高電圧で駆動する書き込みドライバと、前記データラインに連結され、前記ビットラインを通じて前記フラッシュメモリセルに貯蔵されたデータを感知する感知増幅回路と、前記書き込みドライバの動作区間の間、前記感知増幅回路を前記データラインから絶縁させる第１絶縁回路とを含む。前記第１絶縁回路は前記高電圧より高いブレークダウン電圧を有するＮＭＯＳトランジスタを含む。前記書き込みドライバの動作区間の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加される。前記ＮＭＯＳトランジスタのゲートに印加される電圧はプログラム電圧である。
【０００９】
この態様において、フラッシュメモリ装置は前記感知増幅回路の動作区間の間、前記書き込みドライバを前記データラインから絶縁させる第２絶縁回路をさらに含む。前記第２絶縁回路は、前記高電圧より高いブレークダウン電圧を有するＮＭＯＳトランジスタを含む。前記感知増幅回路の動作区間の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加される。前記ＮＭＯＳトランジスタのゲートに印加される電圧はプログラム電圧である。
【００１０】
本発明のまた他の特徴によれば、フラッシュメモリ装置は、各々がローカルビットラインを含むセクタと、前記ローカルビットラインの各々にはフラッシュメモリセルが並列連結され、前記セクタのうちの一つを選択し、選択されたセクタのビットラインを対応するグローバルビットラインに各々連結する列選択回路と、プログラム動作の間前記グローバルビットラインをデータラインに連結する第１スイッチ回路と、前記プログラム動作の間前記選択されたセクタに貯蔵されるデータに従って前記データラインを高電圧で駆動する書き込みドライバ回路と、プログラム検証動作の間前記データライン及び前記選択されたビットラインを通じて前記選択されたセクタに貯蔵されたデータを感知する感知増幅回路と、前記データラインと前記感知増幅回路との間に連結された第２スイッチ回路と、前記プログラム動作の間前記感知増幅回路が前記データラインから絶縁されるように前記第２スイッチ回路を制御する制御回路とを含む。
【００１１】
この態様において、前記第２スイッチ回路は、前記データラインと前記感知増幅回路との間に各々連結されたＮＭＯＳトランジスタを含み、前記各ＮＭＯＳトランジスタは、前記高電圧より高いブレークダウン電圧を有する。
【００１２】
この態様において、前記プログラム検証動作の間、前記ＮＭＯＳトランジスタのゲートには前記高電圧より高い電圧が印加される。前記各ＮＭＯＳトランジスタのゲートに印加される電圧はプログラム電圧である。
【００１３】
この態様において、前記データラインと前記書き込みドライバ回路との間に連結された第３スイッチ回路をさらに含み、前記制御回路は、前記プログラム検証動作の間、前記書き込みドライバ回路が前記データラインから絶縁されるように前記第３スイッチ回路を制御する。前記第３スイッチ回路は、前記データラインと前記書き込みドライバ回路との間に各々連結されたＮＭＯＳトランジスタを含み、前記各ＮＭＯＳトランジスタは、前記高電圧より高いブレークダウン電圧を有する。
【００１４】
本発明のまた他の特徴によれば、フラッシュメモリ装置は、各々がローカルビットラインを含むセクタと、前記ローカルビットラインの各々にはフラッシュメモリセルが並列連結され、前記セクタのうちの一つを選択し、選択されたセクタのビットラインを対応するグローバルビットラインに各々連結する列選択回路と、プログラム動作の間、前記グローバルビットラインを第１データラインに連結する第１スイッチ回路と、読み出し動作の間、前記グローバルビットラインを第２データラインに連結する第２スイッチ回路と、前記プログラム動作の間、前記選択されたセクタに貯蔵されるデータに従って前記第１データラインを高電圧で駆動する書き込みドライバ回路と、プログラム検証動作の間、前記第１データライン及び前記選択されたビットラインを通じて前記選択されたセクタに貯蔵されたデータを感知する第１感知増幅回路と、前記読み出し動作の間、前記第２データライン及び前記選択されたビットラインを通じて前記選択されたセクタに貯蔵されたデータを感知する第２感知増幅回路と、前記第１データラインと前記第１感知増幅回路との間に連結された第３スイッチ回路と、前記第１データラインと前記書き込みドライバ回路との間に連結された第４スイッチ回路と、前記プログラム動作の間、前記感知増幅回路が前記第１データラインから絶縁されるように前記第３スイッチ回路を制御し、前記プログラム検証動作の間、前記書き込みドライバが前記第１データラインから絶縁されるように前記第４スイッチ回路を制御する制御回路とを含む。
【発明の効果】
【００１５】
書き込みドライバ回路が動作する時、データラインからプログラム検証用感知増幅回路を電気的に絶縁させることによって、データラインの高電圧によって感知増幅回路のＭＯＳトランジスタがブレークダウンされることを防止することができる。結果的に、高電圧の低下によるプログラム失敗を防止することができる。プログラム検証用感知増幅回路が動作する時、データラインから書き込みドライバ回路を電気的に絶縁させることによって、感知増幅回路にかかるローディングを減らすことができる。したがって、プログラム検証用感知増幅回路の動作速度が向上することができる。
【発明を実施するための最良の形態】
【００１６】
本発明の望ましい実施形態を以下の参照図面に基づいて詳細に説明する。
【００１７】
図１は本発明の第１実施形態によるフラッシュメモリ装置を示すブロック図である。
【００１８】
図１を参照すれば、本発明によるフラッシュメモリ装置１００は、データ情報を貯蔵するためのセクタを含み、複数個のビットライン (またはローカルビットライン)ＬＢＬ０〜ＬＢＬｍがセクタ１１０に連結されている。各ビットラインには、たとえ図示しなくとも、複数個のフラッシュメモリセルが並列連結される。各フラッシュメモリセルは、制御ゲート(ｃｏｎｔｒｏｌ  ｇａｔｅ)、浮遊ゲート(ｆｌｏａｔｉｎｇ  ｇａｔｅ)、ソース(ｓｏｕｒｃｅ)、およびドレイン(ｄｒａｉｎ)を有する浮遊ゲートトランジスタ(ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ)を含む。本発明によるフラッシュメモリ装置１００は、ＮＯＲフラッシュメモリ装置であるが、本発明の思想は、これに制限されないことは自明である。列デコーダ回路１２０は、列アドレスが入力され、プログラム／読み出し制御回路１３０からのフラッグ信号ＲＥＡＤ、ＰＧＭに応答して列選択信号ＹＡ、ＹＢＲ、ＹＢＷを発生する。例えば、列デコーダ回路１２０は、プログラム／読み出し動作の時フラッグ信号ＲＥＡＤ、ＰＧＭにかかわらず、入力された列アドレスに従って列選択信号ＹＡを発生する。これに反して、列デコーダ回路１２０は、フラッグ信号ＲＥＡＤの活性化に応答して(または読み出し動作の時)列選択信号ＹＢＲを発生する。列デコーダ回路１２０はフラッグ信号ＰＧＭの活性化に応答して(またはプログラム動作の時)列選択信号ＹＢＷを発生する。
【００１９】
続いて、図１を参照すれば、列選択回路１４０は、列デコーダ回路１２０からの列選択信号ＹＡに応答してビットラインＬＢＬ０〜ＬＢＬｍのうちの一部を選択し、選択されたビットラインをグローバルビットラインＧＢＬ０〜ＧＢＬｎに各々連結する。列選択回路１５０は、列デコーダ回路１２０から出力される列選択信号ＹＢＲに応答してグローバルビットラインＧＢＬ０〜ＧＢＬｎのうちの一部を選択し、選択されたグローバルビットラインを対応するデータラインＤＬＲｉに各々連結する。また、列選択回路１５０は、列デコーダ回路１２０から出力される列選択信号ＹＢＷに応答して、グローバルビットラインＧＢＬ０〜ＧＢＬｎのうちの一部を選択し、選択されたグローバルビットラインを対応するデータラインＤＬＷｉに各々連結する。すなわち、列選択回路１５０は、読み出し動作の時、データラインＤＬＲｉを選択されたグローバルビットラインに連結し、プログラム動作の時データラインＤＬＷｉを選択されたグローバルビットラインに連結する。この実施形態において、データラインＤＬＲｉは読み出し動作の時に使われ、データラインＤＬＷｉはプログラム動作の時に使われる。
【００２０】
データラインＤＬＲｉには、感知増幅回路１６０(図面に“ＳＡＲ”と表記する)が連結され、感知増幅回路１６０は、データラインＤＬＲｉに各々対応する感知増幅器を含む。感知増幅回路１６０は、読み出し動作の時、列選択回路１４０、１５０を通じて選択されたローカルビットラインのフラッシュメモリセルからデータを感知する。この実施形態において、感知増幅回路１６０は、読み出し動作の時にだけ動作する。書き込みドライバ回路１７０(図面に“ＷＤ”と表記する)は、データラインＤＬＲｉに各々連結される複数個の書き込みドライバを含む。書き込みドライバ回路１７０は、プログラム／読み出し制御回路１３０からのメインプログラム信号ＭＡＩＮＰＧＭに応答して動作し、セクタ１１０に貯蔵されるデータに従ってデータラインＤＬＷｉを高電圧／接地電圧で駆動する。よく知られたように、ＮＡＮＤフラッシュメモリ装置の場合、プログラム動作はプログラム区間とプログラム検証区間で各々構成されるプログラムサイクルを通じて実行される。このような場合、メインプログラム信号ＭＡＩＮＰＧＭは、各プログラムサイクルのプログラム区間を示す。
【００２１】
続いて、図１参照すれば、本発明のフラッシュメモリ装置１００は、制御回路１８０、感知増幅回路１９０(図面に“ＳＡＷ”と表記する)、および絶縁回路２００をさらに含む。制御回路１８０は、書き込みドライバ回路１７０の動作区間の間、感知増幅回路１９０がデータラインＤＬＷｉから電気的に絶縁されるように絶縁回路２００を制御する。感知増幅回路１９０は、データラインＤＬＲｉに各々対応する感知増幅器を含み、プログラム検証動作の時にだけ使われる。感知増幅回路１９０の望ましい実施形態による回路図が図２に示されいる。図２で、感知増幅回路１９０のレイアウト面積が大きくて、感知増幅回路１９０は電流容量が大きく、小面積を占める低電圧トランジスタで構成される。低電圧トランジスタは、低いブレークダウン電圧(例えば、約４Ｖまたはそれより低い電圧)を有するトランジスタである。
【００２２】
続いて、図１の制御回路１８０は、プログラム／読み出し制御回路１３０からのメインプログラム信号ＭＡＩＮＰＧＭに応答して制御信号ｎＭＡＩＮＰＧＭを発生する。例えば、メインプログラム信号ＭＡＩＮＰＧＭが活性化される時、すなわち書き込みドライバ回路１７０の動作区間の間(またはプログラム区間の間)、制御回路１８０は、絶縁回路２００が非活性化されるように制御信号ｎＭＡＩＮＰＧＭを発生する。すなわち、感知増幅回路１９０は、書き込みドライバ回路１７０の動作区間の間、データラインＤＬＷｉから電気的に絶縁される。メインプログラム信号ＭＡＩＮＰＧＭが非活性化される時、すなわち書き込みドライバ回路１７０が動作しない時(またはプログラム検証区間の間)、制御回路１８０は、絶縁回路２００が活性化されるように制御信号ｎＭＡＩＮＰＧＭを発生する。すなわち、感知増幅回路１９０は、書き込みドライバ回路１７０の非動作区間の間 (またはプログラム検証区間の間)データラインＤＬＷｉと電気的に連結される。この実施形態において、メインプログラム信号ＭＡＩＮＰＧＭが非活性化される時、制御信号ｎＭＡＩＮＰＧＭは、高電圧発生回路２１０からの高電圧ＨＶ２を有する。
【００２３】
要約すれば、書き込みドライバ回路１７０が動作する時、データラインＤＬＷｉは、書き込まれるデータに従って高電圧ＨＶ１(例えば、５〜６Ｖ)で駆動される。絶縁回路２００がない場合、データラインＤＬＷｉに印加された高電圧は、低電圧で動作する低電圧回路として感知増幅回路１９０に直接印加される。すなわち、書き込みドライバ回路１７０と感知増幅回路１９０がデータラインＤＬＷｉを共有するので、データラインＤＬＷｉに印加された高電圧ＨＶ１によって感知増幅回路１９０を構成するＭＯＳトランジスタ(例えば、図２でＬＭ１１、ＬＭ１２、ＬＭ１５）がブレークダウンされる。したがって、データラインＤＬＷｉに印加される高電圧ＨＶ１が感知増幅回路１９０のブレークダウンされたトランジスタを通じて低くなり、これがプログラム動作の失敗の原因になる。
【００２４】
しかし、絶縁回路２００がデータラインＤＬＷｉと感知増幅回路１９０との間に実現される場合、前に説明の問題は解決することができる。すなわち、絶縁回路２００は、書き込みドライバ回路１７０の動作区間の間、感知増幅回路１９０がデータラインＤＬＷｉから電気的に絶縁されるように制御回路１８０によって制御される。これは書き込みドライバ回路１７０の動作区間の間(またはプログラム区間の間)データラインＤＬＷｉ上の高電圧ＨＶ１が、感知増幅回路１９０に印加されないことを意味する。したがって、低電圧トランジスタのブレークダウンによって高電圧が感知増幅回路を通じて低くなることを防止することによって、プログラム動作を正常に実行することができる。
【００２５】
図３は、本発明の望ましい実施形態による図１に図示された書き込みドライバ回路を示す回路図である。図３には、ただ一つのデータライン(例えば、ＤＬＷ０)に連結される書き込みドライバが図示されている。しかし、残りのデータラインに各々連結された書き込みドライバも図３と同一に構成されるであろう。
【００２６】
図３を参照すれば、本発明の望ましい実施形態による書き込みドライバ回路１７０は、ＰＭＯＳトランジスタＨＭ１とＮＭＯＳトランジスタＨＭ２、ＨＭ３とを含む。ＰＭＯＳトランジスタＨＭ１は、高電圧ＨＶ１とデータラインＤＬＷ０との間に連結され、データ信号ｎＢＬＳＥＬ０によって制御される。ＮＭＯＳトランジスタＨＭ２、ＨＭ３は、データラインＤＬＷ０と接地電圧ＶＳＳとの間に直列連結されている。ＮＭＯＳトランジスタＨＭ２は、メインプログラム信号ＭＡＩＮＰＧＭによって制御され、ＮＭＯＳトランジスタＨＭ３は、データ信号ｎＢＬＳＥＬ０によって制御される。データ信号ｎＢＬＳＥＬ０は、プログラムされるデータを示し、メインプログラム信号ＭＡＩＮＰＧＭはプログラム区間を示す。
【００２７】
この実施形態において、書き込みドライバ回路１７０を構成するＭＯＳトランジスタＨＭ１、ＨＭ２、ＨＭ３は、高電圧ＨＶ１より高いブレークダウン電圧(例えば、９Ｖまたはそれより高い電圧)を有する高電圧トランジスタである。
【００２８】
回路動作において、プログラム動作が実行されない間、すなわちメインプログラム信号ＭＡＩＮＰＧＭがローレベルである時、データラインＤＬＷ０は、フローティング状態に維持される。プログラム動作が実行される時、すなわちメインプログラム信号ＭＡＩＮＰＧＭがハイレベルである時、データラインＤＬＷ０は、データ信号ｎＢＬＳＥＬ０に従って高電圧ＨＶ１で、または接地電圧ＶＳＳで駆動される。例えば、データ信号ｎＢＬＳＥＬ０がローレベルである時、書き込みドライバ回路１７０は、データラインＤＬＷ０に高電圧ＨＶ１を供給する。データ信号ｎＢＬＳＥＬ０がハイレベルである時、書き込みドライバ回路１７０は、データラインＤＬＷ０に接地電圧ＶＳＳを供給する。
【００２９】
図４は、本発明の望ましい実施形態による図１に示した制御回路を示す回路図である。
【００３０】
図４を参照すれば、本発明の望ましい実施形態による制御回路１８０は、メインプログラム信号ＭＡＩＮＰＧＭがハイレベルである時、接地電圧ＶＳＳの制御信号ｎＭＡＩＮＰＧＭを出力する。制御回路１８０は、メインプログラム信号ＭＡＩＮＰＧＭがローレベルである時、高電圧ＨＶ２の制御信号ｎＭＡＩＮＰＧＭを出力する。制御回路１８０は、ＰＭＯＳトランジスタＨＭ４、ＨＭ５、ＨＭ８、ＮＭＯＳトランジスタＨＭ６、ＨＭ７、ＨＭ９、およびインバータＩＮＶ４を含み、図面に示したように連結されている。制御回路１８０は、レベルシフトとして機能し、ＭＯＳトランジスタＨＭ４〜ＨＭ９は、高電圧ＨＶ１より高いブレークダウン電圧(例えば、９Ｖまたはそれより高い電圧)を有する高電圧トランジスタである。高電圧ＨＶ２は、図１に示したように高電圧発生回路２１０から供給される電圧として、プログラム動作の時、ワードラインに供給される電圧またはそれより高い電圧である。
【００３１】
図５は本発明の望ましい実施形態による図１に示した絶縁回路と列選択回路とを概略的に示す回路図である。図５の絶縁回路２００において、ただ一つのデータラインＤＬＷ０に連結されたＮＭＯＳトランジスタＨＭ１０が図示されている。絶縁回路２００のＮＭＯＳトランジスタＨＭ１０は、データラインＤＬＷ０と感知増幅回路１９０との間に連結され、制御回路１８０からの制御信号ｎＭＡＩＮＰＧＭによって制御される。ＮＭＯＳトランジスタＨＭ１０は、高電圧ＨＶ１より高いブレークダウン電圧(例えば、９Ｖまたはそれより高い電圧)を有する高電圧トランジスタである。データラインＤＬＷ０は、列選択信号ＹＡ、ＹＢＷが活性化される時、ＮＭＯＳトランジスタＳＴ１、ＳＴ２を通じてローカルビットラインＬＢＬ０に連結される。
【００３２】
制御信号ｎＭＡＩＮＰＧＭが接地電圧のローレベルを有する時、または書き込みドライバ回路１７０の動作区間の間、絶縁回路２００のＮＭＯＳトランジスタＨＭ１０はターンオフされる。これは感知増幅回路１９０がデータラインＤＬＷ０から電気的に絶縁されるようにする。書き込みドライバ回路１７０の動作区間の間 (またはプログラム動作が実行される間)、感知増幅回路１９０がデータラインＤＬＷ０から電気的に絶縁されるので、データラインＤＬＷ０の高電圧によって感知増幅回路１９０のＭＯＳトランジスタ、（例えば、図２のＭＯＳトランジスタＬＭ１１、ＬＭ１２、ＬＭ１５）がブレークダウンすることを防止することができる。結果的に、データラインＤＬＷ０の高電圧の減少によるプログラム失敗を防止することができる。制御信号ｎＭＡＩＮＰＧＭが高電圧ＨＶ２のハイレベルを有する時、または書き込みドライバ回路１７０の非動作区間(プログラム検証区間)の間、絶縁回路２００のＮＭＯＳトランジスタＨＭ１０は、ターンオンされる。これによって、感知増幅回路１９０は、ＮＭＯＳトランジスタＳＴ１、ＳＴ２を通じて選択フラッシュメモリセルＭＣに連結されたデータラインＤＬＷ０の電圧(またはセル電流)を感知する。
【００３３】
図６は本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。
【００３４】
図６を参照すれば、本発明の第２実施形態によるフラッシュメモリ装置３００は、絶縁回路４２０が追加された点を除けば、図１に示したことと実質的に同一である。絶縁回路４２０は、感知増幅回路３９０の動作区間の間(またはプログラム検証区間の間)、データラインＤＬＷｉから書き込みドライバ回路３７０を電気的に絶縁させる。すなわち、絶縁回路４２０は、制御回路３８０からの制御信号ＭＡＩＮＰＧＭ'に応答してデータラインＤＬＷｉから書き込みドライバ回路３７０を電気的に絶縁させる。これは感知増幅回路３９０の入力ローディングが減少することを意味する。したがって、感知増幅回路３９０はより速く感知動作を実行することができる。
【００３５】
図７は本発明の望ましい実施形態による図６に示した制御回路を示す回路図である。
【００３６】
図７を参照すれば、本発明の望ましい実施形態による制御回路３８０は、メインプログラム信号ＭＡＩＮＰＧＭがハイレベルである時、接地電圧ＶＳＳの制御信号ｎＭＡＩＮＰＧＭと高電圧ＨＶ２の制御信号ＭＡＩＮＰＧＭ'とを出力する。制御回路３８０は、メインプログラム信号ＭＡＩＮＰＧＭがローレベルである時、高電圧ＨＶ２の制御信号 ｎＭＡＩＮＰＧＭ及び接地電圧ＶＳＳの制御信号ＭＡＩＮＰＧＭ'を出力する。制御回路３８０は、ＰＭＯＳトランジスタＨＭ１１、ＨＭ１２、ＨＭ１５、ＨＭ１７、ＮＭＯＳトランジスタＨＭ１３、ＨＭ１４、ＨＭ１６、ＨＭ１８、およびインバータＩＮＶ5を含み、図面に示したように連結されている。制御回路３８０は、レベルシフトとして機能し、ＭＯＳトランジスタＨＭ１１〜ＨＭ１８は、高電圧ＨＶ１より高いブレークダウン電圧(例えば、９Ｖまたはそれより高い電圧)を有する高電圧トランジスタである。
【００３７】
図８は、本発明の望ましい実施形態による図６に示した絶縁回路と列選択回路とを概略的に示す回路図である。絶縁回路４００のＮＭＯＳトランジスタＨＭ１９は、データラインＤＬＷ０と感知増幅回路３９０との間に連結され、制御回路３８０からの制御信号ｎＭＡＩＮＰＧＭによって制御される。絶縁回路４２０のＮＭＯＳトランジスタＨＭ２０は、データラインＤＬＷ０と書き込みドライバ回路３７０との間に連結され、制御回路３８０からの制御信号ＭＡＩＮＰＧＭ'によって制御される。ＮＭＯＳトランジスタＨＭ１９、ＨＭ２０は、高電圧ＨＶ１より高いブレークダウン電圧(例えば、９Ｖまたはそれより高い電圧)を有する高電圧トランジスタである。データラインＤＬＷ０は、列選択信号ＹＡ、ＹＢＷが活性化される時、ＮＭＯＳトランジスタＳＴ３、ＳＴ４を通じてローカルビットラインＬＢＬ０に連結される。
【００３８】
書き込みドライバ回路３７０の動作区間の間、すなわち制御信号ｎＭＡＩＮＰＧＭが接地電圧のローレベルを有し、制御信号ＭＡＩＮＰＧＭ'が高電圧ＨＶ２のハイレベルを有する時、絶縁回路４００のＮＭＯＳトランジスタＨＭ１９はターンオフされ、絶縁回路４２０のＮＭＯＳトランジスタＨＭ２０はターンオンされる。ＮＭＯＳトランジスタＨＭ２０がターンオンされることによって、書き込みドライバ回路３７０は、プログラムされるデータに従ってデータラインＤＬＷ０を高電圧ＨＶ１または接地電圧ＶＳＳで駆動する。これと反対に、ＮＭＯＳトランジスタＨＭ１９がターンオフされることによって、増幅回路３９０は、データラインＤＬＷ０から電気的に絶縁される。書き込みドライバ回路３７０の動作区間の間(またはプログラム動作が実行される間)感知増幅回路３９０がデータラインＤＬＷ０から電気的に絶縁されるので、データラインＤＬＷ０の高電圧によって感知増幅回路３９０のＭＯＳトランジスタ(例えば、図２のＭＯＳトランジスタＬＭ１１、ＬＭ１２、ＬＭ１５)がブレークダウンされることを防止することができる。結果的に、データラインＤＬＷ０の高電圧の減少によるプログラム失敗を防止することができる。
【００３９】
感知増幅回路３９０の動作区間の間、すなわち制御信号ＭＡＩＮＰＧＭ'が接地電圧のローレベルを有し、制御信号ｎＭＡＩＮＰＧＭが高電圧ＨＶ２のハイレベルを有する時、絶縁回路４００のＮＭＯＳトランジスタＨＭ１９はターンオンされ、絶縁回路４２０のＮＭＯＳトランジスタＨＭ２０はターンオフされる。ＮＭＯＳトランジスタＨＭ１９がターンオンされることによって、増幅回路３９０はデータラインＤＬＷ０上の電圧(またはセル電流)を感知する。これと反対に、ＮＭＯＳトランジスタＨＭ２０がターンオフされることによって書き込みドライバ回路３７０は、データラインＤＬＷ０から電気的に絶縁される。感知増幅回路３９０の動作区間の間(またはプログラム検証動作が実行される間)、書き込みドライバ回路３７０がデータラインＤＬＷ０から電気的に絶縁されるので、感知増幅回路３９０の入力ローディングが減少する。したがって、感知増幅回路３９０はより速く感知動作を実行することができる。
【００４０】
本発明において、プログラム検証用感知増幅回路は、低電圧で動作する低電圧回路を構成し、書き込みドライバ回路は高電圧で動作する高電圧回路を構成し、列選択回路及びセクタは内部回路を構成する。以上では、本発明による回路の構成及び動作を上述の説明及び図面に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることはもちろんである。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１実施形態によるフラッシュメモリ装置を示すブロック図である。
【図２】本発明の望ましい実施形態による図１に示した感知増幅回路を示す回路図である。
【図３】本発明の望ましい実施形態による図１に示した書き込みドライバ回路を示す回路図である。
【図４】本発明の望ましい実施形態による図１に示した制御回路を示す回路図である。
【図５】本発明の望ましい実施形態による図１に示した絶縁回路と列選択回路とを概略的に示す回路図である。
【図６】本発明の第２実施形態によるフラッシュメモリ装置を示すブロック図である。
【図７】本発明の望ましい実施形態による図６に示した制御回路を示す回路図である。
【図８】本発明の望ましい実施形態による図６に示した絶縁回路と列選択回路とを概略的に示す回路図である。
【符号の説明】
【００４２】
１００，３００…フラッシュメモリ装置
１１０，３３０…セクタ
１２０，３２０…列デコーダ回路
１３０，３３０…プログラム／読み出し制御回路
１４０，１５０，３４０，３５０…列選択回路
１６０，１９０，３６０，３９０…感知増幅回路
１８０，３８０…制御回路
２００，４００，４２０…絶縁回路
２１０，４１０…高電圧発生回路
【図１】
2005158230.tif 000003
【図２】
2005158230.tif 000004
【図３】
2005158230.tif 000005
【図４】
2005158230.tif 000006
【図５】
2005158230.tif 000007
【図６】
2005158230.tif 000008
【図７】
2005158230.tif 000009
【図８】
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