(57)【要約】【課題】  閾値電流が小さく、かつ作製容易な構造を備え、しかも良好な温度特性および高速応答特性を有する半導体レーザ素子を提供する。【解決手段】  ｎ型ＧａＡｓ基板１０１と、ｎ型ＧａＡｓ基板１０１上に形成されたｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５と、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８と、ｎ型ＡｌＩｎＰブロック層１０９とを備え、リッジ部およびリッジ部両側の凸部を有し、ｐ型ＧａＡｓコンタクト層１０８はリッジ部上面にのみ形成される半導体レーザ素子。【選択図】        図１
2005158953.tif 000002
【特許請求の範囲】
【請求項１】
リッジ型半導体レーザ素子であって、
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成された第１導電型クラッド層と、
前記第１導電型クラッド層上に形成された活性層と、
前記活性層上に形成され、ストライプ状のリッジ部を有する第２導電型クラッド層と、
前記第２導電型クラッド層の上面のうち前記リッジ部上面にのみ形成されたコンタクト層と、
前記第２導電型クラッド層および前記コンタクト層上に形成された第１導電型ブロック層とを備える
ことを特徴とする半導体レーザ素子。
【請求項２】
前記第２導電型クラッド層は、さらに、前記リッジ部両側にストライプ状の凸部を有する
ことを特徴とする請求項１に記載の半導体レーザ素子。
【請求項３】
前記半導体レーザ素子は、さらに、前記凸部上面の前記第２導電型クラッド層と前記第１導電型ブロック層との間に形成された誘電体層を備える
ことを特徴とする請求項２に記載の半導体レーザ素子。
【請求項４】
前記第２導電型クラッド層は、前記凸部を２以上有し、
前記半導体レーザ素子は、さらに、前記凸部上面の前記第２導電型クラッド層上に形成された誘電体層を備える
ことを特徴とする請求項２に記載の半導体レーザ素子。
【請求項５】
前記半導体レーザ素子は、さらに、前記リッジ部両側における前記第２導電型クラッド層と前記第１導電型ブロック層との間に形成された島状の誘電体層を備える
ことを特徴とする請求項１に記載の半導体レーザ素子。
【請求項６】
前記半導体レーザ素子は、さらに、前記リッジ部両側における前記第２導電型クラッド層上に形成された２以上の島状の誘電体層を備える
ことを特徴とする請求項１に記載の半導体レーザ素子。
【請求項７】
リッジ型半導体レーザ素子であって、
第１導電型半導体基板と、
前記第１導電型半導体基板上に形成された第１導電型クラッド層と、
前記第１導電型クラッド層上に形成された活性層と、
前記活性層上に形成され、ストライプ状のリッジ部と前記リッジ部両側に形成されたストライプ状の凸部とを有する第２導電型クラッド層と、
前記第２導電型クラッド層の上面のうち前記凸部上面にのみ形成された誘電体層と、
前記第２導電型クラッド層上の少なくとも前記リッジ部と前記凸部との間に形成された第１導電型ブロック層とを備える
ことを特徴とする半導体レーザ素子。
【請求項８】
前記第１導電型ブロック層は、さらに、前記誘電体層上に形成される
ことを特徴とする請求項７に記載の半導体レーザ素子。
【請求項９】
前記第２導電型クラッド層は、前記凸部を２以上有し、
前記第１導電型ブロック層は、さらに、前記第２導電型クラッド層上の前記２以上の凸部の間に形成される
ことを特徴とする請求項７に記載の半導体レーザ素子。
【請求項１０】
リッジ型半導体レーザ素子の製造方法であって、
第１導電型半導体基板上に第１導電型クラッド層、活性層、第２導電型クラッド層およびコンタクト層を順次堆積成長させる第１のステップと、
前記第２導電型クラッド層および前記コンタクト層の所定領域をエッチングして、少なくともリッジ部を形成する第２のステップと、
前記第２導電型クラッド層上にブロック層を選択成長させる第３のステップと、
前記ブロック層および前記リッジ部上面の前記コンタクト層上に電極を形成する第４のステップとを含む
ことを特徴とする半導体レーザ素子の製造方法。
【請求項１１】
前記第２のステップにおいて、さらに、前記リッジ部両側に位置する凸部を形成する
ことを特徴とする請求項１０に記載の半導体レーザ素子の製造方法。
【請求項１２】
前記第２のステップにおける前記第２導電型クラッド層およびコンタクト層の所定領域のエッチングは、誘電体層により前記コンタクト層上にマスクパターンを形成し、前記第２導電型クラッド層および前記コンタクト層をエッチングした後、前記リッジ部上の前記誘電体層のみを除去することにより行い、
前記第３のステップにおいて、さらに、前記凸部上の前記誘電体層上にブロック層を選択成長させる
ことを特徴とする請求項１１に記載の半導体レーザ素子の製造方法。
【請求項１３】
前記第２のステップにおいて、前記凸部を２以上形成し、
前記第２のステップにおける前記第２導電型クラッド層およびコンタクト層の所定領域のエッチングは、前記コンタクト層上に誘電体層によりマスクパターンを形成し、前記第２導電型クラッド層および前記コンタクト層をエッチングした後、前記リッジ部上の前記誘電体層のみを除去することにより行う
ことを特徴とする請求項１１に記載の半導体レーザ素子の製造方法。
【請求項１４】
前記第２のステップは、さらに、前記リッジ部の両側における前記第２導電型クラッド層上に島状の誘電体層を形成するサブステップを含み、
前記第３のステップにおいて、さらに、前記誘電体層上に前記ブロック層を選択成長させる
ことを特徴とする請求項１０に記載の半導体レーザ素子の製造方法。
【請求項１５】
前記第２のステップは、さらに、前記リッジ部の両側における前記第２導電型クラッド層上に島状の誘電体層を複数形成する第１のサブステップを含む
ことを特徴とする請求項１０に記載の半導体レーザ素子の製造方法。
【請求項１６】
リッジ型半導体レーザ素子の製造方法であって、
第１導電型半導体基板上に第１導電型クラッド層、活性層および第２導電型クラッド層を順次堆積成長させる第１のステップと、
前記第２導電型クラッド層上に誘電体層によりマスクパターンを形成した後、前記第２導電型クラッド層をエッチングしてリッジ部および前記リッジ部両側に位置する凸部を形成する第２のステップと、
前記リッジ部上の前記誘電体層のみを除去する第３のステップと、
前記第２導電型クラッド層上の少なくとも前記リッジ部と前記凸部との間にブロック層を形成する第４のステップとを含む
ことを特徴とする半導体レーザ素子の製造方法。
【請求項１７】
前記第４のステップにおける前記リッジ部と凸部との間のブロック層の形成は、前記第２導電型クラッド層および前記誘電体層上に前記ブロック層を選択成長させることにより行う
ことを特徴とする請求項１６に記載の半導体レーザ素子の製造方法。
【請求項１８】
前記第２のステップにおいて、前記凸部を２以上形成し、
前記第４のステップにおける前記リッジ部と凸部との間のブロック層の形成は、前記第２導電型クラッド層上に前記ブロック層を選択成長させることにより行う
ことを特徴とする請求項１６に記載の半導体レーザ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体レーザ素子に関し、特に光ディスクシステムや情報処理あるいは光通信用の光源として用いられる半導体レーザ素子に関するものである。
【背景技術】
【０００２】
光ディスクシステム等の光源に用いられる半導体レーザ素子は、リッジ型のものが主流であり、高速書き込みに対応した高出力化に加えて、高速応答性（注入電流に対する光出力の立ち上がり特性の応答速度の向上）が求められている。高速応答性を実現するためにはレーザ素子の抵抗や容量を小さくする必要がある。
抵抗値の低減には、電流注入領域におけるコンタクト層の開口面積の拡大が有効であり、従来のリッジ型半導体レーザ素子においては、例えばリッジ形成に異方性ドライエッチングを用いることでリッジ部の垂直性を向上し、リッジ部トップに形成されたコンタクト層の面積を拡大すること等が行われている。また、共振器長を長くすることでもコンタクト面積を増加できるため、抵抗値の低減には効果がある。
【０００３】
一方、容量の低減には、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量の低減が有効であり、例えば特許文献１、２に記載のリッジ型半導体レーザ素子においては、ブロック層とクラッド層との間に容量低減層を挿入すること等が行われている。
図１１は、特許文献１、２に記載の従来のリッジ型半導体レーザ素子の構造を示す断面図である。
【０００４】
図１１に示すように、特許文献１、２に記載のリッジ型半導体レーザ素子においては、ｎ型ＧａＡｓ基板１１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１１０２と、活性層１１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１１０４と、ｐ型ＧａＩｎＰエッチングストップ層１１０５とが順次積層されている。
ここで、ｐ型ＧａＩｎＰエッチングストップ層１１０５上には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１１０７と、p型ＧａＩｎＰキャップ層１１０８と、ｐ型ＧａＡｓ第１コンタクト層１１０９とが積層されてなる、所定幅のリッジ部が形成されている。また、このリッジ部のｐ型ＧａＡｓ第１コンタクト層１１０９を開口した状態で、電流、光狭窄構造を形成するｎ型ＡｌＩｎＰブロック層１１１０および容量低減層１１０６が形成されている。なお、容量低減層１１０６は低不純物濃度のＧａＡｓあるいはＡｌＩｎＰからなる。
【０００５】
また、ｎ型ＡｌＩｎＰブロック層１１１０およびｐ型ＧａＡｓ第１コンタクト層１１０９上には、ｐ型ＧａＡｓ第２コンタクト層１１１１が形成されている。
上述のように構成されたリッジ型半導体レーザ素子においては、ブロック層とクラッド層との間に、容量低減層が挿入されるので、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減することができ、容量の低減を実現することができる。
【０００６】
また、容量の低減を実現する他の先行技術としては、半導体層ではなく誘電体層により電流、光狭窄構造を形成することで、問題となるｐｎ接合を形成させないようにする、例えば特許文献３に記載のリッジ型半導体レーザ素子がある。
図１２は、特許文献３に記載の従来のリッジ型半導体レーザ素子の構造を示す断面図である。
【０００７】
図１２に示すように、特許文献３に記載のリッジ型半導体レーザ素子においては、ｎ型ＧａＡｓ基板１２０１上に、ｎ型ＡｌＧａＡｓクラッド層１２０２と、活性層１２０３と、ｐ型ＡｌＧａＡｓ第１クラッド層１２０４と、ｐ型ＡｌＧａＡｓエッチングストップ層１２０５とが順次積層されている。
ここで、ｐ型ＡｌＧａＡｓエッチングストップ層１２０５上には、ｐ型ＡｌＧａＡｓ第２クラッド層１２０６と、ｐ型ＧａＡｓコンタクト層１２０７とが積層されてなる、ストライプ状で所定幅のリッジ部と凸部であるウイング部とが形成されている。また、ｐ型ＧａＡｓコンタクト層１２０７を開口した状態で、ＳｉＯ2やＳｉ3Ｎ4等からなる誘電体層１２０８が形成され、電流、光狭窄構造が形成されている。
【０００８】
また、誘電体層１２０８およびｐ型ＧａＡｓコンタクト層１２０７上にはｐ型オーミック電極１２０９が形成され、ｎ型ＧａＡｓ基板１２０１上には、ｎ型オーミック電極１２１０が形成されている。
上述のように構成されたリッジ型半導体レーザ素子においては、素子内のブロック層付近にｐｎ接合が形成されないので、容量の低減を実現することができる。
【特許文献１】特開平８−２２２８０１号公報
【特許文献２】特開２００３−１８８４７４号公報
【特許文献３】特開２００３−４６１９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記特許文献１、２に記載のリッジ型半導体レーザ素子においては、コンタクト層とブロック層との間にもｐｎ接合が形成されるため、前記の対策でも十分な容量低減ができず、高速応答性を実現することができないという問題がある。また、一般的に半導体レーザ素子は結晶成長で形成される多層構造を有しているため、素子のほぼ全面でｐｎ接合が形成されることとなり、前記の対策でも十分な容量低減ができず、高速応答性を実現することができないという問題もある。さらに、結晶成長が３回必要となり、リードタイムが長くなったり、チップ価格が高くなったりするという問題がある。さらにまた、ジャンクションダウン組立時にリッジ部にボンディング時の応力が集中しやすくなり、素子の信頼性が低下するという問題もある。
【００１０】
一方、上記特許文献３に記載のリッジ型半導体レーザ素子においては、１回の結晶成長でレーザ素子を作製し、また誘電体層により電流、光狭窄構造を形成し、さらにリッジ部両側にウイング部を形成するため、高速応答特性の問題、リードタイムやチップ価格の問題、素子の信頼性の問題はそれぞれ解決される。しかし、上記特許文献３に記載のリッジ型半導体レーザ素子においては、ブロック層に用いられる実用的な誘電体層の屈折率が小さい（最小２ほど）ため、水平拡がり角（Δｎ：リッジ部内外での実効的な屈折率差）を考慮すると、ブロック層下のクラッド層の膜厚を厚く設計する必要性が生じるため、無効電流が増大して閾値電流が大きくなり、そのため温度特性が悪化するという問題がある。また、電流、光狭窄構造を形成するために、半導体層と比較して熱伝導率の低い誘電体層が用いられるため、素子の温度特性を更に悪化させるという問題もある。
【００１１】
そこで、本発明は、かかる問題点に鑑み、閾値電流が小さく、かつ作製容易な構造を備え、しかも良好な温度特性および高速応答特性を有する半導体レーザ素子を提供することを第１の目的とする。
また、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を提供することを第２の目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体レーザ素子は、リッジ型半導体レーザ素子であって、第１導電型半導体基板と、前記第１導電型半導体基板上に形成された第１導電型クラッド層と、前記第１導電型クラッド層上に形成された活性層と、前記活性層上に形成され、ストライプ状のリッジ部を有する第２導電型クラッド層と、前記第２導電型クラッド層の上面のうち前記リッジ部上面にのみ形成されたコンタクト層と、前記第２導電型クラッド層および前記コンタクト層上に形成された第１導電型ブロック層とを備えることを特徴とする。
【００１３】
これによって、ブロック層とコンタクト層との間のｐｎ接合が形成されず、十分な容量低減が可能となるので、良好な高速応答特性を有する半導体レーザ素子を実現することができる。また、ブロック層により電流、光狭窄構造を形成し、素子で発生した熱を効率良く逃がすことができるので、良好な温度特性を有する半導体レーザ素子を実現することができる。また、ブロック層により電流、光狭窄構造を形成し、水平拡がり角を考慮してクラッド層の膜厚を厚くする必要がないので、閾値電流が小さい半導体レーザ素子を実現することができる。また、２回の結晶成長により作製可能であるので、作製容易な構造を備える半導体レーザ素子を実現することができる。すなわち、リードタイムの短縮とチップの低価格化とを可能にする半導体レーザ素子を実現することができる。
【００１４】
ここで、前記第２導電型クラッド層は、さらに、前記リッジ部両側にストライプ状の凸部を有してもよい。
これによって、凸部によりジャンクションダウン組立時にリッジ部にボンディング時の応力が集中するのを回避することができるので、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を実現することができる。
【００１５】
また、前記半導体レーザ素子は、さらに、前記凸部上面の前記第２導電型クラッド層と前記第１導電型ブロック層との間に形成された誘電体層を備えてもよい。
これによって、凸部においてブロック層は誘電体層上に形成され、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減することができるので、良好な高速応答特性を有する半導体レーザ素子を実現することができる。また、凸部をリッジ部よりも高くすることができ、ジャンクションダウン組立時にリッジ部にボンディング時の応力が集中するのを回避することができるので、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を実現することができる。
【００１６】
また、前記第２導電型クラッド層は、前記凸部を２以上有し、前記半導体レーザ素子は、さらに、前記凸部上面の前記第２導電型クラッド層上に形成された誘電体層を備えてもよい。
これによって、ウイング部の幅を狭くし、ブロック層が凸部上の誘電体層上でポリ成長するのを回避することができるので、ブロック層の剥がれを防止する半導体レーザ素子を実現することができる。
【００１７】
また、前記半導体レーザ素子は、さらに、前記リッジ部両側における前記第２導電型クラッド層と前記第１導電型ブロック層との間に形成された島状の誘電体層を備えてもよい。
これによって、ブロック層は誘電体層上に形成され、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減することができるので、良好な高速応答特性を有する半導体レーザ素子を実現することができる。
【００１８】
また、前記半導体レーザ素子は、さらに、前記リッジ部両側における前記第２導電型クラッド層上に形成された２以上の島状の誘電体層を備えてもよい。
これによって、各誘電体層の間にはブロック層が形成されるので、良好な温度特性を有する半導体レーザ素子を実現することができる。また、誘電体層の幅を狭くし、ブロック層が凸部の誘電体層上でポリ成長するのを回避することができるので、ブロック層の剥がれを防止する半導体レーザ素子を実現することができる。
【００１９】
また、本発明は、リッジ型半導体レーザ素子であって、第１導電型半導体基板と、前記第１導電型半導体基板上に形成された第１導電型クラッド層と、前記第１導電型クラッド層上に形成された活性層と、前記活性層上に形成され、ストライプ状のリッジ部と前記リッジ部両側に形成されたストライプ状の凸部とを有する第２導電型クラッド層と、前記第２導電型クラッド層の上面のうち前記凸部上面にのみ形成された誘電体層と、前記第２導電型クラッド層上の少なくとも前記リッジ部と前記凸部との間に形成された第１導電型ブロック層とを備えることを特徴とする半導体レーザ素子とすることもできる。ここで、前記第１導電型ブロック層は、さらに、前記誘電体層上に形成されてもよいし、前記第２導電型クラッド層は、前記凸部を２以上有し、前記第１導電型ブロック層は、さらに、前記第２導電型クラッド層上の前記２以上の凸部の間に形成されてもよい。
【００２０】
これによって、凸部においてブロック層は誘電体層上に形成され、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減することができるので、良好な高速応答特性を有する半導体レーザ素子を実現することができる。また、凸部をリッジ部よりも高くすることができ、ジャンクションダウン組立時にリッジ部にボンディング時の応力が集中するのを回避することができるので、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を実現することができる。また、レーザ発振により素子温度が高くなるリッジ部付近にブロック層が形成され、素子で発生した熱を効率良く逃がすことができるので、良好な温度特性を有する半導体レーザ素子を実現することができる。
【００２１】
また、本発明は、リッジ型半導体レーザ素子の製造方法であって、第１導電型半導体基板上に第１導電型クラッド層、活性層、第２導電型クラッド層およびコンタクト層を順次堆積成長させる第１のステップと、前記第２導電型クラッド層および前記コンタクト層の所定領域をエッチングして、少なくともリッジ部を形成する第２のステップと、前記第２導電型クラッド層上にブロック層を選択成長させる第３のステップと、前記ブロック層および前記リッジ部上面の前記コンタクト層上に電極を形成する第４のステップとを含むことを特徴とする半導体レーザ素子の製造方法とすることもできる。ここで、前記第２のステップにおける前記第２導電型クラッド層およびコンタクト層の所定領域のエッチングは、誘電体層により前記コンタクト層上にマスクパターンを形成し、前記第２導電型クラッド層および前記コンタクト層をエッチングした後、前記リッジ部上の前記誘電体層のみを除去することにより行い、前記第３のステップにおいて、さらに、前記凸部上の前記誘電体層上にブロック層を選択成長させてもよいし、前記第２のステップにおいて、前記凸部を２以上形成し、前記第２のステップにおける前記第２導電型クラッド層およびコンタクト層の所定領域のエッチングは、前記コンタクト層上に誘電体層によりマスクパターンを形成し、前記第２導電型クラッド層および前記コンタクト層をエッチングした後、前記リッジ部上の前記誘電体層のみを除去することにより行ってもよい。また、前記第２のステップは、さらに、前記リッジ部の両側における前記第２導電型クラッド層上に島状の誘電体層を形成するサブステップを含み、前記第３のステップにおいて、さらに、前記誘電体層上に前記ブロック層を選択成長させてもよいし、前記第２のステップは、さらに、前記リッジ部の両側における前記第２導電型クラッド層上に島状の誘電体層を複数形成する第１のサブステップを含んでもよい。
【００２２】
これによって、閾値電流が小さく、かつ作製容易な構造を備え、しかも良好な温度特性および高速応答特性を有する半導体レーザ素子の作製を可能にする半導体レーザ素子の製造方法を実現することができる。
また、前記第２のステップにおいて、さらに、前記リッジ部両側に位置する凸部を形成してもよい。
【００２３】
これによって、リッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子の作製を可能にする半導体レーザ素子の製造方法を実現することができる。
また、本発明は、リッジ型半導体レーザ素子の製造方法であって、第１導電型半導体基板上に第１導電型クラッド層、活性層および第２導電型クラッド層を順次堆積成長させる第１のステップと、前記第２導電型クラッド層上に誘電体層によりマスクパターンを形成した後、前記第２導電型クラッド層をエッチングしてリッジ部および前記リッジ部両側に位置する凸部を形成する第２のステップと、前記リッジ部上の前記誘電体層のみを除去する第３のステップと、前記第２導電型クラッド層上の少なくとも前記リッジ部と前記凸部との間にブロック層を形成する第４のステップとを含むことを特徴とする半導体レーザ素子の製造方法とすることもできる。ここで、前記第４のステップにおける前記リッジ部と凸部との間のブロック層の形成は、前記第２導電型クラッド層および前記誘電体層上に前記ブロック層を選択成長させることにより行ってもよいし、前記第２のステップにおいて、前記凸部を２以上形成し、前記第４のステップにおける前記リッジ部と凸部との間のブロック層の形成は、前記第２導電型クラッド層上に前記ブロック層を選択成長させることにより行ってもよい。
【００２４】
これによって、閾値電流が小さく、かつ作製容易な構造を備え、しかも良好な温度特性および高速応答特性を有し、かつリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子の作製を可能にする半導体レーザ素子の製造方法を実現することができる。また、凸部上の誘電体層を除去する工程を省略することができるので、作製プロセスを簡略化する半導体レーザ素子の製造方法を実現することができる。
【発明の効果】
【００２５】
本発明に係る半導体レーザ素子によれば、良好な高速応答特性を有する半導体レーザ素子を実現できる。また、良好な温度特性を有する半導体レーザ素子を実現できる。また、閾値電流が小さい半導体レーザ素子を実現できる。また、作製容易な構造を備える半導体レーザ素子を実現できる。すなわち、リードタイムの短縮とチップの低価格化とを実現できる。また、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を実現できる。
【００２６】
よって、本発明により、閾値電流が小さく、かつ作製容易な構造を備え、しかも良好な温度特性および高速応答特性を有する半導体レーザ素子を提供することが可能となり、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００２７】
以下、本発明の実施の形態における半導体レーザ素子について、図面を参照しながら説明する。なお、本発明の構成および作用効果をより具体的に説明するが、本発明はもとより下記実施の形態によって制限を受けるものではなく、前後記の趣旨に適合しうる範囲で変更を加えて実施することももちろん可能であり、それらはいずれも本発明の技術範囲に含まれる。
【００２８】
（実施の形態１）
図１は、第１の実施の形態の半導体レーザ素子の構造を示す断面図である。
本実施の形態の半導体レーザ素子は、リッジ型半導体レーザ素子であって、同半導体レーザ素子においては、ｎ型ＧａＡｓ基板１０１上に、ｎ型不純物を１×１０18ｃｍ-3の濃度でドープして形成される膜厚２μｍのｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型不純物を１×１０18ｃｍ-3の濃度でドープして形成される膜厚０．２μｍのｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型不純物を１×１０18ｃｍ-3の濃度でドープして形成される膜厚１０ｎｍのｐ型ＧａＩｎＰエッチングストップ層１０５とが順次積層されている。
【００２９】
ここで、ｐ型ＧａＩｎＰエッチングストップ層１０５上には、ｐ型不純物を１×１０18ｃｍ-3の濃度でドープして形成される膜厚１．２μｍのｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、ｐ型不純物を１×１０18ｃｍ-3の濃度でドープして形成される膜厚５０ｎｍのp型ＧａＩｎＰキャップ層１０７と、ｐ型不純物を１×１０19ｃｍ-3の濃度でドープして形成される膜厚２μｍのｐ型ＧａＡｓコンタクト層１０８とが積層されてなるストライプ状のリッジ部が形成されている。また、リッジ部両側には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７とが積層されてなる、ストライプ状で所定幅の凸部であるウイング部が形成されている。さらに、リッジ部のｐ型ＧａＡｓコンタクト層１０８を開口した状態で、電流、光狭窄構造を形成するｎ型ＡｌＩｎＰブロック層１０９が形成されている。このとき、リッジ部底部の幅（ストライプ幅）は、ｎ型ＡｌＩｎＰブロック層１０９の選択成長を考慮に入れて決められ、例えば２〜３μｍとする。なお、ｎ型ＡｌＩｎＰブロック層１０９は、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６よりも屈折率が低い。
【００３０】
また、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上には、ｐ型オーミック電極１１０が形成され、ｎ型ＧａＡｓ基板１０１上には、ｎ型オーミック電極１１１が形成されている。
また、ノンドープ量子井戸活性層１０３は、膜厚６ｎｍのＧａＩｎＰ井戸層と、膜厚４ｎｍのＡｌＧａＩｎＰ障壁層と、膜厚３５ｎｍのＡｌＧａＩｎＰガイド層とが積層されて成る３重量子井戸構造を有する。
【００３１】
次に、以上のような構造を有する半導体レーザ素子の製造方法について図２に示す断面図に沿って説明する。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
まず、図２（ａ）に示すように、ｎ型ＧａＡｓ基板１０１を結晶成長装置内に設置し、第１回目の結晶成長により、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５と、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とを順次堆積成長させる。
【００３２】
次に、図２（ｂ）に示すように、上記の半導体層が形成されたｎ型ＧａＡｓ基板１０１上にＳｉＯ2層を０．３μｍ堆積させ、公知のフォトリソグラフ技術を用いてパターン形成し、ｐ型ＧａＡｓコンタクト層１０８上にストライプ状のＳｉＯ2マスク２０１を形成する。そして、このＳｉＯ2マスク２０１をエッチングマスクとして公知の選択エッチング技術を用いて、ｐ型ＧａＩｎＰエッチングストップ層１０５に到達するようにｐ型ＧａＡｓコンタクト層１０８、p型ＧａＩｎＰキャップ層１０７およびｐ型ＡｌＧａＩｎＰ第２クラッド層１０６をエッチングしてストライプの溝を掘り、リッジ部とウイング部とを形成する。このとき、ＧａＩｎＰ層の選択エッチングには、硫酸系溶液によるウエットエッチング又はドライエッチングを用い、ＧａＡｓ層の選択エッチングには、水に硫酸および過酸化水素水を加えた溶液によるウエットエッチング又はドライエッチングを用いる。
【００３３】
次に、図２（ｃ）に示すように、公知のフォトリソグラフ技術を用いてウイング部上のＳｉＯ2マスク２０１を除去する。
次に、図２（ｄ）に示すように、第２回目の結晶成長により、ｐ型ＧａＩｎＰエッチングストップ層１０５上にｎ型ＡｌＩｎＰブロック層１０９を成長させた後、リッジ部上のＳｉＯ2マスク２０１を除去する。このとき、リッジ部の幅が狭いため、ｎ型ＡｌＩｎＰブロック層１０９はリッジ部上のＳｉＯ2マスク２０１以外の領域に選択成長する。
【００３４】
次に、図２（ｅ）に示すように、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上にｐ型オーミック電極１１０を形成し、ｎ型ＧａＡｓ基板１０１上にｎ型オーミック電極１１１を形成する。そして、へき開法により共振器長を９００〜１１００μｍに調節して、出射側端面には反射率５％、反射側端面には反射率９５％のコーティング膜（図外）を各々形成する。
【００３５】
以上のように本実施の形態の半導体レーザ素子によれば、ｐ型ＧａＡｓコンタクト層１０８はリッジ部上面にのみ形成される。よって、ｎ型ＡｌＩｎＰブロック層とｐ型ＧａＡｓコンタクト層との間のｐｎ接合が形成されず、ｎ型ＡｌＩｎＰブロック層近傍に形成されるｐｎ接合面積は従来の１／２となり、十分な容量低減が可能となるので、本実施の形態の半導体レーザ素子は、良好な高速応答特性を有する半導体レーザ素子を実現することができる。
【００３６】
また、本実施の形態の半導体レーザ素子によれば、ｎ型ＡｌＩｎＰブロック層１０９により電流、光狭窄構造を形成する。よって、例えば高温、高出力発振時に素子で発生した熱を効率良く逃がすことができるので、本実施の形態の半導体レーザ素子は、良好な温度特性を有する半導体レーザ素子を実現することができる。さらに、水平拡がり角を考慮してクラッド層の膜厚を厚くする必要がないので、閾値電流が小さい半導体レーザ素子を実現することができる。
【００３７】
また、本実施の形態の半導体レーザ素子によれば、従来の埋め込み結晶成長を省略し、２回の結晶成長により半導体レーザ素子を作製する。よって、少ない結晶成長で半導体レーザ素子を作製することができるので、本実施の形態の半導体レーザ素子は、作製容易な構造を備える半導体レーザ素子を実現することができる。すなわち、リードタイムの短縮とチップの低価格化とを可能にする半導体レーザ素子を実現することができる。
【００３８】
また、本実施の形態の半導体レーザ素子によれば、リッジ部の両側にはウイング部が形成される。よって、ジャンクションダウン組立時にリッジ部にボンディング時の応力が集中するのを回避することができるので、本実施の形態の半導体レーザ素子は、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を実現することができる。
【００３９】
なお、本実施の形態の半導体レーザ素子において、リッジ部の両側にはウイング部が形成されるとしたが、ウイング部は形成されなくてもよい。このとき、ウイング部は形成されないため、リッジ部にボンディング時の応力が集中し易くなるが、厚いｐ型オーミック電極を形成したり、ヒートシンクとチップとの接合時にチップに熱を加えてヒートシンクとチップとの温度差を少なくしたり、ヒートシンクとチップとの接合時に用いる半田の温度制御を精確にしたりすることによりボンディング時のリッジ部への応力の集中を回避することができる。また、このような半導体レーザ素子は、図２（ｂ）に示す工程においてウイング部を形成しないマスクパターンをＳｉＯ2により形成することにより作製される。
【００４０】
また、本実施の形態の半導体レーザ素子において、半導体レーザ素子はＡｌＧａＩｎＰ系材料を用いて作製されるとしたが、半導体レーザ素子は他の材料系、例えばＡｌＧａＡｓ系材料を用いて作製されてもよい。
【００４１】
（実施の形態２）
図３は、第２の実施の形態の半導体レーザ素子の構造を示す断面図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００４２】
本実施の形態の半導体レーザ素子は、ウイング部にＳｉＯ2層が形成されるという点で第１の実施の形態の半導体レーザ素子と異なり、同半導体レーザ素子においては、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５とが順次積層されている。
【００４３】
ここで、ｐ型ＧａＩｎＰエッチングストップ層１０５上には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とが積層されてなるリッジ部が形成されている。また、リッジ部両側には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８と、膜厚０．３μｍのＳｉＯ2マスク３０１とが積層されてなるウイング部が形成されている。さらに、リッジ部のｐ型ＧａＡｓコンタクト層１０８を開口した状態で、電流、光狭窄構造を形成するｎ型ＡｌＩｎＰブロック層１０９が形成されている。このとき、ウイング部の幅は、リッジ部底部の幅および半導体レーザ素子全体の幅を考慮に入れて決められ、例えば半導体レーザ素子の幅が２００〜３００μｍであり、リッジ部底部の幅が２〜３μｍであった場合、約１００μｍとする。
【００４４】
また、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上には、ｐ型オーミック電極１１０が形成され、ｎ型ＧａＡｓ基板１０１上には、ｎ型オーミック電極１１１が形成されている。
【００４５】
次に、以上のような構造を有する半導体レーザ素子の製造方法について図４に示す断面図に沿って説明する。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００４６】
まず、図４（ａ）に示すように、ｎ型ＧａＡｓ基板１０１を結晶成長装置内に設置し、第１回目の結晶成長により、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５と、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とを順次堆積成長させる。
【００４７】
次に、図４（ｂ）に示すように、上記の半導体層が形成されたｎ型ＧａＡｓ基板１０１上にＳｉＯ2層を０．３μｍ堆積させ、公知のフォトリソグラフ技術を用いてパターン形成し、ｐ型ＧａＡｓコンタクト層１０８上にストライプ状のＳｉＯ2マスク３０１を形成する。そして、このＳｉＯ2マスク３０１をエッチングマスクとして公知の選択エッチング技術を用いて、ｐ型ＧａＩｎＰエッチングストップ層１０５に到達するようにｐ型ＧａＡｓコンタクト層１０８、p型ＧａＩｎＰキャップ層１０７およびｐ型ＡｌＧａＩｎＰ第２クラッド層１０６をエッチングしてストライプの溝を掘り、リッジ部とウイング部とを形成する。このとき、ＧａＩｎＰ層の選択エッチングおよびＧａＡｓ層の選択エッチングに用いるエッチング液は、実施の形態１と同じである。
【００４８】
次に、図４（ｃ）に示すように、第２回目の結晶成長により、ｐ型ＧａＩｎＰエッチングストップ層１０５上にｎ型ＡｌＩｎＰブロック層１０９を成長させた後、リッジ部上のＳｉＯ2マスク３０１を除去する。このとき、リッジ部の幅が狭いため、ｎ型ＡｌＩｎＰブロック層１０９はリッジ部上のＳｉＯ2マスク３０１以外の領域に選択成長する。また、ウイング部のＳｉＯ2マスク３０１上では、ｎ型ＡｌＩｎＰブロック層１０９はポリ成長する。
【００４９】
次に、図４（ｄ）に示すように、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上にｐ型オーミック電極１１０を形成し、ｎ型ＧａＡｓ基板１０１上にｎ型オーミック電極１１１を形成する。そして、へき開法により共振器長を９００〜１１００μｍに調節して、出射側端面には反射率５％、反射側端面には反射率９５％のコーティング膜（図外）を各々形成する。
【００５０】
以上のように本実施の形態の半導体レーザ素子によれば、ウイング部においてｎ型ＡｌＩｎＰブロック層１０９はＳｉＯ2マスク３０１上に形成される。よって、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減することができるので、本実施の形態の半導体レーザ素子は、良好な高速応答特性を有する半導体レーザ素子を実現することができる。
【００５１】
また、本実施の形態の半導体レーザ素子によれば、リッジ部およびウイング部形成のためのＳｉＯ2マスク３０１を利用してブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減する。よって、リッジ部およびウイング部を形成した後のウイング部上のＳｉＯ2マスクを除去する工程を省略することができるので、本実施の形態の半導体レーザ素子は、作製容易な構造を備える半導体レーザ素子を実現することができる。
【００５２】
また、本実施の形態の半導体レーザ素子によれば、リッジ部の両側にはウイング部が形成され、ウイング部にはＳｉＯ2マスク３０１が形成される。よって、ウイング部の高さはリッジ部の高さよりも高くなり、ジャンクションダウン組立時にリッジ部にボンディング時の応力が集中するのを回避することができるので、本実施の形態の半導体レーザ素子は、組立時のリッジ部への応力集中を低減することが可能な信頼性に優れた半導体レーザ素子を実現することができる。
【００５３】
また、本実施の形態の半導体レーザ素子によれば、レーザ発振により素子温度が高くなるリッジ部付近に、ｎ型ＡｌＩｎＰブロック層１０９を形成する。よって、例えば高温、高出力発振時に素子で発生した熱を効率良く逃がすことができるので、本実施の形態の半導体レーザ素子は、良好な温度特性を有する半導体レーザ素子を実現することができる。
なお、本実施の形態の半導体レーザ素子において、ＳｉＯ2マスク３０１はｐ型ＧａＡｓコンタクト層１０８上に形成されるとしたが、p型ＧａＩｎＰキャップ層上に形成されてもよいし、また、ｐ型ＡｌＧａＩｎＰ第２クラッド層上に形成されてもよい。
また、ウイング部に形成される誘電体層としてＳｉＯ2層を例示したがこれに限られない。
【００５４】
（実施の形態３）
図５は、第３の実施の形態の半導体レーザ素子の構造を示す断面図である。なお、図３と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５５】
本実施の形態の半導体レーザ素子は、幅の小さなウイング部が多数形成されるという点で第２の実施の形態の半導体レーザ素子と異なり、同半導体レーザ素子においては、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５とが順次積層されている。
【００５６】
ここで、ｐ型ＧａＩｎＰエッチングストップ層１０５上には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とが積層されてなるリッジ部が形成されている。また、リッジ部両側には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８と、膜厚０．３μｍのＳｉＯ2マスク５０１とが積層されてなるウイング部が間隔をあけて複数形成されている。さらに、リッジ部のｐ型ＧａＡｓコンタクト層１０８と、ウイング部のＳｉＯ2マスク５０１とを開口した状態で、電流、光狭窄構造を形成するｎ型ＡｌＩｎＰブロック層１０９が形成されている。このとき、ウイング部の幅および各ウイング部の間隔は、ｎ型ＡｌＩｎＰブロック層１０９の選択成長、リッジ部底部の幅および半導体レーザ素子全体の幅を考慮に入れて決められ、例えば半導体レーザ素子の幅が２００〜３００μｍであり、リッジ部底部の幅が２〜３μｍであった場合、幅を３〜１００μｍとし、間隔を３〜２０μｍとする。
【００５７】
また、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上には、ｐ型オーミック電極１１０が形成され、ｎ型ＧａＡｓ基板１０１上には、ｎ型オーミック電極１１１が形成されている。
【００５８】
次に、以上のような構造を有する半導体レーザ素子の製造方法について図６に示す断面図に沿って説明する。なお、図５と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００５９】
まず、図６（ａ）に示すように、ｎ型ＧａＡｓ基板１０１を結晶成長装置内に設置し、第１回目の結晶成長により、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５と、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とを順次堆積成長させる。
【００６０】
次に、図６（ｂ）に示すように、上記の半導体層が形成されたｎ型ＧａＡｓ基板１０１上にＳｉＯ2層を０．３μｍ堆積させ、公知のフォトリソグラフ技術を用いてパターン形成し、ｐ型ＧａＡｓコンタクト層１０８上にストライプ状のＳｉＯ2マスク５０１を形成する。そして、このＳｉＯ2マスク５０１をエッチングマスクとして公知の選択エッチング技術を用いて、ｐ型ＧａＩｎＰエッチングストップ層１０５に到達するようにｐ型ＧａＡｓコンタクト層１０８、p型ＧａＩｎＰキャップ層１０７およびｐ型ＡｌＧａＩｎＰ第２クラッド層１０６をエッチングしてストライプの溝を掘り、リッジ部とウイング部とを形成する。このとき、ＧａＩｎＰ層の選択エッチングおよびＧａＡｓ層の選択エッチングに用いるエッチング液は、実施の形態２と同じである。
【００６１】
次に、図６（ｃ）に示すように、第２回目の結晶成長により、ｐ型ＧａＩｎＰエッチングストップ層１０５上にｎ型ＡｌＩｎＰブロック層１０９を成長させた後、リッジ部上のＳｉＯ2マスク５０１を除去する。このとき、リッジ部およびウイング部の幅が狭いため、ｎ型ＡｌＩｎＰブロック層１０９はリッジ部およびウイング部上のＳｉＯ2マスク５０１以外の領域に選択成長する。
【００６２】
次に、図６（ｄ）に示すように、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上にｐ型オーミック電極１１０を形成し、ｎ型ＧａＡｓ基板１０１上にｎ型オーミック電極１１１を形成する。そして、へき開法により共振器長を９００〜１１００μｍに調節して、出射側端面には反射率５％、反射側端面には反射率９５％のコーティング膜（図外）を各々形成する。
【００６３】
以上のように本実施の形態の半導体レーザ素子によれば、ウイング部の幅は狭く、ｎ型ＡｌＩｎＰブロック層１０９はウイング部上のＳｉＯ2マスク５０１以外の領域に選択成長する。よって、ｎ型ＡｌＩｎＰブロック層がＳｉＯ2上でポリ成長しないので、本実施の形態の半導体レーザ素子は、ｎ型ＡｌＩｎＰブロック層の剥がれを防止する半導体レーザ素子を実現することができる。
【００６４】
また、本実施の形態の半導体レーザ素子によれば、ウイング部にはＳｉＯ2マスク５０１が形成され、そのウイング部はリッジ部両側に間隔をあけて複数形成される。よって、素子のＳｉＯ2マスクで覆われない領域が大きくなり、例えば高温、高出力発振時に素子で発生した熱を効率良く逃がすことができるので、本実施の形態の半導体レーザ素子は、良好な温度特性を有する半導体レーザ素子を実現することができる。
【００６５】
（実施の形態４）
図７は、第４の実施の形態の半導体レーザ素子の構造を示す断面図である。なお、図１と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００６６】
本実施の形態の半導体レーザ素子は、ウイング部が形成されないという点で第１の実施の形態の半導体レーザ素子と異なり、同半導体レーザ素子においては、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５とが順次積層されている。
【００６７】
ここで、ｐ型ＧａＩｎＰエッチングストップ層１０５上には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とが積層されてなるリッジ部が形成されている。また、リッジ部の両側には、膜厚０．３μｍの島状のＳｉＯ2マスク７０１が形成されている。さらに、リッジ部のｐ型ＧａＡｓコンタクト層１０８を開口した状態で、電流、光狭窄構造を形成するｎ型ＡｌＩｎＰブロック層１０９が形成されている。このとき、ウイング部は形成されないため、リッジ部にボンディング時の応力が集中し易くなるが、厚いｐ型オーミック電極を形成したり、ヒートシンクとチップとの接合時にチップに熱を加えてヒートシンクとチップとの温度差を少なくしたり、ヒートシンクとチップとの接合時に用いる半田の温度制御を精確にしたりすることによりボンディング時のリッジ部への応力の集中を回避することができる。
【００６８】
また、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上には、ｐ型オーミック電極１１０が形成され、ｎ型ＧａＡｓ基板１０１上には、ｎ型オーミック電極１１１が形成されている。
次に、以上のような構造を有する半導体レーザ素子の製造方法について図８に示す断面図に沿って説明する。なお、図７と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００６９】
まず、図８（ａ）に示すように、ｎ型ＧａＡｓ基板１０１を結晶成長装置内に設置し、第１回目の結晶成長により、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５と、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とを順次堆積成長させる。
【００７０】
次に、図８（ｂ）に示すように、上記の半導体層が形成されたｎ型ＧａＡｓ基板１０１上にＳｉＯ2層を０．３μｍ堆積させ、公知のフォトリソグラフ技術を用いてパターン形成し、ｐ型ＧａＡｓコンタクト層１０８上にストライプ状のＳｉＯ2マスク８０１を形成する。そして、このＳｉＯ2マスク８０１をエッチングマスクとして公知の選択エッチング技術を用いて、ｐ型ＧａＩｎＰエッチングストップ層１０５に到達するようにｐ型ＧａＡｓコンタクト層１０８、p型ＧａＩｎＰキャップ層１０７およびｐ型ＡｌＧａＩｎＰ第２クラッド層１０６をエッチングしてストライプの溝を掘り、リッジ部を形成する。このとき、ＧａＩｎＰ層の選択エッチングおよびＧａＡｓ層の選択エッチングに用いるエッチング液は、実施の形態１と同じである。
【００７１】
次に、図８（ｃ）に示すように、パターン形成された半導体層が形成されたｎ型ＧａＡｓ基板１０１上およびＳｉＯ2マスク８０１上にＳｉＯ2マスク７０１を０．３μｍ堆積させる。
次に、図８（ｄ）に示すように、フォトリソグラフィーによりリッジ部付近のＳｉＯ2マスク７０１をエッチングする。
【００７２】
次に、図８（ｅ）に示すように、第２回目の結晶成長により、ｐ型ＧａＩｎＰエッチングストップ層１０５上にｎ型ＡｌＩｎＰブロック層１０９を成長させた後、リッジ部上のＳｉＯ2マスク８０１を除去する。このとき、リッジ部の幅が狭いため、ｎ型ＡｌＩｎＰブロック層１０９はリッジ部上のＳｉＯ2マスク８０１以外の領域に選択成長する。また、ＳｉＯ2マスク７０１上では、ｎ型ＡｌＩｎＰブロック層１０９はポリ成長する。
【００７３】
次に、図８（ｆ）に示すように、ｐ型ＧａＡｓコンタクト層１０８およびｎ型ＡｌＩｎＰブロック層１０９上にｐ型オーミック電極１１０を形成し、ｎ型ＧａＡｓ基板１０１上にｎ型オーミック電極１１１を形成する。そして、へき開法により共振器長を９００〜１１００μｍに調節して、出射側端面には反射率５％、反射側端面には反射率９５％のコーティング膜（図外）を各々形成する。
【００７４】
以上のように本実施の形態の半導体レーザ素子によれば、リッジ部周辺以外の領域においてｎ型ＡｌＩｎＰブロック層１０９はＳｉＯ2マスク７０１上に形成される。よって、ブロック層とクラッド層との間に形成されるｐｎ接合に伴う容量を低減することができるので、本実施の形態の半導体レーザ素子は、良好な高速応答特性を有する半導体レーザ素子を実現することができる。
【００７５】
また、本実施の形態の半導体レーザ素子によれば、レーザ発振により素子温度が高くなるリッジ部付近に、ｎ型ＡｌＩｎＰブロック層１０９を形成する。よって、例えば高温、高出力発振時に素子で発生した熱を効率良く逃がすことができるので、本実施の形態の半導体レーザ素子は、良好な温度特性を有する半導体レーザ素子を実現することができる。
また、リッジ部両側に形成される誘電体層としてＳｉＯ2層を例示したがこれに限られない。
【００７６】
（実施の形態５）
図９は、第５の実施の形態の半導体レーザ素子の構造を示す断面図である。なお、図７と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００７７】
本実施の形態の半導体レーザ素子は、ＳｉＯ2マスクによりリッジ部の両側に周期的なストライプが形成されているという点で第４の実施の形態の半導体レーザ素子と異なり、同半導体レーザ素子においては、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５とが順次積層されている。
【００７８】
ここで、ｐ型ＧａＩｎＰエッチングストップ層１０５上には、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とが積層されてなるリッジ部が形成されている。また、リッジ部の両側には、膜厚０．３μｍの島状のＳｉＯ2マスク９０１が一定間隔で周期性を持って複数形成されている。さらに、リッジ部のｐ型ＧａＡｓコンタクト層１０８およびＳｉＯ2マスク９０１を開口した状態で、電流、光狭窄構造を形成するｎ型ＡｌＩｎＰブロック層１０９が形成されている。このとき、島状のＳｉＯ2マスク９０１の幅および各島状のＳｉＯ2マスク９０１の間隔は、ｎ型ＡｌＩｎＰブロック層１０９の選択成長、リッジ部底部の幅および半導体レーザ素子全体の幅を考慮に入れて決められ、例えば半導体レーザ素子の幅が２００〜３００μｍであり、リッジ部底部の幅が２〜３μｍであった場合、幅を２〜３μｍとし、間隔を２〜３μｍとする。
【００７９】
また、ｐ型ＧａＡｓコンタクト層１０８、ｎ型ＡｌＩｎＰブロック層１０９およびＳｉＯ2マスク９０１上には、ｐ型オーミック電極１１０が形成され、ｎ型ＧａＡｓ基板１０１上には、ｎ型オーミック電極１１１が形成されている。
【００８０】
次に、以上のような構造を有する半導体レーザ素子の製造方法について図１０に示す断面図に沿って説明する。なお、図９と同一の要素には同一の符号が付されており、それらに関する詳しい説明はここでは省略する。
【００８１】
まず、図１０（ａ）に示すように、ｎ型ＧａＡｓ基板１０１を結晶成長装置内に設置し、第１回目の結晶成長により、ｎ型ＧａＡｓ基板１０１上に、ｎ型ＡｌＧａＩｎＰクラッド層１０２と、ノンドープ量子井戸活性層１０３と、ｐ型ＡｌＧａＩｎＰ第１クラッド層１０４と、ｐ型ＧａＩｎＰエッチングストップ層１０５と、ｐ型ＡｌＧａＩｎＰ第２クラッド層１０６と、p型ＧａＩｎＰキャップ層１０７と、ｐ型ＧａＡｓコンタクト層１０８とを順次堆積成長させる。
【００８２】
次に、図１０（ｂ）に示すように、上記の半導体層が形成されたｎ型ＧａＡｓ基板１０１上にＳｉＯ2層を０．３μｍ堆積させ、公知のフォトリソグラフ技術を用いてパターン形成し、ｐ型ＧａＡｓコンタクト層１０８上にストライプ状のＳｉＯ2マスク１００１を形成する。そして、このＳｉＯ2マスク１００１をエッチングマスクとして公知の選択エッチング技術を用いて、ｐ型ＧａＩｎＰエッチングストップ層１０５に到達するようにｐ型ＧａＡｓコンタクト層１０８、p型ＧａＩｎＰキャップ層１０７およびｐ型ＡｌＧａＩｎＰ第２クラッド層１０６をエッチングしてストライプの溝を掘り、リッジ部を形成する。このとき、ＧａＩｎＰ層の選択エッチングおよびＧａＡｓ層の選択エッチングに用いるエッチング液は、実施の形態４と同じである。
【００８３】
次に、図１０（ｃ）に示すように、パターン形成された半導体層が形成されたｎ型ＧａＡｓ基板１０１およびＳｉＯ2マスク１００１上にＳｉＯ2マスク９０１を０．３μｍ堆積させる。
次に、図１０（ｄ）に示すように、フォトリソグラフィーによりＳｉＯ2マスク９０１をエッチングし、島状のＳｉＯ2マスク９０１を複数形成する。
【００８４】
次に、図１０（ｅ）に示すように、第２回目の結晶成長により、ｐ型ＧａＩｎＰエッチングストップ層１０５上にｎ型ＡｌＩｎＰブロック層１０９を成長させた後、リッジ部上のＳｉＯ2マスク１００１を除去する。このとき、リッジ部およびＳｉＯ2マスク９０１の幅が狭いため、ｎ型ＡｌＩｎＰブロック層１０９はリッジ部上のＳｉＯ2マスク１００１およびＳｉＯ2マスク９０１以外の領域に選択成長する。
【００８５】
次に、図１０（ｆ）に示すように、ｐ型ＧａＡｓコンタクト層１０８、ｎ型ＡｌＩｎＰブロック層１０９およびＳｉＯ2マスク９０１上にｐ型オーミック電極１１０を形成し、ｎ型ＧａＡｓ基板１０１上にｎ型オーミック電極１１１を形成する。そして、へき開法により共振器長を９００〜１１００μｍに調節して、出射側端面には反射率５％、反射側端面には反射率９５％のコーティング膜（図外）を各々形成する。
【００８６】
以上のように本実施の形態の半導体レーザ素子によれば、ＳｉＯ2マスク９０１の幅は狭く、ｎ型ＡｌＩｎＰブロック層１０９はＳｉＯ2マスク９０１以外の領域に選択成長する。よって、ｎ型ＡｌＩｎＰブロック層がＳｉＯ2上でポリ成長しないので、本実施の形態の半導体レーザ素子は、ｎ型ＡｌＩｎＰブロック層の剥がれを防止する半導体レーザ素子を実現することができる。
【００８７】
また、本実施の形態の半導体レーザ素子によれば、ＳｉＯ2マスク９０１はリッジ部両側に間隔をあけて複数形成される。よって、ＳｉＯ2マスクで覆われない領域が大きくなり、例えば高温、高出力発振時に素子で発生した熱を効率良く逃がすことができるので、本実施の形態の半導体レーザ素子は、良好な温度特性を有する半導体レーザ素子を実現することができる。
【産業上の利用可能性】
【００８８】
本発明は、半導体レーザ素子に利用でき、特にディスクシステムや情報処理あるいは光通信用の光源等に利用することができる。
【図面の簡単な説明】
【００８９】
【図１】本発明の第１の実施の形態の半導体レーザ素子の構造を示す断面図である。
【図２】同実施の形態の半導体レーザ素子の製造方法を説明するための断面図である。
【図３】第２の実施の形態の半導体レーザ素子の構造を示す断面図である。
【図４】同実施の形態の半導体レーザ素子の製造方法を説明するための断面図である。
【図５】第３の実施の形態の半導体レーザ素子の構造を示す断面図である。
【図６】同実施の形態の半導体レーザ素子の製造方法を説明するための断面図である。
【図７】第４の実施の形態の半導体レーザ素子の構造を示す断面図である。
【図８】同実施の形態の半導体レーザ素子の製造方法を説明するための断面図である。
【図９】第５の実施の形態の半導体レーザ素子の構造を示す断面図である。
【図１０】同実施の形態の半導体レーザ素子の製造方法を説明するための断面図である。
【図１１】従来のリッジ型半導体レーザ素子の構造を示す断面図である。
【図１２】従来のリッジ型半導体レーザ素子の構造を示す断面図である。
【符号の説明】
【００９０】
１０１、１１０１、１２０１    ｎ型ＧａＡｓ基板
１０２、１１０２    ｎ型ＡｌＧａＩｎＰクラッド層
１０３    ノンドープ量子井戸活性層
１０４、１１０４    ｐ型ＡｌＧａＩｎＰ第１クラッド層
１０５、１１０５    ｐ型ＧａＩｎＰエッチングストップ層
１０６、１１０７    ｐ型ＡｌＧａＩｎＰ第２クラッド層
１０７、１１０８    p型ＧａＩｎＰキャップ層
１０８、１２０７    ｐ型ＧａＡｓコンタクト層
１０９、１１１０    ｎ型ＡｌＩｎＰブロック層
１１０、１２０９    ｐ型オーミック電極
１１１、１２１０    ｎ型オーミック電極
２０１、３０１、５０１、７０１、８０１、９０１、１００１    ＳｉＯ2マスク
１１０３、１２０３    活性層
１１０６    容量低減層
１１０９    ｐ型ＧａＡｓ第１コンタクト層
１１１１    ｐ型ＧａＡｓ第２コンタクト層
１２０２    ｎ型ＡｌＧａＡｓクラッド層
１２０４    ｐ型ＡｌＧａＡｓ第１クラッド層
１２０５    ｐ型ＡｌＧａＡｓエッチングストップ層
１２０６    ｐ型ＡｌＧａＡｓ第２クラッド層
１２０８    誘電体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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