(57)【要約】      （修正有）【課題】  ダイの両面にパワー電極又は他の電極を有する種類の低コストの半導体デバイスパッケージ及び半導体ダイの製造方法を提供すること。【解決手段】  チップスケールパッケージは、フォトリソグラフィによってパターニングされて電極の部分を露出させ、パッシベーション層又はソルダマスクの働きをする感光性液体エポキシ層で覆われた上面電極表面を有するＭＯＳＦＥＴダイ３０を有する。液体エポキシ層の残りの部分の上には、はんだ付け可能なコンタクト層４０が形成される。各個別のダイ３０はドレイン側を下にして金属クリップ１００に装着され、又はカン底面１０１から延びるフランジ１０５と同一平面上にあるように配置されたドレイン電極を有するカンの中に、ドレイン側を下にして装着される。【選択図】  図２１
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【特許請求の範囲】
【請求項１】
ＭＯＳゲートデバイスウェーハの表面を、ソルダマスクとして機能するパッシベーション層で覆うステップと、
下側にあるソース電極における間隔を置いて露出された複数の表面領域を形成するために、前記パッシベーション層に開口を形成するとともに、各ダイにおける下側にあるゲート電極を露出する開口を形成し、前記パッシベーション層に形成された前記開口を、下側にあるはんだ付け可能な上面金属に達するように形成するステップと、
前記ウェーハを個々のダイに個別化するステップと、
前記個別化された個々のダイをドレイン側のドレインクリップに電気的に取り付けるステップと
を有することを特徴とする半導体デバイスパッケージの製造方法。
【請求項２】
前記ドレインクリップが、Ｕ字形であることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項３】
前記ドレインクリップが、カップ形であることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項４】
前記ドレインクリップが、メッキされることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項５】
前記ダイが、導電性エポキシ又ははんだによって前記ドレインクリップに電気的に取り付けられることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項６】
前記ドレインクリップが、前記ダイのソース側と脚の底面とが同一平面上になるような少なくとも１つの脚を備えることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項７】
前記ダイと前記ドレインクリップの組立体の部分が少なくともオーバーモールドされることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項８】
前記パッシベーション層が、エポキシからなることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項９】
前記ウェーハが、スピニングによって覆われることを特徴とする請求項８に記載の半導体デバイスパッケージの製造方法。
【請求項１０】
前記ウェーハが、スクリーニングによって覆われることを特徴とする請求項８に記載の半導体デバイスパッケージの製造方法。
【請求項１１】
前記ウェーハが、液体エポキシを付着させることによって覆われることを特徴とする請求項８に記載の半導体デバイスパッケージの製造方法。
【請求項１２】
前記パッシベーション層が、感光性エポキシからなることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項１３】
前記パッシベーション層が、窒化シリコンからなることを特徴とする請求項１に記載の半導体デバイスパッケージの製造方法。
【請求項１４】
ＭＯＳゲートデバイスウェーハの表面を、ソルダマスク及びメッキレジストとして機能するパッシベーション層で覆うステップと、
下側にあるソース電極における間隔を置いて露出された複数の表面領域を形成するために、前記パッシベーション層に開口を形成するとともに、各ダイにおける下側にあるゲート電極を露出する開口を形成するステップと、
前記ソース電極とゲート電極を、メッキレジストとして機能する前記パッシベーション層を用いてメッキし、前記ソース電極上にはんだ付け可能なコンタクトを形成するとともに、前記ゲート電極上にはんだ付け可能なコンタクトを形成するステップと、
前記ウェーハを個々のダイに個別化するステップと、
前記個別化された個々のダイをドレイン側のドレインクリップに電気的に取り付けるステップと
を有することを特徴とする半導体デバイスパッケージの製造方法。
【請求項１５】
前記ソース電極とゲート電極が、ニッケル及び金フラッシュ，銅，スズ、その他のはんだ付け可能な金属のいずれかでメッキされることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項１６】
前記はんだ付け可能な金属が、銀であることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項１７】
前記ドレインクリップが、Ｕ字形であることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項１８】
前記ドレインクリップが、カップ形であることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項１９】
前記ドレインクリップが、メッキされていることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２０】
前記ダイが、導電性エポキシ又ははんだによって前記ドレインクリップに電気的に取り付けられていることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２１】
前記ドレインクリップが、前記ダイのソース側と脚の底面とが同一平面上になるような少なくとも１つの脚を備えることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２２】
前記ダイと前記ドレインクリップの組立体の部分が少なくともオーバーモールドされることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２３】
前記パッシベーション層が、エポキシからなることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２４】
前記ウェーハが、スピニングによって覆われることを特徴とする請求項２３に記載の半導体デバイスパッケージの製造方法。
【請求項２５】
前記ウェーハが、スクリーニングによって覆われることを特徴とする請求項２３に記載の半導体デバイスパッケージの製造方法。
【請求項２６】
前記ウェーハが、液体エポキシを付着させることによって覆われることを特徴とする請求項２３に記載の半導体デバイスパッケージの製造方法。
【請求項２７】
前記パッシベーション層が、感光性エポキシからなることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２８】
前記パッシベーション層が、窒化シリコンからなることを特徴とする請求項１４に記載の半導体デバイスパッケージの製造方法。
【請求項２９】
主要な表面上に設けられる少なくとも１つの電極を有する複数のダイを半導体ウェーハに形成するステップと、
前記半導体ウェーハの前記ダイの少なくとも１つの電極をマスク材料で覆うステップと、
前記各電極に向けて少なくとも１つの開口を前記マスク材料に形成し、前記開口が前記各電極の底面に達するようにするステップと、
前記各電極に向けて前記各開口の底面に少なくとも金属層を形成するステップと、
前記半導体ウェーハから各ダイを個別化するステップと
を有することを特徴とする半導体ダイの製造方法。
【請求項３０】
前記ダイが、パワー半導体デバイスであることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項３１】
前記ダイが、パワーＭＯＳＦＥＴであることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項３２】
前記少なくとも１つの電極が、ソース電極であることを特徴とする請求項３１に記載の半導体ダイの製造方法。
【請求項３３】
前記各ダイの前記主要な表面上に第２の電極を備えることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項３４】
前記第２の電極が、ゲート電極であることを特徴とする請求項３３に記載の半導体ダイの製造方法。
【請求項３５】
前記マスク材料が、フォトイメージ性のソルダマスクであることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項３６】
前記マスク材料が、エポキシであることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項３７】
前記エポキシが、感光性であることを特徴とする請求項３６に記載の半導体ダイの製造方法。
【請求項３８】
前記マスク材料が、メッキレジストとして機能することを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項３９】
前記マスク材料が、パッシベーションとして機能することを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項４０】
前記マスク材料が、窒化シリコンからなることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項４１】
前記開口するステップが、レチクルで行われることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項４２】
前記開口するステップが、レーザエッチングで行われることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項４３】
前記少なくとも１つの金属層が、メッキによって形成されることを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項４４】
前記少なくとも１つの金属層が、ニッケルからなることを特徴とする請求項４３に記載の半導体ダイの製造方法。
【請求項４５】
前記１つの金属層の上面に第２の金属層を形成するステップを有することを特徴とする請求項２９に記載の半導体ダイの製造方法。
【請求項４６】
前記第２の金属層が、金からなることを特徴とする請求項４５に記載の半導体ダイの製造方法。
【請求項４７】
前記第２の金属層が、スズからなることを特徴とする請求項４５に記載の半導体ダイの製造方法。
【請求項４８】
前記第２の金属層が、銅からなることを特徴とする請求項４５に記載の半導体ダイの製造方法。
【請求項４９】
前記第２の金属層の上面に第３の金属層を形成するステップを有することを特徴とする請求項４５に記載の半導体ダイの製造方法。
【請求項５０】
前記第３の金属層が、銀からなることを特徴とする請求項４９に記載の半導体ダイの製造方法。
【請求項５１】
前記第２の金属層が、メッキされていることを特徴とする請求項４５に記載の半導体ダイの製造方法。
【請求項５２】
前記第３の金属層が、メッキされていることを特徴とする請求項５０に記載の半導体ダイの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスパッケージ及び半導体ダイの製造方法に関し、より詳細には、新規の半導体デバイスを低コストで製造する半導体デバイスパッケージ及び半導体ダイの製造方法に関する。
【背景技術】
【０００２】
半導体デバイス及びハウジングはよく知られている。従来技術のデバイスではしばしば、ハウジングの面積が半導体デバイスの面積の何倍、何十倍にもなる。さらに、知られている多くの半導体デバイスパッケージでは、熱がダイの片側、通常は底面だけから放散される。さらに、現在のパッケージでは製造プロセスが、単一デバイスハンドリング技法を使用した高価なプロセスとなっている。
【０００３】
より具体的には、現在の半導体デバイス、特にパワーＭＯＳゲートデバイス（ｐｏｗｅｒ  ＭＯＳｇａｔｅｄ  ｄｅｖｉｃｅ）では、上面のコンタクト(ソース)が一般に、シリコンを約１．０％含むアルミニウムコンタクト(以下、アルミニウムコンタクトという)である。このアルミニウムコンタクトが使用されるのは、ウェーハ製造プロセスによく適合しているためである。しかし、このようなアルミニウムコンタクトへの電気接続を形成することは難しく、そのため通常は、その下のアルミニウムコンタクトにワイヤを超音波で結線するワイヤボンディングプロセスが使用される。これらのワイヤボンディング接続は限られた面積を有し、したがって、動作中の電気抵抗（ＲＤＳＯＮ）源及び発熱源となる。しかし、底面のドレインコンタクトはしばしば、例えば、特許文献１に示されているように、はんだ付け又はその他の方法で広い面積のコンタクト表面に電気的に容易に接続可能な、ワイヤボンディングを用いない三金属（ｔｒｉｍｅｔａｌ）コンタクトである。たとえ大部分の熱が上面の接合部及びワイヤボンドで発生するとしても、熱は主に、シリコンダイの裏面のコンタクト表面から除去される。
【０００４】
さらに、特許文献２に示されているように、ダイの上面にはんだ付け可能な上面コンタクトを製作することができることも知られている。しかし、このようなはんだ付け可能な上面コンタクト構造に使用されるパッケージは、ダイ面積に比べて非常に大きな「フットプリント」を有する。
【０００５】
【特許文献１】米国特許第５，４５１，５４４号明細書
【特許文献２】米国特許第５，０４７，８３３号明細書
【特許文献３】米国特許第５，７９５，７９３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００６】
したがって、同じダイに対してより小さなパッケージを使用し、同時にＭＯＳゲート半導体型デバイスのＲＤＳＯＮなどの電気特性を向上させるパッケージデザイン及びその製造プロセスを開発することが望ましい。さらに、このようなデバイスは、生産ラインの機器が少なくて済み、かつコストも安いバッチハンドリングが可能なプロセスで製造されることが望ましい。
【０００７】
本発明は、このような状況に鑑みてなされたもので、その目的とするところは、ダイの両面にパワー電極又は他の電極を有する種類の低コストの半導体デバイスパッケージ及び半導体ダイの製造方法を提供することにある。
【０００８】
本発明は、このような半導体デバイスパッケージ及び半導体ダイの製造方法を提供して、両方の電極を、共通の支持表面、例えば、プリント回路板上の金属被覆されたパターン上への表面実装に対して使用できるようにするものである。
【課題を解決するための手段】
【０００９】
本発明の一実施態様によれば、ＭＯＳゲートデバイスウェーハのソース側が、パッシベーション層、好ましくは感光性液体エポキシ、窒化シリコン層などで覆われる。ウェーハは、スピニング、スクリーニング又はその他の方法でウェーハ表面に液体エポキシを付着させることによってコーティングされる。次いで材料を乾かし、コーティングされたウェーハを標準のフォトリソグラフィ技法を使用し露光してウェーハをイメージングし、パッシベーション層に開口を形成して間隔を置いて配置されたその下のソース金属の複数の表面領域を露出させ、同様の開口を形成して、ウェーハ上のそれぞれのダイのゲート電極を露出させる。したがって、この新規のパッシベーション層は、従来のパッシベーション層の働きをし、さらに、メッキレジスト（必要な場合）及びはんだ領域を示し成形するソルダマスクの働きをする。新規のパッシベーション層の開口は、下にあるチタン／タングステン／ニッケル／銀金属などの従来のはんだ付け可能な上面金属まで貫通させることができる。あるいは、下にある金属がより一般的なアルミニウム金属である場合には、露出したアルミニウムを、パッシベーションをメッキレジストとして使用して、ニッケル及び金フラッシュ、又は他の一連の金属でメッキし、はんだ付け可能な表面とすることもできる。メッキされた金属セグメントの上面は、容易にはんだ付け可能であり、アルミニウム電極への通常のワイヤボンドの高抵抗接続に比べて低い抵抗で接触する。
【００１０】
ソースコンタクト領域は、さまざまなジオメトリを有することができ、大面積の単一領域を構成することもできる。
【００１１】
次いで、ウェーハをダイシングソー又はその他の方法で個々のダイに個別化する。次いで、個々のダイをソース側を下にして配置し、部分的にメッキされたＵ字形又はカップ形のドレインクリップを、導電性エポキシ、はんだなどを使用してダイのはんだ付け可能なドレイン側に接続して、ドレインクリップをダイの底面ドレイン電極に接合する。ドレインクリップの脚の底面は、ダイのソース側表面（すなわち、コンタクト突起の上面）と同一平面上にある。次いで、ダイの外面をモールドトレー中にオーバーモールドする。このようなドレインクリップを有する多数のダイをモールドトレー中に同時にモールドすることができる。
【００１２】
接合材料は、パッシブ材料のフィレットで、又はアセンブリ全体又は一部をオーバーモールドすることによって保護することができる。これらの部分は、リードフレーム、連続ストリップを使用して、又は単一のブロック中にデバイスをモールドし、そのブロックからデバイスを個別化することによって、生産することができる。
【００１３】
モールド後、デバイスを検査し、レーザマークし、再び個々のデバイスに切断する。
【発明を実施するための最良の形態】
【００１４】
本発明は、ゲート及びソース電極を一方の面に有し、ドレイン電極を反対側の面に有する垂直導通パワーＭＯＳＦＥＴに関して説明されるが、本発明は、さまざまなトポロジのＩＧＢＴ、サイリスタ、ダイオードなどへも同じように適用可能である。
【００１５】
後述するように、新規のダイクリップ（ｄｉｅ  ｃｌｉｐ）が、裏面電極（ＭＯＳＦＥＴのドレイン電極）の少なくとも一部分を取り囲み、かつそれと接触し、クリップの少なくとも１つの脚がダイの縁よりも高く延び、表面コンタクト（ＭＯＳＦＥＴのゲート及びソース）と同一平面上にある平面で終端する。ただし、この縁は表面コンタクトから絶縁される。次いで、デバイスをダイ及びクリップの裏面及び側面でオーバーモールド（ｏｖｅｒｍｏｌｄ）して、全てのダイ電極について同一平面上にある平らなはんだ付け可能なコンタクト表面を実装表面に提供する。
【００１６】
新規のソルダマスク（ｓｏｌｄｅｒ  ｍａｓｋ）を使用して全ての上面コンタクト表面を形成して、容易にはんだ付け可能なコンタクト表面を、ダイがウェーハ段階にある間にダイの上面に形成する。次いで、個別化後のダイにドレインクリップを取り付け、ドレインクリップをバッチモールドプロセスでオーバーモールドする。
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。
【００１８】
図１は、本発明を適用することができる一般的なパワーＭＯＳＦＥＴを示す図である。このパワーＭＯＳＦＥＴであるダイ３０は、例えば、特許文献３に示されているタイプのダイであるが、シリコンボディ３１、上面アルミニウム（すなわち、シリコンを１．０％含むアルミニウム）ソース電極３２、アルミニウムゲート電極３３、及び容易にはんだ付け可能な従来の三金属電極とすることができる底面ドレイン電極３４を含んだ接合部を有する任意の種類のダイとすることができる。上面アルミニウム層は、適当な他の金属材料とすることもできる。接続は通常、ワイヤボンディングによってアルミニウム電極３２及び３３に対して実施される。
【００１９】
本発明によれば、図３及び図４に示すように、容易にはんだ付け可能な複数のコンタクトポスト（ｃｏｎｔａｃｔ  ｐｏｓｔ）３６がソース電極３２に固定（ソース電極３２上に形成）され、コンタクトポスト３７がゲート電極３３に固定される。これについては後述する。コンタクト３６及び３７は、銀トップ金属ダイの場合には、パッシベーションの厚さと同じ高さに、メッキアルミニウムトップ金属ダイの場合には、パッシベーションの厚さの１／２の厚さと同じ高さになっている。これらの平らなコンタクト上面は互いに同一平面上にある。これらのコンタクト表面への接触は、印刷可能な最小はんだ厚さで層３８の約４倍から５倍の厚さのソルダペーストによって実施される。
【００２０】
コンタクト３６のパターンは、図５、図１１、図１８に示したものなど、さまざまな形態をとることができる。さらに、図６のダイ及び図７、図８のダイのソースコンタクト４０、４１など、はんだ付け可能な大面積コンタクトを使用することもできる。コンタクト３６、３７及び４０を形成する金属被覆プロセスについては後述する。
【００２１】
図３乃至図８に示したように、準備されたダイを含む新規のパッケージの形成では、メッキ（又は部分的にメッキ）された図９の新規の導電性金属クリップ４５を使用する。この導電性金属クリップ４５は、他の表面への接触を実施するところに少なくとも部分的にメッキされた銀表面を有する銅合金とすることができる。
【００２２】
また、導電性金属クリップ４５は、概ね「Ｕ字形」の形状を有し、表面４７からポスト３６、３７の自由面まで測定したダイ３１の厚さに金属クリップ４５の平らな薄いウェブ（ｗｅｂ）４８のメッキされた内面４７にドレインを接続するのに使用する接着剤の厚さを加えた厚さよりもわずかに長い短い脚（ｌｅｇ）４６を有する。金属クリップ４５は、例えば、脚４６の全長に沿って０．７ｍｍの全厚、表面４７から脚４６の自由端まで約０．３９ｍｍの長さを有し、また、脚４６間の距離はダイのサイズによって異なり、インターナショナルレクチファイアコーポレーション（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｃｔｉｆｉｅｒ  Ｃｏｒｐｏｒａｔｉｏｎ）社の４．６サイズのダイに対しては距離５．６ｍｍが使用され、それぞれの脚４６の全幅は約１．５ｍｍである。
【００２３】
金属クリップ４５には、さらに、図１０に示すように、モールドロック開口４８及び４９を形成することができる。
【００２４】
本発明の１つの特徴によれば、ダイ３０のはんだ付け可能な底面ドレイン電極３４は、図１２に示すように、ドレインクリップ（ｄｒａｉｎ  ｃｌｉｐ）４５のメッキされた内面に導電性接着剤６０によって電気的に接続され固定される。この導電性接着剤６０は、例えば、適当に硬化させた銀を含むエポキシ材料である。ダイ３０の側縁と対向するクリップ４５の脚４６の側面との間にはギャップ６１及び６２が残される。
【００２５】
構造の寸法は、脚４６（ドレインコネクタ）の自由面とポスト３６及び３７が同一平面上にあるように決められる。
【００２６】
その後、図１３、図１４及び図１５に示すように、図１１及び図１２のデバイスを、モールドコンパウンド７０を用いてモールドトレー中にオーバーモールドする。モールドコンパウンド７０は、脚４６の外側自由面を除くクリップ４５の露出した外面全体に配置される。図１３及び図１５に示すように、モールドコンパウンドはギャップ６１及び６２を埋める。これでデバイスは、コンタクト３６、３７及び脚４６と整列したプリント回路板上の導電性トレースへ表面実装する準備が整ったことになる。
【００２７】
図１６乃至図１９は、別のクリップジオメトリを使用した本発明の他の実施形態を示す図である。図１６及び図１７のクリップ８０は、ウェブ８１ならびに分割され突出した３つの脚８２、８３及び８４を有する。最初に、図１８及び図１９に示すように、突出したコンタクト３６及び３７を有するダイ３０をそのドレインコンタクト（図示せず）のところで、コンタクト３６、３７とドレインクリップの突起８２、８３及び８４の自由面とが同一平面上にあるようにウェブ８１に接着する。次いで、デバイスを、モールドコンパウンド７０を用いて適当なモールドトレー中にオーバーモールドする。
【００２８】
図２０及び図２１は、図７及び図８に示したダイが、銀メッキされた銅合金であるカップ形クリップの中に装着された本発明の他の実施形態を示す図である。このカップ形クリップ１００は、長さ及び幅がダイ３０よりも大きい内部面積を有し、ダイ３０の底面ドレイン電極は、銀を含む（導電性）エポキシ１０２によって内部ウェブの表面１０１（図２１）に接続される。エポキシを硬化させる。最適には、ダイの縁の周囲に低応力、高接着力のエポキシ１０３をリング状に塗布し、パッケージを密封し、かつパッケージに構造強さを追加する。
【００２９】
はんだ付け可能なコンタクト４０の上面は、ドレインクリップ１００の突出面１０５と同一平面上にある。したがって、全てのコンタクト１０５、４０及び３７が、プリント回路板上のコンタクトトレースと整列する。ドレインコンタクトは適当な任意の形態をとることができ、所望ならば単一のコンタクトを含むことができる。
【００３０】
図２２乃至図２４は、従来のダイのアルミニウム電極上に導電性ポストを形成する新規のプロセスを示す図である。ダイ個別化前のウェーハ１１０の中に、ゲート電極３７及び分離したソース電極（符号なし）をそれぞれが有する全く同じ複数のダイが示されている。ウェーハの形態である間に、ウェーハ１１０の上面を、フォトイメージング可能なソルダマスク１１１でコーティングする。このソルダマスク１１１は、パッシベーション層、メッキレジスト（必要な場合）、及びはんだ領域を示し成形するソルダマスクの働きをする感光性液体エポキシである。ただし他のマスク材料、例えば、窒化シリコンを使用することもできる。従来のレチクルを使用して、マスクを貫通してその下にあるダイ上面金属上のソース及びゲートコンタクトに達する複数の開口１１１ａから１１１ｄを形成する。これらの開口の形成にはレーザエッチングプロセスを使用することができる。
【００３１】
図２４に示すように、次いで、ウェーハの表面に一連の金属１１２をメッキする。メッキは、開口１１１ａから１１１ｂを通して露出したソース３２（及び他の電極）の金属に付着し、ソースとのコンタクト１１２ａから１１２ｄ及びゲートの同様のコンタクトを形成する。金属１１２ａから１１２ｄは、アルミニウムと良好な接触を形成するニッケルの第１の層と金フラッシュとから成ることができる。あるいは、ニッケル、続いて銅、すずなどの層、最後に容易にはんだ付け可能な銀などの金属上面とすることもできる。
【００３２】
次いで、ウェーハを切断して、例えば、線１１２及び１１３でダイを切り離し、ダイ３０を個別化する。一般的なダイ３０は、図３乃至図８に示すような外観を有し、絶縁面よりも高く突き出た、はんだ付け可能な複数のソースコンタクト及びゲートコンタクトを有する。
【００３３】
次いで、個別化したダイは、ドレインソース側を下にして銀又は他の導電性コーティングで内面がメッキされた導電性クリップに入れる。ダイは、上述した導電性エポキシなどの従来の接合材料を使用してクリップに接合する。クリップ／カン（ｃａｎ）は、リードフレームの形態をとることができ、後にこのリードフレームからデバイスを個別化することができる。
【００３４】
本発明の特定の実施形態に基づいて本発明を説明してきたが、多くの他の変形及び修正ならびに他の使用法があることは当業者には明白であろう。したがって、本明細書の特定の開示によって本発明が限定されず、本発明が添付の請求項によってのみ限定されることが好ましい。
【図面の簡単な説明】
【００３５】
【図１】本発明に従って収容することができる個別化されたパワーＭＯＳＦＥＴダイの上面図である。
【図２】図１に示した切断線２−２における断面図である。
【図３】本発明に従って処理した後の、分離された複数の「はんだ付け可能」なソースコンタクト領域及び「はんだ付け可能」なゲート領域が画定された図１のダイの上面図である。
【図４】図３に示した切断線４−４における断面図である。
【図５】修正されたソースコンタクトパターンを有するダイを示す、図３に類似の図である。
【図６】大面積の他の「はんだ付け可能」なソースコンタクトパターンを示す、図３及び図５に類似の図である。
【図７】本発明のプロセスを使用して形成した（コーナゲートを有する）他のコンタクトトポロジの上面図である。
【図８】図７に示した切断線８−８における断面図である。
【図９】本発明におけるドレインクリップの第１の実施形態の透視図である。
【図１０】モールドロック開口がクリップに形成された図９に示したドレインクリップの上面図である。
【図１１】図３及び図４に示したダイと図９に示したクリップから成るサブアセンブリの下面図である。
【図１２】図１１に示した切断線１２−１２における断面図である。
【図１３】モールドトレー中にオーバーモールドした後の図１１及び図１２のサブアセンブリを示す図である。
【図１４】図１３に示した切断線１４−１４における断面図である。
【図１５】図１３に示した切断線１５−１５における断面図である。
【図１６】ドレインクリップの他の実施形態の透視図である。
【図１７】図１６に示したクリップの上面図である。
【図１８】図１６及び図１７に示したクリップと図３及び図４に示した一般的な種類のダイとから成るアセンブリの、オーバーモールド後の下面図である。
【図１９】図１８に示した切断線１９−１９における断面図である。
【図２０】図７及び図８に示したトポロジのダイを含むカップ形ドレインクリップの下面図である。
【図２１】図２０に示した切断線２１−２１における断面図である。
【図２２】個別化前のＭＯＳＦＥＴダイウェーハを示す図である。
【図２３】図２２に示したウェーハのソース表面にパッシベーション層を形成し、それをパターニングするプロセス段階を示す図である。
【図２４】図２３に示したパッシベーション層の上の金属被覆を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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