(57)【要約】【課題】ポリシリコン等の導電部材の反りや捩れを防止することができる微小構造体の製法を提供する。【解決手段】単結晶シリコン製の半導体基板１０の一方の主面には、シリコン酸化膜等の第１の絶縁膜１２、シリコン窒化膜等の第２の絶縁膜１４及びシリコン酸化膜等の第３の絶縁膜１６を重ねて形成する。絶縁膜１６に接続孔１８ａを等方性エッチングにより形成した後、接続孔１８ａの底部に接続孔１８ｂを異方性エッチングにより形成し、被接続部１０ａを露呈させる。基板上面にＣＶＤ法によりポリシリコンを堆積し、その堆積層をパターニングして導電部材２０を得る。ポリシリコンを堆積する際にリン又はボロン等の不純物を不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでポリシリコンにドープする。パターニングする前又はした後、ポリシリコン層に応力緩和のためのＲＴＡ処理を施す。【選択図】図４
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【特許請求の範囲】
【請求項１】
半導体基板において一方の主面に被接続部を覆って絶縁膜を形成する工程と、
前記被接続部に達する接続孔を前記絶縁膜に形成する工程と、
前記接続孔を介して前記被接続部に達するように前記絶縁膜の上にポリシリコン又はアモルファスシリコンを堆積して１〜１５μｍの範囲内の厚さを有する堆積シリコン層を形成する工程と、
前記堆積シリコン層に応力緩和のためのアニール処理を施す工程と、
前記アニール処理の前又は後に前記堆積シリコン層を所定の電極又は配線パターンに従ってパターニングすることにより前記接続孔を介して前記被接続部につながる導電部材を前記絶縁膜の上に形成する工程と
を含み、前記堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープすることを特徴とする微小構造体の製法。
【請求項２】
少なくとも一方の主面が絶縁性を有する基板において該一方の主面に導電層を形成する工程と、
前記基板の一方の主面に前記導電層を覆って絶縁膜を形成する工程と、
前記導電層の被接続部に達する接続孔を前記絶縁膜に形成する工程と、
前記接続孔を介して前記被接続部に達するように前記絶縁膜の上にポリシリコン又はアモルファスシリコンを堆積して１〜１５μｍの範囲内の厚さを有する堆積シリコン層を形成する工程と、
前記堆積シリコン層に応力緩和のためのアニール処理を施す工程と、
前記アニール処理の前又は後に前記堆積シリコン層を所定の電極又は配線パターンに従ってパターニングすることにより前記接続孔を介して前記被接続部につながる導電部材を前記絶縁膜の上に形成する工程と
を含み、前記堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープすることを特徴とする微小構造体の製法。
【請求項３】
前記堆積シリコン層を形成する工程では、前記堆積シリコン層にゲルマニウム又は炭素を含有させることを特徴とする請求項１又は２記載の半導体装置の製法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＭＥＭＳ（Micro−Electro−Mechanical  System）等に用いるに好適な微小構造体の製法に関するものである。
【背景技術】
【０００２】
従来、微小構造体としては、片持ち梁又は両持ち梁等を備えたものが知られている。また、ポリシリコン製の片持ち梁の製法としては、梁の反りを抑制する目的で、ポリシリコン堆積時にリン等の不純物をインサイチュでポリシリコンにドープした後、ポリシリコンの堆積層に応力緩和のためのＲＴＡ（Rapid  Thermal  Annealing）処理を施すものが知られている（例えば、非特許文献１参照）。
【非特許文献１】M．Biebl，G．T．Mulhern  and  R．T．Howe：「In  situ  Phosphorus−doped  Polysilicon  for  Integrated  MEMS」，The  ８th  International  Conference  on  Solid−State  Sensors  and  Actuators，and  Eurosensors  ＩＸ．Stockholm，Sweden，June  ２５−２９，１９９５，P．１９８−２０１
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記した従来技術によると、ポリシリコンに対してリンをリン／シリコンのモル比率０．０００１６〜０．０１の低濃度範囲でドープしている。このため、片持ち梁の反りを十分に抑制するのが困難である。
【０００４】
図７は、発明者の研究に係る微小構造体を示すものである。例えば単結晶シリコンからなる半導体基板１の一方の主面には、シリコン酸化膜２、シリコン窒化膜３及びシリコン酸化膜４を重ねて形成する。シリコン酸化膜２はパッド膜として、シリコン窒化膜３はエッチングストッパ膜として、シリコン酸化膜４は犠牲膜としてそれぞれ用いられる。
【０００５】
等方性エッチングによりシリコン酸化膜４に接続孔４ａを形成した後、シリコン酸化膜２及びシリコン窒化膜３の積層には接続孔４ａの底部に連続する接続孔４ｂを異方性エッチングにより形成する。シリコン酸化膜４の上には、ＣＶＤ（ケミカル・ベーパー・デポジション）法によりリン等を含む導電性ポリシリコン（ドープトポリシリコン）を堆積した後、ポリシリコンの堆積層を選択的エッチング処理によりパターニングして導電部材５を得る。ポリシリコンの堆積層をパターニングする前又はした後、ポリシリコンの堆積層には、応力緩和のためのＲＴＡ処理を施す。
【０００６】
この後、シリコン酸化膜４をエッチングにより除去する。導電部材５は、接続孔４ｂを介して基板１の被接続部１ａに接続される接続部５Ｐと、この接続部に連続し且つシリコン窒化膜３から離間してシリコン窒化膜３の上方へ延長する延長部５Ｑとを有する。導電部材５は、例えば平行平板型キャパシタを備えた加速度センサにおいて、キャパシタを構成する片持ち梁形式の可動電極として用いることができる。
【０００７】
上記した導電部材５を備えた片持ち梁構造では、図７にて矢印Ａで示すように延長部５Ｑが上方に反ったり、図８にて矢印Ｂで示すように延長部５Ｑが下方に反って基板上面とスティッキングを起こしたり、図９にて矢印Ｃで示すように延長部５Ｑが捩れたりすることがある。このような延長部５Ｑの反りや捩れは、ポリシリコン堆積層内の残留応力に基づくものと考えられる。
【０００８】
この発明の目的は、ポリシリコン又はアモルファスシリコンからなる導電部材の反りや捩れを防止することができる新規な微小構造体の製法を提供することにある。
【課題を解決するための手段】
【０００９】
この発明に係る微小構造体の製法は、
半導体基板において一方の主面に被接続部を覆って絶縁膜を形成する工程と、
前記被接続部に達する接続孔を前記絶縁膜に形成する工程と、
前記接続孔を介して前記被接続部に達するように前記絶縁膜の上にポリシリコン又はアモルファスシリコンを堆積して１〜１５μｍの範囲内の厚さを有する堆積シリコン層を形成する工程と、
前記堆積シリコン層に応力緩和のためのアニール処理を施す工程と、
前記アニール処理の前又は後に前記堆積シリコン層を所定の電極又は配線パターンに従ってパターニングすることにより前記接続孔を介して前記被接続部につながる導電部材を前記絶縁膜の上に形成する工程と
を含み、前記堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープすることを特徴とするものである。
【００１０】
この発明の微小構造体の製法によれば、堆積シリコン層を形成する際に、ポリシリコン又はアモルファスシリコンに対してリン又はボロン等の抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープするので、堆積シリコン層中の不純物濃度が高くなり、しかも堆積シリコン層中の不純物濃度は堆積シリコン層の厚さに依存することなく均一となる。このため、アニール処理では、ＲＴＡ処理を用いることで短時間のうちに堆積シリコン層中の残留応力を緩和することができ、厚さ１〜１５μｍのポリシリコン又はアモルファスシリコンからなる導電部材の反りや捩れを効果的に防止することができる。
【００１１】
この発明の微小構造体の製法にあっては、半導体基板の代りに、少なくとも一方の主面が絶縁性を有する基板を用いてもよい。この基板の一方の主面には、被接続部を有するポリシリコン層等の導電層を形成した後、導電層を覆って絶縁膜を形成する。その他の工程は、この発明の微小構造体の製法に関して前述したと同様である。このようにしても、この発明の微小構造体の製法について前述したと同様の作用効果が得られる。
【発明の効果】
【００１２】
この発明によれば、堆積シリコン層を形成する際にポリシリコン又はアモルファスシリコンに対して抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープした後、堆積シリコン層に応力緩和のためのアニール処理を施すようにしたので、厚さ１〜１５μｍのポリシリコン又はアモルファスシリコンからなる導電部材の反りや捩れを十分に抑制できる効果が得られる。
【発明を実施するための最良の形態】
【００１３】
図１〜５は、この発明の一実施形態に係る微小構造体の製法を示すもので、各々の図に対応する工程（１）〜（５）を順次に説明する。
【００１４】
（１）例えば単結晶シリコンからなるＮ型半導体基板１０の一方の主面には、第１の絶縁膜１２、第２の絶縁膜１４及び第３の絶縁膜１６を順次に重ねて形成する。絶縁膜１２は、パッド膜として用いられるもので、例えば５０〜４００ｎｍの厚さのシリコン酸化膜からなっている。このシリコン酸化膜は、熱酸化法により形成するが、ＣＶＤ法等により形成してもよい。
【００１５】
絶縁膜１４は、エッチングストッパ膜として用いられるもので、例えば１００〜２００ｎｍの厚さのシリコン窒化膜から成っている。このシリコン窒化膜は、ＣＶＤ法等により形成する。絶縁膜１６は、犠牲膜として用いられるもので、例えば１〜４μｍの厚さのシリコン酸化膜からなっている。このシリコン酸化膜は、ＣＶＤ法等により形成する。一例として、ＴＥＯＳ（Tetra  Ethyl  Ortho  Slicate）及び酸素を原料とするＣＶＤ法により絶縁膜１６としてのシリコン酸化膜を形成することができ、このシリコン酸化膜にリンをドープしてＰＳＧ（リン・シリケートガラス）としたり、リン及びボロンをドープしてＢＰＳＧ（ボロン・リン・シリケートガラス）としたりすることができる。
【００１６】
なお、基板１０の一方の主面には、絶縁膜１２，１４，１６の形成前に図２に示す被接続部１０ａを含むＰ型不純物ドープ領域１０Ａを形成しておいてもよい。不純物ドープ領域１０Ａは、被接続部１０ａを他の被接続部に接続するための配線領域として用いられる。
【００１７】
（２）ホトリソグラフィ処理により接続孔形成用のレジスト層Ｒａを絶縁膜１６の上に形成した後、レジスト層Ｒａをマスクとする等方性エッチング処理により接続孔１８ａを絶縁膜１６に形成する。
【００１８】
次に、レジスト層Ｒａをマスクとする異方性エッチング処理により接続孔１８ｂを絶縁膜１２，１４，１６の積層に形成する。接続孔１８ｂは、接続孔１８ａよりサイズ（直径）が小さいもので、接続孔１８ａの底部に連続し且つ基板１０の被接続部１０ａを露呈するように形成される。この後、レジスト層Ｒａを除去する。
【００１９】
（３）基板１０の上面に接続孔１８ａ，１８ｂ及び絶縁膜１６を覆ってポリシリコンを堆積して１〜１５μｍ（好ましくは２〜５μｍ）の厚さの導電性ポリシリコン（ドープトポリシリコン）層２０Ａを形成する。ポリシリコン層２０Ａは、接続孔１８ａ，１８ｂを介して被接続部１０ａに達するように形成される。ポリシリコン層２０Ａを形成する際には、ポリシリコンに対してリン又はボロン等の抵抗低減不純物を該不純物／シリコンのモル比率０．０５〜０．２０の範囲内でインサイチュでドープする。ポリシリコン層２０Ａは、一例として減圧ＣＶＤ装置を用い、成膜条件を、
圧力：６０〜７０Ｐａ
成膜温度：５５０〜６２０℃
ＳｉＨ４ガス流量：１０００ｓｃｃｍ
ＰＨ３ガス流量：５０〜２００ｓｃｃｍ
として形成することができる。成膜時におけるＰＨ３ガス／ＳｉＨ４ガスの流量比率が前述のモル比率０．０５〜０．２０に相当する。成膜後のポリシリコン層２０Ａのシート抵抗は、層２０Ａの厚さを３μｍとした場合、５〜１５Ω／□程度である。ボロンをドープするときは、Ｂ２Ｈ５ガスを用いることができる。
【００２０】
なお、ポリシリコン層２０Ａの代りに、アモルファスシリコンを堆積してアモルファスシリコン層を形成してもよい。アモルファスシリコン層についても、厚さは１〜１５μｍ（好ましくは２〜５μｍ）とし、インサイチュでドープする抵抗低減不純物の濃度範囲は、該不純物／シリコンのモル比率で０．０５〜０．２０とする。
【００２１】
ポリシリコン層２０Ａ又はアモルファスシリコン層には、ゲルマニウム（Ｇｅ）又は炭素（Ｃ）等を含有させてもよい。Ｇｅを含有させる場合、ＧｅはＳｉと任意の組成で固溶体を形成する。Ｇｅを含有させることでＲＴＡの温度を下げるなどして低温形成が可能となるので、ポリシリコン又はアモルファスシリコン層の歪がなくなり、反りを防止することができる。Ｇｅは、１〜３０ｍｏｌ％（好ましくは５〜１５ｍｏｌ％）程度含有させるとよい。また、Ｃを含有させる場合、ポリシリコン又はアモルファスシリコン層内でＣがＳｉ−Ｃ結合を形成するので、微小構造体が硬くなり、反りを防止することができる。Ｃは、０．５〜１０ｍｏｌ％（好ましくは１〜５ｍｏｌ％）程度含有させるとよい。
【００２２】
次に、ポリシリコン層２０Ａに応力緩和のためのアニール処理を施す。アニール処理としては、ランプアニール装置等を用いてＲＴＡ処理を行なう。このときの熱処理条件は、一例として、
昇温時間：５〜６０秒
昇温到達温度：８００〜１０００℃
到達温度保持時間：５〜６０秒
とすることができる。ＲＴＡ処理は、炉アニール処理に比べて処理時間が短いためスループットが向上すること、基板１０にトランジスタ等の素子が形成されていても素子の特性変動を回避できることなどの利点がある。
【００２３】
（４）レジスト層をマスクとする選択的ドライエッチング処理によりポリシリコン層２０Ａをパターニングして導電部材２０を得る。導電部材２０は、接続孔１８ａ，１８ｂを介して基板１０の被接続部１０ａに接続される接続部２０Ｐと、この接続部の上部に連続して絶縁膜１６の上へ延長する延長部２０Ｑとを有するように形成される。図３に関して前述したアニール処理は、図４のパターニング処理の後、導電部材２０に施すようにしてもよい。
【００２４】
（５）ウェットエッチング処理により絶縁膜１６を除去する。このとき、絶縁膜１４は、エッチングストッパ膜として作用する。導電部材２０は、接続孔１８ｂを介して基板１０の被接続部１０ａに接続される接続部２０Ｐと、この接続部の上部に連続し且つ絶縁膜１４から離間して絶縁膜１４の上方へ延長する延長部２０Ｑとを有する状態になる。
【００２５】
図４に示した微小構造体において、導電部材２０は、固定電極又は配線として用いることができる。また、図５に示した微小構造体において、導電部材２０は、片持ち梁形式の可動電極として用いることができ、接続部２０Ｐと同様の接続部を追加すれば両持ち梁形式の可動電極として用いることもできる。
【００２６】
上記した微小構造体の製法によれば、図３の工程で形成したポリシリコン層２０Ａ中の不純物濃度が、不純物／シリコンのモル比率で０．０５〜０．２０と高く、しかもポリシリコン層２０Ａ中の不純物濃度はポリシリコン層２０Ａの厚さに依存することなく均一となるので、図４のＲＴＡ処理では短時間でポリシリコン層２０Ａの残留応力を緩和することができる。従って、１〜１５μｍの厚さのポリシリコン又はアモルファスシリコンからなる導電部材２０において延長部２０Ｑの反りや捩れを効果的に防止することができる。
【００２７】
図６は、この発明の他の実施形態に係る微小構造体の製法を説明するためのもので、図１〜５と同様の部分には同様の符号を付して詳細な説明を省略する。
【００２８】
半導体基板１０の一方の主面に絶縁膜２２を形成した後、絶縁膜２２の上に導電層２４を形成する。絶縁膜２２としては、例えばシリコン酸化膜を熱酸化法又はＣＶＤ法により形成する。導電層２４としては、例えば導電性ポリシリコン（ドープトポリシリコン）層をＣＶＤ法等により形成する。導電層２４の材料としては、Ｔｉ，Ｗ，Ｍｏ等の高融点金属又はそのシリサイド等も使用可能である。導電層２４は、被接続部２４ａを他の被接続部に接続するため配線層として用いられる。
【００２９】
絶縁膜２２の上には、導電層２４を覆って絶縁膜１２，１４，１６を図１に関して前述したと同様に形成する。そして、図２に関して前述したと同様に絶縁膜１２，１４，１６の積層に接続孔１８ａ，１８ｂを形成した後、図３に関して前述したと同様に接続孔１８ａ，１８ｂ及び絶縁膜１６を覆ってドープトポリシリコンを堆積してポリシリコン層２０Ａを形成する。
【００３０】
この後、図４に関して前述したと同様にポリシリコン層２０Ａをパターニングして被接続部２４ａにつながる導電部材２０を得る。パターニング処理の前又は後には、図３に関して前述したと同様にポリシリコン層２０Ａ又は導電部材２０にアニール処理を施す。必要に応じて図５に関して前述したと同様に絶縁膜１６を除去する。
【００３１】
図６に関して上記した製法によれば、図１〜５の製法に関して前述したと同様の作用効果が得られ、特に導電部材２０において延長部２０Ｑの反りや捩れを効果的に防止することができる。
【図面の簡単な説明】
【００３２】
【図１】この発明の一実施形態に係る微小構造体の製法における絶縁膜形成工程を示す断面図である。
【図２】図１の工程に続く接続孔形成工程を示す断面図である。
【図３】図２の工程に続くポリシリコン堆積工程及びポリシリコンアニール工程を示す断面図である。
【図４】図３の工程に続くポリシリコンパターニング工程を示す断面図である。
【図５】図４の工程に続く絶縁膜除去工程を示す断面図である。
【図６】この発明の他の実施形態に係る微小構造体の製法を説明するための断面図である。
【図７】発明者の研究に係る微小構造体におけるポリシリコン層の上方への反りを示す断面図である。
【図８】発明者の研究に係る微小構造体におけるポリシリコン層の下方への反りを示す断面図である。
【図９】発明者の研究に係る微小構造体におけるポリシリコン層の捩れを示す断面図である。
【符号の説明】
【００３３】
１０：半導体基板、１０ａ，２４ａ：被接続部、１２，１４，１６，２２：絶縁膜、１８ａ，１８ｂ：接続孔、２０Ａ：ポリシリコン層、２０：導電部材、２０Ｐ：接続部、２０Ｑ：延長部、２４：導電層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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