(57)【要約】【課題】  オンチップ（ＬＳＩ上）で高周波の電源ノイズ量を精度よく測定でき、かつ突発的なピークノイズも取得が可能で、出力は低速な信号で外部取り出しが容易な電源ノイズ測定装置を提供する。【解決手段】  電源ラインからの信号をＨＰＦ１０３に通し、それに分圧電圧を加算した第１の信号を生成する。一方、識別電圧に分圧信号を加算した第２の信号を生成する。比較器１０６は、第１の信号の電圧と第２の信号の電圧との比較結果を出力し、カウンタ１０７は、第１の信号の電圧が第２の信号の電圧以上である場合にカウントアップする。サンプルホルド回路１０８は、カウンタ１０７のリセット直前のカウント値をサンプルホルドする。【選択図】        図１３
2005249408.tif 000002
【特許請求の範囲】
【請求項１】
電源信号を電源ラインから入力し、入力した信号から所定の周波数以下の成分を除去することにより得られる信号を出力する高域通過フィルタと、
前記高域通過フィルタの出力信号に第１の直流信号を加算する第１の加算器と、
前記第１の加算器の出力信号の電圧を参照電圧と比較する比較器と、
前記比較器の比較結果に応じて、カウント動作が制御され、所定周期でリセットされるカウンタと、
リセット直前の前記カウンタのカウント値をサンプルホルドするサンプルホルド回路と、
を備えることを特徴とする電源ノイズ測定装置。
【請求項２】
請求項１に記載の電源ノイズ測定装置において、
識別電圧指示データに対応する識別電圧を有する信号を生成するデジタル／アナログ変換器と、
前記識別電圧を有する信号に前記第１の直流信号を加算することにより前記参照電圧を有する信号を生成する第２の加算器と、
を更に備えることを特徴とする電源ノイズ測定装置。
【請求項３】
請求項１に記載の電源ノイズ測定装置において、
参照電圧指示データに従って前記参照電圧を有する信号を生成するデジタル／アナログ変換器を更に備えることを特徴とする電源ノイズ測定装置。
【請求項４】
請求項１に記載の電源ノイズ測定装置において、
サンプリングクロック周波数指示データに対応する周波数のサンプリングクロック信号を生成するサンプリングクロック信号生成部を更に備え、
前記比較器及び前記カウンタは、前記サンプリングクロック信号に同期して動作することを特徴とする電源ノイズ測定装置。
【請求項５】
請求項４に記載の電源ノイズ測定装置において、
前記サンプリングクロック信号を分周して、前記所定周期を有する信号を生成する分周回路を更に備え、
前記カウンタは、前記所定周期を有する信号によりリセットされ、
前記サンプルホルド回路は、前記所定周期を有する信号により前記カウント値のサンプリングを行うことを特徴とする電源ノイズ測定装置。
【請求項６】
請求項４に記載の電源ノイズ測定装置において、
システムクロック信号を分周して、前記所定周期を有する信号を生成する分周回路を更に備え、
前記カウンタは、前記所定周期を有する信号によりリセットされ、
前記サンプルホルド回路は、前記所定周期を有する信号により前記カウント値のサンプリングを行うことを特徴とする電源ノイズ測定装置。
【請求項７】
請求項１に記載の電源ノイズ測定装置において、
前記カウンタは、前記比較器の比較結果に応じて、カウントが許可され、又は、カウントが禁止されることを特徴とする電源ノイズ測定装置。
【請求項８】
請求項１に記載の電源ノイズ測定装置において、
前記カウンタは、前記比較器の比較結果に応じて、カウントアップ又はカウントダウンすることを特徴とする電源ノイズ測定装置。
【請求項９】
請求項１に記載の電源ノイズ測定装置において、
安定化電源信号を出力する電源信号生成回路を更に備え、
前記第１の加算器が前記安定化電源信号を用いることを特徴とする電源ノイズ測定装置。
【請求項１０】
請求項２に記載の電源ノイズ測定装置において、
安定化電源信号を出力する電源信号生成回路を更に備え、
前記第１の加算器、前記デジタル／アナログ変換器及び前記第２の加算器が前記安定化電源信号を用いることを特徴とする電源ノイズ測定装置。
【請求項１１】
請求項３に記載の電源ノイズ測定装置において、
安定化電源信号を出力する電源信号生成回路を更に備え、
前記第１の加算器及び前記デジタル／アナログ変換器が前記安定化電源信号を用いることを特徴とする電源ノイズ測定装置。
【請求項１２】
請求項４に記載の電源ノイズ測定装置において、
安定化電源信号を出力する電源信号生成回路を更に備え、
前記サンプリングクロック信号生成部が前記安定化電源信号を用いることを特徴とする電源ノイズ測定装置。
【請求項１３】
請求項１又は４に記載の電源ノイズ測定装置において、
安定化電源信号を出力する電源信号生成回路を更に備え、
前記第１の加算器の内部で、前記安定化電源信号の電圧を分圧することにより前記第１の直流信号を生成することを特徴とする電源ノイズ測定装置。
【請求項１４】
請求項２に記載の電源ノイズ測定装置において、
安定化電源信号を出力する電源信号生成回路と、
前記安定化電源信号の電圧を分圧することにより前記第１の直流信号を生成する直流信号生成回路と、
を更に備えることを特徴とする電源ノイズ測定装置。
【請求項１５】
請求項９乃至１４の何れか１項に記載の電源ノイズ測定装置において、
前記電源信号生成回路は、前記ノイズ信号が加算された前記電源信号を前記電源ラインから入力し、前記ノイズ信号のうちの少なくとも前記所定周波数以上の成分を除去することにより前記安定化電源信号を得ることを特徴とする電源ノイズ測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源信号に被ったノイズ信号を測定するノイズ測定装置に関し、特に、ＬＳＩ(Large Scale Integrated Circuit)内部に搭載され、ＬＳＩ内部の電源信号に被ったノイズ信号を測定するノイズ測定装置に関する。
【背景技術】
【０００２】
最近のＬＳＩに採用されているＣＭＯＳ(complementary metal oxide semiconductor)回路は低消費電力のメリットを有するが、同時にスイッチング時に必ず電源ノイズを発生するデメリットを有する。電源ノイズはＬＳＩ内の遅延設計に大きな影響を与える。電源ノイズ量が大きくなると遅延変動量も大きくなり、タイミング設計においてマージンを大きくする必要が生じる。近年の高速化が進むＬＳＩ内の信号伝送において、高速化とともに小さくなるタイミングウィンドウに対して遅延変動分のマージンが拡大することは伝送実現の可否に多大な影響を及ぼすため、電源ノイズ量を正確にいかに把握できるかが重要なポイントとなる。
【０００３】
本願発明に関連する先行技術文献としては、以下のものがある。
【特許文献１】実用新案登録第３０９６４６９号
【特許文献２】特開２００１−１４４７３５
【非特許文献１】2003 Symposium on VLSI Circuits Digest of Technical Papers,  4-89114-035-6/03, Figure 5
【非特許文献２】ISSCC 2002/February 5, 2002/Salon 10-15/9:00 AM,  Figure 11.2.1
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来のＭＨｚオーダー以下の信号伝送では、ＬＳＩ外部のプリント基板で電源ノイズ量を観測しても、波形なまりなどの影響を受けることなく、ほぼ精度よくノイズ量の定量評価を行うことが可能であった。
【０００５】
しかしながら、ＬＳＩがＧＨｚオーダー以上で高速に動作すると、発生する電源ノイズ量もさらに高速となり、そのような電源ノイズをＬＳＩ外部のプリント基板等で測定を行うことは困難となる。近年の例では、図１（非特許文献１）に示すように、２００３年のＳｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓで、Ｉｎｔｅｌ社は、参照とする電源と測定対象の電源との微小な変化分の抽出を行い、参照電圧との大小比較した結果を見て、電源ノイズ量の測定を行う方式を提案した。この方式では高速ノイズを測定しようとすると出力のサンプリング周波数自体が高くなり、出力値の伝送自体が難しくなるとともに、ＬＳＩ内の複数箇所での測定なども大きな制約を受けるなど高速化には適さないという問題がある。突発的なピークノイズをプローブするのもサンプリングのタイミングに依存するためかなり困難である。
【０００６】
他の例としては、図２（非特許文献２）に示すように、ＩＳＳＣＣ２００２で高宮らが報告しているサンプリングオシロ回路を用いた方式がある。この方式は、サンプリングオシロの原理を利用して、周期的に変化する信号に対して、データサンプリングのタイミングを１クロック周期ずつずらしながら取得していくため、データ周期がＴ／△Ｔ倍にのびて（ここでＴはクロック周期、△Ｔはデータ取得の分解能）低速な出力として外部へ取り出すことが可能となる。ただし、この方法では周期ノイズを仮定しているため、不規則なノイズに対しては効力を発揮しない。特に突発的なピークノイズなどは取得できる確率はきわめて低く、取得が困難である。
【０００７】
特許文献１に記載の発明は、電源電圧と第１の参照電圧を比較する第１の比較器と、電源電圧と第２の参照電圧を比較する第２の比較器と、第１の比較器による比較結果と第２の比較器による比較結果を利用して、電源電圧が第１の参照電圧から第２の参照電圧までの範囲をはみ出ているかどうかを示す信号を出力する論理ゲートと、この論理ゲートの出力をカウントするカウンタとを備えたノイズ測定装置である。しかし、特許文献１に記載の発明では、電源自体の直流レベルの変動もノイズとして扱ってしまう。また、ＬＳＩの外部でノイズ測定をすることを目的としているため、特に、ＬＳＩに搭載するために工夫された部分を備えていない。
【０００８】
したがって、本発明で解決しようとする課題はオンチップ（ＬＳＩ上）で高周波の電源ノイズ量を精度よく測定でき、かつ突発的なピークノイズも取得が可能で、出力は低速な信号で外部取り出しが容易な電源ノイズ測定装置を提供することを提供することである。
【課題を解決するための手段】
【０００９】
本発明によれば、電源信号を電源ラインから入力し、入力した信号から所定の周波数以下の成分を除去することにより得られる信号を出力する高域通過フィルタと、前記高域通過フィルタの出力信号に第１の直流信号を加算する第１の加算器と、前記第１の加算器の出力信号の電圧を参照電圧と比較する比較器と、前記比較器の比較結果に応じて、カウント動作が制御され、所定周期でリセットされるカウンタと、リセット直前の前記カウンタのカウント値をサンプルホルドするサンプルホルド回路と、を備えることを特徴とする電源ノイズ測定装置が提供される。
【００１０】
上記の電源ノイズ測定装置は、識別電圧指示データに対応する識別電圧を有する信号を生成するデジタル／アナログ変換器と、前記識別電圧を有する信号に前記第１の直流信号を加算することにより前記参照電圧を有する信号を生成する第２の加算器と、を更に備えていてもよい。
【００１１】
上記の電源ノイズ測定装置は、参照電圧指示データに従って前記参照電圧を有する信号を生成するデジタル／アナログ変換器を更に備えていてもよい。
【００１２】
上記の電源ノイズ測定装置は、サンプリングクロック周波数指示データに対応する周波数のサンプリングクロック信号を生成するサンプリングクロック信号生成部を更に備え、前記比較器及び前記カウンタは、前記サンプリングクロック信号に同期して動作してもよい。
【００１３】
上記の電源ノイズ測定装置は、前記サンプリングクロック信号を分周して、前記所定周期を有する信号を生成する分周回路を更に備え、前記カウンタは、前記所定周期を有する信号によりリセットされ、前記サンプルホルド回路は、前記所定周期を有する信号により前記カウント値のサンプリングを行ってもよい。
【００１４】
上記の電源ノイズ測定装置は、システムクロック信号を分周して、前記所定周期を有する信号を生成する分周回路を更に備え、前記カウンタは、前記所定周期を有する信号によりリセットされ、前記サンプルホルド回路は、前記所定周期を有する信号により前記カウント値のサンプリングを行ってもよい。
【００１５】
上記の電源ノイズ測定装置において、前記カウンタは、前記比較器の比較結果に応じて、カウントが許可され、又は、カウントが禁止されてもよい。
【００１６】
上記の電源ノイズ測定装置において、前記カウンタは、前記比較器の比較結果に応じて、カウントアップ又はカウントダウンしてもよい。
【００１７】
上記の電源ノイズ測定装置は、安定化電源信号を出力する電源信号生成回路を更に備え、前記第１の加算器が前記安定化電源信号を用いてもよい。
【００１８】
上記の電源ノイズ測定装置は、安定化電源信号を出力する電源信号生成回路を更に備え、前記第１の加算器、前記デジタル／アナログ変換器及び前記第２の加算器が前記安定化電源信号を用いてもよい。
【００１９】
上記の電源ノイズ測定装置は、安定化電源信号を出力する電源信号生成回路を更に備え、前記第１の加算器及び前記デジタル／アナログ変換器が前記安定化電源信号を用いてもよい。
【００２０】
上記の電源ノイズ測定装置は、安定化電源信号を出力する電源信号生成回路を更に備え、前記サンプリングクロック信号生成部が前記安定化電源信号を用いてもよい。
【００２１】
上記の電源ノイズ測定装置は、安定化電源信号を出力する電源信号生成回路を更に備え、前記第１の加算器の内部で、前記安定化電源信号の電圧を分圧することにより前記第１の直流信号を生成してもよい。
【００２２】
上記の電源ノイズ測定装置は、安定化電源信号を出力する電源信号生成回路と、前記安定化電源信号の電圧を分圧することにより前記第１の直流信号を生成する直流信号生成回路と、を更に備えていてもよい。
【００２３】
上記の電源ノイズ測定装置において、前記電源信号生成回路は、前記ノイズ信号が加算された前記電源信号を前記電源ラインから入力し、前記ノイズ信号のうちの少なくとも前記所定周波数以上の成分を除去することにより前記安定化電源信号を得てもよい。
【発明の効果】
【００２４】
本発明は、高域通過フィルタを備えているので、電源信号の直流変動により測定されるノイズの電圧に誤差が加わることがなくなり、ノイズの電圧を正確に評価することが可能となる。
【００２５】
また、本発明は、第１の加算器を備えているので、比較器の動作範囲がゼロボルト以上であっても、比較器の入力電圧が適正な範囲となる。
【００２６】
更に、本発明は、カウンタとサンプルホルド回路を備えるので、ノイズの電圧が参照電圧以上となる頻度を測定でき、また、その測定結果を低速度でも読み出すことが可能となる。
【発明を実施するための最良の形態】
【００２７】
本発明は、ＬＳＩ内部（オンチップ）で高周波ノイズを単発のピークノイズも含めてプローブし、外部へノイズ量の情報を低速な信号を用いて送り出すことを特徴とする。
【００２８】
以下、図面を参照して本発明を実施するための最良の形態について詳細に説明する。
【００２９】
図３に、本発明による電源ノイズ測定装置が搭載されるＬＳＩのレイアウト図を示す。図３を参照すると、ＬＳＩは、複数のマクロ（例として、マクロＡ、Ｂ、Ｃ及びＤ）を備える。各マクロは、各々の電源を備え、その電源が生成する電源を利用する。本発明による電源ノイズ測定装置は、各マクロに搭載され、各マクロの電源が生成する電源信号に被っているノイズ信号を測定する。
【００３０】
［実施形態１］
図４は、実施形態１による電源ノイズ測定装置の構成を示すブロック図である。
【００３１】
図４を参照すると、実施形態１による電源ノイズ測定装置は、低域通過フィルタ（ＬＰＦ）１０１、分圧回路１０２、高域通過フィルタ（ＨＰＦ）１０３、第１の加算器１０４、第１のデジタル／アナログ変換器（Ｄ／Ａ）１０５、比較器１０６、カウンタ１０７、サンプルホルド回路１０８、クロック乗換回路１０９、サンプリングクロック生成部１１０、分周回路１１１及び波形整形部１１２を備える。サンプリングクロック生成部１１０は、第２のデジタル／アナログ変換器１１０−１及び電圧制御発振器（ＶＣＯ）１１０−２を備える。
【００３２】
低域通過フィルタ１０１は、電源ラインからの信号を入力する。この信号には、電源信号の他にノイズ信号が含まれる。このノイズ信号のレベルが測定の対象である。低域通過フィルタ１０１は、入力信号のうちの当該低域通過フィルタ１０１のカットオフ周波数ｆＣ，ＬＰＦ以下の成分のみを通過させ、出力する。当該カットオフ周波数ｆＣ，ＬＰＦを高域通過フィルタ１０３のカットオフ周波数ｆＣ，ＨＰＦ以下とすることにより、ノイズ信号のカットオフ周波数ｆＣ，ＨＰＦ以上の成分を測定することが可能となる。
【００３３】
低域通過フィルタ１０１は、電源ラインの電源電圧に比べて、変動が極めて少ない電圧を生成するものである。従って、低域通過フィルタ１０１は、機能的には、安定化電源信号を生成する電源信号生成回路である。低域通過フィルタ１０１は、例えば、ＤＣ−ＤＣコンバータ、レギュレータ等に置き換わっても良い。また、外部端子からの信号を安定化電源信号としてもよい。
【００３４】
高域通過フィルタ１０３、第１の加算器１０４、第１のデジタル／アナログ変換器１０５、比較器１０６、第２のデジタル／アナログ変換器１１０−１及び電圧制御発振器１１０−２は、安定化電源信号を用いる。
【００３５】
分圧回路１０２は、低域通過フィルタ１０１からの安定化電源信号を所定の比率（例えば１対１、２対１等）で分圧して、安定化電源信号よりも電圧が低い分圧信号（例えば、低域通過フィルタ１０１の出力信号の電圧の５０％、６６％等の電圧を有する信号）を出力する。
【００３６】
高域通過フィルタ１０３は、電源ラインからの信号を入力し、入力信号のうちのカットオフ周波数ｆＣ，ＨＰＦ以上の成分のみを通過させ、出力する。例えば、当該マクロブロックのシステムクロックの周波数が１ＧＨｚであるとすれば、カットオフ周波数ｆＣ，ＨＰＦを１００ＭＨｚとする。高域通過フィルタ１０３からの出力信号は、カットオフ周波数ｆＣ，ＨＰＦ以上のノイズ信号のみとなる。従って、高域通過フィルタ１０３からの出力信号は、ゼロボルトを中心として変動する。
【００３７】
システムクロックの周波数と、低域通過フィルタ１０１の通過帯域の関係を図５（ａ）に示し、システムクロックの周波数と、高域通過フィルタ１０３の通過帯域の関係を図５（ｂ）に示す。低域通過フィルタ１０１及び高域通過フィルタ１０３は、一次フィルタであってよいが、更に高次のフィルタであってもよい。
【００３８】
第１の加算器１０４は、高域通過フィルタ１０３からの出力信号に分圧回路１０２からの分圧信号を加算する。比較器１０６は、安定化電源信号ＶＯのみを電源信号としており、マイナスの電源信号を用いていない。従って、比較器１０６の入力信号の範囲は、最も広くても０ボルトから安定化電源信号の電圧までの間に制限される。一方、前述したように、高域通過フィルタ１０３からの出力信号はゼロボルトを中心として変動する。従って、第１の加算器１０４を設けて、上記制限に適合するようにする。
【００３９】
第１のデジタル／アナログ変換器１０５は、参照電圧指示データで指示される参照電圧を有する参照信号を出力する。例えば、分圧信号の電圧がＶＯＦＦＳＥＴであり、ノイズを電圧ＶＮＴＨにより識別したいのであれば、参照電圧をＶＯＦＦＳＥＴ＋ＶＮＴＨとする。第１のデジタル／アナログ変換器１０５は、例えば、ラダー抵抗で構成すればよい。
【００４０】
第２のデジタル／アナログ変換器１１０−１は、サンプリングクロック周波数指示データで指示される周波数を有するサンプリングクロック信号を電圧制御発振器１１０−２が出力するような制御電圧の周波数制御信号を、サンプリングクロック周波数データに基づいて出力する。
【００４１】
電圧制御発振器１１０−２は、周波数制御信号の制御電圧に対応する周波数を有するサンプリングクロック信号を出力する。電圧制御発振器１１０−２は、ゲインとオフセットが調整可能な構成とし、外部ピンを通じて、これらを指示できるようにしてもよい。
【００４２】
サンプリングクロック信号をフィードバックして、サンプリングクロック周波数に誤差がある場合には、サンプリングクロック周波数指示データを補正しても良い。
【００４３】
サンプリングクロック信号の周波数は、例えば、システムクロックの周波数が１ＧＨｚである場合には、１０ＧＨｚ程度としてもよいが、他の値としてもよい。
【００４４】
分周回路１１１は、システムクロック信号を分周比指示データで指定された分周比で分周する。
【００４５】
波形整形部１１２は、分周回路１１１が出力する分周信号の波形を整形して、サンプリングクロック信号に同期した分周信号の立ち上がり検出信号をリセット信号として生成する。波形整形部１１２の構成例を図６に示し、そのタイミング図を図７に示す。図７（ａ）は、システムクロック信号を示し、図７（ｂ）は、分周信号を示し、図７（ｃ）は、サンプリングクロック信号を示し、図７（ｄ）は、リセット信号を示す。
【００４６】
比較器１０６は、第１の加算器１０４からの加算信号（高域通過フィルタ１０３からのノイズ信号に分圧信号が加算された信号）の電圧と第１のデジタル／アナログ変換器１０５からの参照信号の電圧を比較し、前者が後者よりも大きい時に、レベルがＨＩＧＨとなり、そうでない時に、レベルがＬＯＷとなる比較結果信号を出力する。また、比較器１０６は、カウンタ１０７に正しい比較結果を伝える必要がある。そのため、比較器１０６は、カウンタ１０７と同様に、サンプリングクロック信号に同期して動作する。図８に、比較器１０６の２つの構成例を示す。
【００４７】
カウンタ１０７としては、アップカウンタ及びアップ／ダウンカウンタのうちの何れを用いても良い。
【００４８】
カウンタ１０７がアップカウンタである場合には、カウンタ１０７は、比較器１０６からの比較結果信号がＨＩＧＨである時には、システムクロック信号に同期してカウントアップの動作を行い、比較結果信号がＬＯＷである時には、カウントを停止する。また、カウンタ１０７は、リセット信号により周期的にリセットされる。従って、カウンタ１０７のリセット直前のカウント値は、リセット周期に対応する期間において、ノイズ信号に分圧信号を加えた信号の電圧が参照信号の電圧以上である時間に比例する。ここで、参照信号の電圧を、前述したように、分圧信号の電圧ＶＯＦＦＳＥＴに識別電圧ＶＴＨを加えた電圧とすれば、カウンタ１０７のリセット直前のカウント値は、リセット周期に対応する期間において、ノイズ信号の電圧が識別電圧ＶＴＨである時間に比例する。
【００４９】
カウンタ１０７がアップ／ダウンカウンタである場合には、カウンタ１０７は、比較器１０６からの比較結果信号がＨＩＧＨである時には、システムクロック信号に同期してカウントアップの動作を行い、比較結果信号がＬＯＷである時には、カウントダウンの動作を行う。また、カウンタ１０７は、リセット信号により周期的にリセットされる。従って、カウンタ１０７のリセット直前のカウント値は、リセット周期に対応する期間において、ノイズ信号に分圧信号を加えた信号の電圧が参照信号の電圧以上である時間からノイズ信号に分圧信号を加えた信号の電圧が参照信号の電圧未満である時間を減じた時間に比例する。ここで、参照信号の電圧を、前述したように、分圧信号の電圧ＶＯＦＦＳＥＴに識別電圧ＶＴＨを加えた電圧とすれば、カウンタ１０７のリセット直前のカウント値は、リセット周期に対応する期間において、ノイズ信号の電圧が識別電圧ＶＴＨである時間からノイズ信号の電圧が識別電圧ＶＴＨ未満である時間を減じた時間に比例する。
【００５０】
サンプルホルド回路１０８は、サンプリングクロック信号に同期して動作するが、リセット信号をクロックイネーブル信号として用いている。従って、サンプルホルド回路１０８は、カウンタ１０７のリセット直前のカウント値をサンプルホルドする。従って、サンプルホルド回路１０８の出力データ（カウント値データ）は、リセット信号の周期で更新される。
【００５１】
クロック乗換回路１０９は、サンプリングクロック信号に同期しているカウント値データをシステムクロック信号に同期しているカウント値データに変換する。クロック乗換回路１０９としては、例えば、特開２００１−１４４７３５に記載されているものを利用することができる。但し、クロック乗換回路１０９は、クロック値データが安定しているタイミングにおいて、サンプルホルド回路１０８からのカウント値データをシステムクロック信号に同期してサンプリングするものであればどのようなものであってもよい。クロック値データが安定しているタイミングとは、例えば、リセット信号と位相が１８０度前後ずれたタイミングであり、このようなタイミングは、例えば分周回路で生成することができる。
クロック乗換回路１０９を挿入することにより、カウント値データを、システムクロック信号に同期して動作する回路（カウント値分析回路等）で利用することが可能となる。
【００５２】
図９に、ノイズ測定装置で扱う主要な信号のタイミング図を示す。図９（ａ）は、電源ライン上の電源信号にノイズ信号が加算されたものを示す。電源信号の直流変動が誇張して描かれている。図９（ｂ）は、高域通過フィルタ１０３の出力信号を示す。この信号からは電源信号（カットオフ周波数以下の直流変動成分を含む。）が除かれていて、カットオフ周波数を電源信号の変動周波数以上としている。従って、図９（ｂ）に示す信号は、ノイズ信号のうちのカットオフ周波数以上のもののみを成分とする。また、この信号は、ゼロボルトを中心として変動する。図９（ｃ）は、第１の加算器１０４の出力信号を示す。この信号は、分圧信号の電圧（例えばＶＤＤ／２）を中心としてノイズ信号により変動する。図９（ｄ）は、第１のデジタル／アナログ変換器１０５の出力信号を示す。この信号の電圧は、分圧信号の電圧（例えばＶＤＤ／２）に識別電圧ＶＴＨを加えたものである。図９（ｅ）は、比較器１０６の出力信号を示す。図９（ｆ）は、リセット信号を示す。図９（ｇ）は、カウンタ１０７が出力するカウント値を示す。図９（ｈ）は、サンプルホルド回路１０８が出力するカウント値データを示す。
【００５３】
図１０は、識別電圧ＶＴＨを変化させることにより、カウント値データが変化することを示す。従って、参照電圧指示データを変化させることにより、複数の識別電圧ＶＴＨに対応したカウント値データを得て、図１１に示すようなノイズ信号の電圧分布を知ることが可能となる。
【００５４】
より詳細に説明すると、例えば電源ノイズが−側に４０ｍＶ、＋側に６０ｍＶ発生しているケースを想定する。マクロの大きさは１００ｕｍ〜２００ｕｍ□なので周波数的には１０ＧＨｚあるいはそれ以上のサンプリングクロックで動作する回路の作成が可能である。図１０では例えば１０ＧＨｚのサンプリングクロックで動作させる例を示す。時間軸方向にリセット信号が入った時点から識別電圧と電源ノイズとの比較した結果のカウントを開始する。まず、識別電圧を変化させていくと、カウント値が図１０のように変化していく。アップカウンタかアップダウンカウンターかにより値は異なるが、各々カウント値の変化を図示すると図１１（ａ）、（ｂ）のようになる。カウント値の変化がなくなったところが電源ノイズ電圧の−側の最大振幅と＋側の最大振幅になる。許容ノイズ電圧の設計値が±４０ｍＶの場合、＋６０ｍＶでカウントが変化していることから＋側で２０ｍＶほどノイズ電圧が許容値を超えていることになる。±４０ｍＶの値が回路にとってクリティカルな値である場合、識別電圧をこの値に固定して、フィールド出荷したＬＳＩの保守をカウント値によって行ったり、出荷時にスクリーニングテストをすることが可能となる。また、識別電圧をスキャンさせ、＋側、−側の最大値をカウント値の変化がなくなる時点で検出し、カウント値を装置内ＲＡＭに格納したりして、ＬＳＩ内部に複数このノイズ測定装置を配置しておくことで、ＬＳＩ内部のノイズ分布の情報を得ることも可能となる。
【００５５】
［実施形態２］
図１２（ａ）は、実施形態１における分圧回路１０２、高域通過フィルタ１０３及び第１の加算器１０４のみを抜粋したものである。実施形態２においては、これらの部分を図１２（ｂ）に示すような回路で実現する。図１２（ｂ）に示すような回路では、分圧回路１０２、高域通過フィルタ１０３及び第１の加算器１０４を一体化している。
【００５６】
分圧回路１０２は、トランジスタ２１１、２１２及び２１３より構成される。また、高域通過フィルタ１０３は、トランジスタ２０１、２１１、２１２、２１３及びコンデンサ２０２より構成される。第１の加算器１０４も、トランジスタ２０１、２１１、２１２、２１３及びコンデンサ２０２より構成される。従って、加算器１０４の内部において、電圧Ｖ０の安定化電源信号を分圧することにより電圧Ｖ１の直流信号をえる構成となっている。
【００５７】
なお、トランジスタ２１４は、安定化容量として機能する。
【００５８】
［実施形態３］
実施形態１では、分周回路１１１は、システムクロック信号を分周比指示データに基づいて分周していた。これでは、サンプリングクロック信号の周波数を変えてもカウント値データの更新周期を分周比指示データのみで決定することができるという利点を有する。しかし、サンプリングクロック信号の周波数と分周信号の周波数が別々に定められる。従って、ノイズ信号の電圧が識別電圧を超えた時間の割合を知るためには、カウント値データの他に、サンプリングクロック信号の周波数及び分周信号の周波数が必要となる。そして、分周信号の周波数を知るためには、システムクロック信号の周波数と分周比指示データが必要となる。
【００５９】
実施形態３では、分周回路１１１は、サンプリングクロック信号を分周比指示データに基づいて分周する。こうすると、分周比指示データのみから最大カウント値を知ることができ、この最大カウント値とカウント値データのみからノイズ信号の電圧が識別電圧を超えた時間の割合を知ることが可能となる。
【００６０】
［実施形態４］
実施形態１では、第１のデジタル／アナログ変換器１０５が出力する参照信号の電圧が、分圧信号の電圧ＶＯＦＦＳＥＴに識別電圧ＶＮＴＨになるように参照電圧指示データの値を定めていた。
【００６１】
こうすると、分圧信号の電圧ＶＯＦＦＳＥＴと参照信号の電圧との間のオフセット調整が容易ではない。すなわち、分圧回路１０２及びそれ以前の段の回路の製造誤差により分圧信号の電圧が設計値とは異なる場合がある。また、第１のデジタル／アナログ変換回路１０５の製造誤差により参照信号の電圧が設計値とは異なる場合がある。従って、２つのオフセット変動要因がある。
【００６２】
また、分圧信号の電圧がクロストーク等により変動すると、比較器１０６による比較結果に誤りが発生する。
【００６３】
実施形態２は、上記の２つの問題点を解決するものである。実施形態２による電源ノイズ測定装置の構成を図１３に示す。
【００６４】
図４と図１３とを比較すると明らかなように、実施形態２による電源ノイズ測定装置は、構成上は、第１のデジタル／アナログ変換回路１０５と比較器１０６との間に第２の加算器が挿入されている点が、実施形態１による電源ノイズ測定装置と異なる。
【００６５】
第１のデジタル／アナログ変換器１０５は、識別電圧指示データを入力し、そのデータの値に対応した識別電圧を有する信号（識別電圧信号）を出力する。
【００６６】
第２の加算器１１３は、分圧回路１０２からの分圧信号に第１のデジタル／アナログ変換器１０５からの識別電圧信号を加算し、加算により得られる参照電圧を有する信号（参照電圧信号）を比較器１０６に出力する。
【００６７】
従って、比較器１０６は、ノイズ信号のうちのカットオフ周波数以上のものに分圧信号を加算して得られる信号の電圧と、識別電圧信号に分圧信号を加算して得られる信号の電圧とを比較することになる。従って、比較器１０６は、実質的には、ノイズ信号のカットオフ周波数以上のものの電圧と識別電圧信号の電圧（識別電圧）とを比較することになる。従って、この比較結果は、分圧信号の変動により影響を受けることはない。
【００６８】
また、第１のデジタル／アナログ変換回路１０５が、識別電圧指示データがゼロボルトを指示している場合に、必ずゼロボルトの識別電圧信号を出力するように構成されていれば、識別電圧信号のオフセット誤差が無くなる。
【００６９】
［実施形態５］
実施形態４の第１のデジタル／アナログ変換回路１０５は、外部又は内部で生成したマイナス電源信号を必要とする。これに対し、実施形態５は、第１のデジタル／アナログ変換回路１０５のためのマイナス電源信号を必要としないものである。
【００７０】
図１４（ａ）は、実施形態４における分圧回路１０２、第１のデジタル／アナログ変換回路１１５及び第２の加算器１１３のみを抜粋したものである。実施形態５においては、これらの部分を図１４（ｂ）に示すような回路で実現する。図１４（ｂ）に示す回路では、分圧回路１０２、第１のデジタル／アナログ変換回路１１５及び第２の加算器１１３を一体化している。
【００７１】
分圧回路１０２は、抵抗２５４−１乃至２５４−Ｎより構成される。また、第１のデジタル／アナログ変換回路１０５は、抵抗２５４−１乃至２５４−Ｎ並びに選択回路１５５より構成される。第２の加算器１１３は、トランジスタ２５１、５２及び２５３並びに抵抗２５４−１乃至２５４−Ｎより構成される。
【００７２】
トランジスタ２５２とトランジスタ２５３との結合点の電位は、（１／３）×Ｖ０である。また、抵抗２５４−１乃至２５４−Ｎの抵抗値を全て等しくして、且つ、抵抗の数Ｎを偶数としている。従って、Ｎ／２番目の抵抗と（Ｎ／２）＋１番目の抵抗との結合点の電位は、（２／３）×Ｖ０である。従って、識別電圧指示データがゼロボルトを指示しているときに、選択回路２５５がこの結合点を選択するように選択回路２５５を設計する。
【００７３】
なお、トランジスタ２５６は、安定化容量として機能する。
【００７４】
図１２（ｂ）に示す回路と図１４（ｂ）に示す回路を用いることにより、低域通過フィルタ１０１の出力信号の電圧Ｖ０が変動した場合であっても、トランジスタ２１１とトランジスタ２１２との結合点からの出力信号の電圧と、識別電圧指示データがゼロボルトを示している時の選択回路２５５の出力信号の電圧は、相互に同一の振幅及び同一の方向で変動する。例えば、低域通過フィルタ１０１の出力信号の電圧がＶ０＋ΔＶ０となった場合には、トランジスタ２１１とトランジスタ２１２との結合点からの出力信号の電圧と、識別電圧指示データがゼロボルトを示している時の選択回路２５５の出力信号の電圧は、共に、（２／３）×（Ｖ０＋ΔＶ０）となる。従って、低域通過フィルタ１０１の出力信号の電圧Ｖ０の変動により比較器１０６により比較結果に誤りが生ずることを防止することができる。
【００７５】
なお、抵抗２５４−１乃至２５４−Ｎの抵抗値を揃えるためには、それぞれの抵抗を構成するポリシリコンの方向、サイズ（幅、長さ、厚さ）及び成分を均一にする必要がある。また、抵抗２５４−１乃至２５４−Ｎを構成するポリシリコンの周辺にダミーのポリシリコンを配置して、抵抗２５４−１乃至２５４−Ｎを構成するポリシリコンの成分を、より均一にすることがより好ましい。
【００７６】
［実施形態６］
ＬＳＩ内部にＲＡＭを設け、このＲＡＭに参照電圧指示データ（又は識別電圧指示データ）、サンプリングクロック周波数指示データ、分周比指示データ、カウント値データの組を複数記憶させてもよい。例えば、参照電圧指示データ（又は識別電圧指示データ）、サンプリングクロック周波数指示データ又は分周比指示データが変化する度に、このような組をＲＡＭに記憶させる。そして、これらをまとめてＬＳＩ外部から読み出せるようにするための回路、配線及びピン等を設ける。
【００７７】
本発明によれば、非常に高速なＬＳＩ内部の電源ノイズをプローブすることが可能であり、突発的に発生するピークノイズに関しても観測することが可能となる。また、観測した情報を通常のレベル信号として取り出すことが可能であるため、マクロの配置にも自由度があり、特に制約を生じない。したがって、観測したい電源の近くへの配置が可能となり、設計へのフィードバックも効率的に行える。また、各箇所への複数配置により、ＬＳＩ内部のノイズ分布を知ることも可能で、局所的にノイズ対策（オンチップ容量を増やすなど）の処置をとることが可能となる。さらに、保守やスクリーニングテストに用いることで、リモートの状態でもＬＳＩ内部のノイズ量を観測し、クリティカルなものに関しては、交換などの作業を行うことができる。
【産業上の利用可能性】
【００７８】
本発明は、ＬＳＩ内部で電源ノイズを測定することに利用することができる。従って、ＬＳＩ内部で発生する高い周波数の電源ノイズを測定することに利用することもできる。
【図面の簡単な説明】
【００７９】
【図１】従来例１による電源ノイズ測定装置の構成を示す回路図である。
【図２】従来例２による電源ノイズ測定装置の構成を示す回路図である。
【図３】本発明の実施形態による電源ノイズ測定装置が搭載されるＬＳＩの構成を示す図である。
【図４】本発明の実施形態１による電源ノイズ測定装置の構成を示すブロック図である。
【図５】図４に示す低域通過フィルタと高域通過フィルタの周波数特性を示すグラフである。
【図６】図４に示す波形整形部の構成例を示す回路図である。
【図７】図５に示す構成の波形整形部の動作を示すタイミング図である。
【図８】図４に示す比較器の構成例を示す回路図である。
【図９】本発明の実施形態１による電源ノイズ測定装置の主要部の信号の波形等を示す図である。
【図１０】本発明の実施形態１による電源ノイズ測定装置が出力するカウント値の識別電圧への依存性を示す図である。
【図１１】本発明の実施形態１による電源ノイズ測定装置が出力するカウント値と識別電圧との関係を示すグラフである。
【図１２】本発明の実施形態１による分圧回路、高域通過フィルタ及び加算器の構成例を示す回路図である。
【図１３】本発明の実施形態４による電源ノイズ測定装置の構成を示すブロック図である。
【図１４】本発明の実施形態５による分圧回路、第１のデジタル／アナログ変換回路及び第２の加算器の構成例を示す回路図である。
【符号の説明】
【００８０】
１０１  低域通過フィルタ
１０２  分圧回路
１０３  高域通過フィルタ
１０４  第１の加算器
１０５  第１のデジタル／アナログ変換器
１０６  比較器
１０７  カウンタ
１０８  サンプルホルド回路
１０９  クロック乗換回路
１１０  サンプリングクロック生成部
１１０−１  第２のデジタル／アナログ変換器
１１０−２  電圧制御発振器
１１１  分周器
１１２  波形整形部
【図１】
2005249408.tif 000003
【図２】
2005249408.tif 000004
【図３】
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【図４】
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【図５】
2005249408.tif 000007
【図６】
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【図７】
2005249408.tif 000009
【図８】
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【図９】
2005249408.tif 000011
【図１０】
2005249408.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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