(57)【要約】【課題】積層セラミックコンデンサ１０は高周波特性に優れている。【解決手段】積層セラミックコンデンサ１０は第１および第２の内部電極層２４ａ，２４ｂを、セラミック層２２を介して交互に積層してなる。内部電極層２４ａ，２４ｂは、コンデンサ本体の積層方向に伸びる複数の第１および第２のビア電極２８ａ，２８ｂにより接続され、内部電極層２４ｂを流れる電流によって誘起される磁界を互いに相殺するように格子状に配置されている。両ビア電極２８ａ，２８ｂ間のピッチをＰとし、ビア電極２８ａの外周端と内部電極層２４ａの周縁までの距離または第２のビア電極２８ｂの外周端と第２の内部電極層２４ｂの周縁までの距離をＫとしたとき、Ｐは１００〜１０００μｍであり、Ｋは５０〜５００μｍであり、０＜Ｋ／Ｐ≦１に設定されさらに内部電極層の周縁部はその厚みが徐々に薄くなっている。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１および第２の内部電極層を、セラミック層を介して交互に積層してなるコンデンサ本体を有する積層セラミックコンデンサであって、
上記コンデンサ本体は、その外面上に形成された第１および第２の実装端子と、上記第１の実装端子と上記第１の内部電極層とを接続するように上記コンデンサ本体の積層方向に伸びる複数の第１のビア電極と、上記第２の実装端子と上記第２の内部電極層とを接続するように該コンデンサ本体の積層方向に伸びる複数の第２のビア電極と、を備え、
上記第１および第２のビア電極は、上記第１および第２の内部電極層を流れる電流によって誘起される磁界を互いに相殺するように格子状に配置され、上記第１のビア電極と上記第２のビア電極との間のピッチをＰとし、上記第１のビア電極の外周端と上記第１の内部電極層の周縁までの距離または上記第２のビア電極の中心と上記第２の内部電極層の周縁までの距離をＫとしたとき、Ｐは１００〜１０００μｍであり、Ｋは５０〜５００μｍであり、０＜Ｋ／Ｐ≦１に設定され、
上記第１または第２のビア電極の外周端と第１または第２の内部電極層の周縁との間で形成される周縁領域Ｗにおける該内部電極層の厚さが、それ以外の上記内部電極層の中央領域の平均厚さより薄いこと、
を特徴とする積層セラミックコンデンサ。
【請求項２】
請求項１に記載の積層セラミックコンデンサにおいて、
上記周縁領域Ｗは、上記内部電極層の中央側から上記周縁に向けて徐々に傾斜している積層セラミックコンデンサ。
【請求項３】
請求項２に記載の積層セラミックコンデンサにおいて、
上記内部電極層の上記周縁領域Ｗ以外の厚さが１．５μｍ以上である積層セラミックコンデンサ。
【請求項４】
第１および第２の内部電極層を、セラミック層を介して交互に積層してなるコンデンサ本体を有する積層セラミックコンデンサであって、
上記コンデンサ本体は、その外面上に形成された第１および第２の実装端子と、上記第１の実装端子と上記第１の内部電極層とを接続するように上記コンデンサ本体の積層方向に伸びる複数の第１のビア電極と、上記第２の実装端子と上記第２の内部電極層とを接続するように該コンデンサ本体の積層方向に伸びる複数の第２のビア電極と、を備え、
上記第１および第２のビア電極は、上記第１および第２の内部電極層を流れる電流によって誘起される磁界を互いに相殺するように格子状に配置され、上記第１のビア電極と上記第２のビア電極との間のピッチをＰとし、上記第１のビア電極の外周端と上記第１の内部電極層の周縁までの距離または上記第２のビア電極の中心と上記第２の内部電極層の周縁までの距離をＫとしたとき、Ｐは１００〜１０００μｍであり、Ｋは５０〜５００μｍであり、０＜Ｋ／Ｐ≦１に設定され、
上記内部電極層の周縁から上記距離Ｋの範囲における上記内部電極層の厚さは、該内部電極層の周縁に向けて徐々に薄くなるように形成されていること、
を特徴とする積層セラミックコンデンサ。
【請求項５】
第１および第２の内部電極層を、セラミック層を介して交互に積層してなるコンデンサ本体を有する積層セラミックコンデンサであって、
上記コンデンサ本体は、その外面上に形成された第１および第２の実装端子と、上記第１の実装端子と上記第１の内部電極層とを接続するように上記コンデンサ本体の積層方向に伸びる複数の第１のビア電極と、上記第２の実装端子と上記第２の内部電極層とを接続するように該コンデンサ本体の積層方向に伸びる複数の第２のビア電極と、を備え、
上記第１および第２のビア電極は、上記第１および第２の内部電極層を流れる電流によって誘起される磁界を互いに相殺するように配置され、上記第１のビア電極の外周端と上記第１の内部電極層の周縁までの距離または上記第２のビア電極の中心と上記第２の内部電極層の周縁までの距離をＫとしたとき、Ｋは５０〜５００μｍに設定され、
上記内部電極層の周縁から上記距離Ｋの範囲における上記内部電極層の厚さは、該内部電極層の周縁に向けて徐々に薄くなるように形成されていること、
を特徴とする積層セラミックコンデンサ。
【請求項６】
請求項１ないし請求項５のいずれかに記載の積層セラミックコンデンサにおいて、
上記ビア電極の長さ／ビア電極の直径で表わされる比をアスペクト比で定義すると、上記ビア電極のアスペクト比は、４〜２５である積層セラミックコンデンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、第１および第２の内部電極層を、セラミック層を介して交互に積層してなるコンデンサ本体を有する積層セラミックコンデンサに関するものである。
【０００２】
【従来の技術】
従来、この種の積層セラミックコンデンサのうちエリアアレイタイプとして、平面状の内部電極層をセラミック層に介して複数交互に積層し、積層方向にセラミック層を貫くビア電極を多数形成し、そのビア電極によって外部端子と上記の内部電極層とを接続する構造のものが知られている。上記ビア電極は、上記内部電極層を流れる電流によって誘起される磁界を互いに相殺するように配置され、低インダクタンスを実現することができる。このような性質を利用して、高周波用の電子部品として、例えば、ＩＣの電源端子近傍に接続され電源ノイズを低減するためのデカップリングコンデンサに用いられている。
【０００３】
図１３は従来の内部電極層を貫通するビア電極の配置を説明する説明図である。積層セラミックコンデンサでは、さらに高い高周波領域に適用するために、図１３（Ａ）に示す配置から、図１３（Ｂ）に示す配置へと改良している。すなわち、図１３（Ａ）に示すように、ビア電極１２８を内部電極層１２４の周縁から離れた範囲内にて等間隔に配置する構成から、図１３（Ｂ）に示すように、内部電極層１２４の周縁にビア電極１２８ｋを配置する構成にしている。このように内部電極層１２４の周縁にまでビア電極１２８ｋを配置してその数を多くすることにより、低インダクタンス化を図っている。
【０００４】
こうした積層セラミックコンデンサでは、以下の問題がある。図１４は積層セラミックコンデンサの製造過程にて製造される積層シート体１２０を積層した状態を説明する説明図である。積層シート体１２０は、セラミックグリーンシート１２２と内部電極層１２４とが交互に積層された構造（図１４でｉ層）となっており、内部電極層１２４の周縁部では、セラミックグリーンシート１２２および内部電極層１２４が積層された部分と、セラミックグリーンシート１２２のみが積層された部分との間に、内部電極層１２４の厚さ分の段差が発生する。積層セラミックコンデンサは、年々、薄層化が進んでおり、セラミックグリーンシート１２２の厚さが数μｍ、あるいはそれ以下となっており、内部電極層１２４の厚さが厚いと、上記段差が著しく大きくなる。こうした大きな段差は、圧着工程や焼成工程を経ると、セラミックグリーンシート１２２と内部電極層１２４とが剥離するデラミネーションなどの構造欠陥の原因となる。
【０００５】
また、内部電極層１２４をスクリーン印刷などにより形成した場合において、図１５に示すように、セラミックグリーンシート１２２の周縁部で内部電極層１２４の厚さが厚くなるサドル１２４ａが生じ易い。こうしたサドル１２４ａは、上述した段差を実質的に大きくすることから、デラミネーションを一層生じやすくする。
【０００６】
このため、積層セラミックコンデンサにおいては、内部電極層１２４の材料として、低粘度のペーストを使用することにより、図１６に示すような内部電極層１２４の周縁部に、サドルのない、すなわち内部電極層１２４の周縁部に向かって厚さが薄くなる傾斜部１２４ｂを形成する手法が知られている。
【特許文献１】
特開２００１−１４８３２５号公報
【０００７】
【発明が解決しようとする課題】
しかし、積層セラミックコンデンサは、特に周縁部での内部電極層１２４の厚みが薄い場合、周縁部に設けられた図１６（Ｃ）に示すビア電極１２８ｋとの接続部が焼成中に途切れるなどして、十分な接続性が得られず、その結果、周縁部上のビア電極が等価直列インダクタンス（ＥＳＬ）の低減に対して十分に寄与しないおそれがあった。また、動作周波数が低い場合には特に問題ないが、例えば、１ＧＨｚを越えるような高周波においては、内部電極層１２４の周縁部付近での損失成分が大きくなってしまうなど、等価直列抵抗（ＥＳＲ）の低減に対しても寄与しない。すなわち、周縁部上のビア電極は、デカップリングキャパシタとしての機能発揮に十分寄与しないおそれがあった。これを解決するのに、内部電極層１２４の周縁部の厚さを、高周波においてもビア電極と十分な接続性が得られるように厚くすると、上述したようなサドルを生じ、デラミネーションなど不具合の原因となってしまうという問題がある。
【０００８】
本発明は、本願発明者により、上述した課題を見出すことによりなされたものであり、高周波特性に優れた積層セラミックコンデンサを提供することを目的とする。
【０００９】
【課題を解決するための手段およびその作用・効果】
上記課題を解決するためになされた本発明は、
第１および第２の内部電極層を、セラミック層を介して交互に積層してなるコンデンサ本体を有する積層セラミックコンデンサであって、
上記コンデンサ本体は、その外面上に形成された第１および第２の実装端子と、上記第１の実装端子と上記第１の内部電極層とを接続するように上記コンデンサ本体の積層方向に伸びる複数の第１のビア電極と、上記第２の実装端子と上記第２の内部電極層とを接続するように該コンデンサ本体の積層方向に伸びる複数の第２のビア電極と、を備え、
上記第１および第２のビア電極は、上記第１および第２の内部電極層を流れる電流によって誘起される磁界を互いに相殺するように格子状に配置され、上記第１のビア電極と上記第２のビア電極との間のピッチをＰとし、上記第１のビア電極の外周端と上記第１の内部電極層の周縁までの距離または上記第２のビア電極の中心と上記第２の内部電極層の周縁までの距離をＫとしたとき、Ｐは１００〜１０００μｍであり、Ｋは５０〜５００μｍであり、０＜Ｋ／Ｐ≦１に設定され、
上記第１または第２のビア電極の外周端と第１または第２の内部電極層の周縁との間で形成される周縁領域Ｗにおける該内部電極層の厚さが、それ以外の上記内部電極層の中央領域の平均厚さより薄いこと、
を特徴とする。
【００１０】
本発明にかかる積層セラミックコンデンサでは、第１および第２の内部電極層を、セラミック層を介して交互に積層してなるコンデンサ本体を有し、コンデンサ本体内を、第１および第２のビア電極が貫通している。第１および第２のビア電極は、コンデンサ本体の外面に形成された第１および第２の実装端子に接続されている。上記第１および第２のビア電極は、互いに逆向きに流れる電流によって、上記第１および第２の内部電極層を流れる電流によって誘起される磁界を互いに相殺するように配置されるとともに内部抵抗を下げるように並列接続されているので、低インダクタンスおよび低抵抗を実現することができる。
【００１１】
また、上記第１および第２のビア電極のピッチをＰとし、上記第１のビア電極の外周端と上記第１の内部電極層の周縁までの距離または上記第２のビア電極の外周端と上記第２の内部電極層の周縁までの距離をＫとしたとき、Ｐは１００〜１０００μｍであり、Ｋは５０〜５００μｍであり、０＜Ｋ／Ｐ≦１に設定されているので、つまり、第１および第２のビア電極のうち第１および第２の内装電極の周縁に配置されているビア電極は、第１および第２の内部電極層の周縁との距離を大きくして配置されているので、該周縁に配置されている第１および第２のビア電極においても、より一層、内部電極の抵抗を下げることができる。
【００１２】
上記第１または第２のビア電極の外周端と第１または第２の内部電極層の周縁との間で形成される周縁領域Ｗにおける該内部電極層の厚さが、それ以外の上記内部電極層の中央領域の平均厚さより薄くすることにより、内部電極層の周縁部が盛り上がるサドルをなくして、各層の密着性を増すことができるとともに、第１または第２のビア電極の全周が、上記周縁領域Ｗより厚い内部電極により接続されているので、内部電極層とビア電極との高い接続率を得ることができる。
【００１３】
また、本発明の他の態様として、上記第１および第２のビア電極が、上記第１および第２の内部電極層を流れる電流によって誘起される磁界を互いに相殺するように配置され、上記第１のビア電極の外周端と上記第１の内部電極層の周縁までの距離または上記第２のビア電極の外周端と上記第２の内部電極層の周縁までの距離をＫとしたとき、Ｋは５０〜５００μｍに設定する構成をとってもよい。
【００１４】
また、上記内部電極層の周縁から上記距離Ｋの範囲における上記内部電極層の厚さは、該内部電極層の周縁に向けて徐々に薄くなるように形成することもできる。これにより、上述したように、各層の密着性を増すことができるとともに、内部電極とビア電極との高い接続率を得ることができる。
【００１５】
さらに、本発明の他の好適な態様は、ビア電極の長さ／ビア電極の直径で表わされる比をアスペクト比で定義すると、上記ビア電極のアスペクト比は、４〜２５に構成することができる。この構成により、内部電極の抵抗を一層下げることができる。
【００１６】
【発明の実施の形態】
次に、本発明の実施の形態を実施例に基づいて説明する。
（１）−１  積層セラミックコンデンサ１０の全体構成
図１は本発明の一実施例である積層セラミックコンデンサ１０の縦断面を示す説明図である。積層セラミックコンデンサ１０は、後述するようにセラミックグリーンシートの積層を経て製造されるが、焼成を経ると各シートは焼結一体化する。図１はこの焼結後の様子を示している。積層セラミックコンデンサ１０は、導電材料からなる内部電極層２４をセラミック層２２を介して複数積層させている。内部電極層２４は、交互に配置された第１の内部電極層２４ａと第２の内部電極層２４ｂとを備えている。内部電極層２４の間のセラミック層２２は、該内部電極層２４間の誘導体（絶縁層）として機能する。セラミック層２２は、例えば、チタン酸バリウム（ＢａＴｉＯ３）等の高誘電率セラミックにより形成される。
【００１７】
第１および第２の内部電極層２４ａ，２４ｂは、一層おきに、外部から電圧を供給するビア電極２８に導通されている。ビア電極２８は、積層方向に沿って延びる複数の第１のビア電極２８ａおよび複数の第２のビア電極２８ｂから構成されている。図２はビア電極２８と内部電極層２４との接続について示す説明図であり、図２（Ａ）は積層セラミックコンデンサ１０の第１の内部電極層２４ａを含む断面を示し、図２（Ｂ）は第２の内部電極層２４ｂを含む断面を示している。
【００１８】
図２（Ａ）に示すように、第１の内部電極層２４ａは、第１のビア電極２８ａが貫通することにより第１のビア電極２８ａに接続されるとともに、第２のビア電極２８ｂの貫通する部分の周囲の窓部２５ａにより、第２のビア電極２８ｂに対して電気的に絶縁されている。また、図２（Ｂ）に示すように、第２の内部電極層２４ｂは、第２のビア電極２８ｂが貫通することにより第２のビア電極２８ｂに接続されるとともに、第１のビア電極２８ａの貫通する周囲の窓部２５ｂにより、第１のビア電極２８ａに対して電気的に絶縁されている。また、図１に示すセラミック層２２と第１および第２の内部電極層２４ａ，２４ｂとが積層される方向（積層方向）に垂直な最外面のうち少なくとも一方の最外面上には、複数の第１および第２の実装端子３０ａ，３０ｂが設けられている。
【００１９】
したがって、第１および第２の実装端子３０ａ，３０ｂから、ビア電極２８を通じて各内部電極層２４に電圧を加えると、誘電体であるセラミック層２２を介在して対向する内部電極層２４では、一方に正の電荷の蓄積が、他方に負の電荷の蓄積が起こる。こうした現象が対向する各電極層で起き、積層セラミックコンデンサ１０はコンデンサとして機能する。この積層セラミックコンデンサ１０ではより大きな静電容量を得るために、複数の第１の内部電極層２４ａおよび複数の第１の内部電極層２４ａを、セラミック層２２を挟むように積層方向に交互に配置し、複数のコンデンサユニットを形成する構成としているから、それぞれのコンデンサユニットの静電容量の総和が、複数対の第１および第２の実装端子３０ａ，３０ｂとの間の静電容量として外部に取り出される。
【００２０】
また、この積層セラミックコンデンサ１０では、従来例の積層セラミックコンデンサと同様に、複数の第１のビア電極２８ａおよび第２のビア電極２８ｂが、それぞれ交互に隣接するように第１の内部電極層２４ａおよび第１の内部電極層２４ａの全面にわたって格子状に配置され、そして、第１および第２のビア電極２８ａ，２８ｂを流れる電流の向きを逆方向にしているので、インダクタンス成分の低減化が図られている。
【００２１】
（２）  積層セラミックコンデンサ１０の製造方法
次に、積層セラミックコンデンサ１０の製造方法について説明する。図３は積層セラミックコンデンサ１０の製造工程の様子を説明する説明図である。まず、ＢａＴｉＯ３粉末を主成分とする複数のセラミックグリーンシート２２Ａを準備する。次いで、図３（Ａ）に示す半数のセラミックグリーンシート２２Ａ上に第１の内部電極層２４ａのパターンを形成し、図３（Ｂ）に示す残り半数のシート上に第２の内部電極層２４ｂのパターンを形成する。このとき、第１および第２の内部電極層２４ａ，２４ｂを形成するための導電形成用ペーストは、粘度１０〜３０Ｐａ・ｓの低粘度に調整したものを用いる。これにより、第１および第２の内部電極層２４ａ，２４ｂの周縁部に傾斜面２４ｓを形成することができる。粘度は、金属粒子の含有量、有機溶剤の添加量などを調整することにより行なうことができる。粘度をこの範囲に設定したのは、１０Ｐａ・ｓ未満の低粘度であると、ニジミなどの印刷不良が発生しやすくなり、また、金属粒子が沈降したりするなどのペースト特性の経時変化も生じやすくなるからである。一方、３０Ｐａ・ｓを越えると、傾斜面２４ｓが形成されず、サドルを生じやすくなるからである。また、導電ペーストに用いる有機溶剤としては、ブチルカルビトール、テルピネオールなどを用いることができる。また、導電形成用ペーストは、必要に応じて、無機化合物粉末を含有してもよい。無機化合物粉末は、セラミックグリーンシートと内部電極層との焼結収縮挙動の違いに起因する応力によるクラックの発生などの不具合を抑制する働きをする。
【００２２】
その後、図４に示すように、それら２種類のシートを交互に第１層から順に第ｉ層まで積層する。次いで、レーザー５０によって図５に示すように、第１および第２の貫通孔２６ａ，２６ｂを格子状に形成する。続いて、第１および第２の貫通孔２６ａ，２６ｂ内に導電ペースト（Ａｇ／Ｐｄペースト）を開口位置Ｐ１から充填することにより図１に示すビア電極２８を形成する。その後、ベースとなるシートを積層した上で圧着して、ビア電極２８に対応する第１および第２の実装端子３０ａ，３０ｂを形成した後に焼成を行う。なお、第１実施例の積層コンデンサの製造方法は、ここで説明した工程に限られず、任意の適切な工程を用いて実施してよい。
【００２３】
（３）  積層セラミックコンデンサ１０の作用・効果
次に、積層セラミックコンデンサ１０の作用・効果について説明する。
（３）−１  図６は積層セラミックコンデンサ１０の抵抗およびインダクタンスを説明する回路図である。図１の積層セラミックコンデンサ１０において、図６に示すように数ｎ個のビア電極２８が並列接続されているとする。各ビア電極２８の経路に生じるインダクタンス値をＬ１，Ｌ２・・・Ｌｎ、抵抗値をＲ１，Ｒ２・・・Ｒｎとすると、積層セラミックコンデンサ１０の全体のインダクタンス値Ｌおよび抵抗値Ｒは、次式（１）（２）で表される。
１／Ｌ＝１／Ｌ１＋１／Ｌ２＋・・・１／Ｌｎ  ．．．（１）
１／Ｒ＝１／Ｒ１＋１／Ｒ２＋・・・１／Ｒｎ  ．．．（２）
ここで、Ｒ１，Ｒ２・・・Ｒｎが等しく、Ｌ１，Ｌ２・・・Ｌｎは等しいと考えることができるので、式（１）（２）は、（１ａ）（２ａ）となる。
Ｌ＝Ｌ１／ｎ    ．．．（１ａ）
Ｒ＝Ｒ１／ｎ    ．．．（２ａ）
すなわち、上式（１ａ）（２ａ）から分かるように、積層セラミックコンデンサ１０のインダクタンス値Ｌおよび抵抗値Ｒは、ビア電極２８の数ｎに反比例して小さくなる。ただし、ビア電極は内部電極層を流れる電流によって誘起される磁界を互いに相殺するように格子状に配置されているので、式（１ａ）に関しては相互インダクタンスも考慮しなければならないが、複雑になるのでここでは省略する。
【００２４】
図７（Ａ）は図２（Ａ）のビア電極２８のパターンを示し、図７（Ｂ）は従来の積層セラミックコンデンサのビア電極のパターンを示す。図７（Ｂ）の積層セラミックコンデンサは、内部電極層１２４の周縁に配置されているビア電極１２８ｋを有する。図８はビア電極１２８の間の内部電極層１２４における電界を説明する説明図であり、図８（Ａ）が内部電極層１２４の周縁から離れたビア電極１２８ｃを示し、図８（Ｂ）が内部電極層１２４の周縁に配置されたビア電極１２８ｋを示している。図７（Ｂ）に示すような内部電極層１２４の周縁上のビア電極１２８ｋの配置は以下の３つの理由により好ましくない。
【００２５】
（３）−１−１  内部電極層が周縁に向かって薄くなる場合（図１６参照）、図７（Ｂ）に示すビア電極１２８ｋが内部電極層１２４との接続不良が生じやすくなり、インダクタンスの低減に寄与しなくなる。
【００２６】
（３）−１−２  内部電極層１２４の周縁部は、最も厚さの薄い部分であり、さらには、この内部電極層１２４の周縁境界上は、図８（Ｂ）から明らかなように、電界の最も強い箇所と一致するため、電流集中による大きな損失が生じやすい。また、図８（Ｂ）においては内部電極層１２４の周縁境界の形状は直線で図示されているが、現実には細かな凹凸は避けられず、局部的な電流集中が生じやすく、特に高周波においては好ましくない。
【００２７】
（３）−１−３  図８（Ａ）および図８（Ｂ）との比較から分かるように、ビア電極１２８ｋ間に流れる電流の内部電極層１２４の面積は、ビア電極１２８ｃ間に流れる内部電極層１２４の面積に比較すると半分程度であるので、ビア電極１２８ｋの抵抗値をＲｋとすると、Ｒｋはビア電極１２８ｃの抵抗値Ｒ１より大きい値となる。このように、内部電極層周縁上に配置されたビアは積層セラミックコンデンサの回路のインダクタンスＬおよび抵抗値Ｒの低減に大きく寄与しない。
【００２８】
このような現象を考慮して、本実施例では、図７（Ａ）に示すように、ビア電極２８を内部電極層２４の周縁部から離して配置することにより、内部電極層２４の周縁部上に配置されたビア電極２８の上記不具合をなくすことができ、図７（Ｂ）に示すよりも面積あたりのビア数が少なくても、結果的には低インダクタンス・低抵抗を得ることができる。
【００２９】
すなわち、図７（Ａ）に示すように、ビア電極２８のピッチ、つまりビア電極同士の中心同士の間隔をＰとし、内部電極層２４の周縁からビア電極２８の中心までの距離をＫとする。このとき、Ｐは１００〜１０００μｍの範囲で設定されることが好ましく、さらに１００〜６００μｍの範囲で設定されることが好ましく、特に１５０〜４５０μｍの範囲で設定されることが好ましい。また、Ｋは５０〜５００μｍの範囲で設定されることが好ましい。さらに、ＰとＫとの関係において、０＜Ｋ／Ｐ≦１に設定される。これにより、周縁のビア電極２８から漏れる電気力線を減らして抵抗値を低減することができ、高周波領域において低損失を実現することができる。
【００３０】
（３）−２  図９および図１０は内部電極層とビア電極との接続率との関係を説明する説明図である。図９は試料である積層体の平面図、図１０は図９の１０−１０線に沿った断面図である。本試料は、実験を簡略化するために、内部電極層２４ｔを１層のみ含み、内部電極層２４ｔを貫通しかつ直径φが１００μｍのビア電極２８ｔを１００本配置した構成である。ここで、内部電極層２４ｔを１層のみにしているのは接続率を算出しやすいことを考慮したからである。また、内部電極層２４ｔの厚さに対する接続率をより正確に調べるため、内部電極層２４ｔの周縁部付近へのビア電極２８ｔの配置を避け、内部電極層２４ｔの厚さがほぼ均一な領域にのみビア電極２８ｔを配置している。
【００３１】
図１１に示すように、内部電極層２４ｔの厚さが異なる７種類の試料を作製した。各試料は、ペーストを印刷するスクリーンマスクの乳剤厚等を変更することにより、内部電極層２４ｔの厚さが異なるように作製した。ここで、ビア電極２８ｔは、レーザーによって内部電極層２４ｔを貫通して形成された孔に導電ペースト（Ａｇ／Ｐｄペースト）を充填することにより形成されており、焼成後の直径で１００μｍとなるように形成されている。
【００３２】
図１０に示すように、作製した試料の２つのビア電極２８ｔの間に０．５Ｖの直流電圧をかける作業を全てのビア電極２８ｔについて行い、各ビア電極２８ｔと内部電極層２４ｔとが接続されているか否かを調べた。図１１に内部電極層２４ｔの厚さに対応して、その結果として、接続率ＸおよびＸ２を表わす。ここで、図７（Ｂ）に示すようなビア電極１２８ｋが内部電極層１２４の半分に接続されている場合には、両者の接触面積は、２乗に比例関係があると考えられる。このことから、接続率Ｘの２乗であるＸ２は、図７（Ｂ）のビア電極１２８ｋの接続率を意味している。
【００３３】
図１１から明らかなように、各ビア電極と内部電極層との接続率Ｘは、内部電極層が薄くなるほど著しく低下することがわかる。このことから、内部電極の周縁部に配置されるビア電極は、薄い内部電極と接続されるから、接続率が低下することが分かる。図３に示すように、積層セラミックコンデンサの内部電極層は、周縁に向かって薄くなるように形成されているので、例えば厚さ３．０μｍの内部電極層においては、中央部ではビア電極と良好に接続されるが、周縁部上では厚さが薄い上に半円状に接続されるので、その接続率は中央部に比較して極めて低くなることがわかる。よって、内部電極層の周縁部上に配置されたビア電極はＥＳＬ低減には効率的に寄与しないことがわかる。
【００３４】
このような接続率に鑑みて、図７（Ａ）およびその要部を断面で示すように、第１のビア電極２８ａの外周端と第１の内部電極層２４ａの周縁との間に形成される周縁領域Ｗにおける第１の内部電極層２４ａが、それ以外の上記第１の内部電極層２４ａの中央領域の平均厚さより薄い２μｍ以下の傾斜面２４ｓに形成されている。これにより、第１の内部電極層２４ａの周縁部にサドルをなくし、該周縁部の密着性を高めるとともに、接続率を１００％にすることができる。なお、第２の内部電極層２４ｂの周縁領域Ｗについても、第１の内部電極層２４ａと同様である。
【００３５】
（３）−３  ビア電極の長さ／ビア電極の直径で表わされる比をアスペクト比で定義すると、上記ビア電極のアスペクト比は、４〜３０の範囲に設定されることが好ましいが、４〜２５であることがより好ましく、５〜２０であることがさらに好ましい。また、ビア電極の直径は、５０〜１２０μｍの範囲に設定されることが好ましいが、６０〜１１０μｍの範囲に設定されるほうがより好ましく、７０〜１００μｍの範囲に設定されるほうがさらに好ましい。
【００３６】
これは、以下の理由による。ビア電極のアスペクト比が比較的高いことからビア電極の直径は比較的小さくなるため、ビア電極間の間隔を短くすることが可能であり、低インダクタンス（ＥＳＬ）を実現することができる。また、窓部２５の直径を小さくすることも可能であり、それによって、第１および第２の内部電極層２４ａ，２４ｂの重なり部分を大きくし、容量を増大することができるとともに電気力線の歪みを低減し、抵抗値を下げることができる。一方、ビア電極のアスペクト比が比較的高いことからビア電極の長さは比較的大きくなるため、より多くの内部電極層２４を積層することが可能であり、容量を増大することができる。
【００３７】
しかしながら、ビア電極２８のアスペクト比が高ければよいというわけではなく、アスペクト比が高いほど貫通孔２６に導電ペーストを充填する工程が困難になる。具体的には、ビア電極２８の直径が小さくなるほど、また、ビア電極２８の長さが大きくなるほど、充填に要する圧力が増大するから、アスペクト比の下限値は上述の範囲であることが好ましい。
【００３８】
なお、この発明は上記実施例に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば次のような変形も可能である。
【００３９】
図１２は他の実施例にかかるビア電極２８Ｂと内部電極層２４Ｂとの接続について示す説明図である。図１２に示すように、内部電極層２４Ｂは、周縁のビア電極２８Ｂの全周を囲むだけでなく、一部に切欠き２４Ｂａを形成して、ビア電極２８Ｂの一部を囲むように形成してもよく、この構成によっても抵抗値を低減させることができる。
【図面の簡単な説明】
【図１】本発明の一実施例である積層セラミックコンデンサ１０の縦断面を示す説明図である。
【図２】ビア電極２８と内部電極層２４との接続について示す説明図である。
【図３】積層セラミックコンデンサの製造工程の様子を説明する説明図である。
【図４】積層セラミックコンデンサ１０のレーザー加工工程を説明する説明図である。
【図５】図４に続く工程を説明する説明図である。
【図６】積層セラミックコンデンサの抵抗およびインダクタンスを説明する回路図である。
【図７】本実施例にかかる積層セラミックコンデンサの作用を説明する説明図である。
【図８】ビア電極の間の内部電極層間に流れる電気力線を説明する説明図である。
【図９】内部電極層とビア電極との接続率との関係を説明する説明図である。
【図１０】図９の１０−１０線に沿った断面図である。
【図１１】内部電極層の厚さと接続率との関係を説明する説明図である。
【図１２】他の実施例にかかるビア電極２８Ｂと内部電極層２４Ｂとの接続について説明する説明図である。
【図１３】従来の内部電極層を貫通するビア電極の配置を説明する説明図である。
【図１４】従来の積層セラミックコンデンサの製造過程にて製造される積層シート体１２０を積層した状態を説明する説明図である。
【図１５】従来の積層セラミックコンデンサの課題を説明する説明図である。
【図１６】積層セラミックコンデンサの作用を説明する説明図である。
【符号の説明】
１０．．．積層セラミックコンデンサ
２２．．．セラミック層
２２Ａ．．．セラミックグリーンシート
２４．．．内部電極層
２４Ｂ．．．内部電極層
２４ａ．．．第１の内部電極層
２４ｂ．．．第２の内部電極層
２５ａ，２５ｂ．．．窓部
２６ａ．．．第１の貫通孔
２６ｂ．．．第２の貫通孔
２８．．．ビア電極
２８Ｂ．．．ビア電極
２８ａ．．．第１のビア電極
２８ｂ．．．第２のビア電極
３０ａ．．．第１の実装端子
３０ｂ．．．第２の実装端子
５０．．．レーザー
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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