(57)【要約】【課題】  チップ面積の増大を抑止し、クロス不良によるビット線とワード線間の短絡による、低電力（パワーダウン）時のリーク電流を削減する半導体記憶装置の提供。【解決手段】  ビット線にプリチャージ電位を与える電源線（ＶＢＬＲ）９とビット線間に接続され、制御信号（ＢＬＥＱＴ）８をゲート端子に入力するプリチャージ・イコライズ用のＮＭＯＳトランジスタ（３ａ、３ｂ、３ｃ）を含み、低電力時に、トランジスタ（３ａ、３ｂ、３ｃ）のゲート端子には、通常動作時のプリチャージ動作時に加える電位ＶＰＰ（例えば３．２）よりも低い電位（０．７〜１．４）を供給することで、クロス不良によるビット線とワード線間の短絡によるリーク電流を削減している。【選択図】            図１
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【特許請求の範囲】
【請求項１】
一の方向に延在された複数のビット線と、前記複数のビット線と直交する方向に延在された複数のワード線と、前記複数のビット線と前記複数のワード線の交差部に配設された複数のメモリセルを有するメモリセルアレイと、
ビット線にプリチャージ電位を供給するためのプリチャージ電源線と、対応するビット線との間に挿入され、制御端子に入力される制御信号に基づき、前記ビット線をプリチャージにする能動素子と、
低電力時に、前記能動素子の制御端子には、通常動作のプリチャージ時に前記制御端子に印加する電位から可変させた所定の電位を供給するように制御する回路と、
を備え、前記ビット線と前記ワード線の短絡によるリーク電流を、低電力時に制限してなる、ことを特徴とする半導体記憶装置。
【請求項２】
半導体記憶装置の外部端子に入力される少なくとも１つの信号に基づき、低電力の設定／解除を制御する信号を生成する回路と、
前記低電力の設定／解除を制御する信号が低電力を示すときには、前記能動素子の制御端子に対して、通常動作のプリチャージ時に前記制御端子に印加する電位とは異なる前記所定の電位を供給するように切替制御する回路と、
を備え、
通常動作のプリチャージ時に前記能動素子の制御端子に印加する電位は、前記能動素子が十分にオンする電位とされる、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記能動素子は、第１導電型のトランジスタよりなり、低電力時に、前記トランジスタの制御端子は、通常動作のプリチャージ時に前記制御端子に印加される第１の電位よりも低い所定の電位に設定される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
低電力時に、前記トランジスタの制御端子に設定される前記所定の電位は、第１の電位の半分以下の電位とされる、ことを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
低電力時に、前記トランジスタの制御端子に設定される前記所定の電位は、前記プリチャージ電位以上の電位とされる、ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記能動素子は、第２導電型のトランジスタよりなり、低電力時に、前記トランジスタの制御端子は、通常動作のときのプリチャージ時に前記制御端子に印加される第２の電位よりも高い所定の電位に設定される、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
低電力時に、前記トランジスタの制御端子に設定される前記所定の電位は、前記プリチャージ電位以下の電位とされる、ことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
第１及び第２のビット線よりなるビット線対と、
前記ビット線対に、ソース及びドレインの一方がそれぞれ接続され、ソース及びドレインの他方が共通接続され、該共通接続点が、前記プリチャージ電源線に接続されてなる、第１導電型の第１及び第２のＭＯＳトランジスタと、前記ビット線対にソースとドレインがそれぞれ接続されてなる、第１導電型の第３のＭＯＳトランジスタと、を有し、前記第１乃至第３のＭＯＳトランジスタのゲートが、制御信号線に共通接続されているプリチャージ・イコライズ回路と、
入力端に入力信号を入力し出力端が前記制御信号線に接続された駆動回路と、
を備え、
前記駆動回路は、通常動作時には、第１の電位を、高位側の電源電位として受け、低電力時には、前記第１の電位よりも低電位の前記所定の電位を、高位側の電源電位として受け、前記入力信号が活性化されたとき、前記制御信号線を、前記高位側の電源電位に設定する、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項９】
低電力時に活性化され、前記低電力時以外には出力がオフ状態とされ、前記所定の電位を非反転入力端に入力し、反転入力端には出力端が帰還接続されてなるボルテージフォロワ型の増幅回路を含む第１の電源制御回路と、
前記低電力時以外のとき活性化されて、前記第１の電位を出力し、低電力時には出力がオフ状態とされる第２の電源制御回路と、を備え、
前記第１及び第２の電源制御回路の出力端は共通接続され、該共通接続点が前記駆動回路の高位側電源の給電端子に接続されている、ことを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
第１及び第２のビット線よりなるビット線対と、
前記ビット線対に、ソース及びドレインの一方がそれぞれ接続され、ソース及びドレインの他方が共通接続され、該共通接続点が、前記プリチャージ電源線に接続されてなる、第２導電型の第１及び第２のＭＯＳトランジスタと、
前記ビット線対にソースとドレインが接続されてなる、第１導電型の第３のＭＯＳトランジスタと、を有し、前記第１及び第２のＭＯＳトランジスタのゲートは、第１の制御信号線に共通接続され、前記第３のＭＯＳトランジスタのゲートは、第２の制御信号線に接続されている、プリチャージ・イコライズ回路と、
入力端に入力信号を入力し出力端が前記第１の制御信号線に接続された第１の駆動回路と、
入力端に前記入力信号を入力し出力端が前記第２の制御信号線に接続された第２の駆動回路と、
を備え、
前記第１の駆動回路は、高位側の電源電位として第１の電源電位を受け、低位側の電源電位として、通常動作時には第２の電源電位を受け、低電力時には、前記第２の電源電位よりも高い所定の電位を受け、前記入力信号が活性化されたとき、前記第１の制御信号線を、前記低位側の電源電位に設定し、
前記第２の駆動回路は、前記第１の電源電位と前記第２の電源電位を、高位側と低位側の電源電位としてそれぞれ受け、前記入力信号が活性化されたとき、前記第２の制御信号線を、前記第１の電源電位側に駆動する、ことを特徴とする請求項１記載の半導体記憶装置。
【請求項１１】
低電力時に活性化され、前記低電力時以外には出力がオフ状態とされ、前記所定の電位を非反転入力端に入力し、反転入力端には出力端が帰還接続されてなるボルテージフォロワ型の増幅回路を含む第１の電源制御回路と、
前記低電力時以外のとき活性化されて、前記第２の電源電位を出力し、低電力時には出力がオフ状態とされる第２の電源制御回路と、
を備え、
前記第１及び第２の電源制御回路の出力端は共通接続され、該共通接続点は前記駆動回路の低位側電源の給電端子に接続されている、ことを特徴とする請求項１０記載の半導体記憶装置。
【請求項１２】
低電力が解除されて復帰する場合に、前記駆動回路の高位側の電源電位が、前記所定の電位から前記第１の電位に復帰するまでの時間は、低電力に設定されたときに、前記駆動回路の高位側の電源電位が、前記第１の電位から前記所定の電圧に遷移する時間よりも短時間となるように設定されている、ことを特徴とする請求項８又は９記載の半導体記憶装置。
【請求項１３】
低電力が解除され復帰する場合に、前記第１の駆動回路の低位側の電源電位が、前記所定の電圧から前記第２の電源電位に復帰するまでの時間は、低電力に設定されたときに、前記第１の駆動回路の低位側の電源電位が、前記第２の電源電位から前記所定の電位に遷移する時間よりも短時間となるように設定されている、ことを特徴とする請求項１０又は１１記載の半導体記憶装置。
【請求項１４】
前記第２の電源制御回路は、前記第１の電源制御回路よりも、前記メモリセルアレイの近くに配設されている、ことを特徴とする請求項９又は１１記載の半導体記憶装置。
【請求項１５】
前記第１の電位は、選択された前記ワード線を駆動する電位として用いられる昇圧電圧と、同電位とされている、ことを特徴とする請求項３、８、９、１２のいずれか一に記載の半導体記憶装置。
【請求項１６】
低電力時、前記各ワード線は非選択とされ、リセット電位に設定されている、ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項１７】
前記第２の電位は、グランド電位である、ことを特徴とする請求項６記載の半導体記憶装置。
【請求項１８】
メモリ装置として、請求項１乃至１７のいずれか一に記載の半導体記憶装置を備えている電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、クロス不良等によるビット線とワード線間のリーク電流の削減に好適とされる半導体記憶装置に関する。
【背景技術】
【０００２】
半導体装置の微細化の進展にともない、クロス不良（クロス・フェイル）等による、ワード線とビット線間の短絡によるリーク電流が無視できなくなってきている。近時の半導体記憶装置においては、不良セル救済用の冗長回路を備えており、クロス不良を起こした不良セルは、冗長セルで置き換えることができる。しかしながら、不良セルを冗長セルで救済しても、ビット線とワード線の短絡による電流パスはそのまま残り、このため、リーク電流による電力消費が問題となる。特に、低電力（「パワーダウン」、あるいは「スタンバイ」ともいう）モードを有する低電力型の半導体記憶装置では、リーク電流は、待機（スタンバイ）電流を増大させる。
【０００３】
従来より、ワード線とビット線間のリーク電流によるクロスフェイルの対策として、各種構成が提案されている。ビット線とワード線の短絡によるリーク電流を低減するための代表的な手法として、ビット線プリチャージ電位とビット線間に、高抵抗トランジスタ（チャネル長の長いトランジスタ）、ダイオード、あるいは高抵抗配線等を挿入して、電流制限する構成が知られている。
【０００４】
関連技術の刊行物のいくつかを例示すると、クロス不良によるビット線・ワード線間のリーク電流を削減する半導体記憶装置の一例として、例えば図１１に示すような構成が提案されている（後記特許文献１参照）。図１１に示すように、クロス不良が発生した場合の電流の流れを最小とするため、ビット線プリチャージ等価回路２１４に、ビット線プリチャージ電流制限器ＴＰ１を備え、ビット線の電流を制限している。図１１において、ゲートがプリチャージ等価（イコライズ）線ＰＥＱに接続されているトランジスタＴＮ２、ＴＮ３は、ソースがそれぞれ接続されたビット線ＢＬ、／ＢＬ（図のＢＬの上のバー記号を／で表す）をプリチャージ電位にプリチャージする回路であり、そのドレインは共通接続され、トランジスタＴＮ４を介して、プリチャージ電源回路２１０の出力に接続されている。ゲートがＰＥＱに接続されているトランジスタＴＮ１は、ビット線ＢＬ、／ＢＬをバランスさせる等価（イコライザ）回路である。
【０００５】
また、ビット線プリチャージ回路にカラム選択線からの供給３値電圧により制御され、選択的にプリチャージ電流量を制限する能動的電流制限素子を備え、ビット線とワード線のショート不良が起こった場合でも、チップ待機時の電流パスを遮断することができるよにしたＤＲＡＭも知られている（例えば後記特許文献２参照）。この特許文献２には、プリチャージ用のトランジスタをデプレーション型のＮＭＯＳトランジスタを介してプリチャージ電位１／２ＶＣＣに接続する構成とし、対応するカラム選択線からデプレーション型のＮＭＯＳトランジスタのゲートに負電圧を供給することで、電流パスを遮断している。
【０００６】
さらに、リークパスを持つビット線によってスタンバイ電流が増加せず、スタンバイ期間にビット線がフローティングにならないようにした半導体記憶装置として、電位固定信号に応じて、各ビット線に接続されて該ビット線の電位をリークパス先の電位に固定する電位固定手段を備え、正常なサブアレイでは、プリチャージ手段によりサブアレイのすべてのビット線を所定の電位にプリチャージし、リークパスを有するサブアレイでは、プリチャージ手段によるスタンバイ期間中にプリチャージを行わず、電位固定手段を動作状態とする構成も知られており、上記電位固定手段は、電位固定信号に応じて、ビット線の電位を、保持する電位に固定するダミーメモリセルで構成されている（例えば後記特許文献３参照）。
【０００７】
さらに、チップセレクト信号に応じてスタンバイ（パワーダウン）状態に移行する際に一旦、ビット線をフローティング状態とし、そのときのビット線の電位をラッチ回路に保持し、その電位に応じてビット線を電源電位に結合するか否か決め、ビット線に微小なショートが生じた場合、該ビット線は電源電位から切り離され、スタンバイ電流を削減できるようにした構成も知られている（例えば後記特許文献４参照）。
【０００８】
【特許文献１】特開平８−２６３９８３号公報（第３頁、第３図）
【特許文献１】特開平１１−１２６４９８号公報（第４頁、第１図）
【特許文献１】特開２００１−１８４８６８号公報（第７−８頁、第２図）
【特許文献１】特開２００３−３６６７６号公報（第９頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記した従来の半導体記憶装置においては、例えばビット線プリチャージ電流制限器（図１１参照）を設ける構成とされており、センスアンプ部の面積が増大する。
【００１０】
また、パワーダウン時以外の通常動作時には、電流制限されているため、ビット線をプリチャージ電位にプリチャージするに要する時間が増大し、センスアンプ動作のスピードが低下する。高抵抗トランジスタ、高抵抗配線等を挿入する構成も同様とされる。
【００１１】
したがって、本発明の目的は、チップ面積の増大を抑止しながら、ビット線−ワード線のリーク電流の削減を可能とする半導体記憶装置を提供することにある。
【００１２】
また、本発明の他の目的は、上記目的を達成しながら、低電力時以外の通常動作時にセンスアンプの動作速度の低下を回避する半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１３】
本願に開示される発明の概略を説明すれば、ビット線にプリチャージ電位を供給する少なくとも１つの能動素子の制御端子に印加する電位を、通常動作時と低電力（パワーダウン）時とで可変させる構成としている。
【００１４】
本発明の一つのアスペクトに係る半導体記憶装置によれば、一の方向に延在された複数のビット線と、前記複数のビット線と直交する方向に延在された複数のワード線と、前記複数のビット線と前記複数のワード線の交差部に配設された複数のメモリセルを有するメモリセルアレイと、ビット線にプリチャージ電位を供給するためのプリチャージ電源線と、対応するビット線との間に挿入され、制御端子に入力される制御信号に基づき、前記ビット線をプリチャージにする能動素子と、低電力時に、前記能動素子の制御端子には、通常動作のプリチャージ時に前記制御端子に印加する電位から可変させた所定の電位を供給するように制御する回路と、を備え、クロス・フェイルによるビット線とワード線の短絡により流れる電流値を低電力時に制限してなる、ことを特徴とする。
【００１５】
本発明において、半導体記憶装置の外部端子に入力される少なくとも１つの信号に基づき、低電力の設定／解除を制御する信号を生成する回路と、前記低電力の設定／解除を制御する信号が低電力を示すときには、前記能動素子の制御端子に対して、通常動作のプリチャージ時に前記制御端子に印加する電位とは異なる前記所定の電位を供給するように切替制御する回路と、を備えた構成としてもよい。
【００１６】
本発明において、前記能動素子は、第１導電型のトランジスタよりなり、低電力時に、前記トランジスタの制御端子は、通常動作のプリチャージ時に前記制御端子に印加される第１の電位よりも低い所定の電位に設定される。低電力時に、前記トランジスタの制御端子に設定される前記所定の電位は、第１の電位の半分以下の電位とされる。また、低電力時に、前記トランジスタの制御端子に設定される前記所定の電位は、前記プリチャージ電位（ビット線のハイレベル電位ＶＤＬの半分；「１／２ＶＣＣ」と呼ばれる）以上の電位とされる。
【００１７】
本発明において、低電力時に活性化され、前記低電力時以外には出力がオフ状態とされ、前記所定の電位を非反転入力端に入力し、反転入力端には出力端が帰還接続されてなるボルテージフォロワ型の増幅回路を含む第１の電源制御回路と、前記低電力時以外のとき活性化されて、前記第１の電位を出力し、低電力時には出力がオフ状態とされる第２の電源制御回路と、を備え、前記第１及び第２の電源制御回路の出力端は共通接続され、該共通接続点が、前記トランジスタの制御端子を駆動する駆動回路の高位側電源の給電端子に接続される構成としてもよい。
【００１８】
本発明において、低電力が解除されて復帰する場合に、前記駆動回路の高位側電源電位が、前記所定の電位から前記第１の電位に復帰するまでの時間は、低電力に設定されたときに、前記駆動回路の高位側電源電位が、前記第１の電位から前記所定の電圧に遷移する時間よりも短時間となるように設定されている。
【発明の効果】
【００１９】
本発明によれば、低電力時には、能動素子の制御端子電位を、通常動作のプリチャージ動作時から可変させて、能動素子のオン電流を削減させる（オン抵抗を大とする）ことで、ビット線−ワード線のリーク電流を削減することができ、低電力時以外のプリチャージ動作時には、能動素子による十分なオン電流を確保するようにして、センスアンプの動作のスピードの低下を抑止することができる。
【００２０】
また、本発明によれば、既設のプリチャージ・イコライズ用素子に流れる電流を可変制御することで、リーク電流を削減しており、電流制限素子を設けることを要しなくし、チップ面積の増大を抑止している。
【発明を実施するための最良の形態】
【００２１】
本発明について、さらに詳細に説述すべく、添付図面を参照して説明する。本発明の一実施の形態に係る半導体記憶装置は、低電力（パワーダウン）時に、ビット線にプリチャージ電位を供給するプリチャージ・イコライズ回路を構成するトランジスタの制御端子電位を、通常動作のプリチャージ時に前記制御端子に印加する電位（例えば高電位ＶＰＰ）から可変させた所定の電位を供給するように制御する構成とされる。本発明によれば、低電力時には、トランジスタの制御端子のオン電流を削減させ、ビット線に供給する電流を削減することで、ビット線−ワード線のリーク電流を削減することができ、低電力時以外の通常動作時には、プリチャージ・イコライズ回路を構成する前記トランジスタの制御端子には、前記トランジスタが十分にオンする電位を供給することで、センスアンプの動作スピードの低下を回避し、高速化を実現することができる。
【００２２】
本発明の一実施の形態によれば、プリチャージ・イコライズ回路内に、前述した従来の回路のように、リーク電流低減のために新たに電流制限素子を設けることを不要としており、その結果、チップ面積の増大を抑止している。
【実施例】
【００２３】
以下、具体的な実施例に即して説明する。図１は、本発明の一実施例の構成を示す図である。図１には、本発明を、データ保持にリフレッシュ動作を必要とするダイナミック型メモリセルを有する半導体記憶装置に適用した例が示されており、ダイナミック型半導体記憶装置のビット線系回路をなすセンスアンプ部１３と、プリチャージ・イコライズ制御信号線８を駆動する駆動回路７と、サブワード線５を駆動するサブワードドライバ１４が示されている。さらに、低電力（パワーダウン）時における、クロス不良によるビット線とワード線の短絡２ｃが模式的に示されている。
【００２４】
図１に部分的に示した、階層方式のワード線構造をとるメモリセルアレイの全体について概説しておくと、いずれも図示されないが、複数のメモリブロック又はバンクを構成するように、チップが全体として複数に分割されており、分割された各々のブロックは、それぞれが同様な構成とされ、例えば、メモリアレイの一端に沿って、行アドレスをデコードするＸデコーダ（不図示）が設けられ、それと直交する方向にＹデコーダ（不図示）が配置される。１つのメモリブロックのメモリアレイ部は、Ｘデコーダから一の方向に延在されるワード線にそって複数個に分割されたメモリアレイを有し、それぞれのメモリアレイにサブワード線が設けられ、複数個のメモリアレイを貫通するように配設されたメインワード線とサブワード線選択線により選択されるという階層ワード線方式が採られており、これにより、サブワード線に接続されるメモリセルの数が減り、サブワード線選択動作を高速化している。各メモリアレイは、一の方向に延在されるサブワード線と、該一の方向に直交する方向に延在されるビット線と、ビット線とワード線との交差部に設けられたダイナミック型のメモリセルを有している。図１に示す例では、メモリセルは、１セルあたり１つのセルトランジスタ２ａと記憶用の容量素子２ｂから構成され、容量素子２ｂに電荷が有るか無いかを情報の１と０に対応させるものであり、容量素子２ｂの電荷と、ビット線のプリチャージ電荷との電荷結合によって読み出し動作が行われる。なお、セルトランジスタ２ａのゲートはワード線（サブワード線）５に接続され、そのドレインは、対応するビット線１ａに接続され、ソースは容量素子２ｂの一端に接続され、容量素子２ｂの他端はプレート線ＶＰＬＴ（電位は例えば０．７Ｖ）に接続されている。
【００２５】
図１を参照すると、本実施例によれば、ビット線対１ａ、１ｂにソースが接続され、ドレイン同士が共通接続され、共通接続点が、不図示のプリチャージ電源回路に接続されプリチャージ電位を供給する電源線（ＶＢＬＲ）９に接続されたＮＭＯＳトランジスタ３ａ、３ｂを備え、ＮＭＯＳトランジスタ３ａ、３ｂのゲートは、プリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８に共通接続され、さらに、ビット線１ａにソースとドレインの一方が接続され、ビット線１ｂにソースとドレインの他方が接続され、ゲートがプリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８に接続されたイコライズ用のＮＭＯＳトランジスタ３ｃを備えている。
【００２６】
プリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８は、駆動回路（ドライバ）７の出力端に接続されている。ドライバ７の高位側駆動電源電位は電位ＶＥＱとされ、入力信号（デジタル信号）１２が活性化されているとき、プリチャージ・イコライズ制御信号線８を電位ＶＥＱに駆動し、入力信号が非活性化されているとき、プリチャージ・イコライズ制御信号線８を低位側電源電位（グランド電位）ＶＳＳとする。ドライバ７は、例えばＣＭＯＳ反転回路より構成される。すなわち高位側電源電位ＶＥＱにソースが接続されたＰＭＯＳトランジスタ（不図示）と、低位側電源電位ＶＳＳにソースが接続されたＮＭＯＳトランジスタ（不図示）とを備え、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのドレイン同士が共通接続されてプリチャージ・イコライズ制御信号線８に接続され、ゲート同士が共通接続されて入力信号１２に接続される。入力信号１２は、アクティブ（ＡＣＴ）コマンドによるアクセス終了後のプリチャージ（ＰＲＥ）コマンドにより生成されるプリチャージ制御信号により活性化される。
【００２７】
なお、図１では、センスアンプ（アンプ回路）４と、プリチャージ・イコライズ回路（３ａ〜３ｃ）を、センスアンプ部１３として表しており、センスアンプ部１３は、ビット線対毎に設けられる。センスアンプ部１３のアンプ回路４は、公知の回路構成が用いられ、例えば読み出し時には、ビット線対の電位を増幅し選択されたＹスイッチ（不図示）を介して入出力線に読み出しデータを出力し、書き込み時には、選択されたＹスイッチ（不図示）を介して入出力線（不図示）から供給される書き込みデータを増幅してビット線を駆動し、リフレッシュ動作時には、ビット線電位を増幅してメモリセルにリストアする働きを行う。また、図示されないが、センスアンプ４を中心として、図の左方にも、プリチャージ・イコライズ回路とビット線対を左右対称的に設け、センスアンプ４を、２つのメモリアレイのビット線対間で共用する構成としてもよいことは勿論である。
【００２８】
サブワードドライバ１４は、サブワード線選択線ＦＸＴにソースが接続され、ゲートにメインワード線（ＭＷＬＢ）１０が接続されたＰＭＯＳトランジスタ６ａと、ドレインがＰＭＯＳトランジスタ６ａのドレインと接続され、ゲートがメインワード線（ＭＷＬＢ）１０に接続されたＮＭＯＳトランジスタ６ｂと、ドレインがＰＭＯＳトランジスタ６ａのドレインと接続され、ゲートがサブワード線選択線（ＦＸＢ；ＦＸＴの相補信号）１１ｂに接続されたＮＭＯＳトランジスタ６ｃを備えている。ＰＭＯＳトランジスタ６ａ、ＮＭＯＳトランジスタ６ｂ、６ｃのドレインの共通接続点がサブワード線５に接続され、ＮＭＯＳトランジスタ６ｂ、６ｃのソースは共通接続されてワード線リセット電位ＶＫＫ（＝−０．３Ｖ）に接続されている。
【００２９】
図１では、低電力（パワーダウン）時とされ、サブワードドライバ１４は非活性状態とされ、サブワード線５はリセット電位ＶＫＫ（−０．３Ｖ）とされている例が示されている。低電力時、メインワード線（ＭＷＬＢ）はハイレベルであるため、ＰＭＯＳトランジスタ６ａは、オフ状態とされ、ＮＭＯＳトランジスタ６ｂはオン状態とされる。また、サブワード線選択線（ＦＸＴ）１１ａは非活性化されグランド電位（０Ｖ）とされ、相補のサブワード線選択線（ＦＸＢ）１１ｂはハイレベル（３．２Ｖ；昇圧電圧）とされ、ＮＭＯＳトランジスタ６ｃはオン状態とされる。これにより、サブワード線５は、リセット電位ＶＫＫ（−０．３Ｖ）と同電位とされる。一方、通常動作時にサブワードドライバ１４が活性状態とされる場合、ＦＸＴは高位側電源電圧ＶＰＰ、ＦＸＢは低位側電源電圧ＶＳＳとされ、メインワード線ＭＷＬＢはロウレベルとされ、選択されたサブワード線５は高電位ＶＰＰに駆動される。
【００３０】
低電力時、プリチャージ電源線（ＶＢＬＲ）９の電位は、ビット線のハイレベル電位ＶＤＬ（１．４Ｖ）の１／２（＝０．７Ｖ）とされる。
【００３１】
本実施例において、低電力時、プリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８の電位（「イコライズ電位」ともいう）は１．４Ｖとされる。低電力時のイコライズ電位（ＶＥＱ）の設定は、本発明の特徴の一つをなしている。
【００３２】
ビット線においてクロス不良が発生し、ビット線とワード線が短絡した場合にリーク電流が生じるが、本実施例では、低電力時、プリチャージ・イコライズ回路のトランジスタ３ａ〜３ｃのゲートに供給するイコライズ電位ＶＥＱは、高電圧（昇圧電圧）ＶＰＰ（＝３．２Ｖ）ではなく、ＶＰＰよりも低い中間電位の１．４Ｖとされる。
【００３３】
このとき、ＮＭＯＳトランジスタ３ａ、３ｂ、３ｃのゲート・ソース間電位ＶＧＳは、０．７Ｖとされ、ＮＭＯＳトランジスタ３ａ、３ｂ、３ｃはいずれもオン状態とされ、ドレイン−ソース間にチャネル電流（ドレイン電流ＩＤＳ）が流れる。
【００３４】
・非選択ワード線の電位ＶＫＫが−０．３Ｖ、
・プリチャージ電位ＶＢＬＲ：０．７Ｖ、
・イコライズ電位ＶＥＱが１．４Ｖ、
・プリチャージ・イコライズ回路（３ａ〜３ｃ）のトランジスタのオン抵抗（図１では、ＮＭＯＳトランジスタ３ｂのオン抵抗）を１５ＫΩとし、
・ビット線１ａとサブワード線５の短絡部２ｃの等価抵抗を２０ｋΩとした場合、
リーク電流（プリチャージ電位ＶＢＬＲ→トランジスタ３ｂ→ビット線１ａ→短絡部２ｃ→サブワード線５→オン状態の並列接続されたトランジスタ６ｂ、６ｃ→リセット電源ＶＫＫ）に流れるリーク電流は、概ね２５μＡとされる。
【００３５】
図１０には、比較例として、低電力時にも、イコライズ電位（ＶＥＱ）を降圧しない構成とした場合の構成が示されている。低電力時、プリチャージ・イコライズ制御信号線８の電位は３．２Ｖとされ、これ以外の設定は、図１に示したものと同様としている。
【００３６】
・プリチャージ電位ＶＢＬＲが０．７Ｖ、
・イコライズ電位ＶＥＱが３．２Ｖ、
・プリチャージ・イコライズ回路（３ａ〜３ｃ）のトランジスタのオン抵抗（図１０では、ＮＭＯＳトランジスタ３ｂのオン抵抗）を４ＫΩ、
・ビット線１ａとサブワード線５の短絡部２ｃの等価抵抗（セルトランジスタ）を２０ｋΩとした場合、
リーク電流（ＶＢＬＲ→トランジスタ３ｂ→ビット線１ａ→短絡部２ｃ→サブワード線５→オン状態の並列接続されたトランジスタ６ｂ、６ｃ→リセット電源ＶＫＫ）に流れるリーク電流は、概ね４２μＡとされる。すなわち、ゲートに３．２Ｖが印加されるＮＭＯＳトランジスタ３ａ、３ｂのゲート・ソース間電位ＶＧＳは２．５Ｖとされ、ＮＭＯＳトランジスタ３ｂのオン抵抗は４ＫΩとされ、図１に示した例よりも低抵抗とされ、プリチャージ電位ＶＢＬＲから、プリチャージ・イコライズ回路、ビット線、サブワード線→リセット電源に流れるリーク電流は、図１に示した実施例と比較して、増大している。
【００３７】
以上、図１と図１０との対比からも明らかなように、本実施例によれば、セルアレイ（プリチャージ・イコライズ回路）のチップ面積の増大を招くことなく、比較例と較べて、（４２／２５）＝１７／４２＝０．４０４、すなわち、４０％もの、リーク電流の削減効果を奏する。
【００３８】
そして、本実施例においては、低電力時、ビット線対１ａ、１ｂは、０．７Ｖにプリチャージ・イコライズされており、フォローティング状態となることはない。
【００３９】
なお、図１では、説明の簡単のため、１つのクロス不良によりビット線とワード線の短絡が一箇所で生じた例を説明したが、本発明において、１つのビット線に沿って複数のクロス不良が生じた場合にも、同様にしてリーク電流の削減効果を有することは明らかである。また、１つのサブワード線と交差する複数本のビット線とクロス不良が生じた場合も、同様にして、リーク電流削減効果を奏する。
【００４０】
図２は、図１に示した実施例の変形例を示す図である。この変形例において、基本構成は、図１に示したものと同一であるが、低電力（パワーダウン）時のプリチャージ・イコライズ制御信号線８の電位を、０．７Ｖ（ビット線のプリチャージ電位＝ビット線のハイレベル電位ＶＤＬの１／２）としている点が相違している。したがって、ドライバ７の高位側電源ＶＥＱに供給する電源電圧も、図１に示した構成と相違している。このとき、プリチャージ・イコライズ回路のトランジスタ３ｂのゲート電位は０．７Ｖとされ、オン抵抗は１００ＫΩとなり、プリチャージ電源線ＶＢＬＲから、プリチャージ・イコライズ回路、ビット線１ａ、短絡部２ｃ、サブワード線５、リセット電源電位ＶＫＫ（−０．３）に流れるリーク電流は、概ね１０μＡとなる。すなわち、図１に示した前記実施例よりも、電流制限効果は、より大となる。しかしながら、図２に示すように、低電力時のプリチャージ・イコライズ制御信号線８の電位を０．７Ｖとした場合、トランジスタ３ｂはオフ状態に近づき、低電力時のビット線のプリチャージ能力は低下する。このため、低電力モードが解除され通常動作へ復帰する時、ビット線のプリチャージ・イコライズに時間を要する。
【００４１】
一方、図１に示した前記実施例では、低電力時、プリチャージ・イコライズ回路（３ａ〜３ｃ）は、ビット線対１ａ、１ｂを１／２ＶＤＤ（０．７Ｖ）にプリチャージ・イコライズしており、低電力時からノーマル動作への切替に時間を要せず、復帰に時間が短縮される。
【００４２】
図３は、本発明を適用した半導体記憶装置の一実施例の構成を示す図である。図３に示すように、メモリセルアレイ１０１と、サブワードドライバ１０３と、センスアンプ１０４、周辺回路１０２と、第１のＶＥＱ生成器１０５、第２のＶＥＱ生成器１０６を備えている。
【００４３】
入力される制御信号としては、相補のクロック信号ＣＫ、ＣＫＢ、クロックイネーブル信号ＣＫＥ，チップセレクト信号ＣＳＢ（信号名の末尾のＢはロウレベルで活性状態となることを示す）、ロウアドレスストローブ信号ＲＡＳＢ、カラムアドレスストローブ信号ＣＡＳＢ、ライトイネーブル信号ＷＥＢがあり、さらに、アドレス信号入力端子Ａ０−１３（１４ビット）、バンクアドレス入力端子ＢＡ０−２、データ入出力端子ＤＱ０−１５（１６ビット）、データストローブ端子ＤＱＳ、ＤＱＳＢを備えている。外部クロックＣＫと逆相のクロックＣＫＢは、同期用のクロック信号であり、入力信号（ＤＤＲ（Double Data Rate）  ＳＤＲＡＭ(Synchronous DRAM)ではＤＱマスクイネーブルＤＭをのぞく）はクロック信号ＣＫの立ち上がりに同期し、入出力は、クロック信号ＣＫとＣＫＢの交点を基準とする。クロックイネーブル信号ＣＫＥは、クロック信号ＣＫ、ＣＫＢは有効であるかどうかを決める信号であり、例えば、ＣＫの立ち上がりエッジで、ＣＫＥがハイレベルのとき、次にクロックＣＫは有効とされ、それ以外の場合、無効とされる。デバイスがアイドル状態、バンク・アクティブ状態のとき、ＣＫＥをロウレベルとすると、低電力（パワーダウン）モードに入り、低電力モードでは、ＣＫＥをロウレベルに保持する必要がある。チップセレクト信号ＣＳＢはロウレベルのときコマンド入力は有効とされる。クロックＣＫの立ち上がりエッジで、チップセレクト信号ＣＳＢを入力し、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢを入力し、ＳＤＲＡＭの動作が決定される。また、コマンド入力時のバンクアドレスＢＡ０−２の値によって選択されるバンクが異なる。データストローブ信号ＤＱＳは、Ｉ／Ｏバッファの制御に用いられ、データの入出力は、データストローブ信ＤＱＳのエッジを基準として行われる。
【００４４】
センスアンプ部１０４は、図１のセンスアンプ４、プリチャージ・イコライズ回路（３ａ〜３ｃ）を備えている。
【００４５】
メモリセルアレイ１０１は、いずれも図示されないが、図の上下方向に沿って延在された複数のビット線と、図の横方向に沿って延在された複数のワード（サブワード）線と、ビット線とワード線の交差部に設けられた複数のメモリセルを備えている。
【００４６】
クロックイネーブル信号ＣＫＥに基づき、パワーダウン信号ＰＷＤＷＮＴが生成される。第１のＶＥＱ生成器１０５は、パワーダウン信号ＰＷＤＷＮＴが活性化状態（例えばハイレベル）とされたとき、１．４Ｖ（又は０．７Ｖ）を、センスアンプ部１０４のＶＥＱ電源として供給する。第２のＶＥＱ生成器１０６は、パワーダウン信号ＰＷＤＷＮＴが非活性化状態とされたとき、昇圧電圧ＶＰＰを、センスアンプ部１０４のＶＥＱ電源として供給する。第１のＶＥＱ生成器１０５の出力と第２のＶＥＱ生成器１０６の出力は共通接続され、パワーダウン信号ＰＷＤＷＮＴが活性化状態のとき、第２のＶＥＱ生成器１０６の出力はハイインピーダンス状態とされ、パワーダウン信号ＰＷＤＷＮＴが非活性化状態のとき、第１のＶＥＱ生成器１０５の出力はハイインピーダンス状態とされる。
【００４７】
図４は、第１のＶＥＱ生成器１０５の構成の一例を示す図である。この回路は、例えば１．４Ｖの電圧を非反転入力端に入力し、出力端を反転入力端に帰還接続してなるボルテージフォロワ構成の差動増幅回路から構成され、パワーダウン信号ＰＷＤＷＮＴが非活性化されたとき、出力をハイインピーダンス状態とするものである。より詳細には、図４を参照すると、ソースが共通接続され電流源トランジスタＮＭ３を介して電源ＶＳＳに接続されたＮＭＯＳトランジスタＮＭ１、ＮＭ２よりなる第１の差動対と、第１の差動対の能動負荷をなすカレントミラー構成のＰＭＯＳトランジスタＰＭ１、ＰＭ２からなる第１の差動回路と、ソースが共通接続され電流源トランジスタＰＭ１３を介して電源ＶＰＰに接続されたＰＭＯＳトランジスタＰＭ１１、ＰＭ１２よりなる第２の差動対と、第２の差動対の能動負荷をなすカレントミラー構成のＮＭＯＳトランジスタＮＭ１１、ＮＭ１２からなる第２の差動回路と、電源ＶＰＰとＶＳＳ間に直列形態に接続された抵抗Ｒ１、Ｒ２を備えている。抵抗Ｒ１、Ｒ２の分圧電圧は、図１に示した前記実施例では、１．４Ｖとされている。
【００４８】
ＮＭＯＳトランジスタＮＭ１のゲート（第１の差動回路の非反転入力端）とＰＭＯＳトランジスタＰＭ１１のゲート（第２の差動回路の非反転入力端）は共通接続されて、抵抗Ｒ１、Ｒ２の接続点に接続され、ＮＭＯＳトランジスタＮＭ２のゲート（第１の差動回路の反転入力端）とＰＭＯＳトランジスタＰＭ１２のゲート（第２の差動回路の反転入力端）は共通接続されて、出力端子ＶＥＱに接続されている。
【００４９】
第１の差動回路の能動負荷を構成するＰＭＯＳトランジスタＰＭ１、ＰＭ２の共通接続されたゲートと、電源ＶＰＰ間にＮＭＯＳトランジスタＰＭ２１が挿入され、第２の差動回路の能動負荷を構成するＮＭＯＳトランジスタＮＭ１１、ＮＭ１２の共通接続されたゲートと、電源ＶＳＳ間にＮＭＯＳトランジスタＮＭ２１が挿入されている。
【００５０】
電源（昇圧電位）ＶＰＰと出力端子ＶＥＱ間には、ＰＭＯＳトランジスタＰＭ４１を備え、出力端子ＶＥＱと電源ＶＳＳ間には、ＮＭＯＳトランジスタＮＭ４１を備え、出力段トランジスタを構成している。なお、出力端子ＶＥＱと、トランジスタＰＭ４１、ＮＭ４１のゲート間に、容量素子を設ける構成としてもよい。
【００５１】
ＮＭＯＳトランジスタＮＭ１のドレインは、ＰＭＯＳトランジスタＰＭ４１のゲートに接続され、ＰＭＯＳトランジスタＰＭ１１のドレインはＮＭＯＳトランジスタＮＭ４１のゲートに接続されている。ＰＭＯＳトランジスタＰＭ４１のゲートとＶＰＰ間にＰＭＯＳトランジスタＰＭ２２が接続され、ＮＭＯＳトランジスタＮＭ４１のゲートとＶＳＳ間にＮＭＯＳトランジスタＮＭ２２が接続されている。
【００５２】
パワーダウン信号ＰＷＤＷＮＴは、ＰＭＯＳトランジスタＰＭ２１、ＰＭ２２のゲートに共通に接続され、パワーダウン信号ＰＷＤＷＮＴをインバータＩＮＶ１で反転した信号は、ＮＭＯＳトランジスタＮＭ２１、ＮＭ２２のゲートに共通に入力される。
【００５３】
さらにゲートが電源ＶＳＳに共通接続された縦積み４段のＰＭＯＳトランジスタＰＭ２４、ＰＭ２５、ＰＭ２６、ＰＭ２７が設けられており、電源ＶＰＰとＰＭＯＳトランジスタＰＭ２４のソース間にＰＭＯＳトランジスタＰＭ２３を備え、ＰＭＯＳトランジスタＰＭ２３のゲートは、インバータＩＮＶ１の出力が接続されている。ＰＭＯＳトランジスタＰＭ２７のドレインには、ダイオード接続されたＮＭＯＳトランジスタＮＭ３１が接続され、ＮＭＯＳトランジスタＮＭ３１のドレインとゲートの接続点は、ＮＭＯＳトランジスタＮＭ３のゲートに接続されており、さらに、ソースが接地されたＮＭＯＳトランジスタＮＭ３２のゲートに接続されている。ＮＭＯＳトランジスタＮＭ３２のドレインは、ソースが電源ＶＰＰに接続され、ダイオード接続されたＰＭＯＳトランジスタＰＭ３１のゲートとドレインに接続されている。
【００５４】
第１の差動回路の電流源をなすＮＭＯＳトランジスタＮＭ３のゲートと電源ＶＳＳ間には、インバータＩＮＶ１の出力がゲートに接続されたＮＭＯＳトランジスタＮＭ３３が接続されている。第２の差動回路の電流源をなすＰＭＯＳトランジスタＰＭ１３のゲートと、電源ＶＰＰ間には、ＰＷＮＤＮＴがゲートに接続されたＰＭＯＳトランジスタＰＭ３２が接続されている。
【００５５】
図４に示した回路の動作について説明する。パワーダウン信号ＰＷＤＷＮＴがロウレベルのとき、ＮＭＯＳトランジスタＮＭ３３がオンし、第１の差動対のテール電流を供給するＮＭＯＳトランジスタＮＭ３をオフ状態とする。またＰＭＯＳトランジスタＰＭ２３はオフ状態とされる。また、ＰＭＯＳトランジスタＰＭ３２がオンし、第２の差動対のテール電流を供給するＰＭＯＳトランジスタＰＭ１３をオフ状態とする。さらにＰＭＯＳトランジスタＰＭ２１がオンし、第１の差動対の負荷回路をなすＰＭＯＳトランジスタＰＭ１、ＰＭ２の共通接続されたゲート電位をＶＰＰとし、ＰＭＯＳトランジスタＰＭ１、ＰＭ２をオフ状態とする。また、ＮＭＯＳトランジスタＮＭ２１がオンし、第２の差動対の負荷回路をなすＮＭＯＳトランジスタＮＭ１１、ＮＭ１２の共通接続されたゲート電位をＶＳＳとし、ＮＭＯＳトランジスタＮＭ１１、ＮＭ１２をオフ状態とする。さらに、ＰＭＯＳトランジスタＰＭ２２がオンし、出力段のＰＭＯＳトランジスタＰＭ４１をオフ状態とし、ＮＭＯＳトランジスタＮＭ２２がオンし、出力段のＮＭＯＳトランジスタＮＭ４１をオフ状態とする。以上により、第１、第２の差動回路の電流パスがカットされてオフ状態とされ、出力増幅段（ＰＭ４１、ＮＭ４１）もオフ状態とされる。
【００５６】
一方、パワーダウン信号ＰＷＤＷＮＴがハイレベルのとき、ＮＭＯＳトランジスタＮＭ３３がオフし、ＰＭＯＳトランジスタＰＭ２３がオンし、縦積み５段のトランジスタＰＭ２３乃至ＰＭ２７と、ダイオード接続されたＮＭＯＳトランジスタＮＭ３１（オン状態）との接続点電位が、ＮＭＯＳトランジスタＮＭ３のゲートにバイアス電圧として供給され、またＰＭＯＳトランジスタＰＭ２１、ＰＭ２２はオフ状態とされ、第１の差動回路は活性化される。また、ＰＭＯＳトランジスタＰＭ３２はオフし、オン状態のＮＭＯＳトランジスタＮＭ３２にドレイン電圧と、ダイオード接続されたＰＭＯＳトランジスタＰＭ３１のドレイン電圧の接続点電位がＰＭＯＳトランジスタＰＭ１３のゲートのバイアス電圧として供給される。ＮＭＯＳトランジスタＮＭ２１、ＮＭ２２はオフ状態とされ、第２の差動回路も活性化される。
【００５７】
出力段のＰＭＯＳトランジスタＰＭ４１のゲートには、第１の差動回路の出力が供給され、出力段のＮＭＯＳトランジスタＮＭ４１のゲートには、第２の差動回路の出力が供給され、出力端子ＶＥＱには、第１、第２の差動回路の非反転入力端に供給される電圧（ＶＰＰ×Ｒ２／（Ｒ１＋Ｒ２））が出力される。
【００５８】
図５は、第２のＶＥＱ生成器１０６の構成の一例を示す図である。図５を参照すると、第２のＶＥＱ生成器１０６は、ソースがＶＰＰに接続され、ドレインが出力端子ＶＥＱに接続され、ＰＷＤＷＮＴをゲートに入力とするＰＭＯＳトランジスタＰＭ５１から構成されている。ＰＷＤＷＮＴがハイレベルのとき、ＰＭＯＳトランジスタＰＭ５１はオフ状態とされ、ＰＷＤＷＮＴがロウレベルのとき、ＰＭＯＳトランジスタＰＭ５１はオン状態とされ、ＶＥＱには、ＶＰＰ（３．２Ｖ）が出力される。
【００５９】
再び図３を参照すると、第２のＶＥＱ生成器１０６は、第１のＶＥＱ生成器１０５と比べて、よりセンスアンプ部１０４の近くに配置されている。パワーダウンから復帰するとき、ＶＥＱは、１．４Ｖから３．２Ｖまで高速に遷移させる必要がある。このため、配線負荷容量を考慮してセンスアンプ部１０４の近くに配置されている。低電力時以外は、ＶＥＱは、ＶＰＰ（昇圧電位）とされる。昇圧電位ＶＰＰは、メモリセルアレイのワード線昇圧電圧等、メモリセルアレイ付近のＰＭＯＳ基板電位として多数用いられている。アレイ付近のＶＰＰ負荷と、ＶＥＱを容量結合することで、ＶＰＰの側容量ＣＶＰＰは、ＶＥＱ側の容量ＣＶＥＱよりも遥かに大であるため、高速にＶＰＰ電位に復帰させることができる。
【００６０】
図６は、本実施例の動作の一例を示すタイミング図である。図６を参照すると、クロックイネーブル信号ＣＫＥは、時点ｔ１からｔ２の間ロウレベルとされ、この期間、パワーダウン信号ＰＷＤＷＮＴがハイレベルとされ、半導体記憶装置は、低電力（パワーダウン）モードとされる。時点ｔ１以前に、半導体記憶装置には、アクティブ（ＡＣＴ）コマンドの入力と、ロウアドレスが入力され、続いて、例えばリード（ＲＥＡＤ）コマンドとカラムアドレスが入力される。メインワード線、サブワード選択線が活性化され（ＦＸＴはＶＰＰ）、選択ワード線が活性化される。また、ＢＬＥＱＴはロウレベルとされる。プリチャージ電位のビット線は、読み出されたデータに応じて、センスアンプ４（図１参照）で増幅して、ビット線対ＢＬＴ、ＢＬＢの差電位を広げ、読み出しデータとして出力される。つづいて、プリチャージコマンド（ＰＲＥ）が入力され、ＢＬＥＱＴはハイレベル（３．２Ｖ）とされ、ビット線対ＢＬＴ、ＢＬＢはプリチャージ電位０．７Ｖにプリチャージされる。
【００６１】
つづく、時点ｔ１では、クロックイネーブル信号ＣＫＥがロウレベルとされ、パワーダウン信号ＰＷＤＷＮＴは、クロックイネーブル信号ＣＫＥに同期して時点ｔ１でハイレベルとされる。パワーダウン信号ＰＷＤＷＮＴがハイレベルとされたことにより、図３の第２のＶＥＱ生成器１０６の出力はオフ状態とされ、ＶＥＱとして、第１のＶＥＱ生成器１０５からの出力電位が供給され、このため、ＶＥＱ電位は、３．２Ｖから０．７乃至１．４Ｖに設定される。
【００６２】
つづく時点ｔ２で、クロックイネーブル信号ＣＫＥは、ロウレベルからハイレベルに遷移し、この遷移に伴い、パワーダウン信号ＰＷＤＷＮＴはハイレベルからロウレベルとされ、第１のＶＥＱ生成器１０５の出力はハイインピーダンス状態とされ、ＶＥＱは、第２のＶＥＱ生成器１０６からの出力電圧が供給され、０．７乃至１．４Ｖから、３．２Ｖに設定される。
【００６３】
図６に示すように、クロックイネーブルＣＫＥ信号の立ち下がり遷移に基づく、ＶＥＱの３．２から１．４への立ち下がりのスルーレートは、例えば１００Ｎ／Ｖ（１Ｖ降下するのに１００ＮＳ）、クロックイネーブルＣＫＥ信号の立ち上がり遷移に基づく、１．４から３．２への立ち上がりのスルーレートは、例えば１０Ｎ／Ｖ（１Ｖ上昇するのに１０ＮＳ）に設定される。クロックイネーブル信号ＣＫＥが、一旦ローレベルとされたのち、ただちに、ハイレベルに復帰される場合に対処するため、通常動作モードから低電力モードのＶＥＱ電位の変化は、十分な時間をかけて行っている。一方、低電力モードから通常動作モードにおけるＶＥＱ電位の変化は急速に行われる。
【００６４】
図７は、本発明の第２の実施例の構成を示す図であり、低電力時の状態が示されている。本実施例は、図１に示した前記実施例とは、プリチャージ・イコライズ回路の構成が相違している。図１に示した前記実施例では、プリチャージ・イコライズ回路を構成するトランジスタ３ａ、３ｂ、３ｃはすべてＮＭＯＳトランジスタで構成されていた。これに対して、本実施例では、イコライズ用のトランジスタ３ｃをＮＭＯＳトランジスタで構成し、プリチャージ回路は、ＰＭＯＳトランジスタ３ｄ、３ｅで構成している。イコライズ用のＮＭＯＳトランジスタ３ｃのゲートに接続されるプリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８ａは、ドライバ７ａによって駆動され、プリチャージ用のＰＭＯＳトランジスタ３ｄ，３ｅのゲートに接続されるプリチャージ・イコライズ制御信号線（ＢＬＥＱＢ）８ｂはドライバ７ｂによって駆動される。
【００６５】
ドライバ７ａは、高電位（昇圧電位）ＶＰＰと低位側電源電位（グランド電位）ＶＳＳ間に接続されるＣＭＯＳ反転回路よりなり、制御信号１２ａを入力し、制御信号１２ａが活性状態（ロウレベル）のとき、プリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８ａを、高電位ＶＰＰに駆動し、制御信号１２ａが非活性状態（ハイレベル）のとき、プリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８ａをグランド電位ＶＳＳとする。
【００６６】
ドライバ７ｂは、高位側と低位側の給電端子が、それぞれ電源電位ＶＤＤと電位ＶＥＱに接続されるＣＭＯＳ反転回路よりなり、制御信号１２ｂを入力し、制御信号１２ｂが非活性状態（ロウレベル）のとき、プリチャージ・イコライズ制御信号線（ＢＬＥＱＢ）８ｂを、電源電位ＶＤＤに駆動し、制御信号１２ｂが非活性状態（ハイレベル）のとき、プリチャージ・イコライズ制御信号線（ＢＬＥＱＢ）８ｂを低位側電位ＶＥＱとする。制御信号１２ａ、１２ｂは相補のレベルの信号であり、同時に、活性状態、非活性状態とされる。すなわち、トランジスタ３ｄ、３ｅ、３ｃは同時にオン・オフ制御される。
【００６７】
図７に示す例では、制御信号１２ａが活性状態（ロウレベル）、制御信号１２ｂが活性状態（ハイレベル）とされ、プリチャージ・イコライズ制御信号線（ＢＬＥＱＴ）８ａは高電位ＶＰＰ、プリチャージ・イコライズ制御信号線（ＢＬＥＱＢ）８ｂは電位ＶＥＱとされる。パワーダウン信号ＰＷＤＷＮＴがハイレベルのとき、第１のＶＥＱ生成器１０５（図３参照）は、出力端子（ＶＥＱ）から０．７Ｖを出力し、パワーダウン信号ＰＷＤＷＮＴがロウレベルのとき、第１のＶＥＱ生成器１０５はオフする。また第２のＶＥＱ生成器１０６（図３参照）は、低電力時以外は、出力するＶＥＱ電位をＶＳＳ（０Ｖ）とし、低電力時は、第２のＶＥＱ生成器１０６はオフする。
【００６８】
図８は、本発明の第２の実施例の動作の一例を示す図であり、前述した図６に対応している。図８のタイミング波形図において、図６との相違点は、以下の２点である。
【００６９】
（１）時点ｔ１では、クロックイネーブル信号ＣＫＥがロウレベルとされ、パワーダウン信号ＰＷＤＷＮＴは、クロックイネーブル信号ＣＫＥに同期して時点ｔ１でハイレベルとされ、第２のＶＥＱ生成器１０６（図３参照）の出力はオフ状態とされ、ドライバ７ｂのＶＥＱ電位として、第１のＶＥＱ生成器１０５からの出力電位が供給され、ＶＥＱ電位は、０Ｖ（グランド電位）から０．７Ｖに設定される。
【００７０】
（２）時点ｔ２で、クロックイネーブル信号ＣＫＥがロウレベルからハイレベルに遷移され、パワーダウン信号ＰＷＤＷＮＴはハイレベルからロウレベルとされ、第１のＶＥＱ生成器１０５の出力はハイインピーダンス状態とされ、ドライバ７ｂのＶＥＱ電位として、第２のＶＥＱ生成器１０６（図３参照）からの出力電圧が供給され、０．７Ｖから、０Ｖに設定される。
【００７１】
図８に示すように、クロックイネーブルＣＫＥ信号の立ち下がりに基づく、ＶＥＱ電位の０．０Ｖから０．７Ｖへの立ち上がりのスルーレートは、例えば１００Ｎ／Ｖ（１Ｖ上昇するのに１００ＮＳ）、クロックイネーブルＣＫＥ信号の立ち上がりに基づく、０．７Ｖから０．０Ｖへの立ち下がりのスルーレートは、例えば１０Ｎ／Ｖ（１Ｖ下がるのに１０ＮＳ）に設定される。クロックイネーブル信号ＣＫＥが、一旦ローレベルとされたのち、ただちに、ハイレベルに復帰される場合に対処するため、通常動作から低電力時のＶＥＱ電位の変化は、十分な時間をかけて行っている。一方、低電力モードから通常動作時のＶＥＱ電位の変化は急速に行われる。
【００７２】
本実施例によれば、プリチャージ・イコライズ制御信号線８は、８ａ、８ｂの２本とされ、ドライバ回路７ａ、７ｂも、図１に示した前記実施例と比べて１つ増えている。ただし、ドライバ回路７ａ、７ｂは、サブワードドライバ１４と同様、複数のビット線対に対して共通とされるため、従来の半導体記憶装置と比べて、素子数の増大ははるかに抑止低減されている。本実施例も、図１に示した前記実施例と同様に、リーク電流削減効果を奏するが、以下の点で、図１に示した前記実施例と相違している。図９を参照して、以下に説明する。
【００７３】
図１に示した前記実施例（実施例１）では、クロス不良によるビット線とワード線の短絡により、ビット線の電位が低下すると、トランジスタ３ｂのゲート・ソース間電位ＶＧＳが変化し、ドレイン・ソース間ＶＤＳ電位も増大し、ドレイン・ソース間電流ＩＤＳは、図９（Ａ）に示すようなものとなる。ゲート・ソース間電位ＶＧＳがＶＧＳ１からＶＧＳ３と増大すると、ドレイン・ソース間電流ＩＤＳは、（ＶＧＳ１−ＶＴＨ）２から（ＶＧＳ３−ＶＴＨ）２と２乗則で増大し、リーク電流も増大する。
【００７４】
これに対して、図７に示した実施例（実施例２）によれば、プリチャージ回路にＰＭＯＳトランジスタ３ｄ，３ｅを用いており、クロス不良等により、ビット線電位が下がった場合でも、ゲート・ソース間電圧（絶対値）｜ＶＧＳ｜は一定とされ、図９（Ｂ）に示すように、ドレイン・ソース間電位｜ＶＤＳ｜が大となった場合、ドレイン・ソース間電流（絶対値）｜ＩＤＳ｜はほぼ一定とされ（飽和領域）、リーク電流が増大することは抑止されている。
【００７５】
図７に示した前記実施例の変形例として、イコライズ用のＮＭＯＳトランジスタ３ｃを、ＰＭＯＳトランジスタで構成してもよいことは勿論である。この場合、ＰＭＯＳトランジスタのゲートは、ドライバ７ｂからの信号を供給する構成とされる。
【００７６】
低電力時のビット線−ワード線間のリーク電流を削減し、待機（スタンバイ）電流を削減する上記各実施例の半導体記憶装置は、例えば、携帯情報端末、携帯無線端末等をはじめ各種電子装置に用いて好適とされる。なお、上記実施例では、本発明を、高集積化、高速化の進展が著しいクロック同期型のダイナミック型半導体記憶装置に適用した例を説明したが、本発明は、上記実施例の構成に限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００７７】
例えば本発明は、ダイナミック型半導体記憶装置に限定されるものでなく、スタティック型半導体記憶装置等、ビット線をプリチャージする構成の任意の半導体記憶装置に適用することができる。
【図面の簡単な説明】
【００７８】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の変形例を示す図である。
【図３】本発明の一実施例の半導体記憶装置の構成を示す図である。
【図４】図３の第１のＶＥＱ生成器の構成例を示す図である。
【図５】図３の第２のＶＥＱ生成器の構成例を示す図である。
【図６】本発明の一実施例の動作を説明するためのタイミング波形図である。
【図７】本発明の他の実施例の構成を示す図である。
【図８】本発明の他の実施例の動作を説明するためのタイミング波形図である。
【図９】（Ａ）は、本発明の第１の実施例のプリチャージトランジスタの動作特性を説明するための図、（Ｂ）は、本発明の第２の実施例のプリチャージトランジスタの動作特性を説明するための図である。
【図１０】比較例を説明するための図である。
【図１１】従来の半導体記憶装置の構成を示す図である。
【符号の説明】
【００７９】
１ａ，１ｂ  ビット線
２ａ  セルトランジスタ
２ｂ  容量素子
２ｃ  短絡（ショート）
３ａ、３ｂ、３ｃ  ＮＭＯＳトランジスタ（プリチャージ用）
３ｅ、３ｄ  ＰＭＯＳトランジスタ（プリチャージ用）
４  アンプ
５  サブワード線
６ａ  ＰＭＯＳトランジスタ
６ｂ、６ｃ  ＮＭＯＳトランジスタ
７、７ａ、７ｂ  ドライバ回路
８、８ａ、８ｂ  プリチャージ・イコライズ制御信号線
９  プリチャージ電源線
１０  メインワード線（ＭＷＬＢ）
１１ａ  サブワード選択線
１１ｂ  サブワード選択線
１２、１２ａ、１２ｂ  プリチャージ制御信号
１３  センスアンプ部
１４  サブワードドライバ
１０１  メモリセルアレイ
１０２  周辺回路
１０３  サブワードドライバ
１０４  センスアンプ部
１０５  第１のＶＥＱ生成器
１０６  第２のＶＥＱ生成器
２１０  プリチャージ電源
２１４  プリチャージ等価回路
２１６  クロスフェイル
２１８  冗長プリチャージ等価回路
ＩＮＶ１  インバータ
ＮＭ１〜ＮＭ３、ＮＭ１１、ＮＭ１２、ＮＭ２１、ＮＭ２２、ＮＭ３１〜ＮＭ３３、ＮＭ４１、ＮＭ４２  ＮＭＯＳトランジスタ
ＰＭ１、ＰＭ２、ＰＭ１１〜ＰＭ１３、ＰＭ２１、ＰＭ２２、ＰＭ２３〜ＰＭ３２、ＰＭ４１、ＰＭ４２、ＰＭ５１  ＰＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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