(57)【要約】【課題】  絶縁基板に有するＬＣＤ端子と駆動回路チップのバンプ間の接続抵抗を安定にし、残留応力による駆動回路チップの絶縁基板からの剥離を防ぐ。【解決手段】  駆動回路チップＩＣの実装面に設けられた第１入出力バンプＩ／Ｏ−ＢＵＭＰの当該駆動回路チップの端縁ＥＧＬ側に第２入出力バンプＡ−ＢＵＭＰを設け、絶縁基板に形成された入出力配線ＬＬの入出力配線端子部ＬＬＴと第１入出力バンプＩ／Ｏ−ＢＵＭＰを接合する異方性導電膜に加わる応力を緩和する。第１入出力バンプＩ／Ｏ−ＢＵＭＰは第２入出力バンプＡ−ＢＵＭＰが設けられた分、駆動回路チップＩＣの端縁ＥＧＬから遠ざかるため、その入出力配線端子部ＬＬＴとの接合部が表示装置の雰囲気から隔離され、当該接合部の破損やこれに伴い当該接合部で生じる駆動信号波形の歪みなどが抑制され、また入出力配線ＬＬの電蝕等による破損も回避される。【選択図】        図１
2005062582.tif 000002
【特許請求の範囲】
【請求項１】
絶縁基板、
前記絶縁基板の主面に複数の画素を配置して形成された表示領域、
前記絶縁基板の前記主面の周縁部に搭載され且つ前記表示領域に信号又は電力を供給する少なくとも一つの駆動回路素子、及び
前記主面の前記周縁部に形成され且つ該主面の前記駆動回路素子が搭載される搭載部分に該駆動回路素子に接続される端子部が夫々設けられ且つ該端子部から該主面の搭載部分の外側へ夫々延びる複数の配線を備え、
前記複数の配線に夫々設けられた前記端子部は、一つおきに前記搭載部分の一端に近付けて該一端沿いに並び、
前記駆動回路素子の前記主面の搭載部分に対向する実装面には、異方性導電膜により前記端子部の夫々に接続される複数のバンプが該実装面の前記搭載部分の一端に対向する一辺沿いに並設され、
前記複数のバンプに属し且つ前記端子部の前記搭載部分の一端に近付けて設けられた一群に夫々接続される第１バンプは、該複数のバンプの該第１バンプ以外の各々より前記実装面の前記一辺に近付けて配置され、
前記実装面には前記第１バンプの前記実装面の前記一辺側に隣接して前記複数のバンプとは別の第２バンプが形成されている表示装置。
【請求項２】
前記第２バンプは、これに隣接する前記第１バンプとを同じ電位である請求項１に記載の表示装置。
【請求項３】
前記第１バンプに接続される前記端子部の一つは、該第１バンプとともにこれに隣接する前記第２バンプにも接する面積を有する請求項１又は請求項２に記載の表示装置。
【請求項４】
前記第２バンプは、該第２バンプに隣接する前記第１バンプに接続する前記配線と対向し且つ該第１バンプと離間されている請求項１又は請求項２に記載の表示装置。
【請求項５】
前記第１バンプとこれに隣接する第２バンプとに接続する一つの端子部の面積は、該第１バンプに電気的に接続される前記配線の一つに隣接する該配線の他の一つに設けられた前記端子部の他の一つより大きい請求項３に記載の表示装置。
【請求項６】
前記複数の配線は絶縁膜で覆われ、前記端子部は該絶縁膜に形成された該配線の夫々を露出する開口にて該配線に接し且つ該絶縁膜上に延びる請求項２に記載の表示装置。
【請求項７】
前記第２バンプは、前記絶縁膜を介して該第２バンプに隣接する前記第１バンプに接続する前記配線と対向し且つ該第１バンプと離間されている請求項６に記載の表示装置。
【請求項８】
絶縁基板、
前記絶縁基板の主面に複数の画素を配置して形成された表示領域、
前記絶縁基板の前記主面の周縁部に搭載され且つ前記表示領域に信号又は電力を供給する少なくとも一つの駆動回路素子、及び
前記主面の前記周縁部に形成され且つ該主面の前記駆動回路素子が搭載される搭載部分に該駆動回路素子に接続される端子部が夫々設けられ且つ該端子部から該主面の搭載部分の外側へ夫々延びる複数の配線を備え、
前記複数の配線に夫々設けられた前記端子部は、一つおきに前記搭載部分の一端に近付けて該一端沿いに並び、
前記駆動回路素子の前記主面の搭載部分に対向する実装面には、異方性導電膜により前記端子部の夫々に接続される複数のバンプが該実装面の前記搭載部分の一端に対向する一辺沿いに並設され、
前記端子部の前記搭載部分の一端に近付けて設けられた一群に夫々接続される前記複数のバンプの一群は、該バンプの他の群より前記実装面の前記一辺側に配置され、
前記一群のバンプは、前記他の群のバンプより前記実装面の前記一辺側に長く延びて形成されている表示装置。
【請求項９】
前記一群のバンプの前記実装面の一辺側に延びる長さは、前記他群のバンプのそれの２倍以上である請求項８に記載の表示装置。
【請求項１０】
前記駆動回路素子が複数個、前記絶縁基板の前記主面の一辺沿いに並べて搭載され、前記複数の配線は該複数の駆動回路素子の隣接する一対に夫々設けられた前記複数のバンプの夫々を電気的に接続する請求項１乃至９のいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置における駆動回路チップ実装構造に関するものであるが、特に表示装置の表示パネルを構成する基板の周辺上に駆動回路チップを直接実装した、所謂フリップチップ実装方式（あるいは、チップオングラス実装方式とも言う）の表示装置に関する。
【背景技術】
【０００２】
画素毎に薄膜トランジスタＴＦＴなどのアクティブ素子を有し、このアクティブ素子をスイッチング駆動するアクティブ・マトリクス型の表示装置は、液晶表示装置や有機ＥＬ表示装置などのパネル型表示装置として知られている。本発明は、この種のパネル型表示装置に適用される表示パネルに対する駆動回路チップの実装構造に特徴を有する。この駆動回路チップの実装構造は液晶表示装置や有機ＥＬ表示装置などのパネル型表示装置では略同様であるので、以下では、液晶パネルを用いた液晶表示装置を例として説明する。
【０００３】
例えば、アクティブ素子に薄膜トランジスタを用いたアクティブ・マトリクス型液晶表示装置は、ガラス板を好適とする一対の絶縁基板間に封止した液晶層を有し、その表示領域にマトリクス配置された多数の画素を形成している。そして、絶縁基板の一方の表示領域の外側に前記画素に画像を表示するための表示信号や電圧を供給する入出力配線を有し、絶縁基板の周辺に沿って、接着性を有する異方性導電膜を介して上記入出力配線の端子部に接続して少なくとも一つの駆動回路チップを直接搭載する、所謂フリップチップ実装方式（ＦＣＡ方式）、あるいはチップオングラス実装方式（ＣＯＧ方式）と称する実装方式を採用したものが知られている。
【０００４】
このようなアクティブ・マトリクス型液晶表示装置は、薄膜トランジスタを介して画素電極に液晶駆動電圧（階調電圧）を印加するため、各画素間のクロストークがなく、単純マトリクス型の表示装置のようにクロストークを防止するための特殊な駆動方法を用いることなく多階調表示が可能である。
【０００５】
図１１は液晶表示パネルの一方の基板の端縁に実装される駆動回路チップ周りの配置構造例を模式的に説明する平面図である。また、図１２は図１１に示した駆動回路電源入力用配線にフレキシブルプリント基板を実装した状態を示す平面図である。図１１と図１２において、絶縁基板の一方の表示領域の外側に実装される駆動回路チップＩＣは、その実装面（絶縁基板主面と対向する面、回路面、腹面とも呼ばれる）に絶縁基板主面に設けられた配線端子に接続するための突出端子（以下、バンプと言う）を有する。図１１、図１２には、このバンプを四角で示してある。絶縁基板には、駆動回路チップＩＣの短辺に有する入出力バンプＩ／Ｏ−ＢＵＭＰに外部信号源からの駆動信号および電圧を複数の駆動回路チップＩＣの一つに対して供給し、当該一つの駆動回路チップに隣接する複数の駆動回路チップの他の一つ（当該一つの駆動回路チップの次段に位置する駆動回路チップ）へ順次伝送するための入出力配線ＬＬが形成されている。各配線には、バンプと電気的に接続される端子部が、例えばその一端に形成されている。
【０００６】
また、駆動回路チップＩＣの長辺の一方（絶縁基板の端縁側）には、絶縁基板上を表示領域から延びるデータ配線（ドレイン線引き出し線）ＤＴＭに接続するデータ出力バンプＤ−ＢＵＭＰ、駆動回路電源入力用配線ＬＬＰと接続する電源入力バンプＰ−ＢＵＭＰが形成されている。なお、バンプの中には、絶縁基板との間の実装間隙を平均化するためのダミーバンプも含まれている。図中、太い十字記号は実装時の位置決め用のアライメントマークである。
【０００７】
駆動回路チップＩＣは、その実装面に形成された複数のバンプとその夫々に対応して絶縁基板の主面に形成された複数の配線（入出力配線）との位置を合わせて当該絶縁基板主面に搭載され、当該複数のバンプと当該複数の配線とを異方性導電膜を介して熱圧着することにより絶縁基板に接着される。このような実装方式が、前記したフリップチップ方式（ＦＣＡ方式）又はチップオングラス方式（ＣＯＧ方式）と称される。また、フレキシブルプリント基板ＦＰＣ２も同様に異方性導電膜を用いて、その配線を駆動回路電源入力用配線ＬＬＰに熱圧着して固定される。以下では、チップオングラス実装方式（ＣＯＧ方式）の用語を用いることとする。
【０００８】
なお、ＣＯＧ方式で絶縁基板に駆動回路チップを実装する液晶表示装置に関しては、特許文献１を挙げることができる。特許文献１には、駆動回路チップの四隅にダミーバンプを設けて、実装時の位置決めと圧着状態を目視で確認することが記載されている。
【特許文献１】特開平１１−１２５８３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ＣＯＧ方式を用いた駆動回路チップの実装では、駆動回路チップの四隅に位置するバンプと絶縁基板に形成した入出力配線端子との間の接続抵抗が高くなったり、抵抗値が不安定となる現象が生じ易い。このような現象は、駆動回路チップを熱圧着した後に圧着面に残留する応力（残留応力）に起因する。
【００１０】
図１３は実装した駆動回路チップの圧着面における残留応力の説明図であり、図１１の駆動回路チップの中心（図１１ではドライバ中心と表記）から駆動回路チップＩＣの短辺外縁（図１１ではドライバ外縁と表記）に向けた残留応力分布を示す。残留応力は、図１１に示したような駆動回路チップの中心からの距離に依存し、駆動回路チップＩＣの短辺外縁で最も大きくなる。
【００１１】
さらに、図１２に示した如く、フレキシブルプリント基板ＦＰＣ２を異方性導電膜で駆動回路チップＩＣの近傍に熱圧着する場合には、この熱圧着時の熱が図１２に矢印で示したように駆動回路チップＩＣに流入し、駆動回路チップＩＣの実装面と絶縁基板との間に充填された異方性導電膜と当該絶縁基板との接着面がダメージを受ける。このダメージは残留応力と流入した熱量に依存する。したがって、フレキシブルプリント基板ＦＰＣ２に近い駆動回路チップＩＣの２つの角近傍で異方性導電膜を介在させたバンプと配線端子部との接続抵抗は高抵抗かつ不安定となる場合がある。その結果、表示領域に表示される画像に表示不良が生じる。これは、図１２に示したように、駆動回路チップＩＣの中央部分に比べて角近傍での熱伝導が良い構造となっている場合に顕著となる。このような現象が解決すべき課題となっていた。このような課題は、液晶表示装置に限るものではなく、他の同様な駆動回路チップを用いた表示装置でも発生する。
【００１２】
本発明は、上記背景技術における課題を解決して、表示装置を構成する絶縁基板に形成された配線または配線端子部と駆動回路チップに有するバンプとの間の高抵抗化を回避し、接続抵抗を安定化して表示不良の発生を防止し、高品質の画像表示を得ることのできる信頼性の高い表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
（１）絶縁基板、（２）前記絶縁基板の主面に複数の画素を配置して形成された表示領域、（３）前記絶縁基板の前記主面の一辺に沿う周縁部（Peripheral  Portion）に搭載され且つ前記表示領域に信号又は電力を供給する少なくとも一つの駆動回路素子（駆動回路チップ）、及び（４）前記主面の前記周縁部に形成され且つ当該主面の前記駆動回路素子が搭載される搭載部分（Mounting  Portion）に当該駆動回路素子に接続される端子部が夫々設けられ且つ当該端子部から当該主面の前記駆動回路素子に覆われる部分（当該端子部が形成される）の外側に向けて夫々延びる複数の配線を備え、（５）前記複数の配線に夫々設けられた前記端子部は一つおきに前記搭載部分の一端に近付けてこの一端沿いに並び、且つ
（６）前記駆動回路素子の前記主面の搭載部分に対向する実装面（Mounting  Surface）には異方性導電膜により前記端子部の夫々に接続（熱圧着）される複数のバンプ（Bump）が当該実装面の前記搭載部分の一端に対向する一辺沿いに並設される表示装置において、本願発明は、以下に記す構造を導入する。
【００１４】
構造１（請求項１の発明）：前記複数のバンプに属し且つ前記端子部の前記搭載部分の一端に近付けて設けられた一群に夫々接続される第１バンプは、当該複数のバンプの当該第１バンプ以外の各々より前記実装面の前記一辺に近付けて配置される。また、前記実装面には前記第１バンプの前記実装面の前記一辺側に隣接して前記複数のバンプとは別の第２バンプが形成される。前記複数のバンプが前記駆動回路素子に信号又は電力を入力する入力バンプである場合、第２バンプは当該入力バンプが並ぶ駆動回路素子の入力側（前記実装面の前記一辺側の端部）に追加される追加バンプとして設けられる。なお、前記絶縁基板の前記主面において、前記周縁部は、前記表示領域の外側に位置し、表示装置の画面（Screen）に対して「額縁（Picture  Flame）」となる領域に相当する。
【００１５】
構造２（請求項２の発明）：前記構造１において、前記第２バンプは、これに隣接する前記第１バンプとを同じ電位である。例えば、前記駆動回路素子にて、前記第１バンプとその前記実装面の一辺側に隣接する前記第２バンプとを導通させる。
【００１６】
構造３（請求項３の発明）：前記構造１又は前記構造２において、前記第１バンプに接続される前記端子部の一つは、当該第１バンプとともにこれに隣接する前記第２バンプにも接する面積を有する。
【００１７】
構造４（請求項４の発明）：前記構造１又は前記構造２において、前記第２バンプは、該第２バンプに隣接する前記第１バンプに接続する前記配線と対向し、また当該第１バンプと離間される。
【００１８】
上述の構造３において、前記第１バンプとこれに隣接する第２バンプとに接続する一つの端子部の面積を、当該第１バンプに電気的に接続される前記配線の一つに隣接する該配線の他の一つに設けられた前記端子部の他の一つより大きくするとよい。
【００１９】
上述の構造２において、前記複数の配線を絶縁膜で覆い、当該絶縁膜に該配線の夫々を露出する開口を形成して、この開口により前記端子部を当該配線に接触させ、且つこの端子部を当該絶縁膜上に延ばすとよい。さらに、前記第２バンプを、前記絶縁膜を介して当該第２バンプに隣接する前記第１バンプに接続した前記配線と対向させてもよく、また、当該第２バンプを当該第１バンプと離間させてもよい。
【００２０】
構造５（請求項８の発明）：上述の構造１にて、前記複数のバンプとは別の第２バンプを前記第１バンプの前記実装面の一辺側に隣接させて設ける代わりに、当該第１バンプを前記実装面の一辺側に向けて延ばす。この第１のバンプを前記複数のバンプの一群に属する各々とした場合、当該一群のバンプは、当該複数のバンプの他の群に属するバンプより前記実装面の一辺側に長く延びる。他の群に属するバンプは、第１バンプが夫々圧着される複数の端子部の一群より前記絶縁基板主面の前記搭載部分の内側に（当該搭載部分の一端から離れて）形成される当該複数の端子部の他の群に夫々圧着される。構造５において、前記一群のバンプ（前記第１バンプ）の前記実装面の一辺側に延びる長さは、前記他群のバンプのそれ（換言すれば、当該第１バンプに本来要される長さ）の２倍以上にするとよい。
【００２１】
なお、以上に述べた構造において、前記駆動回路素子を複数個、前記絶縁基板の前記主面の一辺沿いに並べて搭載してもよく、前記複数の配線で当該複数の駆動回路素子の隣接する一対に夫々設けられたバンプを接続してもよい。
【発明の効果】
【００２２】
前記構造１が導入された表示装置では、駆動回路素子（チップ）の実装面に当該駆動回路素子の一端（例えば、駆動回路素子への信号又は電力の入力側）に近付けて配置される第１バンプと当該一端との距離が第２バンプにより長くなるため、第１バンプを異方性導電膜により絶縁基板主面に形成された端子部に接続する工程及びその後において、当該第１バンプと当該端子部との接続面に加わる応力が緩和される。第１バンプと端子部とを異方性導電膜で熱圧着した後、第１バンプと端子部とに挟まれた異方性導電膜の温度が下がるにつれて、この異方性導電膜には絶縁基板主面に沿う方向の剪断（せんだん）応力が加わる。この剪断応力は、第１バンプと端子部とに挟まれた異方性導電膜を当該第１バンプ又は当該端子部から剥がす原因となり、その弊害は後述するように熱圧着されるバンプの位置が駆動回路素子（チップ）の端部に近づくほど指数関数的に顕著となる。従って、駆動回路素子の端部（前記実装面の一辺側）に第２バンプを設けるだけでも、駆動回路素子の端部側に配置された第１バンプとこれに対向する端子部との電気的な接続の信頼性は向上する。
【００２３】
このような構造１の利点は、駆動回路素子の端部側に配置された第１バンプを当該端部側に延ばす前記構造５が導入された表示装置においても得られる。第１バンプの駆動回路素子の端部（前記実装面の一辺側）に向けた長さを、当該駆動回路素子の端部側に設けられ且つ当該第１バンプより当該端部から離れた他のバンプより長くすることで、第１バンプと端子部との接合面積が他のバンプとこれに対応する端子部との接合面積より拡がる。従って、第１バンプと端子部との間に挟まれた異方性導電膜は、その一部分（駆動回路素子の端部側）で上記応力の弊害を受けたとしても、その残りの部分で当該応力の弊害を回避し、第１バンプと端子部との電気的な接続を良好に維持する。なお、第１バンプの実装面の一辺側に向けた長さは、前記駆動回路素子が前記絶縁基板主面に搭載されたとき、前記主面の搭載部分の内部から当該実装面の一辺に対向する当該搭載部分の一端に向けて延びる方向に沿う長さとなる。
【００２４】
前記構造１が導入された表示装置及び前記構造５が導入された表示装置のいずれにおいても、上述の効果に加えて、次の効果も得られる。
【００２５】
その一つは、駆動回路素子の第１バンプと絶縁基板主面に設けられた端子部との異方性導電膜による接合部での電力損失や信号の遅延又は歪の低減である。この効果は、当該接合部を通した第１バンプと端子部との間の電気抵抗が低減されることに拠り得られる。第１バンプと端子部との接合部分が駆動回路素子の実装面の一辺から離れるに伴い、当該接合部分は、絶縁基板主面、これに対向する駆動回路素子の実装面、及び異方性導電膜により、表示装置が利用される雰囲気からより確実に隔離されるため、第１バンプと端子部との間の電気抵抗は、長期に亘り低く且つ安定に維持される。
【００２６】
他の一つは、前記絶縁基板主面の周縁部（前記主面の搭載部分を含む）に設けられた異方性導電膜に駆動回路素子の実装面を対向させた状態で、熱圧着ヘッドを駆動回路素子の上面（実装面の反対側）に当てて駆動回路素子の実装面に設けたバンプ（前記第１バンプを含む夫々）と絶縁基板主面の周縁部に設けた端子部とを接合（熱圧着）する工程において、当該第１バンプと端子部とに挟まれてこれらを接合する異方性導電膜に余剰の応力が加わらず、且つ第１バンプと端子部との接合の信頼性が損なわれないことである。第１バンプが駆動回路素子の実装面の内側に位置する（その一辺から離れている）ため、この接合工程にて駆動回路素子の上面に接する熱圧着ヘッドの当該上面に対する傾きが第１バンプと端子部との接合（熱圧着）に及ぼす影響が軽減される。
【００２７】
前記構造２が導入された表示装置では、前記第２バンプとこれに隣接する前記第１バンプとが同じ電位であるため、当該第１バンプに接続される配線沿いに生じる寄生容量も低減される。これにより、当該配線により伝送される信号に生じる波形歪も抑制される。第２バンプが、これに隣接する第１バンプに接続される配線に接する場合でも、駆動回路素子において第２バンプと第１バンプとを導通し、又は同電位となるように結線するとよい。一方、第２バンプが、これに隣接する第１バンプに接続される配線と絶縁膜を介して対向する場合、当該絶縁膜の上面と下面との間に電位差は実質生じないため、当該配線を形成する導体膜（特に金属膜）が電蝕により溶ける可能性がなくなる。従って、配線の電気抵抗は好ましい低さに維持される。また、配線と絶縁されて対向する第２バンプが浮遊電位にある場合に比べて、当該配線と第２バンプとの間に生じる寄生容量も低くなる。
【００２８】
前記構造３が導入された表示装置では、前記第１バンプに接続される端子部の面積を、当該第１バンプに隣接する前記第２バンプにも接合し得る大きさにすることにより、絶縁基板主面（その周縁部）に駆動回路素子を搭載する工程における絶縁基板主面に形成された複数の端子部と駆動回路素子の実装面に形成された複数のバンプとの位置合わせ（Alignment）の精度が向上する。従って、複数のバンプと複数の端子部とが夫々好ましく電気的に接続される。また、構造３と前記構造２とを組み合わせると、第１バンプとこれに対応する端子部との間の電気的な接続に対して、当該端子部と第２バンプとの電気的な接続が並列に形成されるため、当該第１バンプと当該端子部との接合面積の拡大に等しい効果が得られる。換言すれば、異方性導電膜に含まれる導電粒子をより多く、第１バンプと端子部との電気的な接続に寄与させられる。
【００２９】
前記構造４が導入された表示装置では、前記第２バンプとこれに隣接する前記第１バンプとの間に生じた間隙により、当該第１バンプを前記端子部に接合する工程で溶融した異方性導電膜のバインダが、絶縁基板主面とこれに対向する駆動回路素子の実装面とに挟まれた空間から効率よく排出される。従って、当該第１バンプと当該端子部との接合部の周辺に余剰の異方性導電膜及びこれにフィラとして分散された導電粒子が残りにくくなり、これにより上述した当該接合部に加わる応力が助長される可能性もなくなる。
【００３０】
なお、前記配線が、前記絶縁基板主面の搭載部分の一端に対して斜めに延びる部分を有する場合は、当該部分の当該搭載部分の一端となす角度が小さくなるにつれて、当該配線とこれに隣接する他の配線との間隔が狭くなる。従って、前記第２バンプとこれに隣接する前記第１バンプに接続される前記配線とは、当該配線とこれに隣接する他の配線との短絡や、当該第２バンプによる当該他の配線への電気的な干渉を避ける観点で、当該配線の前記主面の搭載部分の一端に対して斜めに延びる部分以外で対向させるとよい。
【００３１】
本発明は、上記した各請求項に記載の発明に限定されるものではなく、本発明の技術思想を逸脱することなく、種々の変形は可能であることは言うまでもない。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施例を詳細に説明する。
【実施例１】
【００３３】
図１は液晶表示パネルの一方の基板主面の端縁に実装される本実施例の駆動回路チップ（駆動回路素子と呼ばれる集積回路素子）も周りの配置構造例を模式的に説明する平面図であり、駆動回路電源入力用配線にフレキシブルプリント基板を実装した状態を示す。本実施例の駆動回路チップＩＣは画素を構成する薄膜トランジスタのドレインに表示データを供給するドレイン線駆動用の駆動回路チップであり、その実装面（絶縁基板と対向する面、回路面、腹面とも呼ばれる）の両短辺側に複数の第１入出力バンプＩ／Ｏ−ＢＵＭＰ、第２入出力バンプＡ−ＢＵＭＰを有している。また、絶縁基板の外縁に位置する長辺の一方には液晶表示パネルの表示領域に接続する複数のドレイン端子ＤＴＭに接続する複数のデータ出力バンプＤ−ＢＵＭＰと複数の電源入力バンプＰ−ＢＵＭＰがそれぞれ複数設けられている。駆動回路チップＩＣの長辺の他方に有してドレイン端子ＤＴＭの下面に有するバンプはダミーバンプである。
【００３４】
図１では、絶縁基板主面に画素をマトリクス状に配置して形成される表示領域が省略されているが、図１に示される駆動回路チップＩＣは、絶縁基板主面の周縁部（Peripheral  Portion，表示領域の外側）に搭載される。駆動回路チップＩＣの長辺の一方は表示領域に対向し、その他方は絶縁基板主面の一辺に対向する。図１に示される上述のドレイン端子ＤＴＭ及びに後述されるその他の配線ＬＬ，ＬＬＰＩは、絶縁基板主面の駆動回路チップＩＣが搭載される搭載部分（Mounting  Portion）の内部からその外側へ向けて延びる。絶縁基板主面の搭載部分は、ここに搭載された駆動回路チップＩＣの実装面（Mounting  Surface）と向き合い、絶縁基板主面に形成されたドレイン端子ＤＴＭ及びに配線ＬＬ，ＬＬＰＩは駆動回路チップＩＣに覆われる夫々の部分において、その実装面に形成された複数のバンプ（ドレイン端子ＤＴＭ、及び配線ＬＬ，ＬＬＰＩに対応するその夫々）に電気的に接続される。
【００３５】
なお、本実施例にて、本発明を特徴付ける先述の第１バンプに対応するバンプＩ／Ｏ−ＢＵＭＰに「入出力バンプ（Input／Output  Bump）」なる名称を付ける理由は、バンプＩ／Ｏ−ＢＵＭＰの夫々が駆動回路チップＩＣへの信号入力及び当該駆動回路チップＩＣからの信号出力のいずれにも用いられ得ることによる。また、このバンプＩ／Ｏ−ＢＵＭＰに結線される絶縁基板上に形成された配線ＬＬも「入出力配線（Input／Output  Wiring  Line）」と記す。
【００３６】
電源入力バンプＰ−ＢＵＭＰにはフレキシブルプリント基板ＦＰＣ２の電源配線ＬＬＰＩが異方性導電膜を介して熱圧着される。第１入出力バンプＩ／Ｏ−ＢＵＭＰは駆動回路チップＩＣの短辺側端縁と平行な直線に関して互い違いに配置されている。絶縁基板上に形成されている入出力配線ＬＬは、絶縁基板主面の搭載部分（駆動回路チップＩＣに覆われる部分）の外側からその一端を通過してその内部に延びる。搭載部分の内部に延在した入出力配線ＬＬの各々（の終端）には、駆動回路チップＩＣの実装面に形成された入出力バンプＩ／Ｏ−ＢＵＭＰの一つに接続される端子部（以降、入出力配線端子部（Input／Output  Wiring  Terminal  Portion）と記す）が設けられる。配線ＬＬは、これに設けられた入出力配線端子部から絶縁基板主面の搭載部分の外側に向けて延びる。
【００３７】
図１に示されるように、駆動回路チップＩＣの右側及び左側の各々にて、その実装面に形成された入出力バンプＩ／Ｏ−ＢＵＭＰは、この駆動回路チップＩＣの一辺（短辺）沿いに並び、その一つおきに当該駆動回路チップＩＣの一辺側に近付けられる。従って、駆動回路チップＩＣの右端及び左端の各々に沿って、入出力バンプＩ／Ｏ−ＢＵＭＰは、千鳥格子状に互い違いに並ぶ。このような入出力バンプＩ／Ｏ−ＢＵＭＰの配置に対応して、絶縁基板主面の搭載部分に形成される入出力配線ＬＬの端子部も、当該搭載部分の右側及び左側の各々の一端沿いに千鳥格子状に互い違いに並ぶ。このため、入出力配線ＬＬの各々は、これに対応する入出力バンプＩ／Ｏ−ＢＵＭＰから搭載部分の一端（例えば、当該入出力配線ＬＬの端子部に最も近い）及びその外側へ向けて引き出されるようにして図１に示される。
【００３８】
図１の左側に並ぶ配線ＬＬは、駆動回路チップＩＣの左側の短辺に沿って並設された第１入出力バンプＩ／Ｏ−ＢＵＭＰ、または第１入出力バンプＩ／Ｏ−ＢＵＭＰとその駆動回路チップＩＣの左短辺側に隣接する第２入出力バンプＡ−ＢＵＭＰに異方性導電膜を介して熱圧着される。同様に、図１の右側の配線ＬＬは駆動回路チップＩＣの右側の短辺に沿って並設される第１入出力バンプＩ／Ｏ−ＢＵＭＰ、または第１入出力バンプＩ／Ｏ−ＢＵＭＰとその駆動回路チップＩＣの右短辺側に隣接する第２入出力バンプＡ−ＢＵＭＰに異方性導電膜を介して熱圧着される。駆動回路チップＩＣの左側に配置された第１入出力バンプＩ／Ｏ−ＢＵＭＰとこれに対応する配線ＬＬ及び駆動回路チップＩＣの右側に配置された第２入出力バンプＩ／Ｏ−ＢＵＭＰとこれに対応する配線ＬＬは、熱圧着ヘッドを駆動回路チップＩＣの上面に当てて行う１回の熱圧着工程により、一括して接合される。
【００３９】
絶縁基板上に形成されている左側の入出力配線ＬＬから駆動回路チップＩＣに入力した表示信号を構成する信号や電圧は当該駆動回路チップＩＣで処理されてデータ出力バンプＤ−ＢＵＭＰからドレイン端子ＤＴＭに出力される。次の駆動回路チップで処理される表示信号を構成する信号や電圧は駆動回路チップＩＣから右側の入出力配線ＬＬに出力され、次の駆動回路チップＩＣに入力する。
【００４０】
図２（ａ）は、図１における左側短辺の入出力配線ＬＬと駆動回路チップＩＣに有する第１入出力バンプと第２入出力バンプの構成を説明する一部拡大平面図である。図２（ａ）における線ＥＧＬは駆動回路チップＩＣのチップ端（上述した駆動回路チップの実装面の一辺）を示し、これに対向する絶縁基板主面のチップ端ＥＧＬから右側は上述した「搭載部分」となる。図２（ｂ）は図２（ａ）のｂ−ｂ’線に沿う断面を、図２（ｃ）は図２（ａ）のｃ−ｃ’線に沿う断面を、図２（ｄ）は図２（ａ）のｄ−ｄ’線に沿う断面を夫々示す。図２及び後に参照する図３，図４，並びに図１４の各々には、夫々に示された絶縁基板ＳＵＢ１及び駆動回路チップＩＣの配置関係を明らかにするために、ｘ，ｙ，ｚの３軸からなる直交座標が示される。図１にて、ｘ方向は駆動回路チップＩＣの左端から右端に至る方向を、ｙ方向は駆動回路チップＩＣの下端から上端に至る方向を、ｚ方向は絶縁基板主面に駆動回路チップＩＣが重なる方向（絶縁基板ＳＵＢ１の厚み方向）を夫々示す。
【００４１】
絶縁基板に形成されている入出力配線ＬＬはメタル（金属）やアロイ（合金）からなり、ＳｉＯ2（酸化珪素）やＳｉＮx（窒化珪素）からなる絶縁膜ＩＮＳにより覆われる。この入出力配線ＬＬは駆動回路チップＩＣの実装面に対向する上述の搭載部分（絶縁基板主面の一部）で終端する。絶縁膜ＩＮＳには、入出力配線ＬＬの終端部分（又はその付近）を露出する開口ＯＰＮ（図２（ａ）に点線で示される）が形成され、この開口にて入出力配線ＬＬに接し且つ絶縁膜ＩＮＳの上面に延びる導体膜により端子部ＬＬＴ（以下、ＬＣＤ端子とも言う）が形成される。図２（ａ）において、この端子部ＬＬＴの平面的な形状は破線で示される。端子部ＬＬＴとなる導体膜は、腐蝕し難いＩＴＯ（Indium−Tin−Oxide）やＩＺＯ（Indium−Zinc−Oxide）等の導電性を有する酸化物で形成するとよい。
【００４２】
図２（ａ）と図２（ｂ）及び図２（ｃ）とを相互に参照して明らかなように、端子部ＬＬＴは、その並設方向に沿って交互に、図２（ｂ）に示される如く絶縁基板主面の搭載部分の一端（チップ端ＥＧＬに対向する部分）から離れ、また図２（ｃ）に示される如く当該搭載部分の一端に近づく。駆動回路チップの実装面における入出力バンプＩ／Ｏ−ＢＵＭＰの位置も、その並設方向に沿い交互に、図２（ｂ）に示される如くチップ端ＥＧＬから離れ、また対する図２（ｃ）に示される如く当該チップ端ＥＧＬに近づく。搭載部分の一端（チップ端ＥＧＬ）から遠ざけられた端子部ＬＬＴに接続する配線ＬＬ（図２（ｂ）参照）は、これとこれに隣接する配線ＬＬ（搭載部分の一端に近付けられた端子部ＬＬＴに接続する，図２（ｃ）参照）との間で、相互の短絡や電気的な干渉（夫々に伝送される信号間に生じる）を避けるために、その幅が狭められている。
【００４３】
なお、本発明による表示装置を特徴付ける構造１として先述された「複数のバンプ」は、本実施例における入出力バンプＩ／Ｏ−ＢＵＭＰに相当し、これに属する第１バンプは、この入出力バンプＩ／Ｏ−ＢＵＭＰの図２（ａ）にてｃ−ｃ’線が付された一群に相当する。なお、図２（ａ）にてｂ−ｂ’線が付された入出力バンプＩ／Ｏ−ＢＵＭＰは、上記複数のバンプの上記第１バンプ以外の他の群に属する一つに相当する。
【００４４】
駆動回路チップＩＣの実装面には、上記ＬＣＤ端子ＬＬＴのそれぞれと接続するためのバンプであるＩ／Ｏ−ＢＵＭＰバンプが形成されている。本実施例では、このＩ／Ｏ−ＢＵＭＰバンプのチップ端ＥＧＬに近い位置にＬＣＤ端子ＬＬＴを有する入出力配線ＬＬと対向する部分にバンプが追加されている。この追加バンプを第２入出力バンプＡ−ＢＵＭＰとし、入出力配線ＬＬの端部に有するバンプを第１入出力バンプＩ／Ｏ−ＢＵＭＰとしている。第１入出力バンプＩ／Ｏ−ＢＵＭＰは正方形で、そのサイズは例えば６０μｍ×６０μｍである。
【００４５】
入出力端子ＬＬの幅：ｙ2（ｙ方向に沿う長さ）は約３０μｍ、ＬＣＤ端子ＬＬＴの幅：ｙ1（ｙ方向に沿う長さ）と長さ：ｘ1（ｘ方向に沿う長さ）はそれぞれ６０μｍ＋α、ＬＣＤ端子ＬＬＴのチップ端ＥＧＬと平行な方向の中心間距離：ｙ(Int)（ｙ方向に沿う長さ）
は５５μｍである。なお、上記の「＋α」は第１入出力バンプＩ／Ｏ−ＢＵＭＰより若干大きいという意味を表す。また、チップ端ＥＧＬと平行な方向（ｙ方向）に沿って隣接し合う一対の第１入出力バンプＩ／Ｏ−ＢＵＭＰのチップ端ＥＧＬと垂直な方向（ｘ方向）に沿う間隔：ｘ(Int)は２５μｍである。これらのサイズはあくまで一例である。以下に記述するサイズも同様に一例である。
【００４６】
第２入出力バンプＡ−ＢＵＭＰのチップ端ＥＧＬと平行な方向の辺の長さ（上記ｙ2）は、３０μｍとして入出力配線ＬＬの幅と略等しい。また、第２入出力バンプＡ−ＢＵＭＰの当該入出力配線ＬＬの長手方向と平行な方向の長さ：ｘ2（ｘ方向に沿う長さ）は、第１入出力バンプＩ／Ｏ−ＢＵＭＰのそれと同じ６０μｍである。また、第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ−ＢＵＭＰとをｘ方向に離間する間隙の長さ（間隔）：ｘdは２０μｍと、当該入出力バンプＩ／Ｏ−ＢＵＭＰのｘ方向の長さ（ｘ1）より短い。第２入出力バンプＡ−ＢＵＭＰは、ｘ方向沿いにこれに隣接する第１入出力バンプＩ／Ｏ−ＢＵＭＰと電気的に接続されているのが望ましい。本実施例では第２入出力バンプＡ−ＢＵＭＰは駆動回路チップＩＣ内部で第１入出力バンプＩ／Ｏ−ＢＵＭＰと電気的に接続されている。バンプＡ−ＢＵＭＰが「第２入出力バンプ」と称される所以は、図２（ｃ）に示されるように端子部ＬＬＴに接し、且つこれに示される第１入出力バンプＩ／Ｏ−ＢＵＭＰと導通されて、端子部ＬＬＴに接続する配線ＬＬと駆動回路チップＩＣとの間の信号伝送に寄与することにある。この第２入出力バンプＡ−ＢＵＭＰは、本発明による表示装置を特徴付ける構造１として先述された「第２バンプ」に相当する。
【００４７】
本実施例のように、前記絶縁基板主面の搭載部分の一端に近付けられた端子部ＬＬＴに接続する第１入出力バンプＩ／Ｏ−ＢＵＭＰの当該一端側に第２入出力バンプＡ−ＢＵＭＰを設けることにより、（１）雰囲気（環境）に変化が生じても第１入出力バンプＩ／Ｏ−ＢＵＭＰと絶縁基板の配線（入出力配線ＬＬ、ＬＣＤ端子ＬＬＴ）との圧着強度が維持される。この利点（１）により、（２）第１入出力バンプＩ／Ｏ−ＢＵＭＰとＬＣＤ端子ＬＬＴとの接続部分の抵抗も低減される。また、第２入出力バンプＡ−ＢＵＭＰをこれに隣接する第１入出力バンプＩ／Ｏ−ＢＵＭＰ（図２（ｃ）参照）と同じ電位とすることにより、（３）当該配線ＬＬで伝送される信号（駆動信号）の波形に歪が生じる確率が抑えられる。
【００４８】
一方、本実施例の変形（Variation）の一つによる平面構造を、図１４（ａ）に図２（ａ）に倣って示す。また、図１４（ａ）に示されたｂ−ｂ’線沿いの断面構造を、図１４（ｂ）に示す。図１４（ｂ）に示された断面構造は、図２（ｃ）と同様に本発明による表示装置の「第１バンプ」に相当する第１入出力バンプＩ／Ｏ−ＢＵＭＰと「第２バンプ」に相当するバンプＡ−ＢＵＭＰとを示すが、後者は図２（ｃ）に示されるそれと異なり、絶縁膜ＩＮＳによりこれと対向する配線ＬＬと電気的に分離されている。従って、図１４（ｂ）に示されるバンプＡ−ＢＵＭＰは「第２入出力バンプ」とならない。図１４に示される本実施例の変形の一つにおいても、バンプＡ−ＢＵＭＰとこれに隣接する第１入出力バンプＩ／Ｏ−ＢＵＭＰ（図１４（ｂ）参照）とは同じ電位に設定される。これにより、（３’）配線ＬＬのバンプＡ−ＢＵＭＰに対向する部分が、これらの間に生じる電位差による電蝕を受け、溶出する可能性もなくなる。従って、配線ＬＬの幅がその不測の電蝕により局所的に狭まることもなくなり、その電気的な抵抗の上昇も抑えられる。
【００４９】
本実施例を適用した表示装置及びその変形を適用した表示装置のいずれにおいても、駆動回路チップＩＣの実装面に形成されたバンプＩ／Ｏ−ＢＵＭＰの当該チップ端ＥＧＬ側に寄せられた一群とその各々に対応する絶縁基板主面上の端子部との接続抵抗が低く且つ安定に保たれるために、その表示不良の発生が防がれ、高品質の画像が表示される。
【実施例２】
【００５０】
図３は図１における左側短辺の入出力配線ＬＬと駆動回路チップＩＣに有する第１入出力バンプと第２入出力バンプの構成を説明する一部拡大平面図である。図３における線ＥＧＬは図２と同様に駆動回路チップＩＣのチップ端を示す。本実施例では、互い違いに配置されたＬＣＤ端子ＬＬＴのうちの駆動回路チップＩＣのチップ端ＥＧＬ側に近い入出力配線ＬＬのＬＣＤ端子ＬＬＴを該駆動回路チップＩＣのチップ端ＥＧＬ側に拡大している。このＬＣＤ端子ＬＬＴのチップ端ＥＧＬと平行な方向の幅は第１入出力バンプＡ−ＢＵＭＰを含む大きさ（カバーする大きさ、以下同様）とされており、チップ端ＥＧＬに垂直な方向の長さは下記する第１入出力バンプＡ−ＢＵＭＰと第２入出力バンプＡ−ＢＵＭＰとを含む大きさである。
【００５１】
そして、駆動回路チップＩＣの実装面には、第１入出力バンプＩ／Ｏ−ＢＵＭＰのチップ端ＥＧＬ側に第２入出力バンプＡ−ＢＵＭＰを追加してある。第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ−ＢＵＭＰの間には２０μｍの間隔を設けている。上記した互い違いに配置されたＬＣＤ端子ＬＬＴのうちの駆動回路チップＩＣのチップ端ＥＧＬ側に近い拡大されたＬＣＤ端子ＬＬＴは、第１入出力バンプＩ／Ｏ−ＢＵＭＰと追加した第２入出力バンプＡ−ＢＵＭＰを含む大きさである。なお、拡大したＬＣＤ端子ＬＬＴを有する入出力配線ＬＬに隣接する入出力配線の幅は相互の短絡を防止するために狭く形成されている。その他の構成は実施例１と同様である。
【００５２】
本実施例によれば、駆動回路チップＩＣに第２入出力バンプＡ−ＢＵＭＰを既存の第１入出力バンプＩ／Ｏ−ＢＵＭＰよりも駆動回路チップＩＣのチップ端側（すなわち、駆動回路チップの周縁側）に追加して設け、これに対応して絶縁基板に形成する入出力配線ＬＬのＬＣＤ端子ＬＬＴを第１入出力バンプＩ／Ｏ−ＢＵＭＰおよび第２入出力バンプＡ−ＢＵＭＰを含む形状とすることによって前記した残留応力が低減され、実施例１と同様の表示不良が低減された高画質の表示装置を提供することができる。
【００５３】
さらに、本実施例では、駆動回路チップＩＣのバンプＩ／Ｏ−ＢＵＭＰの当該チップ端ＥＧＬ側に寄せられた一群に夫々に接続される絶縁基板主面上の端子部ＬＬＴの面積が、当該一群のバンプＩ／Ｏ−ＢＵＭＰ及びその当該チップ端ＥＧＬ側に隣接する他のバンプＡ−ＢＵＭＰの双方に対向し得る大きさであるため、（４）絶縁基板主面上に駆動回路チップＩＣを搭載する際のバンプＩ／Ｏ−ＢＵＭＰと端子部ＬＬＴとの位置合わせの精度が向上する。また、（５）バンプＩ／Ｏ−ＢＵＭＰと端子部ＬＬＴ（絶縁基板側の配線）との電気的な接続裕度も確保される。
【実施例３】
【００５４】
図４は図１における左側短辺の入出力配線ＬＬと駆動回路チップＩＣに有する第１入出力バンプと第２入出力バンプの構成を説明する一部拡大平面図である。本実施例は実施例２における第２入出力バンプＡ’−ＢＵＭＰを第１入出力バンプＡ−ＢＵＭＰと同形状としたものである。本実施例における互い違いに配置されたＬＣＤ端子ＬＬＴのうちの駆動回路チップＩＣのチップ端ＥＧＬ側に近い入出力配線ＬＬのＬＣＤ端子ＬＬＴを該駆動回路チップＩＣのチップ端ＥＧＬ側に拡大し、第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ’−ＢＵＭＰを含んで接続するようにしている。その他の構成は実施例２と同様である。本実施例によっても、前記した残留応力が低減され、実施例１と同様の表示不良が低減された高画質の表示装置を提供することができる。
【００５５】
なお、本発明は上記した各実施例を適宜組み合わせることも含む。また、上記した各実施例では、第１入出力バンプと第２入出力バンプは全て矩形（正方形、長四角形）としているが、これに代えて円形でも、その他多角形などでもよい。そして、駆動回路チップを絶縁基板のＬＣＤ端子に異方性導電膜を介して接着するとき、第１入出力バンプと第２入出力バンプの間にも異方性導電膜が入り込むことで接着面積が大きくなる。これにより、第１入出力バンプＩ／Ｏ−ＢＵＭＰをこれに対応する端子部ＬＬＴに接合する異方性導電膜に加わる応力が緩和される。
【００５６】
次に、本発明を実際の表示装置における駆動回路チップの実装に適用した具体的な例を説明する。
【００５７】
図５は図１に示した駆動回路チップの右側短辺に対応する入出力配線と駆動回路チップの一実装例の要部を拡大した平面図である。図５に示した具体例では、絶縁基板に形成される入出力配線ＬＬは図５の右上の部分では短辺に対して斜行している。駆動回路チップＩＣは図２の実施例で説明した第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ−ＢＵＭＰを有しているものである。但し、入出力配線ＬＬが斜行している図５の右上の部分（図示しないが左上の部分も同様、ここでは右上の部分についてのみ説明する）では、隣接する入出力配線ＬＬ同士が接近している。このように駆動回路チップＩＣのチップ端ＥＧＬに対して斜めに延びる配線ＬＬが並ぶ領域において、その配線ＬＬの一つに第２入出力バンプＡ−ＢＵＭＰ又はその等価物（当該一つの配線と電気的に絶縁される）を対向させると、当該一つの配線に隣接する他の配線に近付き又はこの一部にも対向し得る。従って、この隣接する他の配線が絶縁膜で覆われて、第２入出力バンプＡ−ＢＵＭＰ又はその等価物と電気的に分離されても、これらの間には当該絶縁膜を介して電位差が生じ、当該隣接する他の配線の電蝕による溶出が生じ得る。従って、図５の右上の部分には、第２入出力バンプＡ−ＢＵＭＰが設けられない。
【００５８】
図６は図１に示した駆動回路チップの右側短辺に対応する入出力配線と駆動回路チップの他の実装例の要部を拡大した平面図である。図６に示した具体例では、絶縁基板に形成される入出力配線ＬＬは駆動回路チップＩＣの短辺に対して垂直に延びる。駆動回路チップＩＣは図２の実施例で説明した第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ−ＢＵＭＰを有しているものを実装した場合と、図４の実施例で説明した第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ’−ＢＵＭＰを有しているものを実装した場合の両方を示している。なお、第２入出力バンプＡ−ＢＵＭＰと区別するために第２入出力バンプＡ’−ＢＵＭＰに対応する矩形のパターンには斜線を施していない。
【００５９】
図６に示したような入出力配線ＬＬを有する絶縁基板に第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ−ＢＵＭＰを有する駆動回路チップＩＣ、または第１入出力バンプＩ／Ｏ−ＢＵＭＰと第２入出力バンプＡ’−ＢＵＭＰを有している駆動回路チップＩＣを実装する場合、駆動回路チップＩＣの短辺側に沿って互い違いに配置されたＬＣＤ端子ＬＬＴのチップ端に近いＬＣＤ端子ＬＬＴの全てに第２入出力バンプＡ−ＢＵＭＰ、または第２入出力バンプＡ’−ＢＵＭＰを設けることができる。
【００６０】
図７は本発明を液晶表示装置に適用した場合の絶縁基板への駆動回路チップを含む各部材の実装状態を説明する要部斜視図である。図７において、液晶表示パネルは一方の絶縁基板である第１の基板ＳＵＢ１と他方の絶縁基板である第２の基板ＳＵＢ２の貼り合わせ間隙に液晶層を封止して構成されている。この例では、第１の基板ＳＵＢ１の内面には薄膜トランジスタを有する多数の画素をマトリクス配列した表示領域が形成され、第２の基板ＳＵＢ２の上記表示領域に対向する内面には多色のカラーフィルタが形成されている。また、第１の基板ＳＵＢ１と第２の基板ＳＵＢ２の各表面には偏光板ＰＯＬ１、ＰＯＬ２が積層されている（図７には、偏光板ＰＯＬ２のみを示す）。
【００６１】
図７における前記実施例あるいは具体例の図面の参照符号と同一参照符号は同一機能部分に対応する。液晶表示装置は、液晶表示パネルを構成する一方の絶縁基板である第１の基板ＳＵＢ１にゲート線駆動用の駆動回路チップＩＣ１と、ドレイン線駆動用の駆動回路チップＩＣ２（前記した本発明に係る駆動回路チップＩＣに相当）をＣＯＧ方式で実装している。これらの駆動回路チップＩＣ１、ＩＣ２に接続する外部回路と搭載するフレキシブル基板ＦＰＣ１，ＦＰＣ２は上記第１の基板ＳＵＢ１の端縁から同図の太矢印で示したように当該基板ＳＵＢ１の裏面に折り込まれる。これにより、液晶パネルの額縁を大幅に狭くすることができる。
【００６２】
ゲート線駆動用の駆動回路チップＩＣ１には、図示しない外部信号源に接続するフレキシブルプリント基板ＦＰＣ１から走査信号が印加され、表示領域から引き出されているゲート線ＧＴＭにゲート信号を供給する。このゲート信号の走査で選択されたゲート線に接続する薄膜トランジスタにドレイン線駆動用の駆動回路チップＩＣ２からドレイン線ＤＴＭを通して供給される表示データで対応する画素が点灯されて画像を表示する。
【００６３】
図８は液晶表示装置の等価回路例を示すブロック図である。この液晶表示パネルの表示領域ＡＲの下側に複数のドレイン線駆動用の駆動回路チップＩＣ２からなる映像信号線駆動回路ＤＤＲが配置され、側面側にゲート線駆動用の複数の駆動回路チップＩＣ１からなる走査信号線駆動回路ＧＤＲ、およびコントローラ部と電源部を搭載したインターフェース基板Ｉ／Ｆを有している。インターフェース基板Ｉ／Ｆからの各種信号や電圧は前記したフレキシブルプリント基板ＦＰＣ１、ＦＰＣ２を介して走査信号線駆動回路ＧＤＲと走査信号線駆動回路ＧＤＲに与えられる。
【００６４】
アクティブ素子である薄膜トランジスタＴＦＴは隣接する２本のゲート線ＧＬの交差領域内に配置され、そのドレイン電極とゲート電極は、それぞれドレイン線ＤＬ、ゲート線ＧＬに接続されている。ＧＴＭはゲート線引出し配線（Ｇ−１，Ｇ０，Ｇ１，Ｇ２，・・Ｇｅｎｄ，Ｇｅｎｄ＋１）、ＤＴＭ（ＤｉＲ，ＤｉＧ，ＤｉＢ，・・Ｄｉ＋１Ｒ，Ｄｉ＋１Ｇ，Ｄｉ＋１Ｂ，・・）はドレイン線引出し配線、Ｃａｄｄは保持容量を示す。
【００６５】
図９はアクティブ・マトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。液晶表示装置は本体コンピュータ（図８のＨＯＳＴ）からの表示信号とクロック信号を含む制御信号を受けて液晶パネルＰＮＬに画素データ、各種クロック信号、各種の駆動電圧を印加するインターフェース回路を搭載したインターフェース基板Ｉ／Ｆを備えている。
【００６６】
インターフェース回路Ｉ／Ｆは、タイミングコンバータＴＣＯＮを備えた表示制御装置と電源回路を有し、表示制御装置は液晶パネルに表示信号から生成した表示データを転送するデータバス、ドレイン線駆動用の駆動回路チップ（図９ではドレインドライバと表記）が表示データを取り込むためのクロック、該ドレイン線駆動用の駆動回路チップが液晶駆動信号を切り替えるためのクロック、ゲート線駆動用の駆動回路チップ（図９ではゲートドライバと表記）を駆動するフレーム開始指示信号とゲートクロックなどのタイミング信号を液晶表示パネル（図９では液晶パネルと表記）ＰＮＬに出力する。
【００６７】
また、電源回路は正極階調電圧生成回路と負極階調電圧生成回路、対向電極電圧生成回路、ゲート用電圧生成回路で構成される。本体コンピュータからの表示信号と制御信号を受け取るインターフェース基板Ｉ／Ｆは、１画素単位、つまり赤（Ｒ）、緑（Ｇ）、青（ｂ）の各データ１つを組にして単位時間に１画素分をドレイン線駆動用の駆動回路チップ（ドレインドライバ）に転送する。
【００６８】
単位時間の基準になるクロック信号は本体コンピュータＨＯＳＴから液晶表示装置に送られる。具体的には、例えば１０２４×７６８画素の液晶表示装置では、通常は６５ＭＨｚの周波数が用いられる。液晶表示パネルＰＮＬの構成としては、表示画面を基準に、横方向にドレイン線駆動用の駆動回路チップを置き、このドレイン線駆動用の駆動回路チップを薄膜トランジスタＴＦＴのドレイン線の引出し配線（ＤＴＭ）に接続して液晶を駆動するための電圧を供給する。また、ゲート線にはゲート線駆動用の駆動回路チップの引出し配線（ＧＴＭ）を接続し、ある一定時間（１水平動作時間）、薄膜トランジスタＴＦＴのゲートに電圧を供給する。
【００６９】
タイミングコンバータＴＣＯＮは半導体チップにより構成され、本体コンピュータＨＯＳＴからの表示信号と各種制御信号を受取り、これを基にドレイン線駆動用の駆動回路チップ、ゲート線駆動用の駆動回路チップへ必要な表示データと動作クロックを出力する。なお、この例では、１画素分のデータ線は１８ビット（Ｒ，Ｇ，Ｂ各６ビット）である。
【００７０】
この構成では、本体コンピュータＨＯＳＴから液晶表示装置のタイミングコンバータＴＣＯＮへは、低電圧振幅差動信号である、所謂ＬＶＤＳで信号伝送を行う。タイミングコンバータＴＣＯＮからドレイン線駆動用の駆動回路チップへはＣＭＯＳレベルの信号で伝送を行うが、この場合、６５ＭＨｚの画素クロックを供給することが困難なので、３２．５ＭＨｚのクロックの立上がりと立下がりの両エッジに同期して表示データの伝送を行う。
【００７１】
ゲート線駆動用の駆動回路チップへは１水平時間毎に薄膜トランジスタＴＦＴのゲート線に電圧を供給するように水平同期信号および表示タイミング信号（ディスプレイタイミング信号）に基づき、１水平時間周期のパルスを与える。１フレーム時間単位では第１ライン目からの表示になるよう、垂直同期信号を基にフレーム開始指示信号も与える。
【００７２】
電源回路の正極階調電圧生成回路と負極階調電圧生成回路は、同じ液晶に長時間同じ電圧が加わらないように、ある一定の時間毎に液晶に与える電圧を交流化するための基準電圧を生成する。実際の交流化は、ドレイン線駆動用の駆動回路チップ内で正極階調電圧と負極階調電圧を切り替えて使用することで行われる。なお、ここで言う交流化とは、対向電極電圧を基準に、ドレイン線駆動用の駆動回路チップへ与える電圧を一定時間毎に正電圧側／負電圧側に変化させることである。ここでは、この交流化の周期を１フレーム時間単位で行っている。
【００７３】
この液晶表示パネルにＣＯＧ方式で駆動回路チップを上記した各実施例で説明した追加バンプを設けて異方性導電膜を介して絶縁基板（第１の基板ＳＵＢ１）に実装することで、駆動回路チップの加熱圧着、あるいはフレキシブルプリント基板の加熱圧着に起因する残留応力が分散され、接続抵抗が安定化されて表示不良の発生が抑制された高画質の表示装置を提供することができる。
【００７４】
図１０は本発明に係る追加バンプを備えた駆動回路チップを実装した液晶表示パネルの平面図である。液晶表示パネルＰＮＬは、アクティブ・マトリクス基板である第１の基板ＳＵＢ１と通常はカラーフィルタを有するカラーフィルタ基板である第２の基板ＳＵＢ２の貼り合わせ間隙に液晶層を封入して構成される。
【００７５】
第１の基板ＳＵＢ１は第２の基板ＳＵＢ２よりも外形が若干大きく、第１の基板ＳＵＢ１からはみ出した周辺に駆動回路チップ（ゲート線駆動用の駆動回路チップＩＣ１、ドレイン線駆動用の駆動回路チップＩＣ２）がフリップチップ実装方式で直接実装されている。これらの各駆動回路チップは、アクティブ素子として薄膜トランジスタを用いたものでは、薄膜トランジスタのゲート線の引出し配線に接続するゲート線駆動用の駆動回路チップ（ゲートドライバ）とドレイン線の引出し配線に接続するドレイン線駆動用の駆動回路チップ（ドレインドライバ）とからなる。
【００７６】
そして、これら駆動回路チップに表示のための各種信号を供給するためのフレキシブルプリント基板ＦＰＣ１とＦＰＣ２が配置されている。フレキシブルプリント基板ＦＰＣ１とＦＰＣ２は、液晶表示パネルの近傍に設けたインターフェース基板ＰＣＢに接続している。インターフェース基板ＰＣＢは本体コンピュータなどの外部信号源からの表示信号を液晶表示装置のための表示信号に変換するためのタイミングコンバータ等、各種半導体回路チップやその他の電子回路素子が前記したように搭載されている。
【００７７】
図１０において、第１の基板ＳＵＢ１の一縁（図では下縁、長手方向辺）にドレイン線駆動用の駆動回路チップ側のフレキシブルプリント基板ＦＰＣ２が取り付けられ、その開口部ＨＯＰの配列に沿って液晶表示パネルＰＮＬの裏側に折り込まれる。また、左縁（図では左縁、短手方向辺）にゲート線駆動用の駆動回路チップ側のフレキシブルプリント基板ＦＰＣ１が取り付けられ、そのコネクタＣＴ３とインターフェース基板ＰＣＢのコネクタＣＴＲ３およびドレイン線側のフレキシブルプリント基板ＦＰＣ２のコネクタＣＴ４と接続するコネクタＣＴＲ４とが結合される。
【００７８】
また、インターフェース基板ＰＣＢには、ホストコンピユータなどの外部信号源からの信号を接続するインターフェースコネクタＣＴ１、タイミングコンバータＴＣＯＮ等が取り付けられる。本構成例では、前記したようなＬＶＤＳ方式のデータ伝送方式を採用しているが、この場合に必要となる受信側信号変換器（ＬＶＤＳ−Ｒ）はタイミングコンバータＴＣＯＮと同一のチップで一体化する方法を採ることで、インターフェース基板上の実装面積を低減している。
【００７９】
なお、液晶表示パネルＰＮＬの裏面側（第１の基板ＳＵＢ１の表面）と表示面側（第２の基板ＳＵＢ２の表面）には下偏光板および上偏光板が積層されている。図１０では上偏光板ＰＯＬ１のみが図示されている。そして、上偏光板ＰＯＬ１の内方に表示領域ＡＲが形成される。
【００８０】
第１の基板ＳＵＢ１の左辺と下辺の周縁には前記アクティブ素子に表示データを供給する多数の引出し配線、およびフレキシブルプリント基板ＦＰＣ１とＦＰＣ２を介して外部から入力する表示のための各種信号を接続する多数の入力配線が形成されており、前記実施例で説明したように、上記駆動回路チップＩＣ１とＩＣ２の各バンプを上記入力配線と出力配線に異方性導電膜を介して、ＦＣＡ実装で接続している。図中、ＦＧＰはフレームグランドパッド、ＦＨＬは位置合わせ穴である。
【図面の簡単な説明】
【００８１】
【図１】液晶表示パネルの一方の基板の端縁に実装される本実施例の駆動回路チップ周りの配置構造例を模式的に説明する平面図である。
【図２】本発明の実施例１を特徴付ける平面構造及び断面構造を、図１における絶縁基板主面に搭載された駆動回路チップの左側を部分的に拡大して示す平面図及び断面図である。
【図３】本発明の実施例２を特徴付ける平面構造を、図１における絶縁基板主面に搭載された駆動回路チップの左側を部分的に拡大して示す平面図である。
【図４】本発明の実施例３を特徴付ける平面構造を、図１における絶縁基板主面に搭載された駆動回路チップの左側を部分的に拡大して示す平面図である。
【図５】図１に示した駆動回路チップの右側短辺に対応する入出力配線と駆動回路チップの一実装例の要部を拡大した平面図である。
【図６】図１に示した駆動回路チップの右側短辺に対応する入出力配線と駆動回路チップの他の実装例の要部を拡大した平面図である。
【図７】本発明を液晶表示装置に適用した場合の絶縁基板への駆動回路チップを含む各部材の実装状態を説明する要部斜視図である。
【図８】液晶表示装置の等価回路例を示すブロック図である。
【図９】アクティブ・マトリクス型の液晶表示装置における駆動回路の構成例を説明するブロック図である。
【図１０】本発明に係る追加バンプを備えた駆動回路チップを実装した液晶表示パネルの平面図である。
【図１１】液晶表示パネルの一方の基板の端縁に実装される駆動回路チップ周りの配置構造例を模式的に説明する平面図である。
【図１２】図１１に示した駆動回路電源入力用配線にフレキシブルプリント基板を実装した状態を示す平面図である。
【図１３】実装した駆動回路チップの圧着面における残留応力の説明図である。
【図１４】本発明の実施例１の一変形を特徴付ける平面構造及び断面構造を、図１における絶縁基板主面に搭載された駆動回路チップの左側を部分的に拡大して示す平面図及び断面図である。
【符号の説明】
【００８２】
ＩＣ・・・・駆動回路チップ、Ｉ／Ｏ−ＢＵＭＰ・・・・第１入出力バンプＩ／Ｏ−ＢＵＭＰ、Ａ−ＢＵＭＰ・・・・第２入出力バンプ、ＤＴＭ・・・・ドレイン端子、Ｄ−ＢＵＭＰ・・・・データ出力バンプ、Ｐ−ＢＵＭＰ・・・・電源入力バンプ、ＬＬ・・・・入出力配線、ＬＬＴ・・・・入出力端子部（ＬＣＤ端子）、ＥＧＬ・・・・チップ端、ＦＰＣ１，ＦＰＣ２・・・・フレキシブルプリント基板、ＬＬＰＩ・・・・電源配線、ＳＵＢ１・・・・第１の基板、ＳＵＢ２・・・・第２の基板。
【図１】
2005062582.tif 000003
【図２】
2005062582.tif 000004
【図３】
2005062582.tif 000005
【図４】
2005062582.tif 000006
【図５】
2005062582.tif 000007
【図６】
2005062582.tif 000008
【図７】
2005062582.tif 000009
【図８】
2005062582.tif 000010
【図９】
2005062582.tif 000011
【図１０】
2005062582.tif 000012
【図１１】
2005062582.tif 000013
【図１２】
2005062582.tif 000014
【図１３】
2005062582.tif 000015
【図１４】
2005062582.tif 000016