(57)【要約】【課題】ＣＤＭＡ移動通信システムの移動端末において、基地局からのパイロット信号を逆拡散してフレームタイミングの同期やマルチパスの検出を行うパスサーチ回路に関し、パスサーチに要する時間を短縮し、消費電力の低減化を図る。【解決手段】拡散コード生成器３は、線型帰還シフトレジスタ１が出力する現在の拡散コードａｉ＋１を入力して６チップ分まで先の拡散コードａｉ＋２〜ａｉ＋７を生成し、７チップ分の拡散コードａｉ＋１〜ａｉ＋７を、ｉ値を０から１ずつ順に昇順させながら並列出力する。乗算器４ｊ（但し、ｊ＝１、２、・・・７）は、拡散コード生成器３の出力端子３ｊに出力される拡散コードａｉ＋ｊと入力信号ｘｋとを乗算する。累積加算器５ｊは、乗算器４ｊの出力Ｂｊの累積加算を行う。【選択図】    図１
2005033298.tif 000002
【特許請求の範囲】
【請求項１】
所望の拡散コード列と、該所望の拡散コード列を１チップ分ずつ前方向にずらした複数の拡散コード列を、各拡散コード列の拡散コードが１個ずつ順に出力されるように、並列出力する拡散コード生成部と、該拡散コード生成部が順に並列出力する複数の拡散コードをそれぞれ同一チップの入力信号に乗算する乗算部と、該乗算部の出力を拡散コード列ごとに累積加算する累積加算部を有することを特徴とするパスサーチ回路。
【請求項２】
前記拡散コード生成部は、前記所望の拡散コード列の拡散コードを生成する線型帰還シフトレジスタと、該線型帰還シフトレジスタが出力する拡散コードを元に複数チップ分まで先の拡散コードを生成し、前記所望の拡散コード列と、前記所望の拡散コード列を１チップ分ずつ前方向にずらした複数の拡散コード列を、各拡散コード列の拡散コードが１個ずつ順に出力されるように、並列出力する拡散コード生成器を有することを特徴とする請求項１記載のパスサーチ回路。
【請求項３】
前記線型帰還シフトレジスタが出力する拡散コードのうち、所定の拡散コードを保持するレジスタと、前記拡散コード生成器が出力する拡散コード又は前記レジスタが保持する拡散コードを選択して前記乗算部に与えるセレクタを有することを特徴とする請求項２記載のパスサーチ回路。
【請求項４】
相関の最大値が設定した上限値に達した時、又は、前記累積加算を実行する入力信号のサンプル数が設定したサンプル数に達した時に、逆拡散を終了させる回路を有することを特徴とする請求項１記載のパスサーチ回路。
【請求項５】
前記複数の拡散コードを同一チップの入力信号に乗算する工程を時分割で行うための回路を備えていることを特徴とする請求項１記載のパスサーチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式の移動通信システムの移動端末において、基地局からのパイロット信号を逆拡散して、フレームタイミングの同期やマルチパスの検出を行うパスサーチ回路に関する。
【０００２】
近年のＣＤＭＡ移動通信システムでは、音声データのみならず、文書データや画像データの通信も行われ、扱われるデータ量が著しく増加する傾向にある。また、移動端末の小型化も要求されている。これらに対応するためには、移動端末に搭載するＬＳＩの低消費電力化とチップ面積の縮小化を図る必要がある。パスサーチ回路についても、低消費電力化と、これを搭載するチップの面積の縮小化を図ることができるものであることが要求される。
【０００３】
【従来の技術】
従来のパスサーチ回路では、受信したパイロット信号に対して移動端末側で特定した基地局番号の拡散コードを用い、セルサーチ処理により特定したフレーム先頭より前後或る一定の範囲で１サンプルずつ順次シフトしながら逆拡散を行い、相関を求めるということが行われている。この動作を式で表すと、数１に示すようになる。
【０００４】
【数１】
2005033298.tif 000003
【０００５】
但し、Ｆ（ｘ）は相関、ｎは逆拡散開始ポイントの数、ａは拡散コード、ｘはフレーム先頭からの入力信号、ｍは逆拡散を行うサンプル数である。
【０００６】
【特許文献１】特開２００２−３５９５７６号公報
【特許文献２】特開２００１−１６８７６８号公報
【特許文献３】特開２０００−８２９７３号公報
【０００７】
【発明が解決しようとする課題】
図３１は数１に示す演算を行う従来のパスサーチ回路が有する問題点を説明するための図である。図３１中、Ｋ１は相関Ｆ１（ｘ）を算出する工程、Ｋ２は相関Ｆ２（ｘ）を算出する工程、Ｋ３は相関Ｆ３（ｘ）を算出する工程、Ｋｎ−１は相関Ｆｎ−１（ｘ）を算出する工程、Ｋｎは相関Ｆｎ（ｘ）を算出する工程を示している。
【０００８】
すなわち、数１に示す演算を行う従来のパスサーチ回路では、相関Ｆ１（ｘ）〜Ｆｎ（ｘ）を求めるのに必要とする時間は、最初の逆拡散開始ポイントＰ１から最後の逆拡散開始ポイントＰｎの演算が開始されるまでの時間Ｔｎとｍ個のサンプルについて逆拡散に要する時間Ｔｍの和Ｔｎ＋Ｔｍとなる。したがって、逆拡散の開始ポイントの範囲を広げると、すなわち、逆拡散の開始ポイントの数ｎを増やすと、パスサーチに要する時間が長くなってしまう。
【０００９】
また、逆拡散の開始ポイントの数ｎを増やすと、逆拡散のための演算ブロック数が増加すると共に、逆拡散を行うための拡散コードもｎ個前の分まで保持しておくことが必要となる。このため、回路規模が増大し、パスサーチ回路を搭載するチップのサイズの増大を招いてしまう。
【００１０】
このように、数１に示す演算を行う従来のパスサーチ回路では、逆拡散の開始ポイントの数ｎを増やすと、パスサーチに要する時間が長くなると共に、回路規模の増大によるチップサイズの増大を招き、消費電力の増大とコストアップを招いてしまうという問題点があった。
【００１１】
本発明は、かかる点に鑑み、ＣＤＭＡ方式の移動通信システムで使用する移動端末の受信回路を構成するパスサーチ回路であって、パスサーチに要する時間を短縮し、消費電力の低減化を図ることができるパスサーチ回路と、パスサーチに要する時間を短縮し、消費電力の低減化を図ることができると共に、回路規模を縮小することができるパスサーチ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
本発明のパスサーチ回路は、所望の拡散コード列と、該所望の拡散コード列を１チップ分ずつ前方向にずらした複数の拡散コード列を、各拡散コード列の拡散コードが１個ずつ順に出力されるように、並列出力する拡散コード生成部と、該拡散コード生成部が順に並列出力する複数の拡散コードをそれぞれ同一チップの入力信号に乗算する乗算部と、該乗算部の出力を拡散コード列ごとに累積加算する累積加算部を有するというものである。
【００１３】
本発明によれば、複数のサンプル列についての相関演算を並行して同時ないし略同時に行うことができ、相関を得るに必要な時間は、逆拡散の開始ポイントの数に関係なく、１サンプル列のサンプル数で決定される。
【００１４】
【発明の実施の形態】
以下、図１〜図３０を参照して、本発明の第１実施形態〜第４実施形態について説明する。
【００１５】
（第１実施形態・・図１〜図６）
図１は本発明の第１実施形態の要部を示す回路図である。本発明の第１実施形態は、サンプル列の数を７、すなわち、発生させる拡散コード列の数を７とするものである。
【００１６】
図１中、１はクロックＣＫ及び初期値を入力して拡散コードを生成する線型帰還シフトレジスタである。線型帰還シフトレジスタ１は、フリップフロップをリング状に結合し、クロックＣＫが入力されるごとに内部の値が更新されていく構造になっている。
【００１７】
２は線型帰還シフトレジスタ１に与える初期値を記憶する初期値記憶回路であり、初期値記憶回路２から１つの初期値が選択されて線型帰還シフトレジスタ１に転送される。なお、拡散コードは基地局ごとに割り当てられているため、セルサーチにより特定したコード番号の拡散コードを生成する必要があり、このために必要な初期値が初期値記憶回路２に記憶される。
【００１８】
３は線型帰還シフトレジスタ１が出力する現在の拡散コードａｉ＋１を入力して、６チップ分まで先の拡散コードａｉ＋２〜ａｉ＋７を生成して、７チップ分の拡散コードａｉ＋１〜ａｉ＋７を、ｉ値を０から１ずつ順に昇順させながら並列出力する拡散コード生成器、３１〜３７は拡散コードａｉ＋１〜ａｉ＋７が並列出力される出力端子である。なお、本発明の第１実施形態では、線型帰還シフトレジスタ１と初期値記憶回路２と拡散コード生成器３とで拡散コード生成部が構成されている。
【００１９】
図２は拡散コード生成器３が出力する拡散コードａｉ＋１〜ａｉ＋７の変化を示す図である。すなわち、拡散コード生成器３からは、拡散コード列ａ１〜ａｍと、拡散コード列ａ１〜ａｍを１チップ分ずつ前方向にずらした６列の拡散コード列ａ２〜ａｍ＋１、・・・、ａ７〜ａｍ＋６の合計７列の拡散コードａ１〜ａｍ、・・・、ａ７〜ａｍ＋６が並列出力される。
【００２０】
また、図１中、４１〜４７は乗算部を構成する乗算器であり、乗算器４ｊ（但し、ｊ＝１、２、・・・７であり、以下、同様である。）は拡散コード生成器３の出力端子３ｊに出力される拡散コードａｉ＋ｊと入力信号（パスサーチのための逆拡散の対象となる信号）ｘｋとを乗算するものである。図３は乗算器４１〜４７の出力Ｂ１〜Ｂ７の変化を示す図である。
【００２１】
また、図１中、５１〜５７は累積加算部を構成する累積加算器であり、累積加算器５ｊは乗算器４ｊの出力Ｂｊを累積加算するものである。６は累積加算器５１〜５７の出力ΣＢ１〜ΣＢ７を記憶するメモリである。図４は累積加算器５１〜５７の出力ΣＢ１〜ΣＢ７を示す図である。
【００２２】
図５は累積加算器５ｊの構成例を示す回路図である。図５中、７ｊは加算器、８ｊは加算器７ｊの出力を格納するレジスタであり、加算器７ｊは、乗算器４ｊの出力Ｂｊとレジスタ８ｊの格納値（初期値は０）を加算することにより、乗算器４ｊの出力Ｂｊを累積加算する。
【００２３】
図６は本発明の第１実施形態の効果を説明するための図であり、パスサーチの相関を得るに必要な時間を示しており、図６Ａは数１に示す演算を行う従来のパスサーチ回路の場合、図６Ｂは本発明の第１実施形態の場合である。
【００２４】
すなわち、パスサーチの相関を得るに必要な時間は、数１に示す演算を行う従来のパスサーチ回路では、最初の逆拡散開始ポイントＰ１から最後の逆拡散開始ポイントＰ７の演算が開始されるまでの時間Ｔ７と１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍの和Ｔ７＋Ｔｍとなるが、本発明の第１実施形態の場合には、１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍで足りる。
【００２５】
以上のように、本発明の第１実施形態によれば、７列のサンプル列についての相関演算を並行して同時に行うことができるように構成したことにより、相関ΣＢ１〜ΣＢ７を得るに必要な時間は、逆拡散の開始ポイントの数に関係なく、１サンプル列のサンプル数で決定されることになるので、パスサーチに要する時間を短縮することができ、パスサーチ回路を搭載するチップの消費電力の低減化を図ることができる。
【００２６】
（第２実施形態・・図７〜図１３）
図７は本発明の第２実施形態の要部を示す回路図である。本発明の第２実施形態は、サンプル列の数を１４、すなわち、発生させる拡散コード列の数を１４とするものである。
【００２７】
図７中、９はクロックＣＫ及び初期値を入力して拡散コードを生成する線型帰還シフトレジスタである。線型帰還シフトレジスタ９は、フリップフロップをリング状に結合し、クロックＣＫが入力されるごとに内部の値が更新されていく構造になっている。１０は線型帰還シフトレジスタ９に与える初期値を記憶する初期値記憶回路であり、初期値記憶回路１０から１つの初期値が選択されて線型帰還シフトレジスタ９に転送される。
【００２８】
１１はクロックＣＫ及び初期値を入力して拡散コードを生成する線型帰還シフトレジスタである。線型帰還シフトレジスタ１１は、フリップフロップをリング状に結合し、クロックＣＫが入力されるごとに内部の値が更新されていく構造になっている。１２は線型帰還シフトレジスタ１１に与える初期値を記憶する初期値記憶回路であり、初期値記憶回路１２から１つの初期値が選択されて線型帰還シフトレジスタ１１に転送される。
【００２９】
１３は入力信号ｘｋ及び線型帰還シフトレジスタ９が出力する拡散コードを入力して後述するように相関ΣＢ１〜ΣＢ７を演算する相関演算部、１４は入力信号ｘｋ及び線型帰還シフトレジスタ１１が出力する拡散コードを入力して後述するように相関ΣＢ８〜ΣＢ１４を演算する相関演算部、１５は相関演算部１３が出力する相関ΣＢ１〜ΣＢ７及び相関演算部１４が出力するΣＢ８〜ΣＢ１４を記憶するメモリである。
【００３０】
図８は相関演算部１３の構成を示す回路図である。図８中、１７は線型帰還シフトレジスタ９が出力する現在の拡散コードａｉ＋１を入力して６チップ分まで先の拡散コードａｉ＋２〜ａｉ＋７を生成し、７チップ分の拡散コードａｉ＋１〜ａｉ＋７を、ｉ値を０から１ずつ順に昇順させながら並列出力する拡散コード生成器、１７１〜１７７は拡散コードａｉ＋１〜ａｉ＋７が並列出力される出力端子である。
【００３１】
１８１〜１８７は乗算部を構成する乗算器であり、乗算器１８ｊは拡散コード生成器１７の出力端子１７ｊに出力される拡散コードａｉ＋ｊと入力信号ｘｋとを乗算するものである。１９１〜１９７は累積加算部を構成する累積加算器であり、累積加算器１９ｊは乗算器１８ｊの出力Ｂｊを累積加算するものである。
【００３２】
図９は相関演算部１４の構成を示す回路図である。図９中、２０は線型帰還シフトレジスタ１１が出力する拡散コードａｉ＋８を入力して、現在の拡散コードａｉ＋１の８チップ分〜１３チップ分まで先の拡散コードａｉ＋９〜ａｉ＋１４を生成し、７チップ分の拡散コードａｉ＋８〜ａｉ＋１４を、ｉ値を０から１ずつ順に昇順させながら並列出力する拡散コード生成器、２０１〜２０７は拡散コードａｉ＋８〜ａｉ＋１４が出力される出力端子である。
【００３３】
２１１〜２１７は乗算部を構成する乗算器であり、乗算器２１ｊは拡散コード生成器２０の出力端子２０ｊに出力される拡散コードａｉ＋７＋ｊと入力信号ｘｋとを乗算する乗算器、２２１〜２２７は累積加算部を構成する累積加算器であり、累積加算器２２ｊは乗算器２１ｊの出力Ｂ７＋ｊを累積加算するものである。
【００３４】
なお、本発明の第２実施形態では、線型帰還シフトレジスタ９、１１と初期値記憶回路１０、１２と拡散コード生成器１７、２０とで拡散コード生成部が構成されている。
【００３５】
図１０は拡散コード生成器１７、２０が出力する拡散コードａｉ＋１〜ａｉ＋１４の変化を示す図である。すなわち、拡散コード生成器１７、２０からは、拡散コード列ａ１〜ａｍと、拡散コード列ａ１〜ａｍを１チップ分ずつ前方向にずらした１３列の拡散コード列ａ２〜ａｍ＋１、・・・、ａ１４〜ａｍ＋１３の合計１４列の拡散コードａ１〜ａｍ、・・・、ａ１４〜ａｍ＋１３が並列出力される。このような拡散コードａ１〜ａｍ、・・・、ａ１４〜ａｍ＋１３が生成できるように線型帰還シフトレジスタ９、１１の初期値が設定される。
【００３６】
したがって、乗算器１８１〜１８７、２１１〜２１７の出力Ｂ１〜Ｂ１４は図１１に示すように変化し、累積加算器１９１〜１９７、２２１〜２２７の出力ΣＢ１〜ΣＢ１４は図１２に示すようになる。なお、拡散コードは基地局ごとに割り当てられているため、セルサーチにより特定したコード番号の拡散コードを生成する必要があり、このために必要な初期値が初期値記憶回路１０、１２に記憶されることになる。
【００３７】
図１３は本発明の第２実施形態の効果を説明するための図であり、パスサーチの相関を得るに必要な時間を示しており、図１３Ａは数１に示す演算を行う従来のパスサーチ回路の場合、図１３Ｂは本発明の第２実施形態の場合である。
【００３８】
すなわち、パスサーチの相関を得るに必要な時間は、数１に示す演算を行う従来のパスサーチ回路では、最初の逆拡散開始ポイントＰ１から最後の逆拡散開始ポイントＰ１４の演算が開始されるまでの時間Ｔ１４と１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍの和Ｔ１４＋Ｔｍとなるが、本発明の第２実施形態の場合には、１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍで足りる。
【００３９】
以上のように、本発明の第２実施形態によれば、１４列のサンプル列についての相関演算を並行して同時に行うことができるように構成したことにより、相関ΣＢ１〜ΣＢ１４を得るに必要な時間は、逆拡散の開始ポイントの数に関係なく、１サンプル列のサンプル数で決定されることになるので、パスサーチに要する時間を短縮することができ、パスサーチ回路を搭載するチップの消費電力の低減化を図ることができる。
【００４０】
また、本発明の第２実施形態においては、２個の線型帰還シフトレジスタ９、１１と２個の初期値記憶回路１０、１２と２個の拡散コード生成器１７、２０を設け、回路を２ブロックに分けているが、これは、１個の線型帰還シフトレジスタと１個の初期値記憶回路と１個の拡散コード生成器によって現在の拡散コードから１３チップ分まで先の１４個の拡散コードを生成する困難性を回避するためである。なお、回路を分割する数は、逆拡散を行うサンプル列の数に応じて所望の数とすることができる。
【００４１】
（第３実施形態・・図１４〜図２１）
図１４は本発明の第３実施形態の要部を示す回路図である。本発明の第３実施形態は、サンプル列の数を７、すなわち、発生させる拡散コード列の数を７とするものであり、乗算及び累積加算を時分割で行うものである。
【００４２】
図１４中、２３はクロックＣＫＡ及び初期値を入力して拡散コードを生成する線型帰還シフトレジスタである。線型帰還シフトレジスタ２３は、フリップフロップをリング状に結合し、クロックＣＫＡが入力されるごとに内部の値が更新されていく構造になっている。
【００４３】
２４は線型帰還シフトレジスタ２３に与える初期値を記憶する初期値記憶回路であり、初期値記憶回路２４から１つの初期値が選択されて線型帰還シフトレジスタ２３に転送される。なお、拡散コードは基地局ごとに割り当てられているため、セルサーチにより特定したコード番号の拡散コードを生成する必要があり、このために必要な初期値が初期値記憶回路２４に記憶される。
【００４４】
２５は線型帰還シフトレジスタ２３が出力する現在の拡散コードａｉ＋１を入力して、６チップ分まで先の拡散コードａｉ＋２〜ａｉ＋７を生成し、７チップ分の拡散コードａｉ＋１〜ａｉ＋７を、ｉ値を０から１ずつ順に昇順させながら並列出力する拡散コード生成器である。なお、本発明の第３実施形態では、線型帰還シフトレジスタ２３と初期値記憶回路２４と拡散コード生成器２５とで拡散コード生成部が構成されている。
【００４５】
図１５は拡散コード生成器２５が出力する拡散コードａｉ＋１〜ａｉ＋７の変化を示す図である。すなわち、拡散コード生成器２５からは拡散コード列ａ１〜ａｍと、拡散コード列ａ１〜ａｍを１チップ分ずつ前方向にずらした６列の拡散コード列ａ２〜ａｍ＋１、・・・、ａ７〜ａｍ＋６の合計７列の拡散コードａ１〜ａｍ、・・・、ａ７〜ａｍ＋６が並列出力される。
【００４６】
また、図１４中、２６は線型帰還シフトレジスタ２３で生成された所定の拡散コードを保持するレジスタであり、保持する所定の拡散コードは、フレームの終了の所定チップ分前からフレームが終了するまでの拡散コードである。
【００４７】
２７は拡散コード生成器２５が出力する拡散コードａｉ＋１〜ａｉ＋７又はレジスタ２６が格納する拡散コードを選択して出力するセレクタ、２８はセレクタ２７の選択動作を制御する選択制御回路である。図１６はセレクタ２７の出力例を示す図であり、セレクタ２７が拡散コード生成器２５が出力する拡散コードａｉ＋１〜ａｉ＋７を順に繰り返して選択する場合にセレクタ２７から出力される拡散コードの変化を示している。図１６中、横方向の拡散コードの変化は、ａｉ＋ｊの変化を示している。
【００４８】
２９はセレクタ２７から出力される拡散コードと入力信号ｘｋとを乗算する乗算器、３０は加算器、３１ｊはクロックＣＫｊの立ち下がりに同期して加算器３０の出力を格納するレジスタ、３２はレジスタ３１１〜３１７の出力を選択して出力するセレクタである。なお、本発明の第３実施形態では、乗算器２９で乗算部が構成され、加算器３０とレジスタ３１１〜３１７とセレクタ３２とで累積加算部が構成されている。
【００４９】
図１７は本発明の第３実施形態の動作タイミング例を示す図であり、セレクタ２７が拡散コード生成器２５が出力する拡散コードａｉ＋１〜ａｉ＋７を順に繰り返して選択する場合のクロックＣＫＡと入力信号ｘｋとセレクタ２７の出力とクロックＣＫ１〜ＣＫ７との関係を示している。この場合、乗算器２９の出力は、図１８に示すように変化する。図１８中、横方向の乗算器２９の出力の変化は各サンプル列についての乗算器２９の出力Ｂｊの変化である。
【００５０】
ここで、加算器３０は、乗算器２９の出力とセレクタ３２の出力とを加算するが、セレクタ３２は、加算器３０に拡散コードａｉ＋ｊが入力される時には、レジスタ３１ｊの出力を加算器３０に供給する。したがって、この場合には、加算器３０の出力の変化は、図１９に示すようになる。図１９中、横方向の加算器３０の出力の変化は、各サンプル列についての相関ΣＢｊの変化を示している。なお、レジスタ３１ｊは、相関ΣＢｊを格納し、加算器３０から新たな相関ΣＢｊが出力されたとき、この値で格納値を更新する。
【００５１】
すなわち、本発明の第３実施形態においては、入力信号ｘｋの転送レートの７倍の速度で乗算器２９による乗算と加算器３０による累積加算が行われる。つまり、クロックＣＫＡの１周期の間に７列のサンプル列について各１ポイント分の逆拡散が行われ、７列のサンプル列についての相関演算が略同時に並行して行われる。
【００５２】
また、図１４中、３３は加算器３０の出力ΣＢ１〜ΣＢ７を記憶するメモリ、３４はレジスタ３１１〜３１７の出力ΣＢ１〜ΣＢ７を予め設定した上限値と比較してレジスタ３１１〜３１７の出力ΣＢ１〜ΣＢ７のいずれかが設定値になった時に終了信号を出力する比較器である。
【００５３】
３５は逆拡散した結果を累積加算するサンプル数をカウントするカウンタであり、このカウント数は信号の強度やマルチパスの数などの条件により予めその値が設定され、逆拡散した結果を累積加算するサンプル数が設定値に達すると終了信号を発生する。
【００５４】
３６は比較器３４又はカウンタ３５から出力される終了信号を検出して終了検出信号を出力する終了検出回路であり、終了検出回路３６が終了信号を検出して終了検出信号を出力したときは、逆拡散は終了する。
【００５５】
図２０は比較器３４の構成を示す回路図である。図２０中、３７は設定値を設定するレジスタ、３８ｊはレジスタ３７に設定された設定値とレジスタ３１ｊの出力ΣＢｊを比較する比較器であり、レジスタ３１ｊの出力ΣＢｊがレジスタ３７に設定された設定値を超えると、Ｈレベル信号を出力するものである。３９は比較器３８１〜３８７の出力をＯＲ処理して終了信号を出力するＯＲ回路である。
【００５６】
図２１は本発明の第３実施形態の効果を説明するための図であり、パスサーチの相関を得るに必要な時間を示しており、図２１Ａは数１に示す演算を行う従来のパスサーチ回路の場合、図２１Ｂは本発明の第３実施形態の場合である。
【００５７】
すなわち、パスサーチの相関を得るに必要な時間は、数１に示す演算を行う従来のパスサーチ回路では、最初の逆拡散開始ポイントＰ１から最後の逆拡散開始ポイントＰ７の演算が開始されるまでの時間Ｔ７と１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍの和Ｔ７＋Ｔｍとなるが、本発明の第３実施形態の場合には、１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍで足りる。
【００５８】
以上のように、本発明の第３実施形態によれば、７列のサンプル列についての相関演算を並行して略同時に行うことができるように構成したことにより、相関ΣＢ１〜ΣＢ７を得るに必要な時間は、逆拡散の開始ポイントの数に関係なく、１サンプル列のサンプル数で決定されることになるので、パスサーチに要する時間を短縮することができ、パスサーチ回路を搭載するチップの消費電力の低減化を図ることができる。
【００５９】
また、セレクタ２７は、拡散コード生成器２５の出力とレジスタ２６の格納値を選択できるようにされているので、レジスタ２６の格納値を利用することにより、フレームの先頭信号が始まるよりも前から逆拡散を実行することができ、パスサーチを開始するための待ち時間を短縮することができる。
【００６０】
また、比較器３４、カウンタ３５及び終了検出回路３６を設けているので、相関ΣＢ１〜ΣＢ７のいずれかが比較器３４に設定された設定値に達した時、又は、累積加算を実行したサンプル数がカウンタ３５に設定された設定値に達した時、逆拡散を自動終了させることができる。
【００６１】
なお、比較器３４、カウンタ３５及び終了検出回路３６を設けないようにしても良いし、比較器３４及び比較器３４に対応した終了検出回路、又は、カウンタ３５及びカウンタ３５に対応した終了検出回路のみを設けるようにしても良い。また、本発明の第１実施形態においても、本発明の第３実施形態が設ける比較器３４、カウンタ３５及び終了検出回路３６を設けるようにしても良い。
【００６２】
また、本発明の第３実施形態によれば、７列のサンプル列に対して、７個の乗算器と７個の加算器を設けず、１個の乗算器２９と１個の加算器３０を設けるようにしているので、回路規模を縮小することができ、パスサーチ回路を搭載するチップの面積を縮小し、コストの低減化を図ることができる。
【００６３】
（第４実施形態・・図２２〜図３０）
図２２は本発明の第４実施形態の要部を示す回路図である。本発明の第４実施形態は、サンプル列の数を１４、すなわち、発生させる拡散コード列の数を１４とするものであり、乗算及び累積加算を時分割で行うものである。
【００６４】
図２２中、４０はクロックＣＫＡ及び初期値を入力して拡散コードを生成する線型帰還シフトレジスタである。線型帰還シフトレジスタ４０は、フリップフロップをリング状に結合し、クロックＣＫＡが入力されるごとに内部の値が更新されていく構造になっている。４１は線型帰還シフトレジスタ４０に与える初期値を記憶する初期値記憶回路であり、初期値記憶回路４１から１つの初期値が選択されて線型帰還シフトレジスタ４０に転送される。
【００６５】
４２はクロックＣＫＡ及び初期値を入力して拡散コードを生成する線型帰還シフトレジスタである。線型帰還シフトレジスタ４２は、フリップフロップをリング状に結合し、クロックＣＫＡが入力されるごとに内部の値が更新されていく構造になっている。４３は線型帰還シフトレジスタ４２に与える初期値を記憶する初期値記憶回路であり、初期値記憶回路４３から１つの初期値が選択されて線型帰還シフトレジスタ４２に転送される。
【００６６】
４４は入力信号ｘｋ及び線型帰還シフトレジスタ４０が出力する拡散コードを入力して後述するように相関ΣＢ１〜ΣＢ７を演算する相関演算部、４５は入力信号ｘｋ及び線型帰還シフトレジスタ４２が出力する拡散コードを入力して後述するように相関ΣＢ８〜ΣＢ１４を演算する相関演算部である。
【００６７】
図２３は相関演算部４４の構成を示す回路図である。図２３中、４６は線型帰還シフトレジスタ４０が出力する現在の拡散コードａｉ＋１を入力して６チップ分まで先の拡散コードａｉ＋２〜ａｉ＋７を生成し、７チップ分の拡散コードａｉ＋１〜ａｉ＋７を、ｉ値を０から１ずつ順に昇順させながら並列出力する拡散コード生成器である。
【００６８】
４７は線型帰還シフトレジスタ４０で生成された所定の拡散コードを保持するレジスタであり、保持する所定の拡散コードは、フレームの終了の所定チップ分前からフレームが終了するまでの拡散コードである。
【００６９】
４８は拡散コード生成器４６が出力する拡散コードａｉ＋１〜ａｉ＋７又はレジスタ４７が格納する拡散コードを選択して出力するセレクタ、４９はセレクタ４８の選択動作を制御する選択制御回路である。
【００７０】
５０はセレクタ４８から出力される拡散コードと入力信号ｘｋとを乗算する乗算器、５１は加算器、５２ｊはクロックＣＫｊの立ち下がりに同期して加算器５１の出力ΣＢｊを格納するレジスタ、５３はレジスタ５２１〜５２７の出力を選択して出力するセレクタである。
【００７１】
図２４は相関演算部４５の構成を示す回路図である。図２４中、５４は線型帰還シフトレジスタ４２が出力する拡散コードａｉ＋８を入力して現在の拡散コードａｉ＋１の８チップ分〜１３チップ分まで先の拡散コードａｉ＋９〜ａｉ＋１４を生成し、７チップ分の拡散コードａｉ＋８〜ａｉ＋１４を、ｉ値を０から１ずつ順に昇順させながら並列出力する拡散コード生成器である。
【００７２】
５５は線型帰還シフトレジスタ４２で生成された所定の拡散コードを保持するレジスタであり、保持する所定の拡散コードは、フレームの終了の所定チップ分前からフレームが終了するまでの拡散コードである。
【００７３】
５６は拡散コード生成器５４が出力する拡散コードａｉ＋８〜ａｉ＋１４又はレジスタ５５が格納する拡散コードを選択して出力するセレクタ、５７はセレクタ５６の選択動作を制御する選択制御回路である。
【００７４】
５８はセレクタ５６から出力される拡散コードと入力信号ｘｋとを乗算する乗算器、５９は加算器、６０ｊはクロックＣＫｊの立ち下がりに同期して加算器５９の出力ΣＢｊを格納するレジスタ、６１はレジスタ６０１〜６０７の出力を選択して出力するセレクタである。
【００７５】
なお、本発明の第４実施形態では、線型帰還シフトレジスタ４０、４２と初期値記憶回路４１、４３と拡散コード生成器４６、５４とで拡散コード生成部が構成されている。
【００７６】
図２５は拡散コード生成器４６、５４が出力する拡散コードａｉ＋１〜ａｉ＋１４の変化を示す図である。すなわち、拡散コード生成器４６、５４からは、拡散コード列ａ１〜ａｍと、拡散コード列ａ１〜ａｍを１チップ分ずつ前方向にずらした１３列の拡散コード列ａ２〜ａｍ＋１、・・・、ａ１４〜ａｍ＋１３の合計１４列の拡散コードａ１〜ａｍ、・・・、ａ１４〜ａｍ＋１３が並列出力される。このような拡散コードａ１〜ａｍ、・・・、ａ１４〜ａｍ＋１３が生成できるように線型帰還シフトレジスタ４０、４２の初期値が設定される。
【００７７】
図２６はセレクタ４８、５６の出力例を示す図であり、セレクタ４８が拡散コード生成器４６から出力される拡散コードａｉ＋１〜ａｉ＋７を順に繰り返して選択すると共に、セレクタ５６が拡散コード生成器５４から出力される拡散コードａｉ＋８〜ａｉ＋１４を順に繰り返して選択する場合にセレクタ４８、５６から出力される拡散コードの変化を示している。図２６中、横方向のセレクタ４８、５６の出力の変化は、ａｉ＋ｊ、ａｉ＋７＋ｊの変化を示している。
【００７８】
図２７は本発明の第４実施形態の動作タイミング例を示す図であり、セレクタ４８が拡散コード生成器４６から出力される拡散コードａｉ＋１〜ａｉ＋７を順に繰り返して選択すると共に、セレクタ５６が拡散コード生成器５４から出力される拡散コードａｉ＋８〜ａｉ＋１４を順に繰り返して選択する場合のクロックＣＫＡと入力信号ｘｋとセレクタ４８、５６の出力とクロックＣＫ１〜ＣＫ７との関係を示している。この場合、乗算器５０、５８の出力は、図２８に示すように変化する。図２８中、横方向の乗算器５０、５８の出力の変化は、各サンプル列についての乗算器５０、５８の出力Ｂｊ、Ｂ７＋ｊの変化である。
【００７９】
ここで、加算器５１は、乗算器５０の出力とセレクタ５３の出力とを加算するが、セレクタ５３は、加算器５１に拡散コードａｉ＋ｊが入力される時には、レジスタ５２ｊの出力を加算器５１に供給すると共に、加算器５９は、乗算器５８の出力とセレクタ６１の出力とを加算するが、セレクタ６１は、加算器５９に拡散コードａｉ＋７＋ｊが入力される時には、レジスタ６０ｊの出力を加算器５９に供給する。
【００８０】
したがって、この場合、加算器５１、５９の出力の変化は、図２９に示すようになり、レジスタ５２ｊは、相関ΣＢｊを格納し、加算器５１から新たな相関ΣＢｊが出力されたとき、この値で格納値を更新すると共に、レジスタ６０ｊは、相関ΣＢ７＋ｊを格納し、加算器５９から新たな相関ΣＢ７＋ｊが出力されたとき、この値で格納値を更新する。
【００８１】
すなわち、本発明の第４実施形態においては、入力信号ｘｋの転送レートの７倍の速度で、乗算器５０による乗算と加算器５１による累積加算が行われると共に、乗算器５８による乗算と加算器５９による累積加算が行われる。つまり、クロックＣＫＡの１周期の間に１４列のサンプル列について各１ポイント分の相関演算が行われ、１４列のサンプル列についての相関演算が略同時に並行して行われる。
【００８２】
また、図２２中、６２は相関演算部４４の加算器５１が出力する相関ΣＢ１〜ΣＢ７及び相関演算部４５の加算器５９が出力するΣＢ８〜ΣＢ１４を記憶するメモリ、６３は相関演算器４４のレジスタ５２１〜５２７の出力ΣＢ１〜ΣＢ７を設定値と比較して出力ΣＢ１〜ΣＢ７のいずれかが設定値を超えた時に、終了信号を出力する比較器である。
【００８３】
６４は相関演算器４５のレジスタ６０１〜６０７の出力ΣＢ８〜ΣＢ１４を設定値と比較して出力ΣＢ８〜ΣＢ１４のいずれかが設定値を超えた時に、終了信号を出力する比較器、６５は逆拡散した結果を累積加算するサンプル数をカウントするカウンタであり、このカウント数は信号の強度やマルチパスの数などの条件により予めその値が設定され、逆拡散した結果を累積加算するサンプル数が設定値に達すると終了信号を発生する。
【００８４】
６６は比較器６３、６４又はカウンタ６５から出力される終了信号を検出して終了検出信号を出力する終了検出回路であり、終了検出回路６６が終了検出信号が検出したときは、逆拡散は終了する。
【００８５】
図３０は本発明の第４実施形態の効果を説明するための図であり、パスサーチの相関を得るに必要な時間を示しており、図３０Ａは数１に示す演算を行う従来のパスサーチ回路の場合、図３０Ｂは本発明の第４実施形態の場合である。
【００８６】
すなわち、パスサーチの相関を得るに必要な時間は、数１に示す演算を行う従来のパスサーチ回路では、最初の逆拡散開始ポイントＰ１から最後の逆拡散開始ポイントＰ１４の演算が開始されるまでの時間Ｔ１４と１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍの和Ｔ１４＋Ｔｍとなるが、本発明の第４実施形態の場合には、１サンプル列のサンプル数ｍについての演算に要する時間Ｔｍで足りる。
【００８７】
以上のように、本発明の第４実施形態によれば、１４列のサンプル列についての相関演算を並行して略同時に行うことができるように構成したことにより、相関ΣＢ１〜ΣＢ１４を得るに必要な時間は、逆拡散の開始ポイントの数に関係なく、１サンプル列のサンプル数で決定されることになるので、パスサーチに要する時間を短縮することができ、パスサーチ回路を搭載するチップの消費電力の低減化を図ることができる。
【００８８】
また、セレクタ４８は、拡散コード生成器４６の出力とレジスタ４７の格納値を選択できると共に、セレクタ５６は、拡散コード生成器５４の出力とレジスタ５５の格納値を選択できるようにされているので、レジスタ４７、５５の格納値を利用することにより、フレームの先頭信号が始まるよりも前から逆拡散を実行でき、パスサーチを開始するための待ち時間を短縮することができる。
【００８９】
また、比較器６３、６４、カウンタ６５及び終了検出回路６６を設けているので、相関ΣＢ１〜ΣＢ１４のいずれかが比較器６３、６４に設定された設定値に達した時、又は、累積加算を実行したサンプル数がカウンタ６５に設定された設定値に達した時、逆拡散を自動終了させることができる。
【００９０】
なお、比較器６３、６４、カウンタ６５及び終了検出回路６６を設けないようにしても良いし、比較器６３、６４及び比較器６３、６４に対応した終了検出回路、又は、カウンタ６５及びカウンタ６５に対応した終了検出回路のみを設けるようにしても良い。また、本発明の第２実施形態においても、本発明の第４実施形態が設ける比較器６３、６４、カウンタ６５及び終了検出回路６６を設けるようにしても良い。
【００９１】
また、本発明の第４実施形態によれば、１４列のサンプル列に対して、１４個の乗算器と１４個の加算器を設けず、２個の乗算器５０、５８と２個の加算器５１、５９を設けるようにしているので、回路規模を縮小することができ、パスサーチ回路を搭載するチップの面積を縮小し、コストの低減化を図ることができる。
【００９２】
また、本発明の第４実施形態においては、２個の線型帰還シフトレジスタ４０、４２と２個の初期値記憶回路４１、４３と２個の拡散コード生成器４６、５４を設け、回路を２ブロックに分けているが、これは、１個の線型帰還シフトレジスタと１個の初期値記憶回路と１個の拡散コード生成器で現在の拡散コードから１３チップ分まで先の１４個の拡散コードを生成する困難性を回避するためである。なお、回路を分割する数は、逆拡散を行うサプル列の数に応じて所望の数とすることができる。
【００９３】
【発明の効果】
以上のように、本発明によれば、複数のサンプル列についての相関演算を並行して同時ないし略同時に行うことができ、相関を得るに必要な時間は、逆拡散の開始ポイントの数に関係なく、１サンプル列のサンプル数で決定されるので、パスサーチに要する時間を短縮することができ、パスサーチ回路を搭載するチップの消費電力の低減化を図ることができる。
【００９４】
また、拡散コード生成部が並列して出力する複数の拡散コードと同一チップの入力信号との乗算を時分割で行うように構成する場合には、必要とする乗算器及び加算器の数を減らし、回路規模を縮小することができるので、このように構成する場合には、パスサーチ回路を搭載するチップの面積を縮小し、コストの低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態の要部を示す回路図である。
【図２】本発明の第１実施形態が備える拡散コード生成器が出力する拡散コードの変化を示す図である。
【図３】本発明の第１実施形態が備える乗算器の出力の変化を示す図である。
【図４】本発明の第１実施形態が備える累積加算器の出力を示す図である。
【図５】本発明の第１実施形態が備える累積加算器の構成例を示す回路図である。
【図６】本発明の第１実施形態の効果を説明するための図である。
【図７】本発明の第２実施形態の要部を示す回路図である。
【図８】本発明の第２実施形態が備える一方の相関演算部の構成を示す回路図である。
【図９】本発明の第２実施形態が備える他方の相関演算部の構成を示す回路図である。
【図１０】本発明の第２実施形態が備える拡散コード生成器が出力する拡散コードの変化を示す図である。
【図１１】本発明の第２実施形態が備える乗算器の出力の変化を示す図である。
【図１２】本発明の第２実施形態が備える累積加算器の出力を示す図である。
【図１３】本発明の第２実施形態の効果を説明するための図である。
【図１４】本発明の第３実施形態の要部を示す回路図である。
【図１５】本発明の第３実施形態が備える拡散コード生成器が出力する拡散コードの変化を示す図である。
【図１６】本発明の第３実施形態が備える拡散コードを選択するセレクタの出力例を示す図である。
【図１７】本発明の第３実施形態の動作タイミング例を示す図である。
【図１８】本発明の第３実施形態が備える乗算器の出力の変化を示す図である。
【図１９】本発明の第３実施形態が備える加算器の出力の変化を示す図である。
【図２０】本発明の第３実施形態が備える比較器の構成を示す回路図である。
【図２１】本発明の第３実施形態の効果を説明するための図である。
【図２２】本発明の第４実施形態の要部を示す回路図である。
【図２３】本発明の第４実施形態が備える一方の相関演算部の構成を示す回路図である。
【図２４】本発明の第４実施形態が備える他方の相関演算部の構成を示す回路図である。
【図２５】本発明の第４実施形態が備える拡散コード生成器が出力する拡散コードの変化を示す図である。
【図２６】本発明の第４実施形態が備える拡散コードを選択するセレクタの出力例を示す図である。
【図２７】本発明の第４実施形態の動作タイミング例を示す図である。
【図２８】本発明の第４実施形態が備える乗算器の出力の変化を示す図である。
【図２９】本発明の第４実施形態が備える加算器の出力の変化を示す図である。
【図３０】本発明の第４実施形態の効果を説明するための図である。
【図３１】従来のパスサーチ回路が有する問題点を説明するための図である。
【符号の説明】
１、９、１１、２３、４０、４２…線型帰還シフトレジスタ
２、１０、１２、２４、４１、４３…初期値記憶回路
３、１７、２０、２５、４６、５４…拡散コード生成器
４、１８、２１、２９、５０、５８…乗算器
５、１９、２２…累積加算器
６、１５、３３、６２…メモリ
７、３０、５１、５９…加算器
８、２６、３１、３７、４７、５２、５５、６０…レジスタ
１３、１４、４４、４５…相関演算部
２７、３２、４８、５３、５６、６１…セレクタ
２８、４９、５７…選択制御回路
３４、３８、６３、６４…比較器
３５、６５…カウンタ
３６、６６…終了検出回路
３９…ＯＲ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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