(57)【要約】【課題】  メモリテスト回路及びテストシステムを提供する。【解決手段】  保存されたデータをｎビットデータ出力ピンを通じて出力するメモリ及びＢＩＳＴ部を備えている。ＢＩＳＴ部はメモリにテストデータを書き込み、メモリから出力されるテストデータと予想データとを比較してメモリ内部の欠陥セルアドレスを判断する。ＢＩＳＴ部はテストデータと予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、ｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。メモリはテスト動作時にｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。【選択図】  図１
2005158252.tif 000002
【特許請求の範囲】
【請求項１】
保存されたデータをｎビットデータ出力ピンを通じて出力するメモリと、
前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断するＢＩＳＴ（Built In Self Test）部と、を備え、
前記ＢＩＳＴ部は、
前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号をクロック信号のｍサイクル間ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力することを特徴とするメモリテスト回路。
【請求項２】
前記メモリは、
テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、
欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行うことを特徴とする請求項１に記載のメモリテスト回路。
【請求項３】
前記メモリは、
ＨＣＳＰＳＲＡＭ（High Capacity Single Port Syncronous Random Access Memory）であることを特徴とする請求項１に記載のメモリテスト回路。
【請求項４】
前記ＢＩＳＴ部は、
前記予想データを発生させる予想データ発生部と、
前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる比較部と、
前記第１ないし第ｋ予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する欠陥信号発生部と、を有することを特徴とする請求項１に記載のメモリテスト回路。
【請求項５】
前記比較部は、
前記第１ないし第ｋテストデータと対応する予想データとを比較して前記第１ないし第ｋ予備欠陥信号を出力する第１ないし第ｋ比較器を有することを特徴とする請求項４に記載のメモリテスト回路。
【請求項６】
ｍは２であり、
前記欠陥信号発生部は、
前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力し、
前記クロック信号の第２サイクルの間、前記第ｋ／２＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力することを特徴とする請求項４に記載のメモリテスト回路。
【請求項７】
前記欠陥信号発生部は、
前記クロック信号に同期されて前記第ｋ／２＋１ないし第ｋ予備欠陥信号を保存する第１ないし第４予備フリップフロップと、
前記第１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第１ないし第４予備フリップフロップの出力を論理積して出力する第１ないし第４論理積手段と、
前記クロック信号に応答して前記第１ないし第４論理積手段の出力を保存した後、前記第１ないし第ｋ／２欠陥信号として出力する第１ないし第４フリップフロップと、を有することを特徴とする請求項６に記載のメモリテスト回路。
【請求項８】
前記ｍは４であり、
前記欠陥信号発生部は、
前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第２サイクルの間、前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第３サイクルの間、前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第４サイクルの間、前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力することを特徴とする請求項４に記載のメモリテスト回路。
【請求項９】
前記欠陥信号発生部は、
前記クロック信号に同期されて前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を保存する第１及び第２予備フリップフロップと、
前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号のそれぞれと対応する前記第１及び第予備２フリップフロップの出力を論理積して出力する第１及び第２論理積手段と、
前記クロック信号に応答して前記第１及び第２論理積手段の出力を保存する第３及び第４予備フリップフロップと、
前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第３及び第４予備フリップフロップの出力を論理積して出力する第３及び第４論理積手段と、
前記クロック信号に応答して前記第３及び第４論理積手段の出力を保存する第５及び第６予備フリップフロップと、
前記第１ないし第ｋ／４予備欠陥信号のそれぞれと対応する前記第５及び第６予備フリップフロップの出力を論理積して出力する第５及び第６論理積手段と、
前記クロック信号に応答して前記第５及び第６論理積手段の出力を保存した後、前記第１ないし第ｋ／４欠陥信号として出力する第１及び第２フリップフロップと、を有することを特徴とする請求項８に記載のメモリテスト回路。
【請求項１０】
前記ｎは１６であり、前記ｋは８である場合、
前記第１予備欠陥信号は、前記メモリの第１及び第２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第２予備欠陥信号は、前記メモリの第３及び第４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第３予備欠陥信号は、前記メモリの第５及び第６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第４予備欠陥信号は、前記メモリの第７及び第８データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第５予備欠陥信号は、前記メモリの第９及び第１０データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第６予備欠陥信号は、前記メモリの第１１及び第１２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第７予備欠陥信号は、前記メモリの第１３及び第１４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、
前記第８予備欠陥信号は、前記メモリの第１５及び第１６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示することを特徴とする請求項１に記載のメモリテスト回路。
【請求項１１】
クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力するカウンタと、
メモリに欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｑ欠陥信号を出力するバッファ部と、
前記バッファ部から出力される前記第１ないし第ｑ欠陥信号を受信し、欠陥が認識されれば、前記制御信号を活性化させるコントローラと、を備え、
前記カウンタから出力されるクロック数と前記第１ないし第ｑ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析することを特徴とする欠陥分析回路。
【請求項１２】
前記メモリは、
ｎビットのデータ出力ピンを具備し、
テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、
欠陥メモリセルを欠陥救済する場合、前記８個グループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行うことを特徴とする請求項１１に記載の欠陥分析回路。
【請求項１３】
前記メモリは、ＨＣＳＰＳＲＡＭであることを特徴とする請求項１２に記載の欠陥分析回路。
【請求項１４】
前記第１ないし第ｑ欠陥信号は、
第１ないし第８予備欠陥信号が前記クロック信号の８／ｑサイクルの間、ｑ個ずつ出力される信号であり、
前記第１ないし第８予備欠陥信号は、前記メモリのｎビットのデータ出力ピンを８個のグループに分割する場合に対応するメモリ領域の欠陥セルアドレスに関する情報を表示することを特徴とする請求項１２に記載の欠陥分析回路。
【請求項１５】
メモリの欠陥セルアドレス情報を有するｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力するメモリテスト回路と、
前記第１ないし第ｋ／ｍ欠陥信号と前記クロック信号のクロック数とを利用して欠陥救済を行うメモリアドレスを分析する欠陥分析回路と、
を備えることを特徴とするテストシステム。
【請求項１６】
前記メモリテスト回路は、保存されたデータをｎビットデータ出力ピンを通じて出力する前記メモリと、
前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断するＢＩＳＴ部とを有し、
前記ＢＩＳＴ部は、
前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の前記予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号を前記クロック信号のｍサイクルの間、ｋ／ｍ個ずつ前記第１ないし第ｋ／ｍ欠陥信号として出力することを特徴とする請求項１５に記載のテストシステム。
【請求項１７】
前記メモリは、
テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、
欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行うことを特徴とする請求項１６に記載のテストシステム。
【請求項１８】
前記メモリは、ＨＣＳＰＳＲＡＭであることを特徴とする請求項１６に記載のテストシステム。
【請求項１９】
前記ＢＩＳＴ部は、
前記予想データを発生させる予想データ発生部と、
前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる比較部と、
前記第１ないし第ｋ予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する欠陥信号発生部と、を有することを特徴とする請求項１６に記載のテストシステム。
【請求項２０】
前記比較部は、
前記第１ないし第ｋテストデータと対応する予想データを比較して前記第１ないし第ｋ予備欠陥信号を出力する第１ないし第ｋ比較器を有することを特徴とする請求項１９に記載のテストシステム。
【請求項２１】
ｍは２であり、
前記欠陥信号発生部は、
前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力し、
前記クロック信号の第２サイクルの間、前記第ｋ／２＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力することを特徴とする請求項１９に記載のテストシステム。
【請求項２２】
前記欠陥信号発生部は、
前記クロック信号に同期されて前記第ｋ／２＋１ないし第ｋ予備欠陥信号を保存する第１ないし第４予備フリップフロップと、
前記第１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第１ないし第４予備フリップフロップの出力を論理積して出力する第１ないし第４論理積手段と、
前記クロック信号に応答して前記第１ないし第４論理積手段の出力を保存した後、前記第１ないし第ｋ／２欠陥信号として出力する第１ないし第４フリップフロップと、を有することを特徴とする請求項２１に記載のテストシステム。
【請求項２３】
前記ｍは４であり、
前記欠陥信号発生部は、
前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第２サイクルの間、前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第３サイクルの間、前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、
前記クロック信号の第４サイクルの間、前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力することを特徴とする請求項１９に記載のテストシステム。
【請求項２４】
前記欠陥信号発生部は、
前記クロック信号に同期されて前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を保存する第１及び第２予備フリップフロップと、
前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号のそれぞれと対応する前記第１及び第２予備フリップフロップの出力を論理積して出力する第１及び第２論理積手段と、
前記クロック信号に応答して前記第１及び第２論理積手段の出力を保存する第３及び第４予備フリップフロップと、
前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第３及び第４予備フリップフロップの出力を論理積して出力する第３及び第４論理積手段と、
前記クロック信号に応答して前記第３及び第４論理積手段の出力を保存する第５及び第６予備フリップフロップと、
前記第１ないし第ｋ／４予備欠陥信号のそれぞれと対応する前記第５及び第６予備フリップフロップの出力を論理積して出力する第５及び第６論理積手段と、
前記クロック信号に応答して前記第５及び第６論理積手段の出力を保存した後、前記第１ないし第ｋ／４欠陥信号として出力する第１ないし第２フリップフロップと、を備えることを特徴とする請求項２３に記載のテストシステム。
【請求項２５】
前記欠陥分析回路は、
クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力するカウンタと、  メモリに欠陥セルが存在するか否かを表示する第１ないし第ｋ／ｍ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｋ／ｍ欠陥信号を出力するバッファ部と、
前記バッファ部から出力される前記第１ないし第ｋ／ｍ欠陥信号を受信して欠陥が認識されれば、前記制御信号を活性化させるコントローラと、を備え、
前記カウンタから出力されるクロック数と前記第１ないし第ｋ／ｍ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析することを特徴とする請求項１５に記載のテストシステム。
【請求項２６】
前記第１ないし第ｋ／ｍ欠陥信号は、第１ないし第８予備欠陥信号が前記クロック信号のｍサイクルの間、ｋ／ｍ個ずつ出力される信号であり、
前記第１ないし第８予備欠陥信号は、前記メモリのｎビットのデータ出力ピンを８個のグループに分割する場合に対応するメモリ領域の欠陥セルアドレスに関する情報を表示することを特徴とする請求項２５に記載のテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリテスト回路及びテストシステムに係り、特に、高集積メモリの欠陥をテストするＢＩＳＴ（Built In Self Test）部を備えるテスト回路及びテストシステムに関する。
【背景技術】
【０００２】
最近、チップはＤＳＭ（Deep Sub-Micron）で設計及び製造されており、多くのメモリを内蔵することによって、メモリ収率が全体チップの収率に深刻な影響を与えるようになり、チップの収率向上のために欠陥救済可能なメモリが必要となった。
また、半導体装置の集積度が増加して機能が複雑になることによって半導体装置を効率的にテストするための様々な方法が研究されている。特に、半導体装置に内蔵されているメモリを効率的にテストするためにメモリＢＩＳＴという方法が開発され、それはメモリテストアルゴリズムを具現した回路を利用して内蔵されたメモリをテストする方法である。
【０００３】
近来には、メモリをテストするＢＩＳＴとは違ってビストテスト方法を利用して内蔵された欠陥救済可能なメモリをテストし、欠陥現象を分析して復旧を行うための情報を抽出できるＢＩＲＡ（Built-In Redundancy Analysis）技術が登場した。
すなわち、ＢＩＳＴを使用してメモリをテストし、欠陥に対する情報を保存した後、ＢＩＳＲ（Built-In Self Repair）を通じて復旧を進め、その結果をスキャンチェーンを利用して出力する。
【０００４】
しかし、収率の向上のためにロー及びカラムの欠陥救済が可能な高集積メモリの欠陥救済のためにＢＩＳＴを利用する場合、ＢＩＳＴの負担が増加してＢＩＳＴを設計することが難しくなる問題がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする技術的課題は、メモリに欠陥が発生する度にクロック信号に同期されて欠陥信号を外部に出力するメモリテスト回路を提供するところにある。
本発明が解決しようとする他の技術的課題は、欠陥が発生する度にクロック信号に同期されて欠陥信号を発生させ、発生した欠陥信号を分析してメモリの欠陥救済を行うテストシステムを提供するところにある。
【課題を解決するための手段】
【０００６】
前記技術的課題を解決するための本発明の実施例によるメモリテスト回路は、保存されたデータをｎビットデータ出力ピンを通じて出力するメモリ及びＢＩＳＴ部を備える。
ＢＩＳＴ部は前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データを比較して前記メモリ内部の欠陥セルアドレスを判断する。
【０００７】
前記ＢＩＳＴ部は前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
前記メモリはテスト動作時、前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。  前記メモリはＨＣＳＰＳＲＡＭ（High Capacity Single Port Syncronous Random Access Memory）である。
【０００８】
前記ＢＩＳＴ部は予想データ発生部、比較部及び欠陥信号発生部を有する。予想データ発生部は、前記予想データを発生させる。
比較部は、前記メモリから出力されるｎビットのテストデータを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信し、前記予想データを受信して前記欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる。
【０００９】
欠陥信号発生部は、前記第１ないし第ｋ予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
前記比較部は、前記第１ないし第ｋテストデータと対応する予想データを比較して前記第１ないし第ｋ予備欠陥信号を出力する第１ないし第ｋ比較器を有する。
【００１０】
前記ｍは２であり、前記欠陥信号発生部は前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力し、前記クロック信号の第２サイクルの間、前記第ｋ／２＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／２欠陥信号として出力する。
前記欠陥信号発生部は、第１ないし第４予備フリップフロップ、第１ないし第４論理積手段及び第１ないし第４フリップフロップを有する。
【００１１】
第１ないし第４予備フリップフロップは前記クロック信号に同期されて前記第ｋ／２＋１ないし第ｋ予備欠陥信号を保存する。第１ないし第４論理積手段は前記第１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第１ないし第４予備フリップフロップの出力を論理積して出力する。
第１ないし第４フリップフロップは、前記クロック信号に応答して前記第１ないし第４論理積手段の出力を保存した後、前記第１ないし第ｋ／２欠陥信号として出力する。
【００１２】
前記ｍは４であり、前記欠陥信号発生部は、前記クロック信号の第１サイクルの間、前記第１ないし第ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、前記クロック信号の第２サイクルの間、前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、前記クロック信号の第３サイクルの間、前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力し、前記クロック信号の第４サイクルの間、前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を前記第１ないし第ｋ／４欠陥信号として出力する。
【００１３】
前記欠陥信号発生部は、第１及び第２予備フリップフロップ、第１及び第２論理積手段、第３及び第４予備フリップフロップ、第３及び第４論理積手段、第５及び第６予備フリップフロップ、第５及び第６論理積手段及び第１及び第２フリップフロップを備える。
第１及び第２予備フリップフロップは、前記クロック信号に同期されて前記第３ｋ／４＋１ないし第ｋ予備欠陥信号を保存する。第１及び第２論理積手段は前記第ｋ／２＋１ないし第３ｋ／４予備欠陥信号のそれぞれと対応する前記第１及び第２予備フリップフロップの出力を論理積して出力する。
【００１４】
第３及び第４予備フリップフロップは、前記クロック信号に応答して前記第１及び第２論理積手段の出力を保存する。第３及び第４論理積手段は前記第ｋ／４＋１ないし第ｋ／２予備欠陥信号のそれぞれと対応する前記第３及び第４予備フリップフロップの出力を論理積して出力する。
第５及び第６予備フリップフロップは、前記クロック信号に応答して前記第３及び第４論理積手段の出力を保存する。第５及び第６論理積手段は、前記第１ないし第ｋ／４予備欠陥信号のそれぞれと対応する前記第５及び第６予備フリップフロップの出力を論理積して出力する。
【００１５】
第１及び第２フリップフロップは、前記クロック信号に応答して前記第５及び第６論理積手段の出力を保存した後、前記第１ないし第ｋ／４欠陥信号として出力する。
前記ｎは１６であり、前記ｋは８である場合、前記第１予備欠陥信号は前記メモリの第１及び第２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第２予備欠陥信号は前記メモリの第３及び第４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
【００１６】
前記第３予備欠陥信号は、前記メモリの第５及び第６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第４予備欠陥信号は、前記メモリの第７及び第８データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第５予備欠陥信号は、前記メモリの第９及び第１０データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第６予備欠陥信号は、前記メモリの第１１及び第１２データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
前記第７予備欠陥信号は、前記メモリの第１３及び第１４データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示し、前記第８予備欠陥信号は前記メモリの第１５及び第１６データ出力ピンに対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
【００１７】
前記技術的課題を解決するための本発明の他の実施例による欠陥分析回路は、カウンタ、バッファ部、コントローラを備える。
カウンタは、クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力する。バッファ部は、メモリに欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｑ欠陥信号を出力する。
【００１８】
コントローラは、前記バッファ部から出力される前記第１ないし第ｑ欠陥信号を受信して欠陥が認識されれば、前記制御信号を活性化させる。前記カウンタから出力されるクロック数と前記第１ないし第ｑ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析する。
前記メモリは、ｎビットのデータ出力ピンを具備し、テスト動作時に前記ｎビットデータ出力ピンを８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個のグループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。
【００１９】
前記メモリは、ＨＣＳＰＳＲＡＭである。前記第１ないし第ｑ欠陥信号は第１ないし第８予備欠陥信号が前記クロック信号の８／ｑサイクルの間ｑ個ずつ出力される信号であり、前記第１ないし第８予備欠陥信号は、前記メモリのｎビットのデータ出力ピンを８個のグループに分割する場合に対応するメモリ領域の欠陥セルアドレスに関する情報を表示する。
【００２０】
前記他の技術的課題を解決するための本発明の実施例によるテストシステムは、メモリテスト回路及び欠陥分析回路を備える。
メモリテスト回路は、メモリの欠陥セルアドレス情報を有するｋ個の予備欠陥信号をクロック信号のｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
【００２１】
欠陥分析回路は、前記第１ないし第ｋ／ｍ欠陥信号と前記クロック信号のクロック数とを利用して欠陥救済を行うメモリアドレスを分析する。
メモリテスト回路は、保存されたデータをｎビットデータ出力ピンを通じて出力する前記メモリ及びＢＩＳＴ部を備える。
ＢＩＳＴ部は前記メモリにテストデータを書き込み、前記メモリから出力される前記テストデータと予想データとを比較して前記メモリ内部の欠陥セルアドレスを判断する。
【００２２】
前記ＢＩＳＴ部は前記テストデータと前記予想データとが一致するか否かを表示する欠陥情報を有するｋ個の前記予備欠陥信号を発生させ、前記ｋ個の予備欠陥信号を前記クロック信号のｍサイクルの間、ｋ／ｍ個ずつ前記第１ないし第ｋ／ｍ欠陥信号として出力する。
欠陥分析回路は、カウンタ、バッファ部、コントローラを備える。
【００２３】
カウンタは、クロック信号をカウントして制御信号が活性化されれば、それまでカウントされた前記クロック信号のクロック数を出力する。バッファ部は、メモリにおける欠陥セルの存否を表示する第１ないし第ｑ欠陥信号を受信して保存し、前記クロック信号に同期されて前記第１ないし第ｑ欠陥信号を出力する。
コントローラは、前記バッファ部から出力される前記第１ないし第ｑ欠陥信号を受信して欠陥が認識されれば、前記制御信号を活性化させる。前記カウンタから出力されるクロック数と前記第１ないし第ｑ欠陥信号とを利用して欠陥救済を行うメモリアドレスを分析する。
【発明の効果】
【００２４】
前記のように本発明によるメモリテスト回路及びテストシステムはメモリをテストして欠陥信号を発生させるＢＩＳＴ部をメモリ装置に設計し、ＢＩＳＴ部が出力する欠陥信号を分析する欠陥分析回路はテスト装置に分析することによって、テスト動作時にメモリ装置の設計負担を減らしうる長所がある。また、欠陥信号を分けて出力することによって、テスト装置のピン負担を減らしうる長所がある。
【発明を実施するための最良の形態】
【００２５】
本発明と本発明の動作上の利点及び本発明の実施によって解決される目的を十分に理解するためには、本発明の望ましい実施例を例示する図面及び図面に記載された内容を参照せねばならない。
以下、図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ部材を示す。
【００２６】
図１は、本発明の実施例によるメモリテスト回路である。
図１を参照すれば、メモリテスト回路１００は保存されたデータＤＡＴＡをｎビットデータ出力ピン（図示せず）を通じて出力するメモリ１１０及びＢＩＳＴ部１２０を備える。
ＢＩＳＴ部１２０は、メモリ１１０でテストデータＴＤＡＴＡを書き込み、メモリ１１０から出力されるテストデータＴＤＡＴＡと予想データ（図示せず）とを比較してメモリ１１０内部の欠陥セルアドレスを判断する。
【００２７】
メモリ１１０は、テスト動作時に前記ｎビットデータ出力ピン（図示せず）を８個のグループに分割して内部のメモリ領域に対応させ、欠陥メモリセルを欠陥救済する場合、前記８個グループのデータ出力ピンに対応するメモリ領域別に欠陥救済動作を行う。
メモリ１１０は、ＨＣＳＰＳＲＡＭである。
【００２８】
ＨＣＳＰＳＲＡＭは、ローリダンダンシーとカラムリダンダンシーとを備える。一般的なメモリで欠陥アドレスが発生すれば、欠陥アドレスに対応するあらゆるデータビットを欠陥救済する。
しかし、ＨＣＳＰＳＲＡＭは、データビットを８個のグループに区分し、欠陥アドレスが発生すれば、これら８個グループのうち欠陥アドレスに対応する１個のグループのデータビットを欠陥救済する。
【００２９】
例えば、図１のメモリ１１０が１６ビットのデータ出力ピンを備えるならば、メモリ１１０はそれぞれ２ビットのデータ出力ピンを備える８個のメモリ領域に区分される。欠陥アドレスが発生すれば、欠陥アドレスに対応する１個のグループでのみ欠陥救済を行う。
メモリ１１０を取り囲むテストロジック１３０はアイソレーションロジック及び選択手段１４０などを備える。メモリテスト回路１００がテストモードではない正常動作モードである場合、ＢＩＳＴオンＢＩＳＴＯＮ信号はＢＩＳＴ部１２０をターンオフにする。
【００３０】
そして、選択手段１４０は、ＢＩＳＴモード信号ＢＩＳＴＭＯＤＥに応答してテストデータＴＤＡＴＡの代わりにデータＤＡＴＡを選択してメモリ１１０に伝送する。
メモリテスト回路１００がテストモードである場合、ＢＩＳＴ部１２０はＢＩＳＴオンＢＩＳＴＯＮ信号によってターンオンになり、メモリ１１０でテストデータＴＤＡＴＡを書き込む。そして、ＢＩＳＴ部１２０はメモリ１１０から出力されるテストデータＴＤＡＴＡと予想データ（図示せず）とを比較してメモリ１１０内部の欠陥セルアドレスを判断する。
【００３１】
ＢＩＳＴ部１２０は、テストデータＴＤＡＴＡと予想データ（図示せず）とが一致するか否かを表示する欠陥情報を有するｋ個の予備欠陥信号（図示せず）を発生させ、前記ｋ個の予備欠陥信号（図示せず）をクロック信号ＢＣＬＫのｍサイクルの間、ｋ／ｍ個ずつ第１ないし第ｋ／ｍ欠陥信号として出力する。
ここで、ｋ及びｍは整数である。説明の便宜上、ｋを８と仮定してｍを２に仮定し、メモリ１１０は１６ビットのデータ出力ピンを備えると仮定して図１に開示された実施例を説明する。しかし、本発明のｋ及びｍが必ずしも８及び２に限定されるものではないことは言うまでもない。
【００３２】
ＢＩＳＴ部１２０は、テストデータＴＤＡＴＡと予想データ（図示せず）とが一致するか否かを表示する欠陥情報を有する８個の予備欠陥信号（図示せず）を発生させ、前記８個の予備欠陥信号（図示せず）をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
【００３３】
図２は、図１のＢＩＳＴの構造を説明する図面である。
図２を参照すれば、ＢＩＳＴ部１２０は予想データ発生部２１０、比較部２２０及び欠陥信号発生部２３０を備える。
予想データ発生部２１０は予想データＥＤＡＴＡを発生させる。予想データＥＤＡＴＡはメモリ１１０から出力されるテストデータＴＤＡＴＡと比較されてメモリ１１０内部のメモリセルの欠陥如何を判断するデータである。予想データＥＤＡＴＡはメモリ１１０に印加されるテストデータＴＤＡＴＡと同一である。
【００３４】
比較部２２０は、メモリ１１０から出力されるｎビットのテストデータＴＤＡＴＡを最下位ビットから最上位ビットまでｋ個のグループに分離した第１ないし第ｋテストデータを受信して予想データＥＤＡＴＡを受信して欠陥情報を有する第１ないし第ｋ予備欠陥信号を発生させる。
さらに説明すれば、比較部２２０は、メモリ１１０から出力される１６ビットのテストデータＴＤＡＴＡを最下位ビットから最上位ビットまで８個のグループに分離した第１ないし第８テストデータ（図示せず）を受信し、予想データＥＤＡＴＡを受信してテストデータＴＤＡＴＡと予想データＥＤＡＴＡとが一致するか否かを表示する欠陥情報を有する第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を発生させる。
【００３５】
図３は、図２の比較部の構造を説明する図面である。
メモリ１１０から出力されるテストデータＴＤＡＴＡは１６ビットである。メモリ１１０のデータ出力ピン（図示せず）が８個のグループに区分されるので、比較部２２０は１６ビットのテストデータＴＤＡＴＡを８個のグループに分離した第１ないし第８テストデータＴＤＡＴＡ［１：２］，ＴＤＡＴＡ［３：４］，ＴＤＡＴＡ［５：６］，ＴＤＡＴＡ［７：８］，ＴＤＡＴＡ［９：１０］，ＴＤＡＴＡ［１１：１２］，ＴＤＡＴＡ［１３：１４］，ＴＤＡＴＡ［１５：１６］を受信する。
【００３６】
もし、メモリ１１０のデータ出力ピンが３２ビットであれば、メモリ１１０は３２ビットのデータ出力ピンを８個のグループに分離する。８個のグループに分離されたテストデータはそれぞれ４ビットのデータ出力ピンから出力されるテストデータを備える。
すなわち、第１ないし第８テストデータは、それぞれＴＤＡＴＡ［１：４］，ＴＤＡＴＡ［５：８］，ＴＤＡＴＡ［９：１２］，ＴＤＡＴＡ［１３：１６］，ＴＤＡＴＡ［１７：２０］，ＴＤＡＴＡ［２１：２４］，ＴＤＡＴＡ［２５：２８］，ＴＤＡＴＡ［２９：３２］のように表現することができる。
【００３７】
図３の第１テストデータＴＤＡＴＡ［１：２］は、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第１グループのデータ出力ピン（図示せず）から出力されるテストデータである。
したがって、第１テストデータＴＤＡＴＡ［１：２］に欠陥があるならば、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第１グループのデータ出力ピン（図示せず）に対応するメモリ領域（便宜上、第１メモリ領域）に欠陥セルが存在することを意味する。
【００３８】
第２テストデータＴＤＡＴＡ［３：４］は、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第２グループのデータ出力ピン（図示せず）から出力されるテストデータである。
第２テストデータＴＤＡＴＡ［３：４］に欠陥があるならば、メモリ１１０の８個のグループに区分されたデータ出力ピン（図示せず）のうち第２グループのデータ出力ピン（図示せず）に対応するメモリ領域（便宜上、第２メモリ領域）に欠陥セルが存在することを意味する。
【００３９】
このような原理は第３テストデータＴＤＡＴＡ［５：６］ないし第８テストデータＴＤＡＴＡ［１５：１６４］まで同一に適用される。
比較部２２０は、第１ないし第８テストデータＴＤＡＴＡ［１：２］，ＴＤＡＴＡ［３：４］，ＴＤＡＴＡ［５：６］，ＴＤＡＴＡ［７：８］，ＴＤＡＴＡ［９：１０］，ＴＤＡＴＡ［１１：１２］，ＴＤＡＴＡ［１３：１４］，ＴＤＡＴＡ［１５：１６］と対応する予想データＥＤＡＴＡ［１：２］，ＥＤＡＴＡ［３：４］，ＥＤＡＴＡ［５：６］，ＥＤＡＴＡ［７：８］，ＥＤＡＴＡ［９：１０］，ＥＤＡＴＡ［１１：１２］，ＥＤＡＴＡ［１３：１４］，ＥＤＡＴＡ［１５：１６］を比較して第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を出力する第１ないし第８比較器ＣＯＭ１，ＣＯＭ２，ＣＯＭ３，ＣＯＭ４，ＣＯＭ５，ＣＯＭ６，ＣＯＭ７，ＣＯＭ８を備える。
【００４０】
比較部２２０の第１比較器ＣＯＭ１はクロック信号ＢＣＬＫに応答して第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とを比較して第１予備欠陥信号ＰＲＥ＿ＥＲＲ１を出力する。
第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一であれば、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１はハイレベルに出力され、第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一でなければ、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１はローレベルで出力される。
【００４１】
第１テストデータＴＤＡＴＡ［１：２］と予想データＥＤＡＴＡ［１：２］とが同一ではないことは、第１テストデータＴＤＡＴＡ［１：２］に対応するメモリ１１０の領域に欠陥が存在することを意味する。したがって、第１予備欠陥信号ＰＲＥ＿ＥＲＲ１がローレベルであれば、メモリ１１０の第１領域に欠陥セルが存在することを意味する。
【００４２】
このような方式で第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８の論理レベルによってメモリ１１０の８個の領域のうちどこに欠陥セルが存在するかを把握できる。
欠陥信号発生部２３０は、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
【００４３】
すなわち、欠陥信号発生部２３０は、クロック信号ＢＣＬＫの第１サイクルの間、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
そして、クロック信号ＢＣＬＫの第２サイクルの間、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
【００４４】
クロック信号ＢＣＬＫの２サイクルの間に出力される第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４の論理レベルを判断することによって、メモリ１１０で欠陥セルが発生した領域を判断できる。第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を利用して欠陥セルが発生した領域を判断する場合もある。
【００４５】
第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を利用するためには、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を受信して欠陥セルが発生した領域を判断するための欠陥分析回路（図示せず）のピン数が８個でなければならない。
【００４６】
ＢＩＳＴ部１２０から出力される第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して欠陥セルが発生した領域を判断するための欠陥分析回路（図示せず）のピン数は４個であれば十分である。
したがって、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間に分けて第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力することによって、欠陥分析回路（図示せず）のピン数を減らしうる。
【００４７】
図４は、図２の欠陥信号発生部の構造を説明する図面である。
図４を参照すれば、欠陥信号発生部２３０は、第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４、第１ないし第４論理積手段４１０，４２０，４３０，４４０及び第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４を備える。
【００４８】
第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４はクロック信号ＢＣＬＫに同期されて第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を保存する。第１ないし第４論理積手段４１０，４２０，４３０，４４０は第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４のそれぞれと対応する第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４の出力を論理積して出力する。
【００４９】
第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４はクロック信号ＢＣＬＫに応答して第１ないし第４論理積手段４１０，４２０，４３０，４４０の出力を保存した後、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力する。
図４は、クロック信号ＢＣＬＫの２サイクルの間、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を分けて第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４として出力するための欠陥信号発生部２３０の構造を説明する。
【００５０】
クロック信号ＢＣＬＫの第１サイクルの間、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８は第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４に保存され、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４は第１ないし第４論理積手段４１０，４２０，４３０，４４０に印加される。
【００５１】
第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４には第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８が保存される前に何れもハイレバルのデータが保存されている。
したがって、第１ないし第４論理積手段４１０，４２０，４３０，４４０はそれぞれハイレバルのデータと第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を論理積して第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４に保存する。
【００５２】
例えば、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４のうち第１予備欠陥信号ＰＲＥ＿ＥＲＲ１がローレベルであれば、第１ないし第４論理積手段４１０，４２０，４３０，４４０のうち第１論理積手段４１０の出力がローレベルであり、第２ないし第４論理積手段４２０，４３０，４４０の出力はハイレバルである。
【００５３】
すなわち、第１欠陥信号ＥＲＲＯＲＢ１のみがローレベルで出力され、第２ないし第４欠陥信号ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はハイレベルに出力される。クロック信号ＢＣＬＫの第１サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生するので、メモリ１１０の８個の領域のうち第１領域に欠陥セルが存在することが分かる。
【００５４】
クロック信号ＢＣＬＫの第２サイクルの間、第１ないし第４予備フリップフロップＰＦＦ１，ＰＦＦ２，ＰＦＦ３，ＰＦＦ４に保存された第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８は第１ないし第４論理積手段４１０，４２０，４３０，４４０に印加される。この時、第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４は何れもハイレバルを有し、第１ないし第４論理積手段４１０，４２０，４３０，４４０に印加される。
【００５５】
すなわち、クロック信号ＢＣＬＫの第１サイクルでの第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４の論理レベルに関係なく第２サイクルで第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４の論理レベルはハイレバルに転換される。
【００５６】
第１ないし第４論理積手段４１０，４２０，４３０，４４０はそれぞれハイレバルの第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４と第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８とを論理積して第１ないし第４フリップフロップＦＦ１，ＦＦ２，ＦＦ３，ＦＦ４に保存する。
【００５７】
例えば、第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８のうち第５予備欠陥信号ＰＲＥ＿ＥＲＲ５がローレベルであれば、第１ないし第４論理積手段４１０，４２０，４３０，４４０のうち第１論理積手段４１０の出力がローレベルであり、第２ないし第４論理積手段４２０，４３０，４４０の出力はハイレバルである。
【００５８】
すなわち、第１欠陥信号ＥＲＲＯＲＢ１のみがローレベルで出力され、第２ないし第４欠陥信号ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はハイレベルに出力される。クロック信号ＢＣＬＫの第２サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生するので、メモリ１１０の８個の領域のうち第５領域に欠陥セルが存在することが分かる。
【００５９】
メモリ１１０の８個の領域にｎ個のメモリセルが存在する場合、クロック信号ＢＣＬＫに同期されて第１メモリセルから第ｎメモリセルまで順にテストされるために、ＢＩＳＴ部１２０が動作され始める瞬間からクロック信号ＢＣＬＫのクロック数をカウントすることによって、正確な欠陥セルアドレスが分かる。
すなわち、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリ１１０の欠陥セルが存在する領域が分かり、クロック信号ＢＣＬＫのクロック数をカウントすることによって、欠陥セルの正確なアドレスが分かる。
図５は、図１のメモリテスト回路の動作を説明するタイミング図である。
【００６０】
図５を参照すれば、任意のメモリセルのアドレスで読取り動作、出力動作、比較動作、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４の出力動作を読取り動作が始まってからクロック信号ＢＣＬＫのクロック数を１ｓｔ、２ｎｄ、３ｒｄ、４ｔｈ、５ｔｈに区分して説明している。
【００６１】
ＢＩＳＴモード信号ＢＩＳＴＭＯＤＥがハイレバルであり、ＢＩＳＴオン信号ＢＩＳＴＯＮ信号がハイレバルであれば、ＢＩＳＴ部１２０の動作が始まる。
任意のメモリセルアドレスに保存されたテストデータＴＤＡＴＡを読取る動作がクロック信号ＢＣＬＫの第１サイクル１ｓｔで行われると仮定する。クロック信号ＢＣＬＫの第２サイクル２ｓｔで読取れたテストデータＴＤＡＴＡが出力される。
【００６２】
そして、クロック信号ＢＣＬＫの第３サイクル３ｒｄでテストデータＴＤＡＴＡと予想データＥＤＡＴＡとの比較動作が行われる。クロック信号ＢＣＬＫの第４サイクル４ｔｈで第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力される。この時の第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はそれぞれ第１ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４が出力されることである。
【００６３】
図５を参照すれば、第２欠陥信号ＥＲＲＯＲＢ２がローレベルで発生する。これは第２予備欠陥信号ＰＲＥ＿ＥＲＲ２がローレベルという意味であり、言い換えれば、メモリ１１０の第２領域（図示せず）に欠陥セルが存在することを意味する。
クロック信号ＢＣＬＫの第５サイクル５ｔｈで第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力される。この時の第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４はそれぞれ第５ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８が出力されることである。
【００６４】
図５を参照すれば、第４欠陥信号ＥＲＲＯＲＢ４がローレベルで発生する。これは第８予備欠陥信号ＰＲＥ＿ＥＲＲ８がローレベルという意味であり、言い換えれば、メモリ１１０の第８領域（図示せず）に欠陥セルが存在することを意味する。
このように第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を利用してメモリ１１０の欠陥セルが存在する領域が分かり、ＢＩＳＴ部１２０が動作され始めたクロック信号ＢＣＬＫのクロック数をカウントして欠陥セルの正確なアドレスを判断できる。
【００６５】
本発明の実施例によるメモリテスト回路１００は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して分析する欠陥分析回路（図示せず）のピン数を減らすために、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの２サイクルの間、４個ずつ分けて出力する。
【００６６】
欠陥分析回路（図示せず）のピン数をさらに減らすために、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの４サイクルの間、２個ずつ分けて出力できる。それにより、欠陥分析回路（図示せず）のピン数を２個に減らしうる。
【００６７】
図６は、図２の欠陥信号発生部の他の実施例を説明する図面である。
図６の欠陥信号発生部は前記ｍが４である場合である。
欠陥信号発生部２３０は、クロック信号ＢＣＬＫの第１サイクルの間、第１ないし第２予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力し、クロック信号ＢＣＬＫの第２サイクルの間、第３ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
【００６８】
クロック信号ＢＣＬＫの第３サイクルの間、第５ないし第６予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力し、クロック信号ＢＣＬＫの第４サイクルの間、第７ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
【００６９】
欠陥信号発生部２３０は、第１及び第２予備フリップフロップＰＦＦ１，ＰＦＦ２、第１及び第２論理積手段６１０，６２０、第３及び第４予備フリップフロップＰＦＦ３，ＰＦＦ４、第３及び第４論理積手段６３０，６４０、第５及び第６予備フリップフロップＰＦＦ５，ＰＦＦ６、第５及び第６論理積手段６５０，６６０及び第１及び第２フリップフロップＦＦ１，ＦＦ２を備える。
【００７０】
第１及び第２予備フリップフロップＰＦＦ１，ＰＦＦ２はクロック信号ＢＣＬＫに同期されて第７ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８を保存する。第１及び第２論理積手段６１０，６２０は第５ないし第６予備欠陥信号ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６のそれぞれと対応する第１及び第２予備フリップフロップＰＦＦ１，ＰＦＦ２の出力を論理積して出力する。
【００７１】
第３及び第４予備フリップフロップＰＦＦ３，ＰＦＦ４はクロック信号ＢＣＬＫに応答して第１及び第２論理積手段６１０，６２０の出力を保存する。第３及び第４論理積手段６３０，６４０は第３ないし第４予備欠陥信号ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４のそれぞれと対応する第３及び第４予備フリップフロップＰＦＦ３，ＰＦＦ４の出力を論理積して出力する。
【００７２】
第５及び第６予備フリップフロップＰＦＦ５，ＰＦＦ６は、クロック信号ＢＣＬＫに応答して前記第３及び第４論理積手段６３０，６４０の出力を保存する。第５及び第６論理積手段６５０，６６０は第１ないし第２予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２のそれぞれと対応する第５及び第６予備フリップフロップＰＦＦ５，ＰＦＦ６の出力を論理積して出力する。
【００７３】
第１及び第２フリップフロップＦＦ１，ＦＦ２は、クロック信号ＢＣＬＫに応答して第５及び第６論理積手段６５０，６６０の出力を保存した後、第１ないし第２欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２として出力する。
図６の欠陥信号発生部２３０は、第１ないし第８予備欠陥信号ＰＲＥ＿ＥＲＲ１，ＰＲＥ＿ＥＲＲ２，ＰＲＥ＿ＥＲＲ３，ＰＲＥ＿ＥＲＲ４，ＰＲＥ＿ＥＲＲ５，ＰＲＥ＿ＥＲＲ６，ＰＲＥ＿ＥＲＲ７，ＰＲＥ＿ＥＲＲ８をクロック信号ＢＣＬＫの４サイクルの間に分けて２個ずつ出力するという点を除いては、図４の欠陥信号発生部２３０の動作原理と同一である。したがって、動作に対する詳細なる説明は省略する。
【００７４】
図７は、本発明の他の実施例による欠陥分析回路を説明する図面である。
図７を参照すれば、欠陥分析回路７００は、カウンタ７１０、バッファ部７２０、コントローラ７３０を備える。
カウンタ７１０は、クロック信号ＢＣＬＫをカウントして制御信号ＣＴＲＬＳが活性化されれば、それまでカウントされたクロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫを出力する。バッファ部７２０は、メモリ１１０に欠陥セルが存在するか否かを表示する第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して保存し、クロック信号ＢＣＬＫに同期されて第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を出力する。
【００７５】
コントローラ７３０は、バッファ部７２０から出力される第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信し、欠陥が認識されれば、制御信号ＣＴＲＬＳを活性化させる。欠陥分析回路７００は、カウンタ７１０から出力されるクロック数ＮＵＭ＿ＢＣＬＫと第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１、ＥＲＲＯＲＢ２、ＥＲＲＯＲＢ３、ＥＲＲＯＲＢ４とを利用して欠陥救済を行うメモリアドレスを分析する。
【００７６】
図７の欠陥分析回路７００は、本発明の実施例によるメモリテスト回路１００から出力される欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信して分析し、欠陥が存在する欠陥セルアドレスを分析する回路である。
説明の便宜上、メモリテスト回路１００は、４個の欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を出力すると仮定し、欠陥分析回路７００も４個の欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を受信すると仮定する。したがって、第１ないし第ｑ欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４は第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４となる。
【００７７】
ＢＩＳＴモード信号ＢＩＳＴＭＯＤＥとＢＩＳＴオンＢＩＳＴＯＮ信号が活性化されれば、カウンタ７１０はクロック信号ＢＣＬＫを受信してクロック信号ＢＣＬＫのクロック数をカウントする。カウンタ７１０は、図１のＢＩＳＴ部１２０がクロック信号ＢＣＬＫに応答して動作するのと同時に動作する。
ＢＩＳＴ部１２０から第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が出力されれば、バッファ部７２０は第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４を保存した後、コントローラ７３０に印加する。コントローラ７３０は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリセルの欠陥が認識されれば、制御信号ＣＴＲＬＳを活性化させる。
【００７８】
コントローラ７３０は、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４のうち論理レベルがローレベルである欠陥信号を認識し、制御信号ＣＴＲＬＳを活性化させる。カウンタ７１０は活性化された制御信号ＣＴＲＬＳに応答してそれまでカウントされたクロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫを出力する。
【００７９】
設計者は欠陥分析回路７００から出力されるクロック数ＮＵＭ＿ＢＣＬＫと第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４からメモリ１１０の欠陥セルが存在する領域及び欠陥セルの正確なアドレスを判断できる。
例えば、第１ないし第４欠陥信号ＥＲＲＯＲＢ１，ＥＲＲＯＲＢ２，ＥＲＲＯＲＢ３，ＥＲＲＯＲＢ４が発生するクロック信号ＢＣＬＫの２サイクルのうち第２サイクルで第１欠陥信号ＥＲＲＯＲＢ１がローレベルで発生すれば、第５予備欠陥信号ＰＲＥ＿ＥＲＲ５に対応するメモリ１１０の領域、すなわち第５領域（図示せず）に欠陥セルが存在することが分かる。
【００８０】
メモリ１１０の８個の領域（図示せず）のそれぞれの第１アドレスビットから順にクロック信号ＢＣＬＫに同期されてテストされるために、クロック信号ＢＣＬＫのクロック数ＮＵＭ＿ＢＣＬＫから欠陥セルのアドレスが分かる。
図７の欠陥分析回路７００は、図１のメモリテスト回路１００と結合して１つのテストシステムを構成できる。このようなテストシステムの動作はメモリテスト回路１００と欠陥分析回路７００の動作とを結合したものと同一なので、詳細なる説明は省略する。
【００８１】
以上のように、図面と明細書で最適の実施例が開示された。ここで、特定な用語が使われたが、これは単に本発明を説明するための目的で使われたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、本技術分野の当業者であれば、これより多様な変形及び均等な他の実施例が可能である点が理解できる。したがって、本発明の真の技術的保護範囲は特許請求の範囲の技術的思想により定められねばならない。
【産業上の利用可能性】
【００８２】
本発明は半導体メモリ装置分野に利用可能であり、特に、半導体メモリ装置のテスト分野に利用されうる。
【図面の簡単な説明】
【００８３】
【図１】本発明の実施例によるメモリテスト回路を示す概略図である。
【図２】図１のＢＩＳＴ部の構造を説明する概略図である。
【図３】図２の比較部の構造を説明する概略図である。
【図４】図２の欠陥信号発生部の構造を説明する概略図である。
【図５】図１のメモリテスト回路の動作を説明するタイミングチャートを示す概略図である。
【図６】図２の欠陥信号発生部の他の実施例を説明する概略図である。
【図７】本発明の他の実施例による欠陥分析回路を説明する概略図である。
【符号の説明】
【００８４】
１００  メモリテスト回路、１１０  メモリ、１３０  テストロジック、１４０  選択手段、ＤＡＴＡ  データ、ＴＤＡＴＡ  テストデータ、ＢＣＬＫ  クロック信号、ＢＩＳＴＯＮ  ＢＩＳＴオン、ＥＲＲＯＲＢ１、ＥＲＲＯＲＢ２、ＥＲＲＯＲＢ３、ＥＲＲＯＲＢ４  第１ないし第４欠陥信号
【図１】
2005158252.tif 000003
【図２】
2005158252.tif 000004
【図３】
2005158252.tif 000005
【図４】
2005158252.tif 000006
【図５】
2005158252.tif 000007
【図６】
2005158252.tif 000008
【図７】
2005158252.tif 000009