(57)【要約】 【課題】  ＵＶＬＯ（Under  Voltage  Lock  Out）回路を別に必要とせず、電源電圧の立ち上がり時に機能回路が誤動作を起こすのを防止する入力回路の提供。【解決手段】  この入力回路２は、入力端子ＩＮの信号をゲートに入力するトランジスタ１１と、トランジスタ１１のドレインと電源電圧ＶＢＡＴとの間に設けられた抵抗１６と、トランジスタ１１のソースと接地電位との間に設けられたトランジスタ１２と、トランジスタ１２のゲートと電源電圧ＶＢＡＴとの間に設けられた抵抗１７と、トランジスタ１２のゲートと接地電位との間に設けられた抵抗１８と、トランジスタ１１のドレインと抵抗１６との間からの信号をゲートに入力し、抵抗１７、１８に流れる電流を接断するトランジスタ１３と、入力端子ＩＮの信号をゲートに入力し、抵抗１７、１８に流れる電流を接断するトランジスタ１４と、を備える。【選択図】  図１
2005318552.tif 000002
【特許請求の範囲】
【請求項１】
入力端子から入力信号を入力して機能回路に制御信号を出力する入力回路であって、
入力端子からの入力信号を制御端に入力する入力トランジスタと、
入力トランジスタの出力端と第１の定電位との間に設けられた第１の負荷素子と、
入力トランジスタの入力端と第２の定電位との間に設けられた第１の制御トランジスタと、
第１の制御トランジスタの制御端と第１の定電位との間に設けられた第２の負荷素子と、
第１の制御トランジスタの制御端と第２の定電位との間に設けられた第３の負荷素子と、  入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第２の制御トランジスタと、
入力端子からの入力信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第３の制御トランジスタと、を備え、
入力トランジスタの出力端と第１の負荷素子との間の節点の信号に応じて機能回路に制御信号を出力することを特徴とする入力回路。
【請求項２】
請求項１に記載の入力回路において、
第１の制御トランジスタの制御端と第２の負荷素子との間に設けられたダイオード接続トランジスタを更に備えることを特徴とする入力回路。
【請求項３】
請求項１に記載の入力回路において、
入力トランジスタの出力端と第１の負荷素子との間の節点と第２の制御トランジスタの制御端の間に設けられた複数のインバータにより、入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を第２の制御トランジスタの制御端に入力することを特徴とする入力回路。
【請求項４】
請求項２に記載の入力回路において、
入力トランジスタの出力端と第１の負荷素子との間の節点と第２の制御トランジスタの制御端の間に設けられた複数のインバータにより、入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を第２の制御トランジスタの制御端に入力することを特徴とする入力回路。
【請求項５】
請求項１に記載の入力回路において、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ及び第３の制御トランジスタはＭＯＳトランジスタであり、それぞれのトランジスタの制御端、出力端、入力端はゲート、ドレイン、ソースであることを特徴とする入力回路。
【請求項６】
請求項２に記載の入力回路において、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ、第３の制御トランジスタ及びダイオード接続トランジスタはＭＯＳトランジスタであり、それぞれのトランジスタの制御端、出力端、入力端はゲート、ドレイン、ソースであることを特徴とする入力回路。
【請求項７】
請求項５に記載の入力回路において、
第１の定電位及び第２の定電位はそれぞれ電源電圧及び接地電位であり、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ及び第３の制御トランジスタはＮ型のＭＯＳトランジスタであることを特徴とする入力回路。
【請求項８】
請求項６に記載の入力回路において、
第１の定電位及び第２の定電位はそれぞれ電源電圧及び接地電位であり、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ及び第３の制御トランジスタはＮ型のＭＯＳトランジスタであり、ダイオード接続トランジスタはＰ型のＭＯＳトランジスタであることを特徴とする入力回路。
【請求項９】
請求項１に記載の入力回路において、
第１の負荷素子、第２の負荷素子及び第３の負荷素子は抵抗を含むことを特徴とする入力回路。
【請求項１０】
機能回路からの制御信号を入力して出力端子に出力信号を出力する出力回路であって、
機能回路からの制御信号を制御端に入力する入力トランジスタと、
入力トランジスタの出力端と第１の定電位との間に設けられた第１の負荷素子と、
入力トランジスタの入力端と第２の定電位との間に設けられた第１の制御トランジスタと、
第１の制御トランジスタの制御端と第１の定電位との間に設けられた第２の負荷素子と、
第１の制御トランジスタの制御端と第２の定電位との間に設けられた第３の負荷素子と、
入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第２の制御トランジスタと、
機能回路からの制御信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第３の制御トランジスタと、を備え、
入力トランジスタの出力端と第１の負荷素子との間の節点の信号に応じて出力端子に出力信号を出力することを特徴とする出力回路。
【請求項１１】
請求項１０に記載の出力回路において、
第１の制御トランジスタの制御端と第２の負荷素子との間に設けられたダイオード接続トランジスタを更に備えることを特徴とする出力回路。
【請求項１２】
請求項１０に記載の出力回路において、
入力トランジスタの出力端と第１の負荷素子との間の節点と第２の制御トランジスタの制御端の間に設けられた複数のインバータにより、入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を第２の制御トランジスタの制御端に入力することを特徴とする出力回路。
【請求項１３】
請求項１１に記載の出力回路において、
入力トランジスタの出力端と第１の負荷素子との間の節点と第２の制御トランジスタの制御端の間に設けられた複数のインバータにより、入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を第２の制御トランジスタの制御端に入力することを特徴とする出力回路。
【請求項１４】
請求項１０に記載の出力回路において、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ及び第３の制御トランジスタはＭＯＳトランジスタであり、それぞれのトランジスタの制御端、出力端、入力端はゲート、ドレイン、ソースであることを特徴とする出力回路。
【請求項１５】
請求項１１に記載の出力回路において、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ、第３の制御トランジスタ及びダイオード接続トランジスタはＭＯＳトランジスタであり、それぞれのトランジスタの制御端、出力端、入力端はゲート、ドレイン、ソースであることを特徴とする出力回路。
【請求項１６】
請求項１４に記載の出力回路において、
第１の定電位及び第２の定電位はそれぞれ電源電圧及び接地電位であり、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ及び第３の制御トランジスタはＮ型のＭＯＳトランジスタであることを特徴とする出力回路。
【請求項１７】
請求項１５に記載の出力回路において、
第１の定電位及び第２の定電位はそれぞれ電源電圧及び接地電位であり、
入力トランジスタ、第１の制御トランジスタ、第２の制御トランジスタ及び第３の制御トランジスタはＮ型のＭＯＳトランジスタであり、ダイオード接続トランジスタはＰ型のＭＯＳトランジスタであることを特徴とする出力回路。
【請求項１８】
請求項１０に記載の出力回路において、
第１の負荷素子、第２の負荷素子及び第３の負荷素子は抵抗を含むことを特徴とする出力回路。
【請求項１９】
半導体集積回路の機能を実現する機能回路と、
入力端子から入力信号を入力して機能回路に制御信号を出力する入力回路と、を備え、
入力回路は、印加電圧が所定の電圧以下では機能回路の動作を停止させ、印加電圧が所定の電圧よりも上では機能回路の動作をさせるような回路要素を含み、その回路要素は専用のＵＶＬＯ回路ではないことを特徴とする半導体集積回路。
【請求項２０】
半導体集積回路の機能を実現する機能回路と、
機能回路から制御信号を入力して出力端子に出力信号を出力する出力回路と、を備え、
出力回路は、印加電圧が所定の電圧以下では出力端子の外部回路の動作を停止させ、印加電圧が所定の電圧よりも上では出力端子の外部回路の動作をさせるような回路要素を含み、その回路要素は専用のＵＶＬＯ回路ではないことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の入力回路及び出力回路に関する。
【背景技術】
【０００２】
一般に、複数の半導体集積回路を含む電子機器は、半導体集積回路に電力を供給する電源ラインに複数のコンデンサによる大きな容量及び大きな寄生容量が存在している。そのため、電源電圧ＶＢＡＴは緩やかに立ち上がる。一方、それぞれの半導体集積回路には、その望まれる機能あるいは動作を正常に果たし得るような電源電圧ＶＢＡＴの範囲がある。そこで、通常、所定の電圧以下ではそれらの半導体集積回路の動作を停止させ、所定の電圧よりも上では半導体集積回路の動作をさせるよう、電源電圧ＶＢＡＴの所定の電圧を検出するためのＵＶＬＯ（Under  Voltage  Lock  Out）回路が、半導体集積回路の外に、又は内蔵して設けられる（例えば特許文献１）。それによって、半導体集積回路は、電源電圧ＶＢＡＴが立ち上がる際に、正常動作が可能な電圧に至るまでその動作を停止することで、誤動作を起こさないようになっている。
【０００３】
図３は、ＵＶＬＯ回路を内蔵した従来の半導体集積回路の例である。半導体集積回路１０１は、入力端子ＩＮの信号を入力する入力回路１０２と、この半導体集積回路１０１の機能を実現する機能回路１０３と、ＵＶＬＯ回路１０４と、を含む。入力回路１０２は、入力端子ＩＮのハイレベル又はローレベルを入力してそれと同極性のレベルを出力するものである。入力回路１０２は、ゲートに入力端子ＩＮからの信号が入力され、ソースが接地されたＮ型のＭＯＳトランジスタ１１１と、トランジスタ１１１のドレインと電源電圧ＶＢＡＴとの間に設けられた抵抗１１６と、トランジスタ１１１のドレインと抵抗１１６との間の節点から信号を入力してハイレベル又はローレベルを出力するインバータ１１９と、から構成される。また、ＵＶＬＯ回路１０４は、電源電圧ＶＢＡＴの所定の電圧を検出してハイレベル又はローレベルを出力するものである。ＵＶＬＯ回路１０４は、電源電圧ＶＢＡＴを分割する抵抗１３１及び１３２と、基準電圧ＶＲＥＦを生成する基準電圧生成回路１３３と、電源電圧ＶＢＡＴの分割電圧と基準電圧ＶＲＥＦを比較してハイレベル又はローレベルを出力する比較器１３４と、を含む。インバータ１１９の出力と比較器１３４の出力はＡＮＤ回路１３５に入力され、ＡＮＤ回路１３５の出力は機能回路１０３に入力される。機能回路１０３を動作させない（非活性化させる）ためには、機能回路１０３の入力の電圧をローレベルに固定する。
【０００４】
ＵＶＬＯ回路１０４は、電源電圧ＶＢＡＴの分割電圧が基準電圧ＶＲＥＦよりも低いと正常動作が可能な電圧ではないとしてローレベルを出力する。従ってこの場合、ＡＮＤ回路１３５はローレベルを出力するので機能回路１０３は動作しない。
【０００５】
【特許文献１】特開２００１−２９６９３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
こうして、ＵＶＬＯ回路１０４は、電源電圧ＶＢＡＴが正常動作の可能な所定の電圧より低いと機能回路１０３を動作させないので、電源電圧ＶＢＡＴが緩やかに立ち上がっても誤動作が起こるのを防止できる。しかし、ＵＶＬＯ回路１０４は、常に電源電圧ＶＢＡＴと基準電圧ＶＲＥＦとを比較しているため、抵抗１３１及び１３２と、基準電圧生成回路１３３と、比較器１３４と、に常に比較的大きなＤＣ電流が流れる。つまりこのＤＣ電流は、電源電圧ＶＢＡＴが立ち上がるときのみならず、立ち上がった後も流れるため、少なからぬ電力を消費することになる。また、ＵＶＬＯ回路１０４の回路規模は大きい。半導体集積回路１０１の機能回路１０３の回路規模が小さい場合に、そのようなＵＶＬＯ回路１０４を内蔵することは実用上困難である。一方、もし外部のＵＶＬＯ回路１０４を利用しようとすると、その信号を入力する端子が必要になり、また、外部のＵＶＬＯ回路１０４からプリント基板上で配線を引いてくる必要がある。
【０００７】
以上の問題を解決するために、本発明の望ましい実施形態は、ＵＶＬＯ回路を必要とせず、電源電圧の立ち上がり時の誤動作を防止することができる入力回路を提供する。
【課題を解決するための手段】
【０００８】
本発明の望ましい実施形態に係る入力回路は、入力端子から入力信号を入力して機能回路に制御信号を出力する入力回路であって、入力端子からの入力信号を制御端に入力する入力トランジスタと、入力トランジスタの出力端と第１の定電位との間に設けられた第１の負荷素子と、入力トランジスタの入力端と第２の定電位との間に設けられた第１の制御トランジスタと、第１の制御トランジスタの制御端と第１の定電位との間に設けられた第２の負荷素子と、第１の制御トランジスタの制御端と第２の定電位との間に設けられた第３の負荷素子と、入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第２の制御トランジスタと、入力端子からの入力信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第３の制御トランジスタと、を備え、入力トランジスタの出力端と第１の負荷素子との間の節点の信号に応じて機能回路に制御信号を出力する。
【０００９】
本発明の望ましい別の実施形態に係る出力回路は、機能回路からの制御信号を入力して出力端子に出力信号を出力する出力回路であって、機能回路からの制御信号を制御端に入力する入力トランジスタと、入力トランジスタの出力端と第１の定電位との間に設けられた第１の負荷素子と、入力トランジスタの入力端と第２の定電位との間に設けられた第１の制御トランジスタと、第１の制御トランジスタの制御端と第１の定電位との間に設けられた第２の負荷素子と、第１の制御トランジスタの制御端と第２の定電位との間に設けられた第３の負荷素子と、入力トランジスタの出力端と第１の負荷素子との間の節点の信号と実質的に等しい信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第２の制御トランジスタと、機能回路からの制御信号を制御端に入力することにより第２及び第３の負荷素子に流れる電流の経路を接続／非接続するべくオンオフする第３の制御トランジスタと、を備え、入力トランジスタの出力端と第１の負荷素子との間の節点の信号に応じて出力端子に出力信号を出力する。
【発明の効果】
【００１０】
上述の本発明の望ましい実施形態に係る入力回路は、入力トランジスタの入力端と第２の定電位との間に第１の制御トランジスタを設けている。第１の定電位の立ち上げ時に、機能回路が正常に動作する電圧になるまで第１の制御トランジスタをオフすることで、ＵＶＬＯ回路を必要とせず、機能回路が誤動作を起こすのを防止することができる。また、上述の本発明の望ましい別の実施形態に係る出力回路は、上述の入力回路と同様な回路構成とすることで、第１の定電位の立ち上げ時に、出力回路の信号を受ける他の半導体集積回路が誤動作を起こすのを防止することができる。このように、本発明の望ましい実施形態は、入力回路及び出力回路について専用のＵＶＬＯ回路を必要としない。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の最良の実施形態を図面を参照しながら説明する。図１は本発明の望ましい実施形態に係る入力回路を含む半導体集積回路の回路図である。この入力回路２は、ゲート（制御端）に入力端子ＩＮからの入力信号を入力するＮ型のＭＯＳトランジスタ（入力トランジスタ）１１と、入力トランジスタ１１のドレイン（出力端）と電源電圧ＶＢＡＴ（第１の定電位）との間に設けられた抵抗（第１の負荷素子）１６と、入力トランジスタ１１のソース（入力端）と接地電位（第２の定電位）との間に設けられたＮ型のＭＯＳトランジスタ（第１の制御トランジスタ）１２と、第１の制御トランジスタ１２のゲート（制御端）（節点Ｂ）と電源電圧ＶＢＡＴとの間にダイオード接続のＰ型のＭＯＳトランジスタ１５を介して設けられた抵抗（第２の負荷素子）１７と、第１の制御トランジスタ１２のゲートと接地電位との間に設けられた抵抗（第３の負荷素子）１８と、入力トランジスタ１１のドレインと第１の負荷素子１６との間の節点Ａの信号をインバータ１９及び２０を介してゲート（制御端）に入力することにより第２及び第３の負荷素子１７、１８に流れる電流の経路を接続／非接続するべくオンオフするＮ型のＭＯＳトランジスタ（第２の制御トランジスタ）１３と、入力端子ＩＮからの入力信号をゲート（制御端）に入力して第２及び第３の負荷素子１７及び１８に流れる電流の経路を接続／非接続するべくオンオフするＮ型のＭＯＳトランジスタ（第３の制御トランジスタ）１４と、を備える。ここで、第２及び第３の負荷素子１７、１８の抵抗値は、例えば、それぞれ約Ｒ、４Ｒと設定されている。
【００１２】
機能回路３は、半導体集積回路１の機能を実現し、インバータ１９からの信号が入力回路２が出力する制御信号として入力される。ここで、機能回路３を動作させない（非活性化させる）ためには、機能回路３の入力の電圧をローレベルに固定する。従って、後述するように、電源電圧ＶＢＡＴ立ち上がり時にＵＶＬＯ機能を実現するためには、少なくとも機能回路３の正常動作可能な電源電圧ＶＢＡＴの最低電圧になるまでは、入力回路２が出力する制御信号はローレベルになるようにしている。
【００１３】
次に、電源電圧ＶＢＡＴが緩やかに立ち上がるときの入力回路２の動作について説明する。なお、この半導体集積回路１では、理解のために、Ｎ型のＭＯＳトランジスタ及びＰ型のＭＯＳトランジスタのしきい値（Ｖｔｈ）を全て望ましい同じ値としている。電源電圧ＶＢＡＴがＶｔｈの電圧に至るまでは、半導体集積回路１を構成する機能回路３及び入力回路２に用いられるトランジスタが全てオフ状態である。機能回路３は動作しない。ここで、節点Ａの電圧は電源電圧ＶＢＡＴレベルになっている。電源電圧ＶＢＡＴがＶｔｈの電圧になると、節点Ａの電圧レベルはインバータ１９及び２０を介して第２の制御トランジスタ１３のゲートに伝達されて第２の制御トランジスタ１３はオンする。第３の制御トランジスタ１４は、入力端子ＩＮがハイレベルならばオンし、ローレベルならばオフしている。
【００１４】
電源電圧ＶＢＡＴがＶｔｈの電圧以上であって、入力端子ＩＮがハイレベルの場合、電源電圧ＶＢＡＴが上昇すると、節点Ｂの電圧は上昇する。しかし、節点Ｂの電圧がＶｔｈの電圧より下であれば、第１の制御トランジスタ１２はオフしている。従って、入力端子ＩＮのハイレベルにより入力トランジスタ１１はオンするが、節点Ａの電圧は電源電圧ＶＢＡＴレベルを維持する。一方、入力端子ＩＮがローレベルの場合、入力トランジスタ１１はオフするので、節点Ａの電圧は電源電圧ＶＢＡＴレベルである。このように、電源電圧ＶＢＡＴがＶｔｈの電圧以上でも所定の電圧（ＵＶＬＯ解除電圧）に至るまでは、節点Ａの電圧は、入力端子ＩＮの電圧レベルに係わらず電源電圧ＶＢＡＴレベルである。従って、機能回路３に入力される制御信号の電圧レベルはローレベルに固定され、機能回路３は非活性化される。
【００１５】
節点Ｂの電圧がＶｔｈの電圧となるような電源電圧ＶＢＡＴのＵＶＬＯ解除電圧は、以下のように求める。節点Ｂの電圧がＶｔｈであると、第３の負荷素子１８にはＶｔｈ／４Ｒの電流が流れ、これと同じ電流が第２の負荷素子１７にも流れるから、
ＶＢＡＴ＝Ｖｔｈ＋Ｖｔｈ＋（Ｖｔｈ／４Ｒ）×Ｒ  ・・・（１）
であり、従って、
ＶＢＡＴ＝Ｖｔｈ×９／４                        ・・・（２）
となる。これにより、Ｖｔｈが例えば約０．７Ｖとすると、ＶＢＡＴは約１．５７５Ｖとなる。このＵＶＬＯ解除電圧は後述のように調整することが可能である。
【００１６】
次に、電源電圧ＶＢＡＴが（２）式のＵＶＬＯ解除電圧を超えると、機能回路３の非活性化は解除される。ここで注意すべきは、少なくともこのＵＶＬＯ解除電圧以上で機能回路３が正常動作可能であるように、この電圧を調整しなければならないことである。そして、第１の制御トランジスタ１２は入力端子ＩＮの電圧レベルに係わらずオンするので、入力端子ＩＮがハイレベルならば、入力トランジスタ１１はオンし、第１の負荷素子１６に電流が流れることで節点Ａはローレベルになり、インバータ１９で反転されてハイレベルになる。逆に、入力端子ＩＮがローレベルならば、入力トランジスタ１１はオフし、第１の負荷素子１６に電流は流れず節点Ａはハイレベルになり、インバータ１９で反転されてローレベルになる。このように、入力端子ＩＮの極性がそのまま機能回路３に入力される制御信号の極性になる。なお、入力端子ＩＮと節点Ａの極性は異なるので、第２及び第３の制御トランジスタ１３、１４が定常的に共にオンすることはない。これによって第２及び第３の負荷素子１７、１８にはほとんど電流は流れない。
【００１７】
こうして、回路規模をさほど大きくすることなくＵＶＬＯ機能を付加した入力回路２により、電源電圧ＶＢＡＴが緩やかに立ち上がって正常動作が可能な電源電圧ＶＢＡＴに至るまで、動作を停止して誤動作が起きるのを防止することができる。
【００１８】
次に、ＵＶＬＯ解除電圧の具体的な調整について述べる。機能回路３の正常動作可能な電源電圧ＶＢＡＴの最低電圧に合わせてＵＶＬＯ解除電圧を調整するには、第２及び第３の負荷素子１７、１８の抵抗値の比率を変えたり、トランジスタ１５を省いたり、逆にトランジスタ１５を２個以上にしたりする。例えば、第２及び第３の負荷素子１７、１８の抵抗値を、例えば、それぞれＲ、３Ｒと設定し、トランジスタ１５を２個直列に設けると、（１）式の換わりに、
ＶＢＡＴ＝Ｖｔｈ＋２×Ｖｔｈ＋（Ｖｔｈ／３Ｒ）×Ｒ  ・・・（３）
であり、従って、
ＶＢＡＴ＝Ｖｔｈ×１０／３                          ・・・（４）
となり、（２）式に比べてＵＶＬＯ解除電圧を高くすることができる。
【００１９】
ところで、機能回路３の正常動作可能な電源電圧ＶＢＡＴの最低電圧は、トランジスタのＶｔｈの値の影響が大きい。一方、ＵＶＬＯ解除電圧も（２）式又は（４）式に示すように、Ｖｔｈにより決まる。それら２つの電圧は、温度又はその他の条件によりＶｔｈが変動しても、同様の変動を起こし、相対的な関係はそれほど変動しない。従って、それら２つの電圧値の間のマージンを小さくすることができる。その結果、機能回路３が機能を果たす電源電圧ＶＢＡＴの範囲（実質的動作範囲）を広くすることができ、また、電源電圧ＶＢＡＴの立ち上がり時に、機能回路３を早く動作させることも可能になる。
【００２０】
以上の説明は、機能回路３の制御信号における非活性化の電圧レベルがローレベルの場合であるが、制御信号における非活性化の電圧レベルがハイレベルの場合であるならば、インバータ１９の出力の換わりにインバータ２０の出力を機能回路３に入力することになる。また、第２の制御トランジスタ１３のゲートに入力される信号は節点Ａの信号とインバータ１９及び２０を介して実質的に等しい。しかし、節点Ａの信号をインバータ１９及び２０を介さずに直接に第２の制御トランジスタ１３のゲートに入力することも可能である。また、入力回路２は電源電圧ＶＢＡＴを第１の定電位とし、接地電位を第２の定電位としたものであるが、これらを逆にして接地電位を第１の定電位とし、電源電圧ＶＢＡＴを第２の定電位とすることもできる。この場合、望ましくは、トランジスタ１１乃至１４をＰ型のＭＯＳトランジスタに、トランジスタ１５をＮ型のＭＯＳトランジスタにする。また、入力回路２はＭＯＳトランジスタを用いて構成しているが、これらの全部又は一部をバイポーラトランジスタに置き換えることも可能である。
【００２１】
以上、本発明の望ましい実施形態に係る入力回路について説明したが、電源電圧ＶＢＡＴ立ち上がり時に、他の半導体集積回路の正常動作が可能な電源電圧ＶＢＡＴに至るまで他の半導体集積回路の動作を停止し、その誤動作を起こさせないようにする出力回路を設けることもできる。図２は本発明の別の望ましい実施形態に係る出力回路を含む半導体集積回路の回路図である。この出力回路５は、望ましくは、上記の図１の入力回路２と実質的に同じ回路構成になっている。ただし、機能回路３から出力される制御信号が出力回路５に入力され、出力回路５からの出力信号は出力端子ＯＵＴに出力されるようになっている。また、インバータ１９を構成するＮ型及びＰ型のＭＯＳトランジスタのサイズは、望ましくは、大きくなっている。他の要素の説明は重複するので省略する。この出力回路５は、上記の入力回路２と同様の動作を行うので、他の半導体集積回路の正常動作可能な電源電圧ＶＢＡＴの最低電圧に合わせてＵＶＬＯ解除電圧を調整することにより、電源電圧ＶＢＡＴの立ち上げ時に、出力回路５の信号を受ける他の半導体集積回路が誤動作を起こすのを防止することができる。
【００２２】
以上、本発明を望ましい実施形態に基づいて説明したが、当業者とって、開示された発明をいろいろな方法で変更し、特に上述されたもの以外の多くの実施形態を可能にできるのは明らかである。よって、本特許請求の範囲は、本発明の要旨及び範囲の内の全ての変更を含むものである。
【図面の簡単な説明】
【００２３】
【図１】本発明の望ましい実施形態に係る入力回路を含む半導体集積回路の回路図である。
【図２】本発明の別の望ましい実施形態に係る出力回路を含む半導体集積回路の回路図である。
【図３】従来の入力回路を含む半導体集積回路の回路図である。
【符号の説明】
【００２４】
１    半導体集積回路
２    入力回路
３    機能回路
５    出力回路
１１    入力トランジスタ
１２    第１の制御トランジスタ
１３    第２の制御トランジスタ
１４    第３の制御トランジスタ
１６    第１の負荷素子
１７    第２の負荷素子
１８    第３の負荷素子
ＩＮ    入力端子
ＯＵＴ    出力端子
ＶＢＡＴ  電源電圧（第１の定電位）
【図１】
2005318552.tif 000003
【図２】
2005318552.tif 000004
【図３】
2005318552.tif 000005