(57)【要約】【課題】システム基準クロックの高周波数化の影響により、メモリ部における消費電力増加と共に、高周波数化に対応したメモリマクロの大型化が課題となっている。【解決手段】書き込み基準クロック周期でサンプリングされたデジタル映像信号を、その書き込み基準クロックの分周クロックを用いてメモリへ書き込み、読み出し基準クロックの分周クロックを用いてメモリから読み出すメモリ制御において、書き込み及び読み出しの分周クロックの位相をそれぞれ検出し、その位相により書き込み・読み出しデータタイミング位相を可変させ分周前の基準クロック単位で制御することができる。【選択図】図１
2005192068.tif 000002
【特許請求の範囲】
【請求項１】
入力同期信号と第１基準クロックより書き込み基準信号を発生させる書き込み基準発生手段と、前記書き込み基準信号と前記第１基準クロック並びに第１基準クロックの分周クロックを用いて書き込み位相を検出する第１位相検出手段と、前記第１基準クロック周期でサンプリングされたデジタル映像信号を第１基準クロック並びに前記第１位相検出手段からの書き込み位相信号で遅延制御させる第１遅延調整手段と、前記第１遅延調整手段からのデジタル映像信号を前記第１基準クロックの分周クロックと前記書き込み基準信号を用いてメモリに書き込む書き込み制御手段と、前記入力同期信号と第２基準クロックより読み出し基準信号を発生させる読み出し基準発生手段と、前記読み出し基準信号並びに前記第２基準クロックの分周クロックを用いて前記メモリからデジタル映像信号を読み出す読み出し制御手段と、前記読み出し基準信号と前記第２基準クロック並びに第２基準クロックの分周クロックとを用いて読み出し位相を検出する第２位相検出手段と、前記メモリからのデジタル映像信号を前記第２基準クロック並びに前記第２位相検出手段からの読み出し位相信号によって遅延制御し出力させる第２遅延調整手段を少なくとも具備することを特徴とする映像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号処理を用いた映像機器に利用して有効な映像信号処理装置に関するものである。
【背景技術】
【０００２】
半導体の技術の急速な発展により、各種記録メディアのデジタル化が急速に進展しつつある。特にビデオカメラ等の映像記録装置においても従来のアナログＶＴＲからデジタル記録メディアへと急速に変化している。そこでその中でも近年急速に普及しているデジタルビデオカメラ（以下ＤＶＣカメラとする）を例に従来の映像信号処理装置を説明する。
【０００３】
現在のＤＶＣカメラでは、固体撮像素子（以下ＣＣＤとする）を用いて映像信号を電気的に変換し、更にＡＤ変換でデジタル化した後、各種映像信号処理並びに各種メモリを用いたデジタル機能等を実現させ出力させるものが主流となっている。また使用されるＣＣＤは、高画質手振れ補正や、高精細静止画を実現させるため、有効画素数が４０万から更に２００万画素以上としたものが採用されつつある。この場合ＣＣＤの駆動周波数は画素数に比例して１３．５ＭＨｚから４０ＭＨｚ以上とかなり高い周波数が必要となっている。また一方では更なる小型化や高機能化に伴うシステムＬＳＩの高集積化が進んでおり、ＬＳＩ内部における各種メモリの多用化、大容量化も一段と進んでいる。このためメモリで消費される電力も無視できなくなりつつあり、また高周波数化に対応したメモリマクロの大型化によるチップサイズの増加も問題となりつつある。
【０００４】
そこでメモリを用いた機能の一つとして特開平１０−３２２５７１号公報に記載された映像信号処理装置を例に説明する。図４において、２１は第１のラインメモリ、２２は第２のメモリであり、２３はデジタルＬＰＦである。２４はこれらのラインメモリを制御するメモリ制御回路であり、２５ａ〜２５ｇまではデジタル映像信号の切り替えを行うセレクタである。
【０００５】
入力端子から入力された例えば１４．３ＭＨｚサンプリングのデジタル映像信号は、第１のセレクタ２５ａを通ってデジタルＬＰＦ２３に入力される。デジタルＬＰＦ２３ではアンチエイリアシングとして入力デジタル映像信号の帯域制限を行う。この時、デジタルＬＰＦ２３に入力されるデジタル映像信号は、クロックレート変換前のクロックでサンプリングされているのでデジタルＬＰＦ２３は変換元クロックで動作する。次にデジタルＬＰＦ２３によって帯域制限されたデジタル映像信号を第２のセレクタ２５ｂ、第３のセレクタ２５ｃを通して第１のラインメモリと第２のラインメモリに書き込む。この時それぞれの各ラインメモリ２１，２２への書き込み動作はラインメモリ制御回路２４により制御される。図５はそれぞれのラインメモリ２１，２２の制御方法を表した図である。第１のラインメモリと第２のラインメモリは、水平同期信号のタイミングで交互に書き込み／読み出しを繰り返している。ここでライトイネーブル信号ＷＥが“Ｈ”の時にラインメモリは書き込み状態となり、“Ｌ”の時に読み出し状態となるとすると、第１と第２のラインメモリが交互に書き込み／読み出しを行うようになっている。第７のセレクタ５ｇは、水平同期信号のタイミングで切り替えられ第１、第２のラインメモリから読み出したデジタル映像信号を出力させる。この各ラインメモリからの読み出しにおいて書き込み時と逆のアドレス番地から読み出すようラインメモリ制御を行うことによりデジタルサンプリングクロックレート変換と左右反転処理を実現させるものである。しかしながら本構成におけるメモリ動作では、ＣＣＤの多画素化に伴う基準クロックの高周波数化に比例し、メモリ制御も高周波数で制御する必要があり、システム消費電力の増加と共にメモリマクロの大型化が問題となる。
【０００６】
また一方、メモリ動作クロックを下げる手法の一つとして、特開２００１−３４６１５１号公報に記載されたビデオ信号処理装置について図５を用いて説明する。例えば８ビットの高速ビデオ画像データに対して、例えば１３５ＭＨｚ等の高速な基本クロックに同期した例えば４分周４位相のクロック信号を用いて分周し、更に、例えば４画素分に結合して１位相あたり３２ビットのデータを形成し、各位相ごとに並列に処理して低速なメモリへ格納することを特徴としている。即ち、Ｎビット（Ｎは自然数）のビデオ画像データの有する基本クロックをＭ分周（Ｍは自然数）したＭ位相のクロック信号を用いて、このビデオ画像データを分周して一時的に格納する複数のバッファと、この複数のバッファから読み出したＮビットのデータをＮ×Ｍビットに結合すると共に、Ｍ位相にて出力する第１のコントローラと、この第１のコントローラから出力されるＮ×Ｍビットのデータを複数のメモリに対して並列的に格納する第２のコントローラとを備えたことを特徴とし、メモリへのクロック周波数を下げることを可能としている。しかしながら本方式においては基本クロックに対する分周クロックの位相を管理し、更に基準クロックに対する全位相の分周クロックを用いてメモリ制御を行う必要があり、位相の異なるクロック管理、メモリ制御が煩雑になるという問題を有している。
【特許文献１】特開平１０−３２２５７１号公報
【特許文献２】特開２００１−３４６１５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする問題点は、ＣＣＤの多画素化に伴うシステム基準クロックの高周波数化の影響により、使用メモリ部における消費電力増加と共に、高周波数化に対応したメモリマクロの大型化が課題となっている。
【課題を解決するための手段】
【０００８】
入力同期信号と第１基準クロックより書き込み基準信号を発生させる書き込み基準発生手段と、前記書き込み基準信号と前記第１基準クロック並びに第１基準クロックの分周クロックを用いて書き込み位相を検出する第１位相検出手段と、前記第１基準クロック周期でサンプリングされたデジタル映像信号を第１基準クロック並びに前記第１位相検出手段からの書き込み位相信号で遅延制御させる第１遅延調整手段と、前記第１遅延調整手段からのデジタル映像信号を前記第１基準クロックの分周クロックと前記書き込み基準信号を用いてメモリに書き込む書き込み制御手段と、前記入力同期信号と第２基準クロックより読み出し基準信号を発生させる読み出し基準発生手段と、前記読み出し基準信号並びに前記第２基準クロックの分周クロックを用いて前記メモリからデジタル映像信号を読み出す読み出し制御手段と、前記読み出し基準信号と前記第２基準クロック並びに第２基準クロックの分周クロックとを用いて読み出し位相を検出する第２位相検出手段と、前記メモリからのデジタル映像信号を前記第２基準クロック並びに前記第２位相検出手段からの読み出し位相信号によって遅延制御し出力させる第２遅延調整手段を少なくとも具備することを特徴とする。
【発明の効果】
【０００９】
基準クロックを分周した分周クロックを用いて元の基準クロックサイクルでメモリ制御が行えるため、低周波数化によるクロックドライブ能力の低減が図れ、システム消費電力の削減が実現できると共に、低周波数で動作する小型のメモリマクロが使用でき、チップサイズの削減が実現できる。しかも基準クロック位相に対応する全ての分周クロックを必要とせず任意の分周クロックだけで構成できるという優れた利点を有するものである。
【発明を実施するための最良の形態】
【００１０】
入力同期信号と第１基準クロックより書き込み基準信号を発生させる書き込み基準発生手段と、前記書き込み基準信号と前記第１基準クロック並びに第１基準クロックの分周クロックを用いて書き込み位相を検出する第１位相検出手段と、前記第１基準クロック周期でサンプリングされたデジタル映像信号を第１基準クロック並びに前記第１位相検出手段からの書き込み位相信号で遅延制御させる第１遅延調整手段と、前記第１遅延調整手段からのデジタル映像信号を前記第１基準クロックの分周クロックと前記書き込み基準信号を用いてメモリに書き込む書き込み制御手段と、前記入力同期信号と第２基準クロックより読み出し基準信号を発生させる読み出し基準発生手段と、前記読み出し基準信号並びに前記第２基準クロックの分周クロックを用いて前記メモリからデジタル映像信号を読み出す読み出し制御手段と、前記読み出し基準信号と前記第２基準クロック並びに第２基準クロックの分周クロックとを用いて読み出し位相を検出する第２位相検出手段と、前記メモリからのデジタル映像信号を前記第２基準クロック並びに前記第２位相検出手段からの読み出し位相信号によって遅延制御し出力させる第２遅延調整手段を少なくとも具備するものであり、これにより、システム基準クロックの高周波数化に対応しつつ、各種メモリ部での消費電力の削減並びにメモリマクロサイズの削減を目的として、複雑なクロック位相管理やメモリ制御を必要とせず従来同等のメモリ機能を実現した。
【００１１】
（実施の形態１）
図１は本発明における映像信号処理装置の第１のブロック図であり、図１において、１は入力デジタル映像信号を遅延する第１の遅延調整手段である第１遅延調整回路、２はデジタル映像信号を記憶するメモリ、３はメモリからのデジタル映像信号を遅延させる第２遅延調整手段である第２遅延調整回路、４は水平同期信号から書き込み基準を発生させる書き込み基準発生手段である書き込み基準発生回路、５は書き込み分周クロックの位相を検出する第１位相検出手段である第１位相検出回路、６はメモリ２への書き込み制御信号を出力する書き込み制御手段である書き込み制御回路、７は水平同期信号から読み出し基準を発生させる読み出し基準発生手段である読み出し基準発生回路、８は読み出し分周クロックの位相を検出する第２位相検出手段である第２位相検出回路、９はメモリ２への読み出し制御信号を出力する読み出し制御手段である読み出し制御回路である。
【００１２】
以上のように構成された映像信号処理装置について、図２を用いてその動作を説明する。
【００１３】
図２は図１における各入出力波形図である。また分周クロックの位相条件により異なる波形を（１）、（２）に分けて示す。
【００１４】
書き込み基準クロックａ周期でサンプリングされた入力デジタル映像信号ｂは、第１遅延調整回路１を通した後メモリ２に入力される。また別途入力された水平同期信号ｃは、書き込み基準発生回路４並びに読み出し基準発生回路７に入力され、それぞれタイミング調整された書き込み基準信号ｄを第１位相検出回路５及び書き込み制御回路６に、読み出し基準信号ｎを第２位相検出回路８及び読み出し制御回路９に出力する。
【００１５】
また第１位相検出回路５には書き込み基準クロックａ並びに書き込み分周クロックｅが入力され、書き込み基準信号ｄに対する書き込み分周クロックｅの位相を書き込み基準クロック単位で検出し、その検出信号ｉを第１遅延調整回路１に出力する。
【００１６】
第１遅延調整回路１では、第１位相検出回路５からの検出信号ｉによって入力デジタル映像信号の遅延組み合わせを切り替えてメモリ２に出力させる。この場合、分周クロックｅが（１）の時に検出信号ｉ（１）は“Ｌ”を出力し、第１遅延調整回路１で遅延した遅延デジタル映像信号ｂ１、ｂ２の組み合わせでビット幅を並列化したデジタル映像信号ｇ（１）をメモリ２に出力し、また分周クロックｅが（２）の時に検出信号ｉ（２）は“Ｈ”を出力し、第１遅延調整回路１で遅延した遅延デジタル映像信号ｂ０、ｂ１の組み合わせでビット幅を並列化したデジタル映像信号ｆ（１）をメモリ２に出力させるものである。
【００１７】
メモリ２に入力されたデジタル映像信号ｆ又ｇは、書き込み分周クロックｅで動作した書き込み制御信号ｋによって書き込まれる。同様に第２位相検出回路９には読み出し基準クロックｍ並びに読み出し分周クロックｐが入力され、読み出し基準信号ｎに対する読み出し分周クロックｐの位相を読み出し基準クロック単位で検出し、その検出信号ｒを第２遅延調整回路３に出力する。
【００１８】
第２遅延調整回路３では、第２位相検出回路９からの検出信号ｒによってデジタル映像信号の遅延量を切り替えて出力させる。すなわちこの場合、読み出し分周クロックｐが（１）の時に検出信号ｒ（１）は“Ｌ”を出力し、メモリ２から読み出したデジタル映像信号を遅延したｗ（１）を選択し元のビット幅に戻したデジタル映像信号ｚ（１）を出力し、読み出し分周クロックｐが（２）の時に検出信号ｒ（２）は“Ｈ”を出力し、メモリ２から読み出したデジタル映像信号を遅延したｗ（２）を選択し元のビット幅に戻したデジタル映像信号ｚ（２）を出力する。
【００１９】
更に図３に示した第１位相検出回路５のブロック図を用いてその動作を説明する。
【００２０】
第１位相検出回路５に入力された書き込み基準信号は幅拡張回路１０で検出幅を２サイクル分に拡張され、ロードホールド回路１１のロード信号として入力される。また書き込み基準信号はロードホールド回路１１のデータ入力にも入力され、書き込み分周クロックでロード信号期間データを検出し出力するものであり、書き込み分周クロックが書き込み基準信号と同相になる場合は、“Ｌ”出力を、同相にならない場合は“Ｈ”出力を出力させるものである。第２位相検出回路９においても同様の動作のためここでは省略する。
【００２１】
以上のように本実施の形態によれば、基準クロックを分周した分周クロックを用いて元の基準クロックサイクルでメモリ制御が行えるため、低周波数化によるクロックドライブ能力の低減が図れ、システム消費電力の削減が実現できると共に、低周波数で動作する小型のメモリマクロが使用でき、チップサイズの削減が実現できる。しかも基準クロック位相に対応する全ての分周クロックを必要とせず任意の分周クロックだけで構成でき煩雑なメモリ制御を必要としないものである。
【００２２】
尚、本実施の形態では分周クロックを２分周クロックとして説明しているが、更に４分周、８分周とした分周クロックを用いても分周比に比例した位相検出信号、並びに遅延調整量を増加させることで同様の構成が実現できる。
【００２３】
また、本実施の形態では書き込み、読み出し基準クロックをそれぞれ独立のクロックとして記載しているが、書き込み、読み出し基準クロックを同一クロックとして動作させることも可能で、その場合基準発生回路、位相検出回路は書き込み読み出し共通として構成することができる。
【００２４】
更に書き込み制御の書き込みアドレスに対して読み出し制御の読み出しアドレスを反転し、更に１ライン毎に各制御を反転させ、しかも読み出しのビット幅変換順番を入れ替えることにより、本構成を用いても容易に左右反転機能が実現できる。
【００２５】
また更に、外部メモリを使用する場合においても同等の電力削減効果が見込めるとともに、非常に安価な低速メモリを使用でき、システムコストの削減が実現できる。
【産業上の利用可能性】
【００２６】
本発明にかかわる映像信号処理装置は、メモリ制御クロックを分周させ制御させることにより高速でメモリを動作させる映像信号処理装置以外のＬＳＩ等においても電力削減効果並びにメモリマクロサイズの削減を有効に適用できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の実施の形態１に於けるブロック図
【図２】本発明の実施の形態１に於ける動作説明のための入出力波形図
【図３】本発明の実施の形態１に於ける第１位相検出回路のブロック図
【図４】従来の映像信号処理装置に於けるブロック図
【図５】従来の映像信号処理装置に於ける動作説明のための入出力波形図
【図６】従来の映像信号処理装置に於ける他のブロック図
【符号の説明】
【００２８】
１    第１遅延調整回路
２    メモリ
３    第２遅延調整回路
４    書き込み基準派生回路
５    第１位相検出回路
６    書き込み制御回路
７    読み出し基準発生回路
８    読み出し制御回路
９    第２位相検出回路
１０    幅拡張回路
１１    ロードホールド回路
２１    第１のラインメモリ
２２    第２のラインメモリ
２３    デジタルＬＰＦ
２４    メモリ制御回路
２５    セレクタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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