(57)【要約】  【課題】  パッケージ内の配線に寄生抵抗が存在し出力駆動回路に貫通電流が発生しても、安定した起動特性が得られるようにする。  【解決手段】  水晶発振回路１０と、該水晶発振回路１０の出力側に接続した波形整形回路２０と、該波形整形回路２０の出力側に接続した出力駆動回路３０とからなるクロック発生回路において、波形整形回路２０の初段にシュミット型インバータ２１を配置する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
発振回路と、該発振回路の出力側に接続した波形整形回路と、該波形整形回路の出力側に接続した出力駆動回路とからなるクロック発生回路において、
前記波形整形回路の初段に、シュミット型インバータを配置したことを特徴とするクロック発生回路。
【請求項２】
請求項１に記載のクロック発生回路において、
前記シュミット型インバータは、前記出力駆動回路の動作時に生じる貫通電流およびチップとパッケージの端子とを接続する配線の寄生抵抗によって前記発振回路の電源電圧が一時的に低下する際の低下レベルに相当する値以上のヒステリシス量をもつことを特徴とするクロック発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振回路、波形整形回路および出力駆動回路を有するクロック発生回路に係り、特に出力駆動回路のＣＭＯＳインバータに発生する貫通電流による不都合の解消を図ったクロック発生回路に関するものである。
【背景技術】
【０００２】
本発明に最も近い従来のクロック発生回路を図３に示す。このクロック発生回路は、帰還抵抗１１、水晶振動子１２、ＣＭＯＳインバータアンプ１３、キャパシタ１４，１５からなるコルピッツ型ＣＭＯＳ水晶発振回路１０と、その水晶発振回路１０の出力を受ける２段のＣＭＯＳインバータ２３，２２からなる波形整形回路２０Ａと、高負荷駆動可能なＣＭＯＳインバータバッファ３１（あるいはトライステートバッファ等）からなる出力駆動回路３０を具備する。このようなクロック発生回路は、水晶発振回路１０により図４に示すように電源電圧ＶＤＤの投入から徐々に発振出力電圧Ｖoscが立ち上がる。
【０００３】
そして、後記するような、パッケージに組み立てる際の電源配線に寄生抵抗が発生しない場合には、たとえ出力駆動回路３０のＣＭＯＳインバータバッファ３１で貫通電流が発生したとしても、発振出力電圧Ｖoscが所定の振幅以上になれば安定して波形整形回路２０の閾値を横切り、安定的にクロック出力Ｖout２が出力する。これは、電源電圧ＶＤＤの立ち上がりが遅く波形整形回路２０の閾値が発振出力電圧Ｖoscの立ち上がりと同程度であっても、同様であった。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところが、パッケージに組み立てる際の電源配線に寄生抵抗が発生している場合には、出力駆動回路３０のＣＭＯＳインバータバッファ３１で貫通電流が発生することによって、起動不良の問題が発生する場合があった。
【０００５】
まず、貫通電流は下記ような場合に発生する。図５(a)に出力駆動回路３０のＣＭＯＳインバータバッファ３１の等価回路を、(b)にその入力電圧特性を、(c)に貫通電流特性を示す。出力駆動回路３０として使われるＣＭＯＳインバータバッファ３１は、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなり、入力電圧Ｖｉが“Ｈ”レベルから“Ｌ”レベルに切り替わり、あるいは“Ｌ”レベルから“Ｈ”レベルに切り替わる際に貫通電流を発生させる。この貫通電流は、ＣＭＯＳインバータバッファ３１を構成するトランジスタＭＰ１、ＭＮ１のＦＥＴサイズに比例して増加するが、高周波動作あるいは高負荷駆動させようとしたときにはそのＦＥＴサイズは必然的に大きくなり、貫通電流もまた増加してしまう。
【０００６】
図６は図３に示したクロック発生回路を含む回路を内蔵したＬＳＩのパッケージ４０の内部の説明図である。一般的なＬＳＩではＬＳＩチップ４１をパッケージ４０内に封止する場合、そのパッケージ４０とチップ４１との間を接続する配線に寄生抵抗が発生し、当然に電源配線にも寄生抵抗４２，４３が発生する。そして、高周波クロック発生回路の場合、貫通電流が発生すると、この寄生抵抗４２，４３において比較的大きな電圧降下が発生してチップ４１に実質的に印加する電源電圧ＶＤＤが一時的に低下し、図７に示すように水晶発振回路１０の起動不良を発生させる場合があった。この起動不良の動作について説明する。
【０００７】
コルピッツ型ＣＭＯＳ水晶発振回路１０では、発振開始時に発振出力電圧Ｖoscは図４に示したように除々に振幅が大きくなっていき、ある一定の時間（水晶振動子のパラメータに依存する）が経過すると安定して発振するようになる。しかし、発振開始直後は発振振幅も小さい為、電源ノイズ等の影響を受けやすい状態にある。
【０００８】
このような時に水晶発振回路１０の出力電圧Ｖoscが波形整形回路２０ＡのＣＭＯＳインバータ２３の閾値電圧Ｖｔを越えそこで“Ｈ”レベルが検出されると、そのＣＭＯＳインバータ２１の出力電圧は“Ｈ”レベルから“Ｌ”レベルへ変化し、次段のＣＭＯＳインバータ２２の出力電圧は“Ｌ”レベルから“Ｈ”レベルへと遷移する。これにより、出力駆動回路３０中の駆動能力が高いＣＭＯＳインバータバッファ３１が動作し、そこで貫通電流が生じると、パッケージ４０内の配線の寄生抵抗４２，４３に生じる電圧降下によってコルピッツ型ＣＭＯＳ水晶発振回路１０に印加する電源電圧ＶＤＤが低下（図７のＡ点）し、発振出力電圧Ｖoscが一時的に降下する（Ｂ点）。
【０００９】
発振出力電圧Ｖoscは一時的に降下するものの、貫通電流はすぐに無くなるため、再度発振振幅を大きくするよう動作するが、次回のピーク時は閾値Ｖｔに到達せず、その次のピーク時に再び波形整形回路２０ＡのＣＭＯＳインバータバッファ２１の閾値電圧Ｖｔを越えると出力駆動回路３０に貰通電流が発生し、発振出力を降下させてしまう。このような動作を繰り返すことで、コルピッツ型ＣＭＯＳ水晶発振回路は起動不良を発生することがある。
【００１０】
本発明の目的は、上記問題を解決し、たとえパッケージ内の配線に寄生抵抗が存在し出力駆動回路に貫通電流が発生しても、安定した起動特性が得られるようにしたクロック発生回路を提供することである。
【課題を解決するための手段】
【００１１】
請求項１にかかる発明のクロック発生回路は、発振回路と、該発振回路の出力側に接続した波形整形回路と、該波形整形回路の出力側に接続した出力駆動回路とからなるクロック発生回路において、前記波形整形回路の初段に、シュミット型インバータを配置したことを特徴とする。
【００１２】
請求項２にかかる発明は、請求項１に記載のクロック発生回路において、前記シュミット型インバータは、前記出力駆動回路の動作時に生じる貫通電流およびチップとパッケージの端子とを接続する配線の寄生抵抗によって前記発振回路の電源電圧が一時的に低下する際の低下レベルに相当する値以上のヒステリシス量をもつことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、波形整形回路にヒステリシスを持つシュミット型インバータを採用することにより、仮に組立時の電源配線に寄生抵抗があった場合にも、発振回路の出力を受ける波形整形回路にヒステリシス電圧があるため、貫通電流によって発振回路の電源電圧が一時的に低下しても、発振出力電圧に対するノイズマージンが増え、起動不良を起こす可能性を低くすることができる。
【発明を実施するための最良の形態】
【００１４】
図１は本発明の実施例のクロック発生回路の構成を示すブロック図である。本実施例では、コルピッツ型ＣＭＯＳ水晶発振回路１０の出力を受ける波形整形回路２０の初段にシュミット型インバータ２１を接続し、その後段に通常のＣＭＯＳインバータ２２を接続する。シュミット型インバータ２１の高位側閾値はＶｔ（Ｈ）、低位側閾値はＶｔ（Ｌ）である。他は図２で説明した構成と同じである。
【００１５】
電源を投入し、水晶発振回路１０を動作させると、水晶発振回路１０の出力電圧Ｖoscは発振用のＣＭＯＳインバータアンプ１３のバイアス点ＶＢを中心に発振を始め、除々にその振幅を増幅させる。その振幅が閾値Ｖｔ（Ｈ）又はＶｔ（Ｌ）を超えると、次に波形整形回路２０のシュミット型インバータ２１が動作し始め、次段のＣＭＯＳインバータ２２が動作し、これに応じて出力駆動回路３０が動作する。こうして水晶発振回路１０によって得られた周波数の信号が出力駆動回路３０によって出力される。
【００１６】
上記したように本実施例では、シュミット型インバータ２１を水晶発振回路１０の直後に接続している。このため、発振開始直後の発振振幅が小さい時に水晶発振回路１０の出力電圧Ｖoscがシュミット型インバータ２１の閾値電圧Ｖｔ（Ｈ）を越え、そのシュミット型インバータ２１が“Ｈ“レベルを検出すると、その出力は“Ｈ”レベルから“Ｌ”レベルへ変化し、次段のインバータ２２の出力は“Ｌ”レベルから“Ｈ”レベルへと遷移する。
【００１７】
これにより、出力駆動回路３０中の駆動能力が高いＣＭＯＳインバータバッファ３１が動作するが、この動作時に貫通電流が生じると、パッケージ４０内に組み立てた際についた配線の寄生抵抗４２，４３の影響で水晶発振回路１０の電源電圧が低下し、発振出力が一時的に降下し、その電圧が波形整形回路２０のシュミット型インバータ２１の閾値電圧Ｖｔ（Ｈ）を再度横切る。
【００１８】
しかし、このときのシュミット型インバータ２１の閾値電圧は、前記した“Ｈ“レベルを検出した時点でＶｔ（Ｈ）からＶｔ（Ｌ）に切り替わっている。したがって、その閾値電圧Ｖｔ（Ｌ）を貫通電流（Ｉｘ）により電源電圧ＶＤＤを降下させる寄生抵抗４２，４３（合計抵抗値Ｒｘ）によるノイズ電圧（Ｉｘ・Ｒｘ）よりも低く設定しておけば、このシュミット型インバータ２１はそのノイズ電圧、つまり直後の発振出力の立ち下りには応答せず、その出力を変化させない。
【００１９】
以降、発振出力電圧Ｖoscの振幅がさらに大きくなり、シュミット型インバータ２１の閾値電圧Ｖｔ（Ｌ）を低下すると、シュミット型インバータ２１の出力は反転し、出力駆動回路３０は貫通電流を発生させるが、その際には、すでに発振振幅は充分大きくなっており起動不良には繋がらない。よって、図１のクロック発生回路の出力駆動回路３０の出力電圧Ｖout１は図２に示す波形となり、図３に示した従来のクロック発生回路の出力駆動回路３０の図２に示す出力電圧Ｖout２のように、間欠発振は生じない。
【００２０】
以上のように、本実施例では、波形整形回路２０に、スレッショールド電圧がヒステリシス特性をもつシュミット型インバータ２１を使用したので、出力駆動回路３０において貫通電流が発生して水晶発振回路１０の電源電圧ＶＤＤが低下し発振出力電圧Ｖoscが低下する場合でも、シュミット型インバータ２１により正常動作を行わせることができ、発振出力電圧Ｖoscに対するノイズマージンが増大し、発振不良を防止でき、安定した発振が開始し、異常発振や発振停止を防ぐ事ができる。また、安定して発振が始まる事により、発振開始時間の短縮や発振開始電圧を下げる効果も得られる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施例のクロック発生回路の回路図である。
【図２】本実施例と従来例のクロック発生回路の動作波形図である。
【図３】従来のクロック発生回路の回路図である
【図４】水晶発振回路１０の発振出力電圧Ｖoscの波形図である。
【図５】出力駆動回路３０のＣＭＯＳインバータバッファの貫通電流発生の説明図である。
【図６】クロック発生回路を含むＬＳＩのパッケージの説明図である。
【図７】出力駆動回路に発生する貫通電流による発振出力電圧Ｖoscと生成クロック出力Ｖout２の波形図である。
【符号の説明】
【００２２】
１０：コルピッツ型ＣＭＯＳ水晶発振回路、１１：帰還抵抗、１２：水晶振動子、１３：ＣＭＯＳインバータアンプ、１４，１５：キャパシタ
２０，２０Ａ：波形整形回路、２１：シュミット型インバータ、２２，２３：ＣＭＯＳインバータ
３０：出力駆動回路、３１：ＣＭＯＳインバータバッファ３１（あるいはトライステートバッファ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005354131.tif 000008
【図７】
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