(57)【要約】【課題】  静電気による破壊から半導体装置を保護する半導体集積回路装置を提供する。【解決手段】  出力回路１２１が第１の基準電位配線１１０に接続され、出力回路１２１の駆動回路１１８が第２の基準電位配線１１３に接続され、出力端子１００と第２の基準電位配線１１３に保護素子１１６が接続されたことを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の電源と第１の基準電位配線間に第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとが直列に接続され、前記直列に接続された第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとが複数組設けられ、前記第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点がそれぞれ出力端子に接続されて出力回路を形成し、それぞれの前記第１導電型のＭＯＳＦＥＴのゲートにはそれぞれの駆動回路が接続され、
それぞれの前記駆動回路が、
第２の電源と第２の基準電位配線間に直列に接続された第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとを含み、前記駆動回路の第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点が、前記出力回路の第１導電型のＭＯＳＦＥＴのゲートに接続され、
且つ、前記各ＭＯＳＦＥＴを同一の半導体基板上に形成したことを特徴とする半導体集積回路装置において、
前記出力端子と第２の基準電位配線間に第１の静電気保護素子を接続したことを特徴とする半導体集積回路装置。
【請求項２】
前記出力回路の第１導電型のＭＯＳＦＥＴを、直列に接続した複数の第１導電型のＭＯＳＦＥＴで構成したことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記半導体基板に接続された第３の基準電位配線を有し、前記第３の基準電位配線と前記出力端子との間に第２の保護素子を接続したことを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項４】
前記半導体基板に接続された第３の基準電位配線を有し、前記第３の基準電位配線と前記第１の基準電位配線との間に第２の保護素子を接続したことを特徴とする請求項１又は２に記載の半導体集積回路装置。
【請求項５】
前記第２の基準電位配線に接続される前記駆動回路の第１導電型のＭＯＳＦＥＴ及び第１の静電保護素子は，半導体基板と反対導電型のウェルで囲まれ、且つ、前記半導体基板と同一の導電型のウェル内に形成されていることを特徴とする請求項１から請求項４の何れかに記載の半導体集積回路装置。
【請求項６】
前記出力回路のＭＯＳＦＥＴ、第１の静電気保護素子、駆動回路を前記半導体基板上にレイアウトする際、前記出力端子からみて、出力回路のＭＯＳＦＥＴ、第１の静電気保護素子、駆動回路の順にレイアウトすることを特徴とする請求項１〜請求項５の何れかに記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係わり、特に、静電気による破壊から半導体装置を保護するようにした半導体集積回路装置に関する。
【背景技術】
【０００２】
半導体デバイスの微細化、高集積化に伴い、半導体デバイスを取り扱う場合に生じる静電気（ＥＳＤ）破壊現象が重要な問題になっている。ＥＳＤ破壊現象は、周知のように、人体モデル（ＨＢＭ）、マシンモデル（ＭＭ）、及びデバイス帯電モデル（ＣＤＭ）が主なモデルとして提唱されている。ここでＨＢＭは、帯電した人がデバイスに接触したときに電荷をデバイスに放電することにより発生する破壊モデルであり、ＭＭ（一般に人体より大容量を有し、放電抵抗が小さい）は、金属製機器とデバイスとが接触したときに発生する破壊モデルである。ＨＢＭ、ＭＭの評価は、一般にデバイスの着目した２端子間でＥＳＤの印加、放電が行われる。これに対し、ＣＤＭは、デバイスのパッケージやチップなどが帯電して電荷が蓄積され、この電荷がデバイスの端子を通して外部に放電した時の破壊モデルである。このＣＤＭにおける静電破壊メカニズムと一般的対策についてまず入力端子を例に説明する。
【０００３】
図５は、半導体集積回路装置の入力端子２００とそれに接続された内部回路の一部を図示したものである。図５において、半導体集積回路装置の入力端子２００は、基準の入力抵抗又は入力配線抵抗成分２１１を介して内部回路を構成するＭＯＳＦＥＴ２０３のゲートに接続されている。また、入力端子２００と基準電位配線２０２の間には静電保護素子（クランプ素子）２０１が接続されている。この静電保護素子２０１は一般に前述した人体モデル（ＨＢＭ）や、マシンモデル（ＭＭ）の破壊に対する内部回路の保護を目的に設けられているものである。基準電位配線２０２には基準電位配線抵抗成分２１２が存在する。容量２１９はデバイスがもつ容量を大地レベルに対する容量として表したもので、主に基板容量からなっており、ＣＤＭ試験時にデバイスが帯電した場合は容量２１９に電荷が蓄積されている。ＣＤＭ試験においては、デバイスに帯電した電荷（容量２１９の電荷）は、基準電位配線２０２、静電保護素子２０１を介して入力端子２００からデバイスの外部（大地）に放電される。このとき、内部回路を構成しているＭＯＳＦＥＴ２０３のゲートに蓄積された電荷も入力端子２００から大地に放電される。この内部回路を構成するＭＯＳＦＥＴ２０３のゲートに蓄積された電荷は、基準電位配線２０２を通じて放電される電荷と比較して非常に少なく、極めて短時間で放電され、ＭＯＳＦＥＴ２０３のゲートは大地電位となる。この結果、内部回路を構成しているＭＯＳＦＥＴ２０３のゲートとソースの間に大きな電位差が生じて、ゲート酸化膜の絶縁破壊が起きる。一般に、基準電位配線抵抗成分２１２の値が大きいほど、又，デバイスの面積が大きくて容量２１９の値がおおきいほどＣＤＭ試験耐量は悪い。この破壊を防止する対策として、一般的にＭＯＳＦＥＴ２０３のゲートとソースの間に近接してＣＤＭ保護素子（クランプ素子）２０４を設ける。このような公知技術としては、例えば、以下の非特許文献１の記載が挙げられる。ＭＯＳＦＥＴ２０３のゲートとソースの間にある大きさの電位差が生じるとＣＤＭ保護素子（クランプ素子）２０４が導通状態となり、ゲート−ソース間にそれ以上大きな電位差が生じるのを防ぐ働きをする。この結果、ＣＤＭ試験耐量を向上させる事ができる。
【０００４】
次に、出力端子に対するＣＤＭ対策について説明する。
【０００５】
図６は、半導体集積回路装置の出力端子２００とそれに接続された出力トランジスタ回路２２１を図示したものである。図６において、半導体集積回路装置の出力端子２００は、ＮＭＯＳＦＥＴ２１４とＰＭＯＳＦＥＴ２１５からなる出力トランジスタ回路２２１に接続されている。また、出力端子２００と基準電位配線２０２の間には静電気保護素子（クランプ素子）２０１が接続されている。この静電気保護素子２０１は一般に前述した人体モデル（ＨＢＭ）や、マシンモデル（ＭＭ）の破壊に対する保護を目的に設けられているものである。また、ＣＤＭ試験時の出力トランジスタのゲート破壊を防止する対策として、ＣＤＭ保護素子（クランプ素子）２０５−ａ、ｂ、２０６−ａ、ｂが設けられている。このような公知技術としては、例えば、ＣＤＭ保護素子２０５−ａ、ｂは、以下の特許文献１に記されている。また、ＣＤＭ保護素子２０６−ａ、ｂは、以下の特許文献２に記されている。なお、図６においては、基準電位配線の抵抗成分は省略している。
【０００６】
特許文献１に示された技術は、ＣＤＭ試験時に端子２００が大地に放電される時に、出力トランジスタのドレインが短時間で大地レベルになる。この時、出力トランジスタのゲート電位は高電位が維持されている。このゲート−ドレイン間に電位差が生じてトランジスタの破壊が起こるのをＣＤＭ保護素子２０５−ａ、ｂで防ぐものである。
【０００７】
特許文献２に示された技術は、ＣＤＭ試験時に出力トランジスタのＰＭＯＳＦＥＴ２１５とＮＭＯＳＦＥＴ２１４のゲートの電位を下げるために、ＣＤＭ保護素子２０６−ａ、ｂを設けている。なお、出力トランジスタ２１４が接続された基準電位配線２１０を基準電位配線２０２と分離しているのは、出力トランジスタ２１４が動作した際の基準電位の変動が、基準電位配線２０２に接続された他の内部回路動作に影響しないようにするためである。また。静電保護素子２０１を出力端子２００に直接接続する代わりに出力トランジスタが接続された基準電位配線２１０と基準電位配線２０２の間に接続する場合もある。この時は、デバイスに蓄積された電荷は出力トランジスタ２１４と静電保護素子２０１を介して放電される。なお、図８の例では保護素子２０１としては、ダイオード接続したＭＯＳＦＥＴを双方向に接続している。
【０００８】
以上のように、ＣＤＭにおける対策としては、ＣＤＭ試験時には放電速度の差から電位差が生じてトランジスタを破壊する恐れのある節点間にＣＤＭ保護素子を接続して、大きな電位差が生じるのを防ぐことが一般的に行われている。
【非特許文献１】Ｅｌｅｃｔｒｉｃａｌ  Ｏｖｅｒｓｔｒｅｓｓ／Ｅｌｅｃｔｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ  Ｓｅｐｔｅｍｂｅｒ  ２７−２９，Ｐ．Ｐ．２２０−２２７、１９８８
【特許文献１】特開平５−１２８８７２号公報
【特許文献２】特開平５−２９１５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
最近の出力回路は、出力インピーダンス整合の為に複数のＰＭＯＳＦＥＴ、複数のＮＭＯＳＦＥＴから構成される。このような例を図７に示す。図７では、それぞれｎ個のＮＭＯＳＦＥＴとｎ個のＰＭＯＳＦＥＴから構成されている。これらのトランジスタは各々異なるゲート信号で動作し、動作させるトランジスタの組み合わせを変えることで所望の出力インピーダンスになるようにしている。ＮＭＯＳＦＥＴ２１４−１〜ｎとＰＭＯＳＦＥＴ２１５−１〜ｎからなる出力トランジスタ回路２２１が接続された端子２００に静電気保護素子２０１を介して接続された基準電位配線２０２を有し、前記出力トランジスタ回路２２１のＮＭＯＳＦＥＴ２１４−１〜ｎに駆動回路２１８が接続されている。なお、図７ではＰＭＯＳＦＥＴのゲート駆動回路は図示していない。
【００１０】
駆動回路２１８は、ＮＭＯＳＦＥＴ２０７−１〜ｎとＰＭＯＳＦＥＴ２０８−１〜ｎで構成されている。ＮＭＯＳＦＥＴ２０７−１〜ｎのソースが前記基準電位配線２０２に接続されている。この出力トランジスタ回路２２１のＣＤＭ保護として、図６に示したようなＣＤＭ保護素子を各出力トランジスタ（ＮＭＯＳＦＥＴ２１４−１〜ｎ、ＰＭＯＳＦＥＴ２１５−１〜ｎ）毎にＣＤＭ保護素子を設ける場合、多数のＣＤＭ保護素子を接続しなければならず、端子容量が増えて製品規格を満足できなくなることや、占有面積が大きくなるという問題があった。
【００１１】
本発明は、上記した点に鑑みてなされたものであり、その目的とするところは、出力トランジスタが異なる信号をゲート入力する複数のトランジスタに分割された場合、端子容量の増加が少なく、且つ、占有面積の増加も少なく、ＣＤＭ試験時において、出力トランジスタの破壊を防ぐことができる顕著な作用・効果を有する新規な半導体集積回路装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明は、上記した目的を達成するために、基本的には、以下に記載されたような技術構成を採用するものである。
【００１３】
即ち、本発明に係わる半導体集積回路装置の第１の態様は、
第１の電源と第１の基準電位配線間に第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとが直列に接続され、前記直列に接続された第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとが複数組設けられ、前記第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点がそれぞれ出力端子に接続されて出力回路を形成し、それぞれの前記第１導電型のＭＯＳＦＥＴのゲートにはそれぞれの駆動回路が接続され、
それぞれの前記駆動回路が、
第２の電源と第２の基準電位配線間に直列に接続された第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとを含み、前記駆動回路の第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点が、前記出力回路の第１導電型のＭＯＳＦＥＴのゲートに接続され、
且つ、前記各ＭＯＳＦＥＴを同一の半導体基板上に形成した半導体集積回路装置において、
前記出力端子と第２の基準電位配線間に第１の静電気保護素子を接続したことを特徴とすることを特徴とするものであり、
又、第２の態様は、
前記出力回路の第１導電型のＭＯＳＦＥＴを、直列に接続した複数の第１導電型のＭＯＳＦＥＴで構成したことを特徴とするものであり、
又、第３の態様は、
前記半導体基板に接続された第３の基準電位配線を有し、前記第３の基準電位配線と前記出力端子との間に第２の保護素子を接続したことを特徴とするものであり、
又、第４の態様は、
前記半導体基板に接続された第３の基準電位配線を有し、前記第３の基準電位配線と前記第１の基準電位配線との間に第２の保護素子を接続したことを特徴とするものであり、
又、第５の態様は、
前記第２の基準電位配線に接続される前記駆動回路の第１導電型のＭＯＳＦＥＴ及び第１の静電保護素子は，半導体基板と反対導電型のウェルで囲まれ、且つ、前記半導体基板と同一の導電型のウェル内に形成されていることを特徴とするものであり、
又、第６の態様は、
前記出力回路のＭＯＳＦＥＴ、第１の静電気保護素子、駆動回路を前記半導体基板上にレイアウトする際、前記出力端子からみて、出力回路のＭＯＳＦＥＴ、第１の静電気保護素子、駆動回路の順にレイアウトすることを特徴とするものである。
【発明の効果】
【００１４】
本発明の半導体集積回路装置は、上記のように構成したので、出力トランジスタが異なる信号をゲート入力する複数のトランジスタに分割された場合、端子容量の増加が少なく、且つ、占有面積の増加も少なく、ＣＤＭ試験時において、出力トランジスタの破壊を防ぐことができる、優れた効果を奏する。
【実施例１】
【００１５】
第１の実施例を図１〜図３を参照して詳細に説明する。
【００１６】
図1は、この発明の第１の実施例である半導体集積回路装置の構成を示す回路である。ｎ個のＮＭＯＳＦＥＴ１１４−１〜ｎとｎ個ＰＭＯＳＦＥＴ１１５−１〜ｎからなる出力トランジスタ回路１２１が出力端子１００に接続されている。この端子１００は、静電気保護素子１０１を介して、第３の基準電位配線１０２に接続されている。また、ＮＭＯＳＦＥＴ１１４−１〜ｎのソースが第１の基準電位配線１１０に接続されている。出力トランジスタ回路１２１のＮＭＯＳＦＥＴ１１４−１〜ｎの各ゲートには駆動回路１１８が接続されている。なお、ＰＭＯＳＦＥＴ１１５−１〜ｎの駆動回路は省略している。駆動回路１１８は、ＮＭＯＳＦＥＴ１０７−１〜ｎとＰＭＯＳＦＥＴ１０８−１〜ｎから構成されている。それぞれ、出力トランジスタのＮＭＯＳＦＥＴ１１４−１〜ｎに対して、駆動回路の１０７−１〜ｎ、１０８−１〜ｎが対応している。ＮＭＯＳＦＥＴ１０７−１〜ｎのソース及び基板は、第２の基準電位配線１１３に接続されており、前記端子１００と前記第２の基準電位配線１１３の間に保護素子（ＣＤＭ保護素子）１１６が接続されている。更に、第２の基準電位配線１１３は、前記第３の基準電位配線１０２と分離されており、第３の基準電位配線１０２に接続される大きなデバイス容量の影響を受けないようにしている。実際には、図２の断面図に示すようにＰ型半導体基板の場合には、ＣＤＭ保護素子１１６及び出力トランジスタ駆動回路１０７−１〜ｎを深いＮウェルで囲まれたＰウェル内に形成して基板から分離する。
【００１７】
ＣＤＭ試験時にデバイスに対して端子１００の電位が低くなるように放電した場合、出力トランジスタのドレイン側節点の電位が下がるが、ＣＤＭ保護１１６のドレインと基板の寄生ダイオードが順方向となって基準電位配線１１３の電位も下がる。次いで、出力トランジスタ駆動回路のＮＭＯＳＦＥＴ１０７−１〜ｎがブレークダウンして出力トランジスタ１１４−１〜ｎのゲート節点の電位を下げる。
【００１８】
一方、端子１００がデバイスの電位に対して高くなるように放電した場合には、ＣＤＭ保護１１６がブレークダウンして、基準電位配線１１３の電位を上げる。次いで、出力トランジスタ駆動回路のＮＭＯＳＦＥＴ１０７−１〜ｎの基板−ドレイン間の寄生ダイオード１２２が順方向となり、出力トランジスタ１１４−１〜ｎのゲート節点の電位を上げる。
【００１９】
いずれの場合においても、基準電位配線１１３は、基板に接続された基準電位配線１０２とは分離されているため、寄生容量が小さく、端子１００からの放電にすみやかに追随して電位変動するため、出力トランジスタ１１４−１〜ｎのドレイン−ゲート間に大きな電位差が生じるのを防ぐことが出来る。又、個々の出力トランジスタに対して保護素子を設計する必要がないので、端子容量の増加をおさえ、面積の増加もおさえることができる。ＣＤＭ試験の放電電流を考えると、ＣＤＭ保護１１６の大きさは、１０〜４０μｍ程度で十分ではあるが、ＨＢＭ、ＭＭ試験時のＥＳＤを直接受けた場合、上記寸法では、破壊してしまう恐れがある。この為、出力端子に近い所には放電能力の大きな出力トランジスタやメイン保護素子を接続し、その次にＣＤＭ保護素子を配置し、ＨＢＭ、ＭＭ試験時のＥＳＤにストレスがＣＤＭ保護に伝わりにくくした方がよい。
【００２０】
図３は、出力トランジスタを端子側に配置した場合の本発明の各ブロックのレイアウト図であり、各素子が、それぞれの基準電位線に最短に配線されるようにレイアウトされている。
【００２１】
このように、第１の実施例では、
第１の電源１２０と第１の基準電位配線１１０間に第２導電型のＭＯＳＦＥＴ１１５と第１導電型のＭＯＳＦＥＴ１１４とが直列に接続され、前記直列に接続された第２導電型のＭＯＳＦＥＴ１１５と第１導電型のＭＯＳＦＥＴ１１４とが複数組設けられ、前記第２導電型のＭＯＳＦＥＴと第１導電型のＭＯＳＦＥＴとの接続点Ｎ１がそれぞれ出力端子１００に接続されて出力回路１２１を形成し、それぞれの前記第１導電型のＭＯＳＦＥＴ１１４−１〜１１４−ｎのゲートにはそれぞれの駆動回路１１８が接続され、
それぞれの前記駆動回路１１８が、
第２の電源１２１Ａと第２の基準電位配線１１３間に直列に接続された第２導電型のＭＯＳＦＥＴ１０８と第１導電型のＭＯＳＦＥＴ１０７とを含み、前記駆動回路１１８の第２導電型のＭＯＳＦＥＴ１０８と第１導電型のＭＯＳＦＥＴ１０７との接続点Ｎ２が、前記出力回路１２１の第１導電型のＭＯＳＦＥＴ１１４のゲートに接続され、
且つ、前記各ＭＯＳＦＥＴ１１５、１１４、１０８、１０７を同一の半導体基板１上に形成したことを特徴とする半導体集積回路装置において、
前記出力端子１００と第２の基準電位配線１１３間に第１の静電気保護素子１１６を接続したことを特徴とするものであり、
又、前記半導体基板１に接続された第３の基準電位配線１０２を有し、前記第３の基準電位配線１０２と前記出力端子１００との間に第２の保護素子１０１を接続したことを特徴とするものである。
【実施例２】
【００２２】
図４は、本発明の第２の実施例を示した回路図である。
【００２３】
図４に示した半導体回路装置では、出力データは、接地電位までは下降せず、ある中間電位までしか下がらない。出力データを中間電位に維持するためにＮＭＯＳトランジスタを２個直列接続として、一方のトランジスタ１１４’を電流を制限する抵抗として使っている。この時、端子側に接続されたトランジスタ１１４’では、ＣＤＭ試験時にゲート−ドレイン間に電位差が生じて破壊する恐れがある。この為、駆動回路１１８の基準電位配線１１３と端子１００との間にＣＤＭ保護素子１１６を接続している。
【００２４】
なお、図８に示した従来の半導体基板回路装置に対しても本発明を適用できることは明らかである。
【産業上の利用可能性】
【００２５】
本発明は、特に、静電気による破壊から半導体装置を保護するようにした半導体集積回路装置に好適である。
【図面の簡単な説明】
【００２６】
【図１】この発明の第１の実施例である半導体集積回路装置の構成を示す回路図である。
【図２】この発明の第１の実施例である半導体集積回路装置の構成を示す断面図である。
【図３】この発明の第１の実施例の半導体集積回路装置の各ブロックのレイアウトを示す配置図である。
【図４】この発明の第２の実施例である半導体集積回路装置の構成を示す回路図である。
【図５】従来の半導体集積回路装置の構成を示す回路図である。
【図６】従来の半導体集積回路装置の構成を示す回路図である。
【図７】従来の半導体集積回路装置の構成を示す回路図である。
【図８】従来の半導体集積回路装置の構成を示す回路図である。
【符号の説明】
【００２７】
１００、２００  入出力端子
１０１、２０１  静電保護素子
１０２、２０２  基準電位配線
１０３、２０３  内部回路を構成するＭＯＳＦＥＴ
１０４、２０４  ＣＤＭ保護素子
１０５―ａ、２０５―ａ  ＣＤＭ保護素子
１０５―ｂ、２０５―ｂ  ＣＤＭ保護素子
１０６―ａ、２０６―ａ  ＣＤＭ保護素子
１０６―ｂ、２０６―ｂ  ＣＤＭ保護素子
１０７―１、２０７−１  ゲート信号発生回路を構成するＮＭＯＳＦＥＴ
１０７―２、２０７−２  ゲート信号発生回路を構成するＮＭＯＳＦＥＴ
１０７―３、２０７−３  ゲート信号発生回路を構成するＮＭＯＳＦＥＴ
１０７―ｎ、２０８−ｎ  ゲート信号発生回路を構成するＮＭＯＳＦＥＴ
１０８―１、２０８−１  ゲート信号発生回路を構成するＰＭＯＳＦＥＴ
１０８―２、２０８−２  ゲート信号発生回路を構成するＰＭＯＳＦＥＴ
１０８―３、２０８−３  ゲート信号発生回路を構成するＰＭＯＳＦＥＴ
１０８―ｎ、２０８−ｎ  ゲート信号発生回路を構成するＰＭＯＳＦＥＴ
１０８、２０８  ゲート信号発生回路を構成するＰＭＯＳＦＥＴ
１０９、２０９  基準電位端子
１１０、２１０  基準電位端子
１１１、２１１  入力抵抗
１１２、２１２  基準電位配線抵抗
１１３、２１３  基準電位配線
１１４−１、２１４−１  出力トランジスタを構成するＮＭＯＳＦＥＴ
１１４−２、２１４−２  出力トランジスタを構成するＮＭＯＳＦＥＴ
１１４−３、２１４−３  出力トランジスタを構成するＮＭＯＳＦＥＴ
１１４−ｎ、２１４−ｎ  出力トランジスタを構成するＮＭＯＳＦＥＴ
１１５−１、２１５−１  出力トランジスタを構成するＰＭＯＳＦＥＴ
１１５−２、２１５−２  出力トランジスタを構成するＰＭＯＳＦＥＴ
１１５−３、２１５−３  出力トランジスタを構成するＰＭＯＳＦＥＴ
１１５−ｎ、２１５−ｎ  出力トランジスタを構成するＰＭＯＳＦＥＴ
１１６、２１６  ＣＤＭ保護素子
１１７、２１７  大地レベル
１０８、２０８  ゲート信号発生回路
１１９、２１９  基板容量
１２０、２２０  電源電位配線
１２１、２２１  出力トランジスタ回路
１２２、２２２  寄生ダイオード
【図１】
2005158820.tif 000003
【図２】
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【図３】
2005158820.tif 000005
【図４】
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【図５】
2005158820.tif 000007
【図６】
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【図７】
2005158820.tif 000009
【図８】
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