(57)【要約】【課題】トランジスタを含む半導体素子及びその形成方法を提供する。【解決手段】この素子は、下部分が基板の所定領域に形成されたチャンネルトレンチを満たし、上部が基板上に突き出された金属ゲート電極、チャンネルトレンチの側壁及び底面と、金属ゲート電極の間に介在されたゲート絶縁膜、及び金属ゲート電極の両側の基板に形成されたソース／ドレイン領域を具備する。【選択図】図２
2005354069.tif 000002
【特許請求の範囲】
【請求項１】
下部分が基板の所定領域に形成されたチャンネルトレンチを満たし、上部分が前記基板上に突き出された金属ゲート電極と、
前記チャンネルトレンチの側壁及び底面と、前記金属ゲート電極の間に介在されたゲート絶縁膜と、
前記金属ゲート電極の両側の前記基板に形成されたソース／ドレイン領域とを含むことを特徴とする半導体素子。
【請求項２】
前記チャンネルトレンチの底面は前記ソース／ドレイン領域の底面に比べて低いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記金属ゲート電極上に配置されたキャッピングパターンをさらに含み、前記キャッピングパターンは前記金属ゲート電極の側壁に整列された側壁を有することを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記ゲート絶縁膜及び前記金属ゲート電極との間に介在されたバリヤ導電パターンをさらに含み、前記バリヤ導電パターンの両端は上に延長されて前記金属ゲート電極の上部分の両側壁を覆うことを特徴とする請求項１または２に記載の半導体素子の形成方法。
【請求項５】
前記金属ゲート電極上に配置されたキャッピングパターンをさらに含み、前記キャッピングパターンは前記バリヤ導電パターンの延長された部分の側壁に整列された側壁を有することを特徴とする請求項４に記載の半導体素子。
【請求項６】
前記キャッピングパターンの両側壁と、前記金属ゲート電極の上部分の両側壁を覆うゲート絶縁スペーサとをさらに含み、前記バリヤ導電パターンの延長された部分は前記金属ゲート電極と前記ゲート絶縁スペーサとの間に介在されることを特徴とする請求項５に記載の半導体素子。
【請求項７】
基板上に形成されたモールド層をパターニングして前記基板の所定領域を露出させるオープニングを形成する段階と、
前記露出された基板をエッチングしてチャンネルトレンチを形成する段階と、
前記チャンネルトレンチの側壁及び底面にゲート絶縁膜を形成する段階と、
前記基板の全面上に前記オープニング及びチャンネルトレンチを満たす金属膜を形成する段階と、
前記金属膜の一部を除去して前記オープニング及びチャンネルトレンチ内に金属ゲート電極を形成する段階と、
前記モールド層を選択的に除去する段階と、
前記金属ゲート電極の両側の基板にソース／ドレイン領域を形成する段階とを含むことを特徴とする半導体素子の形成方法。
【請求項８】
前記チャンネルトレンチを形成する前に、
前記オープニングの内側壁に側壁スペーサを形成する段階をさらに含み、前記チャンネルトレンチは前記モールド層及び前記側壁スペーサをマスクとして使用して前記露出された基板をエッチングして形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項９】
前記金属ゲート電極を形成した後、
前記側壁スペーサを除去する段階をさらに含むことを特徴とする請求項８に記載の半導体素子の形成方法。
【請求項１０】
前記チャンネルトレンチの底面は前記ソース／ドレイン領域の下部面に比べて低く形成されることを特徴とする請求項７に記載の半導体素子の形成方法。
【請求項１１】
前記モールド層を除去する前に、
前記金属ゲート電極の上部面を凹まして前記オープニングの一部を空ける段階と、
前記オープニングの空の領域内にキャッピングパターンを形成する段階とをさらに含むことを特徴とする請求項７乃至請求項１０のうちのいずれか一項に記載の半導体素子の形成方法。
【請求項１２】
前記モールド層を形成する前に、
前記基板上にバッファ絶縁膜を形成する段階をさらに含み、
前記オープニングは前記モールド層及び前記バッファ絶縁膜を連続的にパターニングして形成し、
前記モールド層を除去した後に、
前記バッファ絶縁膜を除去する段階をさらに含むことを特徴とする請求項７乃至請求１０のうちのいずれか一項に記載の半導体素子の形成方法。
【請求項１３】
前記モールド層を形成した後、
前記モールド層上にハードマスク膜を形成する段階をさらに含み、
前記オープニングは前記ハードマスク膜、モールド層及びバッファ絶縁膜を連続的にパターニングして形成し、
前記モールド層を除去する前に、
前記ハードマスク膜を除去する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の形成方法。
【請求項１４】
前記金属膜を形成する前に、
前記ゲート絶縁膜を有する基板にバリヤ導電幕をコンフォマルに形成する段階をさらに含み、
前記金属ゲート電極を形成する段階は、
前記金属膜の一部及び前記バリヤ導電膜の一部を除去して前記オープニング及びチャンネルトレンチ内に順次に積層されたバリヤ導電パターン及び金属ゲート電極を形成する段階を含むことを特徴とする請求項７乃至請求項１０のうちのいずれか一項に記載の半導体素子の形成方法。
【請求項１５】
前記モールド層を除去する前に、
前記金属ゲート電極及びバリヤ導電パターンの上部面を凹まして前記オープニングの一部を空ける段階と、
前記オープニングの空の領域内にキャッピングパターンを形成する段階とをさらに含むことを特徴とする請求項１４に記載の半導体素子の形成方法。
【請求項１６】
前記モールド層を除去した後に、
前記キャッピングパターンの両側壁及び前記金属ゲート電極の前記基板上に突き出された部分の両側壁を覆うゲート絶縁スペーサを形成する段階をさらに含み、前記バリヤ導電パターンの一部は前記金属ゲート電極と前記ゲート絶縁スペーサとの間に介在されることを特徴とする請求項１５に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子及びその形成方法に係わり、特に、電界効果トランジスタを有する半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体素子の電界効果トランジスタ（以下、トランジスタという）は基板に互いに離隔されて形成されたソース及びドレイン領域、前記ソースおよびドレイン領域の間のチャンネル領域上にゲート酸化膜を介在して配置されたゲート電極を含む。
【０００３】
通常に、前記ゲート電極はドーピングされたポリシリコンを含む。ドーピングされたポリシリコンはその形成方法が非常に容易であり、シリコン酸化膜で形成される前記ゲート酸化膜間の界面特性が優れてトランジスタのゲート電極として多用されている。
【０００４】
半導体素子の高集積化傾向に従って、ゲート電極の線幅がますます減少している。これによって、ゲート電極の抵抗が増加してトランジスタの動作速度が遅くなっている。これを解決するための方策として、ポリサイドでゲート電極を形成する方策が提案されたところある。ポリサイドは順次に積層されたドーピングされたポリシリコン及びタングステンシリサイドで構成される。特許文献１はポリサイドで形成されたゲート電極を含むトランジスタを開示している。これを図１を参照して説明する。
【０００５】
図１は従来の半導体素子の電界効果トランジスタを示す概路図である。
【０００６】
図１を参照すれば、半導体基板１の活性領域上にゲート酸化膜２、ドーピングされたポリシリコンパターン３及びタングステンシリサイドパターン４が順次に積層される。前記タングステンシリサイドパターン４は前記ドーピングされたポリシリコンパターン３より低い比抵抗を有する。前記ゲート電極５の両側の前記活性領域にソース／ドレイン領域６が形成される。
【０００７】
ゲート電極５は前記ドーピングされたポリシリコンパターン３及び前記ドーピングされたポリシリコンパターン３に形成されたタングステンシリサイドパターン４を含む。低い比抵抗の前記タングステンシリサイドパターン４によって、前記ゲート電極５の抵抗が減少してトランジスタの動作速度が速くなることができる。
【０００８】
しかし、半導体素子の最小線幅が１００ｎｍ以下に減少している現時点で、前記ゲート電極５がポリサイドで形成されても、減少した線幅によってゲート電極の抵抗が増加してトランジスタの動作速度がますます遅くなることができる。また、前記ゲート電極５の下のチャンネル領域の長さが減少して短チャンネル効果などが誘発され、ソース／ドレイン領域間のパンチスルー特性が劣化されることができる。このような問題点によってトランジスタを縮小（ｓｃａｌｉｎｇ ｄｏｗｎ）させるのに多くの難しさが発生されている。
【０００９】
これに加えて、前記ゲート電極５はプラズマエッチング工程を含むパターニング工程によって形成される。これによって、前記ゲート電極５のエッジの下の前記ゲート酸化膜２がプラズマ損傷されることができる。その結果、トランジスタの特性が劣化されることができる。
【特許文献１】韓国公開特許公報第２００４−３７９５７号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は高速で動作することができるトランジスタを含む半導体素子及びその形成方法を提供することにある。
【００１１】
本発明の他の課題はソース／ドレイン領域間のパンチスルー特性を向上させることができる半導体素子及びその形成方法を提供することにある。
【００１２】
本発明のまた他の課題は高集積化に最適化された半導体素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【００１３】
上述の課題を解決するためのトランジスタを含む半導体素子を提供する。この素子は下部分が基板の所定領域に形成されたチャンネルトレンチを満たし、上部分が前記基板上に突き出された金属ゲート電極を含む。前記チャンネルトレンチの側壁及び底面と、前記金属ゲート電極の間にゲート絶縁膜が介在され、前記金属ゲート電極の両側の前記基板にソース／ドレイン領域が配置される。
【００１４】
具体的に、前記チャンネルトレンチの底面は前記ソース／ドレイン領域の底面に比べて低いことが望ましい。前記素子は前記金属ゲート電極上に配置されたキャッピングパターンをさらに含むことができる。前記キャッピングパターンは前記金属ゲート電極の側壁に整列された側壁を有する。前記素子は前記ゲート絶縁膜及び前記金属ゲート電極の間に介在されたバリヤ導電パターンをさらに含むことが望ましい。この際、前記バリヤ導電パターンの両端は上に延長されて前記金属ゲート電極の上部分の両側壁を覆うことが望ましい。この場合に、前記キャッピングパターンは前記バリヤ導電パターンの延長された部分の外側壁に整列された側壁を有する。前記素子は前記キャッピングパターンの両側壁と、前記金属ゲート電極の上部分の両側壁を覆うゲート絶縁スペーサとをさらに含むことができる。この際、前記バリヤ導電パターンの延長された部分は前記金属ゲート電極と前記ゲート絶縁スペーサとの間に介在される。
【００１５】
上述の課題を解決するためのトランジスタを含む半導体素子の形成方法を提供する。この方法は次のステップを含む。基板上に形成されたモールド層をパターニングして前記基板の所定領域を露出させるオープニングを形成し、前記露出された基板をエッチングしてチャンネルトレンチを形成する。前記チャンネルトレンチの側壁及び底面にゲート絶縁膜を形成し、前記基板の全面上に前記オープニング及びチャンネルトレンチを満たす金属膜を形成する。前記金属膜の一部を除去して前記オープニング及びチャンネルトレンチ内に金属ゲート電極を形成し、前記モールド層を選択的に除去する。前記金属ゲート電極の両側の前記基板にソース／ドレイン領域を形成する。
【００１６】
具体的に、前記方法は前記チャンネルトレンチを形成する前に、前記オープニングの内側壁に側壁スペーサを形成する段階をさらに含むことが望ましい。この場合に、前記モールド層及び前記側壁スペーサをマスクとして使用して前記露出された基板をエッチングして前記チャンネルトレンチを形成する。前記方法は前記金属ゲート電極を形成した後に、前記側壁スペーサを除去する段階をさらに含むことができる。前記チャンネルトレンチの底面は前記ソース／ドレイン領域の下部面に比べて低く形成されることが望ましい。前記方法は前記モールド層を除去する前に、前記金属ゲート電極の上部面を凹まして前記オープニングの一部を空ける段階と、前記オープニングの空の領域内にキャッピングパターンを形成する段階とをさらに含むことができる。前記方法は前記モールド層を形成する前に、前記基板上にバッファ絶縁膜を形成する段階をさらに含むことができる。この場合に、前記オープニングは前記モールド層及び前記バッファ絶縁膜を連続的にパターニングして形成される。前記方法は前記モールド層を除去した後に、前記バッファ絶縁膜を除去する段階をさらに含むことができる。これに加えて、前記方法は前記モールド層を形成した後に、前記モールド層上にハードマスク膜を形成する段階をさらに含むことができる。この場合に、前記オープニングは前記ハードマスク膜、モールド層及びバッファ絶縁膜を連続的にパターニングして形成される。前記方法は前記モールド層を除去する前に、前記ハードマスク膜を除去する段階をさらに含むことができる。前記方法は前記ゲート絶縁膜を有する基板にバリヤ導電膜をコンフォマルに形成する段階をさらに含むことができる。この際、前記金属ゲート電極を形成する段階は前記金属膜の一部及び前記バリヤ導電膜の一部を除去して前記オープニング及びチャンネルトレンチ内に順次に積層されたバリヤ導電パターン及び金属ゲート電極を形成する段階を含むことができる。前記方法は前記モールド層を除去する前に、前記金属ゲート電極及びバリヤ導電パターンの上部面を凹まして前記オープニングの一部を空ける段階と、前記オープニングの空の領域内にキャッピングパターンを形成する段階とをさらに含むことができる。前記方法は前記モールド層を除去した後に、前記キャッピングパターンの両側壁及び前記金属ゲート電極の前記基板上に突き出された部分の両側壁を覆うゲート絶縁スペーサを形成する段階をさらに含むことができる。この場合に、前記バリヤ導電パターンの一部は前記金属ゲート電極と前記ゲート絶縁スペーサとの間に介在される。
【発明の効果】
【００１７】
本発明によれば、モールド層のオープニングと前記オープニングに自己整列された活性領域のチャンネルトレンチ内に平坦化工程で金属ゲート電極を形成する。これによって、高速で動作する半導体素子を実現することができ、制限された面積でチャンネルの長さを増加させて高集積化された半導体素子を実現することができる。また、ゲート絶縁膜のプラズマ損傷を防止してトランジスタの特性劣化を防止することができる。
【００１８】
また、オープニングの内側壁に側壁スペーサを形成することによって、フォトリソグラフィ工程が定義することができる最小線幅より小さい線幅の金属ゲート電極を実現することができる。これによって、高集積化された半導体素子をより高集積化させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付の図を参照して本発明の望ましい実施形態を詳細に説明する。しかし、本発明はここで説明される実施形態に限定されず、他の形態に具体化されることもできる。むしろ、ここで紹介される実施形態は開示された内容が徹底して完全になれるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層（または膜）及び領域の厚さは明確性のために誇張されたものである。また、層（または膜）が他の層（または膜）または基板“上”にあると言及される場合に、それは他の層（または膜）または基板上に直接形成されることができるもの、またはそれらの間に第３の層（または膜）が介在されることもできるものである。明細書全体にわたって同一の参照番号で表示された部分は同一の構成要素を示す。
【００２０】
図２は本発明の実施形態によるトランジスタを含む半導体素子を示す断面図である。
【００２１】
図２を参照すれば、半導体基板（１００、以下基板といい）の所定領域に活性領域を限定する素子分離膜１０２が配置される。前記素子分離膜１０２は浅いトレンチ型素子分離膜でありうる。
【００２２】
前記活性領域を横切る金属ゲート電極１２０ａ'が基板１００に配置される。この際、前記金属ゲート電極１２０ａ'下の活性領域にチャンネルトレンチ１１４が形成されている。前記チャンネルトレンチ１１４の底面は前記活性領域の上部面に比べて低い。前記金属ゲート電極１２０ａ'は下に延長されて前記チャンネルトレンチ１１４を満たす。すなわち、前記金属ゲート電極１２０ａ'の下部分（ｌｏｗｅｒ ｐｏｒｔｉｏｎ）は前記チャンネルトレンチ１１４を満たし、前記金属ゲート電極１２０ａ'の上部分（ｕｐｐｅｒ  ｐｏｒｔｉｏｎ）は前記基板１００上に垂直に突き出される。前記チャンネルトレンチ１１４の幅はフォトリソグラフィ工程が定義することができる最小線幅に比べて小さいことがある。前記金属ゲート電極１２０ａ'と、前記チャンネルトレンチ１１４の側壁及び底面の間にゲート絶縁膜１１６が介在される。
【００２３】
前記金属ゲート電極１２０ａ'は従来のポリサイドに比べて比抵抗が低い金属からなる。例えば、前記金属ゲート電極１２０ａ'はタングステン、アルミニウム、銅またはモリブデンのうちのいずれか一つ、またはこれらの組み合わせ膜からなることができる。もちろん、前記金属ゲート電極１２０ａ'は上述の例の以外の他の比抵抗が低い金属からなることもできる。前記ゲート絶縁膜１１６はシリコン酸化膜、特に、熱酸化膜からなることができる。これとは異なって、前記ゲート絶縁膜１１６はシリコン窒化膜に比べて高い誘電率を有する高誘電膜からなることもできる。例えば、前記高誘電膜は金属酸化膜であるアルミニウム酸化膜またはハフニウム酸化膜のうちのいずれか一つ、またはこれらの組み合わせ膜からなることができる。前記ゲート絶縁膜１１６が高誘電膜からなることによって、前記金属ゲート電極１２０ａ'と前記活性領域間の静電容量が増加することによって前記ゲート絶縁膜１１６の厚さを増加させることができる。これによって、前記ゲート絶縁膜１１６の絶縁特性を向上させることができる。
【００２４】
前記ゲート絶縁膜１１６と前記金属ゲート電極１２０ａ'との間にバリヤ導電パターン１１８ａ'が介在されることが望ましい。前記バリヤ導電パターン１１８ａ'は前記金属ゲート電極１２０ａ'と前記ゲート絶縁膜１１６間の反応を抑制する機能を実行する。また、前記バリヤ導電パターン１１８ａ'は前記金属ゲート電極１２０ａ'の金属が前記ゲート絶縁膜１１６に浸透することを防止する。前記バリヤ導電パターン１１８ａ'の両端は上に延長されて前記金属ゲート電極１２０ａ'の上部分の両側壁を覆う。すなわち、前記バリヤ導電パターン１１８ａ'は前記金属ゲート電極１２０ａ'の下部面及び両側壁を囲む形態である。前記バリヤ導電パターン１１８ａ'は導電性金属窒化物を含むことが望ましい。例えば、前記バリヤ導電パターン１１８ａ'は窒化チタンＴｉＮ、チタン／窒化チタンＴｉ／ＴｉＮ、窒化タンタルＴａＮ、タンタル／窒化タンタルＴａ／ＴａＮ、窒化チタンシリコンＴｉＳｉＮまたは窒化タンタルシリコンＴａＳｉＮのうちのいずれか一つ、またはこれらの組み合わせ膜からなることができる。
【００２５】
前記金属ゲート電極１２０ａ'上にキャッピングパターン１２４ａが配置される。前記キャッピングパターン１２４ａは前記金属ゲート電極１２０ａ'の上部面及び前記バリヤ導電パターン１１８ａ'の延長された部分の最上部面を覆う。この際、前記キャッピングパターン１２４ａは前記バリヤ導電パターン１１８ａ'の延長された部分の外側壁に整列された側壁を有する。特に、前記キャッピングパターン１２４ａ及び前記バリヤ導電パターン１１８ａ'の延長された部分の外側壁は同一な仮想の垂直線上に配置されることができる。前記仮想の垂直線は前記基板１００の表面に対して垂直した仮想の線である。前記キャッピングパターン１２４ａは絶縁物質からなる。例えば、前記キャッピングパターン１２４ａはシリコン窒化膜からなることができる。
【００２６】
一方、前記バリヤ導電パターン１１８ａ'は場合によって省略することもできる。この場合に、前記キャッピングパターン１２４ａの側壁は前記金属ゲート電極１２０ａ'の両側壁に整列される。特に、前記キャッピングパターン１２４ａの側壁及び前記金属ゲート電極１２０ａ'の側壁は同一な仮想の垂直線上に配置されることができる。
【００２７】
前記キャッピングパターン１２４ａ及び前記金属ゲート電極１２０ａ'の突き出された上部分の両側壁を覆うゲート絶縁スペーサ１３０が配置されることができる。この際、前記バリヤ導電パターン１１８ａ'の延長された部分は前記金属ゲート電極１２０ａ'と前記ゲート絶縁スペーサ１３０との間に介在される。前記ゲート絶縁膜１１６が高誘電膜からなる場合、前記ゲート絶縁膜１１６の両端は上に延長されて前記バリヤ導電パターン１１８ａ'の延長された部分と前記ゲート絶縁スペーサ１３０との間に介在されることもできる。前記ゲート絶縁スペーサ１３０は絶縁物質であるシリコン窒化膜またはシリコン酸化膜からなることができる。特に、前記ゲート絶縁スペーサ１３０は前記キャッピングパターン１２４ａと同一の物質からなることができる。
【００２８】
前記金属ゲート電極１２０ａ'の両側の前記活性領域内にソース／ドレイン領域１２８が配置される。前記ソース／ドレイン領域１２８は不純物ドーピング層からなる。前記チャンネルトレンチ１１４の底面は前記ソース／ドレイン領域１２８の下部面に比べて低いことが望ましい。これによって、前記金属ゲート電極１２０ａ'下のチャンネル領域は前記チャンネルトレンチ１１４の底面及び両側壁に沿って形成されて前記ソース／ドレイン領域１２８間の距離である前記チャンネル領域の長さが増加する。前記ソース／ドレイン領域１２８はＬＤＤ構造であることもできる。
【００２９】
前記金属ゲート電極１２０ａ'、ゲート絶縁膜１１６及びソース／ドレイン領域１２８はトランジスタに含まれる。
【００３０】
上述の構造のトランジスタを有する半導体素子において、前記金属ゲート電極１２０ａ'は比抵抗が従来のポリサイドに比べて低い金属で形成されることによって、前記トランジスタは従来のトランジスタに比べて動作速度が速い。結果的に、高速動作の半導体素子を実現することができ、前記ゲート電極１２０ａ'の線幅を減少させて高集積化された半導体素子を実現することができる。
【００３１】
また、前記トランジスタのチャンネル領域は前記チャンネルトレンチ１１４の底面及び両側壁に沿って形成される。これによって、制限された面積で前記チャンネル領域の長さが増加する。結果的に、従来の短チャンネル効果などを最小化し、ソース／ドレイン領域１２８間のパンチスルー特性が向上する。
【００３２】
図３乃至図１０は本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【００３３】
図３を参照すれば、基板１００の所定領域に素子分離膜１０２を形成して活性領域を限定する。前記素子分離膜１０２は浅いトレンチ型素子分離膜で形成することができる。
【００３４】
前記基板１００上にバッファ絶縁膜１０４、モールド層１０６及びハードマスク膜１０８を順次に形成する。前記バッファ絶縁膜１０４はＣＶＤシリコン酸化膜で形成することができる。特に、前記バッファ絶縁膜１０４はＭＴＯ膜で形成することができる。前記モールド層１０６はシリコンゲルマニウム膜またはポリシリコン膜で形成することができる。前記ハードマスク膜１０８は前記モールド層１０６、バッファ絶縁膜１０４及び基板１００に対してエッチング選択比を有する物質膜、例えば、シリコン窒化膜で形成することができる。
【００３５】
前記ハードマスク膜１０８は省略することもできる。この場合に、前記モールド層１０６は前記基板１００に対してエッチング選択比を有することが望ましい。したがって、前記モールド層１０６はシリコンゲルマニウム膜で形成することができる。前記バッファ絶縁膜１０４も省略されることができる。この場合にも、前記モールド層１０６は前記基板１００に対してエッチング選択比を有することが望ましい。
【００３６】
図４及び図５を参照すれば、前記ハードマスク膜１０８、モールド層１０６及びバッファ絶縁膜１０４を連続的にパターニングして前記活性領域の所定領域を露出させるオープニング１１０を形成する。感光膜パターンを利用して前記ハードマスク膜１０８をパターニングした後に、前記パターニングされたハードマスク膜１０８をエッチングマスクとして使用して前記モールド層１０６及びバッファ絶縁膜１０４をエッチングして前記オープニング１１０を形成することができる。前記オープニング１１０は前記活性領域を横切る溝形態でありうる。
【００３７】
前記オープニング１１０の側壁に側壁スペーサ１１２を形成することができる。前記ハードマスク膜１０８及び側壁スペーサ１１２をエッチングマスクとして使用して前記オープニング１１０に露出された活性領域をエッチングしてチャンネルトレンチ１１４を形成する。これによって、前記チャンネルトレンチ１１４の側壁は前記オープニング１１０の内側壁に自己整列される。特に、前記チャンネルトレンチ１１４は前記側壁スペーサ１１２に自己整列されることができる。前記チャンネルトレンチ１１４の幅はフォトリソグラフィ工程で定義することができる最小線幅に比べて小さく形成することができる。すなわち、前記オープニング１１０の幅がフォトリソグラフィ工程が定義することができる最小線幅で形成されれば、前記側壁スペーサ１１２によって前記チャンネルトレンチ１１４の幅はフォトリソグラフィ工程が定義することができる最小線幅に比べて小さく形成される。場合によっては、前記側壁スペーサ１１２を形成する段階が省略されることもできる。前記側壁スペーサ１１２が省略される場合、前記ハードマスク膜１０８をエッチングマスクとして使用して前記露出された基板をエッチングして前記チャンネルトレンチ１１４を形成することができる。この場合に、前記チャンネルトレンチ１１４の側壁は前記オープニング１１０の内側壁に自己整列される。
【００３８】
図６及び図７を参照すれば、前記チャンネルトレンチ１１４の底面及び内側壁にゲート絶縁膜１１６を形成する。前記ゲート絶縁膜１１６は熱酸化膜で形成することができる。これとは異なって、前記ゲート絶縁膜１１６はシリコン窒化膜に比べて高い誘電率を有する高誘電膜で形成することもできる。前記高誘電膜は金属酸化膜で形成することができる。例えば、前記高誘電膜はアルミニウム酸化膜またはハフニウム酸化膜のうちのいずれか一つ、またはこれらの組み合わせ膜で形成することができる。前記高誘電膜は化学気相蒸着法または原子層積層法で形成することができる。これによって、前記ゲート絶縁膜１１６が前記高誘電膜で形成される場合、前記ゲート絶縁膜１１６は前記チャンネルトレンチ１１４の底面及び側壁、及び前記オープニング１１０の内側壁を含んだ基板１００にコンフォマルに形成されることができる。図面において、前記ゲート絶縁膜１１６を熱酸化膜で形成した状態を示した。
【００３９】
前記ゲート絶縁膜１１６を有する基板１００にコンフォマルなバリヤ導電膜１１８を形成する。前記バリヤ導電膜１１８は導電性金属窒化膜を含むことができる。例えば、前記バリヤ導電膜１１８は窒化チタンＴｉＮ膜、チタン／窒化チタンＴｉ／ＴｉＮ膜、窒化タンタルＴａＮ膜、タンタル／窒化タンタルＴａ／ＴａＮ膜、窒化チタンシリコンＴｉＳｉＮ膜、または窒化タンタルシリコンＴａＳｉＮ膜のうちのいずれか一つ、またはこれらの組み合わせ膜で形成することができる。
【００４０】
前記バリヤ導電膜１１８上に前記チャンネルトレンチ１１４及びオープニング１１０を満たす金属膜１２０を形成する。前記金属膜１２０はポリサイド膜に比べて低い比抵抗を有する金属で形成することが望ましい。例えば、前記金属膜１２０はタングステン、アルミニウム、銅またはモリブデンのうちのいずれか一つ、またはこれらの組み合わせ膜で形成することが望ましい。
【００４１】
場合によっては、前記バリヤ導電膜１１８が省略されることもできる。この場合に、前記チャンネルトレンチ１１４及びオープニング１１０は前記金属膜１２０によって満たされる。
【００４２】
前記金属膜１２０及び前記バリヤ導電膜１１８を前記ハードマスク膜１０８が露出されるまで平坦化させて前記チャンネルトレンチ１１４及びオープニング１１０内に順次に積層されたバリヤ導電パターン１１８ａ及び金属ゲート電極１２０ａを形成する。
【００４３】
他の方法で、前記平坦化工程時、前記ハードマスク膜１０８が除去されて前記モールド層１０８が露出されることもできる。すなわち、前記金属膜１２０、バリヤ導電膜１１８及びハードマスク膜１０８を前記モールド層１０６が露出されるまで平坦化させることができる。この際、前記ハードマスク膜１０８の側壁に形成された前記側壁スペーサ１１２の上部分（ｕｐｐｅｒ  ｐｏｒｔｉｏｎ）もともに除去されることができる。前記平坦化工程は化学機械的研磨工程を実行することが望ましい。これとは異なって、前記平坦化工程はエッチバック工程によって実行することもできる。図面において、前記金属膜１２０及びバリヤ導電膜１１８を平坦化した状態を示した。
【００４４】
図８及び図９を参照すれば、前記金属ゲート電極１２０ａ及び前記バリヤ導電パターン１１８ａの上部面を凹まして前記オープニング１１０の上部を空ける。前記凹まされた金属ゲート電極１２０ａ'及びバリヤ導電パターン１１８ａ'の上部面は前記モールド層１０６の上部面に比べて低いことがある。
【００４５】
前記基板１００上に前記オープニング１１０の空の領域を満たすキャッピング膜１２４を形成する。前記キャッピング膜１２４は前記モールド層１０６及びバッファ絶縁膜１０６に対してエッチング選択比を有する絶縁物質で形成する。例えば、前記キャッピング膜１２４はシリコン窒化膜で形成することができる。前記キャッピング膜１２４及び前記ハードマスク膜１０８を前記モールド層１０６が露出されるまで平坦化させて前記凹まされた金属ゲート電極１２０ａ'及びバリヤ導電パターン１１８ａ'上にキャッピングパターン１２４ａを形成する。この際、前記ハードマスク膜１０８の側壁に形成された前記側壁スペーサ１１２の上部分もともに除去される。前記キャッピングパターン１２４ａの側壁は前記オープニング１１０及び側壁スペーサ１１２によって前記凹まされたバリヤ導電パターン１１８ａ'の外側壁に自己整列される。前記バリヤ導電膜１１８が省略される場合、前記キャッピングパターン１２４ａの側壁は前記オープニング１１０及び側壁スペーサ１１２によって前記凹まされた金属ゲート電極１２０ａ'の側壁に自己整列される。
【００４６】
一方、前記ハードマスク膜１０８が前記金属ゲート電極１２０ａ形成時除去された場合、前記キャッピング膜１２４を前記モールド層１０６が露出されるまで平坦化させて前記キャッピングパターン１２４ａを形成することができる。
【００４７】
図１０を参照すれば、前記キャッピングパターン１２４ａを有する基板１００から前記モールド層１０６を除去する。次で、前記バッファ絶縁膜１０４を除去することができる。前記側壁スペーサ１１２は前記モールド層１０６と同一のエッチング率を有する物質で形成することができる。これとは異なって、前記バッファ絶縁膜１０４は前記バッファ絶縁膜１０４と同一のエッチングを有する物質で形成することができる。これによって、前記側壁スペーサ１１２は前記モールド層１０６とともに除去されるか、前記バッファ絶縁膜１０４とともに除去されることができる。望ましくは、前記側壁スペーサ１１２は前記バッファ絶縁膜１０４と同一のエッチング率を有する。例えば、前記バッファ絶縁膜１０４はＣＶＤシリコン酸化膜で形成することができる。特に、ＭＴＯ膜で形成することができる。前記バッファ絶縁膜１０４が除去された基板１００の表面にイオン注入バッファ膜１２６を形成し、前記金属ゲート電極１２０ａ'及びキャッピングパターン１２４ａをマスクとして使用して不純物イオンを注入してソース／ドレイン領域１２８を形成する。前記イオン注入バッファ膜１２６は絶縁膜で形成する。例えば、シリコン酸化膜で形成することができる。前記ソース／ドレイン領域１２８は前記金属ゲート電極１２０ａ'の両側の活性領域に形成される。この際、前記ソース／ドレイン領域１２８の下部面は前記チャンネルトレンチ１１４の底面に比べて高く形成されることが望ましい。
【００４８】
次で、図２に示したゲート絶縁スペーサ１３０を形成する。前記ゲート絶縁スペーサ１３０は前記キャッピングパターン１２４ａの両側壁、及び前記金属ゲート電極１２０ａ'の突き出された上部分の両側壁を覆うように形成される。この際、前記バリヤ導電パターン１１８ａ'は前記ゲート絶縁スペーサ１３０と前記金属ゲート電極１２０ａ'との間に介在される。
【００４９】
次で、前記キャッピングパターン１２４ａ及びゲート絶縁スペーサ１３０をマスクとして使用して不純物イオンを注入することができる。この場合に、前記ソース／ドレイン領域１２８はＬＤＤ構造で形成されることができる。
【００５０】
上述の半導体素子の形成方法において、前記金属ゲート電極１２０ａ'は従来のポリサイドに比べて比抵抗が低い金属で形成される。これによって、トランジスタの動作速度を増加させて高速動作の半導体素子を実現することができる。
【００５１】
また、前記金属ゲート電極１２０ａ'下のチャンネル領域は前記チャンネルトレンチ１１４の両側壁及び底面に沿って形成される。これによって、制限された面積でチャンネルの長さを増加させて短チャンネル効果などを最小化し、ソース／ドレイン領域１２８間のパンチスルー特性を向上させることができる。
【００５２】
また、前記側壁スペーサ１１２によって、前記金属ゲート電極１２０ａ'の線幅はフォトリソグラフィ工程が定義することができる最小線幅より小さく形成することができる。したがって、半導体素子をより高集積化させることができる。
【００５３】
これに加えて、前記金属ゲート電極１２０ａ'は互いに自己整列された前記オープニング１１０及びチャンネルトレンチ１１４内に平坦化工程で形成される。これによって、前記金属ゲート電極１２０ａ'と前記チャンネル領域との間の前記ゲート絶縁膜１１６は全くプラズマ損傷されない。すなわち、前記金属ゲート電極１２０ａ'の形成工程は感光膜パターン及びプラズマエッチングを具備するパターニング工程が全く要求されない。これによって、前記ソース／ドレイン領域１２８と隣接した部分の前記ゲート絶縁膜１１６は全くプラズマ損傷されない。結果的に、従来のゲート酸化膜のプラズマ損傷によるトランジスタの特性劣化を防止することができる。
【００５４】
さらに、前記金属ゲート電極１２０ａ'をパターニング工程によって形成しなくても、前記キャッピングパターン１２４ａは前記オープニング１１０によって前記金属ゲート電極１２０ａ'に自己整列されて形成される。
【００５５】
結果的に、高集積化され、かつ高速で動作する半導体素子を実現することができる。
【図面の簡単な説明】
【００５６】
【図１】従来の半導体素子の電界効果トランジスタを示す概路図である。
【図２】本発明の実施形態によるトランジスタを含む半導体素子を示す断面図である。
【図３】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図４】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図５】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図６】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図７】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図８】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図９】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図１０】本発明の実施形態による半導体素子の形成方法を説明するための断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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