(57)【要約】  【課題】  半導体装置の製造方法において、ゲート長の再現性が良好で、高周波特性の向上が可能となる方法を提供する。  【解決手段】  ダミーゲートとなる、リッジ構造形成の段階で、ゲート形成時のスペーサーも同時に形成するため、ゲート長の再現性、均一性確保が可能となる。さらに、リフトオフ法によるゲート電極形成によって、ゲート・ソース間及びゲート・ドレイン間の、不要な寄生容量が存在せず、高周波特性の改善が可能となる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
単一または多層の半導体層を持つ半導体基板上に、単一または多層からなる第一の膜を形成し、前記第一の膜をエッチングすることによりゲート電極形成領域に多面体凸部を形成する工程と、前記多面体凸部を備えた半導体基板上に、単一または多層からなる第二の膜を全面に形成し、前記多面体凸部を前記第二の膜が覆う第一のリッジ構造を形成する工程と、前記第一のリッジ構造上に単一または多層からなる第三の膜を堆積し、前記第一のリッジ構造を前記第三の膜が覆う第二のリッジ構造を形成する工程と、前記半導体基板のリッジ構造を除く部分に、前記第二の膜及び前記第三の膜を通して選択的イオン注入を行い、不純物注入領域を形成する工程と、前記第二のリッジ構造から選択的に前記第三の膜を除去する工程の後に、単一または多層からなる第四の膜を全面に形成し、平坦化した後、前記第一のリッジ構造中の多面体凸部が露出するまで前記第四の膜及び前記第二の膜の一部をエッチングする工程と、前記第一のリッジ構造中の多面体凸部をエッチングし、前記半導体基板を露出するとともに、前記第二の膜と前記半導体基板との間にサイドエッチング部を形成する工程と、単一または多層の導電性物質を堆積し、前記第四の膜を除去することによりゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第一のリッジ構造表面を構成する膜を、前記第二のリッジ構造から選択的に第三の膜を除去する際、選択エッチングが可能な膜としたことを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものである。特にゲートスペーサーとリフトオフ技術を利用し、ゲート・ソース間またはゲート・ドレイン間の容量低減により高周波特性の優れた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来技術の半導体装置の形成方法におけるゲート電極形成方法を説明する(特許文献1参照)。図6、図7にその製造方法を示す。GaAs基板2上に、フォトレジストを塗布し、パターニングを経てフォトレジストによりダミーゲート18を形成する(図6(A))。次にダミーゲート18をマスクとしてGaAs基板2に対し、ドナーイオンを注入し、ソース領域5およびドレイン領域６を形成する(図6(B))。次に酸素プラズマを用いてダミーゲート18を等方的にエッチングし、ゲート長の短いダミーゲート19を形成する(図6(C))。次にSiO2膜20をGaAs基板2および細らせたダミーゲート19上に成膜する(図6(D))。次に、緩衝フッ酸（ＨＦ）を用いたスライトエッチングにより、ダミーゲート19の側壁部のSiO2膜を除去する。この時、GaAs基板表面のSiO2膜21は、エッチングされずに残ることになる。露出したダミーゲート19を除去し、Ｎ2 雰囲気中においてアニール処理が行われ、イオン注入層が活性化される(図7E))。次にゲート電極22が形成される（図7(F))。
【特許文献１】特開平06-232174号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら上記のような従来のゲート電極形成方法では、フォトレジストからなるダミーゲートのゲート長を微細にするために、酸素プラズマによる等方的なエッチングを行っているため再現性と均一性の確保に問題があった。また、ゲート電極形成方法がリフトオフではないため、ゲート電極とソース領域及びドレイン領域との間のSiO2が除去できず、ゲート・ソース間及びゲート・ドレイン間寄生容量が大きくなり、高周波特性を低下させるという問題があった。本発明は上記問題点を解消し、ゲート電極のゲート長の再現性が良く、高周波特性の優れた半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
上記目的を達成するため、請求項1に係る発明は、単一または多層の半導体層を持つ半導体基板上に、単一または多層からなる第一の膜を形成し、前記第一の膜をエッチングすることによりゲート電極形成領域に多面体凸部を形成する工程と、前記多面体凸部を備えた半導体基板上に、単一または多層からなる第二の膜を全面に形成し、前記多面体凸部を前記第二の膜が覆う第一のリッジ構造を形成する工程と、前記第一のリッジ構造上に単一または多層からなる第三の膜を堆積し、前記第一のリッジ構造を前記第三の膜が覆う第二のリッジ構造を形成する工程と、前記半導体基板のリッジ構造を除く部分に、前記第二の膜及び前記第三の膜を通して選択的イオン注入を行い、不純物注入領域を形成する工程と、前記第二のリッジ構造から選択的に前記第三の膜を除去する工程の後に、単一または多層からなる第四の膜を全面に形成し、平坦化した後、前記第一のリッジ構造中の多面体凸部が露出するまで前記第四の膜及び前記第二の膜の一部をエッチングする工程と、前記第一のリッジ構造中の多面体凸部をエッチングし、前記半導体基板を露出するとともに、前記第二の膜と前記半導体基板との間にサイドエッチング部を形成する工程と、単一または多層の導電性物質を堆積し、前記第四の膜を除去することによりゲート電極を形成する工程を有することを特徴とするものである。
【発明の効果】
【０００５】
本願の請求項１に係る発明によれば、ダミーゲートであるリッジ構造は、制御性の良いフォトリソグラフィーと、制御性の良い選択エッチング工程によって形成されるため、そのリッジ構造を、フォトレジスト膜に転写し、リフトオフ法を用いて形成されるゲート電極は、ゲート長の再現性、均一性が確保されると言う利点を持つ。また、ゲート電極とソース領域及びドレイン領域との距離は、多面体凸部上に制御性良い成膜技術によって形成される膜の厚さによって決定されるため、所望の電極間距離を得ることが出来る利点を持つ。そのゲート電極は、ゲートスペーサーをリッジ構造下部に形成することによって、リッジ構造を微細化でき、更なる微細ゲート構造の形成が可能となる。さらに、サイドエッチングとリフトオフ法によるゲート形成により、ゲート・ソース間及びゲート・ドレイン間の不要な寄生容量が存在せず、高周波特性の改善に有効な効果をもたらす。
【０００６】
本願の請求項2に係る発明によれば、ゲート電極の形成について、第一のリッジ構造を形成する膜とその膜の接する第三の膜との間で、選択エッチング可能な構造で形成することにより、第三の膜を除去する際に第一のリッジ構造がエッチングされることがなく、寸法精度よく形成された第一のリッジ構造をフォトレジスト膜に転写でき、ゲート長の再現性、均一性が確保できると言う利点を持つ。
【発明を実施するための最良の形態】
【０００７】
本発明は、半導体装置の製造方法に係り、特に電界効果トランジスタの製造方法において、高周波化に有利な電極形成方法を提供するものである。ゲート電極形成において、スペーサーとなる単一または多層の膜を用意することによって、従来困難であった、リフトオフ法による電極形成が簡単に行われるものである。スペーサーを形成する方法には以下実施例に示す二通りがあるが、これに限るものではない。
【実施例１】
【０００８】
図１から図２は、実施例1に係る電界効果トランジスタの製造方法を示す工程毎の断面図である。
【０００９】
まず、GaAs基板2上に厚さ1.0μmのSiO2膜をCVD法またはスパッタ法にて成膜し、フォトリソグラフィー工程とエッチング工程により、厚さ1.0μm、幅0.5μmであるSiO2立方体凸部１をゲート電極形成領域に形成する(図1(A))。
【００１０】
次に全面にゲート電極リフトオフ時にスペーサーとして用いる厚さが300nmのSiO2膜3を成膜し、第一のリッジ構造100を形成する(図1(B))。
【００１１】
次に全面に厚み300nmのSi3N4膜4をCVD法によって成膜し、第二のリッジ構造101を形成する(図1(C))。
【００１２】
次に、ドナーとなるSiを加速エネルギー150keV、ドーズ量2.0×1013cm-2にてイオン注入を行い、引き続き800℃60秒のRapid Thermal Annealing(RTA)処理を行うことによって活性化し、ソース領域5、ドレイン領域6を形成する(図1(D))。なお、このイオン注入は、SiO2膜3を形成した後、Si3N4膜4を形成する前に行うことも可能である。
【００１３】
次に熱リン酸を用いてSi3N4膜4を除去する。このとき熱リン酸は、Si3N4膜4を除去するが、SiO2膜3はエッチング比が約30であるため、SiO2膜3は除去されず、選択エッチングが可能である。その後ポジ型フォトレジスト膜7を厚さ2.0μm形成し、平坦化する(図１(E))。
【００１４】
次に、前記ポジ型フォトレジスト膜7をRIE等エッチング装置にて前記SiO2膜3が露出するまでエッチングを行い、ポジ型フォトレジスト膜8とする(図1(F))。
【００１５】
次に、ポジ型フォトレジスト８をエッチングマスクとしてSiO2膜3の露出部分及び前記ポジ型フォトレジストと接触している側壁部分及びSiO2立方体凸部１をHF系エッチング液にて除去する。さらにGaAs基板２に接するSiO2膜3にサイドエッチ部が形成されるようにオーバーエッチを行う(図2(G))。
【００１６】
次にゲート電極となるTi/Pt/Au膜9を連続的に真空蒸着法によって形成する(図2(H))。
【００１７】
次にポジ型フォトレジスト膜8を溶液処理で除去し、Ti/Pt/Au膜9によるゲート電極を形成する(図2(I))。
【００１８】
以下通常の電界効果トランジスタの製造工程に従いソース電極、ドレイン電極等を形成し、電界効果トランジスタが完成する。
【００１９】
ゲート電極17と前記ソース領域5及びドレイン領域6との距離は、前記SiO2膜3とSi3N4膜4の一方または両方の膜厚にて決定することが可能である。ただし、前記SiO2膜3は、リフトオフの時に溶液が入り込むだけの余裕がある膜厚にする必要がある。
【実施例２】
【００２０】
図3、図4、図5は、実施例2に係る電界効果トランジスタの製造方法を示す工程毎の断面図である。
【００２１】
まず、GaAs基板2上にゲート電極リフトオフ時にスペーサーとして用いる厚さが300nmのSiO2膜10をCVD法またはスパッタ法にて成膜し、引き続き厚さが1.0μmであるSi3N4膜11をCVD法にて形成する(図3(A))。
【００２２】
次にフォトリソグラフィー工程とエッチング工程により、Si3N4膜11を加工し、厚さ1.0μm、幅0.5μmであるSi3N4立方体凸部12をゲート電極形成領域に形成する(図3(B))。
【００２３】
このときエッチングに熱リン酸を用いると、Si3N4膜とSiO2膜間のエッチング比が30であるためSiO2膜10はほとんどエッチングされることなくSi3N4立方体凸部12の形成が可能である。
【００２４】
次に厚さ30nmのSiO2膜13を、Si3N4立方体凸部12のエッチング保護膜としてPCVD法またはスパッタ法にて堆積し、ゲート電極形成領域に第一のリッジ構造200を形成する(図3(C))。
【００２５】
次に厚さ300nmのSi3N4膜14をPCVD法にて堆積し、第二のリッジ構造201をゲート電極形成領域に形成する(図3(D))。
【００２６】
次に、ドナーとなるSiを加速エネルギー150keV、ドーズ量2.0×1013cm-2にてイオン注入を行い、引き続き800℃60秒のRTA処理を行うことによって活性化し、ソース領域5、ドレイン領域6を形成する(図3(E))。なお、このイオン注入工程は、SiO2膜13を形成した後に行うことも可能である。
【００２７】
次に熱リン酸を用いて、Si3N4膜14を除去する(図4(F))。このとき熱リン酸は、Si3N4膜14を除去するが、SiO2膜13はエッチング比が約30であるため、SiO2膜13は除去されず、選択エッチングが可能となる。
【００２８】
その後ポジ型フォトレジスト膜15を厚さ2.0μm形成し平坦化する(図4(G))。
【００２９】
次に、前記ポジ型フォトレジスト膜15をRIE等エッチング装置にて前記SiO2膜13が露出するまでエッチングを行い、ポジ型フォトレジスト膜16とする(図4(H))。
【００３０】
次に、ポジ型フォトレジスト膜16をエッチングマスクとしてSiO2膜13の露出部分をHF系エッチング液にて除去し、Si3N4立方体凸部12の上面を露出させる(図4(I))。
【００３１】
CF4ガスによりドライエッチングを行い、Si3N4立方体凸部12部分を等方性エッチングによって除去する(図5(J))。
【００３２】
このときドライエッチングの条件によってSi3N4立方体凸部12と側壁部のSiO2膜13及び底面部のSiO2膜11には十分なエッチング比をとることが可能なため、Si3N4立方体凸部12のみを除去することが出来る。
【００３３】
次に側壁部のSiO2膜13と底面部のSiO2膜10をHF系エッチング液にて除去する。さらにサイドエッチ部が形成されるようにオーバーエッチを行う(図5(K))。
【００３４】
次にゲート電極となるTi/Pt/Au膜17を連続的に真空蒸着法によって形成する(図5(L))。
【００３５】
次に、ポジ型フォトレジスト膜16を溶液処理で除去し、Ti/Pt/Au膜17によるゲート電極が形成される (図2(M))。
【００３６】
以下通常の電界効果トランジスタの製造工程に従いソース電極、ドレイン電極等を形成し、電界効果トランジスタが完成する。
【００３７】
ゲート電極17とソース領域5及びドレイン領域6との距離は、SiO2膜13とSi3N4膜14の一方または両方の膜厚にて決定することが可能である。ただし、SiO2膜10がリフトオフの時のスペーサーとして機能するため、SiO2膜13に、溶液が入り込むだけの余裕のある膜厚は必要とされない。
【００３８】
実施例１及び2中において、半導体基板としてGaAs単層を用いているが、いわゆるHEMTを構成するような複数の半導体層を備えた半導体基板であってもかまわない。よって半導体基板に注入するイオンも、その半導体の性質及び電界効果トランジスタ等の目的に合ったものを注入することが可能である。実施例に示した半導体基板及び注入イオンはあくまで一例である。
【００３９】
実施例中１及び2中で膜厚が示されているものもあるが、プロセス条件を満たす範囲内で適宜設定可能である。
【００４０】
実施例中１及び2で示した電界効果トランジスタ製造過程で、SiO2膜、Si3N4膜、ポジ型フォトレジスト膜等を用いたが、あくまで一例であり、他の材質の膜でも、いくつか異なる材質を組み合わせた多層膜であってもかまわない。また実施例中にて用いた膜の形成方法は実施例に示されたものに限定されるものではない。実施例ではSiO2膜の形成方法を、CVD法としているが、このCVD法は常圧、減圧、プラズマ、増速CVD等、種々変更可能である。同様にSi3N4膜もCVD法で形成されるが減圧、プラズマCVD等、種々変更可能である。また、実施例にて示した製造工程が可能であるのならば、ポジ型フォトレジスト膜のほかに、ネガ型フォトレジスト膜、ポリイミド膜など有機塗布膜等を用いることも可能である。
【００４１】
実施例中１及び2中に示した膜の望ましい性質としては、形成プロセス過程で半導体基板及び他の膜に対して悪影響をもたらさないことが望まれる。仮に何らかの悪影響が半導体基板及び他の膜に対してもたらされるものであっても、その後の電界効果トランジスタ製造工程でその悪影響を除去することが可能であればその構造を用いてもかまわない。膜のエッチング条件も、プロセス条件さえ満たすのであれば、いかなるエッチング（液相、気相、機械的、化学的機械的等）手法等に変更可能である。
【００４２】
実施例中１及び2中の随所でエッチング手法が登場するが、エッチング比が極めて大きいことを前提とし、図中においてジャストエッチされている工程図を示したが、これはあくまで例示であり、エッチングにおいて非エッチング対象層であっても実際は若干のエッチングがあることは言うまでもない。
【００４３】
実施例１及び2中において、リッジ構造中の多面体凸部の断面を、立方体(長方形)で図示した。これはあくまで例示であり、ゲート電極として機能しうる多面体構造であるのならば、断面、実形状ともにいかなる形状でもかまわない。
【００４４】
実施例中１及び2中でポジ型フォトレジスト膜8及び16の構造も、蒸着後のリフトオフ工程が可能な構造であれば、いかなる構造であってもかまわない。望ましい構造としては、リッジ構造によってレジストに転写された空間の内側に傾いているものであることは言うまでもない。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１を説明する図である。
【図２】本発明の実施例１を説明する図である。
【図３】本発明の実施例２を説明する図である。
【図４】本発明の実施例２を説明する図である。
【図５】本発明の実施例２を説明する図である。
【図６】従来の電極製造方法を説明する図である。
【図７】従来の電極製造方法を説明する図である。
【符号の説明】
【００４６】
1：SiO2立方体凸部  2：GaAs基板  3：SiO2膜  4：Si3N4膜  5：ソース領域  6：ドレイン領域  7：ポジ型フォトレジスト膜  8：ポジ型フォトレジスト膜  9：Ti/Pt/Au層  10：SiO2膜  11：Si3N4膜  12：Si3N4立方体凸部  13：SiO2膜  14：Si3N4膜  15：ポジ型フォトレジスト膜  16：ポジ型フォトレジスト膜  17：Ti/Pt/Au層  18：ダミーゲート  19：細らせたダミーゲート  20：SiO2膜  21：SiO2膜  22：ゲート電極  100：第一のリッジ構造  101：第二のリッジ構造  200：第一のリッジ構造  201：第二のリッジ構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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