(57)【要約】【課題】ゲート配線パターンに誘導される高周波信号による悪影響を抑制することができるＦＥＴを用いた高周波スイッチ回路を提供する。【解決手段】高周波スイッチ回路は、半導体基板上にＦＥＴ１ａ〜１ｄと、制御電圧印加用パッド２ａ，２ｂと、ＦＥＴ１のゲート端子Ｇと制御電圧印加用電極パッド２ａ，２ｂとを接続するゲート配線パターン３ａ〜３ｄと、該ゲート配線パターン３ａ〜３ｄにそれぞれ直列接続された抵抗器１１ａ〜１１ｄ，１２ａ〜１２ｄとからなる。抵抗器１１ａ〜１１ｄはそれぞれＦＥＴ１ａ〜１ｄのゲート端子付近に直列接続され、抵抗器１２ａ，１２ｄは制御電圧印加用電極パッド２ａ付近に直列接続され、抵抗器１２ｂ，１２ｃは制御電圧印加用電極パッド２ｂ付近に直列接続されている。抵抗器１１ａ〜１１ｄ，１２ａ〜１２ｄの各抵抗値は、高周波信号を抑制するに十分な大きさに設定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に少なくとも１つの電界効果型トランジスタと、該電界効果型トランジスタのゲート端子に制御電圧を印加するための電極パッドと、該電極パッドと前記ゲート端子とを接続するゲート配線パターンとを備えた高周波スイッチ回路において、
前記ゲート配線パターンにおける、前記電界効果型トランジスタの前記ゲート端子近傍に直列接続された第１の抵抗器と、前記電極パッド近傍に直列接続された第２の抵抗器とを備えたことを特徴とする高周波スイッチ回路。
【請求項２】
半導体基板上に複数の電界効果型トランジスタと、該電界効果型トランジスタの各ゲート端子に制御電圧を印加するための電極パッドと、該電極パッドから伸び途中から複数に分岐して前記各ゲート端子に接続されるゲート配線パターンとを備えた高周波スイッチ回路において、
前記ゲート配線パターンにおける、前記複数の電界効果型トランジスタの前記各ゲート端子近傍にそれぞれ直列接続された複数の第１の抵抗器と、前記電極パッドとの間で該電極パッド近傍に直列接続された第２の抵抗器とを備えたことを特徴とする高周波スイッチ回路。
【請求項３】
前記電極パッドに対する前記第２の抵抗器の接続位置が前記電極パッドから２００μｍ以下である請求項１または請求項２に記載の高周波スイッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＩＣチップ内に組み込まれる半導体スイッチ、特に高周波信号に使用される半導体スイッチに関するものである。
【０００２】
【従来の技術】
高周波信号をスイッチングする素子として各種の半導体スイッチが用いられており、その一つとして電界効果型トランジスタ（以下、単に「ＦＥＴ」という。）が多く利用されている。
【０００３】
ＦＥＴをスイッチ素子として利用する場合、通常、ドレイン端子−ソース端子をスイッチ端子として、ゲート端子に印加する信号を制御することで、前記２端子間の導通、遮断を切り換える。すなわち、ドレイン端子−ソース端子間のチャンネルを生成させるに要する閾値電圧Ｖｔｈを超える制御電圧をゲート端子に印加することで、ドレイン端子−ソース端子間を導通させてスイッチをオン（短絡）状態にする。また、前記制御電圧を前記閾値電圧Ｖｔｈを下回る電圧値にしてゲート端子に印加することでドレイン端子−ソース端子間を開放（遮断）してスイッチをオフ（開放）状態にするものである。
【０００４】
このようなＦＥＴをＩＣ内に設ける場合、外部からゲート端子に前記制御電圧を印加しなければならないため、ＩＣチップ表面に電極パッドを形成し、ＩＣ内に電極パッドとＦＥＴのゲート端子とを接続する配線パターンを形成する。
【０００５】
ところで、ＦＥＴをスイッチ素子として利用する場合、ドレイン端子およびソース端子には、ＦＥＴのオン・オフ状態に関わらず、常に高周波信号が印加され続ける。そして、高周波信号であることにより、該高周波信号を直接印加していないゲート端子にその高周波信号が誘導されてしまうという現象が生じる。この現象は、高周波信号のレベルが高くなるほど顕著になる。
【０００６】
ゲート端子に高周波信号が誘導されると、配線パターン、および電極パッドを介して、ゲート端子に制御電圧を供給する電圧源（信号源）に高周波信号が伝送されてしまう。そして、電圧源に高周波信号が伝送されると、該電圧源からの供給電圧で駆動する他の素子や回路が悪影響を受けることとなる。
【０００７】
このような課題を解決するＦＥＴを用いた従来の高周波スイッチ回路として、図４に示した高周波スイッチ回路が提案されている。
図４（ａ）は従来のＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｗ）  型の高周波スイッチ回路の概略構成図であり、図４（ｂ）はその等価回路図である。
図４において、１ａ〜１ｄはＦＥＴ、２ａ，２ｂは制御電圧印加用電極パッド、３ａ〜３ｄはゲート配線パターン、４ａ，４ｂはソース入出力電極、５ａ，５ｂはドレイン入出力電極、１１ａ〜１１ｄは抵抗器である。また、ＧはＦＥＴのゲート端子、ＤはＦＥＴのドレイン端子、ＳはＦＥＴのソース端子である。このような回路は、例えば、ソース入出力電極４ｂを接地し、ソース入出力電極４ａとドレイン入出力電極５ａまたはドレイン入出力電極５ｂとを入出力端子とすることで、ＳＰＤＴスイッチとして動作する。また、このような回路では、ＦＥＴ１ａ〜１ｄの各ゲート端子Ｇ付近の配線パターンに抵抗器１１ａ〜１１ｄがそれぞれ形成されている。
【０００８】
このような構造とすることで、抵抗器１１ａ〜１１ｄの各ゲート端子Ｇに誘導される不必要な高周波信号を減衰させて、電極パッド２ａ，２ｂを介して電圧源に高周波信号が伝送されることを抑制している（例えば、特許文献１参照。）。
【０００９】
【特許文献１】
特許第３２８４０１５号公報
【００１０】
【発明が解決しようとする課題】
ところで、ＩＣの高集積化に伴い、ＩＣ内に形成されるＦＥＴの数が増加すると、設計上ゲート端子と電極パッドとの間の距離が長くなることがある。すなわち、ゲート端子−電極パッド間の配線パターン（以下、「ゲート配線パターン」という。）が長くなる。このようにゲート配線パターンが長くなれば、それに従い、ゲート配線パターンが外部からの高周波信号の影響を受けやすくなる。すなわち、本来、伝送すべきでない他の回路の高周波信号がゲート配線パターンに誘導されてしまう。特に、高集積化に伴い、ＩＣ内の各回路素子が近接するように配置されると、ゲート配線パターンの近傍に、他のＦＥＴのソース端子やドレイン端子が配置されたり（図４のＡ部、Ｂ部）、ソース端子やドレイン端子に接続する配線パターンが配置されることがある。このような場合、前述のような高周波信号のゲート配線パターンへの誘導が起こりやすくなる。
【００１１】
このような場合、前述の従来の高周波スイッチ回路のように、ゲート配線パターンのゲート端子付近に抵抗器を設けても、抵抗器と電極パッドとの間のゲート配線パターンに高周波信号が誘導されて伝搬されるので、電極パッドに接続する電圧源および該電圧源から電圧供給されて駆動する素子および回路に及ぼす悪影響を防止することができない。また、逆に前記抵抗器をゲート配線パターンの電極パッド近傍に直列接続した場合、ゲート配線パターンに誘導された高周波信号が、減衰されることなくゲート端子に印加されて、ＦＥＴの動作が不安定となる。
【００１２】
さらに、ゲート配線パターンに高周波信号が誘導されることにより、ＦＥＴのゲート端子に印加される制御電圧信号に高周波信号が重畳し、ゲート端子の近傍に直列接続された抵抗器では高周波信号による制御電圧信号の変化分を抑制できなくなる。このため、ＦＥＴの挿入損失やアイソレーションの周波数特性に悪影響が生じる。図５は図４に示した高周波スイッチ回路の挿入損失の周波数特性図である。図５に示すように、従来の高周波スイッチ回路では、特定周波数帯域でリップル（図中の矢印参照。）が発生する。すなわち、特定の周波数における挿入損失およびアイソレーションが劣化してしまう。この周波数はＩＣの実装基板設計に依存しており、実装基板の設計内容によってはリップルの発生する周波数とスイッチ回路が使用する周波数とが一致してしまう可能性がある。
【００１３】
この発明の目的は、ゲート配線パターンに誘導される高周波信号による悪影響を抑制することができるＦＥＴを用いた高周波スイッチ回路を提供することにある。
【００１４】
【課題を解決するための手段】
この発明は、半導体基板上に少なくとも１つの電界効果型トランジスタと、該電界効果型トランジスタのゲート端子に制御電圧を印加するための電極パッドと、該電極パッドとゲート端子とを接続するゲート配線パターンとを備えた高周波スイッチ回路において、ゲート配線パターンにおける、電界効果型トランジスタのゲート端子近傍に直列接続された第１の抵抗器と、電極パッド近傍に直列接続された第２の抵抗器とを備えたことを特徴としている。
【００１５】
この構成では、電界効果型トランジスタ（ＦＥＴ）のゲート端子と電極パッドとを接続するゲート配線パターンにおいて、ＦＥＴのゲート端子近傍と電極パッド近傍とにそれぞれ抵抗器を直列接続させることで、ゲート配線パターンに誘導される高周波信号がＦＥＴおよび電極パッドに伝送せずに、抵抗器で減衰される。これにより、ＦＥＴ、電極パッドに接続する電圧源、および該電圧源からの電圧供給により駆動する素子および回路への高周波信号による影響を抑制することができる。
【００１６】
また、この発明は、複数の電界効果型トランジスタと、該電界効果型トランジスタの各ゲート端子に制御電圧を印加するための電極パッドと、該電極パッドから伸び途中で分岐してそれぞれ各ゲート端子に接続されるゲート配線パターンとを備えた高周波スイッチ回路において、ゲート配線パターンにおける、複数の電界効果型トランジスタの各ゲート端子近傍にそれぞれ直列接続された複数の第１の抵抗器と、電極パッド近傍に直列接続された第２の抵抗器とを備えたことを特徴としている。
【００１７】
この構成では、複数の電界効果型トランジスタ（ＦＥＴ）が一つの電極パッドに対してゲート配線パターンで並列接続された回路において、各ＦＥＴのゲート端子と電極パッドとを接続するゲート配線パターンの各ＦＥＴのゲート端子近傍と電極パッド近傍とに、それぞれ抵抗器を直列接続させることで、ゲート配線パターンに誘導される高周波信号が各ＦＥＴおよび電極パッドに伝送されずに、それぞれの抵抗器で減衰される。これにより、各ＦＥＴ、電極パッドに接続する電圧源、および該電圧源からの電圧により駆動する回路素子への高周波信号の影響を抑制することができる。
【００１８】
また、この発明は、電極パッドの対する第２の抵抗器の接続位置を電極パッドから２００μｍ以下としたことを特徴としている。
【００１９】
この構成では、電極パッド近傍に直列接続する抵抗器が電極パッドから２００μｍ以下であるので、抵抗器と電極パッドとの間が極短くなり、高周波信号が電極パッドに伝送することをさらに確実に抑制する。
【００２０】
【発明の実施の形態】
本発明の第１の実施形態に係る高周波スイッチ回路について図１、図２を参照して説明する。
図１（ａ）は本実施形態に係るＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｗ）  型の高周波スイッチ回路の概略構成図であり、図１（ｂ）はその等価回路図である。
図１に示すように、高周波スイッチ回路は、半導体基板上にＦＥＴ１ａ〜１ｄと、制御電圧信号印加用電極パッド２ａ，２ｂと、ＦＥＴ１ａ〜１ｄの各ゲート端子Ｇと電極パッド２ａ，２ｂとを接続するゲート配線パターン３ａ〜３ｄとを備える。これらゲート配線パターン３ａ〜３ｄには、それぞれ抵抗器１１ａ，１２ａ，抵抗器１１ｂ，１２ｂ、抵抗器１１ｃ，１２ｃ、および抵抗器１１ｄ、１２ｄが接続されている。また、高周波スイッチ回路１は、ＦＥＴ１ａ，１ｂのソース端子Ｓに接続するソース入出力電極４ａおよびＦＥＴ１ｃ，１ｄのソース端子Ｓに接続するソース入出力端子４ｂと、ＦＥＴ１ａ，１ｃのドレイン端子Ｄに接続するドレイン入出力電極５ａおよびＦＥＴ１ｂ，１ｄのドレイン端子Ｄに接続するドレイン入出力端子５ｂとを備える。
【００２１】
ＦＥＴ１ａのゲート端子Ｇと電極パッド２ａとは、ゲート配線パターン３ａを介して接続されており、ゲート配線パターン３ａのゲート端子Ｇ付近には抵抗器１１ａが直列接続されている。また、ゲート配線パターン３ａの電極パッド２ａ付近には抵抗器１２ａが直列接続されている。この抵抗器１２ａの接続位置は、例えば、抵抗器１２ａの電極パッド２ａ側の端部と電極パッド２ａの接続端部との間の距離が２００μｍ以下になる位置にする。
【００２２】
また、ＦＥＴ１ｂのゲート端子Ｇと電極パッド２ｂとはゲート配線パターン３ｂを介して接続されており、ゲート配線パターン３ｂのゲート端子Ｇ付近には抵抗器１１ｂが直列接続されている。また、ゲート配線パターン３ｂの電極パッド２ｂ付近には抵抗器１２ｂが直列接続されている。
【００２３】
また、ＦＥＴ１ｃのゲート端子Ｇと電極パッド２ｂとはゲート配線パターン３ｃを介して接続されており、ゲート配線パターン３ｃのゲート端子Ｇ付近には抵抗器１１ｃが直列接続されている。また、ゲート配線パターン３ｃの電極パッド２ｂ付近には抵抗器１２ｃが直列接続されている。
【００２４】
また、ＦＥＴ１ｄのゲート端子Ｇと電極パッド２ａとは、ゲート配線パターン３ｄを介して接続されており、ゲート配線パターン３ｄのゲート端子Ｇ付近には抵抗器１１ｄが直列接続されている。また、ゲート配線パターン３ｄの電極パッド２ａ付近には抵抗器１２ｄが直列接続されている。
【００２５】
電極パッド２ａ，２ｂは、図示していない電圧供給源に接続しており、電圧供給源で生成された制御電圧信号は、電極パッド２ａ，２ｂおよびゲート配線パターン３ａ〜３ｄを介してＦＥＴ１ａ〜１ｄのそれぞれのゲート端子Ｇに供給される。
【００２６】
ＦＥＴ１ａ〜１ｄは、ゲート端子Ｇに所定の閾値電圧Ｖｔｈ以上の制御電圧信号が印加されると、ソース端子Ｓ−ドレイン端子Ｄ間が導通し、ソース端子Ｓ−ドレイン端子Ｄ間に信号を伝送させることができる。すなわち、ソース入出力電極４ａ，４ｂとドレイン入出力電極５ａ，５ｂとの間に高周波信号が伝送する。一方、ゲート端子Ｇに印加される制御電圧信号が前記閾値電圧Ｖｔｈよりも小さくなれば、ソース端子Ｓ−ドレイン端子Ｄ間が開放（遮断）され、ドレイン端子Ｄ−ソース端子Ｓ間に信号は伝送されない。すなわち、ソース入出力電極４ａ，４ｂとドレイン入出力電極５ａ，５ｂとの間に高周波信号が伝送しない。
【００２７】
このように、ＦＥＴ１ａ〜１ｄのゲート端子Ｇに印加する制御電圧信号の電圧値により、ＦＥＴ１ａ〜１ｄをそれぞれスイッチ素子として機能させることができる。
【００２８】
抵抗器１１ａ〜１１ｄおよび抵抗器１２ａ〜１２ｄは、ゲート配線パターン３ａ〜３ｄのそれぞれに他の回路から誘導される高周波信号を十分減衰させ得る大きさの抵抗値に設定されている。なお、抵抗器１１ａ〜１１ｄおよび抵抗器１２ａ〜１２ｄは、ゲート配線パターン３ａ〜３ｄの線幅を調整して所定の抵抗値に設定したり、配線パターンの構成材料を異ならせて設定してもよい。さらに、集中定数抵抗素子を直列に挿入してもよい。
そして、前記抵抗値に設定することで、ゲート配線パターン３ａ〜３ｄに誘導された高周波信号が電極パッド２ａ，２ｂを介して電圧供給源に伝送することを抑制することができる。これにより、電圧供給源から供給される制御電圧信号を駆動源とする他の回路素子への高周波信号の影響を抑制することができる。
また、ゲート端子Ｇに印加される制御電圧信号に高周波信号が重畳されても、これら抵抗器１１ａ〜１１ｄ，１２ａ〜１２ｄにより高周波信号による制御電圧信号の振幅の変化を抑制することができる。これにより、ゲート端子Ｇに印加される制御電圧が安定して、ＦＥＴ１ａ〜１ｄのスイッチング動作を安定化する。
【００２９】
図２は本実施形態に係る高周波スイッチ回路の挿入損失特性を表した図である。高周波信号が制御電圧信号に重畳することによる影響が抑制されるため、図２に示すように、ＦＥＴからなるスイッチ回路の挿入損失の周波数特性が安定し、図５に示した従来回路の特性のようなリップルの発生が抑制される。
【００３０】
これにより、安定した挿入損失特性を有する高周波スイッチ回路を実現することができる。なお、図２では挿入損失特性を示したが、アイソレーション特性についても同様に安定化させることができる。
【００３１】
次に、第２の実施形態に係る高周波スイッチ回路について図３を参照して説明する。
図３（ａ）は本実施形態に係る高周波スイッチ回路の概略構成図であり、図３（ｂ）はその等価回路図である。
図３に示すように、高周波スイッチ回路は、半導体基板上にＦＥＴ１ａ〜１ｄと、制御電圧信号印加用電極パッド２ａ，２ｂと、ＦＥＴ１ａ〜１ｄの各ゲート端子Ｇと電極パッド２ａ，２ｂとを接続するゲート配線パターン３ａ〜３ｆとを備える。ゲート配線パターン３ａ〜３ｄには、それぞれ抵抗器１１ａ〜１１ｄが接続されている。また、ゲート配線パターン３ａ，３ｄとの接続点と電極パッド２ａとの間のゲート配線パターン３ｅと、ゲート配線パターン３ｂ，３ｃとの接続点と電極パッド２ｂとの間のゲート配線パターン３ｆとには、それぞれ抵抗器１２ａ、１２ｂが接続されている。また、高周波スイッチ回路１は、ＦＥＴ１ａ，１ｂのソース端子Ｓに接続するソース入出力電極４ａおよびＦＥＴ１ｃ，１ｄのソース端子Ｓに接続するソース入出力端子４ｂと、ＦＥＴ１ａ，１ｃのドレイン端子Ｄに接続するドレイン入出力電極５ａおよびＦＥＴ１ｂ，１ｄのドレイン端子Ｄに接続するドレイン入出力端子５ｂとを備える。
【００３２】
ＦＥＴ１ａ，１ｄのゲート端子Ｇと電極パッド２ａとは、ゲート配線パターン３ａ，３ｄ，３ｅを介して接続されており、ゲート配線パターン３ａ，３ｄにおける各ＦＥＴ１ａ，１ｄのゲート端子Ｇ付近には抵抗器１１ａ，１１ｄがそれぞれ接続されている。また、ゲート配線パターン３ａ，３ｄ同士の接続点と電極パッド２ａとの間のゲート配線パターン３ｅの電極パッド２ａ付近には抵抗器１２ａが直列接続されている。
【００３３】
また、ＦＥＴ１ｂ，１ｃのゲート端子Ｇと電極パッド２ｂとは、ゲート配線パターン３ｂ，３ｃ，３ｆを介して接続されており、ゲート配線パターン３ｂ，３ｃにおける各ＦＥＴ１ｂ，１ｃのゲート端子Ｇ付近には抵抗器１１ｂ，１１ｃがそれぞれ接続されている。また、ゲート配線パターン３ｂ，３ｃ同士の接続点と電極パッド２ｂとの間のゲート電極パターン３ｆの電極パッド２ｂ付近には抵抗器１２ｂが直列接続されている。
【００３４】
電極パッド２ａ，２ｂは、図示していない電圧供給源に接続しており、電圧供給源で生成された制御電圧信号は、電極パッド２ａ，２ｂおよびゲート配線パターン３ａ〜３ｆを介してＦＥＴ１ａ〜１ｄのゲート端子Ｇに同時に供給される。
【００３５】
各ＦＥＴ１ａ〜１ｄは第１の実施形態に示したＦＥＴ１ａ〜１ｄと同じ動作をし、電圧供給源から電極パッド２ａ，２ｂを介して供給される制御電圧信号によりスイッチ素子として機能する。
【００３６】
抵抗器１１ａ〜１１ｄおよび抵抗器１２ａ，１２ｂは、ゲート配線パターン３ａ〜３ｆに他の回路から誘導される高周波信号を十分減衰させ得る大きさの抵抗値に設定されている。これにより、抵抗器１２ａ，１２ｂは、ゲート配線パターン３ａ〜３ｆに誘導された高周波信号が電極パッド２ａ，２ｂに伝送されることを抑制する。また、抵抗器１１ａ〜１１ｄは、ゲート配線パターン３ａ〜３ｆに誘導された高周波信号がＦＥＴ１ａ〜１ｄのゲート端子Ｇに印加されることを抑制する。また、高周波信号が制御電圧信号に重畳しても、これらの抵抗器１１ａ〜１１ｄ，１２ａ，１２ｂでこの重畳分の振幅変化を抑制することで、ＦＥＴ１ａ〜１ｄのそれぞれをスイッチ素子として安定に動作させることができる。
【００３７】
また、ゲート配線パターン３ａ，３ｄを接続してゲート配線パターン３ｅに接続し、ゲート配線パターン３ｂ，３ｃを接続してゲート配線パターン３ｆに接続することで、抵抗器１２ａ，１２ｂがそれぞれ２つのＦＥＴに対して共通となる。このため、電極パッド近傍に設置する抵抗器をＦＥＴ毎に設ける必要がなくなり、スイッチ回路の構成要素を減らすことができる。これにより、このスイッチ回路を内蔵するＩＣのチップ形状を小型化できるとともに、コスト削減することができる。
【００３８】
なお、本実施形態では、抵抗器を、それぞれゲート配線パターンの接続点と電極パッドとの間の配線パターンの所定位置に直列接続した構成を示したが、前記接続点と電極パッドとの間の配線パターンを全て抵抗器で形成してもよい。
【００３９】
また、前述の各実施形態では、４つのＦＥＴを用いた高周波スイッチ回路を示したが、１つ以上のＦＥＴを用いた高周波スイッチ回路であれば前述の構成を適用することができる。
【００４０】
また、前述の実施形態ではＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｗ）  スイッチについて示したが、ＤＰＤＴ（Ｄｕａｌ  Ｐｏｌｅ  Ｄｕａｌ  Ｔｈｒｏｗ）  スイッチ等の、半導体を用いた他の形式のスイッチ回路にも前述の構成を適用することができる。
【００４１】
【発明の効果】
この発明によれば、ゲート配線パターンに誘導される高周波信号がゲート配線パターンのゲート端子側および電極パッド側に直列接続された抵抗器で減衰されて、ＦＥＴおよび電極パッドに伝送されないので、ＦＥＴ、電極パッドに接続する電圧源、および該電圧源からの電圧により駆動する回路素子への高周波信号の影響を抑制して、安定した特性を有する高周波スイッチ回路を構成することができる。
【００４２】
また、この発明によれば、複数の電界効果型トランジスタ（ＦＥＴ）のゲート端子が一つの電極パッドに対して並列接続された回路においても、前述の場合と同様に、各ＦＥＴ、電極パッドに接続する電圧源、および該電圧源からの電圧により駆動する回路素子への高周波信号の影響を抑制して、安定した特性を有する高周波スイッチ回路を構成することができる。
【００４３】
また、この発明によれば、第２の抵抗器の接続位置を電極パッドから２００μｍ以下とすることで、抵抗器と電極パッドとの間が極短くなり、高周波信号が電極パッドに伝送することをさらに確実に抑制することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る高周波スイッチ回路の概略構成図および等価回路図
【図２】図１に示した高周波スイッチ回路の挿入損失の周波数特性を表した図
【図３】第２の実施形態に係る高周波スイッチ回路の概略構成図および等価回路図
【図４】従来の高周波スイッチ回路の概略構成図および等価回路図
【図５】図４に示した高周波スイッチ回路の挿入損失の周波数特性を表した図
【符号の説明】
１ａ〜１ｄ−ＦＥＴ
Ｇ−ＦＥＴのゲート端子
Ｓ−ＦＥＴのソース端子
Ｄ−ＦＥＴのドレイン端子
２ａ，２ｂ−制御電圧用電極パッド
３ａ〜３ｆ−ゲート配線パターン
４ａ，４ｂ−ソース入出力端子
５ａ，５ｂ−ドレイン入出力端子
１１ａ〜１１ｄ，１２ａ〜１２ｄ−抵抗器
【図１】
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【図２】
2005033281.tif 000004
【図３】
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【図４】
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【図５】
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