(57)【要約】【課題】  装置の長寿命化を促進可能なダミーワード線を有した半導体集積回路装置を提供すること。【解決手段】  ノーマルビットセル７と、形状ダミービットセル３と、タイミングダミービットセル５と、ノーマルビットセル７に電気的に結合されるノーマルワード線ＷＬと、形状ダミービットセル３に電気的に結合される第１ダミーワード線ＤＷＬ１と、タイミングダミービットセル５に電気的に結合されるとともに、第１ダミーワード線ＤＷＬ１に並列接続される第２ダミーワード線ＤＷＬ２とを具備する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数のノーマルビットセルと、
前記複数のノーマルビットセルと同様の構造を有する複数の形状ダミービットセルと、
前記複数のノーマルビットセルと同様の構造を有する複数のタイミングダミービットセルと、
前記複数のノーマルビットセルに電気的に結合されるノーマルワード線と、
前記複数の形状ダミービットセルに電気的に結合される第１ダミーワード線と、
前記複数のタイミングダミービットセルに電気的に結合されるとともに、前記第１ダミーワード線に並列接続される第２ダミーワード線と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記第１ダミーワード線の配線幅、前記第２ダミーワード線の配線幅、及び前記ノーマルワード線の配線幅はそれぞれ同じであり、
前記第１ダミーワード線の配線長と前記第２ダミーワード線の配線長とを合計した総配線長は、前記ノーマルワード線の配線長と同じであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記第１、第２ダミーワード線に電気的に結合される前記複数の形状ダミービットセルの数、及び前記複数のタイミングダミービットセルの数との合計数は、前記ノーマルワード線に電気的に結合されるノーマルビットセルの合計数と同じであることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記第１ダミーワード線、及び前記第１ダミーワード線に並列接続される第２ダミーワード線を駆動するダミーワード線ドライバを、さらに具備し、
前記第１ダミーワード線、及び前記第２ダミーワード線各々の配線幅をＷｄｗとしたとき、
前記ダミーワード線ドライバの出力と前記第１ダミーワード線と前記第２ダミーワード線との相互接続点とを電気的に接続する駆動配線の配線幅Ｗｄｒｖは、Ｗｄｒｖ≧Ｗｄｗ×ｐ（ただし、ｐは並列接続数であり、２以上の自然数）であることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項５】
ダミービット線と、
前記ダミービット線の電位に基いて、半導体集積回路装置の動作タイミングを制御する制御信号を生成する動作タイミング制御回路とを、さらに具備し、
前記ダミービット線は、前記複数のタイミングダミービットセルに電気的に接続されることを特徴とする請求項１に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、ダミーワード線を有した半導体集積回路装置に関する。
【背景技術】
【０００２】
ダミーワード線は、タイミングダミービットセルを駆動し、例えば、データを読み込むタイミングを制御する制御信号の生成に用いる。このため、ダミーワード線は、ノーマルワード線と同様の挙動を示す必要があるので、ワード線と同様にレイアウトされていることが望ましい。ダミーワード線を開示した公知例としては、例えば、特許文献１がある。
【特許文献１】米国特許第５，９９９，４８２号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ダミーワード線は、ノーマルワード線と異なり、半導体メモリがアクセスされるごとに、駆動されるので、ダミーワード線の電圧印加回数は、ノーマルワード線の電圧印加回数に比べて、非常に多い。このため、エレクトロマイグレーションに起因した断線事故が生じる可能性がノーマルワード線に比較して高く、装置の寿命を左右する要因の一つとなり得る。
【０００４】
この発明は上記事情に鑑み為されたもので、その目的は、装置の長寿命化を促進可能なダミーワード線を有した半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【０００５】
上記目的を達成するために、この発明の一態様に係る半導体集積回路装置は、複数のノーマルビットセルと、前記複数のノーマルビットセルと同様の構造を有する複数の形状ダミービットセルと、前記複数のノーマルビットセルと同様の構造を有する複数のタイミングダミービットセルと、前記複数のノーマルビットセルに電気的に結合されるノーマルワード線と、前記複数の形状ダミービットセルに電気的に結合される第１ダミーワード線と、前記複数のタイミングダミービットセルに電気的に結合されるとともに、前記第１ダミーワード線に並列接続される第２ダミーワード線とを具備する。
【発明の効果】
【０００６】
この発明によれば、装置の長寿命化を促進可能なダミーワード線を有した半導体集積回路装置を提供できる。
【発明を実施するための最良の形態】
【０００７】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
（第１実施形態）
図１はこの発明の第１実施形態に係る半導体集積回路装置を概略的に示す平面図である。図１は、特に、第１実施形態に従ったダミーワード線のレイアウト手法の概念を示す。図２はダミーワード線の一例を示す平面図であり、図３は第１実施形態に係る装置の一回路例を示すブロック図である。
【０００９】
図１〜図３に示すように、半導体チップ上にはメモリセルアレイ１が形成されている。メモリセルアレイ１には、複数の形状ダミービットセル３と、複数のタイミングダミービットセル５と、複数のノーマルビットセル７とが形成されている。本例では、メモリセルアレイ１の第１の行（Ｒｏｗ１）に形状ダミービットセル３を配置し、第２の行（Ｒｏｗ２）に形状ダミービットセル３、及びタイミングダミービットセル５を配置し、その他の行（Ｒｏｗ３〜Ｒｏｗｘ）それぞれにノーマルビットセル７を配置する。形状ダミービットセル３、及びタイミングダミービットセル５はそれぞれ、ノーマルビットセル７と同じ、もしくはほぼ同等の容量を有する。本例では、形状ダミービットセル３、及びタイミングダミービットセル５の構造を各々、ノーマルビットセル７の構造と同様の構造とすることで、ノーマルビットセル７と同じ、もしくはほぼ同等の容量を実現している。
【００１０】
第１の行（Ｒｏｗ１）には第１ダミーワード線ＤＷＬ１が配置され、第２の行（Ｒｏｗ２）には第２ダミーワード線ＤＷＬ２が配置され、その他の行（Ｒｏｗ３〜Ｒｏｗｘ）にはノーマルワード線ＷＬ（ＷＬ１〜ＷＬｘ−２）が配置される。第１ダミーワード線ＤＷＬ１は形状ダミービットセル３に電気的に結合され、第２ダミーワード線ＤＷＬ２は形状ダミービットセル３、及びタイミングダミービットセル５に電気的に結合される。ノーマルワード線ＷＬはノーマルビットセル７に電気的に結合される。
【００１１】
第１ダミーワード線ＤＷＬ１の両端は各々、第２ダミーワード線ＤＷＬ２の両端それぞれに接続配線４を介して接続され、第２ダミーワード線ＤＷＬ２は第１ダミーワード線ＤＷＬ１に並列接続される（図２参照）。以下、この構造を適宜“並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２”と呼ぶ。接続配線４の例としては、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２を形成するための導電層を用い、図２に示すように、リング状のパターンによって形成されても良く、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２を形成するための導電層とは異なる導電層を用い、コンタクトを介して、第１ダミーワード線ＤＷＬ１と第２ダミーワード線ＤＷＬ２とを接続する配線層によって形成されても良い。
【００１２】
並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一端は、ダミーワード線ドライバ１１に接続され、ノーマルワード線ＷＬの一端は、ノーマルワード線ドライバ１３に接続される（図３参照）。ノーマルワード線ドライバ１３は、例えば、ロウデコーダ（図示せず）からの出力に基いて、ノーマルワード線ＷＬ１〜ＷＬｘ−２のうち、選ばれたノーマルワード線ＷＬを駆動する。ノーマルワード線ＷＬが駆動されると、これに電気的に結合されたノーマルビットセル７に記憶されたデータが、ビット線ＢＬ（ＢＬ１〜ＢＬｋ）に読み出される。
【００１３】
ダミーワード線ドライバ１１は、例えば、メモリセルアレイ１がアクセスされるごとに、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を駆動する。並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２が駆動されると、これに電気的に結合されたタイミングビットセル５から、例えば、メモリセルアレイ１がアクセスされたことを示すタイミングトリガ信号Ｓｔｒｇｇがダミービット線ＤＢＬに出力される。ダミービット線ＤＢＬは、複数のタイミングダミービットセル５に電気的に接続されている。タイミングトリガ信号Ｓｔｒｇｇは、ダミービット線ＤＢＬを介して、動作タイミング制御回路１５に入力される。動作タイミング制御回路１５は、データを読み込むタイミングを制御する。本例の動作タイミング制御回路１５は、タイミングトリガ信号Ｓｔｒｇｇに基いて、ビット線ＢＬ１〜ＢＬｋに読み出されたデータを、例えば、メモリ周辺回路に読み込むタイミングを制御するタイミング制御信号Ｓｃｏｎｔを出力する。本例では一回路例として、タイミング制御信号Ｓｃｏｎｔが、センスアンプ１７に出力する例を示しており、タイミング制御信号Ｓｃｏｎｔは、センスアンプ１７を駆動するタイミングを制御する。つまり、動作タイミング制御回路１５は、複数のセンスアンプ１７を駆動するタイミングを制御する。
【００１４】
センスアンプ１７はそれぞれ、ノーマルビット線ＢＬ１〜ＢＬｋに接続され、ノーマルビット線ＢＬ１〜ＢＬｋに読み出されたデータを、例えば、差動増幅する。ノーマルビット線ＢＬ１〜ＢＬｋは、複数のノーマルビットセル７各々に、それぞれ電気的に接続されている。タイミング制御信号Ｓｃｏｎｔが、センスアンプ１７の駆動をイネーブルする状態になると、センスアンプ１７が動作状態になり、ノーマルビット線ＢＬ１〜ＢＬｋに読み出されたデータを増幅する。本例では、センスアンプ１７が動作状態になる時刻は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２のＲＣ時定数経過後である。並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の容量と、ノーマルワード線ＷＬの容量とを同じ、もしくはほぼ同等にしておけば、センスアンプ１７が動作状態になる時刻を、ノーマルワード線ＷＬのＲＣ時定数経過後に設定できる。センスアンプ１７の動作状態になる時刻を、ノーマルワード線ＷＬのＲＣ時定数経過後に設定できることで、データが、ビット線ＢＬ１〜ＢＬｋに読み出される前に、センスアンプ１７が動作状態になることを抑制でき、装置の誤動作、例えば、データの誤読み出しが防止される。
【００１５】
次に、ノーマルビットセル、形状ダミービットセル、タイミングビットセルの一例を説明する。
【００１６】
図４はノーマルビットセルの一構造例を示す平面図、図５は図４に示す部分の等価回路を示す等価回路図、図６は形状ダミービットセル、及びタイミングダミービットセルの一構造例を示す平面図、図７は図６に示す部分の等価回路を示す等価回路図である。図４〜図７には、ビットセルの一例として、ＳＲＡＭのメモリセルを示す。なお、図４、図６においては、図面の煩雑化を防ぐために、ワード線、ビット線の図示は省略し、コンタクトのみ示す。
【００１７】
図４には、２行×２列＝４個のノーマルビットセル（ビットセル１〜４）の平面パターンが示されている。一例に係るノーマルビットセルの基本レイアウトパターンでは、図５の等価回路図に示すビットセルのＰＭＯＳ（Ｐチャネル型ＭＯＳＦＥＴ）Ｐ１、Ｐ２の部分をカラム方向に沿って配置し、これらＰ１、Ｐ２のロウ方向に沿った両脇に、ＮＭＯＳ（チャネル型ＭＯＳＦＥＴ）Ｎ１、Ｎ３の部分と、Ｎ２、Ｎ４の部分とを配置する。基本レイアウトパターンにおいて、Ｎ１のドレインとビット線ＢＬとのコンタクト、及びＮ２のドレインと相補ビット線/ＢＬとのコンタクトは、互いに対角の位置に配置され、これらのコンタクトは、カラム方向に沿って隣り合うノーマルビットセルと共有される。同様に、Ｎ１のゲートとワード線ＷＬとのコンタクト、及びＮ２のゲートと上記ワード線ＷＬとのコンタクトもまた、互いに対角の位置に配置され、ロウ方向に沿って隣り合うノーマルビットセルと共有される。また、Ｐ１、Ｎ１、及びＮ３との接続ノード（蓄積ノードｎｏｄｅ）はＰ２、Ｎ４のゲートパターンに接続され、Ｐ２、Ｎ２、及びＮ４との接続ノード（相補蓄積ノード/ｎｏｄｅ）はＰ１、Ｎ３のゲートパターンに接続されるように配置される。いわゆる“クロスカップル接続”である。ノーマルビットセルは、上記基本レイアウトパターンを、カラム方向に沿ってビット線コンタクトの位置で線対称になるように繰り返し、さらにロウ方向に沿ってワード線コンタクトの位置で線対称になるように繰り返すことで、メモリセルアレイ１に配置される。なお、図中“ＡＡ”は、ＭＯＳＦＥＴのソース、ドレイン、及びチャネルが形成される活性領域を示しており、活性領域の周囲には、素子分離領域が形成される。
【００１８】
図６には、１行×２列＝２個の形状ダミ−ビットセル（形状ダミ−ビットセル１、２）、及び１行×２列＝２個のタイミングダミービットセル（タイミングダミービットセル１、２）の平面パターンが示されている。一例に係る形状ダミ−ビットセル、及びタイミングダミービットセルの平面パターンは、図４に示したノーマルビットセルの平面パターンと、同じであり、かつサイズも同じである。これにより、例えば、並列接続ダミ−ワード線ＤＷＬ１／ＤＷＬ２に電気的に結合される形状ダミ−ビットセルの容量、及びタイミングダミービットセルの容量は、ノーマルビットセルの容量とほぼ同等になる。異なるところは、ノーマルビットセルがビット線ＢＬに接続されるのに対して、形状ダミービットセルについてはビット線ＢＬに接続されないこと、また、タイミングダミービットセルについてはダミービット線ＤＢＬに接続されることである。タイミングダミービットセルは、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２が駆動されると、ダミービット線ＤＢＬに対して、例えば、上述したタイミングトリガ信号Ｓｔｒｇｇを出力する。タイミングトリガ信号Ｓｔｒｇｇを出力するためには、タイミングダミービットセルに対して、あるデータを記憶させる必要がある。データを記憶させる手法は、例えば、ソフト的に記憶させる手法と、ハード的に記憶させる手法との二通りがある。ソフト的に記憶させる場合には、例えば、パワーオン時に、タイミングダミービットセルに、あるデータを書き込めば良い。一方、ハード的に記憶させる場合には、蓄積ノード（ｎｏｄｅ）、及び相補蓄積ノード（/ｎｏｄｅ）を、互いに相補となる電位が与えられるようにすれば良い。例えば、図７の等価回路図に示すＮ３、Ｐ２を“ノーマリーオン”とし、低電源電位ＶＳＳを蓄積ノード（ｎｏｄｅ）に常時与え、高電源電位ＶＤＤを相補蓄積ノード（/ｎｏｄｅ）に常時与える。これにより、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２が駆動され、Ｎ１、及びＮ２がともに“オン”すると、ダミービット線ＤＢＬに、あるデータを出力することができる。
【００１９】
本一例に係る形状ダミービットセル、及びタイミングダミービットセルは、互いに隣り合う行にそれぞれ配置される。この場合、カラム方向に沿って隣り合う、形状ダミービットセルとタイミングダミービットセルとで、蓄積ノード（ｎｏｄｅ）、もしくは相補蓄積ノード（/ｎｏｄｅ）のいずれか一方が共有される。このため、形状ダミービットセルの蓄積ノード（ｎｏｄｅ）、もしくは相補蓄積ノード（/ｎｏｄｅ）のいずれか一方がダミービット線ＤＢＬに接続される。形状ダミービットセルに、ダミービット線ＤＢＬが接続されることによって、回路に対して何等かの影響が発生することが予想される場合には、例えば、図６、及び図７に示すように、タイミングダミービットセルの蓄積ノード（ｎｏｄｅ）、もしくは相補蓄積ノード（/ｎｏｄｅ）のいずれか一方のみを、ダミービット線ＤＢＬに接続するようにしても良い。
【００２０】
以上、第１実施形態に係る半導体集積回路装置によれば、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２のＲＣ時定数を利用して、データをメモリ周辺回路に読み込むタイミングを制御するので、例えば、ビット線にデータが読み出される前に、センスアンプが動作状態になるような事情を抑制でき、回路の誤動作、例えば、誤読み出しを防止することができる。
【００２１】
さらに、ダミーワード線が、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２となっているので、例えば、ダミーワード線が１本の場合に比較して、ダミーワード線１本当りの電流密度が軽減され、エレクトロマイグレーション耐性を向上できる。ダミーワード線は、ノーマルワード線と異なり、アクセスされるごとに駆動されるので、電位の印加回数がノーマルワード線に比較して、非常に多い。このため、ダミーワード線のエレクトロマイグレーション耐性が向上することで、ダミーワード線が１本の装置に比較して、耐久性を向上でき、装置の長寿命化を促進できる。
【００２２】
（第２実施形態）
第２実施形態は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の容量と、ノーマルワード線の容量とを同じにするための工夫に関する例である。以下の説明において、“配線幅”は、ノーマル／ダミーワード線のカラム方向に沿った幅、“配線長”は、ノーマル／ダミーワード線のロウ方向に沿った長さ、とそれぞれ定義する。
【００２３】
図８はこの発明の第２実施形態に係る半導体集積回路装置が具備するダミーワード線、及びノーマルワード線を示す平面図である。
【００２４】
図８に示すように、第２実施形態に係る半導体集積回路装置では、第１ダミーワード線ＤＷＬ１の配線幅Ｗｄｗ１、及び第２ダミーワード線ＤＷＬ２の配線幅Ｗｄｗ２を、それぞれ配線幅Ｗｄｗとする。さらに、ノーマルワード線ＷＬの配線幅Ｗｎｗを、配線幅Ｗｄｗとし、配線幅Ｗｄｗ１、Ｗｄｗ２、Ｗｎｗをそれぞれ同じとする。
【００２５】
この構成による利点の一つは、微細な配線幅を持つワード線を、高密度に形成し易いことである。この根拠の一つは、配線幅Ｗｄｗ１、Ｗｄｗ２、Ｗｎｗが、それぞれ揃うことで、リソグラフィ工程時に、例えば、光の干渉／回折による配線幅の変動が抑制され、微細な配線幅を持つワード線を高密度に形成できる。
【００２６】
配線幅Ｗｄｗ１、Ｗｄｗ２、Ｗｎｗを、それぞれ揃えた場合には、第１ダミーワード線ＤＷＬ１の配線長Ｌｄｗ１と、第２ダミーワード線ＤＷＬ２の配線長Ｌｄｗ２とを合計した総配線長（Ｌｄｗ１＋Ｌｄｗ２）を、ノーマルワード線ＷＬの配線長Ｌｎｗと同じとする。総配線長（Ｌｄｗ１＋Ｌｄｗ２）が、配線長Ｌｎｗと同じになることで、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量と、ノーマルワード線ＷＬの配線容量とがほぼ同等になる。従って、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２のＲＣ時定数を、ノーマルワード線ＷＬのＲＣ時定数に近づけることができる。厳密には、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２では、２本のダミーワード線が並列接続されるので、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の合成配線抵抗は、ノーマルダミーワード線ＷＬの配線抵抗に比較して小さくなる。例えば、“Ｗｄｗ１＝Ｗｄｗ２＝Ｗｎｗ、Ｌｄｗ１＝Ｌｄｗ２＝Ｌｎｗ／２、かつＤＷＬ１／ＤＷＬ２を構成する導電体とＷＬを構成する導電体とを同じ”とした場合には、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の合成配線抵抗は、ノーマルワード線ＷＬの配線抵抗の１／４になる。しかし、ワード線のＲＣ時定数は、配線抵抗よりも配線容量が支配的である。このため、配線抵抗の差は、実使用上無視でき、配線容量を揃えることが実用的である。
【００２７】
（第３実施形態）
第３実施形態は、第２実施形態と同様に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の容量と、ノーマルワード線ＷＬの容量とを同じにするための工夫に関する例である。
【００２８】
第２実施形態では、特に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量と、ノーマルワード線ＷＬの配線容量とをほぼ同等にした。対して、第３実施形態は、特に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２に寄生する寄生容量と、ノーマルワード線ＷＬに寄生する寄生容量とをほぼ同等にする例である。
【００２９】
図９はこの発明の第３実施形態に係る半導体集積回路装置が具備するダミーワード線、及びノーマルワード線を示す平面図である。
【００３０】
図９に示すように、第３実施形態に係る半導体集積回路装置では、例えば、第１実施形態で説明したように、形状ダミービットセルの構造、タイミングダミービットセルの構造、及びノーマルビットセルの構造を同じとする。これにより、各ビットセルの容量をほぼ同等にする。
【００３１】
この構成による利点の一つは、形状ダミービットセル、タイミングダミービットセル、及びノーマルビットセルの構造が同じであるので、第２実施形態と同様の根拠から、これらビットセルを、一つのメモリセルアレイ１に高密度に形成し易いことである。
【００３２】
さらに、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２に、それぞれ電気的に結合される形状ダミービットセルの数ｍと、タイミングダミービットセルの数ｎとの合計数（ｍ＋ｎ）を、ノーマルワード線ＷＬに、電気的に結合されるノーマルビットセルの数ｋと同じとする。合計数（ｍ＋ｎ）を、ノーマルビットセルの数ｋと同じにすることで、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２に寄生する寄生容量と、ノーマルワード線ＷＬに寄生する寄生容量とをほぼ同等にできる。
【００３３】
また、第３実施形態において、形状ダミービットセル、タイミングダミービットセル、及びノーマルビットセルの、特に、平面パターンを同じにする。平面パターンを同じにしておくと、ダミーワード線の並列接続数を、例えば、“２”とした場合には、第１ダミーワード線ＤＷＬ１の配線長Ｌｄｗ１、第２ダミーワード線ＤＷＬ２の配線長Ｌｄｗ２の長さが、自動的にノーマルワード線ＷＬの配線長Ｌｎｗの１／２となり、総配線長（Ｌｄｗ１＋Ｌｄｗ２）が、配線長Ｌｎｗに自動的に揃う、という利点も得ることができる。
【００３４】
（第４実施形態）
図１０に示すように、第１〜第３実施形態では並列接続数ｐを“２”とした。“ｐ＝２”の場合、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量と、ノーマルワード線ＷＬの配線容量とをほぼ同等にするには、例えば、配線長Ｌｄｗ１、Ｌｄｗ２は、配線長Ｌｎｗに対して、Ｌｄｗ＝１／２とすれば良い（ただし、Ｌｄｗ１＝Ｌｄｗ２＝Ｌｄｗ）。
【００３５】
しかし、エレクトロマイグレーション耐性を向上させる、という観点からは、並列接続数ｐは“ｐ＝２”に限られるものではなく、“ｐ≧２”であれば良い。
【００３６】
第４実施形態は、特に、“ｐ≧２”の場合に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量と、ノーマルワード線ＷＬの配線容量とをほぼ同等にする例である。
【００３７】
図１１はこの発明の第４実施形態に係る半導体集積回路装置が具備するダミーワード線の配線長とノーマルワード線の配線長との関係を示す図である。
【００３８】
図１１に示すように、並列接続数ｐを、例えば、“４”とした場合には、配線長Ｌｄｗ１、Ｌｄｗ２は、配線長Ｌｎｗに対して、Ｌｄｗ＝１／４とすれば良い（ただし、Ｌｄｗ１＝Ｌｄｗ２＝Ｌｄｗ）。本例を一般化すると、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２各々の配線長Ｌｄｗは、ノーマルワード線の配線長Ｌｎｗに対して、Ｌｄｗ＝１／ｐ（ただし、ｐは並列接続数であり、２以上の自然数）となる。
【００３９】
上記関係を保つことで、並列接続数ｐが“ｐ≧２”である場合に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量と、ノーマルワード線ＷＬの配線容量とを、ほぼ同等することができる。
【００４０】
（第５実施形態）
第５実施形態は、ダミーワード線ドライバの出力と並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２と接続する配線の工夫に関する例である。
【００４１】
ダミーワード線ドライバの出力端２３は並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一端２５に直接に接続される場合もあるが、出力端２３が一端２５に、配線（本明細書では以下駆動配線と呼ぶ）２１を介して接続される場合もある。さらに、駆動配線２１は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２と同様に、並列接続駆動配線２１としてＩＣチップ中にレイアウトされる場合もあるが、一本の駆動配線２１としてＩＣチップ中にレイアウトされる場合もある。具体的な一例を図１２に示す。
【００４２】
図１２に示すように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２は、例えば、ＩＣチップのメモリセルアレイ領域にレイアウトされ、一本の駆動配線２１が、例えば、ＩＣチップの周辺回路領域、例えば、ロウデコーダ領域にレイアウトされる。一本の駆動配線２１がＩＣチップ中にレイアウトされた場合には、駆動配線２１においても、エレクトロマイグレーション耐性に関する考慮が為されると良い。駆動配線２１が、エレクトロマイグレーションを起こすと、ダミーワード線ドライバ１１と、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２との電気的な接続が断たれてしまうためである。
【００４３】
図１３はこの発明の第５実施形態に係る半導体集積回路装置が具備する駆動配線の第１例を示す平面図である。
【００４４】
図１３に示すように、ダミーワード線ドライバの出力端２３は一本の駆動配線２１に接続され、一本の駆動配線２１は並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一端２５に接続される。本例において、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の並列接続数ｐは“２”であり、第１ダミーワード線ＤＷＬ１の配線幅Ｗｄｗ１は、第２ダミーワード線線の配線幅Ｗｄｗ２と同じで、“Ｗｄｗ１＝Ｗｄｗ２＝Ｗｄｗ”である。この場合において、駆動配線２１の配線幅Ｗｄｒｖは、“Ｗｄｒｖ≧Ｗｄｗ×２”に設定される。
【００４５】
第５実施形態によれば、駆動配線２１の配線幅Ｗｄｒｖを配線幅Ｗｄｗよりも太く、例えば、“Ｗｄｒｖ≧Ｗｄｗ×２”に設定することで、駆動配線２１のエレクトロマイグレーション耐性を向上できる。エレクトロマイグレーション耐性が向上した駆動配線２１と、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２とを合わせ持つことで、装置の耐久性を向上でき、装置の長寿命化を促進することができる。
【００４６】
なお、本例では、“Ｗｄｗ１＝Ｗｄｗ２＝Ｗｄｗ”の場合を想定したが、“Ｗｄｗ１≠Ｗｄｗ２”の場合には、駆動配線２１の配線幅Ｗｄｒｖを、“Ｗｄｒｖ≧Ｗｄｗ１＋Ｗｄｗ２”に設定されてもよい。“Ｗｄｗ１＋Ｗｄｗ２”は、第１ダミーワード線ＤＷＬ１の配線幅と、第２ダミーワード線ＤＷＬ２の配線幅との総合計値である。
【００４７】
図１４はこの発明の第５実施形態に係る半導体集積回路装置が具備する駆動配線の第２例を示す平面図である。
【００４８】
図１４に示すように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の並列接続数ｐが“４”である場合には、駆動配線２１の配線幅Ｗｄｒｖは、“Ｗｄｒｖ≧Ｗｄｗ×４”に設定されることで、上記第１例と同様の利点を得ることができる。
【００４９】
なお、本例においても、“Ｗｄｗ１＝Ｗｄｗ２＝Ｗｄｗ”の場合を想定したが、“Ｗｄｗ１≠Ｗｄｗ２”の場合には、駆動配線２１の配線幅Ｗｄｒｖを、“Ｗｄｒｖ≧Ｗｄｗ１＋Ｗｄｗ１＋Ｗｄｗ１＋Ｗｄｗ２”に設定されれば良い。
【００５０】
上記第１例、第２例を一般化すると、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２各々の配線幅をＷｄｗとしたとき、駆動配線２１の配線幅Ｗｄｒｖは、Ｗｄｒｖ≧Ｗｄｗ×ｐ（ただし、ｐは並列接続数であり、２以上の自然数）となる。
【００５１】
又は、第１ダミーワード線ＤＷＬ１の配線幅、及び第２ダミーワード線の配線幅の総合計値をＷｄｗａｌｌとしたとき、駆動配線２１の配線幅Ｗｄｒｖは、Ｗｄｒｖ≧Ｗｄｗａｌｌとなる。
【００５２】
（第６実施形態）
図１５はこの発明の第６実施形態に係る半導体集積回路装置を示す平面図である。
【００５３】
図１５に示すように、第６実施形態に係る半導体集積回路装置が第１実施形態に係る半導体集積回路装置と異なるところは、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２が折り返しワード線になっていることである。
【００５４】
第６実施形態による代表的な利点を、以下に説明する。
【００５５】
図１６は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２とタイミングビットセルとの関係を示す図である。
【００５６】
図１６に示すように、タイミングダミービットセル５は、メモリセルアレイの、ＩＣチップの周辺回路領域側、例えば、ダミーワード線ドライバ１１側に配置されるのが良い。タイミングダミービットセル５を周辺回路領域側に配置することによって、タイミングビットセル５と、周辺回路領域に配置された動作タイミング制御回路とを接続するダミービット線ＤＢＬの配線長が無用に増大することが抑制できるためである。
【００５７】
しかし、タイミングダミービットセル５を周辺回路領域側に配置すると、タイミングダミービットセル５が、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一端２５の近くに配置されることになる。一端２５は、ダミーワード線ドライバ１１の出力端２３、もしくは駆動配線２１が接続される個所である。一端２５には、図２に示した接続配線４が接続される。図２に示すように、接続配線４の配線長Ｌｃｌは、第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２の配線長Ｌｄｗよりも短い。第１ダミーワード線ＤＷＬ１、及び第２ダミーワード線ＤＷＬ２は、例えば、ロウ方向に沿って、数千個以上のメモリセルが接続される。このため、配線長Ｌｄｗは、例えば、数ｍｍオーダーに及ぶことがある。対して、接続配線４は、例えば、カラム方向に沿って、第１ダミーワード線ＤＷＬ１と第２ダミーワード線ＤＷＬ２とを接続する。第１ダミーワード線ＤＷＬ１と第２ダミーワード線ＤＷＬ２とは、例えば、隣り合う行に配置される。このため、配線長Ｌｃｌは、例えば、数μｍオーダー、あるいはそれ以下になることが通常である。このため、一端２５に接続される接続配線４の部分（以下近接端と呼ぶ）３１自体の抵抗及び容量がともに小さい、という状況が生じる可能性がある。このような状況を生じた近接端３１の近くに、タイミングダミービットセル５が接続されることを想定する。この想定においては、タイミングダミービットセル５は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一端２５に接続されていることとほぼ等価になる。極論すれば、駆動配線２１に接続されていることとほぼ等価になる。このような回路では、タイミングダミービットセル５は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を駆動した時刻とほぼ同時刻にオンし、ダミービット線ＤＢＬに対してタイミングトリガ信号を出力してしまう。つまり、タイミングトリガ信号の出力に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２による遅延時間を反映させることができない。
【００５８】
このような事情の解消策の一つは、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２のうち、一端２５から最も遠い接続配線４の部分（以下遠方端と呼ぶ）３３の近くに、タイミングダミービットセル５を接続すれば良い。しかし、遠方端３３の近くに、タイミングダミービットセル５を接続すると、例えば、ダミービット線ＤＢＬの配線長が無用に増大する。タイミングダミービットセル５から出力されたタイミングトリガ信号が、動作タイミング制御回路に達するまでには、ダミービット線ＤＢＬのＲＣ時定数分の遅延が生ずる。ダミービット線ＤＢＬの配線長が増大すると、ダミービット線ＤＢＬのＲＣ時定数も増大し、タイミング制御信号の出力時刻が遅延する。タイミング制御信号が出力されないと、例えば、センスアンプ１７は動作しない。このため、タイミング制御信号の出力時刻が無用に遅延してしまうことは、装置動作の高速化に際して、不利になる場合がある。
【００５９】
そこで、図１６に示したように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を途中で折り返し、折り返しワード線とする。即ち、第１ダミーワード線ＤＷＬ１と、第１ダミーワード線ＤＷＬ１に並列接続される第２ダミーワード線ＤＷＬ２とを含む並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２は、折り返しワード線である。
【００６０】
折り返しの位置の一例は、配線長Ｌｄｗ／２の位置である。さらに、本第６実施形態では、折り返しワード線とした上で、タイミングビットセル５を、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の遠方端３３の近くに接続する。これにより、タイミングダミービットセル５は、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を駆動した時刻から、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２のＲＣ時定数経過後にオンし、ダミービット線ＤＢＬに対してタイミングトリガ信号を出力する。従って、タイミングトリガ信号の出力に、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２による遅延時間を反映させることができる。
【００６１】
さらに、折り返しワード線とすることで、遠方端３３に接続されたタイミングビットセル５を、メモリセルアレイの、ＩＣチップの周辺回路領域側、例えば、ダミーワード線ドライバ１１側に配置することができる。従って、ダミービット線ＤＢＬの配線長の無用な増大が少なく、例えば、動作タイミング制御回路から出力されるタイミング制御信号の出力時刻が無用に遅延してしまうことを抑制できる。この結果、装置動作の高速化に際して有利である、という利点を得ることができる。
【００６２】
次に、本第６実施形態に係る半導体集積回路装置の並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の折り返しの位置の例について説明する。
【００６３】
本第６実施形態では、並列接続数ｐが“２”とした場合を想定している。“ｐ＝２”とした場合には、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２は、ロウ方向に沿って、例えば、配線長Ｌｄｗ／２の位置で折り返す。配線長Ｌｄｗは、例えば、第４実施形態に従うと、“Ｌｄｗ＝Ｌｎｗ／２”である。従って、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量と、ノーマルワード線ＷＬの配線容量とをほぼ同等とするために、本第６実施形態に第４実施形態を適用した場合には、図１７に示すように、折り返しの位置は、ノーマルワード線ＷＬの配線長Ｌｎｗの１／４の位置になる。
【００６４】
また、図１８に示すように、“ｐ＝４”とした場合には、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２は、ロウ方向に沿って、例えば、配線長Ｌｄｗ／４の位置で折り返す。
【００６５】
配線長Ｌｄｗは、例えば、第４実施形態に従うと、“Ｌｄｗ＝Ｌｎｗ／４”となる。従って、“ｐ＝４”とした場合には、折り返しの位置は、ノーマルワード線ＷＬの配線長Ｌｎｗの１／８の位置になる。
【００６６】
本例を一般化すると、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の折り返し位置は、ノーマルワード線の配線長Ｌｎｗに対して、１／ｐ×２となる。即ち、並列接続ダミーワード線の折り返し位置は、Ｌｎｗ＝１／ｐ×２（ただし、Ｌｎｗはノーマルワード線の配線長、ｐは並列接続数であり、２以上の自然数）となる。
【００６７】
（第７実施形態）
第７実施形態は、並列接続ダミーワード線の配置に関する例である。
【００６８】
図１９はこの発明の第７実施形態に係る半導体集積回路装置の第１例を示す平面図である。
【００６９】
図１９に示すように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２は、メモリセルアレイ１の周縁部４１に配置し、ノーマルワード線ＷＬは、メモリセルアレイ１の中心部４３に配置されると良い。つまり、複数のノーマルビットセル７、複数の形状ダミービットセル３、及び複数のタイミングダミービットセル５は、一つのメモリセルアレイ１に集積され、複数の形状ダミービットセル３、及び複数のタイミングダミービットセル５は、一つのメモリセルアレイ１の周縁部４１に配置されると良い。
【００７０】
第７実施形態による代表的な利点を、以下に説明する。
【００７１】
図１９に示すように、周縁部４１には、例えば、中心部４３に形成される微細なパターンを精度良く形成するために、ダミーパターンを配置することがある。例えば、ダミーワード線パターンやダミービット線パターンである。ワード線のパターン、及びビット線のパターンは、一般にラインアンドスペースパターンと呼ばれるパターンの典型例である。例えば、ラインアンドスペースパターンの場合、パターンの大きさ、露光装置の性能、フォトマスクの精度によっても左右されるので一概には言えないが、パターンの、例えば、寸法精度が中心部分で高まる、という現象が見られる。このため、周縁部分のパターンは使用せず、寸法精度が高い中心部分のみのパターンを使用することがある。寸法精度の高いパターンを使用して、ノーマルビットセルを形成することで、例えば、ノーマルワード線のＲＣ時定数のバラツキや、ノーマルビット線のＲＣ時定数のバラツキを、それぞれ小さい範囲に収めることができ、例えば、装置の高速動作化に有利、という利点を得ることができる。
【００７２】
使用されないパターンは、通常、ＩＣチップ内に残置される。残置されたパターンは、一般にダミーパターンと呼ばれる。本例では、ダミーパターンが残置される領域を、図１９に示す周縁部４１とする。さらに、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を、ダミーパターンが残置された周縁部４１に配置する。周縁部４１にはダミーパターンが残置されるので、周縁部４１に並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を配置するのであれば、スペースデメリットは生じない。従って、チップサイズが無用に増大しない、という利点を得ることができる。
【００７３】
この場合、複数のノーマルビットセル、複数の形状ダミービットセル、及び複数のタイミングダミービットセルは、一つのメモリセルアレイ１に集積される。複数のノーマルビットセルは、一つのメモリセルアレイ１の中心部４３に配置され、複数の形状ダミービットセル、及び複数のタイミングダミービットセルは、一つのメモリセルアレイ１の周縁部４１に配置される。
【００７４】
周縁部４１におけるパターンの寸法精度は、中心部４３におけるパターンの寸法精度よりも劣る。しかし、周縁部４１のうち、中心部４３に隣接した部分においては、パターンの寸法精度は、中心部４３におけるパターンの寸法精度に比較して遜色無い。このため、周縁部４１のうち、中心部４３に隣接した部分に形成されたダミーパターンを利用して、並列接続ダミーワード線を形成すると良い。
【００７５】
具体的には、並列接続ダミーワード線の並列接続数ｐは、２本〜十数本程度が現実的であり、中心部４３の末端から数えて、十数本程度までのダミーパターンの寸法精度であれば、実用上十分である。従って、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２は、例えば、中心部４３の末端、例えば、末端のノーマルワード線ＷＬから数えて、十数本程度までのダミーパターンを利用して形成すると良い。ただし、これは一例であって、これに限られるものではない。
【００７６】
また、図１９には、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線長を、メモリセルアレイ１のロウ方向に沿った長さＬｒｏｗによって規定する例を示す。並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線長は、Ｌｒｏｗ／２とすることでも、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量を、ノーマルワード線ＷＬの配線容量とほぼ同等に設定することができる。
【００７７】
図２０はこの発明の第７実施形態に係る半導体集積回路装置の第２例を示す平面図である。
【００７８】
図２０に示すように、第２例に係る装置が、図１９に示した第１例と異なるところは、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２が、折り返しワード線となっていることである。
【００７９】
本第２例に示すように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を、折り返しワード線とした場合にも、周縁部４１に配置することができる。
【００８０】
また、図２０には、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を折り返しワード線とした場合の折り返し位置を、メモリセルアレイ１のロウ方向に沿った長さＬｒｏｗによって規定する例を示す。並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の折り返し位置は、Ｌｒｏｗ／４とすることでも、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の配線容量を、ノーマルワード線ＷＬの配線容量とほぼ同等に設定することができる。
【００８１】
図２１はこの発明の第７実施形態に係る半導体集積回路装置の第３例を示す平面図である。
【００８２】
図２１に示すように、第３例に係る装置が、図１９に示した第１例と異なるところは、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一部、例えば、タイミングダミービットセルが結合される第２ダミーワード線ＤＷＬ２を、中心部４３に配置したことである。このように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一部、又は全部を中心部４３に配置することももちろん可能である。
【００８３】
図２２はこの発明の第７実施形態に係る半導体集積回路装置の第４例を示す平面図である。
【００８４】
図２２に示すように、第４例に係る装置が、図２１に示した第３例と異なるところは、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２が、折り返しワード線となっていることである。
【００８５】
本第４例に示すように、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２を、折り返しワード線とした場合にも、並列接続ダミーワード線ＤＷＬ１／ＤＷＬ２の一部、又は全部を中心部４３に配置することが可能である。
【００８６】
以上、この発明を実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。例えば、メモリセルの例として、ＳＲＡＭのメモリセルを例示したが、この発明の実施形態に係る装置は、ＳＲＡＭ以外の半導体メモリにも適用できる。
【００８７】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００８８】
また、上記実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００８９】
また、上記実施形態では、この発明を半導体集積回路装置、例えば、半導体メモリに適用した例に基づき説明したが、上述したような半導体メモリを内蔵した半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【図面の簡単な説明】
【００９０】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置を示す平面図
【図２】図２はダミーワード線の一例を示す平面図
【図３】図３はこの発明の第１実施形態に係る半導体集積回路装置の一回路例を示すブロック図
【図４】図４はノーマルビットセルの一構造例を示す平面図
【図５】図５は図４に示す部分の等価回路を示す等価回路図
【図６】図６は形状ダミービットセル、及びタイミングダミービットセルの一構造例を示す平面図
【図７】図７は図６に示す部分の等価回路を示す等価回路図
【図８】図８はこの発明の第２実施形態に係る半導体集積回路装置が具備するダミーワード線及びノーマルワード線を示す平面図
【図９】図９はこの発明の第３実施形態に係る半導体集積回路装置が具備するダミーワード線及びノーマルワード線を示す平面図
【図１０】図１０はこの発明の第１〜第３実施形態に係る半導体集積回路装置が具備するダミーワード線の配線長とノーマルワード線の配線長との関係を示す図
【図１１】図１１はこの発明の第４実施形態に係る半導体集積回路装置が具備するダミーワード線の配線長とノーマルワード線の配線長との関係を示す図
【図１２】図１２はダミーワード線ドライバと並列接続ダミーワード線との接続関係の一例を示す図
【図１３】図１３はこの発明の第５実施形態に係る半導体集積回路装置が具備する駆動配線の第１例を示す平面図
【図１４】図１４はこの発明の第５実施形態に係る半導体集積回路装置が具備する駆動配線の第２例を示す平面図
【図１５】図１５はこの発明の第６実施形態に係る半導体集積回路装置を示す平面図
【図１６】図１６は並列接続ダミーワード線とタイミングビットセルとの関係を示す図
【図１７】図１７はこの発明の第６実施形態に係る半導体集積回路装置が具備する並列接続ダミーワード線の第１例を示す図
【図１８】図１８はこの発明の第６実施形態に係る半導体集積回路装置が具備する並列接続ダミーワード線の第２例を示す図
【図１９】図１９はこの発明の第７実施形態に係る半導体集積回路装置の第１例を示す平面図
【図２０】図２０はこの発明の第７実施形態に係る半導体集積回路装置の第２例を示す平面図
【図２１】図２１はこの発明の第７実施形態に係る半導体集積回路装置の第３例を示す平面図
【図２２】図２２はこの発明の第７実施形態に係る半導体集積回路装置の第４例を示す平面図
【符号の説明】
【００９１】
１…メモリセルアレイ、３…形状ダミービットセル、４…接続配線、５…タイミングダミービットセル、７…ノーマルビットセル、１１…ダミーワード線ドライバ、１３…ノーマルワード線ドライバ、１５…動作タイミング制御回路、１７…センスアンプ、２１…駆動配線、２３…ダミーワード線ドライバの出力端、２５…並列接続ダミーワード線の一端、３１…近接端、３３…遠方端、４１…メモリセルアレイの周縁部、４３…メモリセルアレイの中心部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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