(57)【要約】【課題】  電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、導電型の異なる電界効果型トランジスタを積層する。【解決手段】  単結晶半導体層１３ａ、絶縁層１２ｂおよび単結晶半導体層１３ｂを絶縁層１２ａ上に順次積層し、単結晶半導体層１３ａ、１３ｂの両側の側面にそれぞれ形成されたゲート絶縁膜１６ａ、１６ｂを介して単結晶半導体層１３ａ、１３ｂの両側の側壁にゲート電極１７を形成し、ゲート電極１７の両側にそれぞれ配置されたソース／ドレイン層１４ａ、１５ａを単結晶半導体層１３ａに形成するとともに、ゲート電極１７の両側にそれぞれ配置されたソース／ドレイン層１４ｂ、１５ｂを単結晶半導体層１３ｂに形成することにより、Ｐチャンネル電界効果型トランジスタＭＰ１とＮチャンネル電界効果型トランジスタＭＮ１とを積層させる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
絶縁層を介して積層された第１および第２半導体層と、
前記第１半導体層に形成されたＰチャンネル電界効果型トランジスタと、
前記第２半導体層に形成されたＮチャンネル電界効果型トランジスタとを備えることを特徴とする半導体装置。
【請求項２】
前記第１および第２半導体層の側壁に配置され、前記Ｐチャンネル電界効果型トランジスタおよび前記Ｎチャンネル電界効果型トランジスタに共通に形成されたゲート電極と、
前記ゲート電極の両側に配置されるように前記第１半導体層に形成された第１ソース／ドレイン層と、
前記ゲート電極の両側に配置されるように前記第２半導体層に形成された第２ソース／ドレイン層とを備えることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記Ｐチャンネル電界効果型トランジスタまたはＮチャンネル電界効果型トランジスタの少なくとも一方が完全空乏型電界効果トランジスタであることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記第１および第２半導体層に接続された出力端子と、
前記第１半導体層に接続された第１電位入力端子と、
前記第２半導体層に接続された第２電位入力端子とを備えることを特徴とする請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
前記Ｐチャンネル電界効果型トランジスタおよび前記Ｎチャンネル電界効果型トランジスタにてインバータ、ＮＡＮＤ回路またはＮＯＲ回路が構成され、前記インバータ、ＮＡＮＤ回路またはＮＯＲ回路は複数層積層されていることを特徴とする請求項１から４のいずれか１項記載の半導体装置。
【請求項６】
前記第１半導体層と前記第２半導体層の膜厚は互いに異なることを特徴とする請求項１から５のいずれか１項記載の半導体装置。
【請求項７】
前記第１半導体層と前記第２半導体層の膜厚比は、ホールと電子のモビリティー比の逆数比であることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記第１および第２半導体層の側壁は｛１００｝面であり、前記第１半導体層の膜厚は、前記第２半導体層の膜厚の２から３倍の範囲内であることを特徴とする請求項６記載の半導体装置。
【請求項９】
前記第１および第２半導体層の側壁は｛１１０｝面方位であることを特徴とする請求項１から５のいずれか１項記載の半導体装置。
【請求項１０】
絶縁層を介して積層された第１および第２半導体層と、
前記第１および第２半導体層の積層面に直交するようにして、前記第１および第２半導体層の側壁に共通に形成されたＮ（Ｎは２以上の整数）個のゲート電極と、
前記ゲート電極の両側および前記ゲート電極間に配置され、前記第１半導体層に形成された第１導電型不純物導入層と、
前記ゲート電極の両側および前記ゲート電極間に配置され、前記第２半導体層に形成された第２導電型不純物導入層と、
前記第１半導体層の一端に配置された第１導電型不純物導入層に接続されるとともに、前記第２半導体層に配置された第２導電型不純物導入層に１つ置きに接続された出力端子と、
前記第１半導体層の他端に配置された第１導電型不純物導入層に接続された第１電位入力端子と、
前記出力端子と交互に配置されるようにして、前記第２半導体層に配置された第２導電型不純物導入層に１つ置きに接続された第２電位入力端子とを備えることを特徴とする半導体装置。
【請求項１１】
前記ゲート電極は、最上層の半導体層の表面上に跨るようにして前記半導体層の両側の側壁に延伸されていることを特徴とする請求項１から１０のいずれか１項記載の半導体装置。
【請求項１２】
前記第１および第２半導体層は単結晶半導体層であることを特徴とする請求項１から１１のいずれか１項記載の半導体装置。
【請求項１３】
上層の半導体層は、下層の半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする請求項１から１２のいずれか１項記載の半導体装置。
【請求項１４】
側面が｛１１０｝面方位を持つ半導体層と、
前記半導体層の側面に配置されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項１５】
前記半導体層は、絶縁体上にエピタキシャル成長にて形成された（１００）単結晶半導体層であることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
絶縁層を介して積層された第１および第２半導体層の側面を露出させる開口部を形成する工程と、
前記開口部を介して前記第１および第２半導体層の熱酸化を行うことにより、前記第１および第２半導体層の側壁にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を第１半導体層に形成する工程と、
前記ゲート電極をマスクとして、前記半導体層の表面側からＮ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項１７】
前記Ｐ型不純物のイオン注入にはＢイオンを、前記Ｎ型不純物のイオン注入にはＳｂ、ＡｓまたはＰイオンを用いることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
下層の半導体層を互いに分離する第１溝を形成する工程と、
下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第２溝を形成する工程と、
前記第１溝および前記第２溝に絶縁体を埋め込む工程とを備えることを特徴とする請求項１６または１７記載の半導体装置の製造方法。
【請求項１９】
第１半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、
第２半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、
前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする請求項１８記載の半導体装置の製造方法。
【請求項２０】
絶縁層を介して積層された第１および第２半導体層上に絶縁膜を堆積させる工程と、
前記第１および第２半導体層の側面および最上層の半導体層の表面のチャンネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、
前記開口部を介して前記第１および第２半導体層の熱酸化を行うことにより、前記開口部内の第１および第２半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を第１半導体層に形成する工程と、
前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からＮ型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を第２半導体層に形成する工程と、
前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２１】
絶縁層を介して積層された第１および第２半導体層の側面を露出させる第１開口部を形成する工程と、
下層の半導体層の表面を露出させる第２開口部を形成する工程と、
前記第１および第２開口部を介して前記第１および第２半導体層の熱酸化を行うことにより、前記第１開口部内の前記第１および第２半導体層の側壁および前記第２開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、
前記第２開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、
前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の半導体層に接触する第１コンタクト層を形成する工程と、
前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を第１半導体層に形成する工程と、
前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を第２半導体層に形成する工程と、
上層の半導体層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２２】
（１００）単結晶半導体層のエッチングを行うことにより、｛１１０｝面方位を持つ側面を露出させる工程と、
前記側面にゲートが配置されたトランジスタを前記単結晶半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、導電型の異なる電界効果型トランジスタの積層構造に適用して好適なものである。
【背景技術】
【０００２】
従来のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｌｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路では、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとが同一の２次元平面上に互いに隣接してレイアウトされていた。
また、例えば、特許文献１には、大面積の絶縁膜上に結晶性および均一性の良いシリコン薄膜を形成するために、絶縁膜上に成膜された非晶質もしくは多結晶シリコン層に紫外線ビームをパルス状に照射することにより、正方形に近い単結晶粒が碁盤の目状に配列された多結晶シリコン膜を絶縁膜上に形成し、この多結晶シリコン膜の表面をＣＭＰ（化学的機械的研磨）にて平坦化する方法が開示されている。
【特許文献１】特開平１０−２６１７９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを同一の２次元平面上に配置すると、ＣＭＯＳ回路を形成するために必要な面積が増大し、高密度集積化の妨げになるという問題があった。また、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの接続に必要な配線長も増大し、伝播遅延が大きくなるという問題があった。
【０００４】
また、シリコン薄膜に形成された電界効果型トランジスタを積層する場合、電界効果型トランジスタが下層に存在する。このため、上層のシリコン薄膜が形成される下地絶縁膜の平坦性が劣化するとともに、上層のシリコン薄膜を形成する際の熱処理条件などに制約がかかり、上層のシリコン薄膜の結晶性は下層のシリコン薄膜の結晶性に比べて劣るという問題があった。
【０００５】
そこで、本発明の目的は、電界効果型トランジスタが形成される半導体層の結晶性の劣化を抑制しつつ、導電型の異なる電界効果型トランジスタを積層することが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された第１および第２半導体層と、前記第１半導体層に形成されたＰチャンネル電界効果型トランジスタと、前記第２半導体層に形成されたＮチャンネル電界効果型トランジスタとを備えることを特徴とする。
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層の側壁に配置され、前記Ｐチャンネル電界効果型トランジスタおよび前記Ｎチャンネル電界効果型トランジスタに共通に形成されたゲート電極と、前記ゲート電極の両側に配置されるように前記第１半導体層に形成された第１ソース／ドレイン層と、前記ゲート電極の両側に配置されるように前記第２半導体層に形成された第２ソース／ドレイン層とを備えることを特徴とする。
【０００８】
これにより、半導体層の側面側にチャンネル領域を形成することが可能となり、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを半導体層に形成した場合においても、半導体層の表面側の平坦性を確保することが可能となり、半導体層の結晶性の劣化を抑制することを可能としつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを積層することができる。この結果、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを低電圧で高速動作させることを可能としつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタの高密度集積化を図ることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、前記Ｐチャンネル電界効果型トランジスタまたはＮチャンネル電界効果型トランジスタの少なくとも一方が完全空乏型電界効果トランジスタであることを特徴とする。
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層に接続された出力端子と、前記第１半導体層に接続された第１電位入力端子と、前記第２半導体層に接続された第２電位入力端子とを備えることを特徴とする。
【００１０】
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを積層させた場合においても、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを接続することが可能となる。このため、チップサイズの縮小を可能としつつ、ＣＭＯＳインバータを構成することが可能となり、ＣＭＯＳインバータの高密度化、高速化および低価格化を実現することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、前記Ｐチャンネル電界効果型トランジスタおよび前記Ｎチャンネル電界効果型トランジスタにてインバータ、ＮＡＮＤ回路またはＮＯＲ回路が構成され、前記インバータ、ＮＡＮＤ回路またはＮＯＲ回路は複数層積層されていることを特徴とする。
これにより、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを３次元的に配置することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体層と前記第２半導体層の膜厚は互いに異なることを特徴とする。
これにより、Ｎチャンネル電界効果型トランジスタに比べてＰチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Ｐチャンネル電界効果型トランジスタのゲート幅をＮチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、ＣＭＯＳ回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
【００１３】
また、本発明の一態様に係る半導体装置によれば、前記第１半導体層と前記第２半導体層の膜厚比は、ホールと電子のモビリティー比の逆数比であることを特徴とする。
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Ｎチャンネル電界効果型トランジスタに比べてＰチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。
【００１４】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層の側壁は｛１００｝面であり、前記第１半導体層の膜厚は、前記第２半導体層の膜厚の２から３倍の範囲内であることを特徴とする。
これにより、Ｎチャンネル電界効果型トランジスタに比べてＰチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。このため、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
【００１５】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層の側壁は｛１１０｝面方位であることを特徴とする。
これにより、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、ＣＭＯＳ回路のＳ／Ｎ比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
【００１６】
また、本発明の一態様に係る半導体装置によれば、絶縁層を介して積層された第１および第２半導体層と、前記第１および第２半導体層の積層面に直交するようにして、前記第１および第２半導体層の側壁に共通に形成されたＮ（Ｎは２以上の整数）個のゲート電極と、前記ゲート電極の両側および前記ゲート電極間に配置され、前記第１半導体層に形成された第１導電型不純物導入層と、前記ゲート電極の両側および前記ゲート電極間に配置され、前記第２半導体層に形成された第２導電型不純物導入層と、前記第１半導体層の一端に配置された第１導電型不純物導入層に接続されるとともに、前記第２半導体層に配置された第２導電型不純物導入層に１つ置きに接続された出力端子と、前記第１半導体層の他端に配置された第１導電型不純物導入層に接続された第１電位入力端子と、前記出力端子と交互に配置されるようにして、前記第２半導体層に配置された第２導電型不純物導入層に１つ置きに接続された第２電位入力端子とを備えることを特徴とする。
【００１７】
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとを積層することを可能としつつ、Ｎ入力ＮＡＮＤ回路またはＮ入力ＮＯＲ回路を構成することが可能となるとともに、第１および第２半導体層に共通に用いられるゲート電極を立てて配置することが可能となる。このため、チップ面におけるゲート電極の占有面積を削減することが可能としつつ、ゲート電極の配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。この結果、様々の機能を有する素子を構成することを可能としつつ、半導体集積回路の高密度化、高性能化、高速化および低価格化を実現することができる。
【００１８】
また、本発明の一態様に係る半導体装置によれば、前記ゲート電極は、最上層の半導体層の表面上に跨るようにして前記半導体層の両側の側壁に延伸されていることを特徴とする。
これにより、半導体層の両側の側壁にチャンネル領域を形成することが可能となり、チップサイズの増大を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となる。また、半導体層両側の側壁間幅を縮小することにより、二つの側壁ゲート電極に挟まれた完全空乏型電界効果トランジスタを形成することができる。また、最上層の半導体層の表面上に跨るようにゲート電極を配置することにより、半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース／ドレイン層を半導体層に形成することが可能となり、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００１９】
また、本発明の一態様に係る半導体装置によれば、前記第１および第２半導体層は単結晶半導体層であることを特徴とする。
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを単結晶半導体層に形成した場合においても、単結晶半導体層の結晶品質の劣化を抑制しつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを積層することが可能となる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【００２０】
また、本発明の一態様に係る半導体装置によれば、上層の半導体層は、下層の半導体層に形成されたソース／ドレイン層の表面側が露出されるように構成されていることを特徴とする。
これにより、下層の半導体層に形成されたソース／ドレイン層とコンタクトをとる際に、上層の半導体層が邪魔になることを防止することができる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとが積層された場合においても、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの接続を行うことができる。
【００２１】
また、本発明の一態様に係る半導体装置によれば、側面が｛１１０｝面方位を持つ半導体層と、前記半導体層の側面に配置されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるように前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
これにより、半導体層の｛１１０｝方位面にチャネル領域を配置することが可能となり、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
【００２２】
また、本発明の一態様に係る半導体装置によれば、前記半導体層は、エピタキシャル成長にて形成された（１００）単結晶半導体層であることを特徴とする。
これにより、ＳＯＩトランジスタを形成することを可能としつつ、ＣＭＯＳトランジスタのレイアウトバランスをとることが可能となるとともに、ＣＭＯＳトランジスタの電流駆動バランスをとることが可能となる。
【００２３】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第１および第２半導体層の側面を露出させる開口部を形成する工程と、前記開口部を介して前記第１および第２半導体層の熱酸化を行うことにより、前記第１および第２半導体層の側壁にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれるとともに、最上層の半導体層の表面上に跨るように配置されたゲート電極を形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を第１半導体層に形成する工程と、前記ゲート電極をマスクとして、前記半導体層の表面側からＮ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を第２半導体層に形成する工程とを備えることを特徴とする。
【００２４】
これにより、ゲート電極を半導体層の表面に配置することなく、電界効果型トランジスタを構成することが可能となるとともに、ゲート電極を開口部内に埋め込むことで、複数の電界効果型トランジスタに共通に用いられるゲート電極を立てて配置することが可能となる。また、半導体層の表面側からイオン注入を行った場合においても、ゲート電極をマスクとしてソース／ドレイン層を半導体層に形成することが可能となり、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となる。このため、伝播遅延を抑制しつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することを可能としつつ、特性の良好なＰチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを再現性よく作製することが可能となり、半導体集積回路の高密度化、高性能化、高速化および低価格化を実現することができる。
【００２５】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記Ｐ型不純物のイオン注入にはＢイオンを、前記Ｎ型不純物のイオン注入にはＳｂ、ＡｓまたはＰイオンを用いることを特徴とする。
また、本発明の一態様に係る半導体装置の製造方法によれば、下層の半導体層を互いに分離する第１溝を形成する工程と、下層の半導体層の一部が露出するように上層の半導体層を互いに分離する第２溝を形成する工程と、前記第１溝および前記第２溝に絶縁体を埋め込む工程とを備えることを特徴とする。
【００２６】
これにより、下層の半導体層に形成されたソース／ドレイン層の表面側が上層の半導体層から露出されるように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造を形成することが可能となる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタが積層された場合においても、製造工程の煩雑化を抑制しつつ、チャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタの接続を行うことが可能となるとともに、素子分離を安定して行うことを可能となる。
【００２７】
また、本発明の一態様に係る半導体装置の製造方法によれば、第１半導体層に形成された第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第１ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第１コンタクト層を形成する工程と、第２半導体層に形成された第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方を露出させる工程と、前記第２ソース／ドレイン層の表面または側壁のいずれか少なくとも一方に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。
【００２８】
これにより、ソース／ドレイン層が形成された半導体層の側壁にてコンタクトをとることが可能となる。このため、ソース／ドレイン層とコンタクトをとるために必要な面積を縮小することが可能となり、電界効果型トランジスタを微細化することを可能として、電界効果型トランジスタの小型化および低価格化を図ることができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第１および第２半導体層上に絶縁膜を堆積させる工程と、前記第１および第２半導体層の側面および最上層の半導体層の表面のチャンネル領域となる部分を露出させる開口部を前記絶縁膜に形成する工程と、前記開口部を介して前記第１および第２半導体層の熱酸化を行うことにより、前記開口部内の第１および第２半導体層の側壁および最上層の半導体層の表面にゲート絶縁膜を形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第１ソース／ドレイン層を第１半導体層に形成する工程と、前記開口部が形成された絶縁膜を介して、前記半導体層の表面側からＮ型不純物のイオン注入を行うことにより、前記チャンネル領域の両側にそれぞれ配置された第２ソース／ドレイン層を第２半導体層に形成する工程と、前記ゲート絶縁膜を介して前記開口部内に埋め込まれたゲート電極を形成する工程とを備えることを特徴とする。
【００２９】
これにより、積層された電界効果型トランジスタを単結晶半導体層に形成することを可能としつつ、開口部が形成された絶縁膜をマスクとしてソース／ドレイン層を半導体層に形成することが可能となる。このため、半導体層の側壁に配置されたゲート電極に対して自己整合的にソース／ドレイン層を形成することが可能となり、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタの３次元集積化を図ることを可能としつつ、特性の良好なＰチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを再現性よく作製することができる。
【００３０】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁層を介して積層された第１および第２半導体層の側面を露出させる第１開口部を形成する工程と、下層の半導体層の表面を露出させる第２開口部を形成する工程と、前記第１および第２開口部を介して前記第１および第２半導体層の熱酸化を行うことにより、前記第１開口部内の前記第１および第２半導体層の側壁および前記第２開口部内の前記半導体層の表面にゲート絶縁膜を形成する工程と、前記第２開口部内の前記半導体層の表面に形成されたゲート絶縁膜を除去する工程と、前記ゲート絶縁膜を介して前記第１開口部内に埋め込まれたゲート電極を形成するとともに、前記第２開口部内に埋め込まれ、下層の半導体層に接触する第１コンタクト層を形成する工程と、前記半導体層の表面側からＰ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第１ソース／ドレイン層を第１半導体層に形成する工程と、前記半導体層の表面側からＮ型不純物のイオン注入を行うことにより、前記ゲート電極の両側にそれぞれ配置された第２ソース／ドレイン層を第２半導体層に形成する工程と、上層の半導体層に接触する第２コンタクト層を形成する工程とを備えることを特徴とする。深い領域に存在する、第1半導体層に表面からイオン注入を行う場合、その上層に位置する第２半導体層を前記イオンが通過する。この時、第２半導体層全てがアモルファス化しないイオン種と注入加速エネルギーを選択することが、第２半導体層の結晶性向上に重要である。例えば、深い領域に存在する第１半導体層に表面から質量数の小さいボロンを注入することにより、上層の第２半導体層の結晶性を損ねることなく第１半導体層のP型ソース・ドレイン形成が可能になる。
【００３１】
これにより、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを積層することを可能としつつ、ゲート電極と下層の半導体層に接触する第１コンタクト層とを一括して形成することが可能となる。このため、製造工程の簡略化を可能としつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタの３次元集積化を図ることが可能となるとともに、特性の良好なＰチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタを再現性よく作製することができる。
【００３２】
また、本発明の一態様に係る半導体装置の製造方法によれば、（１００）単結晶半導体層のエッチングを行うことにより、｛１１０｝面方位を持つ側面を露出させる工程と、前記側面にゲートが配置されたトランジスタを前記単結晶半導体層に形成する工程とを備えることを特徴とする。
これにより、半導体層の｛１１０｝方位面にチャネル領域を配置することが可能となり、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図、図２は、図１の半導体装置の概略構成を示す図、図３は、図１の半導体装置の回路構成を示す図である。
【００３４】
図１および図２において、支持基板１１上には絶縁層１２ａが形成されている。そして、半導体層１３ａ、絶縁層１２ｂおよび半導体層１３ｂが絶縁層１２ａ上に順次積層されている。なお、支持基板１１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層１３ａ、１３ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、絶縁層１２ａ、１２ｂとしては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層１３ａ、絶縁層１２ｂおよび半導体層１３ｂが絶縁層１２ａ上に順次積層された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層１３ａ、１３ｂとしては、単結晶半導体層の他、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。なお、半導体層１３ｂは、半導体層１３ａの幅よりも小さくなるように構成し、半導体層１３ａの両端部の近傍の表面を半導体層１３ｂから露出させるようにしてもよい。
【００３５】
そして、半導体層１３ａの両側の側面にはゲート絶縁膜１６ａが形成されている。また、半導体層１３ｂの両側の側面にはゲート絶縁膜１６ｂが形成されるとともに、半導体層１３ｂの表面にはゲート絶縁膜１６ｃが形成されている。そして、ゲート絶縁膜１６ａ〜１６ｃの表面には、半導体層１３ｂの表面上に跨るようにして半導体層１３ａ、１３ｂの両側の側壁に延伸されるとともに、半導体層１３ａ、１３ｂの積層面に対して直交するように配置されたゲート電極１７が形成されている。
【００３６】
また、半導体層１３ａには、ゲート電極１７の両側にそれぞれ配置されたソース／ドレイン層１４ａ、１５ａが形成されている。また、半導体層１３ｂには、ゲート電極１７の両側にそれぞれ配置されたソース／ドレイン層１４ｂ、１５ｂが形成されている。ここで、半導体層１３ａをｐ型とするとともに、ソース／ドレイン層１４ａ、１５ａをｎ型とすることにより、図３のＮチャンネル電界効果型トランジスタＭＮ１を構成することができる。また、半導体層１３ｂをｎ型とするとともに、ソース／ドレイン層１４ｂ、１５ｂをｐ型とすることにより、図３のＰチャンネル電界効果型トランジスタＭＰ１を構成することができる。
【００３７】
そして、ソース／ドレイン層１４ｂ、１５ｂが形成された半導体層１３ｂ上には、絶縁層２０が堆積されている。そして、ソース／ドレイン層１４ａ、１５ａとそれぞれコンタクトをとるためのコンタクト層１８ａ、１９ａが絶縁層２０上に形成されるとともに、ソース／ドレイン層１４ｂ、１５ｂとそれぞれコンタクトをとるためのコンタクト層１８ｂ、１９ｂが絶縁層２０上に形成されている。ここで、ゲート電極１７を入力端子Ｖｉｎに接続し、コンタクト層１８ａ、１８ｂを介してドレイン層１４ａ、１４ｂを出力端子Ｖｏｕｔに接続し、コンタクト層１９ａを介してソース層１５ａを電位入力端子Ｖｓｓに接続し、コンタクト層１９ｂを介してソース層１５ｂを電位入力端子ＶＤＤに接続することにより、図３に示すように、Ｐチャンネル電界効果型トランジスタＭＰ１およびＮチャンネル電界効果型トランジスタＭＮ１からなるＣＭＯＳインバータを構成することができる。
【００３８】
これにより、Ｐチャンネル電界効果型トランジスタＭＰ１とＮチャンネル電界効果型トランジスタＭＮ１とを積層させることを可能としつつ、ＣＭＯＳインバータを構成することが可能となり、ＣＭＯＳインバータの高密度化、高速化および低価格化を実現することができる。
また、半導体層１３ａ、１３ｂの両側の側壁にゲート電極１７を形成することにより、半導体層１３ａ、１３ｂの側面側にチャンネル領域を形成することが可能となり、ゲート電極１７を半導体層１３ａ、１３ｂ間に配置することなく、Ｐチャンネル電界効果型トランジスタＭＰ１およびＮチャンネル電界効果型トランジスタＭＮ１を積層させることが可能となる。このため、Ｐチャンネル電界効果型トランジスタＭＰ１およびＮチャンネル電界効果型トランジスタＭＮ１を積層させた場合においても、半導体層１３ａ、１３ｂの表面側の平坦性を確保することが可能となり、結晶性の劣化を抑制することが可能となるとともに、半導体層１３ａ、１３ｂとゲート絶縁膜１６ａ、１６ｂとの界面の欠陥を低減させることができる。この結果、Ｐチャンネル電界効果型トランジスタＭＰ１とＮチャンネル電界効果型トランジスタＭＮ１を低電圧で高速動作させることを可能としつつ、Ｐチャンネル電界効果型トランジスタＭＰ１とＮチャンネル電界効果型トランジスタＭＮ１の高密度集積化を図ることができる。
【００３９】
また、半導体層１３ａ、１３ｂの積層面に対して直交するように半導体層１３ａ、１３ｂの側壁にゲート電極１７を配置することにより、半導体層１３ａ、１３ｂに共通に用いられるゲート電極１７を立てて配置することが可能となる。このため、チップ面におけるゲート電極１７の占有面積を削減することが可能としつつ、ゲート電極１７の配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
【００４０】
なお、上述した実施形態では、コンタクト層１８ａ、１９ａをソース／ドレイン層１４ａ、１５ａ上にそれぞれ配置するとともに、コンタクト層１８ｂ、１９ｂをソース／ドレイン層１４ｂ、１５ｂ上にそれぞれ配置する方法について説明したが、コンタクト層１８ａ、１９ａをソース／ドレイン層１４ａ、１５ａの側壁に配置するとともに、コンタクト層１８ｂ、１９ｂをソース／ドレイン層１４ｂ、１５ｂの側壁に配置するようにしてもよい。
【００４１】
これにより、ソース／ドレイン層１４ａ、１５ａおよびソース／ドレイン層１４ｂ、１５ｂの表面側でコンタクトをとる必要がなくなり、ソース／ドレイン層１４ａ、１５ａおよびソース／ドレイン層１４ｂ、１５ｂの表面側の面積を縮小することが可能となる。このため、Ｐチャンネル電界効果型トランジスタＭＰ１とＮチャンネル電界効果型トランジスタＭＮ１を微細化することが可能となり、Ｐチャンネル電界効果型トランジスタＭＰ１とＮチャンネル電界効果型トランジスタＭＮ１の小型化および低価格化を図ることができる。
【００４２】
図４（ａ）〜図１３（ａ）は、本発明の第４実施形態に係る半導体装置の製造方法を示す平面図、図４（ｂ）〜図１３（ｂ）は、図４（ａ）〜図１３（ａ）のＡ１−Ａ１´〜Ａ１０−Ａ１０´線でそれぞれ切断した断面図、図４（ｃ）〜図１３（ｃ）は、図４（ａ）〜図１３（ａ）のＢ１−Ｂ１´〜Ｂ１０−Ｂ１０´線でそれぞれ切断した断面図である。
図４において、絶縁層３２、単結晶半導体層３３、絶縁層３４および単結晶半導体層３５が半導体基板３１上に順次積層されている。なお、半導体基板３１および単結晶半導体層３３、３５としては、例えば、Ｓｉを用いることができる。また、半導体基板３１上に順次積層された絶縁層３２、単結晶半導体層３３、絶縁層３４および単結晶半導体層３５を形成する場合、注入エネルギーの異なる高濃度の酸素イオンを半導体基板３１に導入し、酸素イオンが導入された領域の熱酸化を行うことにより、絶縁層３２、３４を半導体基板３１上に形成することができる。
【００４３】
次に、図５に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層３５、絶縁層３４、単結晶半導体層３３および絶縁層３２をパターニングすることにより、半導体基板３１を露出させる溝３６を所定の方向に沿って形成するとともに、半導体基板３１を露出させる溝３８を溝３６と直交する方向に沿って形成する。
なお、溝３６、３８の形成時に半導体基板３１を露出させる場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。
【００４４】
さらに、フォトリソグラフィー技術およびエッチング技術を用いて、単結晶半導体層３５および絶縁層３４をパターニングすることにより、溝３６と重なるように配置された溝３６よりも幅の広い溝３７を形成し、単結晶半導体層３３の両端部の近傍の表面を露出させる。なお、溝３６、３８の配置位置は、半導体層３３の素子分離領域に対応させることができ、溝３７、３８の配置位置は、半導体層３５の素子分離領域に対応させることができる。
【００４５】
次に、図６に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３３、３５の側壁および溝３６、３８内の半導体基板３１の表面に酸化膜３９を形成する。そして、ＣＶＤなどの方法により、酸化膜３９が形成された溝３６〜３８内が埋め込まれるようにして、単結晶半導体層３５上に絶縁層を堆積する。そして、ＣＭＰ（化学的機械的研磨）などの方法を用いて絶縁層を平坦化することにより、単結晶半導体層３５の表面を露出させ、埋め込み絶縁層４０を溝３６〜３８内に形成する。なお、埋め込み絶縁層４０としては、例えば、ＳｉＯ2またはＳｉ3Ｎ4などを用いることができる。
【００４６】
次に、図７に示すように、ＣＶＤなどの方法により、単結晶半導体層３５上に絶縁層４１を堆積する。なお、絶縁層４１としては、例えば、ＳｉＯ2などを用いることができる。
次に、図８に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層４１、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、単結晶半導体層３３、３５の側面を露出させる開口部４２を形成する。なお、開口部４２は、溝３８が形成された素子分離領域内に配置することができる。
【００４７】
ここで、結晶半導体層３３、３５の側面を露出させる開口部４２を形成する場合、半導体基板３１の表面でエッチングを止めるようにしてもよいし、半導体基板３１をオーバーエッチングして半導体基板３１に凹部を形成するようにしてもよい。なお、結晶半導体層３３、３５の側面を露出させる開口部４２を形成する場合、半導体基板３１を必ずしも露出させる必要はなく、絶縁層３２の表面でエッチングを止めるようにしてもよいし、絶縁層３２をオーバーエッチングして絶縁層３２に凹部を形成するようにしてもよい。
【００４８】
次に、図９に示すように、半導体基板３１および単結晶半導体層３３、３５の熱酸化を行うことにより、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂをそれぞれ形成するとともに、開口部４２内の半導体基板３１の表面にゲート絶縁膜４３ｃを形成する。なお、熱酸化にて単結晶半導体層３５、３３の側壁に犠牲酸化膜を一旦形成し、その犠牲酸化膜を除去してから、単結晶半導体層３５、３３の側壁にゲート絶縁膜４３ａ、４３ｂを形成するようにしてもよい。
【００４９】
そして、ＣＶＤなどの方法により、開口部４２内が埋め込まれるようにして、導電層を絶縁層４１上に堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、半導体層３５の表面上に跨るようにして、開口部４２内に埋め込まれたゲート電極４４を形成する。
これにより、ゲート電極４４を開口部４２内に埋め込むことで、半導体基板３１上にゲート電極４４を立てて配置することが可能となるとともに、単結晶半導体層３３、３５にそれぞれ形成される電界効果型トランジスタに対してゲート電極４４を共用することが可能となる。このため、チップ面におけるゲート電極４４の占有面積を削減することが可能となるとともに、ゲート電極４４の配線長を短くすることができ、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００５０】
なお、ゲート電極４４の材質としては、多結晶シリコンの他、ＷやＴｉＮなどの金属膜を用いるようにしてもよい。
次に、図１０に示すように、単結晶半導体層３５の表面側からＮ型不純物のイオン注入Ｐ１を選択的に行うことにより、ゲート電極４４の両側にそれぞれ配置されたソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する。なお、ソース／ドレイン層４５ａ、４５ｂを単結晶半導体層３３に形成する場合、不純物の飛程距離が単結晶半導体層３３の深さに対応するようにＮ型不純物のイオン注入Ｐ１のエネルギーを選択することができる。
【００５１】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４を配置することにより、単結晶半導体層３５の表面側からＮ型不純物のイオン注入を行った場合においても、ゲート電極４４をマスクとして単結晶半導体層３３にソース／ドレイン層４５ａ、４５ｂを形成することが可能となり、単結晶半導体層３３の側壁に配置されたゲート電極４４に対して自己整合的にソース／ドレイン層４５ａ、４５ｂを形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、特性の良好なＮチャンネル電界効果型トランジスタを単結晶半導体層３３に再現性よく作製することができる。
【００５２】
次に、図１１に示すように、単結晶半導体層３５の表面側からＰ型不純物のイオン注入Ｐ２を選択的に行うことにより、ゲート電極４４の両側にそれぞれ配置されたソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する。なお、ソース／ドレイン層４６ａ、４６ｂを単結晶半導体層３５に形成する場合、不純物の飛程距離が単結晶半導体層３５の深さに対応するようにＰ型不純物のイオン注入Ｐ２のエネルギーを選択することができる。
【００５３】
ここで、最上層の単結晶半導体層３５のソース・ドレイン４６ａ、４６ｂには、Ｓｂ、ＡｓまたはＰイオンを、前記ソース・ドレイン半導体層表面に注入すれば、下層の単結晶半導体層３３に損傷を与えず、かつ、上層単結晶半導体層３５の注入損傷による表面アモルファス層は、注入後のアニールにより固相エピタキシャル成長し、良好な結晶性を確保できる。また、下層の単結晶半導体層３３のソース・ドレイン４５ａ、４５ｂには、Ｂイオンを注入することにより、Ｂイオンが軽いため上層単結晶半導体層３５の損傷は小さく、上層の単結晶半導体層は良好な結晶性を保つことが出来、下層単結晶半導体層の３３のソース・ドレイン結晶性もアニールにより回復できる。
【００５４】
ここで、最上層の単結晶半導体層３５の表面上に跨るようにゲート電極４４を配置することにより、単結晶半導体層３５の表面側からＰ型不純物のイオン注入を行った場合においても、ゲート電極４４をマスクとして単結晶半導体層３５にソース／ドレイン層４６ａ、４６ｂを形成することが可能となり、単結晶半導体層３５の側壁に配置されたゲート電極４４に対して自己整合的にソース／ドレイン層４６ａ、４６ｂを形成することが可能となる。
【００５５】
また、単結晶半導体層３３、３５の両側の側壁にゲート電極４４を設けることで、単結晶半導体層３３、３５の両側の側壁にチャンネル領域をそれぞれ形成することが可能となる。このため、製造工程の煩雑化を抑制しつつ、電界効果型トランジスタの駆動能力を増大させることが可能となるとともに、チップサイズの増大を抑制することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００５６】
また、Ｐチャンネル電界効果型トランジスタＭＰ１およびＮチャンネル電界効果型トランジスタＮＰ１とを互いに積層させることにより、Ｐチャンネル電界効果型トランジスタＭＰ１およびＮチャンネル電界効果型トランジスタＮＰ１を３次元的に配置することを可能としつつ、ＣＭＯＳインバータ、ＮＡＮＤ回路またはＮＯＲ回路などを構成することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
【００５７】
次に、図１２に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層４１、埋め込み絶縁層４０および酸化膜３９をパターニングすることにより、ソース／ドレイン層４５ａ、４５ｂの表面を露出させる開口部５０を形成する。そして、ＣＶＤなどの方法により、開口部５０内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４５ａ、４５ｂとコンタクトをとるためのコンタクト層４７を絶縁層４１上に形成する。
【００５８】
ここで、溝３６より溝３７の幅を広くすることにより、下層の単結晶半導体層３３に形成されたソース／ドレイン層４５ａ、４５ｂの両端部の近傍を上層の単結晶半導体層３５から露出させることができる。このため、製造工程の煩雑化を抑制しつつ、ソース／ドレイン層４５ａ、４５ｂとコンタクトをとることが可能となる。
次に、図１３に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、絶縁層４１をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂの表面を露出させる開口部５１を形成する。そして、ＣＶＤなどの方法により、開口部５１内が埋め込まれるようにして、絶縁層４１上に導電層を堆積する。そして、フォトリソグラフィー技術およびエッチング技術を用いて導電層をパターニングすることにより、ソース／ドレイン層４６ａ、４６ｂとコンタクトをとるためのコンタクト層４８を絶縁層４１上に形成する。
【００５９】
なお、上述した実施形態では、ゲート電極４４をマスクとしてソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する方法について説明したが、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成する際に、ゲート電極４４を形成するためのレジストパターンをイオン注入用のマスクとして用いるようにしてもよい。
さらに、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４に対して自己整合的に形成する場合、ゲート電極４４を形成する前に、単結晶半導体層３５の表面および単結晶半導体層３３、３５の側面のチャンネル領域となる部分を露出させる開口部を絶縁層４１に形成し、チャンネル領域となる部分を露出させる開口部が形成された絶縁層４１をマスクとしてイオン注入を行うことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをそれぞれ形成するようにしてもよい。そして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂがそれぞれ形成された後、絶縁層４１に形成された開口部にゲート電極４４を埋め込むことにより、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂをゲート電極４４に対して自己整合的に配置することができる。
【００６０】
また、上述した実施形態では、ゲート電極４４を形成した後、ゲート電極４４をマスクとして、ソース／ドレイン層４５ａ、４５ｂ、４６ａ、４６ｂを形成し、その後にコンタクト層４７、４８を形成する方法について説明したが、ゲート電極４４とコンタクト層４７とを一括して形成するようにしてもよい。
図１４は、本発明の第３実施形態に係る半導体装置の概略構成を示す断面図、図１５は、図１４の半導体装置の回路構成を示す図である。
【００６１】
図１４において、支持基板６１上には絶縁層６２ａが形成されている。そして、半導体層６３ａ、絶縁層６２ｂおよび半導体層６３ｂが絶縁層６２ａ上に順次積層されている。なお、半導体層６３ｂは、半導体層６３ａの幅よりも小さくなるように構成し、半導体層６３ａの両端部の近傍の表面を半導体層６３ｂから露出させるようにしてもよい。
そして、半導体層６３ａの側面にはゲート絶縁膜６６ａが形成されている。また、半導体層６３ｂの側面にはゲート絶縁膜６６ｂが形成されるとともに、半導体層６３ｂの表面にはゲート絶縁膜６６ｃが形成されている。そして、ゲート絶縁膜６６ａ〜６６ｃの表面には、半導体層６３ｂの表面上に跨るようにして半導体層６３ａ、６３ｂの側壁に延伸されるとともに、半導体層６３ａ、６３ｂの積層面に対して直交するように配置されたゲート電極６７ａ〜６７ｄが形成されている。
【００６２】
また、半導体層６３ａには、ゲート電極６７ａ〜６７ｄの両側およびゲート電極６７ａ〜６７ｄ間に配置されたｎ型不純物導入層６４ａ〜６４ｅが形成され、図１５のＮチャンネル電界効果型トランジスタＭＮ１１〜ＭＮ１４が構成されている。また、半導体層６３ｂには、ゲート電極６７ａ〜６７ｄの両側およびゲート電極６７ａ〜６７ｄ間に配置されたｐ型不純物導入層６５ａ〜６５ｅが形成され、図１５のＰチャンネル電界効果型トランジスタＭＰ１１〜ＭＰ１４が構成されている。
【００６３】
そして、ｐ型不純物導入層６５ａ〜６５ｅが形成された半導体層６３ｂ上には、絶縁層７０が堆積されている。そして、ｎ型不純物導入層６４ａ、６４ｅとそれぞれコンタクトをとるためのコンタクト層６８ａ、６８ｂが絶縁層７０上に形成されるとともに、ｐ型不純物導入層６５ａ〜６５ｅとそれぞれコンタクトをとるためのコンタクト層６９ａ〜６９ｅが絶縁層７０上に形成されている。ここで、ゲート電極６７ａ〜６７ｄを入力端子Ａ〜Ｄにそれぞれ接続し、コンタクト層６８ｂを介してｎ型不純物導入層６４ｅを出力端子Ｖｏｕｔに接続するとともに、コンタクト層６９ｂ、６９ｄをそれぞれ介してｐ型不純物導入層６５ｂ、６５ｄを出力端子Ｖｏｕｔに接続し、コンタクト層６９ａ、６９ｃ、６９ｅをそれぞれ介してｐ型不純物導入層６５ａ、６５ｃ、６５ｅを電位入力端子ＶＤＤに接続し、コンタクト層６８ａを介してｎ型不純物導入層６４ａを電位入力端子Ｖｓｓに接続することにより、図１５に示すように、Ｐチャンネル電界効果型トランジスタＭＰ１１〜ＭＰ１４およびＮチャンネル電界効果型トランジスタＭＮ１１〜ＭＮ１４からなる４入力ＮＡＮＤ回路を構成することができる。
【００６４】
これにより、Ｐチャンネル電界効果型トランジスタＭＰ１１〜ＭＰ１４とＮチャンネル電界効果型トランジスタＭＮ１１〜ＭＮ１４とを積層することを可能としつつ、４入力ＮＡＮＤ回路を構成することが可能となるとともに、半導体層６３ａ、６３ｂに共通に用いられるゲート電極６７ａ〜６７ｄを立てて配置することが可能となる。このため、チップ面におけるゲート電極６７ａ〜６７ｄの占有面積を削減することが可能としつつ、ゲート電極６７ａ〜６７ｄの配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
【００６５】
なお、図１４の実施形態では、Ｎチャンネル電界効果型トランジスタＭＮ１１〜ＭＮ１４上にＰチャンネル電界効果型トランジスタＭＰ１１〜ＭＰ１４が積層された４入力ＮＡＮＤ回路を構成する方法について説明したが、Ｎ（Ｎは２以上の整数）入力ＮＡＮＤ回路を構成する方法に適用してもよい。
図１６は、本発明の第４実施形態に係る半導体装置の概略構成を示す断面図、図１７は、図１６の半導体装置の回路構成を示す図である。
【００６６】
図１６において、支持基板８１上には絶縁層８２ａが形成されている。そして、半導体層８３ａ、絶縁層８２ｂおよび半導体層８３ｂが絶縁層８２ａ上に順次積層されている。なお、半導体層８３ｂは、半導体層８３ａの幅よりも小さくなるように構成し、半導体層８３ａの両端部の近傍の表面を半導体層８３ｂから露出させるようにしてもよい。
そして、半導体層８３ａの側面にはゲート絶縁膜８６ａが形成されている。また、半導体層８３ｂの側面にはゲート絶縁膜８６ｂが形成されるとともに、半導体層８３ｂの表面にはゲート絶縁膜８６ｃが形成されている。そして、ゲート絶縁膜８６ａ〜８６ｃの表面には、半導体層８３ｂの表面上に跨るようにして半導体層８３ａ、８３ｂの側壁に延伸されるとともに、半導体層８３ａ、８３ｂの積層面に対して直交するように配置されたゲート電極８７ａ〜８７ｄが形成されている。
【００６７】
また、半導体層８３ａには、ゲート電極８７ａ〜８７ｄの両側およびゲート電極８７ａ〜８７ｄ間に配置されたｐ型不純物導入層８４ａ〜８４ｅが形成され、図１７のＰチャンネル電界効果型トランジスタＭＰ２１〜ＭＰ２４が構成されている。また、半導体層８３ｂには、ゲート電極８７ａ〜８７ｄの両側およびゲート電極８７ａ〜８７ｄ間に配置されたｎ型不純物導入層８５ａ〜８５ｅが形成され、図１７のＮチャンネル電界効果型トランジスタＭＮ２１〜ＭＮ２４が構成されている。
【００６８】
そして、ｎ型不純物導入層８５ａ〜８５ｅが形成された半導体層８３ｂ上には、絶縁層９０が堆積されている。そして、ｐ型不純物導入層８４ａ、８４ｅとそれぞれコンタクトをとるためのコンタクト層８８ａ、８８ｂが絶縁層９０上に形成されるとともに、ｎ型不純物導入層８５ａ〜８５ｅとそれぞれコンタクトをとるためのコンタクト層８９ａ〜８９ｅが絶縁層９０上に形成されている。ここで、ゲート電極８７ａ〜８７ｄを入力端子Ａ〜Ｄにそれぞれ接続し、コンタクト層８８ｂを介してｐ型不純物導入層８４ｅを出力端子Ｖｏｕｔに接続するとともに、コンタクト層８９ｂ、８９ｄをそれぞれ介してｎ型不純物導入層８５ｂ、８５ｄを出力端子Ｖｏｕｔに接続し、コンタクト層８９ａ、８９ｃ、８９ｅをそれぞれ介してｎ型不純物導入層８５ａ、８５ｃ、８５ｅを電位入力端子Ｖｓｓに接続し、コンタクト層８８ａを介してｐ型不純物導入層８４ａを電位入力端子ＶＤＤに接続することにより、図１７に示すように、Ｐチャンネル電界効果型トランジスタＭＰ２１〜ＭＰ２４およびＮチャンネル電界効果型トランジスタＭＮ２１〜ＭＮ２４からなる４入力ＮＯＲ回路を構成することができる。
【００６９】
これにより、Ｐチャンネル電界効果型トランジスタＭＰ２１〜ＭＰ２４とＮチャンネル電界効果型トランジスタＭＮ２１〜ＭＮ２４とを積層することを可能としつつ、４入力ＮＯＲ回路を構成することが可能となるとともに、半導体層８３ａ、８３ｂに共通に用いられるゲート電極８７ａ〜８７ｄを立てて配置することが可能となる。このため、チップ面におけるゲート電極８７ａ〜８７ｄの占有面積を削減することが可能としつつ、ゲート電極８７ａ〜８７ｄの配線長を短くすることが可能となり、伝播遅延を抑制しつつ、チップサイズを縮小することが可能となる。
【００７０】
なお、図１６の実施形態では、Ｎチャンネル電界効果型トランジスタＭＮ２１〜ＭＮ２４上にＰチャンネル電界効果型トランジスタＭＰ２１〜ＭＰ２４が積層された４入力ＮＯＲ回路を構成する方法について説明したが、Ｎ（Ｎは２以上の整数）入力ＮＯＲ回路を構成する方法に適用してもよい。
図１８は、本発明の第５実施形態に係る半導体装置の概略構成を示す平面図、図１９（ａ）は、図１８のＡ１１−Ａ１１´線で切断した断面図、図１９（ｂ）は、図１８のＢ１１−Ｂ１１´線で切断した断面図、図２０は、図１８の半導体装置の回路構成を示す図である。
【００７１】
図１８および図１９において、支持基板１０１上には絶縁層１０２ａが形成されている。そして、半導体層１０３ａ、絶縁層１０２ｂ、半導体層１０３ｂ、絶縁層１０２ｃ、半導体層１０３ｃ、絶縁層１０２ｄおよび半導体層１０３ｄが絶縁層１０２ａ上に順次積層されている。なお、半導体層１０３ａ〜１０３ｄは、上層に配置されるに従って幅が徐々に小さくなるように構成し、半導体層１０３ａ〜１０３ｄの両端部の近傍の表面を上層の半導体層１０３ａ〜１０３ｄから露出させるようにしてもよい。
【００７２】
そして、半導体層１０３ａの側面にはゲート絶縁膜１０６ａが形成されるとともに、半導体層１０３ｂの側面にはゲート絶縁膜１０６ｂが形成されている。そして、ゲート絶縁膜１０６ａ、１０６ｂの表面には、半導体層１０３ａ、１０３ｂの積層面に対して直交するように配置されたゲート電極１０７ａ、１０７ｂが半導体層１０３ａ、１０３ｂの側壁に共通に形成されている。
【００７３】
また、半導体層１０３ｃの側面にはゲート絶縁膜１０６ｃが形成されるとともに、半導体層１０３ｄの側面にはゲート絶縁膜１０６ｄが形成されている。そして、ゲート絶縁膜１０６ｃ、１０６ｄの表面には、半導体層１０３ｃ、１０３ｄの積層面に対して直交するように配置されたゲート電極１１７ａ、１１７ｂが半導体層１０３ｃ、１０３ｄの側壁に共通に形成されている。
【００７４】
そして、半導体層１０３ａには、ゲート電極１０７ａ、１０７ｂの両側およびゲート電極１０７ａ、１０７ｂ間に配置されたｎ型不純物導入層１０４ａ〜１０４ｃが形成され、図２０のＮチャンネル電界効果型トランジスタＭＮ３１、ＭＮ３２が構成されている。また、半導体層１０３ｂには、ゲート電極１０７ａ、１０７ｂの両側およびゲート電極１０７ａ、１０７ｂ間に配置されたｐ型不純物導入層１０５ａ〜１０５ｃが形成され、図２０のＰチャンネル電界効果型トランジスタＭＰ３１、ＭＰ３２が構成されている。
【００７５】
また、半導体層１０３ｃには、ゲート電極１１７ａ、１１７ｂの両側およびゲート電極１１７ａ、１１７ｂ間に配置されたｎ型不純物導入層１１４ａ〜１１４ｃが形成され、図２０のＮチャンネル電界効果型トランジスタＭＮ４１、ＭＮ４２が構成されている。また、半導体層１０３ｄには、ゲート電極１１７ａ、１１７ｂの両側およびゲート電極１１７ａ、１１７ｂ間に配置されたｐ型不純物導入層１１５ａ〜１１５ｃが形成され、図２０のＰチャンネル電界効果型トランジスタＭＰ４１、ＭＰ４２が構成されている。
【００７６】
そして、ｐ型不純物導入層１１５ａ〜１１５ｃが形成された半導体層１０３ｄ上には、絶縁層１１０が堆積されている。そして、ｎ型不純物導入層１０４ａ、１０４ｃとそれぞれコンタクトをとるためのコンタクト層１０８ａ、１０８ｂが絶縁層１１０上に形成されるとともに、ｐ型不純物導入層１０５ａ、１０５ｃとそれぞれコンタクトをとるためのコンタクト層１０９ａ、１０９ｂが絶縁層１１０上に形成されている。また、ｎ型不純物導入層１１４ａ、１１４ｃとそれぞれコンタクトをとるためのコンタクト層１１８ａ、１１８ｂが絶縁層１１０上に形成されるとともに、ｐ型不純物導入層１１５ａ、１１５ｃとそれぞれコンタクトをとるためのコンタクト層１１９ａ、１１９ｃが絶縁層１１０上に形成されている。さらに、ｐ型不純物導入層１０５ｂとコンタクトをとるためのコンタクト層１０９ｃが絶縁層１１０上に形成されるとともに、ｐ型不純物導入層１１５ｂとコンタクトをとるためのコンタクト層１１９ｂが絶縁層１１０上に形成されている。
【００７７】
ここで、ゲート電極１０７ａ、１０７ｂを入力端子Ａ１、Ｂ１にそれぞれ接続し、コンタクト層１０８ａを介してｎ型不純物導入層１０４ａを出力端子Ｖｏｕｔ１に接続するとともに、コンタクト層１０９ａ、１０９ｂをそれぞれ介してｐ型不純物導入層１０５ａ、１０５ｃを出力端子Ｖｏｕｔ１に接続し、コンタクト層１０９ｃを介してｐ型不純物導入層１０５ｂを電位入力端子ＶＤＤ１に接続し、コンタクト層１０８ｂを介してｎ型不純物導入層１０４ｃを電位入力端子Ｖｓｓ１に接続することにより、図２０に示すように、Ｐチャンネル電界効果型トランジスタＭＰ３１、ＭＰ３２およびＮチャンネル電界効果型トランジスタＭＮ３１、ＭＮ３２からなる２入力ＮＡＮＤ回路を構成することができる。
【００７８】
また、ゲート電極１１７ａ、１１７ｂを入力端子Ａ２、Ｂ２にそれぞれ接続し、コンタクト層１１８ａを介してｎ型不純物導入層１１４ａを出力端子Ｖｏｕｔ２に接続するとともに、コンタクト層１１９ａ、１１９ｃをそれぞれ介してｐ型不純物導入層１１５ａ、１１５ｃを出力端子Ｖｏｕｔ２に接続し、コンタクト層１１９ｂを介してｐ型不純物導入層１１５ｂを電位入力端子ＶＤＤ２に接続し、コンタクト層１１８ｂを介してｎ型不純物導入層１１４ｃを電位入力端子Ｖｓｓ２に接続することにより、図２０に示すように、Ｐチャンネル電界効果型トランジスタＭＰ４１、ＭＰ４２およびＮチャンネル電界効果型トランジスタＭＮ４１、ＭＮ４２からなる２入力ＮＡＮＤ回路を構成することができる。
【００７９】
これにより、複数の２入力ＮＡＮＤ回路を３次元的に配置することが可能となり、チップサイズの増大を抑制しつつ、様々の機能を有する素子を構成することができる。
図２１は、本発明の第６実施形態に係る半導体装置の概略構成を示す斜視図である。
図２１において、（１００）単結晶半導体基板２１上には絶縁層２２が形成されている。そして、単結晶半導体層２３ａ、絶縁層２８ａ、単結晶半導体層２３ｂおよび絶縁層２８ｂが絶縁層２２上に順次積層され、単結晶半導体層２３ａ、２３ｂは｛１００｝面方位の側面が露出するように素子分離されている。そして、単結晶半導体層２３ａの両側の側面にはゲート絶縁膜２６ａが形成されるとともに、単結晶半導体層２３ｂの両側の側面にはゲート絶縁膜２６ｂが形成されている。そして、ゲート絶縁膜２６ａ、２６ｂの表面には、単結晶半導体層２３ｂの表面上に跨るようにして単結晶半導体層２３ａ、２３ｂの両側の側壁に延伸されるとともに、単結晶半導体層２３ａ、２３ｂの積層面に対して直交するように配置されたゲート電極２７が形成されている。また、単結晶半導体層２３ａには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ａ、２５ａが形成されている。また、単結晶半導体層２３ｂには、ゲート電極２７の両側にそれぞれ配置されたソース／ドレイン層２４ｂ、２５ｂが形成されている。
【００８０】
これにより、単結晶半導体層２３ａ、２３ｂの側面側にチャネル領域を形成することが可能となり、単結晶半導体層２３ａ、２３ｂの表面側にゲート電極２７を配置することなく、電界効果型トランジスタを構成することが可能となる。このため、電界効果型トランジスタを単結晶半導体層２３ａ、２３ｂにそれぞれ形成した場合においても、単結晶半導体層２３ａ、２３ｂの表面側の平坦性を確保することが可能となり、単結晶半導体層２３ａ、２３ｂを積層した場合においても、単結晶半導体層２３ａ、２３ｂの結晶性の劣化を抑制することができる。このため、チップサイズの増大を抑制しつつ、電界効果型トランジスタの集積化を図ることが可能となるとともに、電界効果型トランジスタの寄生容量を削減することを可能としつつ、急峻なサブスレッシュホールド特性を得ることができ、低電圧で高速動作させることができる。
【００８１】
また、単結晶半導体層２３ａ、２３ｂの積層面と直交するようにゲート電極２７を配置することにより、チップ面内におけるゲート電極２７の占有面積を削減することが可能となるとともに、ゲート電極２７の配線長を短くすることができる。このため、伝播遅延を抑制しつつ、電界効果型トランジスタの高密度集積化を図ることが可能となるとともに、チップサイズを縮小することが可能となり、電界効果型トランジスタの高速化、小型化および低価格化を図ることができる。
【００８２】
また、最上層の単結晶半導体層２３ｂの表面上に跨るようにゲート電極２７を配置することにより、単結晶半導体層２３ｂの表面側からイオン注入を行った場合においても、ゲート電極２７をマスクとして単結晶半導体層２３ａ、２３ｂにソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となる。このため、単結晶半導体層２３ａ、２３ｂの側壁に配置されたゲート電極２７に対して自己整合的にソース／ドレイン層２４ａ、２５ａおよびソース／ドレイン層２４ｂ、２５ｂをそれぞれ形成することが可能となり、製造工程の煩雑化を抑制しつつ、特性の良好な電界効果型トランジスタを再現性よく作製することができる。
【００８３】
また、例えば、Ｐチャンネル電界効果型トランジスタが単結晶半導体層２３ａに形成され、Ｎチャンネル電界効果型トランジスタが単結晶半導体層２３ｂに形成される場合、単結晶半導体層２３ａの膜厚Ｔａは単結晶半導体層２３ｂの膜厚Ｔｂより厚くなるようにしてもよい。ここで、単結晶半導体層２３ａと単結晶半導体層２３ｂの膜厚比は、ホールと電子のモビリティー比の逆数比であることが好ましい。例えば、単結晶半導体層２３ａの膜厚Ｔａは、単結晶半導体層２３ｂの膜厚Ｔｂの２から３倍の範囲内とすることができる。
【００８４】
これにより、Ｎチャンネル電界効果型トランジスタに比べてＰチャンネル電界効果型トランジスタのレイアウト面積を拡大することなく、Ｐチャンネル電界効果型トランジスタのゲート幅をＮチャンネル電界効果型トランジスタのゲート幅よりも広くすることができる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーが異なる場合においても、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタとの間のレイアウト配置のバランスを維持しつつ、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの電流駆動能力を一致させることが可能となる。この結果、ＣＭＯＳ回路のレイアウト設計を効率よく行うことが可能となるとともに、信号伝達速度の制約を緩和することが可能となり、半導体装置の高密度集積を図ることが可能となるとともに、半導体装置の高速化を図ることができる。
【００８５】
図２２は、本発明の第７実施形態に係る半導体装置の概略構成を示す斜視図である。
図２２において、（１００）単結晶半導体基板１２１上には絶縁層１２２が形成されている。そして、単結晶半導体層１２３ａ、絶縁層１２８ａ、単結晶半導体層１２３ｂおよび絶縁層１２８ｂが絶縁層１２２上に順次積層され、単結晶半導体層１２３ａ、１２３ｂは｛１１０｝面方位の側面が露出するように素子分離されている。そして、単結晶半導体層１２３ａの両側の側面にはゲート絶縁膜１２６ａが形成されるとともに、単結晶半導体層１２３ｂの両側の側面にはゲート絶縁膜１２６ｂが形成されている。そして、ゲート絶縁膜１２６ａ、１２６ｂの表面には、単結晶半導体層１２３ｂの表面上に跨るようにして単結晶半導体層１２３ａ、１２３ｂの両側の側壁に延伸されるとともに、単結晶半導体層１２３ａ、１２３ｂの積層面に対して直交するように配置されたゲート電極１２７が形成されている。また、単結晶半導体層１２３ａには、ゲート電極１２７の両側にそれぞれ配置されたソース／ドレイン層１２４ａ、１２５ａが形成されている。また、単結晶半導体層１２３ｂには、ゲート電極１２７の両側にそれぞれ配置されたソース／ドレイン層１２４ｂ、１２５ｂが形成されている。
【００８６】
ここで、単結晶半導体層１２３ａをｐ型とするとともに、ソース／ドレイン層１２４ａ、１２５ａをｎ型とすることにより、Ｎチャンネル電界効果型トランジスタを単結晶半導体層１２３ａに形成することができる。また、単結晶半導体層１２３ｂをｎ型とするとともに、ソース／ドレイン層１２４ｂ、１２５ｂをｐ型とすることにより、Ｐチャンネル電界効果型トランジスタを単結晶半導体層１２３ｂに形成することができる。
【００８７】
これにより、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタのレイアウト面積を異ならせることなく、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとのモビリティーをほぼ一致させることが可能となる。このため、Ｐチャンネル電界効果型トランジスタとＮチャンネル電界効果型トランジスタとの寄生容量のバランスをとりつつ、Ｎチャンネル電界効果型トランジスタとＰチャンネル電界効果型トランジスタの電流駆動バランスをとることが可能となり、ＣＭＯＳ回路のＳ／Ｎ比を向上させることが可能となるとともに、半導体装置の高速化および高密度化を図ることができる。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１実施形態に係る半導体装置の概略構成を示す斜視図。
【図２】図１の半導体装置の概略構成を示す図。
【図３】図１の半導体装置の回路構成を示す図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図７】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図８】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図９】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１０】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１１】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１２】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１３】本発明の第２実施形態に係る半導体装置の製造方法を示す図。
【図１４】本発明の第３実施形態に係る半導体装置の概略構成を示す断面図。
【図１５】図１４の半導体装置の回路構成を示す図。
【図１６】本発明の第４実施形態に係る半導体装置の概略構成を示す断面図。
【図１７】図１６の半導体装置の回路構成を示す図。
【図１８】本発明の第５実施形態に係る半導体装置の概略構成を示す平面図。
【図１９】本発明の第５実施形態に係る半導体装置の概略構成を示す断面図。
【図２０】図１８の半導体装置の回路構成を示す図。
【図２１】本発明の第６実施形態に係る半導体装置の概略構成を示す斜視図。
【図２２】本発明の第７実施形態に係る半導体装置の概略構成を示す斜視図。
【符号の説明】
【００８９】
１１、２１、３１、６１、８１、１０１、１２１  半導体基板、１２ａ、１２ｂ、２２、２８ａ、２８ｂ、３２、３４、４１、６２ａ、６２ｂ、７０、９０、１０２ａ〜１０２ｄ、１１０  絶縁層、１３ａ、１３ｂ、２３ａ、２３ｂ、３３、３５、６３ａ、６３ｂ、７３ａ、７３ｂ、１０３ａ〜１０３ｄ、１２２、１２８ａ、１２８ｂ  単結晶半導体層、１４ａ、１５ａ、１４ｂ、１５ｂ、２４ａ、２５ａ、２４ｂ、２５ｂ、４５ａ、４５ｂ、４６ａ、４６ｂ、１２４ａ、１２５ａ、１２４ｂ、１２５ｂ  ソース／ドレイン層、１６ａ、１６ｂ、１６ｃ、２６ａ、２６ｂ、４３ａ〜４３ｃ、６６ａ〜６６ｃ、７６ａ〜７６ｃ、１０６ａ〜１０６ｄ、１２６ａ、１２６ｂ  ゲート絶縁膜、１７、２７、４４、６７ａ〜６７ｄ、７７ａ〜７７ｄ、１０７ａ、１０７ｂ、１１７ａ、１１７ｂ、１２７  ゲート電極、１８ａ、１８ｂ、１９ａ、１９ｂ、４７、４８、４９、６８ａ、６８ｂ、６９ａ〜６９ｅ、７８ａ、７８ｂ、７９ａ〜７９ｅ、１０８ａ、１０８ｂ、１０９ａ、１０９ｂ、１１８ａ、１１８ｂ、１１９ａ〜１１９ｃ  コンタクト層、３６、３７、３８  溝、３９  酸化膜、４０  埋め込み絶縁層、４２、５０、５１  開口部、６４ａ〜６４ｅ、８５ａ〜８５ｅ、１０４ａ〜１０４ｃ、１１４ａ〜１１４ｃ  ｎ型不純物導入層、６５ａ〜６５ｅ、８４ａ〜８４ｅ、１０５ａ〜１０５ｃ、１１５ａ〜１１５ｃ  ｐ型不純物導入層、ＭＰ１、ＭＰ１１〜ＭＰ１４、ＭＰ２１〜ＭＰ２４、ＭＰ３１、ＭＰ３２、ＭＰ４１、ＭＰ４２  Ｐチャンネル電界効果型トランジスタ、ＭＰ２、ＭＮ１１〜ＭＮ１４、ＭＮ２１〜ＭＮ２４、ＭＮ３１、ＭＮ３２、ＭＮ４１、ＭＮ４２  Ｎチャンネル電界効果型トランジスタ
【図１】
2005354023.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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