(57)【要約】  【課題】  各種電気機器に使用されるＤＲＡＭなどのメモリーを搭載した半導体装置において、特にソフトエラーやノイズに対して安定動作を提供できる半導体装置を提供することを目的とする。  【解決手段】  ＤＲＡＭとロジックを混載した半導体装置において、ＤＲＡＭブロック２のメモリセル領域の上層の少なくとも半分以上を覆う領域にメタルパターン１０を配置する。このメタルパターン１０はＣＡＤによる自動処理を通じて下層の所望の部分へ固定電位を供給する働きを有し、またパッケージ樹脂もしくは外部から入射するα線を減衰させるためソフトエラーを低減する効果がある。また、メタルパターン１０の上層に信号配線がある場合は、そこから発生するノイズを遮断するとともに、外部機器との電磁波干渉を確実に防止する為に、ノイズに対して安定動作を行なうメモリセルが得られる。【選択図】  図１
2005033230.tif 000002
【特許請求の範囲】
【請求項１】
ワンチップにメモリ部及びロジック部とを有する半導体装置において、
前記メモリ部に形成されるメモリ回路がｎ層配線で構成され、
前記ロジック部に形成されるロジック回路が（ｎ＋ｍ）層配線で構成され、
メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のいずれかの層の配線層にメタルパターンが形成され、
前記メタルパターンが少なくともメモリ部に一定電位を供給することを特徴とする半導体装置。
【請求項２】
メタルパターンがメモリ回路領域を覆う形状であることを特徴とする請求項１記載の半導体装置。
【請求項３】
メモリ回路が、メモリセルアレイ領域、センスアンプ領域、ワードライン領域とを有し、
メタルパターンが少なくともメモリセルアレイ領域を覆う形状であることを特徴とする請求項１記載の半導体装置。
【請求項４】
メタルパターンがメモリ回路領域を覆う形状であり、かつ、スリットを有することを特徴とする請求項１記載の半導体装置。
【請求項５】
ワンチップにメモリ部、ロジック部及びパッド電極とを有する半導体装置において、
前記メモリ部に形成されるメモリ回路がｎ層配線で構成され、
前記ロジック部に形成されるロジック回路が（ｎ＋ｍ）層配線で構成され、
メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のいずれかの層の配線層にメタルパターンが形成され、
（ｎ＋ｍ＋１）層目にアルミ配線層が形成され、
前記（ｎ＋ｍ＋１）層目のアルミ配線層と（ｎ＋ｍ）層以下の配線層とのコンタクトを有し、
前記（ｎ＋ｍ＋１）層目のアルミ配線層が前記パッド電極と結線されており、
前記メタルパターンが少なくともメモリ部に一定電位を供給することを特徴とする半導体装置。
【請求項６】
メタルパターンがメモリ回路領域を覆う形状であることを特徴とする請求項５記載の半導体装置。
【請求項７】
メモリ回路が、メモリセルアレイ領域、センスアンプ領域、ワードライン領域とを有し、
メタルパターンが少なくともメモリセルアレイ領域を覆う形状であることを特徴とする請求項５記載の半導体装置。
【請求項８】
メタルパターンがメモリ回路領域を覆う形状であり、かつ、スリットを有することを特徴とする請求項５記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＤＲＡＭなどのメモリーを搭載した半導体装置に関する。
【背景技術】
【０００２】
従来のＤＲＡＭ単体がワンチップに集積されていた半導体装置（以下、汎用ＤＲＡＭと表す）では、読み出しや書き込みの際にメモリセルアレイに配置された多くのセンスアンプ回路が同時に活性化するため、センスアンプ周辺もしくはセンスアンプ駆動回路に大きな瞬時電流が流れてメモリセル部分のグランドレベルが変動し、アクセスタイムが劣化する懸念がある。
【０００３】
この対策として、特にセンスアンプ周辺のグランドコンタクトを強化することならびに、シリコン系の樹脂でコーティングしてα線のエネルギーを減衰させること、あるいはエラー訂正回路を導入することで対応していた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、近年、ＤＲＡＭなどの大容量のメモリ（以下メモリ部と表す）とＣＰＵやＡＳＩＣなどのカスタムロジック（以下、ロジック部と表す）をワンチップに集積した半導体装置が実用化されてきた。ワンチップ内に、メモリ部とロジック部が混載するようになり、メモリ部からロジック部への悪影響を防止することが新たな課題として挙げられるようになってきた。
【０００５】
第一に、メモリ部におけるメモリセルアレイのグランドレベルの変動が、グランド配線を介してロジック部の特にアナログ動作を行う回路に悪影響を及ぼす恐れがある。
【０００６】
第二に、メモリ部とロジック部を集積した半導体装置は、一般にカスタム性が強く大型パッケージが用いられるため、パッケージ樹脂の高純度化やチップ表面のコーティング処理によるソフトエラー対策では、製造コストの増加が問題となる。
【０００７】
第三に、メモリ部とロジック部を集積した場合、半導体チップの約半分の面積をメモリ部が占有することになるが、メモリセルやビット線へのノイズの影響が懸念されるために、たとえ、メモリ部の上層に配線可能な領域が存在したとしても、メモリ上に信号線を配置することを禁止する等、メモリ部の上層の空き領域を有効に利用できないという問題があった。
【０００８】
また、電子部品一般の課題として、半導体装置の動作速度の高速化がなされる一方で、電子部品から外部へ放出される電磁波ノイズは増加する傾向にある。この電磁波ノイズが輻射や電導によって他の機器や部品に妨害を与えたり、逆に外部からの妨害を受けたりするといった、双方向の電磁波干渉（以下ＥＭＩと表記する）を出来る限り抑えることが半導体装置を含めた電子部品一般の課題となっている。
【課題を解決するための手段】
【０００９】
本発明の請求項１〜４記載の半導体装置は、ワンチップにメモリ部及びロジック部とを有する半導体装置において、前記メモリ部に形成されるメモリ回路がｎ層配線で構成され、前記ロジック部に形成されるロジック回路が（ｎ＋ｍ）層配線で構成され、メモリ回路上の（ｎ＋１）〜（ｎ＋ｍ）層目のいずれかの層の配線層にメタルパターンが形成され、前記メタルパターンが少なくともメモリ部に一定電位を供給することを特徴とするものである。
【００１０】
この構成により、必要箇所に安定した一定電位を供給することができるうえ、メタルパターンはパッケージ樹脂もしくは外部からチップ表面に入射するα線を減衰させるため、メモリセル内部でのソフトエラーの発生頻度が低減されるという作用を有する。
【００１１】
請求項５〜８記載の発明は請求項１〜４記載に加えて、メタルパターンの上層に形成した配線層から発生するノイズを、このメタルパターンが遮断するために、ノイズに対してより安定した動作を実現することができるという作用を有する。
【発明の効果】
【００１２】
以上のように本発明に係る半導体装置によれば、パッケージ樹脂もしくは外部からチップ表面に入射するα線をメモリセル上に設けたメタルパターンによって減衰させ、メモリセル内部でのソフトエラーの発生頻度を低減することができるため、ソフトエラーに対してより安定動作を行なうことができる。
【００１３】
また、メタルパターンの上層に位置する配線層で発生するノイズは、メモリセルに到達する前にメタルパターンによって遮断されるため、ノイズに対してもより安定動作が望め、特にメモリ領域上層を配線層として有効に活用することができるとともに、自動配置配線等で作成したパターンを自在に配置することが可能である。
【００１４】
また、一定電位に固定されたメタルパターンから所望の位置への電位の供給をＣＡＤによる自動処理もしくはコンタクト形状を有する単位セルを随時配置していくことで容易に実現することが出来るために、設計全体の工数が大幅に低減されると共に、特にメモリセル領域などのグランド強化の実施に有効である。
【００１５】
また、メタルパターンは電磁波を遮断する作用を有し、特にロジック回路ブロックが高速動作をした場合でも、確実なＥＭＩ対策として効果を発揮する。
【発明を実施するための最良の形態】
【００１６】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１７】
（実施の形態１）
本発明の実施の形態１の半導体装置について図１〜図３を参照しながら説明する。
【００１８】
図１は、本実施の形態１の構成を示すブロック図である。
図１に示すように、１は半導体装置で、ＤＲＡＭブロック２とロジック回路ブロック３とを有している。ＤＲＡＭブロック２は、センスアンプ群を含むメモリセルブロック５、ローデコーダ部６、カラムデコーダ部７、メモリ制御回路部８、リードアンプ部９から構成されている。また、ロジック回路ブロックはＣＭＯＳ回路で構成されているものとする。４はパッド群である。
【００１９】
また、点線で示す領域１０は、アルミ層が形成される領域であり、ＤＲＡＭブロック２を覆う形で、ＤＲＡＭブロック２の上層にアルミ層が形成される。また、領域１０に形成されるアルミ層はグランドノードに固定されている。
【００２０】
なお、実際には、ＤＲＡＭブロック２とロジック回路ブロック３、パッド群４は仕様に準じて互いに結線されているが図面では説明を省略する。
【００２１】
次に、メモリセルブロックの構成について図２を参照しながらさらに詳細に説明する。
【００２２】
図２は図１に示したメモリセルブロック５の構成の一例を示すブロック図で、マトリックス状に配置された複数のメモリセルを備えるメモリセルアレイ領域３０、センスアンプ領域３１、ワードライン裏打ち領域３２で構成されている。
【００２３】
なお、センスアンプはアドレス信号により選択されたメモリセルのデータを増幅し、かつラッチするものであり、ワードライン裏打ち領域３２はワードラインの裏打ちを行なうために設けられた領域である。
【００２４】
次に、図３を参照しながら、図１に示した実施の形態１の半導体装置の構成をさらに詳細に説明する。
【００２５】
図３は、図１に示した半導体装置１の断面図の一部を示したもので、パッケージ封止後の主面に関して、半導体基板より上層の断面構造を示している。Ａ１にはメモリセルアレイ領域３０が形成されており、Ａ２にはセンスアンプ領域３１が形成されており、Ｂにはロジック回路ブロック３が形成されている。ＤＲＡＭブロック２はＡ１，Ａ２に示すように、２層配線構造（第１層目配線と第２層目配線）であり、ロジック回路ブロック３はＢに示すように、４層配線構造（第１層目配線〜第４層目配線）である。
【００２６】
１１は半導体基板、１２は素子分離領域、１３は拡散層、１４（ａ）はＤＲＡＭのワードライン、１４（ｂ）はセンスアンプ領域に於けるセンスアンプ駆動回路のｎチャネルトランジスタのゲート電極、１４（ｃ）はロジック回路ブロックに於けるゲート電極である。１６はＤＲＡＭメモリセルのセルプレート、１７はＤＲＡＭメモリセルのストレージノードを示しており、セルプレート１６とストレージノード１７はスタック型のＤＲＡＭのメモリセルを形成している。さらに図３においてＤＲＡＭブロックのビットライン１８（ａ）とロジック回路ブロックの配線１８（ｂ）とは、ともに第１層アルミで形成されており、同様にＤＲＡＭブロックの配線１９（ａ）とロジック回路ブロックの配線１９（ｂ）はともに第２アルミ配線で構成され、２０（ｂ）は第３アルミ配線を示している。ロジックブロックの配線２１（ｂ）とＤＲＡＭブロック全体を覆うアルミ２１（ａ）（図１のアルミ層が形成される領域１０に相当する）はともに第４層アルミで形成されたもので、２３はパッケージ樹脂を示している。
【００２７】
なお、図３には示されていないがＤＲＡＭブロックのワードライン１４（ａ）は所定の箇所で第２層アルミ配線１９（ａ）と並列接続されており、実効的な配線抵抗を低く抑えている。また、２４（ａ）はＣＡＤによって自動配置されたコンタクトであり、ＤＲＡＭブロックのアルミパターン２１（ａ）からセンスアンプ駆動回路のｎチャネルトランジスタのソース領域である拡散層１３へ、安定したグランドレベルを供給する働きを有する。
【００２８】
なお、アルミパターン２１（ａ）に与えられる電位は、グランドレベルに限定されるものではなく、半導体装置１に外部より与えられる電源電圧や、内部で自己発生する一定電位を与えても同様の効果を得ることができる。
【００２９】
また、上記実施の形態では、配線層の材料としてアルミニウムを用いて説明したが、それに限定されずアルミニウムとシリコンや銅などの合金、その他の金属を用いても差し支えない。
【００３０】
また、金属配線の層数についても任意であり、本実施の形態ではロジック部を４層配線構造、メモリ部を２層配線構造としているが、これに関しても本発明の本質に関わるものではないため、特に限定するものではない。
【００３１】
さらに本実施の形態では、メモリセルアレイ部５の構造としてＤＲＡＭを使用した半導体装置を例に示しているが、ＳＲＡＭやフローティングゲート構造を持つフラッシュメモリをメモリセルアレイに採用した構造であっても本発明が適用されることは言うまでもない。さらにロジック回路ブロック３の構成に関しても、ＣＭＯＳ回路で構成されたものに限らず、ＣＭＯＳもしくはＢｉ−ＣＭＯＳゲートアレイで構成されたものであっても構わない。
【００３２】
以上のように構成される半導体装置においては、パッケージ樹脂２３もしくは外部からチップ表面に入射するα線がアルミパターン２１（ａ）によって減衰するためＤＲＡＭブロック２でのソフトエラーの発生頻度が低減される。
【００３３】
また、一般にＤＲＡＭブロックは、ロジック回路ブロックと比較して、必要とする配線層の数が少ないため、ＤＲＡＭブロックを覆うアルミパターン２１（ａ）を形成するために、新たに配線層を追加する必要はなく、容易にソフトエラー対策を実現することができる。
【００３４】
さらに、アルミパターン２１（ａ）はグランドノードに固定されており、コンタクト２４（ａ）を介して所望の箇所に安定したグランドレベルを供給しているので、センスアンプ駆動回路のｎチャネルトランジスタや、周辺回路部のＰウェル基盤などの必要箇所に、安定したグランドレベルを供給することができる。
【００３５】
なお、アルミパターンに、外部より供給される電源電圧や、内部で自己発生する電圧を与えた場合でも、アルミパターンは比較的それ自体の容量が大きいためほとんどレベル変動がなく、安定した一定電位を供給できるという効果が得られる。
【００３６】
さらに、このときのコンタクト２４（ａ）は、下層に配置されたセルの接続情報を基にＣＡＤによって自動配置させる場合、グランドレベルを供給する為のアルミ配線を別途設ける必要がなく、またアルミパターン２１（ａ）は広い範囲を覆う形状であるために、実質的に下層の接続情報だけを基にして自動配置が可能となり、グランドの強化に関する設計が容易に行われるようになる。なお、コンタクト２４（ａ）の配置をＣＡＤを使わず手動で行なう場合でも、コンタクト２４（ａ）の形状を有する単位セルを随時配置していくことにより、同様の効果が得られる。
【００３７】
また、導電帯であるアルミパターンはその電位によらず、表層部で電磁波を完全に遮蔽するため、効果的なＥＭＩ対策となり得る。
【００３８】
（実施の形態２）
次に、アルミパターン２１（ａ）の形状の別の実施の形態について図２を参照しながら説明する。
【００３９】
実施の形態１では、アルミパターンはＤＲＡＭブロック２全体を覆う形状をとっていたが、実施の形態２では図２に示すように、アルミパターンをメモリセルアレイ領域３０の上層（図２に斜線で示す）にのみ形成させる。その他の構成は実施の形態１と同様である。
【００４０】
実施の形態２では、実施の形態１のようにＤＲＡＭブロック２全体を覆う場合に比べて、アルミパターン２１（ａ）の上層もしくは下層に隣接する層間絶縁膜との間に内在する、層間ストレス（製造工程時、熱膨張率の違いにより発生する層間応力が低減されるため、実施の形態１と比較して、近隣配線層におけるストレスマイグレーションの発生を抑えることができる。
【００４１】
（実施の形態３）
次に、アルミパターン２１（ａ）の形状のさらに別の実施の形態について図４を参照しながら説明する。
【００４２】
実施の形態３では図２に斜線で示すように、アルミパターンをメモリセルアレイ領域３０とセンスアンプ領域３１の上層に形成させる。その他の構成は実施の形態１と同様である。
【００４３】
実施の形態３では、実施の形態２と同様にストレスマイグレーションの発生を抑えることができる。
【００４４】
また、実施の形態２と比べて、センスアンプ回路のビットラインに対してもソフトエラー低減効果が望める点で優れている。
【００４５】
なお、実施の形態２及び３では、アルミパターンの形状は、アルミパターンが形成される領域の下層の回路構造によって決定していたが、アルミパターンと隣接絶縁膜間のストレス緩和を考慮して、部分的にスリットを入れた形状にしても何ら問題はない。
【００４６】
（実施の形態４）
次に、本発明の実施の形態４の半導体装置について図５及び図６を参照しながら説明する。
【００４７】
図５は、本実施の形態４の構成を示すブロック図である。
なお、図１を用いて説明した半導体装置と同様の構成については、同一の符号を付して説明を省略する。また、ＤＲＡＭブロック２の構成についてもここでは説明を省略するが、図２を参照にしながら説明した実施の形態１と同様である。
【００４８】
本実施の形態４では、ロジック回路は３層配線構造、メモリ部が２層配線構造をもった半導体装置とする。ロジック回路ブロック３の上層の全面にはグランドノードに固定された平板状のアルミパターン２８が第４アルミ層により形成されており、更に上層では第５層アルミ配線３０によってＤＲＡＭブロック２もしくはロジック回路ブロック３とパッド群４とが結線されている。図５で白丸で示したスルーホール２９は第５層アルミ配線３０と第３層以下のアルミ配線のコンタクトを取っている部分で、スルーホール２９直下では、第５層アルミ配線と第３層アルミ配線とが、第４層を介して、コンタクトをとっているが、第５層アルミ配線及び第３層のアルミ配線と、平板状のアルミパターン２８は接続されていないものとする。
【００４９】
図６は、図５に示した実施の形態４の半導体装置１の断面図の一部を示したもので、図３と同様の構成については、同一の符号を付して説明を省略する。
【００５０】
図６において、２１（ｃ）はＤＲＡＭブロックのアルミパターンで、２１（ｄ）はロジックブロックのメタルパターンで、図５のアルミパターン２８に対応している。２４（ｃ）および２４（ｄ）はＣＡＤによって自動配置されたコンタクトであり、２４（ｃ）はＤＲＡＭ部の第４層アルミパターン２１（ｃ）から、センスアンプ駆動回路のｎチャネルトランジスタのソース領域である拡散層１３へ安定したグランドレベルを供給する働きを有し、同様に２４（ｄ）はロジック部の第４層アルミパターン２１（ｄ）から、ロジック部のｎチャントランジスタのソース領域である拡散層１３へ、安定したグランドレベルを供給する働きを有する。
【００５１】
以上のような実施の形態４の半導体装置では実施の形態１と同様の効果が得られるうえ、さらに、ＤＲＡＭブロック２におけるグランド強化の効果が、ロジック回路ブロック３においても有効であり、特にアナログ動作を行う回路のグランドレベルの変動を直接に抑える事が出来るため、より安定した動作が望める。
【００５２】
また実施の形態４では、微弱なノイズからも影響を受けやすいメモリ部のビットラインが、アルミパターン２８を介して間接的にノイズの発生源となる第５層メタル配線層２２（ｃ）とカップリング関係にあるが、アルミパターン２８はグランドノードに固定されており、それ自体の容量も大きいため、第５層メタル配線層２２（ｃ）の信号が急峻なレベル変化をした場合でも、カップリングによるノイズの影響をほとんど受けず、結果としてビットラインを第５層アルミ配線を発生源とするノイズの影響から確実に防御するといった利点がある。そのため、メモリとロジックを集積した半導体チップの約半分の面積を占めるメモリブロックの上層を配線層として有効に利用することが出来るとともに、自動配置配線等で作成した配線パターンを自在に配置することができるという効果も有する。
【００５３】
またアルミパターン２８は導電体であるために電磁波を遮断する作用を有し、特にロジック回路ブロックが高速動作をした場合でも、そこから発生する電磁波ノイズがＥＭＩを引き起こすことを確実に防止することが出来る。
【００５４】
なお本実施の形態４についても実施の形態１と同様にアルミパターン２８の形状は図５に限定されるものではなく、所定の電位に固定されているものであれば、その位置や形状に関しては特に限定するものではない。
【００５５】
また、実施の形態４のように、メモリとロジックを混載した半導体装置において、一定電位に固定されたメタルパターンをメモリとロジック双方の上層部に形成することで、メモリセル内部でのソフトエラーの発生頻度を低減することができ、メモリブロックの上層を配線層として有効に利用することができる。
【００５６】
また、所望の位置への固定電位の供給をＣＡＤによる自動処理を通じて容易に実現することが出来るとともに、電磁波ノイズがロジック部から外部に放射されるのを防ぐことができる。
【００５７】
また、アルミパターンの上層に形成した配線層から発生するノイズを、このアルミパターンが遮断するために、ノイズに対してより安定した動作を実現することができる。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施の形態１の構成を示すブロック図
【図２】本発明の実施の形態１，２のメモリセルブロックの構成を示すブロック図
【図３】本発明の実施の形態１の構成を示す断面図
【図４】本発明の実施の形態３のメモリセルブロックの構成を示すブロック図
【図５】本発明の実施の形態４の構成を示すブロック図
【図６】本発明の実施の形態４のメモリセルブロックの構成を示すブロック図
【符号の説明】
【００５９】
１  半導体装置
２  ＤＲＡＭブロック
３  ロジック回路ブロック
４  パッド群
５  メモリセルアレイ部
６  ローデコーダ部
７  カラムデコーダ部
８  メモリ制御回路部
９  リードアンプ部
１０  アルミパターン
１１  半導体基板
１２  素子分離領域
１３  拡散層
１４（ａ）  ＤＲＡＭのワードライン
１４（ｂ）  ＤＲＡＭ部のゲート電極
１４（ｃ）  ロジック部のゲート電極
１６  ＤＲＡＭメモリセルのセルプレート
１７  ＤＲＡＭメモリセルのストレージノード
１８（ａ）  ＤＲＡＭのビットライン
１８（ｂ）  ロジック部の第１層アルミ配線
１９（ａ）  ＤＲＡＭ部の第２層アルミ配線
１９（ｂ）  ロジック部の第２層アルミ配線
２０（ｂ）  ロジック部の第３層アルミ配線
２０（ｄ）  ロジック部の第３層アルミ配線
２１（ａ）  アルミパターン
２１（ｂ）  ロジック部の第４層メタル配線
２１（ｃ）  アルミパターン
２１（ｄ）  平板状アルミパターン
２２（ｃ）  ＤＲＡＭ部の第５層アルミ配線
２２（ｄ）  ＤＲＡＭ部の第５層アルミ配線
２３  パッケージ樹脂
２４  コンタクト
２８  アルミパターン
２９  コンタクト
３０  第５層アルミ配線
【図１】
2005033230.tif 000003
【図２】
2005033230.tif 000004
【図３】
2005033230.tif 000005
【図４】
2005033230.tif 000006
【図５】
2005033230.tif 000007
【図６】
2005033230.tif 000008