(57)【要約】【課題】組み込み自己テストに適した信号観測方法および信号観測装置の提供【解決手段】  本発明の信号保持方法は、繰り返し信号を参照信号とレベル比較し、前記繰り返し信号の所定の時間位置における前記比較の結果を保持する。また、本発明のアナログ・ディジタル変換方法は、繰り返し信号を参照信号とレベル比較し、前記繰り返し信号の所定の時間位置における前記比較の結果を保持し、保持された前記比較結果を判定して前記参照電圧を調整する。【選択図】図１
2005249690.tif 000002
【特許請求の範囲】
【請求項１】
繰り返し信号を保持する方法であって、
前記繰り返し信号と参照信号とをレベル比較するステップと、
前記繰り返し信号の所定の時間位置における前記比較結果を保持するステップと、
を含むことを特徴とする信号保持方法。
【請求項２】
繰り返し信号を保持する方法であって、
前記繰り返し信号と参照信号とをレベル比較し、比較結果として論理信号を発生するステップと、
前記繰り返し信号の所定の時間位置における前記論理信号を保持するステップと、
を含むことを特徴とする信号保持方法。
【請求項３】
繰り返し信号を保持する方法であって、
前記繰り返し信号と参照信号との差信号を生成するステップと、
前記繰り返し信号の所定の時間位置における前記差信号を保持するステップと、
を含むことを特徴とする信号保持方法。
【請求項４】
前記繰り返し信号の所定の時間位置であって前記保持時とは絶対時間が異なる時間位置において、前記繰り返し信号をアナログ・ディジタル変換し、該変換結果をディジタル・アナログ変換することにより前記参照信号を生成するステップを、
さらに含むことを特徴とする請求項１乃至請求項３のいずれかに記載の信号保持方法。
【請求項５】
繰り返し信号を保持する装置であって、
前記繰り返し信号と参照信号とをレベル比較する手段と、
前記繰り返し信号の所定の時間位置における前記比較結果を保持する手段と、
を含むことを特徴とする信号保持装置。
【請求項６】
繰り返し信号を保持する装置であって、
前記繰り返し信号と参照信号とをレベル比較し、比較結果として論理信号を発生する手段と、
前記繰り返し信号の所定の時間位置における前記論理信号を保持する手段と、
を含むことを特徴とする信号保持装置。
【請求項７】
繰り返し信号を保持する装置であって、
前記繰り返し信号と参照信号との差信号を生成する手段と、
前記繰り返し信号の所定の時間位置における前記差信号を保持する手段と、
を含むことを特徴とする信号保持装置。
【請求項８】
前記繰り返し信号の所定の時間位置であって前記保持時とは絶対時間が異なる時間位置において、前記繰り返し信号をアナログ・ディジタル変換し、該変換結果をディジタル・アナログ変換することにより前記参照信号を生成する手段を、
さらに含むことを特徴とする請求項５乃至請求項７のいずれかに記載の信号保持装置。
【請求項９】
入力信号をアナログ・ディジタル変換する方法であって、
参照信号を発生するステップと、
前記被測定信号の所定の時間位置における、前記入力信号と前記参照信号との比較結果に基づき、前記参照信号の出力レベルを調整するステップと、
を含むことを特徴とするアナログ・ディジタル変換方法。
【請求項１０】
入力信号をアナログ・ディジタル変換する方法であって、
ディジタル・データをディジタル・アナログ変換することにより参照信号を発生するステップと、
該参照信号を前記被測定物に出力するステップと、
前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記ディジタル・データを変更することにより前記参照信号の出力レベルを調整するステップと、
を含むことを特徴とするアナログ・ディジタル変換方法。
【請求項１１】
前記比較結果は、前記被測定信号と前記参照信号との差信号である、ことを特徴とする請求項９または請求項１０に記載のアナログ・ディジタル変換方法。
【請求項１２】
前記比較結果は、前記被測定信号と前記参照信号との大小を示す論理信号である、ことを特徴とする請求項９または請求項１０に記載のアナログ・ディジタル変換方法。
【請求項１３】
前記出力レベル調整ステップは、前記被測定物から出力される前記比較結果を逐次比較近似論理より判定してディジタル・データを変更する、
ことを特徴とする請求項９乃至請求項１２のいずれかに記載のアナログ・ディジタル変換方法。
【請求項１４】
入力信号をアナログ・ディジタル変換する装置であって、
参照信号を発生する手段と、
前記被測定信号の所定の時間位置における、前記入力信号と前記参照信号との比較結果に基づき、前記参照信号の出力レベルを調整する手段と、
を備えることを特徴とするアナログ・ディジタル変換装置。
【請求項１５】
入力信号をアナログ・ディジタル変換する装置であって、
ディジタル・データをディジタル・アナログ変換することにより参照信号を発生する手段と、
該参照信号を前記被測定物に出力する手段と、
前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記ディジタル・データを変更することにより前記参照信号の出力レベルを調整する手段と、
を備えることを特徴とするアナログ・ディジタル変換装置。
【請求項１６】
前記比較結果は、前記被測定信号と前記参照信号との差信号である、ことを特徴とする請求項１４または請求項１５に記載のアナログ・ディジタル変換装置。
【請求項１７】
前記比較結果は、前記被測定信号と前記参照信号との大小を示す論理信号である、ことを特徴とする請求項１４または請求項１５に記載のアナログ・ディジタル変換装置。
【請求項１８】
前記出力レベル調整手段は、前記被測定物から出力される前記比較結果を逐次比較近似論理より判定してディジタル・データを変更する、
ことを特徴とする請求項１４乃至請求項１７のいずれかに記載のアナログ・ディジタル変換装置。
【請求項１９】
複数のアナログ・ディジタル変換部を備えるパイプライン型アナログ・ディジタル変換装置であって、
前記アナログ・ディジタル変換部は、パイプラインの幹線と具備するアナログ・ディジタル変換器との間に信号保持手段を備える、
ことを特徴とするアナログ・ディジタル変換装置。
【請求項２０】
複数のアナログ・ディジタル変換部を備えるパイプライン型アナログ・ディジタル変換装置であって、
前記アナログ・ディジタル変換部は、
前記アナログ・ディジタル変換部に入力される信号を保持する手段と、
前記保持手段の出力信号をアナログ・ディジタル変換する手段と、
前記アナログ・ディジタル変換手段の変換結果をディジタル・アナログ変換する手段と、
前記入力信号と前記ディジタル・アナログ変換手段の出力信号との差信号を発生する手段と、
を具備する、ことを特徴とするアナログ・ディジタル変換装置。
【請求項２１】
繰り返し信号の所定の時間位置を示す信号を発生する手段を備えることを特徴とする請求項１４乃至請求項２０のいずれかに記載のアナログ・ディジタル変換装置。
【請求項２２】
被測定物内部の被測定信号を観測するための方法であって、
参照信号を発生するステップと、
該参照信号を前記被測定物に出力するステップと、
前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記参照信号の出力レベルを調整するステップと、
を含むことを特徴とする信号観測方法。
【請求項２３】
被測定物内部の被測定信号を観測するため方法であって、
ディジタル・データをディジタル・アナログ変換することにより参照信号を発生するステップと、
該参照信号を前記被測定物に出力するステップと、
前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記ディジタル・データを変更することにより前記参照信号の出力レベルを調整するステップと、
を含むことを特徴とする信号観測方法。
【請求項２４】
前記比較結果は、前記被測定信号と前記参照信号との差信号である、ことを特徴とする請求項２２または請求項２３に記載の信号観測方法。
【請求項２５】
前記比較結果は、前記被測定信号と前記参照信号との大小を示す論理信号である、ことを特徴とする請求項２２または請求項２３に記載の信号観測方法。
【請求項２６】
前記出力レベル調整ステップは、前記被測定物から出力される前記比較結果を逐次比較近似論理より判定してディジタル・データを変更する、
ことを特徴とする請求項２２乃至請求項２５のいずれかに記載の信号観測方法。
【請求項２７】
前記比較結果は、前記被測定信号の所定の時間位置における比較結果であることを特徴とする請求項２２乃至請求項２６のいずれかに記載の信号観測方法。
【請求項２８】
被測定物内部の被測定信号を観測するための装置であって、
参照信号を発生する手段と、
該参照信号を前記被測定物に出力する手段と、
前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記参照信号の出力レベルを調整する手段と、
を備えることを特徴とする信号観測装置。
【請求項２９】
被測定物内部の被測定信号を観測するため方法であって、
ディジタル・データをディジタル・アナログ変換することにより参照信号を発生する手段と、
該参照信号を前記被測定物に出力する手段と、
前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記ディジタル・データを変更することにより前記参照信号の出力レベルを調整する手段と、
を備えることを特徴とする信号観測装置。
【請求項３０】
前記比較結果は、前記被測定信号と前記参照信号との差信号である、ことを特徴とする請求項２８または請求項２９に記載の信号観測装置。
【請求項３１】
前記比較結果は、前記被測定信号と前記参照信号との大小を示す論理信号である、ことを特徴とする請求項２８または請求項２９に記載の信号観測装置。
【請求項３２】
前記出力レベル調整手段は、前記被測定物から出力される前記比較結果を逐次比較近似論理より判定してディジタル・データを変更する、
ことを特徴とする請求項２８乃至請求項３１のいずれかに記載の信号観測装置。
【請求項３３】
前記比較結果は、前記被測定信号の所定の時間位置における比較結果であることを特徴とする請求項２８乃至請求項３２のいずれかに記載の信号観測装置。
【請求項３４】
繰り返し信号の所定の時間位置を示す信号を発生する手段を備えることを特徴とする請求項２８乃至請求項３３のいずれかに記載の信号観測装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、被測定物内の被測定信号を観測する技術に関する。
【背景技術】
【０００２】
携帯電話機や無線ＬＡＮアダプタなどの無線機器は、内部に高周波アナログ混載ＬＳＩが搭載されている。従来、高周波アナログ混載ＬＳＩは、半導体テスタまたはオシロスコープもしくはスペクトラム・アナライザなどの試験装置を用いて試験されていた（例えば、特許文献１を参照。）。
【０００３】
【特許文献１】実用新案登録第３０７１０９９号公報（第６頁、図２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
高周波アナログ混載ＬＳＩは、年々、大規模化し、また、高速化している。その一方で、高周波アナログ混載ＬＳＩの機能および性能に見合った測定資源を導入することが、難しくなってきている。高周波アナログ混載ＬＳＩが高速化するほど、すなわち、ＬＳＩから出力される信号の周波数が高くなるほど、被測定信号の減衰や歪みなど信号劣化の問題が顕著になる。その結果、ＬＳＩと試験装置との間の伝送経路や試験装置は、高価なものとなる。また、ループバック法などによる容易化された試験は、コストが低いものの、要求される仕様の試験を実施することができないという問題がある。
【０００５】
本発明は、上記の課題を解決するために、組み込み自己テスト（ＢＩＳＴ）に適した、被測定信号を観測するための方法および装置を提供することを目的とする。最近の高周波アナログ混載ＬＳＩはＣＭＯＳプロセスで設計されるので、ＬＳＩ内での信号保持が困難になっている。そこで、本発明は、組み込み自己テスト（ＢＩＳＴ）に適した、ＬＳＩ内で信号保持が容易な信号観測方法および信号観測装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上記の目的を達成するためになされたものである。すなわち、本第一の発明は、繰り返し信号を保持する方法であって、前記繰り返し信号と参照信号とをレベル比較するステップと、前記繰り返し信号の所定の時間位置における前記比較結果を保持するステップとを含むことを特徴とするものである。
【０００７】
また、本第二の発明は、繰り返し信号を保持する方法であって、前記繰り返し信号と参照信号とをレベル比較し、比較結果として論理信号を発生するステップと、前記繰り返し信号の所定の時間位置における前記論理信号を保持するステップとを含むことを特徴とするものである。
【０００８】
さらに、本第三の発明は、繰り返し信号を保持する方法であって、前記繰り返し信号と参照信号との差信号を生成するステップと、前記繰り返し信号の所定の時間位置における前記差信号を保持するステップとを含むことを特徴とするものである。
【０００９】
またさらに、本第四の発明は、入力信号をアナログ・ディジタル変換する方法であって、参照信号を発生するステップと、前記被測定信号の所定の時間位置における、前記入力信号と前記参照信号との比較結果に基づき、前記参照信号の出力レベルを調整するステップとを含むことを特徴とするものである。
【００１０】
また、本第五の発明は、入力信号をアナログ・ディジタル変換する方法であって、ディジタル・データをディジタル・アナログ変換することにより参照信号を発生するステップと、該参照信号を前記被測定物に出力するステップと、前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記ディジタル・データを変更することにより前記参照信号の出力レベルを調整するステップとを含むことを特徴とするものである。
【００１１】
さらに、本第六の発明は、被測定物内部の被測定信号を観測するための方法であって、参照信号を発生するステップと、該参照信号を前記被測定物に出力するステップと、前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記参照信号の出力レベルを調整するステップとを含むことを特徴とするものである。
【００１２】
またさらに、本第七の発明は、被測定物内部の被測定信号を観測するため方法であって、ディジタル・データをディジタル・アナログ変換することにより参照信号を発生するステップと、該参照信号を前記被測定物に出力するステップと、前記被測定物から出力される、前記被測定信号と前記参照信号との比較結果に基づき、前記ディジタル・データを変更することにより前記参照信号の出力レベルを調整するステップとを含むことを特徴とするものである。
【００１３】
さらに、本第八の発明は、複数のアナログ・ディジタル変換部を備えるパイプライン型アナログ・ディジタル変換装置であって、前記アナログ・ディジタル変換部は、パイプラインの幹線と具備するアナログ・ディジタル変換器との間に信号保持手段を備えることを特徴とするものである。
【００１４】
またさらに、本第九の発明は、複数のアナログ・ディジタル変換部を備えるパイプライン型アナログ・ディジタル変換装置であって、前記アナログ・ディジタル変換部は、前記アナログ・ディジタル変換部に入力される信号を保持する手段と、前記保持手段の出力信号をアナログ・ディジタル変換する手段と、前記アナログ・ディジタル変換手段の変換結果をディジタル・アナログ変換する手段と、前記入力信号と前記ディジタル・アナログ変換手段の出力信号との差信号を発生する手段とを具備することを特徴とするものである。
【発明の効果】
【００１５】
本発明によれば、アナログ・ディジタル変換において、ホールド回路に要求されるレベル精度が、全体的に要求される精度に比べて緩和される。これにより、ＬＳＩ内に信号保持回路を組み込むことが容易になる。その結果、ＢＩＳＴに適した信号観測方法および信号観測装置が提供される。
【発明を実施するための最良の形態】
【００１６】
本発明の実施の形態を、添付の図面を参照しながら、以下に説明する。本発明の第一の実施形態は、集積回路に組み込まれた逐次比較近似型のアナログ・ディジタル変換装置である。本発明の第一の実施形態であるアナログ・ディジタル変換装置１００のブロック図を図１に示す。図１において、アナログ・ディジタル変換装置１００は、以下のように構成される。
【００１７】
すなわち、アナログ・ディジタル変換装置１００は、ＰＧとして示されるパルス発生器１０と、遅延器２１と、比較器１１０と、フリップ・フロップ１２０と、逐次比較近似論理回路である逐次比較近似レジスタ１３０と、ディジタル・アナログ変換器１４０とを備える。また、アナログ・ディジタル変換装置１００は、被測定信号Ｖｉｎが入力される。本発明の全ての実施形態において、被測定信号Ｖｉｎは、正弦波信号とする。被測定信号Ｖｉｎは、繰り返し信号であれば、他の種類の信号であっても良い。以下、逐次比較近似レジスタをＳＡＲ、ディジタル・アナログ変換器をＤＡＣ、フリップ・フロップをＦＦと、それぞれ称する。パルス発生器１０は、入力信号が所定の条件を満たした時から所定の時間だけずれた時間位置でパルスを発生する装置である。パルス発生器１０の出力信号ＣＬＫは、ＦＦ１２０と、遅延時間Ｔ１を有する遅延器２１を介してＳＡＲ１３０とに供給される。ＦＦ１２０およびＳＡＲ１３０は、出力信号ＣＬＫの立ち上がりエッジに応答して動作する。なお、遅延時間Ｔ１は、ＦＦ１２０の伝搬遅延の影響をなくすために、該伝搬遅延時間以上に設定される。比較器１１０には、被測定信号ＶｉｎとＤＡＣ１４０の出力信号Ｖｒｅｆとが入力される。また、比較器１１０は、比較結果Ｃｏｕｔ１をＦＦ１２０に出力する。ＦＦ１２０は、保持したデータをＳＡＲ１３０に出力する。一般的な逐次比較近似型アナログ・ディジタル変換器の場合、ＳＡＲは、比較器の出力端と直結されている。以下、アナログ・ディジタル変換器をＡＤＣと称する。ＳＡＲ１３０は、データバス３０を介して、ＤＡＣ１４０とデータ出力端Ｄｏｕｔ１とにデータを出力する。ＳＡＲ１３０から出力されるデータは、被測定信号Ｖｉｎをアナログ・ディジタル変換した結果である。本実施形態では、ＳＡＲ１３０のレジスタ長（分解能）、ＤＡＣ１４０の分解能、および、データバス３０の幅は、それぞれ４ビットとする。実際には、それらは、４ビット以外であっても良い。例えば、それらは、１２ビットでも良い。ＤＡＣ１４０の出力レベル範囲は、被測定信号Ｖｉｎの振幅範囲を含む。
【００１８】
次に、パルス発生器１０の動作を説明し、その後で、アナログ・ディジタル変換装置１００の動作について説明する。
【００１９】
まず、パルス発生器１０の内部構成および動作を説明するために、図２を参照する。図２は、パルス発生器のブロック図である。図２において、パルス発生器１０は、Ｒａｍｐとして示されるランプ信号発生器１１と、ＤＡＣ１２と、比較器１３とを備える。ランプ信号発生器１１は、入力信号である被測定信号Ｖｉｎの立ち上がり時のゼロクロスに応答して、ランプ波形を発生する。ランプ波形は、被測定信号Ｖｉｎの１周期以上にわたる傾斜を有する。比較器１３は、ランプ信号発生器１１の出力信号ＲｏｕｔとＤＡＣ１２の出力信号Ｓｏｕｔとをレベル比較し、比較結果ＣＬＫを出力する。出力信号Ｒｏｕｔのレベルが出力信号Ｓｏｕｔのレベルよりも小さい場合、比較器１３の出力信号は論理レベル“Ｌ”である。また、出力信号Ｒｏｕｔのレベルが出力信号Ｓｏｕｔのレベルよりも大きい場合、比較器１３の出力信号は論理レベル“Ｈ”である。
【００２０】
次に、図３を参照する。図３は、図２における被測定信号Ｖｉｎ、出力信号Ｓｏｕｔ、出力信号Ｒｏｕｔ、および、出力信号Ｃｏｕｔ１のそれぞれの経時変化を示す図である。図３において、横軸は時間であり、縦軸は振幅または論理レベルである。図３において、パルスは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置で発生している。このΔｔは、ＤＡＣ１２に与えるディジタル値により制御される。ＤＡＣ１２は、与えられるディジタル値によって出力信号レベルが変化する。従って、ＤＡＣ１２に与えるディジタル値を制御することにより、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間だけずれた時間位置でパルスを発生させることができるのである。パルス発生器１０の出力信号は、標本化やアナログ・ディジタル変換のためのタイミング・パルスとして用いられる。このタイミング・パルスは、サンプリング・パルスまたはサンプリング・クロックとも称される。
【００２１】
なお、パルス発生器１０は、入力信号が所定の条件を満たした時から所定の時間だけずれた時間位置でパルスを発生するような装置であれば良い。従って、パルス発生器１０は、図２に示した構成に限定されず、他の技術によって実現されても良い。例えば、シーケンシャルサンプリングに関連する技術を応用して、図２に示した構成とは異なる構成を有するパルス発生器１０を実現することができる。
【００２２】
次に、アナログ・ディジタル変換装置１００の動作について説明する。ここで、図１を参照する。比較器１１０は、被測定信号ＶｉｎとＤＡＣ１４０が出力する参照信号Ｖｒｅｆとをレベル比較して、比較結果Ｃｏｕｔ１を出力する。比較結果Ｃｏｕｔ１は、論理レベル“Ｈ”または“Ｌ”として出力される。ＦＦ１２０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、比較器１１０の出力信号Ｃｏｕｔ１、すなわち、比較結果を保持する。ＦＦ１２０は、保持した比較結果をＳＡＲ１３０へ出力する。ＳＡＲ１３０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、ＦＦ１２０の出力信号Ｆｏｕｔを判定して、新たなデータを出力する。この時、ＳＡＲ１３０は、内部レジスタの内容を更新する。ＤＡＣ１４０は、ＳＡＲ１３０が出力する新たなデータに基づき、新たな参照信号Ｖｒｅｆを出力する。
【００２３】
ところで、従来のアナログ・ディジタル変換装置は、比較器の前に信号保持手段であるトラック・アンド・ホールド回路が設けられている。以下、トラック・アンド・ホールド機能を有する素子または回路または装置を、Ｔ＆Ｈと称する。一方、本発明のアナログ・ディジタル変換装置１００において、被測定信号Ｖｉｎは、比較器１１０に直接入力されている。それゆえ、比較器１１０の出力信号Ｃｏｕｔ１には、規則的な信号安定期がない。この問題を解消するために、ＦＦ１２０は、サンプリング・パルスＣＬＫに応答して出力信号Ｃｏｕｔ１を保持する。これにより、出力信号Ｃｏｕｔ１は、被測定信号Ｖｉｎの所定の時間位置で保持される。被測定信号Ｖｉｎは繰り返し信号であるので、出力信号Ｃｏｕｔ１が被測定信号Ｖｉｎの同じ時間位置で保持される限り、毎回同じ値が保持される。アナログ・ディジタル変換装置１００は、この効果を利用して逐次比較近似を行う。
【００２４】
次に、図４を参照する。図４は、図１における被測定信号Ｖｉｎ、サンプリング・パルスＣＬＫ、参照信号Ｖｒｅｆ、出力信号Ｃｏｕｔ１、および、出力信号Ｆｏｕｔのそれぞれの経時変化を示す図である。図４において、横軸は時間であり、縦軸は振幅または論理レベルである。さらに、グラフの左端の時間において、ＳＡＲ１３０の出力データは“１０００”であり、ＤＡＣ１４０の出力信号レベルは、ゼロであるとする。なお、データ内容を示すビット列は、左端が最上位ビットを表し、右端が最下位ビットを表す。サンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置で発生している。そのΔｔだけずれた時間位置における被測定信号Ｖｉｎの瞬時値は、０．９７５であるとする。
【００２５】
図４において最初の、つまり左から１番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は０．９７５であり、参照信号Ｖｒｅｆはゼロである。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１００”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．５になる。
次の、つまり左から２番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．５である。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１０”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．７５になる。
さらに次の、つまり、左から３番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．７５である。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１１”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．８７５になる。
またさらに次の、つまり、左から４番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．８７５である。従って、出力信号Ｃｏｕｔ１の論理レベルは“Ｈ”であり、ＦＦ１２０により保持される論理レベルも“Ｈ”である。ここで、アナログ・ディジタル変換が終了する。なお、次のアナログ・ディジタル変換を開始する時、ＳＡＲ１３０は、内部レジスタを初期化し、出力データを“１０００”にする。
【００２６】
以上、説明したように、アナログ・ディジタル変換装置１００において、比較器１１０の比較結果Ｃｏｕｔ１を被測定信号Ｖｉｎの所定の時間位置で保持するようすれば、比較結果Ｃｏｕｔ１を保持する手段１２０に要求されるレベル精度は１ビットにまで緩和され、かつ、従来と同様に逐次比較近似型のアナログ・ディジタル変換を実施することができる。
【００２７】
さて、図４を見て明らかなように、比較器１１０は、高速な動作が要求される。被測定信号Ｖｉｎの周波数は１ＧＨｚ以上であることを想定しているので、比較器１１０は、比較動作が不完全になる可能性がある。この問題を解決するアナログ・ディジタル変換装置を、本発明の第二の実施形態として、以下に説明する。
【００２８】
本発明の第二の実施形態は、同様に、集積回路に組み込まれた逐次比較近似型のアナログ・ディジタル変換装置である。本発明の第二の実施形態であるアナログ・ディジタル変換装置２００のブロック図を図５に示す。図５において、図１と同一の構成要素は、同一の参照番号を付して、詳細な説明を省略する。図５において、アナログ・ディジタル変換装置２００は、以下のように構成される。
【００２９】
すなわち、アナログ・ディジタル変換装置２００は、図１に示すアナログ・ディジタル変換装置１００において、比較器１１０とＦＦ１２０とを、差動増幅器２１０とトラック・アンド・ホールド回路２２０と比較器２５０とに置き換えたものである。
【００３０】
パルス発生器１０の出力信号であるサンプリング・パルスＣＬＫは、Ｔ＆Ｈ２２０と、遅延時間Ｔ２を有する遅延器２２を介してＳＡＲ１３０に供給される。Ｔ＆Ｈ２２０は、サンプリング・パルスＣＬＫの論理レベルに応答して動作する。また、ＳＡＲ１３０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して動作する。なお、遅延時間Ｔ２は、Ｔ＆Ｈ２２０と比較器２５０との総伝搬遅延の影響をなくすために、該伝搬遅延時間以上に設定される。差動増幅器２１０には、被測定信号ＶｉｎとＤＡＣ１４０の出力信号である参照信号Ｖｒｅｆとが入力される。また、差動増幅器２１０は、入力される２信号の差信号をＴ＆Ｈ２２０に出力する。Ｔ＆Ｈ２２０は、保持した差信号を比較器２５０に出力する。比較器２５０は、比較結果Ｃｏｕｔ２をＳＡＲ１３０に出力する。
【００３１】
差動増幅器２１０は、差動入力−差動出力型の増幅器である。差動増幅器２１０は、例えば、図６に示すような構成を有する。すなわち、差動増幅器２１０は、ドレイン負荷抵抗器Ｒ１を有するトランジスタＴｒ１とドレイン負荷抵抗器Ｒ１を有するトランジスタＴｒ１とがソース結合されて、さらに、それらのトランジスタのソースが電流源に接続された典型的な差動増幅器である。図において、Ｖｄｄは正電源であり、Ｖｓｓは負電源である。それぞれのトランジスタのゲートは差動増幅器２１０の入力部を構成し、それぞれのトランジスタのドレインは差動増幅器２１０の出力部を構成する。また、ドレイン負荷抵抗器Ｒ１およびＲ２の抵抗値は、１キロオーム程度である。この値は、差動増幅器２１０に後続する装置の入力容量と増幅する信号周波数とにより変化する。さらに、差動増幅器２１０の増幅率は、１以上の正の値に限定されず、任意の値である。なお、差動増幅器２１０は、入力される２信号の差を増幅する機能を有していればよく、上記の構成に限定されない。本明細書に記載される他の差動増幅器についても、特に記載のない限り、図６に示した構成を有するものとする。また、本明細書に記載される差動増幅器は、少なくとも２つの入力信号の差信号を出力するものであれば良いので、図６以外の構成を有するものであっても良い。
【００３２】
Ｔ＆Ｈ２２０は、２チャンネルのトラック・アンド・ホールド回路であって、互いに独立した２つの入力信号を同時に保持し、それぞれの保持結果を独立して出力する。例えば、Ｔ＆Ｈ２２０は、図７に示すような構成を有する。すなわち、Ｔ＆Ｈ２２０は、入力信号Ｔｉｎ１をオン／オフするスイッチＳＷ１と、入力信号Ｔｉｎ１のレベルを保持するコンデンサＣ１と、入力信号Ｔｉｎ２をオン／オフするスイッチＳＷ２と、入力信号Ｔｉｎ２のレベルを保持するコンデンサＣ２とを備える。スイッチＳＷ１およびＳＷ２は、入力されるサンプリング・パルスＣＬＫに応答して動作する。コンデンサＣ１およびＣ１はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。なお、図において、Ｖｓｓは負電源である。
【００３３】
また、Ｔ＆Ｈ２２０は、図７に示す構成を有する場合、トラック期間中は、入力される信号を後続の回路や装置にほぼそのまま伝達してしまう。そのような信号の漏れを後続の回路や装置が嫌う場合、図８に示すようなマスタ／スレーブ型トラック・アンド・ホールド回路でＴ＆Ｈ２２０を構成すれば良い。図８において、Ｔ＆Ｈ２２０は、入力信号Ｔｉｎ３をオン／オフするスイッチＳＷ３と、入力信号Ｔｉｎ３のレベルを保持するコンデンサＣ３と、入力信号Ｔｉｎ４をオン／オフするスイッチＳＷ４と、入力信号Ｔｉｎ４のレベルを保持するコンデンサＣ４と、スイッチＳＷ３から出力される中間信号Ｔｍ３をオン／オフするスイッチＳＷ５と、中間信号Ｔｍ３のレベルを保持するコンデンサＣ５と、スイッチＳＷ４から出力される中間信号Ｔｍ４をオン／オフするスイッチＳＷ６と、中間信号Ｔｍ４のレベルを保持するコンデンサＣ６と、バッファＢｕｆ１と、インバータＩＮＶ１とを備える。スイッチＳＷ３、ＳＷ４、ＳＷ５およびＳＷ６は、サンプリング・パルスＣＬＫに応答して動作する。サンプリング・パルスＣＬＫは、バッファＢｕｆ１を介してスイッチＳＷ３およびＳＷ４に、インバータＩＮＶ１を介してＳＷ５およびＳＷ６に、それぞれ供給される。また、コンデンサＣ３、Ｃ４、Ｃ５およびＣ６はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。なお、図において、Ｖｓｓは負電源である。
【００３４】
次に、アナログ・ディジタル変換装置２００の動作について説明する。ここで、図５を参照する。差動増幅器２１０は、被測定信号ＶｉｎとＤＡＣ１４０が出力する参照信号Ｖｒｅｆとの差信号を増幅して、Ｔ＆Ｈ２２０へ出力する。Ｔ＆Ｈ２２０は、サンプリング・パルスＣＬＫの論理レベルに応答して、差動増幅器２１０の差動出力信号を保持する。比較器２５０は、保持された差動信号の正信号と負信号とをレベル比較して、比較結果Ｃｏｕｔ２を出力する。比較器２５０の比較結果Ｃｏｕｔ２は、論理レベル“Ｈ”または“Ｌ”として出力される。保持された正信号レベルが、保持された負信号レベルよりも大きい場合は、論理レベル“Ｈ”が出力される。また、保持された負信号レベルが、保持された正信号レベルよりも大きい場合は、論理レベル“Ｌ”が出力される。
ＳＡＲ１３０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、比較器２５０の出力信号Ｃｏｕｔ２を判定して、新たなデータを出力する。この時、ＳＡＲ１３０は、内部レジスタの内容を更新する。ＤＡＣ１４０は、ＳＡＲ１３０が出力する新たなデータに基づき、新たな参照信号Ｖｒｅｆを出力する。
【００３５】
さて、差動増幅器２１０の出力信号には、規則的な信号安定期がない。この問題を解消するために、Ｔ＆Ｈ２２０は、サンプリング・パルスＣＬＫに応答して差動増幅器２１０の出力信号を保持する。これにより、差動増幅器２１０の出力信号は、被測定信号Ｖｉｎの所定の時間位置で保持される。被測定信号Ｖｉｎは繰り返し信号であるので、差動増幅器２１０の出力信号が被測定信号Ｖｉｎの同じ時間位置で保持される限り、毎回同じ値が保持される。アナログ・ディジタル変換装置２００は、この効果を利用して逐次比較近似を行う。
【００３６】
次に、図９を参照する。図９は、図５における被測定信号Ｖｉｎ、サンプリング・パルスＣＬＫ、参照信号Ｖｒｅｆ、差動増幅器２１０の正出力信号Ａｏｕｔ１＋、および、出力信号Ｃｏｕｔ２のそれぞれの経時変化を示す図である。図９において、横軸は時間であり、縦軸は振幅または論理レベルである。また、グラフの左端の時間において、ＳＡＲ１３０の出力データは“１０００”であり、ＤＡＣ１４０の出力信号レベルは、ゼロであるとする。なお、データ内容を示すビット列は、左端が最上位ビットを表し、右端が最下位ビットを表す。サンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置で発生している。そのΔｔだけずれた時間位置における被測定信号Ｖｉｎの瞬時値は、０．９７５であるとする。
【００３７】
図９において最初の、つまり左から１番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は０．９７５であり、参照信号Ｖｒｅｆはゼロであり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．９７５である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１００”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．５になる。
次の、つまり左から２番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．５であり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．４７５である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１０”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．７５になる。
さらに次の、つまり、左から３番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．７５であり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．２２５である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。その結果、ＳＡＲ１３０の出力データは“１１１１”になり、ＤＡＣ１４０から出力される参照信号Ｖｒｅｆは０．８７５になる。
またさらに次の、つまり、左から４番目のサンプリング・パルスＣＬＫの立ち上がりエッジがある時間において、被測定信号Ｖｉｎの瞬時値は同様に０．９７５であり、参照信号Ｖｒｅｆは０．８７５であり、差動増幅器２１０の正出力信号Ａｏｕｔ１＋は０．１である。従って、出力信号Ｃｏｕｔ２の論理レベルは“Ｈ”である。ここで、アナログ・ディジタル変換が終了する。なお、次のアナログ・ディジタル変換を開始する時、ＳＡＲ１３０は、内部レジスタを初期化し、出力データを“１０００”にする。
【００３８】
以上、説明したように、アナログ・ディジタル変換装置２００において、比較器２５０に入力される信号はＴ＆Ｈ２２０により保持されたものであるので、第一の実施形態のアナログ・ディジタル変換装置１００における比較器１１０に比べて、比較器２５０に要求される動作速度が緩和されている。また、比較器２５０は、比較的低速に動作しても良いので、入力信号に対する感度を向上させることが容易になる。さらに、アナログ・ディジタル変換装置２００において、差動増幅器２１０の出力信号を被測定信号Ｖｉｎの所定の時間位置で保持するようすれば、差動増幅器２１０の出力信号を保持する手段２２０に要求されるレベル精度は１ビットにまで緩和され、かつ、従来と同様に逐次比較近似型のアナログ・ディジタル変換を実施することができる。
【００３９】
第一の実施形態および第二の実施形態によれば、被測定信号Ｖｉｎに対する相対的な時間位置が同じであれば、その時間位置のそれぞれが絶対的には異なる時間位置であったとしても、それらの時間位置で保持される値は全て同じになる。この事は、全体的にアナログ・ディジタル変換に要求される精度を複数のＴ＆Ｈで分担させる場合にも適用できる。ここで、そのような実施形態を第三の実施形態として説明する。
【００４０】
本発明の第三の実施形態は、集積回路に組み込まれた、パイプライン接続された複数のアナログ・ディジタル変換部を備えるアナログ・ディジタル変換装置である。本発明の第三の実施形態であるアナログ・ディジタル変換装置３００のブロック図を図１０に示す。図１０において、アナログ・ディジタル変換装置３００は、以下のように構成される。
【００４１】
すなわち、アナログ・ディジタル変換装置３００は、信号入力と信号出力とを有するｎ個のアナログ・ディジタル変換部ＳＴＧｎ（ただし、ｎは１以上の正の整数）と、信号入力を有するアナログ・ディジタル変換部ＳＴＧ０と、パルス発生器１０とを備える。アナログ・ディジタル変換部ＳＴＧｎ、および、アナログ・ディジタル変換部ＳＴＧ０は、パイプライン接続されている。アナログ・ディジタル変換装置１００は、被測定信号Ｖｉｎが入力される。パルス発生器１０は、図１に示したものと同一の装置である。パルス発生器１０の出力信号ＣＬＫは、アナログ・ディジタル変換部ＳＴＧｎ、および、アナログ・ディジタル変換部ＳＴＧ０に供給される。パルス発生器１０の出力信号であるサンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置で発生するパルスである。
【００４２】
アナログ・ディジタル変換部ＳＴＧｎは、Ｔ＆Ｈｎと、ＡＤＣｎと、ＤＡＣｎと、減算器ＳＵＭｎと、増幅器ＡＭＰｎとを備える。サンプリング・パルスＣＬＫは、Ｔ＆Ｈｎと、遅延器τｎを介してＡＤＣｎとに供給される。Ｔ＆Ｈｎは、サンプリング・パルスＣＬＫに応答して、入力信号ＶＳｎを保持する装置である。ＡＤＣｎは、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、Ｔ＆Ｈｎの出力信号ＶＴｎをアナログ・ディジタル変換する装置である。ＤＡＣｎは、ＡＤＣの変換結果であるディジタル・データをディジタル・アナログ変換する装置である。減算器ＳＵＭは、入力信号ＶＳｎからＤＡＣｎの変換結果である参照信号ＶＲｎを減算する装置である。増幅器ＡＭＰｎは、減算器ＳＵＭｎの出力信号を増幅する装置である。増幅器ＡＭＰｎの出力信号ＶＤｎは、アナログ・ディジタル変換部ＳＴＧｎの出力信号でもある。遅延器τｎは、Ｔ＆Ｈｎの伝搬遅延の影響をなくすために該伝搬遅延時間以上の遅延を入力信号に付加する。ＡＤＣｎとＤＡＣｎとデータ出力端ＤＯｎとはデータ・バスＤＢｎで接続される。データ・バスＤＢｎの幅は、１ビット以上である。また、ＡＤＣｎの分解能およびＤＡＣｎの分解能は、等しく、１ビット以上である。上述の通り、ｎは１以上の正の整数である。従って、例えば、アナログ・ディジタル変換部ＳＴＧ１は、Ｔ＆Ｈ１と、ＡＤＣ１と、ＤＡＣ１と、減算器ＳＵＭ１と、増幅器ＡＭＰ１と、遅延器τ１と、データ・バスＤＢ１と、データ出力端ＤＯ１とを備える。アナログ・ディジタル変換部ＳＴＧｎの出力信号ＶＤｎは、後段のアナログ・ディジタル変換部ＳＴＧｎ−１に入力される。
【００４３】
アナログ・ディジタル変換部ＳＴＧ０は、Ｔ＆Ｈ０と、ＡＤＣ０と、データ出力端ＤＯ０とを備える。サンプリング・パルスＣＬＫは、Ｔ＆Ｈ０と、遅延器τ０を介してＡＤＣ０とに供給される。Ｔ＆Ｈ０は、サンプリング・パルスＣＬＫに応答して、入力信号ＶＳ０を保持する装置である。ＡＤＣ０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して、Ｔ＆Ｈ０の出力信号ＶＴ０をアナログ・ディジタル変換する装置である。遅延器τ０は、Ｔ＆Ｈ０の伝搬遅延の影響を排除するために該伝搬遅延時間以上の遅延を入力信号に付加する。ＡＤＣ０とデータ出力端ＤＯ０とはデータ・バスＤＢ０で接続される。データ・バスＤＢ０の幅は、１ビット以上である。また、ＡＤＣ０は、１ビット以上である。
【００４４】
データ出力端ＤＯｎから出力されるディジタル・データ、および、データ出力端ＤＯ０から出力されるディジタル・データは、接続順に連結されて１つのディジタル・データを形成する。連結ディジタル・データは、アナログ・ディジタル変換装置３００による被測定信号Ｖｉｎのアナログ・ディジタル変換の結果である。
【００４５】
Ｔ＆ＨｎおよびＴ＆Ｈ０は、１チャンネルのトラック・アンド・ホールド回路である。例えば、Ｔ＆ＨｎおよびＴ＆Ｈ０は、図１１に示すような構成を有する。すなわち、Ｔ＆ＨｎおよびＴ＆Ｈ０のそれぞれは、入力信号Ｔｉｎ５をオン／オフするスイッチＳＷ７と、入力信号Ｔｉｎ５のレベルを保持するコンデンサＣ７とを備える。スイッチＳＷ７は、入力されるサンプリング・パルスＣＬＫに応答して動作する。コンデンサＣ７はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。
【００４６】
また、Ｔ＆ＨｎおよびＴ＆Ｈ０は、図１１に示す構成を有する場合、トラック期間中は、入力される信号を後続の回路や装置にほぼそのまま伝達してしまう。そのような信号の漏れを後続の回路や装置が嫌う場合、図１２に示すようなマスタ／スレーブ型トラック・アンド・ホールド回路でＴ＆ＨｎおよびＴ＆Ｈ０を構成すれば良い。図１２において、Ｔ＆ＨｎおよびＴ＆Ｈ０のそれぞれは、入力信号Ｔｉｎ６をオン／オフするスイッチＳＷ８と、入力信号Ｔｉｎ６のレベルを保持するコンデンサＣ８と、スイッチＳＷ８から出力される中間信号Ｔｍ６をオン／オフするスイッチＳＷ９と、中間信号Ｔｍ６のレベルを保持するコンデンサＣ９と、バッファＢｕｆ２と、インバータＩＮＶ２とを備える。スイッチＳＷ８およびＳＷ９は、サンプリング・パルスＣＬＫに応答して動作する。サンプリング・パルスＣＬＫは、バッファＢｕｆ２を介してスイッチＳＷ８に、インバータＩＮＶ２を介してＳＷ９に、それぞれ供給される。また、コンデンサＣ８およびＣ９はＬＳＩ内に作られることから、それらの容量は、せいぜい１ピコファラド以下であることが想定される。
【００４７】
また、Ｔ＆ＨｎおよびＴ＆Ｈ０に差動信号が入力される場合、Ｔ＆ＨｎおよびＴ＆Ｈ０は、図７または図８に示す構成を採用すれば良い。
【００４８】
次に、図１０を参照しながら、アナログ・ディジタル変換装置３００の動作について説明する。
初段のアナログ・ディジタル変換部ＳＴＧｎにおいて、Ｔ＆Ｈｎは、サンプリング・パルスＣＬＫに応答して、入力信号ＶＳｎを保持する。続いて、ＡＤＣｎは、Ｔ＆Ｈｎの出力信号ＶＴｎをアナログ・ディジタル変換する。ＡＤＣｎのアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣｎからＤＡＣｎとデータ出力端ＤＯｎとに出力される。ＤＡＣｎは、与えられるディジタル・データに基づいて信号ＶＲｎを出力する。
次段のアナログ・ディジタル変換部ＳＴＧｎ−１において、Ｔ＆Ｈｎ−１は、サンプリング・パルスＣＬＫに応答して、入力信号ＶＳｎ−１を保持する。続いて、ＡＤＣｎ−１は、Ｔ＆Ｈｎ−１の出力信号ＶＴｎ−１をアナログ・ディジタル変換する。ＡＤＣｎ−１のアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣｎ−１からＤＡＣｎ−１とデータ出力端ＤＯｎ−１とに出力される。ＤＡＣｎ−１は、与えられるディジタル・データに基づいて信号ＶＲｎ−１を出力する。変換対象となる出力信号ＶＴｎ−１は、ＡＤＣｎのアナログ・ディジタル変換完了後に保持された入力信号ＶＳｎ−１である。もし、ＡＤＣｎ−１の変換処理がサンプリング・パルスＣＬＫの１周期以上の時間を要する場合、ＡＤＣｎ−１の変換処理期間中、Ｔ＆Ｈｎ−１の出力信号ＶＴｎ−１は一定でなければならない。それゆえ、ＡＤＣｎ−１の変換処理期間中にＴ＆Ｈｎ−１の出力信号ＶＴｎ−１を一定に保つのに必要とされる期間中、少なくともＤＡＣｎの出力信号ＶＲｎは一定に保たれる。
さらに続く後段においても、アナログ・ディジタル変換部ＳＴＧ１に至るまで、同様の処理が実施される。
最後段であるアナログ・ディジタル変換部ＳＴＧ０において、Ｔ＆Ｈ０は、サンプリング・パルスＣＬＫに応答して、入力信号ＶＳ０を保持する。続いて、ＡＤＣ０は、Ｔ＆Ｈ０の出力信号ＶＴ０をアナログ・ディジタル変換する。ＡＤＣ０のアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣ０からＤＡＣ０とデータ出力端ＤＯ０とに出力される。ＤＡＣｎは、与えられるディジタル・データに基づいて信号ＶＲ０を出力する。変換対象となる出力信号ＶＴ０は、ＡＤＣ１のアナログ・ディジタル変換完了後に保持された入力信号ＶＳ０である。もし、ＡＤＣ０の変換処理がサンプリング・パルスＣＬＫの１周期以上の時間を要する場合、ＡＤＣ０の変換処理期間中、Ｔ＆Ｈ０の出力信号ＶＴ０は一定でなければならない。それゆえ、ＡＤＣ０の変換処理期間中にＴ＆Ｈ０の出力信号ＶＴ０を一定に保つのに必要とされる期間中、少なくともＤＡＣ１の出力信号ＶＲ１は一定に保たれる。
ＡＤＣ０の変換処理が完了した後、データ出力端ＤＯｎからＤＯ１およびＤＯ０のそれぞれから得られるディジタル・データを結合して、アナログ・ディジタル変換装置３００の変換結果を生成する。データ出力端ＤＯｎから得られるディジタル・データは、最上位に割り当てられる。また、データ出力端ＤＯ０から得られるディジタル・データは、最下位に割り当てられる。中間位については、データ出力端ＤＯｎ−１からＤＯ１のそれぞれから得られるディジタル・データが順番に割り当てられる。なお、データ出力端ＤＯｎからＤＯ１およびＤＯ０のそれぞれから得られるディジタル・データは、同じΔｔに関連するものである。すなわち、それらのディジタル・データは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置で、出力信号ＶＴｎからＶＴ１およびＶＴ０のそれぞれをアナログ・ディジタル変換したものである。
【００４９】
以上の説明から明らかなように、Ｔ＆Ｈｎ−１からＴ＆Ｈ１の全てをパイプラインの幹線と各ＡＤＣの入力端との間に配置し、被測定信号Ｖｉｎの所定の時間位置Δｔで、差信号ＶＤｎを１段階下位のＴ＆Ｈｎ−１により保持するようにしているので、アナログ・ディジタル変換装置３００に要求されるレベル精度を複数のＴ＆Ｈと複数のＡＤＣで分担することができる。例えば、Ｔ＆Ｈｎに要求されるレベル精度はＡＤＣｎの分解能以上であれば良い。また、Ｔ＆Ｈｎ−１からＴ＆Ｈ１およびＴ＆Ｈ０のそれぞれについても同様である。念のため述べておくと、パイプラインの幹線とは、各アナログ・ディジタル変換部を貫通する信号線である。さらに別の言い方をすれば、パイプラインの幹線とは、ＡＤＣおよびＤＡＣを経由しないアナログ信号線である。
【００５０】
次に、ｎ＝１の場合の、すなわち、２段構成時のアナログ・ディジタル変換装置３００の例を、第四の実施形態として以下に説明する。本発明の第四の実施形態であるアナログ・ディジタル変換装置４００は、前段のアナログ・ディジタル変換部ＳＴＧ１と前段のアナログ・ディジタル変換部ＳＴＧ０とからなる。また、アナログ・ディジタル変換装置５００は、アナログ・ディジタル変換部ＳＴＧ１を逐次比較近似型ＡＤＣで構成する。
【００５１】
ここで、図１３を参照する。図１３は、本発明の第四の実施形態である、集積回路に組み込まれたアナログ・ディジタル変換装置４００のブロック図である。アナログ・ディジタル変換装置４００は、アナログ・ディジタル変換装置２００を含む。従って、図１３において、図５と同一の構成要素は、同一の参照番号を付して、詳細な説明を省略する。図１３において、アナログ・ディジタル変換装置４００は、以下のように構成される。
【００５２】
すなわち、アナログ・ディジタル変換装置４００は、パルス発生器１０と、遅延器２２と、差動増幅器２１０とトラック・アンド・ホールド回路２２０と比較器２５０、ＳＡＲ４３０と、ＤＡＣ１４０と、遅延器２３と、差動増幅器４１０と、Ｔ＆Ｈ４２０と、ＡＤＣ４６０と、コントローラ４９０とを備える。アナログ・ディジタル変換装置４００は、被測定信号Ｖｉｎが入力される。パルス発生器１０が出力するサンプリング・パルスＣＬＫは、Ｔ＆Ｈ２２０と、Ｔ＆Ｈ４２０と、遅延器２２を介してＳＡＲ４３０と、遅延器２３を介してＡＤＣ４６０とに供給される。サンプリング・パルスＣＬＫは、被測定信号Ｖｉｎの立ち上がり時のゼロクロスからΔｔだけずれた時間位置でパルスが発生している。遅延器２２は、Ｔ＆Ｈ２２０の伝搬遅延の影響をなくすために、該伝搬遅延時間以上の遅延を入力信号に付加する。また、遅延器２３は、Ｔ＆Ｈ４２０の伝搬遅延の影響をなくすために、該伝搬遅延時間以上の遅延を入力信号に付加する。Ｔ＆Ｈ２２０およびＴ＆Ｈ４２０は、サンプリング・パルスＣＬＫに応答して、それぞれの入力信号を保持する。また、ＳＡＲ４３０およびＡＤＣ４６０は、サンプリング・パルスＣＬＫの立ち上がりエッジに応答して動作する。Ｔ＆Ｈ４２０は、差動増幅器４１０の出力信号ＶＤを保持する。差動増幅器４１０には、ＤＡＣ１４０の出力信号である参照信号Ｖｒｅｆとが入力される。ＡＤＣ４６０には、Ｔ＆Ｈ４２０が保持した信号が入力される。ＡＤＣ４６０は、データバス３１を介して、データ出力端Ｄｏｕｔ２に変換データを出力する。ＳＡＲ４３０は、ＳＡＲ１３０に対して、ＳＡＲ４３０の動作状況を知らせるためのステータス信号ＳＴ１を送信する機能と、ＳＡＲ４３０の動作を外部制御させるための制御信号ＥＮ１を受信する機能とを加えてものである。また、ＡＤＣ４６０は、ＡＤＣ４６０の動作状況を知らせるためのステータス信号ＳＴ２を送信する機能と、ＡＤＣ４６０の動作を外部制御させるための制御信号ＥＮ２を受信する機能とを有する。コントローラ４９０は、ステータス信号ＳＴ１およびステータス信号ＳＴ２を受信し、ならびに、制御信号ＥＮ１および制御信号ＥＮ２を送信することにより、ＳＡＲ４３０およびＡＤＣ４６０の動作を制御する装置である。本実施形態において、ＳＡＲ４３０のレジスタ長（分解能）、ＤＡＣ１４０の分解能、および、データバス３０の幅は、それぞれ４ビットとする。実際には、それらは、４ビット以外であっても良い。ＡＤＣ４６０の分解能、および、データバス３１の幅は、それぞれ６ビットとする。実際には、それらは、６ビット以外であっても良い。
【００５３】
次に、アナログ・ディジタル変換装置３００の動作について説明する。
まず、コントローラ４９０は、制御信号ＥＮ２を出力して、上位４ビットのアナログ・ディジタル変換をＳＡＲ４３０に実施させる。この時、ＡＤＣ４６０は、コントローラ４９０から出力される制御信号ＥＮ１により待機状態にある。ＳＡＲ４３０は、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置における被測定信号Ｖｉｎのを実質的にアナログ・ディジタル変換し、変換結果としてディジタル・データをＤＡＣ１４０とデータ出力端Ｄｏｕｔ１とに出力する。ＤＡＣ１４０は、与えられるディジタル・データに基づいて信号Ｖｒｅｆを出力する。出力信号Ｖｒｅｆは、図１０におけるＶＲ１に相当する。ＳＡＲ４３０によるアナログ・ディジタル変換については、第二の実施形態の説明のとおりである。ＳＡＲ４３０は、アナログ・ディジタル変換が完了すると、ステータス信号ＳＴ１を出力して、コントローラ４９０に変換完了を知らせる。すると、コントローラ４９０は、制御信号ＥＮ１を出力して、ＳＡＲ４３０を待機状態にする。続けて、コントローラ４９０は、制御信号ＥＮ２を出力して、下位６ビットのアナログ・ディジタル変換をＡＤＣ４６０に実施させる。
ＡＤＣ４６０は、Ｔ＆Ｈ４２０の出力信号ＶＨをアナログ・ディジタル変換する。変換対象となる出力信号ＶＨは、ＳＡＲ４３０によるアナログ・ディジタル変換後であってＤＡＣ１４０の出力信号Ｖｒｅｆが安定した後に保持された差動増幅器４１０の出力信号ＶＤである。ＡＤＣ４６０のアナログ・ディジタル変換後、変換結果としてディジタル・データが、ＡＤＣ４６０からデータ出力端Ｄｏｕｔ２に出力される。なお、ＡＤＣ４６０の変換処理がサンプリング・パルスＣＬＫの１周期以上の時間を要する場合、Ｔ＆Ｈ４２０の出力信号ＶＨは、ＡＤＣ４６０の変換処理期間中、一定でなければならない。従って、ＡＤＣ４６０の変換処理期間中にＴ＆Ｈ４２０の出力信号ＶＨを一定に保つのに必要とされる期間中、少なくともＤＡＣ１４０の出力信号Ｖｒｅｆは一定に保たれる。ＡＤＣ４６０は、アナログ・ディジタル変換が完了すると、ステータス信号ＳＴ２を出力して、コントローラ４９０に変換完了を知らせる。すると、コントローラ４９０は、所定の時間、ＡＤＣ４６０も待機状態にする。コントローラ４９０は、所定の時間が経過した後、制御信号ＥＮ１を出力して、上位４ビットのアナログ・ディジタル変換をＡＤＣ４６０に再び実施させる。以上の動作が、コントローラ４９０によって繰り返される。
また、ＳＡＲ４３０およびＡＤＣ４６０が待機状態である間に、データ出力端Ｄｏｕｔ１から得られるＳＡＲ４３０の変換結果を上位４ビットとし、データ出力端Ｄｏｕｔ２から得られるＡＤＣ４６０の変換結果を下位６ビットとする１０ビットのデータを得る。この１０ビットのデータがアナログ・ディジタル変換装置４００の変換結果となる。なお、ＳＡＲ４３０の変換結果とＡＤＣ４６０の変換結果は、同じΔｔに関連するものである。すなわち、ＳＡＲ４３０の変換結果とＡＤＣ４６０の変換結果は、被測定信号Ｖｉｎの立ち上がり時のゼロクロスから任意の時間Δｔだけずれた時間位置で保持されたＴ＆Ｈ２２０およびＴ＆Ｈ４２０の出力信号に基づくものである。
【００５４】
アナログ・ディジタル変換装置３００と同様に、アナログ・ディジタル変換装置４００に要求されるレベル精度を上位のＴ＆Ｈ２２０と下位のＴ＆Ｈ４２０とで分担することができる。
【００５５】
ところで、差動増幅器２１０と差動増幅器４１０とは共通化する事ができる。同様に、Ｔ＆Ｈ２２０とＴ＆Ｈ４２０とは共通化する事ができる。それらの共通化を実施した場合、図１３に示すアナログ・ディジタル変換装置４００は、図１４のように変更される。図１４において、図１３と同一の構成要素は、同一の参照番号を付されている。図１４に示すアナログ・ディジタル変換装置５００を、本発明の第五の実施形態とする。アナログ・ディジタル変換装置５００の動作は、アナログ・ディジタル変換装置４００とほぼ同じである。アナログ・ディジタル変換装置４００の動作説明において、Ｔ＆Ｈ２２０をＴ＆Ｈ４２０に、差動増幅器４１０を差動増幅器２１０に、それぞれ読み替えれば良い。アナログ・ディジタル変換装置５００は、アナログ・ディジタル変換装置４００に比べて、回路規模の点で有利である。
【００５６】
以上の説明から明らかなように、Ｔ＆Ｈ４２０に要求されるレベル精度はＡＤＣ４６０の分解能以上であれば良い。また、アナログ・ディジタル変換装置５００において、上位のアナログ・ディジタル変換を担当するＳＡＲ４３０の変換結果に基づいて生成される信号Ｖｒｅｆと被測定信号Ｖｉｎとの差信号が、被測定信号Ｖｉｎの所定の時間位置ΔｔでＴ＆Ｈ４２０により保持される。これにより、アナログ・ディジタル変換装置５００に備えられるＴ＆ＨはＴ＆Ｈ４２０のみであるにもかかわらず、Ｔ＆Ｈ４２０に要求されるレベル精度は、Ｔ＆Ｈ４２０に後続する複数のアナログ・ディジタル変換手段のうち最も高い分解能を有するアナログ・ディジタル変換手段４６０の分解能以上であれば良く、アナログ・ディジタル変換装置５００に要求されるレベル精度以上である必要がない。
【００５７】
以上に説明した第一、第二、第三、第四、および、第五の実施形態のアナログ・ディジタル変換装置は、装置全体が集積回路に組み込まれたものとして説明してきた。ＢＩＳＴにおいて、テスト装置が集積回路に組み込み可能であることの他に、集積回路内に構築するテスト関連回路の占有領域を小さくしたいという要求がある。そこで、集積回路内の占有領域をできるだけ小さくした実施形態について、以下に説明する。
【００５８】
本発明の第六の実施形態は、第二の実施形態のアナログ・ディジタル変換装置２００の一部を集積回路内に組み込み、残りを集積回路に外部接続される装置に実装したものである。すなわち、第六の実施形態は、トラック・アンド・ホールド部が組み込まれた集積回路１１００と、アナログ・ディジタル変換部が実装された試験装置１２００とで構成されるテストシステム１０００である。ここで、テストシステム１０００のブロック図を図１５に示す。図１５において、集積回路１１００は、差動増幅器２１０と、トラック・アンド・ホールド回路２２０と、比較器２５０とを備える。Ｔ＆Ｈ２２０は、マスタ／スレーブ型のトラック・アンド・ホールド回路である。試験装置１２００は、集積回路１１００内部の被測定信号Ｖｉｎを観測するための装置であって、パルス発生器１０と、遅延器２２と、ＳＡＲ１３０と、ＤＡＣ１４０とを備える。テストシステム１０００の動作は、アナログ・ディジタル変換装置２００と同じである。図１５を見て明らかなように、集積回路１１００と試験装置１２００との間でやりとりされる、被測定信号Ｖｉｎに関する信号Ｃｏｕｔ２およびＶｒｅｆは、少なくともサンプリング・パルスＣＬＫの１周期内において、直流とみなせる。直流信号は、高周波信号に比べて、高精度な取り扱いが容易である。従って、試験装置１２００は、被測定信号Ｖｉｎの高精度なアナログ・ディジタル変換のために高価な部品を備える必要がなくなる。また、差動増幅器２１０、せいぜい１ビット精度のトラック・アンド・ホールド回路２２０、および、比較的低速な比較器２５０は、ＣＭＯＳプロセスにおいても容易に作られる。なお、比較器２５０は、集積回路１１００ではなく、試験装置１２００に備えられるようにしても良い。
【００５９】
本発明の第七の実施形態は、第三の実施形態のアナログ・ディジタル変換装置３００の一部を集積回路内に組み込み、残りを集積回路に外部接続される装置に実装したものである。すなわち、第七の実施形態は、トラック・アンド・ホールド部が組み込まれた集積回路２１００と、アナログ・ディジタル変換部が実装された試験装置２２００とで構成されるテストシステム２０００である。ここで、テストシステム２０００のブロック図を図１６に示す。図１６において、集積回路２１００は、Ｔ＆ＨｎからＴ＆Ｈ１およびＴ＆Ｈ０と、減算器ＳＵＭｎから減算器ＳＵＭ１および減算器ＳＵＭ０と、増幅器ＡＭＰｎから増幅器ＡＭＰ１および増幅器ＡＭＰ０とを備える。Ｔ＆ＨｎからＴ＆Ｈ１およびＴ＆Ｈ０は、マスタ／スレーブ型のトラック・アンド・ホールド回路である。試験装置２２００は、集積回路２１００内部の被測定信号Ｖｉｎを観測するための装置であって、パルス発生器１０と、ＡＤＣｎからＡＤＣ１およびＡＤＣ０と、ＤＡＣｎからＤＡＣ１およびＤＡＣ０と、遅延器τｎから遅延器τ１および遅延器τ０とを備える。テストシステム２０００の動作は、アナログ・ディジタル変換装置３００と同じである。図１６を見て明らかなように、集積回路２１００と試験装置２２００との間でやりとりされる、被測定信号Ｖｉｎに関する信号ＶＴｎからＶＴ１およびＶＴ０、ならびに、信号ＶＲｎからＶＲ１およびＶＲ０は、少なくともサンプリング・パルスＣＬＫの１周期内において、直流とみなせる。従って、試験装置２２００は、被測定信号Ｖｉｎの高精度なアナログ・ディジタル変換のために高価な部品を備える必要がなくなる。また、Ｔ＆ＨｎからＴ＆Ｈ１およびＴ＆Ｈ０は、要求される精度を低くできるので、ＣＭＯＳプロセスにおいて容易に作られる。さらに、減算器ＳＵＭｎから減算器ＳＵＭ１および減算器ＳＵＭ０は、差動増幅器などが利用できるので、ＣＭＯＳプロセスにおいて容易に作られる。
【００６０】
本発明の第八の実施形態は、第五の実施形態のアナログ・ディジタル変換装置５００の一部を集積回路内に組み込み、残りを集積回路に外部接続される装置に実装したものである。すなわち、第八の実施形態は、トラック・アンド・ホールド部が組み込まれた集積回路３１００と、アナログ・ディジタル変換部が実装された試験装置３２００とで構成されるテストシステム３０００である。ここで、テストシステム３０００のブロック図を図１７に示す。図１７において、集積回路３１００は、差動増幅器２１０と、トラック・アンド・ホールド回路４２０と、比較器２５０と、シングルエンド正出力型の差動増幅器６００とを備える。Ｔ＆Ｈ４２０は、マスタ／スレーブ型のトラック・アンド・ホールド回路である。試験装置３２００は、集積回路３１００内部の被測定信号Ｖｉｎを観測するための装置であって、パルス発生器１０と、遅延器２２と、遅延器２３と、ＳＡＲ４３０と、ＤＡＣ１４０と、ＡＤＣ４６０と、コントローラ４９０とを備える。テストシステム３０００の動作は、アナログ・ディジタル変換装置５００と同じである。ここで、差動増幅器６００の出力信号をＡｏｕｔ２とする。図１７を見て明らかなように、集積回路３１００と試験装置３２００との間でやりとりされる、被測定信号Ｖｉｎに関する信号Ａｏｕｔ２、Ｃｏｕｔ２およびＶｒｅｆは、少なくともサンプリング・パルスＣＬＫの１周期内において、直流とみなせる。従って、試験装置３２００は、被測定信号Ｖｉｎの高精度なアナログ・ディジタル変換のために高価な部品を備える必要がなくなる。また、差動増幅器２１０および差動増幅器６００、比較的低速な比較器２５０、ならびに、比較的低精度のトラック・アンド・ホールド回路４２０は、ＣＭＯＳプロセスにおいても容易に作られる。
【００６１】
第六、第七、および、第八の実施形態において、パルス発生器１０は、図２に示す構成を有するものである。しかし、図２におけるランプ発生器への入力信号Ｖｉｎは、被測定信号Ｖｉｎだけでなく、被測定信号Ｖｉｎに同期した他の信号であれば良い。例えば、それぞれの実施形態における試験装置内で生成されるクロック信号であっても良い。試験対象である集積回路は、一般に、試験装置内で生成されるクロック信号が供給されて動作するので、その場合、試験装置内で生成されるクロック信号は被測定信号Ｖｉｎと同期がとれている。また、パルス発生器１０は、集積回路に備えられても良い。
【００６２】
以上に説明した本発明の実施形態において、Δｔを少しずつずらして、パルスの発生位置が、被測定信号の少なくとも１周期を掃引するようにすれば、被測定信号の全体的な波形が観測できる。
【００６３】
また、以上に説明した本発明の実施形態において、アナログ・ディジタル変換装置は、全部または一部が、試験対象とは異なる集積回路に組み込まれても良い。
【００６４】
さらに、以上に説明した本発明の実施形態において、Ｔ＆Ｈは、抵抗器とコンデンサとを用いた極めて単純な構成を有するものが例示されているが、ＯＰアンプなどを含む他の形式のＴ＆Ｈであっても良い。
【００６５】
またさらに、以上に説明した本発明の実施形態において、比較器の比較結果を保持するＦＦは、ラッチに代えることができる。
【００６６】
また、以上に説明した本発明の実施形態において、Ｔ＆Ｈは、サンプル・アンド・ホールド回路（Ｓ＆Ｈ）や他の信号保持手段に代えることができる。
【００６７】
さらに、以上に説明した本発明の実施形態において、比較器、および、比較器の比較結果を保持するＦＦは、ラッチコンパレータに代えることができる。
【００６８】
またさらに、以上に説明した本発明の実施形態において、差動出力の差動増幅器をシングルエンド出力に変える場合には、後続のＴ＆Ｈを図１１または図１２に示されるような１ｃｈ構成に変え、後続の比較器の負入力端をグランドに接続すれば良い。
【図面の簡単な説明】
【００６９】
【図１】本発明の第一の実施形態であるアナログ・ディジタル変換装置１００のブロック図である。
【図２】パルス発生器１０のブロック図である。
【図３】パルス発生器１０の動作を示すタイミングチャートである。
【図４】アナログ・ディジタル変換装置１００の動作を示すタイミングチャートである。
【図５】本発明の第二の実施形態であるアナログ・ディジタル変換装置２００のブロック図である。
【図６】差動増幅器２１０のブロック図である。
【図７】トラック・アンド・ホールド回路２２０のブロック図である。
【図８】トラック・アンド・ホールド回路２２０のブロック図である。
【図９】アナログ・ディジタル変換装置２００の動作を示すタイミングチャートである。
【図１０】本発明の第三の実施形態であるアナログ・ディジタル変換装置３００のブロック図である。
【図１１】Ｔ＆ＨｎおよびＴ＆Ｈ０のブロック図である。
【図１２】Ｔ＆ＨｎおよびＴ＆Ｈ０のブロック図である。
【図１３】本発明の第四の実施形態であるアナログ・ディジタル変換装置４００のブロック図である。
【図１４】本発明の第五の実施形態であるアナログ・ディジタル変換装置５００のブロック図である。
【図１５】本発明の第六の実施形態であるテストシステム１０００のブロック図である。
【図１６】本発明の第七の実施形態であるテストシステム２０００のブロック図である。
【図１７】本発明の第八の実施形態であるテストシステム３０００のブロック図である。
【符号の説明】
【００７０】
１０    パルス発生器
１１    ランプ信号発生器
１３    比較器
２１，２２，２３    遅延器
３０，３１    データバス
１００，２００，３００，４００，５００    アナログ・ディジタル変換装置
１１０，２５０，４１０    比較器
１２０    フリップ・フロップ
１３０，４３０    逐次比較近似レジスタ
１４０，３３０    ディジタル・アナログ変換器
２１０，６００    差動増幅器
２２０，４２０    トラック・アンド・ホールド回路
３２０，４６０  アナログ・ディジタル変換器
４９０    コントローラ
１０００，２０００，３０００    テストシステム
１１００，２１００，３１００    集積回路
１２００，２２００，３２００    試験装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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