(57)【要約】【課題】  ＦＥＴのしきい値Ｖthによる電圧損失を最小限とすることができ、これにより、従来のものより大きい電流をとることができるチャージポンプ回路を提供する。【解決手段】  入力端子１のクロックＣＬＫが電圧ＶDDの時は、サブ昇圧回路ＳＶから出力される電圧３ＶDDがＦＥＴ・Ｄ１を介してコンデンサＣ１へ加えられ、これによりコンデンサＣ１が３ＶDDに充電される。次に、クロックＣＬＫが接地レベルになると、コンデンサＣ１の一端が４ＶDDとなり、コンデンサＣ２がＦＥＴ・Ｄ２を介して電圧４ＶDDに充電される。次に、クロックＣＬＫが再び電圧ＶDDになると、コンデンサＣ２の一端が電圧５ＶDDとなり、コンデンサＣ３（図示略）がこの電圧５ＶDDに充電される。以下、上記の動作が繰り返される。【選択図】    図１
2005224015.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧を２倍以上昇圧して出力する昇圧回路と、
順方向に直列接続され、一端に前記昇圧回路の出力が加えられる第１〜第ｎ（ｎは正の整数）のダイオード素子と、
前記各ダイオード素子の接続点に各一端が接続されたｎ個のコンデンサと、
周期パルス及びその反転信号が、上記ｎ個のコンデンサーの偶数及び奇数にそれぞれ供給されることを特徴とするチャージポンプ回路。
【請求項２】
請求項１に記載のチャージポンプ回路において、前記ダイオード素子は、Ｎチャネルのゲートとドレインを接続したダイオード接続ＦＥＴを用い、且つ、そのしきい値がバックバイアスゼロではマイナス、バックバイアスが掛かった動作状態ではプラスになるように設定されていることを特徴とするチャージポンプ回路。
【請求項３】
第１、第２のコンデンサと、
入力端へ加えられるクロックパルスがハイ電圧のとき、前記第１のコンデンサをハイ電圧に充電する第一の充電回路と、
入力端へ加えられるクロックパルスがロー電圧のとき、前記第１のコンデンサの他端にハイ電圧を加える回路と、
入力端へ加えられるクロックパルスがロー電圧のとき、前記第１のコンデンサの一端に得られる電圧によって前記第２のコンデンサを充電する第２の充電回路と、
入力端へ加えられるクロックパルスがハイ電圧のとき、前記第２のコンデンサの他端にハイ電圧を加える回路とを具備し、
第２のコンデンサの２倍の電源電圧以上の昇圧電圧を出力することを特徴とする昇圧回路。
【請求項４】
ゲートが入力端子に接続され、ソースが接地されたＮチャネルＦＥＴと、
ゲートが前記入力端子に接続され、ドレインが出力端子に接続された第１のＰチャネルＦＥＴと、
前記入力端子の信号を反転して出力するインバータと、
ゲートが前記ＮチャネルＦＥＴのドレインおよび前記第１のＰチャネルＦＥＴのソースに接続され、ソースが電源端子に接続され、ドレインが出力端子に接続された第２のＰチャネルＦＥＴと、
前記インバータの出力端および前記出力端子の間に介挿されたコンデンサと、
を具備することを特徴とする昇圧回路。
【請求項５】
ゲートが入力端子に接続され、ソースが接地された第１のＮチャネルＦＥＴと、
ゲートが前記入力端子に接続され、ソースが前記第１のＮチャネルＦＥＴのドレインにに接続された第１のＰチャネルＦＥＴと、
前記入力端子の信号を反転して出力する第１のインバータと、
ゲートが前記第１のＮチャネルＦＥＴのドレインおよび前記第１のＰチャネルＦＥＴのソースに接続され、ソースが電源端子に接続され、ドレインが前記第１のＰチャネルＦＥＴのドレインに接続された第２のＰチャネルＦＥＴと、
前記第１のインバータの出力端および前記第２のＰチャネルＦＥＴのドレインの間に介挿されたコンデンサと、
ゲートが前記入力端子に接続されソースが前記第２のＰチャネルＦＥＴのドレインに接続された第３のＰチャネルＦＥＴと、
前記入力端子の信号を反転する第２のインバータと、
ゲートが前記第２のインバータの出力端に接続され、ソースが接地された第２のＮチャネルＦＥＴと、
ゲートが前記入力端子に接続され、ソースが接地された第３のＮチャネルＦＥＴと、
ゲートが前記第３のＰチャネルＦＥＴのドレインおよび前記第３のＮチャネルＦＥＴのドレインに接続され、ドレインが出力端子に接続された第４のＰチャネルＦＥＴと、
ゲートが前記第２のＮチャネルＦＥＴのドレインおよび前記第４のＰチャネルＦＥＴのソースに接続され、ソースが前記第２のＰチャネルＦＥＴのドレインに接続され、ドレインが前記出力端子に接続された第５のＰチャネルＦＥＴと、
前記入力端子の信号を増幅する増幅素子と、
前記増幅素子の出力端および前記出力端子の間に介挿されたコンデンサと、
を具備することを特徴とする昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、直流低電圧を昇圧して直流高電圧を生成するチャージポンプ回路および昇圧回路に関する。
【背景技術】
【０００２】
近年のＬＳＩ（大規模集積回路）においては、回路内部において３Ｖ、５Ｖ、１０Ｖというように多電源が要求される場合が多い。従来、このような多電源が要求される場合、ＬＳＩ外部において複数の電源を生成してＬＳＩへ供給するようになっていた。しかし、最近は、ＬＳＩへ供給する電源は１電源で、ＬＳＩ内部において多電源を生成することが要求される。
【０００３】
ＬＳＩ内部において、外部から供給される電源電圧ＶDDより高い電圧を生成する回路として、チャージポンプ回路が用いられる。図７は、従来のチャージポンプ回路の構成例を示す回路図である。この図において、符号１は波高値ＶDDでデューティ５０％のクロックパルスが供給される入力端子、２は電源電圧ＶDDが加えられる端子、Ｄ１〜ＤｎおよびＤoutはゲート−ドレインが接続され、ダイオードとして機能するＮチャネルＦＥＴ（電界効果トランジスタ）、Ｃ１〜Ｃｎはコンデンサ、３はインバータ、４は出力端子である。
【０００４】
このような構成において、例えば、ＦＥＴ・Ｄ１のしきい値をＶth（Ｄ１）とすると、入力端子１が電圧０（接地電位）の時はＦＥＴ・Ｄ１を介してコンデンサＣ１が電圧ＶDD−Vth（D１）に充電される。次に、入力端子１が電圧ＶDDになると、コンデンサＣ１の一端（ＦＥＴ・Ｄ１のソース側）が２ＶDD−Vth（Ｄ１）となり、また、インバータ３の出力が電圧０となる。これにより、コンデンサＣ２がＦＥＴ・Ｄ２を介して電圧２ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）に充電される。次に、入力端子１が再び電圧０、インバータ３の出力が電圧ＶDDになると、コンデンサＣ２の一端が電圧３ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）となり、コンデンサＣ３が電圧３ＶDD−Ｖth（Ｄ１）−Ｖth（Ｄ２）−Ｖth（Ｄ３）に充電される。以下、上記の動作が繰り返され、これにより、出力端子４の電圧ＶoutがＦＥＴおよびコンデンサからなるブロックの段数に応じた電圧まで昇圧される。この出力電圧を一般式で表すと、
Ｖout＝（ｎ＋１）（ＶDD−Vth）
となる。
【０００５】
ところで、近年、例えば携帯電話等においては、装置の小型化に伴い、電池も益々小型化され、この結果、電池の出力電圧も例えば従来は３Ｖ（ボルト）であったものが１Ｖとかなり低くなってきている。このため、上述したチャージポンプ回路によって、１Ｖの電源電圧を例えば１０Ｖまで昇圧しようとすると、図７におけるＦＥＴ・Ｄ１、Ｄ２・・・のシリーズ接続数が１０以上必要となる。しかし、ＦＥＴのシリーズ接続数が多くなると、ＦＥＴのしきい値Ｖthによる電圧損失が大きくなり、充分な電流をとることができなくなる問題が生じる。
【０００６】
この電圧損失による問題を解決する回路として、図８に示す４相クロックＣＬＫ１〜ＣＬＫ４を用いるチャージポンプ回路が知られている。図９にクロックパルスＣＬＫ１〜ＣＬＫ４の波形を示す。この回路によれば、ＦＥＴのしきい値Ｖthをキャンセルすることができるが、クロックパルスＣＬＫ１〜ＣＬＫ４の位相のタイミング調整が難しく、クロックパルスＣＬＫ１〜ＣＬＫ４の周波数をあまり高くすることができないため、出力電流を大きくとることができない。なお周知のように、チャージポンプ回路の出力電流はクロックパルスの周波数に比例する。
なお、従来技術文献として特許文献１が知られている。
【特許文献１】特開2002-208290号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は上記事情を考慮してなされたもので、その目的は、位相調整が難しい４相クロックを用いることなく、ＦＥＴのしきい値Ｖthによる電圧損失を最小限とすることができ、これにより、従来のものより大きい電流をとることができるチャージポンプ回路および昇圧回路を提供することにある。
【課題を解決するための手段】
【０００８】
この発明は上記の課題を解決するためになされたもので、請求項１に記載の発明は、電源電圧を２倍以上昇圧して出力する昇圧回路と、順方向に直列接続され、一端に前記昇圧回路の出力が加えられる第１〜第ｎ（ｎは正の整数）のダイオード素子と、前記各ダイオード素子の接続点に各一端が接続されたｎ個のコンデンサと、周期パルス及びその反転信号が、上記ｎ個のコンデンサーの偶数及び奇数にそれぞれ供給されることを特徴とするチャージポンプ回路である。
【０００９】
請求項２に記載の発明は、請求項１に記載のチャージポンプ回路において、前記ダイオード素子は、Ｎチャネルのゲートとドレインを接続したダイオード接続ＦＥＴを用い、且つ、そのしきい値がバックバイアスゼロではマイナス、バックバイアスが掛かった動作状態ではプラスになるように設定されていることを特徴とする。
【００１０】
請求項３に記載の発明は、第１、第２のコンデンサと、入力端へ加えられるクロックパルスがハイ電圧のとき、前記第１のコンデンサをハイ電圧に充電する第一の充電回路と、入力端へ加えられるクロックパルスがロー電圧のとき、前記第１のコンデンサの他端にハイ電圧を加える回路と、入力端へ加えられるクロックパルスがロー電圧のとき、前記第１のコンデンサの一端に得られる電圧によって前記第２のコンデンサを充電する第２の充電回路と、入力端へ加えられるクロックパルスがハイ電圧のとき、前記第２のコンデンサの他端にハイ電圧を加える回路とを具備し、第２のコンデンサの２倍の電源電圧以上の昇圧電圧を出力することを特徴とする昇圧回路である。
【００１１】
請求項４に記載の発明は、ゲートが入力端子に接続され、ソースが接地されたＮチャネルＦＥＴと、ゲートが前記入力端子に接続され、ドレインが出力端子に接続された第１のＰチャネルＦＥＴと、前記入力端子の信号を反転して出力するインバータと、ゲートが前記ＮチャネルＦＥＴのドレインおよび前記第１のＰチャネルＦＥＴのソースに接続され、ソースが電源端子に接続され、ドレインが出力端子に接続された第２のＰチャネルＦＥＴと、前記インバータの出力端および前記出力端子の間に介挿されたコンデンサとを具備することを特徴とする昇圧回路である。
【００１２】
請求項５に記載の発明は、ゲートが入力端子に接続され、ソースが接地された第１のＮチャネルＦＥＴと、ゲートが前記入力端子に接続され、ソースが前記第１のＮチャネルＦＥＴのドレインにに接続された第１のＰチャネルＦＥＴと、前記入力端子の信号を反転して出力する第１のインバータと、ゲートが前記第１のＮチャネルＦＥＴのドレインおよび前記第１のＰチャネルＦＥＴのソースに接続され、ソースが電源端子に接続され、ドレインが前記第１のＰチャネルＦＥＴのドレインに接続された第２のＰチャネルＦＥＴと、前記第１のインバータの出力端および前記第２のＰチャネルＦＥＴのドレインの間に介挿されたコンデンサと、ゲートが前記入力端子に接続されソースが前記第２のＰチャネルＦＥＴのドレインに接続された第３のＰチャネルＦＥＴと、前記入力端子の信号を反転する第２のインバータと、ゲートが前記第２のインバータの出力端に接続され、ソースが接地された第２のＮチャネルＦＥＴと、ゲートが前記入力端子に接続され、ソースが接地された第３のＮチャネルＦＥＴと、ゲートが前記第３のＰチャネルＦＥＴのドレインおよび前記第３のＮチャネルＦＥＴのドレインに接続され、ドレインが出力端子に接続された第４のＰチャネルＦＥＴと、ゲートが前記第２のＮチャネルＦＥＴのドレインおよび前記第４のＰチャネルＦＥＴのソースに接続され、ソースが前記第２のＰチャネルＦＥＴのドレインに接続され、ドレインが前記出力端子に接続された第５のＰチャネルＦＥＴと、前記入力端子の信号を増幅する増幅素子と、前記増幅素子の出力端および前記出力端子の間に介挿されたコンデンサとを具備することを特徴とする昇圧回路である。
【発明の効果】
【００１３】
この発明によれば、位相調整が難しい４相クロックを用いることなく、ＦＥＴのしきい値Ｖthによる電圧損失を最小限とすることができ、これにより、従来のものより大きい電流をとることができる効果が得られる。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照し、この発明の実施の形態について説明する。図１はこの発明の一実施の形態によるのチャージポンプ回路の構成を示す回路図であり、この図において、図７の回路各部に対応する部分には同一の符号が付してある。この図に示すチャージポンプ回路が図７に示す回路と異なる点は電源端子２とＦＥＴ・Ｄ１との間に電源電圧ＶDDを３倍に昇圧するサブ昇圧回路ＳＶが設けられている点である。
【００１５】
以下、まず、この実施形態によるチャージポンプ回路の基本的な考え方を説明する。ここで、本発明の動作を理解するために、トランジスタ（ＦＥＴ）のしきい値Ｖthのバックバイアス効果を確認しておく。図６はＮチャネルＭＯＳ  ＦＥＴの断面図であり、ゲート、ドレイン、ソース及び基盤には各々Ｖｇ、Ｖｄ、Ｖｓ、Ｖｂｓが入力される。チャネルの表面付近には、Ｖthを制御するための不純物がインプランテーションにより注入されており、この表面濃度Ｎｓにより、ＦＥＴのＶthが決まる。表面より深い領域では、元々の基盤濃度Ｎｂになる。一般に、ＮチャネルＦＥＴでは基盤濃度よりも表面濃度のほうが高く設定される。
【００１６】
ここで、一般的にしきい値Ｖthは以下の式で表される。
Ｖth＝φMS＋２φF−（Ｑss／Ｃox）
＋（ｔox／εox）√(２ｑεSiN)・√(ＶBS＋２φF)
ΦMS：Metal Work Function、φF：フェルミ準位、Ｑss ：表面電荷、Ｃox：酸化膜単位容量、ｔox：酸化膜圧、εox：酸化膜誘電率、ｑ：単位電荷、εSi：シリコンの誘電率、Ｎ：不純物濃度、ＶBS：バックバイアス電圧（基盤電圧）
【００１７】
この式によれば、しきい値vthは不純物濃度Ｎの平方根と、バックバイアスＶＢＳの平方根に比例する。図１０にはＮチャネルＦＥＴのＶGS−ＩDS特性を示している。バックバイアスＶBSをゼロからマイナスに振るとしきい値は高くなっていく。また、図１１には横軸にＶBSの平方根を、縦軸にＶthを表した、バックバイアス特性を示す。
バックバイアスが小さいときは高い表面濃度Ｎsに依存してしきい値の増加が大きいが、バックバイアスが大きくなり表面付近の空乏層が広がると図６で低い基盤濃度が支配的になるため、バックバイアスの依存性は小さくなり、一般的に、図１１で示す変曲点が現れる。
【００１８】
このような特性を持つＦＥＴをチャージポンプに使用する場合に、従来回路（図７）においては、ＦＥＴ・Ｄ１〜Ｄｎ、Ｄｏｕｔとしては、バックバイアス効果によるしきい値増加も考慮して、できるだけしきい値を小さくしたいが、例えばＶDD=１Ｖとすると、Ｄ１のＦＥＴはバックバイアスが１Ｖしか印加されず、しきい値の増加はわずかである。図４及び図５には、従来のＦＥＴと本発明使用のＦＥＴの一例を示す。従来ＦＥＴでは、バックバイアスゼロＶの状態で略０．２Ｖに設定すると、チャージポンプ回路の出力が４〜１０Ｖになるとバックバイアス効果でしきい値は略０．４Ｖ以上になり、電圧損失が大きくなる欠点を持っていた。一方、本発明使用のＦＥＴのように、例えばＶthを−０．１Ｖにすると、バックバイアス１Ｖ（ＶＤＤ=１Ｖ）では、しきい値が略ゼロ・Ｖとなる。従って、従来のチャージポンプ回路に単純に使用すると、ゲート電圧がゼロでもリーク電流が発生して、ダイオード接続において逆方向の電流が流れるため、動作不良を起こす。ダイオード特性を示すのには、少なくともしきい値Ｖthが正になる必要がある。
【００１９】
そこで、本実施形態においては、ＦＥＴ・Ｄ１の前段にサブ昇圧回路ＳＶを設け、これによりＦＥＴ・ＤＩ、Ｄ２等において、図５の本発明使用のＦＥＴ特性で示すように、３Ｖ以上の十分なバックバイアス効果が得られるように構成したものである。
【００２０】
以下、図１に示す実施形態について、図２、図３を参照して詳述する。
図２はサブ昇圧回路ＳＶの構成を示す回路図である。この図において、符号７はクロックパルスＣＬＫが入力される入力端、Ｉ１〜Ｉ４はインバータ、ＮＴＲ１〜ＮＴＲ３はＮチャネルＦＥＴ、ＰＴＲ１〜ＰＴＲ５はＰチャネルＦＥＴ、Ｃａ、Ｃｂはコンデンサ、ＬＳはレベルシフタ、８は出力端である。また、ＮＴＲ１、ＰＴＲ１、ＰＴＲ３、ＣａおよびＩ３から構成される回路は、ＶDD分を昇圧する回路１００を示している。
【００２１】
次に、このサブ昇圧回路ＳＶの動作を図３に示す波形図を参照して説明する。まず、クロックパルスＣＬＫ（図３（ａ）参照）がハイレベルＶDDになると、ＦＥＴ・ＮＴＲ１がオンとなり、これにより、ＦＥＴ・ＰＴＲ１がオンとなる。また、インバータＩ３の出力が接地レベルとなる。これにより、コンデンサＣａが電圧ＶDDに充電される。なお、この時、ＦＥＴ・ＰＴＲ３はオフ状態にある。次に、クロックパルスＣＬＫが接地レベルになると、ＦＥＴ・ＮＴＲ１がオフ、ＦＥＴ・ＰＴＲ３がオンとなる。ＦＥＴ・ＰＴＲ３がオンになると、コンデンサＣａの電圧ＶDDがこのＦＥＴ・ＰＴＲ３を介してＦＥＴ・ＰＴＲ１のゲートへ供給され、ＦＥＴ・ＰＴＲ１がオフとなる。
【００２２】
またこの時、インバータＩ３の出力電圧がＶDDとなる。この結果、コンデンサＣａの端子電圧ＮＶ２（図３（ｂ）参照）が２ＶDDとなり、この電圧がロスなくＦＥＴ・ＰＴＲ２のソースへ加えられる。この時、インバータＩ２の出力電圧がＶDDであり、この結果、ＦＥＴ・ＮＴＲ３がオン、ＦＥＴ・ＰＴＲ２がオン状態にある。また、インバータＩ４の出力電圧が接地レベルにある。これにより、コンデンサＣａの端子電圧２ＶDDによってコンデンサＣｂが２ＶDDまで充電される。
【００２３】
次に、クロックパルスＣＬＫが再びＶDDになると、上述した場合と同様にしてコンデンサＣａが電圧ＶDDに充電される。また、ＦＥＴ・ＮＴＲ３がオフ、ＦＥＴ・ＰＴＲ５がオフ、ＦＥＴ・ＮＴＲ２がオン、ＦＥＴ・ＰＴＲ４がオンとなり、この結果、ＦＥＴ・ＰＴＲ２がオフとなる。また、インバータＩ４の出力がＶDDとなり、この結果、コンデンサＣｂの端子電圧ＮＶ３（出力端子８；図３（ｃ））が３ＶDDとなる。以下、上記の動作が繰り返され、これにより、出力端８からクロックパルスＣＬＫに同期した波高値３ＶDDの昇圧電圧が出力される。
【００２４】
上述したサブ昇圧回路ＳＶによれば、シリーズ接続のダイオード（ダイオード接続のＦＥＴ）が用いられていないので、コンデンサＣａ、Ｃｂの充電電圧がロスなく次段へ伝達される。
【００２５】
次に、図１に示すチャージポンプ回路の動作を説明する。ＦＥＴ・Ｄ１〜ＦＥＴ・Ｄｎのしきい値は略ゼロＶに設定されるので、しきい値分の電圧降下はほぼないものとする。
まず、入力端子１のクロックパルスＣＬＫがハイレベル（電圧ＶDD）の時は、サブ昇圧回路ＳＶから出力される電圧３ＶDDがＦＥＴ・Ｄ１を介してコンデンサＣ１へ加えられ、これによりコンデンサＣ１が略３ＶDDに充電される（図３（ｄ）参照）。次に、入力端子１のクロックパルスＣＬＫが接地レベルになると、インバータ３の出力電圧がＶDDになり、コンデンサＣ１の一端（ＦＥＴ・Ｄ１のソース側）が４ＶDDとなり、これにより、コンデンサＣ２がＦＥＴ・Ｄ２を介して電圧４ＶDDに充電される。次に、入力端子１のクロックパルスＣＬＫが再びハイレベルになると、コンデンサＣ２の一端が電圧５ＶDDとなり、コンデンサＣ３（図示略）がこの電圧５ＶDDに充電される。以下、上記の動作が繰り返され、これにより、出力端子４の電圧がＦＥＴおよびコンデンサからなるブロックの段数に応じた電圧まで昇圧される。
【００２６】
このように、上記実施形態によれば、サブ昇圧回路ＳＶによって昇圧した電圧をＦＥＴ・Ｄ１へ加えているので、ＦＥＴ・Ｄ１におけるベース−ソース間電圧が昇圧した分高くなり、ＦＥＴ・Ｄ２、Ｄ３・・・のベース−ソース間電圧も勿論それ以上高くなり、この結果、ＦＥＴ・Ｄ１、Ｄ２・・・としてしきい値Ｖthが多少マイナスボルトのものを使用しても、バックバイアス効果によって逆方向の電荷の移動を最小限とすることができる。この結果、ＦＥＴによる電圧損失が少なく、しかも、電荷の逆方向移動に基づく特性劣化もないチャージポンプ回路を提供することができる。
【００２７】
また、図２に示すサブ昇圧回路ＳＶによれば、電圧ドロップによるロスがほとんど無く、効率よくクロックパルスを昇圧することができる。
【００２８】
図２のＶＤＤ分を昇圧する回路１００は、これ自体で、本発明の特徴を示している。回路１００を抜き出して図１２に示す。本発明の回路の特徴は、充電回路を従来困難であったＰチャネルで構成したもので、ＮチャネルＦＥＴ１個（ＮＴＲ１）、ＰチャネルＦＥＴ２個（ＰＴＲ１，ＰＴＲ３）、キャパシタＣａ，及びインバータI３で構成され、I３をＮチャネルＦＥＴ１個、ＰチャネルＦＥＴ１個とすると、合計５素子で構成される。一方、本発明者等が以前提案している特願2003-005868の図４には、このＶＤＤ分を昇圧する回路をＮチャネルＦＥＴで構成した実施形態が挙げられている。その回路を図１３に示す。回路は、ＮチャネルＦＥＴ・ＮＴＲ１０１、ＮＴＲ１０２、キャパシタＣ１０１，Ｃ１０２，インバータI１０１，I１０２及び１１０３で構成される。素子数としては、１０素子必要である。図１２が飛躍的に素子数を減らすことが出来た理由は、ＰチャネルＦＥＴ・ＰＴＲ３をスイッチング素子としてうまく利用できたことにある。図１２に示す、本発明のＶDD分を昇圧する回路を用いることにより、効率よい昇圧が行なわれ、面積縮小効果も期待できる。
【図面の簡単な説明】
【００２９】
【図１】この発明の一実施形態によるチャージポンプ回路の構成を示すブロック図である。
【図２】同実施形態におけるサブ昇圧回路ＳＶの構成を示す回路図である。
【図３】同実施形態の動作を説明するための波形図である。
【図４】同実施形態の基本的考え方を説明するためＦＥＴの特性図である。
【図５】同実施形態の基本的考え方を説明するためＦＥＴの特性図である。
【図６】ＦＥＴの基本的構造を示す断面図である。
【図７】従来のチャージポンプ回路の構成例を示す回路図である。
【図８】従来のチャージポンプ回路の他の構成例を示す回路図である。
【図９】図８の回路におけるクロックパルスの波形図である。
【図１０】ＦＥＴのバックゲート特性を示す特性図である。
【図１１】ＦＥＴのバックゲート特性を示す特性図である。
【図１２】本発明の他の実施形態による昇圧回路の構成を示す回路図である。
【図１３】ＶDD分を昇圧する回路をNチャネルＦＥＴで構成した例を示す図である。
【符号の説明】
【００３０】
Ｄ１〜Dｎ、Dout…ＦＥＴ
Ｃ１〜Ｃｎ、Ｃａ、Ｃｂ…コンデンサ
ＳＶ…サブ昇圧回路
Ｉ１〜Ｉ３…インバータ
ＮＴＲ１〜ＮＴＲ３…ＮチャネルＦＥＴ
ＰＴＲ１〜ＰＴＲ４…ＰチャネルＦＥＴ
１…入力端子
３…インバータ
４…出力端子
【図１】
2005224015.tif 000003
【図２】
2005224015.tif 000004
【図３】
2005224015.tif 000005
【図４】
2005224015.tif 000006
【図５】
2005224015.tif 000007
【図６】
2005224015.tif 000008
【図７】
2005224015.tif 000009
【図８】
2005224015.tif 000010
【図９】
2005224015.tif 000011
【図１０】
2005224015.tif 000012
【図１１】
2005224015.tif 000013
【図１２】
2005224015.tif 000014
【図１３】
2005224015.tif 000015