(57)【要約】【課題】  従来よりも確実に電圧制御発振回路（ＶＣＯ）の発振周波数を所望の周波数に近づけることが可能なＰＬＬ周波数シンセサイザ回路を提供する。【解決手段】  容量、インダクタ及び可変容量素子１１６，１１７によるＬＣ共振回路の共振周波数を利用して発振するＶＣＯ１０４を備え、ＶＣＯ１０４からの発振信号をループして該発振信号の周波数をロック周波数に調整する負帰還フィードバックループ回路と、チューニング手段１０７を備える。チューニング手段１０７は、第１及び第２の電位の一方ずつを可変容量素子に印加しながらＶＣＯ１０４の容量の容量値を調節し、ロック周波数に最も近くなる第１及び第２の設定値を各々探索する。更に、容量値を第１及び第２の設定値の中間付近の第３の設定値に設定する動作をチューニング手段１０７が行った後、周波数をロック周波数に調整する周波数引き込み動作を負帰還フィードバックループ回路が行う。【選択図】    図４
2005318509.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路上に集積されたＰＬＬ周波数シンセサイザ回路において、
容量と、インダクタと、可変容量素子とによるＬＣ共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調整する周波数引き込み動作が可能な負帰還フィードバックループ回路と、
前記周波数引き込み動作の前に、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数を前記ロック周波数に近くなるようにチューニングするチューニング手段と、
前記チューニング手段によるチューニング動作の際に前記電圧制御発振回路の前記可変容量素子に基準電位を印加可能な基準電位印加手段と、
を備えることを特徴とするＰＬＬ周波数シンセサイザ回路。
【請求項２】
前記可変容量素子として、該可変容量素子の第１の端子から第２の端子に印加される電圧の絶対値よりも、該可変容量素子の容量特性が線形的に変化する電圧範囲が狭い特性を有する素子を用いたことを特徴とする請求項１に記載のＰＬＬ周波数シンセサイザ回路。
【請求項３】
前記可変容量素子としてＭＯＳ容量を用いたことを特徴とする請求項２に記載のＰＬＬ周波数シンセサイザ回路。
【請求項４】
前記容量値の調節による前記発振周波数の切り替えステップの周波数変化量をｆｖｃｏ＿ｓｔｅｐとし、電圧制御による前記発振周波数の可変範囲をΔｆｖｃｏとすると、ｆｖｃｏ＿ｓｔｅｐの値は、ｆｖｃｏ＿ｓｔｅｐ≦Δｆｖｃｏ／４を満たすように設定されていることを特徴とする請求項１乃至３のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項５】
前記基準電位印加手段は、前記チューニング動作の際に前記電圧制御発振回路の前記可変容量素子に対して２種類の電位のうちの何れか一方を選択的に印加可能に構成されていることを特徴とする請求項１乃至４のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項６】
前記２種類の電位は、それぞれ固定電位であることを特徴とする請求項５に記載のＰＬＬ周波数シンセサイザ回路。
【請求項７】
前記２種類の電位の各々は、前記可変容量素子のＣ−Ｖ特性が飽和するような値に設定されていることを特徴とする請求項５又は６に記載のＰＬＬ周波数シンセサイザ回路。
【請求項８】
前記２種類の電位の各々は、前記可変容量素子の製造バラツキ、電源電圧の変動、及び、周囲温度の変動のうちの少なくとも何れか１つの要因により、前記可変容量素子のＣ−Ｖ特性が変動しても、該Ｃ−Ｖ特性が飽和するような値に設定されていることを特徴とする請求項７に記載のＰＬＬ周波数シンセサイザ回路。
【請求項９】
前記２種類の電位のうち一方は電源電位であり、他方は接地電位であることを特徴とする請求項５乃至８のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１０】
前記電圧制御発振回路は、複数の容量を備えて構成され、
前記チューニング手段は、前記複数の容量の任意の組み合わせを選定することにより、前記容量値を調節するように構成されていることを特徴とする請求項１乃至９のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１１】
前記チューニング手段は、前記周波数引き込み動作の前に、
前記２種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量の容量値の第１の設定値を探索する第１のチューニング動作と、
前記２種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第２の設定値を探索する第２のチューニング動作と、
前記容量値を前記第１及び第２の設定値の中間付近の第３の設定値に設定する第３のチューニング動作と、
からなる一連のチューニング動作を実行可能であるように構成されていることを特徴とする請求項５乃至９のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１２】
前記電圧制御発振回路は、複数の容量を備えて構成され、
前記チューニング手段は、
前記第１のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第１の設定値を探索する一方で、
前記第２のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第２の設定値を探索することを特徴とする請求項１１に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１３】
前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持する保持部を備え、
前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行うことが可能であるように構成されていることを特徴とする請求項１１又は１２に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１４】
前記可変容量素子に印加される電位をデジタル値に変換するＡ／Ｄ変換器と、
前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給可能なＤ／Ａ変換器と、
を備え、
前記保持部は、前記Ａ／Ｄ変換器から出力されるデジタル値を保持することにより、前記ロック状態において前記可変容量素子に印加される電位の値を保持し、
前記チューニング手段は、前記Ｄ／Ａ変換器に対し、前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給させることにより、前記保持部により保持された値の電位を前記可変容量素子に供給することを特徴とする請求項１３に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１５】
前記電圧制御発振回路は、複数の容量を備えて構成され、
前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うチューニング動作では、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第４の設定値を探索するように構成されていることを特徴とする請求項１３又は１４に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１６】
前記チューニング手段は、
当該ＰＬＬ周波数シンセサイザ回路への電源投入後の１回目の周波数引き込み動作の前に行うチューニング動作では、前記第１、前記第２及び前記第３のチューニング動作を行い、
前記保持部は、前記第３のチューニング動作の後で行われる周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持し、
前記チューニング手段は、
当該ＰＬＬ周波数シンセサイザ回路への電源投入後の２回目以降の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることを特徴とする請求項１３乃至１５のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１７】
当該ＰＬＬ周波数シンセサイザ回路は、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を新たに保持する動作を前記保持部に行わせてから、通常状態から休止状態に移行するように構成されていることを特徴とする請求項１３乃至１６のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１８】
前記チューニング手段は、当該ＰＬＬ周波数シンセサイザ回路が休止状態から通常状態に復帰した場合の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることを特徴とする請求項１７に記載のＰＬＬ周波数シンセサイザ回路。
【請求項１９】
当該ＰＬＬ周波数シンセサイザ回路の動作環境の変化を検出する動作環境変化検出手段を備え、
前記保持部は、前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることを特徴とする請求項１３乃至１８のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項２０】
前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、
前記チューニング手段は、前記第１、前記第２及び前記第３のチューニング動作を行い、
前記保持部は、前記容量値が前記第３の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことを特徴とする請求項１９に記載のＰＬＬ周波数シンセサイザ回路。
【請求項２１】
前記可変容量素子に印加される電圧値の保持動作を前記保持部が最後に行ってからの経過時間を計時する計時手段を備え、
前記保持部は、前記計時手段により所定時間が計時された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることを特徴とする請求項１３乃至２０のいずれか一項に記載のＰＬＬ周波数シンセサイザ回路。
【請求項２２】
前記計時手段により所定時間が計時された場合には、
前記チューニング手段は、前記第１、前記第２及び前記第３のチューニング動作を行い、
前記保持部は、前記容量値が前記第３の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことを特徴とする請求項２１に記載のＰＬＬ周波数シンセサイザ回路。
【請求項２３】
容量と、インダクタと、可変容量素子とによるＬＣ共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調節する周波数引き込み動作が可能な負帰還フィードバックループ回路を備えるＰＬＬ周波数シンセサイザ回路の前記発振周波数をチューニングする方法において、
前記周波数引き込み動作の前に、
２種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第１の設定値を探索する第１のチューニング工程と、
前記２種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第２の設定値を探索する第２のチューニング工程と、
前記共振周波数の生成に用いられる前記容量値を、前記第１及び第２の設定値の中間付近の第３の設定値に設定する第３のチューニング工程と、
を行うことを特徴とするＰＬＬ周波数シンセサイザ回路の周波数チューニング方法。
【請求項２４】
前記第２のチューニング工程は、前記第１の設定値を前記容量値の初期値として開始することを特徴とする請求項２３に記載のＰＬＬ周波数シンセサイザ回路の周波数チューニング方法。
【請求項２５】
前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持する保持工程を備え、
前記保持工程後の周波数引き込み動作の前には、前記第１、前記第２及び前記第３のチューニング工程に代えて、前記保持工程により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行う第４のチューニング工程を実行することを特徴とする請求項２３又は２４に記載のＰＬＬ周波数シンセサイザ回路の周波数チューニング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ周波数シンセサイザ回路及びその周波数チューニング方法に関する。
【背景技術】
【０００２】
携帯電話機に代表される小型の移動体無線機器は、モデルチェンジ毎に新機能の追加が行われ、装置の外形寸法、重量及び価格に一定の制約が課せられる。このため、使用する部品には小型化・軽量化・低価格化が常に求められている。
【０００３】
移動体無線機器の無線部には、送受信のための基準信号発生用にＰＬＬ周波数シンセサイザと呼ばれる回路が通常用いられる。
【０００４】
ＰＬＬ周波数シンセサイザ回路は、発振周波数が自動調節される負帰還フィードバックループ回路であり、ＰＬＬ周波数シンセサイザの発振周波数が基準信号として用いられる。
【０００５】
ＰＬＬ周波数シンセサイザは、従来は、高Ｃ／Ｎ（Ｃ／Ｎ：Ｃａｒｒｉｅｒ  ｔｏ  Ｎｏｉｓｅ  ｒａｔｉｏ）が要求されるためにディスクリート部品にて回路をモジュール化した電圧制御発振回路（ＶＣＯ：Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）と、ディスクリート部品によるローパスフィルタ回路（ＬＰＦ回路：Ｌｏｗ  Ｐａｓｓ  Ｆｉｌｔｅｒ）と、これ以外の回路を集積化したＩＣにより構成することが極一般的であった。
【０００６】
近年、無線部の基板上でのＰＬＬ周波数シンセサイザの実装面積を縮小するために、旧来の技術ではＩＣ内部に取り込むことが難しかった電圧制御発振回路とローパスフィルタ回路を半導体集積回路上に取り込む試みが盛んに行われている状況にある。
【０００７】
以下、従来のＰＬＬ周波数シンセサイザ回路についてより詳しく説明する。
【０００８】
＜ＰＬＬ周波数シンセサイザの基本構成と動作の説明＞
図１３は一般的なＰＬＬ周波数シンセサイザ回路の構成を示すブロック図である。
【０００９】
図１３に示すＰＬＬ周波数シンセサイザ回路は、無線通信回路の基準周波数発生回路として一般的に広く使用されているものであり、位相比較回路９０１、ローパスフィルタ（ＬＰＦ）回路９０２、電圧制御発振回路９０３及び分周回路９０４からなるフィードバックループにより構成され、その発振出力９０８が、無線通信回路の送信部回路及び受信部回路の基準周波数として利用される。
【００１０】
位相比較回路９０１は、当該ＰＬＬ周波数シンセサイザに入力される基準信号９０５と分周回路９０４の出力９０９との位相差を検出し、その位相差に比例した電流又は電圧９０６を出力する。
【００１１】
ローパスフィルタ回路９０２は、位相比較回路９０１の出力から高周波成分を除去した信号９０７を電圧制御発振回路９０３に与える。
【００１２】
分周回路９０４は、電圧制御発振回路９０３の出力９０８の周波数を１／Ｎ（Ｎ分周）した信号９０９を、位相比較回路９０１にフィードバックする。
【００１３】
この構成により、周波数シンセサイザ回路の負帰還ループにおいては、位相比較回路９０１の出力９０６がゼロになるように信号９０９の位相の調節が行われ、定常状態では発振出力９０８の周波数が基準信号９０５のＮ倍の周波数となる。
【００１４】
＜ＣＭＯＳ  ＶＣＯ（電圧制御発振回路）の構成と動作の説明＞
近年、装置基板上でのＰＬＬ周波数シンセサイザ回路の実装面積を縮小するために、従来はＩＣに取り込むことが難しかった電圧制御発振回路とローパスフィルタ回路を半導体集積回路上に取り込む試みが盛んに行われていることは、上記した通りである。
【００１５】
図１４乃至図１６は、非特許文献１に記載されたＣＭＯＳトランジスタによる電圧制御発振回路を示す回路図である。
【００１６】
図１４は、その基本回路を示す。
【００１７】
図１４に示す基本回路は、第１及び第２のインダクタ１００１、１００２と、第１及び第２の可変容量素子１００３，１００４と、第１乃至第３のＮＭＯＳトランジスタ１００５，１００６、１００７と、を備えて構成されている。
【００１８】
図１４に示す回路においては、負性抵抗を得るための能動素子としてＮＭＯＳトランジスタ１００５及び１００６が用いられ、可変容量素子としてＮＭＯＳトランジスタ１００３及び１００４からなるゲート−バックゲート間を利用したＭＯＳ容量が用いられている。また、ＮＭＯＳトランジスタ１００３及び１００４の容量値は相互に等しく、インダクタ１００１及び１００２のインダクタ値は相互に等しい。
【００１９】
図１４の発振回路は、１００３または１００４の容量をＣｖ、１００１または１００２のインダクタ値をＬ１と置けば、ＣｖとＬの並列周波数が発振周波数ｆｖｃｏ１となり、式１で求められる。
【００２０】
ｆｖｃｏ１＝１／（２・π・（Ｌ１・Ｃｖ）1/2）      ・・・・式（１）
図１５は、発振周波数範囲を広げるために、図１４の基本回路において、ＮＭＯＳトランジスタ１００３及び１００４に相当する可変容量素子を備えた容量切替回路（Ｔｕｎｉｎｇ  Ｃａｐａｃｉｔｏｒ回路）１０１１、１０１２を備えている。
【００２１】
図１５において、容量切替回路１０１１、１０１２は、それぞれ図１６に示す構成になっており、可変容量素子１０２１が図１４におけるＮＭＯＳトランジスタ１００３または１００４に相当する。容量切替回路１０１１、１０１２は、可変容量素子１０２１と、各々の容量値がＣ、２Ｃ、４Ｃと重み付けされた容量１０２２、１０２３、１０２４と、ＮＭＯＳトランジスタ１０２５、１０２６、１０２７とを備えて構成されている。ＮＭＯＳトランジスタ１０２５、１０２６、１０２７のＯＮ／ＯＦＦによって各容量１０２２、１０２３、１０２４をＧＮＤに接地する／しないの制御により、可変容量素子１０２１、容量１０２２、１０２３、１０２４で合成される並列容量Ｃｖｐを広い範囲で可変できる。また、可変容量素子１０２１のバックゲートに印可するコントロール電位Ｖｃを可変することにより、可変容量素子１０２１、容量１０２２、１０２３、１０２４で合成される並列容量Ｃｖｐを微調整できる。また、Ｖｃによる可変容量素子１０２１の容量変化の範囲ΔＣｖｐと容量１０２２の容量値Ｃの関係がＣ＜ΔＣｖｐとなるように設定してあれば、インダクタ１０１３と容量切替回路１０１１の共振周波数と、インダクタ１０１４と容量切替回路１０１２の共振周波数は連続的に可変でき、発振周波数ｆｖｃｏ２も、連続的に可変できることになる。従って、ｆｖｃｏ２は、図１４の回路よりも広い周波数範囲で可変が可能となり、インダクタ１０１３及び１０１４のインダクタ値をＬ２とすれば、ｆｖｃｏ２は式（２）で求められる。
【００２２】
ｆｖｃｏ２＝１／（２・π・（Ｌ２・Ｃｖｐ）1/2）      ・・・・式（２）
また、特許文献１には、ＣＭＯＳ  ＶＣＯの発振周波数を広範囲に可変するための機構として、図１７の容量切替回路を可変容量素子のみを用いて構成した例が示されている。
【００２３】
すなわち、図１７に示すように、特許文献１の図１の回路は、複数個の可変容量素子１１１１、１１１２、１１１３、１１１４と、各可変容量素子１１１１〜１１１４と１対１で対応する周波数制御端子１１２１、１１２２、１１２３、１１２４と、共振回路１１０１と、負性抵抗回路１１０２と、発信出力端子１１０３と、を備え、周波数制御端子１１２１〜１１２４に印加するバイアス電位を、それぞれ対応する可変容量素子１１１１〜１１１４の容量変化が飽和して最小になる電位と最大になる電位とに切り替えることにより、図１５の回路における容量切替回路と同等の機能を実現できる回路例である。
【００２４】
なお、図１４乃至図１７に示したような、容量共振回路の容量の切り替えにより広範に周波数を可変できるＶＣＯを使用するＰＬＬ周波数シンセサイザ回路には、特許文献２、特許文献３、特許文献３、特許文献４など、多数の公知例がある。
【００２５】
また、図１８は、特許文献４のＰＬＬ周波数シンセサイザ回路を示す回路図である。
【００２６】
図１８に示すように、特許文献４のＰＬＬ周波数シンセサイザ回路は、ＶＣＯブロック１２１０とＶＣＯセレクタ１２２０と、ＰＬＬ部を構成するＲ分周器１２３１と、位相周波数比較器（ＰＤ）１２３２と、チャージポンプ（ＣＰ）１２３３と、ローパスフィルタ（ＬＰＦ）１２３４と、Ｎ分周器１２３５と、周波数選択動作に使用される３つの切替スイッチ１２４１、１２４２、１２４３と、バイアス電圧源１２４４と、を備えている。
【００２７】
図１８のＰＬＬ周波数シンセサイザ回路は、外部からの基準信号（周波数：ｆｒｅｆ）を入力信号とし、これを周波数逓倍した出力信号（周波数：ｆｖｃｏ）を得るものである。
【００２８】
ＶＣＯブロック１２１０は、発振周波数の異なるｍ個（ｍは２以上の整数）の電圧制御発振器ＶＣＯ０（発振周波数：ｆ０）、ＶＣＯ１（発振周波数：ｆ１）、ＶＣＯ２（発振周波数：ｆ２）、・・・・ＶＣＯｍ−１（発振周波数：ｆｍ−１）を有している。これらｍ個の電圧制御発振器ＶＣＯ０〜ＶＣＯｍ−１は、ＶＣＯセレクタ１２２０より出力されるｍ個のＶＣＯ選択信号ＶＣＯｓｅｌ＜０＞、ＶＣＯｓｅｌ＜１＞、ＶＣＯｓｅｌ＜２＞、・・・・・・、ＶＣＯｓｅｌ＜ｍ＞によって、いずれか一つが選択して使用される。ただし、ｍ個の発振周波数の間にはｆ０＜ｆ１＜ｆ２＜・・・・・・＜ｆｍ−１の関係がある。
【００２９】
図１８のＰＬＬ周波数シンセサイザ回路は、ＰＬＬの周波数ロック動作前に、あらかじめｍ個のＶＣＯの中でロックさせたい周波数で発振できるＶＣＯを選定できる機構を具現化した例である。この例では、制御信号ＶＣＯＳＥＬ＜０＞からＶＣＯＳＥＬ＜ｍ−１＞にてＶＣＯの選択指定をしており、各ＶＣＯの制御電圧Ｖｃｏｎｔと発振周波数ｆｖｃｏの関係は、図１９に示すように、連続して広範囲に発振周波数が可変できるように、隣り合うＶＣＯ間で発振周波数の範囲が重複するように設定されている。このＶＣＯを切り替える機構は、図１４乃至図１７に示した共振回路の容量を切り替えてＶＣＯの発振周波数の範囲を切り替える手法と、本質的には同じ機能を実現する手段と言える。
【００３０】
図１８のＰＬＬ周波数シンセサイザは、周波数を所望の周波数にロックさせる動作（以下、ロック動作と記載する）の前に、ＬＰＦ回路にバイアス電圧源１２４４により固定の電位を充電した後に、各ＶＣＯの発振周波数をカウンタ１２２１で計数し、この計数値からあらかじめ各々のＶＣＯの発振周波数範囲を記憶しておき、ロックさせる周波数によって最適なＶＣＯを選定する機構を具現化したものであった。
【特許文献１】特開２００１−３５２２１８号公報（図１）
【特許文献２】特開平０７−３０３０４１号公報
【特許文献３】特開平１０−２００４０６号公報
【特許文献４】特開２００４−２６０３８７号公報
【非特許文献１】ＩＳＳＣＣ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ）２００１，Ｓｅｓｓｉｏｎ２３  ＡｎａｌｏｇＴｅｃｈｎｉｑｕｅｓ  講演Ｎｏ．４  ，“Ａ  Ｆｉｌｔｅｒｒｉｎｇ  Ｔｅｃｈｎｉｑｕｅ  ｔｏ  Ｌｏｗｅｒ  Ｏｓｃｉｌｌａｔｏｒ  Ｐｈａｓｅ  Ｎｏｉｓｅ”，ＵＣＬＡ    Ａｂｉｄｉ他
【発明の開示】
【発明が解決しようとする課題】
【００３１】
しかしながら、図１４乃至図１７に示したような容量共振回路の容量の切り替えにより広範に周波数を可変できるＶＣＯを使用するＰＬＬ周波数シンセサイザ回路においては、ＰＬＬループの周波数ロック動作の前に、ＶＣＯ発振周波数の範囲の中にロックさせたい周波数が存在するように、あらかじめ切り替え容量の設定値を探索する機構を設ける必要がある。
【００３２】
あらかじめ切り替え容量の設定値を探索する時には、電圧制御発振器の制御電圧をある値に固定しておく必要があるが、非特許文献１の回路（図１４乃至図１６）および特許文献１のＶＣＯ回路（図１７）は、ＶＣＯの発振周波数を調整するための可変容量素子に、ＭＯＳ容量の一種であるＮ−Ｗｅｌｌ容量を使用しているため、以下の問題が生じる。
【００３３】
Ｎ−Ｗｅｌｌ容量のＣ−Ｖ特性を図７に示すが、電圧制御発振器が制御電圧に対して線形に周波数が変化するようにするため、切り替え容量の設定値の探索時には、Ｎ−Ｗｅｌｌ容量が図７の線形領域４０３の中央にバイアスされるのが好ましい。
【００３４】
しかし、通常のＣＭＯＳプロセスの場合には、容量値がＶｔｕｎｅに比例して変化する範囲（変化領域）４０２は１Ｖ程度と狭く、容量がＶｔｕｎｅに比例して直線的に変化する線形領域４０３は０．５Ｖ程度しか得られないことが多い。また、Ｎ−Ｗｅｌｌ容量のＣ−Ｖ特性は半導体製造時の素子ばらつき（以下、単に製造ばらつきと記す）と動作時の温度の影響を受け、Ｃ−Ｖ特性の線形領域が得られるＶｔｕｎｅの範囲が左右に移動し、線形領域の特性の傾きも変化する。
【００３５】
さらに図１４で示せば、Ｎ−Ｗｅｌｌ容量の両端のバイアス電圧は、制御電圧Ｖｃと電源電圧との差分できまるため、この場合には、切り替え容量の設定値を探索する際に印加するＶｃの値が、電源電圧の変化に追従する必要が生じる。
【００３６】
従って、切り替え容量の設定値の探索時に、製造ばらつき、温度、電源電圧等の条件が変化した場合でもＮ−Ｗｅｌｌ容量がそのＣ−Ｖ特性の線形領域４０３の中央にバイアスされるように、常に保つことが困難となる。
【００３７】
特許文献１では、Ｎ−Ｗｅｌｌ容量の特性変化を補正する手法については、段落番号２３及び２４、図３、図４、図５などに具体的な記載がある。
【００３８】
すなわち、特許文献１の段落番号２３には「たとえば、工場出荷検査時に周波数制御端子８から予め決められた一定の電圧を加え・・・製造バラツキによる周波数のズレを補正することが出来る。」といった説明があるが、一定の電圧を制御端子に与える手法では、素子ばらつきにより、その一定の電圧がＮ−Ｗｅｌｌ容量の容量変化特性が飽和する電位になる場合が考えられ、大量生産に向いた手法とは言い難い。
【００３９】
また、特許文献１の段落番号２４ではカウンタ等により周波数をモニタして、その結果を周波数補正信号発生回路が出力する制御電圧にフィードバックする手法を例として解説しているが、Ｎ−Ｗｅｌｌ容量の特性変化が大きい場合には、発振周波数の誤差（ずれ）が、単一のＮ−Ｗｅｌｌ容量に印加する電位の調整だけでは補正の範囲を超えてしまうことが、容易に推測される。
【００４０】
本発明は、上記のような問題点を解決するためになされたもので、従来よりも確実に電圧制御発振回路の発振周波数を所望のロック周波数に近づけることが可能なＰＬＬ周波数シンセサイザ回路及びその周波数チューニング方法を提供することを目的とする。
【課題を解決するための手段】
【００４１】
上記課題を解決するため、本発明のＰＬＬ周波数シンセサイザ回路は、半導体集積回路上に集積されたＰＬＬ周波数シンセサイザ回路において、容量と、インダクタと、可変容量素子とによるＬＣ共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調整する周波数引き込み動作が可能な負帰還フィードバックループ回路と、前記周波数引き込み動作の前に、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数を前記ロック周波数に近くなるようにチューニングするチューニング手段と、前記チューニング手段によるチューニング動作の際に前記電圧制御発振回路の前記可変容量素子に基準電位を印加可能な基準電位印加手段と、を備えることを特徴としている。
【００４２】
本発明のＰＬＬ周波数シンセサイザ回路の構成は、前記可変容量素子として、該可変容量素子の第１の端子から第２の端子に印加できる電圧の絶対値よりも、該可変容量素子の容量特性が線形的に変化する電圧範囲が狭い特性を有する素子を用いた場合に好ましい。
【００４３】
本発明のＰＬＬ周波数シンセサイザ回路の構成は、前記可変容量素子としてＭＯＳ容量を用いた場合に好ましい。すなわち、この場合には可変容量素子の第１及び第２の端子のうちの一方が半導体（Ｎ型半導体（Ｎ−Ｗｅｌｌ）又はＰ型半導体（Ｐ−Ｗｅｌｌ））により構成されている。
【００４４】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記容量値の調節による前記発振周波数の切り替えステップの周波数変化量をｆｖｃｏ＿ｓｔｅｐとし、電圧制御による前記発振周波数の可変範囲をΔｆｖｃｏとすると、ｆｖｃｏ＿ｓｔｅｐの値は、ｆｖｃｏ＿ｓｔｅｐ≦Δｆｖｃｏ／４を満たすように設定されていることが好ましい。
【００４５】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記基準電位印加手段は、前記チューニング動作の際に前記電圧制御発振回路の前記可変容量素子に対して２種類の電位のうちの何れか一方を選択的に印加可能に構成されていることが好ましい。
【００４６】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記２種類の電位は、それぞれ固定電位であることが好ましい。
【００４７】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記２種類の電位の各々は、前記可変容量素子のＣ−Ｖ特性が飽和するような値に設定されていることが好ましい。
【００４８】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記２種類の電位の各々は、前記可変容量素子の製造バラツキ、電源電圧の変動、及び、周囲温度の変動のうちの少なくとも何れか１つの要因により、前記可変容量素子のＣ−Ｖ特性が変動しても、該Ｃ−Ｖ特性が飽和するような値に設定されていることが好ましい。
【００４９】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記２種類の電位のうち一方は電源電位であり、他方は接地電位（ＧＮＤ電位）であることが好ましい。
【００５０】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記電圧制御発振回路は、複数の容量を備えて構成され、前記チューニング手段は、前記複数の容量の任意の組み合わせを選定することにより、前記容量値を調節するように構成されていることが好ましい。
【００５１】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記チューニング手段は、前記周波数引き込み動作の前に、前記２種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量の容量値の第１の設定値を探索する第１のチューニング動作と、前記２種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第２の設定値を探索する第２のチューニング動作と、前記容量値を前記第１及び第２の設定値の中間付近の第３の設定値に設定する第３のチューニング動作と、からなる一連のチューニング動作を実行可能であるように構成されていることが好ましい。
【００５２】
この場合、前記電圧制御発振回路は、複数の容量を備えて構成され、前記チューニング手段は、前記第１のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第１の設定値を探索する一方で、前記第２のチューニング動作においては、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記第２の設定値を探索することが好ましい。
【００５３】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持する保持部を備え、前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行うことが可能であるように構成されていることが好ましい。
【００５４】
この場合、前記可変容量素子に印加される電位をデジタル値に変換するＡ／Ｄ変換器と、前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給可能なＤ／Ａ変換器と、を備え、前記保持部は、前記Ａ／Ｄ変換器から出力されるデジタル値を保持することにより、前記ロック状態において前記可変容量素子に印加される電位の値を保持し、前記チューニング手段は、前記Ｄ／Ａ変換器に対し、前記保持部により保持したデジタル値に相当するアナログ電位を発生させ、該発生させたアナログ電位を前記可変容量素子に供給させることにより、前記保持部により保持された値の電位を前記可変容量素子に供給することが好ましい。
【００５５】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記電圧制御発振回路は、複数の容量を備えて構成され、前記チューニング手段は、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うチューニング動作では、前記複数の容量の任意の組み合わせを選定することにより前記容量値を調節することによって、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第４の設定値を探索するように構成されていることが好ましい。
【００５６】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記チューニング手段は、当該ＰＬＬ周波数シンセサイザ回路への電源投入後の１回目の周波数引き込み動作の前に行うチューニング動作では、前記第１、前記第２及び前記第３のチューニング動作を行い、前記保持部は、前記第３のチューニング動作の後で行われる周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持し、前記チューニング手段は、当該ＰＬＬ周波数シンセサイザ回路への電源投入後の２回目以降の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることが好ましい。
【００５７】
本発明のＰＬＬ周波数シンセサイザ回路においては、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を新たに保持する動作を前記保持部に行わせてから、通常状態から休止状態に移行するように構成されていることが好ましい。
【００５８】
この場合、前記チューニング手段は、当該ＰＬＬ周波数シンセサイザ回路が休止状態から通常状態に復帰した場合の周波数引き込み動作の前に行うチューニング動作を、前記保持部により保持された値の電位を前記可変容量素子に供給しながら行うことが可能であるように構成されていることが好ましい。
【００５９】
本発明のＰＬＬ周波数シンセサイザ回路においては、当該ＰＬＬ周波数シンセサイザ回路の動作環境の変化を検出する動作環境変化検出手段を備え、前記保持部は、前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることが好ましい。
【００６０】
この場合、前記動作環境変化検出手段により前記動作環境の変化が検出された場合には、前記チューニング手段は、前記第１、前記第２及び前記第３のチューニング動作を行い、前記保持部は、前記容量値が前記第３の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことが好ましい。
【００６１】
或いは、本発明のＰＬＬ周波数シンセサイザ回路においては、前記可変容量素子に印加される電圧値の保持動作を前記保持部が最後に行ってからの経過時間を計時する計時手段を備え、前記保持部は、前記計時手段により所定時間が計時された場合には、前記ロック状態において前記可変容量素子に印加される電圧の値を新たに保持する保持値更新動作を行うように構成されていることも好ましい。
【００６２】
この場合、前記計時手段により所定時間が計時された場合には、前記チューニング手段は、前記第１、前記第２及び前記第３のチューニング動作を行い、前記保持部は、前記容量値が前記第３の設定値に設定された状態での周波数引き込み動作により前記ロック周波数に調整されたロック状態において、前記保持値更新動作を行うことが好ましい。
【００６３】
本発明のＰＬＬ周波数シンセサイザ回路の周波数チューニング方法は、容量と、インダクタと、可変容量素子とによるＬＣ共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調節する周波数引き込み動作が可能な負帰還フィードバックループ回路を備えるＰＬＬ周波数シンセサイザ回路の前記発振周波数をチューニングする方法において、前記周波数引き込み動作の前に、２種類の電位のうちの一方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第１の設定値を探索する第１のチューニング工程と、前記２種類の電位のうちの他方の電位を前記電圧制御発振回路の前記可変容量素子に印加しながら、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数が前記ロック周波数に最も近くなるような前記容量値の第２の設定値を探索する第２のチューニング工程と、前記共振周波数の生成に用いられる前記容量値を、前記第１及び第２の設定値の中間付近の第３の設定値に設定する第３のチューニング工程と、を行うことを特徴としている。
【００６４】
本発明のＰＬＬシンセサイザ回路の周波数チューニング方法においては、前記第２のチューニング工程は、前記第１のチューニング工程にて求めた前記第１の設定値を前記容量値の初期値として開始することが、第２のチューニング工程において要する探索時間の短縮が図れるため好ましい。
【００６５】
本発明のＰＬＬ周波数シンセサイザ回路の周波数チューニング方法においては、前記周波数引き込み動作により前記ロック周波数に調整されたロック状態において前記可変容量素子に印加される電位の値を保持する保持工程を備え、前記保持工程後の周波数引き込み動作の前には、前記第１、前記第２及び前記だ３のチューニング工程に代えて、前記保持工程により保持された値の電位を前記可変容量素子に供給しながらチューニング動作を行う第４のチューニング工程を実行することが好ましい。
【発明の効果】
【００６６】
本発明によれば、半導体集積回路上に集積されたＰＬＬ周波数シンセサイザ回路において、容量と、インダクタと、可変容量素子とによるＬＣ共振回路の共振周波数を利用して発振する電圧制御発振回路を含んで構成され、前記電圧制御発振回路から出力される発振信号をループさせて該信号の周波数を所望のロック周波数に調整する周波数引き込み動作が可能な負帰還フィードバックループ回路と、前記周波数引き込み動作の前に、前記電圧制御発振回路の前記容量の容量値を調節することにより、前記発振周波数を前記ロック周波数に近くなるようにチューニングするチューニング手段と、前記チューニング手段によるチューニング動作の際に前記電圧制御発振回路の前記可変容量素子に基準電位を印加する基準電位印加手段と、を備えるので、チューニング動作により、従来よりも確実に前記発振周波数を所望のロック周波数に近づけることが可能となる。
【発明を実施するための最良の形態】
【００６７】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００６８】
〔第１の実施形態〕
図１は、本発明の第１の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図であるとともに、後述する第２の実施形態の基本となる回路図を示したものである。
【００６９】
図１に示すように、本実施形態に係るＰＬＬ周波数シンセサイザ回路は、位相周波数比較回路６０１、ローバスフィルタ回路（以下、略してＬＰＦ回路ともいう）６０３、電圧制御発振回路（以下、略してＶＣＯともいう）６０４、可変分周回路６０５、分周数制御回路６０６、ＶＣＯ自動チューニング回路（チューニング手段）６０７及び基準電圧発生回路（基準電位印加手段）６０８からなる負帰還フィードバックループにより構成され、半導体集積回路（図示略）上に集積されている。
【００７０】
このうち位相周波数比較回路６０１は、基準周波数の信号ＲＥＦと可変分周回路６０５の出力信号ＳＩＧとの位相差又は周波数差に比例する電流又は電圧を出力する。
【００７１】
基準電圧発生回路６０８は、基準電圧源６３０と、互いに逆の状態で動作するスイッチ６３２及び６３３からなり、ＶＣＯ６０４の可変容量素子６１６及び６１７（後述）の容量対電圧特性が線形に変化する領域のある１ポイントの電位Ｖｒｅｆを、ＬＰＦ回路６０３とＶＣＯ６０４に供給できる機能を有している。
【００７２】
このうち基準電圧源６３０は、一端が接地され、他端がスイッチ６３２に接続されている。
【００７３】
スイッチ６３２は、ＶＣＯ自動チューニング回路６０７の制御下で、基準電圧源６３０とＬＰＦ回路６０３（及びその先のＶＣＯ６０４）とを相互に接続する状態と、相互に切り離す状態とに変換される。
【００７４】
また、スイッチ６３３は、ＶＣＯ自動チューニング回路６０７の制御下で、位相周波数比較回路６０１の出力とＬＰＦ回路６０３（及びその先のＶＣＯ６０４）とを相互に接続する状態と、相互に切り離す状態とに変換される。
【００７５】
ここで、定常状態（ＰＬＬ周波数シンセサイザ回路が所望の周波数にロックしている状態）では、スイッチ６３３は閉じた状態（位相周波数比較回路６０１とＬＰＦ回路６０３とを相互に接続した状態）となり、スイッチ６３２が開いた状態（基準電圧源６３０とＬＰＦ回路６０３とを相互に切り離した状態）となるようになっている。このため、定常状態では、位相周波数比較回路６０１の出力は、基準電圧発生回路６０８を素通りして、そのままＬＰＦ回路６０３に供給される。
【００７６】
ＬＰＦ回路６０３は、容量６３４１、６３４２と、抵抗６３５と、を備えて構成されている。このうち容量６３４１の一端は接地され、他端は基準電圧発生回路６０８及び抵抗６３５の一端に接続され、抵抗６３５の他端は容量６３４２の一端に接続され、容量６３４２の他端は接地されている。更に、抵抗６３５の上記一端は、ＶＣＯ６０４の端子６１０にも接続されている。
【００７７】
このように構成されたＬＰＦ回路６０３は、位相周波数比較回路６０１の出力信号から交流成分を除去し、ＶＣＯ６０４の端子６１０に発振周波数を制御する電圧信号Ｖｃｏｎｔ（コントロール電圧）を与える。
【００７８】
ＶＣＯ６０４は、負性抵抗回路にＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせによるインバータ回路を利用したＬＣ型の発振回路である。
【００７９】
このうちインバータ回路に相当するのは、ＰＭＯＳトランジスタ６１１とＮＭＯＳトランジスタ６１２の組み合わせと、ＰＭＯＳトランジスタ６１３とＮＭＯＳトランジスタ６１４の組み合わせである。
【００８０】
また、発振周波数を可変するためのＬＣ共振回路は、インダクタ６１５と、可変容量素子６１６及び６１７と、容量値が重み付けされた容量アレイ６１８、６１９、６２０、６２１、６２２、６２３とスイッチ６２４、６２５、６２６、６２７、６２８、６２９で構成されるｎ個（例えば６個）の容量アレイからなる。
【００８１】
このうち可変容量素子６１６，６１７によって周波数の微調整が行われ、容量アレイによって周波数が広範囲に可変できる。ここで、可変容量素子６１６及び６１７としては、通常のＣＭＯＳプロセスを使うのであればＮＭＯＳ容量（Ｎ−Ｗｅｌｌ容量）又はＰＭＯＳ容量（Ｐ−Ｗｅｌｌ容量）が使用される。すなわち図１に示すのは、可変容量素子６１６及び６１７として、図６（構造）及び図７（特性）に示すＮＭＯＳ容量を使用した例である。
【００８２】
図６に示すＮＭＯＳ容量（Ｎ−Ｗｅｌｌ容量）は、金属またはポリシリコン等の導電体で形成される第１の端子Ｘと、半導体（Ｎ型半導体であるＮ−Ｗｅｌｌ）で形成した第２の端子Ｙと、によりＳｉＯ2などの絶縁体を挟んだ構造であり、端子Ｘと端子Ｙの間が容量素子として機能する。
【００８３】
図６に示すＮＭＯＳ容量（Ｎ−Ｗｅｌｌ容量）のＣ−Ｖ特性は、図７に示す通りであり、端子Ｘと端子Ｙの間に印加される電圧Ｖｔｕｎｅにより変化し、ＶｔｕｎｅとしてはＧＮＤ電位と電源電圧ＶＤＤとの差分の絶対値までの電圧印加が可能である（図７、印加電圧範囲４０１）。通常のＣＭＯＳプロセスの場合には、容量値がＶｔｕｎｅに比例して変化する範囲（変化領域）４０２は、１Ｖ程度と狭く、Ｖｔｕｎｅに比例して容量が直線的に変化すると見なせる線形領域４０３は更に狭くなり、０．５Ｖ程度しか得られないことが多い。つまり、本実施形態の場合のＶＣＯ６０４が備える可変容量素子６１６、６１７は、印加電圧範囲４０１に対して、線形領域４０３が狭い特性を有する素子である。
【００８４】
ここで、ＶＣＯ６０４における各構成要素の接続関係について説明する。
【００８５】
可変容量素子６１６と可変容量素子６１７とは、各々の半導体側の端子（第２の端子Ｙ）が相互に接続され、この接続点は端子６１０に接続されている。
【００８６】
また、可変容量素子６１６の導電体電極側の端子（第１の端子Ｘ）はインダクタ６１５の一端に、可変容量素子６１７の導電体電極側の端子はインダクタ６１５の他端に、それぞれ接続されている。ここで、可変容量素子６１６の導電体側の端子とインダクタ６１５との接続点をポイントＰ１、可変容量素子６１７の導電体側の端子とインダクタ６１５との接続点をポイントＰ２とする。
【００８７】
また、ＰＭＯＳトランジスタ６１１のソース端子は電源電位（ＶＤＤ）に、ドレイン端子はＮＭＯＳトランジスタ６１２のドレイン端子に、ゲート端子はＮＭＯＳトランジスタ６１２のゲート端子に、それぞれ接続され、ＮＭＯＳトランジスタ６１２のソース端子は電流源に接続されている。
【００８８】
同様に、ＰＭＯＳトランジスタ６１３のソース端子は電源電位（ＶＤＤ）に、ドレイン端子はＮＭＯＳトランジスタ６１４のドレイン端子に、ゲート端子はＮＭＯＳトランジスタ６１４のゲート端子に、それぞれ接続され、ＮＭＯＳトランジスタ６１４のソース端子は電流源に接続されている。
【００８９】
また、ＰＭＯＳトランジスタ６１１及びＮＭＯＳトランジスタ６１２のゲート端子は、ＰＭＯＳトランジスタ６１３のドレイン端子とＮＭＯＳトランジスタ６１４のドレイン端子との接続点に接続され、同様に、ＰＭＯＳトランジスタ６１３及びＮＭＯＳトランジスタ６１４のゲート端子は、ＰＭＯＳトランジスタ６１１のドレイン端子とＮＭＯＳトランジスタ６１２のドレイン端子との接続点に接続されている。
【００９０】
更に、ＰＭＯＳトランジスタ６１１のドレイン端子とＮＭＯＳトランジスタ６１２のドレイン端子との接続点はポイントＰ１に接続され、同様に、ＰＭＯＳトランジスタ６１３のドレイン端子とＮＭＯＳトランジスタ６１４のドレイン端子との接続点はポイントＰ２に接続されている。
【００９１】
また、容量６１８は、一端がポイントＰ１に、他端がスイッチ６２４に接続されている。同様に、容量６１９は一端がポイントＰ１に他端がスイッチ６２５に接続され、容量６２０は一端がポイントＰ１に他端がスイッチ６２６に接続されている。
【００９２】
また、容量６２１は、一端がポイントＰ２に、他端がスイッチ６２７に接続されている。同様に、容量６２２は一端がポイントＰ２に他端がスイッチ６２８に接続され、容量６２３は一端がポイントＰ２に他端がスイッチ６２９に接続されている。
【００９３】
更に、各スイッチ６２４〜６２６および６２７〜６２９は、ＶＣＯ自動チューニング回路６０７の制御下で開閉動作を行い、容量６１８〜６２０および６２１〜６２３が任意の組み合わせで接地する状態と接地しない状態を採る。
【００９４】
可変分周回路６０５は、ＶＣＯ６０４の出力信号ｆｖｃｏをＮ分周した信号ＳＩＧを、位相周波数比較回路６０１にフィードバックする役割を果たす。可変分周回路の分周数Ｎは、外部から入力されるデータに基づき分周数制御回路６０６から与えられる。
【００９５】
ここで、図２は、図１のＶＣＯ６０４の制御電位（コントロール電圧）Ｖｃｏｎｔ（横軸）とＶＣＯ６０４の発振周波数ｆｖｃｏ（縦軸）との関係を示す図（ｆｖｃｏ−Ｖｃｏｎｔ特性曲線を示す図）である。
【００９６】
図２に示すように、ｆｖｃｏ−Ｖｃｏｎｔ特性曲線は、容量６１８〜６２０及び６２１〜６２３を切り替えるｎｂｉｔの容量切り替え信号ＶＣＯＳＥＴ６３６（図１）によりスイッチ６２４〜６２６及び６２７〜６２９が開閉制御されることによって変化し、容量６１８〜６２０及び容量６２１〜６２３がＧＮＤに接地される容量の総和に反比例してＶＣＯ６０４の発振周波数の特性が上下に離散的に移動する。つまり、閉状態とするスイッチ６２４〜６２６及び６２７〜６２９の組み合わせを選定することにより、インダクタ６１５との間での共振周波数の生成に用いられる容量値が調節されるようになっている。
【００９７】
ＶＣＯＳＥＴの値がある値の場合に曲線７０１で示すｆｖｃｏ−Ｖｃｏｎｔ特性となるとすれば、信号ＶＣＯＳＥＴ６３６の値を１大きくすれは容量の総和が増し、発振周波数特性は曲線７０１で示す特性から曲線７０２で示す特性へと低下する。
【００９８】
また、信号ＶＣＯＳＥＴ６３６の値が１小さくなると容量の総和が減り、発振周波数特性は曲線７０１で示す特性から曲線７０３で示す特性へと上昇する。
【００９９】
以下、図２及び図３を参照して、ＶＣＯ自動チューニング回路６０７の動作を説明する。
【０１００】
ＶＣＯ自動チューニング回路６０７は、周波数設定データが更新された時点で発生するＥｎａｂｌｅ信号をトリガ信号としてチューニング動作を開始し、ロックさせたい所望の周波数ｆｖｃｏ＿ｌｏｃｋでＶＣＯ６０４が発振できるように、ＶＣＯ６０４の容量６１８〜６２０及び６２１〜６２３を切り替えるスイッチ６２４〜６２６及び６２７〜６２９の開閉制御を行う。
【０１０１】
ＶＣＯ自動チューニング回路６０７は、Ｅｎａｂｌｅ信号が入力されると、先ず基準電圧発生回路６０８の２つのスイッチの状態を反転させる制御、すなわちスイッチ６３３を開く一方でスイッチ６３２を閉じる制御を行う。
【０１０２】
すると、ＬＰＦ回路６０３の容量６３４１及び６３４２には電位Ｖｒｅｆが充電され、ＶＣＯ６０４の周波数制御端子６１０には電位Ｖｒｅｆが供給されるため、ＶＣＯ６０４は電位Ｖｒｅｆに対応する周波数で発振する。
【０１０３】
また、ＶＣＯ自動チューニング回路６０７は、Ｅｎａｂｌｅ信号が入力されると可変分周回路６０５の分周数をそれまでのＮからＳに切り替える制御を行い、可変分周回路６０４の出力信号ＳＩＧ（ｆｖｃｏ／Ｓ）を、基準周波数ＲＥＦから生成する基準ゲートタイムで計数し、ＶＣＯ６０４の出力信号ｆｖｃｏがロックさせたい周波数ｆｖｃｏ＿ｌｏｃｋに対して高いか低いかを判定し、この判定結果を用いてＶＣＯ６０４の容量切り替え信号ＶＣＯＳＥＴ６３６の値を調整する動作を繰り返す。
【０１０４】
このとき、分周数ＳをＮより小さい値とすれば、基準ゲートタイム期間中にカウントできるＳＩＧ信号の回数が増し、より高精度でＶＣＯ６０４の発振周波数を判定できる。また、判定精度が同じであれば、基準ゲートタイムを短縮し、自動周波数チューニングに要する時間を短縮することが可能である。
【０１０５】
上記のように信号ＶＣＯＳＥＴ６３６の調整を繰り返すことにより、最終的に、出力信号ｆｖｃｏがｆｖｃｏ＿ｌｏｃｋに最も近くなるポイント７０４（図２）が探索され、このときの信号ＶＣＯＳＥＴ６３６の値は“Ｄ”となる。
【０１０６】
その後、基準電圧発生回路６０８のスイッチ６３２，６３３の状態を反転させて定常状態とする（スイッチ６３３を閉じ、スイッチ６３２が開いた状態に戻す）一方で、可変分周回路６０５の分周数をＳ分周からＮ分周に戻す。
【０１０７】
その結果、ＰＬＬ周波数シンセサイザ回路は通常の動作状態に戻るため基準周波数のＮ倍の周波数にロックする動作（周波数引き込み動作）を行い、ある時間後には図７に示すポイント７０５に周波数が収束（ロック）する。
【０１０８】
以上のような第１の実施形態によれば、ＶＣＯ自動チューニング回路６０７によるチューニング動作の際にＶＣＯ６０４の可変容量素子６１６，６１７に基準電位を印加する基準電圧発生回路６０８を備えるので、チューニング動作により、従来よりも確実に前記発振周波数を所望のロック周波数に近づけることが可能となる。
【０１０９】
また、ＶＣＯ自動チューニング回路６０７を、半導体に集積化するのに適したものとして構成することができる。
【０１１０】
〔第２の実施形態〕
次に、上記の第１の実施形態に係るＰＬＬ周波数シンセサイザ回路の改良形としての第２の実施形態に係るＰＬＬ周波数シンセサイザ回路（図４）について説明する前に、先ず、第１の実施形態の問題点について解説する。
【０１１１】
図６に示すＮＭＯＳ容量（Ｎ−Ｗｅｌｌ容量）のＣ−Ｖ特性は、図７に示す通りであり、端子Ｘと端子Ｙの間に印加される電圧Ｖｔｕｎｅにより変化し、ＶｔｕｎｅとしてはＧＮＤ電位と電源電圧ＶＤＤとの差分の絶対値までの電圧印加が可能である（図７、印加電圧範囲４０１）。通常のＣＭＯＳプロセスの場合には、容量値がＶｔｕｎｅに比例して変化する範囲（変化領域）４０２は、１Ｖ程度と狭くなり、Ｖｔｕｎｅに比例して容量が直線的に変化すると見なせる線形領域４０３は更に狭く、０．５Ｖ程度しか得られないことが多い。つまり、可変容量素子６１６と６１７は、印加電圧範囲４０１に対して、線形領域４０３が狭い特性を有する素子である。
【０１１２】
その上、図７に示すＮＭＯＳ容量のＣ−Ｖ特性は、半導体製造時の素子ばらつき（以下、単に製造ばらつきと記す）と動作時の温度の影響を受け、Ｃ−Ｖ特性の線形領域が得られるＶｔｕｎｅの範囲が左右に移動し、線形領域の特性の傾きも変化する。このＮＭＯＳ容量を周波数制御に使用する図１のＶＣＯ６０４においては、ＮＭＯＳ容量の両端の電圧のうち、一方の電圧Ｖｔｕｎｅ１が周波数制御端子６１０の電位とポイントＰ１（図１）との電位差で決まり、他方の電圧Ｖｔｕｎｅ２が制御端子６１０の電位とポイントＰ２（図１）との電位差で決まる。
【０１１３】
ここで、Ｐ１のバイアス電位は、ＰＭＯＳトランジスタ６１１とＮＭＯＳトランジスタ６１２の閾値（以下、Ｖｔと記す）のバランス、電源電圧ＶＤＤ及び温度Ｔｊによって変動し、同様に、Ｐ２のバイアス電位はＰＭＯＳトランジスタ６１３とＮＭＯＳトランジスタ６１４のＶｔのバランス、電源電位ＶＤＤ及び温度Ｔｊによって変動する。
【０１１４】
従って、図２に示したＶｃｏｎｔ−ｆｖｃｏ特性は、周波数調整可能範囲７０６が狭く、その上、周波数調整可能範囲７０６が製造ばらつき、電源電位ＶＤＤ及び温度Ｔｊによって左右に移動し、かつ、周波数調整可能範囲７０６の傾きまでもが変化する。このため、製造ばらつきや、電源電位ＶＤＤ及び温度Ｔｊなどの条件の変動があったとしても、周波数調整可能範囲７０６の中に、図１のＶＣＯ６０４を自動周波数チューニングする際に印加する基準電圧Ｖｒｅｆが必ず存在する回路を具現化することは、非常に困難である。
【０１１５】
以下、上記の問題点を更に詳しく解説する。
【０１１６】
図３は、図１に示すＰＬＬ周波数シンセサイザ回路において、製造ばらつき、温度Ｔｊ及び電源電位ＶＤＤの変動などの影響により、ＶＣＯ６０４の周波数調整可能範囲８０１が左に移動した場合のｆｖｃｏ−Ｖｃｏｎｔ特性を示す図である。
【０１１７】
図３においては、周波数調整可能範囲８０１が左に移動したため、ＶＣＯ自動周波数チューニング時に基準電圧発生回路６０８によって制御端子６１０に印加される電圧Ｖｒｅｆが、周波数調整可能範囲８０１の範囲外となっている。
【０１１８】
この場合、自動周波数チューニングにてポイント８０２が探索され、ＶＣＯ６０４の容量切り替え信号ＶＣＯＳＥＴ６３６の値に“Ｅ”がセットされ、その後にＰＬＬ周波数シンセサイザ回路がロック動作に移行する。
【０１１９】
しかし、この状態は、Ｖｃｏｎｔに如何なる電位を与えても、ＶＣＯ発振周波数ｆｖｃｏはポイント８０２が存在する特性曲線上でしか変化できないため、ＰＬＬ周波数シンセサイザ回路は目的の周波数ｆｖｃｏ＿ｌｏｃｋに周波数を収束することができない。
【０１２０】
自動周波数チューニングにて、確実にＰＬＬ周波数シンセサイザがロックする周波数を探索できるようにするには、電圧Ｖｒｅｆの値が周波数調整可能範囲８０１の変化に追従して変化する特性を持つようにすれば良いが、可変容量素子（ＮＭＯＳ容量）６１６，６１７の特性が製造ばらつきと温度Ｔｊにより変化し、ＣＭＯＳ  ＶＣＯ６０４のＰ１及びＰ２のバイアスが製造ばらつきと電源電圧ＶＤＤと温度Ｔｊにより変化するため、これらの変化に合わせて電圧Ｖｒｅｆが連動する回路を実現するのは非常に困難である。
【０１２１】
従って、図１に示したＰＬＬ周波数シンセサイザの全ての回路を半導体集積回路上に集積する場合には、半導体の製造段階でＣＭＯＳトランジスタ、及び、可変容量素子の特性ばらつきを抑え込むことにより、ＶＣＯ６０４の周波数可変領域８０１の変動範囲内に電圧Ｖｒｅｆが存在するように制御するか、あるいは予め製造後の検査工程にて素子値を調整するトリミングを行うなどの必要が生じ、この結果、製造歩留の低下、あるいは製造後の検査工程により多くの時間を要するなどの問題が生じる。
【０１２２】
次に、第１の実施形態の問題点を改善した第２の実施形態を解説する。
【０１２３】
図４に示す第２の実施形態に係るＰＬＬ周波数シンセサイザ回路は、位相周波数比較回路１０１、ＬＰＦ回路１０３、ＶＣＯ１０４、可変分周回路１０５、分周数制御回路１０６、ＶＣＯ自動チューニング回路１０７及び基準電圧発生回路１０８からなる負帰還フィードバックループで構成され、半導体集積回路（図示略）上に集積されている。
【０１２４】
このうちＶＣＯ自動チューニング回路１０７、基準電圧発生回路１０８及びＶＣＯ１０４以外の回路については、上記の第１の実施形態に係るＰＬＬ周波数シンセサイザ回路（図１）におけるのと同様に構成されているため、詳細な説明を省略する。
【０１２５】
すなわち、位相周波数比較回路１０１は図１の位相周波数比較回路６０１と同様であり、可変分周回路１０５は図１の可変分周回路６０５と同様であり、分周数制御回路１０６は図１の分周数制御回路６０６と同様である。
【０１２６】
ＬＰＦ回路１０３は、容量１３５１、１３５２及び抵抗１３５３を備えているが、これら容量１３５１、１３５２及び抵抗１３５３は、それぞれＬＰＦ回路６０３における容量６３４１、６３４２及び抵抗６３５と同様である。
【０１２７】
次に、ＶＣＯ自動チューニング回路１０７、基準電圧発生回路１０８及びＶＣＯ１０４について、それぞれ詳細に説明する。
【０１２８】
先ず、基準電圧発生回路１０８は、図４に示すように、スイッチ１３０、１３３、１３４と、相互に電位が異なる低電位Ｖｒｅｆ＿Ｌ１３１及び高電位Ｖｒｅｆ＿Ｈ１３２の２つの電圧源（基準電圧源）と、を備えて構成されている。
【０１２９】
このうちスイッチ１３０は、ＶＣＯ自動チューニング回路１０７の制御下で、位相周波数比較回路１０１の出力とＬＰＦ回路１０３（及びその先のＶＣＯ１０４）とを相互に接続する状態と、相互に切り離す状態とに変換される。
【０１３０】
また、スイッチ１３３は、ＶＣＯ自動チューニング回路６０７の制御下で、低電位Ｖｒｅｆ＿Ｌ１３１とＬＰＦ回路１０３（及びその先のＶＣＯ１０４）とを相互に接続する状態と、相互に切り離す状態とに変換され、同様に、スイッチ１３４は、高電位Ｖｒｅｆ＿Ｈ１３２とＬＰＦ回路１０３（及びその先のＶＣＯ１０４）とを相互に接続する状態と、相互に切り離す状態とに変換される。
【０１３１】
通常の状態では、スイッチ１３０は閉じ、スイッチ１３３とスイッチ１３４は開いた状態になっており、位相周波数比較回路１０１の出力電圧又は出力電流がＬＰＦ回路１０３に供給され、ＶＣＯ１０４の端子１１０には位相周波数比較回路１０１の出力からＬＰＦ回路１０３により交流成分が除去された電位が供給される。
【０１３２】
Ｖｒｅｆ＿Ｌ１３１の電位は、ＶＣＯ１０４の制御端子１１０にＶｒｅｆ＿Ｌ１３１を印加した場合に、ＭＯＳ容量である可変容量素子１１６、１１７の値（容量値）が十分に飽和し、これら可変容量素子１１６、１１７の容量値が最大となるような電位に設定されている。
【０１３３】
他方、Ｖｒｅｆ＿Ｈ１３２の電位は、ＶＣＯ１０４の制御端子１１０にＶｒｅｆ＿Ｈを印加した場合に、ＭＯＳ容量である可変容量素子１１６、１１７の値が十分に飽和し、それらの容量値が最小となるような電位に設定されている。
【０１３４】
ここで、Ｖｒｅｆ＿Ｌ１３１の電位及びＶｒｅｆ＿Ｈ１３２の電位の２種類の電位の各々は、可変容量素子１１６、１１７のＣ−Ｖ特性が製造バラツキにより変動しても該Ｃ−Ｖ特性が飽和するような値に設定されていることが一層好ましい。
【０１３５】
次に、ＶＣＯ１０４は、上記の第１の実施形態におけるＶＣＯ６０４と基本的な構成は同一である。
【０１３６】
すなわち、ＶＣＯ１０４は、図４に示すように、可変容量素子１１６、１１７、インダクタ１１５、ＰＭＯＳトランジスタ１１１、１１３、ＮＭＯＳトランジスタ１１２、１１４、容量１１８、１１９、１２０、１２１、１２２、１２３、スイッチ１２４、１２５、１２６、１２７、１２８、１２９を備え、これら可変容量素子１１６、１１７、インダクタ１１５、ＰＭＯＳトランジスタ１１１、１１３、ＮＭＯＳトランジスタ１１２、１１４、容量１１８〜１２３、スイッチ１２４〜１２９は、それぞれＶＣＯ６０４における可変容量素子６１６、６１７、インダクタ６１５、ＰＭＯＳトランジスタ６１１、６１３、ＮＭＯＳトランジスタ６１２、６１４、容量６１８〜６２３、スイッチ６２４〜６２９と同様である。
【０１３７】
また、ＶＣＯ１０４は、ＶＣＯ６０４と同様に、負性抵抗回路にＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせによるインバータ回路を利用したＬＣ型の発振回路であり、インバータ回路に相当するのは、ＰＭＯＳトランジスタ１１１とＮＭＯＳトランジスタ１１２の組み合わせと、ＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１１４の組み合わせである。また、ＶＣＯ１０４において、発振周波数を可変するためのＬＣ共振回路は、インダクタ１１５と、可変容量素子１１６及び１１７と、容量値が重み付けされた容量１１８〜１２３及びスイッチ１２４〜１２９で構成されるｎ個（例えば６個）の容量アレイと、からなる。
【０１３８】
ただし、本実施形態の場合のＶＣＯ１０４は、ＶＣＯ発振周波数の自動周波数チューニング機構が誤動作しないように、発振周波数の切り替えステップの周波数変化量ｆｖｃｏ＿ｓｔｅｐが、図８に示すΔｆｖｃｏとＶｃｏｎｔ＿ｗの積よりも十分小さくなるように設計する必要があり、理想状態では、（Δｆｖｃｏ×Ｖｃｏｎｔ＿ｗ）／４  ≧  ｆｖｃｏ＿ｓｔｅｐとなるように、容量１１８〜１２０及び１２１〜１２３の容量値の重み付けを調整しておかなければならない（詳細は後述）。
【０１３９】
次に、図４に示すＰＬＬ周波数シンセサイザのＶＣＯ自動周波数チューニングの動作について、図８に示すｆｖｃｏ−Ｖｃｏｎｔ特性を参照して説明する。
【０１４０】
ＶＣＯ自動チューニング回路１０７は、周波数設定データが更新された時点で発生するＥｎａｂｌｅ信号をトリガ信号として動作を開始し、ＶＣＯの自動周波数チューニングを以下説明する手法により２回（第１のチューニング動作と第２のチューニング動作との２回）実行する。
【０１４１】
先ず、１回目の自動周波数チューニング（第１のチューニング動作、第１のチューニング工程）では、Ｅｎａｂｌｅ信号が入力されると基準電圧発生回路１０８のスイッチ１３０を開く一方でスイッチ１３３を閉じ、可変分周回路１０５の分周数を通常時のＮからＳに切り替える制御を行う。
【０１４２】
すると、スイッチ１３３が閉じたことによりＬＰＦ回路１０３には低電位Ｖｒｅｆ＿Ｌ１３１の電位が充電され、ＶＣＯ１０４の周波数制御端子１１０に該低電位Ｖｒｅｆ＿Ｌ１３１が供給され、ＶＣＯ１０４は該低電位Ｖｒｅｆ＿Ｌ１３１に対応する周波数で発振する。
【０１４３】
この状態で、ＶＣＯ自動チューニング回路１０７は、可変分周回路１０５の出力信号ＳＩＧ（ｆｖｃｏ／Ｓ）を、基準周波数ＲＥＦから生成する基準ゲートタイムで計数し、ｆｖｃｏがロックさせたい周波数ｆｖｃｏ＿ｌｏｃｋ（ロック周波数）に対して高いか低いかを判定し、この判定結果を用いてＶＣＯ１０４の容量切り替え信号ＶＣＯＳＥＴ１３６の値を調整する動作を繰り返す。
【０１４４】
最終的に、ｆｖｃｏがｆｖｃｏ＿ｌｏｃｋに最も近くなるポイント５０２（図８：第１の設定値）が探索され、このときのＶＣＯＳＥＴ１３６の値“Ａ”をＶＣＯ自動チューニング回路１０７が記憶し、１回目の自動周波数チューニングを終了する。
【０１４５】
次に、２回目の自動周波数チューニング（第２のチューニング動作、第２のチューニング工程）では、ＶＣＯ自動チューニング回路１０７が、基準電圧発生回路１０８のスイッチ１３３を開く一方でスイッチ１３４を閉じる制御を行う。
【０１４６】
この場合、ＬＰＦ回路１０３には高電位Ｖｒｅｆ＿Ｈ１３２の電位が充電され、ＶＣＯ１０４の周波数制御端子１１０には該高電位Ｖｒｅｆ＿Ｈ１３２が供給され、ＶＣＯ１０４は該高電位Ｖｒｅｆ＿Ｈ１３２に対応する周波数で発振する。
【０１４７】
この状態にてＶＣＯ自動チューニング回路１０７は、可変分周回路１０４の出力信号ＳＩＧ（ｆｖｃｏ／Ｓ）を、基準周波数ＲＥＦから生成する基準ゲートタイムで計数し、ｆｖｃｏをロックさせたい周波数ｆｖｃｏ＿ｌｏｃｋに対して高いか低いかを判定し、この判定結果を用いてＶＣＯ１０４の容量切り替え信号ＶＣＯＳＥＴ１３６の値を調整する動作を繰り返す。
【０１４８】
最終的に、ｆｖｃｏがｆｖｃｏ＿ｌｏｃｋに最も近くなるポイント５０３（図８：第２の設定値）が探索され、このときのＶＣＯＳＥＴ１３６の値“Ｂ”をＶＣＯ自動チューニング回路１０７が記憶し、２回目の自動周波数チューニングを終了する。
【０１４９】
第２のチューニング工程を開始する際、第１のチューニング工程にて求めたＶＣＯＳＥＴの値“Ａ”の値を初期値として探索を開始すると、第２の探索工程の時間短縮が図れるため、より好ましい。
【０１５０】
その後、ＶＣＯ自動チューニング回路１０７は、ＶＣＯ１０４の容量切り替え信号ＶＣＯＳＥＴ１３６の値を、１回目の自動周波数チューニングで求めた“Ａ”と、２回目の自動周波数チューニングで求めた“Ｂ”の中間の値“Ｃ”に固定し（第３のチューニング動作、第３のチューニング工程）、可変分周回路１０５の分周数をＳ分周からＮ分周に戻す。
【０１５１】
また、ＶＣＯ自動チューニング回路１０７は、基準電圧発生回路２０８のスイッチ１３４を開く一方でスイッチ１３０を閉じ、ＰＬＬループを定常動作の状態に戻す。
【０１５２】
この結果、ＰＬＬ周波数シンセサイザ回路は基準周波数のＮ倍の周波数にロックする動作を行い、ある時間後には図８に示すポイント５０４に周波数が収束（ロック）する。
【０１５３】
ここで、自動周波数チューニングにより求めたＶＣＯＳＥＴ１３６の値ＡとＢの間の値Ｃが必ず存在するようにするには、理想状態においては、以下の（３）式の関係を満足する必要がある。（３）式においては、ＶＣＯ１０４の変調感度をΔｆｖｃｏ、ｆｖｃｏがＶｃｏｎｔに比例して変化するＶｃｏｎｔの領域の幅をＶｃｏｎｔ＿ｗ、ＶＣＯＳＥＴ１３６の値を１変化させた場合の周波数変化量をｆｖｃｏ＿ｓｔｅｐとしている。
【０１５４】
（Δｆｖｃｏ×Ｖｃｏｎｔ＿ｗ）／４  ≧  ｆｖｃｏ＿ｓｔｅｐ    ・・・式（３）
ここで、自動周波数チューニングでは、可変分周回路１０５の出力ＳＩＧを基準信号を元に作るゲート時間で計数してＶＣＯ発振周波数の高低の判定をする。このため、ＳＩＧ信号とゲート時間のタイミング関係や自動周波数チューニング中の外乱によって、探索されたＶＣＯＳＥＴの値は±１程度ミスカウントすることが予想されるため、このマージンを見込んで式（３）の条件が必要となる。ただし、実際の設計においては更にマージンを見込んだ設計が必要である。
【０１５５】
なお、以上の説明においては、１回目の自動周波数チューニングを低電位Ｖｒｅｆ＿Ｌ１３１の電位を用いて行い、２回目の自動周波数チューニングを高電位Ｖｒｅｆ＿Ｈ１３２の電位を用いて行う例を示したが、１回目の自動周波数チューニングを高電位Ｖｒｅｆ＿Ｈ１３２を用いて行い、２回目の自動周波数チューニングを低電位Ｖｒｅｆ＿Ｌ１３１を用いて行っても同様の効果が得られる。
【０１５６】
以上のような第２の実施形態によれば、以下に説明する効果を奏することができる。
【０１５７】
図１に示す第１の実施形態に係るＰＬＬ周波数シンセサイザ回路の場合、該ＰＬＬ周波数シンセサイザ回路がロックするためには、自動周波数チューニング時にＶＣＯ６０４の制御端子６１０に印加する電位Ｖｒｅｆを、ＶＣＯ６０４の周波数が印加電圧に比例して変化する領域に常に保たないと、該ＰＬＬ周波数シンセサイザ回路をロックさせたい周波数にＶＣＯ６０４をチューニングすることができない。
【０１５８】
これに対し、第２の実施形態の場合、ＶＣＯ２０４の発振周波数の自動周波数チューニング時に印加する基準電圧Ｖｒｅｆを、可変容量素子（ＮＭＯＳ容量）  １１６、１１７のＣ−Ｖ特性が十分に飽和する低電位Ｖｒｅｆ＿Ｌ１３１と高電位Ｖｒｅｆ＿Ｈ１３２の２条件にて自動周波数チューニングを実施するようにしている。また、Ｖｒｅｆ＿Ｌ１３１とＶｒｅｆ＿Ｈ１３２は、図８に示すｆｖｃｏ−Ｖｃｏｎｔ特性が半導体の特性ばらつきや、温度、電源電圧の変動によって上下左右に変動したとしても、Ｃ−Ｖ特性が十分に飽和するような低電位Ｖｒｅｆ＿Ｌと高電位Ｖｒｅｆ＿Ｈの２条件に選定されている。また、Δｆｖｃｏ、Ｖｃｏｎｔ＿ｗ及びｆｖｃｏ＿ｓｔｅｐは、式（３）の関係を満たすような値に設定されている。
【０１５９】
従って、半導体の特性ばらつきや、温度、電源電圧などの変動によって、ＭＯＳ容量やＣＭＯＳトランジスタの特性が変動し、図８に示すｆｖｃｏ−Ｖｃｏｎｔ特性が、上下左右に変動したとしても、ＶＣＯの容量切り替え機構の設定値ＶＣＯＳＥＴの値を、Ｖｒｅｆ＿Ｌ１３１にて自動周波数チューニングを実施して探索した容量切り替え機構の設定値“Ａ”と、Ｖｒｅｆ＿Ｈ１３２にて自動周波数チューニングを実施して求めた容量切り替え機構の設定値“Ｂ”との中間の値“Ｃ”に設定すれば、ＶＣＯはＰＬＬ周波数シンセサイザをロックさせたい周波数で必ず発振できる。これは、図８に示したｆｖｃｏ−Ｖｃｏｎｔ特性から明らかである。
【０１６０】
従って、容量切り替えの設定値ＶＣＯＳＥＴを“Ａ”と“Ｂ”の中間の値“Ｃ”にセットした後に、ＰＬＬ周波数シンセサイザ回路のロック動作に移行することにより、確実にＰＬＬ周波数シンセサイザ回路を所望の周波数にロックさせることができる。
【０１６１】
要するに第２の実施形態によれば、ＣＭＯＳトランジスタの閾値（Ｖｔ）  と  可変容量素子のＣ−Ｖ特性が、製造ばらつき、温度、電源電圧などによりシフト、かつ電源電圧が変化した場合でも、確実にＶＣＯ１０４の発振周波数をＰＬＬ周波数シンセサイザ回路をロックさせたい周波数に調整することができる。
【０１６２】
また、半導体の製造段階で過度にＣＭＯＳトランジスタの特性ばらつきを抑え込む必要がなくなるため、ＰＬＬ周波数シンセサイザの全回路を一般的なＣＭＯＳ半導体プロセスにて集積化した場合でも高い歩留が期待でき、安価に大量生産が可能となる。
【０１６３】
〔第３の実施形態〕
次に、図５を参照して、第３の実施形態に係るＰＬＬ周波数シンセサイザ回路について説明する。
【０１６４】
図５に示す第３の実施形態に係るＰＬＬ周波数シンセサイザ回路は、位相周波数比較回路２０１、ＬＰＦ回路２０３、ＶＣＯ２０４、可変分周回路２０５、分周数制御回路２０６、ＶＣＯ自動チューニング回路２０７及び基準電圧発生回路２０８からなる負帰還フィードバックループで構成され、半導体集積回路（図示略）上に集積されている。
【０１６５】
このうち基準電圧発生回路２０８以外の回路については、上記の第２の実施形態に係るＰＬＬ周波数シンセサイザ回路（図４）におけるのと同様に構成されているため、詳細な説明を省略する。
【０１６６】
すなわち、位相周波数比較回路２０１は図４の位相周波数比較回路１０１と同様であり、ＬＰＦ回路２０３は図４のＬＰＦ回路１０３と同様であり、ＶＣＯ２０４はＶＣＯ１０４と同様であり、可変分周回路２０５は図４の可変分周回路１０５と同様であり、分周数制御回路２０６は図４の分周数制御回路１０６と同様であり、ＶＣＯ自動チューニング回路２０７は図４のＶＣＯ自動チューニング回路１０７と同様である。
【０１６７】
ＬＰＦ回路２０３は、容量２３３、２３４及び抵抗２３５を備えているが、これら容量２３３、２３４及び抵抗２３５は、それぞれＬＰＦ回路１０３における容量１３５１、１３５２及び抵抗１３５３と同様である。
【０１６８】
また、ＶＣＯ２０４は、可変容量素子２１６、２１７、インダクタ２１５、ＰＭＯＳトランジスタ２１１、２１３、ＮＭＯＳトランジスタ２１２、２１４、容量２１８、２１９、２２０、２２１、２２２、２２３、スイッチ２２４、２２５、２２６、２２７、２２８、２２９を備えているが、これら可変容量素子２１６、２１７、インダクタ２１５、ＰＭＯＳトランジスタ２１１、２１３、ＮＭＯＳトランジスタ２１２、２１４、容量２１８〜２２３、スイッチ２２４〜２２９は、それぞれＶＣＯ１０４における可変容量素子１１６、１１７、インダクタ１１５、ＰＭＯＳトランジスタ１１１、１１３、ＮＭＯＳトランジスタ１１２、１１４、容量１１８〜１２３、スイッチ１２４〜１２９と同様である。
【０１６９】
すなわち、ＶＣＯ２０４は、負性抵抗回路にＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせによるインバータ回路を利用したＬＣ型の発振回路であり、インバータ回路に相当するのは、ＰＭＯＳトランジスタ２１１とＮＭＯＳトランジスタ２１２の組み合わせと、ＰＭＯＳトランジスタ２１３とＮＭＯＳトランジスタ２１４の組み合わせである。また、ＶＣＯ２０４において、発振周波数を可変するためのＬＣ共振回路は、インダクタ２１５と、可変容量素子２１６及び２１７と、容量値が重み付けされた容量２１８〜２２３及びスイッチ２２４〜２２９で構成されるｎ個（例えば６個）の容量アレイと、からなる。
【０１７０】
上記の第２の実施形態（図４）では、基準電圧発生回路１０８を２つの基準電圧源としての低電位Ｖｒｅｆ＿Ｌ１３１及び高電位Ｖｒｅｆ＿Ｈ１３２を用いて構成したが、低電位Ｖｒｅｆ＿ＬとＶｒｅｆ＿Ｈは、可変容量素子（図５の場合、可変容量素子２１６，２１７）の容量変化特性が十分飽和する電位であればよいため、例えば、Ｖｒｅｆ＿ＬをＧＮＤ電位、Ｖｒｅｆ＿Ｈを電源電圧ＶＤＤとしても何ら問題はない。
【０１７１】
そこで、本実施形態の場合、図５に示すように、第２の実施形態における基準電圧発生回路１０８に代えて、基準電圧発生回路２０８を備えている。
【０１７２】
すなわち、基準電圧発生回路２０８は、スイッチ２３０と、スイッチ２３１と、スイッチ２３２と、を備えて構成されており、このうちスイッチ２３０は、ＶＣＯ自動チューニング回路２０７の制御下で、位相周波数比較回路２０１の出力とＬＰＦ回路２０３（及びその先のＶＣＯ２０４）とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。また、スイッチ２３１は、低電位Ｖｒｅｆ＿ＬとしてのＧＮＤ電位とＬＰＦ回路２０３（及びその先のＶＣＯ２０４）とを相互に接続する状態と、相互に切り離す状態とに変換され、同様に、スイッチ２３２は、高電位Ｖｒｅｆ＿ＨとしてのＶＤＤ電位（電源電位）とＬＰＦ回路２０３（及びその先のＶＣＯ２０４）とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。
【０１７３】
本実施形態の場合、自動周波数チューニングの手順は、上記の第２の実施形態における低電位Ｖｒｅｆ＿ＬがＧＮＤ電位に、高電位Ｖｒｅｆ＿ＨがＶＤＤ電位にそれぞれ置き換わっただけであり、その他の点については第２の実施形態の場合と同様であるため、説明を省略する。
【０１７４】
以上のような第３の実施形態によれば、基準電圧発生回路２０８が、スイッチ２３０，２３１，２３２のみの簡単な構成で実現でき、設計が容易になる。
【０１７５】
また、アナログ的またはデジタル的に電位を発生させる基準電圧発生回路１０８が不要となるため、半導体集積回路上で基準電圧発生回路２０８が占める面積が小さくなり、より安価に製造が可能である。
【０１７６】
さらに言えば、基準電圧発生回路２０８から供給する電位はＧＮＤ電位とＶＤＤ電位の２値であれば良いため、電源電圧（ＶＤＤ）の仕様が２．５Ｖから５Ｖのように広いＰＬＬ周波数シンセサイザ回路であっても、本発明の回路は何ら調整することなく動作が可能である利点を有している。
【０１７７】
〔第４の実施形態〕
上記の第２及び第３の実施形態では、ＶＣＯの自動周波数チューニングを２回行うことにより、半導体の特性ばらつきや、温度、電源電圧によってＮＭＯＳ容量やＣＭＯＳトランジスタの特性変動があった場合でも、ＰＬＬ周波数シンセサイザが必ず所望の周波数にロックできる例を説明したが、この場合、ＶＣＯの自動周波数チューニングを２回実施する必要があるために、ＶＣＯチューニング期間とＰＬＬの周波数引き込み期間を合わせたロックアップタイムが長くなる欠点が生じてしまう。
【０１７８】
例えば、ＴＤＭＡ（Ｔｉｍｅ  ｄｉｖｉｓｉｏｎ  ｍｕｌｔｉｐｌｅ  ａｃｃｅｓｓ）方式の携帯電話機のＲＦ部で使用されるＰＬＬ周波数シンセサイザでの使用を考えた場合には、送信と受信のスロット間および周囲の基地局の電界強度をサーチするような場合に高速の周波数切り替え動作が要求されることがあるため、第２及び第３の実施形態はＰＬＬのロックアップタイムが長くなるため適用できないこともあり得る。
【０１７９】
そこで、第４の実施形態では、この欠点を解消できる機構について説明する。
【０１８０】
図９は第４の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【０１８１】
図９に示すように、第４の実施形態に係るＰＬＬ周波数シンセサイザ回路は、第２の実施形態に係るＰＬＬ周波数シンセサイザ回路に、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０を追加した構成である。
【０１８２】
なお、第４の実施形態に係るＰＬＬ周波数シンセサイザ回路は、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０が追加された点と、ＶＣＯ自動チューニング回路２０７の動作が若干異なる点の他は、上記の第２の実施形態に係るＰＬＬ周波数シンセサイザ回路（図４）におけるのと同様に構成されている。
【０１８３】
すなわち、基準電圧発生回路１４０９は図４の基準電圧発生回路１０８と同様であり、位相周波数比較回路１４０１は図４の位相周波数比較回路１０１と同様であり、ＬＰＦ回路１４０３は図４のＬＰＦ回路１０３と同様であり、ＶＣＯ１４０４はＶＣＯ１０４と同様であり、可変分周回路１４０５は図４の可変分周回路１０５と同様であり、分周数制御回路１４０６は図４の分周数制御回路１０６と同様である。
【０１８４】
基準電圧発生回路１４０９はスイッチ１４３０、１４３３、１４３４と、相互に電位が異なる低電位Ｖｒｅｆ＿Ｌ１４３１及び高電位Ｖｒｅｆ＿Ｈ１４３２の２つの電圧源（基準電圧源）と、を備えているが、これらスイッチ１４３０、１４３３、１４３４、低電位Ｖｒｅｆ＿Ｌ１４３１及び高電位Ｖｒｅｆ＿Ｈ１４３２は、それぞれ基準電圧発生回路１０８のスイッチ１３０、１３３、１３４、低電位Ｖｒｅｆ＿Ｌ１３１及び高電位Ｖｒｅｆ＿Ｈ１３２と同様である。
【０１８５】
ＬＰＦ回路１４０３は、容量１４３５、１４３６及び抵抗１４３７を備えているが、これら容量１４３５、１４３６及び抵抗１４３７は、それぞれＬＰＦ回路１０３における容量１３５１、１３５２及び抵抗１３５３と同様である。
【０１８６】
また、ＶＣＯ１４０４は、可変容量素子１４１６、１４１７、インダクタ１４１５、ＰＭＯＳトランジスタ１４１１、１４１３、ＮＭＯＳトランジスタ１４１２、１４１４、容量１４１８、１４１９、１４２０、１４２１、１４２２、１４２３、スイッチ１４２４、１４２５、１４２６、１４２７、１４２８、１４２９を備えているが、これら可変容量素子１４１６、１４１７、インダクタ１４１５、ＰＭＯＳトランジスタ１４１１、１４１３、ＮＭＯＳトランジスタ１４１２、１４１４、容量１４１８〜１４２３、スイッチ１４２４〜１４２９は、それぞれＶＣＯ１０４における可変容量素子１１６、１１７、インダクタ１１５、ＰＭＯＳトランジスタ１１１、１１３、ＮＭＯＳトランジスタ１１２、１１４、容量１１８〜１２３、スイッチ１２４〜１２９と同様である。
【０１８７】
すなわち、ＶＣＯ１４０４は、負性抵抗回路にＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせによるインバータ回路を利用したＬＣ型の発振回路であり、インバータ回路に相当するのは、ＰＭＯＳトランジスタ１４１１とＮＭＯＳトランジスタ１４１２の組み合わせと、ＰＭＯＳトランジスタ１４１３とＮＭＯＳトランジスタ１４１４の組み合わせである。また、ＶＣＯ１４０４において、発振周波数を可変するためのＬＣ共振回路は、インダクタ１４１５と、可変容量素子１４１６及び１４１７と、容量値が重み付けされた容量１４１８〜１４２３及びスイッチ１４２４〜１４２９で構成されるｎ個（例えば６個）の容量アレイと、からなる。
【０１８８】
次に、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０について詳細に説明する。
【０１８９】
図９に示すように、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０は、Ａ／Ｄ変換回路１４４１と、Ｄ／Ａ変換回路１４４２と、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３とを備えて構成されている。
【０１９０】
Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０の具体的構成としては、様々な形式のＡ／Ｄ変換回路、Ｄ／Ａ変換回路を適用したものが考えられるが、本実施形態では、一例として、回路の具体例を図１０に示す。
【０１９１】
すなわち、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０は、例えば図１０に示すように、当該Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０を起動／停止させる電源スイッチ１５０６と、抵抗群１５０１と、スイッチ群１５０２と、ボルテージホロワ１５０４と、コンパレータ１５０３と、出力スイッチ１５０５と、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３とを備えて構成されている。
【０１９２】
このうち抵抗群１５０１は、電源電位ＶＤＤと接地電位ＧＮＤとの間において相互に直列に接続された複数個（ｑ個）の抵抗１５１１、１５１２、１５１３、１５１４、・・・、１５１５からなる。
【０１９３】
また、電源スイッチ１５０６は、例えば、抵抗１５１５と電源電位ＶＤＤとの間に挿入されている。
【０１９４】
スイッチ群１５０２は、複数個（ｑ＋１個）のスイッチ１５１６、１５１７、１５１８、１５１９、・・・、１５２０からなり、各スイッチ１５１６〜１５２０の一端は、接地電位ＧＮＤ、抵抗群１５０１の各抵抗間、及び、電源電位ＶＤＤと電源スイッチ１５０６との接続点にそれぞれ接続され、他端は共通接続されている。
【０１９５】
各スイッチ１５１６〜１５２０の共通接続された他端側は、コンパレータ１５０３のプラス端子と、ボルテージホロワ１５０４のプラス端子と、に接続されている。
【０１９６】
ボルテージホロワ１５０４のマイナス端子は、該ボルテージホロワ１５０４の出力端子に接続されている。このボルテージホロワ１５０４は、プラス端子に入力される電位を、出力端子より出力する。
【０１９７】
また、コンパレータ１５０３のマイナス端子は、ＬＰＦ１４０３の出力側とＶＣＯ１４０４の周波数制御端子１４１０との接続点に接続されている。
【０１９８】
Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３は、ＶＣＯ自動チューニング回路１４０７の制御下で電源スイッチ１５０６及び出力スイッチ１５０５を個別に開閉する制御と、コンパレータ１５０３の比較結果に応じてスイッチ群１５０２の各スイッチ１５１６〜１５２０のうちの何れか１つずつを閉じる制御と、を行うように構成されている。
【０１９９】
Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３の制御下で、電源スイッチ１５０６を閉じた状態で、スイッチ群１５０２の各スイッチ１５１６〜１５２０のうちの何れか１つを閉じることにより、コンパレータ１５０３のプラス端子には、接地電位から電源電位までの範囲内において段階的に設定された複数種類の電位のうちの何れか１つの電位が供給される。
【０２００】
他方、コンパレータ１５０３のマイナス端子には、ＶＣＯ１４０４の周波数制御端子１４１０に印加されるのと同一の電位、すなわち、ＶＣＯ１４０４のコントロール電位が供給される。
【０２０１】
Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３がスイッチ群１５０２の各スイッチ１５１６〜１５２０の開閉制御を行うことによりコンパレータ１５０３のプラス端子に供給される電位を次第に増加させていくと、やがて、コンパレータ１５０３のプラス端子に供給される電位が、マイナス端子に供給される電位を上回る。
【０２０２】
コンパレータ１５０３は、このようにプラス端子に供給される電位がマイナス端子に供給される電位を上回ったタイミングで出力がＬｏｗレベルからＨｉｇｈレベルに反転し、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３に対し電位増加停止信号を出力する。
【０２０３】
電位増加停止信号を受けたＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３は、各スイッチ１５１６〜１５２０の開閉制御を終了する。
【０２０４】
この状態で、各スイッチ１５１６〜１５２０の開閉状態は、ＶＣＯ１４０４のコントロール電位とほぼ同一の電位をボルテージホロワ１５０４のプラス端子に供給可能な状態となっている。
【０２０５】
従って、各スイッチ１５１６〜１５２０の開閉状態を維持したままで、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３が出力スイッチ１５０５を閉じる制御を行うと、ＶＣＯ１４０４のコントロール電位とほぼ同一の電位を、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０からＶＣＯ１４０４の周波数制御端子１４１０に対して供給することができる。
【０２０６】
このようなＡ／Ｄ・Ｄ／Ａ変換ブロック１４４０において、Ｄ／Ａ変換回路１４４２は抵抗群１５０１及びスイッチ群１５０２からなり、Ａ／Ｄ変換回路１４４１はコンパレータ１５０３、抵抗群１５０１及びスイッチ群１５０２からなる。
【０２０７】
すなわち、Ａ／Ｄ・Ｄ／Ａ変換ブロック１４４０において、Ｄ／Ａ変換動作は、スイッチ群１５０２の各スイッチの開閉制御を行うことにより抵抗群１５０１の各抵抗による抵抗分圧の電位を生成することによって行われ、Ａ／Ｄ変換動作は、ＶＣＯ１４０４のコントロール電位とＤ／Ａ変換回路１４４２の出力とをコンパレータ１５０３で逐次比較することにより行われるようにしている。
【０２０８】
次に、図９のＰＬＬ周波数シンセサイザ回路の動作について、図１１を用いて説明する。
【０２０９】
ＰＬＬ周波数シンセサイザ回路に対する電源投入後の１回目の周波数引き込み動作（ｆｖｃｏ＿ｌｏｃｋ１にロックさせる動作）の前に行うＶＣＯの自動周波数チューニングでは、第２の実施形態と同様に、ＶＣＯのコントロール電圧ＶｃｏｎｔをＶｒｅｆ＿ＬとＶｒｅｆ＿Ｈの２条件として、それぞれチューニング動作を行う（第１のチューニング動作と第２のチューニング動作との２回のチューニング動作を行う）。
【０２１０】
先ず、ＶＣＯのコントロール電圧ＶｃｏｎｔをＶｒｅｆ＿Ｌとして実施する自動周波数チューニング（第１のチューニング動作）では、周波数設定データが更新された時点で発生するＥｎａｂｌｅ信号をトリガ信号としてＶＣＯ自動チューニング回路１４０７が制御を開始する。
【０２１１】
すなわち、ＶＣＯ自動チューニング回路１４０７は、基準電圧発生回路１４０９のスイッチ１４３０を開く一方でスイッチ１４３３を閉じる制御と、Ａ／Ｄ・Ｄ／Ａ変換回路１４４０のＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３に電源スイッチ１５０６とボルテージホロワ出力のスイッチ１５０５を開かせることによりＡ／Ｄ・Ｄ／Ａ変換回路１４４０を停止状態とさせる制御と、可変分周制御回路１４０６の分周数を通常時のＮからＳに切り替える制御と、を行う。
【０２１２】
すると、スイッチ１４３３が閉じたことによりＬＰＦ回路１４０３にはＶｒｅｆ＿Ｌ１４３１の電位が充電され、ＶＣＯ１４０４の周波数制御端子１４１０に該電位Ｖｒｅｆ＿Ｌ１４３１が供給され、ＶＣＯ１４０４はＶｒｅｆ＿Ｌ１４３１に対応する周波数で発振する。
【０２１３】
この状態で、ＶＣＯ自動チューニング回路１４０７は、可変分周回路１４０５の出力信号ＳＩＧ（ｆｖｃｏ／Ｓ）を、基準周波数ＲＥＦから生成する基準ゲートタイムで計数し、ｆｖｃｏがロックさせたい周波数ｆｖｃｏ＿ｌｏｃｋ１（ロック周波数）に対して高いか低いかを判定し、この判定結果を用いてＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を調整する動作を繰り返す。
【０２１４】
最終的に、ｆｖｃｏがｆｖｃｏ＿ｌｏｃｋ１に最も近くなるポイント１６０２（図１１：第１の設定値）が探索され、このときのＶＣＯＳＥＴの値“Ｆ”をＶＣＯ自動チューニング回路１４０７が記憶する。
【０２１５】
次に、ＶＣＯのコントロール電圧ＶｃｏｎｔをＶｒｅｆ＿Ｈ１４３２として実施する自動周波数チューニング（第２のチューニング動作）では、ＶＣＯ自動チューニング回路１４０７が、基準電圧発生回路のスイッチ１４３３を開き、スイッチ１４３４を閉じる制御を行う。
【０２１６】
この場合、ＬＰＦ回路１４０３にはＶｒｅｆ＿Ｈ１４３２の電位が充電され、ＶＣＯ１４０４の周波数制御端子１４１０には電位Ｖｒｅｆ＿Ｈ１４３２が供給され、ＶＣＯ１４０４はＶｒｅｆ＿Ｈ１４３２に対応する周波数で発振する。
【０２１７】
この状態にてＶＣＯ自動チューニング回路１４０７は、可変分周回路１４０５の出力信号ＳＩＧ（ｆｖｃｏ／Ｓ）を、基準周波数ＲＥＦから生成する基準ゲートタイムで計数し、ｆｖｃｏをロックさせたい周波数ｆｖｃｏ＿ｌｏｃｋ１に対して高いか低いかを判定し、この判定結果を用いてＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を調整する動作を繰り返す。
【０２１８】
最終的に、ｆｖｃｏがｆｖｃｏ＿ｌｏｃｋ１に最も近くなるポイント１６０３（図１１：第２の設定値）が探索され、このときのＶＣＯＳＥＴの値“Ｇ”をＶＣＯ自動チューニング回路１４０７が記憶し、自動周波数チューニングを終了する。
【０２１９】
なお、第２のチューニングを開始する際、第１のチューニングにて求めたＶＣＯＳＥＴの値“Ｆ”の値を初期値として探索を開始すると、第２の探索工程の時間短縮が図れるため、より好ましい。
【０２２０】
その後、ＶＣＯ自動チューニング回路１４０７は、ＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を、ＶｃｏｎｔをＶｒｅｆ＿Ｌ１４３１の電圧とした場合の自動周波数チューニングで求めた“Ｆ”と、ＶｃｏｎｔをＶｒｅｆ＿Ｈ１４３２の電圧とした場合の自動周波数チューニングで求めた“Ｇ”の中間の値“Ｈ”に固定し、可変分周回路１４０５の分周数をＳ分周からＮ分周に戻す。
【０２２１】
また、ＶＣＯ自動チューニング回路１４０７は、基準電圧発生回路１４０９のスイッチ１４３４を開き、スイッチ１４３０を閉じ、ＰＬＬループを定常動作の状態に戻す。
【０２２２】
この結果、ＰＬＬ周波数シンセサイザ回路は基準周波数のＮ倍の周波数にロックする動作を行い、ある時間後には図１１に示すポイント１６０４に周波数が収束（ロック）する。
【０２２３】
ＰＬＬ周波数シンセサイザ回路において周波数がロックした後、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３は、ＶＣＯ１４０４の発振出力を供給する回路が休止するような適当なタイミングでＡ／Ｄ変換回路１４４１を動作させ、Ａ／Ｄ変換回路１４４１はＶＣＯ１４０４のコントロール電圧をデジタル的に検出し、この電圧をＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３はデジタル値で保持する。
【０２２４】
すなわち、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３の制御下で、電源スイッチ１５０６を閉じた状態で、スイッチ群１５０２の各スイッチ１５１６〜１５２０のうち閉じた状態とする何れか１つのスイッチを順次切り替えることにより、コンパレータ１５０３のプラス端子に供給される電位を次第に増加させ、コンパレータ１５０３のプラス端子に供給される電位がマイナス端子に供給される電位を上回ったタイミングで、各スイッチ１５１６〜１５２０の開閉制御を終了し、この時点での各スイッチ１５１６〜１５２０の開閉をＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３がデジタル値で記憶保持する。
【０２２５】
つまり、ＰＬＬ周波数シンセサイザ回路に対する電源投入後の１回目の周波数引き込み動作によりロック周波数に調整された定常状態において可変容量素子１４１６、１４１７に印加される電位の値（とほぼ同一の値）が、Ａ／Ｄ・Ｄ／Ａ変換制御回路（保持部）１４４３により保持される。
【０２２６】
換言すれば、ＰＬＬ周波数シンセサイザ回路に対する電源投入後の１回目の周波数引き込み動作によりロック周波数に調整されたロック状態においてＡ／Ｄ変換回路１４４１から出力されるデジタル値が、Ａ／Ｄ・Ｄ／Ａ変換制御回路（保持部）１４４３により保持される。
【０２２７】
ＰＬＬ周波数シンセサイザ回路に対する電源投入後に該ＰＬＬ周波数シンセサイザをｆｖｃｏ＿ｌｏｃｋ２にロックさせる２回目以降の周波数引き込みの前には、ＶＣＯ１４０４の自動周波数チューニングを次の手順で実施する。
【０２２８】
先ず、周波数設定データが更新された時点で発生するＥｎａｂｌｅ信号をトリガ信号としてＶＣＯ自動チューニング回路１４０７が制御を開始する。
【０２２９】
すなわち、ＶＣＯ自動チューニング回路１４０７は、基準電圧発生回路１４０９のスイッチ１４３０を開き、スイッチ１４３３と１４３４は開いた状態とする制御と、可変分周回路１４０５の分周数を通常時のＮからＳに切り替える制御と、を行う。
【０２３０】
この状態にて、ＶＣＯ自動チューニング回路１４０７は、Ａ／Ｄ・Ｄ／Ａ変換回路１４４０のＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３に電源スイッチ１５０６を閉じさせることによりＡ／Ｄ・Ｄ／Ａ変換回路１４４０を起動させる制御と、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３にて保持しているデジタル値に基づいてスイッチ群１５０２のスイッチ１５１５〜１５２０の開閉制御を行わせることにより、該デジタル値に相当する電圧Ｖｌｏｃｋを発生させる制御と、出力スイッチ１５０５を閉じさせることにより該電圧Ｖｌｏｃｋをボルテージホロワ１５０４を介してＶＣＯ１４０４の周波数制御端子１４１０に対して（ＶＣＯ１４０４のコントロール電圧として）供給させる制御と、を行う。
【０２３１】
電圧Ｖｌｏｃｋの値は、ｆｖｃｏ＿ｓｔｅｐの分解能が高く設計されていれば、ＶＣＯ１４０４の周波数がＶＣＯコントロール電圧によって調整可能な範囲Ｖｃｏｎｔ＿ｗ１６０１の中央付近にあることは、第２及び第３の実施形態のＶＣＯ自動周波数チューニングの説明から自明であろう。
【０２３２】
この状態で、ＶＣＯ自動チューニング回路１４０７は、可変分周回路１４０５の出力信号ＳＩＧ（ｆｖｃｏ／Ｓ）を、基準周波数ＲＥＦから生成する基準ゲートタイムで計数し、ｆｖｃｏがロックさせたい周波数ｆｖｃｏ＿ｌｏｃｋ２に対して高いか低いかを判定し、この判定結果を用いてＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を調整する動作を繰り返す。
【０２３３】
最終的に、ｆｖｃｏがｆｖｃｏ＿ｌｏｃｋ２に最も近くなるポイント１６０５が探索され、このときのＶＣＯＳＥＴの値“Ｉ”をＶＣＯ自動チューニング回路１４０７は記憶する。
【０２３４】
その後、ＶＣＯ自動チューニング回路１４０７は、ＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を“Ｉ”に固定し、可変分周回路の分周数をＳ分周からＮ分周に戻す。また、ＶＣＯ自動チューニング回路１４０７はスイッチ１４３０を閉じる一方で、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３に電源スイッチ１５０６と出力スイッチ１５０５を開かせる制御を行い、ＰＬＬループを定常動作の状態に戻す。
【０２３５】
すると、ＰＬＬ周波数シンセサイザ回路は基準周波数のＮ倍の周波数にロックする動作を行い、その後、図１６に示すポイント１６０６に周波数が収束（ロック）する。
【０２３６】
本実施形態では、ＰＬＬ周波数シンセサイザ回路に対する電源投入後の１回目の周波数引き込みの前に実施する１回目のＶＣＯ自動周波数チューニング（第１のチューニング動作）をＶｒｅｆ＿Ｌ１４３１の電位にて行い、２回目のＶＣＯ自動周波数チューニング（第２のチューニング動作）をＶｒｅｆ＿Ｈ１４３２にて行う例を示したが、１回目をＶｒｅｆ＿Ｈ１４３２で行い、２回目をＶｒｅｆ＿Ｌ１４３１で行っても、同様の効果が得られる。
【０２３７】
また、本実施形態のＰＬＬ周波数シンセサイザ回路が休止状態（パワーセーブ状態）に移る場合には、Ａ／Ｄ変換回路１４４１にて検出したＶＣＯコントロール電圧のデジタル値をＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３が保持して休止状態となる。
【０２３８】
その後、ＰＬＬ周波数シンセサイザ回路が休止状態から通常動作に復帰する場合には、保持していたデジタル値を使用してＤ／Ａ変換回路１４４２にてＶＣＯ１４０４のコントロール電圧を発生させ、前記の２回目以降の周波数引き込みの前のＶＣＯの自動周波数チューニングと同じ手順の動作を行うことにより、すなわち、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３にてデジタル的に保持していた電圧ＶｌｏｃｋをＤ／Ａ変換回路１４４２にてアナログ電圧に変換し、これをＶＣＯ１４０４の周波数制御端子１４１０に対してＶＣＯ１４０４のコントロール電圧として供給しながら自動周波数チューニングを行うことにより、ロックアップタイムが短縮できる。
【０２３９】
また、本実施形態のＰＬＬ周波数シンセサイザ回路は、Ａ／Ｄ変換回路１４４１にてＶＣＯコントロール電圧を保持した後、動作環境（温度、電源電圧など）が変化した場合や、Ａ／Ｄ変換回路１４４１にてＶＣＯコントロール電圧を保持した時刻から所定時間が経過した場合には、前記した電源投入後の１回目のＶＣＯの自動周波数チューニングと同様に、ＶＣＯ１４０４のコントロール電圧ＶｃｏｎｔをＶｒｅｆ＿Ｌ１４３１及びＶｒｅｆ＿Ｈ１４３２の２条件としてそれぞれチューニング動作を実施し、更に、ＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を、ＶｃｏｎｔをＶｒｅｆ＿Ｌ１４３１の電圧として求めた“Ｆ”と、ＶｃｏｎｔをＶｒｅｆ＿Ｈ１４３２として求めた“Ｇ”との中間の値“Ｈ”に固定してロック動作（周波数引き込み動作）を行い、ロックした際のＶＣＯコントロール電圧をＡ／Ｄ変換回路１４４１にてデジタル値に変換し、この値をＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３にて保持する動作を実施する。
【０２４０】
すなわち、本実施形態のＰＬＬ周波数シンセサイザ回路は、ＰＬＬ周波数シンセサイザ回路の動作環境の変化を検出する動作環境変化検出手段（例えば、温度センサ、電圧測定回路など：図示略）と、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３がＶＣＯコントロール電圧と対応するデジタル値を最後に保持してからの経過時間を計時する計時手段（タイマ：図示略）とを備えている。
【０２４１】
そして、この計時手段により所定時間が計時された場合や動作環境変化検出手段により動作環境の変化が検出された場合には、ＶＣＯ自動チューニング回路１４０７は、前記第１、前記第２及び前記第３のチューニング動作（ＶＣＯ１４０４のコントロール電圧ＶｃｏｎｔをＶｒｅｆ＿Ｌ１４３１及びＶｒｅｆ＿Ｈ１４３２の２条件としてそれぞれチューニング動作を実施し、更に、ＶＣＯ１４０４の容量切り替え信号ＶＣＯＳＥＴの値を、ＶｃｏｎｔをＶｒｅｆ＿Ｌ１４３１の電圧として求めた“Ｆ”と、ＶｃｏｎｔをＶｒｅｆ＿Ｈ１４３２として求めた“Ｇ”との中間の値“Ｈ”に固定する動作）を行い、その後、ＰＬＬ周波数シンセサイザ回路が通常動作に移行してロックした際のＶＣＯコントロール電圧をＡ／Ｄ変換回路１４４１にてデジタル値に変換し、このデジタル値をＡ／Ｄ・Ｄ／Ａ変換制御回路１４４３にて保持する動作（保持値更新動作）を実施する。
【０２４２】
これにより、時間経過により何らかの動作条件が変化したり、或いは、動作環境変化検出手段により検出されるような動作環境の変化が生じた場合にも、必ず、ＶＣＯ１４０４の発振周波数をＰＬＬ周波数シンセサイザ回路をロックさせたい周波数に調整することができる。
【０２４３】
以上のような第４の実施形態によれば、電源投入後にＰＬＬ周波数シンセサイザ回路をロックさせる２回目以降の動作においてはＶＣＯ１４０４の自動周波数チューニングが１回で済むため、ＶＣＯ１４０４の自動周波数チューニング期間とＰＬＬの周波数引き込み期間を合計したロックアップタイムが、第２及び第３の実施形態よりも、ＶＣＯの自動周波数チューニング１回分の期間だけ短縮される。このため、第４の実施形態は、ＰＬＬ周波数の高速な切り替え動作が要求される場合に適する。なお、電源投入後の１回目のロックアップタイムは第２及び第３の実施形態と同じ期間が必要であるが、電源投入後の１回目のロックアップタイムが長い欠点は無線通信システム上の工夫で回避できる。
【０２４４】
〔第５の実施形態〕
第５の実施形態では、上記の第４の実施形態に上記の第３の実施形態を適用した例を説明する。
【０２４５】
図１２は第５の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【０２４６】
図１２に示す第５の実施形態に係るＰＬＬ周波数シンセサイザ回路は、位相周波数比較回路１７０１、ＬＰＦ回路１７０３、ＶＣＯ１７０４、可変分周回路１７０５、分周数制御回路１７０６、ＶＣＯ自動チューニング回路１７０７及び基準電圧発生回路１７０８からなる負帰還フィードバックループで構成され、半導体集積回路（図示略）上に集積されている。また、図１２に示す第５の実施形態に係るＰＬＬ周波数シンセサイザ回路は、第４の実施形態にかかるＰＬＬ周波数シンセサイザ回路と同様に、Ａ／Ｄ・Ｄ／Ａ変換ブロック１７４０を備えている。
【０２４７】
このうち基準電圧発生回路１７０８以外の回路については、上記の第４の実施形態に係るＰＬＬ周波数シンセサイザ回路（図９）におけるのと同様に構成されている。
【０２４８】
すなわち、位相周波数比較回路１７０１は図９の位相周波数比較回路１４０１と同様であり、ＬＰＦ回路１７０３は図９のＬＰＦ回路１４０３と同様であり、ＶＣＯ１７０４はＶＣＯ１４０４と同様であり、可変分周回路１７０５は図９の可変分周回路１４０５と同様であり、分周数制御回路１７０６は図９の分周数制御回路１４０６と同様であり、ＶＣＯ自動チューニング回路１７０７は図９のＶＣＯ自動チューニング回路１４０７と同様である。
【０２４９】
ＬＰＦ回路１７０３は、容量１７３５、１７３６及び抵抗１７３７を備えているが、これら容量１７３５、１７３６及び抵抗１７３７は、それぞれＬＰＦ回路１４０３における容量１４３５、１４３６及び抵抗１４３７と同様である。
【０２５０】
また、ＶＣＯ１７０４は、可変容量素子１７１６、１７１７、インダクタ１７１５、ＰＭＯＳトランジスタ１７１１、１７１３、ＮＭＯＳトランジスタ１７１２、１７１４、容量１７１８、１７１９、１７２０、１７２１、１７２２、１７２３、スイッチ１７２４、１７２５、１７２６、１７２７、１７２８、１７２９を備えているが、これら可変容量素子１７１６、１７１７、インダクタ１７１５、ＰＭＯＳトランジスタ１７１１、１７１３、ＮＭＯＳトランジスタ１７１２、１７１４、容量１７１８〜１７２３、スイッチ１７２４〜１７２９は、それぞれＶＣＯ１４０４における可変容量素子１４１６、１４１７、インダクタ１４１５、ＰＭＯＳトランジスタ１４１１、１４１３、ＮＭＯＳトランジスタ１４１２、１４１４、容量１４１８〜１４２３、スイッチ１４２４〜１４２９と同様である。
【０２５１】
すなわち、ＶＣＯ１７０４は、負性抵抗回路にＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせによるインバータ回路を利用したＬＣ型の発振回路であり、インバータ回路に相当するのは、ＰＭＯＳトランジスタ１７１１とＮＭＯＳトランジスタ１７１２の組み合わせと、ＰＭＯＳトランジスタ１７１３とＮＭＯＳトランジスタ１７１４の組み合わせである。また、ＶＣＯ１７０４において、発振周波数を可変するためのＬＣ共振回路は、インダクタ１７１５と、可変容量素子１７１６及び１７１７と、容量値が重み付けされた容量１７１８〜１７２３及びスイッチ１７２４〜１７２９で構成されるｎ個（例えば６個）の容量アレイと、からなる。
【０２５２】
また、Ａ／Ｄ・Ｄ／Ａ変換ブロック１７４０は、Ａ／Ｄ変換回路１７４１、Ｄ／Ａ変換回路１７４２、Ａ／Ｄ・Ｄ／Ａ変換制御回路１７４３を備えているが、これらＡ／Ｄ変換回路１７４１、Ｄ／Ａ変換回路１７４２、Ａ／Ｄ・Ｄ／Ａ変換制御回路１７４３は、図９のＡ／Ｄ・Ｄ／Ａ変換ブロック１４４０におけるＡ／Ｄ変換回路１４４１、Ｄ／Ａ変換回路１４４２、Ａ／Ｄ・Ｄ／Ａ変換制御回路１４４３と同様である。
【０２５３】
また、本実施形態の場合、基準電圧発生回路１７０８は、図７に示す第３の実施形態における基準電圧発生回路２０８と同様に構成されている。
【０２５４】
すなわち、基準電圧発生回路１７０８は、スイッチ１７３０と、スイッチ１７３１と、スイッチ１７３２と、を備えて構成されており、このうちスイッチ１７３０は、ＶＣＯ自動チューニング回路１７０７の制御下で、位相周波数比較回路１７０１の出力とＬＰＦ回路１７０３（及びその先のＶＣＯ１７０４）とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。また、スイッチ１７３１は、低電位Ｖｒｅｆ＿ＬとしてのＧＮＤ電位とＬＰＦ回路１７０３（及びその先のＶＣＯ１７０４）とを相互に接続する状態と、相互に切り離す状態とに変換され、同様に、スイッチ１７３２は、高電位Ｖｒｅｆ＿ＨとしてのＶＤＤ電位（電源電位）とＬＰＦ回路１７０３（及びその先のＶＣＯ１７０４）とを相互に接続する状態と、相互に切り離す状態とに変換されるようになっている。
【０２５５】
本実施形態の場合、自動周波数チューニングの手順は、上記の第４の実施形態における低電位Ｖｒｅｆ＿ＬがＧＮＤ電位に、高電位Ｖｒｅｆ＿ＨがＶＤＤ電位にそれぞれ置き換わっただけであり、その他の点については第４の実施形態の場合と同様であるため、説明を省略する。
【０２５６】
以上のような第５の実施形態によれば、基準電圧発生回路１７０８が、スイッチ１７３０，１７３１，１７３２のみの簡単な構成で実現できるため、設計が容易になる。
【０２５７】
また、アナログ的な電位を発生させる基準電圧源回路が不要となるため、半導体集積回路上で基準電圧発生回路１７０８が占める面積が小さくなり、安価に製造できる利点がある。
【図面の簡単な説明】
【０２５８】
【図１】本発明の第１の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【図２】図１のＰＬＬ周波数シンセサイザ回路におけるＶＣＯ自動周波数チューニングを説明するための図（理想状態）である。
【図３】図１のＰＬＬ周波数シンセサイザ回路におけるＶＣＯ自動周波数チューニングを説明するための図（素子ばらつきや温度、電源電圧の影響を受けた場合）である。
【図４】本発明の第２の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【図５】本発明の第３の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【図６】電圧制御発振回路（ＶＣＯ）の可変容量素子（ＭＯＳ容量）を示す図であり、このうち（ａ）は記号により示した図、（ｂ）は構造を模式的に示した図である。
【図７】ＭＯＳ容量の電圧特性（Ｃ−Ｖ特性）を示す図である。
【図８】図４及び図５のＰＬＬ周波数シンセサイザ回路におけるＶＣＯ自動周波数チューニングを説明するための図である。
【図９】本発明の第４の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【図１０】図９のＰＬＬ周波数シンセサイザ回路が備えるＡ／Ｄ変換器及びＤ／Ａ変換器を示す回路図である。
【図１１】図９のＰＬＬ周波数シンセサイザ回路におけるＶＣＯ自動周波数チューニングを説明するための図である。
【図１２】本発明の第５の実施形態に係るＰＬＬ周波数シンセサイザ回路を示す回路図である。
【図１３】一般的なＰＬＬ周波数シンセサイザ回路の構成を示すブロック図である。
【図１４】非特許文献１の電圧制御発振回路（ＶＣＯ）を示す回路図である。
【図１５】非特許文献１の電圧制御発振回路（ＶＣＯ）を示す回路図である。
【図１６】非特許文献１の電圧制御発振回路（ＶＣＯ）を示す回路図である。
【図１７】特許文献１の電圧制御発振回路（ＶＣＯ）を示す回路図である。
【図１８】特許文献４のＰＬＬ周波数シンセサイザ回路を示す回路図である。
【図１９】図１８のＰＬＬ周波数シンセサイザ回路のＶＣＯ制御電圧と発振周波数との関係を示す図である。
【符号の説明】
【０２５９】
６１８，６１９，６２０，６２１，６２２，６２３  容量
６１５  インダクタ
６１６，６１７  可変容量素子
６０４  電圧制御発振回路
６０７  ＶＣＯ自動チューニング回路（チューニング手段）
６０８  基準電圧発生回路（基準電位印加手段）
１１８，１１９，１２０，１２１，１２２，１２３  容量
１１５  インダクタ
１１６，１１７  可変容量素子
１０４  電圧制御発振回路
１０７  ＶＣＯ自動チューニング回路（チューニング手段）
１０８  基準電圧発生回路（基準電位印加手段）
２１８，２１９，２２０，２２１，２２２，２２３  容量
２１５  インダクタ
２１６，２１７  可変容量素子
２０４  電圧制御発振回路
２０７  ＶＣＯ自動チューニング回路（チューニング手段）
２０８  基準電圧発生回路（基準電位印加手段）
１４１８，１４１９，１４２０，１４２１，１４２２，１４２３  容量
１４１５  インダクタ
１４１６，１４１７  可変容量素子
１４０４  電圧制御発振回路
１４０７  ＶＣＯ自動チューニング回路（チューニング手段）
１４０８  基準電圧発生回路（基準電位印加手段）
１４４０  Ａ／Ｄ・Ｄ／Ａ変換ブロック
１４４１  Ａ／Ｄ変換回路（Ａ／Ｄ変換器）
１４４２  Ｄ／Ａ変換回路（Ｄ／Ａ変換器）
１４４３  Ａ／Ｄ・Ｄ／Ａ変換制御回路（保持部）
１７１８，１７１９，１７２０，１７２１，１７２２，１７２３  容量
１７１５  インダクタ
１７１６，１７１７  可変容量素子
１７０４  電圧制御発振回路
１７０７  ＶＣＯ自動チューニング回路（チューニング手段）
１７０８  基準電圧発生回路（基準電位印加手段）
１７４０  Ａ／Ｄ・Ｄ／Ａ変換ブロック
１７４１  Ａ／Ｄ変換回路（Ａ／Ｄ変換器）
１７４２  Ｄ／Ａ変換回路（Ｄ／Ａ変換器）
１７４３  Ａ／Ｄ・Ｄ／Ａ変換制御回路（保持部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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