(57)【要約】【課題】  等化器の動作可能な周波数を向上でき、高速な信号伝送に適用できるレシーバ回路を提供する。【解決手段】  レシーバ回路の等化器３０は、入力信号により駆動される第１トランスコンダクタ３２及び第１受動素子回路３３を有する入力回路３１、第１トランスコンダクタ３２に直列接続され、復元信号を出力する第２トランスコンダクタ３５を有する出力回路３４、第２トランスコンダクタ３５に逆並列接続される第３トランスコンダクタ３７及び第２受動素子回路３８を有する帰還回路３６を備えて構成される。第１受動素子回路３３及び第２受動素子回路３８は、それぞれ第１及び第２制御電圧に応じて素子値を調整可能であり、入力回路３１及び帰還回路３６の周波数特性を素子値に応じてそれぞれ調整するために設けられる。【選択図】    図３
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【特許請求の範囲】
【請求項１】
入力端子を介して供給される入力信号の波形歪みを補正する等化器を有するレシーバ回路であって、
前記等化器は、
前記入力信号により駆動される第１トランスコンダクタを有する入力回路と、
前記第１トランスコンダクタに直列接続され、前記入力信号の波形歪みを補正した復元信号を出力する第２トランスコンダクタを有する出力回路と、
前記第２トランスコンダクタに逆並列接続される第３トランスコンダクタを有する帰還回路とを備え、
前記入力回路は、第１制御電圧に応じて素子値を調整可能であり、前記入力回路の周波数特性を素子値に応じて調整するための第１受動素子回路を備え、
前記帰還回路は、第２制御電圧に応じて素子値を調整可能であり、前記帰還回路の周波数特性を素子値に応じて調整するための第２受動素子回路を備えていることを特徴とするレシーバ回路。
【請求項２】
請求項１記載のレシーバ回路において、
前記第１受動素子回路は、前記第１制御電圧に応じて抵抗値が変化する第１可変抵抗素子と容量素子とで構成されるＲＣ回路であり、前記入力端子と前記第１トランスコンダクタの入力との間に接続され、
前記第２受動素子回路は、前記第２制御電圧に応じて抵抗値が変化する第２可変抵抗素子と容量素子とで構成される低域通過フィルタであり、前記第２トランスコンダクタの出力と前記第３トランスコンダクタの入力との間に接続されることを特徴とするレシーバ回路。
【請求項３】
請求項２記載のレシーバ回路において、
前記第１受動素子回路は、前記第１可変抵抗素子に並列接続される抵抗素子または前記第１可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備え、
前記第２受動素子回路は、前記第２可変抵抗素子に並列接続される抵抗素子または前記第２可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備えていることを特徴とするレシーバ回路。
【請求項４】
請求項１記載のレシーバ回路において、
前記第１受動素子回路は、前記第１制御電圧に応じて抵抗値が変化する第１可変抵抗素子と容量素子とで構成されるＲＣ回路であり、前記第１トランスコンダクタを構成する差動対のソース側のノード間に接続され、
前記第２受動素子回路は、前記第２制御電圧に応じて抵抗値が変化する第２可変抵抗素子と容量素子とで構成される低域通過フィルタであり、前記第２トランスコンダクタの出力と前記第３トランスコンダクタの入力との間に接続されることを特徴とするレシーバ回路。
【請求項５】
請求項４記載のレシーバ回路において、
前記第１受動素子回路は、前記第１可変抵抗素子に並列接続される抵抗素子または前記第１可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備え、
前記第２受動素子回路は、前記第２可変抵抗素子に並列接続される抵抗素子または前記第２可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを備えていることを特徴とするレシーバ回路。
【請求項６】
請求項１記載のレシーバ回路において、
ディジタル値に応じて前記第１および第２制御電圧をそれぞれ生成するための第１および第２Ｄ／Ａ変換器を備えていることを特徴とするレシーバ回路。
【請求項７】
請求項１記載のレシーバ回路において、
前記復元信号の極性を順次判定する判定回路と、
前記判定回路の前回の判定結果と現在の復元信号との相関を取得する相関取得回路と、
前記相関取得回路の取得結果に応じて、相関を無くす方向に前記第１または第２制御電圧を調整する電圧調整回路とを備えていることを特徴とするレシーバ回路。
【請求項８】
請求項１記載のレシーバ回路において、
前記復元信号のアイパターンの開口度を取得する開口度取得回路と、
前記開口度取得回路の取得結果に応じて、開口度を改善する方向に前記第１または第２制御電圧を調整する電圧調整回路とを備えていることを特徴とするレシーバ回路。
【請求項９】
請求項１記載のレシーバ回路において、
前記等化器に直列接続される判定帰還型等化器を備えていることを特徴とするレシーバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のＬＳＩチップ間の信号伝送、ＬＳＩチップ内における複数の素子や回路ブロック間の信号伝送、複数のボード（プリント配線基板）間の信号伝送、あるいは複数の匡体間の信号伝送を高速に実施するための技術に関し、特に、高速の信号伝送に用いられるレシーバ回路に関する。
【背景技術】
【０００２】
近時、コンピュータやその他の情報処理機器を構成する部品の性能は大きく向上しており、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置やプロセッサなどの性能向上が著しい。半導体記憶装置やプロセッサなどの性能向上に伴って、システムの性能を向上させるためには、システムを構成する部品あるいは要素間の信号伝送速度の向上（伝送容量の増加および伝送遅延の減少）が不可欠になってきている。例えば、主記憶装置（ＳＲＡＭ、ＤＲＡＭ等）とプロセッサとの間の信号伝送速度がコンピュータ全体の性能向上の妨げになりつつある。また、ＬＳＩチップの大規模化に伴い、ＬＳＩチップ内における複数の素子や回路ブロック間の信号伝速度がＬＳＩチップ全体の性能を制限する大きな要因となってきている。さらには、複数のボード間の信号伝送、あるいは複数の筐体間の信号伝送においても、信号伝送速度を向上させる必要がある。
【０００３】
ＬＳＩチップ内における複数の回路ブロック間、あるいは複数のＬＳＩチップ間などの信号伝送速度が高速（例えば、数Ｇｂｉｔ／ｓ）になると、伝送路で信号の高周波成分が減衰する。このため、伝送路の受信端（レシーバ回路）では、信号の波形が歪んでしまう。また、伝送路における信号の高周波成分の減衰だけでなく、ＬＳＩパッケージとボードとの接続部やコネクタなどで生じる反射の影響によっても信号の波形歪みが生じてしまう。
【０００４】
このように歪んだ波形の信号は、レシーバ回路において、極性（符号）を正しく判定できないため、信号の波形歪みを除去して増幅する等化器（イコライザ：イコライズ機能を有する増幅回路）が必要となる。等化器としては、互いに異なる周波数特性を有する複数のプレフィルタを並列に配置し、各プレフィルタの出力信号を合成して出力する並列型等化器、あるいは遅延線の各タップの出力信号を合成して出力するＦＩＲ（Finite Impulse Response）型等化器などが知られている（例えば、非特許文献１参照）。
【０００５】
図１は、並列型等化器の一例を示している。並列型等化器１０は、入力端子ＩＮに対して並列に配置されたプレフィルタ１１〜１３、各プレフィルタ１１〜１３の出力信号に対するゲイン調整をそれぞれ実施するゲイン調整回路１４〜１６、各ゲイン調整回路１４〜１６の出力信号を合成する合成回路１７、合成回路１７の出力信号（合成信号）を増幅して出力端子ＯＵＴに出力する増幅回路１８を有している。プレフィルタ１１〜１３は、ラプラス変換を用いた表現でそれぞれ１（フラット）、ｓ（１階微分特性）、ｓ２（２階微分特性）で表される周波数特性を有している。このような構成の並列型等化器１０では、各プレフィルタ１１〜１３の出力信号を合成することで伝送路での高周波成分の減衰が補償される。また、各プレフィルタ１１〜１３の出力信号に対するゲイン調整をそれぞれ実施することで、様々な範囲の伝送路の周波数特性が補償される。
【０００６】
図２は、ＦＩＲ型等化器の一例を示している。ＦＩＲ型等化器２０は、タップ２１〜２３、入力端子ＩＮを介して供給される入力信号および各タップ２１〜２３の出力信号に対するゲイン調整をそれぞれ実施するゲイン調整回路２４〜２７、各ゲイン調整回路２４〜２７の出力信号を合成する合成回路２８、合成回路２８の出力信号（合成信号）を増幅して出力端子ＯＵＴに出力する増幅回路２９を有している。このような構成のＦＩＲ型等化器２０では、入力信号および各タップ２１〜２３の出力信号を合成することで伝送路での高周波成分の減衰が補償される。また、入力信号および各タップ２１〜２３の出力信号に対するゲイン調整をそれぞれ実施することで、様々な範囲の伝送路の周波数特性が補償される。
【０００７】
また、特許文献１では、単一の極および単一の零点を備えた伝達関数を有し、単一の極と単一の零点との比率を制御するためのミラー比回路を備えた等化器が開示されている。この等化器では、単一の極と単一の零点との比率を規定する電流ミラー比は、トランジスタサイズの比率により制御される。単一の零点は、伝送路の伝達関数における優勢の極を相殺して、伝送路を原因とする信号の波形歪みを補償する。
【０００８】
特許文献２では、入力信号を増幅する第１の増幅器、入力信号が入力される高周波通過フィルタ、高周波通過フィルタの通過信号を増幅する第２の増幅器、第１の増幅器の出力信号と第２の増幅器の出力信号とを加算する加算部を有する等化器を備えた受信回路が開示されている。第１および第２の増幅器は、ＣＭＯＳインバータ構成の増幅段と、ＣＭＯＳ構成のゲイン調整段とを有している。この受信回路では、等化器の出力信号に基づいてゲイン調整信号を生成してゲイン調整段にフィードバックすることで、伝送路の周波数特性が補償される。
【特許文献１】特表平１１−５１５１５７号公報
【特許文献２】特開２００３−２０４２９１号公報
【非特許文献１】Jan W. M. Bergmans, "Digital Baseband Transmission and Recording", Kluwer Academic Publishers, pp.398-412, 1996.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
前述のように、並列型等化器およびＦＩＲ型等化器のいずれも、複数の信号を合成して出力する合成回路（和信号の発生回路）を有している。このような合成回路は、複数の信号を合成するため、寄生容量が大きくなる。特に、等化器をＣＭＯＳ回路で構成する場合、トランジスタの限界に近い高い周波数で動作させる必要があり、寄生容量が僅かでも増加すると、等化器の動作可能な最大周波数が制限を受けるという問題がある。また、等化器を大きな寄生容量のもとで高い周波数まで動作させようとすると、回路規模や消費電流が増大してしまう。さらに、ゲイン調整回路のトランジスタサイズは、最大ゲインに合わせて余裕を持ったサイズにする必要がある。サイズの大きいトランジスタは寄生容量も大きいうえに、ゲイン調整回路を最大ゲインで動作させることは実際にはなく、無駄な容量を駆動することになるため、等化器の動作可能な最大周波数が低下するという問題がある。
【００１０】
本発明は、このような従来の問題点に鑑みてなされたものであり、等化器の動作可能な周波数を向上でき、高速な信号伝送に適用できるレシーバ回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明のレシーバ回路の一形態では、入力端子を介して供給される入力信号の波形歪みを補正する等化器は、第１トランスコンダクタおよび第１受動素子回路を有する入力回路と、第２トランスコンダクタを有する出力回路と、第３トランスコンダクタおよび第２受動素子回路を有する帰還回路とを備えて構成される。入力回路の第１トランスコンダクタは、入力信号により駆動される。入力回路の第１受動素子回路は、第１制御電圧に応じて素子値を調整可能であり、入力回路の周波数特性を素子値に応じて調整するために設けられる。出力回路の第２トランスコンダクタは、第１トランスコンダクタに直列接続され、入力信号の波形歪みを補正した復元信号を出力する。帰還回路の第３トランスコンダクタは、第２トランスコンダクタに逆並列接続（帰還接続）されている。帰還回路の第２受動素子回路は、第２制御電圧に応じて素子値を調整可能であり、帰還回路の周波数特性を素子値に応じて調整するために設けられる。
【００１２】
第１受動素子回路を設けることで、等化器の伝達関数に、第１受動素子回路の素子値により位置が調整される第１の零点を発生させることができる。また、第２受動素子回路を設けることで、帰還回路の伝達関数に、第２受動素子回路の素子値により位置が調整される極を発生させることができる。帰還回路の伝達関数における極は、等化器の伝達関数における零点を規定する。従って、第２受動素子回路を設けることで、等化器の伝達関数に、第２受動素子回路の素子値により位置が調整される第２の零点を発生させることができる。このため、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタ（増幅回路）の直列構成により、図１に示した３個のプレフィルタを有する並列型等化器と同等の周波数特性を得ることができる。合成回路を用いないため、寄生容量の増加を回避でき、高速な信号伝送に適用できる。寄生容量の増加を回避できるため、回路規模の増大および消費電流の増大を回避できる。また、等化器全体の周波数特性は、第１および第２受動素子回路の素子値に応じて調整されるため、トランスコンダクタを構成するトランジスタを、常に最大の増幅度（最大のトランスコンダクタンス）で使用することができる。トランジスタサイズの調整用マージンを不要にできるため、余分な寄生容量を省くことができる。余分な寄生容量をなくすことで、等化器の動作可能な周波数の向上に寄与できる。
【００１３】
本発明のレシーバ回路の前記一形態の好ましい例では、入力回路の第１受動素子回路は、第１制御電圧に応じて抵抗値が変化する第１可変抵抗素子と容量素子とで構成されたＲＣ回路であり、入力端子と第１トランスコンダクタの入力との間に接続される。帰還回路の第２受動素子回路は、第２制御電圧に応じて抵抗値が変化する第２可変抵抗素子と容量素子とで構成された低域通過フィルタであり、第２トランスコンダクタの出力と第３トランスコンダクタの入力との間に接続される。これにより、第１および第２受動素子回路を容易に構成することができる。
【００１４】
本発明のレシーバ回路の前記一形態の好ましい例では、入力回路の第１受動素子回路は、第１制御電圧に応じて抵抗値が変化する第１可変抵抗素子と容量素子とで構成されたＲＣ回路であり、第１トランスコンダクタを構成する差動対のソース側のノード間に接続される。帰還回路の第２受動素子回路は、第２制御電圧に応じて抵抗値が変化する第２可変抵抗素子と容量素子で構成された低域通過フィルタであり、第２トランスコンダクタの出力と第３トランスコンダクタの入力との間に接続される。差動対のソース側のディジェネレーションにＲＣ回路を用いることで、第１トランスコンダクタが与えるトランスコンダクタンスは、ＲＣ回路の素子値で規定され、差動対自体のトランスコンダクタンスへの依存性が低くなり、製造ばらつきに対して安定させることができる。
【００１５】
本発明のレシーバ回路の前記一形態の好ましい例では、入力回路の第１受動素子回路は、第１可変抵抗素子に並列接続される抵抗素子または第１可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを有する。帰還回路の第２受動素子回路は、第２可変抵抗素子に並列に接続される抵抗素子または第２可変抵抗素子に直列接続される抵抗素子の少なくともいずれかを有する。このため、等化器の伝達関数における零点の位置を規定する抵抗値の設定範囲を制限することができる。この結果、等化器の伝達関数において、第１の零点が第２の零点より常に小さくなるように設定できる。これにより、第１および第２制御電圧に対する復元信号の品質の極値を単一にすることができ、等化器の周波数特性を容易に最適化できる。
【００１６】
本発明のレシーバ回路の前記一形態の好ましい例では、第１および第２Ｄ／Ａ変換器は、ディジタル値に応じて第１および第２制御電圧をそれぞれ生成するために設けられる。第１および第２Ｄ／Ａ変換器により第１および第２制御電圧をそれぞれ生成することで、ディジタル回路による等化器の特性制御が可能になる。高速な信号伝送において、伝送路の特性変化は、主として環境温度の変化に起因するものであり、非常に緩やかな変化である。このような緩やかな変化（時定数の長い変化）に追従して等化器の特性を制御する回路は、アナログ回路よりもディジタル回路を用いた方が小規模かつ容易に実現できる。
【００１７】
本発明のレシーバ回路の前記一形態の好ましい例では、判定回路は、等化器から出力される復元信号の極性（符号）を判定する。相関取得回路は、判定回路の前回の判定結果と現在の復元信号との相関を取得する。電圧調整回路は、相関取得回路の取得結果に応じて、相関を無くす方向に第１または第２制御電圧を調整する。第１および第２制御電圧が最適である場合には、判定回路の前回の判定結果と現在の復元信号との相関はほとんど無くなる。換言すれば、第１および第２制御電圧が最適でない場合には、判定回路の前回の判定結果と現在の復元信号との相関が発生する。判定回路の前回の判定結果と現在の復元信号との相関に応じて第１または第２制御電圧を調整することで、相関を無くすような等化器の特性制御が可能になる。
【００１８】
本発明のレシーバ回路の前記一形態の好ましい例では、開口度取得回路は、等化器から出力される復元信号のアイパターンの開口度を取得する。電圧調整回路は、開口度取得回路の取得結果に応じて、開口度を改善する方向に第１または第２制御電圧を調整する。このような構成により、復元信号のアイパターンの開口度を改善するような等化器の特性制御が可能になる。
【００１９】
本発明のレシーバ回路の前記一形態の好ましい例では、判定帰還型等化器（ＤＦＥ：Decision Feedback Equalizer）は、等化器に直列接続される。一般に、判定帰還型等化器は、ノイズの増幅が無い、あるいは信号の反射により生じる波形歪みの補正能力が高いなどの利点を有している。しかしながら、判定帰還型等化器では、あるビットの判定結果に基づいて生成された帰還信号が次のビットの判定までに出力されなければならないという制約がある。数Ｇｂｉｔ／ｓ以上のビットレートの高速な信号伝送の場合には、このような制約を満たすことは非常に困難である。しかしながら、本発明では、数ビット時間以内の短時間相関による波形歪みを、連続的補正を実施する等化器により補正し、信号の反射により生じる数十ビット時間以上の長時間相関による波形歪みを、判定帰還型等化器で補正することで、波形補正の精度を向上させることができる。
【発明の効果】
【００２０】
本発明のレシーバ回路では、等化器における合成回路を不要にできるため、等化器の動作可能な周波数を向上させることができ、高速な信号伝送に適用できる。また、本発明のレシーバ回路では、等化器の小型化および消費電流の削減を実現できる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を用いて本発明の実施形態を説明する。
図３は、本発明の基本原理を示している。本発明のレシーバ回路内に設けられる等化器３０は、入力信号により駆動される第１トランスコンダクタ３２を有する入力回路３１と、第１トランスコンダクタ３２に直列接続され、入力信号の波形歪みを補正した復元信号を出力する第２トランスコンダクタ３５を有する出力回路３４と、第２トランスコンダクタ３５に逆並列接続される（すなわち、入出力が逆向きに並列接続される）第３トランスコンダクタンス３７を有する帰還回路３６とを備えて構成されている。入力回路３１は、第１制御電圧に応じて素子値を調整可能であり、入力回路３１の周波数特性を素子値に応じて調整するための第１受動素子回路３３を有している。例えば、第１受動素子回路３３は、入力回路３１の周波数特性に微分特性（周波数が高くなるとゲインが高くなる特性）を与えるために、第１制御電圧に応じて抵抗値が変化する第１可変抵抗素子Rcと容量素子Ccとで構成されるＲＣ回路であり、第１トランスコンダクタ３２を構成する差動対のソース側のノード間に接続されている。
【００２２】
また、帰還回路３６は、第２制御電圧に応じて素子値を調整可能であり、帰還回路３６の周波数特性を素子値に応じて調整するための第２受動素子回路３８を有している。例えば、第２受動素子回路３８は、帰還回路３５の周波数特性に低域通過フィルタ特性を与えるために、第２制御電圧に応じて抵抗値が変化する第２可変抵抗素子Rfbと容量素子Cfbとで構成された低域通過フィルタであり、第２トランスコンダクタ３５の出力と第３トランスコンダクタ３７の入力との間に接続されている。容量素子Cfbは、例えば、第３トランスコンダクタ３７の入力容量である。なお、図中の点線枠内は、入力回路３１、出力回路３４および帰還回路３６の等価回路をそれぞれ示している。
【００２３】
以上のような構成の等化器３０では、入力回路３１のゲインg1、出力回路３４のゲインg2および帰還回路３６のゲインg3は、次式（１）、（２）、（３）でそれぞれ表される。
g1 ≒ gm1／[1+gm1×Rc／(1+sCcRc)]
＝ (1+sCcRc)／[Rc+(1+sCcRc)／gm1]
≒ 1／Rc+sCc                                  ・・・（１）
g2 ＝ gm2                                        ・・・（２）
g3 ＝ gm3×[1／(１＋sCfbRfb)]                      ・・・（３）
また、入力回路３１の負荷インピーダンスz1および出力回路３３の負荷インピーダンスz2は、次式（４）、（５）でそれぞれ表される。
z1 ＝ R1／(1+sC1R1)                              ・・・（４）
z2 ＝ R2／(1+sC2R2)                              ・・・（５）
従って、等化器３０の伝達関数H(s)は、式（１）〜（５）を用いて、次式（６）で表される。
H(s) ＝ (g1z1)(g2z2)／[1+(g1z1)(g3z2)]
＝ (g1／g3)(z1／z2)／[1+1／[(g2z2)(g3z2)]]
＝ [(1／Rc+sCc)(1+sCfbRfb)／gm3]／[1+(1+sC1R1)(1+sC2R2)／R1R2gm2gm3]
≒ (1／gm3)(1／Rc+sCc)(1+sCfbRfb)
＝ (1／gm3)[(1／Rc)+s(Cc)+s2(CcCfbRfb)]       ・・・（６）
式（６）に示されるように、等化器３０では、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタ（増幅回路）の直列構成により、図１に示ような３個のプレフィルタを有する並列型等化器１０と同等の周波数特性が得られる。
【００２４】
図４は、本発明の第１の実施形態を示している。本発明が適用される信号伝送システムでは、受信側ＬＳＩチップ１００は、等化器１０４、判定回路１０６、ＤＥＭＵＸ１０８、Ｉ／Ｆ回路１１０、クロック復元回路１１２、ＤＡＣ１１４（第１Ｄ／Ａ変換器）およびＤＡＣ１１６（第２Ｄ／Ａ変換器）を含むレシーバ回路１０２を有している。等化器１０４は、送信側チップＬＳＩ１３０から送出される信号を伝送路１５０を介して受信し、受信した信号の波形歪みを補正して判定回路１０６に出力する。等化器１０４は、ＤＡＣ１１４、１１６からそれぞれ出力される第１制御電圧ＶＣ１および第２制御電圧ＶＣ２により周波数特性の制御が可能である。等化器１０４の詳細については、図５で説明する。
【００２５】
判定回路１０６は、クロック復元回路１１２から出力されるクロックＣＫに同期して、等化器１０４の出力信号の符号（”０”または”１”）を判定し、判定結果（ディジタル信号）をＤＥＭＵＸ１０８に出力する。ＤＥＭＵＸ１０８は、例えば１６ビットのシフトレジスタで構成されており、判定回路１０６から順次出力される判定結果を１６個保持し、シフトレジスタ値をＩ／Ｆ回路１１０に出力する。Ｉ／Ｆ回路１１０は、ＤＥＭＵＸ１０８から出力されるシフトレジスタ値からデータ信号を生成して受信側ＬＳＩチップ１００のユーザロジック回路（図示せず）に出力する。クロック復元回路１１２は、Ｉ／Ｆ回路１１０から出力されるクロック復元のためのフィードバック信号に基づいて、等化器１０４が伝送路１５０を介して受信する信号に同期したクロックＣＫを生成して判定回路１０６に出力する。ＤＡＣ１１４は、ユーザロジック回路を介して設定されるディジタル値に応じて、第１制御電圧ＶＣ１を生成して等化器１０４に出力する。ＤＡＣ１１６は、ユーザロジック回路ユーザロジック回路を介して設定されるディジタル値に応じて、第２制御電圧ＶＣ２を生成して等化器１０４に出力する。
【００２６】
送信側ＬＳＩチップ１３０は、Ｉ／Ｆ回路１３４および増幅回路１３６を含むドライバ回路１３２を有している。送信側ＬＳＩチップ１３０のユーザロジック回路（図示せず）から送出されるデータ信号は、Ｉ／Ｆ回路１３４および増幅回路１３６を介して伝送路１５０に送出される。なお、ドライバ回路１３２における増幅回路１３６の出力信号、レシーバ回路１０２における等化器１０４の出力信号および判定回路１０６の出力信号は、互いに反対の極性を有する差動信号（相補信号）である。
【００２７】
図５は、第１の実施形態における等化器１０４を示している。等化器１０４は、第１トランスコンダクタＴＣ１を構成するｐＭＯＳトランジスタＱ１０、Ｑ１１およびｎＭＯＳトランジスタＱ１２〜Ｑ１４と、第２トランスコンダクタＴＣ２を構成するｐＭＯＳトランジスタＱ２０、Ｑ２１およびｎＭＯＳトランジスタＱ２２〜Ｑ２４と、第３トランスコンダクタＴＣ３を構成するｎＭＯＳトランジスタＱ３０〜Ｑ３２と、容量素子Ｃ４０、Ｃ４１およびｎＭＯＳトランジスタＱ４０と、ｐＭＯＳトランジスタＱ５０、Ｑ５１とを有している。
【００２８】
第１トランスコンダクタＴＣ１の差動対トランジスタとして機能するｎＭＯＳトランジスタＱ１２、Ｑ１３のソースは、互いに接続されている。ｎＭＯＳトランジスタＱ１２、Ｑ１３のドレインは、ゲートが接地線に接続され、第１トランスコンダクタＴＣ１の負荷抵抗として機能するｐＭＯＳトランジスタＱ１０、Ｑ１１を介して電源線に接続されている。ｎＭＯＳトランジスタＱ１２、Ｑ１３のゲートは、容量素子Ｃ４０、Ｃ４１の一端にそれぞれ接続されている。容量素子Ｃ４０、Ｃ４１の他端は、入力信号ＩＮ、ＩＮＸの入力端子ＩＮ、ＩＮＸにそれぞれ接続されている。
【００２９】
ｎＭＯＳトランジスタＱ４０は、容量素子Ｃ４０の一端およびｎＭＯＳトランジスタＱ１２のゲートの接続ノードと、容量素子Ｃ４１の一端およびｎＭＯＳトランジスタＱ１３のゲートの接続ノードとの間に接続されている。ｎＭＯＳトランジスタＱ４０のゲートは、第１制御電圧ＶＣ１の入力端子ＶＣ１に接続されている。すなわち、ｎＭＯＳトランジスタＱ４０は、第１制御電圧ＶＣ１に応じて抵抗値が変化する第１可変抵抗素子として機能する。第１トランスコンダクタＴＣ１の電流源として機能するｎＭＯＳトランジスタＱ１４は、ｎＭＯＳトランジスタＱ１２、Ｑ１３のソースと接地線との間に接続されている。ｎＭＯＳトランジスタＱ１４のゲートは、バイアス電圧ＶＢの入力端子ＶＢに接続されている。
【００３０】
第２トランスコンダクタＴＣ２を構成するトランジスタＱ２０〜Ｑ２４は、第１トランスコンダクタＴＣ１を構成するトランジスタＱ１０〜Ｑ１４と同様の接続関係を有している。第２トランスコンダクタＴＣ２の差動対トランジスタとして機能するｎＭＯＳトランジスタＱ２２、Ｑ２３のゲートは、トランジスタＱ１０、Ｑ１２の接続ノードおよびトランジスタＱ１１、Ｑ１３の接続ノード（第１トランスコンダクタＴＣ１の出力）にそれぞれ接続されている。すなわち、第２トランスコンダクタＴＣ２は、第１トランスコンダクタＴＣ１に直列接続されている。トランジスタＱ２０、Ｑ２２の接続ノードおよびトランジスタＱ２１、Ｑ２３の接続ノード（第２トランスコンダクタＴＣ２の出力）は、入力信号ＩＮ、ＩＮＸの波形歪みを補正した復元信号ＯＵＴ、ＯＵＴＸを出力するために、出力端子ＯＵＴ、ＯＵＴＸにそれぞれ接続されている。
【００３１】
第３トランスコンダクタＴＣ３を構成するｎＭＯＳトランジスタＱ３０〜Ｑ３２は、第１トランスコンダクタＴＣ１を構成するｎＭＯＳトランジスタＱ１２〜Ｑ１４と同様の接続関係を有している。ｎＭＯＳトランジスタＱ３０、Ｑ３１のドレイン（第３トランスコンダクタＴＣ３の出力）は、ｎＭＯＳトランジスタＱ２２、Ｑ２３のゲートにそれぞれ接続されている。ｎＭＯＳトランジスタＱ３１、Ｑ３０のゲートは、ｐＭＯＳトランジスタＱ５０、Ｑ５１を介して、トランジスタＱ２０、Ｑ２２の接続ノードおよびトランジスタＱ２１、Ｑ２３の接続ノードにそれぞれ接続されている。すなわち、第３トランスコンダクタＴＣ３は、第２トランスコンダクタＴＣ２に逆並列接続されている。
【００３２】
ｐＭＯＳトランジスタＱ５０は、トランジスタＱ２０、Ｑ２２の接続ノードとｎＭＯＳトランジスタＱ３１のゲートとの間に接続されている。ｐＭＯＳトランジスタＱ５１は、トランジスタＱ２１、Ｑ２３の接続ノードとｎＭＯＳトランジスタＱ３１のゲートとの間に接続されている。ｐＭＯＳトランジスタＱ５０、Ｑ５１のゲートは、共に第２制御電圧ＶＣ２の入力端子ＶＣ２に接続されている。すなわち、ｐＭＯＳトランジスタＱ５０、Ｑ５１は、第２制御電圧ＶＣ２に応じて抵抗値が変化する第２可変抵抗素子として機能する。また、ｐＭＯＳトランジスタＱ５０、Ｑ５１は、ｎＭＯＳトランジスタＱ３１、Ｑ３０のゲート入力容量Ｃ５０、Ｃ５１と組み合わせて、一次低域通過フィルタを構成している。
【００３３】
このような構成の等化器１０４では、ｎＭＯＳトランジスタＱ４０および容量素子Ｃ４０、Ｃ４１で構成されるＲＣ回路を設けることで、等化器１０４の伝達関数に、ｎＭＯＳトランジスタＱ４０のオン抵抗値（すなわち、第１制御電圧ＶＣ１）により位置が調整される第１の零点が発生する。また、ｐＭＯＳトランジスタＱ５０、Ｑ５１およびｎＭＯＳトランジスタＱ３１、Ｑ３０のゲート入力容量Ｃ５０、Ｃ５１で構成される低域通過フィルタを設けることで、等化器１０４の伝達関数に、ｐＭＯＳトランジスタＱ５０、Ｑ５１のオン抵抗値（すなわち、第２制御電圧ＶＣ２）により位置が調整される第２の零点が発生する。このため、複数の信号を合成して出力する合成回路を用いることなく、トランスコンダクタの直列構成により、図１に示した３個のプレフィルタを用いた並列型等化器１０と同等の周波数特性が得られる。
【００３４】
以上、第１の実施形態では、合成回路を用いないため、寄生容量の増加を回避でき、高速な信号伝送に適用できる。寄生容量の増加を回避できるため、等化器１０４の回路規模の増大および消費電流の増大を防止できる。また、等化器１０４全体の周波数特性は、ｎＭＯＳトランジスタＱ４０のオン抵抗値およびｐＭＯＳトランジスタＱ５０、Ｑ５１のオン抵抗値に応じて調整されるため、トランスコンダクタに用いられるトランジスタを、常に最大の増幅度で使用することができる。トランジスタサイズの調整用マージンを不要にできるため、余分な寄生容量をなくすことができ、等化器１０４の動作可能な周波数の向上に寄与できる。
【００３５】
図６は、本発明の第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第２の実施形態のレシーバ回路は、第１の実施形態の等化器１０４（図５）に代えて等化器２０４を有していることを除いて、第１の実施形態のレシーバ回路（図４）１０２と同一である。等化器２０４は、第１の実施形態の等化器１０４から容量素子Ｃ４０、Ｃ４１およびｎＭＯＳトランジスタＱ１４、Ｑ４０を取り除き、容量素子Ｃ４２およびｎＭＯＳトランジスタＱ１５、Ｑ１６、Ｑ４１を加えて構成されている。ｎＭＯＳトランジスタＱ１５は、ｎＭＯＳトランジスタＱ１２のソースと接地線との間に接続されている。ｎＭＯＳトランジスタＱ１６は、ｎＭＯＳトランジスタＱ１３のソースと接地線との間に接続されている。ｎＭＯＳトランジスタＱ１５、Ｑ１６のゲートは、共にバイアス電圧ＶＢの入力端子ＶＢに接続されている。ｎＭＯＳトランジスタＱ１５、Ｑ１６は、共に第１トランスコンダクタＴＣ１ａの電流源として機能する。容量素子Ｃ４２は、ｎＭＯＳトランジスタＱ１２、Ｑ１５の接続ノードとｎＭＯＳトランジスタＱ１３、Ｑ１６の接続ノードとの間に接続されている。ｎＭＯＳトランジスタＱ４１は、容量素子Ｃ４２と同様に、ｎＭＯＳトランジスタＱ１２、Ｑ１５の接続ノードとｎＭＯＳトランジスタＱ１３、Ｑ１６の接続ノードとの間に接続されている。ｎＭＯＳトランジスタＱ４１のゲートは、第１制御電圧ＶＣ１の入力端子ＶＣ１に接続されている。すなわち、ｎＭＯＳトランジスタＱ４１は、第１制御電圧ＶＣ１に応じて抵抗値が変化する第１可変抵抗素子として機能する。
【００３６】
このような構成の等化器２０４では、ｎＭＯＳトランジスタＱ４１および容量素子Ｃ４２で構成されるＲＣ回路は、第１トランスコンダクタＴＣ１ａの差動対トランジスタとして機能するｎＭＯＳトランジスタＱ１２、Ｑ１３のソース側のノード間に接続されている。このため、第１トランスコンダクタＴＣ１ａが与えるトランスコンダクタンスは、ｎＭＯＳトランジスタＱ４１のオン抵抗値および容量素子Ｃ４２の容量値で規定され、差動対自体のトランスコンダクタンスへの依存性が低くなり、製造ばらつきに対する安定度が増す。
【００３７】
以上、第２の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、差動対のソース側のディジェネレーションに、ｎＭＯＳトランジスタＱ４１および容量素子Ｃ４２で構成されるＲＣ回路を用いることで、第１トランスコンダクタＴＣ１ａが与えるトランスコンダクタンスは、差動対自体のトランスコンダクタンスへの依存性を低くでき、製造ばらつきに対して安定させることができる。
【００３８】
図７は、本発明の第３の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第３の実施形態のレシーバ回路は、第１の実施形態の等化器１０４（図５）に代えて等化器３０４を有していることを除いて、第１の実施形態のレシーバ回路１０２（図４）と同一である。等化器３０４は、第２の実施形態の等化器２０４（図６）に、ｎＭＯＳトランジスタＱ４２およびｐＭＯＳトランジスタＱ５２、Ｑ５３を加えて構成されている。ｎＭＯＳトランジスタＱ４２は、ｎＭＯＳトランジスタＱ４１に並列接続されている。ｎＭＯＳトランジスタＱ４２のゲートは、電源線に接続されている。ｐＭＯＳトランジスタＱ５２は、ｐＭＯＳトランジスタＱ５０に並列接続されている。ｐＭＯＳトランジスタＱ５３は、ｐＭＯＳトランジスタＱ５１に並列接続されている。ｐＭＯＳトランジスタＱ５２、Ｑ５３のゲートは、共に接地線に接続されている。ｎＭＯＳトランジスタＱ４２およびｐＭＯＳトランジスタＱ５２、Ｑ５３は、共に常時オンしているため、抵抗素子として機能する。
【００３９】
このような構成の等化器３０４では、ｎＭＯＳトランジスタＱ４２を設けることで、等化器３０４の伝達関数における第１の零点の位置を規定する抵抗値の調整範囲が制限される。また、ｐＭＯＳトランジスタＱ５２、Ｑ５３を設けることで、等化器３０４の伝達関数における第２の零点の位置を規定する抵抗値の調整範囲が制限される。従って、等化器３０４の伝達関数における第１の零点の位置の調整範囲と第２の零点の位置の調整範囲とのオーバーラップが防止され、第１制御電圧ＶＣ１および第２制御電圧ＶＣ２に対する復元信号ＯＵＴ、ＯＵＴＸの品質（評価関数）の極値が単一になる。これにより、等化器３０４の特性最適化を容易に実施することができる。
【００４０】
以上、第３の実施形態でも、第１および第２の実施形態と同様の効果が得られる。さらに、ｎＭＯＳトランジスタＱ４２およびｐＭＯＳトランジスタＱ５２、Ｑ５３を設けることで、等化器３０４の伝達関数における第１の零点の位置調整範囲と第２の零点の位置調整範囲とが重なることを防止できる。この結果、第１制御電圧ＶＣ１および第２制御電圧ＶＣ２に対する復元信号ＯＵＴ、ＯＵＴＸの品質の極値を単一にすることができる。これにより、等化器３０４の周波数特性を容易に最適化できる。
【００４１】
図８は、本発明の第４の実施形態を示している。第１および第２の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第４の実施形態のレシーバ回路は、第１の実施形態の等化器１０４（図５）に代えて等化器４０４を有していることを除いて、第１の実施形態のレシーバ回路１０２（図４）と同一である。等化器４０４は、第２の実施形態の等化器２０４（図６）に、ｎＭＯＳトランジスタＱ４３およびｐＭＯＳトランジスタＱ５４、Ｑ５５を加えて構成されている。ｎＭＯＳトランジスタＱ４３は、ｎＭＯＳトランジスタＱ４１に直列接続されている。ｎＭＯＳトランジスタＱ４３のゲートは、電源線に接続されている。ｐＭＯＳトランジスタＱ５４は、ｐＭＯＳトランジスタＱ５０に直列接続されている。ｐＭＯＳトランジスタＱ５５は、ｐＭＯＳトランジスタＱ５１に直列接続されている。ｐＭＯＳトランジスタＱ５４、Ｑ５５のゲートは、共に接地線に接続されている。ｎＭＯＳトランジスタＱ４３およびｐＭＯＳトランジスタＱ５４、Ｑ５５は、共に常時オンしているため、抵抗素子として機能する。以上、第４の実施形態でも、第１〜第３の実施形態と同様の効果が得られる。
【００４２】
図９は、本発明の第５の実施形態を示している。第１〜第４の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第５の実施形態のレシーバ回路は、第１の実施形態の等化器１０４（図５）に代えて等化器５０４を有していることを除いて、第１の実施形態のレシーバ回路１０２（図４）と同一である。等化器５０４は、第２の実施形態の等化器２０４（図６）に、第３の実施形態のｎＭＯＳトランジスタＱ４２およびｐＭＯＳトランジスタＱ５２、Ｑ５３（図７）と、第４の実施形態のｎＭＯＳトランジスタＱ４３およびｐＭＯＳトランジスタＱ５４、Ｑ５５（図８）とを加えて構成されている。以上、第５の実施形態でも、第１〜第３の実施形態と同様の効果が得られる。
【００４３】
図１０は、本発明の第６の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。第６の実施形態の受信側ＬＳＩチップ６００は、レシーバ回路６０２を有している。レシーバ回路６０２は、第１の実施形態のレシーバ回路１０２（図４）からＤＡＣ１１６を取り除いて、波形モニタ６１８を加えて構成されている。波形モニタ６１８は、判定回路１０６の前回の判定結果と等化器１０４の現在の復元信号との相関に基づいて第２制御電圧ＶＣ２を生成して等化器１０４に出力する。
【００４４】
図１１は、第６の実施形態におけるレシーバ回路６０２の要部を示している。波形モニタ６１８は、極性制御回路６２０および容量素子Ｃ１、Ｃ２（相関取得回路）と積分回路６２２（電圧調整回路）とを有している。極性制御回路６２０は、スイッチＳ１、Ｓ２で構成されている。スイッチＳ１、Ｓ２は、等化器１０４の出力に接続される入力ノードＮ１を、判定回路１０６の出力信号（前回の判定結果）が”１”である場合、出力ノードＮ２に接続し、判定回路１０６の出力信号が”０”である場合、出力ノードＮ３に接続する。容量素子Ｃ１の一端は、スイッチＳ１の出力ノードＮ２とスイッチＳ２の出力ノードＮ３に接続されている。容量素子Ｃ２の一端は、スイッチＳ１の出力ノードＮ３とスイッチＳ２の出力ノードＮ２に接続されている。容量素子Ｃ１、Ｃ２の他端は、共に接地線に接続されている。従って、容量素子Ｃ１、Ｃ２の一端側の電圧値は、判定回路１０６の前回の判定結果と等化器１０４の現在の復元信号との相関値を示している。積分回路６２２は、容量素子Ｃ１、Ｃ２の一端側の電圧値を積分し、第２制御電圧ＶＣ２として等化器１０４に出力する。
【００４５】
第１制御電圧ＶＣ１および第２制御電圧ＶＣ２が最適である場合には、判定回路１０６の前回の判定結果と等化器１０４の現在の復元信号との相関はほとんど無くなる。換言すれば、第１制御電圧ＶＣ１および第２制御電圧ＶＣ２が最適でない場合には、判定回路１０６の前回の判定結果と等化器１０４の現在の復元信号との相関が発生する。判定回路１０６の前回の判定結果と現在の復元信号との相関に応じて第２制御電圧ＶＣ２を調整することで、相関を無くすような等化器１０４の特性制御が実施される。
【００４６】
以上、第７の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、容量素子Ｃ１、Ｃ２の一端側の電圧値を積分回路６２２を介して等化器１０４にフィードバックすることで、判定回路１０６の前回の判定結果と現在の復元信号との相関を無くすような等化器１０４の特性制御が可能になる。
図１２は、本発明の第７の実施形態を示している。なお、図１２は、第７の実施形態におけるレシーバ回路７０２の要部を示している。第１および第６の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。レシーバ回路７０２は、第６の実施形態の波形モニタ６１８（図１１）に代えて波形モニタ７１８を有していることを除いて、第６の実施形態のレシーバ回路６０２（図１０）と同一である。波形モニタ７１８は、第６の実施形態の波形モニタ６１８から積分回路６２２を取り除き、スイッチ回路７２４、容量素子Ｃ３、Ｃ４、比較回路７２６、制御回路７２８を加えて構成されている。
【００４７】
スイッチ回路７２４は、スイッチＳ３、Ｓ４で構成されている。スイッチＳ３、Ｓ４は、制御回路７２８からの指示に従って、容量素子Ｃ１、Ｃ２の一端を容量素子Ｃ３、Ｃ４の一端にそれぞれ接続する。容量素子Ｃ３、Ｃ４の他端は、共に接地線に接続されている。比較回路７２６は、容量素子Ｃ３、Ｃ４の一端側の電圧値を容量素子Ｃ１、Ｃ２の一端側の電圧値とそれぞれ比較し、容量素子Ｃ１、Ｃ２の一端側の電圧値が容量素子Ｃ３、Ｃ４の一端側の電圧値より低いときに、その旨を制御回路７２８に通知する。
【００４８】
制御回路７２８は、比較回路７２６からの通知に応答して、スイッチ回路７２４に、容量素子Ｃ１、Ｃ２の一端と容量素子Ｃ３、Ｃ４の一端との接続を指示する。従って、容量素子Ｃ３、Ｃ４の一端側の電圧値は、判定回路１０６の前回の判定結果と等化器１０４の現在の出力との相関（積）の最小値、すなわち等化器１０４の復元信号のアイパターンの開口値（開口度）を示している。また、制御回路７２８は、所定期間（例えば、１００００サイクル）の経過毎に、比較回路７２６からの通知とは無関係に、スイッチ回路７２４に、容量素子Ｃ１、Ｃ２の一端と容量素子Ｃ３、Ｃ４の一端との接続を指示する。制御回路７２８は、所定期間の経過毎に、第２制御電圧ＶＣ２をランダムに変化させて等化器１０４に出力する。そして、制御回路７２８は、比較回路７２６からの通知がない場合、すなわち、前のサイクルまでのアイパターンの開口値の最小値より現在のサイクルのアイパターンの開口値が大きい場合、第２制御電圧ＶＣ２を変化させる。これにより、等化器１０４の復元信号のアイパターンの開口度を改善するような等化器１０４の特性制御が実施される。このように、極性制御回路６２０、容量素子Ｃ１〜Ｃ４、スイッチ回路７２４、比較回路７２６および制御回路７２８は、等化器１０４の復元信号のアイパターンの開口度を取得する開口度取得回路として機能する。また、制御回路７２８は、電圧調整回路としても機能する。
【００４９】
以上、第７の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、等化器１０４の復元信号のアイパターンの開口度を改善するような等化器１０４の特性制御が可能になる。
図１３は、本発明の第８の実施形態を示している。なお、図１３は、第８の実施形態におけるレシーバ回路８０２の要部を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、詳細な説明を省略する。レシーバ回路８０２は、第１の実施形態のレシーバ回路１０２（図４）に、加算器８３２、８３４、ＤＥＭＵＸ８３６およびＴＡＢＬＥ８３８を加えて構成されている。
【００５０】
加算器８３２、８３４は、等化器１０４からの復元信号とＴＡＢＬＥ８３８からの帰還信号とを加算して判定回路１０６に出力する。ＤＥＭＵＸ８３６は、例えば１６ビットのシフトレジスタで構成されており、判定回路１０６から順次出力される判定結果を１６個保持し、シフトレジスタ値（判定結果パターン）をＴＡＢＬＥ８３８に出力する。ＴＡＢＬＥ８３８は、ＤＥＭＵＸ８３６から出力されるシフトレジスタ値を予め保持しているビットパターンと比較し、比較結果に応じた帰還信号を生成して加算器８３２、８３４にそれぞれ出力する。このように、加算器８３２、８３４、判定回路１０６、ＤＥＭＵＸ８３６およびＴＡＢＬＥ８３８は、等化器１０４に直列接続された判定帰還型等化器８３０として機能する。このような構成のレシーバ回路８０２では、数ビット時間以内の短時間相関による波形歪みは、等化器１０４により補正される。また、信号の反射などによって生じる数十ビット時間以上の長時間相関による波形歪みは、判定帰還型等化器８３０により補正される。この結果、波形補正の精度が向上する。
【００５１】
以上、第８の実施形態でも、第１の実施形態と同様の効果が得られる。さらに、等化器１０４と判定帰還型等化器８３０とを組み合わせることで、波形精度を向上させることができる。
なお、第１の実施形態では、等化器１０４がｎＭＯＳトランジスタＱ４０および容量素子Ｃ４０、Ｃ４１で構成されるＲＣ回路と、ｐＭＯＳトランジスタＱ５０、Ｑ５１およびゲート入力容量Ｃ５０、Ｃ５１で構成される低域通過フィルタとを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器１０４の伝達関数における第１の零点の調整範囲と第２の零点の調整範囲が重なり合うことを防止するために、図１４の等化器１０４ａのように、ＲＣ回路は、第１の実施形態における等化器１０４のＲＣ回路（図５）に、ｎＭＯＳトランジスタＱ４０に並列接続され、ゲートが電源線に接続されたｎＭＯＳトランジスタＱ４４を加えて構成され、低域通過フィルタは、第３の実施形態における等化器３０４の低域通過フィルタ（図７）と同一に構成されてもよい。
【００５２】
また、図１５の等化器１０４ｂのように、ＲＣ回路は、第１の実施形態における等化器１０４のＲＣ回路に、ｎＭＯＳトランジスタＱ４０に直列接続され、ゲートが電源線に接続されたｎＭＯＳトランジスタＱ４５を加えて構成され、低域通過フィルタは、第４の実施形態の等化器４０４（図８）と同一に構成されてもよい。さらに、等化器１０４ａ、１０４ｂとは異なる構成で、ＲＣ回路は、第１の実施形態における等化器１０４のＲＣ回路に、ｎＭＯＳトランジスタＱ４４、Ｑ４５の少なくともいずれかを加えて構成され、低域通過フィルタは、第３〜第５の実施形態における等化器の低域通過フィルタ（図７〜９）のいずれかと同一に構成されてもよい。
【００５３】
第３の実施形態では、等化器３０４がゲート入力容量Ｃ５０、Ｃ５１およびｐＭＯＳトランジスタＱ５０〜Ｑ５３で構成される低域通過フィルタを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器３０４は、第４の実施形態における等化器４０４の低域通過フィルタまたは第５の実施形態における等化器５０４の低域通過フィルタを有してもよい。
【００５４】
第４の実施形態では、等化器４０４がゲート入力容量Ｃ５０、Ｃ５１およびｐＭＯＳトランジスタＱ５０、Ｑ５１、Ｑ５４、Ｑ５５で構成される低域通過フィルタを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器４０４は、第３の実施形態における等化器３０４の低域通過フィルタまたは第５の実施形態における等化器５０４の低域通過フィルタを有してもよい。
【００５５】
第５の実施形態では、等化器５０４がゲート入力容量Ｃ５０、Ｃ５１およびｐＭＯＳトランジスタＱ５０〜Ｑ５５で構成される低域通過フィルタを有している例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、等化器５０４は、第３の実施形態における等化器３０４の低域通過フィルタまたは第４の実施形態における等化器４０４の低域通過フィルタを有してもよい。
【００５６】
第１〜第８の実施形態では、ドライバ回路における増幅回路の出力信号、レシーバ回路における等化器の出力信号および判定回路の出力信号が差動信号である例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、これらの信号が差動信号ではない場合にも本発明を同様に適用できる。
第１〜第８の実施形態では、本発明を複数のＬＳＩチップ間の信号伝送に適用した例について述べた。しかしながら、本発明は、かかる実施形態に限定されるものではない。例えば、本発明をＬＳＩチップ内における複数の回路ブロック間の信号伝送、複数のボード間の信号伝送、あるいは複数の筐体間の信号伝送に適用してもよい。
【００５７】
以上、本発明について詳細に説明してきたが、前述の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれらに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００５８】
【図１】並列型等化器の一例を示す説明図である。
【図２】ＦＩＲ型等化器の一例を示す説明図である。
【図３】本発明の基本原理を示す説明図である。
【図４】本発明の第１の実施形態を示すブロック図である。
【図５】第１の実施形態における等化器を示す回路図である。
【図６】本発明の第２の実施形態を示す回路図である。
【図７】本発明の第３の実施形態を示す回路図である。
【図８】本発明の第４の実施形態を示す回路図である。
【図９】本発明の第５の実施形態を示す回路図である。
【図１０】本発明の第６の実施形態を示すブロック図である。
【図１１】第６の実施形態におけるレシーバ回路の要部を示すブロック図である。
【図１２】本発明の第７の実施形態を示すブロック図である。
【図１３】本発明の第８の実施形態を示すブロック図である。
【図１４】第１の実施形態における等化器の変形例を示す回路図である。
【図１５】第１の実施形態における等化器の変形例を示す回路図である。
【符号の説明】
【００５９】
３０  等化器
３１  入力回路
３２  第１トランスコンダクタ
３３  第１受動素子回路
３４  出力回路
３５  第２トランスコンダクタ
３６  帰還回路
３７  第３トランスコンダクタ
３８  第２受動素子回路
１００、６００  受信側ＬＳＩチップ
１０２、６０２、７０２、８０２  レシーバ回路
１０４、１０４ａ、１０４ｂ、２０４、３０４、４０４、５０４  等化器
１０６  判定回路
１０８  ＤＥＭＵＸ
１１０  Ｉ／Ｆ回路
１１２  クロック復元回路
１１４、１１６  ＤＡＣ
１３０  送信側ＬＳＩチップ
１３２  ドライバ回路
１３４  Ｉ／Ｆ回路
１３６  増幅回路
１５０  伝送路
６１８  波形モニタ
６２０  極性制御回路
６２２  積分回路
７２４  スイッチ回路
７２６  比較回路
７２８  制御回路
８３０  判定帰還型等化器
８３２、８３４  加算器
８３６  ＤＥＭＵＸ
８３８  ＴＡＢＬＥ
Ｃ１〜Ｃ４、Ｃ４０〜Ｃ４２  容量素子
Ｃ５０、Ｃ５１  ゲート入力容量
Cc、Cfb  容量素子
ＣＫ  クロック
ＩＮ、ＩＮＸ  入力信号
ＯＵＴ、ＯＵＴＸ  復元信号
Ｑ１０、Ｑ１１、Ｑ２０、Ｑ２１  ｐＭＯＳトランジスタ
Ｑ１２〜Ｑ１６、Ｑ２２〜Ｑ２４、Ｑ３０〜Ｑ３２  ｎＭＯＳトランジスタ
Ｑ４０〜Ｑ４５  ｎＭＯＳトランジスタ
Ｑ５０〜Ｑ５５  ｐＭＯＳトランジスタ
Rc  第１可変抵抗素子
Rfb  第２可変抵抗素子
Ｎ１  入力ノード
Ｎ２、Ｎ３  出力ノード
Ｓ１、Ｓ２、Ｓ３、Ｓ４  スイッチ
ＴＣ１、ＴＣ１ａ、ＴＣ１ｂ、ＴＣ１ｃ、ＴＣ１ｄ  第１トランスコンダクタ
ＴＣ２  第２トランスコンダクタ
ＴＣ３  第３トランスコンダクタ
ＶＢ  バイアス電圧
ＶＣ１  第１制御電圧
ＶＣ２  第２制御電圧
【図１】
2005354425.tif 000003
【図２】
2005354425.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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