(57)【要約】      （修正有）【課題】スタートアップ前又は発振器から信号を転送する前にブートストラップコンデンサをプリチャージするブートストラップ回路を含む自励発振フルブリッジドライバ集積回路における、電源の低電圧化、雑音特性、過電流保護などの改良されたドライバを提供する。【解決手段】ハイ側ドライバがそれぞれに、ブートストラップコンデンサと、発振器をスタートアップするか又は制御信号をハイ側ドライバへ供給する前にブートストラップコンデンサをプリチャージするブートストラップ回路とを有する、自励発振フルブリッジドライバ集積回路である。【選択図】図２
2005354666.tif 000002
【特許請求の範囲】
【請求項１】
負荷に電力を供給するフルブリッジに配置されたスイッチング装置を制御する集積制御回路であって、
前記フルブリッジ内のそれぞれのハイ側スイッチング装置を制御する前記集積回路内の一対のハイ側ドライバが設けられ、
前記ハイ側ドライバのそれぞれが対応する前記ハイ側スイッチング装置に制御信号を供給するそれぞれのハイ側制御端子を有し、
前記フルブリッジ内のそれぞれのロー側スイッチング装置を制御する前記集積回路内の一対のロー側ドライバが設けられ、
前記ロー側ドライバのそれぞれが対応する前記ロー側スイッチング装置に制御信号を供給するそれぞれのロー側制御端子が設けられ、
前記ハイ側ドライバ及び前記ロー側ドライバを制御する制御信号を供給する前記集積回路内の発振器及びタイミング回路が設けられる、集積制御回路。
【請求項２】
負荷に電力を供給するスイッチング装置を制御する制御回路であって、
ハイ側スイッチング装置を制御するハイ側ドライバ及びロー側スイッチング装置を制御するロー側ドライバが設けられ、
前記ハイ側ドライバがハイ側フローティング電源端子及びハイ側フローティング電源リターン端子を有し、
前記ハイ側ドライバに接続され、前記ハイ側ドライバに電力を提供するプリチャージ回路が設けられ、
前記ハイ側ドライバに前記ハイ側スイッチング装置をドライブさせるため、前記ハイ側ドライバにドライブタイミング信号を供給するタイミング回路が設けられ、
前記タイミング回路が、前記ハイ側ドライバが前記ドライブ信号を受け取る前に前記ハイ側ドライバに給電するため、前記プリチャージ回路を制御するプリチャージタイミング信号をさらに供給する、制御回路。
【請求項３】
前記プリチャージ回路が、
前記ハイ側フローティング電源端子と前記フローティング電源リターン端子との間に接続されたブートストラップコンデンサと、
前記ハイ側フローティング電源及びフローティング電源端子に接続され、前記プリチャージタイミング信号に応じて前記ブートストラップコンデンサに充電するための電流を供給するブートストラップ回路と
を具備する、請求項２記載の制御回路。
【請求項４】
負荷に電力を供給するスイッチング装置を制御する制御回路であって、
それぞれのハイ側スイッチング装置を制御する一対のハイ側ドライバ及びそれぞれのロー側スイッチング装置を制御する一対のロー側ドライバが設けられ、
前記ハイ側ドライバのそれぞれがハイ側フローティング電源端子及びハイ側フローティング電源リターン端子を有し、
前記ハイ側ドライバに接続され、前記ハイ側ドライバに電力を提供するそれぞれのプリチャージ回路が設けられ、
前記ハイ側ドライバに前記ハイ側スイッチング装置をドライブさせるため前記ハイ側ドライバにドライブタイミング信号を供給するタイミング回路が設けられ、
前記タイミング回路が、前記ハイ側ドライバが前記ドライブタイミング信号を受け取る前に前記ハイ側ドライバに給電されるように、前記プリチャージ回路を制御するプリチャージタイミング信号をさらに供給する、制御回路。
【請求項５】
前記プリチャージ回路が、
前記ハイ側ドライバのそれぞれの前記ハイ側フローティング電源端子と前記ハイ側フローティング電源リターン端子との間に接続されたそれぞれのブートストラップコンデンサと、
前記ハイ側フローティング電源端子のそれぞれに接続され、前記プリチャージタイミング信号に応じて、対応した前記ブートストラップコンデンサを充電するため電流を供給するブートストラップ回路と
を具備する、請求項４記載の制御回路。
【請求項６】
前記タイミング回路が両方の前記ロー側ドライバに同時にタイミング信号を供給し、これにより、前記ドライブタイミング信号を前記ハイ側ドライバへ供給する前に両方の前記プリチャージ回路を作動する、請求項５記載の制御回路。
【請求項７】
前記タイミング回路が両方の前記ロー側ドライバに同時にタイミング信号を供給し、これにより、前記ドライブタイミング信号を前記ハイ側ドライバへ供給する前に両方の前記プリチャージ回路を作動する、請求項４記載の制御回路。
【請求項８】
負荷に電力を供給するスイッチング装置を制御する方法であって、
前記スイッチング装置が、
ハイ側スイッチング装置を制御するハイ側ドライバ及びロー側スイッチング装置を制御するロー側ドライバが設けられ、
前記ハイ側ドライバがハイ側フローティング電源端子及びハイ側フローティング電源リターン端子を有し、
前記ハイ側ドライバに接続され、前記ハイ側ドライバに電力を提供するプリチャージ回路が設けられており、
前記ハイ側ドライバに前記ハイ側スイッチング装置を駆動させるため、ドライブ信号を前記ハイ側ドライバへ供給するステップと、
前記ハイ側ドライバが前記ドライブ信号を受け取る前に前記ハイ側ドライバに給電するため、前記プリチャージ回路を制御するステップと
を含む方法。
【請求項９】
前記プリチャージ回路を制御するステップが、前記ハイ側フローティング電源端子と前記ハイ側フローティング電源リターン端子との間に接続されたコンデンサを充電する工程を含む、請求項８記載の方法。
【請求項１０】
負荷に電力を供給するスイッチング装置を制御する方法であって、
前記スイッチング装置が、
それぞれのハイ側スイッチング装置を制御する一対のハイ側ドライバ及びそれぞれのロー側スイッチング装置を制御する一対のロー側ドライバが設けられ、
前記ハイ側ドライバのそれぞれがハイ側フローティング電源端子及びハイ側フローティング電源リターン端子を有し、
前記ハイ側ドライバのそれぞれに接続され、対応した前記ハイ側ドライバへ電力を提供するそれぞれのプリチャージ回路が設けられており、
前記ハイ側ドライバに前記ハイ側スイッチング装置を駆動させるため、ドライブ信号を前記ハイ側ドライバへ供給するステップと、
前記ハイ側ドライバが前記ドライブ信号を受け取る前に前記ハイ側ドライバに給電するため、前記プリチャージ回路を制御するステップと
を含む方法。
【請求項１１】
前記プリチャージ回路を制御するステップが、前記ハイ側フローティング電源端子と前記ハイ側フローティング電源リターン端子との間に接続されたそれぞれのコンデンサを充電する工程を含む、請求項１０記載の方法。
【請求項１２】
前記制御するステップが、両方の前記ロー側ドライバを同時に駆動し、これにより、前記ドライブ信号を前記ハイ側ドライバへ供給する前に両方の前記プリチャージ回路を作動する工程を含む、請求項１１記載の方法。
【請求項１３】
前記制御するステップが、両方の前記ロー側ドライバを同時に駆動し、これにより、前記ドライブ信号を前記ハイ側ドライバへ供給する前に両方の前記プリチャージ回路を作動するステップを含む、請求項１０記載の方法。
【発明の詳細な説明】
【関連出願の相互参照】
【０００１】
[0001]本願は、本発明者によって２００４年４月８日に出願された米国仮特許出願第６０／５６０，８７６号に基づき優先権を主張し、その開示内容は参照によって本明細書に組み入れられる。
【発明の分野】
【０００２】
[0002]本発明は、自励発振フルブリッジドライバ集積回路に関し、特に、スタートアップ前又は発振器から信号を転送する前にブートストラップコンデンサをプリチャージするブートストラップ回路を含むことができ、プリチャージ回路を有するドライバに関する。
【従来技術】
【０００３】
[0003]背景にある興味深い自励発振フルブリッジドライバは、ＩＲ２１５３集積回路である。ＩＲ２１５３の基本的なブロック図は図１に示されている。ＩＲ２１５３は特に興味深い複数の機能を備えている。
【０００４】
[0004]低電圧誤動作防止（ＵＶＬＯ）は、インターナショナル・レクティファイアー（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｃｔｉｆｉｅｒ）によって製造された複数のコントロールＩＣに組み込まれた保護機能の名称である。図１上でＵＶ検出として表されたブロックは、バイアスが出力トランジスタへの十分なゲートドライブのための最低限の量になるならば、ゲートドライブ出力であるＨＯ及びＬＯが共にロー状態であることを保証する。ＵＶＬＯ回路はまた、反復可能なスタートアップシーケンスを保証し、ＩＣの種々の要素のため必要であるバイアス電流を制御する。ＵＶＬＯ回路はバイアス電源Ｖｃｃを監視する。
【０００５】
[0005]ＵＶＬＯ回路は、さらに雑音排除性を高めるためヒステリシスが設けられる。一つの電圧レベルでオン／オフをスイッチングするのではなく、２個のスレッショルドレベルが画成され、一方は立ち上がりエッジに対する感度があり、他方は立ち下がりエッジに対する感度がある。Ｖｃｃ低電圧誤動作防止を説明する製品データシートでは、これらの２個のスレッショルドはＶｃｃＵＶ＋及びＶｃｃＵＶ−として掲載されている。ヒステリシスは２個のスレッショルドの間の差の指標であり、データシートにＶｃｃＵＶＨとして別に掲載される。ＶｃｃＵＶ＋は、Ｖｃｃが上昇するときにチップが最初にイネーブル状態にされるスレッショルドである。一旦イネーブル状態にされると、Ｖｃｃは悪影響を生じることなく僅かに下降することが許容される。
【０００６】
[0006]ＩＲ２１５３はまた、マイクロパワースタートアップを有し、すなわち、ＩＣが休止状態（すなわち、非発振状態であり、Ｖｃｃ＜ＶｃｃＵＶ）であるときに必要とされるバイアス電流が非常に低いレベルまで低減される。オフラインアプリケーションは一般に部品コスト及び複雑さを低下させるためスタートアップバイアスのための高電圧バスから単一の抵抗器を有するので、マイクロパワースタートアップは有利である。ある種のケースでは、この抵抗器はすべての動作モード（スタートアップと、電流要求が最高であるランニングの両方）のためのバイアスを供給する。しかし、補助的な低電圧源がこの目的のためにより一般的である。
【０００７】
[0007]「ブートストラップ」が有利であるのは、補助的な電源がラインに接続された単純なドロッピング抵抗器よりも非常に高い効率で得られるからである。ブートストラップスタートアップスキームでは、マイクロパワー機能は、単一のドロッピング抵抗器がすべてのバイアスを供給するスキームよりもプルアップ抵抗器の値を増加することを可能にさせる。なぜならば、抵抗器はＩＣのための静止バイアス電流必要条件を越えることと、ＶｃｃをＵＶ＋まで上昇させることだけが必要だからである。ＩＣが発振を開始するとき、付加的なバイアス必要条件が補助的な電源によって満たされる。
【０００８】
[0008]用語「ブートストラップ」は、典型的な回路構成で使用されるダイオード及びＶｂｓコンデンサ配置を説明するためにも使用される。回路のこの部分は、ブートストラップ「スタートアップ」スキームにおける抵抗器とは異なる機能を果たす。ブートストラップダイオード／コンデンサ回路は、ｗｗｗ．ｉｒｆ．ｃｏｍから入手可能であり、参照として組み入れられるジョナサンアダムス（Ｊｏｎａｔｈａｎ  Ａｄａｍｓ）によるＤｅｓｉｇｎ  Ｔｉｐ  ＤＴ−２に記載されている。
【０００９】
[0009]ＩＲ２１５３は、出力スイッチを破壊することになる故障状態に対する保護対策を提供する高速シャットダウンモードをさらに組み込む。ヒューズは最も簡単な選択肢であるが、半導体への損傷を阻止する際に有効でないことがよくあり、かなり高価な装置が使用されない限り、セルフリセット機能がない。たとえば、殆どの電子バラスト設計の場合のように、負荷が容量的に接続されるか、又は、本質的に共振するならば、発振器を停止し、さらなるスイッチングサイクルを阻止するだけで十分な保護が提供される。しかし、適切な保護のためには、両方のＦＥＴを高速にオフに切り替えることが要求されることがある。
【００１０】
[0010]シャットダウンを実現する一つの方法は、両方のＦＥＴをオフに切り替えるようにＶｃｃをＶｃｃＵＶ−よりも引き下げることである。この要求は正常な電荷蓄積及び確実なデカップリングを行う必要とある程度競合する。シャットダウン回路網は、Ｖｃｃ蓄積コンデンサから（もし存在するならば、デカップリングコンデンサからも）電荷を急速に引き離す能力を備えていなければならない。保持電流が小さいサイリスタは、給電がリサイクルされるまで、Ｖｃｃを短絡（ｃｒｏｗｂａｒ）し、チップをオフ状態でラッチするため使用可能である。このアプローチは、簡単であり、かつ、費用がかからないが、自動パワーオンリセットをサポートしない。
【００１１】
[0011]ＩＲ２１５３は、第２の機能をＣｔピンに加えることにより従来のシャットダウンによる解決策を提供する。第３の機能的なスレッショルドがＣｔに追加され、Ｖｃｃ／６にセットされる。このスレッショルドより下で、高速シャットダウンモードが呼び出され、両方の出力バッファが最小限の遅れでロー状態にセットされる。これは、簡単なオープンコレクタＮＰＮトランジスタ又は同様のものを費用のかからない保護スキームの一部として使用することを可能にさせる。
【００１２】
[0012]ＩＲ２１５３は、たとえば、フルブリッジを完成するため、必要に応じて、スレーブ装置として直接的にドライブされる。Ｃｔ入力は、Ｖｃｔハイ＞２／３ＶｃｃかつＶｃｔロー＜１／３Ｖｃｃであるならば、矩形波発生源から直接供給可能である。自励発振コントロールＩＣのＲｔ出力は、別のＣｔ入力にそのまま供給するためにマスタークロックを発生させ、スレーブ化された装置の内部発振器を効率的にバイパスする。これは、唯一のタイプのＩＣ又はハイブリッドを使用してフルブリッジを実現するための有用な方法である。
【００１３】
[0013]ＩＲ２１５３は改良された不感時間精度をさらに有し、平均温度係数が零である。不感時間はＨＯ出力とＬＯ出力の両方が意図的に低い期間である。この期間はＩＣ内で固定され、複数の基本的な機能の役に立つ。不感時間の主要な機能は、ハーフブリッジ設計における短絡（ｃｒｏｓｓ−ｃｏｎｄｕｃｔｉｏｎ）又は貫通状態（ｓｈｏｏｔ−ｔｈｒｏｕｇｈ）を防止することである。負荷が電子バラスト及び共振モード電源におけるように本質的に共振するならば、不感時間はまた零電圧スイッチング（ＺＶＳ）を維持するために役立つ。ソフトスイッチングと呼ばれることもあるこの技術はスイッチング損失を著しく低減する。
【００１４】
[0014]短絡は、ハイとローの両側のトランジスタが完全に又は部分的に同時にオン状態であるならば、ハーフブリッジ回路内で発生する。結果として電源に生じる短絡はＥＭＩを悪化させ、損失を増大させ、パワースイッチ、コントロールＩＣ、又は、極端な場合には両方を破壊する。ＭＯＳＦＥＴのオン／オフの切り替え回数は、しばしば一致せず、製品ごとに変化するので、不感時間はこれらの差を補償するためガードバンドを提供する。短絡又はシュートスルーを防ぐために、ＩＲ２１５３は様々な不感時間オプションと使用できる。さらに、スイッチング回数は、ゲートドライブループ内の直列抵抗器の両端間で小信号ダイオードを使用して簡単に変更可能である。
【００１５】
[0015]負荷が誘導型又は共振型であるとき、回路効率は、零電圧スイッチング（ＺＶＳ又はソフトスイッチング）が出現するときに一般的に最大である。ＺＶＳにおいて、両方のＦＥＴがオフ状態であるとき（不感時間にほぼ一致するとき）、負荷エネルギーが出力を反対側レールの方へ向けるためにまさに十分な時間があり、電流がＦＥＴボディドレインダイオードへ流れ込む。この望ましいプロセスは自己整流と呼ばれる。
【００１６】
[0016]ソフトスイッチング（ＺＶＳ）はハードスイッチングよりも効率的である。ＭＯＳＦＥＴは負荷が取り除かれるときに熱くなる。
【００１７】
[0017]自己整流は殆ど完全に無損失であるが、その理由は、両方のハーフブリッジトランジスタがオフ状態であるとき、ハーフブリッジの出力コンデンサは負荷の誘導成分と共振するからである。次のトランジスタがオン状態に切り替わるとき、そのトランジスタの電圧は既に零であるか又は零付近であるので、その内部容量は既に放電されている。その負荷が本質的に共振型或いは誘導型ではないとき、出力はオフ状態の時間中に反対側のレール（ｒａｉｌ）へ自己整流しないので、オンに切り替えられる次のトランジスタの電圧はハイである。したがって、次のトランジスタは、負荷電流を供給するだけではなく、その固有の出力容量を放電しなければならない。これは、負荷が全くないときに、又は、ランプが取り外され、発振器の継続した動きが可能にされるときにバラスト内でハーフブリッジトランジスタがしばしば高温になることの理由である。
【００１８】
[0018]ＺＶＳが要求され、不感時間が非常に短い場合、ハーフブリッジ出力電圧が反対側のレールへ完全に自己整流するための時間が不十分である。これは、オンに切り替えられる次のトランジスタが放電しなければならない両方のトランジスタの出力容量に残留するバス電圧の一部分をそのままにする。これは部分的なハードスイッチング（又は部分的なソフトスイッチング）である。逆に、不感時間が非常に長い場合、出力電圧は反対側のレールへ自己整流するが、短時間後に、負荷電流が反転するか、又は、共振し、電圧トランジェントを生成する。この場合も、部分的なハードスイッチングが生じ、最適なスイッチング効率よりも低い。ＺＶＳの場合、最適な不感時間は、自己整流を発生させるためにちょうど十分な時間が存在するときに現れる。ＩＲ２１５３は、この必要条件を満たすために役立つ複数の不感時間の選択肢と共に利用可能である。さらなる調整が必要であるならば、充電時間／放電時間を別々に変更するため小信号ダイオードがゲートドライブループで使用される。
【００１９】
[0019]ＩＲ２１５３出力バッファはまたｄｉ／ｄｔが低減された出力段を有する。すなわち、電流の変化のピークレート（ターンオンとターンオフの場合の電流立ち上がりと立ち下がりのレート）が意図的に低下させられる。実際には、ＩＲ２１５３出力バッファは制御されたレートでオンとオフに切り替えられる。
【００２０】
[0020]ｄｉ／ｄｔが低減された出力段の利点には、ｄｉ／ｄｔとゲート回路寄生成分との組み合わせによるゲート共振（Ｖｇｓオーバーシュート／アンダーシュート）の低下が含まれる。一部のケースでは、ゲート抵抗器を全体で取り除くことが可能であるが、これは、レイアウト及び使用されるトランジスタのタイプのような複数の要因に依存する。Ｒｆ干渉もまた削減される。
【発明の概要】
【００２１】
[0021]本発明は、上記のタイプの自励発振フルブリッジドライバを改良し、より詳細には、発振器をスタートアップする前にブートストラップコンデンサをプリチャージする回路を含む、ドライバ集積回路のブートストラップ回路を提供する。
【００２２】
[0022]一般的な態様によれば、本発明は、負荷に電力を供給するフルブリッジに配置されたスイッチング装置を制御する集積制御回路であって、上記フルブリッジ内のそれぞれのハイ側スイッチング装置を制御する上記集積回路内の一対のハイ側ドライバが設けられ、上記ハイ側ドライバのそれぞれが対応する上記ハイ側スイッチング装置に制御信号を供給するそれぞれのハイ側制御端子を有し、上記フルブリッジ内のそれぞれのロー側スイッチング装置を制御する上記集積回路内の一対のロー側ドライバが設けられ、上記ロー側ドライバのそれぞれが対応する上記ロー側スイッチング装置に制御信号を供給するそれぞれのロー側制御端子が設けられ、上記ハイ側ドライバ及び上記ロー側ドライバを制御する制御信号を供給する上記集積回路内の発振器及びタイミング回路が設けられる、集積制御回路に関係する。
【００２３】
[0023]本発明の別の態様によれば、負荷に電力を供給するスイッチング装置を制御する制御回路及び方法は、ハイ側スイッチング装置を制御するハイ側ドライバと、ロー側スイッチング装置を制御するロー側ドライバと、を具備し、上記ハイ側ドライバがハイ側フローティング電源端子及びハイ側フローティング電源リターン端子を有し、上記ハイ側ドライバに接続されたプリチャージ回路が設けられてもよい。プリチャージ回路は、ハイ側フローティング電源端子とハイ側フローティング電源リターン端子との間に接続され、ハイ側ドライバに電力を提供するブートストラップコンデンサと、上記ハイ側フローティング電源端子に接続され、ブートストラップコンデンサを充電するため電流を供給するブートストラップ回路と、を含んでもよい。
【００２４】
[0024]本発明は、タイミング回路が上記ハイ側ドライバに上記ハイ側スイッチング装置をドライブさせるためドライブ信号を上記ハイ側ドライバへ送出し、ハイ側ドライバがドライブ信号を受け取る前に、タイミング回路が可能であればブートストラップコンデンサを充電することによりハイ側ドライバに給電されるようにプリチャージ回路をさらに制御する方法又は機器をさらに含んでもよい。
【００２５】
[0025]これらの機能を実行するため、本発明の開示された実施形態によれば、ブートストラッププリチャージ回路は、有利的には発振器がスタートアップする前に、ブートストラップコンデンサを完全に充電することを可能にするため、ロー側出力ＬＯ１及びＬＯ２の両方を短期間に亘ってオンに切り替える。ブートストラップコンデンサのプリチャージは、スタートアップ時にハイ側パルスを見逃すことを防止するために役立つ。この機能は、たとえば、インターナショナル・レクティファイアー（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｃｔｉｆｉｅｒ）製のＩＲＳ２４５３Ｄ自励発振フルブリッジドライバＩＣに組み込まれている。
【００２６】
[0026]ＩＲＳ２４５３Ｄは、上記のＩＲ２１５３自励発振ハーフブリッジゲートドライバＩＣに基づき、業界標準の５５５ＣＭＯＳタイマーと類似したフロントエンド発振器を備えた高電圧フルブリッジゲートドライバを組み込む。ＨＶＩＣ技術及びラッチ耐性ＣＭＯＳ技術は、高耐圧モノリシック構造を可能にする。出力ドライバは、最小限のドライバ短絡のため設計された高パルス電流バッファ段を特色とする。雑音排除性は、ゲートドライバの低いｄｉ／ｄｔピークと１Ｖよりも高い不足電圧ロックアウトヒステリシスを用いて達成される。ＩＲＳ２４５３Ｄはまたラッチ付きシャットダウンピン及びラッチ無しシャットダウンピンを含む。
【００２７】
[0027]製品のその他の機能は次の通りである：
集積６００Ｖフルブリッジゲートドライバ；
ＣＴ、ＲＴプログラマブル発振器；
ＶＣＣ上の１５．６Ｖツェナークランプ；
マイクロパワースタートアップ；
ロジックレベルラッチ付きシャットダウンピン；
ＣＴピン（ＶＣＣの６分の１）上のラッチ無しシャットダウン；
内部ブートストラップＦＥＴ；
すべての入力及び出力上のラッチ耐性；
すべてのピン上のＥＳＤ保護；
１４本リード線のＳＯＩＣ又はＰＤＩＰパッケージ；
１．２μ秒（標準）内部不感時間；
【００２８】
[0028]これらの機能及びその他の機能は添付図面を参照して以下の本発明の実施形態の詳細な説明で記載される。
【発明の実施形態の詳細な説明】
【００２９】
[0030]低電圧誤動作防止モード（ＵＶＬＯ）
低電圧誤動作防止モード（ＵＶＬＯ）は、ＶＣＣがＩＣのターンオンスレッショルドよりも低いときのＩＣの状態として定義される。ＩＲＳ２４５３Ｄの低電圧誤動作防止は、１５０μＡ未満の超低電源電流を維持し、ハイ側出力ドライバ及びロー側出力ドライバが作動される前にＩＣが完全に機能的であることを保証するように設計される。低電圧誤動作防止モード中に、ハイ側及びロー側のドライバ出力ＬＯ１、ＬＯ２、ＨＯ１、ＨＯ２はすべてロー状態である。ＶＣＣがＶＣＣＵＶ＋スレッショルドを上回るとき、ＩＣはオンに切り替わり、出力が発振を開始する。
【００３０】
[0031]ノーマルタイミング／ノーマル動作モード（図６）
ＶＣＣがスタートアップスレッショルドＶＣＣＵＶ＋に達すると、ＭＯＳＦＥＴ  Ｍ１は開き、ＶＲＴがほぼＶＣＣ（ＶＣＣ−ＶＲＴ＋）まで増加し、外部ＣＴコンデンサが充電を開始する。ＣＴ電圧が、内部抵抗ラダー（Ｒ，Ｒ，Ｒ／２，Ｒ／２）によって設定されたＶＣＴ−（ＶＣＣの約１／３）に達すると、ＬＯ１及びＨＯ２は、不感時間ｔｄに一致する遅延を伴ってオンに切り替わる。ＣＴ電圧がＶＣＴ＋（ＶＣＣの約２／３）に達すると、ＬＯ１及びＨＯ２はロー状態に変わり、ＲＴはほぼグランド（ＶＲＴ−）まで低下し、ＣＴコンデンサは放電を開始し、不感時間回路が作動される。不感時間の終わりに、ＬＯ２及びＨＯ１がハイ状態に変わる。ＣＴ電圧がＶＣＴ−に達すると、ＬＯ２及びＨＯ１はロー状態に変わり、ＲＴは再びハイ状態に変わり、不感時間が作動される。不感時間の終わりに、ＬＯ１及びＨＯ２がハイ状態に変わり、このサイクルが再び最初から始まる。
【００３１】
[0032]以下の式は発振周波数を与える：
【数１】
2005354666.tif 000003
【００３２】
[0033]スタートアップタイミング／ブートストラップＭＯＳＦＥＴ（図７）
内部ブートストラップＦＥＴ（ＭＢＯＯＴ１，ＭＢＯＯＴ２）及び電源コンデンサ（ＣＢＯＯＴ１及びＣＢＯＯＴ２）は、ハイ側ドライバ回路のための電源電圧（ＶＢ１，ＶＢ２）を構成する。内部ブートストラップＦＥＴは、対応するＬＯがハイ状態であるときに限りオンに切り替わる。ＨＯ１及びＨＯ２上の第１のパルスの前にハイ側電源が充電されることを保証するため、ＬＯ１及びＬＯ２の両方は、ＣＴが１／６×ＶＣＣと１／３×ＶＣＣの間を立ち上がるときにオン状態である。
【００３３】
[0034]図７に示されるように、スタートアップ時、ＬＯ１及びＬＯ２は、ＣＴがＶＣＣの１／６と１／３の間にあるとき、共にハイ状態であり、ＶＢ１及びＶＢ２に接続された内部ブートストラップＭＯＳＦＥＴのＭＢＯＯＴ１及びＭＢＯＯＴ２がそれぞれのブートストラップコンデンサＣＢＯＯＴ１及びＣＢＯＯＴ２をプリチャージすることを可能にさせる。
【００３４】
[0035]ラッチ無しシャットダウン
ＣＴが外部回路によってＶＣＴＳＤ（ＶＣＣの約１／６）より下まで引き下げられるならば、ＣＴは充電を行わず、発振が停止する。すべての出力はロー状態に保持され、ブートストラップＦＥＴはオフ状態である。ＣＴが再びＶＣＴ−まで充電可能になると、発振が再開する。
【００３５】
[0036]ラッチ付きシャットダウン
ＳＤピンが２Ｖよりも高い状態にされるとき、ＩＣは故障モードに変わり、すべての出力はロー状態である。ＶＣＣの約１／６はＩＣを再スタートさせるためＶＣＣＵＶ−よりも下でリサイクルされるべきである。ＳＤピンは、たとえば、適切な外部回路を使用して過電流又は過電圧保護のため使用可能である。
【００３６】
[0037]本発明はその特定の実施形態に関して説明されているが、多数の他の変形及び変更、並びに、その他の使用は当業者にとって明らかである。したがって、本発明は本明細書中の特定の開示事項によって限定されない。
【図面の簡単な説明】
【００３７】
【図１】従来技術のＩＲ２１５３チップの機能ブロック図である。
【図２】本発明の実施形態を具体化するＩＲ２４５３Ｄチップの機能ブロック図である。
【図３】典型的な接続図である。
【図４】リード配置を表す図である。
【図５】リード定義を表す図表である。
【図６】ＩＲ２４５３Ｄの信号のタイミングを表す図である。
【図７】スタートアップ時に図６に表された一部の信号のタイミングを表す図である。
【図８Ａ】不感時間波形を表す図である。
【図８Ｂ】立ち上がり及び立ち下がり時間波形を表す図である。
【図１】
2005354666.tif 000004
【図２】
2005354666.tif 000005
【図３】
2005354666.tif 000006
【図４】
2005354666.tif 000007
【図５】
2005354666.tif 000008
【図６】
2005354666.tif 000009
【図７】
2005354666.tif 000010
【図８】
2005354666.tif 000011
【外国語明細書】
2005354666000001.pdf