(57)【要約】      （修正有）【課題】簡単に、しかも、自己整合的にコンタクトホールを開口することができ、また、製造歩留まりの高い半導体装置の製造方法を提供する。【解決手段】（ａ）多結晶シリコン膜６０９、酸化シリコン膜６０８及び窒化シリコン膜６０７の積層膜を加工する工程と、（ｂ）窒化シリコン膜６０５，６０４をストッパーとしてエッチングし、コンタクトホールを形成する工程と、（ｃ）多結晶シリコン膜６１２を堆積してから、酸化シリコン膜６１３を堆積し、コンタクトホールを埋め込む工程と、（ｄ）酸化シリコン膜６１３をエッチバックした後に酸化シリコン膜６１３をマスクとして上記工程（ｃ）の多結晶シリコン膜６１２及び工程（ａ）の多結晶シリコン膜６０９を等方的にエッチバックする工程と、（ｅ）窒化シリコン膜６０７をストッパーとして、工程（ｄ）の酸化シリコン膜６１３と工程（ａ）の酸化シリコン膜６０８をエッチングし、キャパシタ電極６１４を形成する工程と、（ｆ）コンタクトホール、及びキャパシタ電極６１４を形成する。【選択図】図１１
2005033215.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置のキャパシタ電極とシリコン基板を接続するためのコンタクトホール形成工程、及びキャパシタ電極形成工程を有する半導体装置の製造方法において、
（ａ）多結晶シリコン膜、酸化シリコン膜及び窒化シリコン膜の積層膜をリソグラフィ工程とエッチング工程により加工する工程と、
（ｂ）前記多結晶シリコン膜をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜で被われた構造を有するビット線に対して、前記窒化シリコン膜をストッパーとしてエッチングし、予め形成しておいたプラグに対してコンタクトホールを形成する工程と、
（ｃ）該コンタクトホールを塞がない膜厚の多結晶シリコン膜を堆積した後に、酸化シリコン膜を堆積することにより、前記コンタクトホールを埋め込む工程と、
（ｄ）上記工程（ｃ）の多結晶シリコン膜をストッパーとして、コンタクトホールを埋め込んだ酸化シリコン膜をエッチバックした後に、該酸化シリコン膜をマスクとして、上記工程（ｃ）の多結晶シリコン膜及び上記工程（ａ）の多結晶シリコン膜を等方的にエッチバックする工程と、
（ｅ）窒化シリコン膜をストッパーとして、上記工程（ｄ）の酸化シリコン膜と上記工程（ａ）の酸化シリコン膜をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極を形成する工程とを施し、
（ｆ）キャパシタ電極とシリコン基板を接続するコンタクトホール、及びキャパシタ電極をリソグラフィ１工程で形成することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、酸化シリコン膜をマスクとして上記工程（ｃ）の多結晶シリコン膜及び上記工程（ａ）の多結晶シリコン膜を異方的にエッチバックすることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、有機膜を堆積した後に、有機膜と上記工程（ｃ）の多結晶シリコン膜及び上記工程（ａ）の多結晶シリコン膜を一括でエッチバックすることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、プラグを形成した層間絶縁膜の最上層が窒化シリコン膜であることを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、多結晶シリコン膜をエッチングしてからレジストを灰化した後に、前記多結晶シリコン膜をマスクとして酸化シリコン膜、窒化シリコン膜をエッチングした後に、ビット線上部および側壁の窒化シリコン膜をストッパーとして酸化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、多結晶シリコン膜と酸化シリコン膜をエッチングしてからレジストを灰化した後に、前記多結晶シリコン膜をマスクとして窒化シリコン膜をエッチングした後に、ビット線上部及び側壁の窒化シリコン膜をストッパーとして酸化シリコン膜をエッチングすることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、半導体装置における配線形成方法、電極形成方法およびコンタクトホール形成方法に関するものである。
【背景技術】
【０００２】
従来、この分野の技術として図３に示されるものがあった。以下、ダイナミックランダムアクセスメモリー（以下、ＤＲＡＭと略する）を例にとり、図に従い詳細に説明する。
〔Ｉ〕（第１の先行技術）
（１）まず、図３（ａ）に示すように、通常の半導体装置製造工程を経て、素子分離領域（図示せず）、トランスファゲート２０２、およびプラグ２０３まで形成する。このプラグ２０３は、シリコン基板２０１上に、ビット線およびキャパシタ電極とコンタクトをとる箇所に形成されている。なお、２０１Ａは絶縁膜である。
【０００３】
（２）次に、図３（ｂ）に示すように、絶縁膜２０４を堆積してから化学機械研磨法（以下、ＣＭＰと略す）で平坦化し、通常のリソグラフィ工程によりホールパターン２０５を形成してから、絶縁膜２０４をエッチングすることにより、プラグ２０３に対して、ビット線コンタクトホール２０６を開口する。
【０００４】
（３）次に、図３（ｃ）に示すように、ビット線を構成する導電性材料を堆積することにより、ビット線コンタクトホール２０６を埋め込んでから、通常のリソグラフィ工程とエッチング工程を経て、ビット線２０７を形成する。
【０００５】
（４）次に、図３（ｄ）に示すように、ビット線２０７上に絶縁膜２０８を堆積してからＣＭＰで平坦化し、通常のリソグラフィ工程により、ホールパターン２０９を形成してから、絶縁膜２０８と２０４及びビット線２０７をエッチングすることにより、プラグ２０３に対してキャパシタ電極コンタクトホール２１０を開口する。
【０００６】
以下、通常の半導体装置の製造工程を経ることにより、キャパシタ電極以降が形成され、半導体装置が製造される。
〔II〕（第２先行技術）
半導体装置の微細化に伴い、トランスファゲート幅、コンタクトホール寸法とも縮小の一途をたどっている。しかし、リソグラフィ工程での合わせ余裕はスケーリングされないので、合わせ余裕を吸収してコンタクトホールとトランスファゲートの絶縁性を確保するエッチング技術が、今後の半導体装置の製造では不可欠である。
【０００７】
従来、この分野の技術として、図４及び図５に示されるものがあった。以下、図に従い詳細に説明する。
【０００８】
（１）まず、図４（ａ）に示すように、シリコン基板３０１に素子分離領域３０２を形成後、オフセット酸化シリコン膜３０３を積載したトランスファゲート３０４を、通常のリソグラフィとエッチングにより形成する。その後、マスクパターンを通常のリソグラフィで形成してｎ型不純物をイオン注入によりシリコン基板３０１に注入する。なお、簡単のため、イオン注入時のレジストパターンは図示していない。
【０００９】
（２）次に、図４（ｂ）に示すように、ウエハ全面に酸化シリコン膜を化学気相析出法（以下、ＣＶＤ法と略する）により堆積し、異方的にエッチングすることによりサイドウォール３０５を形成する。
【００１０】
（３）次に、図４（ｃ）に示すように、マスクパターンを通常のリソグラフィ工程で形成して、ｎ型不純物及びｐ型不純物をイオン注入によりシリコン基板３０１に注入する。なお、簡単のため、イオン注入時のレジストパターンは図示していない。
【００１１】
（４）次に、図４（ｄ）に示すように、酸化シリコン膜（図示なし）を堆積し、ストッパーとして機能する膜厚の窒化シリコン膜３０７を堆積してから酸化シリコン膜３０８を堆積し、ＣＭＰにより平坦化する。
【００１２】
（５）次に、図５（ａ）に示すように、通常のリソグラフィにより、シリコン基板３０１にコンタクトホール３１０を開口するためのホールパターン３０９を形成し、窒化シリコン膜３０７をストッパーとして酸化シリコン膜３０８をエッチングした後に、窒化シリコン膜３０７と酸化シリコン膜（図示なし）をエッチングすることにより、シリコン基板３０１にコンタクトホール３１０を開口する。
【００１３】
（６）次に、図５（ｂ）に示すように、コンタクトホール３１０を多結晶シリコン膜で埋め込み、エッチバックすることによりプラグ３１１を形成する。
【００１４】
（７）次に、図５（ｃ）に示すように、酸化シリコン膜３１２を堆積してから、通常のリソグラフィにより、シリコン基板３０１とビット線を接続するためのコンタクトホールパターン３１３を形成し、窒化シリコン膜３０７をストッパーとして酸化シリコン膜３１２と３０８をエッチングした後に、窒化シリコン膜３０７と酸化シリコン膜をエッチングすることにより、シリコン基板３０１にビット線コンタクトホール３１４を形成する。
【００１５】
以下、通常の半導体装置製造工程を経て半導体装置が製造される。
〔III 〕（第３先行技術）
従来、この分野の技術として図６及び図７に開示されるものがあった。以下、図に従い詳細に説明する。
【００１６】
（１）まず、図６（ａ）に示すように、通常のＤＲＡＭ製造工程により、ビット線４０３まで形成してから層間絶縁膜として酸化シリコン膜４０４を堆積し、例えば、ＣＭＰにより平坦化してから窒化シリコン膜４０５を堆積する。なお、本来ビット線に対向する形でトランスファゲートが形成されているが、簡単のため図示していない。
【００１７】
（２）次に、図６（ｂ）に示すように、多結晶シリコン膜４０６を堆積してから、通常のリソグラフィ工程によりホールパターン４０７を形成する。その後、窒化シリコン膜４０５をストッパーとして多結晶シリコン膜４０６を異方的にエッチングし、ホール４０８を形成する。
【００１８】
（３）次に、図６（ｃ）に示すように、レジスト４０７を灰化してから多結晶シリコン膜を堆積し、異方的にエッチングすることによりサイドウォール４０９を形成し、ホール４０８よりも小さな開口径の、多結晶シリコン膜で構成されるエッチングマスク４１０を形成する。
【００１９】
（４）次に、図６（ｄ）に示すように、エッチングマスク４１０に対して充分な選択比が得られる条件で、窒化シリコン膜４０５、酸化シリコン膜４０４及びビット線４０３よりも下層の層間絶縁膜４０２を一括でエッチングすることにより、シリコン基板４０１上にコンタクトホール４１１を開口する。以下、このコンタクトホールをセルコンタクトホールと称する。
【００２０】
（５）次に、図７（ａ）に示すように、多結晶シリコン膜を堆積し、セルコンタクトホール４１１を埋め込んでから、多結晶シリコン膜をエッチバックすることにより、プラグ４１２を形成する。
【００２１】
（６）次に、図７（ｂ）に示すように、酸化シリコン膜４１３を堆積してから、セルコンタクトホール４１１内のプラグ４１２に対してコンタクトホール４１５を開口するためのホールパターン４１４を通常のリソグラフィ工程より形成する。以下、このコンタクトホールをキャパシタ電極コンタクトホールと称する。その後、窒化シリコン膜４０５に対して充分選択比が高い条件でセルコンタクトホール４１１内のプラグ４１２に到達するまで酸化シリコン膜４１３をエッチングすることにより、キャパシタ電極コンタクトホール４１５を開口する。
【００２２】
（７）次に、図７（ｃ）に示すように、レジスト４１４を灰化してから、キャパシタ電極を構成する多結晶シリコン膜４１６、キャパシタ電極コンタクトホール４１５を埋め込むための酸化シリコン膜４１７を順次堆積する。その後、多結晶シリコン膜４１６が露出するまで酸化シリコン膜４１７をエッチバックしてから、露出している部分の多結晶シリコン膜４１６をエッチングする。
【００２３】
（８）次に、図７（ｄ）に示すように、窒化シリコン膜４０５をストッパーとして、フッ化水素水溶液により酸化シリコン膜４１７及び４１３を除去することにより、キャパシタ電極４１８を形成する。その後、キャパシタ絶縁膜４１９とセルプレート電極を形成するための多結晶シリコン膜を堆積し、通常のリソグラフィとエッチングによりセルプレート電極４２０を形成する。
【特許文献１】なし
【発明の開示】
【発明が解決しようとする課題】
【００２４】
しかしながら、上記した〔Ｉ〕の従来の半導体装置の製造方法では、半導体装置の微細化が進むと配線間隔も縮小するために、リソグラフィ工程での合わせ余裕を確保することが困難になり、配線間に安定にコンタクトホールを開口するのが難しいという問題点があった。一方、リソグラフィ工程での合わせ余裕を確保しようとすると、半導体装置の微細化比率よりも配線幅を縮小しなければならないが、微細配線パターンをリソグラフィ工程で形成することが、容易ではないという問題点があった。
【００２５】
以上により、上記した〔１〕従来の半導体装置の製造方法では半導体装置製造の歩留まりを高くすることが困難であるという致命的な問題点があった。
【００２６】
また、上記した〔II〕の従来の半導体装置の製造方法では、窒化シリコン膜をストッパーとして自己整合的にコンタクトホールを開口する工程を２工程経ることにより半導体装置が製造されるので、半導体装置の製造歩留まりを高くするには、半導体装置の微細化が進むのに対応して、微細な開口径のコンタクトホールを、微細なスリット幅のシリコン窒化膜に対して安定に開口する技術が不可欠である。一般に、窒化シリコン膜に対する選択性と微細なコンタクトホールの加工性は両立し難いものなので、上記の方法で高い製造歩留まりを実現することが必ずしも容易ではないという問題点があった。
【００２７】
更に、上記した〔III 〕の従来の半導体装置の製造方法では、セルコンタクトホールに対してキャパシタ電極コンタクトホールを開口する際に、リソグラフィ工程での合わせ余裕を確保することが不可欠である。
【００２８】
合わせ余裕が確保できなければ、キャパシタ電極コンタクトホールがセルコンタクトホールに対してずれて開口されるので、窒化シリコン膜をストッパーとしてフッ化水素水溶液で酸化シリコン膜をエッチングする工程で、セルコンタクトホール側壁から酸化シリコン膜がエッチングされ、キャパシタ電極とビット線の短絡やキャパシタ電極の倒壊などにより製造歩留まりが低下するためである。これを回避するには、プラグのリセス量を窒化シリコン膜厚よりも小さくする必要があるが、エッチバックでのプラグの凹部を窒化シリコン膜の膜厚以下に安定して低減するのは、決して容易ではない。
【００２９】
一般に、半導体装置の微細化に対応して各工程の加工寸法も縮小するが、リソグラフィ工程の合わせ余裕は半導体装置の微細化に対応して縮小しないので、半導体装置の微細化が進行すると、上記問題点はますます顕在化する。
【００３０】
本発明の第１の目的は、上記の問題点を除去し、半導体装置の微細化が進んでも配線間に安定にコンタクトホールを形成することが可能であり、かつ簡便な配線形成および電極形成を行うことができる半導体装置の製造方法を提供することである。
【００３１】
本発明の第２の目的は、上記の問題点を除去し、簡単に、しかも、自己整合的にコンタクトホールを開口することができ、また、製造歩留まりの高い半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００３２】
本発明は、上記目的を達成するために、
〔１〕半導体装置のキャパシタ電極とシリコン基板を接続するためのコンタクトホール形成工程、及びキャパシタ電極形成工程を有する半導体装置の製造方法において、（ａ）多結晶シリコン膜（６０９）、酸化シリコン膜（６０８）及び窒化シリコン膜（６０７）の積層膜をリソグラフィ工程とエッチング工程により加工する工程と、（ｂ）前記多結晶シリコン膜（６０９）をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜（６０４，６０５）で被われた構造を有するビット線（６０３）に対して、前記窒化シリコン膜（６０５，６０４）をストッパーとしてエッチングし、予め形成しておいたプラグ（６０１）に対してコンタクトホール（６１１）を形成する工程と、（ｃ）このコンタクトホール（６１１）を塞がない膜厚の多結晶シリコン膜（６１２）を堆積してから、酸化シリコン膜（６１３）を堆積することにより、前記コンタクトホール（６１１）を埋め込む工程と、（ｄ）上記工程（ｃ）の多結晶シリコン膜（６１２）をストッパーとして、コンタクトホール（６１１）を埋め込んだ酸化シリコン膜（６１３）をエッチバックした後に、この酸化シリコン膜（６１３）をマスクとして、上記工程（ｃ）の多結晶シリコン膜（６１２）及び上記工程（ａ）の多結晶シリコン膜（６０９）を等方的にエッチバックする工程と、（ｅ）窒化シリコン膜（６０７）をストッパーとして、上記工程（ｄ）の酸化シリコン膜（６１３）と上記工程（ａ）の酸化シリコン膜（６０８）をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極（６１４）を形成する工程とを施し、（ｆ）キャパシタ電極（６１４）とシリコン基板を接続するコンタクトホール、及びキャパシタ電極（６１４）をリソグラフィ１工程で形成するようにしたものである。
【００３３】
〔２〕上記〔１〕記載の半導体装置の製造方法において、酸化シリコン膜をマスクとして上記工程（ｃ）の多結晶シリコン膜（６１２）及び上記工程（ａ）の多結晶シリコン膜（６０９）を異方的にエッチバックするようにしたものである。
【００３４】
〔３〕上記〔１〕記載の半導体装置の製造方法において、有機膜を堆積してから、有機膜と上記工程（ｃ）の多結晶シリコン膜（６１２）及び上記工程（ａ）の多結晶シリコン膜（６０９）を一括でエッチバックするようにしたものである。
【００３５】
〔４〕上記〔１〕記載の半導体装置の製造方法において、プラグ（６０１）を形成した層間絶縁膜（６０２）の最上層が窒化シリコン膜であるようにしたものである。
【００３６】
〔５〕上記〔１〕記載の半導体装置の製造方法において、多結晶シリコン膜（６０９）をエッチングしてからレジスト（６１０）を灰化した後に、前記多結晶シリコン膜（６０９）をマスクとして酸化シリコン膜（６０８）、窒化シリコン膜（６０７）をエッチングした後に、ビット線（６０３）上部および側壁の窒化シリコン膜（６０５，６０４）をストッパーとして酸化シリコン膜（６０６，６０２）をエッチングするようにしたものである。
【００３７】
〔６〕上記〔１〕記載の半導体装置の製造方法において、多結晶シリコン膜（６０９）と酸化シリコン膜（６０８）をエッチングしてからレジスト（６１０）を灰化した後に、前記多結晶シリコン膜（６０９）をマスクとして窒化シリコン膜（６０７）をエッチングした後に、ビット線（６０３）上部及び側壁の窒化シリコン膜（６０５，６０４）をストッパーとして酸化シリコン膜（６０６，６０２）をエッチングするようにしたものである。
【発明の効果】
【００３８】
本発明によれば、次のような効果を奏することができる。
【００３９】
（Ａ）予め形成したプラグに対してコンタクトホールを開口してから、特別なリソグラフィ工程を経ることなくビット線を形成することができるので、半導体装置の微細化に適したビット線形成が可能であることに加え、製造工程数の削減と製造コストの低減を実現することが可能となる。
【００４０】
（Ｂ）基板に対して自己整合的にコンタクトホールを開口してから、特別なリソグラフィ工程を経ることなくビット線およびキャパシタ電極を接続するためのプラグを形成することが可能であるので、製造工程数の削減と製造コストの低減を実現することが可能となる。
【００４１】
（Ｃ）予め形成したプラグに対してコンタクトホールを開口してから、特別なリソグラフィ工程を経ることなくキャパシタ電極を形成することができるので、製造工程数の削減と製造コストの低減を実現することが可能となる。
【発明を実施するための最良の形態】
【００４２】
本発明は、半導体装置のキャパシタ電極とシリコン基板を接続するためのコンタクトホール形成工程、及びキャパシタ電極形成工程を有する半導体装置の製造方法において、（ａ）多結晶シリコン膜、酸化シリコン膜及び窒化シリコン膜の積層膜をリソグラフィ工程とエッチング工程により加工する工程と、（ｂ）前記多結晶シリコン膜をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜で被われた構造を有するビット線に対して、前記窒化シリコン膜をストッパーとしてエッチングし、予め形成しておいたプラグに対してコンタクトホールを形成する工程と、（ｃ）このコンタクトホールを塞がない膜厚の多結晶シリコン膜を堆積してから、酸化シリコン膜を堆積することにより、前記コンタクトホールを埋め込む工程と、（ｄ）上記工程（ｃ）の多結晶シリコン膜をストッパーとして、コンタクトホールを埋め込んだ酸化シリコン膜をエッチバックした後に、この酸化シリコン膜をマスクとして、上記工程（ｃ）の多結晶シリコン膜及び上記工程（ａ）の多結晶シリコン膜を等方的にエッチバックする工程と、（ｅ）窒化シリコン膜をストッパーとして、上記工程（ｄ）の酸化シリコン膜と上記工程（ａ）の酸化シリコン膜をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極を形成する工程とを施し、（ｆ）キャパシタ電極とシリコン基板を接続するコンタクトホール、及びキャパシタ電極をリソグラフィ１工程で形成する。よって、簡単に、しかも、自己整合的にコンタクトホールを開口することができ、また、製造歩留まりの高い半導体装置の製造方法を提供することができる。
【実施例】
【００４３】
以下、本発明の実施の形態について詳細に説明する。
【００４４】
図１は本発明の第１参考例を示す半導体装置の製造工程断面図である。ここでは、ＤＲＡＭを例にとり、図に従い詳細に説明する。なお、図１に示すメモリーセルアレイ部は、図２でＡ−Ａ′方向に断面を観察したものを模式的に示したものである。
【００４５】
（１）まず、図１（ａ）に示すように、通常の半導体装置の製造工程を経て、素子分離領域１０２、オフセット絶縁膜１０３を積載したトランスファゲート１０４、およびプラグ１０６までを形成する。このプラグ１０６は、シリコン基板１０１上でビット線およびキャパシタ電極とコンタクトをとる箇所、およびビット線とトランスファゲート１０４のコンタクトをとる箇所に形成されている。ここで、プラグ１０６を形成した層間絶縁膜の最上層は、次工程で堆積する絶縁膜に対して選択比を確保できる第１の絶縁膜１０５で構成されている。
【００４６】
（２）次に、図１（ｂ）に示すように、第２の絶縁膜１０７を堆積してから、ＣＭＰにより平坦化する。その後、通常のリソグラフィ工程により、ビット線の反転パターン１０８を形成し、第１の絶縁膜１０５をストッパーとして、プラグ１０６に到達するまで第２の絶縁膜１０７をエッチングすることによりグルーブ（コンタクトホール）１０９を形成する。
【００４７】
（３）次に、図１（ｃ）に示すように、グルーブ１０９をビット線１１０で埋め込み、第２の絶縁膜１０７上面に対して凹部が発生するように除去することによりビット線１１０を形成する。その後、第２の絶縁膜１０７に対して充分な選択比が確保できる第３の絶縁膜１１１を堆積することにより、凹部を完全に埋め込んでから、第２の絶縁膜１０７が露出するまで第３の絶縁膜１１１を除去する。
【００４８】
ここで、ビット線１１０除去時のリセス量は、第３の絶縁膜１１１がキャパシタ電極とビット線１１０の絶縁耐圧が確保できるように、および所定のビット線抵抗を満足するビット線膜の残膜厚を確保できるように設定されている。
【００４９】
（４）次に、図１（ｄ）に示すように、第２の絶縁膜１０７を選択的に除去してから、ビット線１１０に存在する第３の絶縁膜１１１と同じ材料の絶縁膜を堆積し、異方的にエッチバックすることによりサイドウォール１１２を形成する。ここで、第２の絶縁膜１０７を除去する量は、少なくともビット線１１０上の第３の絶縁膜１１１の膜厚以上であればよく、その一部または全部のいずれでも構わない。
【００５０】
（５）次に、図１（ｅ）に示すように、第１の絶縁膜１０５及び第３の絶縁膜１１１に対して充分な選択比が確保できる第４の絶縁膜１１３を堆積してから、通常のリソグラフィ工程によりホールパターン１１４を形成する。その後、第３の絶縁膜１１１及びサイドウォール１１２をストッパーとすることによりビット線１１０との絶縁を確保しながら第４の絶縁膜１１３をエッチングするとともに、第１の絶縁膜１０５をストッパーとして第２の絶縁膜１０７を充分なオーバーエッチング量でエッチングすることにより、プラグ１０６にキャパシタ電極コンタクトホール１１５を開口する。
【００５１】
以下、通常の半導体装置製造工程を経ることにより、キャパシタ電極以降が形成され、半導体装置が製造される。
【００５２】
このように、第１参考例によれば、（１）第２段階で堆積される第２の絶縁膜１０７に対して充分な選択比を確保できる第１の絶縁膜１０５を最上層とする層間絶縁膜に、上層のビット線１１０及びキャパシタ電極と接続するためのプラグ１０６を形成する工程と、（２）第１の絶縁膜１０５に対して充分な選択比を確保できる第２の絶縁膜１０７を堆積し平坦化してから、ビット線１１０の反転パターン１０８をマスクとし、第１の絶縁膜１０５をストッパーとして第２の絶縁膜１０７をエッチングする工程と、（３）ビット線１１０を構成する導電性材料で前記パターン１０８を埋め込み、第２の絶縁膜１０７に対して導電性材料が凹部を有するように前記導電性材料を除去することによりビット線１１０を形成する工程と、（４）第２の絶縁膜１０７に対して充分な選択比が確保できる第３の絶縁膜１１１を堆積することにより、前記凹部を埋め込んでから、第２の絶縁膜１０７が露出するまで第３の絶縁膜１１１を除去した後に、第２の絶縁膜を除去する工程と、（５）第３の絶縁膜１１１と同様の絶縁膜を堆積してから、異方的にエッチングすることによりビット線１１０の側面を完全に覆う工程と、（６）第１の絶縁膜１０５及び第３の絶縁膜１１１に対して充分な選択比が確保できる第４の絶縁膜１１３を堆積し平坦化してから、ビット線１１０の上面及び側面の第３の絶縁膜１１１及び第１の絶縁膜１０５をストッパーとして第４の絶縁膜１１３及び第２の絶縁膜１０７をエッチングすることにより、キャパシタ電極を形成するためのコンタクトホール１１５を形成する工程とを経て半導体装置を製造するようにしたので、半導体装置の微細化に対応したビット線の形成が可能となる。これに加えて、特別なリソグラフィ工程を経ることなくビット線を形成することができるので、製造工程数の削減と製造コストの低減を実現することが可能となる。
【００５３】
次に、本発明の第２参考例について説明する。
【００５４】
第２参考例では、第１参考例における第１の絶縁膜１０５と第３の絶縁膜１１１の材料を同じにするようにしたものである。
【００５５】
このように、第２参考例によれば、第１参考例における第１の絶縁膜１０５と第３の絶縁膜１１１の材料が同じであるようにしたので、第１参考例と同様な効果を実現することが可能である。
【００５６】
次に、本発明の第３参考例について説明する。
【００５７】
第３参考例では、第１参考例における第２の絶縁膜１０７と第４の絶縁膜１１３の材料が同じであるようにしたものである。
【００５８】
このように、第３参考例によれば、第１参考例における第２の絶縁膜１０７と第４の絶縁膜１１３の材料が同じであるようにしたので、第１参考例と同様な効果を実現することが可能である。
【００５９】
次に、本発明の第４参考例について説明する。
【００６０】
第４参考例では、第１参考例における第１の絶縁膜１０５と第３の絶縁膜１１１の材料が同じで、第２の絶縁膜１０７と第４の絶縁膜１１３の材料が同じであるようにしたものである。
【００６１】
このように、第４参考例によれば、第１参考例における第１の絶縁膜１０５と第３の絶縁膜１１１の材料が同じで、第２の絶縁膜１０７と第４の絶縁膜１１３の材料を同じにするようにしたので、第１参考例と同様な効果を実現することが可能である。
【００６２】
次に、本発明の第５参考例について説明する。
【００６３】
第５参考例では、第４参考例における第１の絶縁膜１０５と第３の絶縁膜１１１に窒化シリコン膜を、第２の絶縁膜１０７及び第４の絶縁膜１１３に酸化シリコン膜を用いるようにしたものである。
【００６４】
ここで、ビット線１１０を構成する導電性材料をタングステンポリサイドとすると、第２の絶縁膜１０７、すなわち酸化シリコン膜に対して凹部を有するように導電性材料を除去する方法として、例えば、電子サイクロトロン共鳴型エッチング装置を用いて、圧力５ｍＴｏｒｒ、Ｃｌ2 ／Ｏ2 ＝１９０／１０  ｃｃ／ｍｉｎ、マイクロ波パワー＝４００Ｗ、ＲＦパワー＝４０Ｗ、電極温度＝２０℃でエッチバックするものがある。
【００６５】
次に、第２の絶縁膜１０７、つまり酸化シリコン膜を除去する方法として、例えば、フッ化水素水溶液により酸化シリコン膜をウェットエッチングするものがある。
【００６６】
第３の絶縁膜１１１、つまり窒化シリコン膜によりビット線１１０の凹部を埋め込んだ後に、第２の絶縁膜１０７、つまり酸化シリコン膜の上面が露出するまで窒化シリコン膜を除去する方法として、例えばマイクロ波ダウンフロー型エッチング装置を用いて、圧力＝８０Ｐａ、ＣＦ4 ／Ｏ2 ／Ｃｌ2 ／Ｎ2 ＝２７０／２７０／１７０／８０  ｃｃ／ｍｉｎ、マイクロ波パワー＝６００Ｗ、電極温度＝２０℃でエッチングするものがある。第３の絶縁膜１１１を堆積してから異方的にエッチングすることによりサイドウォールを形成する条件として、例えば、平行平板型エッチング装置を用いて、圧力３００ｍＴｏｒｒ、Ａｒ／ＣＨＦ3 ／ＣＦ4 ＝４００／２５／１５  ｃｃ／ｍｉｎ、ＲＦパワー＝３５０Ｗ、電極温度＝０℃でエッチングするものがある。
【００６７】
第４の絶縁膜１１３、つまり酸化シリコン膜を、第３の絶縁膜１１１及び第１の絶縁膜１０５、つまり窒化シリコン膜をストッパーとしてエッチングする条件として、マグネトロンエッチング装置を用いて、圧力＝４０ｍＴｏｒｒ、Ａｒ／Ｃ4 Ｆ8 ／ＣＨ2 Ｆ2 ＝５００／２０／７  ｃｃ／ｍｉｎ、ＲＦパワー＝１５００Ｗ、冷却Ｈｅ圧力  センター／エッジ＝３／４０Ｔｏｒｒ、電極温度＝４０℃でエッチングするものがある。
【００６８】
このように、第５参考例によれば、第４参考例における第１の絶縁膜１０５と第３の絶縁膜１１１に窒化シリコン膜を、第２の絶縁膜１０７と第４の絶縁膜１１３に酸化シリコン膜を用いるようにしたので、第１参考例と同様の効果を実現することが可能である。
【００６９】
次に、本発明の第６参考例について説明する。
【００７０】
図８は本発明の第６参考例を示す半導体装置の製造工程断面図、図９はそのコンタクトホールパターンの模式図である。
【００７１】
（１）まず、図８（ａ）に示すように、シリコン基板５０１に素子分離領域形成後、オフセット絶縁膜５０２を積載したトランスファゲート５０３を、通常のリソグラフィとエッチングにより形成する。なお、トランスファゲート５０３の形成後、通常の半導体装置製造工程を経ることにより、トランスファゲート５０３が所望の動作をするように設定されていることは言うまでもない。
【００７２】
（２）次に、図８（ｂ）に示すように、第１の絶縁膜５０４及び第２の絶縁膜５０５を堆積してから、ＣＭＰにより第２の絶縁膜５０５を平坦化する。なお、第１の絶縁膜５０４と第２の絶縁膜５０５は、エッチレートの比の値、すなわち選択比が充分高い値となるような組み合わせとなっている。
【００７３】
（３）次に、図８（ｃ）に示すように、通常のリソグラフィ工程により、コンタクトホールパターン（レジスト）５０６を形成する。コンタクトホールパターン５０６は、図９に示すように、図８（ａ）の工程で形成した活性化領域と、上層の配線や電極とシリコン基板を接続するためのプラグが存在する領域を連結した領域を、一括でエッチングできるように設計されている。
【００７４】
（４）次に、図８（ｄ）に示すように、第１の絶縁膜５０４をストッパーとして第２の絶縁膜５０５をエッチングしてから、第１の絶縁膜５０４をエッチングすることにより、プラグで埋め込むためのコンタクトホール５０７をシリコン基板に開口する。
【００７５】
（５）次に、図８（ｅ）に示すように、コンタクトパターン（レジスト）５０６を灰化した後に、コンタクトホール５０７をプラグを構成する導電性材料で埋め込んでから、オフセット絶縁膜５０２の最上面より低い位置に到達するまで、導電性材料を除去することによりプラグ５０８を形成する。
【００７６】
以下、プラグ５０８に対して、コンタクトホール５０７を介して電極または配線を接続することにより、半導体装置が製造される。
【００７７】
このように、第６参考例によれば、通常の半導体装置製造方法を経ることにより、素子分離領域とトランスファゲート５０３を形成してから、（１）充分な選択比が確保できる組み合わせの絶縁膜５０４，５０５を積層する工程と、（２）この絶縁膜５０４，５０５に対して、活性化領域と上層の配線や電極と接続するためのプラグ５０８が存在する領域を連結した領域を一括でエッチングすることが可能なパターン５０６を通常のリソグラフィで形成する工程と、積層された絶縁膜５０４，５０５のうち、下層に存在する絶縁膜５０４をストッパーとして自己整合的に上層の絶縁膜５０５をエッチングしてから、下層の絶縁膜５０４をエッチングすることによりシリコン基板５０１にコンタクトホール５０７を開口する工程と、このコンタクトホール５０７を導電性材料で埋め込んでから、トランスファゲート５０３上のオフセット絶縁膜５０２上面よりも低い位置に到達するまで導電性材料を除去する工程とを施するようにしたので、自己整合的にコンタクトホール５０７を形成する段階でエッチングすべき深さを抑えることが可能であるので、製造歩留まりの高い半導体装置製造方法を提供することが可能である。
【００７８】
それに加えて、充分な選択比を確保できる組み合わせの絶縁膜５０４，５０５を堆積しているので、本参考例に開示されたパターンをマスクとして、自己整合的にエッチングする工程を経てプラグ５０８を形成した後に、絶縁膜５０４，５０５のいずれか一方又は両方を堆積してから配線や電極を接続するためのコンタクトホール５０７をプラグ５０８に対して開口する際に、このプラグ５０８に対してコンタクトホール５０７がずれて開口した場合でも、絶縁膜５０４，５０５のいずれか一方で過剰にエッチングされるのを防止するので、自己整合的にコンタクトホール５０７を開口する段階が１つのみで半導体装置を製造することが可能であり、製造歩留まりの高い半導体装置製造方法を提供することが可能である。
【００７９】
次に、本発明の第７参考例について説明する。
【００８０】
この第７参考例は、第６参考例における上層（第２の）絶縁膜５０５を平坦化してから、トランスファゲート上の下層（第１の）絶縁膜５０４が露出するまで、下層絶縁膜５０４に対して充分高い選択比で上層絶縁膜５０５を除去するようにしたものである。
【００８１】
このように、第７参考例によれば、第６参考例における上層絶縁膜５０５を平坦化してから、トランスファゲート５０３上の下層絶縁膜５０４が露出するまで、下層絶縁膜５０４に対して充分高い選択比で上層絶縁膜５０５を除去するようにしたので、第６参考例以上にコンタクトホールの深さを抑えることが可能となり、製造歩留まりの高い半導体装置製造方法を提供することが可能である。
【００８２】
次に、本発明の第８参考例について説明する。
【００８３】
この第８参考例では、第６参考例における、オフセット絶縁膜５０２は酸化シリコン膜、エッチングストッパーとして用いる下層絶縁膜５０４は窒化シリコン膜、上層絶縁膜５０５は酸化シリコン膜から構成されるようにしたものである。なお、下層絶縁膜５０４に窒化シリコン膜を用いる場合には、トランスファゲート５０３およびシリコン基板５０１とプラグ５０８の絶縁性を確保するために、シリコン基板５０１およびトランスファゲート５０３の側面を酸化してから下層絶縁膜５０４を堆積することがあり、本発明の範囲から排除するものではない。
【００８４】
ここで、下層絶縁膜５０４の窒化シリコン膜をストッパーとして上層絶縁膜５０５の酸化シリコン膜をエッチングする条件として、例えば、マグネトロンエッチング装置を用いて、圧力＝４０ｍＴｏｒｒ、Ａｒ／ＣＯ／Ｃ4 Ｆ8 ＝２００／１５０／９  ｃｃ／ｍｉｎ、ＲＦパワー＝１３００Ｗ、電極温度＝３０℃、電極間隔＝２７ｍｍ、冷却Ｈｅ圧力、センター／エッジ＝３／４５Ｔｏｒｒがある。
【００８５】
次に、下層絶縁膜５０４をエッチングする条件として、たとえば、マグネトロンエッチング装置を用いて、圧力＝５０ｍＴｏｒｒ、Ａｒ／ＣＨＦ3 ／Ｏ2 ＝１００／２０／２０ｃｃ／ｍｉｎ、ＲＦパワー＝３００Ｗ、電極温度＝３０℃、電極間隔＝３２ｍｍ、冷却Ｈｅ圧力  センター／エッジ＝３／４５Ｔｏｒｒがある。
【００８６】
このように、第８参考例によれば、第６参考例において、オフセット絶縁膜５０２に酸化シリコン膜、エッチングストッパーとして用いる下層絶縁膜５０４に窒化シリコン膜、上層絶縁膜５０５に酸化シリコン膜を用いるようにしたので、第６参考例と同等の効果を実現することが可能である。
【００８７】
次に、本発明の第９参考例について説明する。
【００８８】
この第９参考例は、第８参考例における、オフセット絶縁膜５０２に窒化シリコン膜を用いるようにしたものである。
【００８９】
このように、第９参考例によれば、第８参考例における、オフセット絶縁膜５０２に窒化シリコン膜を用いるようにしたので、第６参考例と同等の効果を実現することが可能である。
【００９０】
次に、本発明の第１０参考例について説明する。
【００９１】
この第１０参考例は、第６参考例における、オフセット絶縁膜５０２が積層膜で構成され、かつ最上層の絶縁膜５０５に酸化シリコン膜を用いるようにしたものである。
【００９２】
このように、第１０参考例によれば、第６参考例におけるオフセット絶縁膜５０２が積層膜で構成され、かつ最上層の絶縁膜５０５に酸化シリコン膜を用いるようにしたので、第６参考例と同等の効果を実現することが可能である。  次に、本発明の第１１参考例について説明する。
【００９３】
この第１１参考例は、第６参考例におけるオフセット絶縁膜５０２が積層膜で構成され、かつ最上層の絶縁膜５０５に窒化シリコン膜を用いるようにしたものである。
【００９４】
このように、第１１参考例によれば、第６参考例におけるオフセット絶縁膜５０２が積層膜で構成され、かつ最上層の絶縁膜５０５に窒化シリコン膜を用いるようにしたので、第６参考例と同等の効果を実現することが可能である。
【００９５】
次に、本発明の第１実施例について説明する。
【００９６】
図１０は本発明の第１実施例を示す半導体装置の製造工程断面図（その１）、図１１は本発明の第１実施例を示す半導体装置の製造工程断面図（その２）である。以下、図に従い詳細に説明する。
【００９７】
（１）まず、図１０（ａ）に示すように、通常の半導体装置製造工程を経て、素子分離領域、ワード線（ともに図示せず）、シリコン基板６００上のプラグ６０１、酸化シリコン膜６０２、ビット線６０３を順次形成する。ここで、ビット線６０３は、上部の窒化シリコン膜６０４及び側壁の窒化シリコン膜６０５で被われていることを特徴としている。典型的な例として、ビット線６０３側壁の窒化シリコン膜６０５間隔は０．０８μｍ程度に設定されている。その後、酸化シリコン膜６０６を堆積し、ＣＭＰで平坦化してから、窒化シリコン膜６０７を堆積する。
【００９８】
（２）次に、図１０（ｂ）に示すように、酸化シリコン膜６０８、多結晶シリコン膜６０９を順次堆積してから、通常のリソグラフィ工程により、キャパシタ電極を形成するためのホールパターン６１０Ａを形成する。その後、酸化シリコン膜６０８をストッパーとして、例えば、平行平板型エッチング装置を用いて、圧力２０ｍＴｏｒｒ、ＳＦ6 ／ＨＢｒ＝２６／８ｃｃ／ｍｉｎ、ＲＦパワー＝３００Ｗ、冷却Ｈｅ圧力＝４Ｔｏｒｒの条件で多結晶シリコン膜６０９をエッチングしてから、窒化シリコン膜６０７をストッパーとして、たとえばマグネトロンエッチング装置を用いて、圧力＝４０ｍＴｏｒｒ、Ａｒ／ＣＯ／Ｃ4 Ｆ8 ＝２５０／１００／８ｃｃ／ｍｉｎ、ＲＦパワー＝１３００Ｗ、電極温度＝４０℃、冷却Ｈｅ圧力  センター／エッジ＝３／４５Ｔｏｒｒの条件で酸化シリコン膜６０８をエッチングし、例えば、マグネトロンエッチング装置を用いて、圧力＝５０ｍＴｏｒｒ、Ａｒ／ＣＨＦ3 ／Ｏ2 ＝１００／２５／１５ｃｃ／ｍｉｎ、ＲＦパワー＝３００Ｗ、電極温度＝４０℃、冷却Ｈｅ圧力  センター／エッジ＝３／４５Ｔｏｒｒの条件で窒化シリコン膜６０７をエッチングする。
【００９９】
（３）次に、図１０（ｃ）に示すように、レジスト６１０を灰化してから、ビット線６０３上の窒化シリコン膜６０４および側壁の窒化シリコン膜６０５をストッパーとして、例えば、マグネトロンエッチング装置を用いて、圧力＝４０ｍＴｏｒｒ、Ａｒ／ＣＯ／Ｃ4 Ｆ8 ＝２００／１５０／８ｃｃ／ｍｉｎ、ＲＦパワー＝１３００Ｗ、電極温度＝４０℃、冷却Ｈｅ圧力  センター／エッジ＝３／４５Ｔｏｒｒの条件で酸化シリコン膜６０６及び６０２をエッチングすることにより、プラグ６０１に対して自己整合的にセルコンタクトホール６１１を開口する。
【０１００】
（４）次に、図１１（ａ）に示すように、セルコンタクトホール６１１を塞がない膜厚の多結晶シリコン膜６１２を堆積してから、前記セルコンタクトホール６１１を酸化シリコン膜６１３により埋め込む。その後、その酸化シリコン膜６１３を、例えば、平行平板型エッチング装置を用いて、圧力＝５００ｍＴｏｒｒ、Ａｒ／ＣＨＦ3 ／ＣＦ4 ＝４００／２０／２０ｃｃ／ｍｉｎ、ＲＦパワー＝２００Ｗ、電極温度＝０℃、冷却Ｈｅ圧力＝１５Ｔｏｒｒの条件で、多結晶シリコン膜６１２が露出するまでエッチバックする。
【０１０１】
（５）次に、図１１（ｂ）に示すように、酸化シリコン膜６１３をストッパーとして、例えば、マイクロ波ダウンフローエッチング装置を用いて、圧力＝４０Ｐａ、ＣＦ4 ／Ｏ2 ＝１５０／６０ｃｃ／ｍｉｎ、マイクロ波パワー＝７００Ｗ、電極温度＝２５℃の条件で、多結晶シリコン膜６１２及び６０９を等方的にエッチバックすることにより酸化シリコン膜６０８を露出させる。
【０１０２】
（６）次に、図１１（ｃ）に示すように、窒化シリコン膜６０７をストッパーとして酸化シリコン膜６０８及び６１３をフッ化水素水溶液でエッチングすることにより、キャパシタ電極６１４を形成する。
【０１０３】
その後、キャパシタ絶縁膜を堆積してから多結晶シリコン膜を堆積し、通常のリソグラフィ工程とエッチング工程によりセルプレート電極を形成する工程を経て、半導体装置が製造される。
【０１０４】
第１実施例によれば、（１）多結晶シリコン膜６０９、酸化シリコン膜６０８及び窒化シリコン膜６０７の積層膜を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜６０９をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜６０４，６０５で被われた構造を有するビット線６０３に対して、前記窒化シリコン膜６０５及び６０４をストッパーとして酸化シリコン膜６０６及び６０２をエッチングし、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を形成する工程と、（３）このセルコンタクトホール６１１を塞がない膜厚の多結晶シリコン膜６１２を堆積してから、酸化シリコン膜６１３を堆積することにより、前記コンタクトホール６１１を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜６１２をストッパーとして、セルコンタクトホール６１１を埋め込んだ酸化シリコン膜６１３をエッチバックしてから、この酸化シリコン膜６１３をマスクとして、上記工程（３）の多結晶シリコン膜６１２及び上記工程（１）の多結晶シリコン膜６０９を等方的にエッチバックする工程と、（５）窒化シリコン膜６０７をストッパーとして、上記工程（４）の酸化シリコン膜６１３と上記工程（１）の酸化シリコン膜６０８をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極６１４を形成する工程とを経て、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより製造歩留まりの高い半導体装置の製造が可能である。
【０１０５】
これに加えて、セルコンタクトホール６１１とキャパシタ電極６１４をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１０６】
さらに、第１実施例では、セルコンタクトホール６１１エッチング時に、多結晶シリコン膜６０９をマスクとして酸化シリコン膜６０６及び６０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１０７】
第１実施例では、ビット線６０３に対してセルコンタクトホール６１１の合わせがずれた場合でも、プラグ６０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜６０５の間隔＋２×リソグラフィ工程での合わせ余裕程度にキャパシタ電極６１４を形成するためのホールパターン６１０Ａを形成する必要がある。たとえば、窒化シリコン膜６０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン６１０Ａの最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第１実施例では、従来技術に開示されていた、多結晶シリコン膜を用いてサイドウォールを形成する工程を、完全に削除することが可能である。
【０１０８】
次に、本発明の第２実施例について説明する。
【０１０９】
この第２実施例は、第１実施例における多結晶シリコン膜６０９及び６１２を異方的にエッチバックしてから、窒化シリコン膜６０７をストッパーとして酸化シリコン膜６０８をフッ化水素水溶液でエッチングすることにより、キャパシタ電極６１４を形成するようにしたものである。
【０１１０】
第２実施例によれば、（１）多結晶シリコン膜６０９、酸化シリコン膜６０８及び窒化シリコン膜６０７の積層膜を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜６０９をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜６０４及び６０５で被われた構造を有するビット線６０３に対して、前記窒化シリコン膜６０４及び６０５をストッパーとして酸化シリコン膜６０６及び６０２をエッチングし、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を形成する工程と、（３）このセルコンタクトホール６１１を塞がない膜厚の多結晶シリコン膜６１２を堆積してから、酸化シリコン膜６１３を堆積することにより、前記セルコンタクトホール６１１を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜６１２をストッパーとして、セルコンタクトホール６１１を埋め込んだ酸化シリコン膜６１３をエッチバックしてから、この酸化シリコン膜６１３をマスクとして、上記工程（３）の多結晶シリコン膜６１２及び上記工程（１）の多結晶シリコン膜６０９を異方的にエッチバックする工程と、窒化シリコン膜６０７をストッパーとして、上記工程（４）の酸化シリコン膜６１３と上記工程（１）の酸化シリコン膜６０８をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極６１４を形成する工程を経て、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより、製造歩留まりの高い半導体装置製造が可能である。
【０１１１】
これに加えて、セルコンタクトホール６１１とキャパシタ電極６１４をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１１２】
さらに、第２実施例では、セルコンタクトホール６１１のエッチング時に、多結晶シリコン膜６０９をマスクとして酸化シリコン膜６０６及び６０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１１３】
第２実施例では、ビット線６０３に対してセルコンタクトホール６１１の合わせがずれた場合でも、プラグ６０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜６０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極を形成するためのホールパターン６１０Ａを形成する必要がある。たとえば、窒化シリコン膜６０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン６１０Ａの最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第２実施例では、従来技術で開示されていた、多結晶シリコン膜を用いてサイドウォールを形成する段階を完全に削除することが可能である。
【０１１４】
次に、本発明の第３実施例について説明する。
【０１１５】
第３実施例は、第１実施例で有機膜を用いてキャパシタ電極６１４を形成するためのセルコンタクトホール６１１を埋め込み、有機膜と多結晶シリコン膜６０９及び６１２を一括でエッチバックするようにしたものである。なお、このエッチバック工程には、例えば、マグネトロンエッチング装置を用いて、圧力＝２０ｍＴｏｒｒ、Ｃｌ2 ／Ｏ2 ＝３０／３ｃｃ／ｍｉｎ、ＲＦパワー＝４００Ｗ、磁場強度＝３０Ｇａｕｓｓ、電極温度＝２０℃の条件が適用される。
【０１１６】
第３実施例によれば、（１）多結晶シリコン膜６０９、酸化シリコン膜６０８及び窒化シリコン膜６０７の積層膜を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜６０９をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜６０５及び６０４で被われた構造を有するビット線６０３に対して、前記窒化シリコン膜６０５及び６０４をストッパーとして酸化シリコン膜６０６及び６０２をエッチングし、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を形成する工程と、（３）このセルコンタクトホール６１１を塞がない膜厚の多結晶シリコン膜６１２を堆積してから、有機膜を堆積することにより、このセルコンタクトホール６１１を埋め込む工程と、（４）前記有機膜と、上記工程（３）の多結晶シリコン膜６１２及び上記工程（１）の多結晶シリコン膜６０９を一括でエッチバックする工程と、（５）有機膜を灰化してから、窒化シリコン膜６０７をストッパーとして、上記工程（１）の酸化シリコン膜６０８をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極６１４を形成する工程とを施し、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を完全に解決することが可能である。これにより、製造歩留まりの高い半導体装置製造が可能である。
【０１１７】
これに加えて、セルコンタクトホール６１１とキャパシタ電極６１４をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１１８】
さらに、第３実施例では、セルコンタクトホール６１１のエッチング時に、多結晶シリコン膜６０９をマスクとして酸化シリコン膜６０６及び６０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１１９】
第３実施例では、ビット線６０３に対してセルコンタクトホール６１１の合わせがずれた場合でも、プラグ６０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜６０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極６１４を形成するためのホールパターン６１０Ａを形成する必要がある。たとえば、窒化シリコン膜６０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン６１０Ａの最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第３実施例では、従来技術に開示されていた、多結晶シリコン膜を用いてサイドウォールを形成する工程を完全に削除することが可能である。
【０１２０】
次に、本発明の第４実施例について説明する。
【０１２１】
第４実施例は、第１実施例においてプラグ６０１を形成した層間絶縁膜の最上層が窒化シリコン膜であるようにしたものである。
【０１２２】
第４実施例によれば、第１実施例においてプラグ６０１を形成した層間絶縁膜６０２の最上層が窒化シリコン膜であるようにしたので、第１実施例の効果に加えて、セルコンタクトホール６１１のエッチングでオーバーエッチング時間を増やしても、プラグ６０１を形成した層間絶縁膜６０２が過剰にエッチングされることがない。これにより、セルコンタクトホールのエッチング工程の加工マージンを拡大することが可能となり、半導体装置の一層の歩留まり向上が可能である。
【０１２３】
次に、本発明の第５実施例について説明する。
【０１２４】
第５実施例は、第１実施例で多結晶シリコン膜６０９をエッチングしてからレジスト６１０を灰化した後に、前記多結晶シリコン膜６０９をマスクとして酸化シリコン膜６０８、窒化シリコン膜６０７をエッチングしてから、ビット線６０３上部及び側壁の窒化シリコン膜６０５及び６０４をストッパーとして酸化シリコン膜６０６及び６０２をエッチングすることにより、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を開口するようにしたものである。
【０１２５】
第５実施例によれば、（１）多結晶シリコン膜６０９を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜６０９をマスクとして、酸化シリコン膜６０８及び窒化シリコン膜６０７の積層膜をエッチングしてから、予め形成しておいた、上部と側壁を窒化シリコン膜６０５及び６０４で被われた構造を有するビット線６０３に対して、前記窒化シリコン膜６０５及び６０４をストッパーとして酸化シリコン膜６０６及び６０２をエッチングし、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を形成する工程と、（３）このセルコンタクトホール６１１を塞がない膜厚の多結晶シリコン膜６１２を堆積してから、酸化シリコン膜６１３を堆積することにより、前記セルコンタクトホール６１１を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜６１２をストッパーとして、セルコンタクトホール６１１を埋め込んだ酸化シリコン膜６１３をエッチバックしてから、この酸化シリコン膜６１３をマスクとして、上記工程（３）の多結晶シリコン膜６１２及び上記工程（１）の多結晶シリコン膜６０９を等方的にエッチバックする工程と、（５）窒化シリコン膜６０７をストッパーとして、上記工程（４）の酸化シリコン膜６１３と上記工程（１）の酸化シリコン膜６０８を、フッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極６１４を形成する工程とを施して半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより、製造歩留まりの高い半導体装置製造が可能である。
【０１２６】
これに加えて、セルコンタクトホール６１１とキャパシタ電極６１４をリソグラフィ１工程形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１２７】
さらに、第５実施例では、セルコンタクトホール６１１のエッチング時に、多結晶シリコン膜６０９をマスクとして酸化シリコン膜６０８、窒化シリコン膜６０７、酸化シリコン膜６０６及び６０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１２８】
第５実施例では、ビット線６０３に対してセルコンタクトホール６１１の合わせがずれた場合でも、プラグ６０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜６０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極６１４を形成するためのホールパターン６１０Ａを形成する必要がある。例えば、窒化シリコン膜６０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン６１０Ａの最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第５実施例では多結晶シリコン膜を用いてサイドウォールを形成する工程を完全に削除することが可能である。
【０１２９】
次に、本発明の第６実施例について説明する。
【０１３０】
第６実施例は、第１実施例における多結晶シリコン膜６０９と酸化シリコン膜６０８をエッチングしてからレジスト６１０を灰化した後に、前記多結晶シリコン膜６０９をマスクとして窒化シリコン膜６０７をエッチングしてから、ビット線６０３上部及び側壁の窒化シリコン膜６０５及び６０４をストッパーとして酸化シリコン膜６０６及び６０２をエッチングすることにより、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を開口するようにしたものである。
【０１３１】
第６実施例によれば、（１）多結晶シリコン膜６０９、酸化シリコン膜６０８を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜６０９をマスクとして、窒化シリコン膜６０７をエッチングしてから、予め形成しておいた、上部と側壁を窒化シリコン膜６０５及び６０４で被われた構造を有するビット線６０３に対して、前記窒化シリコン膜６０５及び６０４をストッパーとして酸化シリコン膜６０６及び６０２をエッチングし、予め形成しておいたプラグ６０１に対してセルコンタクトホール６１１を形成する工程と、（３）前記セルコンタクトホール６１１を塞がない膜厚の多結晶シリコン膜６１２を堆積してから、酸化シリコン膜６１３を堆積することにより、前記セルコンタクトホール６１１を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜６１２をストッパーとして、セルコンタクトホール６１１を埋め込んだ酸化シリコン膜６１３をエッチバックしてから、この酸化シリコン膜６１３をマスクとして、上記工程（３）の多結晶シリコン膜６１２及び上記工程（１）の多結晶シリコン膜６０９を等方的にエッチバックする工程と、（５）窒化シリコン膜６０７をストッパーとして、上記工程（４）の酸化シリコン膜６１３と上記工程（１）の酸化シリコン膜６０８を、フッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極６１４を形成する工程とを施し、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより、製造歩留まりの高い半導体装置製造が可能である。
【０１３２】
これに加えて、セルコンタクトホール６１１とキャパシタ電極６１４をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１３３】
さらに、第６実施例では、セルコンタクトホール６１１のエッチング時に、多結晶シリコン膜６１２をマスクとして窒化シリコン膜６０７、酸化シリコン膜６０６及び６０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１３４】
第６実施例では、ビット線６０３に対してセルコンタクトホール６１１の合わせがずれた場合でも、プラグ６０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜６０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極６１４を形成するためのホールパターン６１０Ａを形成する必要がある。例えば、窒化シリコン膜６０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン６１０Ａの最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第６実施例では多結晶シリコン膜を用いてサイドウォールを形成する段階を、完全に削除することが可能である。
【０１３５】
次に、本発明の第１２参考例について説明する。
【０１３６】
第１２参考例は、第１実施例における多結晶シリコン膜以外のキャパシタ電極膜を用いるようにしたものである。
【０１３７】
図１２は本発明の第１２参考例を示す半導体装置の製造工程断面図（その１）、図１３は本発明の第１２参考例を示す半導体装置の製造工程断面図（その２）である。
【０１３８】
（１）まず、図１２（ａ）から図１２（ｃ）までは、図１０に示した本発明の第１実施例と異なる点はない。なお、７００はシリコン基板、７０１はプラグ、７０２は酸化シリコン膜、７０３はビット線、７０４，７０５は窒化シリコン膜、７０６は酸化シリコン膜、７０７は窒化シリコン膜、７０８は酸化シリコン膜、７０９は多結晶シリコン膜、７１０はレジスト、７１１はホールパターン、７１２はセルコンタクトホールである。
【０１３９】
（２）次に、図１２（ｄ）に示すように、例えば、ＣＶＤにより、セルコンタクトホール７１２を塞がない膜厚のチタニウム膜を堆積してから、熱処理によりプラグ７０１の多結晶シリコン膜とチタニウム膜を反応させ、チタニウムのシリサイド層７１３を形成する。その後、例えば、アンモニアと過酸化水素水の混合水溶液により未反応部分のチタニウムを除去する。このとき、マスク（多結晶シリコン膜）７０９を構成する多結晶シリコン膜とチタニウム膜との反応により、マスクにもチタニウムのシリサイド層７１３が存在する。
【０１４０】
（３）次に、図１３（ａ）に示すように、例えば、ＣＶＤにより、セルコンタクトホール７１２を塞がない膜厚の窒化チタニウム膜７１４を堆積する。その後、セルコンタクトホール７１２を酸化シリコン膜７１５で埋め込み、窒化チタニウム膜７１４が露出するまで酸化シリコン膜７１５をエッチバックする。
【０１４１】
（４）次に、図１３（ｂ）に示すように、酸化シリコン膜７１５をマスクとして、窒化チタニウム膜７１４、マスクとの反応で生成したチタニウムのシリサイド層７１３及びマスクの多結晶シリコン膜７０９を、酸化シリコン膜７０８が露出するまでエッチバックする。
【０１４２】
（５）次に、図１３（ｃ）に示すように、この工程は、図１１に示した本発明の第１実施例と同じである。つまり、窒化シリコン膜７０７をストッパーとして酸化シリコン膜７０８及び酸化シリコン膜７１５をフッ化水素水溶液でエッチングすることにより、キャパシタ電極７１６を形成する。
【０１４３】
その後、キャパシタ絶縁膜として、例えば、ＣＶＤにより酸化タンタル膜を堆積してから、セルプレート電極膜として、例えば、ＣＶＤにより窒化チタニウム膜を堆積し、通常のリソグラフィとエッチングによりセルプレート電極を形成する工程を経て、半導体装置が製造される。
【０１４４】
第１２参考例によれば、（１）多結晶シリコン膜７０９、酸化シリコン膜７０８及び窒化シリコン膜７０７の積層膜を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜７０９をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜７０４及び７０５で被われた構造を有するビット線７０３に対して、前記窒化シリコン膜７０４及び７０５をストッパーとして酸化シリコン膜７０８及び７０６をエッチングし、予め形成しておいたプラグ７０１に対してセルコンタクトホール７１２を形成する工程と、（３）チタニウム膜を堆積してから、熱処理により、プラグ７０１の多結晶シリコン膜とチタニウム膜を反応させてチタニウムのシリサイド層７１３を形成する工程と、（４）窒化チタニウム膜７１４を堆積してから酸化シリコン膜７１５を堆積することにより、このセルコンタクトホール７１２を埋め込む工程と、（５）上記工程（４）の窒化チタニウム膜７１４をストッパーとして、セルコンタクトホール７１２を埋め込んだ酸化シリコン膜７１５をエッチバックしてから、この酸化シリコン膜７１５をマスクとして、上記工程（４）の窒化チタニウム膜７１４、上記工程（３）のチタニウムのシリサイド層７１３及び上記工程（１）の多結晶シリコン膜７０９をエッチバックする工程と、（６）窒化シリコン膜７０７をストッパーとして、上記工程（５）の酸化シリコン膜７１５と上記工程（１）の酸化シリコン膜７０８を、フッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極７１６を形成する工程を施して、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより製造歩留まりの高い半導体装置製造が可能である。
【０１４５】
これに加えて、セルコンタクトホール７１２とキャパシタ電極７１６をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１４６】
さらに、第１２参考例では、セルコンタクトホール７１２のエッチング時に、多結晶シリコン膜７０９をマスクとして酸化シリコン膜７０８及び７０６をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１４７】
以上に加えて、窒化チタニウム膜によりキャパシタ電極を構成するようにしたので、酸化タンタルのような比誘電率の高いキャパシタ絶縁膜を使用することが可能である。
【０１４８】
第１２参考例では、ビット線７０３に対してセルコンタクトホール７１２の合わせがずれた場合でも、プラグ７０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜７０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極７１６を形成するためのホールパターン７１１を形成する必要がある。例えば、窒化シリコン膜７０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン７１１の最小サイズは、０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第１２参考例では多結晶シリコン膜を用いてサイドウォールを形成する段階を、完全に削除することが可能である。
【０１４９】
次に、本発明の第１３参考例について説明する。
【０１５０】
第１３参考例は、第１２参考例において有機膜を用いてキャパシタ電極７１６を形成するためのセルコンタクトホール７１２を埋め込み、有機膜と窒化チタニウム膜７１４、チタニウムのシリサイド層７１３、多結晶シリコン膜７０９を一括でエッチバックするようにしたものである。
【０１５１】
第１３参考例によれば、（１）多結晶シリコン膜７０９、酸化シリコン膜７０８及び窒化シリコン膜７０７の積層膜を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜７０９をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜７０４及び７０５で被われた構造を有するビット線７０３に対して、前記窒化シリコン膜７０４及び７０５をストッパとして、酸化シリコン膜７０６及び７０２をエッチングして、予め形成しておいたプラグ７０１に対してセルコンタクトホール７１２を形成する工程と、（３）このセルコンタクトホール７１２を塞がない膜厚のチタニウム膜を堆積してから、熱処理によりチタニウムのシリサイド層７１３を形成する工程と、（４）窒化チタニウム膜７１４を堆積してから有機膜を堆積することにより、前記セルコンタクトホール７１２を埋め込む工程と、（５）前記有機膜、上記工程（４）の窒化チタニウム膜７１４、上記工程（３）のチタニウムのシリサイド層７１３及び上記工程（１）の多結晶シリコン膜７０９を一括でエッチバックする工程と、（６）前記有機膜を灰化してから窒化シリコン膜７０７をストッパーとして、上記工程（１）の酸化シリコン膜７０８を、フッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極７１６を形成する工程を施して、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより製造歩留まりの高い半導体装置製造が可能である。
【０１５２】
これに加えて、セルコンタクトホール７１２とキャパシタ電極７１６をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１５３】
さらに、第１３参考例では、セルコンタクトホール７１２のエッチング時に、多結晶シリコン膜７０９をマスクとして酸化シリコン膜７０６及び７０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１５４】
以上に加えて、窒化チタニウム膜によりキャパシタ電極７１６を構成するようにしたので、酸化タンタルのような比誘電率の高いキャパシタ絶縁膜を使用することが可能である。
【０１５５】
第１３参考例では、ビット線７０３に対してセルコンタクトホール７１２の合わせがずれた場合でも、プラグ７０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜７０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極７１６を形成するためのホールパターン７１１を形成する必要がある。例えば、窒化シリコン膜７０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン７１１の最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、第１３参考例では多結晶シリコン膜を用いてサイドウォールを形成する段階を完全に削除することが可能である。
【０１５６】
次に、本発明の第１４参考例について説明する。
【０１５７】
第１４参考例は、第１３参考例におけるセルコンタクトホール７１２を開口してから、有機膜によりセルコンタクトホール７１２を埋め込み、有機膜とマスクを構成する多結晶シリコン膜７０９を一括でエッチバックした後に、有機膜を灰化してからチタニウム膜を堆積するようにしたものである。
【０１５８】
第１４参考例によれば、（１）多結晶シリコン膜７０９、酸化シリコン膜７０８及び窒化シリコン膜７０７の積層膜を、通常のリソグラフィ工程とエッチング工程により加工する工程と、（２）前記多結晶シリコン膜７０９をマスクとして、予め形成しておいた、上部と側壁を窒化シリコン膜７０４及び７０５で被われた構造を有するビット線７０３に対して、前記窒化シリコン膜７０４及び７０５をストッパーとしてエッチングし、予め形成しておいたプラグ７０１に対してセルコンタクトホール７１２を形成する工程と、（３）このセルコンタクトホール７１２を有機膜で埋め込み、この有機膜と上記工程（１）の多結晶シリコン膜７０９を一括でエッチバックする工程と、（４）前記有機膜を灰化し、前記セルコンタクトホール７１２を塞がない膜厚のチタニウムを堆積してから、熱処理によりチタニウムのシリサイド層７１３を形成する工程と、（５）窒化チタニウム膜７１４を堆積してから有機膜を堆積することにより、前記コンタクトホール７１２を埋め込む工程と、（６）前記有機膜、上記工程（５）の窒化チタニウム膜７１４を一括でエッチバックする工程と、（７）前記有機膜を灰化してから、窒化シリコン膜７０７をストッパーとして、第１工程の酸化シリコン膜７０８を、フッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極７１６を形成する工程とを施して、半導体装置を製造するようにしたので、リソグラフィ工程での合わせ余裕の問題を改善することが可能である。これにより、製造歩留まりの高い半導体装置製造が可能である。
【０１５９】
これに加えて、セルコンタクトホール７１２とキャパシタ電極７１６をリソグラフィ１工程で形成するようにしたので、製造コストが低い半導体装置製造が可能である。
【０１６０】
さらに、第１４参考例では、セルコンタクトホール７１２のエッチング時に、多結晶シリコン膜７０９をマスクとして酸化シリコン膜７０８及び７０２をエッチングするようにしたので、マスク高さを抑えたエッチングが可能となり、半導体装置の一層の微細化に対応することが可能となる。
【０１６１】
以上に加えて、窒化チタニウム膜７１４によりキャパシタ電極７１６を構成するようにしたので、酸化タンタルのような比誘電率の高いキャパシタ絶縁膜を使用することが可能である。
【０１６２】
第１４参考例では、ビット線７０３に対してセルコンタクトホール７１２の合わせがずれた場合でも、プラグ７０１に対するコンタクト面積を確保するという観点から、側壁の窒化シリコン膜７０５の間隔＋２×リソグラフィ工程での合わせ余裕、程度にキャパシタ電極７１６を形成するためのホールパターン７１１を形成する必要がある。例えば、窒化シリコン膜７０５の間隔が０．０８μｍのとき、リソグラフィ工程での合わせ余裕に０．１μｍを見積もると、形成すべきホールパターン７１１の最小サイズは０．２８μｍとなる。これは、通常のリソグラフィ工程で形成可能であるので、本参考例では多結晶シリコン膜を用いてサイドウォールを形成する段階を完全に削除することが可能である。
【０１６３】
次に、本発明の第１５参考例について説明する。
【０１６４】
図１４は本発明の第１５参考例を示す半導体装置の製造工程断面図（その１）、図１５は本発明の第１５参考例を示す半導体装置の製造工程断面図（その２）である。
【０１６５】
（１）まず、図１４（ａ）に示すように、通常の半導体装置製造工程を経て、素子分離領域、ワード線（ともに図示せず）、シリコン基板８０１、プラグ８０１Ａ、ビット線８０４を順次形成する。ここで、プラグ８０１Ａとビット線８０４の層間絶縁膜は、下層が窒化シリコン膜８０２、上層が酸化シリコン膜８０３で構成されていることを特徴としている。その後、酸化シリコン膜８０５を堆積してＣＭＰで平坦化してから、窒化シリコン膜８０６を堆積する。
【０１６６】
（２）次に、図１４（ｂ）に示すように、酸化シリコン膜８０７と多結晶シリコン膜８０８を順次堆積してから、通常のリソグラフィ工程によりホールパターン８０９を形成する。その後、例えば、平行平板型エッチング装置を用いて、圧力２０ｍＴｏｒｒ、ＳＦ6 ／ＨＢｒ＝２６／８ｃｃ／ｍｉｎ、ＲＦパワー＝３００Ｗ、冷却Ｈｅ圧力＝４Ｔｏｒｒの条件で、酸化シリコン膜８０７をストッパーとして多結晶シリコン膜８０８を異方的にエッチングしてから、例えば、マグネトロンエッチング装置を用いて、圧力＝４０ｍＴｏｒｒ、Ａｒ／ＣＯ／Ｃ4 Ｆ8 ＝２５０／１００／８ｃｃ／ｍｉｎ、ＲＦパワー＝１３００Ｗ、電極温度＝４０℃、冷却Ｈｅ圧力  センター／エッジ＝３／４５Ｔｏｒｒの条件で窒化シリコン膜８０６をストッパーとして、酸化シリコン膜８０７を異方的にエッチングすることにより、ホール８１０を形成する。
【０１６７】
（３）次に、図１４（ｃ）に示すように、レジスト（ホールパターン）８０９を灰化してから、多結晶シリコン膜を堆積し、例えば、電子サイクロトロン共鳴（以下、ＥＣＲと略す）エッチング装置を用いて、圧力＝５ｍＴｏｒｒ、Ｃｌ2 ＝１００ｃｃ／ｍｉｎ、マイクロ波パワー４００Ｗ、ＲＦパワー＝５０Ｗ、電極温度＝−２０℃の条件で異方的にエッチングすることにより、サイドウォール８１１を形成し、ホール８１０よりも小さな開口径の、多結晶シリコンで構成されるエッチングマスク８１２を形成する。
【０１６８】
（４）次に、図１４（ｄ）に示すように、エッチングマスク８１２に対して充分な選択比が得られる条件で、例えば、第１のステップでマグネトロンエッチング装置を用いて、圧力３５ｍＴｏｒｒ、ＣＨＦ3 ／ＣＯ＝３０／１７０ｃｃ／ｍｉｎ、ＲＦパワー＝１６００Ｗ、冷却Ｈｅ背圧  センター／エッジ＝３／７０Ｔｏｒｒ、電極温度−１０℃の条件で、窒化シリコン膜８０６をエッチングする。
【０１６９】
次に、第２のステップで、マグネトロンエッチング装置を用いて、圧力＝３０ｍＴｏｒｒ、Ａｒ／Ｃ4 Ｆ8 ／０２＝３００／１０／８ｃｃ／ｍｉｎ、ＲＦパワー＝１５００Ｗ、冷却Ｈｅ背圧  センター／エッジ＝３／４５Ｔｏｒｒ、電極温度＝−１０℃の条件で酸化シリコン膜８０５、及びビット線８０４よりも下層の酸化シリコン膜８０３を窒化シリコン膜８０２をストッパーとして異方的にエッチングしてから、第３のステップで、圧力＝４０ｍＴｏｒｒ、Ａｒ／ＣＨ2 Ｆ2 ／Ｏ2 ＝１００／１０／２０ｃｃ／ｍｉｎ、ＲＦパワー＝３００Ｗ、冷却Ｈｅ背圧  センター／エッジ＝３／４５Ｔｏｒｒ、電極温度＝−１０℃の条件で窒化シリコン膜８０２をエッチングすることにより、プラグ８０１Ａ上にコンタクトホール８１３を開口する。以下、コンタクトホール８１３をセルコンタクトホールを称する。
【０１７０】
（５）次に、図１５（ａ）に示すように、セルコンタクトホール８１３を埋め込まない膜厚の多結晶シリコン膜８１４を堆積してから、酸化シリコン膜８１５を堆積することによりセルコンタクトホール８１３を埋め込む。
【０１７１】
その後、多結晶シリコン膜８１４が露出するまで酸化シリコン膜８１５を、例えば、平行平板型エッチング装置を用いて、圧力＝５００ｍＴｏｒｒ、Ａｒ／ＣＨＦ3 ／ＣＦ4 ＝４００／２０／２０ｃｃ／ｍｉｎ、ＲＦパワー＝２００Ｗ、電極温度＝０℃、冷却Ｈｅ圧力＝１５Ｔｏｒｒの条件でエッチバックする。
【０１７２】
（６）次に、図１５（ｂ）に示すように、前記酸化シリコン膜８１５をマスクとして多結晶シリコン膜８１４とエッチングマスク８１２を、例えば、マイクロ波ダウンフローエッチング装置を用いて、圧力＝４０Ｐａ、ＣＦ4 ／Ｏ2 ＝１５０／６０ｃｃ／ｍｉｎ、マイクロ波パワー＝７００Ｗ、電極温度＝２５℃の条件で等方的にエッチバックする。
【０１７３】
（７）次に、図１５（ｃ）に示すように、窒化シリコン膜８０６をストッパーとして、酸化シリコン膜８０７及び８１５をフッ化水素水溶液でエッチングすることにより、キャパシタ電極８１６を形成する。
【０１７４】
その後、キャパシタ絶縁膜を堆積してからセルプレート電極を形成するための多結晶シリコン膜を堆積し、通常のリソフグラフィ工程によりセルプレート電極を形成する工程を施して半導体装置が製造される。
【０１７５】
第１５参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホールを、多結晶シリコンから成るサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、プラグ８０１Ａ直上の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を塞がない膜厚の多結晶シリコン膜８１４を堆積してから、酸化シリコン膜８１５を堆積することにより、このセルコンタクトホール８１３を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜８１４をストッパーとして、セルコンタクトホール８１３を埋め込んだ酸化シリコン膜８１５をエッチバックしてから、前記酸化シリコン膜８１５をマスクとして、上記工程（３）の多結晶シリコン膜８１４及び上記工程（２）の多結晶シリコン膜８１２を等方的にエッチバックする工程と、窒化シリコン膜８０６をストッパーとして、上記工程（４）の酸化シリコン膜８１５と上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極８１６を形成する工程とを施して、半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置を製造することができる。
【０１７６】
第１５参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を越えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく半導体装置を製造することが可能である。
【０１７７】
次に、本発明の第１６参考例について説明する。
【０１７８】
この第１６参考例は、第１５参考例におけるセルコンタクトホール８１３を埋め込んだ酸化シリコン膜８１５をマスクとして、多結晶シリコン膜８１４とエッチングマスク８１２を異方的にエッチバックしてから、窒化シリコン膜８０６をストッパーとして酸化シリコン膜８１５及び８０７をフッ化水素水溶液でエッチングすることにより、キャパシタ電極８１６を形成するようにしたものである。
【０１７９】
第１６参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホール８１０を、多結晶シリコン膜からなるサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、プラグ８０１Ａ直上の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してセルコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を塞がない膜厚の多結晶シリコン膜８１４を堆積してから、酸化シリコン膜８１５を堆積することにより、前記コンタクトホール８１３を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜８１４をストッパーとして、セルコンタクトホール８１３を埋め込んだ酸化シリコン膜８１５をエッチバックしてから、前記酸化シリコン膜８１５をマスクとして、上記工程（３）の多結晶シリコン膜８１４及び上記工程（２）の多結晶シリコン膜８１２を異方的にエッチバックする工程と、（５）窒化シリコン膜８０６をストッパーとして、上記工程（４）の酸化シリコン膜８１５と上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極８１６を形成する工程とを施して、半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置の製造が可能である。
【０１８０】
第１６参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を越えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく、半導体装置を製造することが可能である。
【０１８１】
次に、本発明の第１７参考例について説明する。
【０１８２】
第１７参考例は、第１５参考例におけるセルコンタクトホール８１３を有機膜で埋め込み、この有機膜と、多結晶シリコン膜８１４及びエッチングマスク８１２を一括でエッチバックしてから、有機膜を灰化した後に、窒化シリコン膜８０６をストッパーとして酸化シリコン膜８０７をフッ化水素水溶液でエッチングすることにより、キャパシタ電極８１６を形成するようにしたものである。
【０１８３】
第１７参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホール８１０を、多結晶シリコン膜から成るサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、プラグ８０１Ａ直上の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してセルコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を塞がない膜厚の多結晶シリコン膜８１４を堆積してから、有機膜を堆積することにより、前記セルコンタクトホール８１３を埋め込む工程と、（４）この有機膜と、上記工程（３）の多結晶シリコン膜８１４及び上記工程（２）の多結晶シリコン膜８１２を一括でエッチバックする工程と、（５）有機膜を灰化した後に、窒化シリコン膜８０６をストッパーとして、上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極８１６を形成する工程とを施して半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置製造が可能である。
【０１８４】
第１７参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４の間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を越えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく半導体装置を製造することが可能である。
【０１８５】
次に、本発明の第１８参考例について説明する。
【０１８６】
第１８参考例は、第１５参考例におけるプラグ形成後の、プラグ８０１Ａとビット線８０４の層間絶縁膜が、上層が窒化シリコン膜８０２、下層が酸化シリコン膜８０３から構成されるようにしたものである。
【０１８７】
第１８参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホール８１０を、多結晶シリコン膜から成るサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、ビット線８０４直下の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してセルコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を塞がない膜厚の多結晶シリコン膜８１４を堆積してから、酸化シリコン膜８１５を堆積することにより、このセルコンタクトホール８１３を埋め込む工程と、（４）上記工程（３）の多結晶シリコン膜８１４をストッパーとして、セルコンタクトホール８１３を埋め込んだ酸化シリコン膜８１５をエッチバックしてから、この酸化シリコン膜８１５をマスクとして、上記工程（３）の多結晶シリコン膜８１４及び上記工程（２）の多結晶シリコン膜８１２を等方的にエッチバックする工程と、（５）窒化シリコン膜８０６をストッパーとして、上記工程（４）の酸化シリコン膜８１５と上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極８１６を形成する工程とを施して、半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置製造が可能である。
【０１８８】
第１８参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４の間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を超えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく、半導体装置を製造することが可能である。
【０１８９】
次に、本発明の第１９参考例について説明する。
【０１９０】
第１９参考例は、図１４（ａ）〜（ｄ）の工程を行った後に、図１２（ｄ）の工程と図１３（ａ）〜（ｃ）の工程までを施すようにしたものである。
【０１９１】
すなわち、第１９参考例は、第１５参考例におけるセルコンタクトホール８１３を開口してから、（１）そのセルコンタクトホール８１３を塞がない膜厚のチタニウム膜をＣＶＤにより堆積してから、熱処理によりプラグの多結晶シリコン膜とチタニウム膜を反応させることによりシリサイド層を形成する工程と、（２）未反応部分のチタニウム膜をアンモニアと過酸化水素水の混合水溶液により除去してから、ＣＶＤによりセルコンタクトホール８１３を塞がない膜厚の窒化チタニウム膜を堆積する工程と、（３）前記セルコンタクトホール８１３を酸化シリコン膜８１５で埋め込み、窒化チタニウム膜が露出するまで酸化シリコン膜８１５をエッチバックする工程と、（３）この酸化シリコン膜８１５をマスクとして、窒化チタニウム膜、シリサイド層及びマスクの多結晶シリコン膜８１２を酸化シリコン膜８０７が露出するまでエッチバックする工程と、（４）窒化シリコン膜８０６をストッパーとして、埋め込みに用いた酸化シリコン膜８１５と酸化シリコン膜８０７をフッ化水素水溶液でエッチングすることにより、キャパシタ電極８１６を形成する工程とを施した後に、キャパシタ絶縁膜として、例えば、ＣＶＤにより酸化タンタル膜を堆積してから、セルプレート電極膜として、例えば、ＣＶＤにより窒化チタニウム膜を堆積し、通常のリソグラフィとエッチングによりセルプレート電極を形成する工程を施して半導体装置が製造される。
【０１９２】
第１９参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホール８１０を、多結晶シリコン膜から成るサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、プラグ８０１Ａ直上の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を塞がない膜厚のチタニウム膜をＣＶＤにより堆積してから、熱処理によりプラグ８０１Ａの多結晶シリコン膜とチタニウム膜を反応させることによりシリサイド層を形成する工程と、（４）未反応部分のチタニウム膜をアンモニアと過酸化水素水の混合水溶液により除去してから、ＣＶＤによりセルコンタクトホール８１３を塞がない膜厚の窒化チタニウム膜を堆積する工程と、（５）前記コンタクトホール８１３を酸化シリコン膜８１５で埋め込み、窒化チタニウム膜が露出するまで酸化シリコン膜８１５をエッチバックする工程と、（６）この酸化シリコン膜８１５をマスクとして、窒化チタニウム膜、シリサイド層及びマスクの多結晶シリコン膜８１２を酸化シリコン膜８０７が露出するまでエッチバックする工程と、（７）窒化シリコン膜８０６をストッパーとして、上記工程（５）の酸化シリコン膜８１５と上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液でエッチングすることにより、キャパシタ電極８１６を形成する工程とを施して、半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置の製造が可能である。
【０１９３】
更に、第１９参考例では、窒化チタニウム膜によりキャパシタ電極８１６を構成するようにしたので、酸化タンタルのような比誘電率の高いキャパシタ電極を使用することが可能である。
【０１９４】
第１９参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４の間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を超えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく半導体装置を製造することが可能である。
【０１９５】
次に、本発明の第２０参考例について説明する。
【０１９６】
第２０参考例では、第１９参考例における有機膜を用いてキャパシタ電極８１６を形成するためのセルコンタクトホール８１３を埋め込み、有機膜と窒化チタニウム膜・シリサイド層・多結晶シリコン膜８１２を一括でエッチバックするようにしたものである。
【０１９７】
第２０参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホール８１０を、多結晶シリコン膜から成るサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、プラグ８０１Ａ直上の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を塞がない膜厚のチタニウム膜をＣＶＤにより堆積してから、熱処理によりプラグ８０１Ａの多結晶シリコン膜とチタニウム膜を反応させることによりシリサイド層を形成する工程と、（４）未反応部分のチタニウム膜をアンモニアと過酸化水素水の混合水溶液により除去してから、ＣＶＤによりセルコンタクトホール８１３を塞がない膜厚の窒化チタニウム膜を堆積する工程と、（５）前記セルコンタクトホール８１３を有機膜で埋め込み、この有機膜と、窒化チタニウム膜、シリサイド層及びマスクの多結晶シリコン膜８１２を一括でエッチバックする工程と、（６）有機膜を灰化してから、窒化シリコン膜８０６をストッパーとして、上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液でエッチングすることにより、キャパシタ電極８１６を形成する工程とを施し、半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置の製造が可能である。
【０１９８】
更に、第２０参考例では、窒化チタリウム膜によりキャパシタ電極８１６を構成するようにしたので、酸化タンタルのような比誘電率の高いキャパシタ電極を使用することが可能である。
【０１９９】
第２０参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４の間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を超えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく半導体装置を製造することが可能である。
【０２００】
次に、本発明の第２１参考例について説明する。
【０２０１】
第２１参考例は、第１９参考例におけるセルコンタクトホール８１３を開口してから、有機膜によりセルコンタクトホール８１３を埋め込み、有機膜とマスクを構成する多結晶シリコン膜８１２を一括でエッチバックした後に、有機膜を灰化してからチタニウム膜を堆積するようにしたものである。
【０２０２】
第２１参考例によれば、（１）多結晶シリコン膜８０８、酸化シリコン膜８０７の積層膜に、通常のリソグラフィ工程とエッチング工程により窒化シリコン膜８０６をストッパーとして開口したホール８１０を、多結晶シリコン膜から成るサイドウォール８１１を用いて縮小する工程と、（２）開口径を縮小された多結晶シリコン膜８１２をマスクとし、プラグ８０１Ａ直上の窒化シリコン膜８０２をストッパーとして、プラグ８０１Ａに対してコンタクトホール８１３を形成する工程と、（３）このセルコンタクトホール８１３を有機膜で埋め込み、この有機膜と上記工程（２）の多結晶シリコン膜８１２を一括でエッチバックする工程と、（４）有機膜を灰化し、前記コンタクトホール８１３を塞がない膜厚のチタニウム膜を堆積してから、熱処理によりシリサイド層を形成する工程と、（５）窒化チタニウム膜を堆積してから有機膜を堆積することにより、前記コンタクトホール８１３を埋め込む工程と、（６）前記有機膜、上記工程（５）の窒化チタニウム膜を一括でエッチバックする工程と、（７）有機膜を灰化してから、窒化シリコン膜８０６をストッパーとして、上記工程（１）の酸化シリコン膜８０７をフッ化水素水溶液を用いてエッチングすることにより、キャパシタ電極８１６を形成する工程とを施して、半導体装置を製造するようにしたので、セルコンタクトホール８１３とキャパシタ電極８１６をリソグラフィ１工程で形成することが可能となり、製造コストが低く、製造歩留まりが高い半導体装置の製造が可能である。
【０２０３】
更に、第２１参考例では、窒化チタニウム膜によりキャパシタ電極８１６を構成するようにしたので、酸化タンタルのような比誘電率の高いキャパシタ電極を使用することが可能である。
【０２０４】
第２１参考例では、ビット線８０４に垂直な方向に対して自己整合性を期待できないので、ビット線８０４に垂直な方向のマスクサイズを、ビット線８０４の間隔に対して充分な合わせ余裕が確保できる程度に縮小しなければならない。しかし、ビット線８０４に平行な方向については、単位セル面積を超えない範囲でマスクサイズを大きくすることが可能である。これにより、充分なキャパシタ容量を確保することが可能となるので、性能を犠牲にすることなく半導体装置を製造することが可能である。
【０２０５】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づき種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【産業上の利用可能性】
【０２０６】
本発明の半導体装置の製造方法によれば、特に、半導体装置における配線形成方法、電極形成方法およびコンタクトホール形成方法に好適である。
【図面の簡単な説明】
【０２０７】
【図１】本発明の第１参考例を示す半導体装置の製造工程断面図である。
【図２】本発明の第１参考例を示す半導体装置の観察方向を示す模式図である。
【図３】従来の第１の半導体装置の製造工程断面図である。
【図４】従来の第２の半導体装置の製造工程断面図（その１）である。
【図５】従来の第２の半導体装置の製造工程断面図（その２）である。
【図６】従来の第３の半導体装置の製造工程断面図（その１）である。
【図７】従来の第３の半導体装置の製造工程断面図（その２）である。
【図８】本発明の第６参考例を示す半導体装置の製造工程断面図である。
【図９】本発明の第６参考例を示す半導体装置のコンタクトホールパターンの模式図である。
【図１０】本発明の第１実施例を示す半導体装置の製造工程断面図（その１）である。
【図１１】本発明の第１実施例を示す半導体装置の製造工程断面図（その２）である。
【図１２】本発明の第１２参考例を示す半導体装置の製造工程断面図（その１）である。
【図１３】本発明の第１２参考例を示す半導体装置の製造工程断面図（その２）である。
【図１４】本発明の第１５参考例を示す半導体装置の製造工程断面図（その１）である。
【図１５】本発明の第１５参考例を示す半導体装置の製造工程断面図（その２）である。
【符号の説明】
【０２０８】
１０１，５０１，６００，７００，８０１    シリコン基板
１０２    素子分離領域
１０３，５０２    オフセット絶縁膜
１０４，５０３    トランスファゲート
１０５，５０４    第１の絶縁膜
１０６，５０８，６０１，７０１，８０１Ａ  プラグ
１０７，５０５    第２の絶縁膜
１０８    ビット線の反転パターン
１０９    グルーブ（コンタクトホール）
１１０，６０３，７０３，８０４    ビット線
１１１    第３の絶縁膜
１１２    サイドウォール
１１３    第４の絶縁膜
１１４，６１０Ａ，７１１，８０９    ホールパターン
１１５    キャパシタ電極コンタクトホール
５０６    コンタクトホールパターン（レジスト）
５０７    コンタクトホール
６０２，６０６，６０８，６１３，７０２，７０６，７０８，７１５，８０３，８０５，８０７，８１５    酸化シリコン膜
６０４，７０４    上部の窒化シリコン膜
６０５，７０５    側壁の窒化シリコン膜
６０７，７０７，８０２，８０６    窒化シリコン膜
６０９，６１２，７０９，８０８，８１４    多結晶シリコン膜
６１０，７１０    レジスト
６１１，７１２，８１３    セルコンタクトホール
６１４，７１６，８１６    キャパシタ電極
７１３    チタニウムのシリサイド層
７１４    窒化チタニウム膜
８１０    ホール
８１１    サイドウォール
８１２    多結晶シリコン膜（エッチングマスク）
【図１】
2005033215.tif 000003
【図２】
2005033215.tif 000004
【図３】
2005033215.tif 000005
【図４】
2005033215.tif 000006
【図５】
2005033215.tif 000007
【図６】
2005033215.tif 000008
【図７】
2005033215.tif 000009
【図８】
2005033215.tif 000010
【図９】
2005033215.tif 000011
【図１０】
2005033215.tif 000012
【図１１】
2005033215.tif 000013
【図１２】
2005033215.tif 000014
【図１３】
2005033215.tif 000015
【図１４】
2005033215.tif 000016
【図１５】
2005033215.tif 000017