(57)【要約】【課題】  誤書き込みの防止を図ることができるＮＡＮＤ型ＥＥＰＲＯＭを提供する。【解決手段】  ワード線ＷＬ３に書込電圧を供給することにより、このワード線のメモリセルにデータを書込む。この書込みの際に基準電圧が供給されるワード線ＷＬ１のメモリセルがカットオフされる。ワード線ＷＬ１の両隣に位置するワード線ＷＬ０，２に供給される電圧のタイミングを異ならせている。【選択図】  図２２
2005108404.tif 000002
【特許請求の範囲】
【請求項１】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは３以上の整数）分だけ前記共通ソース線側及び前記ビット線側にそれぞれ位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記基準電圧がワード線に供給される前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記補助電圧を供給するタイミングと前記中間電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記ワード線制御回路は、前記補助電圧を前記中間電圧よりも供給するタイミングを遅くする、ことを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記ワード線制御回路は、前記書込電圧、前記補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記ワード線制御回路は、前記補助電圧が供給されるワード線と前記書込電圧が供給されるワード線とを同時に供給開始する、ことを特徴とする請求項３〜５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記ワード線制御回路は、前記補助電圧が供給されるワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項３〜６のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項３〜７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記基準電圧は、前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち前記共通ソース線側に位置するワード線のみに供給される、ことを特徴とする請求項３〜８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記基準電圧は、前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側のそれぞれに位置するメモリセルのワード線に供給される、ことを特徴とする請求項３〜８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１１】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
前記選択されたメモリセルのワード線の隣に位置するワード線のうち前記ビット線側のワード線であるビット線側隣接ワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、  
残りのメモリセルのワード線に前記中間電圧を供給し、
前記補助電圧を供給するタイミング及び前記ビット線側隣接ワード線に前記中間電圧を供給するタイミングは、前記残りのメモリセルのワード線に前記中間電圧を供給するタイミングと異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】
前記ワード線制御回路は、前記補助電圧を供給するタイミング及び前記ビット線側隣接ワード線に前記中間電圧を供給するタイミングを、前記残りのメモリセルのワード線に前記中間電圧を供給するタイミングよりも遅くする、ことを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記ワード線制御回路は、前記書込電圧、前記補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【請求項１４】
前記ワード線制御回路は、前記補助電圧が供給されるワード線と前記書込電圧が供給されるワード線と前記中間電圧が供給される前記ビット線側隣接ワード線とを同時に供給開始する、ことを特徴とする請求項１１〜１３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１５】
前記ワード線制御回路は、前記補助電圧が供給されるワード線及び前記中間電圧が供給される前記ビット線側隣接ワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項１１〜１４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１６】
前記補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項１１〜１５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１７】
前記補助電圧は、前記書込電圧より小さくかつ電源電圧より大きい、ことを特徴とする請求項１〜７，９〜１５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１８】
前記補助電圧は、前記中間電圧と同じである、ことを特徴とする請求項１〜７，９〜１５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１９】
前記基準電圧は、接地電圧以上で前記補助電圧より小さい、ことを特徴とする請求項１〜１８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２０】
前記基準電圧は接地電圧と同じである、ことを特徴とする請求項１〜１８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２１】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記基準電圧がワード線に供給される側のメモリセルのワード線に前記書込電圧より小さい第１補助電圧を供給し、  
前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第２、第３補助電圧を供給し、
残りのメモリセルのうち、前記第１補助電圧がワード線に供給されるメモリセルと前記第２補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、    
前記第２補助電圧を供給するタイミングと前記第３補助電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２２】
前記ワード線制御回路は、前記第１〜第３補助電圧を前記中間電圧よりも供給するタイミングを遅くする、ことを特徴とする請求項２１に記載の不揮発性半導体記憶装置。
【請求項２３】
前記ワード線制御回路は、前記書込電圧、前記第１〜第３補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項２１又は２２に記載の不揮発性半導体記憶装置。
【請求項２４】
前記ワード線制御回路は、前記第１及び第２補助電圧が供給されるワード線と前記書込電圧が供給されるワード線とを同時に供給開始する、ことを特徴とする請求項２１〜２３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２５】
前記ワード線制御回路は、前記第１補助電圧が供給されるワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項２１〜２３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２６】
前記第２補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項２１〜２５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２７】
前記第１〜第３補助電圧は、前記書込電圧より小さくかつ電源電圧より大きい、ことを特徴とする請求項２１〜２５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２８】
前記第１及び第３補助電圧は、前記中間電圧と同じである、ことを特徴とする請求項２１〜２５のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２９】
前記基準電圧は、接地電圧以上で前記第２補助電圧より小さい、ことを特徴とする請求項２１〜２８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３０】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記共通ソース線側のメモリセルのワード線に前記書込電圧より小さい第１補助電圧を供給し、  
前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第２、第３補助電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記ビット線側のメモリセルのワード線に前記書込電圧より小さい第４補助電圧を供給し、
残りのメモリセルのうち、前記第１補助電圧がワード線に供給されるメモリセルと前記第２補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記第２補助電圧を供給するタイミングと前記第３補助電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３１】
前記ワード線制御回路は、前記第１〜第４補助電圧を前記中間電圧よりも供給するタイミングを遅くする、ことを特徴とする請求項３０に記載の不揮発性半導体記憶装置。
【請求項３２】
前記ワード線制御回路は、前記書込電圧、前記第１〜第４補助電圧及び前記中間電圧よりも前記基準電圧を供給するタイミングを早くする、ことを特徴とする請求項３０又は３１に記載の不揮発性半導体記憶装置。
【請求項３３】
前記ワード線制御回路は、前記第１、第２及び第４補助電圧が供給されるワード線と前記書込電圧が供給されるワード線とを同時に供給開始する、ことを特徴とする請求項３０〜３２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３４】
前記ワード線制御回路は、前記第１及び第４補助電圧が供給されるワード線の立ち上げ完了前に前記書込電圧が供給されるワード線の立ち上げを開始する、ことを特徴とする請求項３０〜３２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３５】
前記第２補助電圧は、電源電圧又は接地電圧である、ことを特徴とする請求項３０〜３４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３６】
前記第１〜第４補助電圧は、前記書込電圧より小さくかつ電源電圧より大きい、ことを特徴とする請求項３０〜３４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３７】
前記第１、第３及び第４補助電圧は、前記中間電圧と同じである、ことを特徴とする請求項３０〜３４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３８】
前記基準電圧は、接地電圧以上で前記第２補助電圧より小さい、ことを特徴とする請求項３０〜３７のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項３９】
前記ワード線間の距離は９０ｎｍ以下である、ことを特徴とする請求項１〜３８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項４０】
（前記ワード線の厚み／前記ワード線間の距離）は３以上である、ことを特徴とする請求項１〜３９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項４１】
請求項１〜４０のいずれか１項に記載の不揮発性半導体記憶装置が搭載された電子カード。
【請求項４２】
カードインタフェースと、
前記カードインタフェースに接続されたカードスロットと、
前記カードスロットに電気的に接続可能な請求項４１に記載の前記電子カードと、
を備えることを特徴とする電子装置。
【請求項４３】
前記電子装置はディジタルカメラである、ことを特徴とする請求項４２に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書換えが可能な不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来より、半導体メモリの一つとして、データを電気的に書換え可能とした不揮発性半導体記憶装置（ＥＥＰＲＯＭ）が知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭは、高集積化できるものとして注目されている。ＮＡＮＤ型は、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲート（電荷蓄積層）と制御ゲートとが積層されたＦＥＴ-ＭＯＳ構造を有する。制御ゲートはワード線と接続されている。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。
【０００４】
ここで、ＮＡＮＤ型におけるデータの書込み方式の一例を簡単に説明する。
（１）“０”の書込み  
チャネル領域の電圧が０Ｖの状態で、“０”を書込むべきメモリセルのワード線を選択してこのワード線の電圧を例えば２０Ｖにし、かつこのワード線以外のワード線の電圧を例えば１０Ｖにする。選択されたワード線（制御ゲート）とチャネル領域との間の電位差が大きいため、上記メモリセルの浮遊ゲートにトンネル電流により電子が注入される。これにより、上記メモリセルのしきい値が正の状態（“０”が書込まれた状態）となる。
（２）“１”の書込み  
チャネル領域を０Ｖ以上の所定電圧のフローティング状態にした後、“１”を書込むべきメモリセルのワード線を選択してこのワード線の電圧を“０”書込みの場合と同様に２０Ｖにする。このワード線以外のワード線の電圧を例えば１０Ｖにする。これらにより、チャネル領域は選択されたワード線（制御ゲート）との容量カップリングにより電圧が上昇し、例えば８Ｖ程度になる。この場合は、“０”の書込みの場合と異なり、選択されたワード線（制御ゲート）とチャネル領域との間の電位差が小さいため、“１”を書込むべきメモリセルの浮遊ゲートには、トンネル電流による電子注入が起こらない。したがって、上記メモリセルのしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【０００５】
ＮＡＮＤ型ＥＥＰＲＯＭの書込み方式の他の例では、メモリセルへの誤書き込みを防止するために、選択されたメモリセルの両隣のメモリセルのそれぞれ隣に位置するメモリセルのワード線を０Ｖにして、書き込みをしている（例えば特許文献１）。
【特許文献１】特開２００２-２６０３９０号公報（図１０（ｂ））
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、誤書き込みの防止を図ることができる不揮発性半導体記憶装置、これを搭載した電子カード、この電子カードを利用する電子装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係る不揮発性半導体記憶装置の一態様は、電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、メモリセルの制御ゲートと接続されたワード線と、ＮＡＮＤセルの一端と接続可能な共通ソース線と、ＮＡＮＤセルの他端と接続可能なビット線と、ワード線制御回路と、を備え、ワード線制御回路は、選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、選択されたメモリセルと上記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、書込電圧より小さい補助電圧を供給し、残りのメモリセルのワード線に、書込電圧と基準電圧との間の中間電圧を供給する、ことを特徴とする。
【０００８】
本発明の一態様によれば、カットオフされるメモリセルの両隣のメモリセルのうち、一方のメモリセルのワード線に中間電圧が供給され、他方のメモリセルのワード線に補助電圧が供給される。このため、カットオフされるメモリセルの両隣のメモリセルのワード線に比較的高電圧である書込電圧が供給されないため、カットオフされるメモリセルのワード線に生じるカップリングノイズを低減できる。よって、メモリセルの微細化に伴いワード線間の距離が短くなっても、メモリセルへの誤書き込みを防止することが可能となる。
【０００９】
本発明に係る不揮発性半導体記憶装置の他の態様は、電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、メモリセルの制御ゲートと接続されたワード線と、ＮＡＮＤセルの一端と接続可能な共通ソース線と、ＮＡＮＤセルの他端と接続可能なビット線と、ワード線制御回路と、を備え、ワード線制御回路は、選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、選択されたメモリセルからＮ個（Ｎは３以上の整数）分だけ共通ソース線側及びビット線側にそれぞれ位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、選択されたメモリセルと上記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、書込電圧より小さい補助電圧を供給し、残りのメモリセルのワード線に、書込電圧と基準電圧との間の中間電圧を供給する、ことを特徴とする。
【００１０】
本発明の他の態様によれば、Ｎを３以上の整数とすることにより、選択されたメモリセルとカットオフされるメモリセルとの間のメモリセルを増やすことができる。したがって、選択されたメモリセルのチャネルに接続されるチャネルの容量を増やすことができる。よって、選択されたメモリセルのチャネルにおいて、リークが原因となる電位の低下量を小さくできるため、誤書き込みの発生を防止できる。なお、この効果は、上記一態様において、Ｎが３以上の整数の場合にも言える。
【００１１】
本発明に係る不揮発性半導体記憶装置のさらに他の態様は、電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、メモリセルの制御ゲートと接続されたワード線と、ＮＡＮＤセルの一端と接続可能な共通ソース線と、ＮＡＮＤセルの他端と接続可能なビット線と、ワード線制御回路と、を備え、ワード線制御回路は、選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ共通ソース線側及びビット線側に位置するメモリセルのうち少なくとも共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、選択されたメモリセルと基準電圧がワード線に供給される上記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、書込電圧より小さい補助電圧を供給し、残りのメモリセルのワード線に、書込電圧と基準電圧との間の中間電圧を供給し、補助電圧を供給するタイミングと中間電圧のそれとを異ならせる、ことを特徴とする。
【００１２】
本発明のさらに他の態様によれば、補助電圧を供給するタイミングと中間電圧を供給するタイミングとを異ならせているので、カップリングノイズを低減できる。このため、メモリセルの微細化に伴いワード線間の距離が短くなっても誤書き込みを防止することが可能となる。
【００１３】
本発明に係る不揮発性半導体記憶装置のこの外の態様は、電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、メモリセルの制御ゲートと接続されたワード線と、ＮＡＮＤセルの一端と接続可能な共通ソース線と、ＮＡＮＤセルの他端と接続可能なビット線と、ワード線制御回路と、を備え、ワード線制御回路は、選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、選択されたメモリセルと上記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、書込電圧より小さい補助電圧を供給し、選択されたメモリセルのワード線の隣に位置するワード線のうちビット線側のワード線であるビット線側隣接ワード線に、書込電圧と基準電圧との間の中間電圧を供給し、残りのメモリセルのワード線に中間電圧を供給し、補助電圧を供給するタイミング及びビット線側隣接ワード線に中間電圧を供給するタイミングは、残りのメモリセルのワード線に中間電圧を供給するタイミングと異ならせる、ことを特徴とする。
【００１４】
本発明のこの外の態様によれば、補助電圧を供給するタイミング及びビット線側隣接ワード線に中間電圧を供給するタイミングは、残りのメモリセルのワード線に中間電圧を供給するタイミングと異ならせているので、カップリングノイズを低減できる。このため、メモリセルの微細化に伴いワード線間の距離が短くなっても誤書き込みを防止することが可能となる。
【００１５】
本発明に係る不揮発性半導体記憶装置のさらに他の態様は、電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、前記メモリセルの制御ゲートと接続されたワード線と、前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、前記ＮＡＮＤセルの他端と接続可能なビット線と、ワード線制御回路と、を備え、前記ワード線制御回路は、選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記基準電圧がワード線に供給される側のメモリセルのワード線に前記書込電圧より小さい第１補助電圧を供給し、前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第２、第３補助電圧を供給し、残りのメモリセルのうち、前記第１補助電圧がワード線に供給されるメモリセルと前記第２補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、前記第２補助電圧を供給するタイミングと前記第３補助電圧のそれとを異ならせる、ことを特徴とする。
【００１６】
本発明に係る不揮発性半導体記憶装置のさらに他の態様は、電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、前記メモリセルの制御ゲートと接続されたワード線と、前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、前記ＮＡＮＤセルの他端と接続可能なビット線と、ワード線制御回路と、を備え、前記ワード線制御回路は、選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記共通ソース線側のメモリセルのワード線に前記書込電圧より小さい第１補助電圧を供給し、前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第２、第３補助電圧を供給し、前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記ビット線側のメモリセルのワード線に前記書込電圧より小さい第４補助電圧を供給し、残りのメモリセルのうち、前記第１補助電圧がワード線に供給されるメモリセルと前記第２補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、前記第２補助電圧を供給するタイミングと前記第３補助電圧のそれとを異ならせる、ことを特徴とする。
【発明の効果】
【００１７】
本発明に係る不揮発性半導体記憶装置によれば、メモリセルのワード線に生じるカップリングノイズを低減できる。したがって、メモリセルの微細化に伴いワード線間の距離が短くなっても、メモリセルへの誤書き込みを防止することが可能となる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施形態を以下の項目に分けて説明する。
［第１実施形態］
１．ＮＡＮＤセルの構造
２．ＮＡＮＤセルの動作
（１）ＮＡＮＤセルの一般的な動作例
（２）改良例１
（３）改良例２
（４）第１実施形態に係るＮＡＮＤセルの動作例
［第２実施形態］
［第３実施形態］
［第４実施形態］
［第５実施形態］
［第６実施形態］
［第７実施形態］
［第８実施形態］
［第９実施形態］
［各実施形態の組み合わせ］
［本発明の実施形態の回路ブロック］
［電子カードおよび電子装置への適用］
なお、各実施形態を説明する図において、既に説明した図の符号で示すものと同一のものについては、同一符号を付すことにより説明を省略する。
【００１９】
［第１実施形態］
１．ＮＡＮＤセルの構造
図１は、第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。図２は、図１のII(a)-II(b)断面の模式図である。図３は、図１のＮＡＮＤセルの等価回路図である。
【００２０】
図１〜図３に示すように、ＮＡＮＤセル１は、ｐ−型の半導体基板３に１６個のメモリセルＭＣ０〜１５が形成された構造を有する。メモリセルは、メモリトランジスタとも言い、データの電気的な書換えが可能な不揮発性のセルである。各メモリセルは同じ構成をしており、メモリセルＭＣ０を例にすれば、基板３の表面に所定の間隔を設けて形成されたｎ＋型の不純物領域５（ソース／ドレイン）と、基板３のうち不純物領域５同士の間に位置するチャネル領域７と、領域５，７の周囲に形成された素子分離絶縁膜９と、チャネル領域７上にゲート絶縁膜１１を介して形成された浮遊ゲート１３と、浮遊ゲート１３上に絶縁膜１５を介して所定方向に延びるように形成されたワード線ＷＬ０と、を備える。ワード線ＷＬ０のうち、浮遊ゲート１３上に位置する部分が制御ゲート１６（図２）として機能する。よって、ワード線は制御ゲートと接続されていることになる。なお、浮遊ゲート層ＦＧは、浮遊ゲート１３が形成されている導電層を示し、制御ゲート層ＣＧは、制御ゲート１６が形成されている導電層を示している。
【００２１】
ＮＡＮＤ１セルは、１６個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ＮＡＮＤセル１を構成するメモリセルの数が１６個の場合で説明しているが、メモリセルの数が８，３２，６４個等の場合でもよい。
【００２２】
メモリセルＭＣ０側には、選択ゲート線ＳＧ１を有する選択トランジスタＴｒ１が形成されている。このトランジスタＴｒ１の電流経路の一端が不純物領域５を介してメモリセルＭＣ０の電流経路の一端に接続されている。選択トランジスタＴｒ１は、ＮＡＮＤセル１と共通ソース線ＣＥＬＳＲＣとの接続および切り離しの制御をする。このように、共通ソース線ＣＥＬＳＲＣは、ＮＡＮＤセル１の一端と選択トランジスタＴｒ１を介して接続可能にされている。
【００２３】
一方、メモリセルＭＣ１５側には、選択ゲート線ＳＧ２を有する選択トランジスタＴｒ２が形成されている。選択トランジスタＴｒ２は不純物領域５を介して電流経路の一端がメモリセルＭＣ１５の電流経路の一端と接続されている。トランジスタＴｒ２は、ＮＡＮＤセル１とビット線ＢＬとの接続および切り離しの制御をする。つまり、ビット線ＢＬは、ＮＡＮＤセル１の他端と接続可能にされている。以上のように、選択トランジスタＴｒ１、メモリセルＭＣ０〜１５、選択トランジスタＴｒ２は直列接続されており、この直列接続の電流経路の一端にビット線ＢＬが、他端に共通ソース線ＣＥＬＳＲＣが接続されていることになる。なお、選択ゲート線ＳＧ１，２の上には、導電膜１７がある。導電膜１７は、選択ゲート線ＳＧ１，２と接続されていても、浮遊状態でもよい。
【００２４】
メモリセルＭＣ０〜１５および選択トランジスタＴｒ１，２を覆うように第１層間絶縁膜１９が形成されている。第１層間絶縁膜１９上には第１導電層Ｍ０が形成されている。導電層Ｍ０には、共通ソース線ＣＥＬＳＲＣおよび選択ゲートＳＧ１、ＳＧ２のシャント配線１８等が含まれる。共通ソース線ＣＥＬＳＲＣは、選択トランジスタＴｒ１の電流経路の一端、つまり半導体基板３に形成されたｎ＋型の不純物領域２１に接続される。この接続箇所をセルソースコンタクトＣＳＣという。    
【００２５】
第１導電層Ｍ０を覆うように第２層間絶縁膜２２が形成されている。第２層間絶縁膜２２上には第２導電層Ｍ１が形成される。Ｍ１には、ワード線ＷＬ０〜１５と交差する方向に延びるビット線ＢＬが含まれる。ビット線ＢＬは、選択トランジスタＴｒ２の電流経路の一端と接続、つまり半導体基板３に形成されたｎ＋型の不純物領域２１に接続される。この接続箇所をビット線コンタクトＢＬＣという。なお、ＮＡＮＤセル１は、半導体基板３中のｐ型ウェルに形成されていてもよい。
【００２６】
ＮＡＮＤセル１がマトリクス状（アレイ状の一例）に配置されてメモリセルアレイが構成される。図４は、メモリセルアレイ２３の一部の等価回路図である。メモリセルアレイ２３は複数のブロックＢＫに分割されている。図４中の破線で囲まれた領域が1個のブロックＢＫとなる。読出しや書込み等の動作は、通常、複数のブロックＢＫのうち1個を選択して実行される。
【００２７】
ワード線ＷＬ０〜１５は、各ブロックＢＫに配置されており、かつ各ブロックＢＫの同一行のメモリセルにそれぞれ共通接続されている。選択ゲート線ＳＧ１，２も、ブロックＢＫの同一行の選択トランジスタにそれぞれ共通接続されている。複数のビット線ＢＬは、メモリセルアレイ２３の同一列のＮＡＮＤセルにそれぞれ接続可能にされている。
【００２８】
２．ＮＡＮＤセルの動作
第１実施形態に係るＮＡＮＤセルの動作について説明する前に、この動作の理解のために、まず（１）ＮＡＮＤセルの一般的な動作例、（２）改良例１、（３）改良例２を説明する。その後に（４）第１実施形態に係るＮＡＮＤセルの動作例を説明する。
【００２９】
（１）ＮＡＮＤセルの一般的な動作例
書込み動作について、図５〜図８を用いて説明する。図５は、“０”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図であり、図７は“１”書込みの場合のそれである。図５，７のＮＡＮＤセル１は、図３のＮＡＮＤセル１と同じである。図６は、“０”書込みがされるメモリセルの模式図であり、図８は“１”書込みの場合のそれである。
【００３０】
書込みは、ＮＡＮＤセル１が消去状態、つまりＮＡＮＤセル１の各メモリセルのしきい値が負電圧の状態にしてから実行される。書込みは、ビット線コンタクトＢＬＣから最も離れた位置のメモリセルＭＣ０、つまりソース線ＣＥＬＳＲＣ側のメモリセルから順に行う。メモリセルＭＣ３への書込みを例として説明する。
【００３１】
まず、“０”書込みをする場合、図５および図６に示すように、選択ゲート線ＳＧ２に例えばＶＣＣ（電源電圧）を印加して選択トランジスタＴｒ２をオンにすると共にビット線ＢＬを０Ｖ（接地電圧）にする。なお、選択ゲート線ＳＧ１は０Ｖなので、選択トランジスタＴｒ１はオフを維持する。
【００３２】
次に、メモリセルＭＣ３のワード線ＷＬ３に書込電圧Ｖｐｇｍ（２０Ｖ程度）を供給し、これ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ程度）を供給する。ビット線ＢＬの電圧は０Ｖなので、その電圧は選択されたメモリセルＭＣ３のチャネル領域７まで伝達される。つまり、チャネル領域７の電位は０Ｖが維持される。
【００３３】
ワード線ＷＬ３（制御ゲート）とチャネル領域７との間の電位差が大きいため、メモリセルＭＣ３の浮遊ゲート１３にトンネル電流により電子ｅが注入される。これにより、メモリセルＭＣ３のしきい値が正の状態（“０”が書込まれた状態）となる。
【００３４】
一方、“１”書込みをする場合について、上記“０”書込みと異なる点を中心に図７および図８を用いて説明する。まず、ビット線ＢＬを例えばＶＣＣ（電源電圧）にする。選択ゲート線ＳＧ２の電圧がＶＣＣであるため、チャネル領域７の電圧がＶＣＣマイナスＶｔｈ（ＶＣＣ−Ｖｔｈ、なおＶｔｈは選択トランジスタＴｒ２のしきい値電圧である。）になると、選択トランジスタＴｒ２がカットオフする。したがって、チャネル領域７は、電圧がＶＣＣ−Ｖｔｈのフローティング状態となる。
【００３５】
次に、ワード線ＷＬ３に書込電圧Ｖｐｇｍ（２０Ｖ程度）、それ以外のワード線に中間電圧Ｖｐａｓｓ（１０Ｖ程度）を供給すると、各ワード線（制御ゲート）とチャネル領域７との容量カップリングにより、チャネル領域７の電圧がＶＣＣ−Ｖｔｈから上昇し例えば８Ｖ程度となる。
【００３６】
チャネル領域７の電圧が高電圧に昇圧されるため、“０”の書込みの場合と異なり、ワード線ＷＬ３（制御ゲート）とチャネル領域７の間の電位差が小さい。したがって、メモリセルＭＣ３の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ３のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【００３７】
なお、一本のワード線に共通接続されたメモリセルに、一括して書込み（例えば２ｋバイトや５１２バイト分のデータの同時書込み）をすることにより、書込みの高速化を図っている。
【００３８】
次に、ＮＡＮＤセルの一般的な動作例のうち、消去動作を説明する。消去は、選択されたＮＡＮＤセルのブロックＢＫ（図４）内の全てのメモリセルに対して同時に行われる。即ち、選択されたブロックＢＫ内の全てのワード線を０Ｖとし、半導体基板３（図１、なお、ｐ型ウェルにＮＡＮＤセルが形成されている場合はｐ型ウェル）に高電圧（例えば２２Ｖ程度）を印加する。一方、ビット線、ソース線、非選択のブロック中のワード線及び全ての選択ゲート線をフローティング状態とする。これにより、選択されたブロックＢＫの全てのメモリセルにおいて浮遊ゲート中の電子がトンネル電流により半導体基板に放出される。この結果、これらのメモリセルのしきい値電圧が負方向にシフトする。
【００３９】
読出し動作は、読出しの選択がされたブロックのメモリセルのワード線を例えば０Ｖとし、読出しの選択がされていないメモリセルのワード線及び選択ゲート線をＶＣＣ（電源電圧）若しくは電源電圧より少し高い読出し用電圧とする。これにより、読出しの選択がされたメモリセルに電流が流れるか否かを検出する。
【００４０】
（２）改良例１
改良例１は、ＬＳＢ(Local Self Boost)方式である。“１”の書込み時に、チャネル領域の電圧上昇が小さいと、トンネル電流により電子が浮遊ゲートに注入されることにより、“０”書込みとなる。この書込み不良を防止するために、改良例１では、データを書込むために選択されたメモリセルの両隣のメモリセルのワード線を０Ｖにすることにより、上記両隣に位置するメモリセルをカットオフした状態でデータの書込みをする。これにより、“１”書込みの場合、選択されたメモリセルのチャネルを、残りのメモリセルのチャネルから切り離されたフローティング状態で昇圧することができため、チャネル領域の電圧上昇を大きくできる。以下、改良例１の動作を図で説明する。
【００４１】
図９は、改良例１において“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。図１０は、“１”書込みがされる場合である。図１１は、これらの書込み動作を説明するためのタイミングチャートである。比較例については、ＮＡＮＤセルの一般的な動作例と異なる点を中心に説明する。
【００４２】
（“０”書込み）
（ａ）図９及び図１１に示すように、ビット線ＢＬの電圧を０Ｖにする。メモリセルＭＣ３〜１５はしきい値が負電圧であるため、ビット線ＢＬと導通している。よって、これらのメモリセルのチャネル領域７の電圧は０Ｖとなる。
【００４３】
（ｂ）メモリセルＭＣ３の両隣に位置するメモリセルＭＣ２，４のワード線ＷＬ２，４の電圧を０Ｖに保ちながら、先ずワード線ＷＬ０，１，５〜１５の電圧をＶｐａｓｓ（１０Ｖ）にし、次にワード線ＷＬ３の電圧をＶｐｇｍ（２０Ｖ）にする。これにより、図６に示す一般的な動作例の場合と同様に、メモリセルＭＣ３の浮遊ゲート１３にトンネル電流により電子ｅが注入される。したがって、メモリセルＭＣ３のしきい値が正の状態（“０”が書込まれた状態）となる。
【００４４】
（“１”書込み）
（ａ）図１０及び図１１に示すように、ビット線ＢＬの電圧をＶＣＣに立ち上げることにより、一般的な動作例で説明したように、チャネル領域７は、電圧がＶＣＣ−Ｖｔｈのフローティング状態となる。ワード線ＷＬ２，４の電圧は０Ｖに保たれているため、メモリセルＭＣ２，４はカットオフする。
【００４５】
（ｂ）この状態でワード線ＷＬ０，１，５〜１５の電圧をＶｐａｓｓ（１０Ｖ）にする。この電圧上昇に伴って、メモリセルＭＣ０〜１５のチャネル領域７の電位が容量結合により上昇する。詳細には、メモリセルＭＣ０，１のチャネル領域７の電位がＶｃｈ１に、メモリセルＭＣ５〜１５のチャネル領域７の電位がＶｃｈ３にそれぞれ上昇する。ワード線ＷＬ２，４が０Ｖに保たれると共にこの時点ではワード線ＷＬ３の電圧も０Ｖなので、メモリセルＭＣ３のチャネル領域７はワード線ＷＬ２〜４による電位上昇は生じない。しかし、メモリセルＭＣ３のチャネル領域７は、両側のチャネル領域の電位がＶｃｈ１，３に上昇するに伴って、電位がＶｃｈ２に上昇する。Ｖｃｈ２は、メモリセルＭＣ２，４のしきい値落ち電圧の大きさ（ＶＣＣ−Ｖｔｈ）と略等しい。
【００４６】
（ｃ）そして、ワード線ＷＬ３の電圧をＶｐｇｍ（２０Ｖ）にすることにより、メモリセルＭＣ３のチャネル領域７の電位Ｖｃｈ２がさらにＶｃｈ２'（例えばほぼ８Ｖ）に上昇する。これにより、ワード線ＷＬ３とメモリセルＭＣ３のチャネル領域７との電位差が小さくなる。したがって、メモリセルＭＣ３の浮遊ゲート１３には、トンネル電流による電子注入が起こらない。よって、メモリセルＭＣ３のしきい値は、負の状態（“１”が書込まれた状態）に保たれる。
【００４７】
（３）改良例２
改良例２は、ＥＡＳＢ(Erase Area Self Boost)方式である。この方式では、データを書込むために選択されたメモリセルの両隣のメモリセルのうち、共通ソース線側に位置するメモリセルのワード線を０Ｖにすることにより、このメモリセルをカットオフした状態でデータの書込みをする。これにより、“１”書込みの場合、選択されたメモリセルのチャネルを、共通ソース線側に位置するメモリセルのチャネルから切り離されたフローティング状態で昇圧することができる。この結果、チャネル領域の電圧上昇を大きくできる。
【００４８】
以下、図を用いて改良例２を改良例１との相違を中心に説明する。図１２は、改良例２において“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図であり、図９と対応する。図１３は、“１”書込みがされる場合であり、図１０と対応する。図１４は、これらの書込み動作を説明するためのタイミングチャートであり、図１１と対応する。
【００４９】
改良例２の“０”書込みは、図１２及び図１４に示すように、ワード線ＷＬ４がワード線ＷＬ０，１，５〜１５と同じ動作をする以外は、図９で説明した改良例１の“０”書込みと同じである。  
【００５０】
一方、図１３及び図１４に示すように、改良例２の“１”書込みも、ワード線ＷＬ４がワード線ＷＬ０，１，５〜１５と同じ動作をする。これにより、改良例１の（“１”書込み）の（ａ）の動作が、改良例２においては、メモリセルＭＣ２，４のうちメモリセルＭＣ２がカットオフする。
【００５１】
そして、改良例１の（“１”書込み）の（ｂ）が、改良例２では次のようになる。メモリセルＭＣ３のチャネル領域７は、両側のチャネル領域の電位がＶｃｈ１，３に上昇する。これに伴って、メモリセルＭＣ３のチャネル領域７のうち、共通ソース線ＣＥＬＳＲＣ側は、Ｖｃｈ２に充電され、それはほぼ｜Ｖｔｈ｜の意味であり、メモリセルＭＣ２，３の大きなしきい値落ち電圧の大きさである。これに対してビット線ＢＬ側は容量結合により昇圧されたＶｃｈ３となる。
【００５２】
なお、改良例２の（“１”書込み）の（ｃ）を以下に述べる。ワード線ＷＬ３の電圧をＶｐｇｍ（２０Ｖ）にすると、メモリセルＭＣ３〜ＭＣ１５のチャネル領域７の電位が同じ（Ｖｃｈ２＝Ｖｃｈ３）になり、そしてＶｃｈ４（例えばほぼ８Ｖ）に上昇する。それによって、ワード線ＷＬ３とメモリセルＭＣ３のチャネル領域７との間の電位差が小さくなる。よって、メモリセルＭＣ３の浮遊ゲート１３でトンネル電流による電子注入が起こらない。したがって、メモリセル３のしきい値が負の状態（“１”書込み）に保たれる。
【００５３】
（４）第１実施形態に係るＮＡＮＤセルの動作例
第１実施形態では、図１２及び図１３の改良例２のように、ワード線ＷＬ２を０Ｖにするのではなく、ワード線ＷＬ１を０Ｖにしている。これによりカップリングノイズを低減している。まず、このノイズの問題について説明する。
【００５４】
微細加工技術の進歩により、半導体記憶装置のワード線間の距離が短くなっている。半導体記憶装置のうち不揮発性半導体記憶装置は、その動作上、ワード線に比較的高い電圧が供給される。このため、あるワード線の電圧が大きく振幅すると、その両隣のワード線もまた、ワード線間の容量結合により、電圧変動が大きくなる。これをカップリングノイズという。
【００５５】
次に、カップリングノイズが原因となる誤書き込みについて説明する。図１３に示す改良例２において、ワード線ＷＬ３の電圧（Ｖｐｇｍ）は、ワード線ＷＬ０，１の電圧（Ｖｐａｓｓ）よりも大きい。したがって、“１”書込みをするメモリセルＭＣ３の浮遊ゲート１３に電子が注入されるのを防ぐには、Ｖｃｈ２をＶｃｈ１よりも大きくする必要がある。改良例２では、メモリセルＭＣ２をカットオフして、電圧Ｖｃｈ１のチャネル７と電圧Ｖｃｈ２のチャネル７とを切り離している。
【００５６】
一方、０Ｖに固定されたワード線ＷＬ２には、ワード線ＷＬ１，３のそれぞれの立ち上げに伴ってカップリングノイズが発生する。このノイズにより、ワード線ＷＬ２の電位が上昇すると、メモリセルＭＣ２がカットオフせずに、電圧Ｖｃｈ２のチャネル７の電子がリークする。リークする電子が多いと、Ｖｃｈ２が下がり、Ｖｃｈ２とワード線ＷＬ３との電位差が大きくなる。この結果、メモリセルＭＣ３の浮遊ゲート１３に電子が注入されて、メモリセルＭＣ３のしきい値が高くなり、注入される電子が多くなると、“０”書込み状態となる（誤書き込み）。
【００５７】
次に説明する第１実施形態の動作例によれば、カップリングノイズが原因となる誤書き込みを防止することが可能である。第１実施形態の動作例を、図１５〜図１７を用いて説明する。図１５は、“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図であり、図１２と対応する。図１６は、“１”書込みがされる場合であり、図１３と対応する。図１７は、第１実施形態の動作例のうち書込み動作を説明するためのタイミングチャートであり、図１４と対応する。
【００５８】
ここで、書込電圧とは、選択されたメモリセルにデータを書込むために、このメモリセルのワード線に供給される電圧である。基準電圧とは、メモリセルをカットオフするために、このメモリセルのワード線に供給される電圧である。補助電圧とは、上記選択されたメモリセルとカットオフされるメモリセルとの間に位置するメモリセルのワード線に供給される電圧であり、書込電圧より小さい。中間電圧とは、残りのワード線に供給される電圧と基準電圧との間の大きさの電圧である。
【００５９】
例えば、書込電圧は２０Ｖであり、中間電圧は１０Ｖであり、補助電圧は中間電圧と同じ電圧、又は書込電圧より小さくかつ電源電圧より大きい電圧であり、基準電圧は接地電圧（０Ｖ）以上で補助電圧より小さい電圧である。  
【００６０】
図１５〜図１７に示すように、第１実施形態では、ワード線ＷＬ１に基準電圧０Ｖが供給され、ワード線ＷＬ２に補助電圧Ｖｐａｓｓ２が供給される点で比較例２と異なる。“１”書込みのとき、第１実施形態では、データを書込むために選択されたメモリセルのワード線（図１６ではＷＬ３）に書込電圧Ｖｐｇｍ、この選択されたメモリセルから２個分だけ共通ソース線側に位置するメモリセルのワード線（図１６ではＷＬ１）に基準電圧０Ｖ、この２個分だけ共通ソース線側に位置するメモリセルと上記選択されたメモリセルとの間に位置するメモリセルのワード線（図１６ではＷＬ２）に補助電圧Ｖｐａｓｓ２、残りのメモリセルのワード線（図１６ではＷＬ０，４〜１５）に中間電圧Ｖｐａｓｓ１が、それぞれ供給される。
【００６１】
したがって、カットオフされるメモリセル（図１６ではＭＣ１）の両隣のメモリセル（図１６ではＭＣ０，２）のワード線には、中間電圧Ｖｐａｓｓ１及び補助電圧Ｖｐａｓｓ２が供給されている。よって、第１実施形態では、カットオフされるメモリセルの両隣のメモリセルに高電圧である書込電圧Ｖｐｇｍが供給されないため、カットオフされるメモリセルのワード線に生じるカップリングノイズを低減できる。これにより、カットオフしたいメモリセルのワード線の電位上昇を抑制できるため、カットオフをより確実に実行できる。この結果、“１”書込み時に“０”書込みがされるのを防止できる。以上のように、第１実施形態によれば、ワード線間の距離が短くなっても、誤書き込みを防止することができる。また、上記カップリングノイズの低減により、書込電圧、中間電圧及び補助電圧の昇圧速度を大きくでき、これにより高速書込みができる効果も生じる。
【００６２】
図１８に示すように、特に、ワード線間の距離Ｄが９０ｎｍ以下の場合や、（ワード線の厚みＴ／ワード線間の距離Ｄ）が３以上の場合に、カップリングノイズの問題が顕在化してくる。これらの場合に、第１実施形態は有効となる。
【００６３】
また、第１実施形態は、一つのメモリセルに１ビットのデータ（“０”又は“１”）が記憶される方式であるばかりでなく、一つのメモリセルに多ビットのデータ（例えば“００”、“０１”、“１０”又は“１１”）が記憶される方式（多値記憶方式）にも、第１実施形態を適用できる。多値記憶方式の場合、一つのメモリセルにおいて、書込むデータに応じてしきい値が異なるように制御することにより、一つのメモリセルで多ビットのデータの記憶を実現している。よって、多値記憶方式において、データを書込むメモリセルのチャネルでリークが発生し、メモリセルのしきい値が高くなると、メモリセルのしきい値制御が困難になってくる。したがって、第１実施形態は多値記憶方式の場合に特に有効である。これは後で説明する他の実施形態でも言えることである。
【００６４】
なお、第１実施形態において、補助電圧Ｖｐａｓｓ２は中間電圧Ｖｐａｓｓ１と同じ値にすることにより、後で説明するワード線制御回路（図３１）の単純化を図っている。しかしながら、カップリングノイズ等を考慮して補助電圧Vpass2を中間電圧Vpass1と異ならせてもよい。
【００６５】
［第２実施形態］
選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ共通ソース線側に位置するメモリセルのワード線に基準電圧を供給する場合、第１実施形態と同様の上記効果を得ることができる。第１実施形態ではＮが２の場合である。Ｎが３の場合を第２実施形態で説明する。
【００６６】
図１９は、第２実施形態において、“０”や“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。図２０は、第２実施形態の動作例のうち書込み動作を説明するためのタイミングチャートである。
【００６７】
ＮＡＮＤセル１を構成するメモリセルの数は例えば３２個である（ＭＣ０〜３１）。メモリセルＭＣ１０のワード線ＷＬ１０に書込電圧Ｖｐｇｍが供給される。このメモリセルから３個分だけ共通ソース線ＣＥＬＳＲＣ側に位置するメモリセルＭＣ７のワード線ＷＬ７に基準電圧０Ｖが供給される。メモリセルＭＣ７とメモリセルＭＣ１０との間に位置するメモリセルＭＣ８，９のワード線ＷＬ８，９に補助電圧Ｖｐａｓｓ２が供給される。残りのワード線ＷＬ０〜６，１１〜３１に中間電圧Ｖｐａｓｓ１が供給される。
【００６８】
メモリセルの微細化が進むと、メモリセルのチャネルの容量が小さくなる。このため、“１”書込みをするメモリセルのチャネルから電子がリークすると、このチャネルの電位の低下量が大きくなる。よって、誤って“０”書込みされる可能性が増える。第２実施形態では、Ｎを３とすることにより、選択されたメモリセル（図１９ではＭＣ１０）とカットオフされるメモリセル（図１９ではＭＣ７）との間のメモリセル（図１９ではＭＣ８，９）を、第１実施形態に比べて増やすことができる。したがって、選択されたメモリセルに接続されたチャネルを有するメモリセルの数を増やすことができる（つまり、選択されたメモリセルのチャネルに接続されるチャネルの容量を増やすことができる。）。このため、上記チャネルの電位の低下量を小さくできるため、誤書き込みの発生を防止できる。
【００６９】
第２実施形態では、Ｎが３の場合で説明したが、ＮＡＮＤセル１を構成するメモリセルの数は増やすことができるので、Ｎの値を３より大きくすることも可能である。
【００７０】
［第３実施形態］
図２１は、第３実施形態において、“０”や“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図であり、第２実施形態の図１９と対応する。第３実施形態は、図１９に、メモリセルＭＣ１３のワード線ＷＬ１３に基準電圧０Ｖが供給された形態である。つまり、選択されたメモリセルから３個分だけ共通ソース線側及びビット線側にそれぞれ位置するメモリセルのワード線に基準電圧が供給されている。なお、上記選択されたメモリセルのワード線には書込電圧Ｖｐｇｍが供給される。上記選択されたメモリセルと上記Ｎ個分の位置にあるメモリセルとの間に位置するメモリセルのワード線に補助電圧Ｖｐａｓｓ２が供給されている。残りのメモリセルのワード線には中間電圧Ｖｐａｓｓ１が供給される。
【００７１】
第１実施形態と同様の理由により、第３実施形態は、カットオフされるメモリセル（図２１ではＭＣ７，１３）のワード線（図２１ではＷＬ７，１３）に発生するカップリングノイズを低減することが可能となる。これにより、“１”書込みをすべきメモリセルＭＣに誤って“０”書込みがされるのを防止できる。
【００７２】
第３実施形態も第２実施形態と同様に、メモリセルの微細化に伴うメモリセルのチャネル容量の低下に有効となる。なお、第３実施形態では、Ｎが３の場合で説明したが、Ｎの値を３より大きくすることも可能である。
【００７３】
［第４実施形態］
図２２（ａ）は、第４実施形態の動作例のうち書込み動作を説明するためのタイミングチャートであり、第１実施形態の図１７と対応する。第４実施形態は、補助電圧を中間電圧よりも供給するタイミングを遅くしている点で第１実施形態と相違する。これを図で説明すると、第１実施形態では、時刻t1で補助電圧は中間電圧と同時に立ち上げが開始されている。一方、第４実施形態では、時刻t1で中間電圧の立ち上げが開始され、それよりも一定時間遅れて時刻t2で補助電圧の立ち上げが開始される。これにより、次の効果が生じる。
【００７４】
（ａ）第１実施形態において、基準電圧が供給されるワード線の両隣のワード線（図１７ではＷＬ０，２）が同時に立ち上げられる。基準電圧が供給されるワード線は、両隣からのカップリングの影響を同時に受けるので、比較的大きいカップリングノイズＮ１が発生する。
【００７５】
これに対して、第４実施形態では、基準電圧が供給されるワード線の両隣のワード線のうち、中間電圧が供給されるワード線（図２２（ａ）ではＷＬ０）を先に立ち上げ、補助電圧が供給されるワード線（図２２（ａ）ではＷＬ２）を遅れて立ち上げている。    
【００７６】
このように、第４実施形態では、補助電圧を中間電圧よりも供給するタイミングを遅くすることにより、補助電圧と中間電圧とで供給するタイミングを異ならせている。これにより、基準電圧が供給されワード線の両隣に位置するワード線の立ち上げに時間差を生じさせている。したがって、基準電圧が供給されるワード線が両隣のワード線から受けるカップリングノイズは、Ｎ２とＮ３に分散される。よって、第４実施形態は第１実施形態に比べて、基準電圧が供給されるワード線の電位上昇を抑制できる。この結果、“１”書込みをすべきメモリセルＭＣに誤って“０”書込みがされるのを防止できる。
【００７７】
（ｂ）例えば、図１７に示すように、書込電圧が供給されるワード線の立ち上げにより、補助電圧が供給されるワード線にカップリングノイズＮ４が発生することがある。これにより、補助電圧が供給されるワード線の電位が上昇して、このワード線を有するメモリセル（ＭＣ２）に誤書き込みが生じる可能性がある。補助電圧が供給されるワード線の立ち上げ完了前は、完了後に比べて、書込電圧が供給されるワード線の立ち上げの影響を受けにくい。
【００７８】
図１７の第１実施形態では、補助電圧が供給されるワード線の立ち上げ完了（時刻t3）後、書込電圧が供給されるワード線の立ち上げを開始（時刻t2）している。これに対して、図２２（ａ）の第４実施形態では、補助電圧が供給されるワード線と書込電圧が供給されるワード線との立ち上げ開始（時刻t2）が同時である。つまり、補助電圧が供給されるワード線の立ち上げ完了前に、書込電圧が供給されるワード線の立ち上げを開始している。したがって、図１７の第１実施形態に比べて、補助電圧が供給されるワード線の電位上昇を抑制できる。
【００７９】
同様のことが、選択されたメモリセルのワード線（ＷＬ３）の隣に位置するワード線のうちビット線側のワード線であるビット線側隣接ワード線（ＷＬ４）についても言える。したがって、このワード線の立ち上げを、図２２（ｂ）に示すように、補助電圧が供給されるワード線（ＷＬ２）及び書込電圧が供給されるワード線（ＷＬ３）の立ち上げ（時刻t2）と同時にすることが好ましい。
【００８０】
（ｃ）なお、第４実施形態は、第１実施形態と同様に、基準電圧が供給されるワード線の両隣のワード線（図２２（ａ）ではＷＬ０，２）には、書込電圧ではなく中間電圧や補助電圧が供給されている。よって、第１実施形態と同様に、基準電圧が供給されるワード線（つまりカットオフするメモリセルのワード線）に発生するカップリングノイズを低減することが可能となる。したがって、“１”書込み時に“０”書込みがされるのを防止できる。また、このカップリングノイズの低減により、書込電圧や補助電圧の昇圧速度を大きくでき、これにより高速書込みができる効果も生じる。
【００８１】
（ｄ）第４実施形態は、補助電圧を中間電圧よりも供給するタイミングを遅くし、かつ基準電圧を書込電圧、補助電圧及び中間電圧よりも早くワード線に供給している。これにより、基準電圧が供給されるワード線を有するメモリセル（カットオフされるメモリセル）でのリークを抑制できる。詳細に説明する。
【００８２】
基準電圧が供給されるワード線の両隣に位置するワード線のうち、まず、中間電圧が一方の隣に位置するワード線（図２２（ａ）ではワード線ＷＬ０）に供給される。これにより、基準電圧が供給されるワード線を有するメモリセルのソース電圧が容量結合により昇圧される。次に、補助電圧が他方の隣に位置するワード線（図２２（ａ）ではワード線ＷＬ２）に供給される。これにより、基準電圧が供給されるワード線を有するメモリセルのドレイン電圧が昇圧される。しかし、上記ソース電圧が昇圧されているため、ドレインからソースへのリークを抑えることができる。よって、誤書き込みを防止することが可能となる。
【００８３】
（ｅ）第４実施形態は、補助電圧が印加されるワード線と書込電圧が印加されるワード線とを同時に立ち上げている。このため、ワード線の制御が容易となる。
【００８４】
［第５実施形態］
第５実施形態は第４実施形態と相違する点を中心に説明する。図２３（ａ）は、第５実施形態に係る書込み動作を説明するためのタイミングチャートである。補助電圧が供給されるワード線の立ち上げ完了（時刻t4）前に、書込電圧が供給されるワード線の立ち上げを開始（時刻t2）する。このため上記第４実施形態の（ｂ）で説明したように、補助電圧が供給されるワード線の電位上昇を抑制できる。
【００８５】
同様のことが、選択されたメモリセルのワード線（ＷＬ３）の隣に位置するワード線のうちビット線側のワード線であるビット線側隣接ワード線（ＷＬ４）についても言える。したがって、このワード線の立ち上げを、図２３（ｂ）に示すように、補助電圧が供給されるワード線（ＷＬ２）の立ち上げ（時刻t2）と同時にすることが好ましい。
【００８６】
第５実施形態によれば、上記第４実施形態の効果（ａ）〜（ｄ）を達成することができる。なお、第５実施形態において、基準電圧が供給されるワード線は、両隣のワード線から受けるカップリングノイズはＮ５とＮ６に分散される（図２２ではＮ２とＮ３）。
【００８７】
［第６実施形態］
図２４（ａ），（ｂ）は第６実施形態に係る書込み動作を説明するためのタイミングチャートである。図２４（ａ）は図２２（ａ）と対応し、図２４（ｂ）は図２２（ｂ）と対応する。図２２に示す第４実施形態との違いは、Ｖｐａｓｓ２（例えば１０Ｖ）よりも小さい電源電圧Ｖｄｄ（例えば５Ｖ）を、補助電圧にした点である。よって、低電圧の補助電圧の供給により、基準電圧が供給されるワード線に発生するノイズＮ７を図２２のノイズＮ３よりも小さくできる。
【００８８】
［第７実施形態］
第７実施形態を説明する。図２５（ａ），（ｂ）はこの実施形態に係る書込み動作を説明するためのタイミングチャートである。図２５（ａ）は図２２（ａ）と対応し、図２５（ｂ）は図２２（ｂ）と対応する。図２２の第４実施形態との違いは、補助電圧を、Ｖｐａｓｓ２（例えば１０Ｖ）ではなく接地電圧０Ｖにした点である。補助電圧を０Ｖにすると、ワード線の電位変動がほぼなくなるので、ＷＬ２のカップリングノイズを低減することができる。
【００８９】
［第８実施形態］
これまでの実施形態は、選択されたメモリセルと基準電圧がワード線に供給されるＮ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、同じ大きさの補助電圧を供給している。これに対して、第８実施形態では、異なる値でも同じ値でもよい。また、これまでの実施形態は、書込電圧、基準電圧及び補助電圧が供給されるワード線以外の全てのワード線に中間電圧を供給している。第８実施形態では、少なくとも一つのワード線に中間電圧を供給する。
【００９０】
以下、第８実施形態を詳細に説明する。図２６は、第８実施形態において、各ワード線に印加する電圧を説明するためのＮＡＮＤセルの等価回路図である。第８実施形態では電圧印加の方式として第１及び第２方式がある。
【００９１】
第１方式は、＜１＞に示すように、選択されたメモリセルＭＣｂ＋１のワード線ＷＬｂ＋１に書込電圧Ｖｐｇｍが供給される。メモリセルＭＣｂ＋１からＮ個（Ｎは２以上の整数）分だけ共通ソース線ＣＥＬＳＲＣ側及びビット線ＢＬ側に位置するメモリセルのワード線ＷＬａ＋１，ＷＬｃ＋１に、基準電圧Ｖｒが供給される。メモリセルＭＣｂ＋１の両隣に位置するメモリセルＭＣｂ，ＭＣｂ＋２のワード線ＷＬｂ，ＷＬｂ＋２に書込電圧Ｖｐｇｍより小さい第１補助電圧Ｖａ１が供給される。
【００９２】
メモリセルＭＣａ＋１の両隣に位置するメモリセルＭＣａ＋２，ＭＣａのワード線ＷＬａ＋２，ＷＬａにそれぞれ書込電圧Ｖｐｇｍより小さい第２補助電圧Ｖａ２、第３補助電圧Ｖａ３が供給される。同様に、メモリセルＭＣｃ＋１の両隣に位置するメモリセルＭＣｃ，ＭＣｃ＋２のワード線ＷＬｃ，ＷＬｃ＋２にも第２補助電圧Ｖａ２、第３補助電圧Ｖａ３が供給される。
【００９３】
残りのメモリセルのうち、第１補助電圧Ｖａ１がワード線に供給されるメモリセルと第２補助電圧Ｖａ２がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、中間電圧Ｖｍが供給される。すなわち、メモリセルＭＣ０〜ＭＣａ−１の少なくとも一つのメモリセルのワード線に中間電圧Ｖｍが供給され、メモリセルＭＣｃ＋３〜ＭＣ３１の少なくとも一つのメモリセルのワード線に中間電圧Ｖｍが供給される。
【００９４】
一方、第２方式は、＜２＞に示すように、選択されたメモリセルＭＣｂ＋１に対してビット線ＢＬ側に位置するメモリセルには基準電圧Ｖｒ、第１〜第３補助電圧Ｖａ１〜Ｖａ３が供給されていない。これらのメモリセルの少なくとも一つに中間電圧Ｖｍが供給される。
【００９５】
図２７は、第８実施形態に係る書込み動作を説明するためのタイミングチャートである。これは第２方式＜２＞である。ワード線ＷＬａ＋３〜ＷＬｂ−１に供給される電圧については記載されていない。これらのワード線に供給される電圧は、書き込みに支障が生じない大きさであればよい。第８実施形態の効果は、次の第９実施形態と同様なので、第９実施形態で説明する。
【００９６】
［第９実施形態］
図２８は、第９実施形態において、各ワード線に印加する電圧を説明するためのＮＡＮＤセルの等価回路図であり、図２６と対応する。図２９は、第９実施形態に係る書込み動作を説明するためのタイミングチャートであり、図２７と対応する。第９実施形態は、第８実施形態の第２方式＜２＞を改良したものである。すなわち、選択されたメモリセルＭＣｂ＋１の両隣に位置するメモリセルのうち、ビット線ＢＬ側のメモリセルＭＣｂ＋２のワード線ＷＬｂ＋２に書込電圧Ｖｐｇｍより小さい第４補助電圧Ｖａ４を供給している。
【００９７】
第８実施形態及び第９実施形態の効果について、図２６及び図２７を用いて説明する。第２補助電圧Ｖａ２を供給するタイミングと第３補助電圧Ｖａ３のそれとを異ならせている。したがって、第４実施形態で説明したように、基準電圧Ｖｒが供給されるワード線ＷＬａ＋１の両隣に位置するワード線ＷＬａ，ＷＬａ＋２の立上げに時間差が生じる。この結果、ワード線ＷＬａ＋１に生じるカップリングノイズを分散させることができる。
【００９８】
第１〜第３補助電圧Ｖａ１〜Ｖａ３（第９実施形態では、第１〜第４補助電圧Ｖａ１〜Ｖａ４である。以下、カッコは第９実施形態と対応している。）を中間電圧Ｖｍよりも供給するタイミングを遅くしている。また、書込電圧Ｖｐｇｍ、第１〜第３補助電圧Ｖａ１〜Ｖａ３（第１〜第４補助電圧Ｖａ１〜Ｖａ４）及び中間電圧Ｖｍよりも基準電圧Ｖｒを供給するタイミングを早くしている。
【００９９】
第１補助電圧Ｖａ１（第１、第４補助電圧Ｖａ１，Ｖａ４）が供給されるワード線ＷＬｂ（ワード線ＷＬｂ，ＷＬｂ＋２）の立ち上げ完了前に書込電圧Ｖｐｇｍが供給されるワード線ＷＬｂ＋１の立ち上げを開始している。これにより、第４実施形態の（ｂ）で説明したように、補助電圧Ｖａ１（補助電圧Ｖａ１，Ｖａ４）が供給されるワード線ＷＬｂ（ワード線ＷＬｂ，ＷＬｂ＋２）の電位上昇を抑制できる。なお、第１、第２補助電圧Ｖａ１，Ｖａ２（第１、第２、第４補助電圧Ｖａ１，Ｖａ２，Ｖａ４）が供給されるワード線ＷＬｂ，ＷＬａ＋２（ワード線ＷＬｂ，ＷＬａ＋２，ＷＬｂ＋２）と書込電圧Ｖｐｇｍが供給されるワード線ＷＬｂ＋１とを同時に供給開始しても、同様の効果が得られる。
【０１００】
例えば、第１補助電圧Ｖａ１等は、次の値にすることができる。第２補助電圧Ｖａ２は、電源電圧又は接地電圧である。第１〜第３補助電圧Ｖａ１〜Ｖａ３（第１〜第４補助電圧Ｖａ１〜Ｖａ４）は、書込電圧Ｖｐｇｍより小さくかつ電源電圧より大きい。第１，第３補助電圧Ｖａ１，Ｖａ３（第１、第３、第４補助電圧Ｖａ１，Ｖａ３，Ｖａ４）は、中間電圧Ｖｍと同じである。基準電圧Ｖｒは、接地電圧以上で第２補助電圧Ｖａ２より小さい。
【０１０１】
［各実施形態の組み合わせ］
第４〜第７実施形態は、第２，３実施形態にも適用することができるし、図３０に示すタイプにも適用できる。図３０に示すタイプでは、選択されたメモリセルから２個分だけ共通ソース線ＣＥＬＳＲＣ側及びビット線ＢＬ側にそれぞれ位置するメモリセルのワード線に基準電圧０Ｖを供給している。
【０１０２】
図３０に示すタイプの利点を説明する。“０”書込みでは、書込電圧Ｖｐｇｍが供給されるワード線ＷＬ３の両隣のワード線ＷＬ２，４の電圧が補助電圧Ｖｐａｓｓ２にされるので、メモリセルＭＣ２，４の浮遊ゲートの電位が容量結合により上昇する。この電位の上昇に伴いメモリセルＭＣ２，４の間にあるメモリセルＭＣ３の浮遊ゲートの電位も上昇する。したがって、メモリセルＭＣ３への書込みが加速されるため、ワード線ＷＬ３に供給する電圧を下げることができる。
【０１０３】
一方、“１”書込みでは、誤書き込み防止効果が高まる。詳細に説明すると、“１”書込み時、メモリセルＭＣ３のチャネル領域７の電位はＶｃｈ２に上昇させられている。しかし、メモリセルＭＣ３のチャネル領域７からのリーク電流により、このチャネル領域７の電位は下がる。電位が下がった状態で書込みを続けると誤書き込みされるので、ワード線ＷＬ３に電圧を印加する時間は、リーク電流の観点から制限される。図３０のタイプでは、メモリセルＭＣ３に加えて、両隣のメモリセルＭＣ２，４のチャネル領域７の電位がＶｃｈ２なので、リーク電流による電位降下に時間を要し、誤書き込みを生じにくくすることができる。
【０１０４】
［本発明の実施形態の回路ブロック］
図３１は、本発明の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭ３１の全体構成を示すブロック図である。ＮＡＮＤ型３１を構成する各ブロックについて説明する。メモリセルアレイ２３は、図３のＮＡＮＤセル１がマトリクス配置された構造を有する。ロウデコーダ３５は、メモリセルアレイ２３に配置されたワード線や選択ゲート線の選択制御をする。ワード線制御回路３７は、ワード線および選択ゲート線の電圧やタイミングなどを制御する。ワード線制御回路３７については、後で詳細に説明する。
【０１０５】
ビット線制御回路３９は、データ読出し、書込みパルス印加、再書込み、書込みベリファイ読出し及び消去ベリファイ読出しをするために、メモリセルアレイ２３のビット線を制御する。ビット線制御回路３９は、センスアンプ兼データラッチ回路の役割を持つセンスラッチ回路を含む。ビット線制御回路３９は、主にＣＭＯＳフリップフロップから成り、データ書込みのためのデータのラッチやビット線の電位を読むためのセンス動作、また書込みベリファイ時のセンス動作、さらに再書込みデータのラッチを行う。ビット線制御回路３９は、データ入出力バッファ４１を介してデータＩ／Ｏが入出力される共にカラムデコーダ４３からの信号が入力する。
【０１０６】
アドレスバッファ４５を介してカラムデコーダ４３、ロウデコーダ３５には、それぞれアドレス信号ＡＤＲが入力される。基板電位制御回路４７は、メモリセルアレイ２３が形成されるｐ型基板(または、ｐ型ウェル)の電位を制御する。電源回路４９は、ワード線制御回路３７や基板電位制御回路４７などにＶＣＣや接地電圧を供給する。
【０１０７】
ワード線制御回路３７を構成する各ブロックについて詳細に説明する。書込電圧発生回路５１、中間電圧発生回路５３、補助電圧発生回路５４、読出し用電圧発生回路５５は、電源回路４９からのＶＣＣを基にして、それぞれ書込電圧（Ｖｐｇｍ）、中間電圧（Ｖｐａｓｓ１）、補助電圧（Ｖｐａｓｓ２）、読出し用電圧を発生させる。ワード線電圧制御回路５７は、これらの電圧を基にして、ワード線や選択ゲート線に供給する電圧（Ｖｐｇｍ、Ｖｐａｓｓ１、Ｖｐａｓｓ２、ＶＣＣ、接地電圧など）を生成する。書込みタイミング制御回路５９は、ワード線電圧制御回路５７から出力される電圧のタイミングを制御する。
【０１０８】
［電子カードおよび電子装置への適用］
次に、本発明の実施形態に係る電子カードおよびその電子カードを用いた電子装置について説明する。図３２は、本発明の実施形態に係る電子カードおよび電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１１９である。メモリカード１１９は、本発明の実施形態で説明した不揮発性半導体記憶装置が集積化され封止されたＩＣパッケージＰＫ１を有する。
【０１０９】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１１９は、カードスロット１０２に取り外し可能に装着される。メモリカード１１９は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
【０１１０】
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【０１１１】
図３３は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【０１１２】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【０１１３】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【０１１４】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１１９に記録される。
【０１１５】
記録した画像を再生する場合、メモリカード１１９に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【０１１６】
なお、この構成では、回路基板１００上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
【０１１７】
但しカードスロット１０２については、回路基板１００上に実装される必要はなく、コネクタケーブル等により回路基板１００に接続されるようにしてもよい。
【０１１８】
回路基板１００上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【０１１９】
以上のように本発明の実施形態に係る電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図３４Ａ−３４Ｊに示すような他の各種電子機器に適用することができる。即ち、図３４Ａに示すビデオカメラ、図３４Ｂに示すテレビジョン、図３４Ｃに示すオーディオ機器、図３４Ｄに示すゲーム機器、図３４Ｅに示す電子楽器、図３４Ｆに示す携帯電話、図３４Ｇに示すパーソナルコンピュータ、図３４Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図３４Ｉに示すヴォイスレコーダ、図３４Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【図面の簡単な説明】
【０１２０】
【図１】第１実施形態に係るＮＡＮＤ型ＥＥＰＲＯＭに備えられるＮＡＮＤセルの断面の模式図である。
【図２】図１のII(a)-II(b)断面の模式図である。
【図３】図１のＮＡＮＤセルの等価回路図である。
【図４】第１実施形態に係るメモリセルアレイの一部の等価回路図である。
【図５】ＮＡＮＤセルの書込み動作の一般的な例において、“０”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図６】図５の“０”書込みがされるメモリセルの模式図である。
【図７】ＮＡＮＤセルの書込み動作の一般的な例において、“１”書込みがされるメモリセルを含むＮＡＮＤセルの等価回路図である。
【図８】図７の“１”書込みがされるメモリセルの模式図である。
【図９】改良例１において“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１０】改良例１において“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１１】改良例１の書込み動作を説明するためのタイミングチャートである。
【図１２】改良例２において“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１３】改良例２において“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１４】改良例２の書込み動作を説明するためのタイミングチャートである。
【図１５】第１実施形態において、“０”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１６】第１実施形態において、“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図１７】第１実施形態の動作例のうち書込み動作を説明するためのタイミングチャートである。
【図１８】第１実施形態における隣接するメモリセルの模式図である。
【図１９】第２実施形態において、“０”や“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図２０】第２実施形態の動作例のうち書込み動作を説明するためのタイミングチャートである。
【図２１】第３実施形態において、“０”や“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図２２】第４実施形態の動作例のうち書込み動作を説明するためのタイミングチャートである。
【図２３】第５実施形態に係る書込み動作を説明するためのタイミングチャートである。
【図２４】第６実施形態に係る書込み動作を説明するためのタイミングチャートである。
【図２５】第７実施形態に係る書込み動作を説明するためのタイミングチャートである。
【図２６】第８実施形態において、各ワード線に印加する電圧を説明するためのＮＡＮＤセルの等価回路図である。
【図２７】第８実施形態に係る書込み動作を説明するためのタイミングチャートである。
【図２８】第９実施形態において、各ワード線に印加する電圧を説明するためのＮＡＮＤセルの等価回路図である。
【図２９】第９実施形態に係る書込み動作を説明するためのタイミングチャートである。
【図３０】本実施形態に適用可能な書込み方式を示しており、“０”や“１”書込みがされるメモリセルを含むＮＡＮＤセルの模式図である。
【図３１】本発明の実施形態に係わるＮＡＮＤ型ＥＥＰＲＯＭの全体構成を示すブロック図である。
【図３２】本発明の実施形態に係る電子カードおよび電子装置の構成図である。
【図３３】本発明の実施形態に係る電子装置の第１例であるディジタルスチルカメラの基本的な構成図である。
【図３４Ａ】本発明の実施形態に係る電子装置の第２例であるビデオカメラを示す図である。
【図３４Ｂ】本発明の実施形態に係る電子装置の第３例であるテレビジョンを示す図である。
【図３４Ｃ】本発明の実施形態に係る電子装置の第４例であるオーディオ機器を示す図である。
【図３４Ｄ】本発明の実施形態に係る電子装置の第５例であるゲーム機器を示す図である。
【図３４Ｅ】本発明の実施形態に係る電子装置の第６例である電子楽器を示す図である。
【図３４Ｆ】本発明の実施形態に係る電子装置の第７例である携帯電話を示す図である。
【図３４Ｇ】本発明の実施形態に係る電子装置の第８例であるパーソナルコンピュータを示す図である。
【図３４Ｈ】本発明の実施形態に係る電子装置の第９例であるパーソナルディジタルアシスタント（ＰＤＡ）を示す図である。
【図３４Ｉ】本発明の実施形態に係る電子装置の第１０例であるヴォイスレコーダを示す図である。
【図３４Ｊ】本発明の実施形態に係る電子装置の第１１例であるＰＣカードを示す図である。
【符号の説明】
【０１２１】
１・・・ＮＡＮＤセル、３・・・半導体基板、５・・・不純物領域、７・・・チャネル領域、９・・・素子分離絶縁膜、１１・・・ゲート絶縁膜、１３・・・浮遊ゲート、１５・・・絶縁膜、１６・・・制御ゲート、１７・・・導電膜、１９・・・層間絶縁膜、２１・・・不純物領域、２３・・・メモリセルアレイ、３１・・・ＮＡＮＤ型ＥＥＰＲＯＭ、ＷＬ０〜６３・・・ワード線、ＭＣ０〜６３・・・メモリセル、ＢＬ・・・ビット線、ＳＧ１，２・・・選択ゲート線、ＣＥＬＳＲＣ・・・共通ソース線、ＢＫ・・・ブロック、ＣＧ・・・制御ゲート
【図１】
2005108404.tif 000003
【図２】
2005108404.tif 000004
【図３】
2005108404.tif 000005
【図４】
2005108404.tif 000006
【図５】
2005108404.tif 000007
【図６】
2005108404.tif 000008
【図７】
2005108404.tif 000009
【図８】
2005108404.tif 000010
【図９】
2005108404.tif 000011
【図１０】
2005108404.tif 000012
【図１１】
2005108404.tif 000013
【図１２】
2005108404.tif 000014
【図１３】
2005108404.tif 000015
【図１４】
2005108404.tif 000016
【図１５】
2005108404.tif 000017
【図１６】
2005108404.tif 000018
【図１７】
2005108404.tif 000019
【図１８】
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【図１９】
2005108404.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
2005108404.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４Ａ】
2005108404.tif 000036
【図３４Ｂ】
2005108404.tif 000037
【図３４Ｃ】
2005108404.tif 000038
【図３４Ｄ】
2005108404.tif 000039
【図３４Ｅ】
2005108404.tif 000040
【図３４Ｆ】
2005108404.tif 000041
【図３４Ｇ】
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【図３４Ｈ】
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【図３４Ｉ】
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【図３４Ｊ】
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【手続補正書】
【提出日】平成17年2月15日(2005.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは３以上の整数）分だけ前記共通ソース線側及び前記ビット線側にそれぞれ位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給する、
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記基準電圧がワード線に供給される前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
残りのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記補助電圧を供給するタイミングと前記中間電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルと前記Ｎ個分の位置にあるメモリセルとの間に位置するＮ−１個のメモリセルの各ワード線に、前記書込電圧より小さい補助電圧を供給し、
前記選択されたメモリセルのワード線の隣に位置するワード線のうち前記ビット線側のワード線であるビット線側隣接ワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、  
残りのメモリセルのワード線に前記中間電圧を供給し、
前記補助電圧を供給するタイミング及び前記ビット線側隣接ワード線に前記中間電圧を供給するタイミングは、前記残りのメモリセルのワード線に前記中間電圧を供給するタイミングと異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項５】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側及び前記ビット線側に位置するメモリセルのうち少なくとも前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記基準電圧がワード線に供給される側のメモリセルのワード線に前記書込電圧より小さい第１補助電圧を供給し、  
前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第２、第３補助電圧を供給し、
残りのメモリセルのうち、前記第１補助電圧がワード線に供給されるメモリセルと前記第２補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、    
前記第２補助電圧を供給するタイミングと前記第３補助電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【請求項６】
電気的にデータの書き換えが可能なメモリセルが複数個直列接続されたＮＡＮＤセルと、
前記メモリセルの制御ゲートと接続されたワード線と、
前記ＮＡＮＤセルの一端と接続可能な共通ソース線と、
前記ＮＡＮＤセルの他端と接続可能なビット線と、
ワード線制御回路と、
を備え、
前記ワード線制御回路は、
選択されたメモリセルのワード線に、このメモリセルにデータを書込むための書込電圧を供給し、
前記選択されたメモリセルからＮ個（Ｎは２以上の整数）分だけ前記共通ソース線側に位置するメモリセルのワード線に、このメモリセルをカットオフするための基準電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記共通ソース線側のメモリセルのワード線に前記書込電圧より小さい第１補助電圧を供給し、  
前記基準電圧がワード線に供給されるメモリセルの両隣に位置するメモリセルのワード線にそれぞれ前記書込電圧より小さい第２、第３補助電圧を供給し、
前記選択されたメモリセルの両隣に位置するメモリセルのうち、前記ビット線側のメモリセルのワード線に前記書込電圧より小さい第４補助電圧を供給し、
残りのメモリセルのうち、前記第１補助電圧がワード線に供給されるメモリセルと前記第２補助電圧がワード線に供給されるメモリセルとの間に位置するメモリセル以外の少なくとも一つのメモリセルのワード線に、前記書込電圧と前記基準電圧との間の中間電圧を供給し、
前記第２補助電圧を供給するタイミングと前記第３補助電圧のそれとを異ならせる、
ことを特徴とする不揮発性半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明は、誤書き込みの防止を図ることができる不揮発性半導体記憶装置を提供することを目的とする。