(57)【要約】【課題】  必要なパッド数を低減しつつ，３つ以上の導体部材間の容量（寄生容量）を分離して測定しうる容量測定回路を備えた半導体装置を提供する。【解決手段】  容量測定回路には、ＰＭＩＳＦＥＴ１，２，３と、ＮＭＩＳＦＥＴ４〜９とが配置されている。配線Ｗ１，Ｗ２，ｗ３は、それぞれＰＭＩＳＦＥＴ１，２，３を介し、充電用電圧供給部を経て、電源パッドＰＳＴに接続されるとともに、それぞれＮＭＩＳＦＥＴ７，８，９を介し、電流取り出し部を経て、電流モニター用パッド４１に接続されている。そして、電流モニター用パッド４１に電流計４５のプローブを接触させて電流Ｉを測定することができる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体チップ内に、第１の導体部材と、上記第１の導体部材との間で絶縁層を挟んで設けられた第２の導体部材と、上記第１，第２の導体部材との間でそれぞれ絶縁層を挟んで設けられた第３の導体部材と、容量測定回路とを有する半導体装置であって、
上記容量測定回路は、
上記第１の導体部材に第１の充電用スイッチングトランジスタを介して接続され、上記第１の導体部材を充電させるための充電用電圧供給部と、
上記第２，第３の導体部材に第１，第２の電流測定用スイッチングトランジスタを介してそれぞれ接続され、上記第２，第３の導体部材から流れる電流を取り出すための電流取り出し部と、
上記各スイッチングトランジスタのオン・オフを制御するための制御回路とを備えるとともに、
上記第２の導体部材は、上記制御回路によってオン・オフを制御される第２の充電用スイッチングトランジスタを介して上記充電用電圧供給部に接続されている，半導体装置。
【請求項２】
請求項１記載の半導体装置において、
上記第３の導体部材は、第３の充電用スイッチングトランジスタを介して上記充電用電圧供給部に接続され、
上記第１の導体部材は、第３の電流測定用スイッチングトランジスタを介して上記電流取り出し部に接続されている，半導体装置。
【請求項３】
請求項２記載の半導体装置において、
上記第１〜第３の導体部材と上記電流取り出し部との間には、上記各電流測定用スイッチングトランジスタと直列に配置され、上記各電流測定用スイッチングトランジスタよりも高いしきい値電圧を有するオフリーク低減用スイッチングトランジスタがそれぞれ配置されている，半導体装置。
【請求項４】
請求項３記載の半導体装置において、
上記各オフリーク低減用スイッチングトランジスタは、それに直列に接続された電流測定用スイッチングトランジスタと共通のゲートバイアスによってオン・オフを制御される，半導体装置。
【請求項５】
請求項２記載の半導体装置において、
放電部をさらに備え、
上記第１〜第３の導体部材は、それぞれ第１〜第３の放電用スイッチングトランジスタを介して上記放電部に接続されている，半導体装置。
【請求項６】
請求項５記載の半導体装置において、
上記第１の充電用スイッチングトランジスタ及び第１の放電用スイッチングトランジスタは、ドレイン同士が接続されたＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴであり、かつ、この共通のドレインが上記第１の導体部材に接続されており、
上記第２の充電用スイッチングトランジスタ及び第２の放電用スイッチングトランジスタは、ドレイン同士が接続されたＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴであり、かつ、この共通のドレインが上記第２の導体部材に接続されており、
上記第３の充電用スイッチングトランジスタ及び第３の放電用スイッチングトランジスタは、ドレイン同士が接続されたＰＭＩＳＦＥＴ及びＮＭＩＳＦＥＴであり、かつ、この共通のドレインが上記第３の導体部材に接続されている，半導体装置。
【請求項７】
請求項６記載の半導体装置において、
上記制御回路は、上記第１〜第３の導体部材のうちいずれか２つの導体部材間の容量を測定するモードにおいては、上記第１〜第３の放電用スイッチングトランジスタのうち電流を測定しない導体部材につながる放電用スイッチングトランジスタをオンに維持する，半導体装置。
【請求項８】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記第１〜第３の導体部材は、いずれも配線である，半導体装置。
【請求項９】
請求項１〜７のうちいずれか１つに記載の半導体装置において、
上記第１〜第３の導体部材は、ＭＩＳＦＥＴのソース・ドレイン領域，基板領域及びゲート電極である，半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
上記ＭＩＳＦＥＴは、ＮＭＩＳＦＥＴであり、
上記基板領域は、トリプルウェルの最上のＰウェルである，半導体装置。
【請求項１１】
請求項１〜１０のうちいずれか１つに記載の半導体装置において、
上記３つの導体部材に加えて、第４の導体部材を備え、
上記容量測定回路において、上記第４の導体部材は、第４の充電用スイッチングトランジスタを介して上記充電用電圧供給部に接続され、かつ、第４の電流測定用スイッチングトランジスタを介して上記電流電流モニター用パッドに接続されている，半導体装置。
【請求項１２】
請求項１〜１１のうちいずれか１つに記載の半導体装置において、
上記充電用電圧供給部は、上記制御回路に供給される電源電圧よりも低い電源電圧によって動作する，半導体装置。
【請求項１３】
請求項１〜１２のうちいずれか１つに記載の半導体装置において、
上記容量測定回路は、外部クロック信号よりも周波数の高いクロック信号を生成するための発振器を備えており、
上記制御回路は、上記発振器から出力されるクロック信号に基づいて動作する，半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
上記容量測定回路は、上記発振器から出力されるクロック信号を分周するための分周器を備えている，半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置における容量成分分離測定方法及びその機能を有するＴＥＧパターンに関するものである。
【背景技術】
【０００２】
高性能のＬＳＩの設計開発においては、ＬＳＩ内に配置される半導体素子の特性を高精度で抽出（測定）することが重要であり、その抽出手法（測定手法）及びＴＥＧ（Test Element Group）の最適設計が必要である。
【０００３】
近年、半導体素子の微細化に伴い、クロストークによるノイズ，ミラー容量による遅延劣化の影響が顕在化しているため、半導体装置の特性の中でも、個々の配線や半導体層などの導体部材の容量成分を高精度で抽出することが要求されている。
【０００４】
そこで、従来より、特許文献１に開示されるような寄生容量の抽出手法が知られている。この手法の目的は、配線間容量Ｃ12とＣ13とを分離して測定することにある。
【０００５】
図７は、特許文献１に開示されている寄生容量の測定のための容量測定回路の構成を示す回路図である。
【０００６】
同図に示すように、ＰＭＩＳＦＥＴ１０１（P-type Metal Insulator Semiconductor Field Effect Transistor）とＮＭＩＳＦＥＴ１０２（N-type Metal Insulator Semiconductor Field Effect Transistor）とが直列に接続されており、ＰＭＩＳＦＥＴ１０１及びＮＭＩＳＦＥＴ１０２の各ドレインと、配線Ｗ１とはノードＮ１によって接続されている。ＰＭＩＳＦＥＴ１０１のソースは電源電圧Ｖddを供給する電源パッドＰＳＴに接続され、ＮＭＩＳＦＥＴ１０２のソースは接地パッドＧＮＤ（電圧Ｖss）に接続されている。ＰＭＩＳＦＥＴ１０１のゲートは充電用パッド１１１に接続され、ＮＭＩＳＦＥＴ１０２のゲートは放電用パッド１１２に接続されている。また、配線Ｗ１よりも上層に配置され平面図でみると配線Ｗ１に交差する配線Ｗ２と、配線Ｗ１にほぼ平行に延びるとともに、平面図でみると配線Ｗ２と交差する配線Ｗ３とが設けられている。配線Ｗ２は、ノードＮ２及びＮＭＩＳＦＥＴ１０３を介して第１電流測定用パッド１１３に接続され、配線Ｗ３は、ノードＮ３及びＮＭＩＳＦＥＴ１０４を介して第２電流測定用パッド１１４に接続されている。ＮＭＩＳＦＥＴ１０３，１０４の各ゲートは、電流モニター用パッド１１５に接続されている。そして、第１，第２電流測定用パッド１１３，１１４に電流計１２１，１２２のプローブを接触させて、電流Ｉ1 ，Ｉ2 を測定し得るように構成されている。電流計１２１，１２２のプローブが電流測定用パッド１１３，１１４に接触されたときには、ＮＭＩＳＦＥＴ１０３，１０４のソースが０Ｖに固定される。
【０００７】
また、配線Ｗ２はＮＭＩＳＦＥＴ１０５を介して接地パッドＧＮＤに接続され、配線Ｗ３はＮＭＩＳＦＥＴ１０６を介して接地パッドＧＮＤに接続されている。
【０００８】
ここで、配線Ｗ１と配線Ｗ２との間の容量をＣ12とし、配線Ｗ１と配線Ｗ３との間の容量をＣ13とし、配線Ｗ２と配線Ｗ３との間の容量をＣ23とする。ただし、容量Ｃ12とは、配線Ｗ１に電圧を印加したときに配線Ｗ２に誘起される電荷を印加した電圧で割った値である。容量Ｃ13とは、配線Ｗ１に電圧を印加したときに配線Ｗ３に誘起される電荷を印加した電圧で割った値である。
【０００９】
図８は、図７に示す容量測定回路の動作を示すタイミング図である。従来の容量測定回路回路動作について、図８を参照しながら説明する。
【００１０】
まず、電源電圧Ｖddは電圧Ｖccに固定され、接地電圧ＶssはＯＶに固定されている。そして、充電用電圧Ｖ111 と放電用電圧Ｖ112 とは、どのタイミングにおいても、ＰＭＩＳＦＥＴ１０１又はＮＭＩＳＦＥＴ１０２双方がオン状態にあることはないように、電圧Ｖcc又は電圧Ｖssに切り換えられる。ただし、ＰＭＩＳＦＥＴ１０１，ＮＭＩＳＦＥＴ１０２の双方がオフ状態になるタイミングは存在する。したがって、ＰＭＩＳＦＥＴ１０１及びＮＭＩＳＦＥＴ１０２の双方を貫通する電流は生じない。
【００１１】
そして、タイミングｔ０〜ｔ１の間は、放電用電圧Ｖ112 が電圧Ｖccになって、ＮＭＩＳＦＥＴ１０２，１０５，１０６がオン状態にあるので、ノードＮ１，Ｎ２，Ｎ３の電位が接地電圧Ｖssに固定される。
【００１２】
タイミングｔ１〜ｔ２の間には、全てのＭＩＳＦＥＴ１０１，１０２，１０３，１０４，１０５，１０６がオフ状態になる。
【００１３】
タイミングｔ２〜ｔ３の間には、ＰＭＩＳＦＥＴ１０１及びＮＭＩＳＦＥＴ１０２はオフ状態になっており、ＮＭＩＳＦＥＴ１０３，１０４がオン状態にあるので、電流のモニタリングが可能な状態である。
【００１４】
タイミングｔ３〜ｔ４の間は、ＰＭＩＳＦＥＴ１０１がオン状態であるので、配線Ｗ１から配線Ｗ２，Ｗ３に電荷が誘起される。そこで、電流計１２１，１２２を用いて電流をモニタすることにより、容量Ｃ12，Ｃ13，Ｃ23を測定することができる。このタイミングｔ３からｔ４までの時間は、配線Ｗ１に電荷が誘起されて、電流計１２１，１２２によって電流をモニタするのに充分な時間に設定されている。
【００１５】
タイミングｔ４〜ｔ５の間には、ＰＭＩＳＦＥＴ１０１がオフ状態になる。
【００１６】
タイミングｔ５〜ｔ６の間には、全てのＭＩＳＦＥＴがオフ状態になり、電流のモニタリングが不可能な状態になる。
【００１７】
タイミングｔ６〜ｔ７の間は、タイミングｔ０〜ｔ１の間と同じ動作を行ない、以下、上述のタイミングｔ１〜ｔ７の動作を周期的に繰り返す。
【００１８】
ここで、この回路を利用して、測定装置で観測するのは、電流計１２１，１２２によってそれぞれ検出される電流Ｉ1 ，Ｉ2 の時間平均値である。ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ０からｔ７までの時間）とすると、下記式（１），（２）
Ｉ1 ＝Ｃ12・Ｖcc・ｆ                                （１）
Ｉ2 ＝Ｃ13・Ｖcc・ｆ                                （２）
が成立する。
【００１９】
そして、式（１），（２）を用いると、測定容量値Ｃ12，Ｃ13は下記式（３），（４）
Ｃ12＝Ｉ1 ／（Ｖcc・ｆ）                            （３）
Ｃ13＝Ｉ2 ／（Ｖcc・ｆ）                            （４）
から求められる。
【００２０】
この従来手法の特徴は、トランジスタの寄生容量をキャンセルする必要がなく、所望の容量Ｃ12，Ｃ13を直接測定することができる点である。
【特許文献１】ＵＳＰ６，３００，７６５Ｂ１
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、従来手法においては、
（１）図７に示す，配線Ｗ２と配線Ｗ３との間の容量値Ｃ23を、図７に示す回路パターンを用いて測定することができない
（２）図７に示す回路パターンを用いても、配線Ｗ２に電圧を印加したときに配線Ｗ１に誘起される電荷や、配線Ｗ３に電圧を印加したときに配線Ｗ１に誘起される電荷を測定することができない
（３） 測定可能な項目の割にはパッド数が多く、一般にパッド面積は１００μｍ×１００μｍ程度であるために半導体装置の占有面積の増大を招く
という欠点がある。
【００２２】
また、欠点（２）に関する事項として、ＭＩＳ容量におけるＣgd（＝ｄＱｇ／ｄＶｄ，Ｑｇ：ゲート電荷，Ｖｄ：ドレイン電圧）と、Ｃdg（＝ｄＱｄ／ｄＶｇ，Ｑｄ：ドレイン電荷，Ｖｇ：ゲート電圧）の相違を測定することができないという不具合がある。
【００２３】
本発明の目的は、容量成分を分離して測定可能な容量測定回路を備えた半導体装置の提供を図ることにある。
【課題を解決するための手段】
【００２４】
本発明の半導体装置は、第１〜第３の導体部材がある場合に、第１の導体部材と第２の導体部材とを共通の充電用電圧供給部にスイッチングトランジスタを介して接続し、第２，第３の導体部材を電流取り出し部にスイッチングトランジスタを介して接続してなる容量測定回路を備えている。
【００２５】
これにより、第１の導体部材−第２の導体部材間の寄生容量，第１の導体部材−第３の導体部材間の寄生容量だけでなく、第２の導体部材−第３の導体部材間の寄生容量をも測定し得る。また、容量測定回路に対応する半導体チップ上のパッド数は、充電電圧供給部と電流取り出し部とにそれぞれつながる２つのパッドで済むので、半導体装置全体のパッド数を低減することができる。
【００２６】
また、全ての導体部材を充電可能かつ放電可能にすることにより、たとえば第２の導体部材に充電したときに生じる第２の導体部材−第１の導体部材間の寄生容量や、第３の導体部材に充電したときに生じる第３の導体部材−第１の導体部材間の寄生容量などを測定することもできる。
【００２７】
放電部を設けて、２つの導体部材間の寄生容量を測定している間は、寄生容量の測定が行われない導体部材を放電しておくことが好ましい。
【００２８】
第１〜第３の導体部材は、いずれも配線であってもよいし、ＭＩＳＦＥＴのソース・ドレイン領域，基板領域及びゲート電極であってもよい。後者の場合には、トリプルウェル構造を有していることにより、容量測定時のノイズの影響を低減することができる。
【００２９】
充電用電圧供給部を、制御回路に供給される電源電圧よりも低い電源電圧によって動作させることにより、アナログ量である容量の測定において問題となる基板ノイズの影響を抑制することができる。
【００３０】
外部クロック信号よりも周波数の高いクロック信号を生成するための発振器を設けることにより、制御回路での波形生成を行わせることが可能になり、分周器を設けることにより外部での周波数モニタが簡単になる。
【発明の効果】
【００３１】
本発明の半導体装置によれば、必要なパッド数を低減しつつ，３つ以上の導体部材間の容量（寄生容量）を分離して測定することができる。
【発明を実施するための最良の形態】
【００３２】
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置（ＬＳＩ）に配置されている容量測定回路の構成を示す回路図である。本実施形態の半導体装置中の容量測定回路は、被容量測定部である３つの導体部材同士の間の各容量（寄生容量）を測定するように構成されている。
【００３３】
そして、図１に示すように、本実施形態の半導体装置中の被容量測定部には、各々絶縁膜を挟んで相対向する３つの導体部材が設けられている。３つの導体部材は、配線Ｗ１（第１の導体部材）と、配線１よりも上層に配置され、平面図でみると配線Ｗ１に交差する配線Ｗ２（第２又は第３の導体部材）と、配線Ｗ１にほぼ平行に延びるとともに、平面図でみると配線Ｗ２と交差する配線Ｗ３（第３又は第２の導体部材）とである。配線Ｗ１と配線Ｗ２との間の容量をＣ12，Ｃ21とし、配線Ｗ１と配線Ｗ３との間の容量をＣ13，Ｃ31とし、配線Ｗ２と配線Ｗ３との間の容量をＣ23，Ｃ32とする。ただし、容量Ｃ12とは、配線Ｗ１に電圧を印加したときに配線Ｗ２に誘起される電荷を印加した電圧で割った値である。容量Ｃ21とは、配線Ｗ２に電圧を印加したときに配線Ｗ１に誘起される電荷を印加した電圧で割った値である。容量Ｃ13とは、配線Ｗ１に電圧を印加したときに配線Ｗ３に誘起される電荷を印加した電圧で割った値である。容量Ｃ31とは、配線Ｗ３に電圧を印加したときに配線Ｗ１に誘起される電荷を印加した電圧で割った値である。容量Ｃ23とは、配線Ｗ２に電圧を印加したときに配線Ｗ３に誘起される電荷を印加した電圧で割った値である。容量Ｃ32とは、配線Ｗ３に電圧を印加したときに配線Ｗ２に誘起される電荷を印加した電圧で割った値である。
【００３４】
容量測定回路には、互いに並列に配置された３つのＰＭＩＳＦＥＴ１，２，３（充電用スイッチングトランジスタ）と、各ＰＭＩＳＦＥＴ１，２，３にそれぞれ直列に接続された３つのＮＭＩＳＦＥＴ４，５，６（放電用スイッチングトランジスタ）とが配置されている。ＰＭＩＳＦＥＴ１，２，３のソースは、充電用電圧供給部を経て、電源電圧Ｖddを供給する電源パッドＰＳＴに共通に接続され、ＮＭＩＳＦＥＴ４，５，６のソースは、放電部を経て、接地パッドＧＮＤ（電圧Ｖss）に共通に接続されている。ＰＭＩＳＦＥＴ１及びＮＭＩＳＦＥＴ４のドレインと、配線Ｗ１とはノードＮ１によって互いに接続されている。ＰＭＩＳＦＥＴ２及びＮＭＩＳＦＥＴ５のドレインと、配線Ｗ２とはノードＮ２によって互いに接続されている。ＰＭＩＳＦＥＴ３及びＮＭＩＳＦＥＴ６のドレインと、配線Ｗ３とはノードＮ３によって互いに接続されている。
【００３５】
つまり、配線Ｗ１はＰＭＩＳＦＥＴ１を介して充電用電圧供給部及び電源パッドＰＳＴに接続され、配線Ｗ２はＰＭＩＳＦＥＴ２を介して充電用電圧供給部及び電源パッドＰＳＴに接続され、配線Ｗ３はＰＭＩＳＦＥＴ３を介して充電用電圧供給部及び電源パッドＰＳＴに接続されている。
【００３６】
なお、図１には示されていないが、電源パッドＰＳＴは、各ＰＭＩＳＦＥＴ１，２，３の各活性領域（基板領域）にも接続され、接地パッドＧＮＤは、各ＮＭＩＳＦＥＴ４，５，６，７，８，９の活性領域（基板領域）にも接続されて、それぞれ基板に電位を与えるようになっている。
【００３７】
また、配線Ｗ１は、ノードＮ１及びＮＭＩＳＦＥＴ７（第３の電流測定用スイッチングトランジスタ）を介し、電流取り出し部を経て、電流モニター用パッド４１に接続されている。配線Ｗ２は、ノードＮ２及びＮＭＩＳＦＥＴ８（第１又は第２の電流測定用スイッチングトランジスタ）を介し、電流取り出し部を経て、電流モニター用パッド４１に接続されている。配線Ｗ３は、ノードＮ３及びＮＭＩＳＦＥＴ９（第２又は第１の電流測定用スイッチングトランジスタ）を介し、電流取り出し部を経て、電流モニター用パッド４１に接続されている。すなわち、各配線Ｗ１，Ｗ２，Ｗ３は、いずれも共通の電流取り出し部を経て、電流モニター用パッド４１に接続され、電流モニター用パッド４１に電流計４５のプローブを接触させて電流Ｉを測定することが可能に構成されている。なお、電流計４５の出口側は接地（０Ｖ）に固定される。
【００３８】
電源パッドＰＳＴ（電圧Ｖdd）と接地パッドＧＮＤ（電圧Ｖss）との間には、制御回路３１と、外部クロック信号よりも高周波のクロック信号を生成する発振器３２と、分周器３３とが互いに並列に接続されている。制御回路３１は、発振器３２で生成された高周波のクロック信号Ｃlkに同期して動作するとともに、制御信号入力パッド４２から入力される制御信号Ｓctに応じて、各ＭＩＳＦＥＴ１〜９の各ゲートＧ１〜Ｇ９にオン・オフ切り換え用バイアスを印加する。また、分周器３３の入力部には発振器３２から出力される高周波信号が入力され、分周器３３の出力部は周波数モニター用パッド４３に接続されている。
【００３９】
本実施形態の半導体装置によると、容量測定回路において、第１の導体部材である配線Ｗ１が充電用スイッチングトランジスタであるＰＭＩＳＦＥＴ１を介して充電用電圧供給部に接続されており、第２の導体部材である配線Ｗ２（又はＷ３）及び第３の導体部材である配線Ｗ３（又はＷ２）が、それぞれ電流測定用スイッチングトランジスタであるＮＭＩＳＦＥＴ８，９を介して電流取り出し部に接続され、かつ、第２の導体部材である配線Ｗ２（又はＷ３）が充電用スイッチングトランジスタであるＰＭＩＳＦＥＴ２（又は３）を介して充電用電圧供給部に接続されているので、配線Ｗ１−Ｗ２間の容量Ｃ12と、配線Ｗ１−Ｗ３間の容量Ｃ13とに加えて、配線Ｗ２−Ｗ３間の容量Ｃ23（又は配線Ｗ３−Ｗ２間の容量Ｃ32）を測定することが可能になった。
【００４０】
さらに、配線Ｗ２，Ｗ３が充電用スイッチングトランジスタであるＰＭＩＳＦＥＴ２，３を介して充電用電圧供給部に接続されるとともに、配線Ｗ１が電流測定用スイッチングトランジスタであるＮＭＩＳＦＥＴ７を介して電流取り出し部に接続されているので、後述するように、配線Ｗ１−Ｗ２間の容量Ｃ12，Ｃ21と、配線Ｗ１−Ｗ３間の容量Ｃ13，Ｃ31と、配線Ｗ２−Ｗ３間の容量Ｃ23，Ｃ32という３つの配線Ｗ１，Ｗ２，Ｗ３間の全ての容量成分を分離して測定することが可能になった。
【００４１】
さらに、配線Ｗ１，Ｗ２，Ｗ３が、それぞれ放電用スイッチングトランジスタであるＮＭＩＳＦＥＴ７，８，９を介して放電部を経て、接地パッドに接続されているので、２つの配線間の容量を測定するモードにおいては、容量測定に関与しない配線の電位を固定しておくことが可能になり、容量測定に関与しない配線の影響によって容量の測定精度が悪化するのを防止することができる。
【００４２】
本実施形態の容量測定回路においては、発振器３２を内蔵することにより、外部クロック信号よりも高い周波数のクロック信号を制御回路３１に印加して、制御回路３１での波形生成を行わせることが可能になり、分周器３３を内蔵することで外部での周波数モニタが簡単になるという利点がある。
【００４３】
図２は、容量測定回路を用いた容量測定時に制御回路３１から出力される各ＭＩＳＦＥＴ１〜９の各ゲートＧ１〜Ｇ９に印加されるゲートバイアスＶg1〜Ｖg9の時間変化を示すタイミング図である。同図において、Ｔ12は容量Ｃ12をモニターする期間を表し、Ｔ13は容量Ｃ13をモニターする期間を表し、Ｔ21は容量Ｃ21をモニターする期間を表し、Ｔ23は容量Ｃ23をモニターする期間を表し、Ｔ31は容量Ｃ31をモニターする期間を表し、Ｔ32は容量Ｃ32をモニターする期間を表している。図２には示されていないが、電源電圧Ｖddは電圧Ｖccに固定され、接地電圧Ｖssは０Ｖに固定されている。
【００４４】
−期間Ｔ12における制御−
まず、タイミングｔ10では、ＮＭＩＳＦＥＴ４，５，６のゲートバイアスＶg4，Ｖg5，Ｖg6は全てＨレベルであるのでＮＭＩＳＦＥＴ４，５，６はオン状態である。ＰＭＩＳＦＥＴ１，２，３のゲートバイアスＶg1，Ｖg2，Ｖg3がＨレベルであるのでＰＭＩＳＦＥＴ１，２，３はオフ状態である。ＮＭＩＳＦＥＴ７，８，９のゲートバイアスＶg7，Ｖg8，Ｖg9がＬレベルであるのでＮＭＩＳＦＥＴ７，８，９はオフ状態である。このときには、ＮＭＩＳＦＥＴ４，５，６がオン状態で、ＰＭＩＳＦＥＴ１，２，３がオフ状態であるので、ノードＮ１，Ｎ２，Ｎ３に電荷は全て接地に引き抜かれる。
【００４５】
タイミングｔ11で、ＮＭＩＳＦＥＴ４，５のゲートバイアスＶg4，Ｖg5がＬレベルに変化して、ＮＭＩＳＦＥＴ４，５がオフ状態になるので、ノードＮ１，Ｎ２が接地パッドＧＮＤと遮断される。
【００４６】
次に、タイミングｔ12で、ＮＭＩＳＦＥＴ８のゲートバイアスＶg8がＨレベルに変化して、ＮＭＩＳＦＥＴ８がオン状態になるので、配線Ｗ２はノードＮ２を介して電流モニター用パッド４１と導通状態になる。
【００４７】
次に、タイミングｔ13で、ＰＭＩＳＦＥＴ１のゲートバイアスＶg1がＬレベルに変化して、ＰＭＩＳＦＥＴ１がオン状態になるので、配線Ｗ１はノードＮ１を介して電源パッドＰＳＴと導通状態になり、配線Ｗ１が充電される。
【００４８】
よって、タイミングｔ13〜ｔ14の期間に、電流モニター用パッド４１に電流計４５のプローブを接触させて、電流Ｉを測定することにより、配線Ｗ１に電圧Ｖccを印加したときに、配線Ｗ２に誘起される電荷に相当する電流Ｉから、ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ10からｔ17までの時間）とすると、下記式（４）
Ｃ12＝Ｉ／（Ｖcc・ｆ）                                （４）
に基づいて、配線Ｗ１とＷ２との間の容量値Ｃ12を測定することができる。
【００４９】
なお、その後は、タイミングｔ14，ｔ15，t16，ｔ17で、それぞれタイミングｔ13，ｔ12，ｔ11，ｔ10と逆の動作を行うように、ゲートバイアスを変化させ、最終的に、タイミングｔ17ではタイミングt10と同じ制御状態に戻す。
【００５０】
期間Ｔ12の間、ＰＭＩＳＦＥＴ１と、ＮＭＩＳＦＥＴ４又はＮＭＩＳＦＥＴ７とが同時にオン状態になることはないので、電流モニター用パッド４１や接地パッドＧＮＤに電源パッドＰＳＴからの貫通電流が流れることはない。また、期間Ｔ12の間、ＰＭＩＳＦＥＴ２，３は、常にオフ状態であるので、配線Ｗ２，Ｗ３が電圧Ｖccによって充電されることはない。さらに、期間Ｔ12の間、ＮＭＩＳＦＥＴ７，９は常にオフ状態であるので、ノードＮ１，Ｎ３が電流モニター用パッド４１と導通状態になることはなく、配線Ｗ１，Ｗ３からの電流が観測されることはない。また、期間Ｔ12の間、ＮＭＩＳＦＥＴ６のゲートバイアスＶg6が常にＨレベルであることから、ＮＭＩＳＦＥＴ６は常にオン状態であり、ノードＮ３の電位は０Ｖに固定されるので、配線Ｗ３に関係する容量は観測されない。
【００５１】
−期間Ｔ13における制御−
まず、タイミングｔ20では、各ＭＩＳＦＥＴ１〜９のゲートバイアスＶg1〜Ｖｇ９は、期間Ｔ12におけるタイミングｔ10とそれぞれ同じ電圧レベルである。
【００５２】
タイミングｔ21で、ＮＭＩＳＦＥＴ４，６のゲートバイアスＶg4，Ｖg6がＬレベルに変化して、ＮＭＩＳＦＥＴ４，６がオフ状態になるので、ノードＮ１，Ｎ３が接地パッドＧＮＤと遮断される。
【００５３】
次に、タイミングｔ22で、ＮＭＩＳＦＥＴ９のゲートバイアスＶg9がＨレベルに変化して、ＮＭＩＳＦＥＴ９がオン状態になるので、配線Ｗ３はノードＮ３を介して電流モニター用パッド４１と導通状態になる。
【００５４】
次に、タイミングｔ23で、ＰＭＩＳＦＥＴ１のゲートバイアスＶg1がＬレベルに変化して、ＰＭＩＳＦＥＴ１がオン状態になるので、配線Ｗ１はノードＮ１を介して電源パッドＰＳＴと導通状態になり、配線Ｗ１が充電される。
【００５５】
よって、タイミングｔ23〜ｔ24の期間に、電流モニター用パッド４１に電流計４５のプローブを接触させて、電流Ｉを測定することにより、配線Ｗ１に電圧Ｖccを印加したときに、配線Ｗ３に誘起される電荷に相当する電流Ｉから、ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ20からｔ27までの時間）とすると、下記式（５）
Ｃ13＝Ｉ／（Ｖcc・ｆ）                                （５）
に基づいて、配線Ｗ１とＷ３との間の容量値Ｃ13を測定することができる。
【００５６】
なお、その後は、タイミングｔ24，ｔ25，ｔ26，ｔ27で、それぞれタイミングｔ23，ｔ22，ｔ21，ｔ20と逆の動作を行うように、ゲートバイアスを変化させ、最終的に、タイミングｔ27ではタイミングｔ20と同じ制御状態に戻す。
【００５７】
期間Ｔ13の間、ＰＭＩＳＦＥＴ１と、ＮＭＩＳＦＥＴ４又はＮＭＩＳＦＥＴ７とが同時にオン状態になることはないので、電流モニター用パッド４１や接地パッドＧＮＤに電源パッドＰＳＴからの貫通電流が流れることはない。また、期間Ｔ13の間、ＰＭＩＳＦＥＴ２，３は、常にオフ状態であるので、配線Ｗ２，Ｗ３が電圧Ｖccによって充電されることはない。さらに、期間Ｔ13の間、ＮＭＩＳＦＥＴ７，８は常にオフ状態であるので、ノードＮ１，Ｎ２が電流モニター用パッド４１と導通状態になることはなく、配線Ｗ１，Ｗ２からの電流が観測されることはない。また、期間Ｔ13の間、ＮＭＩＳＦＥＴ５のゲートバイアスＶg5が常にＨレベルであることから、ＮＭＩＳＦＥＴ５は常にオン状態であり、ノードＮ２の電位は０Ｖに固定されるので、配線Ｗ２に関係する容量は観測されない。
【００５８】
−期間Ｔ21における制御−
まず、タイミングｔ30では、各ＭＩＳＦＥＴ１〜９のゲートバイアスＶg1〜Ｖｇ９は、期間Ｔ12におけるタイミングｔ10とそれぞれ同じ電圧レベルである。
【００５９】
タイミングｔ31で、ＮＭＩＳＦＥＴ４，５のゲートバイアスＶg4，Ｖg5がＬレベルに変化して、ＮＭＩＳＦＥＴ４，５がオフ状態になるので、ノードＮ１，Ｎ２が接地パッドＧＮＤと遮断される。
【００６０】
次に、タイミングｔ32で、ＮＭＩＳＦＥＴ７のゲートバイアスＶg7がＨレベルに変化して、ＮＭＩＳＦＥＴ７がオン状態になるので、配線Ｗ１はノードＮ１を介して電流モニター用パッド４１と導通状態になる。
【００６１】
次に、タイミングｔ33で、ＰＭＩＳＦＥＴ２のゲートバイアスＶg2がＬレベルに変化して、ＰＭＩＳＦＥＴ２がオン状態になるので、配線Ｗ２はノードＮ２を介して電源パッドＰＳＴと導通状態になり、配線Ｗ２が充電される。
【００６２】
よって、タイミングｔ33〜ｔ34の期間に、電流モニター用パッド４１に電流計４５のプローブを接触させて、電流Ｉを測定することにより、配線Ｗ２に電圧Ｖccを印加したときに、配線Ｗ１に誘起される電荷に相当する電流Ｉから、ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ30からｔ37までの時間）とすると、下記式（６）
Ｃ21＝Ｉ／（Ｖcc・ｆ）                                （６）
に基づいて、配線Ｗ２とＷ１との間の容量値Ｃ21を測定することができる。
【００６３】
なお、その後は、タイミングｔ34，ｔ35，ｔ36，ｔ37で、それぞれタイミングｔ33，ｔ32，ｔ31，ｔ30と逆の動作を行うように、ゲートバイアスを変化させ、最終的に、タイミングｔ37ではタイミングｔ30と同じ制御状態に戻す。
【００６４】
期間Ｔ21の間、ＰＭＩＳＦＥＴ２と、ＮＭＩＳＦＥＴ５又はＮＭＩＳＦＥＴ８とが同時にオン状態になることはないので、電流モニター用パッド４１や接地パッドＧＮＤに電源パッドＰＳＴからの貫通電流が流れることはない。また、期間Ｔ21の間、ＰＭＩＳＦＥＴ１，３は、常にオフ状態であるので、配線Ｗ１，Ｗ３が電圧Ｖccによって充電されることはない。さらに、期間Ｔ21の間、ＮＭＩＳＦＥＴ７，９は常にオフ状態であるので、ノードＮ１，Ｎ３が電流モニター用パッド４１と導通状態になることはなく、配線Ｗ１，Ｗ３からの電流が観測されることはない。また、期間Ｔ21の間、ＮＭＩＳＦＥＴ６のゲートバイアスＶg6が常にＨレベルであることから、ＮＭＩＳＦＥＴ６は常にオン状態であり、ノードＮ３の電位は０Ｖに固定されるので、配線Ｗ３に関係する容量は観測されない。
【００６５】
−期間Ｔ23における制御−
まず、タイミングｔ40では、各ＭＩＳＦＥＴ１〜９のゲートバイアスＶg1〜Ｖｇ９は、期間Ｔ12におけるタイミングｔ10とそれぞれ同じ電圧レベルである。
【００６６】
タイミングｔ41で、ＮＭＩＳＦＥＴ５，６のゲートバイアスＶg5，Ｖg6がＬレベルに変化して、ＮＭＩＳＦＥＴ５，６がオフ状態になるので、ノードＮ２，Ｎ３が接地パッドＧＮＤと遮断される。
【００６７】
次に、タイミングｔ42で、ＮＭＩＳＦＥＴ９のゲートバイアスＶg9がＨレベルに変化して、ＮＭＩＳＦＥＴ９がオン状態になるので、配線Ｗ３はノードＮ３を介して電流モニター用パッド４１と導通状態になる。
【００６８】
次に、タイミングｔ43で、ＰＭＩＳＦＥＴ２のゲートバイアスＶg2がＬレベルに変化して、ＰＭＩＳＦＥＴ２がオン状態になるので、配線Ｗ２はノードＮ２を介して電源パッドＰＳＴと導通状態になり、配線Ｗ２が充電される。
【００６９】
よって、タイミングｔ43〜ｔ44の期間に、電流モニター用パッド４１に電流計４５のプローブを接触させて、電流Ｉを測定することにより、配線Ｗ２に電圧Ｖccを印加したときに、配線Ｗ３に誘起される電荷に相当する電流Ｉから、ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ40からｔ47までの時間）とすると、下記式（７）
Ｃ23＝Ｉ／（Ｖcc・ｆ）                                （７）
に基づいて、配線Ｗ２とＷ３との間の容量値Ｃ23を測定することができる。
【００７０】
なお、その後は、タイミングｔ44，ｔ45，ｔ46，ｔ47で、それぞれタイミングｔ43，ｔ42，ｔ41，ｔ40と逆の動作を行うように、ゲートバイアスを変化させ、最終的に、タイミングｔ47ではタイミングｔ40と同じ制御状態に戻す。
【００７１】
期間Ｔ23の間、ＰＭＩＳＦＥＴ２と、ＮＭＩＳＦＥＴ５又はＮＭＩＳＦＥＴ８とが同時にオン状態になることはないので、電流モニター用パッド４１や接地パッドＧＮＤに電源パッドＰＳＴからの貫通電流が流れることはない。また、期間Ｔ23の間、ＰＭＩＳＦＥＴ１，３は、常にオフ状態であるので、配線Ｗ１，Ｗ３が電圧Ｖccによって充電されることはない。さらに、期間Ｔ23の間、ＮＭＩＳＦＥＴ７，８は常にオフ状態であるので、ノードＮ１，Ｎ２が電流モニター用パッド４１と導通状態になることはなく、配線Ｗ１，Ｗ２からの電流が観測されることはない。また、期間Ｔ23の間、ＮＭＩＳＦＥＴ４のゲートバイアスＶg4が常にＨレベルであることから、ＮＭＩＳＦＥＴ４は常にオン状態であり、ノードＮ１の電位は０Ｖに固定されるので、配線Ｗ１に関係する容量は観測されない。
【００７２】
−期間Ｔ31における制御−
まず、タイミングｔ50では、各ＭＩＳＦＥＴ１〜９のゲートバイアスＶg1〜Ｖｇ９は、期間Ｔ12におけるタイミングｔ10とそれぞれ同じ電圧レベルである。
【００７３】
タイミングｔ51で、ＮＭＩＳＦＥＴ４，６のゲートバイアスＶg4，Ｖg6がＬレベルに変化して、ＮＭＩＳＦＥＴ４，６がオフ状態になるので、ノードＮ１，Ｎ３が接地パッドＧＮＤと遮断される。
【００７４】
次に、タイミングｔ52で、ＮＭＩＳＦＥＴ７のゲートバイアスＶg7がＨレベルに変化して、ＮＭＩＳＦＥＴ７がオン状態になるので、配線Ｗ１はノードＮ１を介して電流モニター用パッド４１と導通状態になる。
【００７５】
次に、タイミングｔ53で、ＰＭＩＳＦＥＴ３のゲートバイアスＶg3がＬレベルに変化して、ＰＭＩＳＦＥＴ３がオン状態になるので、配線Ｗ３はノードＮ３を介して電源パッドＰＳＴと導通状態になり、配線Ｗ３が充電される。
【００７６】
よって、タイミングｔ53〜ｔ54の期間に、電流モニター用パッド４１に電流計４５のプローブを接触させて、電流Ｉを測定することにより、配線Ｗ３に電圧Ｖccを印加したときに、配線Ｗ１に誘起される電荷に相当する電流Ｉから、ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ50からｔ57までの時間）とすると、下記式（８）
Ｃ31＝Ｉ／（Ｖcc・ｆ）                                （８）
に基づいて、配線Ｗ３とＷ１との間の容量値Ｃ31を測定することができる。
【００７７】
なお、その後は、タイミングｔ54，ｔ55，ｔ56，ｔ57で、それぞれタイミングｔ53，ｔ52，ｔ51，ｔ50と逆の動作を行うように、ゲートバイアスを変化させ、最終的に、タイミングｔ57ではタイミングｔ50と同じ制御状態に戻す。
【００７８】
期間Ｔ31の間、ＰＭＩＳＦＥＴ３と、ＮＭＩＳＦＥＴ６又はＮＭＩＳＦＥＴ９とが同時にオン状態になることはないので、電流モニター用パッド４１や接地パッドＧＮＤに電源パッドＰＳＴからの貫通電流が流れることはない。また、期間Ｔ31の間、ＰＭＩＳＦＥＴ１，２は、常にオフ状態であるので、配線Ｗ１，Ｗ２が電圧Ｖccによって充電されることはない。さらに、期間Ｔ31の間、ＮＭＩＳＦＥＴ８，９は常にオフ状態であるので、ノードＮ２，Ｎ３が電流モニター用パッド４１と導通状態になることはなく、配線Ｗ２，Ｗ３からの電流が観測されることはない。また、期間Ｔ31の間、ＮＭＩＳＦＥＴ５のゲートバイアスＶg5が常にＨレベルであることから、ＮＭＩＳＦＥＴ５は常にオン状態であり、ノードＮ２の電位は０Ｖに固定されるので、配線Ｗ２に関係する容量は観測されない。
【００７９】
−期間Ｔ32における制御−
まず、タイミングｔ60では、各ＭＩＳＦＥＴ１〜９のゲートバイアスＶg1〜Ｖｇ９は、期間Ｔ12におけるタイミングｔ10とそれぞれ同じ電圧レベルである。
【００８０】
タイミングｔ61で、ＮＭＩＳＦＥＴ５，６のゲートバイアスＶg5，Ｖg6がＬレベルに変化して、ＮＭＩＳＦＥＴ５，６がオフ状態になるので、ノードＮ２，Ｎ３が接地パッドＧＮＤと遮断される。
【００８１】
次に、タイミングｔ62で、ＮＭＩＳＦＥＴ８のゲートバイアスＶg8がＨレベルに変化して、ＮＭＩＳＦＥＴ８がオン状態になるので、配線Ｗ２はノードＮ２を介して電流モニター用パッド４１と導通状態になる。
【００８２】
次に、タイミングｔ63で、ＰＭＩＳＦＥＴ３のゲートバイアスＶg3がＬレベルに変化して、ＰＭＩＳＦＥＴ３がオン状態になるので、配線Ｗ３はノードＮ３を介して電源パッドＰＳＴと導通状態になり、配線Ｗ３が充電される。
【００８３】
よって、タイミングｔ63〜ｔ64の期間に、電流モニター用パッド４１に電流計４５のプローブを接触させて、電流Ｉを測定することにより、配線Ｗ３に電圧Ｖccを印加したときに、配線Ｗ１に誘起される電荷に相当する電流Ｉから、ゲート入力波形の周波数をｆ （＝１／Ｔ）（Ｔは、タイミングｔ60からｔ67までの時間）とすると、下記式（９）
Ｃ32＝Ｉ／（Ｖcc・ｆ）                                （９）
に基づいて、配線Ｗ３とＷ２との間の容量値Ｃ32を測定することができる。
【００８４】
なお、その後は、タイミングｔ64，ｔ65，ｔ66，ｔ67で、それぞれタイミングｔ63，ｔ62，ｔ61，ｔ60と逆の動作を行うように、ゲートバイアスを変化させ、最終的に、タイミングｔ67ではタイミングｔ60と同じ制御状態に戻す。
【００８５】
期間Ｔ32の間、ＰＭＩＳＦＥＴ３と、ＮＭＩＳＦＥＴ６又はＮＭＩＳＦＥＴ９とが同時にオン状態になることはないので、電流モニター用パッド４１や接地パッドＧＮＤに電源パッドＰＳＴからの貫通電流が流れることはない。また、期間Ｔ32の間、ＰＭＩＳＦＥＴ１，２は、常にオフ状態であるので、配線Ｗ１，Ｗ２が電圧Ｖccによって充電されることはない。さらに、期間Ｔ32の間、ＮＭＩＳＦＥＴ７，９は常にオフ状態であるので、ノードＮ１，Ｎ３が電流モニター用パッド４１と導通状態になることはなく、配線Ｗ１，Ｗ３からの電流が観測されることはない。また、期間Ｔ32の間、ＮＭＩＳＦＥＴ４のゲートバイアスＶg4が常にＨレベルであることから、ＮＭＩＳＦＥＴ４は常にオン状態であり、ノードＮ１の電位は０Ｖに固定されるので、配線Ｗ１に関係する容量は観測されない。
【００８６】
本実施形態の容量測定回路によると、３つの配線Ｗ１，Ｗ２，Ｗ３があるときに、配線Ｗ１を充電して観測できる容量Ｃ12，Ｃ13だけでなく、配線Ｗ２，Ｗ３を充電することにより、容量Ｃ21，Ｃ23，Ｃ31，Ｃ32をも測定することが可能になった。
【００８７】
しかも、パッド数は５つで済み、図７に示す従来の容量測定回路に必要なパッド数７つに比べて、大幅にパッド数の低減を図ることができ、半導体装置の面積の縮小を図ることができる。
【００８８】
（第２の実施形態）
図３は、第２の実施形態に係る半導体装置（ＬＳＩ）に配置されている容量測定回路の構成を示す回路図である。本実施形態の半導体装置中の容量測定回路は、被容量測定部である３つの導体部材同士の間の各容量（寄生容量）を測定するように構成されている。
【００８９】
図３に示すように、本実施形態の半導体装置中の被容量測定部にも、各々絶縁膜を挟んで相対向する３つの導体部材が設けられている。ただし、第１の実施形態とは異なり、本実施形態における３つの導体部材とは、半導体基板の一部に不純物をドープして形成されたソース・ドレイン領域ＳＤ（第１の導体部材）と、ウェルに相当する基板領域ＳＵＢ（第２の導体部材）と、ゲート電極ＧＴ（第３の導体部材）とである。
【００９０】
一方、容量測定回路の構成は、第１の実施形態と同様である。そして、ソース・ドレイン領域ＳＤと基板領域ＳＵＢとの間の容量をＣdb（Ｃ12に相当），Ｃbd（Ｃ21に相当）とし、ソース・ドレイン領域ＳＤとゲート電極ＧＴとの間の容量をＣdg（Ｃ13に相当），Ｃgd（Ｃ31に相当）とし、基板領域ＳＵＢとゲート電極ＧＴとの間の容量をＣbg（Ｃ23に相当），Ｃgb（Ｃ32に相当）とする。ただし、容量Ｃdbとは、ソース・ドレイン領域ＳＤに電圧を印加したときに基板領域ＳＵＢに誘起される電荷を印加した電圧で割った値である。容量Ｃbdとは、基板領域ＳＵＢに電圧を印加したときにソース・ドレイン領域ＳＤに誘起される電荷を印加した電圧で割った値である。容量Ｃdgとは、ソース・ドレイン領域ＳＤに電圧を印加したときにゲート電極ＧＴに誘起される電荷を印加した電圧で割った値である。容量Ｃgdとは、ゲート電極ＧＴに電圧を印加したときにソース・ドレイン領域ＳＤに誘起される電荷を印加した電圧で割った値である。容量Ｃbgとは、基板領域ＳＵＢに電圧を印加したときにゲート電極ＧＴに誘起される電荷を印加した電圧で割った値である。容量Ｃgbとは、ゲート電極ＧＴに電圧を印加したときに基板領域ＳＵＢに誘起される電荷を印加した電圧で割った値である。
【００９１】
図４は、本実施形態の半導体装置の断面図である。同図に示すように、本実施形態の半導体装置においては、被容量測定部がトリプルウェルによって囲まれた構造となっている。
【００９２】
同図には、半導体装置中のロジック回路の一部である被容量測定部と容量測定回路とにおける断面構造を示し、他の領域，たとえばメモリ領域や周辺回路領域等の図示は省略する。
【００９３】
半導体基板は、シャロートレンチ構造を有する素子分離領域５５によって、複数の活性領域に区画されている。半導体基板には、半導体基板の大部分を占めるＰウェル５１と、Ｐウェル５１によって下方を囲まれたディープＮウェル５２と、ディープＮウェル５２によって下方を囲まれたＰウェル５３と、Ｐウェル５３，５１同士を分離するためのＮウェル５４とが設けられている。
【００９４】
そして、被測定容量部のＮＭＩＳＦＥＴは、基板領域ＳＵＢに相当するＰウェル５３にＮ型不純物をドープして形成されたソース・ドレイン領域５６（ＳＤ）と、ゲート電極６１（ＧＴ）とを備えている。一方、容量測定回路のＮＭＩＳＦＥＴは、Ｐウェル５１にＮ型不純物をドープして形成されたソース・ドレイン領域５８と、ゲート電極６２とを備えている。
【００９５】
本実施形態においても、第１の実施形態における容量Ｃ12，Ｃ21を容量Ｃdb，Ｃbdで置き換え、容量Ｃ13，Ｃ31を容量Ｃdg，Ｃgdで置き換え、容量Ｃ23，Ｃ32を容量Ｃbg，Ｃgbで置き換えることにより、図２に示す制御方法及び式（４）〜（９）を利用して、各容量Ｃdb，Ｃbd，Ｃdg，Ｃgd，Ｃbg，Ｃgbを測定することができる。
【００９６】
本実施形態では、特に被容量測定部をトリプルウェルで囲む構造を採用しているために、高周波のクロックによって動作する容量測定回路中のＭＩＳＦＥＴからのノイズを遮断しつつ、ＭＩＳＦＥＴの各部材間の容量を高精度で測定することができる。
【００９７】
また、電源パッドＰＳＴ，接地パッドＧＮＤ，電流測定用パッド４１の電圧を変化させることにより、任意の電圧状態で容量を測定することができる。とくに、ＭＩＳ容量は電圧依存性を有するが、下記式（１０）
Ｃ（ｖ）＝｛Ｉ（Ｖ＋δＶ）−Ｉ（Ｖ）｝／ｆ              （１０）
により容量の電圧依存性を測定することが可能である。
【００９８】
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置（ＬＳＩ）に配置されている容量測定回路の構成を示す回路図である。本実施形態の半導体装置中の容量測定回路は、被容量測定部である３つの導体部材同士の間の各容量（寄生容量）を測定するように構成されている。
【００９９】
本実施形態においても、図５に示すように、被容量測定部には、３つの導体部材として、配線Ｗ１（第１の導体部材）と、配線Ｗ２（第２の導体部材）と、配線Ｗ３（第３の導体部材）とが配置されている。そして、配線Ｗ１と配線Ｗ２との間の容量Ｃ12，Ｃ21と、配線Ｗ１と配線Ｗ３との間の容量Ｃ13，Ｃ31と、配線Ｗ２と配線Ｗ３との間の容量Ｃ23，Ｃ32とを測定するように構成されている。
【０１００】
本実施形態の容量測定回路の構成の特徴は、第１の実施形態におけるＮＭＩＳＦＥＴ７として２つのＭＩＳＦＥＴ７ａ，７ｂを直列に配置し、ＮＭＩＳＦＥＴ８として２つのＭＩＳＦＥＴ８ａ，８ｂを直列に配置し、ＮＭＩＳＦＥＴ９として２つのＭＩＳＦＥＴ９ａ，９ｂを直列に配置した構造となっている。そして、各一対のＭＩＳＦＥＴは、共通のゲートバイアスＶg7，Ｖg8，Ｖg9を受けるようになっており、そのうちのいずれか一方（たとえばＮＭＩＳＦＥＴ７ａ，８ａ，９ａ）は、第１の実施形態におけるＮＭＩＳＦＥＴ７，８，９と同じしきい値電圧を有する電流モニター用ＭＩＳＦＥＴであり、他方（たとえばＮＭＩＳＦＥＴ７ｂ，８ｂ，９ｂ）は第１の実施形態におけるＮＭＩＳＦＥＴ７，８，９よりも高いしきい値電圧を有するオフリーク抑制用ＭＩＳＦＥＴである。その他の構成は、図１に示す抽出回路の構成と同じである。
【０１０１】
本実施形態の容量測定回路においても、図２に示す制御方法と式（４）〜（９）とを利用することにより、配線Ｗ１と配線Ｗ２との間の容量Ｃ12，Ｃ21と、配線Ｗ１と配線Ｗ３との間の容量Ｃ13，Ｃ31と、配線Ｗ２と配線Ｗ３との間の容量Ｃ23，Ｃ32とを測定することができる。
【０１０２】
本実施形態の容量測定回路によると、第１の実施形態と同様に、パッド数の低減を図りつつ、３つの導体部材間の容量Ｃ12，Ｃ21，Ｃ13，Ｃ31，Ｃ23，Ｃ32を測定することができる。
【０１０３】
しかも、本実施形態の容量測定回路においては、ノードＮ１，Ｎ２，Ｎ３と電流測定用パッド４１との間に、電流モニター用ＭＩＳＦＥＴ（たとえばＮＭＩＳＦＥＴ７ａ，８ａ，９ａ）とと、これらよりもしきい値電圧が高いオフリーク抑制用ＭＩＳＦＥＴ（たとえばＮＭＩＳＦＥＴ７ｂ，８ｂ，９ｂ）とを直列に配置することにより、リーク電流を有効に低減することができる。
【０１０４】
また、電流モニター用ＭＩＳＦＥＴとオフリーク抑制用ＭＩＳＦＥＴとの動作を共通の制御信号（ゲートバイアスＶg7，Ｖg8，Ｖg9）によって制御するようにすることにより、余分な制御回路は不要であるので、制御回路の構成の簡素化を図ることができる。
【０１０５】
なお、電流モニター用ＭＩＳＦＥＴの駆動能力がそれほど必要でない場合には、直列に配置するＭＩＳＦＥＴの個数を増加させることにより、リーク電流低減効果がよりいっそう向上する。
【０１０６】
なお、第３の実施形態における導体部材は、配線Ｗ１，Ｗ２，Ｗ３に限定されるものではなく、図３，図４に示すようなソース・ドレイン領域，基板領域，ゲート電極であってもよい。
【０１０７】
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置（ＬＳＩ）に配置されている容量の抽出のための容量測定回路の構成を示す回路図である。本実施形態の半導体装置中の容量測定回路は、被容量測定部である３つの導体部材同士の間の各容量を測定するように構成されている。
【０１０８】
本実施形態においても、図６に示すように、被容量測定部には、３つの導体部材として、配線Ｗ１（第１の導体部材）と、配線Ｗ２（第２の導体部材）と、配線Ｗ３（第３の導体部材）とが配置されている。そして、配線Ｗ１と配線Ｗ２との間の容量Ｃ12，Ｃ21と、配線Ｗ１と配線Ｗ３との間の容量Ｃ13，Ｃ31と、配線Ｗ２と配線Ｗ３との間の容量Ｃ23，Ｃ32とを測定するように構成されている。
【０１０９】
本実施形態の容量測定回路の構成の特徴は、容量測定回路と、被容量測定部の配線Ｗ１，Ｗ２，Ｗ３とに個別に電源電圧Ｖdd１（たとえば０．１Ｖ），Ｖdd２（たとえば１．２Ｖ）を供給するための電源パッドＰＳＴ１，ＰＳＴ２が設けられている点である。その他の部分の構成は、第１の実施形態と同じである。
【０１１０】
本実施形態の容量測定回路においても、図２に示す制御方法と式（４）〜（９）とを利用することにより、配線Ｗ１と配線Ｗ２との間の容量Ｃ12，Ｃ21と、配線Ｗ１と配線Ｗ３との間の容量Ｃ13，Ｃ31と、配線Ｗ２と配線Ｗ３との間の容量Ｃ23，Ｃ32とを測定することができる。
【０１１１】
本実施形態の容量測定回路においても、第１の実施形態と同様に、パッド数の低減を図りつつ、３つの導体部材間の容量Ｃ12，Ｃ21，Ｃ13，Ｃ31，Ｃ23，Ｃ32を測定することができる。
【０１１２】
しかも、本実施形態の半導体装置においては、容量測定回路と、被容量測定部の配線Ｗ１，Ｗ２，Ｗ３とに個別に電源電圧Ｖdd１，Ｖdd２を供給するための電源パッドＰＳＴ１，ＰＳＴ２が設けられているので、以下のような作用効果を発揮することができる。
【０１１３】
配線Ｗ１，Ｗ２，Ｗ３に供給される電源電圧Ｖdd１は、ＭＩＳＦＥＴの動作を制御するものではないので、それほど高くする必要がない。各ＭＩＳＦＥＴ１〜９のゲートバイアスＶg1〜Ｖg9は、制御回路３１から供給されるからである。ただし、各ＭＩＳＦＥＴ１〜９のソース・ドレイン間の電圧が低くなると、ＭＩＳＦＥＴ１〜９の動作速度は多少低下するが、動作周波数を低くすれば、容量の測定機能が損なわれることはない。配線Ｗ１，Ｗ２，Ｗ３に印加する電圧を高くすると、測定される電流Ｉがノイズを含みやすいが、本実施形態のように、電源電圧Ｖdd１を低くすることにより、ノイズの発生を抑制することができる。
【０１１４】
一方、制御回路３１等の容量抽出部に供給される電源電圧Ｖdd２は、ＭＩＳＦＥＴの動作を制御するための電圧になるので、ＭＩＳＦＥＴの動作速度を高く維持するためには、ある程度高い必要がある。そして、電源電圧Ｖdd２を高くしても、ノイズの発生が各ＭＩＳＦＥＴの動作に与える影響は少ない。一般に、基板ノイズは、アナログ回路では不具合を招くが、ロジック回路ではほとんど問題にならないからである。
【０１１５】
なお、第４の実施形態における導体部材は、配線Ｗ１，Ｗ２，Ｗ３に限定されるものではなく、図３，図４に示すようなソース・ドレイン領域，基板領域，ゲート電極であってもよい。また、第４の実施形態における容量測定回路において、各ＮＭＩＳＦＥＴ７，８，９は、図５に示すような直列に配置された複数のＭＩＳＦＥＴであってもよい。
【０１１６】
被容量測定部に配置される導体部材たとえば配線は、４つ以上であってもよい。その場合にも、図１，図３，図５，図６に示すように、各導体部材ごとに１つのＰＭＩＳＦＥＴと２つのＮＭＩＳＦＥＴとを配置することにより、各配線間の容量を測定することができる。
【０１１７】
なお、上記各実施形態において、半導体基板は、基板全体が半導体（たとえばＳｉ，Ｇｅ，ＧａＡｓの半導体）であるものや、ＳＯＩ基板や、ヘテロ接合部を有するもの（たとえばＳｉ／ＳｉＧｅ型半導体基板）のいずれをも含むものとする。
【産業上の利用可能性】
【０１１８】
本発明は、ＭＩＳトランジスタなどの半導体素子を配置したＬＳＩ，特にロジック回路を有するＬＳＩとして利用することができる。
【図面の簡単な説明】
【０１１９】
【図１】第１の実施形態に係る半導体装置に配置されている容量測定回路の構成を示す回路図である。
【図２】容量測定回路を用いた容量測定時に制御回路から出力される各ＭＩＳＦＥＴの各ゲートに印加されるゲートバイアスの時間変化を示すタイミング図である。
【図３】第２の実施形態に係る半導体装置に配置されている容量測定回路の構成を示す回路図である。
【図４】第２の実施形態の半導体装置の断面図である。
【図５】第３の実施形態に係る半導体装置に配置されている容量測定回路の構成を示す回路図である。
【図６】第４の実施形態に係る半導体装置に配置されている容量測定回路の構成を示す回路図である。
【図７】特許文献１に開示されている寄生容量の測定のための容量測定回路の構成を示す回路図である。
【図８】従来の容量測定回路の動作を示すタイミング図である。
【符号の説明】
【０１２０】
１〜３  ＰＭＩＳＦＥＴ
４〜９  ＮＭＩＳＦＥＴ
３１    制御回路
３２    発振器
３３    分周器
４１    電流モニター用パッド
４２    制御信号入力パッド
４３    周波数モニター用パッド
４５    電流計
Ｇ１〜Ｇ９  ゲート
５１    Ｐウェル
５２    ディープＮウェル
５３    Ｐウェル
５４    Ｎウェル
５５    素子分離領域
５６    ソース・ドレイン領域
５８    ソース・ドレイン領域
６１    ゲート電極
６２    ゲート電極
ＰＳＴ  電源パッド
ＧＮＤ  接地パッド
Ｗ１〜Ｗ３  配線（導体部材）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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