(57)【要約】  【課題】  駆動能力を切り換えることができる発振回路を実現するための半導体集積回路において、能動回路を構成するトランジスタが半導体基板に占める面積を低減する。  【解決手段】  この半導体集積回路は、第１のスイッチ回路１１と、印加される信号を反転する第１の能動回路１２と、第１のスイッチ回路がオフするときに第１の能動回路の入力電位を固定する第１の電位固定回路１３と、第２のスイッチ回路１４と、第３のスイッチ回路２１と、第１の能動回路とは異なる駆動能力を有する第２の能動回路２２と、第３のスイッチ回路がオフするときに第２の能動回路の入力電位を固定する第２の電位固定回路２３と、第４のスイッチ回路２４と、切換信号に従って第１及び第２のスイッチ回路と第３及び第４のスイッチ回路との内の一方をオンさせると共に、他方をオフさせるための論理回路１０とを具備する。【選択図】  図１
2005318363.tif 000002
【特許請求の範囲】
【請求項１】
振動子の第１の端子から発振信号入力端子に印加される信号を反転し、反転された信号を発振信号出力端子から前記振動子の第２の端子に供給することにより発振動作を行う半導体集積回路であって、
前記発振信号入力端子に一端が接続された第１のスイッチ回路と、
前記第１のスイッチ回路の他端から入力端子に印加される信号を反転し、反転された信号を出力端子から出力する第１の能動回路と、
前記第１のスイッチ回路がオフするときに前記第１の能動回路の入力電位を固定する第１の電位固定回路と、
前記第１の能動回路の出力端子と前記発振信号出力端子との間に接続された第２のスイッチ回路と、
前記発振信号入力端子に一端が接続された第３のスイッチ回路と、
前記第１の能動回路とは異なる駆動能力を有し、前記第３のスイッチ回路の他端から入力端子に印加される信号を反転し、反転された信号を出力端子から出力する第２の能動回路と、
前記第３のスイッチ回路がオフするときに前記第２の能動回路の入力電位を固定する第２の電位固定回路と、
前記第２の能動回路の出力端子と前記発振信号出力端子との間に接続された第４のスイッチ回路と、
切換信号に従って、前記第１及び第２のスイッチ回路と前記第３及び第４のスイッチ回路との内の一方をオンさせると共に、他方をオフさせるための論理回路と、
を具備する半導体集積回路。
【請求項２】
前記第１〜第４のスイッチ回路の各々が、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列接続することによって構成されるトランスミッションゲートである、請求項１記載の半導体集積回路。
【請求項３】
前記第１の能動回路が、１つのＰチャネルＭＯＳトランジスタと１つのＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、
前記第２の能動回路が、並列接続された複数のＰチャネルＭＯＳトランジスタと並列接続された複数のＮチャネルＭＯＳトランジスタとによって構成されるインバータである、
請求項１又は２記載の半導体集積回路。
【請求項４】
前記第１及び第２の能動回路の各々が、前記第１又は第３のスイッチ回路の他端から信号が印加される第１の入力端子と、発振制御信号が印加される第２の入力端子とを有するＮＡＮＤ回路である、請求項１又は２記載の半導体集積回路。
【請求項５】
振動子の第１の端子から発振信号入力端子に印加される信号を反転し、反転された信号を発振信号出力端子から前記振動子の第２の端子に供給することにより発振動作を行う半導体集積回路であって、
前記発振信号入力端子から印加される信号を反転し、反転された信号を前記発振信号出力端子に供給する第１の能動回路と、
それぞれの切換信号によって活性化され、前記発振信号入力端子から印加される信号を反転し、反転された信号を前記発振信号出力端子に供給する複数の能動回路と、
を具備する半導体集積回路。
【請求項６】
振動子の第１の端子から発振信号入力端子に印加される信号を反転し、反転された信号を発振信号出力端子から前記振動子の第２の端子に供給することにより発振動作を行う半導体集積回路であって、
互いに異なる駆動能力を有し、それぞれの切換信号によって活性化され、前記発振信号入力端子から印加される信号を反転し、反転された信号を前記発振信号出力端子に供給する複数の能動回路と、
Ｎビットの切換信号を受けて、前記複数の能動回路の内の少なくとも１つを活性化させるために前記複数の能動回路にそれぞれ供給される複数の切換信号を出力するデコーダ回路と、
を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、水晶振動子等の振動子を用いた発振回路を実現するための半導体集積回路に関する。
【背景技術】
【０００２】
水晶振動子等の振動子を用いた発振回路において、発振周波数は主に振動子の特性と電源電圧によって決定され、電源電圧の仕様が変更された場合には、同一の周波数で発振を行うことが困難になる。特に、半導体集積回路（ＩＣ）を用いて構成される発振回路においては、素子や配線の微細化が進むにつれてＭＯＳトランジスタのゲート絶縁膜の薄膜化も進んでいる。そこで、水晶振動子等の外付け部品に直接接続される発振回路は、入出力回路と同様に半導体基板の周辺部に配置され、静電対策が施された比較的厚いゲート絶縁膜を有するＭＯＳトランジスタによって構成されることが多くなっている。
【０００３】
ところで、高い電源電圧が供給されて動作する外部回路とのインタフェースを考慮して、半導体基板の周辺部に配置された入出力回路及び発振回路には高い電源電圧が供給され、一方、消費電力を低減するために、半導体基板の内部に配置された回路には低い電源電圧が供給される半導体集積回路が存在する。そのような半導体集積回路においては、低い電源電圧の仕様が同一であっても、高い電源電圧の仕様が変更されると、同一の周波数で発振動作を行うことが困難になる。例えば、携帯電話等において使用される半導体集積回路に関しては、インタフェースの電源電圧が１．８Ｖ〜３．３Ｖの間で様々な仕様が存在し、１種類の半導体集積回路で対応することが困難であった。
【０００４】
そのような様々な仕様に対応するために、半導体集積回路の内部において複数の能動回路を切り換えて使用することが考えられる。図１１に、そのような発振回路の例を示す。図１１に示す発振回路においては、切換信号により、第１の能動回路１０１と第２の能動回路１０２との内の一方を選択することが可能である。
【０００５】
即ち、切換信号がローレベルであるときには、インバータ１０３の出力信号がハイレベルとなり、ＰチャネルトランジスタＱＰ２及びＮチャネルトランジスタＱＮ２がオン状態となるので、ＰチャネルトランジスタＱＰ１〜ＱＰ２及びＮチャネルトランジスタＱＮ１〜ＱＮ２を含む第１の能動回路１０１が活性化される。
【０００６】
一方、切換信号がハイレベルであるときには、インバータ１０３の出力信号がローレベルとなり、ＰチャネルトランジスタＱＰ５及びＮチャネルトランジスタＱＮ５がオン状態となるので、ＰチャネルトランジスタＱＰ３〜ＱＰ５及びＮチャネルトランジスタＱＮ３〜ＱＮ５を含む第２の能動回路１０２が活性化される。
【０００７】
半導体集積回路の外部においては、発振信号入力端子ＰＩＮと発振信号出力端子ＰＯＵＴとの間に帰還抵抗Ｒｆが接続され、さらに、直列抵抗Ｒｄを介して、第１の端子及び第２の端子を有する水晶振動子ＸＬが接続される。水晶振動子ＸＬの第１の端子と接地電位との間には、コンデンサＣｇが接続され、水晶振動子ＸＬの第２の端子と接地電位との間には、コンデンサＣｄが接続される。発振信号出力端子ＰＯＵＴの信号は、水晶振動子ＸＬ等により所定の位相回転を与えられて発振信号入力端子ＰＩＮに帰還され、これにより発振動作が行われる。
【０００８】
ここで、第１の能動回路１０１においては、２個のＰチャネルトランジスタが直列接続されると共に２個のＮチャネルトランジスタが直列接続されており、第２の能動回路１０２においては、３個のＰチャネルトランジスタが直列接続されると共に３個のＮチャネルトランジスタが直列接続されているので、両者は駆動能力が異なる。従って、第１の能動回路１０１と第２の能動回路１０２との内のいずれか一方を選択することにより、異なる電源電圧ＶＤＤの仕様の下で、ほぼ同一の発振周波数で発振動作を行うことができる。
【０００９】
しかしながら、図１１に示す発振回路においては、Ｐチャネルトランジスタ及びＮチャネルトランジスタのそれぞれにおいて複数のトランジスタが直列接続されるので、１つずつのトランジスタを使用する場合と比較して、駆動能力が低下してしまう。特に、４０〜６０ＭＨｚの高周波で発振させる場合には、駆動能力の低下が問題となる。例えば、２つのトランジスタを直列に接続すると、駆動能力は、１つのトランジスタの半分となる。従って、１つのトランジスタと同じ駆動能力を得るためには、２倍サイズのトランジスタを２つ必要とするので、半導体基板に占める面積は４倍になってしまう。
【００１０】
関連する技術として、下記の特許文献１には、高周波のクロックでテスト動作可能な低消費電力発振回路部を有する半導体集積回路が開示されている。この半導体集積回路においては、定電圧源と、定電圧源から降圧レギュレータで降圧した降圧電源とが、選択的にＮＡＮＤゲート等に供給される。しかしながら、電源の切換は、ＮＡＮＤゲート等と直列に接続されるトランジスタによって行われるので、図１１の発振回路におけるのと同様の問題が生じる。
【００１１】
さらに、下記の特許文献２には、システムクロック等の発生を目的とした発振回路を内蔵しているＬＳＩにおいて、簡単な構成で通常動作時の発振能力よりも発振能力テスト時の発振能力を小さくした半導体集積回路が開示されている。この半導体集積回路においては、２つのインバータが切り換えて使用されるが、切換回路の詳細については開示されていない。しかしながら、複数個の帰還インバータの出力端子が共通接続されていることから、図１１に示すのと同様の切換回路が使用されているものと推測される。
【００１２】
また、下記の特許文献３には、複数個の帰還インバータと帰還抵抗を自動的に切り換え、所望の発振周波数を得るための条件を決め、さらに、複数存在する条件の中から最も安定した条件を探し出せる発振回路が開示されている。特許文献３においては、複数個の帰還インバータを切り換える切換回路の詳細については開示されていないが、複数個の帰還インバータの入力端子が共通接続されていることから、図１１に示すのと同様の切換回路が使用されているものと推測される。
【００１３】
下記の特許文献４には、発振用インバータを含む発振回路等において、発振開始電圧を低くして低消費電力駆動を行うことが開示されている。この発振回路においては、駆動能力の高い発振用インバータと、駆動能力の低い発振用インバータとが、トランジスタの閾値電圧を調整することにより形成される。しかしながら、これらの発振用インバータの切換は、発振用インバータと直列に接続されるトランジスタによって行われるので、図１１の発振回路におけるのと同様の問題が生じる。
【特許文献１】特開平６−２０２７５５号公報（第１頁、図１）
【特許文献２】特開平７−７９１１７号公報（第１頁、図１）
【特許文献３】特開２００１−２９８３２５号公報（第１頁、図１）
【特許文献４】特開平１０−２０６５６８号公報（第２頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１４】
そこで、上記の点に鑑み、本発明は、駆動能力を切り換えることができる発振回路を実現するための半導体集積回路において、能動回路を構成するトランジスタが半導体基板に占める面積を低減することを目的とする。
【課題を解決するための手段】
【００１５】
上記課題を解決するため、本発明の第１の観点に係る半導体集積回路は、振動子の第１の端子から発振信号入力端子に印加される信号を反転し、反転された信号を発振信号出力端子から振動子の第２の端子に供給することにより発振動作を行う半導体集積回路であって、発振信号入力端子に一端が接続された第１のスイッチ回路と、第１のスイッチ回路の他端から入力端子に印加される信号を反転し、反転された信号を出力端子から出力する第１の能動回路と、第１のスイッチ回路がオフするときに第１の能動回路の入力電位を固定する第１の電位固定回路と、第１の能動回路の出力端子と発振信号出力端子との間に接続された第２のスイッチ回路と、発振信号入力端子に一端が接続された第３のスイッチ回路と、第１の能動回路とは異なる駆動能力を有し、第３のスイッチ回路の他端から入力端子に印加される信号を反転し、反転された信号を出力端子から出力する第２の能動回路と、第３のスイッチ回路がオフするときに第２の能動回路の入力電位を固定する第２の電位固定回路と、第２の能動回路の出力端子と発振信号出力端子との間に接続された第４のスイッチ回路と、切換信号に従って、第１及び第２のスイッチ回路と第３及び第４のスイッチ回路との内の一方をオンさせると共に、他方をオフさせるための論理回路とを具備する。
【００１６】
ここで、第１〜第４のスイッチ回路の各々が、ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとを並列接続することによって構成されるトランスミッションゲートであっても良い。また、第１の能動回路が、１つのＰチャネルＭＯＳトランジスタと１つのＮチャネルＭＯＳトランジスタとによって構成されるインバータであり、第２の能動回路が、並列接続された複数のＰチャネルＭＯＳトランジスタと並列接続された複数のＮチャネルＭＯＳトランジスタとによって構成されるインバータであっても良い。あるいは、第１及び第２の能動回路の各々が、第１又は第３のスイッチ回路の他端から信号が印加される第１の入力端子と、発振制御信号が印加される第２の入力端子とを有するＮＡＮＤ回路であっても良い。
【００１７】
また、本発明の第２の観点に係る半導体集積回路は、振動子の第１の端子から発振信号入力端子に印加される信号を反転し、反転された信号を発振信号出力端子から振動子の第２の端子に供給することにより発振動作を行う半導体集積回路であって、発振信号入力端子から印加される信号を反転し、反転された信号を発振信号出力端子に供給する第１の能動回路と、それぞれの切換信号によって活性化され、発振信号入力端子から印加される信号を反転し、反転された信号を発振信号出力端子に供給する複数の能動回路とを具備する。
【００１８】
さらに、本発明の第３の観点に係る半導体集積回路は、振動子の第１の端子から発振信号入力端子に印加される信号を反転し、反転された信号を発振信号出力端子から振動子の第２の端子に供給することにより発振動作を行う半導体集積回路であって、互いに異なる駆動能力を有し、それぞれの切換信号によって活性化され、発振信号入力端子から印加される信号を反転し、反転された信号を発振信号出力端子に供給する複数の能動回路と、Ｎビットの切換信号を受けて、複数の能動回路の内の少なくとも１つを活性化させるために複数の能動回路にそれぞれ供給される複数の切換信号を出力するデコーダ回路とを具備する。
【００１９】
本発明によれば、互いに異なる駆動能力を有する複数の能動回路を切り換えて使用するか、又は、複数の能動回路を並列接続して使用することにより、ＰチャネルＭＯＳトランジスタの直列接続やＮチャネルＭＯＳトランジスタの直列接続のためにトランジスタサイズを大きくする必要がないので、能動回路を構成するトランジスタが半導体基板に占める面積を低減することが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明を実施するための最良の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の第１の実施形態に係る半導体集積回路によって実現される発振回路の構成を示す図である。この発振回路においては、振動子として水晶振動子ＸＬが用いられる。なお、水晶振動子の他に、セラミック振動子やＳＡＷ（Surface Acoustic Wave：表面弾性波）振動子等の振動子を用いても良い。
【００２１】
本実施形態に係る半導体集積回路（ＩＣ）は、水晶振動子ＸＬの第１の端子から発振信号入力端子ＰＩＮに印加される信号を反転し、反転された信号を発振信号出力端子ＰＯＵＴから水晶振動子ＸＬの第２の端子に供給することにより発振動作を行う。
【００２２】
図１に示すように、この半導体集積回路は、発振信号入力端子ＰＩＮに一端が接続されたトランスミッションゲート１１と、トランスミッションゲート１１の他端から入力端子に印加される信号を反転し、反転された信号を出力端子から出力するインバータ１２と、トランスミッションゲート１１がオフするときにインバータ１２の入力電位を電源電位ＶＳＳ（本実施形態においては、接地電位とする）に固定するＮチャネルＭＯＳトランジスタ１３と、インバータ１２の出力端子と発振信号出力端子ＰＯＵＴとの間に接続されたトランスミッションゲート１４とを含んでいる。
【００２３】
また、この半導体集積回路は、発振信号入力端子ＰＩＮに一端が接続されたトランスミッションゲート２１と、インバータ１２とは異なる駆動能力を有し、トランスミッションゲート２１の他端から入力端子に印加される信号を反転し、反転された信号を出力端子から出力するインバータ２２と、トランスミッションゲート２１がオフするときにインバータ２２の入力電位を電源電位ＶＳＳに固定するＮチャネルＭＯＳトランジスタ２３と、インバータ２２の出力端子と発振信号出力端子ＰＯＵＴとの間に接続されたトランスミッションゲート２４とを含んでいる。
【００２４】
さらに、この半導体集積回路は、切換信号に従って、トランスミッションゲート１１及び１４とトランスミッションゲート２１及び２４との内の一方をオンさせると共に、他方をオフさせるための論理回路として、インバータ１０を含んでいる。
【００２５】
半導体集積回路の外部においては、発振信号入力端子ＰＩＮと発振信号出力端子ＰＯＵＴとの間に帰還抵抗Ｒｆが接続され、さらに、直列抵抗Ｒｄを介して、第１の端子及び第２の端子を有する水晶振動子ＸＬが接続される。水晶振動子ＸＬの第１の端子と電源電位ＶＳＳとの間には、コンデンサＣｇが接続され、水晶振動子ＸＬの第２の端子と電源電位ＶＳＳとの間には、コンデンサＣｄが接続される。発振信号出力端子ＰＯＵＴの信号は、水晶振動子ＸＬ等により所定の位相回転を与えられて発振信号入力端子ＰＩＮに帰還され、これにより発振動作が行われる。
【００２６】
トランスミッションゲート１１は、発振信号入力端子ＰＩＮとインバータ１２の入力端子との間を開閉するために用いられ、トランスミッションゲート１４は、インバータ１２の出力端子と発振信号出力端子ＰＯＵＴとの間を開閉するために用いられる。また、トランスミッションゲート２１は、発振信号入力端子ＰＩＮとインバータ２２の入力端子との間を開閉するために用いられ、トランスミッションゲート２４は、インバータ２２の出力端子と発振信号出力端子ＰＯＵＴとの間を開閉するために用いられる。
【００２７】
各トランスミッションゲート（アナログスイッチ回路）は、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとを、並列接続することによって構成され、オン抵抗が非常に小さい。なお、トランスミッションゲート１１及び２１が設けられている理由は、発振動作に使用されない方のインバータの入力端子を発振信号入力端子ＰＩＮに接続されたままにすると、余計な消費電流が生じてしまうからである。
【００２８】
図２は、インバータ１２の構成を示す回路図であり、図３は、インバータ２２の構成を示す回路図である。本実施形態においては、インバータ１２が、電源電位ＶＤＤと電源電位ＶＳＳとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ１１とＮチャネルＭＯＳトランジスタＱＮ１１とによって構成され、インバータ２２が、並列接続されたＰチャネルＭＯＳトランジスタＱＰ２１及びＱＰ２１と並列接続されたＮチャネルＭＯＳトランジスタＱＮ２１及びＱＮ２２とによって構成される。これにより、インバータ２２の駆動能力は、インバータ１２の駆動能力の２倍となる。
【００２９】
あるいは、ＭＯＳトランジスタの利得係数βが、チャネル幅Ｗに比例し、チャネル長Ｌに反比例することを利用して、チャネル幅Ｗ及びチャネル長Ｌを変更することにより、インバータ１２の駆動能力とインバータ２２の駆動能力とを異ならせるようにしても良い。
【００３０】
このように、互いに異なる駆動能力を有する複数のインバータを切り換えて使用することにより、異なる電源電圧の仕様に対して、ほぼ同一の周波数で発振動作を行うことができる。また、ＰチャネルＭＯＳトランジスタの直列接続やＮチャネルＭＯＳトランジスタの直列接続のためにトランジスタサイズを大きくする必要がないので、インバータを構成するトランジスタが半導体基板に占める面積を低減することが可能となる。
【００３１】
次に、本発明の第２の実施形態について説明する。
図４は、本発明の第２の実施形態に係る半導体集積回路によって実現される発振回路の構成を示す図である。本発明の第２の実施形態は、第１の実施形態におけるインバータ１２及び２２を、ＮＡＮＤ回路１５及び２５に置き換えたものである。ＮＡＮＤ回路１５は、トランスミッションゲート１１から信号が印加される第１の入力端子と、発振制御信号が印加される第２の入力端子とを有している。
【００３２】
また、ＮＡＮＤ回路２５は、トランスミッションゲート２１から信号が印加される第１の入力端子と、発振制御信号が印加される第２の入力端子とを有している。これらのＮＡＮＤ回路は、切換信号によって活性化され、かつ、第２の入力端子に印加される発振制御信号がハイレベルであるときに、第１の入力端子に印加される信号を反転して出力する。従って、この発振回路においては、発振制御信号がハイレベルであるときに発振動作が行われ、発振制御信号がローレベルであるときに発振動作が停止される。
【００３３】
次に、本発明の第３の実施形態について説明する。
図５は、本発明の第３の実施形態に係る半導体集積回路によって実現される発振回路の構成を示す図である。本実施形態に係る半導体集積回路は、発振信号入力端子ＰＩＮから印加される信号を反転し、反転された信号を発振信号出力端子ＰＯＵＴに供給するインバータ３０と、それぞれの切換信号によって活性化され、発振信号入力端子ＰＩＮから印加される信号を反転し、反転された信号を発振信号出力端子ＰＯＵＴに供給するＭ個の切換用インバータ３１とを含んでいる。
【００３４】
図６は、インバータ３０の構成を示す回路図であり、図７は、切換用インバータ３１の構成を示す回路図である。本実施形態においては、インバータ３０が、電源電位ＶＤＤと電源電位ＶＳＳとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ３０とＮチャネルＭＯＳトランジスタＱＮ３０とによって構成される。また、切換用インバータ３１が、切換信号が入力される端子と電源電位ＶＳＳとの間に接続されたＰチャネルＭＯＳトランジスタＱＰ３１とＮチャネルＭＯＳトランジスタＱＮ３１とによって構成される。
【００３５】
Ｍ個の切換用インバータ３１には、第１〜第Ｍの切換信号が供給されており、それらの内の任意の数（０個〜Ｍ個）の切換信号がハイレベルにされ、残りの切換信号がローレベルにされる。ハイレベルの切換信号が供給された切換用インバータ３１は活性化され、インバータ３０と並列動作を行う。このようにして、発振回路の駆動能力を切り換えることができる。
【００３６】
次に、本発明の第４の実施形態について説明する。
図８は、本発明の第４の実施形態に係る半導体集積回路によって実現される発振回路の構成を示す図である。この半導体集積回路は、互いに異なる駆動能力を有し、発振信号入力端子ＰＩＮから印加される信号を反転し、反転された信号を発振信号出力端子ＰＯＵＴに供給するＭ個の切換用インバータと、Ｎビットの切換信号を受けて、Ｍ個の切換用インバータの内の少なくとも１つを活性化させるためにＭ個の切換用インバータにそれぞれ供給される複数の切換信号を出力するデコーダ回路とを含んでいる。ここでは、Ｍ＝２Ｎ、かつ、Ｎ＝２として、４個の切換用インバータ３１〜３４を使用する場合について説明する。
【００３７】
デコーダ回路は、インバータ３５〜４０と、ＮＡＮＤ回路４１〜４４とによって構成され、２ビットの切換信号（切換信号Ａ及びＢ）を受けて、第１〜第４のいずれか１つの切換信号をハイレベルにする。具体的には、（Ａ，Ｂ）が（１，１）のときに第１の切換信号をハイレベルにし、（１，０）のときに第２の切換信号をハイレベルにし、（０，１）のときに第３の切換信号をハイレベルにし、（０，０）のときに第４の切換信号をハイレベルにする。
【００３８】
４個の切換用インバータ３１〜３４は、互いに異なる駆動能力を有している。具体的には、切換用インバータ３１は、図２に示すのと同様に、１つのＰチャネルＭＯＳトランジスタと１つのＮチャネルＭＯＳトランジスタとによって構成され、切換用インバータ３２は、図３に示すのと同様に、並列接続された２つのＰチャネルＭＯＳトランジスタと並列接続された２つのＮチャネルＭＯＳトランジスタとによって構成され、切換用インバータ３３は、並列接続された３つのＰチャネルＭＯＳトランジスタと並列接続された３つのＮチャネルＭＯＳトランジスタとによって構成され、切換用インバータ３４は、並列接続された４つのＰチャネルＭＯＳトランジスタと並列接続された４つのＮチャネルＭＯＳトランジスタとによって構成される。これにより、切換用インバータ３２、３３、３４の駆動能力は、インバータ３１の駆動能力のそれぞれ２倍、３倍、４倍となり、デコーダ回路から出力される第１〜第４の切換信号に従って、発振回路の駆動能力を切り換えることができる。
【００３９】
次に、本発明の第５の実施形態について説明する。
図９は、本発明の第５の実施形態に係る半導体集積回路によって実現される発振回路の構成を示す図である。本発明の第５の実施形態は、図５に示す第３の実施形態におけるインバータ３０及びＭ個の切換用インバータ３１を、ＮＡＮＤ回路５０及びＭ個の切換用ＮＡＮＤ回路５１に置き換えたものである。ＮＡＮＤ回路５０及びＭ個の切換用ＮＡＮＤ回路５１の各々は、発振信号入力端子ＰＩＮから信号が印加される第１の入力端子と、発振制御信号が印加される第２の入力端子とを有している。
【００４０】
Ｍ個の切換用ＮＡＮＤ回路５１には、第１〜第Ｍの切換信号が供給されており、それらの内の任意の数（０個〜Ｍ個）の切換信号がハイレベルにされ、残りの切換信号がローレベルにされる。ハイレベルの切換信号が供給された切換用ＮＡＮＤ回路５１は活性化され、ＮＡＮＤ回路５０と並列動作を行う。このようにして、発振回路の駆動能力を切り換えることができる。この発振回路においては、発振制御信号がハイレベルであるときに発振動作が行われ、発振制御信号がローレベルであるときに発振動作が停止される。
【００４１】
次に、本発明の第６の実施形態について説明する。
図１０は、本発明の第６の実施形態に係る半導体集積回路によって実現される発振回路の構成を示す図である。本発明の第６の実施形態は、図８に示す第４の実施形態における４個の切換用インバータ３１〜３４を、４個の切換用ＮＡＮＤ回路５１〜５４に置き換えたものである。切換用ＮＡＮＤ回路５１〜５４の各々は、発振信号入力端子ＰＩＮから信号が印加される第１の入力端子と、発振制御信号が印加される第２の入力端子とを有している。
【００４２】
４個の切換用ＮＡＮＤ回路５１〜５４は、互いに異なる駆動能力を有している。具体的には、切換用ＮＡＮＤ回路５２、５３、５４の駆動能力は、切換用ＮＡＮＤ回路５１の駆動能力のそれぞれ２倍、３倍、４倍であり、デコーダ回路から出力される第１〜第４の切換信号に従って、発振回路の駆動能力を切り換えることができる。この発振回路においては、発振制御信号がハイレベルであるときに発振動作が行われ、発振制御信号がローレベルであるときに発振動作が停止される。
【産業上の利用可能性】
【００４３】
本発明は、水晶振動子等の振動子を用いた発振回路、及び、そのような発振回路を実現するための半導体集積回路において利用することが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１の実施形態に係る半導体集積回路による発振回路を示す図。
【図２】インバータ１２の構成を示す回路図。
【図３】インバータ２２の構成を示す回路図。
【図４】本発明の第２の実施形態に係る半導体集積回路による発振回路を示す図。
【図５】本発明の第３の実施形態に係る半導体集積回路による発振回路を示す図。
【図６】インバータ３０の構成を示す回路図。
【図７】切換用インバータ３１の構成を示す回路図。
【図８】本発明の第４の実施形態に係る半導体集積回路による発振回路を示す図。
【図９】本発明の第５の実施形態に係る半導体集積回路による発振回路を示す図。
【図１０】本発明の第６の実施形態に係る半導体集積回路による発振回路を示す図。
【図１１】複数の能動回路を切り換えて使用する発振回路の例を示す図。
【符号の説明】
【００４５】
１０、１２、２２、３０、３５〜４０  インバータ、  １１、１４、２１、２４  トランスミッションゲート、  １３、２３  ＮチャネルＭＯＳトランジスタ、  １５、２５、４１〜４４、５０  ＮＡＮＤ回路、  ３１〜３４  切換用インバータ、  ５１〜５４  切換用ＮＡＮＤ回路、  ＸＬ  水晶振動子、  Ｒｆ  帰還抵抗、  Ｒｄ  直列抵抗、  Ｃｄ、Ｃｇ  コンデンサ、  ＱＰ１０〜ＱＰ３１  ＰチャネルＭＯＳトランジスタ、  ＱＮ１０〜ＱＮ３１  ＮチャネルＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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