(57)【要約】【課題】大きな面積を必要とすることなく高いＳＮ比を維持することができる増幅型メモリ装置を提供すること。【解決手段】信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個、前記複数のメモリセルが共通に接続する制御電極を有する増幅用トランジスタ、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタ、とで構成されるメモリブロックを複数個配列して成る増幅型メモリ装置において、前記メモリ信号線を通して該メモリブロックにおける増幅用トランジスタの制御電極電位を制御するための回路手段を備える。【選択図】図４
2005354484.tif 000002
【特許請求の範囲】
【請求項１】
信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個と、増幅用トランジスタと、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタと、選択用トランジスタとで構成されるメモリブロックであって、該複数のメモリセルが該増幅用トランジスタの制御電極に共通に接続されている構成のメモリブロックを複数個配列して成ることを特徴とする増幅型メモリ装置。
【請求項２】
前記メモリブロックにおける前記増幅用トランジスタのオフセットにメモリセル信号が上乗せされた出力と、前記メモリブロックにおける前記増幅用トランジスタのオフセット出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項１記載の増幅型メモリ装置。
【請求項３】
前記メモリ入力線ごとに備えられ、メモリに入力すべき信号を増幅するための列増幅器と、前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力に前記メモリセル信号が上乗せされた出力と、前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項１記載の増幅型メモリ装置。
【請求項４】
信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個、前記複数のメモリセルが共通に接続する制御電極を有する増幅用トランジスタ、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタ、とで構成されるメモリブロックを複数個配列して成る増幅型メモリ装置において、
前記メモリ信号線を通して該メモリブロックにおける増幅用トランジスタの制御電極電位を制御するための回路手段を備えたことを特徴とする増幅型メモリ装置。
【請求項５】
前記メモリブロックにおける前記増幅用トランジスタのオフセットにメモリセル信号が上乗せされた出力と、前記メモリブロックにおける前記増幅用トランジスタのオフセット出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項４記載の増幅型メモリ装置。
【請求項６】
前記メモリ入力線ごとに備えられ、メモリに入力すべき信号を増幅するための列増幅器と、前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力に前記メモリセル信号が上乗せされた出力と、前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項４記載の増幅型メモリ装置。
【請求項７】
入射光を信号電荷に変換して蓄積する光電変換部と、前記信号電荷を電圧信号に変換し、増幅して出力するためのトランジスタとを少なくとも備えた画素を複数配列して成る光電変換画素部と、前記光電変換画素部の少なくとも一部の画素に対応したメモリセルを有するメモリブロックを複数配列して成るメモリ部とを備えた固体撮像装置において、
前記メモリブロックは、増幅用トランジスタと、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタと、選択用トランジスタと、信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個とから成り、且つ、前記複数個のメモリセルは、前記増幅用トランジスタの制御電極に接続する構成となっていることを特徴とする固体撮像装置。
【請求項８】
前記メモリブロックにおける前記増幅用トランジスタのオフセットにメモリセル信号が上乗せされた出力と、前記メモリブロックにおける前記増幅用トランジスタのオフセット出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項７記載の固体撮像装置。
【請求項９】
前記光電変換部の各列ごとに配列され、前記画素からの信号電圧をクランプすることで前記画素の固定パターンノイズを除去するための結合容量と、前記光電変換部の各列ごとに配列され、前記画素からの信号電圧を増幅し、前記画素に対応する前記メモリセルに書き込むための増幅信号を出力する列増幅器と、前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力に前記メモリセル信号が上乗せされた出力と前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項７記載の固体撮像装置。
【請求項１０】
入射光を信号電荷に変換して蓄積する光電変換部と、前記信号電荷を電圧信号に変換し、増幅して出力するためのトランジスタとを少なくとも備えた画素を複数配列して成る光電変換画素部と、前記光電変換画素部の少なくとも一部の画素に対応したメモリセルを有するメモリブロックを複数配列して成るメモリ部とを備えた固体撮像装置において、
前記メモリブロックは信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個、前記複数のメモリセルが共通に接続する制御電極を有する増幅用トランジスタ、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタ、とで構成され、且つ、前記メモリ信号線を通して該メモリブロックにおける増幅用トランジスタの制御電極電位を制御するための回路手段を備えたことを特徴とする固体撮像装置。
【請求項１１】
前記メモリブロックにおける前記増幅用トランジスタのオフセットにメモリセル信号が上乗せされた出力と、前記メモリブロックにおける前記増幅用トランジスタのオフセット出力との差分信号を取り出す回路手段を備えたことを特徴とする請求項１０記載の固体撮像装置。
【請求項１２】
前記光電変換部の各列ごとに配列され、前記画素からの信号電圧をクランプすることで前記画素の固定パターンノイズを除去するための結合容量、前記光電変換部の各列ごとに配列され、前記画素からの信号電圧を増幅し、前記画素に対応する前記メモリセルに書き込むための増幅信号を出力する列増幅器、前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力に前記メモリセル信号が上乗せされた出力と前記メモリブロックにおける前記増幅用トランジスタのオフセットに前記列増幅器のオフセットが加わった出力との差分信号を取り出す回路手段、を備えたことを特徴とする請求項１０記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型メモリ装置及びこれをを備えた固体撮像装置に関する。
【背景技術】
【０００２】
従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。しかし、一方では、使い方の簡便さや消費電力の小ささを長所とする所謂増幅型固体撮像装置の開発も行われてきた。増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものであり、増幅用トランジスタとしてＳＩＴを使ったＳＩＴ型イメージセンサ（A ．Yusa、J ．Nishizawa  et al.,  "SIT  image sensor: Design consideration and characteri stics," IEEE
trans. Vol. ED-33, pp.735-742, June 1986.）、バイポーラトランジスタを使ったBASIS (N.Tanaka et al., "A 310K pixel bipolar imager
(BASIS)," IEEE Trans. Electron Devices, vol.35, pp. 646-652, may 1990) 、制御電極が空乏化するＪＦＥＴを使ったＣＭＤ (中村他“ゲート蓄積型ＭＯＳフォトトランジスタイメージセンサ”, テレビ学会誌,41,11,pp.1075-1082 Nov ．，1987) 、ＭＯＳトランジスタを使ったＣＭＯＳセンサ (S.K.Men dis, S.E.Kemeny and E.R.Fossum, "A 128×128 CMOS active image sensor for highly  integrated imaging systems," in IEDM
Tech. Dig., 1993, pp. 583-586.) 等がある。特に、ＣＭＯＳセンサはＣＭＯＳプロセスとのマッチングが良く、周辺ＣＭＯＳ回路をオンチップ化できることから、開発に力が注がれている。
【０００３】
しかし、これらの増幅型固体撮像装置に共通する欠点は、各画素に備わる増幅用トランジスタの出力オフセットが各画素毎に異なるため、イメージセンサの信号としては固定パターンノイズ（ＦＰＮ）が乗るということである。このＦＰＮを除くため、従来色々な信号読み出し回路が工夫されている。
【０００４】
増幅型固体撮像装置の他の欠点は、動作タイミングに関するものである。この型のイメージセンサの画素信号読み出しは１行ずつ行われ、更にこの１行読み出し後に水平転送動作が続く。このため、画素の信号蓄積動作は１行ごとにずれてくる。なぜなら、１フィールドにおける画素の信号蓄積動作は画素信号読み出しで終了するからである。従って、第１行と最終行とのタイミングずれは殆ど１フィールド時間となる。
【０００５】
一方、ＣＣＤでは全ての画素信号が一斉に垂直ＣＣＤに転送されるが、ＣＣＤ画素の蓄積動作はこの一斉転送で終了し、且つ、開始するため、ＣＣＤ画素の動作は同時である。増幅型イメージセンサのこの動作タイミングずれは、高速動作する被写体を写したときに、像のゆがみとなって現れる。
【０００６】
この欠点を改善する目的で、特許文献１，２には、ＭＯＳスイッチと容量とで形成されるメモリセルで構成されるアナログフレームメモリを備えたイメージセンサが提案されている。これら提案のセンサにおいては、画素信号が対応するメモリセルに、水平転送動作を伴わず短時間で転送され、その後、水平転送を伴ったメモリ信号の読み出しがほぼ１フィールド期間を使って行われる。これにより、動作タイミングのずれは著しく短縮される。
【０００７】
図１は上記従来例によるイメージセンサの回路図を表すものであり、同図において、１は少なくともフォトダイオードと増幅用トランジスタとを有する増幅型画素を示す。図２は図１における増幅型画素例としての典型的ＣＭＯＳセンサ画素回路図である。図１及び図２により、従来技術を説明する。
【０００８】
走査回路４によって選択された行の画素１の増幅用トランジスタ２１は、選択トランジスタ２２が導通状態になると、電流供給用トランジスタ７より電流が供給されて、ソースフォロワとして作動し、垂直画素出力線２にその出力電圧を出力する。初めにフローティングディフュージョン（ＦＤ）部１９が、リセットパルスφＲＥＳをリセットトランジスタ２３に印加することによってリセットされ、そのＦＤ電位相当の出力が垂直画素出力線２に現れる。垂直画素出力線側のこの基準電圧は、ソースフォロワのしきい電圧の画素間ばらつきのためにばらつくが、メモリ信号線１１の側では、φＣとφＳＨのパルスによりクランプトランジスタ６とスイッチトランジスタ８と導通させるため、一律のクランプ電位ＶＲが基準電圧となる。
【０００９】
次に、クランプトランジスタ６をオフ状態とし、パルスφＴＸを転送トランジスタ２０に印加することで、フォトダイオード１８にある信号電荷をＦＤ１９に転送する。この信号に比例したＦＤ電圧の落ち分は垂直画素出力線２に読み出され、更に、結合容量５を通して垂直メモリ出力線１１に伝えられる。この信号電圧は、メモリ選択線１２を通して書き込みトランジスタ１０にパルスを印加することで、メモリセル容量９に書き込まれる。メモリ選択線１２はメモリ走査回路１３に従って次々に選択される。メモリセル容量９に書き込まれた信号電圧は、上記に述べたクランプ動作により、画素の固定パターンノイズ（Ｆ．Ｐ．Ｎ．）を含んでいない。この行毎の画素からメモリへの信号転送が終了すると、メモリの信号読み出しが次のように行われる。
【００１０】
初めに、パルスφＣとφＳＨとをクランプトランジスタ６とスイッチトランジスタ８とに印加することで、垂直メモリ出力線１１をＶＲにリセットする。スイッチトランジスタ８をオフ状態とした後、メモリ走査回路１３によって選択された行のメモリセルの容量９に溜っていた信号電圧が垂直メモリ出力線１１に転送される。この垂直メモリ出力線１１上の信号電圧は、水平走査回路１６によって走査を受けたスイッチトランジスタ１５を通して水平出力線１４に順に転送される。水平出力線上の信号電圧は、増幅回路１７によって増幅され、センサ出力として読み出される。メモリ信号はこのように、メモリ走査回路１３と水平走査回路１６とによって読み出される。
【００１１】
画素信号のメモリへの転送時間は、メモリのない一般的なＣＭＯＳセンサの読み出し時間に比べて、大幅に短縮されている。このため、画素の蓄積動作タイミングの時間差に関する欠点は十分に改善される。図１の例においては、メモリセル容量に書き込まれる信号電圧は、メモリ出力線容量との容量分割により、画素出力線における信号電圧に比べて減少する。更に、メモリセルが単なる容量とスイッチＭＯＳトランジスタで形成されているため、メモリセルから読み出される信号電圧は、メモリセル容量とメモリ信号線容量との容量分割を受けて大幅に減少し、ＳＮ比の大きな低下を招く。
【００１２】
特に、数十万画素、画素サイズが数ミクロン角程度のイメージセンサに本発明を適用する場合、メモリセル容量が数十ｆＦに対し、メモリ信号線容量は数ｐＦになるため、メモリ信号読み出し時の容量分割比は数十分の１〜百分の１程度となり、著しい信号信号の低下を招く。この信号の減少を防止するため、メモリセル自体に増幅用トランジスタを備えた増幅型アナログメモリを用いる構成もある。一般に、増幅型アナログメモリセルは、１セル当たり４つのＭＯＳトランジスタで構成される。
【００１３】
図３は特許文献３で開示されているメモリセル構成を示し、同図において、２４は信号増幅用ＭＯＳトランジスタ、２５は読み出し選択用トランジスタ、２６は信号書き込み用ＭＯＳトランジスタ、２７は書き込まれた信号を保持するための信号容量、２８は信号入力線、２９は信号出力線である。信号の書き込み動作と信号の出力動作が、時間的に分離され、同時動作がない場合には、上記信号信号線は１本に共通化することもできる。
【００１４】
【特許文献１】特開昭５８−１２５９８２号公報
【特許文献２】特開平０２−０６５３８０号公報
【特許文献３】米国特許第５，８０５，４９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
然るに、この従来の増幅型アナログフレームメモリについては、次の２つの重大な欠点を有している。
【００１６】
即ち、第１は、メモリセルが基本的に４つのＭＯＳトランジスタ構成であるため、１つのメモリセル面積を小さくするのが難しく、画素面積と同じ程度か又は画素面積よりも大きくなってしまうことである。これは、センサの大幅な価格上昇をもたらす。第２はメモリセルの増幅用信号トランジスタの出力にはオフセットばらつきがあるため、仮に一様な信号がメモリに入力された場合でも、メモリ出力には固定パターンノイズ（以下Ｆ. Ｐ. Ｎ. と称する）が発生し、このためにＳＮ比の重大な低下を招く。このような２つの欠点があるため、増幅型アナログメモリ付増幅型イメージセンサの実用化は困難となっている。
【００１７】
本発明は上記問題に鑑みてなされたもので、その目的とする処は、大きな面積を必要とすることなく高いＳＮ比を維持することができる増幅型メモリ装置及び固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１８】
上記目的を達成するため、本発明は、信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個と、増幅用トランジスタと、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタと、選択用トランジスタとで構成されるメモリブロックであって、該複数のメモリセルが該増幅用トランジスタの制御電極に共通に接続されている構成のメモリブロックを複数個配列して成ることを特徴とする。
【００１９】
又、本発明は、信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個、前記複数のメモリセルが共通に接続する制御電極を有する増幅用トランジスタ、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタ、とで構成されるメモリブロックを複数個配列して成る増幅型メモリ装置において、前記メモリ信号線を通して該メモリブロックにおける増幅用トランジスタの制御電極電位を制御するための回路手段を備えたことを特徴とする。
【００２０】
更に、本発明は、入射光を信号電荷に変換して蓄積する光電変換部と、前記信号電荷を電圧信号に変換し、増幅して出力するためのトランジスタとを少なくとも備えた画素を複数配列して成る光電変換画素部と、前記光電変換画素部の少なくとも一部の画素に対応したメモリセルを有するメモリブロックを複数配列して成るメモリ部とを備えた固体撮像装置において、前記メモリブロックは、増幅用トランジスタと、メモリ信号線と該増幅用トランジスタの制御電極とを接続する信号書き込み用トランジスタと、選択用トランジスタと、信号蓄積容量とスイッチトランジスタとから成るメモリセル複数個とから成り、且つ、前記複数個のメモリセルは、前記増幅用トランジスタの制御電極に接続する構成となっていることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、センサ出力を高ＳＮ比に保ちつつ、画素の動作タイミングの時間ずれが小さい増幅型メモリ付きイメージセンサが、従来よりもずっと少ないメモリ面積によって実現できる。
【００２２】
又、センサ出力を高ＳＮ比に保ちつつ、画素の動作タイミングの時間ずれが小さい増幅型メモリ付きイメージセンサが、より一層少ないメモリ面積によって実現できる。
【００２３】
更に、より一層の高ＳＮ比を保ち、画素の動作タイミングの時間ずれが小さい増幅型メモリ付きイメージセンサが、少ないメモリ面積によって実現できる。
【発明を実施するための最良の形態】
【００２４】
以下に本発明の実施の形態を添付図面に基づいて説明する。尚、以下の実施の形態で使われているトランジスタは、特に断らない限りＮ型のＭＯＳトランジスタとし、そのゲート電位がＨｉｇｈレベルで導通、Ｌｏｗレベルで非導通になるとする。
【００２５】
＜実施の形態１＞
図４は本発明の実施の形態１における１つのメモリ信号線でのアナログメモリのブロック構成とメモリに付随するオフセットばらつき除去回路を示し、同図において、２８はアナログメモリセル３つを含むアナログメモリの１ブロック、２９は増幅用トランジスタ２４の制御電極に接続し、メモリセル容量９からの信号電荷を受ける共通信号入力部、３０はメモリ信号線１１と共通信号入力部２９とをスイッチし、共通信号入力部２９に書き込むべき信号電圧を導く書き込み用トランジスタ、３１はメモリセル容量９と、共通信号入力部２９とをスイッチし、メモリセル容量９に書き込むべき信号電圧を導くメモリセル用スイッチトランジスタ、３２はメモリブロックの増幅用トランジスタ２４に定電流を供給し、増幅用トランジスタ２４をソースフォロワとして動作させるための電流供給用トランジスタであり、スイッチトランジスタ３１とメモリ容量９とで、メモリセルが構成される。
【００２６】
又、３３はメモリに書き込まれた信号の増幅出力を保持するための信号蓄積容量、３４はメモリに書き込まれた基準レベル信号の増幅出力を保持するためのノイズ蓄積容量、３５はメモリに書き込まれた信号の増幅出力を信号蓄積容量３３にサンプリングするためのスイッチ用トランジスタ、３６はメモリに書き込まれた基準レベル信号の増幅出力をノイズ蓄積容量３４にサンプリングするためのスイッチ用トランジスタ、３７は信号蓄積容量３３に保持された信号出力が導かれる水平信号出力線、３８はノイズ蓄積容量３４に保持されたノイズ出力が導かれる水平ノイズ出力線、３９は水平走査時に信号蓄積容量３３に保持された信号出力を水平信号出力線３７に導くための水平走査スイッチ用トランジスタ、４０は水平走査時にノイズ蓄積容量３４に保持された信号出力を水平信号出力線３８に導くための水平走査スイッチ用トランジスタ、４１は水平信号出力線３７と水平ノイズ出力線３８とを入力とし、この２つの信号電圧の差分を出力する差動アンプである。
【００２７】
図４において、メモリブロックは３つのメモリセルで構成され、又、１つのメモリ信号線に接続するメモリブロックは簡略化のため１つしか書かれていないが、１つのメモリブロックが含むメモリセルはいくつで構成されていても良く、又、１つのメモリ信号線に接続するメモリブロックは一般には複数個ある。
【００２８】
図５は、図４におけるメモリ動作を説明するためのパルスタイミングチャートである。図５において、Ｖ２は画素出力線２の電位変化を表し、画素の各行のリセット出力電位、リセット出力電位に画素の信号電圧が上乗せされた信号電位が時系列的に出力される。
【００２９】
先ず、画素の信号をメモリに書き込む動作において、スイッチトランジスタ８とメモリブロックの書き込み用トランジスタ３０とを導通状態とするため、パルスΦＳＨとΦＢＬＫとをＨｉｇｈ状態とする。Ｖ２が画素のリセットレベル出力の時に、ΦＣパルスによりメモリ信号線１１の電位を一定値ＶＲとして、メモリ側で画素のリセットレベルばらつきを除去し、Ｖ２が画素信号上乗せレベル出力時には、メモリ信号線１１の電位がＶＲに画素信号電圧を加えたレベルとする。この状態でΦＢ１をオフ状態とし、画素リセットばらつきのない信号電圧をメモリセル容量に書き込む。この動作を３行分繰り返して、画素３行分の信号をそれぞれ、ΦＢ１，ΦＢ２，ΦＢ３によってスイッチされるメモリセルの容量に書き込む。
【００３０】
次に、メモリに書き込まれた信号の読み出し動作においては、ΦＣをＨｉｇｈレベルとして、クランプトランジスタ６を導通状態にする。先ず、ΦＳＨパルスとΦＢＬＫパルスとを同時に印加した時に、メモリ信号線の基準電位ＶＲを、書き込み用トランジスタ３０を通して共通信号入力部２９に書き込む。
【００３１】
次に、ΦＢＬＫとΦＳＨとをＬｏｗにした状態で、ΦＢ１パルスをＨｉｇｈとしてメモリ容量９に保持された信号を共通信号入力部２９に導くのに伴い、ΦＭＳＥＬとΦＭＧをＨｉｇｈレベルとして、増幅用トランジスタ２４をソースフォロワアンプ動作させ、メモリ信号線１１にΦＢ１に対応したメモリセル容量９の電圧の増幅信号を出力する。このとき、ΦＴＳにサンプリングパルスが入り、スイッチトランジスタ３５を通して、信号蓄積容量３３にメモリからの増幅信号が蓄積される。
【００３２】
引き続きΦＢ１をＨｉｇｈ、ΦＭＳＥＬ、ΦＧをＬｏｗとした状態でΦＳＨパルスとΦＢＬＫパルスとを同時に印加し、その後ΦＢ１をＬｏｗとすることでメモリ信号線の基準電位ＶＲをΦＢ１に対応するメモリセル容量９と共通信号入力部２９とに書き込む。この状態でΦＢＬＫとΦＳＨとをＬｏｗに、ΦＭＳＥＬとΦＧをＨｉｇｈに、ΦＢ１パルスを再びＨｉｇｈとして増幅用トランジスタ２４をソースフォロワアンプ動作させ、メモリ信号線１１にメモリセル容量９に入力された基準レベルの電圧の増幅信号を出力する。このとき、ΦＴＮにサンプリングパルスが入り、スイッチトランジスタ３６を通して、ノイズ蓄積容量３４にメモリからの増幅信号が蓄積される。
【００３３】
この状態で、信号蓄積容量３３には基準電位ＶＲにメモリの増幅用トランジスタ２４のオフセット電圧と、画素の信号電圧とが上乗せされた電位が保持され、一方、ノイズ蓄積容量３４には基準電位ＶＲにメモリの増幅用トランジスタ２４のオフセット電圧が上乗せされた電位が保持されている。
【００３４】
引き続き行われる水平走査において、各列順次選択はΦＨのパルスによって行われる。ΦＨにＨｉｇｈパルスが入り、スイッチトランジスタ３９，４０が導通状態になると、信号蓄積容量３３上の電圧は水平信号出力線３７に、ノイズ蓄積容量３４上の電圧は水平ノイズ出力線３８に転送され、差動アンプ４１はこれら２つの水平出力線の電圧の差分電圧を出力する。従って、差動アンプ４１は、メモリの増幅用トランジスタ２４のオフセットばらつきによるＦＰＮを除去し、高ＳＮ比の画素の信号電圧を出力する。
【００３５】
本実施の形態において、メモリセルは容量と１つのスイッチトランジスタとで構成される一方、増幅用トランジスタ、選択用トランジスタ、書き込み用トランジスタは１つのメモリブロックにあって複数メモリセルに共用されるので、容量と４つのトランジスタで構成されるメモリセルを集積してなる従来のメモリに比べて、メモリ面積を十分に縮小することができる。よって、画素の動作タイミングずれが小さく、高SN比のセンサ出力を示し、且つ、大きな面積を要しない固体撮像装置を提供することができる。
【００３６】
＜実施の形態２＞
図６は本発明の実施の形態２における１つのメモリ信号線でのアナログメモリのブロック構成とメモリに付随するオフセットばらつき除去回路を示す。
【００３７】
実施の形態１と比べると、メモリブロックは選択用トランジスタが省かれた構成になっており、又、メモリ信号線電位をＶＬに設定するためのトランジスタ４２が加えられている。信号書き込み、信号読み出し時におけるメモリブロックの選択は、選択されないブロックの増幅用トランジスタを非導通状態に設定し、非選択ブロックに影響されないようにする状態を実現することでなされる。そのためには、トランジスタが型ＭＯＳトランジスタとすると、非選択メモリブロックの増幅用トランジスタのゲート電極電位を、選択メモリブロックの増幅用トランジスタのゲート電極電位よりも０．６Ｖ程度以上低く設定すれば良い。
【００３８】
選択用トランジスタがソースフォロワ動作してもメモリ信号線電位は、選択メモリブロックの増幅用トランジスタのゲート電極電位から増幅用トランジスタのしきい電圧値分と約０．２〜０．３Ｖ分とを引いた値となり、メモリ信号線電位に対する非選択メモリブロックの増幅用トランジスタのゲート電極電位差は増幅用トランジスタのしきい電圧値を超えることがないからである。図７はそのような状態を説明するための電位関係図である。
【００３９】
図８は、図６におけるメモリ動作を説明するためのパルスタイミングチャートであり、実施の形態１のタイミングチャートである図５と異なる点は、メモリブロックの非選択と選択とを区別するために，選択ブロックへの信号書き込み又は読み出し動作の直前に、全てのメモリブロックのΦＢＬＫをＨｉｇｈ状態としてΦＬパルスにより、全てのメモリブロックの共通信号入力部２９にＶＬ電位を書き込む。その後、選択メモリブロックの信号書き込み又は信号読み出しを行えば、上述の通りに非選択ブロックに影響を受けることがない動作ができる。
【００４０】
本実施の形態によれば、実施の形態１で用いたメモリブロックの選択用トランジスタが不要になるためにメモリの面積がより一層小さく、画素の動作タイミングずれが小さく、高ＳＮ比のセンサ出力を出す固体撮像装置を提供することができる。
【００４１】
＜実施の形態３＞
図９は本発明の実施の形態３における１つのメモリ信号線でのアナログメモリのブロック構成とメモリに付随するオフセットばらつき除去回路を示す。
【００４２】
同図において、４３は結合容量５によって、画素信号のオフセットが除かれた信号電圧を増幅するために各列に設けられる列アンプである。本実施の形態の回路を駆動するパルスタイミングは、図５におけるパルスタイミングと同じである。メモリセルに書き込まれる信号は、列アンプ４３のオフセットを含んでいるが、信号蓄積容量３３にはメモリブロックの増幅用トランジスタ２４のオフセットと列アンプ４３のオフセットとの合計に上乗せした画素信号がメモリブロックから読み出され、又、ノイズ蓄積容量３４にはメモリブロックの増幅用トランジスタ２４のオフセットと列アンプ４３のオフセットとの合計がメモリブロックから読み出されることで、差動アンプ４１はこれらオフセットばらつきが除去された画素信号を出力する。
【００４３】
又、実施の形態１においては、メモリセル容量に書き込まれる信号電圧は、結合容量５とメモリ信号線の寄生容量との容量分割によって、画素出力線２における画素信号電圧よりも低下したものである。然るに、本実施の形態においては、列アンプ４２によって、実施の形態１のような信号電圧の低下がなく、又、列アンプ４３のゲインが１よりも高い場合には、画素出力線２における画素信号電圧よりも大きな信号電圧をメモリセル容量に書き込むこともできる。
【００４４】
従って、本実施の形態によれば、少ないメモリ面積で画素の動作タイミングずれが小さく、より一層高ＳＮ比の信号を出力することができる。
【００４５】
尚、本実施の形態において、メモリ構成ブロック構成は実施の形態１のものを使っているが、実施の形態２のメモリブロックを使っても構成できる。
【００４６】
尚、上記実施の形態１〜３において、メモリは固体撮像装置に設けられ、撮像信号が入力されているが、本発明の増幅型メモリは別の装置の別の信号にも適用し得る。
【００４７】
又、本発明の実施の形態には上記実施の形態１，２の構成に基づいて幾つかの他の構成が考えられる。例えば、オフセット除去回路手段として、クランプ回路を使ったものも考えられる。又、上記実施の形態の回路においてＮ型ＭＯＳトランジスタを構成要素としているが、Ｐ型ＭＯＳトランジスタを構成要素としても良く、このとき、駆動パルスの極性はＮ型ＭＯＳトランジスタの場合と逆になることは勿論である。
【図面の簡単な説明】
【００４８】
【図１】従来技術によるフレームメモリが付いた増幅型イメージセンサを表す回路図である。
【図２】従来の典型的ＣＭＯＳセンサ画素を表す回路図である。
【図３】従来の増幅型メモリセルを表す回路図である。
【図４】本発明の実施の形態１を示す回路図である。
【図５】図４におけるメモリの動作を説明するパルスタイミングチャートである。
【図６】本発明の実施の形態２を示す回路図である。
【図７】本発明の実施の形態２における電位関係を示す図である。
【図８】図６におけるメモリの動作を説明するパルスタイミングチャートである。
【図９】本発明の実施の形態３を示す回路図である。
【符号の説明】
【００４９】
１      画素
２      画素出力線
３      画素駆動線
４      画素走査回路
５      結合容量
６      クランプトランジスタ
７      電流供給用トランジスタ
８      スイッチトランジスタ
９      メモリセル容量
１０    書き込みトランジス
１１    メモリ信号線
１２    メモリ駆動線
１３    メモリ走査回路
１４    水平出力線
１５    スイッチトランジスタ
１６    水平走査回路
１７    増幅器
１８    フォトダイオード
１９    フローティングディフージョン
２０    転送トランジスタ
２１    増幅用トランジスタ
２２    選択用トランジスタ
２３    リセット用トランジスタ
２４    増幅用トランジスタ
２５    選択用トランジスタ
２６    信号入力
２７    信号出力線
２８    メモリブロック
２９    共通信号入力部
３０    書き込みトランジスタ
３１    スイッチトランジスタ
３２    電流供給用トランジスタ
３３    信号蓄積容量
３４    ノイズ蓄積容量
３５    スイッチトランジスタ
３６    スイッチトランジスタ
３７，３８  水平信号線
３９，４０  スイッチトランジスタ
４１    差動アンプ
４２    電位制御用トランジスタ
４３    列増幅器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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