(57)【要約】【課題】相対的に低速のシステムを用いても素子の全体的高速動作が可能で、２ピクセルピッチ毎にＣＤＳ回路をレイアウトすることが可能なＣＭＯＳイメージセンサを提供すること。【解決手段】それぞれ第１、第２、第３色に対応する複数の第１、第２、及び第３ピクセルがマトリックス状に配置されたピクセルアレイ部と、ピクセルアレイ部の隣接した２列毎に一つのＣＤＳ回路を設け、前記２列のうち、いずれかの１列に対応する第１ピクセルの出力信号を受信する第１ＣＤＳ部を有し、ピクセルアレイ部の片側に配置された第１アナログ信号処理パスと、ピクセルアレイ部の隣接した２列毎に一つのＣＤＳ回路を設け、前記２列のうち、いずれかの１列に対応する第２、または第３ピクセルの出力信号を受信する第２ＣＤＳ部を有し、ピクセルアレイ部のもう一方の片側に配置された第２アナログ信号処理パスとを備える。【選択図】図２
2005318544.tif 000002
【特許請求の範囲】
【請求項１】
第１色に対応する複数の第１ピクセル、第２色に対応する複数の第２ピクセル、及び第３色に対応する複数の第３ピクセルが行及び列方向にマトリックス状に配置されたピクセルアレイ部と、
前記ピクセルアレイ部の一方の側に配置されて、該ピクセルアレイ部内の前記第１ピクセルから出力されるアナログ信号を処理する第１アナログ信号処理パスと、
前記ピクセルアレイ部の他方の側に配置されて、該ピクセルアレイ部内の前記第２ピクセル、または前記第３ピクセルから出力されるアナログ信号を処理する第２アナログ信号処理パスと、を備え、
前記第１アナログ信号処理パスは、前記ピクセルアレイ部の隣接した２列毎に一つのＣＤＳ回路を有し、前記２列のうち、いずれかの１列に対応する前記第１ピクセルの出力信号を受信する第１ＣＤＳ部を備え、
前記第２アナログ信号処理パスは、前記ピクセルアレイ部の隣接した２列毎に一つのＣＤＳ回路を有し、前記２列のうち、いずれかの１列に対応する前記第２ピクセル、または前記第３ピクセルの出力信号を受信する第２ＣＤＳ部を備えることを特徴とするＣＭＯＳイメージセンサ。
【請求項２】
前記第１アナログ信号処理パスが、同一行に存在し、隣接した２列に対応する２個のピクセルのうち、一方の前記第１ピクセルの信号を前記第１ＣＤＳ部のＣＤＳ回路に伝達する第１選択手段をさらに備え、
前記第２アナログ信号処理パスが、前記２個のピクセルのうち、他方のピクセルの信号を前記第２ＣＤＳ部のＣＤＳ回路に伝達する第２選択手段をさらに備えることを特徴とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】
前記第１アナログ信号処理パスが、
前記第１ＣＤＳ部の各ＣＤＳ回路の出力を伝達する、少なくとも１つの第１アナログデータバスと、
前記第１アナログデータバスに接続された第１ＡＳＰとをさらに備えることを特徴とする請求項１又は請求項２に記載のＣＭＯＳイメージセンサ。
【請求項４】
前記第２アナログ信号処理パスが、
前記第２ＣＤＳ部の各ＣＤＳ回路の出力を伝達する、少なくとも１つの第２アナログデータバスと、
前記第２アナログデータバスに接続された第２ＡＳＰとを備えることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＣＭＯＳイメージセンサ。
【請求項５】
前記第１アナログ信号処理パスが、
カラムアドレスに応答して前記第１ＣＤＳ部の各ＣＤＳ回路の出力を前記第１アナログデータバスに伝達するための選択信号を生成する第１カラム駆動部をさらに備えることを特徴とする請求項３に記載のＣＭＯＳイメージセンサ。
【請求項６】
前記第２アナログ信号処理パスが、
カラムアドレスに応答して前記第２ＣＤＳ部の各ＣＤＳ回路の出力を前記第２アナログデータバスに伝達するための選択信号を生成する第２カラム駆動部をさらに備えることを特徴とする請求項４に記載のＣＭＯＳイメージセンサ。
【請求項７】
前記ピクセルアレイ部が、
最初の列に前記第３ピクセルが配置され、その後の列に前記第１ピクセル及び前記第３ピクセルが交互に配列された複数の偶数行と、
最初の列に第１ピクセルが配置され、その後の列に前記第２ピクセル及び前記第１ピクセルが交互に配列された複数の奇数行とを備えることを特徴とする請求項２に記載のＣＭＯＳイメージセンサ。
【請求項８】
前記第１選択手段及び第２選択手段が、奇数行または偶数行に関する情報を有する行選択信号により制御されるスイッチング素子から構成されることを特徴とする請求項７に記載のＣＭＯＳイメージセンサ。
【請求項９】
前記第１ピクセルはＧピクセルであり、前記第２ピクセルはＲピクセルであり、前記第３ピクセルはＢピクセルであることを特徴とする請求項１ないし請求項８のいずれか１項に記載のＣＭＯＳイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ)イメージセンサに関し、特にアナログ信号を高速に処理することができるＣＭＯＳイメージセンサに関する。
【背景技術】
【０００２】
周知の如く、イメージセンサとは、光学映像を電気信号に変換する半導体素子であり、通常、電荷結合素子(ＣｈａｒｇｅＣｏｕｐｌｅｄ Ｄｅｖｉｃｅ、以下「ＣＣＤ」と記す)と、ＣＭＯＳイメージセンサとの２種類に大きく分けられる。
【０００３】
このうち、ＣＣＤは、個々のＭＯＳキャパシタが相互に非常に近接した位置に配置され、電荷キャリアがキャパシタに格納されて移送される素子である。これに対し、ＣＭＯＳイメージセンサは、ＣＭＯＳ集積回路の製造技術を利用してピクセルアレイを形成し、スイッチング動作を通じて順に出力を検出する方式を採用する素子である。ＣＭＯＳイメージセンサは、低消費電力という大きな利点を有しているため、携帯電話など個人携帯用システムに広く用いられている。
【０００４】
図１は、従来の技術に係るＣＭＯＳイメージセンサの、ピクセルから得られたイメージデータ(アナログ信号)を処理する構成を示す図である。
【０００５】
図１に示しているように、従来の技術に係るイメージセンサは、Ｒ(赤)、Ｇ  (緑)、Ｂ(青)のピクセルが行方向にＮ個、列方向にＭ個(Ｎ、Ｍは整数)のマトリックス状に配置されて、ピクセルアレイ部１１を構成しており、列毎に１つずつ設けられた複数のＣＤＳ(Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ)回路がＣＤＳ部１２を構成し、ピクセルアレイ部１１の下部側に配置されている。ピクセルアレイ部１１の右側には、ＣＤＳ部１２から出力されたアナログ信号を処理するためのＡＳＰ部(Ａｎａｌｏｇ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ)１３が配置されている。
【０００６】
ＣＤＳ回路は、各ピクセルからリセット信号及びデータ信号をそれぞれサンプリングしてアナログデータバス１５に出力し、そしてＡＳＰ部１３は、リセット信号とデータ信号との差を求めた後に増幅を行う。これにより、実質的な被写体のイメージとなる純粋なピクセルデータが得られる。
【０００７】
ピクセルのデータを読み出す時、ピクセルアレイ部１１のある行の全てのピクセルのデータは、一斉に同時(同一クロックで)にＣＤＳ部１２の各対応するＣＤＳ回路に伝達されるが、ＣＤＳ回路の出力は、カラム駆動部１４に制御されて、アナログデータバス１５を介して順にＡＳＰ部１３に伝達され処理される。
【０００８】
上述のように、従来のＣＭＯＳイメージセンサは、ある行が選択されると、その行の各ピクセル信号(リセット信号及びデータ信号)が一斉にそれぞれの対応するＣＤＳ回路に格納され、次いで、カラム駆動部１４によって順に各ＣＤＳ回路の信号がＡＳＰ部に伝達される方式を採用している。
【０００９】
ところで、上述の従来の駆動方式及び構成では、ピクセルが数百万個以上アレイされる場合、行方向のピクセルの数が増加し、その増加した数だけＣＤＳ回路も増加させる必要があり、また増加した分だけ多くなったＣＤＳ回路が１つのアナログデータバス１５に共通接続するため、アナログデータバス１５の負荷キャパシタンスも大きくなる。
【００１０】
このため、従来のＣＭＯＳイメージセンサを使用したシステムでは高速動作が困難であり、高速動作のためには所望の信号処理の性能を有するように機能ブロック(特にＡＳＰ)を改善する必要がある。また、高速動作のシステムを設計すると、定められた時間内に信号値を安定化させるためのタイムマージンが小さくなり、よって素子の信頼性及び量産性に悪影響を及ぼしてしまう。
【００１１】
また、図１に示しているように、従来のＣＭＯＳイメージセンサは、列別に１つのＣＤＳ回路を備えているため、ＣＤＳの回路を構成するトランジスタは１つのピクセルの広さに相当するピクセルピッチの中にレイアウトされる必要がある。しかし、数百万画素級のイメージセンサの場合、ピクセルサイズが非常に小さいため、ピクセルピッチ内に対応するＣＤＳ回路をレイアウトすることが困難であるという問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上述した従来の技術の問題点を解決するためになされたものであって、相対的に低速のシステムを用いても、素子の全体的な高速動作が可能であると同時に、オフセットの問題を解決し、且つ２ピクセルピッチ当りに一つのＣＤＳ回路をレイアウトすることが可能なＣＭＯＳイメージセンサを提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明に係るＣＭＯＳイメージセンサは、第１色に対応する複数の第１ピクセル、第２色に対応する複数の第２ピクセル、及び第３色に対応する複数の第３ピクセルが行及び列方向にマトリックス状に配置されたピクセルアレイ部と、前記ピクセルアレイ部の一方の側に配置されて、該ピクセルアレイ部内の前記第１ピクセルから出力されるアナログ信号を処理する第１アナログ信号処理パスと、前記ピクセルアレイ部の他方の側に配置されて、該ピクセルアレイ部内の前記第２ピクセル、または前記第３ピクセルから出力されるアナログ信号を処理する第２アナログ信号処理パスとを備え、前記第１アナログ信号処理パスは、前記ピクセルアレイ部の隣接した２列毎に一つのＣＤＳ回路を有し、前記２列のうち、いずれかの１列に対応する前記第１ピクセルの出力信号を受信する第１ＣＤＳ部を備え、前記第２アナログ信号処理パスは、前記ピクセルアレイ部の隣接した２列毎に一つのＣＤＳ回路を有し、前記２列のうち、いずれかの１列に対応する前記第２ピクセル、または前記第３ピクセルの出力信号を受信する第２ＣＤＳ部とを備える。
【００１４】
本発明において、前記第１アナログ信号処理パスが、同一行に存在し、隣接した２列に対応する２個のピクセルのうち、一方の前記第１ピクセルの信号を前記第１ＣＤＳのＣＤＳ回路に伝達する第１選択手段をさらに備え、前記第２アナログ信号処理パスは、前記２個のピクセルのうち、他方のピクセルの信号を前記第２ＣＤＳ部のＣＤＳ回路に伝達する第２選択手段をさらに備える。
【００１５】
また、前記第１アナログ信号処理パスが、前記第１ＣＤＳ部の各ＣＤＳ回路の出力を伝達する、少なくとも１つの第１アナログデータバスと、該第１アナログデータバスに接続された第１ＡＳＰとをさらに備え、前記第２アナログ信号処理パスが、前記第２ＣＤＳ部の各ＣＤＳ回路の出力を伝達する、少なくとも１つの第２アナログデータバスと、該第２アナログデータバスに接続された第２ＡＳＰとを備える。
【００１６】
また、前記第１アナログ信号処理パスが、カラムアドレスに応答して前記第１ＣＤＳ部の各ＣＤＳ回路の出力を前記第１アナログデータバスに伝達するための選択信号を生成する第１カラム駆動部をさらに備え、前記第２アナログ信号処理パスが、カラムアドレスに応答して前記第２ＣＤＳ部の各ＣＤＳ回路の出力を前記第２アナログデータバスに伝達するための選択信号を生成する第２カラム駆動部をさらに備える。
【００１７】
また、好ましくは、前記第１、第２、第３ピクセルはそれぞれ、Ｇピクセル、Ｒピクセル、及びＢピクセルである。
【発明の効果】
【００１８】
本発明では、多重パス(ｐａｔｈ)を介してアナログ信号を処理するようにしたので、安定な信号処理システムを通じても信号処理速度を向上させることができる。また、多重パス(ｐａｔｈ)を介して信号を処理しながらもピクセルアレイ内の同種ピクセルの信号は、各々同一のパス(ｐａｔｈ)を介して処理されているので、同種ピクセル間のオフセットが最小になり、よって画質を改善することができるという効果が得られる。
【００１９】
また、２ピクセルピッチ当りに１つのＣＤＳ回路をレイアウトするようにしたので、ピクセルピッチが小さくなるに伴って発生するＣＤＳ回路のレイアウトの問題を解決することができるという効果が得られる。
【００２０】
さらに、２ピクセルピッチ当りに１つのＣＤＳ回路がレイアウトされるようにしたので、ピクセルピッチが小さいため発生するトランジスタ間のミスマッチが最小になる。これにより、カラムＦＰＮ(Ｆｉｘｅｄ Ｐａｔｔｅｒｎ Ｎｏｉｓｅ）を最大限に抑制することができる。さらに、より少数のＣＤＳ回路を使用しているため消費電力を削減することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の好ましい実施の形態を、添付する図面を参照しながら説明する。
【００２２】
１）第１の実施の形態
図２は、本発明の第１の実施の形態に係るＣＭＯＳイメージセンサの構成を示す図である。
【００２３】
図２に示しているように、本発明の第１の実施の形態に係るイメージセンサでは、そのＣＤＳ回路部において、ピクセルから信号をサンプリングするパスが全体的に２つに分けられており、それぞれのパスにおいて２ピクセルが１つのＣＤＳ回路を共有するように２ピクセルピッチ当りに１つのＣＤＳ回路がレイアウトされている。
【００２４】
より詳細に、本発明の第１の実施の形態に係るイメージセンサは、Ｒ(赤)、Ｇ(緑)、Ｂ(青)ピクセルが行方向にＮ個、列方向にＭ個(Ｎ、Ｍは整数)のマトリックス状に配置されて、ピクセルアレイ部２１を構成しており、隣接した２列毎に１つのＣＤＳ回路を備えてなるＣＤＳ部２２、２６がピクセルアレイ部２１の下段側及び上段側にそれぞれ配置されている。ピクセルアレイ部２１の右下側には、下段側のＣＤＳ部２２から出力されたアナログ信号を処理するための第１ＡＳＰ部２３が配置され、ピクセルアレイ部２１の右上側には、上段側のＣＤＳ部２６から出力されたアナログ信号を処理するための第２ＡＳＰ部２７が配置されている。
【００２５】
ピクセルアレイ部２１は、最初の列にＧピクセルが配置され、その後の列にＲピクセル及びＧピクセルが交互に配置された複数の奇数行（Ｏｄｄ ｒｏｗ）と、最初の列にＢピクセルが配置され、その後の列にＧピクセル及びＢピクセルが交互に配置された複数の偶数行（Ｅｖｅｎ ｒｏｗ）とを備えている。
【００２６】
上下側のそれぞれに配置された各ＣＤＳ回路は、同一行に存在し、隣接した２列に対応する２個のピクセルを共有しているが、隣接した２個のピクセルのうち何れか一方のピクセルの信号が下段側のＣＤＳ回路に伝達されると、もう一方のピクセルの信号は、上段側のＣＤＳ回路に出力されなけれならず、このため、ピクセルアレイ部２１の出力信号は選択部２０Ａ、２０Ｂを介してＣＤＳ部に伝達される。
【００２７】
本第１の実施の形態では、選択部２０Ａ、２０Ｂは、行選択信号Ｒｏｗ＿Ｓｅｌに応じて駆動されるスイッチから構成されており、偶数行（Ｅｖｅｎ ｒｏｗ）が選択された場合、行選択信号Ｒｏｗ＿Ｓｅｌが論理値「０」に対応するレベルになり、奇数行（Ｏｄｄ ｒｏｗ）が選択された場合、行選択信号Ｒｏｗ＿Ｓｅｌが論理値「１」に対応するレベルになる。これによって、ピクセルアレイ部内のＧピクセルの信号は全て下段側のＣＤＳ回路に伝達され、ＢまたはＲピクセルの信号は、上段側のＣＤＳ回路に伝達される。
【００２８】
選択部２０Ａ、２０Ｂは、上述の機能さえあれば、いかなる回路構成を有してもよい。例えば、制御信号を複数用いることも可能で、スイッチの代りにマルチプレクサなどを用いることもできる。
【００２９】
下段側のＣＤＳ部２２から出力された信号は、第１アナログデータバス２５を介して第１ＡＳＰ部２３に伝達され、上段側のＣＤＳ部２６から出力された信号は、第２アナログデータバス２９を介して第２ＡＳＰ部２７に伝達される。
【００３０】
そして、下段側のＣＤＳ部２２の各ＣＤＳ回路の出力は、第１カラム駆動部２４で生成された選択信号ＣＳに応じて、第１アナログデータバス２５に送信され、上段側のＣＤＳ部２６の各ＣＤＳ回路の出力は、第２カラム駆動部２８で生成された選択信号ＣＳに応じて、第２アナログデータバス２９に送信される。
【００３１】
次に、ピクセルのデータを読み出すための全体的な動作を説明する。
【００３２】
ピクセルアレイ部２１のいずれかの行が選択されると、選択された行のＧピクセルの出力信号は下段側のＣＤＳ部２２の各ＣＤＳ回路に一度に伝達され、選択された行のＢまたはＲピクセルの出力信号は、上段側のＣＤＳ部２６の各ＣＤＳ回路に一度に伝達される。
【００３３】
次いで、第１カラム駆動部２４は、下段側のＣＤＳ部２２の各ＣＤＳ回路を順に駆動してその出力信号を第１アナログデータバス２５に載せる。これらの出力信号は、第１ＡＳＰ部２３で処理される。また、第２カラム駆動部２８は、上段側のＣＤＳ部２６の各ＣＤＳ回路を順に駆動してその出力信号を第２アナログデータバス２９に載せる。これらの出力信号は、第２ＡＳＰ部２７で処理される。
【００３４】
上述のように、本発明の第１の実施の形態では、Ｒピクセル又はＢピクセルの信号と、Ｇピクセルの信号とが相互に異なるパスを介して処理されるため、１クロックで同時に２つの信号を処理することが可能であり、したがって２倍の帯域幅を有するアナログシステムを具現することができる。
【００３５】
また、ＡＳＰが２つに分割されて役割が半減したため、それぞれのＡＳＰはデータ信号が定められた時間に安定化するタイムマージンが、充分である程度の相対的に低速のシステムを用いることができる。
【００３６】
また、多重経路を通じて信号を処理しながらも、各色信号(すなわち、Ｒ、Ｇ、またはＢ信号)が各々同一のＡＳＰのパスで処理されているため、オフセットの問題が最小になり、２ピクセルピッチ当りに１つのＣＤＳ回路をレイアウトすることができる。これにより、ＣＤＳ回路の数が減少してＣＤＳ回路のレイアウトマージンが向上し、消費電力が少なくなるという利点がある。
【００３７】
２）第２の実施の形態
上記で説明したように、本発明の第１の実施の形態では、アナログ信号処理パスを２つに分割し、各アナログ信号処理パスに１つのアナログデータバスを設けた場合のＣＭＯＳイメージセンサを説明した。これに対し、本第２の実施の形態は、各アナログ信号処理パスに複数のアナログデータバスを設けた場合のＣＭＯＳイメージセンサに関する。
【００３８】
図３は、本発明の第２の実施の形態に係るＣＭＯＳイメージセンサの構成を示す図である。
【００３９】
図３に示しているように、本第２の実施の形態に係るＣＭＯＳイメージセンサは、上側のパスに８つのアナログデータバス（ＢＲ′＿Ｄ、ＢＲ＿Ｄ、ＢＲ′＿Ｃ、ＢＲ＿Ｃ、ＢＲ′＿Ｂ、ＢＲ＿Ｂ、ＢＲ′＿Ａ、ＢＲ＿Ａ）、下側のパスにも８つのアナログデータバス（Ｇ′＿Ａ、Ｇ＿Ａ、Ｇ′＿Ｂ、Ｇ＿Ｂ、Ｇ′＿Ｃ、Ｇ＿Ｃ、Ｇ′＿Ｄ、Ｇ＿Ｄ）を設けている。ピクセルアレイ部２１、及び選択部２０Ａ、２０Ｂの構成は、上記第１の実施の形態のものと同じである。
【００４０】
このように、本第２の実施の形態に係るＣＭＯＳイメージセンサでは、１つのアナログ信号処理パスに複数のアナログデータパスを設けることにより、各パスのアナログデータラインの負荷キャパシタンスが大きく低減され、よってＡＳＰの設計負担を軽減し、信号処理速度を一層向上させることができる。
【００４１】
尚、本発明は、上記した実施の形態に限られるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００４２】
【図１】従来の技術に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示す図である。
【図２】本発明の第１の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示す図である。
【図３】本発明の第２の実施の形態に係るＣＭＯＳイメージセンサのアナログ信号処理パスの構成を示す図である。
【符号の説明】
【００４３】
１１、２１      ピクセルアレイ部
１２、２２、２６      ＣＤＳ部
１３      ＡＳＰ部
１４      カラム駆動部
１５    アナログデータバス
２０Ａ、２０Ｂ      選択部
２３      第１ＡＳＰ部
２４      第１カラム駆動部
２５      第１アナログデータバス
２７      第２ＡＳＰ部
２８      第２カラム駆動部
２９      第２アナログデータバス
【図１】
2005318544.tif 000003
【図２】
2005318544.tif 000004
【図３】
2005318544.tif 000005