(57)【要約】【課題】  データ読み出し時のマージンの変動を回避可能な半導体記憶装置を提供する。【解決手段】  第１強誘電体キャパシタＣ０は、第１方向軸の座標の増加方向において第１電圧が印加されることにより、選択的に接続される第１ビット線ＢＬにデータを読み出す。第２強誘電体キャパシタＣ１は、第１方向軸の座標の増加方向において第１電圧と反対の符号の電圧が印加されることにより、選択的に接続される第１ビット線にデータを読み出す。第３強誘電体キャパシタＲＣ０は、第１方向軸の座標の増加方向において第１電圧と同じ符号の電圧が印加されることにより、選択的に接続される第２ビット線／ＢＬに参照電位を読み出す。第４強誘電体キャパシタＲＣ１は、第１方向軸の座標の増加方向において第２電圧と同じ符号の電圧が印加されることにより、選択的に接続される第２ビット線に参照電位を読み出す。センスアンプＳＡは、第１、第２ビット線の電位差を増幅する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
ビット線対を構成する第１、第２ビット線と、
第１方向軸の座標が増加する方向において第１電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第１強誘電体キャパシタと、
前記第１方向軸の座標が増加する方向において前記第１電圧と反対の符号の第２電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第２強誘電体キャパシタと、
前記第１方向軸の座標が増加する方向において前記第１電圧と同じ符号の第３電圧が印加されることにより、選択的に電気的に接続される前記第２ビット線に参照電位を読み出す第３強誘電体キャパシタと、
前記第１方向軸の座標が増加する方向において前記第２電圧と同じ符号の第４電圧が印加されることにより、選択的に電気的に接続される前記第２ビット線に参照電位を読み出す第４強誘電体キャパシタと、
前記第１、第２ビット線の電位差を増幅するセンスアンプと、
を具備することを特徴とする半導体記憶装置。
【請求項２】
前記第１強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において第１強誘電体膜を挟んで順に配設された第１、第２電極を有し、
前記第２強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において第２強誘電体膜を挟んで順に配設された第３、第４電極を有し、
前記第３強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において強誘電体膜を挟んで順に配設された第５、第６電極を有し、
前記第４強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において強誘電体膜を挟んで順に配設された第７、第８電極を有する、
ことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記第２電極と選択的に電気的に接続され、また前記第３電極と選択的に電気的に接続される、第１プレート線と、
前記第６電極と電気的に接続された第２プレート線と、
前記第７電極と電気的に接続された第３プレート線と、
をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記第１プレート線と前記第１ビット線との間に前記第１電圧または前記第２電圧を印加し、
前記第２プレート線と前記第２ビット線との間に前記第３電圧を印加し、
前記第３プレート線と前記第２ビット線との間に前記第４電圧を印加する、
電圧発生部をさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
ソースおよびドレインの一方を前記第２ビット線と電気的に接続され、且つ他方を前記第５電極と電気的に接続された第１ブロック選択トランジスタをさらに具備することを特徴とする請求項３に記載の半導体記憶装置。
【請求項６】
ソースおよびドレインの一方を前記第２ビット線と電気的に接続され、且つ他方を前記第８電極と電気的に接続された第２ブロック選択トランジスタをさらに具備することを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記第３強誘電体キャパシタに参照電位を書き込むための電位を供給される第１電位線と、
ソースおよびドレインの一方を前記第５電極と電気的に接続され、且つ他方を前記第１電位線と電気的に接続された、第１リセットトランジスタと、
をさらに具備することを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
前記第４強誘電体キャパシタに参照電位を書き込むための電位を供給される第２電位線と、
ソースおよびドレインの一方を前記第８電極と電気的に接続され、且つ他方を前記第２電位線と電気的に接続された、第２リセットトランジスタと、
をさらに具備することを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
前記第２電極と選択的に電気的に接続され、また前記第３電極と選択的に電気的に接続される、第１プレート線と
前記第６電極および前記第７電極と電気的に接続された、第２プレート線と、
をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項１０】
前記第１プレート線と前記第１ビット線との間に前記第１電圧または前記第２電圧を印加し、
前記第２プレート線と前記第２ビット線との間に前記第３電圧または前記第４電圧を印加する、
電圧発生部をさらに具備することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１１】
ソースおよびドレインの一方を前記第２ビット線と接続されたブロック選択トランジスタと、
ソースおよびドレインの一方を前記第１ブロック選択トランジスタの前記ソースおよびドレインの他方と接続され、且つ他方を前記第５電極と接続された第１セル選択トランジスと、
をさらに具備することを特徴とする請求項９に記載の半導体記憶装置。
【請求項１２】
ソースおよびドレインの一方を前記第１ブロック選択トランジスタの前記ソースおよびドレインの他方と接続され、且つ他方を前記第８電極と接続された第２セル選択トランジスタをさらに具備することを特徴とする請求項１１に記載の半導体記憶装置。
【請求項１３】
前記第３強誘電体キャパシタおよび前記第４強誘電体キャパシタに参照電位を書き込むための電位を供給される電位線と
ソースおよびドレインの一方を前記第５電極および前記第８電極と電気的に接続され、且つ他方を前記電位線と電気的に接続された、リセットトランジスタと、
をさらに具備することを特徴とする請求項１２に記載の半導体記憶装置。
【請求項１４】
前記第２電極と選択的に電気的に接続され、また前記第３電極と選択的に電気的に接続される、第１プレート線と、
前記第７電極と電気的に接続された第２プレート線と、
をさらに具備することを特徴とする請求項２に記載の半導体記憶装置。
【請求項１５】
前記第１プレート線と前記第１ビット線との間に前記第１電圧または前記第２電圧を印加し、
前記第２プレート線と前記第２ビット線との間に前記第３電圧または前記４電圧を印加する、
電圧発生部をさらに具備することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１６】
ソースおよびドレインの一方を前記第２ビット線と電気的に接続され、且つ他方を前記第５電極と電気的に接続されたブロック選択トランジスタを有することを特徴とする請求項１４に記載の半導体記憶装置。
【請求項１７】
ソースおよびドレインの一方を前記第５電極と電気的に接続され、且つ他方を前記第６電極と電気的に接続された第１セル選択トランジスタと、
ソースおよびドレインの一方を前記第６電極および前記第８電極と電気的に接続され、且つ他方を前記第７電極と電気的に接続された第２セル選択トランジスタと、
をさらに具備することを特徴とする請求項１６に記載の半導体記憶装置。
【請求項１８】
前記３キャパシタまたは前記第４キャパシタに参照電位を書き込むための電位を供給される電位線と、
ソースおよびドレインの一方を前記第５電極と接続され、且つ他方を前記電位線と接続された、リセットトランジスタをさらに具備することを特徴とする請求項１７に記載の半導体記憶装置。
【請求項１９】
ビット線対を構成する第１、第２ビット線と、
第１方向軸の座標が増加する方向において第１電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第１強誘電体キャパシタと、
前記第１方向軸の座標が増加する方向において前記第１電圧と反対の符号の第２電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第２強誘電体キャパシタと、
前記第１方向軸の座標が増加する方向において前記第１電圧と同じ符号の第３電圧が印加されるか、あるいは前記第１方向軸の座標が増加する方向において前記第３電圧と反対の符号の第４電圧が印加されることにより、選択的に電気的に接続される前記第２ビット線に参照電位を読み出す第３強誘電体キャパシタと、
前記第１、第２ビット線の電位差を増幅するセンスアンプと、
を具備することを特徴とする半導体記憶装置。
【請求項２０】
前記第１強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において第１強誘電体膜を挟んで順に配設された第１、第２電極を有し、
前記第２強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において第２強誘電体膜を挟んで順に配設された第３、第４電極を有し、
前記第３強誘電体キャパシタは、前記第１方向軸の座標が増加する方向において第３強誘電体膜を挟んで順に配設された第５、第６電極を有することを特徴とする請求項１９に記載の半導体記憶装置。
【請求項２１】
前記第２電極と選択的に電気的に接続され、また前記第３電極と選択的に電気的に接続される、第１プレート線と、
前記第５電極と電気的に接続された第２プレート線と、
前記第６電極と電気的に接続された第３プレート線と、
をさらに具備することを特徴とする請求項２０に記載の半導体記憶装置。
【請求項２２】
前記第１プレート線と前記第１ビット線との間に前記第１電圧または前記第２電圧を印加し、
前記第２プレート線と前記第２ビット線との間に前記第３電圧を印加し、
前記第３プレート線と前記第２ビット線との間に前記第４電圧を印加する、
電圧発生部をさらに具備することを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２３】
ソースおよびドレインの一方を前記第２ビット線と電気的に接続され、且つ他方を前記第５電極と電気的に接続された第１ブロック選択トランジスタをさらに具備することを特徴とする請求項２１に記載の半導体記憶装置。
【請求項２４】
ソースおよびドレインの一方を前記第２ビット線と電気的に接続され、且つ他方を前記第６電極と電気的に接続された第２ブロック選択トランジスタをさらに具備することを特徴とする請求項２３に記載の半導体記憶装置。
【請求項２５】
ソースおよびドレインの一方を前記第５電極と電気的に接続され、且つ他方を前記第２プレート線と電気的に接続された第１リセットトランジスタをさらに具備することを特徴とする請求項２４に記載の半導体記憶装置。
【請求項２６】
ソースおよびドレインの一方を前記第６電極と電気的に接続され、且つ他方を前記第３プレート線と電気的に接続された第２リセットトランジスタをさらに具備することを特徴とする請求項２５に記載の半導体記憶装置。
【請求項２７】
ソースおよびドレインの一方を前記第１電極と接続され、且つ他方を前記第２電極と接続された第１セルトランジスタと、
ソースおよびドレインの一方を前記第３電極と接続され、且つ他方を前記第４電極と接続された第２セルトランジスタと、
を有することを特徴とする請求項２または２０に記載の半導体記憶装置。
【請求項２８】
それぞれが前記第１強誘電体キャパシタと前記第１セルトランジスタとから構成される複数の第１メモリセルと、
それぞれが前記第２強誘電体キャパシタと前記第２セルトランジスタとから構成される複数の第２メモリセルと、
を具備し、
前記複数の第１メモリセルと前記複数の第２メモリセルとが順次交互に直列接続されることを特徴とする請求項２７に記載の半導体記憶装置。
【請求項２９】
前記第１乃至第４強誘電体膜は実施質的に同じ膜に由来し、
前記第１、第３、第５、第７電極は実質的に同じ膜に由来し、
前記第２、第４、第６、第８電極は実質的に同じ膜に由来する、
ことを特徴とする請求項２または２０に記載の半導体記憶装置。
【請求項３０】
第１強誘電体膜からデータを読み出す際、
第１方向軸の座標が増加する方向において、第１電圧を第１強誘電体膜に印加することにより第１ビット線にデータを読み出す工程と、
前記第１方向軸の座標が増加する方向において、前記第１電圧と同じ符号の第３電圧を第３強誘電体膜に印加することにより、第２ビット線に参照電位を読み出す工程と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、
を具備し、
第２強誘電体膜からデータを読み出す際、
前記第１方向軸の座標が増加する方向において、前記第１電圧と反対の符号の第２電圧を第２強誘電体膜に印加することにより、前記第２強誘電体膜からデータを読み出す工程と、
前記第１方向軸の座標が増加する方向において、前記第２電圧と同じ符号の第４電圧を第４強誘電体膜に印加することにより、前記第２ビット線に参照電位を読み出す工程と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、
を具備することを特徴とするデータの読み出し方法。
【請求項３１】
第１強誘電体膜からデータを読み出す際、
第１方向軸の座標が増加する方向において、第１電圧を第１強誘電体膜に印加することにより、第１ビット線にデータを読み出す工程と、
前記第１方向軸の座標が増加する方向において、前記第１電圧と同じ符号の第３電圧を第３強誘電体膜に印加することにより、第２ビット線に参照電位を読み出す工程と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、
を具備し、
第２強誘電体膜からデータを読み出す際、
前記第１方向軸の座標が増加する方向において、前記第１電圧と反対の符号の第２電圧を第２強誘電体膜に印加することにより、前記第１ビット線にデータを読み出す工程と、
前記第１方向軸の座標が増加する方向において、前記第２電圧と同じ符号の第４電圧を前記第３強誘電体膜に印加することにより、前記第２ビット線に参照電位を読み出す工程と、
前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、
を具備することを特徴とするデータの読み出し方法。
【請求項３２】
前記第１強誘電体膜から前記第１ビット線にデータを読み出す工程は、前記第１方向軸の座標が増加する方向において前記第１強誘電体膜を挟んで順に配設された第１、第２電極の、前記第１電極と前記第１ビット線とを電気的に接続し、前記第２電極と第１プレート線とを電気的に接続する工程と、
前記第１プレート線と前記第１ビット線との間に前記第１電圧を印加する工程と、
を含むことを特徴とする請求項３０または３１に記載のデータ読み出し方法。
【請求項３３】
前記第２強誘電体膜から前記第１ビット線にデータを読み出す工程は、前記第１方向軸の座標が増加する方向において前記第２強誘電体膜を挟んで順に配設された第３、第４電極の、前記第３電極と第１プレート線とを電気的に接続し、前記第４電極と前記第１ビット線とを電気的に接続する工程と、
前記第１プレート線と前記第１ビット線との間に前記第２電圧を印加する工程と、
を含むことを特徴とする請求項３２に記載のデータ読み出し方法。
【請求項３４】
前記第３強誘電体膜から前記第２ビット線に参照電位を読み出す工程は、
前記第１方向軸の座標が増加する方向において前記第３強誘電体膜を挟んで順に配設された第５、第６電極の、前記第５電極と前記第２ビット線とを電気的に接続し、前記第６電極と第２プレート線とを電気的に接続する工程と、
前記第２プレート線と前記第２ビット線との間に前記第３電圧を印加する工程と、
を含むことを特徴とする請求項３０に記載のデータ読み出し方法。
【請求項３５】
前記第４強誘電体膜から前記第２ビット線に参照電位を読み出す工程は、
前記第１方向軸の座標が増加する方向において前記第４強誘電体膜を挟んで順に配設された第７、第８電極の、前記第７電極と第３プレート線とを電気的に接続し、前記第８電極と前記第２ビット線とを電気的に接続する工程と、
前記第３プレート線と前記第２ビット線との間に前記第４電圧を印加する工程と、
を含むことを特徴とする請求項３４に記載のデータ読み出し方法。
【請求項３６】
前記第４強誘電体膜から前記第２ビット線に参照電位を読み出す工程は、
前記第１方向軸の座標が増加する方向において前記第４強誘電体膜を挟んで順に配設された第７、第８電極の、前記第７電極と前記第２プレート線とを電気的に接続し、前記第８電極と前記第２ビット線とを電気的に接続する工程と、
前記第２プレート線と前記第２ビット線との間に前記第４電圧を印加する工程と、
を含むことを特徴とする請求項３４に記載のデータ読み出し方法。
【請求項３７】
前記第３強誘電体膜から、前記第３電圧を印加することにより前記第２ビット線に参照電位を読み出す工程は、
前記第１方向軸の座標が増加する方向において前記第３強誘電体膜を挟んで順に配設された第５、第６電極の、前記第５電極と前記第２ビット線とを電気的に接続し、前記第６電極と第３プレート線とを電気的に接続する工程と、
前記第３プレート線と前記第２ビット線との間に前記第３電圧を印加する工程と、
を含むことを特徴とする請求項３１に記載のデータ読み出し方法。
【請求項３８】
前記第３強誘電体膜から、前記第４電圧を印加することにより前記第２ビット線に参照電位を読み出す工程は、
前記第５電極と第２プレート線とを電気的に接続し、前記第６電極と前記第２ビット線とを電気的に接続する工程と、
前記第２プレート線と前記第２ビット線との間に前記第４電圧を印加する工程と、
を含むことを特徴とする請求項３７に記載のデータ読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、例えばメモリセルに強誘電体材料を用いた半導体記憶装置に関する。
【背景技術】
【０００２】
図１２に示すように、強誘電体材料は自発分極がヒステリシス特性を持つため、印加電圧Ｖｆがゼロのとき２つの電荷量（分極）量Ｑの状態（基準点Ａ、Ｄ）を取り得る。これら２つの状態を２値に対応させることにより、メモリセルに強誘電体材料を用いた半導体記憶装置（以下、強誘電体メモリ）は、２値データを不揮発に記憶できる。メモリセルは、強誘電体膜を２つの電極により挟んだ強誘電体キャパシタにより構成される。一方の電極はビット線と接続され、他方はビット線との間で電圧を発生させるためのプレート線と接続される。
【０００３】
データが読み出される際、強誘電体膜に例えば電圧ーＶＩＮＴが印加される。その結果、強誘電体膜の状態は、ヒステリシス曲線と、ビット線の容量（ビット線と接続されたキャパシタ、および寄生容量等の和）に応じた直線Ｌ１またはＬ２と、が交わる動作点Ｂ、Ｃへそれぞれ移行する。この結果、動作点Ｂ、Ｃに応じた電圧が、ビット線に印加される。電位ーＶＩＮＴを基準とした動作点Ｂ、点Ｃの電位ＶＨ、ＶＬの間の電位を有する参照電位を別途用意し、この参照電位と電位ＶＨ、ＶＬとが比較増幅される。参照電位は、例えば強誘電体キャパシタを用い、動作点Ｐを適切に設定することにより発生させることができる。この場合、動作点Ｐが適当な位置となるようなヒステリシス特性を持つ強誘電体キャパシタが用いられる。
【０００４】
上記説明では、電圧ーＶＩＮＴが用いられるため、動作点Ｂ、Ｃは、図１２のＹ軸の負の領域（負の動作領域）で移動する。そして、メモリ用および参照電圧発生用の強誘電体キャパシタは、同じ動作領域で動作するように構成される。しかしながら、強誘電体メモリの構成によっては、複数ある強誘電体キャパシタによって、正負両方の電圧が用いられる場合がある。電圧Ｖ＋ＩＮＴを用いた場合、動作点Ｅ、ＦはＹ軸の正の領域（正の動作領域）で移動し、電位＋ＶＩＮＴを基準とした電位が用いられる。このような強誘電体メモリでも、電位＋ＶＩＮＴまたは電位ーＶＩＮＴからの電位の絶対値を用いることにより、動作領域の正負を問わず同じ方法でデータを読み出すことができる。
【０００５】
図１３は、強誘電体キャパシタからのデータの読み出しの際、正負両方の電圧が用いられる典型例である。図１４は、図１３に示す部分とその周辺部分を示す回路図である。図１５は図１４の動作のタイミングチャートである。
【０００６】
図１４、図１５に示すように、スタンバイ時、各トランジスタＴ０〜Ｔ７はオンとされている。すなわち、メモリキャパシタＣ０〜Ｃ７には電圧が印加されない。例えばメモリキャパシタＣ０からデータが読み出される場合、まず、ビット線ＢＬ、／ＢＬがフローティングとされる。次に、トランジスタＴ０がオフとされるとともにセルブロック選択トランジスタＳＴ０がオンとされる。この状態で、プレート線ＰＬが駆動電位ＶＩＮＴとされることにより、メモリキャパシタＣ０のデータがビット線ＢＬに読み出される。同時に、ブロック選択トランジスタＢＳＴがオンとされ、ダミープレート線ＤＰＬが駆動電位ＶＩＮＴとされることにより、ビット線／ＢＬに参照電位キャパシタＲＣから参照電位が読み出される。
【０００７】
メモリキャパシタＣ０のデータが読み出される場合、トランジスタＴ０のみがオフとされる。よって、図１３から分かるように、メモリキャパシタＣ０の上部電極はビット線ＢＬと接続され、下部電極はトランジスタＴ１〜Ｔ６を介してプレート線ＰＬと接続される。よって、メモリキャパシタＣ０の下部電極から上部電極に向かって電圧が印加される。メモリキャパシタＣ２、Ｃ４、Ｃ６も同様である。
【０００８】
一方、メモリキャパシタＣ１のデータが読み出される場合、トランジスタＴ１のみがオフとされる、したがって、メモリキャパシタＣ１の下部電極はトランジスタＴ０を介してビット線ＢＬと接続され、上部電極はトランジスタＴ２〜Ｔ７を介してプレート線ＰＬと接続される。よって、メモリキャパシタＣ１の上部電極から下部電極に向かって、換言すれば、メモリキャパシタＣ０の場合と逆方向に電圧が印加される。メモリキャパシタＣ３、Ｃ５、Ｃ７も同様である。
【０００９】
なお、参照電位キャパシタＲＣは、常に同じ方向の電圧が印加される。換言すれば、常に正負いずれかの領域で動作する。メモリキャパシタＣ０〜Ｃ７が正負の動作領域を取る場合でも、参照電位は、正負いずれかの領域において、読み出し電位ＶＨとＶＬとのほぼ中間に位置するように設定される。この参照電位の絶対値が正および負の動作領域で用いられる。強誘電体キャパシタのヒステリシス特性はＹ軸に対して対象であるため、メモリセルキャパシタＣ０〜Ｃ７の動作領域によらず、同様に動作する。
【００１０】
図１２のヒステリシス特性は、強誘電体キャパシタを作製する際の条件等により、図１６に示すように、歪むことがある（イニシャルインプリント）。この結果、Ｙ軸に対して非対称となる。なお、メモリキャパシタＣ０〜Ｃ７、参照電位キャパシタＲＣは、ほぼ同様の構成を有するため、全てほぼ同様の傾向のヒステリシス特性を有する。ヒステリシス特性が非対称となると、等しい絶対値の駆動電圧を印加した場合でも、いずれの領域で動作させたかによって動作点の電位の絶対値が異なる。
【００１１】
上記したように、メモリキャパシタＣ０〜Ｃ７は、正負両方の動作領域を取り得る。しかしながら、参照電位キャパシタＲＣの動作点は、正または負の一方の領域において（例えば負の領域）、適切な位置に設定されている。よって、メモリキャパシタＣ０〜Ｃ７が他方の領域（例えば正の領域）で動作する場合、参照電位キャパシタＲＣの動作点の位置が、メモリキャパシタＣ０〜Ｃ７の動作点Ｅ、Ｆの中間点から大幅にずれる場合がある。この結果、データの読み出しのマージンが低下する。
【００１２】
この出願の発明に関連する先行技術文献情報としては次のものがある。
【非特許文献１】D. Takashima et al., “High-density chain Ferroelectric random memory (CFeRAM)” in proc, VLSI Symp. June 1997, pp.83-84,
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、データ読み出し時のマージンが、強誘電体キャパシタに印加される電圧の方向によって大きく変動することを回避可能な半導体記憶装置を提供しようとするものである。
【課題を解決するための手段】
【００１４】
本発明の第１の視点による半導体記憶装置は、ビット線対を構成する第１、第２ビット線と、第１方向軸の座標が増加する方向において第１電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第１強誘電体キャパシタと、前記第１方向軸の座標が増加する方向において前記第１電圧と反対の符号の第２電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第２強誘電体キャパシタと、前記第１方向軸の座標が増加する方向において前記第１電圧と同じ符号の第３電圧が印加されることにより、選択的に電気的に接続される前記第２ビット線に参照電位を読み出す第３強誘電体キャパシタと、前記第１方向軸の座標が増加する方向において前記第２電圧と同じ符号の第４電圧が印加されることにより、選択的に電気的に接続される前記第２ビット線に参照電位を読み出す第４強誘電体キャパシタと、前記第１、第２ビット線の電位差を増幅するセンスアンプと、を具備することを特徴とする。
【００１５】
本発明の第２の視点による半導体記憶装置は、ビット線対を構成する第１、第２ビット線と、第１方向軸の座標が増加する方向において第１電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第１強誘電体キャパシタと、前記第１方向軸の座標が増加する方向において前記第１電圧と反対の符号の第２電圧が印加されることにより、選択的に電気的に接続される前記第１ビット線にデータを読み出す第２強誘電体キャパシタと、前記第１方向軸の座標が増加する方向において前記第１電圧と同じ符号の第３電圧が印加されるか、あるいは前記第１方向軸の座標が増加する方向において前記第３電圧と反対の符号の第４電圧が印加されることにより、選択的に電気的に接続される前記第２ビット線に参照電位を読み出す第３強誘電体キャパシタと、前記第１、第２ビット線の電位差を増幅するセンスアンプと、を具備することを特徴とする。
【００１６】
本発明の第３の視点によるデータの読み出し方法は、第１強誘電体膜からデータを読み出す際、第１方向軸の座標が増加する方向において、第１電圧を第１強誘電体膜に印加することにより第１ビット線にデータを読み出す工程と、前記第１方向軸の座標が増加する方向において、前記第１電圧と同じ符号の第３電圧を第３強誘電体膜に印加することにより、第２ビット線に参照電位を読み出す工程と、前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、を具備し、第２強誘電体膜からデータを読み出す際、前記第１方向軸の座標が増加する方向において、前記第１電圧と反対の符号の第２電圧を第２強誘電体膜に印加することにより、前記第２強誘電体膜からデータを読み出す工程と、前記第１方向軸の座標が増加する方向において、前記第２電圧と同じ符号の第４電圧を第４強誘電体膜に印加することにより、前記第２ビット線に参照電位を読み出す工程と、前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、を具備することを特徴とする。
【００１７】
本発明の第４の視点によるデータの読み出し方法は、第１強誘電体膜からデータを読み出す際、第１方向軸の座標が増加する方向において、第１電圧を第１強誘電体膜に印加することにより、第１ビット線にデータを読み出す工程と、前記第１方向軸の座標が増加する方向において、前記第１電圧と同じ符号の第３電圧を第３強誘電体膜に印加することにより、第２ビット線に参照電位を読み出す工程と、前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、を具備し、第２強誘電体膜からデータを読み出す際、前記第１方向軸の座標が増加する方向において、前記第１電圧と反対の符号の第２電圧を第２強誘電体膜に印加することにより、前記第１ビット線にデータを読み出す工程と、前記第１方向軸の座標が増加する方向において、前記第２電圧と同じ符号の第４電圧を前記第３強誘電体膜に印加することにより、前記第２ビット線に参照電位を読み出す工程と、前記第１ビット線と前記第２ビット線との間の電位差を増幅する工程と、を具備することを特徴とする。
【００１８】
更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。
【発明の効果】
【００１９】
本発明によれば、データ読み出し時のマージンが、強誘電体メモリキャパシタに印加される電圧の方向によって大きく変動することを回避可能な半導体記憶装置およびデータ読み出し方法を提供できる。
【発明を実施するための最良の形態】
【００２０】
以下に本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００２１】
図１は、本発明の第１実施形態に係る半導体記憶装置の回路構成を概略的に示しており、この半導体記憶装置はＴＣ並列ユニット直列接続型の強誘電体メモリである。図１に示すように、強誘電体材料を用いたメモリキャパシタとトランジスタとにより構成されたユニットセルが直列に接続されることにより、セルブロックＣＢ０が構成される。
【００２２】
各ユニットセルにおいて、メモリキャパシタＣ０〜Ｃ７の両端は、トランジスタＴ０〜Ｔ７の両端とそれぞれ接続される。トランジスタＴ０〜Ｔ７のゲート電極は、ワード線ＷＬ０〜ＷＬ７とそれぞれ接続される。ワード線ＷＬ０〜ＷＬ７は、所定の電圧の印加を制御する制御部ＣＮＴと接続される。
【００２３】
メモリキャパシタＣ７の、メモリキャパシタＣ６と接続端と反対の端部は、プレート線ＰＬ（第１プレート線）と接続される。プレート線ＰＬは、各メモリキャパシタＣ０〜Ｃ７に電圧を印加する機能を有する。メモリキャパシタＣ０の、メモリキャパシタＣ１との接続端と反対の端部は、セルブロック選択トランジスタＳＴ０の一端と接続される。セルブロック選択トランジスタＳＴ０の他端は、ビット線ＢＬ（第１ビット線）と接続される。セルブロック選択トランジスタＳＴ０のゲートは、セルブロック選択線ＢＳ０と接続される。プレート線ＰＬ、セルブロック選択線ＢＳ０は制御部ＣＮＴと接続される。
【００２４】
セルブロックＣＢ０と同様の構成のセルブロックＣＢ１がビット線ＢＬとプレート線／ＰＬとの間に設けられる。すなわち、セルブロックＣＢ１において、メモリキャパシタＣ７の、メモリキャパシタＣ６と接続端と反対の端部は、プレート線／ＰＬと接続される。プレート線／ＰＬは、各メモリキャパシタＣ０〜Ｃ７に電圧を印加する機能を有する。メモリキャパシタＣ０の、メモリキャパシタＣ１との接続端と反対の端部は、セルブロック選択トランジスタＳＴ１の一端と接続される。セルブロック選択トランジスタＳＴ０１他端は、ビット線ＢＬと接続される。セルブロック選択トランジスタＳＴ１のゲートは、セルブロック選択線ＢＳ１と接続される。プレート線／ＰＬ、セルブロック選択線ＢＳ１は、制御部ＣＮＴと接続される。
【００２５】
ダミープレート線ＤＰＬ０（第２プレート線）は、参照電位キャパシタＲＣ０（第３キャパシタ）の一端（第６電極）と接続される。参照電位キャパシタＲＣ０は、強誘電体キャパシタから構成され、参照電位を発生するために用いられる。参照電位キャパシタＲＣ０の他端（第５電極Ｅ５）は、リセットトランジスタＴ１０の一端と接続される。リセットトランジスタＴ１０の他端は、リセット電位線ＲＳＴと接続される。リセット電位線ＲＳＴには、制御部ＣＮＴよりローレベルの電位ＶＳＳが印加される。リセットトランジスタＴ１０のゲートは、リセット信号線ＤＲＳＴ０と接続される。リセット信号線ＤＲＳＴ０は制御部ＣＮＴと接続される。
【００２６】
リセットトランジスタＴ１０の他端はまた、ブロック選択トランジスタＴ２０、Ｔ３０のそれぞれの一端と接続される。ブロック選択トランジスタＴ２０、３０のそれぞれの他端は、ビット線ＢＬ、ビット線／ＢＬ（第２ビット線）とそれぞれ接続される。ブロック選択トランジスタＴ２０、Ｔ３０のゲートは、ブロック選択線ＤＢＳ０、ＤＢＳ１とそれぞれ接続される。ブロック選択線ＤＢＳ０、ＤＢＳ１は制御部ＣＮＴと接続される。
【００２７】
ダミープレート線ＤＰＬ１（第３プレート線）は、参照電位キャパシタＲＣ１（第４キャパシタ）の一端（第７電極）と接続される。参照電位キャパシタＲＣ１は、強誘電体キャパシタから構成され、参照電位を発生するために用いられる。参照電位キャパシタＲＣ１の他端（第８電極）は、リセットトランジスタＴ１１の一端と接続される。リセットトランジスタＴ１１の他端は、リセット電位線ＲＳＴと接続される。リセットトランジスタＴ１１のゲートは、リセット信号線ＤＲＳＴ１と接続される。リセット信号線ＤＲＳＴ１は制御部ＣＮＴと接続される。
【００２８】
リセットトランジスタＴ１１の他端はまた、ブロック選択トランジスタＴ２１、Ｔ３１のそれぞれの一端と接続される。ブロック選択トランジスタＴ２１、Ｔ３１のそれぞれの他端は、ビット線ＢＬ、／ＢＬと接続される。ブロック選択トランジスタＴ２１、Ｔ３１のゲートは、ブロック選択線ＤＢＳ２、ＤＲＳ３と接続される。ブロック選択線ＤＢＳ２、ＤＢＳ３は制御部ＣＮＴと接続される。ビット線ＢＬ、／ＢＬの間には、センスアンプＳＡが設けられる。
【００２９】
次に、セルブロックＣＢ１、セルブロック選択トランジスタＳＴ０、参照電位キャパシタＲＣ０、ＲＣ１周辺の断面構造について説明する。まず、セルブロックＣＢ１とセルブロック選択トランジスタＳＴ０の断面構造は、従来と同じである。すなわち、図１３に示すように、半導体基板Ｓｕｂの表面に、セルブロック選択トランジスタＳＴ０、トランジスタＴ０〜Ｔ７が設けられる。セルブロック選択トランジスタＳＴ０、トランジスタＴ０〜Ｔ７は接続制御部の一部を構成する。接続制御部の制御によって、メモリキャパシタＣ０〜Ｃ７のいずれかが、ビット線ＢＬおよびプレート線ＰＬと接続される。
【００３０】
セルブロック選択トランジスタＳＴ０は、ソース／ドレイン拡散層ＳＤ０、ＳＤ１、ゲート絶縁膜（図示せぬ）上のゲート電極（ブロック選択線）ＢＳ０を有する。ソース／ドレイン拡散層ＳＤ０は、コンタクトＣＰ０、配線層Ｍ０、接続層ＣＬ０を介してビット線ＢＬと電気的に接続される。
【００３１】
トランジスタＴ０〜Ｔ７は、ソース／ドレイン拡散層ＳＤ０〜ＳＤ９のうちの隣り合う２つと、ゲート絶縁膜（図示せぬ）上のゲート電極（ワード線）ＷＬ０〜ＷＬ７によりそれぞれ構成される。
【００３２】
ソース／ドレイン拡散層ＳＤ１は、コンタクトＣＰ１、配線層Ｍ１、接続層ＣＬ１を介してメモリキャパシタＣ０（第１キャパシタ）の第１電極Ｅ１と電気的に接続される。メモリキャパシタＣ０の第１電極Ｅ１、第２電極Ｅ２は、ある第１方向に沿う軸（第１方向軸）の座標が増加する方向において、第１強誘電体膜Ｆ１を挟んで、第１電極Ｅ１、第２電極Ｅ２の順に設けられる。第１方向軸の座標の増加方向は、図１３のＴＣ並列ユニット直列接続型の場合、半導体基板Ｓｕｂの上方から、半導体基板Ｓｕｂに向かう方向（図１３の上から下に向かう方向）である。この場合、第１電極Ｅ１が上部電極、第２電極Ｅ２が下部電極に対応する。第２電極Ｅ２は、コンタクトＣＰ２を介してソース／ドレイン拡散層ＳＤ２と電気的に接続される。
【００３３】
ソース／ドレイン拡散層ＳＤ２はまた、メモリキャパシタＣ１（第２キャパシタ）の第４電極Ｅ４と接続される。メモリキャパシタＣ１の第３電極Ｅ３、第４電極Ｅ４（第２電極Ｅ２と共通）は、第１方向軸の座標が増加する方向において、第２強誘電体膜Ｆ２を挟んで第３電極Ｅ３、第４電極Ｅ４の順に設けられる。ＴＣ並列ユニット直列接続型の場合、図１３から分かるように、第３電極Ｅ３は上部電極、第４電極Ｅ４は下部電極に対応する。
【００３４】
第３電極Ｅ３は、接続層ＣＬ２、配線層Ｍ２、コンタクトＣＰ３を介してソース／ドレイン拡散層ＳＤ３と電気的に接続される。
【００３５】
メモリキャパシタＣ２、Ｃ４、Ｃ６は、メモリキャパシタＣ０と同じ構成を有する。メモリキャパシタＣ２の第１電極Ｅ１、第２電極Ｅ２は、トランジスタＴ２の一部を構成するソース／ドレイン拡散層ＳＤ３、ＳＤ４とそれぞれ電気的に接続される。メモリキャパシタＣ４の第１電極Ｅ１、第２電極Ｅ２は、トランジスタＴ４の一部を構成するソース／ドレイン拡散層ＳＤ５、ＳＤ６とそれぞれ電気的に接続される。メモリキャパシタＣ６の第１電極Ｅ１、第２電極Ｅ２は、トランジスタＴ６の一部を構成するソース／ドレイン拡散層ＳＤ７、ＳＤ８とそれぞれ電気的に接続される。
【００３６】
メモリキャパシタＣ３、Ｃ５、Ｃ７は、メモリキャパシタＣ１と同じ構成を有する。メモリキャパシタＣ３の第３電極Ｅ３、第４電極Ｅ４は、トランジスタＴ３の一部を構成するソース／ドレイン拡散層ＳＤ５、ＳＤ４とそれぞれ電気的に接続される。メモリキャパシタＣ５の第３電極Ｅ３、第４電極Ｅ４は、トランジスタＴ５の一部を構成するソース／ドレイン拡散層ＳＤ７、ＳＤ６とそれぞれ電気的に接続される。メモリキャパシタＣ７の第３電極Ｅ３、第４電極Ｅ４は、トランジスタＴ７の一部を構成するソース／ドレイン拡散層ＳＤ９、ＳＤ８とそれぞれ電気的に接続される。
【００３７】
ソース／ドレイン拡散層ＳＤ９、およびメモリキャパシタＣ７の第３電極Ｅ３は、プレート線ＰＬと電気的に接続される。
【００３８】
図２、図３は、参照電位キャパシタＲＣ０、ＲＣ１の断面構造を概略的に示している。図２に示すように、ブロック選択トランジスタＴ３０は、ソース／ドレイン拡散層ＳＤ１１、ＳＤ１２、ゲート絶縁膜（図示せぬ）上のゲート電極（ブロック選択線）ＤＢＳ１を有する。
【００３９】
ビット線／ＢＬは、接続層ＣＬ３、配線層Ｍ３、コンタクトＣＰ４を介してソース／ドレイン拡散層ＳＤ１１と電気的に接続される。ソース／ドレイン拡散層ＳＤ１２は、コンタクトＣＰ５、配線層Ｍ４、接続層ＣＬ４を介して参照電位キャパシタＲＣ０の第５電極Ｅ５と電気的に接続される。参照電位キャパシタＲＣ０の第５電極Ｅ５、第６電極Ｅ６は、第１方向軸の座標が増加する方向において、第３強誘電体膜Ｆ３を挟んで第５電極Ｅ５、第６電極Ｅ６の順に設けられる。ＴＣ並列ユニット直列接続型の場合、図２から分かるように、第５電極Ｅ５が上部電極、第６電極Ｅ６が下部電極に対応する。第６電極Ｅ６は、接続層ＣＬ５を介してダミープレート線ＤＰＬ０と電気的に接続される。
【００４０】
図３に示すように、ブロック選択トランジスタＴ３１は、ソース／ドレイン拡散層ＳＤ１３、ＳＤ１４、ゲート絶縁膜（図示せぬ）上のゲート電極（ブロック選択線）ＤＢＳ３を有する。
【００４１】
ビット線／ＢＬは、接続層ＣＬ６、配線層Ｍ５、コンタクトＣＰ６を介してソース／ドレイン拡散層ＳＤ１３と電気的に接続される。ソース／ドレイン拡散層ＳＤ１４は、コンタクトＣＰ６を介して参照電位キャパシタＲＣ１の第８電極Ｅ８と電気的に接続される。参照電位キャパシタＲＣ１の第７電極Ｅ７、第８電極Ｅ８は、第１方向軸の座標が増加する方向において、第４強誘電体膜Ｆ４を挟んで第７電極Ｅ７、第８電極Ｅ８の順に設けられる。ＴＣ並列ユニット直列接続型の場合、図３から分かるように、第７電極Ｅ７が上部電極、第８電極Ｅ８が下部電極に対応する。第７電極Ｅ７は、接続層ＣＬ７を介してダミープレート線ＤＰＬ１と電気的に接続される。
【００４２】
第１、第３、第５、第７電極Ｅ１、Ｅ３、Ｅ５、Ｅ７、は、典型的には、実質的に同じ層において、実質的に同じ材料により構成され、実質的に同じ工程で形成される。同様に、第２、第４、第６、第８電極Ｅ２、Ｅ４、Ｅ６、Ｅ８、は、典型的には、実質的に同じ層において、実質的に同じ材料により構成され、実質的に同じ工程で形成される。このため、メモリキャパシタＣ０〜Ｃ７と参照電位キャパシタＲＣ０、ＲＣ１は、皆、同様のヒステリシス特性を有する。
【００４３】
次に、上記構成の半導体記憶装置の動作について説明する。図４は、図１の半導体記憶装置の主要部分の電位を示している。セルブロックＣＢ０のメモリキャパシタＣ０のデータが読み出される場合を例に取る。まず、ビット線ＢＬ、／ＢＬがフローティングとされる。次に、図４に示すように、ワード線ＷＬ０がローレベルとされることにより、トランジスタＴ０がオフとされる。次に、セルブロック選択線ＢＳ０がハイレベルとされる。この結果、メモリキャパシタＣ０の第１電極（上部電極）Ｅ１がビット線ＢＬと電気的に接続され、第２電極（下部電極）Ｅ２がプレート線ＰＬと電気的に接続される。セルブロック選択線ＢＳ１はハイレベルを維持する。
【００４４】
次に、ブロック選択線ＤＢＳ１がハイレベルとされることにより、ブロック選択トランジスタＴ３０を介して、第６電極（下部電極）Ｅ６がダミープレート線ＤＰＬ０と電気的に接続される。ブロック選択線ＤＢＳ０、ＤＢ２、ＤＢ３はローレベルを維持する。
【００４５】
次に、プレート線ＰＬ、ＤＰＬ０に駆動電位ＶＩＮＴが印加される。この結果、メモリキャパシタＣ０、参照電位キャパシタＲＣ０には、ともに第１方向軸の減少する方向（図２、図１２の下から上へ向かう方向）に電圧が印加される。この結果、ビット線ＢＬにデータ（例えば“１”データ）が読み出され、ビット線ＢＬに参照電位ｒｅｆが読み出される。そして、ビット線ＢＬ、／ＢＬの電位差がセンスアンプＳＡにより増幅される。
【００４６】
データの読み出し後、ブロック選択線ＤＢＳ１がローレベル、リセット信号線ＤＲＳＴ０がハイレベルとされる。リセット信号線ＤＲＳＴ０がハイレベルの間にダミープレート線ＤＰＬ０がローレベルとされる。この結果、リセット電位線ＲＳＴの電位に応じて、参照電位キャパシタＲＣ０に参照電位発生用のデータが書き込まれる。すなわち、リセット電位線ＲＳＴが電位ＶＳＳの場合、参照電位キャパシタＲＣ０には、“０”データが書き込まれる。一方、リセット電位線ＲＳＴが駆動電位ＶＩＮＴの場合、参照電位キャパシタＲＣ０には、“１”データが書き込まれる。
【００４７】
一方、メモリキャパシタＣ１のデータが読み出される場合（図示せず）、ワード線ＷＬ１がローレベルとされた後、メモリキャパシタＣ０の場合と同様にセルブロック選択線ＢＳ０がハイレベルとされる。この結果、メモリキャパシタＣ１の第３電極（上部電極）Ｅ３がプレート線ＰＬと電気的に接続され、第４電極（下部電極）Ｅ４がビット線ＢＬと電気的に接続される。
【００４８】
次に、ブロック選択線ＤＢＳ３がハイレベルとされることにより、ブロック選択トランジスタＴ３１を介して、第８電極（下部電極）Ｅ８がビット線ＢＬと電気的に接続される。この後、メモリキャパシタＣ０の場合と同様にプレート線ＰＬ、ＤＰＬ１が駆動される。
【００４９】
なお、図１、図１４のメモリキャパシタＣ０〜Ｃ７、参照電位キャパシタＲＣ０、ＲＣ１の両電極を跨ぐカギ形状の部分により、第１方向軸の手前の電極に、読み出し時にビット線（低電位側）とプレート線（高電位側）とのいずれが接続されるかが示される。すなわち、カギ形状の部分が右上より左下に亘るものには、第１方向軸において手前の電極（第１、第４、第５、第８電極Ｅ１、Ｅ４、Ｅ５、Ｅ８）が、読み出し時に低電位側と接続される。一方、カギ形状の部分が左上より右下に亘るものは、第１方向軸において先の電極（第２、第３、第６、第７電極Ｅ２、Ｅ３、Ｅ６、Ｅ７）が、読み出し時に高電位側と接続される。
【００５０】
本発明の第１実施形態に係る半導体記憶装置によれば、同様のヒステリシス特性の歪みを有する参照電位キャパシタが２つ設けられ、それぞれが共通の第１方向軸に沿って設けられた２つの電極を有する。参照電位を発生する際、一方の参照電位キャパシタには第１方向軸の増加方向に電圧が印加され、他方の参照キャパシタには第１方向軸の減少方向に電圧が印加される。このため、２つの参照電位キャパシタの動作領域の一方は正、他方は負となる。そして、この動作領域がデータが読み出されるメモリキャパシタの動作領域と一致するように、いずれかの参照電位キャパシタが選択される。このため、メモリキャパシタの動作点の絶対値が正、負の領域で変化した場合でも、参照電位キャパシタの絶対値も、正、負の領域で同様に変化する。したがって、正、負の動作領域で、参照電位が“０”、“１”データ読み出しの電位の中間から大きく外れることを回避できる。よって、メモリセルキャパシタに印加される電圧の方向によらず、読み出しマージンを大きく取ることができる。
【００５１】
（第２実施形態）
第２実施形態では、参照電位キャパシタＲＣ０、ＲＣ１が並列に接続される。基本的な動作原理は第１実施形態と同じである。
【００５２】
図５は、本発明の第２実施形態に係る半導体記憶装置の回路構成を概略的に示している。図５に示すように、参照電位キャパシタＲＣ０の第６電極（上部電極）Ｅ６はダミープレート線ＤＰＬと接続され、第５電極（下部電極）Ｅ５は、セル選択トランジスタＴ４０の一端と接続される。セル選択トランジスタＴ４０のゲートは、セル選択線ＤＷＬ０と接続される。セル選択トランジスタＴ４０の他端は、ブロック選択トランジスタＴ２０、Ｔ３０の一端と接続される。
【００５３】
参照電位キャパシタＲＣ１の第７電極（上部電極）Ｅ７はダミープレート線ＤＰＬと接続され、第８電極（下部電極）Ｅ８はセル選択トランジスタＴ４１の一端と接続される。セル選択トランジスタＴ４１のゲートは、セル選択線ＤＷＬ１と接続される。
【００５４】
参照電位キャパシタＲＣ０、ＲＣ１の断面構造は、図２、図３と同様である。すなわち、第１方向軸の増加方向に沿って順に、参照電位キャパシタＲＣ０は第５電極Ｅ５、第６電極Ｅ６を有し、参照電位キャパシタＲＣ１は第７電極Ｅ７、第８電極Ｅ８を有する。そして、参照電位の読み出しの際、参照電位キャパシタＲＣ０には第１方向軸の減少方向に電圧が印加されるように、参照電位キャパシタＲＣ１には第１方向軸の増加方向に電圧が印加されるように、これらキャパシタと各部とが結線される。
【００５５】
図６は、図５の半導体記憶装置の主要部分の電位を示している。セルブロックＣＢ０のメモリキャパシタＣ０のデータが読み出される場合を例に取る。まず、ビット線ＢＬ、／ＢＬがフローティングとされる。次に、図６に示すように、ワード線ＷＬ０がローレベルとされ、セル選択線ＤＷＬ０がローレベルとされる。次に、セルブロック選択線ＢＳ０がハイレベルとされる。セル選択線ＤＷＬ１はハイレベルを維持する。
【００５６】
次に、ブロック選択線ＤＢＳ１がハイレベルとされることにより、参照電位キャパシタＲＣ０の第５電極（上部電極）Ｅ５は、セル選択トランジスタＴ４０およびブロック選択トランジスタＴ３０を介してビット線ＢＬと電気的に接続される。
【００５７】
次に、リセット信号線ＤＲＳＴがローレベルとされる。次に、プレート線ＰＬ、ＤＰＬに駆動電位ＶＩＮＴが印加される。この結果、メモリキャパシタＣ０、参照電位キャパシタＲＣ０には、ともに第１方向軸の減少する方向（図２、図１２の下から上へ向かう方向）に電圧が印加される。この結果、ビット線ＢＬにデータ（例えば“１”データ）が読み出され、ビット線ＢＬに参照電位ｒｅｆが読み出される。
【００５８】
データの読み出し後、ブロック選択線ＤＢＳ１がローレベル、リセット信号線ＤＲＳＴがハイレベルとされる。リセット信号線ＤＲＳＴがハイレベルの間にダミープレート線ＤＰＬがローレベルとされる。この結果、参照電位キャパシタＲＣ０に、第１実施形態と同様に参照電位発生用のデータが書き込まれる。
【００５９】
メモリキャパシタＣ１のデータが読み出される場合も、本実施形態でメモリキャパシタＣ０のデータが読み出される場合と、第１実施形態でメモリキャパシタＣ１のデータが読みだされる場合と同様に動作する。
【００６０】
本発明の第２実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、メモリキャパシタと参照電位キャパシタとが同じ動作領域で動作する。このため、第１実施形態と同様の効果を得られる。
【００６１】
（第３実施形態）
第３実施形態では、参照電位キャパシタＲＣ０、ＲＣ１が、メモリキャパシタＣ０〜Ｃ７と同様にＴＣ並列ユニット直列接続型構造を有する。基本的な動作原理は第１実施形態と同じである。
【００６２】
図７は、本発明の第２実施形態に係る半導体記憶装置の回路構成を概略的に示している。図５に示すように、参照電位キャパシタＲＣ０、ＲＣ１の両端に、セル選択トランジスタＴ５０、Ｔ５１の両端がそれぞれ接続される。参照電位キャパシタＲＣ１の第７電極（上部電極）Ｅ７はダミープレート線ＤＰＬと接続され、第８電極（下部電極）Ｅ８は参照電位キャパシタＲＣ０の第６電極（下部電極）Ｅ６と接続される。参照電位キャパシタＲＣ０の第５電極（上部電極）Ｅ５は、ブロック選択トランジスタＴ２０、３０の一端と接続される。
【００６３】
図８は、図７の参照電位キャパシタＲＣ０、ＲＣ１の断面構造を概略的に示している。セル選択トランジスタＴ５０の一部を構成するソース／ドレイン拡散層ＳＤ１５は、コンタクトＣＰ７を介して参照電位キャパシタＲＣ０の第６電極Ｅ６と電気的に接続される。参照電位キャパシタＲＣ１の第８電極Ｅ８は第６電極Ｅ６と共通とされている。参照電位キャパシタＲＣ１の第７電極Ｅ７は、接続層ＣＬ８を介してダミープレート線ＤＰＬと接続される。ダミープレート線ＤＰＬは、コンタクトＣＰ８を介して、セル選択トランジスタＴ５１の一部を構成するソース／ドレイン拡散層ＳＤ１６と電気的に接続される。
【００６４】
図９は、図７の半導体記憶装置の主要部分の電位を示している。セルブロックＣＢ０のメモリキャパシタＣ０のデータが読み出される場合を例に取る。まず、ビット線ＢＬ、／ＢＬがフローティングとされる。次に、図９に示すように、ワード線ＷＬ０がローレベルとされ、セル選択線ＤＷＬ０がローレベルとされる。次に、セルブロック選択線ＢＳ０がハイレベルとされる。セル選択線ＤＷＬ１、セルブロック選択線ＢＳ１はハイレベルを維持する。
【００６５】
次に、ブロック選択線ＤＢＳ１がハイレベルとされることにより、参照電位キャパシタＲＣ０の第５電極（上部電極）Ｅ５がブロック選択トランジスタＴ３０を介してビット線ＢＬと電気的に接続される。一方、第６電極（下部電極）Ｅ６は、セル選択トランジスタＴ５１を介してダミービット線ＤＰＬと電気的に接続される。
【００６６】
次に、リセット信号線ＤＲＳＴがローレベルとされる。次に、プレート線ＰＬ、ＤＰＬに駆動電位ＶＩＮＴが印加される。この結果、メモリキャパシタＣ０、参照電位キャパシタＲＣ０には、ともに第１方向軸の減少する方向（図８、図１２の下から上へ向かう方向）に電圧が印加される。この結果、ビット線ＢＬにデータ（例えば“１”データ）が読み出され、ビット線ＢＬに参照電位ｒｅｆが読み出される。
【００６７】
データの読み出し後、ブロック選択線ＤＢＳ１がローレベル、リセット信号線ＤＲＳＴがハイレベルとされる。リセット信号線ＤＲＳＴがハイレベルの間にダミープレート線ＤＰＬがローレベルとされる。この結果、参照電位キャパシタＲＣ０に参照電位発生用のデータが書き込まれる。
【００６８】
メモリキャパシタＣ１のデータが読み出される場合も、本実施形態でメモリキャパシタＣ０のデータが読みだされる場合と、第１実施形態でメモリキャパシタＣ１のデータが読み出される場合と同様に動作する。
【００６９】
本発明の第３実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、メモリキャパシタと参照電位キャパシタとが同じ動作領域で動作する。このため、第１実施形態と同様の効果を得られる。
【００７０】
（第４実施形態）
第４実施形態では、１つの参照電位キャパシタＲＣ０に、正または負の電圧が選択的に印加されることにより、参照電位キャパシタＲＣ０をデータが読み出されるメモリセルと同じ動作領域で動作させる。基本的な動作原理は第１実施形態と同じである。
【００７１】
図１０は、本発明の第３実施形態に係る半導体記憶装置の回路構成を概略的に示している。図１０に示すように、ダミープレート線ＤＰＬ１は、リセットトランジスタＴ６０の一端と接続される。リセットトランジスタＴ６０のゲートには、リセット信号線ＤＲＳＴ０が接続される。リセットトランジスタＴ６０の他端は、ブロック選択トランジスタＴ７０、Ｔ８０のそれぞれの一端に接続される。ブロック選択トランジスタＴ７０、Ｔ８０のゲートは、ブロック選択線ＤＢＳ０、ＤＢＳ１とそれぞれ接続される。ブロック選択トランジスタＴ７０、Ｔ８０の他端は、ビット線ＢＬ、／ＢＬとそれぞれ接続される。リセットトランジスタＴ６０の他端はまた、参照電位キャパシタＲＣ０の第５電極（上部電極）Ｅ５と接続される。
【００７２】
ダミープレート線ＤＰＬ０は、リセットトランジスタＴ６１の一端と接続される。リセットトランジスタＴ６１のゲートには、リセット信号線ＤＲＳＴ１が接続される。リセットトランジスタＴ６１の他端は、ブロック選択トランジスタＴ７１、Ｔ８１のそれぞれの一端に接続される。ブロック選択トランジスタＴ７１、Ｔ８１のゲートは、ブロック選択線ＤＢＳ２、ＤＢＳ３とそれぞれ接続される。ブロック選択トランジスタＴ７１、Ｔ８１の他端は、ビット線ＢＬ、／ＢＬとそれぞれ接続される。リセットトランジスタＴ６１の他端はまた、参照電位キャパシタＲＣ０の第６電極（下部電極）Ｅ６と接続される。
【００７３】
図１１は、図１０の半導体記憶装置の主要部分の電位を示している。セルブロックＣＢ０のメモリキャパシタＣ０のデータが読み出される場合を例に取る。まず、ビット線ＢＬ、／ＢＬがフローティングとされる。次に、図１１に示すように、ワード線ＷＬ０がローレベルとされ、セルブロック選択線ＢＳ０がハイレベルとされる。
【００７４】
次に、ブロック選択線ＤＢＳ０がハイレベルとされ、リセット信号線ＤＲＳＴ１がハイレベルのまま、リセット信号線ＤＲＳＴ０がローレベルとされる。この結果、参照電位キャパシタＲＣ０の第５電極（上部電極）Ｅ５とビット線／ＢＬとが電気的に接続される。一方、第６電極（下部電極）Ｅ６はダミープレート線ＤＰＬ０と電気的に接続される。ブロック選択線ＤＢＳ０、ＤＢＳ２、ＤＢＳ３は、ローレベルを維持する。
【００７５】
次に、プレート線ＰＬ、ダミープレート線ＤＰＬ０に駆動電位ＶＩＮＴが印加される。この結果、メモリキャパシタＣ０、参照電位キャパシタＲＣ０には、ともに第１方向軸の減少する方向に電圧が印加される。この結果、ビット線ＢＬにデータ（例えば“１”データ）が読み出され、ビット線ＢＬに参照電位ｒｅｆが読み出される。
【００７６】
データの読み出し後、ブロック選択線ＤＢＳ１がローレベル、リセット信号線ＤＲＳＴ０がハイレベルとされる。リセット信号線ＤＲＳＴ０がハイレベルの間にダミープレート線ＤＰＬ１がローレベルとされる。この結果、参照電位キャパシタＲＣ０に参照電位発生用のデータが書き込まれる。
【００７７】
メモリキャパシタＣ１からデータが読み出される場合、ブロック選択線ＤＢＳ３がハイレベルとされ、リセット信号線ＤＲＳＴ０がハイレベルのまま、リセット信号線ＤＲＳＴ１がローレベルとされる。この結果、参照電位キャパシタＲＣ０の第５電極（上部電極）Ｅ５とダミープレート線ＤＰＬ０とが電気的に接続される。一方、第６電極（下部電極）Ｅ６はビット線／ＢＬと電気的に接続される。ブロック選択線ＤＢＳ０、ＤＢＳ１、ＤＢＳ２は、ローレベルを維持する。
【００７８】
次に、プレート線ＰＬ、ダミープレート線ＤＰＬ１に駆動電位ＶＩＮＴが印加される。この結果、メモリキャパシタＣ１、参照電位キャパシタＲＣ０には、ともに第１方向軸の増加する方向に電圧が印加される。この結果、ビット線ＢＬにデータ（例えば“１”データ）が読み出され、ビット線ＢＬに参照電位ｒｅｆが読み出される。
【００７９】
本発明の第４実施形態に係る半導体記憶装置によれば、第１実施形態と同様に、メモリキャパシタと参照電位キャパシタとを同じ動作領域で動作する。このため、第１実施形態と同様の効果を得られる。
【００８０】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００８１】
【図１】本発明の第１実施形態に係る半導体記憶装置の回路構成を概略的に示す図。
【図２】参照電位キャパシタＲＣ０周辺の断面構造を概略的に示す図。
【図３】参照電位キャパシタＲＣ１周辺の断面構造を概略的に示す図。
【図４】図１の半導体記憶装置の主要部分の電位を示す図。
【図５】本発明の第２実施形態に係る半導体記憶装置の回路構成を概略的に示す図。
【図６】図６の半導体記憶装置の主要部分の電位を示す図。
【図７】本発明の第３実施形態に係る半導体記憶装置の回路構成を概略的に示す図。
【図８】参照電位キャパシタＲＣ０、ＲＣ１の断面構造を概略的に示す図。
【図９】図７の半導体記憶装置の主要部分の電位を示す図。
【図１０】本発明の第４実施形態に係る半導体記憶装置の回路構成を概略的に示す図。
【図１１】図１０の半導体記憶装置の主要部分の電位を示す図。
【図１２】強誘電体材料のヒステリシス特性を示す図。
【図１３】強誘電体メモリのメモリセル部を示す図。
【図１４】図１３に示す部分を含む回路図。
【図１５】図１４に示す回路の主要部の電位を示す図。
【図１６】非対称性を有するヒステリシス特性を示す図。
【符号の説明】
【００８２】
ＣＢ０、ＣＢ１…セルブロック、Ｃ０〜Ｃ７…メモリキャパシタ、Ｔ０〜Ｔ７…トランジスタ、ＷＬ０〜ＷＬ７…ワード線、ＣＮＴ…制御部、ＰＬ、／ＰＬ…プレート線、ＳＴ０、ＳＴ１…セルブロック選択トランジスタ、ＢＬ…ビット線、ＢＳ０、ＢＳ１…セルブロック選択線、ＤＰＬ、ＤＰＬ０、ＤＰＬ１…ダミープレート線、ＲＣ０、ＲＣ１…参照電位キャパシタ、Ｔ１０、Ｔ１１、Ｔ６０、Ｔ６１…リセットトランジスタ、ＲＳＴ…リセット電位線、ＤＲＳＴ、ＤＲＳＴ０、ＤＲＳＴ１…リセット信号線、Ｔ２０、Ｔ２１、Ｔ３０、Ｔ３１、Ｔ７０、Ｔ７１、Ｔ８０、Ｔ８１…ブロック選択トランジスタ、ＤＢＳ０、ＤＢＳ１、ＤＢＳ２、ＤＢＳ３…ブロック選択線、ＳＡ…センスアンプ、Ｓｕｂ…半導体基板、ＳＤ０〜ＳＤ１６…ソース／ドレイン拡散層、ＣＰ０〜ＣＰ８…コンタクト、Ｍ０〜Ｍ５…配線層、ＣＬ０〜ＣＬ８…接続層、Ｅ１、Ｅ２、Ｅ３、Ｅ４、Ｅ５、Ｅ６、Ｅ７、Ｅ８…第１、第２、第３、第４、第５、第６、第７、第８電極、Ｆ０〜Ｆ３…強誘電体膜、Ｔ４０、Ｔ４１、Ｔ５０、Ｔ５１…セル選択トランジスタ、ＤＷＬ０、ＤＷＬ１…セル選択線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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