(57)【要約】【課題】  微細な収容部を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。【解決手段】  凹部１００を有する基板１上のキャップ層９、歪補償層８、構成要素層７およびエッチング停止層６を除去し、ヒンジ３１０を規定する長方形の溝１１を形成する。凹部１１０を含む矩形状の所定領域を取り囲むようにキャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３を除去し、分離溝１２を形成する。歪層４０下の犠牲層３を選択的にエッチングする。その結果、歪層４０を構成するＩｎＧａＡｓ層４とＧａＡｓ層５との格子定数の差に起因する歪を緩和するように歪層４０が溝１１で湾曲する。それにより、キャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３の積層構造が蓋部３００となる。【選択図】        図５
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【特許請求の範囲】
【請求項１】
凹部を有する基板と、
前記基板上に設けられた積層構造とを備え、
前記積層構造は、第１の層、第２の層および第３の層を順に含み、
前記第２の層は、異なる格子定数を有する複数の半導体層を含み、
前記凹部の周囲の一部の領域において前記第３の層が除去されることによりヒンジ部が形成され、
前記ヒンジ部を除く部分で前記凹部を含む領域を取り囲むように前記第３の層、前記第２の層および前記第１の層が除去され、前記凹部を含む前記領域における前記第１の層が選択的に除去されることにより、前記凹部に対応する形状を有する前記第２の層および前記第３の層の部分が前記基板から離間するように前記ヒンジ部が湾曲したことを特徴とする半導体装置。
【請求項２】
前記基板から離間した前記第３の層の表面と前記基板上の前記第３の層の表面とが互いに対向し、互いに対向する前記第３の層の表面にそれぞれ第１および第２の対向電極が形成されたことを特徴とする請求項１記載の半導体装置。
【請求項３】
所定の中央領域とその両側の第１および第２の領域とを有する基板と、
前記基板上に設けられた積層構造とを備え、
前記積層構造は、第１の層、第２の層および第３の層を順に含み、
前記第２の層は、異なる格子定数を有する複数の半導体層を含み、
前記第１の領域と前記中央領域との境界部分および前記第２の領域と前記中央領域との境界部分において前記第３の層が除去されることにより第１のヒンジ部および第２のヒンジ部がそれぞれ形成され、
前記第１のヒンジ部を除く部分で前記第１の領域を取り囲むようにかつ前記第２のヒンジ部を除く部分で前記第２の領域を取り囲むように前記第３の層、前記第２の層および前記第１の層が除去され、
前記第１の領域における前記第１の層および前記第２の領域における前記第１の層が選択的に除去されることにより、前記第１の領域における前記第２の層および前記第３の層の部分および前記第２の領域における前記第２の層および前記第３の層の部分が前記基板から離間して互いに当接するように前記第１のヒンジ部および前記第２のヒンジ部が湾曲したことを特徴とする半導体装置。
【請求項４】
凹部を有する基板を準備する工程と、
前記基板上に第１の層を形成する工程と、
前記第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成する工程と、
前記第２の層上に第３の層を形成する工程と、
前記凹部の周囲の一部の領域において前記第３の層を除去することによりヒンジ部を形成する工程と、
前記ヒンジ部を除く部分で前記凹部を含む領域を取り囲むように前記第３の層、前記第２の層および前記第１の層を除去する工程と、
前記凹部を含む前記領域における前記第１の層を選択的に除去することにより、前記第２の層に作用する歪により前記凹部に対応する形状を有する前記第２の層および前記第３の層の部分が前記基板から離間するように前記ヒンジ部を湾曲させる工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
所定の中央領域とその両側の第１および第２の領域とを有する基板上に第１の層を形成する工程と、
前記第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成する工程と、
前記第２の層上に第３の層を形成する工程と、
前記第１の領域と前記中央領域との境界部分および前記第２の領域と前記中央領域との境界部分において前記第３の層を除去することにより第１のヒンジ部および第２のヒンジ部をそれぞれ形成する工程と、
前記第１のヒンジ部を除く部分で前記第１の領域を取り囲むようにかつ前記第２のヒンジ部を除く部分で前記第２の領域を取り囲むように前記第３の層、前記第２の層および前記第１の層を除去する工程と、
前記第１の領域における前記第１の層の部分および前記第２の領域における前記第１の層を選択的に除去することにより、前記第２の層に作用する歪により前記第１の領域における前記第２の層および前記第３の層の部分および前記第２の領域における前記第２の層および前記第３の層の部分が前記基板から離間して互いに当接するように前記第１のヒンジ部および前記第２のヒンジ部を湾曲させる工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層の起立構造を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
起立構造を有するマイクロ光学ベンチが、シリコンを用いたＭＥＭＳ（マイクロエレクトロ・メカニカル・システム）技術により実現されている。このＭＥＭＳ技術を用いて、例えば、レーザ走査ディスプレイのための共振マイクロスキャナ、可動マイクロ反射器、半導体レーザの外部共振器のための走査マイクロミラー等を作製することが報告されている。
【０００３】
この従来のＭＥＭＳ技術では、積層された半導体層の一部をエッチングにより剥離させた後、剥離した部分をスライドさせて起立させるとともにヒンジで接合することにより、起立構造を形成している。
【０００４】
しかしながら、従来のＭＥＭＳ技術を用いて半導体により起立構造を作製する場合、剥離した半導体層をスライドさせる際に磨耗が生じる。また、半導体層を所定の位置まで正確にスライドさせることは困難である。そのため、起立構造を構成する各部材の角度および位置を正確に制御することが困難であるとともに、作業性が悪い。したがって、従来のＭＥＭＳ技術を用いて種々の構造を作製することは困難である。
【０００５】
一方、本発明者らは、格子定数の異なる複数の半導体層の積層構造を用いて起立構造を有する半導体装置を製造する方法を提案している（特許文献１参照）。
【特許文献１】特開２００１−２６００９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記の半導体装置およびその製造方法によれば、起立構造を構成する各部材の角度および位置を正確に制御することができる。
【０００７】
そこで、この方法を用いて微細な収容部または微細な管状部（筒状部）を有する半導体装置を容易に作製することが望まれる。
【０００８】
本発明の目的は、微細な収容部を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
【０００９】
本発明の他の目的は、微細な管状部を有し、容易かつ正確に作製することができるとともに小型化が可能な半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１０】
第１の発明に係る半導体装置は、凹部を有する基板と、基板上に設けられた積層構造とを備え、積層構造は、第１の層、第２の層および第３の層を順に含み、第２の層は、異なる格子定数を有する複数の半導体層を含み、凹部の周囲の一部の領域において第３の層が除去されることによりヒンジ部が形成され、ヒンジ部を除く部分で凹部を含む領域を取り囲むように第３の層、第２の層および第１の層が除去され、凹部を含む領域における第１の層が選択的に除去されることにより、凹部に対応する形状を有する第２の層および第３の層の部分が基板から離間するようにヒンジ部が湾曲したものである。
【００１１】
本発明に係る半導体装置においては、基板の凹部の周囲の一部の領域において第３の層が除去されることによりヒンジ部が形成される。ヒンジ部を除く部分で凹部を含む領域を取り囲むように第３の層、第２の層および第１の層が除去され、凹部を含む領域における第１の層が選択的に除去される。それにより、第２の層に作用する歪により凹部に対応する形状を有する第２の層および第３の層の部分が基板から離間するようにヒンジ部が湾曲する。
【００１２】
このように、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層からなるヒンジ部が自動的に湾曲することにより凹部に対応する形状を有する第２の層および第３の層の部分が基板から離間し、基板上を覆う。それにより、凹部に対応する形状を有する第２の層および第３の層の部分が蓋部を構成し、蓋部と基板との間に凹部からなる収容部が形成される。したがって、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な収容部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【００１３】
第２の発明に係る半導体装置は、第１の発明に係る半導体装置の構成において、基板から離間した第３の層の表面と基板上の第３の層の表面とが互いに対向し、互いに対向する第３の層の表面にそれぞれ第１および第２の対向電極が形成されたものである。
【００１４】
この場合、第１の対向電極と第２の対向電極との間に電圧を印加することにより、第１の対向電極と第２の対向電極との間に静電力が働く。それにより、基板から離間した第３の層の表面と基板上の第３の層の表面との間の距離を変化させ、凹部に対応する形状を有する第２の層および第３の層の部分により構成される蓋部を基板に対して開閉させることができる。
【００１５】
第３の発明に係る半導体装置は、所定の中央領域とその両側の第１および第２の領域とを有する基板と、基板上に設けられた積層構造とを備え、積層構造は、第１の層、第２の層および第３の層を順に含み、第２の層は、異なる格子定数を有する複数の半導体層を含み、第１の領域と中央領域との境界部分および第２の領域と中央領域との境界部分において第３の層が除去されることにより第１のヒンジ部および第２のヒンジ部がそれぞれ形成され、第１のヒンジ部を除く部分で第１の領域を取り囲むようにかつ第２のヒンジ部を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層が除去され、第１の領域における第１の層および第２の領域における第１の層が選択的に除去されることにより、第１の領域における第２の層および第３の層の部分および第２の領域における第２の層および第３の層の部分が基板から離間して互いに当接するように第１のヒンジ部および第２のヒンジ部が湾曲したものである。
【００１６】
本発明に係る半導体装置においては、第１の領域と中央領域との境界部分および第２の領域と中央領域との境界部分において第３の層が除去されることにより第１のヒンジ部および第２のヒンジ部がそれぞれ形成される。第１のヒンジ部を除く部分で第１の領域を取り囲むようにかつ第２のヒンジ部を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層が除去され、第１の領域における第１の層および第２の領域における第１の層が選択的に除去される。それにより、第２の層に作用する歪により第１の領域における第２の層および第３の層の部分および第２の領域における第２の層および第３の層の部分が基板から離間して互いに当接するように第１のヒンジ部および第２のヒンジ部が湾曲する。
【００１７】
このように、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層からなる第１および第２のヒンジ部が自動的に湾曲することにより、第１の領域における第２の層および第３の層の部分と第２の領域における第２の層および第３の層の部分とが基板から離間して互いに当接し、管状部が構成される。それにより、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な管状部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【００１８】
第４の発明に係る半導体装置の製造方法は、凹部を有する基板を準備する工程と、基板上に第１の層を形成する工程と、第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成する工程と、第２の層上に第３の層を形成する工程と、凹部の周囲の一部の領域において第３の層を除去することによりヒンジ部を形成する工程と、ヒンジ部を除く部分で凹部を含む領域を取り囲むように第３の層、第２の層および第１の層を除去する工程と、凹部を含む領域における第１の層を選択的に除去することにより、第２の層に作用する歪により凹部に対応する形状を有する第２の層および第３の層の部分が基板から離間するようにヒンジ部を湾曲させる工程とを備えたものである。
【００１９】
本発明に係る半導体装置の製造方法においては、凹部を有する基板が準備され、基板上に第１の層が形成され、第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層が形成され、第２の層上に第３の層が形成される。次に、基板の凹部の周囲の一部の領域において第３の層が除去されることによりヒンジ部が形成される。また、ヒンジ部を除く部分で凹部を含む領域を取り囲むように第３の層、第２の層および第１の層が除去される。さらに、凹部を含む領域における第１の層が選択的に除去される。それにより、第２の層に作用する歪により凹部に対応する形状を有する第２の層および第３の層の部分が基板から離間するようにヒンジ部が湾曲する。
【００２０】
このように、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層からなるヒンジ部が自動的に湾曲することにより凹部に対応する形状を有する第２の層および第３の層の部分が基板から離間し、基板上を覆う。それにより、凹部に対応する形状を有する第２の層および第３の層の部分が蓋部を構成し、蓋部と基板との間に凹部からなる収容部が形成される。したがって、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な収容部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【００２１】
第５の発明に係る半導体装置の製造方法は、所定の中央領域とその両側の第１および第２の領域とを有する基板上に第１の層を形成する工程と、第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層を形成する工程と、第２の層上に第３の層を形成する工程と、第１の領域と中央領域との境界部分および第２の領域と中央領域との境界部分において第３の層を除去することにより第１のヒンジ部および第２のヒンジ部をそれぞれ形成する工程と、第１のヒンジ部を除く部分で第１の領域を取り囲むようにかつ第２のヒンジ部を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層を除去する工程と、第１の領域における第１の層および第２の領域における第１の層を選択的に除去することにより、第２の層に作用する歪により第１の領域における第２の層および第３の層の部分および第２の領域における第２の層および第３の層の部分が基板から離間して互いに当接するように第１のヒンジ部および第２のヒンジ部を湾曲させる工程とを備えたものである。
【００２２】
本発明に係る半導体装置の製造方法においては、基板上に第１の層が形成され、第１の層上に、異なる格子定数を有する複数の半導体層を含む第２の層が形成され、第２の層上に第３の層が形成される。次に、第１の領域と中央領域との境界部分および第２の領域と中央領域との境界部分において第３の層が除去されることにより第１のヒンジ部および第２のヒンジ部がそれぞれ形成される。また、第１のヒンジ部を除く部分で第１の領域を取り囲むようにかつ第２のヒンジ部を除く部分で第２の領域を取り囲むように第３の層、第２の層および第１の層が除去される。さらに、第１の領域における第１の層および第２の領域における第１の層が選択的に除去される。それにより、第２の層に作用する歪により第１の領域における第２の層および第３の層の部分および第２の領域における第２の層および第３の層の部分が基板から離間して互いに当接するように第１のヒンジ部および第２のヒンジ部が湾曲する。。
【００２３】
このように、第２の層における複数の半導体層の格子定数の差に起因する歪を緩和するように第２の層からなる第１および第２のヒンジ部が自動的に湾曲することにより、第１の領域における第２の層および第３の層の部分と第２の領域における第２の層および第３の層の部分とが基板から離間して互いに当接し、管状部が構成される。それにより、手動組み立てまたは複雑な組み立て機構を必要とすることなく微細な管状部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【発明の効果】
【００２４】
本発明によれば、微細な収容部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【００２５】
また、微細な管状部を有する半導体装置を容易かつ正確に作製することが可能になるとともに、半導体装置の小型化が可能になる。
【発明を実施するための最良の形態】
【００２６】
（１）第１の実施の形態
まず、図１〜図６を参照しながら本発明の第１の実施の形態に係る半導体装置について説明する。第１の実施の形態に係る半導体装置は、半導体の起立構造を用いて作製される微細な収容部（空洞）を有する。
【００２７】
図１〜図５は本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図であり、（ａ）は模式的平面図、（ｂ）は模式的断面図である。また、図６は本発明の第１の実施の形態に係る半導体装置の動作を示す図であり、（ａ）は模式的平面図、（ｂ）は模式的断面図である。
【００２８】
まず、図１に示すように、ＧａＡｓからなる基板１に、エッチング等により矩形の凹部１００を形成する。次に、基板１上に、バッファ層２、犠牲層（sacrificial層）３、歪層（strain層）４０、エッチング停止層６、構成要素層（component層）７、歪補償層（strain compensation層）８およびキャップ層９を順にエピタキシャル成長させる。層２〜９の積層構造には、基板１の凹部１００に対応する凹部１１０が形成される。
【００２９】
これらの層２〜９は、ＭＢＥ法（分子線エピタキシャル成長法）、ＭＯＣＶＤ法（有機金属化学的気相成長法）、ＣＶＤ法（化学的気相成長法）等のエピタキシャル成長技術を用いて形成される。
【００３０】
バッファ層２は、例えば、厚さ５００ｎｍのアンドープのＧａＡｓからなる。犠牲層３は、例えば、厚さ０．４ｎｍの複数のＡｌＡｓ膜および厚さ０．４ｎｍの複数のＧａＡｓ膜の積層構造を有する。ここでは、ＡｌＡｓ膜とＧａＡｓ膜とが交互に１００層ずつ積層され、犠牲層３の厚さは８０ｎｍとなる。
【００３１】
歪層４０は、例えば、厚さ１０ｎｍのＩｎXＧａ1-XＡｓ層４および厚さ８０ｎｍのＧａＡｓ層５の積層構造を有する。ＩｎXＧａ1-XＡｓ層４の格子定数は、ＧａＡｓ層５の格子定数よりも大きい。そのため、格子定数の差による歪が発生する。ここで、ＩｎXＧａ1-XＡｓ層４のＩｎ組成比Ｘは例えば０．２である。
【００３２】
エッチング停止層６は、例えば、厚さ１５０ｎｍのＡｌ0.58Ｇａ0.42Ａｓからなる。構成要素層７は、例えば、厚さ４５０ｎｍのＧａＡｓからなる。
【００３３】
歪補償層８は、例えば、厚さ１０ｎｍのＩｎＧａＡｓからなり、後の工程で剥離された構成要素層７の変形を防止するために設けられる。キャップ層９は、例えは、厚さ１０ｎｍのＧａＡｓからなり、製造工程時におけるＩｎＧａＡｓ中のＩｎの蒸発を防止するために設けられる。
【００３４】
次に、図２に示すように、フォトリソグラフィおよびエッチングによりキャップ層９、歪補償層８、構成要素層７およびエッチング停止層６を除去し、後述するヒンジを規定する長方形の溝１１を形成する。エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
【００３５】
次に、図３に示すように、キャップ層９上に、金属膜からなる配線層１２１，２２１を形成し、キャップ層９上に金属膜からなる電極パッド１２０，２２０および静電板１２２，２２２を形成する。配線層１２１により電極パッド１２０と静電板１２２とが電気的に接続され、配線層２２１により電極パッド２２０と静電板２２２とが電気的に接続される。
【００３６】
配線層１２１は、後述するヒンジと交差するため、電極パッド１２０，２２０および静電板１２２，２２２に比べて小さな厚みを有する。
【００３７】
本実施の形態の半導体装置では、静電板１２２，２２２に静電力を発生させるために、電極パッド１２０，２２０間に電圧が印加されるが、配線層１２１，２２１に電流は流れない。そのため、配線層１２１，２２１の厚さを薄くすることにより、ヒンジの湾曲を可能になるとともにヒンジの湾曲による配線層１２１，２２１の切れを防止することができる。電極パッド１２０，２２０は、ワイヤボンディングを確実にするために、ある程度大きな厚みを有することが好ましい。
【００３８】
例えば、配線層１２１，２２１は、厚さ４ｎｍのＴｉ（チタン）および厚さ４０ｎｍのＡｕ（金）の積層構造からなる。電極パッド１２０，２２０および静電板１２２，２２２は、厚さ４ｎｍのＴｉおよび厚さ２００ｎｍのＡｕの積層構造からなる。そのため、薄い配線層１２１，２２１の堆積工程は、厚い電極パッド１２０，２２０および静電板１２２，２２２の堆積工程とは別に行われる。
【００３９】
次に、図４に示すように、フォトリソグラフィおよびエッチングにより凹部１１０を含む矩形状の所定領域を取り囲むようにキャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３を除去し、分離溝１２を形成する。それにより、分離溝１２で取り囲まれたキャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３の領域が周囲の領域から分離される。この場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。その後、電極パッド１２０，２２０へのワイヤボンディングを行う。
【００４０】
次に、図５に示すように、歪層４０下の犠牲層３をフッ酸等を用いたウェットエッチング法により選択的にエッチングする。その結果、歪層４０を構成するＩｎＧａＡｓ層４とＧａＡｓ層５との格子定数の差に起因する歪を緩和するように歪層４０が溝１１で湾曲する。それにより、ヒンジ３１０が形成される。この場合、ＩｎＧａＡｓ層４の厚さ、ＧａＡｓ層５の厚さおよびＩｎＧａＡｓ層４におけるＩｎ組成比を最適に選択することにより、凹部１１０の縁部のキャップ層９の表面が基板１上のキャップ層９の表面に当接するまでヒンジ３１０が湾曲する。それにより、キャップ層９、歪補償層８、構成要素層７、エッチング停止層６および歪層４０の積層構造が蓋部３００となる。蓋部３００は、基板１に対して相互に保持（インターロック）され、閉空間となる収容部を形成する。
【００４１】
なお、ＩｎX Ｇａ1-XＡｓ層４におけるＩｎ組成比を変化させることにより、ＩｎＧａＡｓとＧａＡｓとの格子定数の差を約７％まで変化させることができる。
【００４２】
ＩｎX Ｇａ1-XＡｓ層４の厚さｔ１、ＧａＡｓ層５の厚さｔ２、ＩｎX Ｇａ1-XＡｓ層４におけるＩｎ組成比Ｘおよび歪層４０の曲率半径Ｒとの間には、次の関係がある。
【００４３】
Ｒ＝（ａ／Δａ）・｛（ｔ１＋ｔ２）／２｝
ここで、ａはＧａＡｓの格子定数である。また、ΔａはＩｎX Ｇａ1-XＡｓの格子定数とＧａＡｓの格子定数との差である。
【００４４】
また、蓋部３００の近傍のキャップ層９に形成された静電板１２２が基板１上のキャップ層９に形成された静電板２２２と対向する。この場合、ヒンジ３１０の湾曲により蓋部３００が基板１に対してなす角度は可変となっている。
【００４５】
電極パッド１２０，２２０間に電圧が印加されることにより蓋部３００の近傍の静電板１２２と基板１上の静電板２２２との間に静電力が働く。電極パッド１２０，２２０間に印加する電圧を変化させることにより、静電板１２２と静電板２２２との間に働く静電力が変化する。それにより、図６に矢印で示すように、基板１に対して蓋部３００を開閉させることができる。
【００４６】
例えば、蓋部３００の凹部１１０により構成される収容部に薬剤、香料、色素、化粧水等の種々の液体、粉体または気体を収容することができる。この場合、電極パッド１２０，２２０間に電圧を印加することにより、蓋部３００を基板１に対して開閉することができる。それにより、収容部に収容された液体、粉体または気体を所定のタイミングで微量に外部に取り出すことができる。
【００４７】
このように、本実施の形態に係る半導体装置は、開閉を制御可能な微細な収容部であるマイクロカプセルとして用いることができる。
【００４８】
本実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。
【００４９】
また、本実施の形態に係る半導体装置の製造方法によれば、手動組み立てまたは複雑な組み立て機構を必要とすることなく、微細な収容部を有する半導体装置の自己組み立てが可能となる。
【００５０】
なお、本実施の形態では、静電板１２２，２２２間に電圧を印加することにより蓋部３００を基板１に対して開閉させているが、蓋部３００の開閉方法はこれに限定されず、例えば、ヒンジ３１０の一部を導電性材料により形成し、その導電性材料に電流を流すことにより蓋部３００を基板１に対して開閉させてもよく、あるいはヒンジ３１０に熱を与えることにより蓋部３００を基板１に対して開閉させてもよい。
【００５１】
本実施の形態では、犠牲層３が第１の層に相当し、歪層４０が第２の層に相当し、構成要素層７および歪補償層８が第３の層に相当し、ＩｎX Ｇａ1-X Ａｓ層４およびＧａＡｓ層５が複数の半導体層に相当する。ヒンジ３１０がヒンジ部に相当する。静電板１２２が第１の対向電極に相当し、静電板２２２が第２の対向電極に相当する。
【００５２】
（２）第２の実施の形態
次に、図７〜図１０を参照しながら本発明の第２の実施の形態に係る半導体装置について説明する。第２の実施の形態に係る半導体装置は、半導体の起立構造を用いて作製される微細な管状部（筒状部）を有する。
【００５３】
図７〜図１０は本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程図であり、（ａ）は模式的平面図、（ｂ）は模式的断面図である。
【００５４】
まず、図７に示すように、ＧａＡｓからなる基板１に、エッチング等により所定間隔を隔てて１対の矩形の凹部１０１，１０２を形成する。次に、基板１上に、バッファ層２、犠牲層（sacrificial 層）３、歪層（strain層）４０、エッチング停止層６、構成要素層（component 層）７、歪補償層（strain compensation層）８およびキャップ層９を順にエピタキシャル成長させる。層２〜９の積層構造には、基板１の凹部１０１，１０２に対応する１対の凹部１１１，１１２が形成される。
【００５５】
これらの層２〜９は、ＭＢＥ法、ＭＯＣＶＤ法、ＣＶＤ法等のエピタキシャル成長技術を用いて形成される。
【００５６】
バッファ層２は、例えば、厚さ５００ｎｍのアンドープのＧａＡｓからなる。犠牲層３は、例えば、厚さ０．４ｎｍの複数のＡｌＡｓ膜および厚さ０．４ｎｍの複数のＧａＡｓ膜の積層構造を有する。ここでは、ＡｌＡｓ膜とＧａＡｓ膜とが交互に１００層ずつ積層され、犠牲層３の厚さは８０ｎｍとなる。
【００５７】
歪層４０は、例えば、厚さ１０ｎｍのＩｎXＧａ1-XＡｓ層４および厚さ８０ｎｍのＧａＡｓ層５の積層構造を有する。ＩｎXＧａ1-XＡｓ層４の格子定数は、ＧａＡｓ層５の格子定数よりも大きい。そのため、格子定数の差による歪が発生する。ここで、ＩｎXＧａ1-XＡｓ層４のＩｎ組成比Ｘは例えば０．２である。
【００５８】
エッチング停止層６は、例えば、厚さ１５０ｎｍのＡｌ0.58Ｇａ0.42Ａｓからなる。構成要素層７は、例えば、厚さ４５０ｎｍのＧａＡｓからなる。
【００５９】
歪補償層８は、例えば、厚さ１０ｎｍのＩｎＧａＡｓからなり、後の工程で剥離された構成要素層７の変形を防止するために設けられる。キャップ層９は、例えは、厚さ１０ｎｍのＧａＡｓからなり、製造工程時におけるＩｎＧａＡｓ中のＩｎの蒸発を防止するために設けられる。
【００６０】
次に、図８に示すように、フォトリソグラフィおよびエッチングによりキャップ層９、歪補償層８、構成要素層７およびエッチング停止層６を除去し、後述するヒンジを規定する長方形の溝１１を形成する。エッチングとしては、ウェットエッチング法またはドライエッチング法を用いることができる。
【００６１】
次に、図９に示すように、フォトリソグラフィおよびエッチングにより凹部１１１，１１２の内側面および溝１１を含む矩形状の所定領域を取り囲むようにキャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３を除去し、分離溝１２を形成する。それにより、分離溝１２で取り囲まれたキャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３の領域が周囲の領域から分離される。この場合にも、エッチングとしてウェットエッチング法またはドライエッチング法を用いる。
【００６２】
次に、図１０に示すように、歪層４０下の犠牲層３をフッ酸等を用いたウェットエッチング法により選択的にエッチングする。その結果、歪層４０を構成するＩｎＧａＡｓ層４とＧａＡｓ層５との格子定数の差に起因する歪を緩和するように歪層４０が溝１１で湾曲する。それにより、ヒンジ３１１，３１２が形成される。この場合、ＩｎＧａＡｓ層４の厚さ、ＧａＡｓ層５の厚さおよびＩｎＧａＡｓ層４におけるＩｎ組成比を最適に選択することにより、基板１から分離されたキャップ層９の表面が互いに当接するまでヒンジ３１１，３１２が湾曲する。この場合、キャップ層９、歪補償層８、構成要素層７、エッチング停止層６、歪層４０および犠牲層３の１対の積層構造が蓋部３０１，３０２となる。蓋部３０１，３０２は、相互に保持（インターロック）され、閉空間となる管状部を形成する。
【００６３】
例えば、蓋部３０１，３０２およびヒンジ３１１，３１２により構成される管状部に薬剤、香料、色素、化粧水等の種々の液体、粉体または気体を流すことができる。この場合、第１の実施の形態と同様に１対の静電板を設け、電極パッド間に電圧を印加することにより、蓋部３０１，３０２を互いに開閉することができる。それにより、管状部に流れる液体、粉体または気体を所定のタイミングで微量に外部に取り出すことができる。
【００６４】
このように、本実施の形態に係る半導体装置は、開閉を制御可能な微細な管状部であるマイクロチューブとして用いることができる。
【００６５】
本実施の形態の半導体装置は、通常のフォトリソグラフィ、エッチング、エピタキシャル成長等のプレーナ技術により容易かつ安価に製造することができる。
【００６６】
また、本実施の形態に係る半導体装置の製造方法によれば、手動組み立てまたは複雑な組み立て機構を必要とすることなく、微細な管状部を有する半導体装置の自己組み立てが可能となる。
【００６７】
なお、蓋部３０１，３０２の開閉方法として、例えば、ヒンジ３１１，３１２の一部を導電性材料により形成し、その導電性材料に電流を流すことにより蓋部３０１，３０２を互いに開閉させてもよく、あるいはヒンジ３１１，３１２に熱を与えることにより蓋部３０１，３０２を互いに開閉させてもよい。
【００６８】
本実施の形態では、犠牲層３が第１の層に相当し、歪層４０が第２の層に相当し、構成要素層７および歪補償層８が第３の層に相当し、ＩｎX Ｇａ1-X Ａｓ層４およびＧａＡｓ層５が複数の半導体層に相当する。ヒンジ３１１，３１２が第１および第２のヒンジ部に相当する。
【００６９】
（３）他の変形例
上記実施の形態では、歪層４０としてＩｎX Ｇａ1-X Ａｓ層４とＧａＡｓ層５との積層構造を用いているが、これに限定されず、異なる格子定数を有する種々の半導体層の組み合わせを用いることができる。歪層４０として他のIII −Ｖ族化合物半導体の積層構造、II−VI族化合物半導体の積層構造を用いてもよい。また、歪層としてＳｉ（シリコン）およびＧｅ（ゲルマニウム）を含む半導体層の積層構造を用いてもよい。
【００７０】
また、上記実施の形態では、ＧａＡｓからなる基板１を用いているが、犠牲層３、歪層４０および構成要素層７等の材料を考慮してＳｉ基板等の他の基板を用いてもよい。
【００７１】
さらに、上記実施の形態では、犠牲層３の材料は、上記の実施の形態に限定されず、選択エッチングを考慮して他の材料を用いてもよい。
【００７２】
また、構成要素層７の材料も上記実施の形態に限定されず、構成要素層７の用途に応じて任意の材料を用いることができる。
【産業上の利用可能性】
【００７３】
本発明に係る半導体装置は、マイクロカプセル、マイクロチューブ等に利用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図２】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図６】本発明の第１の実施の形態に係る半導体装置の動作を示す図である。
【図７】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図８】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図９】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程図である。
【図１０】本発明の第２の実施の形態に係る半導体装置の製造方法を示す工程図である。
【符号の説明】
【００７５】
１  基板
２  バッファ層
３  犠牲層
４  ＩｎＧａＡｓ層
５  ＧａＡｓ層
６  エッチング停止層
７  構成要素層
８  歪補償層
９  キャップ層
４０  歪層
１００，１０１，１０２，１１０，１１１，１１２  凹部
３００，３０１，３０２  蓋部
３１０，３１１，３１２  ヒンジ
１２０，２２０  電極パッド
１２１，２２１  配線層
１２２，２２２  静電板
【図１】
2005161464.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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