(57)【要約】【課題】  アルミニウム配線と接続するためのビアホールを形成する際に、ビアホール底のＴｉＮ層の陽極酸化を抑制してコンタクト抵抗の上昇を防ぎ歩留まりを向上する。【解決手段】  チタン膜をスパッタリングする際の温度を２００℃以上２２５℃以下とすることにより膜質を酸化に対して強いものとする（ステップ１１）。ビアホールをエッチングするためのフォトレジスト塗布前にＵＶ照射を行って＋電荷の低減を図り（ステップ１２）、ビアホールエッチングの際およびプラズマ剥離の処理の後に窒素プラズマ処理を行って＋電荷の低減を図り（ステップ１３、１４）、有機剥離の際のリンス水の比抵抗値が０．３ＭΩ・ｃｍ以下となるように濃度管理する（ステップ１５）。さらに、バリアメタル層の高周波スパッタリングを行う際のスパッタ量を１８ｎｍ以上２２ｎｍ以下としてＴｉＯｎ膜を除去する（ステップ１６）。【選択図】      図１
2005033182.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、スパッタリング処理によりアルミニウム膜を形成する工程と、
前記アルミニウム膜上に、スパッタリング処理によりチタン膜を形成する工程と、
前記チタン膜上に、スパッタリング処理により窒化チタン膜を形成する工程と、
前記アルミニウム膜、前記チタン膜、前記窒化チタン膜を所定パターンに加工する工程と、
前記窒化チタン膜上に、層間膜を形成する工程と、
前記層間膜上に、所定パターンのフォトレジストを形成する工程と、
前記フォトレジストをマスクとしてエッチング処理により前記層間膜に、前記窒化チタン膜を露出させるビアホールを形成する工程と、
前記フォトレジストを除去する工程と、
前記ビアホール内を、薬液により洗浄する工程と、
を含み、
前記ビアホールを形成する工程は、前記エッチング処理の後に、第一の窒素プラズマ処理を行う工程を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記フォトレジストを除去する工程の後に、第二の窒素プラズマ処理を行う工程をさらに含み、
前記フォトレジストを除去する工程において、プラズマ剥離により前記フォトレジストを除去することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２に記載の半導体装置の製造方法において、
前記チタン膜を形成する工程において、前記スパッタリング処理を２００℃以上２２５℃以下の温度で行うことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、スパッタリング処理によりアルミニウム膜を形成する工程と、
前記アルミニウム膜上に、スパッタリング処理によりチタン膜を形成する工程と、
前記チタン膜上に、スパッタリング処理により窒化チタン膜を形成する工程と、
前記アルミニウム膜、前記チタン膜、前記窒化チタン膜を所定パターンに加工する工程と、
前記窒化チタン膜上に、層間膜を形成する工程と、
前記層間膜上に、所定パターンのフォトレジストを形成する工程と、
前記フォトレジストをマスクとしてエッチング処理により前記層間膜に、前記窒化チタン膜を露出させるビアホールを形成する工程と、
前記フォトレジストを、プラズマ剥離により除去する工程と、
前記ビアホール内を、薬液により洗浄する工程と、
を含み、
前記フォトレジストを除去する工程の後に、窒素によるプラズマ処理を行う工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、スパッタリング処理によりアルミニウム膜を形成する工程と、
前記アルミニウム膜上に、スパッタリング処理によりチタン膜を形成する工程と、
前記チタン膜上に、スパッタリング処理により窒化チタン膜を形成する工程と、
前記アルミニウム膜、前記チタン膜、前記窒化チタン膜を所定パターンに加工する工程と、
前記窒化チタン膜上に、層間膜を形成する工程と、
前記層間膜上に、所定パターンのフォトレジストを形成する工程と、
前記フォトレジストをマスクとしてエッチング処理により前記層間膜に、前記窒化チタン膜を露出させるビアホールを形成する工程と、
前記フォトレジストを除去する工程と、
前記ビアホール内を、薬液により洗浄する工程と、
を含み、
前記チタン膜を形成する工程において、前記スパッタリング処理を２００℃以上２２５℃以下の温度で行うことを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５いずれかに記載の半導体装置の製造方法において、
前記層間膜を形成する工程の後に、紫外線照射を行う工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項１乃至６いずれかに記載の半導体装置の製造方法において、
前記ビアホール内を薬液により洗浄する工程の後に、前記ビアホール内を比抵抗値が０．３ＭΩ・ｃｍ以下のリンス水でリンスする工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７いずれかに記載の半導体装置の製造方法において、
前記ビアホール内を薬液により洗浄する工程の後に、前記ビアホール底部の窒化チタン膜の表面を高周波スパッタリング処理により削り取る工程をさらに含み、当該工程において、１８ｎｍ以上２５ｎｍ以下のスパッタ量で高周波スパッタリング処理を行うことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、第一のアルミニウム膜、第一のチタン膜、第一のチタン窒化膜がこの順で形成された第一のアルミニウム配線と、
前記第一のアルミニウム配線上に形成された層間膜と、
層間膜に形成され、前記第一のアルミニウム配線に電気的に接続されたビアと、
を含み、
前記第一のチタン窒化膜は、前記ビアが形成された領域において、他の領域よりも１３ｎｍ以上３０ｎｍ以下の範囲で掘り下げられたことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第一のチタン窒化膜は、前記ビアが形成された領域において、他の領域よりも１８ｎｍ以上２５ｎｍ以下の範囲で掘り下げられたことを特徴とする半導体装置。
【請求項１１】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、第一のアルミニウム膜、第一のチタン膜、第一のチタン窒化膜がこの順で形成された第一のアルミニウム配線と、
前記第一のアルミニウム配線上に形成された層間膜と、
前記層間膜に形成され、前記第一のアルミニウム配線と電気的に接続されたビアと、
を含み、
前記第一のチタン窒化膜は、前記ビアが形成された領域において、他の領域における当該第一のチタン窒化膜の厚さの２６％以上６０％以下の範囲の厚さで掘り下げられたことを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の半導体装置において、
前記第一のチタン窒化膜は、前記ビアが形成された領域において、他の領域における当該第一のチタン窒化膜の厚さの３６％以上５０％以下の範囲の厚さで掘り下げられたことを特徴とする半導体装置。
【請求項１３】
請求項１１または１２に記載の半導体装置において、
前記半導体基板上に形成され、第二のアルミニウム膜、第二のチタン窒化膜がこの順で形成された第二のアルミニウム配線をさらに含み、
前記第一のチタン窒化膜の結晶の配向性は、前記第二のチタン窒化膜の結晶の配向性より２０％以上高いことを特徴とする半導体装置。
【請求項１４】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成され、第一のアルミニウム膜、第一のチタン膜、第一のチタン窒化膜がこの順で形成された第一のアルミニウム配線と、
前記第一のアルミニウム配線上に形成された層間膜と、
前記層間膜に形成され、前記第一のアルミニウム配線と電気的に接続されたビアと、
前記半導体基板上に形成され、第二のアルミニウム膜、第二のチタン窒化膜がこの順で形成された第二のアルミニウム配線と、
を含み、
前記第一のチタン窒化膜の結晶の配向性は、前記第二のチタン窒化膜の結晶の配向性より２０％以上高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アルミニウム配線を他の層との間で電気的に接続するためのビアホールを形成するための半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置において、アルミニウム配線等の配線と、設けられている層が異なる素子の電極等とを接続するためにビアホールが広く用いられている（例えば、特許文献１）。このようなビアホールを形成するための従来の半導体装置の製造方法を図８に示す。また、ビアホールを形成するための工程図を図９および図１０に示す。以下、図８〜図１０を参照して説明する。
【０００３】
まず、図９（ａ）に示すように、半導体基板（不図示）上に形成したＳｉＯｘ層１の上にＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜からなるバリアメタル層またはＴｉＮ膜のみからなるバリアメタル層（不図示）を成膜する。つづいて、このバリアメタル層の上に、アルミニウム配線２となるアルミニウム膜を成膜する。そして、このアルミニウム膜の上に、バリアメタル層３となるＴｉ膜およびＴｉＮ膜をスパッタリング処理により順次成膜する（図８ステップ１０１）。ここで、アルミニウム配線２となるアルミニウム膜を成膜する際のスパッタリング処理は、ウェハ温度３００〜３５０℃程度で行う。バリアメタル層３のＴｉ膜のスパッタリング処理は、アルミニウム膜を成膜する際のスパッタリング処理の余熱を利用することにより行う。そのため、Ｔｉ膜のスパッタリング処理時のウェハ温度は１７０〜１８０℃程度となる。図９および図１０においては、アルミニウム配線２上に形成したバリアメタル層３のみを図示し、アルミニウム配線２とＳｉＯｘ層１との間に成膜したバリアメタル層については省略している。次に、このアルミニウム膜、ＴｉＮ膜、Ｔｉ膜を加工することにより、アルミニウム配線２とＳｉＯｘ層１との間のバリアメタル層、アルミニウム配線２、バリアメタル層３を所定パターンとなるように形成する（図８ステップ１０２）。ここで、ＴｉＮ層の膜厚としては、例えば５０ｎｍ（５００Å）、Ｔｉ層の膜厚としては、例えば１５〜２５ｎｍ（１５０〜２５０Å）程度とすることができる。
【０００４】
次に、図９（ｂ）に示すように、ＳｉＯｘ層１上にアルミニウム配線２およびバリアメタル層３を覆うようにして、層間膜４を成膜する（図８ステップ１０３）。
【０００５】
次に、図９（ｃ）に示すように、ビアホールを形成するためのフォトレジスト（ＰＲ）５を層間膜４上に形成する（図８ステップ１０４）。
【０００６】
次に、図９（ｄ）に示すように、フォトレジスト５を用いて層間膜４のエッチング処理を行うことによりビアホール６を形成する（図８ステップ１０５）。なお、このエッチング処理が行われた直後には、ビアホール６の側壁等には、エッチング処理の際に発生した、フォトレジストや、Ｔｉ層、ＴｉＮ層の残留物であるデポ物７が付着している。
【０００７】
次に、図１０（ｅ）に示すように、プラズマ剥離処理を行うことによりフォトレジスト５を除去する（図８ステップ１０６）。
【０００８】
次に、図１０（ｆ）に示すように、形成されたビアホール６を薬液により洗浄する有機剥離処理を行うことによりビアホール６の側壁等に付着したデポ物７を除去する（図８ステップ１０７）。有機剥離処理の工程は、（１）薬液によるウェット処理、（２）リンス水によるリンス、および（３）乾燥、の３つの工程を含む。ここで、リンス水としては、純水に二酸化炭素（ＣＯ２）を溶解させた炭酸水が用いられている。
【０００９】
最後に、ビアホール６の底に露出している、バリアメタル層３のＴｉＮ層の表面にできたＴｉＮの酸化物であるＴｉＯｎ（酸化チタン）を除去するため、膜厚が５０ｎｍ（５００Å）程度のＴｉＮ層のうちの１０ｎｍ（１００Å）程度をＲＦ（高周波）スパッタリング処理により削り取る（図１０（ｇ）、図８ステップ１０８）。
【００１０】
このようにして形成されたビアホール６内に導電性の材料を形成することによりアルミニウム配線２との電気的な結合を得ることができる。
【００１１】
しかし、大面積のアルミニウム配線に対して１つだけビアホールを形成する場合や、アルミニウム配線が大面積でなくとも構造上電荷が蓄積されるようなアルミニウム配線にビアホールを形成する場合、ビアの抵抗であるコンタクト抵抗が規定値を越えてしまう場合がある。コンタクト抵抗が規定値を越えてしまうと、その半導体装置は不良となってしまうため、歩留まりが悪化してしまうことになる。
【００１２】
このように大面積のアルミニウム配線に対してビアホールを形成した場合に、コンタクト抵抗が大きくなる理由を図１１を参照して下記に説明する。
【００１３】
図１１に示すように、アルミニウム配線２が帯電すると、ビアホール６底のバリアメタル層３のＴｉＮ層において陽極酸化が発生し、ＴｉＮ層の一部がＴｉＯ２に変化する。すると、ＴｉＯ２多結晶形成による体積膨張が起こり、バリアメタル層３の表面に表面割れが発生する。このようにバリアメタル層３の表面に表面割れが発生すると、ビアホール６に形成された導電性の材料とバリアメタル層３との接触面積が減少しコンタクト抵抗が大きくなってしまう。
【００１４】
非特許文献１には、印加したバイアス電圧を大きくすることにより、上記のようなＴｉＮ層の厚みが増加することが記載されている。非特許文献１に記載されているＴｉＮ層の厚み（Height）と印加したバイアス電圧（Sample Bias）との関係を示すグラフを図１２に示す。図１２に示されたグラフからも、アルミニウム配線に帯電する電圧が高くなればなるほど、ＴｉＮの陽極酸化によりＴｉＮ層の膜厚が増加してしまうことがわかる。
【特許文献１】特開平１０−３２２４８号公報
【非特許文献１】S.Gwo, C.-L. Yeh, P.-F. Chen, Y.-C. Chou, and T.T. Chen, T.-S. Chao, S.-F. Hu, and T.-Y. Huang,“Local electric-field-induced oxidation of titanium nitride films”, APPLIED PHYSICS LETTERS, 22 FEBRUARY 1999, VOLUME   74, NUMBER 8、p.1090-1092
【発明の開示】
【発明が解決しようとする課題】
【００１５】
上述した従来の半導体装置の製造方法では、アルミニウム配線と接続するためのビアホールを形成する際に、アルミニウム配線に電荷が蓄積されているとコンタクト抵抗が増大して不良となってしまい、半導体装置の歩留まりが悪化するという問題点があった。
【００１６】
本発明の目的は、アルミニウム配線と接続するためのビアホールを形成する際に、ビアホール底のＴｉＮ層の陽極酸化を抑制してコンタクト抵抗の上昇を防ぎ、歩留まりを向上することができる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１７】
本発明によれば、半導体基板上に、スパッタリング処理によりアルミニウム膜を形成する工程と、アルミニウム膜上に、スパッタリング処理によりチタン膜を形成する工程と、チタン膜上に、スパッタリング処理により窒化チタン膜を形成する工程と、アルミニウム膜、チタン膜、窒化チタン膜を所定パターンに加工する工程と、窒化チタン膜上に、層間膜を形成する工程と、層間膜上に、所定パターンのフォトレジストを形成する工程と、フォトレジストをマスクとしてエッチング処理により層間膜に、窒化チタン膜を露出させるビアホールを形成する工程と、フォトレジストを除去する工程と、ビアホール内を、薬液により洗浄する工程と、を含み、ビアホールを形成する工程は、エッチング処理の後に、第一の窒素プラズマ処理を行う工程を含むことを特徴とする半導体装置の製造方法が提供される。
【００１８】
本発明の半導体装置の製造方法は、フォトレジストを除去する工程の後に、第二の窒素プラズマ処理を行う工程をさらに含むことができ、フォトレジストを除去する工程において、プラズマ剥離によりフォトレジストを除去することができる。
【００１９】
本発明の半導体装置の製造方法において、チタン膜を形成する工程において、スパッタリング処理を２００℃以上２２５℃以下の温度で行うことができる。
【００２０】
本発明によれば、半導体基板上に、スパッタリング処理によりアルミニウム膜を形成する工程と、アルミニウム膜上に、スパッタリング処理によりチタン膜を形成する工程と、チタン膜上に、スパッタリング処理により窒化チタン膜を形成する工程と、アルミニウム膜、チタン膜、窒化チタン膜を所定パターンに加工する工程と、窒化チタン膜上に、層間膜を形成する工程と、層間膜上に、所定パターンのフォトレジストを形成する工程と、フォトレジストをマスクとしてエッチング処理により層間膜に、窒化チタン膜を露出させるビアホールを形成する工程と、フォトレジストを、プラズマ剥離により除去する工程と、ビアホール内を、薬液により洗浄する工程と、を含み、フォトレジストを除去する工程の後に、窒素によるプラズマ処理を行う工程をさらに含むことを特徴とする半導体装置の製造方法が提供される。
【００２１】
本発明によれば、半導体基板上に、スパッタリング処理によりアルミニウム膜を形成する工程と、アルミニウム膜上に、スパッタリング処理によりチタン膜を形成する工程と、チタン膜上に、スパッタリング処理により窒化チタン膜を形成する工程と、アルミニウム膜、チタン膜、窒化チタン膜を所定パターンに加工する工程と、窒化チタン膜上に、層間膜を形成する工程と、層間膜上に、所定パターンのフォトレジストを形成する工程と、フォトレジストをマスクとしてエッチング処理により層間膜に、窒化チタン膜を露出させるビアホールを形成する工程と、フォトレジストを除去する工程と、ビアホール内を、薬液により洗浄する工程と、を含み、チタン膜を形成する工程において、スパッタリング処理を２００℃以上２２５℃以下の温度で行うことを特徴とする半導体装置の製造方法が提供される。
【００２２】
エッチング処理の後に窒素プラズマ処理を行うことにより、被処理部分の帯電を防止することができる。とくに、窒化チタン膜に帯電する電荷量を減らすことができるので、ビアホール底に形成される酸化チタンの量を抑制することができる。これにより、ビアのコンタクト抵抗が規格値を超える可能性が少なくなり、歩留まりが向上する。
【００２３】
また、フォトレジストをプラズマ剥離により除去した後に窒素プラズマ処理を行うことにより、被処理部分の帯電を防止することができる。これにより、窒化チタン膜に帯電する電荷量を減らすことができ、ビアホール底に形成される酸化チタンの量をさらに抑制することができる。
【００２４】
なお、本発明において、スパッタリング処理の温度とは、基板（ウェハ）温度のことである。本発明の半導体装置の製造方法において、チタン膜を形成する工程において、スパッタリング処理が上記の温度範囲で行われるように、加熱を行うことができる。このように、チタン膜のスパッタリング処理温度を所定の範囲に制御することにより、チタン膜上に形成される窒化チタン膜の（１１１）配向性を向上させることができる。これにより、窒化チタン膜の膜質を酸化に対して強固にすることができる。
【００２５】
本発明の半導体装置の製造方法は、層間膜を形成する工程の後に、紫外線照射を行う工程をさらに含むことができる。
【００２６】
このように、層間膜の形成後、フォトレジスト形成前に紫外線照射を行うことにより、被照射部分の帯電を防止することができる。とくに、窒化チタン膜に帯電する電荷量を減らすことができるので、ビアホール底に形成される酸化チタンの量をさらに抑制することができる。これにより、ビアのコンタクト抵抗の上昇が抑えられ歩留まりが向上する。
【００２７】
本発明の半導体装置の製造方法は、ビアホール内を薬液により洗浄する工程の後に、ビアホール内を比抵抗値が０．３ＭΩ・ｃｍ以下のリンス水によりリンスする工程をさらに含むことができる。
【００２８】
ビアホール内を薬液による洗浄する工程およびリンス水によりリンスする工程は、ビアホールの側壁等に付着した有機物を剥離する目的で行われる。ビアホール内を、比抵抗値が０．３ＭΩ・ｃｍ以下のリンス水によりリンスすることにより、被処理部分の帯電を防止することができる。とくに、窒化チタン膜に帯電する電荷量を減らすことができるので、ビアホール底に形成される酸化チタンの量がさらに抑制され、ビアのコンタクト抵抗の上昇が抑えられ歩留まりが向上する。リンス水としては、純水に二酸化炭素（ＣＯ２）を溶解させた炭酸水を用いることができる。
【００２９】
本発明の半導体装置の製造方法は、ビアホール内を薬液により洗浄する工程の後に、ビアホール底部の窒化チタン膜の表面を高周波スパッタリング処理により削り取る工程をさらに含むことができ、当該工程において、１８ｎｍ以上２５ｎｍ以下のスパッタ量で高周波スパッタリング処理を行うことができる。
【００３０】
このように、ビアホール底に形成された酸化チタン膜を除去する際に、スパッタリング処理により除去する量を適宜管理することにより、ビアホール底に形成された酸化チタンを効果的に除去することができ、ビアのコンタクト抵抗の上昇が抑えられ歩留まりが向上する。
【００３１】
本発明によれば、半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜上に形成され、第一のアルミニウム膜、第一のチタン膜、第一のチタン窒化膜がこの順で形成された第一のアルミニウム配線と、第一のアルミニウム配線上に形成された層間膜と、層間膜に形成され、第一のアルミニウム配線に電気的に接続されたビアと、を含み、第一のチタン窒化膜は、ビアが形成された領域において、他の領域よりも１３ｎｍ以上３０ｎｍ以下の範囲で掘り下げられたことを特徴とする半導体装置が提供される。
【００３２】
このようにすれば、ビアホール底に形成された酸化チタンが効果的に除去された構成とすることができ、ビアのコンタクト抵抗の上昇を抑えることができる。ここで、ビアは、チタン窒化膜およびタングステンが埋め込まれた構成とすることができる。
【００３３】
本発明の半導体装置において、第一のチタン窒化膜は、ビアが形成された領域において、他の領域よりも１８ｎｍ以上２５ｎｍ以下の範囲で掘り下げて形成することができる。
【００３４】
これにより、より効果的にビアのコンタクト抵抗の上昇を抑えることができる。
【００３５】
本発明によれば、半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜上に形成され、第一のアルミニウム膜、第一のチタン膜、第一のチタン窒化膜がこの順で形成された第一のアルミニウム配線と、第一のアルミニウム配線上に形成された層間膜と、層間膜に形成され、第一のアルミニウム配線と電気的に接続されたビアと、
を含み、第一のチタン窒化膜は、ビアが形成された領域において、他の領域における当該第一のチタン窒化膜の厚さの２６％以上６０％以下の範囲の厚さで掘り下げられたことを特徴とする半導体装置。
【００３６】
このようにすれば、ビアホール底に形成された酸化チタンが効果的に除去された構成とすることができ、ビアのコンタクト抵抗の上昇を抑えることができる。ここで、ビアは、チタン窒化膜およびタングステンが埋め込まれた構成とすることができる。
【００３７】
本発明の半導体装置において、第一のチタン窒化膜は、ビアが形成された領域において、他の領域における当該第一のチタン窒化膜の厚さの３６％以上５０％以下の範囲の厚さで掘り下げて形成することができる。
【００３８】
これにより、より効果的にビアのコンタクト抵抗の上昇を抑えることができる。
【００３９】
本発明の半導体装置は、半導体基板上に形成され、第二のアルミニウム膜、第二のチタン窒化膜がこの順で形成された第二のアルミニウム配線をさらに含むことができ、第一のチタン窒化膜の結晶の配向性は、第二のチタン窒化膜の結晶の配向性より２０％以上高くすることができる。
【００４０】
ここで、チタン窒化膜の結晶の配向性は、（１１１）配向性とすることができる。配向性の割合は、Ｘ線光電子分光（ＸＰＳ）法により分析したピーク強度の比から求めたものとすることができる。チタン窒化膜の結晶の配向性を向上させることにより、チタン窒化膜の膜質を酸化に対して強固にすることができる。第二のアルミニウム配線は、ビアを介して第一のアルミニウム配線と接続されたものとすることもできるが、第一のアルミニウム配線と接続されていないものとすることもできる。本発明において、ビアホール形成時に露出する第一のチタン窒化膜の結晶の配向性が高いので、ビアホール形成時に、ビアホール底に形成される酸化チタンの量を抑制することができる。
【００４１】
本発明によれば、半導体基板と、半導体基板上に形成された絶縁膜と、絶縁膜上に形成され、第一のアルミニウム膜、第一のチタン膜、第一のチタン窒化膜がこの順で形成された第一のアルミニウム配線と、第一のアルミニウム配線上に形成された層間膜と、層間膜に形成され、第一のアルミニウム配線と電気的に接続されたビアと、半導体基板上に形成され、第二のアルミニウム膜、第二のチタン窒化膜がこの順で形成された第二のアルミニウム配線と、を含み、第一のチタン窒化膜の結晶の配向性は、第二のチタン窒化膜の結晶の配向性より２０％以上高いことを特徴とする半導体装置が提供される。
【発明の効果】
【００４２】
本発明によれば、アルミニウム配線と接続するためのビアホールを形成する際に、ビアホール底のＴｉＮ層の陽極酸化を抑制してコンタクト抵抗の上昇を防ぎ、歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００４３】
次に、本発明の実施の形態について図面を参照して詳細に説明する。
【００４４】
（第一の実施の形態）
図１は本発明の第一の実施の形態における半導体装置の製造工程を示すフローチャートである。図１３から図１５は、本実施の形態における半導体装置の製造手順を示す工程断面図である。図１、および図１３から図１５において、従来の半導体装置の製造方法の工程を示した図８、図９および図１０と同一の工程または構成要素には同一の符号を付し、適宜説明を省略する。
【００４５】
まず、図１３（ａ）に示すように、半導体基板（不図示）上に形成したＳｉＯｘ層１の上にＴｉ（チタン）膜およびＴｉＮ（窒化チタン）膜からなるバリアメタル層またはＴｉＮ膜のみからなるバリアメタル層（不図示）を成膜する。つづいて、このバリアメタル層の上に、アルミニウム配線２となるアルミニウム膜を成膜する。そして、このアルミニウム膜の上に、バリアメタル層３０となるＴｉ膜およびＴｉＮ膜（膜厚約５０ｎｍ）をスパッタリング処理により順次成膜する（図１ステップ１１）。本実施の形態において、アルミニウム配線２となるアルミニウム膜を成膜する際のスパッタリング処理は、従来と同様、３００〜３５０℃程度で行うことができる。本実施の形態において、バリアメタル層３０のＴｉ膜を成膜する際にも加熱を行い、ウェハ温度が２００℃以上となるようにスパッタリング装置内の温度を制御する。この点で、アルミニウム膜の成膜時の余熱を利用してＴｉ膜を成膜していた従来の半導体装置の製造方法と異なる。Ｔｉ膜成膜時の温度の上限は特に制限されないが、たとえば２２５℃以下とすることができる。このような温度とすることにより、Ｔｉ膜形成後にＴｉＮ膜を形成する際に、ＴｉＮ膜の表面を安定的に保つことができ、抵抗値の上昇を抑えることができる。なお、図１３から図１５においては、アルミニウム配線２上に形成したバリアメタル層３０のみを図示し、アルミニウム配線２とＳｉＯｘ層１との間に成膜したバリアメタル層については省略している。
【００４６】
本実施の形態における半導体装置の製造方法では、バリアメタル層３０のＴｉ膜を、２００℃以上の温度で成膜することにより、Ｔｉ膜上に形成されるＴｉＮ膜の膜質が酸化に対して強化される。これにより、ＴｉＮ膜が酸化されるのを抑制することができる。なお、バリアメタル層３０のＴｉＮ膜のスパッタリング処理は、Ｔｉ膜を成膜する際のスパッタリング処理の余熱を利用することにより行う。
【００４７】
次に、上記アルミニウム膜、Ｔｉ膜、ＴｉＮ膜を加工することにより、アルミニウム配線２とＳｉＯｘ層１との間のバリアメタル層、アルミニウム配線２、バリアメタル層３０を所定パターンとなるように形成する（図１ステップ１０２）。
【００４８】
次に、図１３（ｂ）に示すように、ＳｉＯｘ層１上に、アルミニウム配線２およびバリアメタル層３０を覆うようにして、層間膜４を成膜する（図１ステップ１０３）。層間膜４の成膜後、層間膜４表面全体に紫外線（ＵＶ）を照射する。これにより、層間膜４に帯電する＋電荷を低減する（図１ステップ１２）。
【００４９】
次に、図１３（ｃ）に示すように、層間膜４上に所定パターンのフォトレジスト（ＰＲ）５を形成する（図１ステップ１０４）。
【００５０】
次に、図１４（ｄ）に示すように、エッチング処理を行うことによりビアホール６を形成する。本実施の形態の製造方法では、エッチング処理の最中に窒素（Ｎ２）プラズマ処理（第一の窒素プラズマ処理）を行う（図１ステップ１３）。具体的には、図１４（ｅ）に示すように、フォトレジスト５をマスクとして、層間膜４をドライエッチングしてバリアメタル層３０のＴｉＮ膜を露出させてビアホール６を形成した後、同一装置内で、窒素プラズマ処理を行う。これにより、ＴｉＮ膜の電荷を除去することができる。
【００５１】
次に、図１４（ｆ）に示すように、プラズマ剥離処理を行うことによりフォトレジスト５を除去する（図１ステップ１０６）。
【００５２】
つづいて、図１４（ｇ）に示すように、再び窒素プラズマ処理（第二の窒素プラズマ処理）を行う（図１ステップ１０４）。これにより、ＴｉＮ膜の＋電荷を低減することができる。
【００５３】
次に、図１５（ｈ）に示すように、有機剥離処理を行うことによりビアホール６の側壁等に付着したデポ物７を除去する（図１ステップ１５）。有機剥離処理は、（１）薬液によるウェット処理、（２）リンス水によるリンス、および（３）乾燥、の３つの工程を含む。本実施の形態においては、（２）のリンス水として、比抵抗値が０．３[ＭΩ・ｃｍ]以下となるように制御されたものを用いる。このようなリンス水としては、純水に二酸化炭素（ＣＯ２）を溶解させた炭酸水を用いることができる。この場合、リンス水の比抵抗値は、純水に溶解させる二酸化炭素の量を調整することにより制御することができる。
【００５４】
その後、図１５（ｉ）に示すように、ビアホール６底部に露出している、バリアメタル層３０のＴｉＮ層を、ＲＦ（高周波）スパッタリング処理により約１３〜１４ｎｍ以上３０ｎｍ以下、より好ましくは約１８ｎｍ以上２５ｎｍ以下の厚さ削り取る（図１ステップ１６）。本実施の形態においては、ＴｉＮ層を約２０ｎｍ削り取る。ここで、ビアホール６底部以外の領域のＴｉＮの膜厚は、約５０ｎｍ程度である。これにより、ビアホール６底部のＴｉＮ層の表面にできたＴｉＯｎ（酸化チタン）を除去することができる。
【００５５】
その後、ビアホール６内にスパッタによりバリアメタル（ＴｉＮ）を形成し、その後にＣＶＤ法によりＷ（タングステン）を成長させる。その後、層間膜４であるＳｉＯｘが露出するまでＣＭＰ（Chemical mechanical polishing）を行う。これにより、ビアが形成される。
【００５６】
図１６は、ビア底部の構成を詳細に示す断面図である。
バリアメタル層３０のＴｉＮ膜は、ビア（ＴｉＮ膜３２およびＷプラグ３４）が形成された領域において、他の領域における当該ＴｉＮ膜よりも厚さｄだけ掘り下げられて形成される。ここで、他の領域におけるＴｉＮ膜の膜厚は、たとえば５０ｎｍとすることができる。この場合、厚さｄは、１３ｎｍ以上３０ｎｍ以下の範囲、より好ましくは１８ｎｍ以上２５ｎｍ以下の範囲とすることができる。
【００５７】
（第二の実施の形態）
図１７は、本実施の形態における半導体装置の構成を示す断面図である。
本実施の形態において、半導体装置は、第一の実施の形態において図１３から図１６を参照して説明したのと同様の手順によりビアホール６内にビアを形成した後、さらにその上に第二のアルミニウム配線３８を形成した構成を有する。
【００５８】
ビア形成後、ビアおよび層間膜４上に、バリアメタル層３６となるＴｉ膜およびＴｉＮ膜をスパッタリング処理により成膜する。つづいて、バリアメタル層３６の上に、アルミニウム配線３８となるアルミニウム膜を成膜する。その後、アルミニウム膜の上に、バリアメタル層４０となるＴｉ膜およびＴｉＮ膜をスパッタリング処理により成膜する。ここで、アルミニウム配線３８となるアルミニウム膜を成膜する際のスパッタリング処理は、アルミニウム膜２と同様３００〜３５０℃程度で行うことができる。本実施の形態において、バリアメタル層４０のＴｉ膜は、アルミニウム膜の成膜時の余熱を利用して成膜する。
【実施例】
【００５９】
本実施の形態における半導体装置の製造方法では、上記で説明したような各種処理を行うことにより、従来の製造方法では２０％程度であった歩留まり率を１００％近くに改善することができた。
【００６０】
以下に、それぞれの対策についての具体的な効果を、図２〜図７を参照して説明する。以下、歩留まりとは、形成したビアホールのうちの良品であると判定されたものの率を意味し、ビアホールの１個当たりの抵抗値が、規格値の範囲内となった場合に、そのビアホールは良品であると判定した。
【００６１】
（例１）
Ｔｉ膜を成膜する際の温度と歩留まりとの関係を図２に示す。
従来の製造方法では、アルミニウム配線をスパッタリング処理により生成する際の余熱でＴｉ膜のスパッタリング処理を行っていたため、Ｔｉ膜のスパッタリング処理を行う際のウェハ温度は１７０〜１８０℃程度であると推定される。そこで、比較例として、Ｔｉ膜のスパッタリング処理を約１７０〜１８０℃で行った場合の歩留まり（２０％）を用いた。
【００６２】
また、Ｔｉ膜のスパッタリング処理を２００℃、３００℃、４００℃で行った場合の歩留まりを求めた。
【００６３】
図２に示すように、バリアメタル層となるＴｉ膜を形成するスパッタリング処理温度を２００℃以上２２５℃以下とすることにより、約５０％以上に向上させることができた。Ｔｉ膜の成膜時の温度を３００℃または４００℃とすると、歩留まりが悪化しているのは、ＴｉＮ膜の表面が荒れることにより抵抗値が上昇してしまうためである。
【００６４】
（例２）
図３に、（１）図１ステップ１２のＵＶ照射を行う工程を加えた場合、（２）図１ステップ１３の第一の窒素プラズマ処理を行う工程を加えた場合、（３）図１ステップ１４の第二の窒素プラズマ処理を行う工程、をそれぞれ加えた場合の効果を示す。
【００６５】
また、上記（１）〜（３）のいずれも行わずにビアホールを形成した場合（図中「なし」と記載）の結果も示す。
【００６６】
図３に示すように、ビアホール形成中に第一の窒素プラズマ処理や第二の窒素プラズマ処理を行ってＴｉＮ膜の＋電荷の低減を行うことにより、ＴｉＮ膜の酸化が抑制され、歩留まりが大幅に改善された。また、ＵＶ照射を行った場合も、行わなかった場合に比べて歩留まりが改善された。
【００６７】
図４は、窒素プラズマ処理を行うことにより、ウェハの表面電荷分布が変化する様子を、Ｎｏ．１からＮｏ．３の３つのウェハサンプル毎に示した図である。図４の上段は、層間膜を成膜後のウェハ表面の電荷分布を示す図であり、図４の下段は、窒素プラズマ処理を行った後のウェハ表面の電荷分布を示す図である。
【００６８】
図４を参照すると、層間膜を成膜した直後には、プラスに帯電していたウェハ表面の電位が、窒素プラズマ処理を行うことにより下がっていることがわかる。このように、窒素プラズマ処理を行うことにより、処理が施された箇所における＋電荷を低減することができる。
【００６９】
（例３）
図５は、図１ステップ１５の有機剥離処理におけるリンス水によるリンス時のリンス水の比抵抗値と歩留まりとの関係を示す図である。リンス水の比抵抗値が０．１５、０．２、０．３、０．３５、０．４、０．５[ＭΩ・ｃｍ]となるように制御して、各リンス水を用いて洗浄を行った。リンス水の比抵抗値の制御は、純水に溶解させる二酸化炭素の量を調整することにより行った。
【００７０】
図５に示すように、リンス水の比抵抗値が０．３[Ω・ｃｍ]以下となるように制御することにより、歩留まりが改善された。ここで、リンス水の比抵抗値の下限は特に制限されないが、たとえば０．０１[Ω・ｃｍ]としてよい。
【００７１】
（例４）
図６は、図１のステップ１６のビアホール底部のＴｉＮ膜を高周波スパッタリング処理する際のＲＦスパッタ量と歩留まりとの関係を示す図である。ここでは、ＲＦスパッタ量が１０ｎｍ（スパッタ前の膜厚に対するスパッタ量２０％）、１２ｎｍ（同２４％）、１４ｎｍ（同２８％）、１６ｎｍ（同３２％）、１８ｎｍ（同３６％）、２０ｎｍ（同４０％）、２２（同４４％）ｎｍ、３０ｎｍ（同６０％）とした場合の歩留まりを求めた。
【００７２】
図６に示すように、ＲＦスパッタ量を増やすことにより歩留まりが向上した。とくに、ＲＦスパッタ量を１３ｎｍ以上、より好ましくは１８ｎｍ以上とすることにより、歩留まりを向上させることができる。ＲＦスパッタ量の上限はとくに制限されないが、たとえば３０ｎｍ以下、より好ましくは２５ｎｍ以下とすることができる。これにより、種々の配線パターンが形成された半導体装置において、たとえば下層のアルミニウム配線等の他の層への影響を与えることなく、酸化チタンを良好に除去することができる。
【００７３】
（例５）
図７は、上述した各対策を順次加えていった場合の効果を示す図である。図７において、
（１）：従来の製造方法（いずれの対策も行っていない）によりビアホールを形成した場合、
（２）：ＴｉＮ膜をスパッタリング処理により成膜する際の温度を２００℃とした場合、
（３）：（２）に加えてＵＶ照射を行った場合、
（４）：（３）に加えて、ビアホールエッチング中に第一の窒素プラズマ処理を行った場合、
（５）：（４）に加えて、プラズマ剥離後に第二の窒素プラズマ処理を行った場合、
（６）：（５）に加えて、有機剥離の際に使用するリンス水の比抵抗値が０．３[ＭΩ・ｃｍ]以下となるように制御した場合、
（７）：（６）に加えて、ＲＦスパッタ量を２０ｎｍにした場合、
の結果である。（７）では、上記で説明した全ての対策が行われたことになる。
【００７４】
図７に示したように、全ての対策を行うことにより歩留まりがほぼ１００％となった。また、（ａ）Ｔｉ膜の成膜時の温度を２００℃以上２２５℃以下とする対策、（ｂ）ビアホール形成時に窒素プラズマ処理を行う対策、および（ｃ）プラズマ剥離後に窒素プラズマ処理を行う対策、３つの対策を行うだけでも、８０％以上の歩留まりを達成することが可能となる。本実施の形態における半導体装置の製造方法によれば、２０％だった従来の製造方法における歩留まりを大幅に改善することができる。
【００７５】
（例６）
第二の実施の形態で説明したのと同様にして、半導体装置を製造した。バリアメタル層３０において、Ｔｉ膜成膜時に加熱を行い、約２００℃の温度下でＴｉ膜を形成した。バリアメタル層４０において、Ｔｉ膜は、アルミニウム膜（３８）成膜時の余熱を利用して形成した。バリアメタル層３０のＴｉＮ膜における（１１１）配向性と、バリアメタル層４０のＴｉＮ膜における（１１１）配向性を、Ｘ線光電子分光（ＸＰＳ）法により分析した結果を図１８に示す。図示したように、ピーク強度から、バリアメタル層３０のＴｉＮ膜の（１１１）配向性は、バリアメタル層４０のＴｉＮの（１１１）配向性よりも約２０％高くなることが示された。
【００７６】
以上、図面を参照して本発明の実施の形態および実施例について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７７】
たとえば、以上の実施の形態では、層間膜４としてＳｉＯｘを用いた場合について説明したが、本発明はこれに限定されるものではなく、ＳｉＯＦ等の他の材料により層間膜４を形成することもできる。
【００７８】
以上の実施の形態において、アルミニウム配線を例として示したが、アルミニウム配線は、銅を含むものとすることもできる。
【図面の簡単な説明】
【００７９】
【図１】本発明の第一の実施の形態における半導体装置の製造工程を示すフローチャートである。
【図２】Ｔｉスパッタ時の温度依存性を示す図である。
【図３】ＵＶ照射および窒素プラズマ処理による効果を説明するための図である。
【図４】窒素プラズマ処理による表面電位の変化を示す図である。
【図５】純粋比抵抗による依存性を示す図である。
【図６】ＲＦスパッタ量の依存性を示す図である。
【図７】各対策の効果を示す図である。
【図８】従来の半導体装置の製造工程を示すフローチャートである。
【図９】ビアホールを形成するための工程図である。
【図１０】ビアホールを形成するための工程図である。
【図１１】コンタクト抵抗が増加するメカニズムを説明するための図である。
【図１２】ＴｉＮ層の厚み（Height）と印加したバイアス電圧（Sample Bias）との関係を示す図である。
【図１３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１５】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図１６】ビア底部の構成を詳細に示す断面図である。
【図１７】本発明の実施の形態における半導体装置の構成を示す断面図である。
【図１８】ＴｉＮ膜における（１１１）配向性を、Ｘ線光電子分光（ＸＰＳ）法により分析した結果を示す図である。
【符号の説明】
【００８０】
１  ＳｉＯｘ層
２  アルミニウム配線
４  層間膜
５  フォトレジスト
６  ビアホール
７  デポ物
３０  バリアメタル層
【図１】
2005033182.tif 000003
【図２】
2005033182.tif 000004
【図３】
2005033182.tif 000005
【図４】
2005033182.tif 000006
【図５】
2005033182.tif 000007
【図６】
2005033182.tif 000008
【図７】
2005033182.tif 000009
【図８】
2005033182.tif 000010
【図９】
2005033182.tif 000011
【図１０】
2005033182.tif 000012
【図１１】
2005033182.tif 000013
【図１２】
2005033182.tif 000014
【図１３】
2005033182.tif 000015
【図１４】
2005033182.tif 000016
【図１５】
2005033182.tif 000017
【図１６】
2005033182.tif 000018
【図１７】
2005033182.tif 000019
【図１８】
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