(57)【要約】 【課題】  チップサイズの増大を抑えつつ、静電破壊耐量を増加させることができる半導体装置の提供。【解決手段】  パワーＭＯＳＦＥＴまたはＩＧＢＴの半導体装置１のゲート電極Ｇとソース電極Ｓ間に、ポリシリコン層により形成されたＪＦＥＴ２ａ、２ｂ、２ｃが３段に直列接続された保護素子２を挿入してなり、静電気などの高電圧が正負どちらの極性であっても、半導体装置１の半導体能動素子部３のゲート絶縁膜が保護されるようにする。【選択図】  図１
2005108980.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極、ソース電極、ドレイン電極とともにゲート絶縁膜を有する半導体装置において、
複数のＪＦＥＴを有してなる保護素子を、ゲート電極とソース電極間に挿入したことを特徴とする半導体装置。
【請求項２】
前記保護素子のＪＦＥＴは、同時に、複数のツェナーダイオードをも構成していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記保護素子は、少なくとも、前記ゲート電極にソースとゲートが接続されたＪＦＥＴと、前記ソース電極にソースとゲートが接続されたＪＦＥＴと、を直列的に接続してなるものであることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記保護素子は、ポリシリコン層により形成されてなることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記保護素子は、ゲート電極のボンディングパッドの下に形成されてなることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置に関し、特に、静電気などの高電圧からゲート絶縁膜を保護するための保護素子を備えたものに関する。
【背景技術】
【０００２】
パワーＭＯＳＦＥＴやＩＧＢＴ等の半導体装置は、ゲート絶縁膜が静電気などの高電圧により破壊されるのを防止するため、図６に示すように、ゲート電極Ｇとソース電極Ｓ間にツェナーダイオードを用いた保護素子１０２を挿入するものが存在する。図において、Ｄはドレイン電極である。この保護素子１０２は、例えば、逆方向のツェナーダイオードが交互に接続される４段構成とし、正負どちらの高電圧に対してもゲート絶縁膜が破壊に至るのを防止する。ツェナーダイオードは、４段構成に限らず、２段構成または６段以上の構成とされる場合もある。ツェナーダイオードの段数やツェナーダイオードを形成するＮ型（またはＰ型）の不純物ドーピング濃度は、ブレークダウン（降伏）電圧を変化させる要因となり、ゲート絶縁膜が破壊に耐える上限電圧（絶縁耐圧）よりも低い電圧、例えば、２０乃至３０Ｖに、ブレークダウン（降伏）電圧を設定する。
【０００３】
【特許文献１】特開２０００−２９４７７８号公報
【特許文献２】特開平１１−２８９０４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、この種の半導体装置におけるゲート絶縁膜は、近年、半導体装置の低電源電圧化に伴に伴って薄膜化が進み、静電気などの高電圧による破壊対策がより重要になっている。この対策として、前述した保護素子のツェナーダイオードの面積を増やして静電破壊耐量を増加させることが考えられるものの、この対策によれば、半導体装置のチップサイズの大型化を招き、その結果、半導体装置のコストアップにもつながり、好ましいものとは言えない。
【０００５】
本発明は、この事由に鑑みてなされたもので、その目的とするところは、半導体装置のチップサイズの増大を抑えつつ、静電破壊耐量を増加させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００６】
上記の課題を解決するために、請求項１に係る半導体装置は、ゲート電極、ソース電極、ドレイン電極とともにゲート絶縁膜を有する半導体装置において、複数のＪＦＥＴを有してなる保護素子を、ゲート電極とソース電極間に挿入したことを特徴とする。
【０００７】
請求項２に係る半導体装置は、請求項１に記載の半導体装置において、前記保護素子のＪＦＥＴは、同時に、複数のツェナーダイオードをも構成していることを特徴とする。
【０００８】
請求項３に係る半導体装置は、請求項１または２に記載の半導体装置において、前記保護素子は、少なくとも、前記ゲート電極にソースとゲートが接続されたＪＦＥＴと、前記ソース電極にソースとゲートが接続されたＪＦＥＴと、を直列的に接続してなるものであることを特徴とする。
【０００９】
請求項４に係る半導体装置は、請求項１乃至３のいずれかに記載の半導体装置において、前記保護素子は、ポリシリコン層により形成されてなることを特徴とする。
ことを特徴とする。
【００１０】
請求項５に係る半導体装置は、請求項４に記載の半導体装置において、前記保護素子は、ゲート電極のボンディングパッドの下に形成されてなることを特徴とする。
【発明の効果】
【００１１】
本発明の半導体装置は、ゲート電極に静電気などが印加され、その電位が上昇し始めた時からソース電極に電流を流す（電荷を逃がす）ことのできるＪＦＥＴ（接合型電界効果トランジスタ）を保護素子として用いたので、静電破壊耐量を増加させることができ、よって、チップサイズの増大を抑えることができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態を、図面を参照しながら説明する。図１は本発明の実施形態である半導体装置の回路図である。半導体装置１は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等であり、ゲート電極Ｇ、ソース電極Ｓ、ドレイン電極Ｄとともに、半導体能動素子部３にゲート絶縁膜を有する。そして、後に詳述するように、複数のＪＦＥＴ（接合型電界効果トランジスタ）２ａ、２ｂ、２ｃを有してなる保護素子２を、ゲート電極Ｇとソース電極Ｓ間に挿入している。なお、図中のツェナーダイオードは、後述のように、ＪＦＥＴ２ａ、２ｂ、２ｃがＪＦＥＴ構造を構成すると同時に構成するものである。
【００１３】
保護素子２は、３個のＪＦＥＴ２ａ、２ｂ、２ｃを直列的に接続したもので、さらに詳しくは、以下のような接続になっている。すなわち、ゲート電極Ｇ側のＪＦＥＴ２ａは、ＪＦＥＴ構造のソース（ＪＦＥＴソース）とＪＦＥＴ構造のゲート（ＪＦＥＴゲート）とを共通にしてゲート電極Ｇに、ソース電極Ｓ側のＪＦＥＴ２ｃは、ＪＦＥＴソースとＪＦＥＴゲートとを共通にしてソース電極Ｓに、それぞれ接続している。両者の中間に位置するＪＦＥＴ２ｂは、ＪＦＥＴゲートがフローティングとなっている。この保護素子２は、ゲート電極Ｇとソース電極Ｓ間に正の高電圧が印加された場合にはＪＦＥＴ２ｂ、２ｃが動作し、負の高電圧が印加された場合にはＪＦＥＴ２ａ、２ｂが動作することにより、ゲート電極Ｇとソース電極Ｓ間に正負いずれの高電圧が印加されても、半導体装置１のゲート絶縁膜が破壊に至るのを防止する。すなわち、保護素子２は、半導体装置１の静電破壊耐量を増加させることとなるのである。
【００１４】
この保護素子２の平面形状の具体例を示したのが図２である。この保護素子２は、ポリシリコン層を用いて形成されている。すなわち、正方形状のポリシリコンに、外方から角環状に交互に、Ｎ型領域１３、Ｐ型領域２３、Ｎ型領域１２、Ｐ型領域２２、Ｎ型領域１１、Ｐ型領域２１を形成し、最内方（中央部）には正方形状のＮ型領域１０を形成している。また、各Ｐ型領域２１、２２、２３は、角環状を構成する四辺の中央部に隙間（チャネル部）３１、３２、３３を設けている。
【００１５】
図１の回路図との対応を説明すると、保護素子２を構成するＪＦＥＴ２ａは、Ｐ型領域２１をＪＦＥＴゲートとし、Ｐ型領域２１の隙間（チャネル部）３１がＪＦＥＴ構造のチャネル（ＪＦＥＴチャネル）となる。そして、Ｎ型領域１０がＪＦＥＴソースに、Ｎ型領域１１がＪＦＥＴ構造のドレイン（ＪＦＥＴドレイン）となる。同じくＪＦＥＴ２ｂは、Ｐ型領域２２をＪＦＥＴゲートとし、Ｐ型領域２２の隙間（チャネル部）３２がＪＦＥＴチャネルとなる。そして、Ｎ型領域１１または１２がＪＦＥＴソースまたはＪＦＥＴドレインとなる。同じくＪＦＥＴ２ｃは、Ｐ型領域２３をＪＦＥＴゲートとし、Ｐ型領域２３の隙間（チャネル部）３３がＪＦＥＴチャネルとなる。そして、Ｎ型領域１３がＪＦＥＴソースに、Ｎ型領域１２がＪＦＥＴドレインとなる。
【００１６】
この保護素子２は、半導体装置１のゲート電極Ｇとソース電極Ｓとの間に接続されるが、ＪＦＥＴ２ａのＪＦＥＴソースであるＮ型領域１０と、ＪＦＥＴゲートであるＰ型領域２１とに形成されるヴィアホール４０、４１を介してゲート電極Ｇのボンディングパッド４８に、ＪＦＥＴ２ｃのＪＦＥＴソースであるＮ型領域１３と、ＪＦＥＴゲートであるＰ型領域２３とに形成されるヴィアホール４２、４３を介してソース電極Ｓの配線４９に、それぞれ接続される。
【００１７】
ここで注目すべきは、保護素子２において、同時に、Ｐ型領域２１とＮ型領域１１とのＰＮ接合、Ｎ型領域１１とＰ型領域２２とのＰＮ接合、Ｐ型領域２２とＮ型領域１２とのＰＮ接合、Ｎ型領域１２とＰ型領域２３とのＰＮ接合、がそれぞれツェナーダイオードを形成し、しかも、これらの結合が、背景技術の欄で述べたツェナーダイオードを用いた保護素子１０２と同様に、交互に逆方向である４段構成のツェナーダイオードを構成することである。
【００１８】
次に、保護素子２の平面形状を示した図２におけるＡーＡ切断線に沿った断面を図３に示す。Ｐ−型の半導体基板（エピタキシャル層も含む）６１の表面上には、絶縁膜６２を介して保護素子２を構成するＮ型領域１０、１１、１２、１３とＰ型領域２１、２２、２３が交互に形成されたポリシリコン層が敷設されている。つまり、保護素子２は、ポリシリコン層により形成されているのである。なお、このポリシリコン層は、ＣＶＤなどの方法により成膜された後、所望の形状にパターニングされ、Ｎ型またはＰ型の不純物をそれぞれの濃度でドーピングされたものである。そして、このポリシリコン層は、保護絶縁膜６３により被覆され、その上に、メタル層のゲート電極Ｇのボンディングパッド４８とソース電極Ｓの配線４９とが敷設される。保護絶縁膜６３にはヴィアホール４１、４２が形成され、ここでメタル層とポリシリコン層が接触するようになっている。
【００１９】
以上のように、保護素子２をポリシリコン層により形成すると、縦方向は絶縁膜６２と保護絶縁膜６３により絶縁されているので、横方向（平面方向）のみがＪＦＥＴ構造あるいはツェナーダイオード構造になっている。したがって、縦方向に寄生のＰＮ接合などが形成されることがなく、よって縦構造に影響されることがないので、ＪＦＥＴ構造あるいはツェナーダイオード構造に求められる特性が実現し易くなる。
【００２０】
また、この保護素子２は、ゲート電極Ｇのボンディングパッド４８下に形成している。すなわち、このボンディングパッド４８とポリシリコン層により形成されている保護素子２の中心部の位置をほぼ一致させ、ヴィアホール４０、４１を介して直接、ボンディングパッド４８と保護素子２のＮ型領域１０およびＰ型領域２１を接触させている。ソース電極Ｓと保護素子２のＮ型領域１３およびＰ型領域２３とは、ソース電極Ｓのメタル配線４９を引き出して、このボンディングパッド４８の外側でヴィアホール４２、４３を介して接続している。こうすることで、ゲート電極Ｇのボンディングパッド４８の面積部分を保護素子２と共用することができる。
【００２１】
次に、保護素子２に電圧が印加されたときの特性を図４の特性図に基づいて説明する。これは、ゲート電極Ｇとソース電極Ｓ間の電圧（ＶＧＳ）を横軸に、ゲート電極Ｇからソース電極Ｓに流れる電流（ＩＧＳ）を縦軸にしている。図中のＪＦＥＴと表記しているものが、接合型電界効果トランジスタとしての保護素子２の特性曲線であり、ＺＥＮＥＲと表記しているものは、前述の保護素子２中に構成されるツェナーダイオードの特性曲線である。ＶＧＳが０から飽和電圧（Ｖａ）に至るまで、すなわち線形領域では、ＩＧＳは直線的に増加する。飽和電圧（Ｖａ）からブレークダウン電圧（Ｖｂ）に至るまで、すなわち飽和領域では、保護素子２の電流ははぼ一定の飽和電流（Iａ）になる。そして、ブレークダウン電圧（Ｖｂ）に至ると、保護素子２中に構成されるツェナーダイオードのブレークダウン（降伏）が起こり、保護素子２の電流は急激に増加するのである。なお、図４ではＶＧＳが正の場合を示しているが、負の場合でも同様な特性曲線になる。
【００２２】
このブレークダウン電圧Ｖｂは、半導体装置１のゲート絶縁膜の絶縁耐圧よりも低く、かつ、ユーザに動作保証する規格範囲よりも高い電圧にしている（例えば２０乃至３０Ｖ）。また、飽和電流（Iａ）は、半導体装置１においてゲート電極Ｇからソース電極Ｓに流れるリーク電流の最大値としてユーザに保証する値、例えば１０μＡよりも、余裕を持って低くしている。
【００２３】
前述した特性の保護素子２をゲート保護用に用いることにより、ゲート電極Ｇに静電気などが印加された場合、背景技術における前述のツェナーダイオードを用いた保護素子１０２に比べ、ゲート電極Ｇの電位が上昇し始めた時から（上昇し始めると直ちに）ソース電極Ｓに電流を流す（電荷を逃がす）ので、この電位上昇を抑制し、もって静電破壊耐量を増加させることができるのである。したがって、ゲート保護用の素子を増やす必要もなく、それによるチップサイズ増大を抑えることができる。
【００２４】
なお、ＪＦＥＴ２ｂと同様に、ＪＦＥＴゲートがフローティングになっているＪＦＥＴを複数挿入することによって、ブレークダウン電圧（Ｖｂ）を上げたり、逆に、ＪＦＥＴ２ｂを省略することでブレークダウン電圧Ｖｂを下げることも可能である。また、Ｎ型（またはＰ型）領域の不純物ドーピング濃度によりブレークダウン電圧（Ｖｂ）を調整することも可能である。
【００２５】
また、飽和電流（Iａ）の値は１つのＰ型領域、例えばＰ型領域２３に形成されるチャネル部３３の幅やそれが並列して設けられる数などにより調整することが可能である。
【００２６】
次に、保護素子２の線形領域、飽和領域、ブレークダウン領域での状態をそれぞれ図５（ａ）、（ｂ）、（ｃ）に示し、保護素子２の動作を説明する。これら各図は、図２におけるＡーＡ切断線の近傍のチャネル部３１、３２、３３を中心にした部分を拡大した平面図である。また、説明容易化のため、ゲート電極Ｇとソース電極Ｓの概略の配線を模式的に追加している。
【００２７】
ゲート電極Ｇとソース電極Ｓ間に正の電圧が印加されると、ＶＧＳがブレークダウン電圧（Ｖｂ）に至るまで、すなわち、線形領域および飽和領域において、ＩＧＳは、ゲート電極Ｇからヴィアホール４０を介してチャネル部３１、３２、３３を通り、ヴィアホール４３を介してソース電極Ｓに流れる。また、この正電圧のため、図５（ａ）に示すように、Ｐ型領域２２、２３の周辺のＮ型領域には、空乏層５２、５３が形成される。この空乏層５２、５３は、ＶＧＳが増加すると幅が拡がり、飽和電圧（Ｖａ）を越えると、すなわち飽和領域では、図５（ｂ）に示すように、チャネル部３２、３３の一部で電流路を非常に狭くする。飽和領域では、この一部において大きな電圧降下が生じるため、ＶＧＳを増加させても、ＩＧＳはほぼ一定となるのである。なお、図５（ｂ）は、ＶＧＳが比較的高い場合であって、空乏層５３はＰ型領域２２からの空乏層とつながっているが、Ｎ型領域１２の不純物ドーピング濃度を濃くしたり、その幅を広くしたりすると、飽和領域全体に亘ってつながらない場合もある。
【００２８】
ＶＧＳがブレークダウン電圧（Ｖｂ）に至ると、Ｎ型領域１１とＰ型領域２２とのＰＮ接合、あるいはＮ型領域１２とＰ型領域２３とのＰＮ接合が形成するツェナーダイオードのブレークダウンが起こり、ＩＧＳは、図５（ｃ）に示すように、ゲート電極Ｇからヴィアホール４１を介してＰ型領域２１、Ｎ型領域１１、Ｐ型領域２２、Ｎ型領域１２、Ｐ型領域２３を通り、ヴィアホール４２を介してソース電極Ｓに流れる。こうして、ブレークダウンにより、電流路は、チャネル部３１、３２、３３を通るパスから、Ｐ型またはＮ型領域２１、１１、２２、１２、２３を通るパスに変わり、大電流が流れるのである。
【００２９】
なお、Ｎ型領域１１の不純物ドーピング濃度を薄くしたり、その幅を狭くしたりすることで、ブレークダウンの代わりにパンチスルーを起こさせることも可能である。すなわち、飽和領域の状態を示す図５（ｂ）において、ＶＧＳをさらに大きくすることにより空乏層５２をＰ型領域２１まで拡大させると、ブレークダウンが起きる前にパンチスルーを起こすことができる。
【００３０】
また、ゲート電極Ｇとソース電極Ｓ間に負の電圧が印加された場合は、ＩＧＳは、線形領域および飽和領域において、チャネル部３３、３２、３１を通り、ソース電極Ｓからゲート電極Ｇに流れる。また、Ｐ型領域２１、２２の周辺のＮ型領域に、空乏層が形成され、飽和領域では電流路の一部を非常に狭くする。そして、ブレークダウン領域では、Ｐ型またはＮ型領域２３、１２、２２、１１、２１を通って大電流が流れる。
【００３１】
なお、ゲート電極Ｇとソース電極Ｓとの間に、さらに別の保護素子を設けることができるのは勿論である。例えば、上記の保護素子２とは別のツェナーダイオードを設けて、この別のツェナーダイオードにブレークダウンを起こさせることも可能である。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施形態に係る半導体装置の回路図。
【図２】同上のゲート保護用の保護素子の平面図。
【図３】同上の図２におけるＡ−Ａ断面図。
【図４】同上の保護素子の特性図。
【図５（ａ）】同上の保護素子の線形領域の状態を示す平面図。
【図５（ｂ）】同上の保護素子の飽和領域の状態を示す平面図。
【図５（ｃ）】同上の保護素子のブレークダウン領域の状態を示す平面図。
【図６】背景技術の半導体装置の回路図。
【符号の説明】
【００３３】
１        半導体装置
２        保護素子
３        半導体能動素子部
２ａ、２ｂ、２ｃ      保護素子を構成するＪＦＥＴ
１０、１１、１２、１３        Ｎ型領域
２１、２２、２３        Ｐ型領域
３１、３２、３３        チャネル部
４０、４１、４２、４３        ヴィアホール
【図１】
2005108980.tif 000003
【図２】
2005108980.tif 000004
【図３】
2005108980.tif 000005
【図４】
2005108980.tif 000006
【図５（ａ）】
2005108980.tif 000007
【図５（ｂ）】
2005108980.tif 000008
【図５（ｃ）】
2005108980.tif 000009
【図６】
2005108980.tif 000010