(57)【要約】【課題】本発明は、ＧＨｚ帯伝送を行う場合に、伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができるＧＨｚ帯伝送の伝送線路構造およびＧＨｚ帯伝送に用いるコネクタを提供することにある。【解決手段】差動信号伝送ペア線路３０を用いてドライバ回路２４ａとレシーバ回路２５ｂとを接続し、ＧＨｚ帯の差動信号を伝送するようにうしておき、ドライバ回路２４ａに接続された第１の電源および第１のグランドと、レシーバ回路２５ｂに接続された第２の電源および第２のグランドとを備え、電源グランドペア伝送線路３１を用いて第１の電源と第２の電源との間を接続し、第１のグランドと第２のグランドとの間を接続し、出力信号の変動に起因した電源およびグランドの変動成分を伝送するようにしておく。【選択図】      図３
2005033495.tif 000002
【特許請求の範囲】
【請求項１】
ドライバ回路とレシーバ回路とを接続し、特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路と、
前記ドライバ回路に接続された第１の電源およびグランドと、前記レシーバ回路に接続された第２の電源およびグランドとを接続し、特性インピーダンスを整合する電源グランドペア伝送線路を備え、
前記差動信号伝送ペア線路と電源グランドペア伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することを特徴とするＧＨｚ帯伝送の伝送線路構造。
【請求項２】
前記差動信号伝送ペア線路の間に接続し、ＧＨｚ帯の差動信号を一方の線路から入力して他方の線路に出力するドライバ・レシーバ回路とを有し、
前記電源グランドペア伝送線路の間に接続し、電源およびグランドを一方の線路から入力して他方の線路に出力する中継回路を備えたことを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【請求項３】
前記差動信号伝送ペア線路は、
心線を絶縁材料で被覆した素線と、
１対の前記素線を所定の間隔を隔てて平行に前記絶縁材料よりも１乃至１．３倍大きな誘電率を有する絶縁材料で被覆する外被とを備えたことを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【請求項４】
前記差動信号伝送ペア線路に対して、対をなす素線の中心点を結ぶ線がそれぞれ平行するように４対並べたことを特徴とする請求項３記載のＧＨｚ帯伝送の伝送線路構造。
【請求項５】
前記差動信号伝送ペア線路に対して、対をなす素線の中心点を結ぶ線がそれぞれ直交するように４対並べたことを特徴とする請求項３記載のＧＨｚ帯伝送の伝送線路構造。
【請求項６】
ドライバ回路とレシーバ回路とを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路を有するＧＨｚ帯伝送の伝送線路構造であって、
前記差動信号伝送ペア線路は、
長手形状の平板からなる平行電極を２対有し、
第１の平行電極の一端の両電極に前記差動信号を入力し、第２の平行電極の一端の両電極に前記差動信号伝送ペア線路を接続し、第１の平行電極と第２の平行電極とを互いに接近させて前記差動信号を伝送する方向性カプラを有することを特徴とするＧＨｚ帯伝送の伝送線路構造。
【請求項７】
ドライバ回路とレシーバ回路とを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路を有するＧＨｚ帯伝送の伝送線路構造であって、
前記差動信号伝送ペア線路は、
長手形状の平板からなる平行電極を２対有し、
第１および第２の平行電極の一方の電極の一端にそれぞれ１対の前記差動信号を入力し、
第１および第２の平行電極の他方の他端に前記差動信号伝送ペア線路を接続し、第１の平行電極と第２の平行電極とを互いに接近させて前記差動信号を伝送する容量結合器を有することを特徴とするＧＨｚ帯伝送の伝送線路構造。
【請求項８】
ドライバ回路から出力される１対の差動信号をそれぞれ並列接続された抵抗ＲＦおよびコンデンサＣＦの一端に入力し、
当該抵抗ＲＦおよびコンデンサＣＦの他端をツイストペア線路に入力し、
当該ツイストペア線路の他端同士を終端抵抗ＲＴに接続し、
当該終端抵抗ＲＴの両端をレシーバ回路の入力端子に接続した場合に、前記終端抵抗ＲＴの周辺に生じる浮遊容量の合計をＣＳＴとすると、前記容量と抵抗の並列回路における関係式は、
【数１】
2005033495.tif 000004
又は、
【数２】
2005033495.tif 000005
となる比率を有することを特徴とする請求項６又は７項に記載のＧＨｚ帯伝送の伝送線路構造。
【請求項９】
前記方向性カプラは、
第１の平行電極を収納する石英層と、
第２の平行電極を収納する空気層とを有することを特徴とする請求項６記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１０】
前記方向性カプラは、
第１の平行電極を収納する石英層と、
第２の平行電極を収納するアルミナ層とを有することを特徴とする請求項６記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１１】
前記容量結合器は、
チップキャパシタからなることを特徴とする請求項７記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１２】
前記差動信号伝送ペア線路は、
差動信号を伝送する２本の線路を第１の距離を隔てて平行に配置して２対同一直線上に並べ、両対間の最短距離を第２の距離だけ隔てて配置してなるペアコプレーナ線路であることを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１３】
前記差動信号伝送ペア線路は、
差動信号を伝送する２本の線路を第１の距離を隔てて平行に配置して２対並列に並べ、両対間の最短距離を第２の距離だけ隔てて配置してなるスタックトペア線路であることを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１４】
前記差動信号伝送ペア線路は、
差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組同一直線上に並べ、両組間の最短距離を第２の距離だけ隔てて配置してなるガードコプレーナ線路であることを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１５】
前記差動信号伝送ペア線路は、
差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組並列に並べ、両組を第２の距離だけ隔てて配置してなるガードスタックトペア線路であることを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１６】
１対のトランジスタ素子からなる差動回路に対して接続する伝送線路であって、
前記トランジスタの１対のゲート端子と接続する第１のスタックトペア線路と、
前記トランジスタの１対のドレイン端子に抵抗を介して電源を入力するコプレーナ線路と、
前記トランジスタの１対のドレイン端子と接続し差動信号を外部に出力する第２のスタックトペア線路とを備えたことを特徴とするＧＨｚ帯伝送の伝送線路構造。
【請求項１７】
第１又は第２のスタックトペア線路は、
べたグランド層に対して上下に絶縁層を介在させた伝送線路からなることを特徴とする請求項１６記載のＧＨｚ帯伝送の伝送線路構造。
【請求項１８】
少なくとも１対以上の線路を有するケーブルと実装基板に設けられた配線パターンとを接続するＧＨｚ帯伝送に用いるコネクタであって、
長手形状の絶縁体の上下層に前記ケーブルの線路と長手方向に重なるように接続する第１のペアラインが配線されたプラグと、
前記プラグの外形と略同一の長手形状の空隙を有し、該空隙の一端に前記プラグの第１のペアラインと重なるように接続する第２のペアラインが配線された第１の勘合部を有する一方、前記第２のペアラインが前記空隙の他端まで配線された第２の勘合部を有するジャックと、
前記ジャックの第２の勘合部と勘合するとともに前記ジャックの第２のペアラインと長手方向に重なるように接続する第３のペアラインが配線された実装基板とを備えたことを特徴とするＧＨｚ帯伝送に用いるコネクタ。
【請求項１９】
前記プラグと前記ジャックの間、および、前記ジャックと前記実装基板の間は、それぞれ特性インピーダンスが１００Ωに整合されていることを特徴とする請求項１８記載のＧＨｚ帯伝送に用いるコネクタ。
【請求項２０】
前記プラグをなす絶縁体は、
１．９〜２．２の範囲の比誘電率を有することを特徴とする請求項１８記載のＧＨｚ帯伝送に用いるコネクタ。
【請求項２１】
前記実装基板をなす絶縁体は、
４．６〜５．２の範囲の比誘電率を有することを特徴とする請求項１８記載のＧＨｚ帯伝送に用いるコネクタ。
【請求項２２】
前記実装基板をなす絶縁体は、
少なくとも熱硬化ＰＰＥ系、熱硬化ＰＰＯ系、ＰＴＥＦ系、セラミックＰＴＦＥ、ガラスポリイミド、ＢＴレジンのうちのいずれか１つからなることを特徴とする請求項１８記載のＧＨｚ帯伝送に用いるコネクタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＧＨｚ帯伝送の伝送線路構造およびＧＨｚ帯伝送に用いるコネクタに関し、特に、機能ブロック間でＴＥＭ波の伝送を維持することができるＧＨｚ帯伝送の伝送線路構造およびＧＨｚ帯伝送に用いるコネクタに関する。
【０００２】
【従来の技術】
ＧＨｚ帯のパルスクロックを有するシステムでは、その配線により抵抗損失、ＲＣ遅延・損失、誘電損失が生じるため、配線長を長くできず、制限されている。しかし、長い配線は機能ブロック間のコミュニケーションとして、ますます重要になっている。
【０００３】
例えば、ＬＡＮケーブルはメタル配線で１０Ｇｂｐｓ、１００Ｇｂｐｓと高速を要求されるようになっている。ＬＡＮケーブルの有効距離は１００ｍ未満であるが、１０Ｇｂｐｓ以上の通信速度で通信を行う場合、２００３年時点では光ケーブルを用いてしか対応できない。
【０００４】
一般に、理想的な伝送線路は電磁エネルギがその中に閉じ込められているため、ＲＣ遅延で現れる積分回路的ななまりは０となる。線路直流抵抗分と誘電損失分だけ最大振幅がオームの法則に従って電磁エネルギが減衰し、信号振幅は低くなる。抵抗損失は波形のなまりがないため、その遅延はほとんど無視できるだけでなく、ビット幅の線路が同じ構造と寸法であれば事実上のスキューは０となる。残念なことに誘電損失は、周波数特性を持つため波形は乱れる。しかし、ビット幅の線路が同じ構造で波形の乱れが一定していればそれなりに制御が可能である。
【０００５】
電磁波を閉じ込める伝送線路構造は、すでに公知なものが多いが、隣接配線を有する場合、隣接とのクロストークを避ける工夫については、あまり多くの有効な手段が提供されていない。
【０００６】
伝送線路はパイプの太さが決められた水道パイプのようなもので、不連続点において電磁エネルギが反射される。不連続点で反射して戻った電磁エネルギが戻り側にある不連続点で再び反射して多重反射を繰り返し、共振などを起こすと、全く想像がつかないような波形となってしまう。なお、一般に、伝送線路は始端から終端まで同じパイプの太さ、すなわち特性インピーダンスが同じ構造である。
【０００７】
公知の反射防止方法には４つの方法があり、第１は、基板で良く用いられているダンピング抵抗をドライバ端に挿入すること、第２は、ドライバのオン抵抗が伝送線路の特性インピーダンスと同じに設計したことを特徴とする。第３は、双方向バス構造にあって両サイドのドライバのオン抵抗が伝送線路のそれと同じであること（付随的に両サイドにダンピング抵抗を挿入した構造も含む）である。第４は、理想的なもので、受端終端に整合した終端抵抗を付ける方法であるが、常にオン電流が流れる欠点を有しており、従来避けられていた方法である。
【０００８】
従来のドライバ・レシーバ回路は、図４８に示すように、ドライバ回路１００１の出力端子とレシーバ回路１００２を結ぶ一本の信号線１００３と、両回路のグランド端子を結ぶペアグランド配線１００４を備えており、信号線は一本しか配線されていないが、電気エネルギを伝送するためには物理原則として絶対に２本の線が必要であり、意識されていないグランド線か電源線（図示しない）がこの役割を果たしている。
【０００９】
これに対して、近年、差動信号が高速通信分野で多く取り入れられている。例えば、図４９に示すように、ＣＭＬ型の差動回路１０１１，１０１２に対して出力端子と入力端子を相互に伝送線路１０１３，１０１４が接続している。また、図５０に示すように、ＬＶＤＳ型の差動回路１０２１，１０２２に対して出力端子と入力端子を相互に伝送線路１０２３，１０２４が接続している。
【００１０】
図５１（ａ）は、従来の伝送線路に用いられたペア線路１０３１の断面構造であり、（ｂ）はペア線路１０３１を４組用いて平坦に並べたフラット線路１０３２の断面構造である。なお、ペア線路１０３１の被覆は比誘電率１．９６を有している。
【００１１】
図５１は、従来の差動回路に接続しペア線路１０４１ａ，１０４１ｂおよびグランド１０４２の断面構造であり、差動回路間の基準電圧レベルを合わせるためにグランド１０４２を参照した伝送線路となっている。図５２は、グランドが参照される従来の差動伝送線路を示す図である。
【００１２】
【特許文献１】
特開２００２−２６１８４３
また、従来、メタルケーブルにおいて最も高速な配線用ケーブルはＴＩＡ／ＥＩＡのＣＡＴ６ケーブルであり、１Ｇｂｐｓの伝送帯域を有しており、コネクタとしては、ＲＪ−４５が使用されている。
【００１３】
【発明が解決しようとする課題】
図４９に示す伝送線路１０１３，１０１４、又は、図５０に示す伝送線路１０２３，１０２４上を伝送される差動信号は、本来エネルギ的にはペア線路を形成するものであるが、装置間の基準電圧レベルを合わせるためにグランドを参照した伝送線路となっている。これは、例えていえば３相交流的な配線となっているため、そのカップリング係数を意識した終端抵抗Ｒ１００，Ｒ１０１又はＲ１１１を配置しなければならないが、この手法を遵守できてない場合が多くあるといった問題があった。
【００１４】
従来の差動回路のもう一つの欠点は、差動信号そのものがトランジスタの特性ばらつきのため、スキューが存在するので、遷移時にそのずれで大きなスパイク電流を伴うことになり、ＥＭＩ問題を提起するといった問題があった。さらに、トランジスタの使用数が２倍になるといった欠点もあった。
【００１５】
図５１（ａ）に示すペア線路１０３１に対して電界の強度に関するシミュレーションを行うと、図５１（ａ）に示すように、電界の強度が矢印で表示される。この図では、ペア線路１０３１から空気中にもれた電気力線が速く進行し、カップリングが弱くなるので、クロストーク成分となり易いといった問題があった。
【００１６】
また、フラット線路１０３２を構成する線路ｋ１−ｋ２，ｋ１−ｋ４，ｋ１−ｋ６，ｋ１−ｋ８のそれぞれの組み合わせに対して、クロストークに関するシミュレーションを行うと、図５１（ｃ）に示すように、Ｓ２１，Ｓ４１，Ｓ６１，Ｓ８１で表すＳパラメータとなり、クロストーク成分が発生し易く伝送損失を招きやすいといった問題があった。
【００１７】
しかしながら、ＩＥＥＥで規格化が検討されている１０ＧＢＡＳＥ−Ｔでは、帯域は１ＧＨｚを越えるので現状のＣＡＴ６ケーブルの帯域２５０ＭＨｚでは不可能である。また、コネクタはＲＪ−４５が使われているが、コネクタ部分の特性インピーダンスが一定でないことから反射が起こり、伝送信号の劣化で帯域の減少やＳ／Ｎ比が悪くなるといった問題があった。
【００１８】
本発明は、上記に鑑みてなされたもので、その目的としては、ＧＨｚ帯伝送を行う場合に、伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができるＧＨｚ帯伝送の伝送線路構造およびＧＨｚ帯伝送に用いるコネクタを提供することにある。
【００１９】
【課題を解決するための手段】
請求項１記載の発明は、上記課題を解決するため、ドライバ回路とレシーバ回路とを接続し、特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路と、前記ドライバ回路に接続された第１の電源およびグランドと、前記レシーバ回路に接続された第２の電源およびグランドとを接続し、特性インピーダンスを整合する電源グランドペア伝送線路を備え、前記差動信号伝送ペア線路と電源グランドペア伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することを要旨とする。
【００２０】
請求項２記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路の間に接続し、ＧＨｚ帯の差動信号を一方の線路から入力して他方の線路に出力するドライバ・レシーバ回路とを有し、前記電源グランドペア伝送線路の間に接続し、電源およびグランドを一方の線路から入力して他方の線路に出力する中継回路を備えたことを要旨とする。
【００２１】
請求項３記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路は、心線を絶縁材料で被覆した素線と、１対の前記素線を所定の間隔を隔てて平行に前記絶縁材料よりも１乃至１．３倍大きな誘電率を有する絶縁材料で被覆する外被とを備えたことを要旨とする。
【００２２】
請求項４記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路に対して、対をなす素線の中心点を結ぶ線がそれぞれ平行するように４対並べたことを要旨とする。
【００２３】
請求項５記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路に対して、対をなす素線の中心点を結ぶ線がそれぞれ直交するように４対並べたことを要旨とする。
【００２４】
請求項６記載の発明は、上記課題を解決するため、ドライバ回路とレシーバ回路とを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路を有するＧＨｚ帯伝送の伝送線路構造であって、前記差動信号伝送ペア線路は、長手形状の平板からなる平行電極を２対有し、第１の平行電極の一端の両電極に前記差動信号を入力し、第２の平行電極の一端の両電極に前記差動信号伝送ペア線路を接続し、第１の平行電極と第２の平行電極とを互いに接近させて前記差動信号を伝送する方向性カプラを有することを要旨とする。
【００２５】
請求項７記載の発明は、上記課題を解決するため、ドライバ回路とレシーバ回路とを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路を有するＧＨｚ帯伝送の伝送線路構造であって、前記差動信号伝送ペア線路は、長手形状の平板からなる平行電極を２対有し、第１および第２の平行電極の一方の電極の一端にそれぞれ１対の前記差動信号を入力し、第１および第２の平行電極の他方の他端に前記差動信号伝送ペア線路を接続し、第１の平行電極と第２の平行電極とを互いに接近させて前記差動信号を伝送する容量結合器を有することを要旨とする。
【００２６】
請求項８記載の発明は、上記課題を解決するため、ドライバ回路から出力される１対の差動信号をそれぞれ並列接続された抵抗ＲＦおよびコンデンサＣＦの一端に入力し、当該抵抗ＲＦおよびコンデンサＣＦの他端をツイストペア線路に入力し、当該ツイストペア線路の他端同士を終端抵抗ＲＴに接続し、当該終端抵抗ＲＴの両端をレシーバ回路の入力端子に接続した場合に、前記終端抵抗ＲＴの周辺に生じる浮遊容量の合計をＣＳＴとすると、前記容量と抵抗の並列回路における関係式は、
【数３】
ＲＴ／（ＲＦ＋ＲＴ）＝ＣＦ／（ＣＳＴ＋ＣＦ）
又は、
【数４】
ＲＴ／（ＲＦ＋ＲＴ）＝αＣＦ／（ＣＳＴ＋ＣＦ）、α＝０．７〜１．３
となる比率を有することを要旨とする。
【００２７】
請求項９記載の発明は、上記課題を解決するため、前記方向性カプラは、第１の平行電極を収納する石英層と、第２の平行電極を収納する空気層とを有することを要旨とする。
【００２８】
請求項１０記載の発明は、上記課題を解決するため、前記方向性カプラは、第１の平行電極を収納する石英層と、第２の平行電極を収納するアルミナ層とを有することを要旨とする。
【００２９】
請求項１１記載の発明は、上記課題を解決するため、前記容量結合器は、チップキャパシタからなることを要旨とする。
【００３０】
請求項１２記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路は、差動信号を伝送する２本の線路を第１の距離を隔てて平行に配置して２対同一直線上に並べ、両対間の最短距離を第２の距離だけ隔てて配置してなるペアコプレーナ線路であることを要旨とする。
【００３１】
請求項１３記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路は、差動信号を伝送する２本の線路を第１の距離を隔てて平行に配置して２対並列に並べ、両対間の最短距離を第２の距離だけ隔てて配置してなるスタックトペア線路であることを特徴とする請求項１記載のＧＨｚ帯伝送の伝送線路構造。
【００３２】
請求項１４記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路は、差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組同一直線上に並べ、両組間の最短距離を第２の距離だけ隔てて配置してなるガードコプレーナ線路であることを要旨とする。
【００３３】
請求項１５記載の発明は、上記課題を解決するため、前記差動信号伝送ペア線路は、差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組並列に並べ、両組を第２の距離だけ隔てて配置してなるガードスタックトペア線路であることを要旨とする。
【００３４】
請求項１６記載の発明は、上記課題を解決するため、１対のトランジスタ素子からなる差動回路に対して接続する伝送線路であって、前記トランジスタの１対のゲート端子と接続する第１のスタックトペア線路と、前記トランジスタの１対のドレイン端子に抵抗を介して電源を入力するコプレーナ線路と、前記トランジスタの１対のドレイン端子と接続し差動信号を外部に出力する第２のスタックトペア線路とを備えたことを要旨とする。
【００３５】
請求項１７記載の発明は、上記課題を解決するため、第１又は第２のスタックトペア線路は、べたグランド層に対して上下に絶縁層を介在させた伝送線路からなることを要旨とする。
【００３６】
請求項１８記載の発明は、上記課題を解決するため、少なくとも１対以上の線路を有するケーブルと実装基板に設けられた配線パターンとを接続するＧＨｚ帯伝送に用いるコネクタであって、長手形状の絶縁体の上下層に前記ケーブルの線路と長手方向に重なるように接続する第１のペアラインが配線されたプラグと、前記プラグの外形と略同一の長手形状の空隙を有し、該空隙の一端に前記プラグの第１のペアラインと重なるように接続する第２のペアラインが配線された第１の勘合部を有する一方、前記第２のペアラインが前記空隙の他端まで配線された第２の勘合部を有するジャックと、前記ジャックの第２の勘合部と勘合するとともに前記ジャックの第２のペアラインと長手方向に重なるように接続する第３のペアラインが配線された実装基板とを備えたことを要旨とする。
【００３７】
請求項１９記載の発明は、上記課題を解決するため、前記プラグと前記ジャックの間、および、前記ジャックと前記実装基板の間は、それぞれ特性インピーダンスが１００Ωに整合されていることを要旨とする。
【００３８】
請求項２０記載の発明は、上記課題を解決するため、前記プラグをなす絶縁体は、１．９〜２．２の範囲の比誘電率を有することを要旨とする。
【００３９】
請求項２１記載の発明は、上記課題を解決するため、前記実装基板をなす絶縁体は、４．６〜５．２の範囲の比誘電率を有することを要旨とする。
【００４０】
請求項２２記載の発明は、上記課題を解決するため、前記実装基板をなす絶縁体は、少なくとも熱硬化ＰＰＥ系、熱硬化ＰＰＯ系、ＰＴＥＦ系、セラミックＰＴＦＥ、ガラスポリイミド、ＢＴレジンのうちのいずれか１つからなることを要旨とする。
【００４１】
【発明の実施の形態】
以下、本発明の一実施の形態を図面を参照して説明する。
【００４２】
（原理）
長距離配線の長さを規定した分布定数回路と、配線長さが無視できる範囲にある集中定数回路の区分を示す配線長さＬｃｒｉｔｉｃａｌは、正弦波の波長λと配線長さＬｃｒｉｔｉｃａｌの関係を定義付けると、
【数５】
Ｌｃｒｉｔｉｃａｌ＝λ／４０＝ｃ０（μｒεｒ／４０ｆｃｌｏｃｋ）１／２                  （５）
となる。ｃ０はその真空中の光の速度、μｒは比透磁率、εｒは比誘電率、ｆｃｌｏｃｋはその配線に流れる最高クロックパルスの周波数である。
【００４３】
ここで、図１に示すパルス波形の分解（Ｆｏｕｒｉｅｒ級数）説明図を参照して、式（５）に示す係数「１／４０」の意味を説明する。
【００４４】
図１に示すように、パルスは高調波を含んでいる。基本波１１に対して、３倍の高調波１２と５倍の高調波１３を加算すると概略の混合波１４になる。さらに、７倍、９倍、１１倍の高調波を加算すると、ほぼ完全な混合波パルスとなる。
【００４５】
逆の見方をすると、パルスは１桁高い正弦波の高調波までを含む混合波のため、１ＧＨｚパルスの場合、正弦波の１０ＧＨｚの高調波までを考慮の対象とする必要がある。このとき、共振は音叉のように（１／４）λが最小共振周波数となる。
【００４６】
１ＧＨｚパルスの場合、正弦波１０ＧＨｚの波長の１／４、すなわち、１／４０の波長以下の長さに安全度を見た長さが従来の集中定数回路で取り扱う限界となり、これをＬｃｒｉｔｉｃａｌで区分する。なお、（１／４０）λ以上は分布定数回路、すなわち、伝送線路にしなくてはならない長さとなる。
【００４７】
本発明は、Ｌｃｒｉｔｉｃａｌ以上に対応する配線とそのドライバ・レシーバ回路を有するブロック間伝送システムに関するものであり、特に、クロック周波数として数十ＧＨｚまでのＧＨｚ帯を対象とする。
【００４８】
ところで、電気エネルギを伝えるには基本的に２本の線路（家庭用電力線のように）が必要である。水道に例えると、線路には水道パイプの太さに比例するのと同様な意味があるコンダクタンスを持っている。
【００４９】
この逆数を特性インピーダンスＺ０と呼んでおり、線路の太さは線路中の単位長さあたりのインダクタンスＬ０とキャパシタンスＣ０に蓄えられるエネルギに相当するものである。周波数に応じてこのエネルギを出し入れする回数が多くなるため、交流の抵抗、すなわちインピーダンスＺとなる。エネルギが失われないで時間遅れで放出することから直流抵抗や、ペア線路間漏洩コンダクタンスのような熱エネルギに変換する要素と異なり、エネルギが失われたわけではないため、虚数として取り扱い、Ｚ＝ｊωＬ０、Ｚ＝（１／ｊωＣ０）と表すことができる。
【００５０】
このように、線路中で、単位長さ当たり二つの要素が同時に存在するため、その２乗平均が線路特性インピーダンスとなる。
【００５１】
すなわち、Ｚ０＝（ｊωＬ０／ｊωＣ０）１／２＝（Ｌ０／Ｃ０）１／２ある。虚数ｊと角周波数ωと単位長さという３つの項が消えてＺ０は長さの規定も周波数依存性もない実数ということになる。従って、短い線路でも、無限に長い線路でもＺ０は同じであるという特殊な物理概念となる。端的に言えば、線路の間口の太さを決めているだけにすぎない。
【００５２】
集中定数回路の世界での普遍的な誤解、線路もＬＣのネットであるため、ＬＣネットを分布定数的に配慮する必要があるとして、ＲＣ遅延の問題を本質的に回避できないとしていることである。伝送線路はＲＣ遅延とは全く異なった電磁現象物理の世界であり、ＲＣ遅延は回避できるということを理解したい。
【００５３】
本発明は、チップ内および外部の長い配線を持つ回路全体に渡って伝送線路とし、エネルギ伝達に支障のない構成、比喩で表すならば河川からの取り込み経路を含む水道局のパイプ・バルブシステム（伝送線路・トランジスタシステム）を構築することにある。
【００５４】
ここで、長い配線の定義として、チップ内配線の周波数に対する伝送線路にするべき長さの最小値を図２に、電磁波速度ν別に示しておく。なお、ν＝Ｃ０／（μｒεｒ）１／２で表される。ここで、ｃ０は真空中の光の速度、μｒは線路空間を囲む絶縁材料の比透磁率、εｒは同様比誘電率である。
【００５５】
本発明では、回路動作により電源グランドが大きく揺らぎ、隣接回路に影響を与えることを考慮し、電源グランドは機能回路ブロック別に独立に配置しており、ＧＨｚ帯の信号処理に関する問題を解決している。
【００５６】
（ブロック間伝送システム）
図３は、本発明のブロック間伝送システムの構成を示す図である。
【００５７】
図３に示すように、基板２１ａ，２１ｂには、機能回路ブロック２２ａ，２２ｂと、入出力回路２３ａ，２３ｂと、電源２６ａ，２６ｂと、入出力回路２３ａ，２３ｂの入出力端にコネクタハウジング２７ａ，２８ａ，２７ｂ，２８ｂが設けられている。
【００５８】
入出力回路２３ａ，２３ｂには、差動回路からなる複数のドライバ回路２４ａ，２４ｂとレシーバ回路２５ａ，２５ｂおよび電源グランドペア伝送線路３１を有している。
【００５９】
このコネクタハウジング２７ａ，２８ａ，２７ｂ，２８ｂは、入出力回路２３ａ，２３ｂを包含するように構成してもよい。コネクタ２８ａ，２８ｂには差動信号伝送線路２９，３０および電源グランドペア伝送線路３１が接続されている。なお、ブロック間伝送システムは、機能回路ブロック別に基板上に構成されていることが一般的であるが、同一基板内の機能回路ブロック間で伝送する場合にもこの構成が適用できることは言うまでもない。
【００６０】
このように、機能回路ブロック２２ａからの出力信号を出力するドライバ回路２４ａと、入力信号を入力し機能回路ブロック２２ｂに出力するレシーバ回路２５ｂとを備え、ドライバ回路２４ａとレシーバ回路２５ｂとを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送線路３０とからなるＧＨｚ帯伝送の伝送線路構造であって、ドライバ回路２４ａに接続された電源２６ａｄおよびグランド２６ａｇと、レシーバ回路２５ｂに接続された電源２６ｂｄおよびグランド２６ｂｇとを備え、電源２６ａｄと電源２６ｂｄとの間を接続し、グランド２６ａｇとグランド２６ｂｇとの間を接続し、出力信号の変動に起因した電源およびグランドの変動成分を伝送する電源グランドペア伝送線路３１を備えることで、差動信号伝送線路３０と電源グランドペア伝送線路３１の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができる。
【００６１】
（中継回路）
さらに、機能回路ブロック間の距離が遠距離になると伝送線路中の信号エネルギが減衰する場合がある。この場合、図４に示すように、中継回路４１を差動信号伝送線路２９ａ，２９ｂ，３０ａ，３０ｂおよび電源グランドペア伝送線路３１ａ，３１ｂの間に接続すればよい。この中継回路４１には、差動回路からなるドライバ・レシーバ回路４４，４５および電源グランドペアを有している。電源グランドペア伝送線路３１ａ，３１ｂを差動信号伝送線路２９ａ，３０ａ，２９ｂ，３０ｂと併走させるように構成することで、線路上での信号減衰を元に戻すことができる。
【００６２】
このように、差動信号伝送線路３０ａ，３０ｂの間に接続し、ＧＨｚ帯の差動信号を一方の線路から入力して他方の線路に出力するドライバ・レシーバ回路４４，４５とを有し、電源グランドペア伝送線路３１ａ，３１ｂの間に接続し、電源およびグランドを一方の線路から入力して他方の線路に出力する中継回路４１を備えたことで、線路上での信号減衰を防止することができる。
【００６３】
一般に、理想的なペア伝送線路５１ａ，５１ｂは、電磁界の広がりが進行方向に対して直角に広がっている伝送波のことをいい、図５（ａ）に示すように、周辺が空気で均質であるため、電磁界の広がりは崩れないで３×１０８ｍ／ｓで進行する。ここで、これをＴＥＭモード伝送と呼ぶことにする。
【００６４】
これに対して、ペア伝送線路５１ａ，５１ｂの間に比誘電率１以上の絶縁板５３を挟んだ構造では、図６（ｂ）に示すように、ν＝Ｃ０／（μｒεｒ）１／２で表される速度となり、空気中より遅い遅延波となる。電磁ベクトルが進行方向成分もできたことになり、電磁カップリングが弱くなる結果、クロストークも増える。ここで、これを非ＴＥＭモード伝送と呼ぶことにする。
【００６５】
（ペア線路）
図６（ａ）は、本発明の伝送線路に用いられたペア線路６１の断面構造であり、図６（ｂ）はペア線路６１を４組用いて平坦に並べたフラット線路６３の断面構造である。なお、ペア線路６１の被覆は比誘電率１．９６を有している。
【００６６】
ペア線路６１に対して電界の強度に関するシミュレーションを行うと、図６（ａ）に示すように、電界の強度が矢印で表示される。この図では、ペア線路６１から空気中にもれた電気力線が速く進行し、カップリングが強くなるので、クロストーク成分となり難いことが分かる。
【００６７】
フラット線路６３を構成する線路ｋ１−ｋ２，ｋ１−ｋ４，ｋ１−ｋ６，ｋ１−ｋ８のそれぞれの組み合わせに対して、クロストークに関するシミュレーションを行うと、図６（ｃ）に示すように、Ｓ２１，Ｓ４１，Ｓ６１，Ｓ８１で表すＳパラメータとなり、図４４（ｃ）に示す従来のペア線路と比較すると、クロストーク成分が低減されていることが分かる。
【００６８】
このように、差動信号伝送ペア線路６１は、心線を絶縁材料で被覆した素線６２ａ，６２ｂと、１対の素線６２ａ，６２ｂを間隔ＧＡＰを隔てて平行に絶縁材料よりも１乃至１．３倍大きな誘電率を有する絶縁材料で被覆する外被６４とを備えたことで、空気中にもれた電気力線が速く進行するため、カップリングが強くなり、クロストーク成分となり難いように構成することができる。
【００６９】
（ペア線路の改良）
図７は、本発明の伝送線路に用いられたペア線路の改良例であり、（ａ）は被覆厚が０．３ｍｍ、（ｂ）は０．５ｍｍである。
【００７０】
図７（ａ），（ｂ）を比較すると、被覆を構成している絶縁物が厚いペア線路７２の方が空気層へもれる電気力線が弱くなることが分かる。対抗面の電界強度が３×１０４Ｖ／ｍであるのに対して、周辺は３×１０３Ｖ／ｍと一桁小さい強度となっており、概略ＴＥＭモードが維持できることを示している。被覆の周辺厚み０．５ｍｍ（１２本の等高線）の方がよりよいＴＥＭモードであることは言うまでもないが、最悪０．３ｍｍ（等高線１０本）厚みでも可能であることが伺える。
【００７１】
図８は、特性インピーダンス１００Ωを維持したときの０．５ｍｍ心線における心線間距離と比誘電率の関係を示すグラフであり、図８（ａ）は被覆厚が０．３ｍｍ、（ｂ）は０．５ｍｍを示しており、特性インピーダンス１００Ωを維持するための線間距離と比誘電率２．１６の設計値を示している。
【００７２】
（ペア線路の配列例）
図９〜図１３は、ペア線路を４本配列した例（ａ）と、そのクロストークを示すグラフ（ｂ）である。図１４〜図１５は、ペア線路の配置の違いによる電界強度の分布から見たクロストークの関係を示す図である。
【００７３】
図９〜図１３では、電気力線ベクトルが隣接に対して垂直になっているベクトルのときが最良であり、隣接に向かっているベクトルが最悪となる。磁界ベクトルはどの方向でも垂直ベクトルであることから電気力線ベクトルのみを考えた構造をとることで解決する。すなわち、図９〜図１３に対して図１４〜図１５を比較してタイプ別に最良のものから並べると、Ａ→Ｅ→Ｄ→Ｃ→Ｂとなる。ペア線路同士がツイストされていない場合、ＡまたはＥタイプの構造を採用すればよい。
【００７４】
図９に示すように、差動信号伝送ペア線路９１として、対をなす素線の中心点を結ぶ線がそれぞれ平行するように４対並べたことで、クロストークを低減することができる。
【００７５】
また、図１３に示すように、差動信号伝送ペア線路１３１として、対をなす素線の中心点を結ぶ線がそれぞれ直交するように４対並べたことで、クロストークを低減することができる。
【００７６】
ツイストペア線路は、このストレート線がピッチを違えて束ねられており、電磁干渉が局所的にしか起こらないため、平均すると実質的に図１３に示すＥタイプのようなクロストークになると推定される。図４４に示す従来のフラット線路１０３２においても局所的干渉であるが、それが大きいため、図４４に示した差がどの条件でも現れる。
【００７７】
（ドライバ回路とレシーバ回路の例）
図１６〜図１８は、長配線に用いるドライバ回路とレシーバ回路の基本例を示す図であり、シングルエンド型の差動回路や、方向性カプラや容量結合器を有している。
【００７８】
図１６（ａ）はｎＭＯＳ差動ドライバ・レシーバの送信端カプラ結合方式を示す図であり、図１６（ｂ）はＣＭＯＳシングルエンドドライバ・レシーバの送信端容量結合方式を示す図であり、図１７（ａ）はＣＭＯＳシングルエンドドライバ・レシーバの終端抵抗型ダブルカプラまたは容量結合方式を示す図であり、図１７（ｂ）はＣＭＯＳシングルエンドドライバ・レシーバの送信端カプラ結合方式を示す図であり、図１８（ａ）はＬＶＤＳ型回路の改良方式を示す図であり、図１８（ｂ）はツイストペア線路を示す図である。
【００７９】
従来、インバータ１段のドライバから出力される信号はグランド線とセットになって伝送線路を形成し、伝送する時は非特許文献１，２に記載されているように信号線とグランド線は相補信号が通ることになる。
【００８０】
【非特許文献１】
Ｏｔｓｕｋａ，  ｅｔ  ａｌ，  ”Ｍｅａｓｕｒｅｍｅｎｔ  Ｐｏｔｅｎｔｉａｌ  Ｓｗｉｎｇ  ｂｙ  Ｅｌｅｃｔｒｉｃ  Ｆｉｅｌｄ  ｏｎ  Ｐａｃｋａｇｅ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅｓ，”  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ＩＣＥＰ，  ｐｐ４９０−４９５，  ２００１．４，  Ｏｒ，  Ｋ．  Ｏｔｓｕｋａ，  ｅｔ．  Ａｌ，  ”Ｍｅａｓｕｒｅｍｅｎｔ  Ｅｖｉｄｅｎｃｅ  ｏｆ  Ｍｉｒｒｏｒ  Ｐｏｔｅｎｔｉａｌ  Ｔｒａｖｅｌｉｎｇ  ｏｎ  Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｌｉｎｅｓ，”  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ  ｏｆ  ５ｔｈ  ＶＬＳＩ  Ｐａｃｋａｇｉｎｇ  Ｗｏｒｋｓｈｏｐ  ｏｆ  Ｊａｐａｎ，  ｐｐ２７−２８，  ２０００．１２
【００８１】
【非特許文献２】
大塚寛治、須賀唯知「スタックトペア線路」、エレクトロニクス実装学会誌、Ｖｏｌ．４、Ｎｏ．７、ｐｐ５５６−５６１、２００１．１１
そのインピーダンスは通常の５０Ωから１００Ωが一つの例である。また、インバータ内ではＬＳＩのサブストレートグランド、すなわち基準グランドである。そこを出発したグランド線は伝送中に信号線とカップリングして基準グランドとは異なる相補信号となって、独立した動きとなる。この物理は電磁波伝送に基づくものであり、集中定数回路では生まれない概念である。受端終端では立派な差動信号であり、差動レシーバ回路で受けることができる。
【００８２】
要するに、差動レシーバ回路の一対のＭＯＳトランジスタは同じウエル構造の中にあって（特願２００２−２２７０８）、サブストレートグランドに接続されていないことが特徴である。伝送線路が電磁気的に閉じている場合、伝送中のノイズは防止できるが、例えコモンモードノイズが載って基準電位からずれても同じウエル構造の中で正しい電位差を検知することができるため、グランドと無関係に信号を正しく受信することができる。ただし、大きな振動によるラッチアップを防止する必要があるとき、図１６，図１７に示すレシーバ回路１６２にある点線のように、ゲート下接続を電流制御ＭＯＳのドレインに接続する。なお、ＳＯＩなど、ラッチアップに関係ない構造では不要であることは言うまでもない。
【００８３】
図１８（ａ）は、従来構造のグランドを取り除き、方向性カプラまたは容量結合器で終端したものである。レシーバ回路１８２はシングルエンド構造のレシーバであってもよい。また、図示しないＥＣＬタイプのグランドを除去した回路においても、同様に、グランドを取り除き、方向性カプラまたは容量結合器で終端すればよい。
【００８４】
以下、図１６（ａ），図１７（ａ），図１７（ｂ）に示す終端カプラは、直流電流を遮断しながら多重反射を防止するために工夫された回路である。
【００８５】
図１６（ａ）は、最も単純な回路構成であるが、差動信号伝送ペア線路１６４にチャージする電流が流れる。しかし、終端は方向性カプラ１６６の入力端１６６ａと方向性カプラ１６５の出力端１６５ａの両者ともに解放であり、保持するための直流電流は流れない。方向性カプラ１６５の出力端１６５ａでは、移動した電気エネルギがそのまま逃げ道がなく、メモリ機能のようにチャージを保持する。方向性カプラ１６５，１６６の長さが短いときはこの回路が理想的である。
【００８６】
しかしながら、方向性カプラの長さが長い場合、移動した側の方向性カプラ内での反射が起こり、再び伝送線路１６４に電気エネルギが戻るため、波長の１／４０以下の長さでなければならない。従って、このような回路構成を実現するためには、方向性カプラを半導体チップの内で構成することが望ましい。
【００８７】
このように、ドライバ回路１６１とレシーバ回路１６２とを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路を有するＧＨｚ帯伝送の伝送線路構造であって、差動信号伝送ペア線路１６４は、長手形状の平板からなる平行電極を２対有し、第１の平行電極の一端の両電極１６５ａ，１６５ｂに差動信号を入力し、第２の平行電極の一端の両電極１６６ａ，１６６ｂに差動信号伝送ペア線路１６４を接続し、第１の平行電極と第２の平行電極とを互いに接近させて差動信号を伝送する方向性カプラ１６５，１６６を有することで、直流電流を遮断しながら多重反射を防止することができる。
【００８８】
図１６（ｂ）は、図１６（ａ）に示す方向性カプラ１６５，１６６に代わって、容量性結合線１６７，１６９を直列に付加したものである。同図に示すように、容量性結合線１６７，１６９が長さを有するときは１６（ａ）の場合と同じ条件を守るため、半導体チップ内に構成するのがよい。また、プリント基板上では（ｂ）の構造では長くなるため、チップキャパシタを代用すればよく、長さを短くすることができる。
【００８９】
このように、ドライバ回路１７０とレシーバ回路１６２とを接続し、ＧＨｚ帯の差動信号を伝送する差動信号伝送ペア線路を有するＧＨｚ帯伝送の伝送線路構造であって、差動信号伝送ペア線路１６８は、長手形状の平板からなる平行電極を２対有し、第１および第２の平行電極の一方の電極の一端１６７ａ，１６９ａにそれぞれ１対の前記差動信号を入力し、第１および第２の平行電極の他方の他端１６７ｂ，１６９ｂに差動信号伝送ペア線路１６８を接続し、第１の平行電極と第２の平行電極とを互いに接近させて差動信号を伝送する容量結合器１６７，１６９を有することで、直流電流を遮断しながら多重反射を防止することができる。
【００９０】
図１７（ａ）は、ドライバ回路１７０の出力端に方向性カプラ１７４，１７５または容量結合器を有する例である。方向性カプラ１７４，１７５または容量結合器は、ドライバ回路１７０の遷移電磁エネルギのみを伝送線路１７３に一方向に移送する役目だけを担っており、伝送線路１７３内に電荷が充満することがない。レシーバ回路１６２は、一瞬の遷移エネルギを感知して動作をするが、遷移エネルギは通過して、後段の方向性カプラ１７６，１７７または容量結合器に移動して終端抵抗Ｒ５で吸収されるため、レシーバ回路１６２の後段にはラッチ回路を付加しなければならない。
【００９１】
これは、遷移信号エネルギのみでレシーバ回路１６２を動作させ、反転信号でレシーバ回路１６２を反動させる方法である。方向性カプラ１７７の出力端１７７ｂに終端抵抗Ｒ５が挿入されているため、電荷が瞬時放電されるので反射エネルギはない。
【００９２】
図１７（ａ）に示す方向性カプラ１７６，１７７に代わって、容量性結合線を用いる場合、終端抵抗はレシーバ回路１６２のドレイン端子間を抵抗結合して、５０〜１ＭΩの値で調節して放電させ、次のクロックが来るまでに放電できればよい。
【００９３】
図１７（ｂ）は、伝送線路１７３が高速性能に良質なときの対応例である。伝送線路１７３には遷移エネルギ成分だけが通り、そのエネルギでレシーバ回路１６２が反応し、終端抵抗Ｒ６で吸収される。この場合の終端抵抗Ｒ６は、伝送線路１７３の特性インピーダンスに整合したものである。
【００９４】
以上の動作原理は後述するが、方向性カプラは、１００ＭＨｚから数十ＧＨｚまでの高周波を通す平滑なハイパスフィルタである。容量結合器の容量は１０ｐ〜１０００ｐＦ程度で十分である。
【００９５】
図１８（ａ）は、従来の差動回路が有するグランドを参照しない形で伝送するとともに、方向性カプラ１８４，１８５または容量結合器で終端し、従来のレシーバ回路１８２で受信したものである。遷移エネルギのみ伝送するため、レシーバ回路１８２の後段にはラッチ回路が必要となる。この場合、図１６〜図１７に示す他の伝送線路の構造のいずれか１つに置き換えてもよく、レシーバ回路も置き換え可能である。
【００９６】
図１６〜図１８に示すように、電源とグランドとはペア線路になっている。ドライバ回路を構成しているインバータのトランジスタのオン抵抗を５００Ωから１ｋΩとし、信号の伝送線路の特性インピーダンスＺ０ｓは５０Ωとすると、信号振幅ｖはｖ＝  Ｖｄｄ  （５０／５５０）からＶｄｄ（５０／１０５０）となる。このため、レシーバ回路はこのレベルを検知するセンスアンプとなり、上述したような差動回路が望ましい。
【００９７】
今、１０ＧＨｚのパルスを考えると、電圧の立ち上がり時間ｔｒ、立ち下がり時間ｔｆは３５ｐｓが最大であり、通常これより短い。このような高速変化では伝送線路カプラが利用できるため、直流遮断フィルタの機能で信号を伝えることができる。ＤＲＡＭ等に用いられているＣＡＳ、ＲＡＳ、ＣＳなどイネーブル、アクナレッジの直流成分が多い制御信号でも、ある電荷量が方向性カプラまたは容量結合器を介して通過すればレシーバ回路を構成するセンスアンプのゲートチャージに十分な電荷量となるので、信号を受信することができ、これに続くラッチで信号を保持することができる。
【００９８】
図１８（ａ）に示すように、終端抵抗が直列に接続されていると、直流成分の多い制御信号は常に電流を消費し、集中常数回路を基本とするチップデバイスの設計上、困難をきたす可能性がある。
【００９９】
しかし、信号の幅で振幅が変わるという現象を防止するため、方向性カプラまたは容量結合器にクロックパルスが示す信号レベルに整合させる（振幅レベルを下げる）抵抗を図１７（ｂ），図１８（ａ）に示すように挿入することが望ましい場合がある。
【０１００】
その抵抗と容量の関係を図１８（ｂ）及び式（１），（２）に示すように設定する。終端に方向性カプラや容量結合器が付加されていない回路では、この抵抗成分に流れる電流は損失電流になるが、既知の終端抵抗型回路より抵抗分だけ電流が絞られる利点がある。
【０１０１】
（図１８（ｂ）に示す容量と抵抗の関係）
ドライバ回路から出力される１対の差動信号をそれぞれ並列接続された抵抗ＲＦおよびコンデンサＣＦの一端に入力し、当該抵抗ＲＦおよびコンデンサＣＦの他端をツイストペア線路に入力し、当該ツイストペア線路の他端同士を終端抵抗ＲＴに接続し、当該終端抵抗ＲＴの両端をレシーバ回路の入力端子に接続した場合に、前記終端抵抗ＲＴの周辺に生じる浮遊容量の合計をＣＳＴとし、出力に対して低周波の減衰率ＡＴＲを決めるのは終端抵抗ＲＦであり、この容量と抵抗の並列回路における関係式は、
【数６】
ＡＴＲ＝ＲＴ／（ＲＦ＋ＲＴ）                        （６）
となる。高周波に対しての減衰率ＡＴＣを決めるのは容量ＣＦと浮遊容量の合計ＣＳＴに１／２を掛けた値であり、
【数７】
ＡＴＣ＝ＣＦ／（ＣＳＴ＋  ＣＦ）                      （７）
となる。
【０１０２】
アイパターンの目が開く状態を決めるのは、この式（６）の減衰率が同じときである。すなわち、
【数８】
ＲＴ／（ＲＦ＋ＲＴ）＝ＣＦ／（ＣＳＴ＋  ＣＦ）            （８）
ここで、電磁波速度で処理する必要があるため、終端カプラ（ＣＦ，ＲＦ）および終端抵抗ＲＴはいずれも金属で作られている。このため、ポリ結晶の半導体の抵抗や線路はその電荷移動速度が飽和電界をかけたときで５×１０４ｍ／ｓ程度で電磁波速度に対して３桁も小さいことから使用できない。
【０１０３】
電源グランドペア線路の特性インピーダンスＺ０ｐは、ドライバ回路と終端を合計した抵抗負荷ＲＬ（電源から見た負荷抵抗という意味）が５５０Ω〜１０５０Ωとなるため、あまり小さくしなくてもよい。すなわち、１電源グランドペアでｎ本の信号ドライバに電気エネルギを供給する場合、ＲＬ／ｎ＞  Ｚ０ｐであればよい。この不等式はすでに特開平１１−２８４１２６および特開２０００−１７４５０５で規定されているものである。
【０１０４】
なお、式（８）に代わって、
【数９】
ＲＴ／（ＲＦ＋ＲＴ）＝αＣＦ／（ＣＳＴ＋ＣＦ）、α＝０．７〜１．３    （９）
となる減衰率を有するようにしてもよい。
【０１０５】
（伝送線路のエネルギチャージ）
図１９は、電気エネルギの移動原理を説明するための図である。
【０１０６】
一般に、電源Ｖｄｄに接続されているトランジスタがオンした瞬間の負荷は、ＲｏｎとＺ０ｓの合計である。ｉ＝Ｖｄｄ／（Ｒｏｎ＋Ｚ０ｓ）という電流が、このトランジスタがオンしているオンパルス時間ｔｏｎの間流れているか時間ｔｐｄの間流れている。
【０１０７】
この場合、どちらか短い時間が律則条件になる。信号エネルギが時間ｔｐｄの後、終端抵抗に到達したとき、伝送線路というパイプに水が満杯になったごとく負荷Ｚ０ｓは消え、ＲＬに取って代わる。この場合、Ｚ０ｓ＝ＲＬのため、電流は変わらず、結局一回のオンパルス時間ｔｏｎで支配される電荷量Ｑ＝ｉｔｏｎが得られる。
【０１０８】
伝送線路では、電磁波ベクトルに従った電流のため、終端抵抗に向かっていることに注目しながらグランドに接続されているトランジスタがオンしたとき、すなわち、入力信号がハイに遷移し、電源側がオフしたときを考える。この時、信号レベルがグランドレベルになるため、ｉ＝０となるが、パイプに詰まっていた水は終端に向けて運動エネルギを持っていると同様に、伝送線路内の電荷は全てそのまま進行して終端抵抗で熱エネルギに変換される。グランドにつながったトランジスタはオンするが電荷は何も流れず、見かけ上動作したことにならない。パルスオフ信号はエネルギが不要となり、図４２，４３に示す従来の差動回路に比べてエネルギが節約できる。しかし、負荷容量ＣＬのみが必要電荷量（エネルギ）Ｑ＝ＣＬＶｄｄである図４１に示す従来のドライバ回路・レシーバ回路よりエネルギ的に劣ることになる。本発明は、この対応策を方向性カプラまたは容量結合器を挿入して補うことにある。
【０１０９】
（電源グランドペア線路）
図４３に示す差動回路はカレントスイッチになっており、理想的には常に直流が流れ、電源・グランドの揺らぎは生じないため、特に、電源・グランドを補強しなくても高速信号では理想的な回路である。
【０１１０】
しかし、この差動回路にスイッチング動作をさせる場合、トランジスタのドレイン−ソース間の全容量とドレインとサブストレートグランド間の容量が電位変化で反転しディスチャージ・チャージがなされ、非常に急峻なスパイク電流が流れる。これに対して、インダクタンスを持ったバイパスキャパシタではこのスパイク電流を防止することができない。
【０１１１】
ここで、２０ＧＨｚのパルスを考えると、立ち上がり・立ち下り時間ｔｒ＝ｔｆ．５ｐｓ以下を実現しなければならない。Ｖｄｄ＝１Ｖ  、Ｒｏｎ＋ＲＬ＝９５０＋５０Ωとすると、ｉ＝１ｍＡ（振幅０．１Ｖ）となる。今仮に、バイパスキャパシタのインダクタンスをＬｃ０ｐＨという小さな値としても、電源電圧ドロップとしてＶｄｒｏｐ＝Ｌｃｄｉ／ｄｔ０ｐＨ・１ｍＡ／１７．５ｐｓ＝５．７ｍＶが得られる。この場合、１０個のドライバ回路を１本の電源で供給することはできない状態となる。すなわち、ＶｄｒｏｐＷｍＶとなる。これ以外にカレントスイッチのスキューやＬＶＤＳ型差動回路のように、ｎＭＯＳとｐＭＯＳの動作特性の違いがあれば惨めな状態で、電源・グランドの揺らぎは収拾がつかない状態となる。
【０１１２】
（電源・グランド）
図１９は、本発明の電源・グランドを示す図である。前述したように、実質的に浮遊容量やインダクタンスのない伝送線路を使用する。この特性インピーダンスＺ０ｐによる最大許容電流はＩｍａｘ＝Ｖｄｄ／Ｚ０ｐとなる。Ｖｄｄ＝１Ｖ、Ｚ０ｐ＝２５Ωとすると、Ｉｍａｘ＝４ｍＡという電流が周波数特性を持たずに瞬時に供給することができる。
【０１１３】
すなわち、パイプに水が詰まっている状態から、瞬時にある速度で移動することはできない現象とは異なり、電磁波速度は光の速度（１．５〜３×１０８ｍ／ｓ）であり、電荷を引き抜くトランジスタは３桁も遅いキャリア速度（電子の飽和電界速度で５×１０４ｍ／ｓ）で容量をチャージするため、瞬時供給という表現が可能である。
【０１１４】
しかし、それを得た瞬間に慣性が生まれる。これを無視できるようにするため比喩で説明すると、水道配管システムは幹線パイプの容量に対して、家庭用引込み線は非常に細いパイプで、実質的に幹線を乱さない比率となっているようにすれば良い。差動回路のときの例で、Ｖｄｄ＝１Ｖ  、Ｒｏｎ＋ＲＬ＝９５０＋５０Ωとすると、ｉ＝１ｍＡ（振幅０．１Ｖ）となり、１０個の差動回路を駆動してもＩｍａｘの２５％の消費となる。無視できない２５％の乱れとなるが、トランジスタの３桁も遅いキャリア速度の遅れが乱れを緩和するので、問題がない。前述の前例特許のようにＺ０ｐ＜Ｚ０ｓ／ｎという条件で十分となる。
【０１１５】
（方向性カプラ）
図２０は、方向性カプラの構造を示す図である。
【０１１６】
図２０に示す第１方向性カプラ２０１，第２方向性カプラ２０２の奥行きＬは信号エネルギを伝送する方向であり、差動信号は上下に配置されたものがペアとして構成される（これをスタックトペア線路と呼ぶ）。非常に狭いＧＡＰ２０１ｄ，２０１ｅ，２０２ｄ，２０２ｅを介して隣接ペア線路２０１ｆ，２０１ｇ，２０１ｈ，２０１ｉ，２０２ｆ，２０２ｇ，２０２ｈ，２０２ｉが横たわっており、例えば線路２０１ｆからその対面する線路２０１ｇにエネルギが移動しやすいようになっている。また、第１方向性カプラ２０１，第２方向性カプラ２０２の特徴は、上部配線と下部配線の周辺に配置された絶縁物が異なっていることである。
【０１１７】
図２０（ａ）に示す第１方向性カプラ２０１は、下部配線２０１ｈ，２０１ｉが第１の平行電極を構成し、石英層ＳｉＯ２に収納されていおり、上部配線２０１ｆ、２０１ｇが第２の平行電極を構成し、空気層に収納されている。
【０１１８】
図２０（ｂ）に示す第２方向性カプラ２０２は、下部配線２０２ｈ，２０１ｉが第１の平行電極を構成し、石英層ＳｉＯ２に収納されていおり、上部配線２０２ｆ，２０２ｇが第２の平行電極を構成しアルミナ層Ａｌ２Ｏ３に収納されている。
【０１１９】
電磁空間は、立体的な相似縮小が成り立つため、図２０（ｄ）に示す表のように一例としての寸法が記載されている。図２０（ｃ）に示す上面図では、Ｐｏｒｔ１はドライバ回路から来た入力端で、Ｐｏｒｔ２は隣接に移送したエネルギを取り出すレシーバ端である。それ以外の端は開放端となっている。
【０１２０】
ここで、方向性カプラの物理現象について説明する。
【０１２１】
一般に、信号の進行方向に対して直角な空間的広がりを持つ電気力線と磁力線をＴＥＭ波（Ｔｒａｎｓｖｅｒｓｅ  Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  ｗａｖｅ）と呼び、伝送線路内の導波モードである。電磁波の空気中にさらされていた部分の電磁波速度ｃ０はｃ０＝１／（μ０ε０）１／２＝３×１０８ｍ／ｓ（μ０＝真空中の透磁率、ε０＝真空中の誘電率）で進行する。しかし、絶縁材料中はその比透磁率μｒと比誘電率εｒに応じた減速条件となる。これをνとすると、電磁波速度はν＝Ｃ０／（μｒεｒ）１／２となり、今仮にεｒ＝４、μｒ＝１とするとν＝１．５×１０８ｍ／ｓが得られる。
【０１２２】
図２０（ａ）に示す第１方向性カプラ２０１では、出発時点でＴＥＭ波であったものが伝送線路を進行中に空気中の電磁波速度が絶縁物中より倍の速度で進行するため、ＴＥＭモードが崩れていく、スタックトペア線路の強いカップリングで隣接への配線クロストークが無視できる範囲にあった電磁界状態が崩れたＴＥＭモードに応じてカップリングが弱くなり、有効電磁空間の広がりが大きくなって、隣接のスタックトペア線路に電磁エネルギが移動しやすくなる。
【０１２３】
この様子を３次元電磁解析ソフトでシミュレーションした結果をＳパラメータで表示すると図２１，図２２に示すようになる。
【０１２４】
図２１（ｂ）は第１方向性カプラ２０１のＧＡＰ２０１ｄ，２０１ｅを０．００２、０．００６、０．０１と３段階に変化させたときのＰｏｒｔ１からＰｏｒｔ２へ伝わるエネルギの周波数特性（正弦波０〜７０ＧＨｚ）である。図２１（ｃ）はＰｏｒｔ１に跳ね返ったエネルギの値である。周波数に対してできるだけ平滑に通過し、反射エネルギの小さな条件がよく、このシミュレーションではＧＡＰ＝０．００２が最善となる。
【０１２５】
図２２（ａ）に示す第２方向性カプラ２０２についての同様なシミュレーション結果を図２２（ｂ），（ｃ）に示す。第２方向性カプラ２０２は第１方向性カプラ２０１より低い周波数からの通過特性がよく、ハンチングがなく、方向性カプラとしてより優れていることが分かる。
【０１２６】
Ｓパラメータでは実際の信号波形が伝わる状態を想像することが難しいため、図１６（ａ），（ｂ），図１７（ａ），（ｂ），図１８（ａ）に示す方向性カプラとして方向性カプラ２０２を用い、レシーバ回路に設けられたトランジスタの負荷に相当する２ｐＦ、１ＭΩの素子を付けておき、これに波形入力した結果を図２４に示す。
【０１２７】
入力信号２４１の波形に対してきれいな出力信号の波形２４２が得られていることが判明する。入力信号２４１の立ち上り時間と立ち下り時間は２５ｐｓであり、実効パルス周波数は１４ＧＨｚの実力を持つ波形であるが、出力信号２４２では５０ｐｓ以下の立ち上り時間が得られており、７ＧＨｚを伝送できることが分かる。図２４において、出力信号の波形が保持時間中にわずかに減衰しているのは、直流エネルギの供給がないためで、１ＭΩの電流リークに相当するものである。なお、図２４に示す出力信号の波形２４３は、従来の技術に相当し、方向性カプラを用いずにレシーバ回路から出力された波形である。
【０１２８】
図２３は、第２方向性カプラ２０２に対してパルス信号を入力し、通過したパルスをシミュレーションした例である。
【０１２９】
適切に条件設定をすれば、図２３（ａ）に示すように、伝送線路の終端は１ＭΩとし方向性カプラ２０２の開放端で行う。この場合、直流電力は消費しないが、交流成分は方向性カプラ２０２を通して隣接配線に全エネルギが逃げ、ここでエネルギが蓄積され漏洩抵抗で移動全エネルギが消費される。このため、伝送線路での複雑な反射で悩むことなく、間接終端できることになる。そして直流電流による電力消費が抑えられるという大きな利点が生まれる。また、信号振幅も長周期でオン・オフするような制御信号に対しては電源電圧と同じレベルまで得られることになる。
【０１３０】
負荷を想定した出力信号のモデルは、図２４に示すようになる。電源電圧Ｖｄｄに対し、出力信号の振幅はトランジスタのオン抵抗で決まる低い値となる。クロックのような波形ではそのままの波形が得られるが、入力信号２４１のように保持時間の長い波形は、方向性カプラを通らないと、通過した高調波は抵抗でエネルギ消費されることの２点で方向性カプラのＲＣ積分により時刻ｔ１以降減衰特性に従った減衰曲線に移行し、さらに、時刻ｔ２〜ｔ３で出力信号２４３が０Ｖになる。
【０１３１】
なお、この出力信号２４３は緩やかな減衰のため、アンダーシュートはなく差動回路は反転しない。また、入力信号２４１がオフになるときは時刻ｔ３〜ｔ４のようにマイナスに振れることになり、差動センスアンプは基準電位が不要なため、反転する。差動センスアンプの下段にラッチがあれば、保持時間に関係なく正しい信号を拾うことができる。
【０１３２】
もし、伝送線路が長い場合、すでに述べたように時間ｔｐｄの間直流電流が流れる。図１６（ａ）に示す方向性カプラや容量結合器が接続されていない場合、すなわち、図４３に示す従来の差動回路では、その電荷量はそのまま終端抵抗Ｒ１１１に吸収される。
【０１３３】
これに対して、図１６（ａ），（ｂ），図１７（ａ），（ｂ），図１８（ａ）では、伝送線路に電荷が充満した後、負荷の直流コンダクタンスに従った減衰をすることになる。その他の例として、レシーバ回路の直前にしか方向性カプラがないときは伝送線路に電荷がたまっていて、放電はドライバ回路が反転するまでできずに残るため、ドライバ回路の出力端に方向性カプラが接続されていることがエネルギ消費に有利となる。
【０１３４】
（容量結合線路のモデル）
図２５は、図１６（ｂ）に代表される容量結合器の例を示す図である。
【０１３５】
特性インピーダンス５０Ωのペア線路２５１ａ，２５１ｂの端（Ｐｏｒｔ１）から３ｍｍ経たところにチップキャパシタ２５２ａ，２５２ｂをそれぞれ取り付け、Ｐｏｒｔ１から差動信号を入力させ、ビアホール２５３ａ，２５３ｂで内層配線５０ｍｍを這わせたその端（Ｐｏｒｔ２）に伝わる信号エネルギをシミュレーションすると図２６に示すようになる。
【０１３６】
図２６（ａ）は、Ｓパラメータのシミュレーション結果を示す図である。（ｂ）はチップキャパシタ０．１μＦのときのパルス波形伝送状態、（ｃ）はチップキャパシタ１００ｐＦ、（ｄ）は１０ｐＦのときのパルス波形伝送状態を示す図である。
【０１３７】
Ｐｏｒｔ１から入力された入力信号の波形の立ち上り時間、立ち下がり時間は２５ｐｓで、実効周波数は１４ＧＨｚとなる。なお、キャパシタ２５２ａ，２５２ｂの寄生インダクタンスは０である。
【０１３８】
図２６（ａ）は、ｔａｎδ＝０の線路であるが、ビアホール２５３ａ，２５３ｂなどの影響で、Ｓパラメータは図２２，図２３に示す通過特性に比べて余りよくない。しかし、パルス波形は立ち上がり時間、立ち下り時間５０ｐｓが得られ、１００ｐＦ以上で十分な伝送特性を示している。１０ｐＦでは容量が小さく、十分なエネルギ通過をさせることはできないため、容量はある程度大きくする必要がある。また、伝送線路のｔａｎδ＝０．０１５のときのＳパラメータとパルス波形伝送状態を示す。パルス波形はほぼ同様な通過特性を持っている。この理由は、次の式（１０）にあるように、周波数ｆが大きくなるほどに比例的にエネルギ損失が多くなるが、立ち上りの高周波成分に対してｔａｎδが効くだけであり、立ち上りがなまってくると好調は成分の周波数が低くなる結果、ｔａｎδの効き方が小さくなり、振幅がほぼ同じになる。
【０１３９】
【数１０】
2005033495.tif 000003
ここで、Ｐは電力損失、ｗは配線の幅、ｄは配線間隔、ｌは配線長さ、Ｖｄｄは電源電圧、Ｃは配線全体の容量である。
【０１４０】
図２７は、図２６に示す伝送線路のｔａｎδ＝０．０１５にしたときのシミュレーション結果を示す図である。図２８（ａ）は、ツイストペア線路であり、（ｂ），（ｃ），（ｄ）はその誘電角損失ｔａｎδ別の伝送特性を示す図である。
【０１４１】
正弦波１５ＧＨｚのときの減衰が−２ｄＢ（ｔａｎδ＝０）に対して−３ｄＢ（ｔａｎδ＝０．０１５）であり、２ｄＢ／１００ｍｍの減衰となり、大きな減衰量であることが分かる。ペア線路で同様な確認を取ると図２８に示すようになり、さらに悪い結果となっている。長距離配線に対して最も重要なことは誘電角損失ｔａｎδを小さくすることであり、ｔａｎδ＝０．０００１で１ｍの距離を数ＧＨｚ（正弦波で１５ＧＨｚ）信号を−３ｄＢの許容減衰で伝えることができる。
【０１４２】
パルス数ＧＨｚ（正弦波１５ＧＨｚ）の信号をｔａｎδ＝０．０００１で１０ｍ伝えると−２０ｄＢの減衰となり、エネルギは１／１０となる。ｔａｎδを小さくする方法として、ＵＳ  Ｐａｔｅｎｔ  Ｎｏ．６４７６３３０があり、これを利用するのも一例である。
【０１４３】
しかし、クロストークおよび電磁放射のない良好な伝送線路であれば、信号波形の変形は少なく、レシーバ回路はそのレベルをキャッチすることができる。バラクタや容量結合器で通過するキャリア量とレシーバ回路の負荷容量の関係で決まることになる。２ＧＨｚのパルスを考えると、立ち上がり時間・立下り時間ｔｒ＝ｔｆ５ｐｓ以下を実現しなければならない。この遷移領域のエネルギのみがバラクタあるいは容量結合器で通過するものとする。
【０１４４】
式（１０）の条件として、Ｖｄｄ＝１Ｖ、Ｒｏｎ＋ＲＬ＝９５０＋５０Ωとすると、ｉ＝１ｍＡ（振幅０．１Ｖ）となり、Ｑ＝１７５ｐｓ×１ｍＡ＝０．１７５ｐＣとなる。減衰量が−２０ｄＢとなり、１７．５ｆＣしかレシーバ端に伝わらないとして考える。レシーバ回路のゲートを１５ｆＦ（大きめに見積もる）とし、寄生容量を１００ｆＦ（ゲートの直前まで伝送線路とすることで到達できる）としてもＱ＝１１５ｆＦ×０．１Ｖ＝１１．５ｆＣであり、レシーバ回路を正規の電圧に上昇させ、スイッチ可能にするエネルギとして十分なキャリアが到達することになる。
【０１４５】
繰り返し、重要なことは伝送線路中の反射エネルギとクロストークノイズの合計がこのエネルギレベル（１７．５ｆＣ）に対してさらに−２０ｄＢ以下であれば、問題はない。
【０１４６】
反射エネルギをほとんど０にする方法は、ドライバ回路からレシーバ回路までの接続配線の特性インピーダンスはコネクタや基板ビアホールまでを含めて完全に整合した構造でなければならないことにある。
【０１４７】
まず、伝送線路の構造は図２８（ａ）に示すツイストペア線路の他に、図２９（ａ）〜（ｄ）に示すような線路が考えられる。図２９（ａ）は均質な絶縁材料内に納められた４本の線路からなるペアコプレーナ線路２９１、（ｂ）は６本の線路からなるガードコプレーナ線路２９２、（ｃ）は４本の線路からなるスタックトペア線路２９３、（ｄ）は６本の線路からなるガードスタックトペア線路２９４である。
【０１４８】
図２９（ａ）〜（ｄ）は、チップ上と基板上で可能な伝送線路の構造を示す図である。一番重要なことはペア線路として明確に規定されている構造であること、二番目にＴＥＭ構造を崩すことなく伝播させるため、同じ誘電率を持つ絶縁物内に配線されていることである（正反対の現象：カプラはＴＥＭ伝送モードを崩すことで隣接線路にエネルギ移送させる）。
【０１４９】
図２９（ａ）〜（ｄ）に示すように、各線路と隣接線路との関係は、ペア線路の対抗面間隔をｄ、対抗面導体幅をｗ、隣接対抗面の導体厚みｔ、隣接間距離をｓとすると、０．３ｗｄ＜ｔｓとなる。この時、ペア線路のカップリングの強さは（１／ｗｄ）２である。
【０１５０】
図２９（ａ）に示す差動信号伝送ペア線路は、差動信号を伝送する２本の線路を第１の距離ｄを隔てて平行に配置して２対同一直線上に並べ、両対間の最短距離を第２の距離ｓだけ隔てて配置してなるペアコプレーナ線路である。
【０１５１】
図２９（ｃ）に示す差動信号伝送ペア線路は、差動信号を伝送する２本の線路を第１の距離ｄを隔てて平行に配置して２対並列に並べ、両対間の最短距離を第２の距離ｓだけ隔てて配置してなるスタックトペア線路である。
【０１５２】
図２９（ｂ）に示す差動信号伝送ペア線路は、差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組同一直線上に並べ、両組間の最短距離を第２の距離ｓだけ隔てて配置してなるガードコプレーナ線路である。
【０１５３】
図２９（ｄ）に示す差動信号伝送ペア線路は、差動信号を伝送する１本の線路に対して平行に配置した２本の線路同士をコモン接続してなる１組の伝送線路を２組並列に並べ、両組を第２の距離ｓだけ隔てて配置してなるガードスタックトペア線路である。
【０１５４】
図２９（ａ）〜（ｄ）に示す差動信号伝送ペア線路を用いることで、ＴＥＭ構造を崩すことなくＧＨｚ帯伝送の差動信号を伝送することができる。
【０１５５】
例えば、これを夫婦の愛情とすると、隣接線路の関係は浮気心の強さであり、（１／ｔｓ）２となる。上記不等式は夫婦の愛情が浮気心に対して１０倍強いということになる。１０％のエネルギがクロストークであり無視できない関係のように見えるが、円柱のような等方性がなく，対抗面のカップリングにより支配される異方性が強いため、実験的には５％以下のクロストークである。
【０１５６】
（トランジスタとの接続部）
図３０は、図１６（ａ）に示す一番簡単なドライバ回路１６１の構造を示す図である。まず、電源ＶｄｄとグランドＧＮＤはそれぞれコプレーナ線路３０１ｖ，３０１ｇで伝送線路となってｎＭＯＳおよびバラクタ構造のトランジスタＱ１，Ｑ２の直上層まで配置されている。入力信号もスタックトペア線路３０２ａ，３０２ｂでゲートｇ１，ｇ２の直前まで伸びている。出力は差動のスタックとペア線路になっていて、ドレインｄ１，ｄ２から方向性カプラ１６５に即接続されている。方向性カプラ１６５の出力線路に伝送線路（スタックトペア線路）１６４の出力線がレシーバ回路（図示しない）にまで延びている。
【０１５７】
このように、１対のトランジスタＱ１，Ｑ２からなる差動回路に対して接続する伝送線路であって、トランジスタの１対のゲート端子ｇ１，ｇ２と接続するスタックトペア線路３０２ａ，３０２ｂと、トランジスタの１対のドレイン端子ｄ１，ｄ２に抵抗を介して電源を入力するコプレーナ線路３０１ｖと、
トランジスタの１対のドレイン端子ｄ１，ｄ２と接続し差動信号を外部に出力する第２のスタックトペア線路１６５ａ，１６５ｂとを備えているので、トランジスタＱ１，Ｑ２の電極部分を除いて全ての線が伝送線路になっており、数十ＧＨｚのパルス信号を伝送することができる。
【０１５８】
図３１は、ドライバ回路１６１を構成するトランジスタＱ１，Ｑ２の構造を示す断面図である。
【０１５９】
バラクタは反転ｎＭＯＳと兼ねていて同じウエル構造の中にあり、電荷のポンプダウン・ポンプアップが図れるようになっている。上層の電源となるコプレーナ線路３０１ｖとグランドとなるコプレーナ線路３０１ｇは、この場合、コプレーナ構造になっているがこの構造でなくとも良い。ゲート電極ｇ１，ｇ２は伝送線路までのアプローチは短いため、ポリシリコンでも良いが、キャリア速度の速い金属電極が望ましい。断面方向でも隣接関係は前述のように３．３ｗｄ＜ｔｓという関係で絶縁層の厚みや配線幅、配線厚みを設定する。電源グランドペア伝送線路の特性インピーダンスは、出力信号の伝送線路の特性インピーダンスの信号伝送線路本数分の１以下の特性インピーダンスとすることはすでに述べたように、この図では太く描かれている。
【０１６０】
（ビアホールの構造）
図３２は、べたグランドを介したビアホールの構造を示す図である。図３３は、アンチビアホール半径Ｒとビアホール半径ｒの関係（表中数値Ｒ／ｒ比）を示す表である。
【０１６１】
また、基板のビアホールの構造も重要である。すでに図２５に示すように、コプレーナ伝送線路では配線幅と同じ直径を持つビアホールは構造的に連続性があり、伝送特性がよく、５３ｍｍの配線を含んでも図２６に示すような特性で、パルス数ＧＨｚを通すことができる。
【０１６２】
図３２に示すように、べたグランドを介したビアホール（長さ０．２ｍｍ）の構造（配線長さ、全長５０ｍｍを含む）における最適値は、図３３に示す表にあるようにアンチビアホール半径Ｒに対するビアホール半径ｒの比が２．０〜２．５になったときがよく、パルス数ＧＨｚは十分通る。
【０１６３】
（コネクタ構造）
図３４は、コネクタ構造の一例を示す図である。
【０１６４】
中距離ケーブルとの接続は、基板のペア線路とケーブルのペア線路をできるだけダイレクトに接続する方法がよく、その一例として図３４に示すような通常の平ばね挿入タイプの例がある。図示しないピンとばねはコネクタハウジング３４１ａ，３４１ｂで固定され、基板３４２への接続はこの例ではスルーホール３４３へ実装されている。もちろん突き当てピンはんだ付けの表面実装でもよいことは言うまでもな。基板３４２のペア線路は図３４（ｂ）に示したような構造でスルーホール３４３に実装し、基板３４２の上下で絶縁されたスタックトペア線路３４４ａ，３４４ｂが短く分離した形となっているが、例えばビアホールで特性インピーダンスの不連続性を出来るだけ小さくする配慮が行われていることは前記したごとくである。
【０１６５】
（他のコネクタ例）
図３５（ａ），（ｂ）は、スパイラルコンタクトの構造であり、（ｃ）はそのＳパラメータを示すグラフである。
【０１６６】
他のコネクタ例として、特願２００１−７７３３８、２００１−２６６８４４、２００２−１６７９９９に見られるスパイラルコンタクト３５１ａ，３５１ｂを使用すると、基板ペア線路とツイストペアケーブルとの接続が短距離になり、図３５に示すような良好な周波数特性を持つ接合ができる。
【０１６７】
（差動回路の伝送線路）
図３６は、グランドが参照される差動伝送線路を示す図である。
【０１６８】
機能ブロックで述べたグランドとドライバ回路・レシーバ回路の差動回路への接続方法について説明する。図４３に示すように、差動回路に用いる伝送線路１０２３，１０２４はグランドが参照されている。
【０１６９】
これに対して、本発明では、図３６に示すように、伝送線路３６１，３６２がグランド層３６３を等間隔に挟む構造を有しており、伝送線路３６１，３６２を伝送される差動信号間の特性インピーダンスが１００Ω、それぞれの伝送線路３６１，３６２とグランド間の特性インピーダンスが５０Ωとなっている。
【０１７０】
図３７は、従来の伝送線路３７１と、本発明の伝送線路３７２およびグランドのないスタックトペア線路３７３である。
【０１７１】
図３７に示すように、本発明の接続方法としては、信号とグランド３７４間の特性インピーダンスを５０Ω、信号間を１００Ωとし、従来の構成と整合するように設定する。差動回路に接続される伝送線路３７１をＰ点でｙ字型に広げ、下層配線３７２ｂをビアホール３７６で最上層まで引き上げて従来型の伝送線路３７１ｂとする。従来型の伝送線路３７１のグランドはグランド接続部３７７で回路端子（図示しない）に接続されるが、本発明の伝送線路３７２のグランド３７４は接続の有無を問わない。
【０１７２】
図３７に示すように、スタックトペア線路３７３の接続部はグランドが不要なため任意に切断してもよく、例えばＬＡＮケーブルのツイストペア線路にコネクタを通じて自由に接続することができ、伝送線路３７３間の特性インピーダンスが同じであれば、いかなる終端抵抗もグランドに対して接続しなくともよい。本発明の伝送線路３７２は電磁界が対称に分布していて、グランドは常に０Ｖ電位となっているために、このような処置ができるのであり、従来の伝送線路にない特徴を有している。
【０１７３】
（ドライバ回路とレシーバ回路が接続されたスタックトペア伝送線路）
図３８は、グランドが参照されていない差動回路をなすドライバ回路と０レベルを参照するレシーバ回路との結合構造を示す回路図である。
【０１７４】
図３８に示すように、ドライバ回路３８１の出力はグランドを参照していないスタックトペア伝送線路３８３に接続されているが、レシーバ回路３８２は電源系が完全に独立できているだけでなく、直流成分の遮断が行われている。
【０１７５】
特に、伝送線路内での反射を防止するためには、送端終端ができるようにドライバ回路３８１に用いるトランジスタＱ３１，Ｑ３２，Ｑ３３，Ｑ３４のオン抵抗が全て１００Ωとなっていることが重要である。もちろん従来よく用いられているダンピング抵抗で調節することは可能である。
【０１７６】
一方、レシーバ回路３８２に用いるトランジスタＱ３７，Ｑ３８，Ｑ３９，Ｑ４０のゲート端子では伝送された信号の振幅が１／２になることが考えられるが、ゲート容量が小さくほとんど全反射するため、実際は２倍の振幅が得られ、グランドの０レベル参照を行わない場合と同等の電圧を得ることができる。
【０１７７】
（シングルエンド型伝送線路）
図３９は、グランドが参照されている差動回路をなすドライバ回路と０レベルを参照するレシーバ回路との結合構造を示す図である。
【０１７８】
図３９に示すように、ドライバ回路３９１の出力はグランドを参照しており、レシーバ回路３９１の電源系はレシーバ回路３９２の電源系と近接しており、流成分の遮断が行われていない。
【０１７９】
伝送線路内での反射を防止するためには、送端終端ができるようにドライバ回路３９１に用いるトランジスタＱ７，Ｑ８のオン抵抗が共に１００Ωとなっていることが重要である。もちろん従来よく用いられているダンピング抵抗で調節することは可能である。
【０１８０】
一方、レシーバ回路３８２に用いるトランジスタＱ４，Ｑ５，Ｑ６のゲート端子では伝送された信号の振幅が１／２になることが考えられるが、ゲート容量が小さくほとんど全反射するため、実際は２倍の振幅が得られ、グランドの０レベル参照を行わない場合と同等の電圧を得ることができる。
【０１８１】
（ＥＳＤ保護回路）
図４０（ａ）はＥＳＤ保護回路であり、図４０（ｂ）はＥＳＤ保護回路の断面構造を示す図である。
【０１８２】
図４０（ａ）に示すように、ＥＳＤ保護回路４０１は、外部端子４０２ａ，４０２ｂを有する差動伝送線路４０３とレシーバ４０４との間に設けられたトランジスタＱ５１，Ｑ５２，Ｑ５３，Ｑ５４からなっている。
【０１８３】
詳しくは、トランジスタＱ５１，Ｑ５２のゲートおよびドレインが電源Ｖｄｄに共通接続され、トランジスタＱ５３，Ｑ５４のゲートおよびソースがグランドＧＮＤに共通接続されている。さらに、外部端子４０２ａがトランジスタＱ５１のソース、Ｑ５３のドレイン、レシーバ４０４の入力端子４０４ａに共通接続されており、外部端子４０２ｂがトランジスタＱ５２のソース、Ｑ５４のドレイン、レシーバ４０４の入力端子４０４ｂに共通接続されている。
【０１８４】
また、図４０（ｂ）に示すように、ＥＳＤ保護回路は、差動線路の保護回路同士をペアにして同じウエル構造の中に隣接接近配置しており、断面構造にあるように、ドレイン拡散層とサブ間のｐｎ接合空乏層による容量に貯まっているキャリアを相補利用することを狙っている。信号がオンオフするたびにドレイン空乏層が電界関係でその厚みを増したり（容量が小さくなり、電荷を放出する）、縮小したり（容量が増大し電荷を吸収する：０．６Ｖ拡散電位）することを利用して、ＥＳＤ保護回路の容量を実質的に見えなくして、信号のなまりを防止するようにしている。なお、図４０（ａ）に示すようにレシーバ回路にＥＳＤ保護回路が記載されているが、レシーバ回路に代わって、ドライバ回路であっても同様であることはいうまでもない。
【０１８５】
（ＬＡＮケーブルコネクタ）
図４１はＬＡＮケーブルコネクタ４１０の基本構成を示す図である。（ａ）はＬＡＮケーブル４１１が接続されたプラグ４１５を示す斜視図であり、（ｂ）はジャック４１７を示す斜視図であり、（ｃ）は実装ボード４１９を示す斜視図であり、（ｄ）はプラグ４１５とジャック４１７および実装ボード４１９を勘合して一体化し実装ボード側から見たＬＡＮケーブルコネクタ４１０の斜視図であり、（ｅ）はプラグ４１５とジャック４１７および実装ボード４１９を勘合して一体化しＬＡＮケーブル側から見たＬＡＮケーブルコネクタ４１０の斜視図である。
【０１８６】
図４２はＬＡＮケーブル４１１とプラグ４１５との間の接続部にカバー４１３が挿入されている図であり、（ａ）はその側面図、（ｂ）はプラグの端面から見た図、（ｃ）はその側面図、（ｄ）はその斜視図である。
【０１８７】
ＬＡＮケーブル４１１は、１対の線路となる両導体の中心を結んだ直線がそれぞれ並行になるように配置された４対のケーブルであり、各対はそれぞれインピーダンスＺｏ＝１００Ωに整合されている。
【０１８８】
プラグ４１５は、厚さ２ｍｍの比誘電率εｒ＝１．９〜２．２（約２．０）の絶縁体からなり、その絶縁体の上下層に金Ａｕや銅Ｃｕなどの導体からなるペアライン４２３（第１のペアライン）が４対設けられており、それぞれ上下のラインで例えば、４２３−１と４２３−２というように１対をなし、各対はインピーダンスＺｏ＝１００Ωに整合されている。
【０１８９】
なお、プラグ４１５の比誘電率εｒは、上述した範囲を逸脱した場合には、インピーダンスを１００Ωに維持することができなくなる。
【０１９０】
このプラグ４１５のそれぞれのペアライン４２３は、ＬＡＮケーブル４１１のそれぞれの線路と接触しており、その接触部分上にカバー４１３が覆うように構成されている。
【０１９１】
図４３はジャック４１７と実装ボード４１９の構成を示す図である。（ａ）はジャック４１７に設けられたプラグ勘合部４３１と基板勘合部４３３を示す斜視図であり、（ｂ）はプラグ勘合部４３１側から見たジャック４１７を示す前面図であり、（ｃ）は基板勘合部４３３側から見たジャック４１７を示す後面図であり、（ｄ）はジャック４１７を示す側面図であり、（ｅ）は実装ボード４１９を示す斜視図である。
【０１９２】
ジャック４１７は、プラグ４１５の外形と略同一の長手形状の空隙を有し、プラグ４１５のペアライン４２３とプラグ勘合部４３１でペアライン４３５と長手方向に重なるように接続する。このプラグ勘合部４３１は前面に設けられており、実装ボード４１９を挟み込むために長手方向の断面が凹形状となる基板勘合部４３３が１．６ｍｍ×１５ｍｍを有して後面に設けられている。さらに、ジャック４１７には、プラグ勘合部４３１から基板勘合部４３３に至る空隙の上下層の内面に金Ａｕや銅Ｃｕなどの導体からなるペアライン４３５（第２のペアライン）が４対設けられており、各対はインピーダンスＺｏ＝１００Ωに整合されている。
【０１９３】
実装ボード４１９は、ジャック４１７の凹形状を有する基板勘合部４３３に対して、実装ボード４１９の一部が凹形状の空隙（切り欠き）を有して基板勘合部４３３が長手方向に挿入できるように形成されている。また、実装ボード４１９は、厚さ１．６ｍｍの比誘電率εｒ＝４．６〜５．２（４．８）の絶縁体からなり、その絶縁体上に金Ａｕや銅Ｃｕなどの導体からなるペアライン４３７（第３のペアライン）が４対設けられており、それぞれ上下のラインで例えば、４３７−１と４３７−２というように１対をなし、各対はインピーダンスＺｏ＝１００Ωに整合されている。また、実装ボード４１９の材質は、熱硬化ＰＰＥ系、熱硬化ＰＰＯ系、ＰＴＥＦ系、セラミックＰＴＦＥ、ＧＹＰ（ガラスポリイミド）、ＢＴレジン等のうちの少なくとも１つからなっている。
【０１９４】
なお、実装ボード４１９の比誘電率εｒは、上述した範囲を逸脱した場合には、インピーダンスを１００Ωに維持することができなくなる。
【０１９５】
図４４は、図４１に示すＬＡＮケーブル４１１、プラグ４１５、ジャック４１７をそれぞれ矢印方向に実装ボード４１９に挿入して各部材が勘合していることを示す断面図である。
【０１９６】
図４４を参照して、ＬＡＮケーブルコネクタの取り付け工程について説明する。
【０１９７】
ＬＡＮケーブル４１１の先端部から線路４４１が２〜５ｍｍ程度突起するようにシース４２１を除去し、ＬＡＮケーブル４１１の線路４４１とプラグ４１５に設けられたプラグペアライン４２３を長手方向に上下に重なるように接続する。
【０１９８】
次いで、プラグ４１５をジャック４１７のプラグ勘合部４３１に長手方向に挿入して勘合させ、プラグペアライン４２３とジャック４１７に設けられたジャックペアライン４３５を長手方向に上下に重なるように接続する。
【０１９９】
次いで、ジャック４１７を実装ボード４１９に長手方向に挿入して勘合させ、ジャックペアライン４３５と実装ボード４１９に設けられた実装ボードペアライン４３７を長手方向に上下に重なるように接続する。
【０２００】
この結果、図４４に示すように、ＬＡＮケーブル４１１の線路４４１とプラグ４１５に設けられたプラグペアライン４２３、プラグペアライン４２３とジャック４１７に設けられたジャックペアライン４３５、ジャックペアライン４３５と実装ボード４１９に設けられた実装ボードペアライン４３７が順次に接続される。
【０２０１】
（ＬＡＮケーブルコネクタの特性）
図４５（ａ）は従来のＬＡＮケーブルコネクタ４５０であるＲＪ４５の外観を示す斜視図であり、（ｂ）はＬＡＮケーブルコネクタ４５０内のケーブルから実装ボードに至る１ラインを示す図であり、（ｃ）はそのＳパラメータのシミュレーション結果を示す図である。
【０２０２】
図４６（ａ）は本発明のＬＡＮケーブルコネクタ４１０の外観を示す斜視図であり、（ｂ）はそのＳパラメータのシミュレーション結果を示す図である。
【０２０３】
図４７（ａ）は従来のＬＡＮケーブルコネクタ４５０であるＲＪ４５の外観を示す斜視図であり、（ｂ）は本発明のＬＡＮケーブルコネクタ４１０の外観を示す斜視図であり、（ｃ）は両者のＳパラメータのシミュレーション結果を示す図である。
【０２０４】
従来のＬＡＮケーブルコネクタ４５０は、ケーブルから実装ボードに至る１ラインが数段階に渡って折れ曲がったような線路からなっているので、シミュレーション結果を示すように、ＳパラメータとしてＳ２１においても、１ＭＨｚ、４ＭＨｚ、１６ＭＨｚ、２０ＭＨｚに通過特性が急峻に低減してクロストークの悪化が見られる。
【０２０５】
本発明のＬＡＮケーブルコネクタ４１０は、ケーブルから実装ボードに至るペアラインが上述したようにほぼ一直線になるように構成されているので、シミュレーション結果を示すように、ＳパラメータとしてＳ２１においても、０〜３０ＭＨｚの範囲で通過特性が最大５ｄＢ低減する程度であり、良好なクロストーク特性が見られる。
【０２０６】
このように、ケーブルの線路に対してプラグの第１のペアラインを長手方向に重なるように接続し、ジャックにおいて、プラグの第１のペアラインと第１の勘合部で第２のペアラインと長手方向に重なるように接続し、ジャックの第２の勘合部と勘合するとともにジャックの第２のペアラインと長手方向に重なるように実装基板の第３のペアラインを接続することで、特性インピーダンスを整合することができＴＥＭ波の伝送を維持することができるので、ＧＨｚ帯伝送を行うことができる。
【０２０７】
本発明によれば、クロストークが最小限になり、方向性カプラや容量結合器で高周波成分が通過させるため、反射エネルギも最小化でき、中距離配線における周辺絶縁物のｔａｎδに起因する熱エネルギ減衰と直流抵抗による熱エネルギ減衰のみとなり、電磁放射のない理想的な伝送システムが完成する。
【０２０８】
本実施の形態では、様々な構成要素を組み合わせているが、十数ＧＨｚ帯の信号伝送は全ての構成要素のうち一つでも欠けると伝送できなくなるため、総合的に設計しなくてはならない。
【０２０９】
また、伝送線路の本数は複数ということのみ規定しているが、単線であってもよく、またバス構成で６４本、１２８本など多数の本数を並列することも可能であることはいうまでもない。絶縁物のｔａｎδを０．０００１レベルに小さくする公知の例として、フォーム材料（気泡の包含している絶縁物）などが採用できることは言うまでもない。
【０２１０】
【発明の効果】
請求項１記載の本発明によれば、差動信号伝送ペア線路によりドライバ回路とレシーバ回路とを接続して特性インピーダンスを整合してＧＨｚ帯の差動信号を伝送し、電源グランドペア伝送線路によりドライバ回路に接続された第１の電源およびグランドと、レシーバ回路に接続された第２の電源およびグランドとを接続して特性インピーダンスを整合することで、差動信号伝送ペア線路と電源グランドペア伝送線路の特性インピーダンスを整合することによりＴＥＭ波の伝送を維持することができるので、ＧＨｚ帯伝送を行うことができる。
【０２１１】
請求項６記載の本発明によれば、差動信号伝送ペア線路を用いてドライバ回路とレシーバ回路とを接続し、ＧＨｚ帯の差動信号を伝送するようにしておき、さらに、差動信号伝送ペア線路上に、長手形状の平板からなる平行電極を２対有し、第１の平行電極の一端の両電極に差動信号を入力し、第２の平行電極の一端の両電極に差動信号伝送ペア線路を接続し、第１の平行電極と第２の平行電極とを互いに接近させて差動信号を伝送する方向性カプラを有することで、直流電流を遮断しながら多重反射を防止することができる。
【０２１２】
請求項７記載の本発明によれば、差動信号伝送ペア線路を用いてドライバ回路とレシーバ回路とを接続し、ＧＨｚ帯の差動信号を伝送するようにしておき、さらに、差動信号伝送ペア線路上に、長手形状の平板からなる平行電極を２対有し、第１および第２の平行電極の一方の電極の一端にそれぞれ１対の差動信号を入力し、第１および第２の平行電極の他方の他端に差動信号伝送ペア線路を接続し、第１の平行電極と第２の平行電極とを互いに接近させて差動信号を伝送する容量結合器を有することで、直流電流を遮断しながら多重反射を防止することができる。
【０２１３】
請求項１６記載の本発明によれば、第１又は第２のスタックトペア線路は、べたグランド層に対して上下に絶縁層を介在させた伝送線路からなることで、トランジスタＱ１，Ｑ２の電極部分を除いて全ての線が伝送線路になっており、数十ＧＨｚのパルス信号を伝送することができる。
【０２１４】
請求項１８記載の本発明によれば、ケーブルの線路に対してプラグの第１のペアラインを長手方向に重なるように接続し、ジャックにおいて、プラグの第１のペアラインと第１の勘合部で第２のペアラインと長手方向に重なるように接続し、ジャックの第２の勘合部と勘合するとともにジャックの第２のペアラインと長手方向に重なるように実装基板の第３のペアラインを接続することで、特性インピーダンスを整合することができＴＥＭ波の伝送を維持することができるので、ＧＨｚ帯伝送を行うことができる。
【図面の簡単な説明】
【図１】パルス波形をＦｏｕｒｉｅｒ級数に分解した説明図である。
【図２】チップ内配線の周波数に対する伝送線路にするべき長さの最小値を示す表である。
【図３】本発明のブロック間伝送システムの構成を示す図である。
【図４】中継回路と差動信号ペア伝送線路および電源グランドペア伝送線路の構成を示す図である。
【図５】（ａ）は理想的なペア伝送線路を進行方向に進む伝送波を示し、（ｂ）はペア伝送線路の間に絶縁板を挟んだ構造上を進む先行波と遅延波を示す図である。
【図６】（ａ）は本発明の伝送線路に用いられたペア線路の断面構造であり、（ｂ）はペア線路を４組用いて平坦に並べたフラット線路の断面構造であり、Ｓパラメータを示すグラフである。
【図７】本発明の伝送線路に用いられたペア線路の改良例であり、（ａ）は被覆厚が０．３ｍｍ、（ｂ）は０．５ｍｍである。
【図８】特性インピーダンスを１００Ωに維持したときの０．５ｍｍ心線における心線間距離と比誘電率の関係を示すグラフであり、図８（ａ）は被覆厚が０．３ｍｍ、（ｂ）は０．５ｍｍを示すグラフである。
【図９】ペア線路を４本配列したＡタイプの例（ａ）と、そのクロストークを示すグラフ（ｂ）である。
【図１０】ペア線路を４本配列したＢタイプの例（ａ）と、そのクロストークを示すグラフ（ｂ）である。
【図１１】ペア線路を４本配列したＣタイプの例（ａ）と、そのクロストークを示すグラフ（ｂ）である。
【図１２】ペア線路を４本配列したＤタイプの例（ａ）と、そのクロストークを示すグラフ（ｂ）である。
【図１３】ペア線路を４本配列したＥタイプの例（ａ）と、そのクロストークを示すグラフ（ｂ）である。
【図１４】ペア線路の配置の違いによる電界強度の分布から見たクロストークの関係を示す図であり、Ａタイプの例（ａ）と、Ｂタイプの例（ｂ）である。
【図１５】ペア線路の配置の違いによる電界強度の分布から見たクロストークの関係を示す図であり、Ｃタイプの例（ａ）と、Ｄタイプの例（ｂ）と、Ｅタイプの例（ｃ）である。
【図１６】（ａ）はｎＭＯＳ差動ドライバ・レシーバの送信端カプラ結合方式を示す図であり、（ｂ）はＣＭＯＳシングルエンドドライバ・レシーバの送信端容量結合方式を示す図である。
【図１７】（ａ）はＣＭＯＳシングルエンドドライバ・レシーバの終端抵抗型ダブルカプラまたは容量結合方式を示す図であり、（ｂ）はＣＭＯＳシングルエンドドライバ・レシーバの送信端カプラ結合方式を示す図である。
【図１８】（ａ）はＬＶＤＳ型回路の改良方式を示す図であり、（ｂ）はツイストペア線路を示す図である。
【図１９】電気エネルギの移動原理を説明するための図である。
【図２０】（ａ）は第１方向性カプラの構成を示す図であり、（ｂ）は第２方向性カプラの構成を示す図であり、（ｃ）は両者の上面図であり、（ｄ）はその寸法を記載した表である。
【図２１】（ａ）は第１方向性カプラの構成を示す図であり、（ｂ）は第１方向性カプラＧＡＰを０．００２、０．００６、０．０１と３段階に変化させたときのＰｏｒｔ１からＰｏｒｔ２へ伝わるエネルギの周波数特性であり、（ｃ）はＰｏｒｔ１に跳ね返ったエネルギの値である。
【図２２】（ａ）は第２方向性カプラの構成を示す図であり、（ｂ）は第２方向性カプラＧＡＰを０．００２、０．００６、０．０１と３段階に変化させたときのＰｏｒｔ１からＰｏｒｔ２へ伝わるエネルギの周波数特性であり、（ｃ）はＰｏｒｔ１に跳ね返ったエネルギの値である。
【図２３】（ａ）は第２方向性カプラ２０２の外観を示す図であり、（ｂ）は第２方向性カプラ２０２に入力したパルス信号の波形であり、（ｃ）は通過したパルスをシミュレーションした電圧波形であり、（ｄ）は通過したパルスをシミュレーションした電流波形である。
【図２４】第２方向性カプラ２０２に対して負荷を想定した出力信号のモデル波形を示す図である。
【図２５】図１６（ｂ）に代表される容量結合器の例を示す図である。
【図２６】（ａ）はＳパラメータのシミュレーション結果を示す図であり、（ｂ）はチップキャパシタ０．１μＦのときのパルス波形伝送状態、（ｃ）はチップキャパシタ１００ｐＦ、（ｄ）は１０ｐＦのときのパルス波形伝送状態を示す図である。
【図２７】図２６に示す伝送線路のｔａｎδ＝０．０１５にしたときのシミュレーション結果を示す図である。
【図２８】（ａ）はツイストペア線路であり、（ｂ），（ｃ），（ｄ）はその誘電角損失ｔａｎδ別の伝送特性を示す図である。
【図２９】（ａ）はペアコプレーナ線路を示す図であり、（ｂ）はガードコプレーナ線路を示す図であり、（ｃ）はスタックトペア線路を示す図であり、（ｄ）はガードスタックトペア線路を示す図である。
【図３０】図１６（ａ）に示すドライバ回路１６１の構造を示す図である。
【図３１】ドライバ回路１６１を構成するトランジスタＱ１，Ｑ２の構造を示す断面図である。
【図３２】（ａ）はべたグランドを介したビアホールの構造を示す図であり、（ｂ）はその拡大図である。
【図３３】アンチビアホール半径Ｒとビアホール半径ｒの関係（表中数値Ｒ／ｒ比）を示す表である。
【図３４】（ａ）は基板に取り付けたコネクタの構造を示す図であり、（ｂ）は基板内の配線構造を示す図である。
【図３５】（ａ），（ｂ）はスパイラルコンタクトの構造を示す図であり、（ｃ）はそのＳパラメータを示すグラフである。
【図３６】グランドが参照される差動伝送線路を示す図である。
【図３７】従来の伝送線路３７１と、本発明の伝送線路３７２およびグランドのないスタックトペア線路３７３を示す図である。
【図３８】グランドが参照されていない差動回路をなすドライバ回路と０レベルを参照するレシーバ回路との結合構造を示す回路図である。
【図３９】グランドが参照されている差動回路をなすドライバ回路と０レベルを参照するレシーバ回路との結合構造を示す図である。
【図４０】（ａ）はＥＳＤ保護回路を示す図であり、（ｂ）はＥＳＤ保護回路の断面構造を示す図である。
【図４１】（ａ）はＬＡＮケーブル４１１が接続されたプラグ４１５を示す斜視図であり、（ｂ）はジャック４１７を示す斜視図であり、（ｃ）は実装ボード４１９を示す斜視図であり、（ｄ）はプラグ４１５とジャック４１７および実装ボード４１９を勘合して一体化し実装ボード側から見たＬＡＮケーブルコネクタ４１０の斜視図であり、（ｅ）はプラグ４１５とジャック４１７および実装ボード４１９を勘合して一体化しＬＡＮケーブル側から見たＬＡＮケーブルコネクタ４１０の斜視図である。
【図４２】ＬＡＮケーブル４１１とプラグ４１５との間の接続部にカバー４１３が挿入されている図であり、（ａ）はその側面図、（ｂ）はプラグの端面から見た図、（ｃ）はその側面図、（ｄ）はその斜視図である。
【図４３】（ａ）はジャック４１７に設けられたプラグ勘合部４３１と基板勘合部４３３を示す斜視図であり、（ｂ）はプラグ勘合部４３１側から見たジャック４１７を示す前面図であり、（ｃ）は基板勘合部４３３側から見たジャック４１７を示す後面図であり、（ｄ）はジャック４１７を示す側面図であり、（ｅ）は実装ボード４１９を示す斜視図である。
【図４４】図４１に示すＬＡＮケーブル４１１、プラグ４１５、ジャック４１７をそれぞれ矢印方向に実装ボード４１９に挿入して各部材が勘合していることを示す断面図である。
【図４５】（ａ）は従来のＬＡＮケーブルコネクタ４５０であるＲＪ４５の外観を示す斜視図であり、（ｂ）はＬＡＮケーブルコネクタ４５０内のケーブルから実装ボードに至る１ラインを示す図であり、（ｃ）はそのＳパラメータのシミュレーション結果を示す図である。
【図４６】（ａ）は本発明のＬＡＮケーブルコネクタ４１０の外観を示す斜視図であり、（ｂ）はそのＳパラメータのシミュレーション結果を示す図である。
【図４７】（ａ）は従来のＬＡＮケーブルコネクタ４５０であるＲＪ４５の外観を示す斜視図であり、（ｂ）は本発明のＬＡＮケーブルコネクタ４１０の外観を示す斜視図であり、（ｃ）は両者のＳパラメータのシミュレーション結果を示す図である。
【図４８】ドライバ回路とレシーバ回路を接続する従来の信号線とペアグランド配線を示す図である。
【図４９】ＣＭＬ型の差動回路に接続されている従来の伝送線路を示す図である。
【図５０】ＬＶＤＳ型の差動回路に接続されている従来の伝送線路を示す図である。
【図５１】（ａ）は従来の伝送線路に用いられたペア線路の構造を示す断面図であり、（ｂ）はペア線路を４組用いて平坦に並べたフラット線路の構造を示す断面図であり、（ｃ）はそのＳパラメータを示すグラフである。
【図５２】グランドが参照される従来の差動伝送線路を示す図である。
【符号の説明】
Ｑ１，Ｑ２，Ｑ７，Ｑ８，Ｑ３１，Ｑ３２，Ｑ３３，Ｑ３４  Ｑ３７，Ｑ３８，Ｑ３９，Ｑ４０，Ｑ４，Ｑ５，Ｑ６，Ｑ５１，Ｑ５２，Ｑ５３，Ｑ５４  …トランジスタ
２１ａ，２１ｂ…基板
２２ａ，２２ｂ…機能回路ブロック
２３ａ，２３ｂ…入出力回路
２４ａ…ドライバ回路
２４ａ，２４ｂ…ドライバ回路
２５ａ，２５ｂ…レシーバ回路
２７ａ，２８ａ，２７ｂ，２８ｂ…コネクタハウジング
２８ａ，２８ｂ…コネクタ
２９，３０…差動信号ペア伝送線路
２９ａ，２９ｂ，３０ａ，３０ｂ…差動信号ペア伝送線路
２９ａ，３０ａ，２９ｂ，３０ｂ…差動信号伝送線路
３０…差動信号伝送ペア線路
３０ａ，３０ｂ…差動信号伝送ペア線路
３１ａ，３１ｂ…電源グランドペア伝送線路
４１…中継回路
４４，４５…レシーバ回路
５１ａ，５１ｂ…ペア伝送線路
５３…絶縁板
６１…ペア線路
６１…差動信号伝送ペア線路
６２ａ，６２ｂ…素線
６３…フラット線路
６４…外被
７２…ペア線路
９１…差動信号伝送ペア線路
１３１…差動信号伝送ペア線路
１６１…ドライバ回路
１６２…レシーバ
１６２…レシーバ回路
１６４…伝送線路
１６４…差動信号伝送ペア線路
１６５…方向性カプラ
１６５，１６６…方向性カプラ
１６５ａ…第２のスタックトペア線路
１６５ａ，１６５ｂ…両電極
１６６…方向性カプラ
１６７…ドライバ回路
１６７，１６９…容量結合器
１６８…差動信号伝送ペア線路
１７３…伝送線路
１７４，１７５，１７６，１７７，１８４，１８５…方向性カプラ
１７７ｂ…出力端
１８２…レシーバ回路
２０１…第１方向性カプラ
２０１ｆ…上部配線
２０１ｈ，２０１ｉ…下部配線
２０２…第２方向性カプラ
２０２ｆ，２０２ｇ…上部配線
２０２ｈ，２０１ｉ…下部配線
２５１ａ，２５１ｂ…ペア線路
２５２ａ，２５２ｂ…チップキャパシタ
２５３ａ，２５３ｂ…ビアホール
２９１…ペアコプレーナ線路
２９２…ガードコプレーナ線路
２９３…スタックトペア線路
２９４…ガードスタックトペア線路
３０１ｖ，３０１ｇ…コプレーナ線路
３０２ａ…第１のスタックトペア線路
３０２ａ，３０２ｂ…スタックトペア線路
３４１ａ，３４１ｂ…コネクタハウジング
３４２…基板
３４３…スルーホール
３４４ａ，３４４ｂ…スタックトペア線路
３５１ａ，３５１ｂ…スパイラルコンタクト
３６１，３６２…伝送線路
３６３…グランド層
３７１，３７２…伝送線路
３７１ｂ…伝送線路
３７２ｂ…下層配線
３７３…スタックトペア線路
３７４…グランド
３７６…ビアホール
３７７…グランド接続部
３８１，３９１…ドライバ回路
３８２，３９２…レシーバ回路
３８３…スタックトペア伝送線路
４０１…ＥＳＤ保護回路
４０３…差動伝送線路
４０４…レシーバ回路
４１０…ＬＡＮケーブルコネクタ
４１１…ＬＡＮケーブル
４１３…カバー
４１５…プラグ
４１７…ジャック
４１９…実装ボード
４２３…ペアライン（第１のペアライン）
４３１…プラグ勘合部
４３３…基板勘合部
４３５…ペアライン（第２のペアライン）
４３７…ペアライン（第３のペアライン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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