(57)【要約】      （修正有）【課題】ビット記憶密度を高めるためのメモリセル構造を提供すること。【解決手段】メモリセルは、少なくともダイオードとともに直列に接続した２つのアンチフューズを備える。それぞれのアンチフューズは、フューズがとばされると他のものとは異なる抵抗値を表す。そして、それぞれが徐々に高くなるようなプログラム電圧を要する。よりとびやすいフューズが第１、そしてよりとびにくいフューズがそれに続くようにしてプログラムされるように、それぞれのアンチフューズは形状と材料が異なる。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
多ビットメモリセルであって、
プログラミング電圧が第１のプログラミング電圧レベルよりも大きくなるときに、より低い第１の抵抗にプログラミングするために配設される第１のアンチヒューズと、
該第１のアンチヒューズに電気的に直列に接続され、前記プログラミング電圧が第２のプログラミング電圧レベルよりも大きくなるときに、より低い第２の抵抗にプログラミングするために配設される第２のアンチヒューズと、
を備える多ビットメモリセル。
【請求項２】
前記第１のアンチヒューズおよび前記第２のアンチヒューズに電気的に直列に接続され、前記プログラミング電圧が、前記第２のプログラミング電圧レベルより大きなプログラミング電圧レベルを超えるときに、前記第１の抵抗および前記第２の抵抗とは異なる抵抗にプログラミングするために配設される少なくとも１つのさらなる別のアンチヒューズを備える請求項１に記載の多ビットメモリセル。
【請求項３】
ある特定のプログラミング電圧レベルより大きな前記プログラミング電圧を選択的に印加するための書込みエンコーダ増幅器をさらに含み、該選択は格納される多ビットバイナリ値によって決まる請求項１に記載の多ビットメモリセル。
【請求項４】
前記第１のアンチヒューズに電気的に直列に接続される任意のアンチヒューズのプログラミングされた状態の読み値によって決まる多ビットバイナリ値を出力するための読出しデコーダ増幅器をさらに備える請求項１に記載の多ビットメモリセル。
【請求項５】
単一のメモリセルに多ビットバイナリ値を格納するための方法であって、
互いに電気的に直列に接続される異なるアンチヒューズ素子を配列するステップであって、前記異なるアンチヒューズ素子は、該アンチヒューズ素子のうちの特定のアンチヒューズ素子を固有にプログラミングするために、異なるプログラミング電圧レベルが必要とされるように異なる、前記配列するステップと、
多ビットバイナリ値を符号化したものに相当するプログラミング電圧レベルを印加することにより、前記アンチヒューズ素子のうちの特定のアンチヒューズ素子をプログラミングするステップと、
前記異なるアンチヒューズ素子のうちのいくつが前記プログラミング電圧レベルに反応したかを読み取ることにより前記多ビットバイナリ値を読み出すステップと、
を含む単一のメモリセルに多ビットバイナリ値を格納するための方法。
【請求項６】
前記配列するステップは、前記異なるアンチヒューズ素子がそれぞれ、離散的な形状の変化を示し、最も反応しやすいタイプが端部に配置されるようになされる請求項５に記載の単一のメモリセルに多ビットバイナリ値を格納するための方法。
【請求項７】
多ビットメモリセルであって、
プログラミング電流が第１のプログラミング電流レベルよりも大きくなるときに、より高い第１の抵抗にプログラミングするために配設される第１のヒューズと、
前記第１のヒューズに電気的に直列に接続され、前記プログラミング電流が第２のプログラミング電流レベルよりも大きくなるときに、異なるより高い第２の抵抗にプログラミングするために配設される第２のヒューズと、
を含む多ビットメモリセル。
【請求項８】
前記第１のヒューズおよび前記第２のヒューズに電気的に直列に接続され、前記プログラミング電流が、前記第２のプログラミング電流レベルよりも大きなプログラミング電流レベルを超えるときに、前記第１の抵抗および前記第２の抵抗とは異なる抵抗にプログラミングするために配設されるさらなる別のヒューズを備える請求項８に記載の多ビットメモリセル。
【請求項９】
ある特定のプログラミング電流レベルより大きな前記プログラミング電流を選択的に印加するための書込みエンコーダ増幅器をさらに備え、該選択は格納される多ビットバイナリ値によって決まる請求項８に記載の多ビットメモリセル。
【請求項１０】
前記第１のヒューズに電気的に直列に接続される任意のヒューズのプログラミングされた状態の読み値によって決まる多ビットバイナリ値を出力するための読出しデコーダ増幅器をさらに備える請求項８に記載の多ビットメモリセル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体デジタルメモリに関し、より具体的には、２つ以上のバイナリビットが格納され、アクセスされるようにするメモリセル構造に関する。
【背景技術】
【０００２】
半導体デジタルメモリは通常、２つの状態、たとえば「１」あるいは「０」をとることができる１バイナリビットを格納するメモリセルのアレイを含む。ヒューズおよびアンチヒューズメモリビットセルは、ヒューズの状態、たとえば開＝１および閉＝０、あるいはその逆によって、「１」および「０」のバイナリ状態を表す。通常はヒューズがあるそれぞれの場所にダイオードが備えられ、それにより、アレイ内の各ビットが、ビットおよびワードアドレス線を用いて１つずつ読み出すことができるようになる。そのようなダイオードは、そのビットの行および列がアドレス指定されていない場合には逆方向バイアスをかけられ、そのビットの行および列がアドレス指定されている場合には順方向バイアスをかけられる。
【０００３】
アンチヒューズは通常のヒューズとは逆のものであり、標準的には、その中にプログラミング電流、たとえば約５ミリアンペアが流されるまでは開路である。たとえば、ポリ拡散（poly-diffusion）アンチヒューズは、高い電流密度によって生成される熱を用いて、電極間にある薄い絶縁性の誘電体層を溶融させる。プログラミング電流は、ポリシリコンおよび拡散電極からのドーパント原子を、結果として生成される直径が約２０ナノメートルの抵抗性シリコンリンクに導入する。アクテル社は、そのアンチヒューズ技術をプログラマブル低インピーダンス回路素子（programmable low-impedance circuit element（ＰＬＩＣＥ））と称している。
【０００４】
通常のポリ拡散アンチヒューズの酸化物−窒化物−酸化物（ＯＮＯ）誘電体サンドイッチ構造は、ｎ型アンチヒューズ拡散上に成長させた二酸化シリコン（ＳｉＯ２）と、窒化シリコン（Ｓｉ３Ｎ４）層と、別の薄い二酸化シリコン（ＳｉＯ２）層とを含む。層状のＯＮＯ誘電体構造を備えるこのようなアンチヒューズは、単一の酸化物誘電体と比べて、狭い範囲の溶断アンチヒューズ抵抗値を有する。層状のＯＮＯ誘電体構造の実効的な電気的厚みは、１０ナノメートルのＳｉＯ２と同等である。Ｓｉ３Ｎ４はＳｉＯ２よりも高い誘電率を有するので、実際の厚みは１０ナノメートルよりも小さくすることができる。
【０００５】
溶断アンチヒューズの平均抵抗は、製造工程および用いられるプログラミング電流に依存する。１つの特定の技術では、プログラミング電流が５ミリアンペアである結果として、平均溶断アンチヒューズ抵抗を約５００オームにすることができる。スイッチ電流の正確なレベルは、素子のサイズおよび用いられる上側金属に依存する。通常、プログラミング電流を１５ミリアンペアまで増加させると、平均アンチヒューズ抵抗が、たとえば１００オームまで減少する。金属からなる導電性フィラメントが、スイッチをプログラミングした後に電流を流すための主な媒体であると考えられる。通常のオン／オフ抵抗比は約１：１００，０００である。
【０００６】
一旦、アンチヒューズがプログラミングされたなら、その過程は逆にすることはできない。たとえば、アクテル１０１０は約１１２，０００アンチヒューズを含むが、通常の応用形態では、そのヒューズのうちの２％のみが永久にプログラミングされる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、ビット記憶密度を高めるためのメモリセル構造を提供することである。
【課題を解決するための手段】
【０００８】
手短に述べると、本発明のメモリセルの実施形態は、ダイオードと直列に少なくとも２つのアンチヒューズを含む。各アンチヒューズは溶断時に他とは異なる抵抗を示し、それぞれプログラミングが終わるまで徐々に増加していく電圧あるいは電流を必要とする。そのアンチヒューズ構造はそれぞれの形状および材料が異なり、最初に、低いプログラミング電圧が、より反応しやすいヒューズを溶断し、その後、高い電圧が、より反応しにくいヒューズをプログラミングするであろう。
【０００９】
本発明の利点は、高いビット密度を有するメモリ素子が提供されることである。
【００１０】
本発明の別の利点は、層を追加することにより垂直方向に拡張したメモリ素子が提供されることである。
【００１１】
本発明のこれらの目的および利点ならびに他の目的および利点は、添付の図面に示されるような好ましい実施形態に関する以下に記載される詳細な説明を読んだ後に、おそらく当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【００１２】
図１Ａ〜図１Ｄは本発明の多ビットメモリセルシステムの実施形態を示しており、ここでは全体として参照番号１００で参照される。単一のメモリセル１０２が、ビット線およびワード線のクロスバーマトリクス上に配列される数多くのそのような素子を表している。たとえば、ワード線１０４、ビット書込み線１０６およびビット読出し線１０８は、それぞれ書込みエンコーダ増幅器１１０および読出しデコーダ増幅器１１２が書込み／読出しのために特定のメモリセル１０２にアクセスできるようにする。
【００１３】
メモリセル１０２は、１つのダイオードと少なくとも２つのプログラマブルスイッチからなる直列スタックを含む。図１Ａ〜図１Ｄは実現可能な１つの実施形態を表しており、たとえば直列スタックが、ダイオード１１４と、３つのアンチヒューズスイッチ（ＡＦ１〜ＡＦ３）１１６〜１１８とを含む。金属層（ｍ１〜ｍ５）１２１〜１２５が各構成要素を分離する。金属層ｍ１  １２１およびｍ５  １２５によって、ワード線１０４、ビット書込み線１０６およびビット読出し線１０８に接続できるようになる。そのような金属層は、アルミニウム、金、クロム、タングステン−チタンなどを用いて形成されることができる。用いられる金属の選択も、プログラミングスイッチ点の電圧および電流に影響を及ぼす。
【００１４】
金属層ｍ２  １２２およびｍ３  １２４は、アンチヒューズＡＦ１〜ＡＦ３  １１６〜１１８がプログラミングされていない状態からプログラミングされた状態に移行するのを隔離するための役割を果たすように選択される、クロムあるいはタングステン−チタンのような金属を含むことが好ましい。金属層ｍ２  １２２およびｍ３  １２４を用いない場合、プログラミング中にアモルファスシリコンの熱が隣接するアンチヒューズに流出し、そのアンチヒューズもプログラミングしてしまう可能性がある。
【００１５】
結果として、読出しデコーダ増幅器１１２が、メモリセル１０２の全直列抵抗を読み取ることにより、アンチヒューズＡＦ１〜ＡＦ３  １１６〜１１８のうちのいくつがプログラミングされているかを検出する。そのような抵抗値を測定するために、センス電流を注入することができる。
【００１６】
そのような典型的な素子は、２バイナリビットの情報、たとえば４つの状態００、０１、１０、１１を格納することができる。これらが、（００）ＡＦ１＝開、ＡＦ２＝開、ＡＦ３＝開；（０１）ＡＦ１＝閉、ＡＦ２＝開、ＡＦ３＝開；（１０）ＡＦ１＝閉、ＡＦ２＝閉、ＡＦ３＝開；および（１１）ＡＦ１＝閉、ＡＦ２＝閉、ＡＦ３＝閉によって図１Ａ〜図１Ｄに表される。半導体素子構造の性質によって、ＡＦ２を閉じる前に書込みプログラミングによってＡＦ１が閉じ、ＡＦ３が閉じる前にＡＦ２が閉じなければならない。
【００１７】
３つのアンチヒューズスイッチ（ＡＦ１〜ＡＦ３）１１６〜１１８は電気的に直列であり、それらの中では、アモルファスシリコンのなだれ降伏を引き起こすのにどの程度の強い電界が必要とされるかが異なる。これを実施するための簡単な方法は、ＡＦ１を最も薄く、かつ第５の金属層（ｍ５）に最も近くすることである。
【００１８】
書込みエンコーダ増幅器１１０は基本的に、その入力のバイナリ情報を、ビット書込み線１０６上にあるその出力において、対応するプログラミング電圧レベルに変換するデジタル／アナログコンバータである。状態００ではプログラミング電圧は不要であり、状態０１は、金属層ｍ５  １２５において電界を生成し、ＡＦ１  １１６になだれ降伏を引き起こすだけの十分な電圧をビット書込み線１０６上に必要とする。状態１０は、金属層ｍ５  １２５において電界を生成し、ＡＦ２  １１７になだれ降伏を引き起こすだけの十分な電圧をビット書込み線１０６上に必要とする。さらに、状態１１は、金属層ｍ５  １２５においてさらに大きな電界を生成し、ＡＦ３  １１８になだれ降伏を引き起こすだけの電圧をビット書込み線１０６上に必要とする。実際には、一旦、ＡＦ１  １１６がオンに切り替えられたなら、その時点で金属層ｍ４  １２４が金属層ｍ５  １２５に短絡されるので、ＡＦ２  １１７になだれ降伏を引き起こすことに関係する重要な電極は金属層ｍ４  １２４であろう。さらに、一旦、ＡＦ２  １１７がオンに切り替えられたなら、その時点で金属層ｍ３  １２３がＡＦ１およびＡＦ２を通して金属層ｍ５  １２５に短絡されるので、ＡＦ３  １１８になだれ降伏を引き起こすことに関連する重要な電極は金属層ｍ３  １２３になるであろう。
【００１９】
さらに別のアンチヒューズ素子を追加することにより、さらに多くのビットをメモリセル１０２に格納することができる。
【００２０】
図２Ａ〜図２Ｄは本発明の別の多ビットメモリセルシステムの実施形態を示しており、ここでは全体として参照番号２００によって参照される。メモリセルシステム２００は概念的にはメモリセルシステム１００に類似であるが、主なメモリ記憶素子がヒューズであり、それぞれに固有の抵抗が並列に接続されている点が異なる。
【００２１】
メモリセルシステム２００は少なくとも１つのメモリセル２０２を含み、そのメモリセルでは、それぞれの固有の抵抗によって並列に接続される少なくとも２つのヒューズが直列スタック内に配置される。ヒューズそのものおよびその抵抗は個別素子にすることができるか、あるいは抵抗は、対応するヒューズを溶断した結果として生成される予測可能な電気抵抗を表すことができる。熟練者であれば、数多くの従来技術、たとえばＰＥＤＴ：ＰＳＳ導電性ポリマーヒューズなどを利用することができる。システム２００あるいはメモリセル２０２を実装するために用いられる技術の選択は重要ではない。
【００２２】
図２Ａ〜図２Ｄはメモリセル２０２の、特に３ヒューズの実施形態を示す。必要なのは、少なくとも２つのそのようなヒューズを備えることだけである。最大数は、その「ｎ番目の」ヒューズをプログラミングするために半導体素子が許容することができるプログラミング電圧によって制限されるであろう。ここでは、第１のヒューズ２０４が第２および第３のヒューズ２０６および２０８と直列に配置される。各ヒューズはそれぞれ、異なるプログラミング電流において開くように設計される。図２Ａ〜図２Ｄに記載されるプログラミング電流、たとえば０．１、０．２および０．４ミリアンペアは、本明細書において説明するための例示にすぎない。これらのヒューズにはそれぞれ、第１から第３の抵抗２１０、２１２および２１４が並列に接続される。図２Ａ〜図２Ｄに記載される抵抗値、たとえば１００オーム、２００オームおよび４００オームも本明細書において説明するための例示にすぎない。ヒューズおよび抵抗からなるスタック全体はダイオード２１６と直列に接続され、そのダイオードによって、そのようなメモリセルのアレイの中でメモリセル２０２をアドレス指定できるようになる。
【００２３】
デジタル／アナログ書込みエンコーダ２１８は、２ビットデジタル入力をプログラミング電流に、たとえば「００」を０．１ｍＡ未満に、「０１」を０．１〜０．２ｍＡに、「１０」を０．２〜０．４ｍＡに、「１１」を０．４ｍＡより大きい電流に変換する。そのようなレベルを適用することが図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄにそれぞれ示される。
【００２４】
アナログ／デジタル読出しデコーダ２２０は、抵抗の読み値を元の２ビットデジタル値に、たとえば、約０オームの場合には「００」に、約１００オームの場合には「０１」に、約３００オームの場合には「１０」に、約７００オームの場合には「１１」に変換し直す。そのようなレベルの読み値が図２Ａ、図２Ｂ、図２Ｃおよび図２Ｄにそれぞれ示される。ヒューズ２０４、２０６および２０８が各図でそれぞれ切れていることに留意されたい。
【００２５】
デジタル／アナログ書込みエンコーダ２１８およびアナログ／デジタル読出しデコーダ２２０は、ビット線２２２およびワード線２２４を通して各メモリセル２０２をアドレス指定することができる。
【００２６】
本発明が現時点で好ましい実施形態に関して説明されてきたが、その開示が限定するものと解釈されるべきでないことは理解されたい。上記の開示を読んだ後に、種々の改変および変更が当業者にはおそらく明らかになるであろう。したがって、添付の特許請求項は、本発明の真の精神および範囲に入るような全ての改変および変更を網羅するものと解釈されることを意図している。
【図面の簡単な説明】
【００２７】
【図１Ａ】３つのアンチヒューズ素子を用いて２バイナリビットの情報を表し、この時点ではまだプログラミングされていない３つのアンチヒューズが「００」のバイナリ状態を表す、本発明のメモリセルの実施形態の概略図。
【図１Ｂ】この時点で３つのアンチヒューズのうちの第１のアンチヒューズがプログラミングされ、「０１」のバイナリ状態を表す、図１Ａのメモリセルの概略図。
【図１Ｃ】３つのアンチヒューズのうちの第１および第２のアンチヒューズがプログラミングされ、「１０」のバイナリ状態を表す、図１Ａのメモリセルの概略図。
【図１Ｄ】３つのアンチヒューズが全てプログラミングされ、「１１」のバイナリ状態を表す、図１Ａのメモリセルの概略図。
【図２Ａ】３つのヒューズ素子を用いて２バイナリビットの情報を表し、この時点ではまだプログラミングされていない３つのヒューズが「００」のバイナリ状態を表す、本発明のメモリセルの実施形態の概略図。
【図２Ｂ】この時点で３つのヒューズのうちの第１のヒューズがプログラミングされ、「０１」のバイナリ状態を表す、図２Ａのメモリセルの概略図。
【図２Ｃ】この時点で３つのヒューズのうちの第１および第２のヒューズがプログラミングされ、「１０」のバイナリ状態を表す、図２Ａのメモリセルの概略図。
【図２Ｄ】３つのヒューズが全てプログラミングされ、「１１」のバイナリ状態を表す、図２Ａのメモリセルの概略図。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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