(57)【要約】【課題】  伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく制御する。【解決手段】  受信回路２０が伝送データを受信すると、順番に記録メモリ２２に与えられ、一時的に記録される。ある伝送データに処理データが含まれ、別の伝送データにタイミング情報が含まれている場合、前者の伝送データが処理された後、タイミング制御回路２６は後者の伝送データに含まれるタイミング情報を検出し、タイマを発動する。前者の伝送データの処理は、タイマ動作中待たされ、タイマ動作終了後実行される。このように、タイミング情報を含む伝送データを送信することで、データ処理回路１２における、伝送データの処理に、時間上の間隔を、受信側システムのクロックサイクル単位で設けることができるため、効率的で無駄のないタイミングウェイトを実現でき、かつパフォーマンスの向上が期待できる。【選択図】        図１
2005318283.tif 000002
【特許請求の範囲】
【請求項１】
任意の情報および期間の長さを表わすタイミング情報を受付けるための受付手段と、
前記受付手段が受付けた情報を記録するための記録手段と、
前記記録手段が記録した情報を出力するための出力手段と、
前記出力手段がタイミング情報を出力すると、前記タイミング情報が表わす長さに対応する期間、前記出力手段が情報を出力することを禁止するための禁止手段とを含む、適正化回路。
【請求項２】
前記禁止手段は、
一定の長さの期間が経過したことを検出するための検出手段と、
前記検出手段が連続して検出した前記一定の長さの期間の和が、前記タイミング情報が表わす長さに対応する期間以下である間、前記出力手段が情報を読出すことを禁止するための手段とを含む、請求項１に記載の適正化回路。
【請求項３】
前記一定の長さの期間は、前記出力手段が情報を出力する先の、動作の速度に対応する期間である、請求項２に記載の適正化回路。
【請求項４】
前記受付手段は、
シリアルデータを受付けるための手段と、
前記シリアルデータをパラレルデータに変換するための手段とを含む、請求項１に記載の適正化回路。
【請求項５】
前記出力手段は、
前記受付手段が受付けた任意の情報を、前記適正化回路の外部に出力するための手段と、
前記タイミング情報を前記禁止手段に出力するための手段とを含む、請求項１に記載の適正化回路。
【請求項６】
任意の情報および期間の長さを表わすタイミング情報を受付けるための受付手段と、
前記受付手段が受付けた情報を記録するための記録手段と、
前記記録手段が記録した情報を読出すための読出し手段と、
前記読出し手段がタイミング情報を読出すと、前記タイミング情報が表わす長さに対応する期間、前記読出し手段が情報を読出すことを禁止するための禁止手段と、
前記読出し手段が前記任意の情報を読出すと、前記任意の情報を処理するための処理手段とを含む、情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適正化回路および情報処理装置に関し、特に、タイミングウェイトを適正化する適正化回路および情報処理装置に関する。
【背景技術】
【０００２】
従来の、一定の間隔で連続してシリアルデータを転送できるシリアルデータ通信装置は、特許文献１に開示されるように、複数の伝送データを転送するデータ通信装置であって、タイマと、一定時間が経過した後に通信を開始する旨の信号を出力する回路と、一定間隔で自動的に連続してシリアルデータを転送するシフトレジスタとを含む。
【０００３】
この発明によると、送信データの設定や通信開始タイミング制御などのためのソフトウェア処理を容易にすることができ、かつ送信側−受信側間における物理レベルでの通信を正常に執り行なうことができる。
【０００４】
しかし、前述の特許文献１に開示された発明では、通信が極めて非効率的になるという問題点がある。この原因は、特許文献１に係るシリアルデータ通信装置の同期回路が、受信側で要求される時間間隔を正確に作り出すことができない点にある。そして時間間隔が正確に作り出されない理由は、シリアルデータを送信する時間間隔が一定となるように決定される点にある。時間間隔がこのように決定されるので、各伝送データ間のタイミングウェイト（受信側の論理的な動作を正常に執り行なうために存在する、時間間隔の変動）を考慮できなくなる。一方、可能であるならば、受信側の通信装置は、伝送データ毎に異なるタイミングウェイトを要求する。その理由は、伝送データごとに実施される動作が異なるためである。
【０００５】
この問題点を、より具体的に説明する。ある情報処理装置が、複数の伝送データを連続して受信した後、受信したデータに対し予め定める処理を実行することとする。このとき、伝送データの内容や情報処理装置のステータスなどに応じて、連続した伝送データの間に適切な時間間隔が必要とされる場合がある。その場合とは、たとえば、伝送データＡが情報処理装置の動作モードを変更するコマンドを意味し、かつ伝送データＡが情報処理装置に到達してから動作モードの変更が完了するまでに数クロック分の時間を要するといった場合である。この場合、伝送データＡを受信した後、後続する伝送データＢが途切れなく送信されると、伝送データＢは正常に受信されない（すなわち、上述の情報処理装置が正常な動作を継続することは困難となる）。その原因は、伝送データＡによる動作モードの変更が完了する前に、伝送データＢがデータ処理回路に与えられる点にある。このような誤動作を回避するため、伝送データＡがデータ処理回路に与えられてから伝送データＢがデータ処理回路に与えられるまでに、適切な時間間隔を空けるという対策が実施されている。特許文献１に係るシリアルデータ通信装置は、この時間間隔を十分大きくすることにより、上述の誤動作を回避する。時間間隔の大きさを決定する方法には、ソフトウェア処理を用いる方法と、ハードウェア処理を用いる方法とがある。これらの方法のうち、ハードウェア処理を用いる方法において、時間間隔を正確に作り出すことは、手間がかかることである。その理由は、送信側および受信側の各クロックの周波数を考慮する必要がある点にある。このようにして周波数を考慮しなくてはならない理由は、時間間隔を正確に作り出すために、受信側のクロックを基準として時間間隔の大きさを決定しなくてはならない点にある。また、ソフトウェア処理を用いる方法の場合でも、時間間隔を正確に作り出すことは非常に困難である。その理由は、上述したハードウェア処理を用いる方法の場合と同様の理由のほか、受信側の情報処理装置が期待する時間間隔を空けてデータを送信することが極めて困難であるという点にある。このため、伝送データ同士の間に時間的な間隔が必要である場合、従来、伝送データを送信する段階で、十分マージンを持たせた時間間隔を空けていた。この方法は、システム上での動作に問題がなくなるというメリットを有する。その代わり、この方法は、時間上の間隔を微調整することが困難というデメリットを有する。微調整が困難なので、無駄に長い時間を確保しなくてはならなくなる。このことは、システムとしてのパフォーマンス低下の原因となっている。そのように時間間隔の微調整が困難な原因は、送信側のＣＰＵ（Central Processing Unit）がデバイスに対するさまざまな処理を実行する必要があり、かつ通信にＯＳ（Operating System、オペレーティングシステム）を介する点にある。
【特許文献１】特開平５−２０７０９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は上述の問題点を解決するためになされたものであって、その目的は、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく適正化できる適正化回路および情報処理装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明のある局面にしたがうと、適正化回路は、任意の情報および期間の長さを表わすタイミング情報を受付けるための受付手段と、受付手段が受付けた情報を記録するための記録手段と、記録手段が記録した情報を出力するための出力手段と、出力手段がタイミング情報を出力すると、タイミング情報が表わす長さに対応する期間、出力手段が情報を出力することを禁止するための禁止手段とを含む。
【０００８】
すなわち、禁止手段は、出力手段が記録手段に記録されたタイミング情報を出力すると、タイミング情報が表わす長さに対応する期間、出力手段が情報を出力することを禁止する。これにより、出力手段が情報を出力する際の、伝送データ間の時間上の間隔は、禁止手段によって適正化される。禁止手段によって適正化されるので、受信側の回路に合わせて適正化することが可能となる。その結果、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく適正化できる適正化回路を提供することができる。
【０００９】
また、上述の禁止手段は、一定の長さの期間が経過したことを検出するための検出手段と、検出手段が連続して検出した、一定の長さの期間の和が、タイミング情報が表わす長さに対応する期間以下である間、出力手段が情報を読出すことを禁止するための手段を含むことが望ましい。
【００１０】
すなわち、禁止するための手段は、検出手段が連続して検出した、一定の長さの期間の和が、タイミング情報が表わす長さに対応する期間以下である間、出力手段が情報を読出すことを禁止する。これにより、出力手段が情報を出力する先の動作の速度に対応するように、情報が読出されることが禁止される。その結果、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく一層適正化できる適正化回路を提供することができる。
【００１１】
また、上述の一定の長さの期間は、出力手段が情報を出力する先の、動作の速度に対応する期間であることが望ましい。
【００１２】
すなわち、禁止するための手段は、検出手段が連続して検出した、出力手段が情報を出力する先の動作の速度に対応する期間の和が、タイミング情報が表わす長さに対応する期間以下である間、出力手段が情報を読出すことを禁止する。これにより、出力手段が情報を出力する先の動作の速度に対応する期間の間、情報が読出されることが禁止される。その結果、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よくさらに適正化できる適正化回路を提供することができる。
【００１３】
また、上述の受付手段は、シリアルデータを受付けるための手段と、シリアルデータをパラレルデータに変換するための手段とを含むことが望ましい。
【００１４】
また、上述の出力手段は、受付手段が受付けた任意の情報を、適正化回路の外部に出力するための手段と、タイミング情報を禁止手段に出力するための手段とを含むことが望ましい。
【００１５】
本発明の他の局面にしたがうと、情報処理装置は、任意の情報および期間の長さを表わすタイミング情報を受付けるための受付手段と、受付手段が受付けた情報を記録するための記録手段と、記録手段が記録した情報を読出すための読出し手段と、読出し手段がタイミング情報を読出すと、タイミング情報が表わす長さに対応する期間、読出し手段が情報を読出すことを禁止するための禁止手段と、読出し手段が任意の情報を読出すと、任意の情報を処理するための処理手段とを含む。
【００１６】
すなわち、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく適正化できる情報処理装置を提供することができる。
【発明の効果】
【００１７】
本発明に係る適正化回路および情報処理装置は、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく適正化できる。
【発明を実施するための最良の形態】
【００１８】
以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同一である。したがって、それらについての詳細な説明は繰返さない。
【００１９】
図１は、本実施の形態に係る情報処理装置１０の内部システムを示すブロック図である。本実施の形態に係る情報処理装置１０は、いわゆるＰＤＡ（Personal   Digital   As-sistant）である。本実施の形態に係る情報処理装置１０は、適正化回路１１と、適正化回路１１に接続され、読出し回路２４の出力部４０を介して与えられる処理データに、予め定められた処理（たとえば加減処理）を実行するデータ処理回路１２とを含む。適正化回路１１は、後述する読出し回路２４の出力部４０において、データ処理回路１２に接続されている。たとえば、データ処理回路１２は、処理データＡ６２が与えられたとき、処理データＡ６２に予め定める処理を実行し、処理データＢ７０が与えられたとき、処理データＢ７０に予め定める処理を実行する。本実施の形態の場合、処理データＡ６２に予め定める処理が実行されると、データ処理回路１２内部のフラグＡが「Ｌ」から「Ｈ」にセットされる。フラグＡが「Ｈ」にセットされると、データ処理回路１２の動作モードが変更される。フラグＡによりデータ処理回路１２の動作モードが変更されると、与えられた処理データに対する処理内容が変更される。たとえば、データ処理回路１２に処理データＢ７０が与えられたとき、フラグＡが「Ｌ」ならば加算処理が実行され、フラグＡが「Ｈ」ならば減算処理が実行される。処理後の処理データＢ７０はデータ処理回路１２に記憶される。データ処理回路１２は、マイクロコンピュータおよびデジタルシグナルプロセッサ（Digital   Signal Processor：略称ＤＳＰ）などの処理回路によって実現される。
【００２０】
適正化回路１１は、複数の伝送データ５０（後述するように、任意の情報および期間の長さを表わすタイミング情報を含むシリアルデータである）を１ビットずつ順番に受信により受付け、記録メモリ２２に与える受信回路２０と、受信回路２０に持続され、受信回路２０が受付けた伝送データ５２〜伝送データ５６のビット列を一時的に保持つまり記録する記録メモリ２２と、記録メモリ２２に接続され、記録メモリ２２が記録した伝送データ５２〜伝送データ５６を読出す（すなわち、出力する）読出し回路２４と、読出し回路２４に接続され、読出し回路２４が記録メモリ２２から伝送データを読出すタイミングを制御するタイミング制御回路２６とを含む。
【００２１】
受信回路２０は、予め定める伝送路に電気的に接続され、その伝送路を介して、複数の伝送データ５０を受信する（すなわち受付ける）入力部３０と、入力部３０に接続され、複数の伝送データ５０をパラレルデータに変換するシフトレジスタ３２と、シフトレジスタ３２に接続され、複数の伝送データ５０を受信した伝送データの順番に出力する出力部３４とを含む。
【００２２】
受信回路２０の入力部３０は、シリアル伝送される複数の伝送データ５０を受信する。受信回路２０の出力部３４は、複数の伝送データ５０を伝送データ５２〜伝送データ５６ごとのビット列として出力する。シフトレジスタ３２は、複数の伝送データ５０を、適正化回路１１内で処理がしやすいパラレルデータ（ビット列）に変換する。シフトレジスタ３２は、伝送データ５２〜伝送データ５６に含まれるデータを、それぞれ保持つまり記録する回路でもある。
【００２３】
記録メモリ２２は、読出し回路２４からの読出し要請があるまで、記録されている伝送データ（本実施の形態の場合、伝送データ５２〜伝送データ５６）を保持しておく。記録メモリ２２は、十分な数の伝送データを保持つまり記録するための容量を有する。たとえば、伝送データが（映像を液晶画面に表示させるための）動画データの場合、記録メモリ２２は、１画面分または画面１ライン分の伝送データを記録するだけの容量を有する。これに対し、伝送データが数値などの情報を表わすデータの場合、記録メモリ２２は、数ドット分の伝送データを記録するだけの容量を有する。記録メモリ２２の容量は、適正化回路１１の設計者によって予め決定されている。
【００２４】
読出し回路２４の出力部４０は、受信回路２０が受付けた処理データＡ６２および処理データＢ７０を、適正化回路１１の外部すなわちデータ処理回路１２に出力し、タイミング情報６６をタイミング制御回路２６に出力する。
【００２５】
タイミング制御回路２６は、読出し回路２４の出力部４０と電気的に接続される。タイミング制御回路２６には、読出し回路２４より出力部４０を介してタイミング情報６６が与えられる。タイミング制御回路２６は、同期カウンタにより構成されるタイマ４６（このようなタイマに相当する機能を有していれば、具体的な構成は特に限定されない。ただし、本実施の形態におけるタイマ４６は、同期カウンタにより構成されることとする。）と、禁止部４８とを含む。タイマ４６は、一定の長さの期間が経過したことを検出する。禁止部４８は、タイマ４６が連続して検出した、一定の長さの期間の和が、タイミング情報６６が表わす長さに対応する期間以下である間、読出し回路２４が伝送データ５２〜伝送データ５６を読出すことを禁止する。本実施の形態の場合、上述した一定の長さの期間は、読出し回路２４が処理データＡ６２および処理データＢ７０を出力する先（データ処理回路１２）の、動作の速度に対応する期間（本実施の形態の場合、データ処理回路１２における１クロックに等しい期間のこと。一般に電子回路の場合発信器が発するクロックに基づいて動作の速度が定められる。このことは、１クロックに等しい期間を、データ処理回路１２の動作の速度に対応する期間とみなしてよいことを表わす）である。タイミング制御回路２６は、出力部４４を介して、読出し回路２４に読出し許可信号を与える。読出し許可信号は、読出し回路２４において、記録メモリ２２からの読出し制御に用いられる。タイミング制御回路２６は、読出し回路２４がタイミング情報６６を出力すると、タイミング情報６６が表わす長さに対応する期間、記録メモリ２２が伝送データを出力することを禁止する回路ともいえる。
【００２６】
図２を参照して、本実施の形態における複数の伝送データ５０は、伝送データ５２〜伝送データ５６を含む。本実施の形態において、伝送データ５２は識別子６０および処理データＡ６２を有する。伝送データ５４は識別子６４およびタイミング情報６６を有する。伝送データ５６は識別子６８および処理データＢ７０を有する。処理データＡ６２および処理データＢ７０は、任意の情報を表わす。処理データＡ６２および処理データＢ７０が表わす具体的な情報の内容は後述する。
【００２７】
識別子６０は、伝送データ５２を識別するためのコードである。本実施の形態の場合、識別子６０は、伝送データ５２に処理データＡ６２が含まれることを意味するコードである。識別子６４は、伝送データ５４を識別するためのコードである。本実施の形態の場合、識別子６４は、伝送データ５４にタイミング情報６６が含まれることを意味するコードである。識別子６８は、伝送データ５６を識別するためのコードである。識別子６８は、伝送データ５６に処理データＢ７０が含まれることを意味するコードである。識別子６０および識別子６８は、原則として１ビット以上１６ビット以下のコードで構成される。本実施の形態の場合、識別子６０および識別子６８は、３ビットのコードで構成される。本実施の形態において、識別子６０および識別子６８の値は「０ｂ００１」である。識別子６４も、原則として１ビット以上１６ビット以下のコードで構成される。本実施の形態の場合、識別子６４は、３ビットのコードで構成される。本実施の形態において、識別子６４の値は「０ｂ０１０」である。本実施の形態において、処理データＡ６２および処理データＢ７０は、１６ビット長のビット列である（これにより、伝送データ５２〜伝送データ５６のサイズは、識別子３ビット＋処理データ１６ビット＝１９ビット、または、識別子３ビット＋タイミング情報１６ビット＝１９ビットとなる）。これらのビット列のうち、下位８ビットは処理内容を表わす。これらのビット列のうち、上位８ビットはデータ処理回路１２によって処理が実施される際、データ処理回路１２に与えられる値を表わす。タイミング情報６６は、「折り返しカウント値」と呼ばれる値を含む。読出し許可信号が「Ｌ」に維持される期間ひいては上述した伝送データの読出しが禁止される期間は、この折り返しカウント値に基づいて定められる。
【００２８】
図３を参照して、受信回路２０で実行されるプログラムは、データを変換する処理に関し、以下のような制御構造を有する。
【００２９】
ステップ１００（以下、ステップをＳと略す。）にて、受信回路２０の入力部３０は、伝送データを受信する。Ｓ１０２にて、シフトレジスタ３２は、受信回路２０の入力部３０が受信したシリアルデータ（複数の伝送データ５０）のうち、伝送データ５２〜伝送データ５６のいずれかを、予め定めるビット長が揃うまで記録する。Ｓ１０４にて、受信回路２０の出力部３４は、ビット列にまとめられた伝送データ５２を記録メモリ２２へ出力する。
【００３０】
図４を参照して、記録メモリ２２で実行されるプログラムは、データを出力する処理に関し、以下のような制御構造を有する。
【００３１】
Ｓ１１０にて、記録メモリ２２は、受信回路２０の出力部３４が出力した伝送データを即時記録する。
【００３２】
Ｓ１１２にて、記録メモリ２２は、読出し回路２４からの読出し要請があったか否かを判断する。読出し要請があったと判断した場合（Ｓ１１２にてＹＥＳ）、処理はＳ１１４へと移される。もしそうでないと（Ｓ１１２にてＮＯ）、処理はＳ１１０へと移される。
【００３３】
Ｓ１１４にて、記録メモリ２２は、自らが伝送データを記録しているか否かを判断する。伝送データを記録していると判断した場合（Ｓ１１４にてＹＥＳ）、処理はＳ１１６へと移される。もしそうでないと（Ｓ１１４にてＮＯ）、処理はＳ１１０へと移される。
【００３４】
Ｓ１１６にて、記録メモリ２２は、自らが記録している伝送データを、受信回路２０より与えられた順番（記録された順番）に読出し、読出し回路２４へ出力する。
【００３５】
図５を参照して、読出し回路２４で実行されるプログラムは、データを読出す処理に関し、以下のような制御構造を有する。
【００３６】
Ｓ１２０にて、読出し回路２４の入力部４２は、タイミング制御回路２６の出力部４４から、読出し許可信号を受付ける。
【００３７】
Ｓ１２２にて、読出し回路２４は、読出し許可信号が高「Ｈ」レベルか否かを判断する。読出し許可信号が高「Ｈ」レベルと判断した場合（Ｓ１２２にてＹＥＳ）、処理はＳ１２４へと移される。もしそうでないと（Ｓ１２２にてＮＯ）、処理はＳ１２０へと移される。
【００３８】
Ｓ１２４にて、読出し回路２４は、記録メモリ２２に対して、読出し要請を行なう。読出し要請に応じて伝送データが出力されると、読出し回路２４は、順次伝送データを入手する。ただし、記録メモリ２２に読出す伝送データが存在しない場合、記録メモリ２２から伝送データが与えられない。この場合、読出し回路２４は、記録メモリ２２から伝送データが与えられるまで待ち続ける。
【００３９】
Ｓ１２６にて、読出し回路２４は、伝送データに含まれた識別信号が、処理データを意味しているか否かを判断する。読出し回路２４は、伝送データに含まれる識別子を、予め定めるサンプルデータ（サンプルデータは、識別子６０、識別子６４、および識別子６８と同じビット長である。本実施の形態の場合、識別子のビット長は３ビットなので、サンプルデータとして、３ビット列の「００１」、「０１０」などが予め定められる。）と比較することで、伝送データに含まれた識別信号が、処理データであるかタイミング情報であるかを識別する。たとえば、記録メモリ２２から、伝送データ５２を入手すると、読出し回路２４は、伝送データ５２に含まれる識別子６０（処理コードを表わす３ビット列「００１」である）を、予め定めるサンプルデータと比較し、伝送データ５２に含まれるデータが処理データＡ６２であると識別する。記録メモリ２２から、伝送データ５４を入手すると、読出し回路２４は、伝送データ５４に含まれる識別子６４（タイミング情報を表わす３ビット列「０１０」である）を、予め定めるサンプルデータと比較し、伝送データ５４に含まれるデータがタイミング情報６６であると識別する。処理データを意味していると判断した場合（Ｓ１２６にてＹＥＳ）、処理はＳ１２８へと移される。もしそうでないと（Ｓ１２６にてＮＯ）、処理はＳ１３０へと移される。
【００４０】
Ｓ１２８にて、読出し回路２４は、処理データを、出力部４０を介して、データ処理回路１２に出力する。たとえば、記録メモリ２２が出力した伝送データが伝送データ５２の場合、識別子６０の値から、伝送データ５２の内容が処理データＡ６２であると判明しているので、処理データＡ６２は、読出し回路２４の出力部４０からデータ処理回路１２に出力される。この時、識別子６０は、処理データＡ６２と同時に読出し回路２４の出力部４０からデータ処理回路１２に出力される。
【００４１】
Ｓ１３０にて、読出し回路２４は、読出し回路２４の出力部４０を介して、タイミング情報６６をタイミング制御回路２６に出力する。記録メモリ２２が出力した伝送データが伝送データ５４の場合、識別子６４の値から、伝送データ５４の内容がタイミング情報６６であると判明しているので、タイミング情報６６は、読出し回路２４の出力部４０からタイミング制御回路２６に出力される。この時、識別子６４は、タイミング情報６６と同時に読出し回路２４の出力部４０からタイミング制御回路２６に出力される。
【００４２】
図６を参照して、タイミング制御回路２６で実行されるプログラムは、読出し許可信号を出力する処理に関し、以下のような制御構造を有する。
【００４３】
Ｓ１４０にて、タイミング制御回路２６は、読出し許可信号を高「Ｈ」レベルに維持する。Ｓ１４２にて、タイミング制御回路２６は、タイマ４６を構成するカウンタの値を「０」にセットする。Ｓ１４４にて、タイミング制御回路２６は、読出し回路２４よりタイミング情報６６の入力を受付ける。Ｓ１４６にて、タイミング制御回路２６は、読出し回路２４に出力する読出し許可信号を高「Ｈ」レベルから低「Ｌ」レベルに切替える。Ｓ１４８にて、タイミング制御回路２６は、タイマ４６を発動させる。これにより、タイミング制御回路２６のカウント値に「１」が加えられる。カウント値の最大値は、上述した折り返しカウント値に基づいて定められる。たとえば、折り返しカウント値が「５０」の場合、同期カウンタは始動時「０」から「４９」までカウントアップする（カウントアップ後、カウント値は「０」となる）。すなわち、同期カウンタは「５０」カウントする。同期カウンタが「０」からカウントを開始し、再び「０」となるまでに「１クロック」の周期の５０倍の時間を要する。たとえばクロックが１０ＭＨｚの場合、「１クロック」の周期は「１００ｎｓ（ナノ秒）」であるため、「１００ｎｓ×５０＝５０００ｎｓ（ナノ秒）＝５ｕｓ（マイクロ秒）」となる。
【００４４】
Ｓ１５０にて、タイミング制御回路２６は、カウンタの値が（折り返しカウント値−１）と同じか否かを判断する。カウンタの値が（折り返しカウント値−１）と同じと判断した場合（Ｓ１５０にてＹＥＳ）、処理はＳ１５２へと移される。もしそうでないと（Ｓ１５０にてＮＯ）、すなわちカウンタの値が（折り返しカウント値−１）に満たないと、処理はＳ１４８へと移される。
【００４５】
Ｓ１５２にて、タイミング制御回路２６は、読出し回路２４に出力している読出し許可信号を低「Ｌ」レベルから高「Ｈ」レベルに切替える。その結果、タイマ４６がカウントを終了すれば、読出し許可信号は高「Ｈ」レベルに切り替わる。次のタイミング情報６６が与えられるまで、読出し許可信号は高「Ｈ」レベルを維持する。すなわち、読出し許可信号は、タイマ動作時は「Ｌ」であり、それ以外のときには「Ｈ」となる。
【００４６】
図７を参照して、データ処理回路１２で実行されるプログラムは、動作モードの変更処理および予め定められた処理に関し、以下のような制御構造を有する。
【００４７】
Ｓ１６０にて、データ処理回路１２は、処理データの入力を受付ける。
【００４８】
Ｓ１６２にて、データ処理回路１２は、処理データの大まかな処理内容を判断する。すなわち、データ処理回路１２は、処理データが動作モードを変更する処理か否かを判断する。本実施の形態の場合、データ処理回路１２は、処理データの下位８ビットを予め定められたビット列と比較することで、処理データが動作モードを変更する処理か否かを判断する。処理データが動作モードを変更する処理と判断した場合（Ｓ１６２にてＹＥＳ）、すなわち与えられた処理データによる効果が後続の処理データに影響を与えるものである場合、処理はＳ１６４へと移される。この場合、上位８ビットに示される値により動作モードの種類が特定される。もしそうでないと（Ｓ１６２にてＮＯ）、すなわち与えられた処理データによる効果が後続の処理データに影響を与えない場合、処理はＳ１６６へと移される。Ｓ１６４にて、データ処理回路１２は、処理データにしたがった処理を行なう。すなわち、データ処理回路１２は、自らの動作モードを変更する。
【００４９】
Ｓ１６６にて、データ処理回路１２は、動作モードがモード（１）であるか否かを判断する。動作モードがモード（１）であると判断した場合（Ｓ１６６にてＹＥＳ）、処理はＳ１６８へと移される。もしそうでないと（Ｓ１６６にてＮＯ）、処理はＳ１７０へと移される。Ｓ１６８にて、データ処理回路１２は、入力した処理データに対して、予め定められた処理（１）を実行する。Ｓ１７０にて、データ処理回路１２は、入力した処理データに対して、予め定められた処理（２）を実行する。
【００５０】
図８を参照して、以上のような構造およびフローチャートに基づく、情報処理装置１０の動作について説明する。図８は、複数の伝送データ５０に含まれる伝送データ５２〜伝送データ５６と情報処理装置１０の内部信号との関係を表わすタイミングチャートである。図８において、横軸は時刻を表わす。図８（Ｆ）において、縦軸は信号レベルを表わす。
【００５１】
まず複数の伝送データ５０と情報処理装置１０の内部信号との関係について説明する。始動状態において、読出し許可信号は高「Ｈ」レベルである（Ｓ１４０）。タイミング制御回路２６に含まれるカウンタのカウント値は「０」である（Ｓ１４２）。データ処理回路１２における動作モードは動作モード「１」である。
【００５２】
時刻「０」にて、伝送データ５２が情報処理装置１０に与えられると、受信回路２０の入力部３０は、伝送データ５２を受信する（Ｓ１００）。図８（Ａ）は、受信回路２０の入力部３０に複数の伝送データ５０が入力される状況を表わす。図８（Ｂ）は、受信回路２０に複数の伝送データ５０が入力される状況を表わす。
【００５３】
時刻「１」にて、伝送データ５２は、シフトレジスタ３２によりシリアルデータからパラレルデータ（ビット列）に変換される（Ｓ１０２）。伝送データ５４が情報処理装置１０に与えられると、受信回路２０の入力部３０は、伝送データ５４を受信する（Ｓ１００）。
【００５４】
時刻「２」にて、受信回路２０の出力部３４は、変換したデータ（伝送データ５２）を記録メモリ２２に与え、記録させる（Ｓ１０４）。記録メモリ２２は、受信回路２０の出力部３４が出力した伝送データ５２を即時記録する（Ｓ１１０）。伝送データ５４は、シフトレジスタ３２によりシリアルデータからパラレルデータ（ビット列）に変換される（Ｓ１０２）。伝送データ５６が情報処理装置１０に与えられると、受信回路２０の入力部３０は、伝送データ５６を受信する（Ｓ１００）。
【００５５】
時刻「３」にて、受信回路２０の出力部３４は、変換したデータ（伝送データ５４）を記録メモリ２２に与え、記録させる（Ｓ１０４）。記録メモリ２２は、受信回路２０の出力部３４が出力した伝送データ５４を即時記録する（Ｓ１１０）。図８（Ｃ）は、記録メモリ２２に書込まれる複数の伝送データ５０を表わす。伝送データ５６は、シフトレジスタ３２によりシリアルデータからパラレルデータ（ビット列）に変換される（Ｓ１０２）。読出し回路２４の入力部４２は、タイミング制御回路２６の出力部４４から、読出し許可信号を受付ける（Ｓ１２０）。読出し許可信号が受付けられると、読出し回路２４は、読出し許可信号が高「Ｈ」レベルか否かを判断する（Ｓ１２２）。この場合、読出し許可信号が高「Ｈ」レベルと判断されるので（Ｓ１２２にてＹＥＳ）、読出し回路２４は、記録メモリ２２に対して、読出し要請を行なう（Ｓ１２４）。記録メモリ２２は、読出し回路２４からの読出し要請があったか否かを判断する（Ｓ１１２）。この場合、読出し要請があったことが確認されているので（Ｓ１１２にてＹＥＳ）、記録メモリ２２は、自らが伝送データを記録しているか否かを判断する（Ｓ１１４）。この場合、伝送データ５２および伝送データ５４を記録しているので（Ｓ１１４にてＹＥＳ）、記録メモリ２２は、伝送データ５２および伝送データ５４を、受信回路２０より与えられた順番（記録された順番）に読出し、読出し回路２４へ出力する（Ｓ１１６）。この場合、出力する順番は、伝送データ５２、および伝送データ５４の順となる。図８（Ｄ）は、記録メモリ２２から読出される複数の伝送データ５０を表わす。読出し回路２４に出力された伝送データ５２および伝送データ５４は、読出し回路２４によるデータの読出しが終わった時点で記録メモリ２２から削除される。その理由は、記録メモリ２２の空き容量を確保するためという点にある。記録メモリ２２から伝送データが無くなると、読出しを行なうことができないため、記録メモリ２２は、読出し回路２４から読出し要請があっても、伝送データを出力しない。記録メモリ２２は、伝送データの記録を再開する（Ｓ１１０）。読出し回路２４は、伝送データ５２の読出しを行っていく（Ｓ１２４）。ただし、記録メモリ２２にまだ伝送データ５６が存在しないので、記録メモリ２２から伝送データ５６が与えられない。この場合、読出し回路２４は、記録メモリ２２から伝送データ５６が与えられるまで待ち続ける。伝送データが読出されると、読出し回路２４は、伝送データ５２に含まれた識別子６０が、処理データを意味しているか否かを判断する（Ｓ１２６）。識別子６０が予め定めるビット列と比較され、伝送データ５２に含まれるデータが処理データであることが判定されれば（Ｓ１２６にてＹＥＳ）、処理データＡ６２は、データ処理回路１２へ出力される（Ｓ１２８）。
【００５６】
時刻「４」にて、処理データＡ６２は、データ処理回路１２へ与えられる（Ｓ１６０）。データ処理回路１２は、処理データＡ６２を予め定めるビット列と比較し、処理データが動作モードを変更する処理か否かを判断する（Ｓ１６２）。読出し回路２４の入力部４２は、タイミング制御回路２６の出力部４４から、読出し許可信号を受付ける（Ｓ１２０）。読出し許可信号が受付けられると、読出し回路２４は、読出し許可信号が高「Ｈ」レベルか否かを判断する（Ｓ１２２）。この場合、読出し許可信号が高「Ｈ」レベルと判断されるので（Ｓ１２２にてＹＥＳ）、読出し回路２４は、記録メモリ２２に対して、読出し要請を行なう（Ｓ１２４）。読出し要請に応じて伝送データ５４が出力されると、読出し回路２４は、伝送データ５４の読出しを行っていく（Ｓ１２４）。読出しが終わると、読出し回路２４は、伝送データ５４に含まれた識別子６４が、処理データを意味しているか否かを判断する（Ｓ１２６）。識別子６４が予め定めるビット列と比較され、伝送データ５４に含まれるデータがタイミング情報６６であることが判定されれば（Ｓ１２６にてＮＯ）、タイミング情報６６は、タイミング制御回路２６へ出力される（Ｓ１２８）。受信回路２０の出力部３４は、変換したデータを記録メモリ２２に与え、記録させる（Ｓ１０４）。記録メモリ２２は、受信回路２０の出力部３４が出力した伝送データ５６を即時記録する（Ｓ１１０）。
【００５７】
時刻「５」にて、データ処理回路１２は、自らの動作モードを変更する（Ｓ１６４）。その結果、動作モードが変更するために必要な時間Ｔ（２）経過後、すなわち、時刻「１０」にて、動作モードが動作モード（１）から動作モード（２）に切替わる。タイミング情報６６が、タイミング制御回路２６へ与えられると、タイミング制御回路２６は、読出し許可信号を高「Ｈ」レベルから低「Ｌ」レベルに切替える（Ｓ１４６）。図８（Ｅ）は、タイミング制御回路２６におけるタイミング信号のレベルを表わす。読出し許可信号のレベルが切替えられると、同期カウンタのタイマ４６がカウント始動状態に入る（Ｓ１４８）。
【００５８】
時刻「６」から時刻「１０」までは、タイミング制御回路２６の同期カウンタが１つずつカウントアップする（Ｓ１４８〜Ｓ１５０）。その結果、タイマ４６が折返しカウント値に相当するカウントを終了するまでの間、読出し許可信号は低「Ｌ」レベルを維持することとなる。図８（Ｆ）は、タイミング制御回路２６より生成される読出し許可信号を表わす。図８（Ｇ）は、タイミング制御回路２６に含まれる、たとえば、同期カウンタなどにより構成されるタイマ４６の状態を表わす。時刻「１０」にて、カウンタ数は「５」になる。時刻「５」にて、読出し許可信号は高「Ｈ」レベルから低「Ｌ」レベルに切替わっているため、記録メモリ２２から伝送データ５６が読出されない。同様に時刻「６」から時刻「１０」までの間も、読出し許可信号は低「Ｌ」レベルなので、記録メモリ２２から伝送データ５６が読出されない。
【００５９】
時刻「１１」にて、タイミング制御回路２６は、カウンタの値が（折り返しカウント値−１）と同じか否かを判断する（Ｓ１５０）。本実施の形態において、タイミング情報６６に含まれた折り返しカウント値は「６」である。この場合、カウンタ数が「タイミング情報−１＝５カウント」となる時刻は時刻「１１」である。これにより、タイミング制御回路２６は、カウンタの値が（折り返しカウント値−１）と同じと判断するので（Ｓ１５０にてＹＥＳ）、カウンタは「０」に戻り、読出し許可信号は低「Ｌ」レベルから高「Ｈ」レベルに切替わる（Ｓ１５２）。読出し許可信号が低「Ｌ」レベルから高「Ｈ」レベルに切替えられるため、伝送データ５６は、記録メモリ２２から、Ｔ（１）時間（この時間は、データ処理回路１２における６サイクル分の時間（この「６」は、タイミング情報６６が表わす値に一致する）に相当する）遅れて、時刻「１１」にて読出される（Ｓ１１２〜Ｓ１１４）。記録メモリ２２は、伝送データ５６を読出し回路２４へ出力する（Ｓ１１６）。読出し回路２４に出力された伝送データ５６は、記録メモリ２２から削除される。読出し回路２４は、Ｓ１２０〜Ｓ１２４の処理を経て、記録メモリ２２から読み出された伝送データ５６に含まれる識別子６８が、処理データを意味しているか否かを判断する（Ｓ１２６）。識別子６８が予め定めるビット列と比較され、伝送データ５６に含まれるデータが処理データであることが判定されれば（Ｓ１２６にてＹＥＳ）、処理データＢ７０は、データ処理回路１２へ出力される（Ｓ１２８）。
【００６０】
時刻「１２」にて、処理データＢ７０は、データ処理回路１２へ与えられる（Ｓ１６０）。図８（Ｈ）は、データ処理回路１２における処理データを表わす。データ処理回路１２は、処理データＢ７０を予め定めるビット列と比較し、処理データＢ７０が動作モードを変更する処理か否かを判断する（Ｓ１６２）。この場合、処理データＢ７０が動作モードを変更する処理ではないので（Ｓ１６２にてＮＯ）、データ処理回路１２は、動作モードがモード（１）であるか否かを判断する（Ｓ１６６）。データ処理回路１２は、この判断の結果に応じて、処理の内容を切替える。この場合、動作モードはモード（２）なので（Ｓ１６８にてＮＯ）、処理データＢ７０に対して、処理（２）が実行される（Ｓ１７０）。図８（Ｉ）は、データ処理回路１２における動作モードを表わす。この結果、データ処理回路１２では、処理データＡ６２の処理からＴ（３）時間（＝データ処理回路１２における６サイクル分の時間（この「６」は、タイミング情報６６が表わす値に一致する）＋データ処理回路１２における１サイクル分の時間（この時間は、伝送データ５４の読出しに要する時間に一致する）＝７サイクル分の時間）遅れて、処理データＢ７０が実行される。
【００６１】
以上のようにして、本案施の形態に係る適正化回路１１は、タイミング情報６６を含む伝送データ５４を受信する。伝送データ５４が受信されると、適正化回路１１は、タイミング情報６６により、伝送データの読出しタイミングを制御できる。読出しタイミングが制御されると、伝送データ５２を読出すタイミングと伝送データ５６を読出すタイミングとの間の時間上の間隔が制御される。適正化回路１１は、その制御を、適正化回路１１内のクロックサイクルをベースとして実施できる。これにより、タイミングウェイトの微調整を、受信側のクロックに基づき実現できる。微調整が受信側のクロックに基づき実現されるので、データ処理回路１２の処理レートで生じる無駄な空き時間を削減できる。その結果、伝送データ間の時間上の間隔を、受信側の回路に合わせて効率よく適正化できる適正化回路を提供できる。送信側の送信装置は、伝送データ５２〜伝送データ５６を、時間を空けることなく、連続して送信できる。連続して送信できるため、タイミングウェイトを制御する時間を削除できる。ユーザが処理データＢ７０に対して処理（２）が実行されるように期待している場合、データ処理回路１２におけるＴ（３）時間の長さは、処理データＡ６２の処理から動作モード変更までの時間Ｔ（２）よりも長くなければならない。本案施の形態に係る適正化回路１１は、従来ソフトウェア処理などにより大まかに調整されていた時間Ｔ（３）の適正化を、タイミング情報６６を含む伝送データ５４の利用により容易に実現している。
【００６２】
なお、適正化回路１１は、複数の伝送データ５０に代えて、１つの伝送データを通信してもよい。
【００６３】
また、情報処理装置１０は、ＩＥＥＥ（Institute  of  Electrical  and Electronics Engineers）やＩｒＤＡ（Infrared Data Association）に準拠して情報を通信する通信装置であってもよい。
【００６４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６５】
【図１】本発明の実施の形態に係る情報処理装置を示すブロック図である。
【図２】本発明の実施の形態に係る複数の伝送データのデータ構造を示す図である。
【図３】本発明の実施の形態に係るデータの変換処理の制御の手順を示すフローチャートである。
【図４】本発明の実施の形態に係るデータの出力処理の制御の手順を示すフローチャートである。
【図５】本発明の実施の形態に係る読出し回路の識別処理の制御の手順を示すフローチャートである。
【図６】本発明の実施の形態に係るタイミング制御回路の読出し許可信号の変更処理の制御の手順を示すフローチャートである。
【図７】本発明の実施の形態に係るデータ処理回路の動作モードの変更処理および予め定められた処理の制御の手順を示すフローチャートである。
【図８】本発明の実施の形態に係る複数の伝送データと情報処理装置の内部信号との関係を表わすタイミングチャートである。
【符号の説明】
【００６６】
１０  情報処理装置、１２  データ処理回路、２０  受信回路、２２  記録メモリ、２４  読出し回路、２６  タイミング制御回路、３０，４２  入力部、３２  シフトレジスタ、３４，４０，４４  出力部、４６  タイマ、５０  複数の伝送データ、５２，５４，５６  伝送データ、６０，６４，６８  識別子、６２  処理データＡ、６６  タイミング情報、７０  処理データＢ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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