(57)【要約】【課題】  素子の高速動作が可能なように多重経路を通じて信号処理すると共に、経路によるオフセット差を除去できるＣＭＯＳイメージセンサーを提供すること。【解決手段】  同じ色相のピクセル信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡ（２２０ａ及び２３０ａ、２２０ｂ及び２３０ｂ）と、ＣＤＳ／ＰＧＡの信号が入力されるＡＤＣ（２４０、２７０）と、異なる経路での処理によるオフセット差を除去するオフセット差除去手段とを備え、オフセット差除去手段が、遮光のダミーピクセルアレイと、ダミーピクセルアレイの信号の平均オフセット値を格納するデジタル信号処理部（２８０）と、デジタル信号処理部からの平均オフセット値をアナログ平均オフセット値に変換する変換手段（２９０ａ、２９０ｂ）と、有効ピクセルアレイ信号からアナログ平均オフセット値を減算してＡＤＣに出力する信号結合手段（２９５ａ、２９５ｂ）とを備える。【選択図】    図５
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【特許請求の範囲】
【請求項１】
同じ色相に対応する各ピクセルから出力される信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ／Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）と、
同じ色相の信号が異なる経路で処理されることによって発生するオフセット差を除去するオフセット差除去手段とを備え、
前記オフセット差除去手段が、
遮光のダミーピクセルアレイと、
前記ＣＤＳ／ＰＧＡによって読み出された前記ダミーピクセルアレイの信号を経路毎に平均して得られる平均オフセット値を格納する格納手段と、
前記ＣＤＳ／ＰＧＡによって読み出された有効ピクセルアレイの信号から、前記平均オフセット値を減算してオフセット差除去済の信号を出力する信号結合手段と
を備えることを特徴とするＣＭＯＳイメージセンサー。
【請求項２】
同じ色相に対応するピクセルから出力される信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡと、
前記ＣＤＳ／ＰＧＡの信号を入力するＡＤＣ（Ａｎａｌｏｇ−ｔｏ―Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）と、
同じ色相の信号が異なる経路で処理されることによって発生するオフセット差を除去するオフセット差除去手段とを備え、
前記オフセット差除去手段が、
遮光のダミーピクセルアレイと、
前記ＣＤＳ／ＰＧＡ及び前記ＡＤＣによって読み出された前記ダミーピクセルアレイの信号を経路毎に平均して得られるデジタルの平均オフセット値を格納するデジタル信号処理部と、
前記デジタル信号処理部から出力される前記平均オフセット値をアナログ値のアナログ平均オフセット値に変換する変換手段と、
前記ＣＤＳ／ＰＧＡによって読み出された有効ピクセルアレイの信号から、前記アナログ平均オフセット値を減算して前記ＡＤＣに出力する信号結合手段と
を備えることを特徴とするＣＭＯＳイメージセンサー。
【請求項３】
前記ＡＤＣが、ＣＤＳ／ＰＧＡ毎に備えられることを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
【請求項４】
１つの前記ＡＤＣが、複数の前記ＣＤＳ／ＰＧＡに対応して備えられることを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
【請求項５】
前記ダミーピクセルアレイが、各ピクセルの受光素子の上部が光遮断層として機能する金属により覆われていることを特徴とする請求項２に記載のＣＭＯＳイメージセンサー。
【請求項６】
複数のＲ（赤）ピクセル、Ｇ（緑）ピクセル及びＢ（青）ピクセルによってそれぞれ構成される、有効ピクセルアレイ及び遮光ダミーピクセルアレイとから構成されるピクセルアレイ部と、
前記ピクセルアレイ部の一側に配置され、前記ピクセルアレイ部内のＧピクセルから出力される各アナログ信号を処理する第１アナログ信号処理パスと、
前記ピクセルアレイ部の他側に配置され、前記ピクセルアレイ部内のＢピクセルまたはＲピクセルから出力されるアナログ信号を処理する第２アナログ信号処理パスとを備え、
前記第１及び第２アナログ信号処理パスが、各々、同じ色相に対応する各ピクセルから出力される信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡと、前記ＣＤＳ／ＰＧＡの信号が入力されるＡＤＣと、前記ＣＤＳ／ＰＧＡ及び前記ＡＤＣによって読み出された前記ダミーピクセルアレイの信号を経路毎に平均して平均オフセット値を生成するデジタル信号処理部と、前記デジタル信号処理部から出力される前記平均オフセット値をアナログ値のアナログ平均オフセット値に変換する変換手段と、前記ＣＤＳ／ＰＧＡによって読み出された有効ピクセルアレイの信号から、前記アナログ平均オフセット値を減算して前記ＡＤＣに出力する信号結合手段とを備えることを特徴とするＣＭＯＳイメージセンサー。
【請求項７】
前記有効ピクセルアレイが、最初のコラムにＧピクセルが配置され、Ｇピクセル及びＲピクセルが交互に繰り返して配列された偶数ローと、最初のコラムにＢピクセルが配置され、Ｂピクセル及びＧピクセルが交互に繰り返して配列された奇数ローとが、交互に繰り返して配列されて形成されていることを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
【請求項８】
前記ダミーピクセルアレイが、最初のコラムにＧピクセルが配置され、Ｇピクセル及びＲピクセルが交互に繰り返して配列された偶数ローと、最初のコラムにＢピクセルが配置され、Ｂピクセル及びＧピクセルが交互に繰り返して配列された奇数ローとが、一対をなして繰り返して配列されて形成されていることを特徴とする請求項７に記載のＣＭＯＳイメージセンサー。
【請求項９】
前記ダミーピクセルアレイが、前記有効ピクセルアレイの上段及び下段に各々設けられることを特徴とする請求項８に記載のＣＭＯＳイメージセンサー。
【請求項１０】
前記ＡＤＣが、ＣＤＳ／ＰＧＡ毎に備えられることを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
【請求項１１】
１つの前記ＡＤＣが、複数のＣＤＳ／ＰＧＡに対応して備えられることを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
【請求項１２】
前記ダミーピクセルアレイが、各ピクセルの受光素子の上部が光遮断層として機能する金属により覆われていることを特徴とする請求項６に記載のＣＭＯＳイメージセンサー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＭＯＳイメージセンサーに関し、特に、高速でアナログ信号を処理することができるＣＭＯＳイメージセンサーに関する。
【背景技術】
【０００２】
公知のように、イメージセンサーとは、光学映像を電気信号に変換する半導体素子である。イメージセンサーにおける電荷結合素子（ＣＣＤ）は、個々のＭＯＳキャパシターが相互に隣接しており、電荷キャリアがＭＯＳキャパシターに格納された後、移送される素子である。ＣＭＯＳイメージセンサーはＣＭＯＳ集積回路製造技術を用いてピクセルアレイを構成し、これらの出力信号を順次検知する切換え方式を採用する素子である。ＣＭＯＳイメージセンサーは省電力性を備え、携帯電話など個人携帯用システムに非常に有用である。
【０００３】
図１は、従来技術に係るＣＭＯＳイメージセンサーの概略構成を示す図であって、ピクセルから得られるイメージデータ信号が処理される順序を示す。
【０００４】
図２は、ＣＭＯＳイメージセンサーのピクセルアレイの配置を示すブロック図である。
【０００５】
図１及び図２を参照して、従来技術に係るＣＭＯＳイメージセンサーに関して説明する。ＣＭＯＳイメージセンサーはＲ（赤）、Ｇ（緑）、Ｂ（青）の各ピクセルがマトリックス状にロー（行）方向にＮ個、コラム（列）方向にＭ個（ここでＮ、Ｍは正の整数）配置されてピクセルアレイ１１０を構成している。各コラム別に一つずつのＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ  Ｄｏｕｂｌｅ  Ｓａｍｐｌｉｎｇ）回路で構成されるＣＤＳ部１２０がピクセルアレイ部１１０の下に設けられている。ピクセルアレイ部１１０の右側には、ＣＤＳ部１２０から出力されるアナログ信号を処理するＡＳＰ（Ａｎａｌｏｇ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）部が設けられ、ＡＳＰ部はＰＧＡ（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｉｎ  Ａｍｐｌｉｆｉｅｒ）部１３０及びＡＤＣ（Ａｎａｌｏｇ−ｔｏ―Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）部１４０から構成されている。
【０００６】
ＣＤＳ部１２の各ＣＤＳ回路は、対応するピクセルにおいてリセット信号及びデータ信号を各々サンプリングし、ＰＧＡ部１３０はサンプリング済みのリセット信号とデータ信号との差を求め、それを増幅する機能を果たす。ＡＤＣ部１４０は、ＰＧＡ部１３０から入力したアナログ信号をデジタル信号に変換して出力する。
【０００７】
ピクセルのデータを読取るとき、ローアドレッシングによりピクセルアレイ部１１０における何れかのローの各ピクセルは同時（同一クロック）に一度にＣＤＳ部１２の各ＣＤＳ回路に伝送され、ＣＤＳ回路の出力は、コラムアドレッシングによりアナログデータパスに順次出力され、ＰＧＡ部１３０へ伝送されて処理される。
【０００８】
前述のように、従来のＣＭＯＳイメージセンサーは、何れかのローが選択されると、その選択されたローに該当する各々のピクセル信号（リセット信号及びデータ信号）が該当するＣＤＳ回路に格納され、その次にコラムドライバーにより各ＣＤＳ回路の信号が順次ＡＳＰ部に伝送される方式を採用している。
【０００９】
一方、従来のＣＭＯＳイメージセンサーでは、Ｒ、Ｇ、Ｂピクセルアレイから得られたアナログ信号を、図１に示したような単一の信号処理経路を経て所望の信号に形成した後、デジタル信号に変換し、該デジタル信号でイメージ処理を行うことになる。
【００１０】
ところが、多量のデータを単一の経路を通じて処理する場合、該当する経路における処理速度は非常に速くなければならず、データ量が増大するほど、より一層速い処理速度が要求される。
【００１１】
なお、そのような処理速度に応じるためには、経路上の各機能ブロック（ＣＤＳ、ＰＧＡ、ＡＤＣ等）の速度も速くならなければならない。ところが、各機能ブロックの速度を向上させることは、設計上の困難さだけでなく、信号の安定的な確保に関しても不利である。例えば、高速動作の機能ブロックを設計すると、その分セトリングタイム内に信号を安定化するためのタイムマージンが少ないため、素子の信頼性及び歩留まりに悪影響を及ぼす。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は上記した問題に鑑みてなされたものであり、その目的とするところは、相対的に低速のシステムを用いても、素子の全般的な高速動作が可能なように多重経路を通じてアナログ信号を処理すると共に、ピクセルアレイ内の同じ色相の信号が異なる経路で処理されることによって発生する、同じ色相信号に対するオフセット値の差を有効に除去することができる方法、及びそのためのＣＭＯＳイメージセンサーを提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明の第１のＣＭＯＳイメージセンサーは、同じ色相に対応する各ピクセルから出力される信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡと、同じ色相の信号が異なる経路で処理されることによって発生するオフセット差を除去するオフセット差除去手段とを備え、前記オフセット差除去手段が、遮光のダミーピクセルアレイと、前記ＣＤＳ／ＰＧＡによって読み出された前記ダミーピクセルアレイの信号を経路毎に平均して得られる平均オフセット値を格納する格納手段と、前記ＣＤＳ／ＰＧＡによって読み出された有効ピクセルアレイの信号から、前記平均オフセット値を減算してオフセット差除去済の信号を出力する信号結合手段とを備えることを特徴としている。
【００１４】
また、本発明の第２のＣＭＯＳイメージセンサーは、同じ色相に対応するピクセルから出力される信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡと、前記ＣＤＳ／ＰＧＡの信号を入力するＡＤＣ（Ａｎａｌｏｇ−ｔｏ―Ｄｉｇｉｔａｌ  Ｃｏｎｖｅｒｔｅｒ）と、同じ色相の信号が異なる経路で処理されることによって発生するオフセット差を除去するオフセット差除去手段とを備え、前記オフセット差除去手段が、遮光のダミーピクセルアレイと、前記ＣＤＳ／ＰＧＡ及び前記ＡＤＣによって読み出された前記ダミーピクセルアレイの信号を経路毎に平均して得られるデジタルの平均オフセット値を格納するデジタル信号処理部と、前記デジタル信号処理部から出力される前記平均オフセット値をアナログ値のアナログ平均オフセット値に変換する変換手段と、前記ＣＤＳ／ＰＧＡによって読み出された有効ピクセルアレイの信号から、前記アナログ平均オフセット値を減算して前記ＡＤＣに出力する信号結合手段とを備えることを特徴としている。
【００１５】
また、本発明の第３のＣＭＯＳイメージセンサーは、複数のＲ（赤）ピクセル、Ｇ（緑）ピクセル及びＢ（青）ピクセルによってそれぞれ構成される、有効ピクセルアレイ及び遮光ダミーピクセルアレイとから構成されるピクセルアレイ部と、前記ピクセルアレイ部の一側に配置され、前記ピクセルアレイ部内のＧピクセルから出力される各アナログ信号を処理する第１アナログ信号処理パスと、前記ピクセルアレイ部の他側に配置され、前記ピクセルアレイ部内のＢピクセルまたはＲピクセルから出力されるアナログ信号を処理する第２アナログ信号処理パスとを備え、前記第１及び第２アナログ信号処理パスが、各々、同じ色相に対応する各ピクセルから出力される信号を異なる経路で処理する複数のＣＤＳ／ＰＧＡと、前記ＣＤＳ／ＰＧＡの信号が入力されるＡＤＣと、前記ＣＤＳ／ＰＧＡ及び前記ＡＤＣによって読み出された前記ダミーピクセルアレイの信号を経路毎に平均して平均オフセット値を生成するデジタル信号処理部と、前記デジタル信号処理部から出力される前記平均オフセット値をアナログ値のアナログ平均オフセット値に変換する変換手段と、前記ＣＤＳ／ＰＧＡによって読み出された有効ピクセルアレイの信号から、前記アナログ平均オフセット値を減算して前記ＡＤＣに出力する信号結合手段とを備えることを特徴としている。
【発明の効果】
【００１６】
本発明によれば、並列した構造の多重経路を用いてピクセル信号を処理することによって、全般的な信号処理速度を維持したまま、低速の機能ブロックを用いて安定した信号を実現すると共に、多重経路によって発生し得る同じ色相信号に対するオフセット差を有効に除去することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の最良の実施の形態について、添付図面を参照しながら詳細に説明する。
【００１８】
本発明では、全般的な信号処理速度を維持すると共に、低速な機能ブロックを用いて安定な信号を確保することができるように、多重経路を通じてアナログ信号を処理する。また、遮光のダミーピクセルを通じて各経路に存在するオフセット値を予め読み込み、その平均値を格納した後、有効ピクセルから信号が出力されるとき、その値を経路毎に一括して除去する方法を用いて、ピクセルアレイ内の同じ色相の信号が異なる経路で処理されることによって発生する、同じ色相信号に対するオフセット値の差を有効に除去する。
【００１９】
図３は、本発明に係るＣＭＯＳイメージセンサーの構成を示すブロック図である。ピクセルから出力されるアナログ信号は、Ｇ（緑）ピクセルの信号を処理するＧ−パス２２０、２３０及び２４０と、Ｂ（青）及びＲ（赤）ピクセルの信号を処理するＢＲ−パス２５０、２６０及び２７０とに大別されて、並列処理される。また、図５に示したように、Ｇ−パスはＧ−パス２２０ａ、２３０ａ及び２４０と、Ｇ’−パス２２０ｂ、２３０ｂ及び２４０との経路に区分され、ＢＲ−パスはＢＲ−パス２５０ａ、２６０ａ及び２７０と、Ｂ’Ｒ’−パス２５０ｂ、２６０ｂ及び２７０とに区分される。この様に、従来の単一経路でＲ／Ｇ／Ｂを全て処理する場合に比べて、本方式では信号処理をＧ−Ｇ’−ＢＲ−Ｂ’Ｒ’の４の経路に分類することによって、該当する経路での処理速度を１／４に低減し、回路設計上の困難性の回避及び信号の安定的な確保を図ることができる。
【００２０】
以下、図５を参照して、本発明に係るイメージセンサーについて詳記するが、その前に図４を参照して本発明に係るピクセルアレイ部２１０の構成を説明する。
【００２１】
図４は、本発明に係るＣＭＯＳイメージセンサーにおいて、オフセット値測定のためのダミーピクセルアレイを有するピクセルアレイ部２１０内でのピクセルの配置を示すブロック図である。
【００２２】
ピクセルアレイ２１０は、Ｒ、Ｇ、Ｂの三種類のピクセルに区分され、通常最初のコラムにＧピクセルが設けられ、Ｇピクセル及びＲピクセルが繰り返し配列された偶数ローと、最初のコラムにＢピクセルが設けられ、Ｂピクセル及びＧピクセルが繰り返し配列された奇数ローとが、交互に繰り返し配列されたアレイ構成を有する。その結果、ピクセルアレイを構成するＲ、Ｇ、Ｂの三種類のピクセルの配列数は図４に示したように、Ｒ：Ｇ：Ｂ＝１：２：１の比率であるので、各ピクセルの信号を処理において、図３に示したようにＧ−パス２２０ａ、２３０ａ及び２４０ａと、ＢＲ−パス２２０ｂ、２３０ｂ及び２４０ｂとに分けて並列処理することができる。
【００２３】
そして、ピクセルアレイ部２１０は、Ｒ、Ｇ、Ｂの各ピクセルがロー方向にＮ個、コラム方向にＭ個（ここでＮ、Ｍは正の整数）がマトリックス状に配置された有効ピクセルアレイ２１０ａと、受光素子の上段に遮光材料（例えば、金属材料）を設けて光の入射を防ぐダミーピクセルアレイ２１０ｂとから構成されている。偶数ローと奇数ローとが一対をなすダミーピクセルアレイ２１０ｂが、有効ピクセルアレイ２１０ａの上下段の両方に各々設けられている。
【００２４】
ピクセル信号を読取る前に、まずダミーピクセルアレイ２１０ｂの信号を読み込むと、光に応じた信号が無い状態で、ピクセルに存在するオフセット信号と、ＣＤＳ部、ＰＧＡ部及びＡＤＣ部に存在するオフセット信号とが全て含まれる純粋なオフセット信号をピクセル毎に得ることができる。
【００２５】
次に、図４及び図５を参照して、本発明に係るＣＭＯＳイメージセンサーについて詳記する。
【００２６】
上記したように、ピクセルアレイ部２１０は、複数のＲピクセル、Ｇピクセル及びＢピクセルから構成され、有効ピクセルアレイ２１０ａと遮光のダミーピクセルアレイ２１０ｂとから構成される。
【００２７】
ピクセルアレイ部２１０の一側には、ピクセルアレイ部内の各Ｇピクセルから出力されるアナログ信号を処理するためのＧ−パスが設けられ、ピクセルアレイ部２１０の他側には、ＢピクセルまたはＲピクセルから出力されるアナログ信号を処理するためのＢＲ−パスが設けられる。
【００２８】
Ｇ−パスは、各Ｇピクセルから出力される信号を処理するＣＤＳ（Ｇ）２２０ａ及びＰＧＡ（Ｇ）２３０ａ（以下、これらを合わせてＣＤＳ／ＰＧＡ（Ｇ）と記す）と、各Ｇ’ピクセルから出力される信号を処理するＣＤＳ（Ｇ’）２２０ｂ及びＰＧＡ（Ｇ’）２３０ｂ（以下、これらを合わせてＣＤＳ／ＰＧＡ（Ｇ’）と記す）と、ＣＤＳ／ＰＧＡ（Ｇ）の出力信号及びＣＤＳ／ＰＧＡ（Ｇ’）の出力信号が入力されるＡＤＣ（ＧＧ’）２４０と、ピクセルからＣＤＳ／ＰＧＡ／ＡＤＣから構成される各経路を通じて上記ダミーピクセルアレイの信号を読み出し、経路毎の平均オフセット値を生成するデジタル信号処理部（ＤＳＰ）２８０と、デジタル信号処理部２８０から出力される平均オフセット値であるデジタルオフセットコードをアナログの平均オフセット値であるアナログオフセット信号に変換するオフセットＤＡＣ（ＧＧ’）２９０ａと、ＣＤＳ／ＰＧＡ（Ｇ）及びＣＤＳ／ＰＧＡ（Ｇ’）から出力される有効ピクセルアレイの信号にアナログオフセット信号を結合、即ち減算してＡＤＣ（Ｇ、Ｇ’）２４０に出力する信号結合手段２９５ａとを備えている。
【００２９】
同様に、ＢＲ−パスは、各ＢＲピクセル（即ち、ＢピクセルまたはＲピクセル）から出力される信号を処理するＣＤＳ（ＢＲ）２５０ａ及びＰＧＡ（ＢＲ）２６０ａ（以下、これらを合わせてＣＤＳ／ＰＧＡ（ＢＲ）と記す）と、各Ｂ’Ｒ’ピクセルから出力される信号を処理するＣＤＳ（Ｂ’Ｒ’）２５０ｂ及びＰＧＡ（Ｂ’Ｒ’）２６０ｂ（以下、これらを合わせてＣＤＳ／ＰＧＡ（Ｂ’Ｒ’）と記す）と、ＣＤＳ／ＰＧＡ（ＢＲ）の出力信号及びＣＤＳ／ＰＧＡ（Ｂ’Ｒ’）の出力信号が入力されるＡＤＣ（ＢＲＢ’Ｒ’）２７０と、ピクセルからＣＤＳ／ＰＧＡ／ＡＤＣから構成される各経路を通じて上記ダミーピクセルアレイの信号を読み出して経路毎の平均オフセット値を生成するデジタル信号処理部２８０と、デジタル信号処理部２８０から出力される平均オフセット値であるデジタルオフセットコードをアナログ平均オフセット値であるアナログオフセット信号に変換するオフセットＤＡＣ（ＢＲＢ’Ｒ’）２９０ｂと、ＣＤＳ／ＰＧＡ（ＢＲ）及びＣＤＳ／ＰＧＡ（Ｂ’Ｒ’）から出力される有効ピクセルアレイの信号にアナログオフセット信号を結合、即ち減算してＡＤＣ（ＢＲＢ’Ｒ’）２７０に出力する信号結合手段２９５ｂとを備える。
【００３０】
ピクセル信号は、各機能ブロックＣＤＳ、ＰＧＡ及びＡＤＣを通過することによって、元の信号だけでなく望まない付加信号（オフセット信号）が追加され得る。このようなオフセット信号は、経路毎に異なる値であり得る。したがって、信号処理経路だけ異なり、同じ種類のピクセルからの信号Ｇ−Ｇ’、Ｒ−Ｒ’、Ｂ−Ｂ’は、処理される経路が異なることによって他のオフセット信号が追加されたことによって、出力イメージにおいて縦縞のＦＰＮ（Ｆｉｘｅｄ  Ｐａｔｔｅｒｎ  Ｎｏｉｓｅ）が発生し得る。
【００３１】
したがって、本発明はこのような問題点をも解決するために、各経路に存在するオフセット値を予め読み込み、その平均値を格納した後、有効ピクセル信号が出力されるときに、経路毎にその値を一括して除去する。
【００３２】
具体的に説明すると、次の通りである。ピクセルアレイにおいては、各ピクセルの受光素子の上段に遮光材料（例えば、金属材料）を設けて光の入射を防ぐダミーピクセルアレイを、ピクセルアレイの上下段の両方に配置する。ピクセル信号を読み込む時、まずダミーピクセルアレイ中のアレイの信号を読み込むと、ピクセルに存在するオフセット信号と、ＣＤＳ、ＰＧＡ及びＡＤＣに存在するオフセット信号とが全て含まれた純粋なオフセット信号が、ピクセル毎に出力される。
【００３３】
図６に示すように、Ｇ−パスで信号が処理されるＧピクセルに関して、Ｇピクセルのアドレス毎にオフセット信号が分布し、また、Ｇ’−パスで信号が処理されるＧ’ピクセルに関して、Ｇ’ピクセルのアドレス毎にオフセット信号が分布する。このような各ピクセルからの信号の平均値を、各パス毎に求めると、Ｇ−パス及びＧ’−パスの２つの経路の違いによるオフセット値の差（以下、オフセット差と記す）が得られる。そのオフセット差は出力されたイメージ上で縦縞のＦＰＮを発生する原因となる。このため、ダミーピクセルから予め読み込んで格納した平均オフセット値を、有効なピクセル信号を処理するときに、図５に示したように、オフセットＤＡＣ２９０ａ及び２９０ｂによってアナログ信号に変換し、そのアナログ信号を引くと、最終的な出力はオフセット差が除去された純粋な信号となる。
【００３４】
このような経路が４通りあるので、それらの経路を通過して出力される信号は、Ｇ、Ｇ’、Ｂ、Ｂ’、Ｒ及びＲ’の６つである。従って、６つの平均オフセット値が必要である。
【００３５】
結果として、上記の実施の形態として説明した方法を適用することによって、低速な機能ブロックで高速の信号処理が可能であり、かつ多重経路によって発生し得るオフセット差をも有効に除去することができる。
【００３６】
上記の実施の形態での説明において便宜上、４つの経路を示したが、処理速度を向上するためにそれ以上の多重経路に拡張することも可能である。また図５にでは、２つの経路（例えば、Ｇ−Ｇ’）に対して一つのＡＤＣを設ける場合を説明したが、より低速なＡＤＣの場合、経路毎に一つのＡＤＣを設けることができ、高速なＡＤＣの場合には全体として一つのＡＤＣのみを設けた構造に変更することも可能である。
【００３７】
また、ダミーピクセルアレイを有効画素アレイの最上段及び最下段に２行ずつ配置したのは、純粋な平均オフセット値を求めるための目的であり、ダミーピクセルアレイの位置やアレイ数を変更することも可能である。
【００３８】
また、純粋なオフセット値を求める目的で配置したダミーピクセルに使用する遮光材料は、金属材料に限定されず、入射する光を有効に遮断可能な材料であればよい。
【００３９】
上記において、本発明の最良の実施の形態について説明したが、請求範囲によって定められる本発明の技術的範囲を逸脱することなく、当業者であれば種々の変更を行うことができるであろう。
【図面の簡単な説明】
【００４０】
【図１】従来技術に係るＣＭＯＳイメージセンサーの信号処理パスの構成を示すブロック図である。
【図２】従来技術に係るＣＭＯＳイメージセンサーのピクセルアレイの配置を示すブロック図である。
【図３】本発明の実施の形態に係るＣＭＯＳイメージセンサーの構成を示すブロック図である。
【図４】本発明の実施の形態に係るＣＭＯＳイメージセンサーのダミーピクセルを有するピクセルアレイの配置を示すブロック図である。
【図５】本発明の実施の形態に係るＣＭＯＳイメージセンサーの信号処理手経路及び経路毎のオフセット値の除去の概要を示すブロック図である。
【図６】本発明の実施の形態に係るＣＭＯＳイメージセンサーにおいて採用された多重経路におけるオフセット差を説明するためのグラフである。
【符号の説明】
【００４１】
２２０、２３０、２４０    Ｇ−パス
２５０、２６０、２７０    ＢＲ−パス
２２０ａ    ＣＤＳ（Ｇ）
２２０ｂ    ＣＤＳ（Ｇ’）
２３０ａ    ＰＧＡ（Ｇ）
２３０ｂ    ＰＧＡ（Ｇ’）
２４０      ＡＤＣ（ＧＧ’）
２５０ａ    ＣＤＳ（ＢＲ）
２６０ａ    ＰＧＡ（ＢＲ）
２５０ｂ    ＣＤＳ（Ｂ’Ｒ’）
２６０ｂ    ＰＧＡ（Ｂ’Ｒ’）
２７０      ＡＤＣ（ＢＲＢ’Ｒ’）
２８０      デジタル信号処理部（ＤＳＰ）
２９０ａ    ＤＡＣ（ＧＧ’）
２９０ｂ    ＤＡＣ（ＢＲＢ’Ｒ’）
２９５ａ、２９５ｂ    信号結合手段
【図１】
2005318601.tif 000003
【図２】
2005318601.tif 000004
【図３】
2005318601.tif 000005
【図４】
2005318601.tif 000006
【図５】
2005318601.tif 000007
【図６】
2005318601.tif 000008