(57)【要約】【課題】  データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態を検出する。【解決手段】  データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態にあるとき、周期ずれ検出部１０２に入力されるデータ信号の立ち上がりエッジにおいて、メタステーブルを防ぐために、バッファ１７１によって所定時間遅延されたクロック信号は、（０）と（１）とのいずれの値もとりうる。これは、データ信号の立ち上がりエッジとクロック信号の位相関係が、ｍ種類、均等な間隔で存在するためであり、周期ずれ検出部１０２は、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出することができる。本発明は、擬似ロック検出回路、ＰＬＬ回路、通信装置、または、光ディスク再生装置に適用できる。【選択図】図１０
2005318014.tif 000002
【特許請求の範囲】
【請求項１】
データ信号の入力を受けるデータ信号入力手段と、
前記データ信号から生成されたクロック信号の入力を受けるクロック信号入力手段と、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、
前記パターン検出手段および前記位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段と
を備えることを特徴とする擬似ロック検出回路。
【請求項２】
前記擬似ロック検出回路は、前記擬似ロックの検出動作を有効とするか無効とするかを制御するための信号に基づいて、前記擬似ロックの検出動作を実行するか否かを判定する
ことを特徴とする請求項１に記載の擬似ロック検出回路。
【請求項３】
前記位相周期ずれ検出手段は、前記データ信号の立ち上がりエッジまたは立ち下がりエッジにおいて前記クロック信号を取得し、取得された前記クロック信号の状態を基に、前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する
ことを特徴とする請求項１に記載の擬似ロック検出回路。
【請求項４】
前記位相周期ずれ検出手段は、前記クロック信号を所定の時間だけ遅延させた後、前記データ信号の立ち上がりエッジまたは立ち下がりエッジにおいて遅延された前記クロック信号を取得する
ことを特徴とする請求項３に記載の擬似ロック検出回路。
【請求項５】
前記位相周期ずれ検出手段は、前記データ信号の立ち上がりエッジまたは立ち下がりエッジにおいて取得された前記クロック信号のレベルが反転する回数をカウントし、カウント結果を所定の閾値と比較することにより、前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する
ことを特徴とする請求項３に記載の擬似ロック検出回路。
【請求項６】
前記パターン検出手段は、前記データパターンの発生確率を求め、
前記判定手段は、前記パターン検出手段により求められた前記データパターンの発生確率が所定の閾値以下であるか、または、前記位相周期ずれ検出手段により前記位相の周期のずれが検出されたかのうちの少なくともいずれか一方である場合、前記擬似ロックが発生していると判定する
ことを特徴とする請求項１に記載の擬似ロック検出回路。
【請求項７】
データ信号および前記データ信号から生成されたクロック信号の入力を受け、擬似ロックを検出する擬似ロック検出装置の擬似ロック検出方法において、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、
前記パターン検出ステップの処理による前記データパターンの検出結果、および、前記位相周期ずれ検出ステップの処理による前記位相の周期のずれの検出結果に基づいて、前記擬似ロックが発生しているか否かを示す信号を出力する出力ステップと
を含むことを特徴とする擬似ロック検出方法。
【請求項８】
発振器からの出力信号と、供給されたデータ信号とを比較して、周波数および位相の差分を検出し、前記発振器にフィードバックすることで、クロック信号を生成するＰＬＬ回路において、
生成された前記クロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段と、
生成された前記クロック信号の位相は正しくロックされているか否かを判定する第２の判定手段と、
生成された前記クロック信号は、前記データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段と、
前記第１の判定手段、前記第２の判定手段、および、前記第３の判定手段による判定結果に基づいて、前記発振器の前記出力信号の分周比を制御する制御手段と
を備え、
前記第３の判定手段は、
前記データ信号の入力を受けるデータ信号入力手段と、
前記データ信号から生成された前記クロック信号の入力を受けるクロック信号入力手段と、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、
前記パターン検出手段および前記位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段と
を備えることを特徴とするＰＬＬ回路。
【請求項９】
発振器からの出力信号と、供給されたデータ信号とを比較して、周波数および位相の差分を検出し、前記発振器にフィードバックすることで、クロック信号を生成するＰＬＬ回路のクロックデータリカバリ方法において、
生成された前記クロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップと、
生成された前記クロック信号は、前記データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップと、
生成された前記クロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップと、
前記第１の判定ステップ、前記第２の判定ステップ、および、前記第３の判定ステップの処理による判定結果に基づいて、前記発振器の前記出力信号の分周比を制御する制御ステップと
を含み、
前記第２の判定ステップの処理は、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、
前記パターン検出ステップの処理による前記データパターンの検出結果、および、前記位相周期ずれ検出ステップの処理による前記位相の周期のずれの検出結果に基づいて、前記擬似ロックが発生しているか否かを示す信号を出力する出力ステップと
を含むことを特徴とするクロックデータリカバリ方法。
【請求項１０】
データ信号を受信する通信装置において、
前記データ信号を受信する受信手段と、
前記受信手段により受信された前記データ信号から、ＰＬＬの原理を用いて、クロック信号を生成するクロック信号生成手段と
を備え、
前記クロック信号生成手段は、
生成された前記クロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段と、
生成された前記クロック信号の位相は正しくロックされているか否かを判定する第２の判定手段と、
生成された前記クロック信号は、前記データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段と、
前記第１の判定手段、前記第２の判定手段、および、前記第３の判定手段による判定結果に基づいて、前記発振器の前記出力信号の分周比を制御する制御手段と
を備え、
前記第３の判定手段は、
前記データ信号の入力を受けるデータ信号入力手段と、
前記データ信号から生成された前記クロック信号の入力を受けるクロック信号入力手段と、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、
前記パターン検出手段および前記位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段と
を備えることを特徴とする通信装置。
【請求項１１】
データ信号を受信し、発振器からの出力信号と、受信した前記データ信号とを比較して、周波数および位相の差分を検出し、前記発振器にフィードバックすることで、クロック信号を生成する通信装置の通信方法において、
生成された前記クロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップと、
生成された前記クロック信号は、前記データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップと、
生成された前記クロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップと、
前記第１の判定ステップ、前記第２の判定ステップ、および、前記第３の判定ステップの処理による判定結果に基づいて、前記発振器の前記出力信号の分周比を制御する制御ステップと
を含み、
前記第２の判定ステップの処理は、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、
前記パターン検出ステップの処理による前記データパターンの検出結果、および、前記位相周期ずれ検出ステップの処理による前記位相の周期のずれの検出結果に基づいて、前記擬似ロックが発生しているか否かを示す信号を出力する出力ステップと
を含むことを特徴とする通信方法。
【請求項１２】
光ディスクに記録されているデータ信号を再生する光ディスク再生装置において、
前記光ディスクに記録されている前記データ信号を検出する検出手段と、
前記検出手段により検出された前記データ信号から、ＰＬＬの原理を用いて、クロック信号を生成するクロック信号生成手段と
を備え、
前記クロック信号生成手段は、
生成された前記クロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段と、
生成された前記クロック信号の位相は正しくロックされているか否かを判定する第２の判定手段と、
生成された前記クロック信号は、前記データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段と、
前記第１の判定手段、前記第２の判定手段、および、前記第３の判定手段による判定結果に基づいて、前記発振器の前記出力信号の分周比を制御する制御手段と
を備え、
前記第３の判定手段は、
前記データ信号の入力を受けるデータ信号入力手段と、
前記データ信号から生成された前記クロック信号の入力を受けるクロック信号入力手段と、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、
前記パターン検出手段および前記位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段と
を備えることを特徴とする光ディスク再生装置。
【請求項１３】
光ディスクに記録されているデータ信号を検出し、発振器からの出力信号と、検出された前記データ信号とを比較して、周波数および位相の差分を検出し、前記発振器にフィードバックすることで、クロック信号を生成する光ディスク再生装置の光ディスク再生方法において、
生成された前記クロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップと、
生成された前記クロック信号は、前記データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップと、
生成された前記クロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップと、
前記第１の判定ステップ、前記第２の判定ステップ、および、前記第３の判定ステップの処理による判定結果に基づいて、前記発振器の前記出力信号の分周比を制御する制御ステップと
を含み、
前記第２の判定ステップの処理は、
前記データ信号を前記クロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、
前記データ信号の変化点と前記クロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、
前記パターン検出ステップの処理による前記データパターンの検出結果、および、前記位相周期ずれ検出ステップの処理による前記位相の周期のずれの検出結果に基づいて、前記擬似ロックが発生しているか否かを示す信号を出力する出力ステップと
を含むことを特徴とする光ディスク再生方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、擬似ロック検出回路および擬似ロック検出方法、ＰＬＬ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法に関し、特に、擬似ロックが発生したとき、データレートとクロック周波数の比が、１：ｎ（ｎは１以外の正の整数）であっても、ｍ：ｎ（ｍは以外の正の整数）であっても、擬似ロックを精度よく検出することができる、擬似ロック検出回路および擬似ロック検出方法、ＰＬＬ回路およびクロックデータリカバリ方法、通信装置および通信方法、並びに、光ディスク再生装置および光ディスク再生方法に関する。
【背景技術】
【０００２】
従来、例えば、クロック専用信号を用いない通信装置などにおいて、同期クロックを得るために、ＰＬＬ（Phase Locked Loop）回路を利用したクロックデータリカバリ回路が用いられている。
【０００３】
ＰＬＬ回路を利用したクロックデータリカバリ回路においては、一般的に、ＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）が用いられ、受信信号に含まれる一定周期のパターンを引き込むことにより、このパターンに同期したクロックを生成することができる。ＶＣＯは、周波数可変範囲内で、データをロックすることができる。
【０００４】
しかしながら、さまざまな要因によって、ＰＬＬ回路が誤動作してしまい、データレートと異なる周波数で、クロック周波数がロックしてしまう、すなわち、ＰＬＬ回路がデータレートとは異なる周波数で安定してしまう場合がある。このように、データレートと異なる周波数で、クロック周波数がロックしてしまうことは、擬似ロック、または、ハーモニックロックと称される。
【０００５】
正常に再生クロックがデータにロックすると、データとクロックは、図１に示されるような位相関係になる。すなわち、再生クロックの立ち上がりエッジが各データビットの中心に位置し、この立ち上がりエッジで各データビットを取り込むことでデータの再抽出ができるようになる。これに対して、データレートとクロック周波数の比が１：２となるようなクロック周波数にロックした場合、データとクロックは図２のような位相関係となる。そして、データレートとクロック周波数の比が３：４となるようなクロック周波数にロックした場合、データとクロックは図３のような位相関係となる。しかしながら、データレートとクロック周波数の比が１：２となるようなクロック周波数にロックした場合や、データレートとクロック周波数の比が３：４となるようなクロック周波数にロックした場合、すなわち、擬似ロックが発生した場合、一般的な位相比較器ではこのような位相関係から抜け出すことができず、誤動作してしまうことになる。
【０００６】
擬似ロックが発生してしまった場合、クロックデータリカバリ回路を再起動し、新たに、引込み動作を行うことにより、正しい周波数でデータがロックされるようにする必要がある。
【０００７】
そこで、従来、エラー検出するためにデータに含まれているＣＲＣ（巡回冗長検査、または、巡回冗長符号；Cyclic Redundancy Check）を利用し、ＣＲＣエラーが発生したときは、ＰＬＬ回路の擬似ロックが発生している可能性があるものとして、クロックデータリカバリ回路を再起動するようになされていた。ＰＬＬ回路は、一度正常にロックすると、その後、擬似ロック状態になったり、状態が不安定になることはほぼないため、正常にロックされたＰＬＬ回路は、できるだけ、再起動しないほうがよい。しかしながら、ＣＲＣエラーが発生した場合、その原因が、ＰＬＬの動作の異常であるか、それとも、ＰＬＬは正しく動作しているが信号に欠陥があったためであるかは区別できない。
【０００８】
これに対して、入力信号に含まれる一定周期ｎＴのパターンの中に、（ｎ＋１）Ｔまたは（ｎ−１）Ｔパターンが検出されたとき、ＰＬＬが正常にロックしていないと検出することができる技術がある（例えば、特許文献１）。
【０００９】
【特許文献１】特開平４−１３２０４８
【００１０】
また、正常にＰＬＬがロックされた場合、その同期クロックによって取り込まれたデータがランダムであれば、データ（１,０,１）またはデータ（０,１,０）の発生確率は、２５％となる。これに対して、図２に示されるように、データレートとクロック周波数の比が、１：ｎとなるようなクロック周波数の擬似ロックが発生した場合、その同期クロックによって取り込まれたデータにおいて、データ（１,０,１）またはデータ（０,１,０）の発生確率は、０％となる。したがって、データ（１,０,１）またはデータ（０,１,０）の発生確率を基に、データレートとクロック周波数の比が、１：ｎ（ｎは１以外の正の整数）となるようなクロック周波数の擬似ロックの発生を検出することが可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、入力信号に含まれる一定周期ｎＴのパターンの中に、（ｎ＋１）Ｔまたは（ｎ−１）Ｔパターンが検出されたとき、ＰＬＬが正常にロックしていないと検出するためには、ｎＴで表される所定のクロック信号が入力信号に含まれていなければならない。
【００１２】
また、データ（１,０,１）またはデータ（０,１,０）の発生確率を求めるようにした場合、データレートとクロック周波数の比が、１：ｎ（ｎは１以外の正の整数）となるようなクロック周波数の擬似ロックの発生を検出することができるが、データレートとクロック周波数の比が、ｍ：ｎ（ｍは１以外の正の整数）となるようなクロック周波数の擬似ロックの発生を検出することはできない。例えば、図３に示されるように、データレートとクロック周波数の比が、ｍ：ｎとなるようなクロック周波数の擬似ロックが発生した場合、データ（１,０,１）またはデータ（０,１,０）の発生確率は、ｍおよびｎの値に応じて０％乃至２５％の値をとるため、判定の閾値を設定することが困難であった。
【００１３】
本発明はこのような状況に鑑みてなされたものであり、入力信号がクロック信号を含んでいない場合において、データレートとクロック周波数の比が、１：ｎであっても、ｍ：ｎであっても、擬似ロックを精度よく検出することができるようにするものである。
【課題を解決するための手段】
【００１４】
本発明の擬似ロック検出回路は、データ信号の入力を受けるデータ信号入力手段と、データ信号から生成されたクロック信号の入力を受けるクロック信号入力手段と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段とを備えることを特徴とする。
【００１５】
擬似ロック検出回路には、擬似ロックの検出動作を有効とするか無効とするかを制御するための信号に基づいて、擬似ロックの検出動作を実行するか否かを判定させるようにすることができる。
【００１６】
位相周期ずれ検出手段には、データ信号の立ち上がりエッジまたは立ち下がりエッジにおいてクロック信号を取得させるようにすることができ、取得されたクロック信号の状態を基に、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出させるようにすることができる。
【００１７】
位相周期ずれ検出手段には、クロック信号を所定の時間だけ遅延させた後、データ信号の立ち上がりエッジまたは立ち下がりエッジにおいて遅延されたクロック信号を取得させるようにすることができる。
【００１８】
位相周期ずれ検出手段には、データ信号の立ち上がりエッジまたは立ち下がりエッジにおいて取得されたクロック信号のレベルが反転する回数をカウントさせるようにすることができ、カウント結果を所定の閾値と比較することにより、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出させるようにすることができる。
【００１９】
パターン検出手段には、データパターンの発生確率を求めさせるようにすることができ、
判定手段には、パターン検出手段により求められたデータパターンの発生確率が所定の閾値以下であるか、または、位相周期ずれ検出手段により位相の周期のずれが検出されたかのうちの少なくともいずれか一方である場合、擬似ロックが発生していると判定させるようにすることができる。
【００２０】
本発明の擬似ロック検出方法は、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップとを含むことを特徴とする。
【００２１】
本発明の擬似ロック検出回路および擬似ロック検出方法においては、データ信号がクロック信号に基づいて取得され、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンが検出され、データ信号の変化点とクロック信号の変化点における位相の周期のずれが検出され、データパターンの検出結果、および、位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かが検出される。
【００２２】
本発明のＰＬＬ回路は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第２の判定手段と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段と、第１の判定手段、第２の判定手段、および、第３の判定手段による判定結果に基づいて、発振器の出力信号の分周比を制御する制御手段とを備え、第３の判定手段は、データ信号の入力を受けるデータ信号入力手段と、データ信号から生成されたクロック信号の入力を受けるクロック信号入力手段と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段とを備えることを特徴とする。
【００２３】
本発明のクロックデータリカバリ方法は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップと、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップと、生成されたクロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップと、第１の判定ステップ、第２の判定ステップ、および、第３の判定ステップの処理による判定結果に基づいて、発振器の出力信号の分周比を制御する制御ステップとを含み、第２の判定ステップの処理は、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップとを含むことを特徴とする。
【００２４】
本発明のＰＬＬ回路およびクロックデータリカバリ方法においては、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かが判定され、生成されたクロック信号の位相は正しくロックされているか否かが判定され、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かが判定され、これらの判定結果に基づいて、発振器の出力信号の分周比が制御され、擬似ロック状態の判定においては、データ信号が入力され、データ信号から生成されたクロック信号が入力され、データ信号がクロック信号に基づいて取得され、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンが検出され、データ信号の変化点とクロック信号の変化点における位相の周期のずれが検出され、これらの検出結果に基づいて、擬似ロックが発生しているか否かが判定される。
【００２５】
本発明の通信装置は、データ信号を受信する受信手段と、受信手段により受信されたデータ信号から、ＰＬＬの原理を用いて、クロック信号を生成するクロック信号生成手段とを備え、クロック信号生成手段は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第２の判定手段と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段と、第１の判定手段、第２の判定手段、および、第３の判定手段による判定結果に基づいて、発振器の出力信号の分周比を制御する制御手段とを備え、第３の判定手段は、データ信号の入力を受けるデータ信号入力手段と、データ信号から生成されたクロック信号の入力を受けるクロック信号入力手段と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段とを備えることを特徴とする。
【００２６】
本発明の通信方法は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップと、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップと、生成されたクロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップと、第１の判定ステップ、第２の判定ステップ、および、第３の判定ステップの処理による判定結果に基づいて、発振器の出力信号の分周比を制御する制御ステップとを含み、第２の判定ステップの処理は、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップとを含むことを特徴とする。
【００２７】
本発明の通信装置および通信方法においては、データ信号が受信され、受信されたデータ信号から、ＰＬＬの原理を用いて、クロック信号が生成され、クロック信号の生成においては、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かが判定され、生成されたクロック信号の位相が正しくロックされているか否かが判定され、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かが判定され、これらの判定結果に基づいて、発振器の出力信号の分周比が制御され、擬似ロック状態の判定においては、データ信号が入力され、クロック信号が入力され、データ信号がクロック信号に基づいて取得され、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンが検出され、データ信号の変化点とクロック信号の変化点における位相の周期のずれが検出され、これらの検出結果に基づいて、擬似ロックが発生しているか否かが判定される。
【００２８】
本発明の光ディスク再生装置は、光ディスクに記録されているデータ信号を検出する検出手段と、検出手段により検出されたデータ信号から、ＰＬＬの原理を用いて、クロック信号を生成するクロック信号生成手段とを備え、クロック信号生成手段は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第２の判定手段と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段と、第１の判定手段、第２の判定手段、および、第３の判定手段による判定結果に基づいて、発振器の出力信号の分周比を制御する制御手段とを備え、第３の判定手段は、データ信号の入力を受けるデータ信号入力手段と、データ信号から生成されたクロック信号の入力を受けるクロック信号入力手段と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出手段と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段とを備えることを特徴とする。
【００２９】
本発明の光ディスク再生方法は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップと、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップと、生成されたクロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップと、第１の判定ステップ、第２の判定ステップ、および、第３の判定ステップの処理による判定結果に基づいて、発振器の出力信号の分周比を制御する制御ステップとを含み、第２の判定ステップの処理は、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出するパターン検出ステップと、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップと、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップとを含むことを特徴とする。
【００３０】
本発明の光ディスク再生装置、および、光ディスク再生方法においては、光ディスクに記録されているデータ信号が検出され、データ信号から、ＰＬＬの原理を用いて、クロック信号が生成され、クロック信号の生成においては、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かが判定され、生成されたクロック信号の位相が正しくロックされているか否かが判定され、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かが判定され、これらの判定結果に基づいて、発振器の出力信号の分周比が制御され、擬似ロック状態の判定においては、データ信号が入力され、データ信号から生成されたクロック信号が入力され、データ信号がクロック信号に基づいて取得され、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンが検出され、データ信号の変化点とクロック信号の変化点における位相の周期のずれが検出され、これらの検出結果に基づいて、擬似ロックが発生しているか否かが判定される。
【発明の効果】
【００３１】
第１の本発明によれば、擬似ロックを検出することができ、特に、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出し、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出するようにしたので、擬似ロック状態のデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１であるか否かにかかわらず、擬似ロック状態を識別することができる。
【００３２】
第２の本発明によれば、データ信号からクロック信号を生成することができ、特に、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出し、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出するようにしたので、擬似ロック状態のデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１であるか否かにかかわらず、擬似ロック状態を識別することができ、正確にデータ信号にロックしたクロック信号を生成することができる。
【００３３】
第３の本発明によれば、データ信号を受信することができ、特に、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出し、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出するようにしたので、擬似ロック状態のデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１であるか否かにかかわらず、擬似ロック状態を識別することができ、受信したデータ信号に正確にロックしたクロック信号を生成することができる。
【００３４】
第３の本発明によれば、光ディスクに記録されているデータ信号を再生することができ、特に、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターンを検出し、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出するようにしたので、擬似ロック状態のデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１であるか否かにかかわらず、擬似ロック状態を識別することができ、光ディスクから読み出されたデータ信号に正確にロックしたクロック信号を生成することができる。
【発明を実施するための最良の形態】
【００３５】
以下に本発明の実施の形態を説明するが、本明細書に記載の発明と、発明の実施の形態との対応関係を例示すると、次のようになる。この記載は、本明細書に記載されている発明をサポートする実施の形態が、本明細書に記載されていることを確認するためのものである。したがって、発明の実施の形態中には記載されているが、発明に対応するものとして、ここには記載されていない実施の形態があったとしても、そのことは、その実施の形態が、その発明に対応するものではないことを意味するものではない。逆に、実施の形態が発明に対応するものとしてここに記載されていたとしても、そのことは、その実施の形態が、その発明以外の発明には対応しないものであることを意味するものでもない。
【００３６】
更に、この記載は、本明細書に記載されている発明の全てを意味するものでもない。換言すれば、この記載は、本明細書に記載されている発明であって、この出願では請求されていない発明の存在、すなわち、将来、分割出願されたり、補正により出現、追加される発明の存在を否定するものではない。
【００３７】
請求項１に記載の擬似ロック検出回路(例えば、図６の擬似ロック検出部６３)は、データ信号の入力を受けるデータ信号入力手段（例えば、図６のデータ信号入力部９１）と、データ信号から生成されたクロック信号（例えば、図５のＮ分周器７０の出力）の入力を受けるクロック信号入力手段（例えば、図６のクロック信号入力部９２）と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出手段（例えば、図６のパターン検出部１０１）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段（例えば、図６の周期ずれ検出部１０２）と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段（例えば、図６の判定部１０３）とを備えることを特徴とする。
【００３８】
擬似ロック検出回路は、擬似ロックの検出動作を有効とするか無効とするかを制御するための信号（例えば、図６の検出イネーブル信号入力部９４により入力されるイネーブル信号）に基づいて、擬似ロックの検出動作を実行するか否かを判定することができる。
【００３９】
本発明の擬似ロック検出方法は、データ信号およびデータ信号から生成されたクロック信号（例えば、図５のＮ分周器７０の出力）の入力を受け、擬似ロックを検出する擬似ロック検出装置の擬似ロック検出方法であって、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出ステップ（例えば、図１６のステップＳ３２の処理）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップ（例えば、図１６のステップＳ３３の処理）と、
パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップ（例えば、図１６のステップＳ３６またはステップＳ３７の処理）とを含むことを特徴とする。
【００４０】
本発明のＰＬＬ回路（例えば、図５のＰＬＬ２４）は、発振器（例えば、図５の電圧制御型発振器６６）からの出力信号と、供給されたデータ信号とを比較して、周波数および位相の差分を検出し、発振器にフィードバックすることで、クロック信号を生成するＰＬＬ回路であって、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段（例えば、図５の周波数ロック検出部６５）と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第２の判定手段（例えば、図５の位相ロック検出部６２）と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段（例えば、図５の擬似ロック検出部６３）と、第１の判定手段、第２の判定手段、および、第３の判定手段による判定結果に基づいて、発振器の出力信号の分周比を制御する制御手段（例えば、図５の分周比制御部７２）とを備え、第３の判定手段は、データ信号の入力を受けるデータ信号入力手段（例えば、図６のデータ信号入力部９１）と、データ信号から生成されたクロック信号（例えば、図５のＮ分周器７０の出力）の入力を受けるクロック信号入力手段（例えば、図６のクロック信号入力部９２）と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出手段（例えば、図６のパターン検出部１０１）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段（例えば、図６の周期ずれ検出部１０２）と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段（例えば、図６の判定部１０３）とを備えることを特徴とする。
【００４１】
本発明のクロックデータリカバリ方法は、発振器（例えば、図５の電圧制御型発振器６６）からの出力信号と、供給されたデータ信号とを比較して、周波数および位相の差分を検出し、発振器にフィードバックすることで、クロック信号を生成するＰＬＬ回路（例えば、図５のＰＬＬ２４）のクロックデータリカバリ方法であって、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップ（例えば、図１５のステップＳ５の処理）と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップ（例えば、図１５のステップＳ１０およびステップＳ１１の処理）と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップ（例えば、図１５のステップＳ９の処理）と、第１の判定ステップ、第２の判定ステップ、および、第３の判定ステップの処理による判定結果に基づいて、発振器の出力信号の分周比を制御する制御ステップ（例えば、図１５のステップＳ１２およびステップＳ１３の処理）とを含み、第２の判定ステップは、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出ステップ（例えば、図１６のステップＳ３２の処理）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップ（例えば、図１６のステップＳ３３の処理）と、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップ（例えば、図１６のステップＳ３６またはステップＳ３７の処理）とを含むことを特徴とする。
【００４２】
本発明の通信装置（例えば、図４の光送受信装置１）は、データ信号を受信する受信手段（例えば、図４のフォトディテクタ２１）と、受信手段により受信されたデータ信号から、ＰＬＬの原理を用いて、クロック信号を生成するクロック信号生成手段（例えば、図４のＰＬ回路２４）とを備え、クロック信号生成手段は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段（例えば、図５の周波数ロック検出部６５）と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第２の判定手段（例えば、図５の位相ロック検出部６２）と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段（例えば、図５の擬似ロック検出部６３）と、第１の判定手段、第２の判定手段、および、第３の判定手段による判定結果に基づいて、発振器の出力信号の分周比を制御する制御手段（例えば、図５の分周比制御部７２）とを備え、第３の判定手段は、データ信号の入力を受けるデータ信号入力手段（例えば、図６のデータ信号入力部９１）と、データ信号から生成されたクロック信号（例えば、図５のＮ分周器７０の出力）の入力を受けるクロック信号入力手段（例えば、図６のクロック信号入力部９２）と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出手段（例えば、図６のパターン検出部１０１）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段（例えば、図６の周期ずれ検出部１０２）と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段（例えば、図６の判定部１０３）とを備えることを特徴とする。
【００４３】
本発明の通信方法は、データ信号を受信し、発振器（例えば、図５の電圧制御型発振器６６）からの出力信号と、受信したデータ信号とを比較して、周波数および位相の差分を検出し、発振器にフィードバックすることで、クロック信号を生成する通信装置（例えば、図４の光送受信装置１）の通信方法であって、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップ（例えば、図１５のステップＳ５の処理）と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップ（例えば、図１５のステップＳ１０およびステップＳ１１の処理）と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップ（例えば、図１５のステップＳ９の処理）と、第１の判定ステップ、第２の判定ステップ、および、第３の判定ステップの処理による判定結果に基づいて、発振器の出力信号の分周比を制御する制御ステップ（例えば、図１５のステップＳ１２およびステップＳ１３の処理）とを含み、第２の判定ステップは、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出ステップ（例えば、図１６のステップＳ３２の処理）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップ（例えば、図１６のステップＳ３３の処理）と、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップ（例えば、図１６のステップＳ３６またはステップＳ３７の処理）とを含むことを特徴とする。
【００４４】
本発明の光ディスク再生装置（例えば、図１７の光ディスク再生装置２３１）は、光ディスクに記録されているデータ信号を検出する検出手段（例えば、図１７の検出器２５２および二値化回路２５３）と、検出手段により検出されたデータ信号から、ＰＬＬの原理を用いて、クロック信号を生成するクロック信号生成手段（例えば、図１７のＰＬ回路２５６）とを備え、クロック信号生成手段は、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定手段（例えば、図５の周波数ロック検出部６５）と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第２の判定手段（例えば、図５の位相ロック検出部６２）と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第３の判定手段（例えば、図５の擬似ロック検出部６３）と、第１の判定手段、第２の判定手段、および、第３の判定手段による判定結果に基づいて、発振器の出力信号の分周比を制御する制御手段（例えば、図５の分周比制御部７２）とを備え、第３の判定手段は、データ信号の入力を受けるデータ信号入力手段（例えば、図６のデータ信号入力部９１）と、データ信号から生成されたクロック信号（例えば、図５のＮ分周器７０の出力）の入力を受けるクロック信号入力手段（例えば、図６のクロック信号入力部９２）と、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出手段（例えば、図６のパターン検出部１０１）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出手段（例えば、図６の周期ずれ検出部１０２）と、パターン検出手段および位相周期ずれ検出手段による検出結果に基づいて、擬似ロックが発生しているか否かを判定する判定手段（例えば、図６の判定部１０３）とを備えることを特徴とする。
【００４５】
本発明の光ディスク再生方法は、光ディスクに記録されているデータ信号を検出し、発振器（例えば、図５の電圧制御型発振器６６）からの出力信号と、検出されたデータ信号とを比較して、周波数および位相の差分を検出し、発振器にフィードバックすることで、クロック信号を生成する光ディスク再生装置（例えば、図１７の光ディスク再生装置２３１）の光ディスク再生方法であって、生成されたクロック信号の周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定する第１の判定ステップ（例えば、図１５のステップＳ５の処理）と、生成されたクロック信号は、データ信号に対して擬似ロック状態であるか否かを判定する第２の判定ステップ（例えば、図１５のステップＳ１０およびステップＳ１１の処理）と、生成されたクロック信号の位相は正しくロックされているか否かを判定する第３の判定ステップ（例えば、図１５のステップＳ９の処理）と、第１の判定ステップ、第２の判定ステップ、および、第３の判定ステップの処理による判定結果に基づいて、発振器の出力信号の分周比を制御する制御ステップ（例えば、図１５のステップＳ１２およびステップＳ１３の処理）とを含み、第２の判定ステップは、データ信号をクロック信号に基づいて取得し、少なくとも連続する３ビットにおいて隣り合うデータが異なるデータパターン（例えば、１０１または０１０）を検出するパターン検出ステップ（例えば、図１６のステップＳ３２の処理）と、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出する位相周期ずれ検出ステップ（例えば、図１６のステップＳ３３の処理）と、パターン検出ステップの処理によるデータパターンの検出結果、および、位相周期ずれ検出ステップの処理による位相の周期のずれの検出結果に基づいて、擬似ロックが発生しているか否かを示す信号を出力する出力ステップ（例えば、図１６のステップＳ３６またはステップＳ３７の処理）とを含むことを特徴とする。
【００４６】
以下、図を参照して、本発明の実施の形態について説明する。
【００４７】
図４は、本発明を適用した光送受信回路１の構成を示すブロック図である。
【００４８】
レーザ駆動回路１１は、データ信号入力部３１から入力される、送信されるデータのデータ信号と、クロック信号入力部３２から入力される、送信されるデータのクロックとを基に、レーザダイオード１２を駆動する。レーザダイオード１２は、レーザ駆動回路１１による制御に基づいて、レーザ光を発光することにより、図示しない光ファイバーケーブルの仕様に合致した周波数帯で、データを送信する。
【００４９】
フォトディテクタ２１は、図示しない光ファイバーケーブルにより伝送された光を受光し、電気信号に変換して、プリアンプ２２に供給する。プリアンプ２２は、前段の増幅器であり、供給された信号を増幅して、ポストアンプ２３に供給する。ポストアンプ２３は、後段の信号処理が可能なように、供給された信号を更に増幅して、ＰＬＬ回路２４に供給する。
【００５０】
ＰＬＬ回路２４は、マルチレートに対応し、自動的にレートを選択する機能を有しており、図示しないリファレンスクロック発生部からリファレンスクロック信号の供給を受け、データ信号をデータ信号出力部３３から出力するとともに、データ信号からクロック信号を検出（生成）して、クロック信号出力部３４から出力する。
【００５１】
図５は、図４を用いて説明した、マルチレートに対応し、自動的にレートを選択する機能を有するＰＬＬ回路２４の構成を示すブロック図である。
【００５２】
データ信号入力部５１から入力されるデータ信号は、位相比較器６１、位相ロック検出部６２、および、擬似ロック検出部６３に供給されるとともに、データ信号出力部５２から出力される。リファレンスクロック信号入力部５３から入力されるリファレンスクロックは、位相周波数比較器６４と周波数ロック検出部６５に供給される。
【００５３】
周波数ロック検出部６５は、リファレンスクロック信号入力部５３から入力されるリファレンスクロックと、Ｍ分周された電圧制御型発振器６６の出力との供給を受け、周波数は、リファレンスクロックに基づいた所定の周波数にロックされているか否かを判定し、判定結果を、切替回路６７および分周比制御部７２に供給する。切替回路６７は、周波数ロック検出部６５の判定結果に基づいて、位相比較器６１と、位相周波数比較器６４のうちのいずれかの出力を、チャージポンプ回路６８に供給する。切替回路６７は、まず、位相周波数比較器６４の出力を、チャージポンプ回路６８に供給する。ここで、切替回路６７は、チャージポンプ回路６８内にふくまれるものとし、チャージポンプ回路６８の機能に、その切替機能が付加されるようにしても良い。
【００５４】
チャージポンプ回路６８は、ループフィルタ６９に溜め込む電荷量を制御する回路である。ループフィルタ６９は、供給される信号から高周波ノイズを除去し、チャージポンプ回路６８の出力を電圧制御型発振器６６の制御電圧に変換する。電圧制御型発振器６６は、ループフィルタ６９から供給される制御電圧に基づいて、発振周波数を制御する。
【００５５】
Ｍ分周器７１は、分周比制御部７２の制御に基づいた分周比Ｍで、電圧制御型発振器６６の出力をＭ分周して、位相周波数比較器６４、および、周波数ロック検出部６５に供給する。位相周波数比較器６４は、リファレンスクロック信号入力部５３から入力されるリファレンスクロックと、Ｍ分周された電圧制御型発振器６６の出力とを比較して、比較結果を、切替回路６７を介して、チャージポンプ回路６８に供給することにより、電圧制御型発振器６６の発振周波数を、リファレンスクロック×Ｍにロックさせる。
【００５６】
そして、周波数ロック検出部６５は、リファレンスクロック信号入力部５３から入力されるリファレンスクロックと、Ｍ分周器７１から供給される、Ｍ分周された電圧制御型発振器６６の出力との供給を受け、電圧制御型発振器６６の周波数がリファレンスクロック×Ｍにロックしたか否かを判定し、判定結果を分周比制御部７２に供給するとともに、電圧制御型発振器６６の周波数がリファレンスクロック×Ｍにロックしたと判定すると、切替回路６７を制御して、チャージポンプ回路６８に供給される信号を、位相比較器６１から出力される信号に切り替えさせる。
【００５７】
Ｎ分周器７０は、分周比制御部７２の制御に基づいた分周比Ｎで、電圧制御型発振器６６の出力をＮ分周して、位相比較器６１、位相ロック検出部６２、および、擬似ロック検出部６３に供給するとともに、クロック信号出力部５４に供給する。そして、位相比較器６１は、Ｎ分周器７０から供給されるＮ分周された電圧制御型発振器６６の出力と、データ信号入力部５１から入力されたデータ信号との位相を比較し、比較結果を、切替回路６７を介して、チャージポンプ回路６８に供給することにより、電圧制御型発振器６６の位相を、データ信号入力部５１から入力されるデータ信号にロックさせる。
【００５８】
位相ロック検出部６２は、Ｎ分周器７０から供給される、Ｎ分周された電圧制御型発振器６６の出力とデータ信号入力部５１から入力されるデータ信号の供給を受け、電圧制御型発振器６６の位相が、データ信号入力部５１から入力されるデータ信号の位相にロックされているか否かを判定し、判定結果を分周比制御部７２に供給する。擬似ロック検出部６３は、Ｎ分周された電圧制御型発振器６６の出力とデータ信号入力部５１から入力されるデータ信号の供給を受け、電圧制御型発振器６６の出力が、データ信号に対して擬似ロック状態となっているか否かを判定し、判定結果を分周比制御部７２に供給する。擬似ロック検出部６３の詳細については、後述する。
【００５９】
分周比制御部７２は、周波数ロック検出部６５、位相ロック検出部６２、および、擬似ロック検出部６３によるロックの検出結果を基に、巡回時間ごとにＭ分周器７１とＮ分周器７０との分周比を制御する。ＰＬＬ回路２４がロックさせようとする目標のデータレートに、データ信号入力部５１から入力されるデータ信号のデータレートが一致しているとき、周波数ロック検出部６５、位相ロック検出部６２および、擬似ロック検出部６３は、分周比制御部７２に、正しくロックされていることを示す信号を供給するので、分周比制御部７２は、Ｍ分周器７１とＮ分周器７０との分周比を維持させる。ＰＬＬ回路２４がロックさせようとする目標のデータレートに、データ信号入力部５１から入力されるデータ信号のデータレートが一致していないとき、周波数ロック検出部６５、位相ロック検出部６２、または、擬似ロック検出部６３のうちの少なくともいずれか１つは、分周比制御部７２に、正しくロックされていないことを示す信号を供給するので、分周比制御部７２は、Ｍ分周器７１とＮ分周器７０との分周比を制御して、クロック周波数を、現在の目標データレートとは異なる他のデータレートにロックさせようとする。
【００６０】
例えば、ＰＬＬ回路２４が、540Mbps、270Mbps、150Mbpsの３つのレートを自動選択し、電源投入時、または、リセット時には540Mbpsモードでロックを試み、以下、540Mbps、270Mbps、150Mbps、540Mbps、270Mbps、150Mbps、・・・の順に、目標データレートの値を巡回させてクロックをロックさせるようになされている場合について説明する。なお、データレートの値の循環は、この例の逆順でも、異なる順であっても良い。また、各モードを巡回する時間間隔は、各モードにおいて十分ロックできる時間に予め設定しておくものとする。ここで、リファレンスクロック信号入力部５３から入力されるリファレンスクロックを10MHzと想定し、電圧制御型発振器６６の発振周波数を900MHz乃至1100MHzと想定する。
【００６１】
Ｍ分周器７１の分周比は、540Mbpsモードのときは１０８、270Mbpsモードのときは１０８、150Mbpsモードのときは１００となるものとする。したがって、電圧制御型発振器６６の発振周波数は、それぞれのモードにおいて、1080MHz、1080MHz、1000MHzとなる。また、Ｎ分周器７０の分周比は540Mbpsモードのときは２、270Mbpsモードのときは４、150Mbpsモードのときは１０となる。
【００６２】
ここで、270Mbpsのデータ信号が入力されたと仮定すると、540Mbpsモードにおいては、擬似ロック検出部６３が擬似ロックを検出し、巡回時間が経過する。その結果、分周比制御部７２は、モードを変更して270Mbpsモードに切り替える。そして、270Mbpsにおいては、周波数ロック検出部６５、位相ロック検出部６２、および、擬似ロック検出部６３のうちのいずれもが、クロック信号は正常にデータ信号にロックしていると判定するので、分周比制御部７２は、巡回時間が経過したのちも同じデータレートを維持しつづける。そして、その後、なんらかの外乱でロックが外れた場合、分周比制御部７２の処理により、動作モードは、150Mbpsモードに移り、更に、540Mbpsモードを経て、再度270Mbpsでロックするようになされている。
【００６３】
このようにして、クロック信号出力部５４から出力されるクロック信号、すなわち、Ｎ分周器７０の出力は、データ信号に正しくロックされたクロック信号で安定するようになされている。
【００６４】
図６は、図５の擬似ロック検出部６３の詳細な構成を示すブロック図である。
【００６５】
データ信号入力部９１には、図５を用いて説明したＰＬＬ回路２４のデータ信号入力部５１から入力されたデータ信号が入力され、パターン検出部１０１および周期ずれ検出部１０２に供給される。クロック信号入力部９２には、図５を用いて説明したＰＬＬ回路２４のＮ分周器７０から出力されるクロック信号（すなわち、図５を用いて説明したＰＬＬ回路２４のクロック信号出力部５４から出力されるクロック信号）が入力され、パターン検出部１０１および周期ずれ検出部１０２に供給される。更に、擬似ロック検出部６３の検出イネーブル信号入力部９４には、擬似ロック検出動作を有効状態にするイネーブル信号が供給される。
【００６６】
擬似ロック検出部６３による擬似ロックの検出動作は、正常なロック状態または擬似ロック状態が安定して継続されている場合には正しく動作するが、安定状態に至るまでの過程では異なる動作してしまう。そのため、擬似ロック検出部６３は、検出イネーブル信号入力部９４から正常なロック状態または擬似ロック状態が安定して継続されている状態を示す信号の入力を受けたときに、動作を実行するようになされている。ここで検出イネーブル信号入力部９４への入力信号は、正常なロック状態もしくは擬似ロック状態が安定していることを示す信号であれば、いかなる信号であっても良い。
【００６７】
例えば、従来の一般的なクロックデータリカバリ回路にはロック検出回路が用いられている。このロック検出回路は、正常なロック状態か擬似ロック状態かを見分けることはできないが、安定した状態であるか否かを判定することは可能である。したがって、従来のロック検出回路の出力を検出イネーブル信号入力部９４に入力することにより、擬似ロック検出部６３は、安定した状態であるときのみに擬似ロック検出動作を行うようにすることができる。
【００６８】
パターン検出部１０１は、供給されるクロック信号のタイミングで、データ信号を取り込んだとき、取り込んだデータ信号が連続する３ビットで全て変化するか、すなわち、データパターンが（０，１，０）もしくは（１，０，１）であるか否かを検出し、検出結果を判定部１０３に供給する。
【００６９】
ランダムデータ中の連続する３ビットに、（０，１，０）もしくは（１，０，１）を検出する確率は、正常なロック状態では、約２５％、データレートとクロック周波数の比ｍ：ｎにおいて、ｍ＝１となるような擬似ロック状態では、０％、データレートとクロック周波数の比ｍ：ｎにおいて、ｍ＝１ではない擬似ロック状態では、０％乃至２５％となる。データレートとクロック周波数の比ｍ：ｎにおいて、ｍ＝１となるような擬似ロック状態では、上述した図２に示されるように、連続するクロックが同じデータを２度以上取り込んでしまうため、ランダムデータ中の連続する３ビットにおいて、（０，１，０）もしくは（１，０，１）が存在する確率は０％となる。
【００７０】
したがって、パターン検出部１０１が、取り込んだデータ信号が（０，１，０）もしくは（１，０，１）であることを検出したとき、データレートとクロック周波数の比ｍ：ｎにおいて、ｍ＝１となるような擬似ロック状態ではないことがわかる。パターン検出部１０１についての詳細は、図７を用いて後述する。
【００７１】
周期ずれ検出部１０２は、データの周期とクロックの周期のずれ、すなわち、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出し、検出結果を判定部１０３に供給する。データ信号の変化点とクロック信号の変化点における位相の周期のずれが発生している場合、データレートとクロック周波数の比ｍ：ｎにおいて、ｍ＝１ではない擬似ロック状態を検出することができる。周期ずれ検出部１０２についての詳細は、図１０を用いて後述する。
【００７２】
判定部１０３は、パターン検出部１０１および周期ずれ検出部１０２の検出結果を基に、擬似ロックが発生しているか否かを判定し、判定結果を判定信号出力部９３を介して出力する。判定部１０３についての詳細は、図１４を用いて後述する。
【００７３】
なお、図６においては、擬似ロック検出部６３の外部で生成された検出イネーブル信号が、検出イネーブル信号入力部９４に供給されるものとして図示しているが、擬似ロック検出部６３に、検出イネーブル信号を発生する、例えば、従来のロック検出回路を設けるようにしても良い。更に、擬似ロック検出部６３は、検出イネーブル信号に基づいて、パターン検出部１０１、周期ずれ検出部１０２、および、判定部１０３の全ての動作を実行させるか否かを制御可能なようにしても良いし、判定部１０３の動作のみを制御して、安定していない状態における判定結果を出力してしまうことがないようにしても良い。
【００７４】
図７は、図６のパターン検出部１０１の回路構成の一例を示すブロック図である。
【００７５】
データ信号入力部１２１は、図６のデータ信号入力部９１に入力されたデータ信号、すなわち、図５を用いて説明したＰＬＬ回路２４のデータ信号入力部５１から入力されたデータ信号の入力を受ける。そして、クロック信号入力部１２２は、図６のクロック信号入力部９２に入力されたクロック信号、すなわち、図５を用いて説明したＰＬＬ回路２４のＮ分周器７０から出力されるクロック信号（図５を用いて説明したＰＬＬ回路２４のクロック信号出力部５４から出力されるクロック信号）の入力を受ける。
【００７６】
Ｄフリップフロップ１４１−１乃至１４１−３は、クロック信号入力部１２２から入力されるクロック信号の立ち上がりエッジのタイミングで、入力されたデータをラッチする。したがって、Ｄフリップフロップ１４１-１乃至１４１-３の出力は、データ信号入力部１２１から入力されるデータ信号の３クロック分に対応するデータ信号となる。
【００７７】
ＥＸＯＲ１４２−１は、Ｄフリップフロップ１４１−１および１４１−２の出力信号の供給を受け、ＥＸＯＲ１４２−２は、Ｄフリップフロップ１４１−２および１４１-３の出力信号の供給を受け、それぞれ、供給された信号が一致するとき０を、異なっているとき１を、ＡＮＤ１４３に出力する。すなわち、ＥＸＯＲ１４２−１は、Ｄフリップフロップ１４１-１および１４１-２の出力信号が（０１）または（１０）であるとき、信号（１）を出力し、ＥＸＯＲ１４２−１は、Ｄフリップフロップ１４１-２および１４１-３の出力信号が（０１）または（１０）であるとき、信号（１）を出力する。
【００７８】
ＡＮＤ１４３は、ＥＸＯＲ１４２−１およびＥＸＯＲ１４２−２のいずれの出力信号も（１）であるとき、信号（１）を出力し、いずれか少なくとも一方が信号（０）であるとき、信号（０）を出力する。すなわち、ＡＮＤ１４３は、Ｄフリップフロップ１４１-１乃至１４１-３のそれぞれの出力信号が、（１，０，１）または（０，１，０）であるとき、信号（１）を出力する。
【００７９】
そして、Ｄフリップフロップ１４５は、クロック信号入力部９２から入力されるクロック信号の立ち上がりエッジのタイミングで、ＡＮＤ１４３の出力をラッチする。ＡＮＤ１４７は、Ｄフリップフロップ１４５の出力と、インバータ１４６により反転されたクロック信号がいずれも（１）であるとき、信号（１）を出力する。すなわち、ＡＮＤ１４７は、Ｄフリップフロップ１４１−１乃至１４１−３のそれぞれの出力信号が、（１，０，１）または（０，１，０）であるとき、クロックの半周期幅のパルス信号を、出力部１２３を介して出力するようになされている。
【００８０】
なお、パターン検出部１０１は、クロック信号入力部１２２から入力されるクロック信号によるタイミングで、データ信号入力部１２１から入力されるデータ信号を取り込み、取り込んだデータ信号の連続する３ビットが全て変化するか、すなわち、データパターンが（０，１，０）もしくは（１，０，１）であるか否かを検出することができる回路構成であれば、図７の回路構成と異なるものであっても良い。
【００８１】
図８に、正常なロック状態にあるときの、パターン検出部１０１のデータ信号入力部１２１に入力されるデータ信号、クロック信号入力部１２２に入力されるクロック信号、および、出力部１２３から出力される出力信号の例を示す。
【００８２】
図８に示される場合においては、クロック信号は、データ信号に対して正常にロックしているので、入力されるクロック信号の立ち上がりエッジにおいてデータ信号を検出することにより、データ信号が、（０，１，０）と変化している箇所、および、データ信号が、（１，０，１）と変化している箇所が、約２５％程度検出される。したがって、出力部１２３から出力される出力信号には、クロックの半周期幅のパルス信号が含まれる。
【００８３】
次に、図９に、データレートとクロック周波数の比が１：２の擬似ロック状態にあるときの、パターン検出部１０１のデータ信号入力部１２１に入力されるデータ信号、クロック信号入力部１２２に入力されるクロック信号、および、出力部１２３から出力される出力信号の例を示す。
【００８４】
上述したように、データレートとクロック周波数の比ｍ：ｎにおいて、ｍ＝１となるような擬似ロック状態では、連続するクロックが同じデータを２度以上取り込んでしまうため、ランダムデータ中の連続する３ビットにおいて、（０，１，０）もしくは（１，０，１）が存在する確率は０％となる。
【００８５】
図９に示される場合においては、クロック信号は、データ信号に対してｍ＝１の擬似ロック状態であるので、入力されるクロック信号の立ち上がりエッジにおいてデータ信号を検出しても、データ信号が、（０，１，０）と変化している箇所、および、データ信号が、（１，０，１）と変化している箇所は検出されない。したがって、出力部１２３から出力される出力信号には、クロックの半周期幅のパルス信号が含まれない。
【００８６】
図１０は、図６の周期ずれ検出部１０２の構成の一例を示すブロック図である。
【００８７】
クロック信号入力部１６１は、図６のクロック信号入力部９２に入力されたクロック信号、すなわち、図５を用いて説明したＰＬＬ回路２４のＮ分周器７０から出力されるクロック信号（図５を用いて説明したＰＬＬ回路２４のクロック信号出力部５４から出力されるクロック信号）の入力を受ける。そして、データ信号入力部１６２は、図６のデータ信号入力部９１に入力されたデータ信号、すなわち、図５を用いて説明したＰＬＬ回路２４のデータ信号入力部５１から入力されたデータ信号の入力を受ける。
【００８８】
バッファ１７１は、クロック信号入力部１６１に入力されたクロック信号を所望の時間だけ遅延させて、Ｄフリップフロップ１７２に供給する。正常にロックしたときのデータ信号とクロック信号とは、上述した図１のような位相関係になっているので、図１０に示される構成例では、メタステーブルを起こすことなく、安定してクロックを取り込むことができるように、クロック信号を所定の時間だけ遅延させるためにバッファ１７１が設けられている。なお、クロック信号の遅延時間は、回路の構成などによって、実験的に定めることができる値であり、更に、正常なロック状態のデータとクロックの位相にオフセット量が存在するような設計になっている場合、バッファ１７１を省略するようにしてもよい。
【００８９】
Ｄフリップフロップ１７２は、データ信号入力部１６２から入力されたデータ信号の立ち上がりエッジのタイミングで、遅延されたクロック信号を取り込む。Ｄフリップフロップ１７２の出力信号は、インバータ１７３により反転されて、出力部１６３から出力される。すなわち、データ信号の立ち上がりエッジのタイミングにおいて、遅延されたクロック信号のレベルが（１）であるとき信号（０）が、遅延されたクロック信号のレベルが（０）であるとき信号（１）が、出力部１６３から出力される。
【００９０】
図１１に、正常なロック状態にあるときの、周期ずれ検出部１０２のクロック信号入力部１６１に入力されるクロック信号、データ信号入力部１６２に入力されるデータ信号、および、出力部１６３から出力される出力信号の例を示す。
【００９１】
図１１に示される場合において、クロック信号は、データ信号に対して正常にロックしているので、入力されるデータ信号の立ち上がりエッジにおいて、クロック信号は、全て１となる。したがって、出力部１６３から出力される出力信号は、常に０となる。
【００９２】
次に、図１２に、データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態にあるときの、周期ずれ検出部１０２のクロック信号入力部１６１に入力されるクロック信号、データ信号入力部１６２に入力されるデータ信号、および、出力部１６３から出力される出力信号の例を示す。
【００９３】
図１２に示される場合においては、データ信号に対してｍ＝１ではない擬似ロック状態であるので、入力されるデータ信号の立ち上がりエッジにおいて、クロック信号は、（０）と（１）とのいずれの値もとりうる。すなわち、これは、図１３に示されるように、データ信号の立ち上がりエッジとクロック信号の位相関係が、ｍ種類、均等な間隔で存在するためである。したがって、出力部１６３から出力される出力信号には、（０）と（１）とが存在する。
【００９４】
このようにすることにより、周期ずれ検出部１０２は、データ信号の変化点とクロック信号の変化点における位相の周期のずれを検出することができる。
【００９５】
なお、図１０を用いて説明した周期ずれ検出部１０２の回路構成は、一例であって、データとクロックの周期ずれを検出することが可能であれば他の回路形態であっても良いことは言うまでもない。例えば、周期ずれ検出部１０２において、クロック信号をラッチするタイミングは、データ信号の立ち上がりエッジではなく、立下りエッジであっても良い。
【００９６】
図１４は、図６の判定部１０３の構成を示すブロック図である。
【００９７】
パターン検出入力部１９１には、パターン検出部１０１の出力部１２３から出力されたパターン検出結果を示す信号が入力され、周期ずれ検出入力部１９２には、周期ずれ検出部１０２の出力部１６３から出力された、周期ずれの検出結果を示す信号が入力される。
【００９８】
パターン検出判定部２０１は、パターン検出部１０１の出力部１２３から出力されたパターン検出結果を示す信号の入力を受ける。図７を用いて説明したパターン検出部１０１の出力部１２３から出力される信号には、正常なロック状態では２５％の確率で、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１となる擬似ロック状態では０％の確率で含まれる、（０,１,０）または（１,０,１）のデータパターンに対応して発生するクロックの半周期幅のパルスが含まれる。したがって、パターン検出判定部２０１は、例えば、抵抗とコンデンサで入力パルスを積分し、所定の閾値と比較したり、入力パルスをカウントして、カウント数を所定の閾値と比較することにより、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１となる擬似ロック状態であるか否かを判定し、判定結果をＡＮＤ２０３に供給する。
【００９９】
具体的には、抵抗とコンデンサで入力パルスを積分することにより、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１となる擬似ロック状態であるか否かが判定される場合、連続する３ビットにおいて、（０，１，０）もしくは（１，０，１）が存在する確率が２５％であるとき、クロックの半周期幅のパルスの入力に対する積分結果は、クロック振幅の１／８になる。したがって、パターン検出判定部２０１は、例えば、クロック振幅の１／１６などの所定の値を閾値として設定し、入力パルスの積分値と閾値とを比較し、閾値より積分値が大きければ正常なロック状態であるとして、ＡＮＤ２０３に信号（１）を、閾値より積分値が小さければ擬似ロック状態であるとして、ＡＮＤ２０３に信号（０）を出力する
【０１００】
また、入力パルスをカウントすること、すなわち、入力される信号のレベルが反転する回数をカウントすることにより、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１となる擬似ロック状態であるか否かが判定される場合、連続する３ビットにおいて、（０，１，０）もしくは（１，０，１）が存在すれば、入力パルスが発生する（入力される信号のレベルが２回反転する）ので、パターン検出判定部２０１は、所定の時間内に所定回数以上の入力パルスがカウントされたとき、正常なロック状態であるとして、ＡＮＤ２０３に信号（１）を、所定の時間内にカウントされた入力パルスが０または所定の回数以下であったとき、擬似ロック状態であるとして、ＡＮＤ２０３に信号（０）を出力する
【０１０１】
ここで、所定の時間および所定の時間とは、実験的または経験的に設定可能な値であり、所定の時間をカウントするタイマは、パターン検出判定部２０１が内部に保有していても、外部のタイマを利用するようにしても良い。
【０１０２】
周期ずれ検出判定部２０２は、周期ずれ検出部１０２の出力部１６３から出力された、周期ずれの検出結果を示す信号の入力を受ける。図１０を用いて説明した周期ずれ検出部１０２の出力部１６３から出力される信号は、正常なロック状態では常に（０）であるが、データレートとクロック周波数の比ｍ：ｎがｍ＝１ではない擬似ロック状態のときには（０）と（１）とのいずれの値もとりうる。
【０１０３】
したがって、周期ずれ検出判定部２０２は、例えば、入力パルスをカウント、すなわち、入力されるデータのレベルが反転する回数をカウントして、カウント数を所定の閾値と比較することにより、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１ではない擬似ロック状態であるか否かを判定し、判定結果をＡＮＤ２０３に供給する。
【０１０４】
周期ずれ検出判定部２０２は、所定の時間内にカウントされた入力パルスが０または所定の回数以下であったとき、正常なロック状態であるとして、ＡＮＤ２０３に信号（１）を、所定の時間内に所定回数以上の入力パルスがカウントされたとき、擬似ロック状態であるとして、ＡＮＤ２０３に信号（０）を出力する
【０１０５】
ここで、所定の時間および所定の時間とは、実験的または経験的に設定可能な値であり、所定の時間をカウントするタイマは、周期ずれ検出判定部２０２が内部に保有していても、外部のタイマを利用するようにしても良い。
【０１０６】
パターン検出判定部２０１の出力が０であるとき、すなわち、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１である擬似ロック状態であるとき、周期ずれ検出判定部２０２の出力信号が、（１）と（０）のいずれであっても、ＡＮＤ２０３からの出力信号は（０）となり、判定信号出力部１９３から出力される信号は（０）となる。また、周期ずれ検出判定部２０２の出力信号が（０）であるとき、すなわち、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１ではない擬似ロック状態であるとき、パターン検出判定部２０１の出力が、（１）と（０）のいずれであっても、ＡＮＤ２０３からの出力は、（０）となり、判定信号出力部１９３から出力される信号は（０）となる。ここでは、判定信号出力部１９３から出力される信号が（０）のとき、クロックは正常にロックしておらず、擬似ロック状態であることを示す。パターン検出判定部２０１の出力と、周期ずれ検出判定部２０２の出力信号が、いずれも（１）であるとき、ＡＮＤ２０３からの出力信号は、（１）となる。ここでは、判定信号出力部１９３から出力される信号が（１）のとき、クロックは正常にロックしていることを示す。
【０１０７】
判定信号出力部１９３から出力される信号は、図６を用いて説明した擬似ロック検出部６３の判定信号出力部９３から出力される信号と同一である。すなわち、擬似ロック検出部６３は、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１であっても、ｍ＝１でなくても、擬似ロックの発生を検出することができる。
【０１０８】
なお、図１４においては、判定部１０３のパターン検出判定部２０１と周期ずれ検出判定部２０２の出力が、ＡＮＤ２０３に出力されるような論理構成であるものとして説明したが、判定部１０３の論理構成は、この限りではない。判定部１０３は、例えば、パターン検出判定部２０１と周期ずれ検出判定部２０２をＮＡＮＤ接続とし、擬似ロック状態を検出した場合に信号（０）を出力するようにしてもよい。
【０１０９】
次に、図１５のフローチャートを参照して、図５を用いて説明したＰＬＬ回路２４が実行するクロック生成処理について説明する。
【０１１０】
ステップＳ１において、リファレンスクロック信号入力部５３は、リファレンスクロックの供給を受けて、位相周波数比較器６４と周波数ロック検出部６５に供給する。
【０１１１】
ステップＳ２において、データ信号入力部５１は、データ信号の入力を受けて、位相比較器６１、位相ロック検出部６２、および、擬似ロック検出部６３に供給する。
【０１１２】
ステップＳ３において、切替回路６７は、位相周波数比較器６４の出力を、チャージポンプ回路６８に供給する。
【０１１３】
そして、チャージポンプ回路６８は、ループフィルタ６９に溜め込む電荷量を制御し、ループフィルタ６９は、供給される信号から高周波ノイズを除去し、チャージポンプ回路６８の出力を電圧制御型発振器６６の制御電圧に変換する。電圧制御型発振器６６は、ループフィルタ６９から供給される制御電圧に基づいて、発振周波数を制御する。Ｍ分周器７１は、分周比制御部７２の制御に基づいた分周比Ｍで、電圧制御型発振器６６の出力をＭ分周して、位相周波数比較器６４に供給する。
【０１１４】
ステップＳ４において、位相周波数比較器６４は、リファレンスクロック信号入力部５３から入力されるリファレンスクロックと、Ｍ分周された電圧制御型発振器６６の出力とを比較して、電圧制御型発振器６６の周波数を、リファレンスクロック×Ｍに調整する。
【０１１５】
ステップＳ５において、周波数ロック検出部６５は、電圧制御型発振器６６の発振する周波数が、リファレンスクロック×Ｍにロックされたか否かを判定する。ステップＳ５において、電圧制御型発振器６６の発振する周波数が、リファレンスクロック×Ｍにロックされていないと判定された場合、処理は、後述するステップＳ１３に進む。
【０１１６】
ステップＳ５において、電圧制御型発振器６６の発振する周波数が、リファレンスクロック×Ｍにロックされたと判定された場合、ステップＳ６において、周波数ロック検出部６５は、周波数が正しくロックされたことを示す信号を、分周比制御部７２および切替回路６７に供給するので、切替回路６７は、位相比較器６１の出力を、チャージポンプ回路６８に供給する。
【０１１７】
ステップＳ７において、位相比較器６１はデータ信号入力部５１から入力されるデータ信号と、Ｎ分周された電圧制御型発振器６６の出力とを比較して、電圧制御型発振器６６の周波数を、データ信号のデータレート×Ｎに調整する。
【０１１８】
ステップＳ８において、位相ロック検出部６２は、電圧制御型発振器６６の位相が、データ信号入力部５１から入力されるデータ信号の位相に正しくロックされているか、検出処理を行う。
【０１１９】
ステップＳ９において、位相ロック検出部６２は、位相が正しくロックされているか否かを判定する。ステップＳ９において、位相が正しくロックされていないと判定された場合、処理は、後述するステップＳ１３に進む。
【０１２０】
ステップＳ９において、位相が正しくロックされたと判定された場合、ステップＳ１０において、擬似ロック検出部６３は、図１６のフローチャートを用いて後述する擬似ロック検出処理を実行する。
【０１２１】
ステップＳ１１において、擬似ロック検出部６３は、ステップＳ１０の擬似ロック検出処理の結果を分周比制御部７２に出力するので、分周比制御部７２は、擬似ロックが発生しているか否かを判定する。ステップＳ１１において、擬似ロックが発生していると判定された場合、処理は、後述するステップＳ１３に進む。
【０１２２】
ステップＳ１１において、擬似ロックが発生していないと判定された場合、ステップＳ１２において、分周比制御部７２は、Ｎ分周器７０およびＭ分周器７１の現在の分周比を維持させて、処理は、ステップＳ１に戻り、それ以降の処理が繰り返される。
【０１２３】
ステップＳ５において、電圧制御型発振器６６の発振する周波数が、リファレンスクロック×Ｍにロックされていないと判定された場合、ステップＳ９において、位相が正しくロックされていないと判定された場合、または、ステップＳ１１において、擬似ロックが発生していると判定された場合、ステップＳ１３において、分周比制御部７２は、Ｎ分周器７０およびＭ分周器７１の現在の分周比を変更し、処理は、ステップＳ１に戻り、それ以降の処理が繰り返される。
【０１２４】
このような処理により、ＰＬＬ回路２４は、データ信号とリファレンスクロックから、供給されたデータ信号に正しくロックしたクロック信号を生成することができる。
【０１２５】
なお、図１５のフローチャートにおいては、ステップＳ１乃至ステップＳ１３の処理を、順次実行される処理として説明したが、これらの処理は、必ずしも、図１５において記載された順序に沿って時系列的に行われるとは限らない。すなわち、これらの処理は、必ずしも時系列的に処理されなくともよく、並列的に実行されるものも含まれている。
【０１２６】
具体的には、ステップＳ１０およびステップＳ１１の処理、並びに、ステップＳ８およびステップＳ９の処理は、並行して実行される。また、分周比制御部７２は、周波数ロック検出部６５、位相ロック検出部６２、および擬似ロック検出部６３のうちの少なくともいずれか１つから、正しくロックされていないことを示す信号の入力を受けたとき、Ｎ分周器７０およびＭ分周器７１の現在の分周比を変更するようになされている。
【０１２７】
次に、図１６のフローチャートを参照して、図１５を用いて説明したＰＬＬ回路のクロック生成処理のステップＳ１０において、図６を用いて説明した擬似ロック検出回路６３が実行する擬似ロック検出処理について説明する。
【０１２８】
ステップＳ３１において、擬似ロック検出部６３は、検出イネーブル信号入力部９４から入力される検出イネーブル信号を基に、擬似ロックの検出動作が有効となっているか否かを判定する。ステップＳ３１において、擬似ロックの検出動作が有効となっていないと判定された場合、擬似ロックの検出動作が有効となっていると判定されるまで、ステップＳ３１の処理が繰り返される。
【０１２９】
ステップＳ３１において、擬似ロックの検出動作が有効となっていると判定された場合、ステップＳ３２において、パターン検出部１０１は、例えば、クロック信号入力部９２から入力されるクロック信号の立ち上がりエッジでデータ信号入力部１２１から入力されるデータ信号を取り込むことにより、取り込んだデータ信号の連続する３ビットにおいて、（０，１，０）または（１，０，１）のパターンがあるか否かを検出し、出力部１２３から検出結果を判定部１０３に供給する。
【０１３０】
ステップＳ３３において、周期ずれ検出部１０２は、例えば、データ信号入力部１６２から入力されるデータ信号の立ち上がりエッジにおいて、クロック信号入力部１６１から入力され、所定の時間遅延されたクロック信号を取り込むことにより、位相の周期ずれがあるか否かを検出し、検出結果を判定部１０３に供給する。
【０１３１】
ステップＳ３４において、判定部１０３のパターン検出判定部２０１は、パターン検出入力部１９１から入力された、パターン検出部１０１の出力信号を、例えば、抵抗とコンデンサで入力パルスを積分することや、入力パルスをカウントすることなどにより、（０，１，０）または（１，０，１）のパターンの発生確率（発生頻度）に対応する値を演算し、その演算値は、所定の閾値以下であるか否かを判定する。ステップＳ３４において、演算値は所定の閾値以下であると判定された場合、すなわち、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１となる擬似ロック状態であると判定された場合、処理は、後述するステップＳ３７に進む。
【０１３２】
ステップＳ３４において、演算値は所定の閾値以下ではないと判定された場合、ステップＳ３５において、判定部１０３の周期ずれ検出判定部２０２は、例えば、入力パルスをカウントする（入力する信号のレベルの反転回数をカウントする）ことなどにより、周期ずれが発生しているか否かを判定する。ステップＳ３５において、周期ずれが発生していると判定された場合、処理は、後述するステップＳ３７に進む。
【０１３３】
ステップＳ３５において、周期ずれが発生していないと判定された場合、図１４の例においては、ＡＮＤ２０３に、パターン検出判定部２０１および周期ずれ検出判定部２０２から信号（１）が供給されるので、ステップＳ３６において、判定信号出力部１９３は、擬似ロックが発生していないことを示す信号を出力し、処理は、図１５のステップＳ１１に進む。
【０１３４】
ステップＳ３４において、演算値は所定の閾値以下であると判定された場合、または、ステップＳ３５において、周期ずれが発生していると判定された場合、図１４の例においては、ＡＮＤ２０３に、パターン検出判定部２０１または周期ずれ検出判定部２０２のうちの少なくともいずれか一方から、信号（０）が供給されるので、ステップＳ３７において、判定信号出力部１９３は、擬似ロックが発生していることを示す信号を出力し、処理は、図１５のステップＳ１１に進む。
【０１３５】
このような処理により、擬似ロック検出部６３は、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１であっても、ｍ＝１でなくても、擬似ロックの発生を検出することができる。したがって、擬似ロック回路６３が設けられたＰＬＬ回路２４においては、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１であっても、ｍ＝１でなくても、擬似ロックの発生を検出し、クロックリカバリを行うことができる。
【０１３６】
なお、図１６のフローチャートにおいては、ステップＳ３１乃至ステップＳ３７の処理を、順次実行される処理として説明したが、これらの処理は、必ずしも、図１６において記載された順序に沿って時系列的に行われるとは限らない。すなわち、これらの処理は、必ずしも時系列的に処理されなくともよく、並列的に実行されるものも含まれている。
【０１３７】
具体的には、ステップＳ３２およびステップＳ３４の処理、並びに、ステップＳ３３およびステップＳ３５の処理は、並行して実行される。
【０１３８】
また、図５を用いて説明したＰＬＬ回路２４と同様のＰＬＬ回路は、図４を用いて説明した光送受信装置１以外にも、例えば、図１７に示される光ディスク再生装置２３１においても利用することができる。
【０１３９】
記録媒体２５１は、いわゆる光ディスクである。検出器２５２は、記録媒体２５１からの再生信号を検出し、二値化回路２５３に供給する。二値化回路２５３は、検出器２５２により検出された検出信号を二値化して、二値化再生信号を得て、セクタマーク検出器２５４、同期信号検出回路２５７、および、ＰＬＬ回路２５６に供給する。セクタマーク検出器２５４は、二値化再生信号からセクタマークを検出し、リードゲート生成回路２５５に出力する。リードゲート生成回路２５５は、セクタマークの検出結果を基に、リードゲート信号を生成し、同期信号検出回路２５７、および、ＰＬＬ回路２５６に供給する。
【０１４０】
ＰＬＬ回路２５６は、リードゲート信号と二値化再生信号から、クロックを生成し、同期信号検出回路２５７、および、復号器２５８に供給する。同期信号検出回路２５７は、リードゲート信号と二値化再生信号から、同期信号を生成し、復号器２５８に供給する。復号器２５８は、ＰＬＬ回路２５６により生成されたクロック信号、および、同期信号検出回路２５７により生成された同期信号に基づいて、二値化再生信号を復号し、エラー訂正回路２６０およびアドレス認識回路２５９に供給する。アドレス認識回路２５９は、復号されたデータから、アドレスを認識する。エラー訂正回路２６０は、復号データのエラー訂正を行い、エラー訂正された復号データを再生データとして出力する。
【０１４１】
ここで、図１７のＰＬＬ２５６を、図５を用いて説明したＰＬＬ回路２４と基本的に同様の構成とし、その内部に、図６を用いて説明した擬似ロック検出部６３を設けるようにすることにより、光ディスク再生装置２３１においても、ＰＬＬ２５６が、データレートとクロック周波数の比ｍ：ｎにおいてｍ＝１であっても、ｍ＝１でなくても、擬似ロックの発生を検出し、クロックリカバリを行うことができるので、信号検出の精度を高めることが可能となる。
【０１４２】
また、上述した実施例においては、入力データ信号がランダムデータであることを想定して説明したが、擬似ロックの検出を行うための入力データ信号は、必ずしもランダムデータである必要はない。例えば、ＰＬＬ回路の引き込みを高速化するために０１０１・・・と、０と１がある期間交互に連続するパターンなどの特殊パターンが埋め込まれたデータ信号であっても、例えば、検出に用いられる閾値を変更することなどによって、本発明は適用可能である。
【０１４３】
以上説明したように、本発明を適用した擬似ロック検出回路６３は、パターン検出と周期ずれ検出を併用することにより、擬似ロック状態のデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１であるか否かにかかわらず、擬似ロック状態を識別することができる。
【０１４４】
また、擬似ロック検出部６３が設けられた、本発明を適用したクロックデータリカバリ回路であるＰＬＬ回路２４またはＰＬＬ回路２５６においては、擬似ロック状態に陥った場合でも、擬似ロック状態であることを認識し、正常なロック状態に復帰させることが可能となる。
【図面の簡単な説明】
【０１４５】
【図１】データとクロックが正しくロックされている状態について説明するための図である。
【図２】擬似ロック状態においてデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１である場合について説明するための図である。
【図３】擬似ロック状態においてデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１ではない場合について説明するための図である。
【図４】本発明を適用した光送受信装置の構成を示すブロック図である。
【図５】図４のＰＬＬ回路の構成を示すブロック図である。
【図６】図５の擬似ロック検出部の構成を示すブロック図である。
【図７】図６のパターン検出部の回路構成の一例を示すブロック図である。
【図８】図７のパターン検出部の入出力信号の例について説明するための図である。
【図９】図７のパターン検出部の入出力信号の例について説明するための図である。
【図１０】図６の周期ずれ検出部の回路構成の一例を示すブロック図である。
【図１１】図１０の周期ずれ検出部の入出力信号の例について説明するための図である。
【図１２】図１０の周期ずれ検出部の入出力信号の例について説明するための図である。
【図１３】擬似ロック状態においてデータレートとクロック周波数の比ｍ：ｎが、ｍ＝１ではない場合のデータ変更点とクロックの関係について説明するための図である。
【図１４】図６の判定部の構成を示すブロック図である。
【図１５】ＰＬＬ回路のクロック生成処理について説明するためのフローチャートである。
【図１６】擬似ロック検出処理について説明するためのフローチャートである。
【図１７】本発明を適用した光ディスク再生装置の構成を示すブロック図である。
【符号の説明】
【０１４６】
１  光送受信装置，  ２４  ＰＬＬ回路，  ６１  位相比較器，  ６３  擬似ロック検出部，  ６６  電圧制御型発振器，  ６９  フープフィルタ，  ７０  Ｎ分周器，  ７１  Ｍ分周器，  ７２  分周比制御部，  １０１  パターン検出部，  １０２  周期ずれ検出部，  １０３  判定部，  ２０１  パターン検出判定部，  ２０２  周期ずれ検出判定部，  ２３１  光ディスク再生装置，  ２５６  ＰＬＬ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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