(57)【要約】【課題】  ドライブのトランジスタのゲート破壊を回避しながら小型化することができ、ひいては消費電力を低く抑えることができるプリドライバ回路を提供する。【解決手段】  プリドライバ回路１００は、プリドライバ用電源電圧ＶＧＨに接続されたトランジスタ１１，１２のカレントミラー回路１０と、トランジスタ１１に自己バイアス回路２０を介して接続されたレベルシフタ回路３０と、トランジスタ１２に接続された放電用トランジスタ４０とから構成されている。トランジスタ１２と放電用トランジスタ４０との接続端子には、ハーフブリッジ接続の駆動回路２００のハイサイドのＭＯＳトランジスタＱ１のトップゲートＴＧが接続される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
駆動電源電圧に電流入力端子が接続されたハイサイドのＭＯＳトランジスタの電流出力端子と、電流出力端子が接地されたローサイドのＭＯＳトランジスタの電流入力端子との接続ノードを出力端子とするフルブリッジ接続又はハーフブリッジ接続の駆動回路における、前記ハイサイドのＭＯＳトランジスタのトップゲートに接続されるプリドライバ回路において、
前記トップゲートに接続されて前記ハイサイドのＭＯＳトランジスタをオンさせるための電源回路と、この電源回路を駆動するための信号を入力する入力端子とを備え、
前記トップゲートには、前記電源回路から供給された電流によってゲート容量に蓄積される電荷によって生じる電圧と、前記接続ノードに印加される電圧とを加算した電圧が印加され、
前記電源回路は、前記ハイサイドのＭＯＳトランジスタのゲート破壊が生じない昇圧速度で電流を供給する電流源であることを特徴とするプリドライバ回路。
【請求項２】
前記トップゲートは、前記ハイサイドのＭＯＳトランジスタの前記電流出力端子とゲート容量を介してのみに接続されることを特徴とする請求項１に記載のプリドライバ回路。
【請求項３】
前記電源回路は、前記トップゲートの電圧の立ち上がり時間が、予め設定された規格時間内になるような電流を供給する電流源であることを特徴とする請求項１又は２に記載のプリドライバ回路。
【請求項４】
前記電源回路は、ゲート端子同士を接続した一対のトランジスタを含んで構成されるカレントミラー回路であり、
前記一対のトランジスタのうちの第１トランジスタの電流出力端子には、前記カレントミラー回路が出力する電流値を決定するためのレベルシフタ回路及びバイアス回路が接続されており、
前記入力端子は、前記レベルシフタ回路のゲート端子であることを特徴とする請求項１〜３のいずれか１つに記載のプリドライバ回路。
【請求項５】
前記一対のトランジスタのうちの第２トランジスタの電流出力端子は、放電用トランジスタを介して接地されており、
前記トップゲートの昇圧を行う場合には、前記放電用トランジスタをオフして、前記トップゲートに電流を供給し、
前記トップゲートの降圧を行う場合には、前記放電用トランジスタをオンして、前記トップゲートを接地させており、
前記放電用トランジスタは、ハイサイドの前記ＭＯＳトランジスタの前記接続ノードの電圧よりも高い電位を保ったまま降圧するようなオン抵抗を有することを特徴とする請求項４に記載のプリドライバ回路。
【請求項６】
前記ハイサイドのＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタであることを特徴とする請求項１〜５のいずれか１つに記載のプリドライバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フルブリッジ接続やハーフブリッジ接続などのドライバ用ブリッジ接続のハイサイドに設けられたＭＯＳトランジスタを駆動するプリドライバ回路に関する。
【背景技術】
【０００２】
モータなどを駆動するドライブ回路として、フルブリッジ接続やハーフブリッジ接続などの駆動回路が知られている（例えば、特許文献１参照。）。この特許文献１には、電源電圧の広い範囲で有効に使用できるフルブリッジ（Ｈブリッジ）接続の駆動回路が開示されている。
【０００３】
また、従来、図４に示すハーフブリッジ接続の駆動回路５００が用いられていた。この駆動回路５００は、駆動回路用電源電圧ＶＭにドレイン端子が接続されたハイサイドのＭＯＳトランジスタＱ１と、ローサイドのＭＯＳトランジスタＱ２との接続ノードを出力端子ＯＰとしている。これらＭＯＳトランジスタＱ１，Ｑ２は、パワーＭＯＳトランジスタであり、スイッチング機能を有する。そして、これらのＭＯＳトランジスタＱ１，Ｑ２を駆動するために、各ゲートにはプリドライバ回路が接続されている。
【０００４】
ここで、駆動回路５００のローサイドのＭＯＳトランジスタＱ２は接地されている。このため、通常動作時に１０ＶをＭＯＳトランジスタＱ２のゲートに印加する場合、ＭＯＳトランジスタＱ２のゲートには０Ｖ〜１０Ｖの範囲で電圧Ｖｌｓが印加される。
【０００５】
一方、駆動回路５００のハイサイドのＭＯＳトランジスタＱ１のソース端子が、駆動回路５００の出力端子ＯＰとなっている。このため、ＭＯＳトランジスタＱ２のゲートに印加される電圧Ｖｈｓは、出力端子ＯＰの電圧（出力電圧Ｖｏｕｔ）とＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳとを加算した電圧値まで印加する必要がある。また、出力電圧Ｖｏｕｔは、０Ｖから駆動回路用電源電圧ＶＭまで変化する。従って、通常動作時にＭＯＳトランジスタＱ１に電位差１０Ｖのゲート・ソース間電圧ＶＧＳが必要とされると、駆動回路用電源電圧ＶＭが１５Ｖの場合には、ハイサイドのＭＯＳトランジスタＱ１のゲートの電圧Ｖｈｓは０Ｖから２５Ｖまで印加させる必要がある。この場合、例えば、ＭＯＳトランジスタＱ１のゲートに２５Ｖを印加して急激に充電すると、ＭＯＳトランジスタＱ１のゲートの電圧が瞬間的に過大となりゲートを破壊する可能性があった。
【０００６】
また、図４のプリドライバ回路においては、ハイサイドのＭＯＳトランジスタのソース端子、すなわち出力端子ＯＰの出力電圧Ｖｏｕｔを検出しながら、トップゲートＴＧの電圧を調整するための回路が設けられていた。具体的には、ＭＯＳトランジスタＱ１のソース端子とゲート端子との間に、ソース基準回路５０５、保護回路５０６及びクランプ回路５０７などが設けられていた。ソース基準回路５０５は、ソース端子の電圧を基準としてゲート端子の電圧を制御するための回路である。保護回路５０６は、外部装置に接続される出力端子ＯＰから静電気などが放電された場合にプリドライバ回路を保護するためのＥＳＤ保護回路である。クランプ回路５０７は、出力端子ＯＰに過大な電気的ストレスが発生した場合に、ソース基準回路５０５とゲート端子とを保護するために、電流を流し電位差を少なくして過大な電気的ストレスを減少させるための回路である。すなわち、従来の回路では、動作状態をいわば静的に行う構成になっていた。
【特許文献１】特開２０００−８２９４６号公報（図３）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、従来のプリドライバ回路において動作時に生じる回路ストレスから回路を保護するために、ソース基準回路、保護回路やクランプ回路を常に動作させておく必要があったため、これらには常に電力が供給されていた。従って、消費電力が大きく、電源容量の少ないポータブル製品に、このプリドライバ回路を用いることはできなかった。
【０００８】
本発明は、上述した課題に鑑みてなされ、その目的は、ドライブのトランジスタのゲート破壊を回避しながら小型化することができ、ひいては消費電力を低く抑えることができるプリドライバ回路を提供することにある。
【課題を解決するための手段】
【０００９】
上記問題点を解決するために、本発明は、駆動電源電圧に電流入力端子が接続されたハイサイドのＭＯＳトランジスタの電流出力端子と、電流出力端子が接地されたローサイドのＭＯＳトランジスタの電流入力端子との接続ノードを出力端子とするフルブリッジ接続又はハーフブリッジ接続の駆動回路における、前記ハイサイドのＭＯＳトランジスタのトップゲートに接続されるプリドライバ回路において、前記トップゲートに接続されて前記ハイサイドのＭＯＳトランジスタをオンさせるための電源回路と、この電源回路を駆動するための信号を入力する入力端子とを備え、前記トップゲートには、前記電源回路から供給された電流によってゲート容量に蓄積される電荷によって生じる電圧と、前記接続ノードに印加される電圧とを加算した電圧が印加され、前記電源回路は、前記ハイサイドのＭＯＳトランジスタのゲート破壊が生じない昇圧速度で電流を供給する電流源であることを要旨とする。この場合、トップゲートの電圧は、ハイサイドのＭＯＳトランジスタがオンするまでは緩やかに上昇する。そして、トップゲートの電圧は、ハイサイドのＭＯＳトランジスタがオンされると、ゲート容量に蓄積された電荷による電圧を、出力端子の電圧に加算した電圧となって上昇する。このため、トップゲートの端子には、ハイサイドのＭＯＳトランジスタの電流出力端子の電位に対して急激に大きな電圧が印加されることがなく、ソース端子とトップゲートとの間に大きな電位差が生じることがない。この結果、保護回路やクランプ回路を省略することができるので、消費電力を低く抑えることができる。
【００１０】
上記問題点を解決するために、本発明は、前記トップゲートは、前記ハイサイドのＭＯＳトランジスタの前記電流出力端子とゲート容量を介してのみに接続されることを要旨とする。このため、トップゲートに微量の電流が流れるように設定されている場合、トップゲートの電圧は、ＭＯＳトランジスタの電流出力端子の上昇に伴って上昇する。従って、トップゲートの電圧は、出力端子の電圧に追従する過渡特性となっているので、トップゲートとハイサイドのＭＯＳトランジスタの電流出力端子との間に大きな電位差が生じることがない。この結果、保護回路やクランプ回路を省略することができるので、消費電力を低く抑えることができる。
【００１１】
更に、本発明のプリドライバ回路において、前記電源回路は、前記トップゲートの電圧の立ち上がり時間が、予め設定された規格時間内になるような電流を供給する電流源であることを要旨とする。このため、プリドライバ回路は、ハイサイドのＭＯＳトランジスタのトップゲートと電流出力端子との間の電位差を一定以下にしてゲート破壊を抑制しながら、予め設定された規格時間内にトップゲートの電圧を所定の電圧にすることができる。
【００１２】
また、本発明のプリドライバ回路において、前記電源回路は、ゲート端子同士を接続した一対のトランジスタを含んで構成されるカレントミラー回路であり、前記一対のトランジスタのうちの第１トランジスタの電流出力端子には、前記カレントミラー回路が出力する電流値を決定するためのレベルシフタ回路及びバイアス回路が接続されており、前記入力端子は、前記レベルシフタ回路のゲート端子であることを要旨とする。このため、簡単な構成で、ハイサイドのＭＯＳトランジスタのゲート破壊が生じない昇圧速度で電流を供給することができる電流源とすることができる。
【００１３】
本発明のプリドライバ回路において、前記一対のトランジスタのうちの第２トランジスタの電流出力端子は、放電用トランジスタを介して接地されており、前記トップゲートの昇圧を行う場合には、前記放電用トランジスタをオフして、前記トップゲートに電流を供給し、前記トップゲートの降圧を行う場合には、前記放電用トランジスタをオンして、前記トップゲートを接地させており、前記放電用トランジスタは、ハイサイドの前記ＭＯＳトランジスタの前記接続ノードの電圧よりも高い電位を保ったまま降圧するようなオン抵抗を有することを要旨とする。このため、降圧時に、ゲート容量のトップゲート側とハイサイドの接続ノード側の電荷の極性が反転されることがない。従って、出力端子の電圧を降圧する場合であっても、ハイサイドのＮＭＯＳトランジスタのトップゲートと電流出力端子との間の電圧を一定以下に保つことができるので、ゲート破壊を起こさないようにすることができる。
【００１４】
本発明のプリドライバ回路において、前記ハイサイドのＭＯＳトランジスタは、ＮチャンネルＭＯＳトランジスタであることを要旨とする。このため、ＰチャンネルのＭＯＳトランジスタよりもオン抵抗が小さいので、面積を小さくすることができ、小型化することができる。
【発明の効果】
【００１５】
本発明によれば、ドライブのトランジスタのゲート破壊を回避しながら小型化することができ、ひいては消費電力を低く抑えることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明を具体化した一実施形態について図１〜図３に基づいて説明する。本実施形態のプリドライバ回路１００は、図１に示すように、ハーフブリッジを構成する駆動回路２００のハイサイドに接続されている。
【００１７】
プリドライバ回路１００は、カレントミラー回路１０、自己バイアス回路２０、レベルシフタ回路３０及び放電用トランジスタ４０から構成されている。ここで、カレントミラー回路１０、自己バイアス回路２０及びレベルシフタ回路３０は、電源回路を構成し、駆動回路２００を駆動するための電流を流す電流源として機能する。
【００１８】
カレントミラー回路１０は、１対のトランジスタ１１，１２を含んで構成されている。各トランジスタ１１，１２は、本実施形態ではＰＭＯＳトランジスタである。また、各トランジスタ１１，１２のソース端子は、プリドライバ用電源電圧ＶＧＨに接続されている。更に、各トランジスタ１１，１２のゲート端子は、相互に接続されている。一方の第１トランジスタとしてのトランジスタ１１のドレイン端子は、電流出力端子として自己バイアス回路２０及びレベルシフタ回路３０を介して接地されている。他方の第２トランジスタとしてのトランジスタ１２のドレイン端子は、放電用トランジスタ４０を介して接地されている。
【００１９】
自己バイアス回路２０は、本実施形態では、第１抵抗２１と第２抵抗２２とが直列に接続されて構成されている。これら第１及び第２抵抗２１，２２の接続ノードには、カレントミラー回路１０の各トランジスタ１１，１２のゲート端子が接続されている。
【００２０】
レベルシフタ回路３０は、ＮＭＯＳトランジスタ３１を含んで構成されている。ＮＭＯＳトランジスタ３１のゲート端子には、抵抗３２を介して第１入力端子Ｎ１が接続されている。この第１入力端子Ｎ１には、デジタル信号が入力される。第１入力端子Ｎ１に「Ｈ」レベルの信号が入力されると、ＮＭＯＳトランジスタ３１はオンされ、トランジスタ１１，１２のゲート電圧を一定に制御し、トランジスタ１１、自己バイアス回路２０及びレ
ベルシフタ回路３０に流れる電流量を制御する。そして、カレントミラー回路１０のトランジスタ１２には、トランジスタ１１とのサイズ比率に応じた所望の電流が流れる。
【００２１】
放電用トランジスタ４０は、本実施形態ではＮＭＯＳトランジスタで構成されている。この放電用トランジスタ４０のドレイン端子は、カレントミラー回路１０のトランジスタ１２のドレイン端子に接続されており、そのソース端子は接地されている。また、この放電用トランジスタ４０のゲート端子は、デジタル信号が入力される第２入力端子Ｎ２に接続されている。このため、第２入力端子Ｎ２の信号に基づいて放電用トランジスタ４０のドレイン端子とソース端子が通電又は遮断される。
【００２２】
一方、ハーフブリッジ接続の駆動回路２００は、従来と同様に、２つのＭＯＳトランジスタＱ１，Ｑ２から構成されている。具体的には、これらＭＯＳトランジスタＱ１，Ｑ２は、ＮチャンネルのパワーＭＯＳトランジスタである。また、ハイサイドのＭＯＳトランジスタＱ１は、電流入力端子としてのドレイン端子に、駆動電源電圧としての駆動回路用電源電圧ＶＭが接続されており、このゲート端子（以下、トップゲートＴＧと言う。）には、上記プリドライバ回路１００のトランジスタ１２のドレイン端子が接続されている。このＭＯＳトランジスタＱ１は、そのソース端子を基準としてトップゲートＴＧにスレッショルド値Ｖｔｈ以上の電圧が印加されるとオンされ、ドレイン端子と、電流出力端子としてのソース端子とが通電状態となる。また、ＭＯＳトランジスタＱ１のゲート端子とソース端子との間には、容量結合によるゲート容量Ｃｇｓが生じている。なお、ゲート容量Ｃｇｓは、ＭＯＳトランジスタＱ１がパワーＭＯＳＦＥＴであるため、比較的大きな値になっている。
【００２３】
ＭＯＳトランジスタＱ１のソース端子は、出力端子ＯＰに接続され、この出力端子ＯＰには、駆動を行う図示しない駆動対象が接続される。更に、ＭＯＳトランジスタＱ１のソース端子には、ローサイドのＭＯＳトランジスタＱ２のドレイン端子（電流入力端子）が接続されている。
【００２４】
ＭＯＳトランジスタＱ２のゲート端子（以下、ボトムゲートＢＧと言う。）は、図示しないスイッチング素子を介して所定の電源電圧（例えば１０Ｖ）に接続されている。ＭＯＳトランジスタＱ２のソース端子（電流出力端子）は接地されている。このため、ＭＯＳトランジスタＱ２は、ゲート端子に電圧が印加されてオンされると、出力端子ＯＰを接地電位にする。
【００２５】
以上のように構成されたプリドライバ回路１００の動作について、図２及び図３を用いて説明する。図２はオン過程における電圧の変化、図３はオフ過程における電圧の変化を示している。各図において、トップゲートＴＧの電圧は実線、出力端子ＯＰの出力電圧Ｖｏｕｔの電圧は点線、ボトムゲートＢＧの電圧は二点鎖線で示している。
【００２６】
ここでは、出力端子ＯＰの電圧を０Ｖから駆動回路用電源電圧ＶＭまで上昇させてモータなどの駆動対象を駆動させるオン過程と、駆動回路用電源電圧ＶＭから０Ｖに降下させて駆動対象を停止させるオフ過程について説明する。また、本実施形態では、プリドライバ用電源電圧ＶＧＨとして２５Ｖ、駆動回路用電源電圧ＶＭとして１５Ｖを印加する。更に、駆動回路２００のＭＯＳトランジスタＱ１には、スレッショルド値Ｖｔｈが２Ｖのトランジスタを用いる。
【００２７】
（オン過程）
図２に示すように、駆動対象を駆動させる前は、トップゲートＴＧは、ほぼ０Ｖの電圧になっている。このため、ＭＯＳトランジスタＱ１はオフとなり、出力端子ＯＰには駆動回路用電源電圧ＶＭが出力されない。また、このとき、ボトムゲートＢＧには、約１０Ｖ
の電圧が印加される。このため、ＭＯＳトランジスタＱ２はオンされ、出力端子ＯＰは接地され、この出力電圧Ｖｏｕｔは０Ｖになる。
【００２８】
図２に示すように、時刻ｔ０（ここでは２．０μｓ）に、第１入力端子Ｎ１に「Ｈ」レベルの信号を入力する場合を想定する。この場合、ＮＭＯＳトランジスタ３１がオンされ、トランジスタ１１、自己バイアス回路２０及びレベルシフタ回路３０を介して、プリドライバ用電源電圧ＶＧＨから所定量の電流が供給される。
【００２９】
一方、時刻ｔ０には、第２入力端子Ｎ２には「Ｌ」レベルの信号が入力され、放電用トランジスタ４０はオフ状態になる。トランジスタ１２は、トランジスタ１１とともにカレントミラー回路１０を構成しているため、トランジスタ１２には、トランジスタ１１の基準電流に基づき２つのトランジスタ１１，１２のサイズ比に応じて所望の電流が供給される。この電流は、放電用トランジスタ４０がオフ状態にあるため、トップゲートＴＧに供給される。この電流によりゲート容量Ｃｇｓの充電が開始されて、トップゲートＴＧの電圧は、トランジスタ１２を介して供給される電流によってゲート容量Ｃｇｓが充電されることにより定まる時定数で昇圧される。すなわち、トランジスタ１２を介してトップゲートＴＧに供給される電流は、ＭＯＳトランジスタＱ１の一定以下のゲート・ソース間電圧ＶＧＳを保つ値に設定されている。
更に、時刻ｔ０には、ボトムゲートＢＧに接続されるスイッチング素子が遮断されて、ボトムゲートＢＧに印加されていた電圧（１０Ｖ）が降圧し始める。
【００３０】
その後、時刻ｔ１１（約２．２６μｓ付近）において、昇圧されたトップゲートＴＧの電圧がＭＯＳトランジスタＱ１のスレッショルド値（２Ｖ）を超えると、このＭＯＳトランジスタＱ１がオンされる。このとき、ボトムゲートＢＧは、ほぼ０Ｖとなっており、ＭＯＳトランジスタＱ２はオフ状態になる。このため、出力端子ＯＰの出力電圧Ｖｏｕｔ、すなわちＭＯＳトランジスタＱ１のソース端子の電圧は、駆動回路用電源電圧ＶＭと等電位になるように上昇し始める。従って、出力電圧Ｖｏｕｔ（ＭＯＳトランジスタＱ１のソース端子の電圧）の昇圧に伴って、トップゲートＴＧの電圧は、トランジスタ１２を介して供給される電流によってゲート容量Ｃｇｓに蓄積される電荷による電圧に、出力電圧Ｖｏｕｔを上乗せされたような電位で昇圧する。ここで、トップゲートＴＧの電圧は、トランジスタ１２を介しての電流によりゲート容量Ｃｇｓが充電されて上昇される速度よりも、出力電圧Ｖｏｕｔの上昇によりゲート容量Ｃｇｓを介して上昇される速度のほうが遥かに大きい。従って、図２においては、トップゲートＴＧの電圧は、主として出力電圧Ｖｏｕｔの上昇に伴って上昇することになる。
【００３１】
その後、時刻ｔ１２（約２．３２μｓ）付近で、出力端子ＯＰの電圧が駆動回路用電源電圧ＶＭと同じ１５Ｖでほぼ一定になる。この場合、出力電圧Ｖｏｕｔの上昇に伴ってトップゲートＴＧは上昇されなくなる。また、この場合においても、トップゲートＴＧには、トランジスタ１２を介して電流が供給され、ゲート容量Ｃｇｓの充電が継続される。これにより、トップゲートＴＧの電圧は、プリドライバ用電源電圧ＶＧＨ（ここでは、２５Ｖ）まで昇圧する。なお、本実施形態では、トップゲートＴＧは、第２入力端子Ｎ２に信号が入力された時刻ｔ０から規定時間（例えば１μｓ）内に（すなわち３μｓまでには）プリドライバ用電源電圧ＶＧＨまで立ち上がる。
【００３２】
以上より、トップゲートＴＧの電圧は、時間ｔ０〜ｔ１１において、トランジスタ１２及びＭＯＳトランジスタＱ１のゲート容量Ｃｇｓによって充電されて、所定の昇圧速度で昇圧される。更に、時間ｔ１１〜ｔ１２においては、トップゲートＴＧの電圧は、出力電圧Ｖｏｕｔの上昇によりゲート容量Ｃｇｓに蓄積された電荷を利用して昇圧される。そして、時刻ｔ１２以降において、トップゲートＴＧの電圧は、プリドライバ用電源電圧ＶＧＨまでゲート容量Ｃｇｓを充電しながら昇圧される。すなわち、このプリドライバ回路１
００では、トランジスタ１２からの電流及び出力電圧Ｖｏｕｔによって充電されるゲート容量Ｃｇｓの立ち上がり時（充電時）の過渡特性を利用することにより、ＭＯＳトランジスタＱ１のゲート・ソース間電圧ＶＧＳを一定以下に維持しながら制御して、トップゲートＴＧの電位を昇圧する。
【００３３】
（オフ過程）
次に、駆動を停止させるオフ過程の場合について説明する。図３に示すように、起動中においては、トップゲートＴＧには、プリドライバ用電源電圧ＶＧＨ（ここでは２５Ｖ）の電圧が印加されている。また、駆動時には、出力端子ＯＰは駆動回路用電源電圧ＶＭ（ここでは１５Ｖ）、ボトムゲートＢＧはほぼ０Ｖになっている。
【００３４】
図３に示すように、時刻ｔ０に、第１入力端子Ｎ１には「Ｌ」レベルの信号を入力し、第２入力端子Ｎ２には「Ｈ」レベルの信号を入力する場合を想定する。これにより、トランジスタ１２がオフされるとともに、放電用トランジスタ４０がオンされる。このとき、ボトムゲートＢＧには０Ｖが入力されており、ＭＯＳトランジスタＱ２はオフ状態である。従って、ＭＯＳトランジスタＱ１のゲート容量Ｃｇｓに充電された電荷は、放電用トランジスタ４０を介して放電される。この放電に伴って、トップゲートＴＧの電圧は、放電用トランジスタ４０のオン抵抗によって規定された時定数により制御されて降圧される。
【００３５】
そして、トップゲートＴＧが、ＭＯＳトランジスタＱ１のスレッショルド値Ｖｔｈ以下になる時刻ｔ２１（約２．０４μｓ）付近では、ＭＯＳトランジスタＱ１がオフされ、出力端子ＯＰに対する駆動回路用電源電圧ＶＭの供給が停止される。従って、ゲート容量Ｃｇｓに蓄積されていた電荷は、放電用トランジスタ４０及び出力端子ＯＰを介して放電される。ここで、放電用トランジスタ４０のオン抵抗は、放電用トランジスタの電位が出力電圧Ｖｏｕｔの電位より高い状態を保って降圧され、ゲート容量Ｃｇｓが急激に放電されないようになっている。このため、トップゲートＴＧの電圧は、一定以下のゲート・ソース間電圧ＶＧＳを保持しながら、時間ｔ０〜ｔ２１の場合よりも急激に降下する。
【００３６】
その後、時刻ｔ２２（約２．０６μｓ）付近においては、出力端子ＯＰの出力電圧Ｖｏｕｔがほぼ０Ｖとなる。この場合、ゲート容量Ｃｇｓに蓄積された電荷は、放電用トランジスタ４０を介して放電されて、トップゲートＴＧの電圧は、放電用トランジスタ４０のオン抵抗とゲート容量Ｃｇｓの時定数に従った波形で降下しながら最終的に０Ｖとなる。
【００３７】
本実施形態によれば、以下のような効果を得ることができる。
・本実施形態では、ハーフブリッジ接続の駆動回路２００のＭＯＳトランジスタＱ１のトップゲートＴＧには、カレントミラー回路１０を構成するトランジスタ１２のドレイン端子と放電用トランジスタ４０のドレイン端子とが接続されている。このため、出力端子ＯＰを用いてモータ等の駆動対象を駆動する場合、ＭＯＳトランジスタＱ１がオンするまでは、カレントミラー回路１０のトランジスタ１２から供給される電流によりトップゲートＴＧの電圧は上昇する。すなわち、トップゲートＴＧに急激に大きな電圧が加わらないように制御されるので、ゲートの破壊が起きないようにトップゲートＴＧの電圧が制御される。そして、ＭＯＳトランジスタＱ１がオンされると、出力端子ＯＰの出力電圧Ｖｏｕｔの駆動回路用電源電圧ＶＭまでの昇圧に伴って、トップゲートＴＧの電圧は急激に上昇する。このため、ＭＯＳトランジスタＱ１のオン状態を維持しながら、ＭＯＳトランジスタＱ１のゲート・ソース間電圧の電位差が大きくならないように制御される。
【００３８】
また、出力電圧Ｖｏｕｔが降圧する場合も、ＭＯＳトランジスタＱ１がオフするまでは、放電用トランジスタ４０及びゲート容量Ｃｇｓに基づく時定数でトップゲートＴＧの電圧が降下する。そして、ＭＯＳトランジスタＱ１がオフすると、そのときのゲート容量Ｃｇｓに充電された容量が主として出力電圧Ｖｏｕｔの降圧にと伴って放電されることによ
り、トップゲートＴＧの電位が下降する。このため、ＭＯＳトランジスタＱ１のオフ状態を維持しながら、ＭＯＳトランジスタＱ１のゲート・ソース間電圧の電位差が大きくならないように制御される。
【００３９】
従って、ＭＯＳトランジスタＱ１のゲート耐圧以上の電圧が加わることを抑制することができるので、ＭＯＳトランジスタＱ１のゲート端子であるトップゲートＴＧと、ソース端子である出力端子ＯＰとの間に設けられていたクランプ回路やソース基準回路やそれに付随する保護回路などを省略することができる。従って、プリドライバ回路１００を小型化することができる。更に、省略した回路に供給していた電力を不要にすることができるので、消費電力を抑えることができる。その結果、電源容量の限られているポータブル製品にも搭載することができる。
【００４０】
・本実施形態では、規定時間内に、トップゲートＴＧの電圧がプリドライバ用電源電圧ＶＧＨまで立ち上がる。このため、プリドライバ回路１００は、ハイサイドのＭＯＳトランジスタＱ１のトップゲートＴＧとソース端子との間の電位差を一定以下にしてゲート破壊を抑制しながら、予め設定された規格時間内にトップゲートの電圧を所定の電圧にすることができる。
【００４１】
・本実施形態では、トップゲートＴＧに流す電流の量を決めるための回路を、カレントミラー回路１０、自己バイアス回路２０及びレベルシフタ回路３０で構成する。また、レベルシフタ回路３０のゲートに接続された第１入力端子Ｎ１に制御信号が入力されるようにする。このため、簡単な構成で、トップゲートＴＧの電圧に係わらず、トップゲートＴＧに所定の電流を流すことができる。
【００４２】
・本実施形態では、駆動を停止させる場合には、カレントミラー回路１０からトップゲートＴＧへの電流供給を停止し、放電用トランジスタ４０を介してトップゲートＴＧと接地する。更に、トップゲートＴＧの電圧低下により、ＭＯＳトランジスタＱ１がオフとなった場合には、ゲート容量Ｃｇｓが放電用トランジスタ４０を介してだけでなく、出力端子ＯＰを介して放電される。このため、トップゲートＴＧにゲート耐圧以上の電圧が加わることを抑制しながら、迅速に駆動を停止させることができる。
【００４３】
・本実施形態では、ハイサイドのＭＯＳトランジスタＱ１としてＮチャンネルＭＯＳトランジスタを用いる。このため、ＰチャンネルのＭＯＳトランジスタよりオン抵抗が小さいので、ＭＯＳトランジスタＱ１の面積を小さくすることができ、小型化することができる。
【００４４】
また、上記実施形態は以下のように変更してもよい。
○上記実施形態においては、プリドライバ回路１００を、ハーフブリッジ接続の駆動回路２００に用いた。これに限らず、他のブリッジ接続の駆動回路、例えば、フルブリッジ接続の駆動回路に用いてもよい。
【００４５】
○上記実施形態においては、トップゲートＴＧの電圧を上昇するときにゲート容量Ｃｇｓを充電するための電流源を、カレントミラー回路１０を用いて構成した。これに限らず、他の構成を有する電流源を用いてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態におけるプリドライバ回路の配線回路図。
【図２】オン過程の出力電圧及びトップゲートの電圧の変化の説明図。
【図３】オフ過程の出力電圧及びトップゲートの電圧の変化の説明図。
【図４】従来例におけるプリドライバ回路のブロック図。
【符号の説明】
【００４７】
Ｃｇｓ…ハイサイドのＭＯＳトランジスタのゲート容量、Ｎ１…入力端子としての第１入力端子、ＯＰ…出力端子、Ｑ１…ハイサイドのＭＯＳトランジスタ、Ｑ２…ローサイドのＭＯＳトランジスタ、ＴＧ…トップゲート、ＶＭ…駆動電源電圧としての駆動回路用電源電圧、１０…カレントミラー回路、１１…第１トランジスタとしてのトランジスタ、１２…第２トランジスタとしてのトランジスタ、２０…バイアス回路としての自己バイアス回路、３０…レベルシフタ回路、４０…放電用トランジスタ、１００…プリドライバ回路、２００…駆動回路。
【図１】
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【図２】
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【図３】
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【図４】
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