(57)【要約】【課題】スタティックカラムモードなどの高速動作モードを有した非同期仕様の擬似ＳＲＡＭを搭載した半導体集積回路装置を提供することを目的としている。【解決手段】擬似ＳＲＡＭに、ロウアクセス用のＡＴＤ回路１１と、カラムアクセス用のＡＴＤ回路１０と、ロウアクセスとカラムアクセスのどちらのモードが実行されているかを判定するモード判定回路２６を設け、チップ内部で自動的にモード判定信号ＳＣを生成して内部回路を制御することにより、スタティックカラムモードなどの高速動作モードが可能となる。モード判定回路は、カラムアクセスのモード判定を、サイクルを開始してセンスアンプの活性化以降のカラムアドレス遷移を検知してカラムアクセス開始と判定する。カラムアドレスの遷移が連続した後、ロウアドレスあるいはあらかじめ決めておいたモードアドレスが遷移したことを検知してカラムアクセスモード終了と判定する。【選択図】      図１
2005108301.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、
前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
前記チップイネーブル遷移検知回路、前記第１のアドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する制御信号を生成するタイムアウト回路を備える第１の制御回路と、
前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、
前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、
前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路でカラムアドレスの遷移を検知した時に、カラムアクセスを行うモード開始と判定してモード判定信号を発生し、カラムアクセスに入った後、あらかじめ決められたアドレスあるいはロウアドレスの遷移を検知した場合には、カラムアクセスの終了と判定して待機状態に入るように制御するモード判定回路とを具備し、
前記モード判定回路でロウアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、前記第１の制御回路中の前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、
前記モード判定回路でカラムアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、カラムアクセスが終了するまで前記タイムアウト回路による制御を止めてアクティブ動作を継続する
ことを特徴とする半導体集積回路装置。
【請求項２】
メモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、
前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
前記チップイネーブル遷移検知回路、前記第１のアドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する制御信号を生成するタイムアウト回路を備える第１の制御回路と、
前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、
前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、
前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路でカラムアドレスの遷移を検知した時に、カラムアクセスを行うモード開始と判定してモード判定信号を発生し、カラムアクセスに入った後、あらかじめ決められたアドレスあるいはロウアドレスの遷移を検知した場合には、カラムアクセスの終了と判定して待機状態に入るように制御するモード判定回路とを具備し、
前記モード判定回路でロウアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、前記第１の制御回路中の前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、
前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号の終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、
且つ前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号の終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイのアクセス動作を制御し、
前記モード判定回路でカラムアクセスと判定された場合には、前記メモリセルアレイに対する読み出し動作時に、カラムアクセスが終了するまで前記タイムアウト回路による制御を止めてアクティブ動作を継続し、
前記メモリセルアレイに対する書き込み動作時には、カラムアクセスが終了するまで前記タイムアウト回路あるいはライトイネーブル信号の遷移に応答する制御を止めてアクティブ動作を継続する
ことを特徴とする半導体集積回路装置。
【請求項３】
前記メモリセルアレイのカラムアクセス動作が開始可能な条件は、前記メモリセルアレイに対するセンス動作の開始以降であり、前記モード判定回路により前記第１の制御回路により制御されるセンスアンプ制御回路から出力されるセンスアンプイネーブル信号に基づいて判定が行われることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記メモリセルアレイに対する書き込み動作の開始が、書き込み動作が禁止された期間となるワード線あるいはプレート線のプリチャージ動作の開始以降に指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチするラッチ回路と、
次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための第１の回路と、
当サイクルの終了を待ってから、自動的に次のサイクルを開始する第２の回路とを更に具備し、
前記書き込み動作が禁止された期間内に前記ラッチ回路にラッチされたデータを、次のサイクルで書き込み動作が可能になってからメモリセルへの書き込み動作を行い、
次のサイクルで前記モード判定回路により、カラムアクセスを行うモードと判定されたときに、カラムアクセスが終了するまでアクティブ動作を継続することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
【請求項５】
前記メモリセルアレイに対する書き込み動作の開始が、書き込み動作が禁止された期間となるワード線あるいはプレート線のプリチャージ動作の開始以降に指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチする下位ビット用の第１のラッチ回路と、
前記メモリセルアレイに対する書き込み動作の開始が、書き込み動作が禁止された期間となるワード線あるいはプレート線のプリチャージ動作の開始以降に指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチする上位ビット用の第２のラッチ回路と、
次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための、下位ビット用の第１の回路と、
次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための、上位ビット用の第２の回路と、
当サイクルの終了を待ってから、自動的に次のサイクルを開始する、下位ビット用の第３の回路と、
当サイクルの終了を待ってから、自動的に次のサイクルを開始する、上位ビット用の第４の回路とを更に具備し、
前記書き込み動作が禁止された期間内に前記第１または第２のラッチ回路にラッチされたデータを、次のサイクルで書き込み動作が可能になってからメモリセルへの書き込み動作を行い、
次のサイクルで前記モード判定回路により、カラムアクセスを行うモードと判定されたときに、カラムアクセスが終了するまでアクティブ動作を継続することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
【請求項６】
前記カラムアクセスの終了の判定にロウアドレスを用い、且つ次サイクルのロウアドレスに変化が無いとき、前記メモリセルアレイのロウアクセスを制御する制御信号を発生するタイムアウト回路によって当サイクルの終了を待ってから、自動的に次のサイクルを開始する第５の回路を更に具備することを特徴とする請求項１及至５いずれか１つの項に記載の半導体集積回路装置。
【請求項７】
前記メモリセルアレイは、強誘電体セルがマトリックス状に配置されて構成されることを特徴とする請求項１及至６いずれか１つの項に記載の半導体集積回路装置。
【請求項８】
前記メモリセルアレイは、ＴＣ並列ユニット直列接続型強誘電体セルがマトリックス状に配置されて構成されることを特徴とする請求項１及至６いずれか１つの項に記載の半導体集積回路装置。
【請求項９】
前記メモリセルアレイは、ダイナミック型セルがマトリックス状に配置されて構成されることを特徴とする請求項１及至６いずれか１つの項に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に係り、特にメモリコア部にＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）あるいは強誘電体メモリを用いた半導体集積回路装置に関する。
【背景技術】
【０００２】
既存のＳＲＡＭと使用上の互換性を保ちつつ集積度を高めるために、メモリコア部にＤＲＡＭあるいは強誘電体メモリを用いた擬似ＳＲＡＭが製品化されている。従来の擬似ＳＲＡＭでは、図２１（ａ），（ｂ）に示すように外部入力信号、例えば外部チップイネーブル信号／ＣＥから装置内部で時系列的に生成したクロック信号（内部回路制御信号）により、内部回路の動作を制御する同期型が主流である。
【０００３】
ところで、近年、携帯電話向けに擬似ＳＲＡＭの需要が高まっており、外部入力信号に対して非同期でも動作する非同期型擬似ＳＲＡＭへの要求が強くなっている。
【０００４】
非同期型の擬似ＳＲＡＭを実現するためには、図２２（ａ），（ｂ）のタイミングチャートに示すような動作が必要になる。（ａ）図は読み出し（Read）動作、（ｂ）図は書き込み（Write）動作を示している。図２２（ａ），（ｂ）に示すような読み出し及び書き込み動作を実現するためには、例えば図２３に示すように、アドレスの遷移を検知する複数のアドレス遷移検知回路（ロウ・カラム系ＡＴＤ１００）を設け、このロウ・カラム系ＡＴＤ１００にロウアドレスバッファ回路１０１から出力されるロウアドレス信号ＡＤｘとカラムアドレスバッファ回路１０２から出力されるカラムアドレス信号ＡＤｙを供給することにより、ロウアドレスとカラムアドレスの遷移を検知する。このロウ・カラム系ＡＴＤ１００による検知結果の論理積信号ＡＴＤＳＵＭに基づいて、内部ＣＥ制御回路１０３で内部回路を制御するための内部チップイネーブル信号（内部回路制御信号）ＩＮＣＥを生成する。そして、内部チップイネーブル信号ＩＮＣＥをロウ系回路１０４及びカラム系回路１０５に供給し、時系列的にメモリセルアレイ１０６中のワード線ＷＬやプレート線ＰＬを駆動する信号を生成してデータの読み出しや書き込み（Ｄｏｕｔ，Ｄｉｎ）の動作を制御する、という構成が考えられる。
【０００５】
このような構成の場合には、外部入力信号（外部チップイネーブル信号／ＣＥ、アドレス信号ＡＤｘ，ＡＤｙ）で規定されるサイクル時間は自由であるが、内部回路の動作制御に用いられる内部チップイネーブル信号ＩＮＣＥは、タイムアウト回路（時間一定）を用いて生成するためサイクル時間は一定となる。
【０００６】
また、図２４（ａ），（ｂ）のタイミングチャートに示すような読み出し及び書き込み動作を行うことにより、上述したような書き込み動作の制約を無くすことが提案されている。すなわち、（ｂ）図に示すように書き込み動作のときはタイムアウト回路を用いず、外部ライトイネーブル信号／ＷＥで内部回路の動作を制御するようにしている。
【０００７】
更に、同期型の擬似ＳＲＡＭにおいては、図２１（ｂ）に示したように、ロウアドレスで選択された行の各メモリセルを、カラムアドレス信号により順次アクセスするスタティックカラムモードなどの高速動作モードを持たせる場合が多い。
【０００８】
しかし、従来の擬似ＳＲＡＭは、外部入力信号に対して非同期で動作させながら、スタティックカラムモードなどの高速動作モードを実行することができない。これは、非同期型ではロウアドレス及びカラムアドレスの遷移をトリガにしてロウアクセスを開始するため、同じようにカラムアドレスの遷移をトリガにしてアクセスするカラムアクセスとは動作を区別できないからである。また、非同期型ではタイムアウト回路を用いて内部回路の動作を制御しているため、内部回路のサイクル時間は一定に決まっており、特別な動作モードを両立するような構成にはなっていない。
【０００９】
そのため、擬似ＳＲＡＭを外部入力信号に対して非同期で動作させ、さらに高速動作モードを非同期で実行できる半導体集積回路装置の実現が望まれていた。
【００１０】
このような要求に応えるために、例えば特許文献１では、ロウアクセス用とカラムアクセス用の二系統のＡＴＤを設け、これらをもとにアクセスに必要な所望な長さの内部回路制御信号を発生し、且つ２つのモードを判定するモード判定回路を設けている。そして、モードの判定をアドレス遷移の間隔の大小から自動判定する構成が開示されている。
【００１１】
しかしながら、この特許文献１に開示されているような構成では、アドレス遷移間隔の検知時間をある決まった範囲に設定しなければならず、カラムアクセスモードのサイクル時間が自由に設定できないという問題があった。
【特許文献１】特開２００２−２６９９７７
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記のように、擬似ＳＲＡＭを搭載した従来の半導体集積回路装置は、非同期動作を行うとスタティックカラムモードなどの高速動作モードを実行することができないという問題があった。また、高速動作モードを実行可能なものであっても、あらかじめ決められた範囲のサイクル時間でしか動作できないという問題があった。
【００１３】
本発明は上記のような事情に鑑みてなされたもので、その目的とするところは、あらかじめ決められた範囲のサイクル時間に制限されない自由度の高い非同期動作と高速動作モードとを兼ね備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の一態様によると、メモリセルアレイと、前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記チップイネーブル遷移検知回路、前記第１のアドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する制御信号を生成するタイムアウト回路を備える第１の制御回路と、前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路でカラムアドレスの遷移を検知した時に、カラムアクセスを行うモード開始と判定してモード判定信号を発生し、カラムアクセスに入った後、あらかじめ決められたアドレスあるいはロウアドレスの遷移を検知した場合には、カラムアクセスの終了と判定して待機状態に入るように制御するモード判定回路とを具備し、前記モード判定回路でロウアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、前記第１の制御回路中の前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、前記モード判定回路でカラムアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、カラムアクセスが終了するまで前記タイムアウト回路による制御を止めてアクティブ動作を継続する半導体集積回路装置が提供される。
【００１５】
また、本発明の一態様によると、メモリセルアレイと、前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、前記チップイネーブル遷移検知回路、前記第１のアドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する制御信号を生成するタイムアウト回路を備える第１の制御回路と、前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路でカラムアドレスの遷移を検知した時に、カラムアクセスを行うモード開始と判定してモード判定信号を発生し、カラムアクセスに入った後、あらかじめ決められたアドレスあるいはロウアドレスの遷移を検知した場合には、カラムアクセスの終了と判定して待機状態に入るように制御するモード判定回路とを具備し、前記モード判定回路でロウアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、前記第１の制御回路中の前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号の終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、且つ前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号の終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイのアクセス動作を制御し、前記モード判定回路でカラムアクセスと判定された場合には、前記メモリセルアレイに対する読み出し動作時に、カラムアクセスが終了するまで前記タイムアウト回路による制御を止めてアクティブ動作を継続し、前記メモリセルアレイに対する書き込み動作時には、カラムアクセスが終了するまで前記タイムアウト回路あるいはライトイネーブル信号の遷移に応答する制御を止めてアクティブ動作を継続する半導体集積回路装置が提供される。
【発明の効果】
【００１６】
本発明によれば、あらかじめ決められた範囲のサイクル時間に制限されない自由度の高い非同期動作と高速動作モードとを兼ね備えた半導体集積回路装置が得られる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照して説明する。  
［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る半導体集積回路装置について説明するためもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの読み出し及び書き込みに関係する回路を抽出して示す概要構成図である。この擬似ＳＲＡＭは、内部ＣＥ制御回路１、ＣＥバッファ回路２ａ、ロウアドレスバッファ回路２ｂ、カラムアドレスバッファ回路２ｃ、ＷＥバッファ回路２ｄ、内部ＷＥ制御回路６、カラム系ＡＴＤ１０、ロウ・カラム系ＡＴＤ１１、ロウ系回路１２、カラム系回路１３、メモリセルアレイ１５及びモード判定回路２６等を備えている。
【００１８】
上記ＣＥバッファ回路２ａには外部チップイネーブル信号／ＣＥ、上記ロウアドレスバッファ回路２ｂにはロウアドレス信号ＡＤｘ、上記カラムアドレスバッファ回路２ｃにはカラムアドレス信号ＡＤｙ、上記ＷＥバッファ回路２ｄには外部ライトイネーブル信号／ＷＥがそれぞれ入力される。これらのバッファ回路２ａ〜２ｄの出力信号は、ロウ・カラム系ＡＴＤ１１に供給される。上記バッファ回路２ｃの出力信号はカラム系ＡＴＤ１０に供給される。このカラム系ＡＴＤ１０は、カラムアドレス信号ＡＤｙの遷移を検知してカラム系回路１３の動作に必要な検知信号（ＡＴＤ信号）ＡＴＤＳＣを発生する。また、上記バッファ回路２ｄの出力信号は内部ＷＥ制御回路６に供給される。
【００１９】
上記ロウ・カラム系ＡＴＤ１１には、上記モード判定回路２６から出力されるモード判定信号ＳＣが供給され、上記内部ＣＥ制御回路１にロウ・カラム系検知信号（ＡＴＤ信号）ＡＴＤＳＵＭを供給するようになっている。この内部ＣＥ制御回路１には、上記ＣＥバッファ回路２ａの出力信号、及び上記モード判定回路２６から出力されるモード判定信号ＳＣが供給され、内部チップイネーブル信号ＩＮＣＥを生成してロウ系回路１２及びカラム系回路１３の動作を制御すると共に、ロウアドレスバッファ回路２ｂ、カラムアドレスバッファ回路２ｃ及び内部ＷＥ制御回路６の制御を行う。
【００２０】
上記モード判定回路２６には、上記バッファ回路２ｂ，２ｃからモードアドレス（ロウアドレス）が供給されると共に、ロウ系回路１２からセンスアンプイネーブル信号ＳＡＥＢＬ、カラム系ＡＴＤ１０のＡＴＤ信号ＡＴＤＳＣがそれぞれ供給される。このモード判定回路２６は、これらの信号に基づいてロウアクセスとカラムアクセスのどちらを実行するか判定し、上記モード判定信号ＳＣを生成する。
【００２１】
上記カラム系ＡＴＤ１０には、更に上記ロウ系回路１２から出力されるセンスアンプイネーブル信号ＳＡＥＢＬ、及び上記モード判定回路２６から出力されるモード判定信号ＳＣが供給され、カラムアドレスのＡＴＤ信号ＡＴＤＳＣをカラム系制御回路１３に供給する。
【００２２】
上記カラム系回路１３には、更に上記内部ＷＥ制御回路６の出力信号（内部ライトイネーブル信号）ＩＮＷＥが供給される。
【００２３】
そして、上記ロウ系回路１２と上記カラム系回路１３によりメモリセルアレイ１５のアクセス動作が行われ、このメモリセルアレイ１５から読み出しデータＤｏｕｔが出力される、あるいはこのメモリセルアレイ１５に書き込みデータＤｉｎが入力されるようになっている。
【００２４】
図２は、上記図１に示した回路の要部の詳細な構成例、並びに周辺回路をより詳細に示すブロック図である。上記ロウ・カラム系ＡＴＤ１１は、ＡＴＤ回路３、ＡＮＤ回路４及びトリガ遅延ＯＮ／ＯＦＦ回路２４等を含んで構成されている。上記ＡＴＤ回路３は、上記各バッファ回路２ａ〜２ｄの出力信号が供給され、これらの信号の遷移を検知するＡＴＤ３ａ〜３ｄから構成されている。各ＡＴＤ３ａ，３ｃ，３ｄから出力される検知結果を表す信号ＡＴＤＣＥ，ＡＴＤＡＤｙ，ＡＴＤＷＥはそれぞれ、上記ＡＮＤ回路４の入力端に供給される。ＡＴＤ３ｂから出力される検知結果を表す信号ＡＴＤＡＤｘは、トリガ遅延ＯＮ／ＯＦＦ回路２４を介してＡＮＤ回路４に供給される。トリガ遅延ＯＮ／ＯＦＦ回路２４には、内部ＣＥ制御回路１から出力されるサイクルを規定する制御信号ＣＹＣＬＥが供給されて制御される。このトリガ遅延ＯＮ／ＯＦＦ回路２４は、ロウアドレス信号ＡＤｘの遷移トリガを該当サイクル内で受け付けずに、サイクルの終了を待って受け付けるようにするためのものである。そして、このＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭが、内部ＣＥ制御回路１に供給されるようになっている。
【００２５】
また、上記バッファ回路２ａ，２ｄの出力信号は、ＮＯＲ回路５の入力端に供給される。このＮＯＲ回路５は、外部チップイネーブル信号／ＣＥと外部ライトイネーブル信号／ＷＥとが共に“Ｌ”レベルの時に書き込み動作を開始するための信号ＷＥＥＢＬを内部ＷＥ制御回路６に供給する。
【００２６】
上記内部ＣＥ制御回路１中には、スイッチ（SW）１Ｃ、内部タイムアウト回路として働き、所定幅のパルス信号を出力するパルスジェネレータ（Auto pulse）１Ａ、及び書き込み動作とモード切り替え時に外部ライトイネーブル信号／ＷＥの遷移に応答したパルス信号を出力するパルスジェネレータ（Ext. pulse）１Ｂが設けられている。上記ＡＮＤ回路４から出力される論理積信号ＡＴＤＳＵＭ、上記内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥ、及びモード判定回路２６から出力されるモード判定信号ＳＣはそれぞれ、スイッチ１Ｃに供給される。このスイッチ１Ｃにより選択された信号は、パルスジェネレータ１Ａ，１Ｂに供給される。そして、これらパルスジェネレータ１Ａ，１Ｂから出力される内部チップイネーブル信号ＩＮＣＥ（ＩＮＣＥ１／ＩＮＣＥ２）が、ロウ系制御回路１２’とカラム系制御回路１３’にそれぞれ供給され、サイクルを規定する制御信号ＣＹＣＬＥが上記トリガ遅延ＯＮ／ＯＦＦ回路２４に供給されるようになっている。
【００２７】
上記ロウ系制御回路１２’は、プレート（ＰＬ）制御回路７、ワード線（ＷＬ）制御回路８、ロウデコーダ及びプレートデコーダ（ＲＤ／ＰＤ）１４、及びセンスアンプ制御回路２７等のロウ系回路１２を制御する。
【００２８】
一方、上記カラム系制御回路１３’は、カラムデコーダ（ＣＤ）１６やＤＱバッファ２３等のカラム系回路１３を制御する。
【００２９】
上記プレート制御回路７の出力信号ＰＬＣＬＫと上記ワード線制御回路８の出力信号ＷＬＣＬＫは、ロウデコーダ及びプレートデコーダ１４に供給され、このロウデコーダ及びプレートデコーダ１４によってメモリセルアレイ１５中のワード線ＷＬとプレート線ＰＬの選択及び駆動が行われる。また、上記センスアンプ制御回路２７から出力されるセンスアンプイネーブル信号ＳＡＥＢＬによって、メモリセルアレイ１５中のセンスアンプの駆動が行われる。更に、上記カラムデコーダ１６によってメモリセルアレイ１５中のカラム選択線ＣＳＬの選択が行われる。
【００３０】
上記センスアンプ制御回路２７から出力されるセンスアンプイネーブル信号ＳＡＥＢＬは、更にモード判定回路２６に供給される。このモード判定回路２６には、バッファ回路２ｂ，２ｃから出力されるモードアドレス、カラム系ＡＴＤ１０から出力されるカラムアドレスのＡＴＤ信号ＡＴＤＳＣが供給されており、スイッチ１Ｃに供給するモード判定信号ＳＣを生成するようになっている。
【００３１】
上記メモリセルアレイ１５中の選択されたメモリセルへの書き込みデータＤｉｎは、書き込みデータラッチ１８にラッチされた後、データラッチ２２に供給され、データ線ＤＱＬを介して書き込まれる。また、書き込みデータラッチ１８にラッチした書き込みデータＤｉｎを外部に出力可能に構成されている。一方、選択されたメモリセルから読み出されたデータは、データ線ＤＱＬを介してＤＱバッファ２３に供給され、さらに読み出しデータラッチ１９に供給されてラッチされ、読み出しデータＤｏｕｔとして出力される。
【００３２】
上記書き込みデータラッチ１８及び読み出しデータラッチ１９はそれぞれ、入出力系制御回路１７によって動作が制御される。この入出力系制御回路１７及び上記データラッチ２２は、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥによって制御されるようになっている。
【００３３】
上記メモリセルアレイ１５中には、図３（ａ）に示すような１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１がマトリックス状に配置されている。この強誘電体セルＭＣ１のセルキャパシタＣ１には、キャパシタ絶縁膜として強誘電体材料、例えばチタン酸ジルコン酸鉛（ＰｂＺｒＴｉＯ３：ＰＺＴ）が用いられている。
【００３４】
まず、図３（ａ），（ｂ）及び図４を参照して、上記強誘電体セルＭＣ１の構成並びにデータの書き込み／読み出し／再書き込み動作について簡単に説明する。
【００３５】
強誘電体セルＭＣ１に対するデータの書き込み動作は、次のように行われる。すなわち、ワード線ＷＬを選択した状態で、プレート線ＰＬを接地電位（“Ｌ”レベル）からある所定電位（“Ｈ”レベル）までパルス駆動した後に、“Ｌ”レベルに戻すことにより、ビット線ＢＬ上のデータを書き込むことができる。
【００３６】
一方、強誘電体セルＭＣ１に対する記憶データの読み出し動作は、ワード線ＷＬを選択した状態でプレート線ＰＬを“Ｌ”レベルから“Ｈ”レベルにパルス駆動することにより、電荷をビット線ＢＬに読み出すことができる。
【００３７】
すなわち、図３（ａ）に示した強誘電体セルＭＣ１のセルキャパシタＣ１は、電極間に電圧が印加されていない状態では図４中“０”及び“１”と示した上向きあるいは下向きの２方向いずれかの分極状態となっており、不揮発性のメモリとなっている。そこに電圧を印加すると、状態が“１”である場合には分極は反転しないが“０”であった場合は分極が反転する。これら２つの状態において、同じ電圧を印加するのに必要な電荷量、言い換えると一方の電極に同じ電圧を印加したときに、“０”，“１”の記憶状態に応じて他方の電極に発生する電荷量が異なる。これらの差を検知することにより記憶データの読み出しを行う。上記のような強誘電体メモリのデータの読み出しは破壊読み出しであり、読み出し動作を行った後に必ず再書き込み動作を行う必要がある。
【００３８】
図３（ａ）に示した強誘電体セルＭＣ１のデータの再書き込み動作は、図３（ｂ）に示すように、読み出しデータが“０”の場合は、読み出し時にセンスアンプでセンス増幅した時にデータ“０”の再書き込み動作が行われる。これに対し、読み出しデータが“１”の場合は、プレート線ＰＬを“Ｈ”レベルから“Ｌ”レベルに戻してからデータ“１”の再書き込み動作を開始する。
【００３９】
次に、図１及び図２に示した擬似ＳＲＡＭにおいて、モード判定回路２６によりロウアクセスとカラムアクセスのモード判定を必要とする理由を説明する。
【００４０】
図１の回路におけるロウアクセス（ノーマルモード）とカラムアクセス（スタティックカラムモード）の動作はワード線選択までは同じであるが、その後の動作が異なる。ロウアクセスでは、ロウ・カラム系ＡＴＤ信号（ＡＴＤＳＵＭ）に基づいて内部チップイネーブル信号ＩＮＣＥが生成されてからある一定時間後に待機動作に入り、カラムアクセスでは、アクセス期間中には待機状態に入らないようにし、アクセスの終了を検知して待機状態にする必要がある。
【００４１】
そこで、上記内部ＣＥ制御回路１を、例えば図５に示すようなパルスジェネレータで構成する。この内部ＣＥ制御回路１は、インバータ３０〜３３、遅延回路（delay）３４及びＮＡＮＤ回路３５，３６を含んで構成される。この回路１は、外部チップイネーブル信号／ＣＥ、外部ライトイネーブル信号／ＷＥ及びアドレス信号ＡＤｘ，ＡＤｙのいずれかの遷移をトリガにして発生したパルス状の論理積信号ＡＴＤＳＵＭ、モード判定信号ＳＣ及び内部ライトイネーブル信号ＩＮＷＥの論理をとって内部チップイネーブル信号ＩＮＣＥを生成するパルスジェネレータとなっている。
【００４２】
ロウ・カラム系ＡＴＤ１１から出力される論理積信号ＡＴＤＳＵＭは、インバータ３０の入力端に供給される。このインバータ３０の出力信号Ｐ１は、ＮＡＮＤ回路３６の一方の入力端及び遅延回路３４に供給される。上記遅延回路３４から出力される遅延信号Ｐ２は、ＮＡＮＤ回路３５の第１の入力端に供給される。また、モード判定回路２６から出力されるモード判定信号ＳＣは、インバータ３１の入力端に供給される。このインバータ３１の出力信号Ｐ５は、上記ＮＡＮＤ回路３５の第２の入力端に供給される。内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは、インバータ３２の入力端に供給される。このインバータ３２の出力信号Ｐ３は、上記ＮＡＮＤ回路３５の第３の入力端に供給される。上記ＮＡＮＤ回路３５の出力信号は、インバータ３３の入力端に供給され、このインバータ３３の出力信号Ｐ４は、上記ＮＡＮＤ回路３６の他方の入力端に供給される。そして、このＮＡＮＤ回路３６の出力端から内部チップイネーブル信号ＩＮＣＥを出力するようになっている。
【００４３】
この内部ＣＥ制御回路１は、ノーマル読み出し動作(Normal Read)では、図６（ａ）のタイミングチャートに示すように、ロウ・カラム系ＡＴＤ１１でアドレス信号の遷移を検知して論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ３０の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥが“Ｈ”レベルとなる。また、上記インバータ３０の出力信号Ｐ１は、遅延回路３４で遅延され、ＮＡＮＤ回路３５の第１の入力端に供給される。この時、モード判定回路２６から出力されるモード判定信号ＳＣと内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは常に“Ｌ”レベルとなっているため、インバータ３１，３２の出力信号Ｐ５，Ｐ３は“Ｈ”レベルである。よって、遅延回路３４の出力信号Ｐ２が所定の遅延時間経過後に“Ｌ”レベルから“Ｈ”レベルになると、ＮＡＮＤ回路３５の出力信号は“Ｌ”レベル、インバータ３３の出力信号Ｐ４は“Ｈ”レベルとなる。この結果、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは“Ｌ”レベルになる。
【００４４】
すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、遅延回路３４による遅延時間までの期間“Ｈ”レベルとなる自動パルス信号（Auto pulse）ＩＮＣＥを生成するパルスジェネレータとして働く。
【００４５】
これに対し、図６（ｂ）に示すスタティックカラム読み出し動作（Static Column Read）では、アドレスの遷移を検知してロウ・カラム系ＡＴＤ１１から出力される論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ３０の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは“Ｈ”レベルとなる。また、上記インバータ３０の出力信号Ｐ１は、遅延回路３４で遅延され、ＮＡＮＤ回路３５の第１の入力端に供給される。この時、モード判定回路２６から出力されるモード判定信号ＳＣと内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥが“Ｌ”レベルとなっている期間は、インバータ３１，３２の出力信号Ｐ５，Ｐ３は“Ｈ”レベルであり、ＮＡＮＤ回路３５の出力信号は“Ｌ”レベル、インバータ３３の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは“Ｈ”レベルを維持している。
【００４６】
そして、スタティックカラム読み出し動作に入り、上記遅延回路３４の遅延時間内にモード判定信号ＳＣが“Ｈ”レベルとなると、上記遅延回路３４による遅延時間に拘わらずモード判定信号ＳＣが“Ｌ”レベルとなるまでの期間は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レベルを保ち続ける。よって、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、モード判定信号ＳＣが“Ｌ”レベルとなるまでの期間“Ｈ”レベルを維持するパルス信号（Ext. pulse）を生成するパルスジェネレータとして働く。
【００４７】
図７（ａ），（ｂ）はそれぞれ、上記図５に示した回路の書き込み動作を示すタイミングチャートである。ノーマル書き込み動作(Normal Write)では、図７（ａ）のタイミングチャートに示すように、ロウ・カラム系ＡＴＤ１１でアドレス信号の遷移を検知して論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ３０の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは“Ｈ”レベルとなる。また、上記インバータ３０の出力信号Ｐ１は、遅延回路３４で遅延され、ＮＡＮＤ回路３５の第１の入力端に供給される。この時、モード判定回路２６から出力されるモード判定信号ＳＣは“Ｌ”レベルとなっているが、上記遅延回路３４の遅延時間内に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなって書き込み動作に入ると、内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなる。よって、インバータ３１の出力信号Ｐ５は“Ｈ”レベルであり、インバータ３２の出力信号Ｐ３は“Ｌ”レベルであり、ＮＡＮＤ回路３５の出力信号は“Ｌ”レベル、インバータ３３の出力信号Ｐ４は“Ｈ”レベルとなる。この結果、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは遅延時間に拘わらず“Ｌ”レベルになる。
【００４８】
すなわち、内部ＣＥ制御回路１は、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、内部ライトイネーブル信号ＩＮＷＥが“Ｌ”レベルになるまでの期間“Ｈ”レベルとなるパルス信号ＩＮＣＥを生成するパルスジェネレータとして働く。
【００４９】
これに対し、図７（ｂ）に示すスタティックカラム書き込み動作（Static Column Write）では、アドレスの遷移を検知してロウ・カラム系ＡＴＤ１１から出力される論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなると、インバータ３０の出力信号Ｐ１は“Ｈ”レベルとなり、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは“Ｈ”レベルとなる。また、上記インバータ３０の出力信号Ｐ１は、遅延回路３４で遅延され、ＮＡＮＤ回路３５の第１の入力端に供給される。この時、モード判定回路２６から出力されるモード判定信号ＳＣと内部ＷＥ制御回路６から出力される内部ライトイネーブル信号ＩＮＷＥは共に“Ｌ”レベルとなっているため、インバータ３１，３２の出力信号Ｐ５，Ｐ３は“Ｈ”レベルであり、ＮＡＮＤ回路３５の出力信号は“Ｌ”レベル、インバータ３３の出力信号Ｐ４は“Ｈ”レベルとなる。よって、ＮＡＮＤ回路３６から出力される内部チップイネーブル信号ＩＮＣＥは“Ｈ”レベルである。
【００５０】
そして、上記遅延回路３４の遅延時間内にモード判定信号ＳＣが“Ｈ”レベルとなり、スタティックカラム書き込み動作に入ると、内部ライトイネーブル信号ＩＮＷＥが“Ｈ”レベルとなり、上記遅延回路３４による遅延時間に拘わらずモード判定信号ＳＣが“Ｈ”レベルとなるまでの間は、内部ＣＥ制御回路１の出力信号ＩＮＣＥは“Ｈ”レベルを保ち続ける。よって、内部ＣＥ制御回路１は、ノーマル読み出し動作と同様に、論理積信号ＡＴＤＳＵＭが“Ｌ”レベルとなってから、モード判定信号ＳＣが“Ｌ”レベルとなるまで“Ｈ”レベルを維持するパルス信号（Ext. pulse）を生成するパルスジェネレータとして働く。
【００５１】
また、サイクル動作の開始がアドレスの遷移ではなく、外部ライトイネーブル信号／ＷＥの遷移を検知した場合も同様に、ロウ・カラム系ＡＴＤ１１から出力される論理積信号ＡＴＤＳＵＭにより、同様な動作を行うことができる。すなわち、書き込み動作における内部チップイネーブル信号ＩＮＣＥは、内部タイムアウト時間によらず、外部ライトイネーブル信号／ＷＥで制御されることになる。
【００５２】
図８は、上記図１及び図２に示した回路におけるモード判定回路２６の具体的な構成例を示している。このモード判定回路２６は、ＮＡＮＤ回路４０〜４４とインバータ４５とを含んで構成されている。上記ＮＡＮＤ回路４０には、ロウアドレスのＡＴＤ信号ＡＴＤＡＤｘとページアドレスＡＴＤＡＤ＜０＞，ＡＴＤＡＤ＜１＞が入力される。このＮＡＮＤ回路４０の出力信号ＡＴＤＭＯＤＥは、ＮＡＮＤ回路４１の一方の入力端に供給される。上記ＮＡＮＤ回路４１の他方の入力端には内部ＣＥ制御回路１から時系列に生成されるセンスアンプイネーブル信号ＳＡＥＢＬが供給されている。上記ＮＡＮＤ回路４１の出力信号（リセット信号Ｒ）は、ＮＡＮＤ回路４２の一方の入力端に供給される。
【００５３】
また、上記インバータ４５には、カラム系ＡＴＤ１０から出力されるカラムアドレスのＡＴＤ信号ＡＴＤＳＣが供給され、このインバータ４５の出力信号はＮＡＮＤ回路４３の一方の入力端に供給される。上記ＮＡＮＤ回路４３の他方の入力端には、上記センスアンプイネーブル信号ＳＡＥＢＬが供給されている。上記ＮＡＮＤ回路４３の出力信号（セット信号Ｓ）は、ＮＡＮＤ回路４４の一方の入力端に供給される。
【００５４】
上記ＮＡＮＤ回路４２の出力信号はＮＡＮＤ回路４４の他方の入力端に供給され、ＮＡＮＤ回路４４の出力信号はＮＡＮＤ回路４２の他方の入力端に供給される。そして、上記ＮＡＮＤ回路４４からモード判定信号ＳＣを出力するようになっている。
【００５５】
上記モード判定回路２６は、ＮＡＮＤ回路４１の出力をリセット信号Ｒとし、ＮＡＮＤ回路４３の出力をセット信号ＳとするＲ−Ｓフリップフロップ回路になっている。そして、センスアンプイネーブル信号ＳＡＥＢＬが活性化された後のカラムアドレス遷移を検知し（セット）、モード判定信号（カラムアクセス判定信号）ＳＣを“Ｈ”レベルにしてカラムアクセスモードを開始する。連続したカラムアドレスに続いてモードアドレス(ロウアドレス)が入力された場合には、カラムアクセス判定信号ＳＣを“Ｌ”にしてカラムアクセスモード終了（リセット）と判定して待機動作を開始する。
【００５６】
上記モードアドレスは、一般にはロウアドレスを用いるが、例えばページモードを搭載している擬似ＳＲＡＭで用いられているページ用アドレス（Ａ０／Ａ１）を用いることも可能である。あるいは、あらかじめあるアドレスをモードアドレスに決めておいてそれを用いても良い。
【００５７】
カラムアクセス終了のモードアドレスを決まったアドレスやページ用アドレスに決めておいた場合には、その遷移により待機動作が開始されるので、次にロウアドレスあるいはカラムアドレスが遷移した時点から次のサイクル開始と定義でき、アクセス時間に遅れが生じない。
【００５８】
このときの仕様は、カラムアクセスの終了コマンドとして決まったモードアドレスを入力した後、待機動作の間待ってから、次サイクルの開始アドレスを入力するというものになる。
【００５９】
更に、図１０（ａ），（ｂ）に示すように、モードアドレスとしてロウアドレスを用いる場合の仕様は、あらかじめ決まったアドレスをモードアドレスとして用いる場合と同じく、カラムアクセスの終了コマンドとしてロウアドレス（モードアドレス）を入力した後、待機動作の間待ってから、次サイクルの開始アドレス（ロウあるいはカラム）を入力するというものになる。但し、次サイクルの開始アドレスがロウアドレスであったとしても、２回ロウアドレスを遷移する必要がある。
【００６０】
また、上述した第１の実施の形態の変形例として、図１１（ａ），（ｂ）に示すように、カラムアクセスの終了コマンド兼次サイクルの開始アドレスとしてロウアドレスを入力するというものであっても良い。この場合、次のノーマル動作は、一般的にはロウアドレスの遷移した時点から次のサイクル開始と定義されてしまうことになり、実際の内部動作は前サイクルの待機動作の後で次サイクルのアクティブ動作をおこなっているためアクセス時間が遅れることになるが、カラムアクセスとロウアクセスを混在して使うことは余り無いので問題にはならないと考えられる。
【００６１】
この場合は、通常、次サイクルの開始アドレスがモードアドレスと同一となり、次サイクルの開始トリガが発生しないことになるので、これに対応するためにプリチャージサイクル(時間一定)が終わった後、ある一定期間内にアドレス遷移が検知されない場合は、モードアドレスと同一アドレス遷移と見なし自働的にパルスＡＴＤＳＵＭを発生し、次のアクティブサイクルが開始される構成をとる。
【００６２】
例えば、図２及び図１１（ａ），（ｂ）に示すように、サイクルを規定する制御信号ＣＹＣＬＥが“Ｌ”レベルになり、前サイクルが終了するとトリガ遅延ＯＮ／ＯＦＦ回路２８により、モードアドレスの遷移によるトリガが遅延されパルスを発生する。
【００６３】
本構成によれば、「モードアドレス＝次サイクルの開始アドレス」となるので２回アドレス遷移を行う必要は無くなる。但し、カラムアクセスを終了させるには必ずロウアドレスを遷移させなければならないという制約は変わらないので、もし次サイクルの開始をカラムアドレスの遷移で行いたい場合は、モードアドレス（ロウアドレス）を遷移させてから、待機動作の間待ってからカラムアドレスを遷移する必要がある。
【００６４】
特にＳＲＡＭ互換の仕様においては、サイクル時間が重視されており、アクセス時間は遅くても構わないので、サイクル時間をプリチャージサイクルを行ってからアクティブサイクルを行う、というように定義すれば仕様書上、時間の無駄は無くなる。
【００６５】
上述したように、上記構成を採用すれば新たな制御ピンを追加することなく、非同期仕様の擬似ＳＲＡＭにおいて確実に高速動作モードを行うことが可能となる。
【００６６】
［第２の実施の形態］
図１２乃至図１４はそれぞれ、本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図１２は擬似ＳＲＡＭにおける読み出し及び書き込みに関係する要部を抽出して詳細な構成例を示すブロック図、図１３及び図１４はその動作を示すタイミングチャートである。
【００６７】
本発明の第２の実施の形態では、図１２に示すように図２で示した第１の実施の形態に係る回路に加えて、書き込み命令が遅く入力された場合にも対応できる構成に対してカラムアクセスを可能にしたものである。
【００６８】
すなわち、外部ライトイネーブル信号／ＷＥのＡＴＤ（遷移検知回路）３ｄとＡＮＤ回路４との間にトリガ遅延ＯＮ／ＯＦＦ回路２８を設け、第１の内部ＷＥ制御回路６の出力端に書き込みモードラッチＯＮ／ＯＦＦ回路２０を新たに設けたものである。
【００６９】
上記トリガ遅延ＯＮ／ＯＦＦ回路２８は、外部ライトイネーブル信号／ＷＥの遷移トリガを当サイクル内で受け付けずに、サイクルの終了を待って受け付けるようにするためのものである。
【００７０】
上記書き込みモードラッチＯＮ／ＯＦＦ回路２０は、セルへのデータの書き込みを当サイクルでは行わず次サイクルで行うためのものである。この書き込みモードラッチＯＮ／ＯＦＦ回路２０には、第１の内部ＷＥ制御回路６の出力信号ＩＮＷＥ１、プレート線制御回路７の出力信号ＰＬＣＬＫが供給され、第２の内部ＷＥ制御回路２５の出力信号ＩＮＷＥ２を発生し、それをデータラッチ回路２２に供給するようになっている。また、上記第１の内部ライトイネーブル信号ＩＮＷＥ１は、入力／出力制御回路１７に供給される。
【００７１】
このような構成を採用することにより、図１３で示すような遅いノーマル書き込み動作（遅いWriteのNormal Write）の場合に、プレート線ＰＬがパルス駆動を終えてからの書き込みであることを検知し、外部ライトイネーブル信号／ＷＥの遷移検知によるトリガの発生を当サイクルの終了時間まで遅延し、それをもとに内部チップイネーブル信号ＩＮＣＥ１およびＩＮＣＥ２を生成することができる。これにより、当サイクルで発生した外部ライトイネーブル信号／ＷＥの遷移をあたかも次のサイクルで遷移したかのように見せ、それに応答してトリガを発生し、次の動作サイクルを開始することができる。
【００７２】
なお、書き込みデータは、当サイクル中のデータを取り込む必要があるため、書き込みデータラッチ１８への書き込みデータのラッチは、外部ライトイネーブル信号／ＷＥに基づいて生成される信号ＩＮＷＥ１が入力する入出力系制御回路１７で行われる。
【００７３】
上述した構成並びに動作の概要をまとめると以下のようになる。
【００７４】
アドレスが遷移してサイクルが始まってから、遅く書き込み動作が始まると、最初は読み出し動作が行われる。この際、プレート線ＰＬやワード線ＷＬのプリチャージが始まる前（内部タイムアウト回路で規定される時間内）に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルとなった場合は、外部ライトイネーブル信号／ＷＥで制御可能である。しかし、プレート線ＰＬがパルス駆動を終えてから（“Ｈ”レベルから“Ｌ”レベルになってから）書き込み動作が開始されるような極端に遅い場合には、当サイクル中の書き込みデータはラッチするが、当サイクル内にセルへの書き込み動作は行わず、次のサイクルを自動的に起動し、次のサイクルでセルへの書き込み動作を行うように構成している。
【００７５】
更に、内部ＷＥ制御回路が書き込み動作中に外部ライトイネーブル信号／ＷＥが“Ｌ”レベルから“Ｈ”レベルにされてしまうと書き込み動作が終了してしまうので、内部回路が一旦書き込み動作に入った場合は、所定幅の内部ライトイネーブル信号ＩＮＷＥ１を生成し、一定時間は書き込み動作を保持するように構成する。上述した構成を採用することにより、非同期型であってもユーザが自由に書き込み動作を行うことができる。
【００７６】
次に、このように構成された装置のカラムアクセス動作について図１３のタイミングチャートにより説明する。
【００７７】
書き込みサイクルに入るまでの動作は、ノーマル動作と同じであり、遅い書き込み動作を開始すると当サイクル内にセルへの書き込み動作は行わず、次のサイクルを自動的に起動して内部動作サイクルを開始する。その後、センスアンプイネーブル信号ＳＡＥＢＬが活性化された後、カラムアドレスの遷移を検知すると、モード判定回路２６においてカラムアクセス開始と判定してカラムアクセス判定信号ＳＣを“Ｈ”レベルにしてカラムアクセスモードを開始する。その後、連続したカラムアドレス入力に続いてモードアドレス(ロウアドレス)が入力された場合には、カラムアクセス判定信号ＳＣを“Ｌ”レベルにしてカラムアクセスモード終了と判定して待機動作を開始する。
【００７８】
その時、第２の内部書き込み制御回路２５の内部ライトイネーブル信号ＩＮＷＥ２は“Ｈ”レベルを保ち、カラムアクセスが終了するまで書き込みモードをラッチする。これにより書き込み動作の制限を無くした構成においてもカラムアクセスが可能となる。
【００７９】
［第３の実施の形態］
図１５は、本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのブロック図である。本実施の形態では、バイト制御が可能な構成としている。バイト制御とは、例えば１６ビット構成の半導体装置の場合に、下位８ビット（ＬＢ）と上位８ビット（ＵＢ）に区分し、下位ビットと上位ビット毎にまとまった区分で読み書きすることができる装置である。例えば、１６ビット構成品を８ビット構成品のように使う場合や、下位ビットあるいは上位ビットを別々に読み書きする場合に使われる。
【００８０】
このようなバイト制御を実現するために、前述した第２の実施の形態におけるバイト制御に関係する一部の回路を、下位ビット用（ＬＢ）と上位ビット（ＵＢ）用の２系統設けている。
【００８１】
図１５において、上記図１２と同一構成部には同じ符号を付し、且つ下位ビット用には図１２で用いた参照符号の後にＡ、上位ビット用には参照符号の後にＢを付している。
【００８２】
図１５に示す回路の動作は、下位ビット及び上位ビット毎にまとまった区分で読み書きする点のみが図１２に示した回路と異なり、基本的には同様であるので、その詳細な説明は省略する。
【００８３】
［第４の実施の形態］
上記第１乃至第３の実施の形態に係る半導体集積回路装置では、メモリコア部に１トランジスタ・１キャパシタ構造を有する強誘電体セルＭＣ１が単独でビット線ＢＬ及びプレート線ＰＬに接続されている強誘電体セルのアレイを用いた擬似ＳＲＡＭについて説明した。しかし、本発明は、メモリコア部にＴＣ並列ユニット直列接続型強誘電体セルを１ユニットとしてビット線ＢＬ及びプレート線ＰＬに接続したアレイを用いた擬似ＳＲＡＭにも適用可能である。
【００８４】
図１６（ａ），（ｂ）は、ＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路及びその動作波形を示すタイミングチャートである。
【００８５】
図１６（ａ）に示すＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分は、複数個（本例では４個）の強誘電体セルＭＣ２−０〜ＭＣ２−３と１個のユニット選択トランジスタＳＴの電流通路が、ビット線ＢＬとプレート線ＰＬ線間に直列接続されたものである。各々の強誘電体セルＭＣ２−０〜ＭＣ２−３は、セルトランジスタＴ２の電流通路と強誘電体キャパシタＣ２が並列接続されて構成されている。そして、各強誘電体セルＭＣ２−０〜ＭＣ２−３のセルトランジスタＴ２のゲートはワード線ＷＬ０〜ＷＬ３にそれぞれ接続され、ユニット選択トランジスタＳＴのゲートはユニット選択線ＢＳに接続されている。
【００８６】
上記ワード線ＷＬ０〜ＷＬ３は、選択された強誘電体セルに対応する１本以外は“Ｈ”レベルに設定され、これに対応するセルトランジスタがオン状態に制御される。そして、選択された強誘電体セルに対応する１本のみが“Ｌ”レベルに設定され、これに対応するセルトランジスタがオフ状態に制御され、選択された強誘電体セルのセルキャパシタにおける一方の電極がビット線ＢＬに、他方の電極がプレート線ＰＬに接続されることになる。
【００８７】
上記のようなセル構成であっても、基本的には上述した１トランジスタ・１キャパシタ構造を有する強誘電体セルをメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。
【００８８】
［第５の実施の形態］
上記第１乃至第４の実施の形態に係る半導体集積回路装置においては、図３（ａ）及び図１６（ａ）に示したような、プレート線ＰＬの電位がパルス駆動される強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭについて説明した。
【００８９】
これに対して、本第５の実施の形態では、１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルをメモリコア部に用いている。
【００９０】
すなわち、上記メモリセルアレイ１６中には、図１７（ａ）に示すような１トランジスタ・１キャパシタ構造を有するＤＲＡＭセルＭＣ３がマトリックス状に配置されている。セルトランジスタＴ３の電流通路の一端はビット線ＢＬに接続され、他端はセルキャパシタＣ３の一方の電極に接続される。上記セルキャパシタＣ３の他方の電極は、プレート線ＰＬに接続されている。
【００９１】
そして、図１７（ｂ）に示すように、ビット線ＢＬのプリチャージ電圧及びプレート線ＰＬの電位が電源電圧ＶＣＣの１／２に設定された状態でワード線ＷＬが選択されるようになっている。
【００９２】
このような構成であっても、基本的には上述した第１乃至第５の実施の形態で説明した強誘電体セルＭＣ１，ＭＣ２をメモリコア部に用いた擬似ＳＲＡＭと同様であり、実質的に同じ作用効果が得られる。
【００９３】
上述したように、本発明の各実施の形態に係る擬似ＳＲＡＭを搭載した半導体集積回路装置によれば、従来は対応できなかった非同期動作とスタティックカラムモードなどの高速動作モードを兼ね備えることが可能となる。また、書き込み動作の制約の無い構成においても高速動作モードが可能となる。
【００９４】
なお、上述した本発明の第１乃至第５の実施の形態に係る半導体集積回路装置は、既存のＳＲＡＭに代えて様々な装置に適用が可能である。特に、第１乃至第４の実施の形態に係る半導体集積回路装置は、メモリコア部に強誘電体メモリを用いているので、不揮発性であることを利用して種々のタイプのオプションのメモリや、メディアコンテンツを記憶するカード等に適用できる。これらの適用例のいくつかを図１８乃至図２０に示す。
【００９５】
（適用例１）
図１８はデジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を抽出して示している。このモデムは、プログラマブルデジタルシグナルプロセッサ（ＤＳＰ：Digital Signal Processor）１１０、アナログ−デジタル（Ａ／Ｄ）コンバータ１２０、デジタル−アナログ（Ｄ／Ａ）コンバータ１３０、送信ドライバ１５０、及び受信機増幅器１６０などを含んでいる。図１８では、バンドパスフィルタを省略しており、その代わりに回線コードプログラム（ＤＳＰで実行される、コード化された加入者回線情報、伝送条件等（回線コード；ＱＡＭ、ＣＡＰ、ＲＳＫ、ＦＭ、ＡＭ、ＰＡＭ、ＤＷＭＴ等）に応じてモデムを選択、動作させるためのプログラム）を保持するための種々のタイプのオプションのメモリとして、本実施の形態の擬似ＳＲＡＭ１７０とＥＥＰＲＯＭ１８０を示している。
【００９６】
なお、本適用例では、回線コードプログラムを保持するためのメモリとして擬似ＳＲＡＭ１７０とＥＥＰＲＯＭ１８０との２種類のメモリを用いているが、ＥＥＰＲＯＭ１８０を擬似ＳＲＡＭに置き換えても良い。すなわち、２種類のメモリを用いず、擬似ＳＲＡＭのみを用いるように構成しても良い。
【００９７】
（適用例２）
図１９は、別の適用例として、携帯電話端末３００を示している。通信機能を実現する通信部２００は、送受信アンテナ２０１、アンテナ共用器２０２、受信部２０３、ベースバンド処理部２０４、音声コーデックとし用いられるＤＳＰ２０５、スピーカ（受話器）２０６、マイクロホン（送話器）２０７、送信部２０８、及び周波数シンセサイザ２０９等を備えている。
【００９８】
また、この携帯電話端末３００には、当該携帯電話端末の各部を制御する制御部２２０が設けられている。制御部２２０は、ＣＰＵ２２１、ＲＯＭ２２２、本実施の形態の擬似ＳＲＡＭ２２３、及びフラッシュメモリ２２４がＣＰＵバス２２５を介して接続されて形成されたマイクロコンピュータである。上記ＲＯＭ２２２には、ＣＰＵ２２１において実行されるプログラムや表示用のフォント等の必要となるデータが予め記憶されている。擬似ＳＲＡＭ２２３は、主に作業領域として用いられるものであり、ＣＰＵ２２１がプログラムの実行中において計算途中のデータなどを必要に応じて記憶したり、制御部２２０と各部との間でやり取りするデータを一時記憶したりする場合などに用いられる。また、フラッシュメモリ２２４は、携帯電話端末３００の電源がオフされても、例えば直前の設定条件などを記憶しておき、次の電源オン時に同じ設定にするような使用方法をする場合に、それらの設定パラメータを記憶しておくものである。これによって、携帯電話端末の電源がオフにされても、記憶されている設定パラメータを消失してしまうことがない。
【００９９】
更に、この携帯電話端末３００には、オーディオ再生処理部２１１、外部出力端子２１２、ＬＣＤコントローラ２１３、表示用のＬＣＤ（液晶ディスプレイ）２１４、及び呼び出し音を発生するリンガ２１５等が設けられている。上記オーディオ再生処理部２１１は、携帯電話端末３００に入力されたオーディオ情報（あるいは後述する外部メモリ２４０に記憶されたオーディオ情報）を再生する。再生されたオーディオ情報は、外部出力端子２１２を介してヘッドフォンや携帯型スピーカ等に伝えることにより、外部に取り出すことが可能である。このように、オーディオ再生処理部２１１を設けることにより、オーディオ情報の再生が可能となる。上記ＬＣＤコントローラ２１３は、例えば上記ＣＰＵ２２１からの表示情報をＣＰＵバス２２５を介して受け取り、ＬＣＤ２１４を制御するためのＬＣＤ制御情報に変換し、ＬＣＤ２１４を駆動して表示を行わせる。
【０１００】
上記携帯電話端末３００には、インターフェース回路（Ｉ／Ｆ）２３１，２３３，２３５、外部メモリ２４０、外部メモリスロット２３２、キー操作部２３４、及び外部入出力端子２３６等が設けられている。上記外部メモリスロット２３２にはメモリカード等の外部メモリ２４０が挿入される。この外部メモリスロット２３２は、インターフェース回路（Ｉ／Ｆ）２３１を介してＣＰＵバス２２５に接続される。このように、携帯電話端末３００にスロット２３２を設けることにより、帯電話端末３００の内部の情報を外部メモリ２４０に書き込んだり、あるいは外部メモリ２４０に記憶された情報（例えばオーディオ情報）を携帯電話端末３００に入力したりすることが可能となる。上記キー操作部２３４は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続される。キー操作部２３４から入力されたキー入力情報は、例えばＣＰＵ２２１に伝えられる。上記外部入出力端子２３６は、インターフェース回路（Ｉ／Ｆ）２３３を介してＣＰＵバス２２５に接続され、携帯電話端末３００に外部から種々の情報を入力したり、あるいは携帯電話端末３００から外部へ情報を出力したりする際の端子として機能する。
【０１０１】
なお、本適用例では、ＲＯＭ２２２、擬似ＳＲＡＭ２２３及びフラッシュメモリ２２４を用いているが、不揮発性であるのでフラッシュメモリ２２４を擬似ＳＲＡＭに置き換えても良いし、更にＲＯＭ２２２を擬似ＳＲＡＭに置き換えることも可能である。
【０１０２】
（適用例３）
図２０は、擬似ＳＲＡＭをスマートメディア等のメディアコンテンツを収納するカードに適用した例を示す。
【０１０３】
カード本体４００には、擬似ＳＲＡＭチップ４０１が内蔵されている。このカード本体４００には、擬似ＳＲＡＭチップ４０１に対応する位置に開口部４０２が形成され、擬似ＳＲＡＭチップ４０１が露出されている。この開口部４０２にはシャッター４０３が設けられており、当該カードの携帯時に擬似ＳＲＡＭチップ４０１がシャッター４０３で保護されるようになっている。データを書き込む場合には、シャッター４０３を開放して擬似ＳＲＡＭチップ４０１を露出させて行う。外部端子４０４はカードに記憶されたコンテンツデータを外部に取り出すためのものである。もちろん、外部端子４０４の数に制限がない場合には、上記擬似ＳＲＡＭチップ４０１に対応する位置に開口部４０２を設けず、外部端子４０４のみでデータを書き込むようにしても良い。
【０１０４】
上記適用例１乃至３に示した構成によれば、アドレスの入力制限がない、低消費電力で且つ外部入力信号に対して非同期である、比較的高速に動作する、不揮発性である等の擬似ＳＲＡＭの特長を有効に利用できる。
【０１０５】
なお、半導体集積回路装置として擬似ＳＲＡＭを例に取って説明したが、擬似ＳＲＡＭとロジック回路とを混載した半導体集積回路装置や、１チップ中にシステムを搭載するＳＯＣと呼ばれる半導体集積回路装置にも適用できる。
【０１０６】
以上、第１乃至第５の実施の形態と適用例１乃至３を用いて本発明の説明を行ったが、本発明は上記各実施の形態や適用例に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施の形態や適用例には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施の形態や適用例に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施の形態に係る半導体集積回路装置について説明するためもので、半導体集積回路装置に搭載される擬似ＳＲＡＭの読み出し及び書き込みに関係する回路を抽出して示す概要構成図。
【図２】図１に示した回路の要部の詳細な構成例、並びに周辺回路をより詳細に示すブロック図。
【図３】図２に示したメモリセルアレイの構成例について説明するためのもので、（ａ）図は１トランジスタ・１キャパシタ構造を有する強誘電体セルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図４】図３（ａ）に示した強誘電体キャパシタの印加電圧と残留分極との関係（ヒステリシス特性）を示す特性図。
【図５】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、内部ＣＥ制御回路の詳細な構成例を示す回路図。
【図６】図５に示した、内部ＣＥ制御回路の読み出し動作を説明するためのもので、（ａ）図はノーマル読み出し動作のタイミングチャート、（ｂ）図はスタティックカラム読み出し動作のタイミングチャート。
【図７】図５に示した、内部ＣＥ制御回路の書き込み動作を説明するためのもので、（ａ）図はノーマル書き込み動作のタイミングチャート、（ｂ）図はスタティックカラム書き込み動作のタイミングチャート。
【図８】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、モード判定回路の詳細な構成例を示す回路図。
【図９】図８に示したモード判定回路の動作を示すタイミングチャート。
【図１０】図１乃至図３に示した半導体集積回路装置の動作について説明するためのもので、（ａ）図はスタティックカラム読み出し動作のタイミングチャート、（ｂ）図はスタティックカラム書き込み動作のタイミングチャート。
【図１１】図１乃至図３に示した半導体集積回路装置の別の動作について説明するためのもので、（ａ）図はスタティックカラム読み出し動作のタイミングチャート、（ｂ）図はスタティックカラム書き込み動作のタイミングチャート。
【図１２】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、擬似ＳＲＡＭにおける読み出し及び書き込みに関係する要部を抽出して詳細な構成例を示すブロック図。
【図１３】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図１２に示した擬似ＳＲＡＭの遅いノーマル書き込み動作を示すタイミングチャート。
【図１４】本発明の第２の実施の形態に係る半導体集積回路装置について説明するためのもので、図１２に示した擬似ＳＲＡＭの遅いスタティックカラム書き込み動作を示すタイミングチャート。
【図１５】本発明の第３の実施の形態に係る半導体集積回路装置について説明するためのもので、擬似ＳＲＡＭにおける読み出し及び書き込みに関係する要部を抽出して詳細な構成例を示すブロック図。
【図１６】本発明の第４の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はＴＣ並列ユニット直列接続型強誘電体セルの１ユニット分の等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図１７】本発明の第５の実施の形態に係る半導体集積回路装置について説明するためのもので、（ａ）図はＤＲＡＭセルの等価回路図、（ｂ）図はその動作波形を示すタイミングチャート。
【図１８】本発明の第１乃至第４の実施の形態に係る半導体集積回路装置（擬似ＳＲＡＭ）の適用例１について説明するためのもので、デジタル加入者線（ＤＳＬ）用モデムのＤＳＬデータパス部分を示すブロック図。
【図１９】本発明の第１乃至第４の実施の形態に係る半導体集積回路装置（擬似ＳＲＡＭ）の適用例２について説明するためのもので、携帯電話端末を示すブロック図。
【図２０】本発明の第１乃至第４の実施の形態に係る半導体集積回路装置（擬似ＳＲＡＭ）の適用例３について説明するためのもので、擬似ＳＲＡＭをスマートメディア等のメディアコンテンツを収納するカードに適用した例を示す上面図。
【図２１】従来の半導体集積回路装置について説明するためのもので、（ａ）図は同期型擬似ＳＲＡＭのノーマル読み出し動作を示すタイミングチャート、（ｂ）図は同期型擬似ＳＲＡＭのスタティックカラム読み出し動作を示すタイミングチャート。
【図２２】従来の半導体集積回路装置について説明するためのもので、タイムアウトを読み出し動作書き込み動作共に使う構成を持つ半導体集積回路装置のタイミングチャートであり、（ａ）図は非同期型擬似ＳＲＡＭの読み出し動作を示すタイミングチャート、（ｂ）図は非同期型擬似ＳＲＡＭの書き込み動作を示すタイミングチャート。
【図２３】従来の半導体集積回路装置について説明するためのもので、半導体集積回路装置に搭載される非同期型擬似ＳＲＡＭにおける読み出し及び書き込みに関係する回路部を抽出して示すブロック図。
【図２４】従来の半導体集積回路装置について説明するためのもので、タイムアウトを読み出し動作のみ使い、書き込み動作は外部ＷＥ信号に基づいて制御する構成を持つ半導体集積回路装置のタイミングチャートであり、（ａ）図は非同期型擬似ＳＲＡＭの読み出し動作を示すタイミングチャート、（ｂ）図は非同期型擬似ＳＲＡＭの書き込み動作を示すタイミングチャート。
【符号の説明】
【０１０８】
１…内部ＣＥ制御回路、２…バッファ回路、２ａ〜２ｄ…バッファ、３…ＡＴＤ回路、３ａ〜３ｄ…ＡＴＤ、４…ＡＮＤ回路、５…ＮＯＲ回路、６…内部ＷＥ制御回路、７…プレート線制御回路、８…ワード線制御回路、１０…カラム系ＡＴＤ、１１…ロウ・カラム系ＡＴＤ、１２…ロウ系回路、１２’…ロウ系制御回路、１３…カラム系回路、１３’…カラム系制御回路、１４…ロウデコーダ及びプレートデコーダ、１５…メモリセルアレイ、１６…カラムデコーダ、１７…入出力系制御回路、１８…書き込みデータラッチ、１９…読み出しデータラッチ、２０…書き込みモードラッチＯＮ／ＯＦＦ回路、２２…データラッチ、２３…ＤＱバッファ、２４，２８…トリガ遅延ＯＮ／ＯＦＦ回路、２５…内部ＷＥ制御回路、２６…モード判定回路、２７…センスアンプ制御回路、ＷＬ…ワード線、ＢＬ…ビット線、ＰＬ…プレート線、ＭＣ１…強誘電体セル、ＭＣ２−０〜ＭＣ２−３…ＴＣ並列ユニット直列接続型強誘電体セル、ＭＣ３…ＤＲＡＭセル、／ＣＥ…外部チップイネーブル信号、ＡＤｘ…ロウアドレス信号、ＡＤｙ…カラムアドレス信号、／ＷＥ…外部ライトイネーブル信号、ＩＮＣＥ…内部チップイネーブル信号、ＩＮＷＥ…内部ライトイネーブル信号、ＳＣ…モード判定信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【手続補正書】
【提出日】平成16年1月22日(2004.1.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、
前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
前記チップイネーブル遷移検知回路、前記第１のアドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する制御信号を生成するタイムアウト回路を備える第１の制御回路と、
前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、
前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、
前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路でカラムアドレスの遷移を検知した時に、カラムアクセスを行うモード開始と判定してモード判定信号を発生し、カラムアクセスに入った後、あらかじめ決められたアドレスあるいはロウアドレスの遷移を検知した場合には、カラムアクセスの終了と判定して待機状態に入るように制御するモード判定回路とを具備し、
前記モード判定回路でロウアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、前記第１の制御回路中の前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、
前記モード判定回路でカラムアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、カラムアクセスが終了するまで前記タイムアウト回路による制御を止めてアクティブ動作を継続する
ことを特徴とする半導体集積回路装置。
【請求項２】
メモリセルアレイと、
前記メモリセルアレイの動作開始を指示するチップイネーブル信号の遷移を検知するチップイネーブル遷移検知回路と、
前記メモリセルアレイのロウアドレスを指示するロウアドレス信号の遷移及びカラムアドレスを指示するカラムアドレス信号の遷移をそれぞれ検知する第１のアドレス遷移検知回路と、
前記メモリセルアレイの書き込み動作を指示するライトイネーブル信号の遷移を検知するライトイネーブル遷移検知回路と、
前記チップイネーブル遷移検知回路、前記第１のアドレス遷移検知回路及び前記ライトイネーブル遷移検知回路の検知結果に基づいて、前記メモリセルアレイのロウアクセスを制御する制御信号を生成するタイムアウト回路を備える第１の制御回路と、
前記カラムアドレス信号の遷移のみを検知する第２のアドレス遷移検知回路と、
前記第２のアドレス遷移検知回路の検知結果に基づいて、前記メモリセルアレイのカラムアクセスを制御する第２の制御回路と、
前記メモリセルアレイのカラムアクセス動作が開始可能な条件となった場合に、前記第２のアドレス遷移検知回路でカラムアドレスの遷移を検知した時に、カラムアクセスを行うモード開始と判定してモード判定信号を発生し、カラムアクセスに入った後、あらかじめ決められたアドレスあるいはロウアドレスの遷移を検知した場合には、カラムアクセスの終了と判定して待機状態に入るように制御するモード判定回路とを具備し、
前記モード判定回路でロウアクセスと判定された場合には、前記メモリセルアレイに対する読み出し及び書き込み動作時に、前記第１の制御回路中の前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、
前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間より前に前記ライトイネーブル遷移検知回路によってライトイネーブル信号の終了の遷移が検知されたときは、前記タイムアウト回路によって前記メモリセルアレイのアクセス動作を制御し、
且つ前記メモリセルアレイに対する書き込み動作時に、前記タイムアウト回路で指示された期間の経過後に前記ライトイネーブル遷移検知回路によってライトイネーブル信号の終了の遷移が検知されたときは、前記ライトイネーブル信号の遷移に応答して前記メモリセルアレイのアクセス動作を制御し、
前記モード判定回路でカラムアクセスと判定された場合には、前記メモリセルアレイに対する読み出し動作時に、カラムアクセスが終了するまで前記タイムアウト回路による制御を止めてアクティブ動作を継続し、
前記メモリセルアレイに対する書き込み動作時には、カラムアクセスが終了するまで前記タイムアウト回路あるいはライトイネーブル信号の遷移に応答する制御を止めてアクティブ動作を継続する
ことを特徴とする半導体集積回路装置。
【請求項３】
前記メモリセルアレイのカラムアクセス動作が開始可能な条件は、前記メモリセルアレイに対するセンス動作の開始以降であり、前記モード判定回路により前記第１の制御回路により制御されるセンスアンプ制御回路から出力されるセンスアンプイネーブル信号に基づいて判定が行われることを特徴とする請求項１または２に記載の半導体集積回路装置。
【請求項４】
前記メモリセルアレイに対する書き込み動作の開始が、書き込み動作が禁止された期間となるワード線あるいはプレート線のプリチャージ動作の開始以降に指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチするラッチ回路と、
次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための第１の回路と、
当サイクルの終了を待ってから、自動的に次のサイクルを開始する第２の回路とを更に具備し、
前記書き込み動作が禁止された期間内に前記ラッチ回路にラッチされたデータを、次のサイクルで書き込み動作が可能になってからメモリセルへの書き込み動作を行い、
次のサイクルで前記モード判定回路により、カラムアクセスを行うモードと判定されたときに、カラムアクセスが終了するまでアクティブ動作を継続することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
【請求項５】
前記メモリセルアレイに対する書き込み動作の開始が、書き込み動作が禁止された期間となるワード線あるいはプレート線のプリチャージ動作の開始以降に指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチする下位ビット用の第１のラッチ回路と、
前記メモリセルアレイに対する書き込み動作の開始が、書き込み動作が禁止された期間となるワード線あるいはプレート線のプリチャージ動作の開始以降に指示された時に、前記書き込み動作が禁止された期間内に外部から入力された書き込みデータをラッチする上位ビット用の第２のラッチ回路と、
次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための、下位ビット用の第１の回路と、
次のサイクルで書き込み動作が可能になるまで書き込みモードを延長するための、上位ビット用の第２の回路と、
当サイクルの終了を待ってから、自動的に次のサイクルを開始する、下位ビット用の第３の回路と、
当サイクルの終了を待ってから、自動的に次のサイクルを開始する、上位ビット用の第４の回路とを更に具備し、
前記書き込み動作が禁止された期間内に前記第１または第２のラッチ回路にラッチされたデータを、次のサイクルで書き込み動作が可能になってからメモリセルへの書き込み動作を行い、
次のサイクルで前記モード判定回路により、カラムアクセスを行うモードと判定されたときに、カラムアクセスが終了するまでアクティブ動作を継続することを特徴とする請求項１乃至３いずれか１つの項に記載の半導体集積回路装置。
【請求項６】
前記カラムアクセスの終了の判定にロウアドレスを用い、且つ次サイクルのロウアドレスに変化が無いとき、前記メモリセルアレイのロウアクセスを制御する制御信号を発生するタイムアウト回路によって当サイクルの終了を待ってから、自動的に次のサイクルを開始する第５の回路を更に具備することを特徴とする請求項１及至５いずれか１つの項に記載の半導体集積回路装置。