(57)【要約】【課題】超高集積素子で電気的特性を満足できるコンタクト抵抗を有する半導体素子及びその製造方法を提供する。【解決手段】半導体基板の所定の部分が露出するように形成されたコンタクト孔を有する半導体基板構造と、コンタクト孔に形成され、コンタクト孔内部の一部を埋め込むエピタキシャルシリコン層と、該エピタキシャルシリコン層上に形成され、コンタクト孔内部の残りを埋め込む金属層とから構成されるコンタクトプラグとを有する。【選択図】図１
2005354029.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の所定の部分が露出するように形成されたコンタクト孔を有する半導体基板構造と、
前記コンタクト孔に形成され、コンタクト孔内部の一部を埋め込むエピタキシャルシリコン層と、該エピタキシャルシリコン層上に形成され、前記コンタクト孔内部の残りを埋め込む金属層とから構成されるコンタクトプラグとを有することを特徴とする低いコンタクト抵抗を有する半導体素子。
【請求項２】
前記エピタキシャルシリコン層は、熱処理を伴わない固相エピタキシャル成長（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＳＰＥ）法によって得られた初期蒸着状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）の固相エピタキシャル成長シリコンであることを特徴とする請求項１に記載の低いコンタクト抵抗を有する半導体素子。
【請求項３】
前記エピタキシャルシリコン層としての初期蒸着状態の固相エピタキシャル成長シリコンは、下部エピタキシャルシリコン層と上部非晶質シリコン層とに区分されて形成されることを特徴とする請求項２に記載の低いコンタクト抵抗を有する半導体素子。
【請求項４】
前記エピタキシャルシリコン層としての初期蒸着状態の固相エピタキシャル成長シリコンは、５００〜７００℃の低温で形成することを特徴とする請求項２に記載の低いコンタクト抵抗を有する半導体素子。
【請求項５】
前記初期蒸着状態の固相エピタキシャル成長シリコンは、１×１０１８〜１×１０２１ａｔｏｍｓ／ｃｍ３のドーピング濃度を有する燐（Ｐ）または砒素（Ａｓ）がドープされていることを特徴とする請求項２に記載の低いコンタクト抵抗を有する半導体素子。
【請求項６】
前記エピタキシャルシリコン層を形成する前に、イン−シトゥ（Ｉｎ−Ｓｉｔｕ）で水素ベースのガスを用いた熱処理工程を実施するか否かに関わらず、固相エピタキシャル成長シリコンを形成することを特徴とする請求項２に記載の低いコンタクト抵抗を有する半導体素子。
【請求項７】
前記初期蒸着状態の固相エピタキシャル成長シリコンを形成した後、エピタキシャルシリコン層の再成長のための後続熱処理を実施することは任意（ｏｐｔｉｏｎａｌｌｙ）で実施されることを特徴とする請求項２に記載の低いコンタクト抵抗を有する半導体素子。
【請求項８】
前記エピタキシャルシリコン層と金属層との間に金属シリサイド層及びバリアメタル層を順次さらに有することを特徴とする請求項１に記載の低いコンタクト抵抗を有する半導体素子。
【請求項９】
前記金属層は、タングステンであることを特徴とする請求項１に記載の低いコンタクト抵抗を有する半導体素子。
【請求項１０】
前記エピタキシャルシリコン層と金属層との間の金属シリサイド層は、ＴｉＳｉ２、ＣｏＳｉ２、及びＮｉＳｉから構成されるグループから選択される一つの物質をベースにすることを特徴とする請求項８に記載の低いコンタクト抵抗を有する半導体素子。
【請求項１１】
前記エピタキシャルシリコン層と金属層との間のバリアメタル層は、ＴｉＮ、またはＷＮの内から選択される一つの物質をベースにすることを特徴とする請求項８に記載の低いコンタクト抵抗を有する半導体素子。
【請求項１２】
前記コンタクト孔は、前記半導体基板構造内に形成されるメモリ素子のセルトランジスタのジャンクション領域が露出するように形成されていることを特徴とする請求項１に記載の低いコンタクト抵抗を有する半導体素子。
【請求項１３】
半導体基板の所定の部分が露出するように半導体基板構造にコンタクト孔を形成するステップと、
前記コンタクト孔内部の前記半導体基板上にエピタキシャルシリコン層及び金属層を順次積層してコンタクトプラグを形成するステップと、を有することを特徴とする低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項１４】
前記コンタクトプラグを形成するステップは、固相エピタキシャル成長（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ：ＳＰＥ）法によってエピタキシャルシリコン層と非晶質シリコン層とが積層される初期蒸着状態の固相エピタキシャル成長シリコンを前記コンタクト孔内の前記半導体の基板上に形成するステップと、
前記非晶質シリコン層を除去するステップと、
前記コンタクト孔が埋め込まれるように、前記エピタキシャルシリコン層上に金属層を形成するステップと、を有することを特徴とする請求項１３に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項１５】
前記初期蒸着状態の固相エピタキシャル成長シリコンを形成するステップは、ＳｉＨ４／ＰＨ３ガスを用いて５００〜７００℃の温度で実施することを特徴とする請求項１４に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項１６】
前記初期蒸着状態の固相エピタキシャル成長シリコンは、燐（Ｐ）または砒素（Ａｓ）が１×１０１８〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度でドープされていることを特徴とする請求項１４に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項１７】
前記コンタクトプラグを形成するステップは、前記初期蒸着状態の固相エピタキシャル成長シリコンを形成するステップの後、エピタキシャルシリコン層の再成長のための後続熱処理を実施するステップをさらに有することを特徴とする請求項１４に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項１８】
前記エピタキシャルシリコン層と前記金属層との間に金属シリサイド層及びバリアメタル層を順次形成するステップをさらに含むことを特徴とする請求項１３に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項１９】
前記金属層を形成するステップは、前記エピタキシャルシリコン層上にＴｉＳｉ２、ＣｏＳｉ２、及びＮｉＳｉから構成されるグループから選択される一つの物質をベースにした金属シリサイド層、及びＴｉＮ、またはＷＮの内から選択される一つの物質をベースにするバリアメタル層を順次形成するステップと、
前記バリアメタル層上にＷを蒸着して金属層を形成するステップと、
前記コンタクト孔の内部にだけ前記金属シリサイド層、バリアメタル層、金属層が残るように、金属シリサイド層、バリアメタル層、金属層をエッチバック工程及びＣＭＰ（化学機械研磨）工程を実施するするステップと、を有することを特徴とする請求項１３に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項２０】
前記コンタクトプラグを形成するステップは、前記初期蒸着状態の固相エピタキシャル成長シリコンを形成する前の前処理工程として、コンタクト孔内に露出された半導体基板をウェット又は／及びドライ洗浄するステップをさらに有することを特徴とする請求項１４に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項２１】
前記コンタクトプラグを形成するステップは、前記初期蒸着状態の固相エピタキシャル成長シリコン形成前の前処理工程として、イン−シトゥ（Ｉｎ−Ｓｉｔｕ）水素ベースのガスを用いた熱処理工程を実施するステップをさらに有することを特徴とする請求項１４に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【請求項２２】
前記非晶質シリコン層を除去した後、前記金属層を形成する前に、露出された前記エピタキシャルシリコン層をウェット又は／及びドライ洗浄するステップをさらに含むことを特徴とする請求項１４に記載の低いコンタクト抵抗を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその製造方法、特に、エピタキシャルシリコン層と金属層でコンタクトプラグを形成して、素子のコンタクト抵抗を減少させるためのものに関する。
【背景技術】
【０００２】
半導体素子がますます高集積化され、そのサイズもますます小さくなる状況において、ＤＲＡＭの場合、特にセルトランジスタ内のコンタクト領域も多くの影響を受けている。すなわち、半導体素子がますます小型化、高集積化されるに伴い、コンタクト面積がますます減少して、コンタクト抵抗の増加と動作電流の減少現象が現れており、これによって半導体素子の書き込み回復（Ｗｒｉｔｅ  Ｒｅｃｏｖｅｒｙ）（ｔＷＲ）不良及びリフレッシュ特性低下のような素子劣化現象が現れている。
【０００３】
そこで、従来は、素子のコンタクト抵抗を下げ、動作電流を向上させるため、シリコン基板ジャンクション部分のドーパント濃度を高めるか、現在使用中のコンタクトポリシリコン内のドーパントである燐（Ｐ：ｐｈｏｓｐｈｏｒｕｓ）の濃度を高める方法を使用している。しかしながら、このような２つの方法とも素子の漏れ電流が増加し、素子のリフレッシュ（ｔＲＥＦ、ｒｅｆｒｅｓｈ）特性が劣化するという短所を持っている。
【０００４】
従来使用されていたコンタクト物質であるポリシリコンは、バッチタイプ（ｂａｔｃｈ−ｔｙｐｅ）炉で蒸着されるポリシリコン（５００〜６００℃、ＳｉＨ４／ＰＨ３ガス利用、燐濃度０．１〜３．０×１０２０ａｔｏｍｓ／ｃｍ３）であって、このポリシリコンを蒸着する時、大気圧下において炉に窒素ガスでパージ（ｐｕｒｇｅ）しながらロードされても、この時存在する酸素濃度（約数ｐｐｍ）によりポリシリコンとシリコン基板との間の界面に微細酸化膜が形成されていることが確認及び報告されている。これが素子のコンタクト抵抗を増加させる一つの原因となっており、ポリシリコン自体の抵抗も極めて高い水準である。今後、極めて低いコンタクト抵抗が要求されるサブ（ｓｕｂ）−１００ｎｍ以下の半導体素子のコンタクト工程では、このようなポリシリコンを用いるのは困難である。
【０００５】
そこで、上述のような問題を解消し、素子のコンタクト抵抗を低下するだけでなく、素子特性を向上させようと開発されているのがシングルタイプＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）装置で形成させるエピタキシャルシリコン層（ｅｐｉｔａｘｉａｌ−Ｓｉ）であり、その代表的なものがＳＥＧ（Ｓｅｌｅｃｔｉｖｅ  ｅｐｉｔａｘｙ  ｇｒｏｗｔｈ）による方法である。これはシリコン基板が露出された部分で選択的にエピタキシャルシリコン層に成長させることである。
【０００６】
図６は、上述したようなポリシリコン、またはエピタキシャルシリコン層でコンタクトプラグを形成した半導体素子の構造を概略的に示したものであって、図面符号１０１はシリコン基板、１０２はゲート、１０３はジャンクション、１０４は絶縁膜、１０５はドープされたポリシリコン、またはドープされたエピタキシャルシリコン層を各々示す。
【０００７】
しかし、ＳＥＧ工程により所望の厚さを有する良質のエピタキシャルシリコン層を得ることはできるが、この工程は、高温工程の８５０℃水素焼き（ｈｙｄｒｏｇｅｎ  ｂａｋｅ：Ｈ２焼き）及び８００℃エピタキシャルシリコン層成長工程が必要となるため、現在の半導体素子の製造工程に採用できないのが実情である。
【０００８】
このようなＳＥＧ工程の他に従来の半導体素子の製造工程にそのまま適用しながら水素焼きなしの低温蒸着が可能であり、かつ低濃度のドープ濃度でも充分に従来のポリシリコン問題を解消できるものに、固相エピタキシャル成長（ＳＰＥ：ｓｏｌｉｄ  ｐｈａｓｅ  ｅｐｉｔａｘｙ）がある。ＳＰＥのためには、ＳｉＨ４／ＰＨ３ガス使用を用い、５００〜６５０℃範囲の温度において燐（Ｐ）ドーピングにより、比較的低い１×１０１９〜１×１０２０ａｔｏｍｓ／ｃｍ３の濃度を有する非晶質シリコン層（ａｍｏｒｐｈｏｕｓ−Ｓｉ）を蒸着するが、この場合、初期蒸着状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）でも、下部には、既にエピタキシャルシリコン層が成長しており、その上部に非晶質シリコン層が蒸着される。続いて、比較的低温での熱処理工程（約５５０〜６５０℃、３０分〜１０時間、窒素雰囲気）を行うことにより、基板界面からエピタキシャルシリコン層がコンタクトの上部領域に再成長するようになり、これがＳＰＥ工程である。したがって、ここでＳＰＥといえば、このようにエピタキシャルシリコン層を再成長することを意味する。
【０００９】
上述した通り、従来のコンタクト物質であるポリシリコンの場合、コンタクト抵抗が低下するため、燐の低濃度を１×１０２０ａｔｏｍｓ／ｃｍ３以上に高めて使用しているが、これが素子のリフレッシュ特性を劣化させている。エピタキシャルシリコン層では、界面特性が向上するため、燐（Ｐ）を低濃度でドープしても、コンタクト抵抗を低く維持することができる。しかし、半導体素子がサブ−１００ｎｍ以下（例えば、８０ｎｍテクノロジ以下）にさらに高集積化されるにつれて、さらに低いコンタクト抵抗を維持する必要がある。また、エピタキシャルシリコン層に燐ドープ濃度が１×１０１９〜５×１０２０ａｔｏｍｓ／ｃｍ３範囲である時、約０．５〜１．５ｍΩ−ｃｍ水準の比抵抗値を表し、これ以下に低下させることは困難である。
【００１０】
したがって、エピタキシャルシリコン層も物質自体の比抵抗側面において限界があるので、サブ（ｓｕｂ）−１００ｎｍ、またはそれ以下の次世代半導体素子では、エピタキシャルシリコン層を適用時のコンタクト抵抗よりさらに低いコンタクト抵抗を必要とし、かつ素子の信頼性及び収率も充分に確保する必要がある。
【００１１】
上述したように、ポリシリコンを代替したエピタキシャルシリコン層を用いて、低温で低濃度燐をドープした場合も、半導体素子のコンタクト抵抗を非常に下げることができる。しかし、このようなエピタキシャルシリコン物質自体の限界のため、次世代半導体素子でのコンタクト抵抗を満足させることが困難である。特許文献１として本願と同一出願人によるコンタクト抵抗を改善した半導体素子及びその製造方法を一例に挙げる。
【００１２】
【特許文献１】特開２００４−２５３７９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
そこで、本発明は、上述した問題点を解決するためになされたものであって、その目的は、超高集積素子で電気的特性を満足できるコンタクト抵抗を有する半導体素子及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
このような目的を達成するため、本発明は、シリコン基板上にエピタキシャルシリコン層と金属層とが順に積層されたコンタクトプラグ構造の半導体素子及びその製造方法を提案する。
金属をコンタクトプラグとして用いる場合、金属自体の比抵抗がシリコンに比べて１０００倍程度低いため、抵抗側面で極めて有利である。また、コンタクトプラグからジャンクションへのドーパント拡散がないので、リフレッシュドーパンとの影響を排除することができる。
しかし、金属だけをプラグとして用いると、金属原子が直接シリコン基板のジャンクションに接続することによって、金属原子及びシリコン原子の相互拡散により、汚染及びディップレベル不純物（ｄｅｅｐ  ｌｅｖｅｌ  ｉｍｐｕｒｉｔｙ）問題が生じる。なお、小型化及び高集積化されつつある半導体におけるコンタクト孔は縦横比が大きくならざるを得ないため、このような微細で縦横比が大きいコンタクト孔内に金属は充分に埋め込まれることが困難になり、ボイドが発生するようになる。
そのため、本発明ではポリシリコンに比べて、低濃度ドーピングで良い比抵抗値を有するエピタキシャルシリコン層をシリコン基板上に先に形成し、その上部に例えば、Ｎｉ、Ｗなどのような金属を形成することである。そして、金属層とエピタキシャルシリコン層との間の界面特性を向上させるために、その界面に金属シリサイド層ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ及びバリアメタル層を介在させる。
【００１５】
また、本発明では、エピタキシャルシリコン層を形成する際に、エピタキシャルシリコン層と非晶質シリコン層とが積層された構造を有する、熱処理工程なしで蒸着だけなされた状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＳＰＥシリコンにおいて、上部の非晶質シリコン層をウェットまたは／及びドライエッチングにより除去した後、残っているエピタキシャルシリコンを使用する。
そこで、上述の問題を解決するため、本発明の低いコンタクト抵抗を有する半導体素子は、半導体基板の所定の部分が露出するように形成されたコンタクト孔を有する半導体基板構造と、前記コンタクト孔に形成され、コンタクト孔内部の一部を埋め込むエピタキシャルシリコン層と、該エピタキシャルシリコン層上に形成され、前記コンタクト孔内部の残りを埋め込む金属層とから構成されるコンタクトプラグとを有することを特徴とする。
【００１６】
また、本発明の低いコンタクト抵抗を有する半導体素子の製造方法は、半導体基板の所定の部分が露出するように半導体基板構造にコンタクト孔を形成するステップと、前記コンタクト孔内部の前記半導体基板上にエピタキシャルシリコン層及び金属層を順次積層してコンタクトプラグを形成するステップとを有することを特徴とする。
【発明の効果】
【００１７】
本発明に係る上述したコンタクト構造の半導体素子及びその製造方法によれば、次世代半導体素子のコンタクト抵抗減少と、素子の信頼性及び収率向上が得られる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を実施するための最良の形態を添付された図面を参照しながら説明する。
図１は、本実施の形態によるコンタクトプラグの構造を示すＤＲＡＭ素子の一部断面図である。
【００１９】
図１に示すように、シリコン基板２０１上にゲート２０２及びジャンクション２０３とからなる複数のトランジスタが形成される。ゲート２０２が絶縁膜２０４で覆われた状態で絶縁膜がオープンされたコンタクト孔内部のシリコン基板２０１のジャンクション２０３上には、コンタクトプラグ２２０が形成される。
【００２０】
コンタクトプラグ２２０は、シリコン基板上に直接形成され、コンタクト孔内部の一部を埋め込むエピタキシャルシリコン層２０５Ａ、エピタキシャルシリコン層２０５Ａ上に形成されコンタクト孔の側壁、及びエピタキシャルシリコン層２０５Ａ上に薄く形成された金属シリサイド層２０６Ａ、バリアメタル層２０７、そしてバリアメタル層２０７上で残留するコンタクト孔の内部を埋め込む金属層２０８から構成される。
金属シリサイド層２０６Ａを形成するエピタキシャルシリコン上の金属にはＴｉ、Ｃｏ、Ｎｉなどの使用が可能であり、バリアメタル層２０７にはＴｉＮとＷＮ（タングステンナイトライド）が使用可能であり、金属層２０８にはＷ（タングステン）などが使用可能である。
【００２１】
そして、特に、エピタキシャルシリコン層２０５Ａは、熱処理工程がない初期蒸着状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＳＰＥシリコンであって、１×１０１８〜１×１０２１ａｔｏｍｓ／ｃｍ３の燐（Ｐ）または砒素（Ａｓ）ドーピング濃度を有しながら、約１×１０−３ｍΩ−ｃｍ程度の比抵抗値を有し、ポリシリコンより相対的に低ドーピング濃度でもさらに低い抵抗値を有する。そして、金属シリサイド層２０６Ａ（ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ）、バリアメタル層２０７（ＴｉＮ、ＷＮ）及び金属層２０８（Ｗ）は、エピタキシャルシリコン層より低い比抵抗を有する。したがって、全体的な本発明のコンタクトプラグ構造の半導体素子は、従来のものより非常に低い抵抗特性を有する。
【００２２】
図２ないし図５は、本実施の形態によるコンタクトプラグ製造方法を説明するための工程断面図である。
図２に示すように、シリコン基板２０１上にゲート２０２とジャンクション２０３を形成してトランジスタを形成する。ゲート２０２の下部と上部及び側面を覆っている絶縁膜２０４は、トランジスタの形成過程及びそれ以後に形成されるものであって、図面では１つの絶縁膜として示しているが、ゲート絶縁膜、マスク絶縁膜、スペーサ絶縁膜など複数の層からなるものである。絶縁膜２０４のオープン領域がコンタクト孔１００となり、ここにコンタクトプラグが埋め込まれるようになる。
【００２３】
次いで、図３に示すように、ＣＶＤ装置でＳｉＨ４／ＰＨ３ガスを用いて、５００〜７００℃の温度でＳＰＥシリコン２０５を蒸着する。熱処理工程を伴わずに蒸着された状態のＳＰＥシリコン２０５は、シリコン基板２０１の界面上に形成されたエピタキシャルシリコン層２０５Ａが一部成長し、その上に非晶質シリコン層２０５Ｂが蒸着されて形成されたものであることがわかる。
この時、ＳＰＥシリコン２０５は１×１０１８〜１×１０２１ａｔｏｍｓ／ｃｍ３の濃度で、燐（Ｐ）または砒素（Ａｓ）がドープされている。
【００２４】
従来は、図３に示す状態で熱処理工程（５５０〜６５０℃、３０分〜１０時間）を経て、シリコン基板の界面上に既に成長されていたエピタキシャルシリコンから上部非晶質シリコン層に再成長を誘導することで、コンタクト孔がエピタキシャルシリコンで満たされるようになる。しかし、次の図４に示すように、本発明では熱処理工程を伴わずに蒸着のみなされた初期状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＳＰＥシリコン２０５から上部の非晶質シリコン層２０５Ｂをウェットまたは／及びドライエッチングにより除去した後、残っているエピタキシャルシリコン層２０５Ａ上に金属シリサイド層、バリアメタル層及び金属層を蒸着する。これについては図２〜図５を参照しながら、詳細に説明する。
【００２５】
図４は、上述したように、熱処理工程を伴わずに蒸着のみなされた初期状態のＳＰＥシリコン２０５から、上部の非晶質シリコン層２０５Ｂをウェットまたは／及びドライエッチングにより除去した後、第１金属層２０６、第２金属層２０７、第３金属層２０８を順に積層した状態である。この時、第１金属層は、Ｔｉ、Ｃｏ及びＮｉのうち、いずれかの物質から形成することができ、第２金属層は、ＴｉＮまたはＷＮから形成することができる。第３金属層はＷから形成する。また、第２金属層２０７はバリアメタル層から形成する
【００２６】
次いで、図５は、エッチバック、または化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ  ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）により、コンタクト孔の内部にだけ第１金属層２０６、第２金属層２０７、第３金属層２０８を形成した状態を示す。第１金属層は、後続熱処理工程により金属シリサイド層２０６Ａ（ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ２）となる。
【００２７】
本実施の形態において、ＳＰＥシリコン成長前に前処理工程としてコンタクト孔内に露出された基板（ジャンクションのシリコン基板）をウェットまたは／及びドライ洗浄して、シリコン基板からエピタキシャルシリコン層がよく成長できるようにすることが好ましい。ウェット洗浄はＨＦ洗浄であって、ドライ洗浄方法は水素または水素／窒素混合ガスが使われたプラズマ工程を使用することができる。ウェット洗浄及びドライプラズマ洗浄工程は、常温で４００℃の範囲で行う。
【００２８】
そして、エピタキシャルシリコン層２０５Ａ形成前にイン−シトゥ（Ｉｎ−Ｓｉｔｕ）水素系列ガスの熱処理工程を実施するか否かに関わらず、ＳＰＥシリコンを形成することができる。初期蒸着状態（ａｓ−ｄｅｐｏｓｉｔｅｄ）のＳＰＥシリコンを形成させた後、後続エピタキシャルシリコンの再成長のための熱処理（５５０〜６５０℃、３０分から１０時間の間、窒素雰囲気で実施）を行うこともできる。
また、非晶質シリコン層を除去した後、第１ないし第３金属層の蒸着前にエピタキシャルシリコン層の表面をウェットまたは／及びドライ洗浄で前処理できる。
【００２９】
ＳＰＥシリコンは、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＶＬＰＣＶＤ（Ｖｅｒｙ  Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ−ＣＶＤ）、ＵＨＶＣＶＤ（Ｕｌｔｒａｈｉｇｈ  Ｖａｃｕｕｍ  ＣＶＤ）、ＲＴＣＶＤ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  ＣＶＤ）、ＡＰＣＶＤ（Ａｔｍｏｓｐｈｅｒｅ  Ｐｒｅｓｓｕｒｅ  ＣＶＤ）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  ｅｐｉｔａｘｙ）などの装備で蒸着することができ、第１ないし第３金属層は、上述したＣＶＤ装置、またはＰＶＤ装置で形成することができる。なお、ＳＰＥシリコンは、蒸着時、燐（Ｐ）または砒素（Ａｓ）ドープからなる。
【００３０】
上述したように、コンタクトプラグに初期蒸着状態のＳＰＥシリコンと金属物質を満たす本実施の形態は、コンタクトプラグの比抵抗減少以外にも、工程側面で長所を持っている。熱処理工程なしに蒸着された状態でも、すでにシリコン基板上に形成されたエピタキシャルシリコンのみを使用し、上部の非晶質シリコン層は除去するので、本発明の製造方法では、ＳＰＥシリコン再成長のための後続熱処理工程（５５０〜６５０℃、１０〜３０分）を行わなくてもよいという点で、工程の単純化または熱的負担（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）の減少に寄与することができる。
なお、本発明は、上記の実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００３１】
【図１】本発明の好ましい実施の形態に係るコンタクトプラグの構造を示す半導体素子の一部断面図である。
【図２】本発明の好ましい実施の形態に係るコンタクトプラグの製造方法を説明するための工程断面図である。
【図３】本発明の好ましい実施の形態に係るコンタクトプラグの製造方法を説明するための工程断面図である。
【図４】本発明の好ましい実施の形態に係るコンタクトプラグの製造方法を説明するための工程断面図である。
【図５】本発明の好ましい実施の形態に係るコンタクトプラグの製造方法を説明するための工程断面図である。
【図６】ポリシリコンまたはエピタキシャルシリコンでコンタクトプラグを形成した半導体素子の構造を概略的に示した断面図である。
【符号の説明】
【００３２】
２０１    シリコン基板
２０２    ゲート
２０３    ジャンクション
２０４    絶縁膜
２０５    ＳＰＥ（固相エピタキシャル成長）シリコン
２０５Ａ    エピタキシャルシリコン層
２０５Ｂ    非晶質シリコン層
２０６    第１金属層
２０６Ａ    金属シリサイド層（ＴｉＳｉ２、ＣｏＳｉ２、ＮｉＳｉ）
２０７    バリアメタル層（ＴｉＮ、ＷＮ）、（第２金属層）
２０８    金属層（Ｗ）、（第３金属層）
２２０    コンタクトプラグ
１００    コンタクト孔
【図１】
2005354029.tif 000003
【図２】
2005354029.tif 000004
【図３】
2005354029.tif 000005
【図４】
2005354029.tif 000006
【図５】
2005354029.tif 000007
【図６】
2005354029.tif 000008