(57)【要約】      （修正有）【課題】小寸法であってもより大きな静電容量が得られる薄膜コンデンサと、その製造方法を提供する。【解決手段】積層方向に隣接する一方の同種電極導体薄膜１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）との間には、第一の誘電体薄膜１３（Ａ）と、他種電極導体薄膜１４と、第二の誘電体薄膜１３（Ｂ）とがこの順序で配列してなる。そして、一方の同種電極導体薄膜１７（Ａ）から第一貫通孔１３ｈ（Ａ）内に第一結合導体薄膜部１９ａが突出し、他方の同種電極導体薄膜１４（Ｂ）から第二貫通孔１３ｈ（Ｂ）内に第二結合導体薄膜部１９ｂが突出し、第二貫通孔１６内にてそれら第一結合導体薄膜部１９ａと第二結合導体薄膜部１９ｂとが互いに結合して一体の結合導体部１９が形成されている。【選択図】図４
2005033176.tif 000002
【特許請求の範囲】
【請求項１】
コンデンサを形成する複数の誘電体薄膜と複数の電極導体薄膜とが交互に積層された薄膜積層体を有し、該薄膜積層体の第一主表面に、直流的に互いに分離された第一種端子と第二種端子とが形成されるとともに、
前記電極導体薄膜は、前記第一種端子に導通する第一種電極導体薄膜と、前記第二種端子に導通する第二種電極導体薄膜とが、前記誘電体薄膜により隔てられた形で積層方向に交互に配列するとともに、該積層方向に隣接する一方の同種電極導体薄膜と他方の同種電極導体薄膜との間に第一の誘電体薄膜と、他種電極導体薄膜と、第二の誘電体薄膜とがこの順序で配列してなり、
前記第一の誘電体薄膜に形成された第一貫通孔と、前記他種電極導体薄膜に形成された第二貫通孔とが面内投影にて重なりを有し、該第二貫通孔と前記第二の誘電体薄膜に形成された第三貫通孔とが面内投影にて重なりを有し、
前記一方の同種電極導体薄膜と前記他方の同種電極導体薄膜とを結合する結合導体部が、前記第一貫通孔と前記第三貫通孔とをそれぞれ充填する形で、前記２つの同種電極導体薄膜の少なくともいずれかと共成膜される薄膜部として形成され、前記第二貫通孔内において、前記第一の誘電体薄膜及び前記第二の誘電体薄膜と一体化された誘電体孔内充填部により、該結合導体部の外周面と該第二貫通孔の内周面とが直流的に分離されてなることを特徴とするコンデンサ。
【請求項２】
前記貫通孔は、前記電極導体薄膜及び前記誘電体薄膜に対し、フォトリソグラフィーにより形成されたものである請求項１記載のコンデンサ。
【請求項３】
前記誘電体薄膜の厚さが１０ｎｍ以上１０００ｎｍ以下である請求項１又は請求項２に記載のコンデンサ。
【請求項４】
前記電極導体薄膜毎に、同じ主表面側にて該電極導体薄膜に導通する前記結合導体部が複数個形成され、かつそれら複数個の結合導体部のうち、異種であってかつ最も近接するもの同士の縁間間隔が２０μｍ以上３００μｍ以下である請求項３記載のコンデンサ。
【請求項５】
前記薄膜積層体の前記第一主表面に、前記第一種端子と前記第二種端子とが予め定められた間隔にて各々複数個配置され、それら第一種端子及び第二種端子が、前記第一主表面に最も近い前記第一種電極導体薄膜及び前記第二種電極導体薄膜に対し、直接又は補助結合導体部を介してそれぞれ積層方向に結合されてなり、
前記薄膜積層体の前記第一主表面には、それら複数の第一種端子と第二種端子とが混在した端子アレーが形成され、該端子アレー内にて最も隣接する異種端子同士の縁間間隔が２０μｍ以上３００μｍ以下である請求項４記載のコンデンサ。
【請求項６】
前記電極導体薄膜及び前記結合導体部が気相成膜法にて形成され、前記誘電体薄膜及び前記誘電体孔内充填部が気相成膜法又は化学溶液成膜法にて形成されてなる請求項１ないし請求項５のいずれか１項に記載のコンデンサ。
【請求項７】
前記誘電体薄膜及び前記誘電体孔内充填部が高誘電率セラミックにて構成されてなる請求項１ないし請求項６のいずれか１項に記載のコンデンサ。
【請求項８】
前記高誘電率セラミックはチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上からなる請求項７記載のコンデンサ。
【請求項９】
前記薄膜積層体の第二主表面が板状基体の第一主表面に結合され、該板状基体の第二主表面に、直流的に互いに分離された第一種基体側端子と第二種基体側端子とが形成され、それら第一種基体側端子と第二種基体側端子とが、前記板状基体を厚さ方向に貫通する基体側結合導体部を介して、前記薄膜積層体の第二主表面に最も近い前記第一種電極導体薄膜及び前記第二種電極導体薄膜にそれぞれ接続されてなる請求項１ないし請求項８のいずれか１項に記載のコンデンサ。
【請求項１０】
前記薄膜積層体の前記第一主表面に、複数の前記第一種端子と複数の前記第二種端子とが混在した薄膜積層体側端子アレーが形成され、
前記板状基体の第二主表面に、複数の前記第一種基体側端子と複数の前記第二種基体側端子とが混在した基体側端子アレーが形成され、
前記基体側端子アレーの端子配列間隔が前記薄膜積層体側端子アレーの端子配列間隔よりも広く設定されてなる請求項９記載のコンデンサ。
【請求項１１】
前記薄膜積層体上の前記薄膜積層体側端子アレーにおいて、前記第一種端子及び第二種端子が、前記第一主表面に最も近い前記第一種電極導体薄膜及び前記第二種電極導体薄膜に対し、直接又は補助結合導体部を介してそれぞれ積層方向に結合されてなり、
前記板状基体の第一主表面において、前記第一種基体側端子に導通する第一種基体側結合導体部と、前記第二種基体側端子に導通する第二種基体側結合導体部との各端部が、前記薄膜積層体側端子アレーの端子間隔よりも大間隔にて配列してなり、それぞれ、前記薄膜積層体の第二主表面に最も近い前記第一種電極薄膜導体及び前記第二電極薄膜導体に対し、直接又は補助結合導体部を介して積層方向に結合されてなる請求項１０記載のコンデンサ。
【請求項１２】
前記薄膜積層体において、前記電極導体薄膜の少なくとも一層が、前記薄膜積層体側端子アレー側から当該電極導体薄膜に前記結合導体部が第一配列間隔にて接続する一方、前記基体側端子アレー側から当該電極導体薄膜に前記第一配列間隔よりも広い第二配列間隔にて前記結合導体部が接続する間隔変換用薄膜とされている請求項１０又は請求項１１に記載のコンデンサ。
【請求項１３】
前記薄膜積層体は、前記第一種電極導体薄膜の少なくとも一層と、前記第二種電極導体薄膜の少なくとも一層とが、それぞれ前記間隔変換用薄膜とされている請求項１２記載のコンデンサ。
【請求項１４】
前記第一種電極導体薄膜及び前記第二種電極導体薄膜は、前記間隔変換用薄膜に対し前記薄膜積層体側端子アレー側にて最も近い同種の電極導体薄膜を変換前薄膜とし、同じく前記基体側端子アレー側にて最も近い同種の電極導体薄膜を変換後薄膜として定義したとき、前記変換前薄膜と前記間隔変換用薄膜との間、及び前記間隔変換用薄膜と前記変換後薄膜との間で、各前記結合導体部の結合位置が面内方向にてそれぞれ互いに一致してなり、かつ、前記変換前薄膜と前記間隔変換用薄膜との間、及び前記間隔変換用薄膜と前記変換後薄膜との間にそれぞれ位置する他種の電極導体薄膜には、前記結合導体部を通すための前記第二貫通孔が互いにずれた位置関係で形成されてなる請求項１３記載のコンデンサ。
【請求項１５】
前記薄膜積層体の第二主表面が板状基体の第一主表面に結合され、該板状基体の第二主表面に、直流的に互いに分離された第一種基体側端子と第二種基体側端子とが形成され、それら第一種基体側端子と第二種基体側端子とが、前記薄膜積層体の第二主表面に最も近い前記第一種電極導体薄膜及び前記第二種電極導体薄膜にそれぞれ接続されてなる請求項１ないし請求項８のいずれか１項に記載のコンデンサ。
【請求項１６】
前記第一貫通孔及び前記第三貫通孔が、前記第二貫通孔を前記積層方向に投影して定められる内側領域に収まって位置し、
前記第一の誘電体薄膜が前記第二貫通孔内に沈み込む形で成膜されることにより、前記積層方向における前記第一貫通孔の高さ位置が前記第二貫通孔と略一致する高さ位置、又は前記第二貫通孔よりも前記板状基体側に引き下がった高さ位置に調整されてなる請求項１ないし請求項１５のいずれか１項に記載のコンデンサ。
【請求項１７】
コンデンサを形成する複数の誘電体薄膜と複数の電極導体薄膜とが交互に積層された薄膜積層体を有し、該薄膜積層体の第一主表面に、直流的に互いに分離された第一種端子と第二種端子とが形成されるとともに、
前記電極導体薄膜は、前記第一種端子に導通する第一種電極導体薄膜と、前記第二種端子に導通する第二種電極導体薄膜とが、前記誘電体薄膜により隔てられた形で積層方向に交互に配列するとともに、該積層方向に隣接する一方の同種電極導体薄膜と他方の同種電極導体薄膜との間に第一の誘電体薄膜と、他種電極導体薄膜と、第二の誘電体薄膜とがこの順序で配列してなり、
前記他種電極導体薄膜に形成された貫通孔を前記積層方向に投影して定められる内側領域には、前記一方の同種電極導体薄膜と前記他方の同種電極導体薄膜とが結合されてなる結合導体部が位置し、
その結合導体部と前記他種電極導体薄膜との間には、前記第一の誘電体薄膜及び前記第二の誘電体薄膜とが一体化してなる誘電体孔内充填部が介在し、
その誘電体孔内充填部が、前記貫通孔の前記内側領域内において前記結合導体部を取り囲むことにより、該結合導体部の外周面と前記他種電極導体薄膜の前記貫通孔の内周面とが直流的に分離されてなることを特徴とするコンデンサ。
【請求項１８】
直流的に互いに分離された第一種基体側結合導体部と第二種基体側結合導体部とが第一主表面に露出した板状基体を作製する基体作製工程と、コンデンサを形成する複数の誘電体薄膜と複数の電極導体薄膜とが交互に積層された薄膜積層体を前記板状基体上に形成する薄膜積層体形成工程とを備え、その薄膜積層体形成工程は、  
ａ．前記第一種基体側結合導体部と導通し、前記第二種基体側結合導体部とは直流的に分離した第一種電極導体薄膜を、前記板状基体の前記第一主表面上に形成する工程と、
ｂ．前記第一種電極導体薄膜を被覆する第一の誘電体薄膜を形成する工程と、
ｃ．前記第一の誘電体薄膜に切れ目を形成し、その切れ目にて前記第二種基体側結合導体部に導通するとともに、前記第一種基体側結合導体部とは直流的に分離した第二種電極導体薄膜を形成することと、前記第一の誘電体薄膜を露出させるための貫通孔を前記第二種電極導体薄膜に設けることとを行なう工程と、
ｄ．前記第二種電極導体薄膜に設けた前記貫通孔を積層方向に投影して定められる内側領域にて前記第一の誘電体薄膜と一体化するとともに、前記第二種電極導体薄膜及び該第二種電極導体薄膜に設けた前記貫通孔の内周面を被覆する第二の誘電体薄膜を形成する工程と、
ｅ．前記第二の誘電体薄膜に切れ目を形成し、その切れ目にて前記第一種電極導体薄膜に導通するとともに前記第二種電極導体薄膜とは直流的に分離した電極導体薄膜を形成する工程と、
を含むことを特徴とするコンデンサの製造方法。
【請求項１９】
前記工程ａ．は、前記第二種基体側結合導体部を露出させるための第一貫通孔を有する前記第一種電極導体薄膜を形成する工程であり、
前記工程ｂ．は、前記第一種電極導体薄膜の表面及び該第一種電極導体薄膜に設けた第一貫通孔の内周面が被覆されるように前記第一の誘電体薄膜を形成する工程とされる請求項１８記載のコンデンサの製造方法。
【請求項２０】
前記工程ｄ．は、
前記第二種電極導体薄膜の表面及び該第二種電極導体薄膜に設けた前記貫通孔の内周面が被覆されるように前記第二の誘電体薄膜を形成する工程と、
前記第二種電極導体薄膜に設けた前記貫通孔の前記内側領域にて一体化した前記第一の誘電体薄膜及び前記第二の誘電体薄膜からなる誘電体孔内充填部の一部を、該誘電体孔内充填部によって前記第二種電極導体薄膜の前記貫通孔の内周面が被覆された状態を維持しつつくり貫いて、前記第一種電極導体薄膜に通ずる誘電体薄膜側貫通孔を設ける工程とを含み、
前記工程ｅ．は、
前記誘電体薄膜側貫通孔内に露出した前記第一種電極導体薄膜に直接接するように、前記第二種電極導体薄膜とは直流的に分離した前記電極導体薄膜を形成する工程とされる請求項１８又は請求項１９記載のコンデンサの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はコンデンサ及びコンデンサの製造方法に関する。
【背景技術】
【０００２】
ＣＰＵやその他のＬＳＩなどの高速動作する集積回路デバイスにおいては、集積回路内の複数の回路ブロックに対し、共通の電源から分岐する形で電源線が割り振られているが、回路ブロック内の多数の素子が同時に高速でスイッチングすると、電源から一度に大きな電流が引き出され、電源電圧の変動が一種のノイズとなり、電源線を介して各回路ブロックに伝播してしまう問題がある。そこで、各回路ブロック毎に電源インピーダンスを下げるためのデカップリングコンデンサを設けることが、電源電圧変動によるブロック間ノイズ伝播を抑制する上で有効である。また、サージノイズなどの外来性ノイズを交流フィルタリング的に除去するバイパスコンデンサ（「パスコン」と通称される）が、同様の接続形態で設けられる場合もある。
【０００３】
ところで、ＣＰＵなどの大規模な集積回路の場合、作りこまれる回路ブロックの数も多く、電源端子やグランド端子の数も増加する傾向にあり、端子間距離もどんどん縮小しつつある。デカップリングコンデンサは各回路ブロックに向かう電源線毎に接続する必要があり、多数の端子が密集した集積回路にコンデンサを個別接続するのが実装技術的に困難であるばかりでなく、小型化等の流れにも逆行する。
【０００４】
そこで、特許文献１及び非特許文献１には、強誘電体薄膜と金属薄膜とを積層し、密集した集積回路側端子に個別に接続される多数のコンデンサ端子を、フォトリソグラフィー技術を用いて作りこんだ薄膜デカップリングコンデンサが開示されている。高速スイッチング時の電源電圧変動によるノイズ問題が特に表面化しやすい高周波領域（特に１００ＭＨｚ以上）においては、電源インピーダンスに占める誘導性リアクタンス項の比重が大きくなるため、デカップリングコンデンサに導通する電源端子とグランド端子との距離をなるべく接近させることが、電源インピーダンス低減に効果的である。また、端子部分のインダクタンスが増加すると、デカップリングコンデンサの容量成分と結合して共振点が生じ、十分なインピーダンス低減効果が得られる帯域幅が縮小する問題もある。従って、上記のようにフォトリソグラフィー技術を利用して端子間距離の小さい薄膜コンデンサを作製することは、単に素子の小型化だけでなく、本来の目的である電源インピーダンス低減とその広帯域化にも寄与する利点がある。
【特許文献１】特開２００３−１４２６２４号公報
【非特許文献１】栗原  和明「低インダクタンス薄膜デカップリングキャパシタの開発」  エレクトロニクス実装技術  第１９巻（２００３年）第１号、５０頁
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、近年は集積回路を利用した機器の小型化が著しく、デカップリングコンデンサもより小型のものが求められている。しかし、コンデンサの素子寸法が小さくなった場合、限られた寸法内にて望みの静電容量を実現することが困難になる。特に、比較的低い帯域でのインピーダンス低減効果を高めるには、より大容量のデカップリングコンデンサが必要になるが、前述の特許文献１及び非特許文献１に開示された薄膜デカップリングコンデンサは、コンデンサ電極は２層配置されているに過ぎず、大容量化を図る場合の、あるいは素子寸法の縮小を容量面で補償する場合の、具体的な方法については何も考慮されていない。
【０００６】
本発明の課題は、小寸法であってもより大きな静電容量が得られる薄膜コンデンサと、その製造方法を提供することにある。
【課題を解決するための手段及び発明の効果】
【０００７】
上記の課題を解決するために、本発明のコンデンサは、
コンデンサを形成する複数の誘電体薄膜と複数の電極導体薄膜とが交互に積層された薄膜積層体を有し、該薄膜積層体の第一主表面に、直流的に互いに分離された第一種端子と第二種端子とが形成されるとともに、
電極導体薄膜は、第一種端子に導通する第一種電極導体薄膜と、第二種端子に導通する第二種電極導体薄膜とが、誘電体薄膜により隔てられた形で積層方向に交互に配列するとともに、該積層方向に隣接する一方の同種電極導体薄膜と他方の同種電極導体薄膜との間に第一の誘電体薄膜と、他種電極導体薄膜と、第二の誘電体薄膜とがこの順序で配列してなり、
第一の誘電体薄膜に形成された第一貫通孔と、他種電極導体薄膜に形成された第二貫通孔とが面内投影にて重なりを有し、該第二貫通孔と第二の誘電体薄膜に形成された第三貫通孔とが面内投影にて重なりを有し、
一方の同種電極導体薄膜と他方の同種電極導体薄膜とを結合する結合導体部が、第一貫通孔と第三貫通孔とをそれぞれ充填する形で、２つの同種電極導体薄膜の少なくともいずれかと共成膜される薄膜部として形成され、第二貫通孔内において、第一の誘電体薄膜及び第二の誘電体薄膜と一体化された誘電体孔内充填部により、該結合導体部の外周面と該第二貫通孔の内周面とが直流的に分離されてなることを特徴とする。なお、本発明において「薄膜」とは、厚さが１．５μｍ以下の膜のことをいう。
【０００８】
この構造によると、コンデンサの異極性の電極導体薄膜を第一種電極導体薄膜と第二種電極導体薄膜として、複数の誘電体薄膜を介して交互に積層し、さらに、第一種電極導体薄膜と第二種電極導体薄膜とを、誘電体薄膜に形成された（第一及び第三）貫通孔をそれぞれ充填する結合導体部により結合する。結合導体部は、２つの同種電極導体薄膜の少なくともいずれかと共成膜される薄膜部である。そして、結合導体部には、極性の異なる異種の電極導体薄膜と交差する位置に第二貫通孔を設け、前記の結合導体薄膜部を該第二貫通孔の内側に配置するとともに、第二貫通孔内において誘電体孔内充填部により、結合導体部の外周面と該第二貫通孔の内周面とを直流的に分離する。これにより、２種の電極導体薄膜は、同種別のもの（つまり、コンデンサ使用時に互いに同極性となるもの）同士が複数層、結合導体薄膜部により直流的に連結され、他方、異種別（つまり、異極性）の複数層同士は、誘電体薄膜と誘電体孔内充填部とを介して直流的に完全に分離される。これにより、各極性の電極導体薄膜は多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。
【０００９】
また、電極導体薄膜及び誘電体薄膜に形成される（第一〜第三の）貫通孔は、フォトリソグラフィー技術により、各薄膜に簡単に形成でき、さらに、誘電体孔内充填部は誘電体薄膜の成膜・堆積時に、原料を第二貫通孔内にも堆積させることにより、また、結合導体薄膜部は、電極導体薄膜の成膜・堆積時に、原料を第一ないし第三貫通孔内にも堆積させることにより、いずれも極めて簡単に形成できる。すなわち、積層方向に電極導体薄膜及び誘電体薄膜とが多層に積層され、かつ異極性の電極導体薄膜同士が直流的に互いに分離された複雑な結合構造を有しているにもかかわらず、フォトリソグラフィー技術によるパターニングと、一般的な成膜技術とを単純に繰り返すだけで容易に製造できる。
【００１０】
誘電体薄膜の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下であることが望ましい。誘電体薄膜の厚さが１０ｎｍ未満になると、該誘電体薄膜が隔てている電極導体薄膜間の直流的な分離状態が悪化し、リーク電流の発生が顕著となる。また、誘電体薄膜の厚さが１０００ｎｍを超えると、薄膜コンデンサ特有の小型化あるいは大容量化のメリットが顕著でなくなる。誘電体薄膜の厚さは、より望ましくは３０ｎｍ以上５００ｎｍ以下であるのがよい。他方、電極導体薄膜は、例えば金属薄膜を用いる場合、その厚さを１０ｎｍ以上５００ｎｍ以下とすることが望ましい。電極導体薄膜をなす金属薄膜の厚さが１０ｎｍ未満になると、薄膜のシート抵抗が増大するため、等価回路的には、形成されるコンデンサに対し直列的に付加される直流抵抗成分が大きくなる。これは、デカップリングコンデンサやパスコン等に使用した場合に、インピーダンス低減効果を損ねる原因となり、またＲＣ直列共振回路形成による帯域幅の狭小化につながる場合もある。また、５００ｎｍ以上の電極導体薄膜を用いることは、コストアップの要因ともなる。電極導体薄膜の厚さは、より望ましくは５０ｎｍ以上３００ｎｍ以下であるのがよい。
【００１１】
結合導体部にて結合される同種の電極導体薄膜は、インダクタンス低減及び直流抵抗増大防止のために、電極導体薄膜毎に、同じ主表面側にて該電極導体薄膜に導通する結合導体部を複数個形成することが望ましい。この場合、それら複数個の結合導体部のうち、異種であって最も近接するもの同士の縁間間隔は、２０μｍ以上３００μｍ以下であることが望ましい。該縁間間隔が２０μｍ未満になると、直流的に分離すべき異種の結合導体部間での短絡が生じやすくなる。また、結合導体部間への誘電体層の充填が困難となり、空隙等の欠陥を生じやすくなる場合もある。また、縁間間隔が３００μｍを超えると、コンデンサの直流抵抗増大を招きやすくなる。他方、異種の結合導体部間の間隔を３００μｍ以下に接近させれば、異種の結合導体部を流れる逆相交流波形同士の相互誘導的なキャンセル効果により、結合導体部の見かけのインダクタンスを低減でき、ひいてはコンデンサの更なる低インピーダンス化を図ることができる。なお、本発明においてフォトリソグラフィー技術が採用できるということは、多数の電源端子あるいはグランド端子を有した集積回路用のデカップリングコンデンサとして用いる場合、上記のようなμｍオーダーにて結合導体部が微細に密集している場合でも、簡単かつ高精度に形成できる利点がある。
【００１２】
この場合、コンデンサの本体をなす薄膜積層体の第一主表面に、第一種端子と第二種端子とを予め定められた間隔にて各々複数個配置し、それら第一種端子及び第二種端子を、第一主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜に対し、それぞれ直接又は補助結合導体部を介して積層方向に結合することができる。これにより、コンデンサ端子部の電極導体薄膜からの距離が大幅に縮小され、端子部のインダクタンスを小さくできるので、より低インピーダンス化を図ることができる。そして、薄膜積層体の第一主表面に、それら複数の第一種端子と第二種端子とが混在した端子アレーが形成される場合は、該端子アレー内にて最も隣接する異種端子同士の縁間間隔を２０μｍ以上３００μｍ以下とすることが望ましい。デカップリングコンデンサに使用する場合、上記の異種端子は一方が電源端子、他方がグランド端子として機能することになるが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士の相互誘導的なキャンセル効果により、端子部の見かけのインダクタンスを低減でき、ひいてはコンデンサの更なる低インピーダンス化を図ることができる。
【００１３】
次に、結合導体部は、電極導体薄膜毎に複数個（例えば、これに導通する第一種端子又は第二種端子と同数）のものを、電極導体薄膜の面内に分散形成することができる。このようにすると、結合導体部を含めたコンデンサ全体の直流抵抗成分及び寄生インダクタンスを大幅に低減でき、ひいてはより低インピーダンスの薄膜コンデンサを得ることができる。
【００１４】
電極導体薄膜及び結合導体部は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成することが効率的である。他方、誘電体薄膜及び誘電体孔内充填部は、酸化物あるいは窒化物などの無機誘電体の場合、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Chemical Vapor Deposition：ＣＶＤ）などの気相成膜法を用いることが効率的である。また、酸化物系の誘電体薄膜の場合、いわゆるゾルゲル成膜法などの化学溶液成膜法（Chemical Solution Deposition：ＣＳＤ）にて形成することもできる。化学溶液成膜法は、誘電体薄膜を構成する化合物の原料となる溶液の塗付層を乾燥ないし焼成により誘電体薄膜を得る方法で、誘電体薄膜を気相成膜法よりも一層簡便に形成できる利点がある。例えば、ゾルゲル成膜法は、有機金属溶液のゾル状組成物を板状基体上に塗付して乾燥後、焼成して誘電体薄膜（例えば酸化物薄膜）を得る。
【００１５】
特に静電容量の高いコンデンサを得たい場合、あるいは同容量のコンデンサをより小型化したい場合には、誘電率のより大きい誘電体を使用することが有利であり、この目的のためには、誘電体薄膜及び誘電体孔内充填部を高誘電率セラミック（比誘電率が５０以上のセラミックと定義する：例えば強誘電性セラミック）にて構成することが望ましい。高誘電率セラミックからなる誘電体薄膜としては、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成されたものが特に高誘電率であり、また、製造も比較的容易であるため本発明に好適に採用できる。なお、高誘電率セラミックからなる誘電体薄膜は、結晶性が損なわれると誘電率の大幅な低下を招くので、該誘電体薄膜は結晶質薄膜として構成することが望ましい。スパッタ法などの気相成膜法を採用する場合は、板状基体を加熱しながら成膜すれば結晶化を促進することができ、ゾルゲル法などの化学溶液成膜法を採用する場合は、乾燥後の焼成処理にて膜の結晶化を進行させることができる。
【００１６】
次に、本発明のコンデンサは、薄膜積層体の第二主表面が板状基体の第一主表面に結合され、該板状基体の第二主表面に、直流的に互いに分離された第一種基体側端子と第二種基体側端子とが形成され、それら第一種基体側端子と第二種基体側端子とが、薄膜積層体の第二主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜にそれぞれ結合された構造とすることができる。薄膜積層体の第一主表面に形成された第一種端子及び第二種端子には、シリコン集積回路チップ等で構成された半導体素子側の電源端子及びグランド端子をそれぞれ半田接続でき、また、板状基体の第二主表面側の第一種基体側端子及び第二種基体側端子には、高分子材料を主体とする主基板側の電源端子及びグランド端子をそれぞれ接続できる。従って、該構造のコンデンサは、半導体素子と主基板との中間に位置して両者の接続の仲立ちをする中間基板として機能させることができる。
【００１７】
また、デカップリングコンデンサ（あるいはパスコン）として機能するコンデンサを、中間基板の形で半導体素子に直結することで、デカップリングコンデンサを半導体素子により近づけることができ、電源端子とデカップリングコンデンサとの配線長を短縮できる。その結果、コンデンサ端子部のインダクタンスを低減することができ、デカップリングコンデンサの低インピーダンス化に寄与する。また、中間基板内にデカップリングコンデンサが組み込まれるので、デカップリングコンデンサを別素子として主基板の裏面側に配置する必要がなくなり、部品点数の削減あるいは装置の小型化とを図ることができる。
【００１８】
なお、前述の特許文献１においては、薄膜コンデンサをシリコン基板上に形成し、さらに半導体素子を薄膜コンデンサに実装した後、そのシリコン基板を剥離して、薄膜コンデンサを単独で中間基板化した構成となっている。この構成は、シリコン基板剥離に工数を要し、また、基板剥離された薄膜コンデンサは剛性がそれほど高くない欠点がある。このため、接続先となる主基板が、マザーボードや、２段目の中間基板をなすオーガニックパッケージ基板など、高分子材料を主体とするものであった場合、半田リフローなどの熱履歴が加わると、半導体素子と主基板との線膨張係数係数差を吸収しきれず、半田剥がれや薄膜コンデンサ自体が剛性不足のため損傷する、といった不具合につながる惧れがある。しかしながら、上記のように、薄膜コンデンサをなす薄膜積層体の成膜ベースとなる板状基体に、基体側端子と基体側結合導体部とを作り込み、該板状基体を中間基板の構成要素として取り込んでしまえば、基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上し、上記のような不具合の発生を効果的に防止することができる。
【００１９】
剛性向上の観点においては、上記板状基体は、剛性の低い薄膜積層体よりも厚く形成しておくのがよい。板状基体の材質は高分子材料などであってもよい。しかし、より望ましくは、半導体素子（例えばシリコン）と中間基板間、及び中間基板と高分子材料を主体とする主基板間との各膨張係数差を縮小し、ひいては半田リフロー時等において中間基板の両面に形成された各端子に加わる熱的な剪断応力のレベルを低減できるように、基板材質を選定することが、端子における半田剥がれ等を防止する観点において望ましい。室温から半田リフローに使用される３００℃付近までのシリコンの線膨張係数は２〜３ｐｐｍ／℃と低く、逆に、主基板（マザーボードあるいはオーガニックパッケージ基板）を構成するエポキシ樹脂等の高分子材料は１７〜２０ｐｐｍ／℃と高い。薄膜積層体を構成する誘電体層が高誘電率セラミックの線膨張係数は、例えば前述のペロブスカイト型酸化物の場合は、１２〜１３ｐｐｍ／℃と比較的高いので、これよりも線膨張係数の低いセラミック材料にて板状基体を構成することが、上記の各線膨張係数差の縮小、ひいては端子に働く剪断応力の軽減により効果的である。このようなセラミック材料としては、アルミナ（７〜８ｐｐｍ／℃）や、ホウケイ酸系ガラスあるいはホウケイ酸鉛系ガラスにアルミナ等の無機セラミックフィラーを４０〜６０重量部添加したガラスセラミックなどを使用できる。また、その他のセラミック材料としては、窒化アルミニウム、窒化珪素、ムライト、二酸化珪素、酸化マグネシウムなども使用可能である。他方、セラミック以外の材料としては、半導体素子との線膨張係数が類似している観点から、シリコンを使用することも可能である（ただし、薄膜積層体に組み込まれたコンデンサや、これに導通する導体部との絶縁を考慮する必要がある）。
【００２０】
上記の線膨張係数差によって、半導体素子と中間基板間、及び中間基板と主基板間にて、端子間の面内方向の相対変位が生じようとするが、これが端子間の半田結合によって拘束されるため、端子間の半田接続部には剪断応力が付加される。この場合、中間基板の要部をなす板状基体を、誘電体薄膜をなす高誘電率セラミックよりもヤング率の高いセラミック材料にて構成しておくことが望ましい。これにより板状基体の剛性が高められ、線膨張率差が多少存在していても、板状基体側の弾性変形量は少なく留まるから、結果的に半田接続部に作用する剪断変形的な変位も小さくなり、接続部の剥離や断線などの不具合を生じにくくなる。
【００２１】
また、板状基体は、焼成セラミック誘電体層と、該焼成セラミック誘電体層と同時焼成された電極導体層とを交互に積層した積層セラミックコンデンサ基体として構成することもできる。これにより、薄膜積層体に作りこまれた薄膜コンデンサと、板状基体側に作りこまれた焼成型の積層セラミックコンデンサとにより、コンデンサ全体の静電容量をより増加させることができる。また、比較的大容量の薄膜コンデンサと、それよりも容量的には小さい積層セラミックコンデンサとの並列的な組合せを一素子で実現でき、インピーダンス低減効果をより広い周波数帯域にて確保できる場合もある。なお、積層セラミックコンデンサに使用する誘電体層を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能であるが、大容量化という観点では、積層セラミックコンデンサに使用する誘電体層も、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。
【００２２】
次に、本発明のコンデンサは、薄膜積層体の第一主表面に、複数の第一種端子と複数の第二種端子とが混在した薄膜積層体側端子アレーが形成され、
板状基体の第二主表面に、複数の第一種基体側端子と複数の第二種基体側端子とが混在した基体側端子アレーが形成され、
基体側端子アレーの端子配列間隔が薄膜積層体側端子アレーの端子配列間隔よりも広く設定されたものとして構成することができる。
【００２３】
コンデンサの接続対象となる集積回路素子の端子間隔は、前述の通り、近年ますます狭くなる傾向にある。他方、主基板側の端子間隔は、製造コスト上の観点からむやみに狭くできない場合があり、この場合、集積回路素子の端子間隔と主基板側の端子間隔とが一致しないケースが生ずる。しかし、上記のように、中間基板をなすコンデンサにおいて、薄膜積層体の第一主表面に形成する薄膜積層体側端子アレーよりも、板状基体の第二主表面に形成される基体側端子アレーの端子配列間隔を広く設定しておけば、中間基板をなすコンデンサの表裏において、上記のような端子間隔の不一致が生じていても、両者を問題なく接続できる。
【００２４】
この場合、薄膜積層体上の薄膜積層体側端子アレーにおいて、第一種端子及び第二種端子を、第一主表面に最も近い第一種電極導体薄膜に対し、直接又は補助結合導体部を介してそれぞれ積層方向に結合（つまり直結）しておくことが、薄膜コンデンサの端子部のインダクタンス低減に有利であることは既に説明した。他方、板状基体の第一主表面においては、第一種基体側端子に導通する第一種基体側結合導体部と、第二種基体側端子に導通する第二種基体側結合導体部との各端部が、薄膜積層体側端子アレーの端子間隔よりも大間隔にて配列し、それぞれ、薄膜積層体の第二主表面に最も近い第一種電極薄膜導体及び第二電極薄膜導体に対し、直接又は補助結合導体部を介して積層方向に結合することができる。この場合、薄膜積層体側端子アレー側の狭い端子間隔を、広い基体側端子アレーの端子配列に合わせるために、コンデンサ内部のどこかで、端子間隔の変換を行なわなければならない。
【００２５】
例えば、薄膜積層体の第二主表面において第一種基体側結合導体部及び第二種基体側結合導体部を、薄膜積層体側端子アレーよりも大間隔にて配列した、第一端子結合導体部及び第二端子結合導体部にそれぞれ導通させた構造とすることができる。この構造は、換言すれば、端子間隔の変換が薄膜積層体の内部にて行われ、薄膜積層体との境界をなす板状基体の第一主表面では、大間隔の基体側結合導体部に既に合わせ込まれていることを意味する。これにより、板状基体側では、基体側結合導体部をそれほど微細にする必要がなくなり、焼成による製造が容易である。他方、薄膜積層体側では、薄膜積層体側端子アレーの微細な端子配列はもとより、端子間隔の変換部も、フォトリソグラフィー技術の適用により比較的簡単に製造することができる。
【００２６】
この場合、薄膜積層体においては、電極導体薄膜の少なくとも一層を、薄膜積層体側端子アレー側から当該電極導体薄膜に結合導体部（薄膜積層体の結合導体部である）が第一配列間隔にて接続する一方、基体側端子アレー側から当該電極導体薄膜に第一配列間隔よりも広い第二配列間隔にて結合導体部（薄膜積層体の結合導体部又は基体側結合導体部のいずれかである）が接続する間隔変換用薄膜とすることができる。本明細書において第一配列間隔及び第二配列間隔は、いずれも結合導体部の平均的な間隔を意味するものとして定義する。該間隔変換用薄膜の上下に接続する結合導体部の、対応するもの同士の位置を互いに異ならせることで、端子間隔の変換を極めて簡単に行なうことができる。
【００２７】
また、次のような利点もある。すなわち、特許文献１においては、その図２に示されているように、コンデンサ電極とは別に、端子間隔変換のための引き回し配線部（符号３２：第三の導電体層）を最上層位置にわざわざ設けており、層数増加により製造工程が長くなるばかりでなく、半導体素子の端子部に直結する位置に長い引き回し配線部が形成されるために、端子部のインダクタンスが大きく増加し、低インピーダンス化及び広帯域化を図ることが困難である。しかし、コンデンサを構成する電極導体薄膜を間隔変換用薄膜として利用すれば、上記のような長い引き回し配線部の形成が不要となるか、あってもその長さを最小限に留めることができ、端子部のインダクタンスを大幅に低減することができる。
【００２８】
この場合、薄膜積層体において、第一種電極導体薄膜の少なくとも一層と、第二種電極導体薄膜の少なくとも一層とを、それぞれ間隔変換用薄膜とすることができる。これにより、第一種端子と第二種端子の直流的な分離状態を維持しつつ、それぞれ独立に端子間隔の変換を容易に行なうことができる。つまり、第一種電極導体薄膜を第一種端子に導通する結合導体部の間隔拡張に使用し、第二種電極導体薄膜を第二種端子に導通する結合導体部の間隔拡張に使用することで、各種別の端子の間隔を、積層方向において互いに異なる位置で拡張変換することができる。
【００２９】
異なる種別の端子の間隔を、積層方向の同じ位置で行なおうとすると、第一極性（第一種及び第二種の一方）の電極導体薄膜中に貫通孔を穿ち、その貫通孔内に第二極性（第一種及び第二種の他方）の導体薄膜を、誘電体にて隔てられた形で、端子間隔拡張のため比較的大面積で配置しなければならない。この第二極性の導体薄膜は、誘電体薄膜を隔てて隣接する導体薄膜と同極性になるため、静電容量形成にはほとんど寄与しない。他方、第一極性の電極導体薄膜は、誘電体薄膜を隔てて隣接する導体薄膜と異極性になるため、静電容量形成の主体となるが、第二極性の導体薄膜を配置するために貫通孔を大きく形成しなければならないので、電極実効面積が減少し、静電容量の低下につながる。
【００３０】
しかし、各種別の端子の間隔を、積層方向において互いに異なる位置で拡張変換すれば、積層方向の同一位置において、第一極性の導体薄膜に上記のような第二極性の導体薄膜を混在させる必要がなくなるので、静電容量の低下を防止することができる。より具体的には、第一種電極導体薄膜及び第二種電極導体薄膜は、間隔変換用薄膜に対して薄膜積層体側端子アレー側に最も近い同種の電極導体薄膜を変換前薄膜として定義し、同じく基体側端子アレー側に最も近い同種の電極導体薄膜を変換後薄膜として定義したとき、変換前薄膜と間隔変換用薄膜との間、及び間隔変換用薄膜と変換後薄膜との間で、各結合導体部の結合位置が面内方向にてそれぞれ互いに一致してなり、かつ、変換前薄膜と間隔変換用薄膜との間、及び間隔変換用薄膜と変換後薄膜との間にそれぞれ位置する２つの他種の電極導体薄膜に、結合導体部を通すための第二貫通孔を互いにずれた位置関係で形成した構成とすることができる。これにより、端子間隔変換を行なうにもかかわらず、第一種電極導体薄膜及び第二種電極導体薄膜に形成する貫通孔は、結合導体部を通す必要最小限の面積で済み、貫通孔形成による静電容量低下の影響を可及的に排除することができる。
【００３１】
上記のように端子間隔の拡張変換を行なう場合、薄膜積層体側端子アレーと基体側端子アレーとの面積差を利用して、薄膜積層体の第二主表面側に配列する、第一種電極導体薄膜と第二種電極導体薄膜との組の一部のものを、第一主表面側に配列する第一種電極導体薄膜と第二種電極導体薄膜との組よりも大面積とすることができる。これにより、コンデンサの静電容量を一層高めることができる。
【００３２】
また、薄膜積層体の第一主表面には、第一種端子及び第二種端子の他に信号用端子を形成することができる。この場合、該信号用端子は、板状基体の第二主表面に形成された信号用基体側端子に対し、薄膜積層体内にて電極導体薄膜に導通しない形で、薄膜積層体内の信号用結合導体部及び板状基体内の信号用基体側結合導体部を介して接続することができる。これによると、信号ラインも薄膜積層体内に同時に作りこむことができ、かつ、コンデンサ部分を回避した形で信号ラインを形成できるので信号品質への影響も少ない。この場合、薄膜積層体内において信号用結合導体部を覆う誘電体層は、電極導体薄膜を覆う誘電体層よりも低誘電率の材料にて形成することが、複数の信号ライン間でのキャパシタンス的な結合を防止でき、ひいては信号ラインのインピーダンス不整合等を生じにくくなるので望ましい。
【００３３】
次に、本発明のコンデンサは、薄膜積層体の第二主表面が板状基体の第一主表面に結合され、該板状基体の第二主表面に、直流的に互いに分離された第一種基体側端子と第二種基体側端子とが形成され、それら第一種基体側端子と第二種基体側端子とが、前記薄膜積層体の第二主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜にそれぞれ結合された構造とすることができる。薄膜積層体の第一主表面に形成された第一種端子及び第二種端子には、シリコン集積回路チップ等で構成された半導体素子側の電源端子及びグランド端子をそれぞれ半田接続でき、また、板状基体の第二主表面側の第一種基体側端子及び第二種基体側端子には、高分子材料を主体とする主基板側の電源端子及びグランド端子をそれぞれ接続できる。ここでは、板状基体を配線基板（パッケージ基板）として、主基板はマザーボードとすることが可能である。
【００３４】
ここで配線基板とは、絶縁層と導体層（配線層）とを備えており、特には多層配線基板であることがよい。これらの導体層の層間接続を図るために、基板内部に結合導体部（基体側結合導体部）が形成されている。前記導体層は基板表面に形成されていてもよく、基板内部に形成されていてもよい。導体層が、引き回し配線として機能し、端子間隔の変換を行うことが可能である。例えば、前記薄膜積層体の第二主表面に最も近い第一種電極導体薄膜及び第二種電極導体薄膜にそれぞれ結合された上の基体側結合導体部と、第一種基体側端子及び第二種基体側端子にそれぞれ結合された下の基体側結合導体部とが、基体内部の導体層（引き回し配線部）を介してピッチ変換され、結合された構造とすることができる。この場合、薄膜積層体の第二主表面における第一端子結合導体部及び第二端子結合導体部の配列間隔が、板状基体（配線基板）の第二主表面における第一種基体側結合導体部及び第二種基体側結合導体部の配列間隔よりも小とすることが可能である。
【００３５】
他の局面において、課題を解決するために本発明のコンデンサは、
コンデンサを形成する複数の誘電体薄膜と複数の電極導体薄膜とが交互に積層された薄膜積層体を有し、該薄膜積層体の第一主表面に、直流的に互いに分離された第一種端子と第二種端子とが形成されるとともに、
電極導体薄膜は、第一種端子に導通する第一種電極導体薄膜と、第二種端子に導通する第二種電極導体薄膜とが、誘電体薄膜により隔てられた形で積層方向に交互に配列するとともに、該積層方向に隣接する一方の同種電極導体薄膜と他方の同種電極導体薄膜との間に第一の誘電体薄膜と、他種電極導体薄膜と、第二の誘電体薄膜とがこの順序で配列してなり、
他種電極導体薄膜に形成された貫通孔を積層方向に投影して定められる内側領域には、一方の同種電極導体薄膜と他方の同種電極導体薄膜が結合されてなる結合導体部が位置し、
その結合導体部と他種電極導体薄膜との間には、第一の誘電体薄膜及び第二の誘電体薄膜と一体化してなる誘電体孔内充填部が介在し、
その誘電体孔内充填部が、貫通孔の内側領域内において結合導体部を取り囲むことにより、該結合導体部の外周面と他種電極導体薄膜の貫通孔の内周面とが直流的に分離されてなることを特徴とする。
【００３６】
この構造によると、コンデンサの異極性の電極導体薄膜を第一種電極導体薄膜と第二種電極導体薄膜として、複数の誘電体薄膜を介して交互に積層し、さらに、第一種電極導体薄膜と第二種電極導体薄膜とを結合導体部により結合する。極性の異なる異種の電極導体薄膜と交差する位置に貫通孔を設け、前記の結合導体薄膜部を該貫通孔の内側に位置させるとともに、誘電体孔内充填部により、結合導体部の外周面と該貫通孔の内周面とを直流的に分離する。これにより、２種の電極導体薄膜は、同種別のもの（つまり、コンデンサ使用時に互いに同極性となるもの）同士が複数層、結合導体部により直流的に連結され、他方、異種別（つまり、異極性）の複数層同士は、誘電体薄膜と誘電体孔内充填部とを介して直流的に完全に分離される。これにより、各極性の電極導体薄膜は多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。
【００３７】
また、本発明のコンデンサは、以下に示す方法を採用することにより高効率かつ高精度で製造することができる。すなわち、本発明のコンデンサの製造方法は、直流的に互いに分離された第一種基体側結合導体部と第二種基体側結合導体部とが第一主表面に露出した板状基体を作製する基体作製工程と、コンデンサを形成する複数の誘電体薄膜と複数の電極導体薄膜とが交互に積層された薄膜積層体を板状基体上に形成する薄膜積層体形成工程とを備え、その薄膜積層体形成工程は、  
ａ．第一種基体側結合導体部と導通し、第二種基体側結合導体部とは直流的に分離した第一種電極導体薄膜を、板状基体の第一主表面上に形成する工程と、
ｂ．第一種電極導体薄膜を被覆する第一の誘電体薄膜を形成する工程と、
ｃ．第一の誘電体薄膜に切れ目を形成し、その切れ目にて第二種基体側結合導体部に導通するとともに、第一種基体側結合導体部とは直流的に分離した第二種電極導体薄膜を形成することと、第一の誘電体薄膜を露出させるための貫通孔を第二種電極導体薄膜に設けることとを行なう工程と、
ｄ．第二種電極導体薄膜に設けた貫通孔を積層方向に投影して定められる内側領域にて第一の誘電体薄膜と一体化するとともに、第二種電極導体薄膜及び該第二種電極導体薄膜に設けた貫通孔の内周面を被覆する第二の誘電体薄膜を形成する工程と、
ｅ．第二の誘電体薄膜に切れ目を形成し、その切れ目にて第一種電極導体薄膜に導通するとともに第二種電極導体薄膜とは直流的に分離した電極導体薄膜を形成する工程とを含むことを特徴とする。
【００３８】
上記本発明の方法は、フォトリソグラフィー技術等を用いて、コンデンサの電極導体薄膜と誘電体薄膜とを交互に一層ずつ作り上げていくものである。多層薄膜コンデンサを作製するに際しては、電源同士、グランド同士といった同極性の電極導体薄膜同士、はたまた誘電体薄膜同士を積層方向で高効率及び高精度で接続していく技術が１つの鍵である。上記本発明の方法では、工程ｄ．に記載のごとく、第二種電極導体薄膜に設けた貫通孔の内側領域にて第一の誘電体薄膜と一体化し、第二電極導体の貫通孔の内周面を被覆する第二の誘電体薄膜を形成している。そして、工程ｅ．に記載のごとく、誘電体薄膜に開口等に切れ目を設け、その切れ目にて上下の同種電極導体薄膜（第一種電極導体薄膜及び第三電極導体薄膜）を接続するようにしている。こうした手順によれば、例えば図１８の最下段及び図１９の上２段に示すごとく、異種の電極導体薄膜同士を直流的に分離するプロセスと、上下に隣接する誘電体薄膜同士を接続するプロセスとを同時進行していることとなり、高効率及び高精度でコンデンサの１単位を作りこんでいける。したがって、上記工程を繰り返し行なうことにより、多層薄膜コンデンサを高効率にて製造できる。
【００３９】
具体的に、上記した工程ａ．は、第二種基体側結合導体部を露出させるための第一貫通孔を有する第一種電極導体薄膜を形成する工程とされる。また、工程ｂ．は、第一種電極導体薄膜の表面及び該第一種電極導体薄膜に設けた第一貫通孔の内周面が被覆されるように第一の誘電体薄膜を形成する工程とされる。
【００４０】
また、上記した工程ｄ．は、第二種電極導体薄膜の表面及び該第二種電極導体薄膜に設けた貫通孔の内周面が被覆されるように第二の誘電体薄膜を形成する工程と、第二種電極導体薄膜に設けた貫通孔の内側領域にて一体化した第一の誘電体薄膜及び第二の誘電体薄膜からなる誘電体孔内充填部の一部を、該誘電体孔内充填部によって第二種電極導体薄膜の貫通孔の内周面が被覆された状態を維持しつつくり貫いて、第一種電極導体薄膜に通ずる誘電体薄膜側貫通孔を設ける工程とを含むものとすることができる。この場合、工程ｅ．は、誘電体薄膜側貫通孔内に露出した第一種電極導体薄膜に直接接するように、第二種電極導体薄膜とは直流的に分離した電極導体薄膜を形成する工程とされる。こうした方法によれば、第一種電極導体薄膜と、第二種電極導体薄膜との直流的な分離を確実に取れるとともに、同極性の電極導体薄膜同士の接続工程を極めて簡単に行なうことができる。
【００４１】
また以下のような工程とすることも可能である。
上記した工程ａ．は、第二種基体側結合導体部と導通しかつ第一種電極導体薄膜とは絶縁された第二種結合導体部を残して、ドーナツ状にエッチングした第一貫通孔を有する第一種電極導体薄膜を形成する工程とされる。また、工程ｂ．は、第一種電極導体薄膜の表面及び該第一種電極導体薄膜に設けた第一貫通孔の内周面が被覆されるように第一の誘電体薄膜を形成する工程とされる。
【００４２】
そして、上記した工程ｃ．における貫通孔は、第一種基体側結合導体部と導通しかつ第二種電極導体薄膜とは絶縁された第一種結合導体部を残して、ドーナツ状にエッチングした貫通孔である。また、上記した工程ｄ．は、第二種電極導体薄膜の表面及び該第二種電極導体薄膜に設けた貫通孔の内周面が被覆されるように第二の誘電体薄膜を形成する工程と、第二種電極導体薄膜に設けた貫通孔の内側領域にて一体化した第一の誘電体薄膜及び第二の誘電体薄膜からなる誘電体孔内充填部の一部を、該誘電体孔内充填部によって第二種電極導体薄膜の貫通孔の内周面が被覆された状態を維持しつつくり貫いて、第一種結合導体部に通ずる誘電体薄膜側貫通孔を設ける工程とを含むものとすることができる。この場合、工程ｅ．は、誘電体薄膜側貫通孔内に露出した第一種結合導体部に直接接するように、第二種電極導体薄膜とは直流的に分離した電極導体薄膜を形成する工程とされる。こうした方法によっても、第一種電極導体薄膜と、第二種電極導体薄膜との直流的な分離を確実に取れるとともに、同極性の電極導体薄膜同士の接続工程を極めて簡単に行なうことができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の実施の形態を、図面を用いて説明する。
図１は、本発明の一実施形態をなすコンデンサ１を、半導体集積回路素子２と主基板３との間に配置される中間基板として構成した例である（以下、必要に応じ、中間基板１ともいう）。また、本実施形態において板状部材の第一主表面は、図中にて上側に表れている面とし、第二主表面は下側に表れている面とする。
【００４４】
半導体集積回路素子２は第二主表面に各々複数の信号端子、電源端子及びグランド端子からなる素子側端子アレー４を有し、中間基板１の第一主表面に形成された薄膜積層体側端子アレー５に対し、半田接続部９を介してフリップチップ接続されている。他方、主基板３はマザーボード、あるいは２段目の中間基板をなすオーガニック積層パッケージ基板であり、いずれもセラミック粒子あるいは繊維をフィラーとして強化された高分子材料を主体に構成されており、半田ボールあるいは金属ピンからなる主基板側端子アレー８において、中間基板１の第二主表面に形成された基体側端子アレー７に対し、半田接続部９を介して接続されている。中間基板をなすコンデンサ１は、図２に示すように、半導体集積回路素子２の電源ラインに並列接続されるデカップリングコンデンサとして機能する。なお、図２の等価回路では、電源ライン毎に独立したデカップリングコンデンサを設けているように描いているが、これらのデカップリングコンデンサは全て、同一電圧の電源ラインとグランドとの間に並列接続されるので、以下の実施形態においては、該デカップリングコンデンサを、単一のコンデンサとして電源ライン間で共用化した構成により代表させて説明する（ただし、これに限られるものではない）。
【００４５】
図３に示すように、コンデンサ１は、板状基体５０と、その板状基体５０の第一主表面に、薄膜コンデンサを構成する薄膜積層体１０が接合された構造を有する。薄膜積層体１０の第一主表面には、一方が電源端子、他方がグランド端子として使用される第一種端子５ａと第二種端子５ｂとが互い違いの格子状（あるいは千鳥状でもよい）に配列され、薄膜積層体側端子アレー５を形成している。また、板状基体５０の第二主表面には、一方が電源端子、他方がグランド端子として使用される第一種基体側端子７ａと第二種基体側端子７ｂとが、薄膜積層体側端子アレー５の端子配列に対応した、互い違いの格子状（あるいは千鳥状でもよい）に配列されて、基体側端子アレー７を形成している。なお、いずれのアレー５，７も、電源端子とグランド端子との格子状配列を取り囲む形態で複数の信号用端子５ｓ及び信号用基体側端子７ｓを有している。
【００４６】
図４は、コンデンサ（中間基板）１の詳細構造を示すものである。
薄膜積層体１０は、コンデンサを形成する複数の誘電体薄膜１３と複数の電極導体薄膜１４，１７とが交互に積層されたものである。該薄膜積層体１０の第一主表面には、第一種端子５ａと第二種端子５ｂとが直流的に互いに分離された形で形成されている。電極導体薄膜１４，１７は、第一種端子５ａに導通する第一種電極導体薄膜１４と、第二種端子５ｂに導通する第二種電極導体薄膜１７とが、誘電体薄膜１３により隔てられた形で積層方向に交互に配列している。
【００４７】
一方、板状基体５０側の第一種基体側端子７ａと第二種基体側端子７ｂとは、薄膜積層体１０の第二主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７にそれぞれ、薄膜積層体１０側の結合導体部１５，１９を介して結合されている。この構造により、図１に示すように、薄膜積層体１０の第一主表面に形成された第一種端子５ａ及び第二種端子５ｂには、シリコン集積回路チップ等で構成された半導体集積回路素子２（図１）側の電源端子及びグランド端子（アレー４）がそれぞれ半田接続できる。また、板状基体５０の第二主表面側の第一種基体側端子７ａ及び第二種基体側端子７ｂには、主基板３側の電源端子及びグランド端子（アレー８）をそれぞれ接続できる。かくして、上記コンデンサ１は、半導体集積回路素子２と主基板３との中間に位置して両者の接続の仲立ちをする中間基板として機能させることができる。
【００４８】
図４に戻り、一部拡大例示するように、積層方向に隣接する一方の同種電極導体薄膜（ここでは、第二種電極導体薄膜）１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）との間に、第一の誘電体薄膜１３（Ａ）と、他種電極導体薄膜（ここでは、第一種電極導体薄膜）１４と、第二の誘電体薄膜１３（Ｂ）とがこの順序で配列してなる。第一の誘電体薄膜１３（Ａ）に形成された第一貫通孔１３ｈ（Ａ）と、他種電極導体薄膜１４に形成された第二貫通孔１６とは面内投影にて重なりを有し、該第二貫通孔１６と第二の誘電体薄膜１３（Ｂ）に形成された第三貫通孔１３ｈ（Ｂ）とが面内投影にて重なりを有している（例示した部分では、これらの貫通孔は円形断面により同軸的に配置されている）。そして、第一貫通孔１３ｈ（Ａ）と第三貫通孔１３ｈ（Ｂ）とをそれぞれ充填する形で、一方の同種電極導体薄膜１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）とを結合する結合導体部１９が形成されている。そして、第二貫通孔１６内において、第一の誘電体薄膜１３（Ａ）及び第二の誘電体薄膜１３（Ｂ）とそれぞれ一体化（結合）された誘電体孔内充填部１３ｖにより、結合導体部１９の外周面と該第二貫通孔１６の内周面とが直流的に分離されてなる。上記構造において、第一種電極導体薄膜１４と第二種電極導体薄膜１７とが反転した構造部も同様に形成されている。本実施形態では、一方の同種電極導体薄膜１７（Ａ）から第一結合導体薄膜部１９ａが突出し、他方の同種電極導体薄膜１７（Ｂ）から第二結合導体薄膜部１９ｂが突出し、第二貫通孔１６内にてそれら第一結合導体薄膜部１９ａと第二結合導体薄膜部１９ｂとが互いに結合して一体の結合導体部１９を形成している（ただし、一方の同種電極導体薄膜から突出する結合導体部の先端を、他方の同種電極導体薄膜に直接結合してもよい）。
【００４９】
電極導体薄膜１４，１７の多層化により合計面積が拡大し、かつ、誘電体層の薄膜化効果とも相俟って、素子寸法が小さくとも、実現可能な静電容量を大幅に増加させることができる。図４では、貫通孔１６，１８の図示に伴い、電極導体薄膜１４，１７は面内方向に分断されているように見えるが、実際は図５のごとく、貫通孔１６，１８以外の部分では面内方向に連続薄膜を形成している。また、誘電体薄膜１３についても同様である。
【００５０】
誘電体薄膜１３の厚さは、例えば１０ｎｍ以上１０００ｎｍ以下、より望ましくは３０ｎｍ以上５００ｎｍ以下である。他方、電極導体薄膜１４，１７の厚さは、例えば１０ｎｍ以上５００ｎｍ以下、より望ましくは５０ｎｍ以上５００ｎｍ以下である。電極導体薄膜１４，１７及び結合導体部１５（１９）は、例えばＣｕ、Ａｇ、ＡｕあるいはＰｔなどの金属で構成でき、スパッタリング、真空蒸着などの気相成膜法にて形成される。他方、誘電体薄膜１３及び誘電体孔内充填部１３ｖは、酸化物あるいは窒化物などの無機誘電体で構成され、高周波スパッタリング、反応性スパッタリング、化学気相堆積法（Chemical Vapor Deposition：ＣＶＤ）などの気相成膜法により形成される。本実施形態では、誘電体薄膜１３及び誘電体孔内充填部１３ｖを、ペロブスカイト型結晶構造を有した複合酸化物、例えばチタン酸バリウム、チタン酸ストロンチウム及びチタン酸鉛の１種又は２種以上にて構成された酸化物薄膜を、ゾルゲル法により形成している。
【００５１】
なお、結合導体部１５（１９）にて結合される同種の電極導体薄膜１４（１７）は、直流抵抗増大を防止するために、電極導体薄膜１４（１７）毎に、同じ主表面側にて該電極導体薄膜１４（１７）に導通する結合導体部１５（１９）を複数個形成してあり、具体的には、薄膜積層体側端子アレー５の各端子と同数にて、結合導体部１５（１９）が分散形成されてなる。複数個の結合導体部１５（１９）は、異種であって最も近接するもの同士の縁間間隔が、２０μｍ以上３００μｍ以下に設定されている。
【００５２】
また、薄膜積層体側アレー５内の第一種端子５ａと第二種端子５ｂとは、該第一主表面に最も近い第一種電極導体薄膜１４及び第二種電極導体薄膜１７に対し、それぞれ直接（本実施形態では第一種電極導体薄膜１４側）又は補助結合導体部１９’（本実施形態では第二種電極導体薄膜１７側）を介して層厚方向に結合された構造となっている。また、最も隣接する第一種端子５ａと第二種端子５ｂとの縁間間隔は、２０μｍ以上３００μｍ以下とされる。デカップリングコンデンサ１に使用する場合、これら異種端子は一方が電源端子、他方がグランド端子として機能するが、この両者を縁間間隔にて３００μｍ以下に接近させることにより、異種の端子を流れる逆相的な交流波形同士のキャンセル効果により見かけのインダクタンスを低減でき、ひいてはコンデンサ１の更なる低インピーダンス化に貢献する。また、隣接する異種の結合導体部１５，１９間でも同様の効果が生じている。
【００５３】
コンデンサ１は、薄膜コンデンサをなす薄膜積層体１０の成膜ベースとなる板状基体５０に、基体側端子７ａ，７ｂ，７ｓと基体側結合導体部５１ａ，５１ｂ，５１ｓを作り込み、該板状基体５０を中間基板の構成要素として取り込んでいる。したがって、特許文献１のごとき基体の剥離工程が不要となる上、中間基板の剛性が大幅に向上する。板状基体５０は、具体的には薄膜積層体１０よりも厚く形成され（例えば１００μｍ以上２ｍｍ以下）、本実施形態では、アルミナ又はガラスセラミックがその構成材料として採用されている。該材質は、半導体集積回路素子２をなすシリコンと主基板３の主体をなす高分子材料との中間の線膨張係数を有し、誘電体薄膜１３をなす高誘電率セラミックよりもヤング率が高い。
【００５４】
次に、本実施形態のコンデンサ（中間基板）１においては、基体側端子アレー７の端子配列間隔が、薄膜積層体側端子アレー５の端子配列間隔よりも広く設定されている。板状基体５０の第一主表面には、第一種基体側端子７ａに導通する第一種基体側結合導体部５１ａと、第二種基体側端子７ｂに導通する第二種基体側結合導体部５１ｂとの各端部が、薄膜積層体側端子アレー５の端子間隔よりも（平均値にて）大間隔にて配列している。この場合、薄膜積層体側端子アレー５側の狭い端子間隔を、広い基体側端子アレー７の端子配列に合わせるために、コンデンサ１の内部で端子間隔の変換を行う必要がある。
【００５５】
本実施形態では、薄膜積層体１０の第二主表面（板状基体５０の第一主表面）において、第一種基体側結合導体部５１ａ及び第二種基体側結合導体部５１ｂが、薄膜積層体側端子アレー５よりも大間隔にて配列しており、それぞれ、薄膜積層体１０の該第二主表面に最も近い第一種電極薄膜導体１４及び第二電極薄膜導体１７に対し、直接（本実施形態では、第一種電極薄膜導体１４側）又は補助結合導体部１５”（本実施形態では第二電極薄膜導体１７側）を介して積層方向に結合されてなる。上記構造では、薄膜積層体１０との境界をなす薄膜積層体１０の第二主表面（板状基体５０の第一主表面）において、大間隔の基体側結合導体部５１ａ，５１ｂに第一端子結合導体部１５及び第二端子結合導体部１９の間隔が合わせ込まれるよう、端子間隔の変換が薄膜積層体１０の内部にて行われる。
【００５６】
具体的には、図４に示すように、電極導体薄膜１４，１７の少なくとも一層、ここでは、最上層を除く各々全ての電極導体薄膜１４，１７が間隔変換用薄膜ＬＴとされている。間隔変換用薄膜ＬＴにおいては当該電極導体薄膜１４，１７に対し、薄膜積層体側端子アレー５側からは結合導体部１５（Ａ）（１９（Ａ））が第一配列間隔ｄ１にて接続し、基体側端子アレー７側からは、該第一配列間隔ｄ１よりも広い第二配列間隔ｄ２にて結合導体部１５（Ｂ）（１９（Ｂ））が接続する。つまり、間隔変換用薄膜ＬＴは、その上下に接続する結合導体部１５（１９）の接続位置を互いに異ならせることで、端子間隔の変換を実現している。また、コンデンサ１を構成する電極導体薄膜１４，１７を間隔変換用薄膜ＬＴとして利用することで、半導体集積回路素子が接続される薄膜積層体１０の第一主表面側に、特許文献１のような端子間隔変換のための引き回し配線部を形成する必要がなくなり、コンデンサ端子部のインダクタンスを大幅に低減することができる。なお、間隔変換用薄膜ＬＴの上下に接続する結合導体部１５（Ａ）（１９（Ａ））及び結合導体部１５（Ｂ）（１９（Ｂ））の配列間隔は、例えば等間隔配列を基本に設計できるが、異極性の結合導体部との干渉回避などのため局所的に間隔変更されることもあり、最終的な配列間隔は必ずしも等間隔になるとは限らない。上記の第一配列間隔ｄ１及び第二配列間隔ｄ２は、こうした場合も考慮して、複数の結合導体部の各縁間間隔の平均値にて表すものとしている。例えば、変換前の配列間隔が１００μｍ以上２００μｍ以下の範囲に分布し、変換後の配列間隔が１５０μｍ以上３００μｍの範囲に分布していて、両者の間で間隔範囲の重なりを生じていても、平均値にて表した第二配列間隔ｄ２が同じく第一配列間隔ｄ１よりも大きくなっていればよいのである。
【００５７】
図４においては、第一種電極導体薄膜１４と第二種電極導体薄膜１７との双方が、それぞれ間隔変換用薄膜ＬＴとして利用されている。第一種電極導体薄膜１４は第一種端子５ａに導通する結合導体部１５の間隔拡張に使用され、第二種電極導体薄膜１７は第二種端子５ｂに導通する結合導体部１９の間隔拡張に使用されている。
【００５８】
例えば図１０の変形例では、異なる種別の端子の間隔拡張を、薄膜積層体１０内の積層方向の同じ位置、図１０では最下層の第二種電極導体薄膜１７の形成位置で一括して行なっている。この構成では、第一極性となる第二種電極導体薄膜１７中に、誘電体１３にて隔てられた大きな貫通孔１８を穿ち、その貫通孔１８内に第二極性（第一種電極導体薄膜１４と同一極性である）の補助導体薄膜１４ｓが、端子間隔拡張のため比較的大面積で配置されている。この補助導体薄膜１４ｓは、誘電体薄膜１３を隔てて隣接する第一種電極導体薄膜１４と同極性になるため、静電容量形成にはほとんど寄与しない。その結果、静電容量形成の主体となる第二種電極導体薄膜１７は、補助導体薄膜１４ｓを配置するために貫通孔１８により大きく切り欠かれ、電極実効面積が減少し、静電容量の低下につながる。
【００５９】
しかし、図４のごとく、各種別の端子に対応した結合導体部の間隔を、薄膜積層体１０内の積層方向において互いに異なる位置で拡張変換すれば、積層方向の同一位置において、静電容量形成に寄与しない異極性の補助導体薄膜を混在させる必要がなくなり、静電容量の低下を防止することができる。図４において、例えば、間隔変換用薄膜ＬＴに対し薄膜積層体側端子アレー５側に最も近い同種の電極導体薄膜１４を変換前薄膜ＬＢとし、同じく基体側端子アレー７側に最も近い同種の電極導体薄膜１４を変換後薄膜ＬＡとして定義すると、変換前薄膜ＬＢと間隔変換用薄膜ＬＴとの間、及び間隔変換用薄膜ＬＴと変換後薄膜ＬＡとの間では、各結合導体部１５（１９）の結合位置が面内方向にてそれぞれ互いに一致している。他方、各薄膜間に位置する２つの他種電極導体薄膜１７，１７には、間隔変換用薄膜ＬＴを介した第一配列間隔ｄ１から第二配列間隔ｄ２への変換に伴い、結合導体部１５（Ａ），１５（Ｂ）を通すための第二貫通孔１６，１６同士を互いにずれて形成してある。これにより、図１０のごとき補助導体薄膜１４ｓは全く不要となる。その結果、結合導体部の間隔変換を行なうにもかかわらず、第一種電極導体薄膜１４及び第二種電極導体薄膜１７に形成する貫通孔１６，１８は、結合導体部１５，１９を通す必要最小限の面積で済み、貫通孔形成による静電容量低下の影響を可及的に排除することができる。
【００６０】
なお、補助導体薄膜を用いる場合であっても、図１０のように、端子間隔変換を少数の層で一挙に行なおうとすれば、該層に形成する補助導体薄膜１４ｓの面積が極端に大きくならざるを得ず、静電容量の低下が相当に顕著になる。そこで、図１１に示すように、第一種電極導体薄膜１４及び第二種電極導体薄膜１７の双方において、補助導体薄膜１４ｓ，１７ｓを各層に分散配置すれば、１つ１つの補助導体薄膜が担当すべき間隔変換量が少なくなり、貫通孔１６，１８内の結合導体薄膜部１５，１９との直流分離用のクリアランスをそれほど逸脱しない面積に留めることができるようになる。その結果、静電容量の低下を抑制することができる。なお、図４にて一部拡大例示した構造では、積層方向に隣接する一方の同種電極導体薄膜１７（Ａ）と、他方の同種電極導体薄膜１７（Ｂ）との間において、第一の誘電体薄膜１３（Ａ）に形成された第一貫通孔１３ｈ（Ａ）と、他種電極導体薄膜１４に形成された第二貫通孔１６とが面内投影にて重なりを有し、該第二貫通孔１６と第二の誘電体薄膜１３（Ｂ）に形成された第三貫通孔１３ｈ（Ｂ）とが面内投影にて重なりを有しているが、図１０及び図１１の構成においては、上記３つの貫通孔は必ずしも同軸的に配置されていない。
【００６１】
図４に戻り、本実施形態のコンデンサ１においては、上記のように端子間隔の拡張変換を行なっており、基体側端子アレー７の方が薄膜積層体側端子アレー５よりもアレー面積が大きくなっている。そこで、その面積差を利用して、薄膜積層体１０の第二主表面側に配列する、第一種電極導体薄膜１４と第二種電極導体薄膜１７との組の一部のもの、ここでは最下層の２層１４（Ｗ），１７（Ｗ）を、第一主表面側に配列する第一種電極導体薄膜１４と第二種電極導体薄膜１７との組よりも大面積としている。これにより、コンデンサ１の静電容量を一層高めることができる。
【００６２】
なお、図７に示すように、第一種電極導体薄膜１４と第二種電極導体薄膜１７とは、それぞれ１層ずつのみを間隔変換用薄膜ＬＴとすることもできる。この場合、間隔変換用薄膜ＬＴにおいて上下の結合導体部１５，１５”及び１９，５１ｂの間隔変換量は増加するが、貫通孔１６，１８の形成位置が変わるだけなので、電極の実効面積にはほとんど影響が及ばず、従って、静電容量の減少もほとんど生じない。図７においては、間隔変換量を大きく確保できることから、他の膜よりも面積拡張された第一種電極導体薄膜１４と第二種電極導体薄膜１７との組（すなわち、最下層の２層１４（Ｗ），１７（Ｗ））を、間隔変換用薄膜ＬＴ，ＬＴとして用いている。
【００６３】
図４に戻り、薄膜積層体１０の第一主表面には、第一種端子５ａ及び第二種端子５ｂの他に、薄膜積層体側端子アレー５の外周領域を割り当てる形で、前述の信号用端子５ｓが複数形成されている。ここれら信号用端子５ｓは、板状基体５０の第二主表面に形成された信号用基体側端子７ｓに対し、薄膜積層体１０内にて電極導体薄膜１４，１７に導通しない形で（本実施形態では、電極導体薄膜１４，１７を面内方向外側に迂回する形で）、薄膜積層体１０内の信号用結合導体部２２及び板状基体５０内の信号用基体側結合導体部５１ｓを介して接続されている。また、薄膜積層体１０内において信号用結合導体部２２を覆う誘電体層（以下、補助誘電体層と称する）１２は、電極導体薄膜１４，１７を覆う誘電体層１３よりも低誘電率の材料（本実施形態では、例えば二酸化珪素である）にて形成されている。
【００６４】
図４では、薄膜積層体側端子アレー５は基体側端子アレー７内に投影関係において包含されるように形成されており、アレーの外側に位置する端子ほど、配置間隔拡大に伴うアレー間の対応端子同士の位置ずれ量が大きい。従って、薄膜積層体側端子アレー５の外周領域に配置される信号用端子５ｓは、対応する信号用基体側端子７ｓに接続するために、薄膜積層体１０内に形成される面内方向の引き回し配線部２１も長く確保する必要がある。図４の実施形態では、薄膜積層体側端子アレー５から基体側端子アレー７への端子間隔変換量が比較的大きく設定されているため、内側に位置する信号用端子５ｓの引き回し配線部２１が、外側の信号用端子５ｓの引き回し配線部２１と面内方向に干渉することを避けるため、両配線部２１，２１を、互いに異なる層に作りこんでいる。
【００６５】
他方、端子間隔変換量がそれほど大きくない場合は、図８及び図９に示すように、内外の信号用端子５ｓの引き回し配線部２１を同一層内に形成することも可能である。なお、図８及び図９では、端子間隔変換量が比較的小さいため、全ての電極導体薄膜１４，１７を同一面積にて形成している。また、第一種電極導体薄膜１４と第二種電極導体薄膜１７との一部だけを間隔変換用薄膜ＬＴ，ＬＴとして用いる場合、どの薄膜を間隔変換用薄膜ＬＴ，ＬＴとして設定するかは自由であり、例えば図８においては、最下層の１組を間隔変換用薄膜ＬＴ，ＬＴとして用いており、図９においては、最下層の第一種電極導体薄膜１４と最上層の第二種電極導体薄膜１７とを間隔変換用薄膜ＬＴ，ＬＴとして用いている。なお、上記の実施形態では、薄膜積層体側端子アレー５の外周領域を割り当てる形で、信号用端子５ｓが形成されているが、信号ラインのシールド性を高めクロストーク抑制を図るために、信号用端子５ｓ（及びこれに導通する信号ライン）を、グランド端子（及びこれに導通するグランドライン）にて包囲することも可能である。
【００６６】
また、図１２に示すように、薄膜積層体側端子アレー５と基体側端子アレー７との端子配列間隔を同一に設定することも可能である。この場合、図１３に示すように、間隔変換用薄膜ＬＴ，ＬＴは形成されない。この場合、薄膜積層体１０を通る信号線の長さは薄膜積層体の厚さに等しく、信号波長よりも十分に短い。この程度であれば、薄膜積層体１０の誘電体層を（信号ラインを覆う部分も含めて）、全て高誘電率セラミックで形成しても信号品質への影響は小さく、製造コストの低減にも寄与する。また、図４においては、該第一種端子５ａが第一種電極導体薄膜１４に直接接続され、第二種端子５ｂが第二種電極導体薄膜１７に対し補助結合導体部１９’を介して接続されていたが、図１３では、該第一種端子５ａが第一種電極導体薄膜１４に対し補助結合導体部１５’を介して接続され、第二種端子５ｂが第二種電極導体薄膜１７に対し直接接続された構造となっている。
【００６７】
上記コンデンサ１０は、例えば図６のような工程に従い製造することができる。まず、基体の構成セラミックの原料粉末を含有した周知のセラミックグリーンシートと、パンチングあるいはレーザー穿孔等により形成したビアホールに、金属粉末ペーストを充填したものを積層して焼成することにより、前述の基体側結合導体部５１を積層ビアとして形成した板状基体５０を用意する。なお、各基体側結合導体部５１において板状基体５０の第二主表面側には、メッキ等により基体側端子７ａ，７ｂ，７ｓ（図４参照）を予め形成しておく。
【００６８】
次に、工程１に示すように、板状基体５０の第一主表面上に金属薄膜２０を成膜する。そして、工程２に進み、形成した金属薄膜２０は、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離するため、不要な結合導体薄膜部との結合を、フォトリソグラフィー工程を用いたエッチングにより解消する。例えば金属薄膜２０を第二種電極導体薄膜１７とする場合は、第一種電極導体薄膜１４と導通することになる結合導体薄膜部（図６の工程２では第一結合導体薄膜部１５ａ）の周囲をドーナツ状にエッチングして貫通孔１８を形成し、内側に残った金属薄膜２０を第一種電極導体薄膜１４用の第一結合導体薄膜部１５ａとする（Ａ工程）。換言すると、基体側結合導体部と導通する為の結合導体薄膜部１５ａを残してドーナツ状にエッチングして貫通孔１８を形成する。他方、金属薄膜２０を第一種電極導体薄膜１４とする場合は、第二種電極導体薄膜１７と導通することになる結合導体薄膜部の周囲をドーナツ状にエッチングして貫通孔１６を形成し、内側に残った金属薄膜２０を第二種電極導体薄膜１７用の第一結合導体薄膜部１９ａとする（Ｂ工程）。換言すると、電極導体薄膜と導通する為の結合導体薄膜部１９ａを残してドーナツ状にエッチングして貫通孔１６を形成する。図６の工程２では、Ａ工程を実施している。
【００６９】
続いて、工程３に進み、エッチング終了後の第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）の全面を覆うように誘電体薄膜１３を成膜する。ゾルゲル法を用いる場合は、例えば次のような工程を採用できる。まず、誘電体薄膜を形成する高誘電率酸化物の原料となるアルコキシド、例えばチタン酸バリウムを主たる誘電体材料として用いる場合はチタンイソプロポキシドを、金属バリウムとともにアルコール系の有機溶媒に溶解させる。このとき、金属バリウムはアルコール系の有機溶媒と反応して、バリウムアルコキシドの形で溶解する。なお、誘電率特性等の調整のため、チタン酸ストロンチウムやチタン酸鉛を配合したい場合は、溶液中にストロンチウムノルマルブトキシドや酢酸鉛などを溶解させるとよい。なお、溶媒となるアルコール系有機溶媒は、キレート形成性を有するもの、例えばエタノールとアセチルアセトンとの混合溶媒や、２−エトキシエタノールなどを使用することが望ましい。また、得られる溶液の粘性調整などのために、少量（アルコール系有機溶媒と等量以下）の水を溶液に配合し、各金属源を適度に重合させてもよい。上記のようにして得られた溶液は、加熱等により均質化した後、スピンコート法などの周知の塗付方法により膜状塗布される。そして、これを乾燥後、５００℃以上１０００℃以下にて焼成し、結晶質の高誘電率薄膜を得ることができる。なお、ゾルゲル法に代えてスパッタリングやＣＶＤ法を用いてもよい。
【００７０】
このとき、貫通孔１８（Ｂ工程では貫通孔１６）と第一結合導体薄膜部１９ａ（Ｂ工程では第一結合導体薄膜部１５ａ）との間のドーナツ状の隙間は誘電体薄膜１３の材料にて埋められ、誘電体孔内充填部１３ｖが形成される。このとき、誘電体孔内充填部１３ｖの内側の結合導体薄膜部１９ａ（１５ａ）は誘電体薄膜１３により一旦覆われるが、フォトリソグラフィー工程により貫通孔１３ｈを形成して露出させる（エッチング液としては、例えはフッ酸系水溶液を使用できる）。また、第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）用の第一結合導体薄膜部１９ａ（Ｂ工程では結合導体薄膜部１５ａ）を形成するために、これに対応する位置にも貫通孔１３ｈを形成する。なお、第二種電極導体薄膜１７（Ｂ工程では第一種電極導体薄膜１４）を前述の間隔変換用薄膜ＬＴとする場合は、間隔変更量に合わせて貫通孔１３ｈの形成位置をずらせばよい。
【００７１】
そして、工程４に示すように、工程１と同様の金属薄膜２０を形成する。工程３で形成された貫通孔１３ｈ内は、金属で埋まって第二結合導体薄膜部１９ｂ（１５ｂ）が形成され、誘電体孔内充填部１３ｖ内部の第一結合導体薄膜部１９ａ（１５ａ）と一体化して結合導体部１９（１５）となる。以下、工程２に戻って以降の工程を繰り返すことにより、工程５に示すように、第一種電極導体薄膜１４と第二種電極導体薄膜１７とを直流的に分離した形で順次積層形成できる（なお、工程４はＡ工程とＢ工程とを交互に繰り返す）。なお、図４においては、第一種電極導体薄膜１４と第二種電極導体薄膜１７との積層形成が完了した後に、信号用結合導体２２及び引き回し配線部２１と、補助誘電体層１２との積層形成を一括して行うようにしている。そして、さらにメッキ等により端子５ｓ，５ｂ，５ａを形成した後、ソルダーレジスト層を兼ねた保護セラミック層１１を、二酸化珪素等を用いて形成することにより、コンデンサ１が完成する。ここで説明した製造工程は基体５２主面上に形成される電極導体薄膜を第二種電極導体薄膜１７としており、絶縁して対向している電極導体薄膜を第一種電極導体薄膜１４としているが、第一種、第二種には特に区別はない。つまり、基体５２主面上に形成される電極導体薄膜を第一種電極導体薄膜と称し、絶縁して対向している電極導体薄膜を第二種電極導体薄膜と称してもよい。
【００７２】
なお、図１４に示すコンデンサ（中間基板）２００のごとく、板状基体は、焼成セラミック誘電体層５２と、該焼成セラミック誘電体層５２と同時焼成された電極導体層５４，５７とを交互に積層した積層セラミックコンデンサ基体６０として構成することもできる。このような積層セラミックコンデンサ基体６０は、図４の板状基体５０と同様のセラミックグリーンシートを用いて製造でき、電極導体層５４，５７は、金属ペーストの印刷塗布により形成することができる。同極性となる電極導体層５４同士あるいは５７同士は、ビアをなす基体側結合導体部５５，５９により積層方向に連結され、極性の異なる電極導体層５４，５７と基体側結合導体部５９，５５同士は、金属ペーストの印刷パターンニング時において各電極導体層５４，５７に形成された貫通孔５６，５８により直流的に分離される。
【００７３】
大容量化という観点では、積層セラミックコンデンサ６０に使用する誘電体層５２を、高誘電率セラミック（前述のペロブスカイト型酸化物層）にて構成することが望ましい。他方、低インピーダンス化を望む帯域をより高周波側に拡張するために、積層セラミックコンデンサ６０側の静電容量を積極的に小さく設定したい場合は、積層セラミックコンデンサ６０に使用する誘電体層５２を、アルミナやガラスセラミックなど、常誘電性のセラミックで構成することも可能である。
【００７４】
また、図１５のコンデンサ（中間基板）３００のように、積層セラミックコンデンサ基体６０内の電極導体層５４，５７を、薄膜積層体１０における間隔変換用薄膜ＬＴと同様に、上下の基体側結合導体部５５，５９の連結位置が異なる端子間隔変換層ＬＴ’とし、該積層セラミックコンデンサ基体６０にて端子間隔変換を行なうようにしてもよい。図１５においては、薄膜積層体１０内にも間隔変換用薄膜ＬＴを設けて適当な間隔まで結合導体部１５，１９の配列間隔を広げ、さらに、積層セラミックコンデンサ基体６０内の端子間隔変換層ＬＴ’により、基体側結合導体部５９，５５の配列間隔を広げることにより、端子間隔変換を２段階にて行なっている。また、図１６に示すコンデンサ４００のように、コンデンサを内蔵しない板状基体５０’を用いる場合においても、一端が第一主表面、他端が第二主表面に露出する基体側結合導体部５１ａ，５１ｂ（上の基体側結合導体部５１ａ１，５１ｂ１、下の基体側結合導体部５１ａ０，５１ｂ０）の中間に引き回し配線部５３を設けて端子間隔変換を行なうようにすることも可能である。板状基体５０’は、いわゆる配線基板（パッケージ基板）である。図１６においては、薄膜積層体１０の第二主表面における第一端子結合導体部１５及び第二端子結合導体部１９の配列間隔が、板状基体５０’の第二主表面における第一種基体側結合導体部５１ａ及び第二種基体側結合導体部５１ｂの配列間隔よりも小となっている。
【００７５】
本発明のコンデンサ１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，２００，３００，４００の製造方法を図６で説明したが、それとは別態様の製造方法を以下において説明する。すなわち、図１７から図１９は、本発明にかかるコンデンサの製造方法の第二実施例を示す工程説明図である。まず、第一種基体側結合導体部５１ａ及び第二種基体側結合導体部５１ｂが第一主表面ＣＰに露出した板状基体５０を作製する。板状基体５０の製造方法については、既に説明した通りである。
【００７６】
まず、図１７の上から一番目の説明図に示すごとく、板状基体５０の第一主表面ＣＰに露出した第一種基体側結合導体部５１ａが覆われるように、板状基体５０にレジスト７０を側面が逆テーパ状になるようにパターニングする。レジスト７０の厚さは、例えば１μｍ以上５μｍ以下に調整される。次に、図１７の上から二番目の説明図に示すごとく、板状基体５０の第一主表面ＣＰ及びレジスト７０を被覆する第一種電極導体薄膜７１を、スパッタ等の方法により形成する。この第一種電極導体薄膜７１の厚さ等については、図６等で既に説明した通りである。ここで、第一種電極導体薄膜７１は極薄であって、レジスト７０の厚さはその第一種電極導体薄膜７１の厚さよりも大に調整される。
【００７７】
第一種電極導体薄膜７１を形成した後、レジスト７０に剥離液を接触させる。このとき、レジスト７０の側面部辺りから剥離液が染み込んで、該レジスト７０とともにそのレジスト７０上の第一種電極導体薄膜７１が除去される。こうした技術は、リフトオフプロセスと呼ばれるものである。リフトオフプロセスによれば、導体薄膜自体をエッチングしないので、簡単かつ低コスト、パターニング対象の材質に依存しない等のメリットがある。ＬＳＩほどの微細パターニングを要しない薄膜コンデンサを作製する場合には、生産性に優れるリフトオフプロセスの採用が好適である。
【００７８】
もちろん、フォトリソグラフィー技術としては、いわゆるエッチバックプロセスを採用してもよい。すなわち、板状基体５０の第一主表面ＣＰの全部を被覆するように第一種電極導体薄膜７１を形成した後、レジストをパターニングして第一種電極導体薄膜７１の一部を化学エッチング等の方法で除去し、これにより第二種基体側結合導体部５１ｂを露出するようにしてもよい。以上の操作を行なうことにより、図１７の上から三番目の説明図に示すごとく、第二種基体側結合導体部５１ｂを露出させるための第一貫通孔７１ｐを有する第一種電極導体薄膜７１が、板状基体５０の第一主表面ＣＰ上に形成される。なお、第一貫通孔７１ｐは、第二種基体側結合導体部５１ｂよりも径大であって、その内側領域に第二種基体側結合導体部５１ｂの露出面が収まる位置関係で設けられる。こうした第一貫通孔７１ｐにより、第一種電極導体薄膜７１は、第二種基体側結合導体部５１ｂとは直流的に分離されることとなる。
【００７９】
次に、図１７の上から四番目の説明図に示すごとく、第一種電極導体薄膜７１の主表面及び該第一種電極導体薄膜７１に設けた第一貫通孔７１ｐの内側に露出する部分が被覆されるように、第一の誘電体薄膜７２を形成する。この時点では、第二種基体側結合導体部５１ｂが第一の誘電体薄膜７２に被覆されたままである。次に、図１８の上から一番目の説明図に示すごとく、第一の誘電体薄膜７２に貫通孔７２ｐを設ける。貫通孔７２ｐを設けることにより、第二種基体側結合導体部５１ｂが露出する。貫通孔７２ｐは、第一の誘電体薄膜７２をドライエッチング法や化学エッチングにてパターニングすることにより形成できる。また、貫通孔７２ｐは、第二種基体側結合導体部５１ｂと略同径であるから、第一種電極導体薄膜７１及び該第一種電極導体薄膜７１に設けた第一貫通孔７１ｐの内周面は、第一の誘電体薄膜７２に被覆されたままとなる。このように、図１７から
図１８にまたがって説明する工程は、第一種電極導体薄膜７１の主表面及び該第一種電極導体薄膜７１に設けた第一貫通孔７１ｐの内周面が被覆されるように第一の誘電体薄膜７２を形成する工程である。なお、誘電体薄膜の成膜方法については、既に説明した方法を採用することができる。
【００８０】
次に、図１８の上から二番目の説明図に示すごとく、第一の誘電体薄膜７２に形成した貫通孔７２ｐ（誘電体薄膜７２の切れ目）にて第二種基体側結合導体部５１ｂに導通するとともに、第一種基体側結合導体部５１ａとは直流的に分離した第二種電極導体薄膜７３を形成する。ただし、第二種電極導体薄膜７３を形成するに先立って、レジスト７４を第一の誘電体薄膜７２の主表面上にパターニングしておく。このレジスト７４は、図１８の上から三番目の説明図に示すごとく、第二種電極導体薄膜７３に第二貫通孔７３ｐを形成するためのものである。このように、被パターニング材（ここでは第二種電極導体薄膜７３）よりも先にレジストを形成しておくリフトオフプロセスは、既に図１７のところで説明したとおりである。
【００８１】
レジスト７４を剥離液で除去すると、該レジスト７４とともに第二種電極導体薄膜７３が部分的に除去され、これにより第二種電極導体薄膜７３に第二貫通孔７３ｐが形成される。第二貫通孔７３ｐは、ごく浅い円筒状形態を有するように形成するとよい。この第二貫通孔７３ｐは、第一の誘電体薄膜７２に通ずる孔の意であるから、第二貫通孔７３ｐ内には、第一の誘電体薄膜７２が露出する。また、第二貫通孔７３ｐは、該第二貫通孔７３ｐを積層方向に投影したときの内側領域ＨＬが、第一の誘電体薄膜７２の下に隣接する第一種電極導体薄膜７１と、面内で重なりを有するように形成される。正確には、第二貫通孔７３ｐの内側領域ＨＬの全部が第一種電極導体薄膜７１と重なる位置関係となっている。
【００８２】
次に、図１８の上から四番目の説明図に示すごとく、第二貫通孔７３ｐの内側領域ＨＬにて第一の誘電体薄膜７２と一体化するとともに、第二種電極導体薄膜７３及び該第二種電極導体薄膜７３に設けた第二貫通孔７３ｐの内周面を被覆する第二の誘電体薄膜７５を形成する。もっとも、スパッタやスピンコートで第二の誘電体薄膜７５を成膜すれば、第二貫通孔７３ｐの中にも第二の誘電体薄膜７５が自然に形成されるわけだから、第一の誘電体薄膜７２と第二の誘電体薄膜７５とを一体化するための特別な操作は必要としない。一体化した第一の誘電体薄膜７２及び第二の誘電体薄膜７５は、誘電体孔内充填部７６ｋを構成する。
【００８３】
次に、図１９の上から一番目の説明図に示すごとく、第二種電極導体薄膜７３に設けた第二貫通孔７３ｐの内側領域ＨＬにて一体化した第一の誘電体薄膜７２及び第二の誘電体薄膜７５からなる誘電体孔内充填部７６ｋをドーナツ状にくり貫き、第一種電極導体薄膜７１に通ずる誘電体薄膜側貫通孔７６ｐを設ける。ただし、上記第二貫通孔７３ｐの内周面は、ドーナツ状となった誘電体孔内充填部７６ｋによって被覆されたままである。誘電体薄膜側貫通孔７６ｐは、第一種電極導体薄膜７１を露出させるためのものである。図１９の上から二番目の説明図に示すごとく、適切な厚さの金属をスパッタ・蒸着等すれば、誘電体薄膜側貫通孔７６ｐ内もしくは第二貫通孔７３ｐの内側領域ＨＬの結合導体部７７ｋにて、下層の第一種電極導体薄膜７１と導通する上層の第一種電極導体薄膜７７が積層形成される。
【００８４】
このように、同極性（例えば電源）を持つ第一種電極導体薄膜７１，７７を結合する結合導体部７７ｋと、それらとは異極性（例えばグランド）を持つ第二種電極導体薄膜７３との間には、第一の誘電体薄膜７２及び第二の誘電体薄膜７５とが一体化してなる誘電体孔内充填部７６ｋが介在している。そして、この誘電体孔内充填部７６ｋが、第二種電極導体薄膜７３の第二貫通孔７３ｐの内側領域ＨＬ内において、結合導体部７７ｋを周方向全域にわたって取り囲むことにより、該結合導体部７７ｋの外周面と、第二種電極導体薄膜７３の第二貫通孔７３ｐの内周面とが直流的に分離される。
【００８５】
本実施形態においては、第二種電極導体薄膜７３の第二貫通孔７３ｐに比して、誘電体薄膜側貫通孔７６ｐが径小とされる。また、両貫通孔７３ｐ，７６ｐが同軸状となる配置としている。したがって、誘電体薄膜側貫通孔７６ｐを形成した後にも、誘電体孔内充填部７６ｋが第二貫通孔７３ｐの内周面を被覆した状態が維持される。こうした方法によれば、第一種電極導体薄膜７１，７７と、第二種電極導体薄膜７３との直流的な分離を確実に取れるとともに、同極性の電極導体薄膜同士の接続工程を極めて簡単に行なうことができる。
【００８６】
また、第二貫通孔７３ｐの軸線が、第一種基体側結合導体部５１ａの軸線に対して、面内方向にずれた位置関係となっている。すなわち、電源の極性を持つ電極導体薄膜と、グランドの極性を持つ電極導体薄膜との直流的な分離状態を維持しつつ、基体側端子アレー７の端子間隔を、薄膜積層体側端子アレー５の端子間隔に合わせ込むための構造（いわゆるファンアウト構造）の要部が示されている。こうした点については、既に説明したとおりである。
【００８７】
さらに、図１９の上から三番目の説明図に示すごとく、これまで説明した各工程を援用して、第一種電極導体薄膜７７の上に第三の誘電体薄膜７８を形成する。この第三の誘電体薄膜７８は、第一種電極導体薄膜７７に設けた貫通孔７７ｐを通じて一層下の第二の誘電体薄膜７５に一体化し、誘電体孔内充填部７８ｋを形成する。そして、図１９の上から四番目の説明図に示すごとく、既述した方法と同様にして、誘電体孔内充填部７８ｋの中心部をくり貫いて誘電体薄膜側貫通孔７８ｐを形成し、誘電体薄膜側貫通孔７８ｐを介して、上下の第二種電極導体薄膜７３，７９同士を接続する。このように、電源側の電極導体薄膜７１，７７を積層しパターニングする工程と、誘電体薄膜７２，７５，７８を積層しパターニングする工程と、グランド側の電極導体薄膜７３，７９を積層しパターニングする工程とを、順番に繰り返し行なっていく。そして、電極導体薄膜及び誘電体薄膜の積層が終了した後、信号用結合導体２２及び引き回し配線部２１と、補助誘電体層１２との積層形成を一括して行なう。さらに、メッキ等により端子５ｓ，５ｂ，５ａを形成した後、ソルダーレジスト層を兼ねた保護層１１を、二酸化珪素等を用いて形成することにより、本発明にかかるコンデンサが完成する。
【００８８】
なお、図１７から図１９の製造方法を採用して作製されるコンデンサにおいては、図１９の上から四番目の説明図に示すごとく、上下の電極導体薄膜を接続する部分が擂り鉢状にやや窪んだ形を呈することとなる。ただし、電極導体薄膜の厚さや誘電体薄膜の厚さは１μｍ程度あるいはそれ以下なので、実際には然程大きな凹凸は生じない。それに、誘電体薄膜の成膜方法としてスピンコート法など、膜の表面の凹凸を解消しつつ成膜できる方法を適宜選択することもできる。
【００８９】
次に、図２０から図２２は、本発明にかかるコンデンサの製造方法の第三実施例を示す工程説明図である。各工程の説明は、第二実施例の説明を大部分援用できるので、相違点を中心に説明する。まず、図２０の上から一番目の説明図に示すごとく、板状基体５０の第一主表面ＣＰに露出した第二種基体側結合導体部５１ｂの周囲に、レジスト８１をドーナツ状にパターニングする。そして、図２０の上から二番目及び三番目の説明図に示すごとく、金属をスパッタ等の方法で堆積した後、レジスト８１を除去することにより、リング状の貫通孔８２ｐを有する第一種電極導体薄膜８２が形成される。第二種基体側結合導体部５１ｂの真上に隣接して電極導体薄膜部８３が形成されるが、この電極導体薄膜部８３は、第一種電極導体薄膜部８２とは直流的に分離されている。このように、電極導体薄膜部８３を形成しておくことで、複数の電極導体薄膜及び複数の誘電体薄膜を積層していくにつれて凹凸が大きくなっていくことを防止できる。この点、図６で説明した第一実施例と同じである。
【００９０】
次に、図２０の上から四番目の説明図に示すごとく、第一の誘電体薄膜８４を形成する。ドーナツ状貫通孔８２ｐの内周面が第一の誘電体薄膜８４で被覆されることとなるので、これにより、第一種電極導体薄膜部８２と第二種基体側結合導体部５１ｂとは確実に分離される。次に、図２１の上から一番目の説明図に示すごとく、第二種基体側結合導体部５１ｂを被覆する電極導体薄膜部８３が露出するように、第一の誘電体薄膜８４の一部をフォトリソグラフィー技術により除去する。また、このときに、第一種電極導体薄膜部８２の一部を露出させるための貫通孔８４ｐも形成する。
【００９１】
次に、図２１の上から二番目の説明図に示すごとく、第一の誘電体薄膜８４に形成した貫通孔８４ｐの開口周縁部にドーナツ状にレジスト８５をパターニングし、第二種電極導体薄膜部８６を形成する。そして、図２１の上から三番目の説明図に示すごとく、レジスト８４を除去することにより、第二種電極導体薄膜部８６には、中心に第一種電極導体薄膜部８２に結合する結合導体部８７ｋが位置する形で、ドーナツ状の貫通孔８６ｐが形成される。また、第二種電極導体薄膜部８６は、電極導体薄膜部８３を介して第二種基体側結合導体部５１ｂに導通する。すなわち、電極導体薄膜部８３は、第二種基体側結合導体部５１ｂと第二種電極導体薄膜部８６とを接続する結合導体部として機能している。
【００９２】
そして、図２１の上から四番目の説明図に示すごとく、第二の誘電体薄膜８９を形成することにより、ドーナツ状の貫通孔８６ｐ内において、第一の誘電体薄膜８４と第二の誘電体薄膜８９とが一体化して誘電体孔内充填部８９ｋが形成される。誘電体孔内充填部８９ｋは、第一種電極導体薄膜部８２に隣接して形成されている結合導体部８７ｋと、第二種電極導体薄膜部８６の貫通孔８６ｐの内周面とに介在している。これにより、第一種電極導体薄膜部８２と、第二種電極導体薄膜部８６とは直流的に分離される。そして、図２２に示すごとく、同様の手順を繰り返していき、電極導体薄膜及び誘電体薄膜の積層工程を終了する。
【００９３】
以上、本明細書中にはいくつかのコンデンサの実施形態と、いくつかのコンデンサの製造方法の実施形態を示したが、各実施形態の説明は相互に援用できるものであることに言及しおく。また、発明の要旨を逸脱しない範囲内において、各実施形態を種々組み合わせることができることはもちろんである。
【図面の簡単な説明】
【００９４】
【図１】本発明のコンデンサを中間基板として構成した一例を示す側面模式図。
【図２】集積回路用のデカップリングコンデンサの使用形態の一例を示す等価回路図。
【図３】図１の本発明のコンデンサを取り出して示す平面図及び側面断面模式図。
【図４】図３のコンデンサの詳細構造を示す断面図。
【図５】電極導体薄膜の平面形態を例示して示す模式図。
【図６】図４のコンデンサの製造方法の一例を示す工程説明図。
【図７】図４のコンデンサの第一変形例を示す断面図。
【図８】同じく第二変形例を示す断面図。
【図９】同じく第三変形例を示す断面図。
【図１０】同じく第四変形例を示す断面図。
【図１１】同じく第五変形例を示す断面図。
【図１２】同じく第六変形例を示す平面図及び側面断面模式図。
【図１３】図１２の要部拡大断面模式図。
【図１４】図４のコンデンサの第七変形例を示す断面図。
【図１５】同じく第八変形例を示す断面図。
【図１６】同じく第九変形例を示す断面図。
【図１７】本発明にかかるコンデンサの製造方法の第二実施例を示す工程説明図。
【図１８】図１７に続く工程説明図。
【図１９】図１８に続く工程説明図。
【図２０】本発明にかかるコンデンサの製造方法の第三実施例を示す工程説明図。
【図２１】図２０に続く工程説明図。
【図２２】図２１に続く工程説明図。
【符号の説明】
【００９５】
１，１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，２００，３００，４００  コンデンサ（中間基板）
５  薄膜積層体側端子アレー
５ａ  第一種端子
５ｂ  第二種端子
５ｓ  信号用端子
７  基体側端子アレー
７ａ  第一種基体側端子
７ｂ  第二種基体側端子
７ｓ  信号用基体側端子
１０  薄膜積層体
１２  補助誘電体層
１３  誘電体薄膜
１３ｈ  貫通孔
１３ｖ，７６ｋ，７８ｋ，８９ｋ  誘電体孔内充填部
１４，７１，７７  第一種電極導体薄膜
１５，１９，７７ｋ，８７ｋ  結合導体部
１５’，１５’’，１９’  補助結合導体部
１７，７３，７９，８６  第二種電極導体薄膜
１６，１８  貫通孔
２２  信号用結合導体部
５０  板状基体
５１ａ  第一種基体側結合導体部
５１ｂ  第二種基体側結合導体部
５１ｓ  信号用基体側結合導体部
５２  焼成セラミック誘電体層
５４，５７  電極導体層
ＬＴ  間隔変換用薄膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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