(57)【要約】【課題】  電子デバイスの出力信号と出力信号の期待値信号を同期させ、これらの信号を適切に比較する試験装置等を提供する。【解決手段】  電子デバイス２００を試験する試験装置１００は、電子デバイスに与えるべき試験パターンと、試験パターンを電子デバイスに与えた場合に電子デバイスが出力するべき期待値信号列とを生成するパターン生成器５０と、試験パターンに応じて電子デバイスが出力する出力信号列と、期待値信号列とを比較する比較部２１０と、出力信号列内に、比較部２１０による出力信号列及び期待値信号列の比較の開始を指示する出力ヘッダを検出した場合に、出力信号列及び期待値信号列の比較を比較部２１０に開始させる取込制御部２４０と、取込制御部２４０による指示に従い、比較部２１０における比較結果を取り込む比較結果出力部２３０とを備える。【選択図】図２
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【特許請求の範囲】
【請求項１】
電子デバイスを試験する試験装置であって、
前記電子デバイスに与えるべき試験パターンと、前記試験パターンを前記電子デバイスに与えた場合に前記電子デバイスが出力するべき期待値信号列とを生成するパターン生成器と、
前記試験パターンに応じて前記電子デバイスが出力する出力信号列と、前記期待値信号列とを比較する比較部と、
前記出力信号列内に、前記比較部による前記出力信号列及び前記期待値信号列の比較の開始を指示する出力ヘッダを検出した場合に、前記出力信号列及び前記期待値信号列の比較を前記比較部に開始させる取込制御部と、
前記取込制御部による指示に従い、前記比較部における比較結果を取り込む比較結果出力部と
を備えることを特徴とする試験装置。
【請求項２】
前記比較部は、
前記期待値信号列を予め定められたデータサイズ毎にシリアルパラレル変換する第１の変換部と、
前記出力信号列を前記予め定められたデータサイズ毎にシリアルパラレル変換する第２の変換部と、
変換された前記出力信号列及び変換された前記期待値信号列の比較に基づいて前記出力ヘッダを検出する出力ヘッダ検出器と
を有し、
前記取込制御部は、前記出力ヘッダ検出器による比較結果に基づき、前記出力ヘッダを検出することを特徴とする請求項１記載の試験装置。
【請求項３】
前記取込制御部は、前記試験パターンの試験が終了した場合に、前記比較部における比較を停止させ、
前記比較部は、前記試験パターンを用いた試験に続く次の試験に対応する出力ヘッダの期待値を示す期待値ヘッダを前記期待値信号列として取得することを特徴とする請求項１記載の試験装置。
【請求項４】
前記比較結果出力部は、前記比較部による比較を停止している状態において、前記試験パターンによる試験が正しいことを示す信号を出力することを特徴とする請求項１記載の試験装置。
【請求項５】
前記比較部は、
前記期待値信号列を取り込む第１のシフトレジスタと、
前記出力信号列を取り込む第２のシフトレジスタと、
前記出力ヘッダを検出する場合に、前記第２のシフトレジスタが取り込んだ前記出力信号列及び前記第１のシフトレジスタが取り込んだ前記期待値信号列を、前記シフトレジスタの予め定められた複数の段を用いて比較する出力ヘッダ検出器と、
前記出力ヘッダを検出した場合に、前記第２のシフトレジスタが取り込んだ前記出力信号列及び前記第１のシフトレジスタが取り込んだ前記期待値信号列を、前記シフトレジスタの予め定められた１の段を用いて比較する比較器と
を有することを特徴とする請求項１記載の試験装置。
【請求項６】
前記取込制御部は、前記第１のシフトレジスタにおいて前記期待値信号列の開始を示す期待値ヘッダを検出した場合に、前記期待値信号列の取り込みを停止し、前記第２のシフトレジスタにおいて前記出力ヘッダを検出した場合に、前記期待値信号列の取り込みを再開することを特徴とする請求項５に記載の試験装置。
【請求項７】
前記取込制御部は、前記第２のシフトレジスタ及び前記第１のシフトレジスタに取り込まれた前記出力信号列及び前記期待値信号列の一致を判定することにより、前記出力ヘッダを検出することを特徴とする請求項５記載の試験装置。
【請求項８】
前記取込制御部は、前記出力ヘッダの検出において、前記シフトレジスタの全ての段を用い、前記出力信号列と前記期待値信号列との比較において、前記シフトレジスタの一部の段を用いることを特徴とする請求項５記載の試験装置。
【請求項９】
電子デバイスを試験する試験装置を制御する制御方法であって、
前記電子デバイスに与えるべき試験パターンと、前記試験パターンを前記電子デバイスに与えた場合に前記電子デバイスが出力するべき期待値信号列とを生成し、
前記出力信号列内に、前記比較部による前記出力信号列及び前記期待値信号列の比較の開始を指示する出力ヘッダを検出した場合に、前記出力信号列及び前記期待値信号列の比較を開始することを特徴とする制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、試験装置及び制御方法に関する。特に本発明は、電子デバイスを試験する試験装置及び制御方法に関する。
【背景技術】
【０００２】
電子デバイスに試験パターンを入力し、この試験パターンに対する電子デバイスの出力信号列と、この電子デバイスから出力されることが期待される期待値信号列とを比較することにより、電子デバイスを試験する試験装置が用いられている。
現時点で先行公知文献の存在を把握していないので、先行公知文献に関する記載を省略する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記試験装置は、出力信号列の出力と、期待値信号列の出力とのタイミングのずれが不定である場合等には、この電子デバイスの試験を適切に行うことができない。
そこで本発明は、上記の課題を解決することのできる試験装置及び制御方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００４】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する試験装置であって、電子デバイスに与えるべき試験パターンと、試験パターンを電子デバイスに与えた場合に電子デバイスが出力するべき期待値信号列とを生成するパターン生成器と、試験パターンに応じて電子デバイスが出力する出力信号列と、期待値信号列とを比較する比較部と、出力信号列内に、比較部による出力信号列及び期待値信号列の比較の開始を指示する出力ヘッダを検出した場合に、出力信号列及び期待値信号列の比較を比較部に開始させる取込制御部と、取込制御部による指示に従い、比較部における比較結果を取り込む比較結果出力部とを備えることを特徴とする試験装置を提供する。
【０００５】
また、比較部は、期待値信号列を予め定められたデータサイズ毎にシリアルパラレル変換する第１の変換部と、出力信号列を予め定められたデータサイズ毎にシリアルパラレル変換する第２の変換部と、変換された出力信号列及び変換された期待値信号列の比較に基づいて出力ヘッダを検出する出力ヘッダ検出器とを有し、取込制御部は、出力ヘッダ検出器による比較結果に基づき、出力ヘッダを検出してもよい。
【０００６】
また、取込制御部は、試験パターンの試験が終了した場合に、比較部における比較を停止させ、比較部は、試験パターンを用いた試験に続く次の試験に対応する出力ヘッダの期待値を示す期待値ヘッダを期待値信号列として取得してもよい。
また、比較結果出力部は、比較部による比較を停止している状態において、試験パターンによる試験が正しいことを示す信号を出力してもよい。
【０００７】
また、比較部は、期待値信号列を取り込む第１のシフトレジスタと、出力信号列を取り込む第２のシフトレジスタと、出力ヘッダを検出する場合に、第２のシフトレジスタが取り込んだ出力信号列及び第１のシフトレジスタが取り込んだ期待値信号列を、シフトレジスタの予め定められた複数の段を用いて比較する出力ヘッダ検出器と、出力ヘッダを検出した場合に、第２のシフトレジスタが取り込んだ出力信号列及び第１のシフトレジスタが取り込んだ期待値信号列を、シフトレジスタの予め定められた１の段を用いて比較する比較器とを有してもよい。
【０００８】
また、取込制御部は、第１のシフトレジスタにおいて期待値信号列の開始を示す期待値ヘッダを検出した場合に、期待値信号列の取り込みを停止し、第２のシフトレジスタにおいて出力ヘッダを検出した場合に、期待値信号列の取り込みを再開してもよい。
また、取込制御部は、第２のシフトレジスタ及び第１のシフトレジスタに取り込まれた出力信号列及び期待値信号列の一致を判定することにより、出力ヘッダを検出してもよい。
また、取込制御部は、出力ヘッダの検出において、シフトレジスタの全ての段を用い、出力信号列と期待値信号列との比較において、シフトレジスタの一部の段を用いてもよい。
【０００９】
本発明の第２の形態によると、電子デバイスを試験する試験装置を制御する制御方法であって、電子デバイスに与えるべき試験パターンと、試験パターンを電子デバイスに与えた場合に電子デバイスが出力するべき期待値信号列とを生成し、出力信号列内に、比較部による出力信号列及び期待値信号列の比較の開始を指示する出力ヘッダを検出した場合に、出力信号列及び期待値信号列の比較を開始することを特徴とする制御方法を提供する。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明の効果】
【００１０】
本発明によれば、電子デバイスの出力信号と出力信号の期待値信号を同期させ、これらの信号を適切に比較することができる。
【発明を実施するための最良の形態】
【００１１】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１２】
図１は、本発明に係る試験装置１００の構成の一例を示す。試験装置１００は、電子デバイス２００を試験する。試験装置１００は、パターン発生器５０、波形整形器４０、信号入出力部３０、及び判定部２０を備える。
【００１３】
パターン発生器５０は、電子デバイス２００を試験するための試験パターンを生成する。パターン発生器５０は、外部に設けられたテスタ制御部１５０から、電子デバイス２００を試験するべき試験データを受け取り、当該試験データに基づいた試験パターンを生成する。また、テスタ制御部１５０は、例えばワークステーション等のコンピュータである。また、パターン発生器５０は、試験パターンを電子デバイス２００に与えた場合に当該電子デバイスが出力するべき期待値を示す期待値信号列を生成する。
【００１４】
波形整形器４０は、試験パターンを受け取って整形し、所望のタイミングで信号入出力部３０に供給する。
【００１５】
信号入出力部３０は、受け取った試験パターンを電子デバイス２００に供給し、電子デバイス２００が試験パターンに基づいて出力する出力信号列を受け取る。また、信号入出力部３０は、受け取った出力信号列を判定部２０に供給する。
【００１６】
判定部２０は、受け取った出力信号列に基づいて、電子デバイス２００の良否を判定する。例えば、判定部２０は、パターン発生器５０から期待値信号列を受け取り、当該期待値信号列と電子デバイス２００の出力信号列とを比較することにより、電子デバイス２００の良否を判定する。例えば、試験される電子デバイス２００が複数のコマンドを受け取り、これらのコマンドを順次処理する場合によっては、デバイスの内部の動作状態においては、出力タイミングが異なる場合がある。このような場合、電子デバイス２００から出力される出力信号列をいつ期待値信号列と比較し始めるべきかを正しく判断する必要がある。よって、本実施形態において、判定部２０は、試験パターンの開始部分に対応して電子デバイスが出力する出力信号である出力ヘッダを検出した場合に、出力ヘッダ以降の出力信号列と期待値信号列との比較を開始する。
【００１７】
図２は、判定部２０の構成の一例を示す図である。判定部２０は、比較部２１０と、比較結果出力部２３０と、取込制御部２４０とを有する。
【００１８】
比較部２１０は、取込制御部２４０からの指示に応じて、パターン発生器５０から期待値信号列を取得し、判定部２０から出力信号列を取得する。そして、比較部２１０は、この期待値信号列及び出力信号列の比較開始を示す出力ヘッダを検出した場合に、その旨を取込制御部２４０に送る。比較部２１０は、例えば、出力信号列を、期待値信号列の開始を示す期待値ヘッダと比較することにより、出力ヘッダを検出する。続いて、取込制御部２４０は、期待値信号列を続けて取得する旨の指示を比較部２１０に送り、比較結果出力部２３０に比較結果の取り込みを開始する旨の指示を送る。これを受けて、比較部２１０は、期待値信号列バッファ２０５から受け取った期待値信号列及び信号入出力部３０から受け取った出力信号列を比較し、比較結果を比較結果出力部２３０に送る。比較結果出力部２３０は、比較結果をパターン発生器５０に出力する。なお、比較結果出力部２３０は、比較部２１０による比較を停止している状態においても、試験パターンによる試験が正しいことを示す信号をパターン発生器５０に出力する。
【００１９】
比較部２１０は、期待値信号列バッファ２０５と、第１シフトレジスタ２１４と、第２シフトレジスタ２１８と、比較器２２４と、出力ヘッダ検出器２２８とを含む。第１シフトレジスタ２１４は、期待値信号列バッファ２０５から期待値信号列を取り込み、予め定められたデータサイズ毎（例えば、第１シフトレジスタ２１４の全段である８段ごと）にシリアルパラレル変換し、出力ヘッダ検出器２２８に出力する。また、第１シフトレジスタ２１４は、当該第１シフトレジスタ２１４の一部の段（例えば、予め定められた１段である最上位段）の値を比較器２２４に出力する。同様に、第２シフトレジスタ２１８は、信号入出力部３０から出力信号列を取り込み、予め定められたデータサイズ毎（例えば、８段ごと）にシリアルパラレル変換し、出力ヘッダ検出器２２８に出力する。また、第２シフトレジスタ２１８は、予め定められた１段である最上位段の値を比較器２２４に出力する。
【００２０】
出力ヘッダ検出器２２８は、変換された出力信号列及び変換された期待値信号列を比較し、その比較結果に基づいて、出力ヘッダを検出し、検出結果を取込制御部２４０に送る。これを受けて、取込制御部２４０は、期待値信号列バッファ２０５に、期待値信号列を続いて出力する旨の指示を送る。期待値信号列バッファ２０５は、取込制御部２４０からの指示に従い、パターン発生器５０から取得した期待値信号列を第１シフトレジスタ２１４に送る。続いて、比較器２２４は、第１シフトレジスタ２１４及び第２シフトレジスタ２１８それぞれの最上位段の値を比較し、比較結果を順次比較結果出力部２３０に送る。
【００２１】
このように、比較部２１０は、出力ヘッダを検出する場合には、各シフトレジスタの全ての段を用い、出力信号の真偽を判定する場合には、各シフトレジスタの一部の段を用いる。すなわち、比較部２１０は、出力ヘッダの検出又は出力信号の真偽の判定に対応して、各シフトレジスタにおいて使用される段の数を使い分けることができる。
【００２２】
図３は、判定部２０の動作のフローチャートである。まず、電子デバイス２００の試験を開始していない場合において、第１シフトレジスタ２１４は、期待値ヘッダを取り込み、期待値信号列の取り込みを停止する（Ｓ１００）。そして、第２シフトレジスタ２１８は、出力信号列を取り込む（Ｓ１１０）。出力ヘッダ検出器２２８は、出力ヘッダを検出する（Ｓ１２０）。例えば、出力ヘッダ検出器２２８は、第２シフトレジスタ２１８及び第１シフトレジスタ２１４に取り込まれた出力信号列及び期待値信号列を比較し、当該信号列が一致したことを判定することにより、出力ヘッダを検出する。これに代えて、出力ヘッダ検出器２２８は、出力信号列が予め定められたパターンと一致した場合に、出力ヘッダが検出されたと判断してもよい。また、出力信号列及び期待値信号列が２値データ列である場合に、出力ヘッダ検出器２２８は、当該２値データが完全に一致したことを判定することにより、出力ヘッダを検出してもよい。一方、期待値ヘッダが２値データ列であり、かつ２値の何れでもよいことを表す状態（例えば、ドントケア）を取りうる場合に、出力ヘッダ検出器２２８は、このドントケアを除く他のデータについて、出力信号列を期待値信号列が一致するか否かを判断し、出力ヘッダを検出してもよい。
【００２３】
出力ヘッダ検出器２２８が出力ヘッダを検出したと判断しなかった場合（Ｓ１２０：ＮＯ）、判定部２０は、Ｓ１１０の処理に戻る。出力ヘッダ検出器２２８が出力ヘッダを検出したと判断した場合に（Ｓ１２０：ＹＥＳ）、第１シフトレジスタ２１４及び第２シフトレジスタ２１８は、それぞれ期待値信号列及び出力信号列の取り込みを開始する。そして、比較器２２４は、出力信号列及び期待値信号列を比較する（Ｓ１３０）。判定部２０は、現在行われている１つの試験パターンによる試験が終了したか否かを判断する（Ｓ１４０）。当該試験が終了していないと判断された場合に（Ｓ１４０：ＮＯ）、判定部２０は、Ｓ１３０の処理に戻る。当該試験パターンによる試験が終了したと判断された場合に（Ｓ１４０：ＹＥＳ）、全ての試験パターンによる試験が終了したか否かを判断する（Ｓ１５０）。全ての試験が終了したと判断されなかった場合に（Ｓ１５０：ＮＯ）、判定部２０は、Ｓ１００の処理に戻る。全ての試験が終了したと判断された場合に（Ｓ１５０：ＹＥＳ）、判定部２０は、処理を終了する。
このように、判定部２０は、試験が開始される時又は１つの試験パターンによる試験が終了した時に、期待値信号及び出力信号の同期を取り、適切に試験を継続することができる。
【００２４】
図４は、第１シフトレジスタ２１４及び第２シフトレジスタ２１８が取り込む信号列の一例を示す図である。本図の左右方向は時間を表す。図４（ａ）において、第１シフトレジスタ２１４及び第２シフトレジスタ２１８を示す破線の枠は、当該第１シフトレジスタ２１４及び第２シフトレジスタ２１８にそれぞれ取り込まれたデータを示している。すなわち、本図において、第１シフトレジスタ２１４及び第２シフトレジスタ２１８は、期待値信号列３２０及び出力信号列３２２を既に取り込み、比較等の処理を終了している。
【００２５】
また、図４（ａ）に示すように、第１シフトレジスタ２１４は、試験パターンを用いた試験に続く次の試験における期待値信号列の期待値ヘッダ３１０を取得している。取込制御部２４０は、期待値ヘッダが取り込まれた場合に、期待値信号列バッファ２０５による期待値信号列の出力を停止させることにより、比較器２２４における比較を停止させる。取込制御部２４０は、例えば、予め定められたデータ及び第１シフトレジスタ２１４に取り込まれたデータを比較することにより、期待値ヘッダ３１０が取り込まれたか否かを判断する。また、取込制御部２４０は、パターン発生器５０等の外部の装置から、期待値ヘッダ３１０が取り込まれるタイミングの情報を受信することにより、期待値ヘッダ３１０が取り込まれたか否かを判断してもよい。
【００２６】
そして、出力ヘッダ検出器２２８は、第２シフトレジスタ２１８において、出力信号列の開始を示す出力ヘッダを検出する。例えば、図４（ｂ）に示すように、次の試験の出力ヘッダ３１２が第２シフトレジスタ２１８に取り込まれた場合、出力ヘッダ検出器２２８は、第２シフトレジスタ２１８及び第１シフトレジスタ２１４を比較することにより、出力ヘッダを検出することができる。そして、次の試験の出力ヘッダ３１２が検出された場合、取込制御部２４０は、期待値信号列バッファ２０５による期待値信号列の出力を再開させることにより、次の試験における期待値信号列の取り込みを第１シフトレジスタ２１４において再開させる。このように、取込制御部２４０は、第１シフトレジスタ２１４において期待値ヘッダを検出した場合に、第２シフトレジスタ２１８において出力ヘッダを検出するまでの間、期待値信号列の取り込みを停止することができる。
【００２７】
以上に示した実施形態から明らかなように、電子デバイス２００の内部の動作状態によって出力タイミングが異なる場合等においても、試験装置１００の判定部２０は、期待値信号列の取り込みのタイミングを制御することにより、出力信号列及び期待値信号列を同期させ、適切に比較することができる。
【００２８】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係る試験装置１００の構成の一例を示す図である。
【図２】判定部２０の構成の一例を示す図である。
【図３】判定部２０のフローチャートである。
【図４】第１シフトレジスタ２１４及び第２シフトレジスタ２１８が取り込む信号列の一例を示す図である。
【符号の説明】
【００３０】
２０  判定部
３０  信号入出力部
４０  波形整形部
５０  パターン発生器
１００  試験装置
１５０  テスタ制御部
２００  電子デバイス
２０５  期待値信号列バッファ
２１０  比較部
２１４  第１シフトレジスタ
２１８  第２シフトレジスタ
２２４  比較器
２２８  出力ヘッダ検出器
２３０  比較結果出力部
２４０  取込制御部
３１０  次の試験の期待値ヘッダ
３１２  次の試験の出力ヘッダ
３２０  期待値信号列
３２２  出力信号列
【図１】
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【図２】
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【図３】
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【図４】
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