(57)【要約】【課題】クロックラインの負荷を軽減して高速化及び低消費電力化を図ると共に、最低駆動電圧を大幅に向上させたシフトレジスタ回路を提供する。【解決手段】クロック取り込み制御回路３０において、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３のオンオフを制御するノア回路３１に、前々段のシフトレジスタ・ユニットの出力を入力した。前段のシフトレジスタ・ユニットの出力がロウレベルからハイレベルに変化すると、ノア回路３１の出力はロウレベルに変化し、これを受けて、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３がオンする。これにより、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎは、早い時期に第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を介して、このシフトレジスタ・ユニットに取り込まれる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
クロック信号に応じて駆動されるシフトレジスタ・ユニットを複数段直列接続し、
前記シフトレジスタ・ユニット内に、前記クロック信号を当該シフトレジスタ・ユニットの２段以上前のシフトレジスタ・ユニットの出力に応じて前記クロック信号を取り込むように制御するクロック信号取り込み制御回路を設けたことを特徴とするシフトレジスタ回路。
【請求項２】
前記クロック信号取り込み制御回路は、当該シフトレジスタ・ユニットの２段以上前のシフトレジスタ・ユニットからの出力に応じてスイッチングし、前記クロック信号を当該シフトレジスタ・ユニットに取り込むスイッチング回路を有することを特徴とする請求項１に記載のシフトレジスタ回路。
【請求項３】
前記スイッチング回路がトランスミッションゲートによって構成されることを特徴とする請求項２に記載のシフトレジスタ回路。
【請求項４】
前記クロック信号が互いに逆相の第１及び第２のクロック信号であり、前記スイッチング回路が、この第１及び第２のクロック信号が供給された一対のトランスミッションゲートを有することを特徴とする請求項２に記載のシフトレジスタ回路。
【請求項５】
前記シフトレジスタ・ユニットは、第１のクロックドインバータと、第２のクロックドインバータと、インバータと、を有し、前記第２のクロックドインバータと前記インバータとが前記第１のクロックドインバータの出力を保持する保持ループを形成することを特徴とする請求項１に記載のシフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ回路に関し、特に、クロック信号に応じて駆動されるシフトレジスタ・ユニットを複数段直列接続して構成されたシフトレジスタ回路に関する。
【背景技術】
【０００２】
従来より、シフトレジスタ回路は、例えば液晶表示装置の水平駆動回路や垂直駆動回路に用いられている。図４は、複数のシフトレジスタ・ユニットを複数段直列接続して構成されたシフトレジスタ回路のブロック図、図５は、図４のシフトレジスタ・ユニットの１つのユニットの具体的な回路構成図である。
【０００３】
このシフトレジスタ回路は、図４に示すように、複数のシフトレジスタ・ユニットＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，・・・を複数段直列接続して構成されている。そして、各段のシフトレジスタ・ユニットには、互いに逆相のクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎが、それぞれのクロックラインＣＬ１，ＣＬ２を介して供給されている。また、各段のシフトレジスタ・ユニットの出力は、次段のシフトレジスタ・ユニットに入力されている。
【０００４】
しかしながら、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを常に全てのシフトレジスタ・ユニットＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，・・・内に取り込むように構成すると、クロックラインＣＬ１，ＣＬ２の負荷（負荷抵抗や負荷容量）が大きくなり、消費電力の増加やクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎの遅延の増加を招いてしまう。
【０００５】
そこで、従来のシフトレジスタ回路では、クロック取り込み制御回路１０を設け、あるシフトレジスタ・ユニットで必要なときだけ、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むようにし、クロックラインＣＬ１，ＣＬ２の負荷の軽減を図っていた。その具体的な回路構成について、図５を参照しながら説明する。
【０００６】
クロック信号ｃｋ１ｉｎは、第１のＣＭＯＳトランスミッションゲート１１を介して取り込まれる。この第１のＣＭＯＳトランスミッションゲート１１は、ソースが接地されたプリチャージ用のＮチャネル型ＭＯＳトランジスタ１２と直列接続されている。また、クロック信号ｃｋ２ｉｎは、第２のＣＭＯＳトランスミッションゲート１３を介して取り込まれる。この第２のＣＭＯＳトランスミッションゲート１３は、ソースが電源電圧Ｖｄｄに接続されたＰチャネル型ＭＯＳトランジスタ１４と直列接続されている。
【０００７】
これら第１及び第２のＣＭＯＳトランスミッションゲート１１，１３、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４は、ノア回路１５及びその出力を反転するインバータ１６によって制御される。このノア回路１５の第１の入力端子には、前段のシフトレジスタ・ユニットの出力が入力され、その第２の入力端子には、後述する第１のクロックドインバータ２０の出力の反転信号（インバータ２２の出力）が入力されている。
【０００８】
第１のＣＭＯＳトランスミッションゲート１１とＮチャネル型ＭＯＳトランジスタ１２の接続点から得られる出力信号をｃｋ１ｏｕｔとする。また、第２のＣＭＯＳトランスミッションゲート１３とＰチャネル型ＭＯＳトランジスタ１３の接続点から得られる出力信号をｃｋ２ｏｕｔとする。これらの出力信号ｃｋ１ｏｕｔ，ｃｋ２ｏｕｔは、互いに逆相であり、第１のクロックドインバータ２０及び第２のクロックドインバータ２１に駆動クロックとして供給される。
【０００９】
すなわち、出力信号ｃｋ１ｏｕｔがハイレベル（ｃｋ２ｏｕｔはロウレベル）のときは、第１のクロックドインバータ２０がオン（インバータ動作）し、第２のクロックドインバータ２１はオフ（出力ハイインピーダンス状態）する。反対に、すなわち、出力信号ｃｋ１ｏｕｔがロウレベル（ｃｋ２ｏｕｔはハイレベル）のときは、第１のクロックドインバータ２０がオフ（出力ハイインピーダンス状態）し、第２のクロックドインバータ２１はオン（インバータ動作）する。
【００１０】
第１のクロックドインバータ２０には、前段のシフトレジスタ・ユニットの出力が入力される。第２のクロックドインバータ２１及びインバータ２２は、第１のクロックドインバータ２０の出力を保持する保持ループを形成する。これにより、第１のクロックドインバータ２０の入力信号が、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を介して取り込まれたクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎに同期してシフトされる。そして、第１のクロックドインバータ２０の出力は、インバータ２３によって反転され、出力信号ｏｕｔとして次段のシフトレジスタ・ユニットに供給される。
【００１１】
次に、このシフトレジスタ・ユニットの動作について、図６の動作タイミング図を参照して説明する。前段のシフトレジスタ・ユニットからのパルスが、このシフトレジスタ・ユニットに入力される以前の状態では、ノア回路１５の２つの入力は、いずれもロウレベルに維持されているので、ノア回路１５の出力はハイレベルである。したがって、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３はオフしており、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎは取り込まれない。その代わりに、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオンしているので、出力信号ｃｋ１ｏｕｔはロウレベルに固定され、出力信号ｃｋ２ｏｕｔはハイレベルに固定される。これにより、第１のクロックドインバータ２０はオフし、第２のクロックドインバータ２１はオンしている。
【００１２】
その後、前段のシフトレジスタ・ユニットからのパルスが到来し、これがハイレベルに立ち上がると、ノア回路１５の出力はロウレベルに変化し、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３がオンし、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎが取り込まれる。第１及び第２のＣＭＯＳトランスミッションゲート１１，１３の出力である出力信号ｃｋ１ｏｕｔ、ｃｋ２ｏｕｔは、それぞれクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎと等しいクロック信号となる。
【００１３】
したがって、クロック信号ｃｋ１ｉｎがハイレベルに立ち上がると、出力信号ｃｋ１ｏｕｔもハイレベルに立ち上がるので、第１のクロックドインバータ２０がオンする。すると、前段のシフトレジスタ・ユニットからのパルスのハイレベルがロウレベルに反転され、そのロウレベルはインバータ２３で更に反転されるので、このシフトレジスタ・ユニットの出力信号ｏｕｔは、前記パルスの立ち上がりから遅延して、ハイレベルに立ち上がる。この遅延時間は、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎのデューティが５０％であれば、クロック周期の半周期分に相当する。
【００１４】
その後、前段のシフトレジスタ・ユニットからのパルスがハイレベルからロウレベルに変化する。すると、これに同期して、出力信号ｃｋ１ｏｕｔはロウレベルに変化し、出力信号ｃｋ２ｏｕｔはハイレベルに立ち上がるので、第１のクロックドインバータ２０がオフし、第２のクロックドインバータ２１はオンする。
【００１５】
これにより、このシフトレジスタ・ユニットの出力信号ｏｕｔは、ハイレベルの状態を保持する。その後、出力信号ｃｋ１ｏｕｔがハイレベルに立ち上がり、出力信号ｃｋ２ｏｕｔがロウレベルに変化すると、第１のクロックドインバータ２０がオンし、前段のシフトレジスタ・ユニットからのパルスのロウレベルを反転するので、このシフトレジスタ・ユニットの出力信号ｏｕｔは、前記パルスの立ち下がりから遅延されて、ロウレベルに変化する。この遅延時間も、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎのデューティが５０％であれば、クロック周期の半周期分に相当する。
【００１６】
こうして、前段のシフトレジスタ・ユニットからのパルスがロウレベルとなり、インバータ２２の出力もロウレベルとなるため、ノア回路１５の出力はハイレベルに変化する。すると、これを受けて、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３はオフし、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオンするので、出力信号ｃｋ１ｏｕｔはロウレベルに、出力信号ｃｋ１ｏｕｔはハイレベルに再び固定される。
【００１７】
このようにして、このシフトレジスタ回路によれば、各シフトレジスタ・ユニットで、前段のシフトレジスタ・ユニットの出力パルスが到来したことを検出した時に、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込み、入力パルスのシフト動作を行わせているので、クロックラインＣＬ１，ＣＬ２の負荷を軽減することができる。
【００１８】
なお、シフトレジスタ回路に関する先行技術としては、例えば以下の特許文献１がある。
【特許文献１】特開平８−２１２７９３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
上述した従来のシフトレジスタ回路では、各構成回路（例えば、ノア回路１５やインバータ１６等）に電源電圧Ｖｄｄが供給されている。しかしながら最低駆動電圧（電源電圧Ｖｄｄを下げていき、あるシフトレジスタ・ユニットが次段のシフトレジスタ・ユニットに出力パルスを送出できなくなる臨界の電源電圧Ｖｄｄ）が高いという問題があった。特に、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎの周波数の高いシフトレジスタ回路では、規定の電源電圧Ｖｄｄと最低駆動電圧との差（動作電圧のマージン）がほとんどなくなるという問題がった。
【００２０】
特に、電源電圧Ｖｄｄを下げていくと、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３が開くのが遅れ、正常にクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むことができなくなる。正常にクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むことができないと、次段のシフトレジスタ・ユニットに正常な出力パルスを送出できなくなり、シフトレジスタの動作ができなくなる。
【課題を解決するための手段】
【００２１】
そこで、本発明は従来のように前段のシフトレジスタ・ユニットの出力ではなく、２段以上前のシフトレジスタ・ユニットの出力に応じて、クロック信号を取り込むように構成することで、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを通す第１及び第２のＣＭＯＳトランスミッションゲート１１，１３をより早く開くようにしたものである。
【発明の効果】
【００２２】
本発明によれば、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを伝達するクロックラインの負荷を軽減して、高速化及び低消費電力化が図れると共に、シフトレジスタ・ユニットを駆動するためのクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むための時間が十分確保できるので、最低駆動電圧を大幅に低くすることが可能になる。
【発明を実施するための最良の形態】
【００２３】
次に、本発明を実施するための最良の形態（以下、実施形態という）について説明する。図１は、本発明の実施形態に係るシフトレジスタ回路のブロック図である。図２は、図１のシフトレジスタ・ユニットの１つのユニットの具体的な回路構成図である。
【００２４】
このシフトレジスタ回路は、図１に示すように、複数のシフトレジスタ・ユニットＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４，・・・を複数段直列接続して構成されている。そして、各段のシフトレジスタ・ユニットには、互いに逆相のクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎが、それぞれのクロックラインＣＬ１，ＣＬ２を介して供給されている。  
【００２５】
また、各段のシフトレジスタ・ユニットの入力端子ｉｎ１には、前々段のシフトレジスタ・ユニットの出力が入力され、入力端子ｉｎ２には、前段のシフトレジスタ・ユニットの出力が入力されている。そして、各段のシフトレジスタ・ユニットは、前々段のシフトレジスタ・ユニットの出力に応じて、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むように構成されている。
【００２６】
シフトレジスタ・ユニットの具体的な回路構成について、図２を参照しながら説明する。なお、図２において、図５と同一の構成部分については同一の符号を付してその説明を省略する。
【００２７】
本実施形態では、シフトレジスタ・ユニット内に、クロック取り込み制御回路３０を設け、前々段のシフトレジスタ・ユニットの出力に応じてクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込むようにし、クロックラインＣＬ１，ＣＬ２の負荷の軽減を図っている。
【００２８】
そのために、クロック取り込み制御回路３０において、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３のオンオフを制御するノア回路３１に、前段のシフトレジスタ・ユニットの出力に加えて、前々段のシフトレジスタ・ユニットの出力を入力した。
【００２９】
前段のシフトレジスタ・ユニットの出力がロウレベルからハイレベルに変化すると、ノア回路３１の出力はロウレベルに変化し、プリチャージ用のＮチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオフすると共に、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３がオンする。これにより、従来より、早いタイミングで、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎは、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３を介して、このシフトレジスタ・ユニットに取り込まれる。
【００３０】
次に、このシフトレジスタ・ユニットの動作について、図３の動作タイミング図を参照して説明する。なお、他のシフトレジスタ・ユニットの動作についても同様である。前々段のシフトレジスタ・ユニットからのパルスが、このシフトレジスタ・ユニットに入力される以前の状態では、ノア回路３１の３つの入力は、いずれもロウレベルに維持されているので、ノア回路３１の出力はハイレベルである。したがって、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３はオフしており、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎは取り込まれない。その代わりに、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオンしているので、出力信号ｃｋ１ｏｕｔはロウレベルに固定され、出力信号ｃｋ２ｏｕｔはハイレベルに固定される。これにより、第１のクロックドインバータ２０はオフし、第２のクロックドインバータ２１はオンしている。
【００３１】
その後、前々段のシフトレジスタ・ユニットからのパルスが到来し、これがハイレベルに立ち上がると、ノア回路３１の出力はロウレベルに変化し、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３がオンし、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎが取り込まれる。第１及び第２のＣＭＯＳトランスミッションゲート１１，１３の出力である出力信号ｃｋ１ｏｕｔ、ｃｋ２ｏｕｔは、それぞれクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎと等しいクロック信号となる。このように、本実施形態によれば、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３は、従来に比して早くオンし、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを早い段階で取り込むことができる。これが最低動作電圧を低くできることにつながる。
【００３２】
クロック信号ｃｋ１ｉｎがハイレベルに立ち上がると、出力信号ｃｋ１ｏｕｔもハイレベルに立ち上がるので、第１のクロックドインバータ２０がオンする。その後、前段のシフトレジスタ・ユニットからのパルスがハイレベルに立ち上がると、第１のクロックドインバータ２０によって、この入力パルスのハイレベルはロウレベルに反転され、そのロウレベルは更にインバータ２３で反転されるので、このシフトレジスタ・ユニットの出力信号ｏｕｔは、前記パルスの立ち上がりから遅延して、ハイレベルに立ち上がる。この遅延時間は、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎのデューティが５０％であれば、クロック周期の半周期分に相当する。
【００３３】
その後、前々段のシフトレジスタ・ユニットからのパルスがハイレベルからロウレベルに変化する。これに続いて前段のシフトレジスタ・ユニットからのパルスがハイレベルからロウレベルに変化する。すると、これに同期して、出力信号ｃｋ１ｏｕｔはロウレベルに変化し、出力信号ｃｋ２ｏｕｔはハイレベルに立ち上がるので、第１のクロックドインバータ２０がオフし、第２のクロックドインバータ２１はオンする。
【００３４】
これにより、このシフトレジスタ・ユニットの出力信号ｏｕｔは、ハイレベルの状態を保持する。その後、出力信号ｃｋ１ｏｕｔがハイレベルに立ち上がり、出力信号ｃｋ２ｏｕｔがロウレベルに変化すると、第１のクロックドインバータ２０がオンし、前段のシフトレジスタ・ユニットからのパルスのロウレベルを反転するので、このシフトレジスタ・ユニットの出力信号ｏｕｔは、前記パルスの立ち下がりから遅延されて、ロウレベルに変化する。この遅延時間も、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎのデューティが５０％であれば、クロック周期の半周期分に相当する。
【００３５】
こうして、前段のシフトレジスタ・ユニットからのパルス、前々段のシフトレジスタ・ユニットからのパルスがロウレベルとなり、インバータ２２の出力もロウレベルとなるため、ノア回路３１の出力はハイレベルに変化する。すると、これを受けて、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３はオフし、Ｎチャネル型ＭＯＳトランジスタ１２及びＰチャネル型ＭＯＳトランジスタ１４はオンするので、出力信号ｃｋ１ｏｕｔはロウレベルに、出力信号ｃｋ１ｏｕｔはハイレベルに再び固定される。
【００３６】
したがって、このシフトレジスタ回路によれば、各シフトレジスタ・ユニットで、前々段のシフトレジスタ・ユニットの出力パルスが到来したことを検出した時に、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込み、入力パルスのシフト動作を行わせているので、クロックラインＣＬ１，ＣＬ２の負荷を軽減することができると共に、従来に比して１パルス分だけ早くクロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを取り込んでいるので、電源電圧Ｖｄｄが低下しても、その取り込み時間を十分確保でき、最低動作電圧を大幅に向上することができる。
【００３７】
なお、本実施形態では、ノア回路３１に前段のシフトレジスタ・ユニットの出力を入力しているが、上記の動作例では、ノア回路３１には、インバータ２２の出力と前々段のシフトレジスタ・ユニットの出力が入力されていれば十分であり、前段のシフトレジスタ・ユニットの出力を入力することは必ずしも必要ではない。
【００３８】
また、本実施形態では、ノア回路３１に前々段のシフトレジスタ・ユニットの出力が入力されているが、本発明の趣旨は、クロック信号ｃｋ１ｉｎ，ｃｋ２ｉｎを早く取り込むことで最低動作電圧を向上する点にあるので、これに限らず、２段以上前段のシフトレジスタ・ユニットの出力を入力してもよい。
【００３９】
また、本実施形態のシフトレジスタ回路を液晶表示装置や有機ＥＬ表示装置等のフラットパネルディスプレイに用いる場合には、第１及び第２のＣＭＯＳトランスミッションゲート１１，１３、Ｎチャネル型ＭＯＳトランジスタ１２、Ｐチャネル型ＭＯＳトランジスタ１４等のデバイスを薄膜トランジスタで構成することが好適である。
【００４０】
さらに、本実施形態のシフトレジスタ回路を基本として、スキャン方向切り換えスイッチを設けることで、双方向のシフトレジスタ回路を構成することもできる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係るシフトレジスタ回路のブロック図である。
【図２】本発明の実施形態に係るシフトレジスタ・ユニットの具体的な回路構成図である。
【図３】本発明の実施形態に係るシフトレジスタ回路の動作タイミング図である。
【図４】従来例に係るシフトレジスタ回路のブロック図である。
【図５】従来例に係るシフトレジスタ・ユニットの具体的な回路構成図である。
【図６】従来例に係るシフトレジスタ回路の動作タイミング図である。
【符号の説明】
【００４２】
ＳＲ１，ＳＲ２，ＳＲ３，ＳＲ４  シフトレジスタ・ユニット
ＣＬ１，ＣＬ２  クロックライン
１１  第１のＣＭＯＳトランスミッションゲート  
１２  Ｎチャネル型ＭＯＳトランジスタ  
１３  第１のＣＭＯＳトランスミッションゲート  
１４  Ｐチャネル型ＭＯＳトランジスタ
１６  インバータ  ２０  第１のクロックドインバータ  
２１  第２のクロックドインバータ    ２２  インバータ      ２３  インバータ
３０  クロック取り込み制御回路      ３１  ノア回路  
【図１】
2005108368.tif 000003
【図２】
2005108368.tif 000004
【図３】
2005108368.tif 000005
【図４】
2005108368.tif 000006
【図５】
2005108368.tif 000007
【図６】
2005108368.tif 000008