(57)【要約】【課題】フローティングゲート電極の上部に形成される誘電体膜の有効厚さを確保可能にするフラッシュメモリ素子の製造方法を提供する。【解決手段】半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む。【選択図】図３
2005033166.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、
前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、
前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
前記第２ポリシリコン膜は、
ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度４８０〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で形成し、その後 前記第２ポリシリコン膜にＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度流しながらＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度入れて、前記第１ポリシリコン膜に隣接した領域に高濃度ドーピング領域を形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項３】
前記第高濃度ドーピング領域はＳｉＨ４ガスのみを用いてさらに形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項４】
前記高濃度ドーピング領域は３Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度にすることを特徴とする請求項１〜３のいずれか１項記載のフラッシュメモリ素子の製造方法。
【請求項５】
前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜が順次積層されたＯＮＯ構造で形成し、前記第１及び第２酸化膜は８１０〜８５０℃程度の温度、前記窒化膜は６５０〜８００℃程度の温度で形成することを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【請求項６】
前記誘電体膜の上部にコントロールゲート電極用第３ポリシリコン膜及び金属シリサイド膜を形成した後、前記結果物の所定の領域に、フォトエッチング工程を行ってフローティングゲート電極及びコントロールゲート電極を形成する段階をさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフラッシュメモリ素子の製造方法に関する。
【背景技術】
【０００２】
一般に、フラッシュメモリ素子のフローティングゲート電極を形成するに際して、アンドープト(undoped)第１ポリシリコン膜（トンネル酸化膜に隣接したポリシリコン膜）とドープト(doped)第２ポリシリコン膜（誘電体膜に隣接したポリシリコン膜）を順次積層した後、これをパターニングしてフローティングゲート電極を形成する。この際、ドープト第２ポリシリコン膜のドーピング濃度はフローティングゲート電極のバルク(bulk)ドーピング濃度（フローティングゲート電極の全体ドーピング濃度）よりさらに高いが、以後行われる酸化工程のような高温熱処理工程によって、前記互いに異なるドーピング濃度を有するポリシリコン膜のイオンが拡散するという現象が発生する。
【０００３】
この拡散により不均一な濃度を有する第１及び第２ポリシリコン膜の上部に誘電体膜形成工程を行うが、第２ポリシリコン膜の上部のドーピング濃度が高いため、誘電体膜の厚さを制御して蒸着するにも拘らず、自然酸化膜の形成などによって所望の誘電体膜の有効厚さ(effective thickness)を確保することが難しいという問題点がある。
【０００４】
また、このような問題によってフローティングゲート電極のバルクドーピング濃度を低く保つと、ドープト第１ポリシリコン膜における拡散が行われず空乏層領域を形成する問題点があって、これも解決策として提示できない。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題点を解決するためのもので、その目的は、フローティングゲート電極の上部に形成される誘電体膜の有効厚さを確保可能にするフラッシュメモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の思想は、半導体基板上にアンドープト第１ポリシリコン膜を形成する段階と、前記第１ポリシリコン膜の上部に、高濃度ドーピング領域が備えられたアンドープト第２ポリシリコン膜を形成する段階と、前記第２ポリシリコン膜のドーピング濃度と前記第１ポリシリコン膜のドーピング濃度が類似となるようにしながら、前記結果物上に誘電体膜を形成する段階とを含む、フラッシュメモリ素子の製造方法を提供する。
【０００７】
前記第２ポリシリコン膜は、ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法によって温度４８０〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で形成し、その後 前記第２ポリシリコン膜にＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度流しながらＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度入れて、前記第１ポリシリコン膜に隣接した領域に高濃度ドーピング領域を形成することが好ましい。
【０００８】
前記第高濃度ドーピング領域はＳｉＨ４ガスのみを用いてさらに形成するが、この際、高濃度ドーピング領域とアンドープト領域との比率は１：３にすることが好ましい。
【０００９】
前記高濃度ドーピング領域は３Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度に形成することが好ましい。
【００１０】
前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜が順次積層されたＯＮＯ構造で形成し、前記第１及び第２酸化膜は８１０〜８５０℃程度の温度、前記窒化膜は６５０〜８００℃程度の温度で形成することが好ましい。
【００１１】
前記誘電体膜の上部にコントロールゲート電極用第３ポリシリコン膜及び金属シリサイド膜を形成した後、前記結果物の所定の領域に、フォトエッチング工程を行ってフローティングゲート電極及びコントロールゲート電極を形成する段階をさらに含むことが好ましい。
【発明の効果】
【００１２】
本発明によれば、フローティングゲート電極を形成する第１ポリシリコン膜と第２ポリシリコン膜に均一なドーピング濃度を持たせるとともに、誘電体膜の形成工程の際に前記結果物上の自然酸化膜の成長を最小化させて前記誘電体膜の有効厚さを形成するという効果がある。
【発明を実施するための最良の形態】
【００１３】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、本発明の実施例は、様々な変形実施が可能であるが、本発明は、下記の実施例に限定されるものと解釈されてはならない。これらの実施例は当技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における膜の厚さなどはより明確な説明を強調するために誇張されたもので、図面上において同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することができ、あるいはその間に第３の膜が介在されることもできる。
【００１４】
図１及び図２は本発明に係るフラッシュメモリ素子の製造方法を説明するための断面図、図３は本発明に係るフローティングゲート電極のドーピングプロファイルを示すグラフである。
【００１５】
図１を参照すると、半導体基板１０にトンネル酸化膜１２及びフローティングゲート電極用第１ポリシリコン膜１４を順次形成する。
【００１６】
この際、前記半導体基板１０はＰＭＯＳ領域及びＮＭＯＳ領域に区分定義されており、イオン注入工程によってＰＭＯＳ領域のウェル領域（図示せず）及びしきい値電圧調節用イオンが注入された領域（図示せず）、ＮＭＯＳ領域のウェル領域（図示せず）及びしきい値調節用イオンが注入された領域（図示せず）をそれぞれ形成する。
【００１７】
前記トンネル酸化膜１２は７５０〜８００℃程度の範囲でウェット酸化を行った後、９００〜９１０℃程度の温度とＮ２の気体雰囲気中で２０〜３０分間熱処理して形成することができる。
【００１８】
前記フローティングゲート電極用第１ポリシリコン膜１４は、ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスを用いたＬＰＣＶＤ法によって温度４８０〜５５０℃程度及び圧力０.１〜３Ｔｏｒｒ程度の範囲で形成することができ、アンドープトポリシリコン膜を形成する。
【００１９】
前記第１ポリシリコン膜１４の上部にパッド窒化膜（図示せず）を形成した後、フォトレジストパターン（図示せず）を形成し、これをエッチングマスクとしてパッド窒化膜（図示せず）、第１ポリシリコン膜１４、トンネル酸化膜１２、半導体基板１０をエッチングして、素子分離領域を定義するトレンチ（図示せず）を形成する。前記トレンチ(図示せず)の内部にギャップフィル(gap fill)特性に優れたＨＤＰ(High Density Plasma)酸化膜が充填されるように蒸着した後、前記パッド窒化膜（図示せず）が露出されるまでＣＭＰ(Chemical Mechanical Polishing)工程などの平坦化工程を行って素子分離膜（図示せず）を形成する。前記パッド窒化膜（図示せず）をエッチング工程によって除去する。
【００２０】
次に、前記結果物の上部にフローティングゲート電極用第２ポリシリコン膜１６、誘電体膜１８、コントロールゲート電極用第３ポリシリコン膜２０及金属シリサイド膜２２を順次形成する。
【００２１】
前記フローティングゲート電極用第２ポリシリコン膜１６は、第１ポリシリコン膜１４と隣接した領域に高濃度ドーピング領域Ａを備えるように形成するが、これは、後続の熱処理工程によって第２ポリシリコン膜１４にドープされたイオンの拡散によって、アンドープト第１ポリシリコン膜１４と第２ポリシリコン膜１６の全体ドーピング温度が１Ｅ２０ａｔｏｍｓ／ｃｃ程度となるようにし、第２ポリシリコン膜１６と第１ポリシリコン膜１４が均一なドーピング濃度を有するようにする。したがって、前記ポリシリコン膜が均一なドーピング濃度を有しながら第２ポリシリコン膜１６の上部のドーピング濃度が低くなることにより、ＯＮＯ構造の誘電体膜形成工程の際に自然酸化膜の成長を最小化するようにして前記誘電体膜の有効厚さを形成できるようにする。
【００２２】
このような高濃度ドーピング領域Ａを備えた第２ポリシリコン膜１６はＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度４８０〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で形成した後、ＳｉＨ４ガスを５００〜１５００ｓｃｃｍ程度、ＰＨ３ソースガスを１００〜２００ｓｃｃｍ程度それぞれ入れることにより、第１ポリシリコン膜１４と隣接した領域に３Ｅ２０〜５Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する高濃度ドーピング領域Ａを形成することができる。
【００２３】
また、前記高濃度ドーピング領域ＡはＳｉＨ４ガスのみを用いて形成できる。
【００２４】
前記誘電体膜１８はＯＮＯ構造、すなわち第１酸化膜、窒化膜及第２酸化膜が順次積層された構造で形成することが好ましい。この際の第１酸化膜及第２酸化膜は６００〜８５０℃程度の温度、１〜３ｔｏｒｒ程度の圧力でＬＰＣＶＤ法を用いて３５〜６０Å程度の厚さに形成し、ＳｉＨ２Ｃｌ２(Dichloro  Silane：ＤＣＳ)をソースとしたＨＴＯ(high temperature oxide)膜またはＮ２ＯガスをソースとしたＨＴＯ膜のいずれか一つで形成することができる。前記窒化膜は反応気体としてＮＨ３とＳｉＨ２Ｃｌ2ガスを用いて圧力１〜３ｔｏｒｒ程度の圧力及び温度６５０〜８００℃程度の範囲でＬＰ−ＣＶＤ法によって５０〜６５Å程度の厚さに形成することができる。
【００２５】
このような誘電体膜形成工程の際に、高濃度ドーピング領域を有する第２ポリシリコン膜にドーピングされたイオンが第１ポリシリコン膜に拡散することにより均一な濃度のフローティングゲート電極を構成し、かつ第２ポリシリコン膜の上部のドーピング濃度が低くなることにより第２ポリシリコン上の自然酸化膜の成長を最小化しながら誘電体膜を形成することを可能にする。
【００２６】
前記コントロールゲート電極用第３ポリシリコン膜２０は、ＳｉＨ４またはＳｉＨ６のようなＳｉソースガスとＰＨ３ガスを用いたＬＰＣＶＤ法によって温度５００〜５５０℃程度及び圧力０.１〜３ｔｏｒｒ程度の範囲で７００〜１５００Å程度の厚さに形成することができる。この際、前記フローティングゲート電極用第２ポリシリコン膜１６と同一のドーピング濃度、すなわち１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有するポリシリコン膜で形成することができる。
【００２７】
前記金属シリサイド膜２２は、タングステンシリサイド膜で形成し、ＳｉＨ４(monosilane：ＭＳ)またはＳｉＨ２Ｃｌ２(Dichloro  Silane:ＤＣＳ)とＷＦ６の反応によって１０００〜１２００Å程度の厚さに形成し、膜質の面抵抗を最小化するように化学量論的比２.０〜２.８程度に調節する。
【００２８】
図２を参照すると、前記結果物上にフォトレジストパターン（図示せず）を形成した後、これをエッチングマスクとしてエッチング工程を行ってゲート電極パターンＧ.Ｐを形成する。次に、前記ゲート電極パターンＧ.Ｐをイオン注入用マスクとしてイオン注入工程を行ってソース／ドレイン領域（図示せず）を形成した後、フラッシュメモリ素子の形成を完了する。
【００２９】
図３には本発明に係る第２ポリシリコン膜を備えたフローティングゲート電極のドーピングプロファイルと、前記酸化工程のような高温熱処理工程の遂行後に第２ポリシリコン膜を備えたフローティングゲート電極のドーピングプロファイルとを比較して示したグラフが提示されている。
【００３０】
本発明によれば、フローティングゲート電極を形成する第１ポリシリコン膜と第２ポリシリコン膜に均一なドーピング濃度を持たせるとともに、誘電体膜形成工程の際に前記結果物上の自然酸化膜の成長を最小化させて、前記誘電体膜の有効厚さ(effective thickness)を確保可能にする。
【００３１】
本発明は、具体的な実施例についてのみ詳細に説明したが、当該分野で通常の知識を有する者であれば、本発明の技術的思想の範囲から逸脱することなく様々な変形及び変更が可能である。ところが、このような変形または変更特許請求の範囲に属するものと理解すべきである。
【図面の簡単な説明】
【００３２】
【図１】本発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図２】本発明の好適な一実施例に係るフラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】本発明に係るフローティングゲート電極のドーピングプロファイルを示すグラフである。
【符号の説明】
【００３３】
１０    半導体基板
１２    トンネル酸化膜
１４    第１ポリシリコン膜
１６    第２ポリシリコン膜
１８    誘電体膜
２０    第３ポリシリコン膜
２２    金属シリサイド膜
Ａ    高濃度領域 
【図１】
2005033166.tif 000003
【図２】
2005033166.tif 000004
【図３】
2005033166.tif 000005