(57)【要約】【課題】  簡易な構成により高速化を実現する電圧比較器の提供。【解決手段】  差動入力端子Ｉｎ＋、Ｉｎ−からの差動電圧を入力し互いに逆極性の第１の差動対（ＭＰ１、ＭＰ２）及び第２の差動対（ＭＮ１、ＭＮ２）を有する入力差動段と、入力差動段の差動出力に接続され、第１の差動対の差動出力信号と第２の差動対の差動出力信号とを加算するフォールデッドカスコード型の差動段（ＭＰ３、ＭＰ４、ＭＰ５、ＭＰ６、ＭＮ３、ＭＮ４）と、対向配置され、フォールデッドカスコード型の差動段の差動出力をそれぞれ入力に受け、出力同士が出力端子に共通接続された互いに逆極性の第１のカレントミラー回路（ＣＭ１）及び第２のカレントミラー回路（ＣＭ２）を備え、フォールデッドカスコード型の差動段は第１の差動対の差動出力信号と第２の差動対の差動出力信号とを加算し、フォールデッドカスコード型の差動段の出力を、前記第１及び第２のカレントミラー回路でそれぞれ折り返し出力端子から出力する。【選択図】            図１
2005354266.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を入力とし第１及び第２の電流源でそれぞれ駆動される第１及び第２導電型の第１及び第２の差動対を有する入力段差動段と、
前記第１及び第２の差動対の差動出力の負荷をなし、前記第１の差動対の差動出力信号と前記第２の差動対の差動出力信号とそれぞれを加算して折り返し、差動出力するフォールデッドカスコード（folded  cascode）型の差動段と、
第１及び第２電源間に対向配置され、前記フォールデッドカスコード型の差動段の差動出力をそれぞれ入力に受け、出力同士が出力端子に共通接続された、第１及び第２導電型の第１及び第２のカレントミラー回路と、
を備えている、ことを特徴とする差動増幅器。
【請求項２】
前記フォールデッドカスコード型の差動段は、
前記第１の電源と第２の電源間に、制御端子同士がそれぞれ接続されている第１乃至第３のトランジスタ対と、二つの電流源とを少なくとも含み、前記第１の電源側に接続される前記第１のトランジスタ対と前記第２のトランジスタ対は、カスコードカレントミラー回路を構成し、
前記第１の差動対の差動出力は、前記第１のトランジスタ対と前記第２のトランジスタ対との接続点に接続され、
前記第２の差動対の差動出力は、前記第２の電源に一端が共通接続された前記二つの電流源の他端と前記第３のトランジスタ対との接続点に接続され、
前記第２のトランジスタ対の一の出力が、前記第２のカレントミラー回路の入力端に接続され、前記第３のトランジスタ対の一の出力が、前記第１のカレントミラー回路の入力端に接続されている、ことを特徴とする請求項１記載の差動増幅器。
【請求項３】
前記フォールデッドカスコード型の差動段は、
前記第１の電源と第２の電源間に、制御端子同士がそれぞれ接続されている第１乃至第３のトランジスタ対と、二つの電流源とを少なくとも含み、前記第２の電源側に接続される前記第１のトランジスタ対と前記第２のトランジスタ対はカスコードカレントミラー回路を構成し、
前記第１の差動対の差動出力は、前記第１の電源に一端が共通接続された前記二つの電流源の他端と前記第３のトランジスタ対との接続点に接続され、
前記第２の差動対の差動出力は、前記第１のトランジスタ対と前記第２のトランジスタ対との接続点に接続され、
前記第２のトランジスタ対の一の出力が、前記第１のカレントミラー回路の入力端に接続され、前記第３のトランジスタ対の一の出力が、前記第２のカレントミラー回路の入力端に接続されている、ことを特徴とする請求項１記載の差動増幅器。
【請求項４】
前記フォールデッドカスコード型の差動段は、
前記第１の電源と前記第２の電源間に、第３のカレントミラー回路と、ゲート同士が接続された第１のトランジスタ対と、二つの電流源とを少なくとも備え、
前記第１の差動対の差動出力は、前記第３のカレントミラー回路の入力端及び前記第１のカレントミラー回路の入力端にそれぞれ接続され、
前記第２の差動対の差動出力は、前記第１のトランジスタ対と、前記二つの電流源の接続点にそれぞれ接続され、
前記第１のトランジスタ対の一の出力が、前記第２のカレントミラー回路の入力端に接続され、前記第３のカレントミラー回路の出力が、前記第２のカレントミラー回路の入力端に接続されている、ことを特徴とする請求項１記載の差動増幅器。
【請求項５】
前記第１及び第２のカレントミラー回路の出力端の電流駆動能力は、入力端の電流駆動能力のｋ倍（ただし、ｋは１より大の所定数）である、ことを特徴とする請求項１乃至４のいずれか一に記載の差動増幅器。
【請求項６】
請求項１乃至５のいずれか一に記載の前記差動増幅器を備え、
前記差動増幅器の出力を受ける波形整形回路を備えている電圧比較器。
【請求項７】
前記波形整形回路は、バッファ回路及び／又はインバータを含む、請求項６記載の電圧比較器。
【請求項８】
請求項１乃至５のいずれか一に記載の前記差動増幅器を備えた半導体集積回路装置。
【請求項９】
差動増幅器と、前記差動増幅器の出力に複数段縦続接続されたインバータと、を備えた電圧比較器において、
前記差動増幅器が、
第１のＰチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタで構成される第１の差動対と、
第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタで構成される第２の差動対と、
各々のゲートが共通接続されて第１の電圧源に接続された第３と第４のＮチャネルＭＯＳトランジスタと、
各々のゲートが共通接続され、各々のソースが共通接続された第３と第４のＰチャネルＭＯＳトランジスタと、
各々のゲートが共通接続されて第２の電圧源に接続された第５と第６のＰチャネルＭＯＳトランジスタと、
入力が前記第４のＮチャネルＭＯＳトランジスタのドレインに接続され、共通端子が第１の電源に接続された第１のカレントミラー回路と、
入力が前記第６のＰチャネルＭＯＳトランジスタのドレインに接続され、共通端子が第２の電源に接続された第２のカレントミラー回路と、
前記第１の差動対の共通に接続されたソースと第１の電源間に接続される第１の定電流源と、
前記第２の差動対の共通に接続されたソースと第２の電源間に接続された第２の定電流源と、
前記第３のＮチャネルＭＯＳトランジスタのソースと第２の電源間に接続された第３の定電流源と、
前記第４のＮチャネルＭＯＳトランジスタのソースと第２の電源間に接続された第４の定電流源と、
を備え、
前記第１の差動対を構成する第１のＰチャネルＭＯＳトランジスタのドレインが前記第３のＮチャネルＭＯＳトランジスタのソースに共通接続され、
前記第１の差動対を構成する第２のＰチャネルＭＯＳトランジスタのドレインが前記第４のＮチャネルＭＯＳトランジスタのソースに共通接続され、
前記第２の差動対を構成する前記第１のＮチャネルＭＯＳトランジスタのドレインと前記第３のＰチャネルＭＯＳトランジスタのドレインと前記第５のＰチャネルＭＯＳトランジスタのソースとが共通接続され、
前記第２の差動対を構成する前記第２のＮチャネルＭＯＳトランジスタのドレインと前記第４のＰチャネルＭＯＳトランジスタのドレインと前記第６のＰチャネルＭＯＳトランジスタのソースとが共通接続され、
前記第３のＰチャネルＭＯＳトランジスタのゲートと前記第５のＰチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインとが共通接続され、
前記第１のカレントミラー回路の出力と前記第２のカレントミラー回路の出力を共通接続して出力端子とし、
前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第１のＮチャネルＭＯＳトランジスタのゲートを共通接続して反転入力端子とし、
前記第２のＰチャネルＭＯＳトランジスタのゲートと前記第２のＮチャネルＭＯＳトランジスタのゲートを共通接続して正転入力端子とする、ことを特徴とする電圧比較器。
【請求項１０】
差動増幅器と、前記差動増幅器の出力に複数段縦続接続されたインバータと、を備えた電圧比較器において、
前記差動増幅器が、
第１のＰチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタで構成される第１の差動対と、
第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタで構成される第２の差動対と、
各々のゲートが共通接続され、各々のソースが共通接続された第３と第４のＮチャネルＭＯＳトランジスタと、
各々のゲートが共通接続されて第１の電圧源に接続された第５と第６のＮチャネルＭＯＳトランジスタと、
各々のゲートが共通接続され第２の電圧源に接続された第３と第４のＰチャネルＭＯＳトランジスタと、
入力が前記第６のＮチャネルＭＯＳトランジスタのドレインに接続され、共通端子が第１の電源に接続された第１のカレントミラー回路と、
入力が前記第４のＰチャネルＭＯＳトランジスタのドレインに接続され、共通端子が第２の電源端子に接続された第２のカレントミラー回路と、
前記第１の差動対の共通に接続されたソースと第１の電源間に接続される第１の定電流源と、
前記第２の差動対の共通に接続されたソースと第２の電源間に接続された第２の定電流源と、
前記第３のＰチャネルＭＯＳトランジスタのソースと第１の電源間に接続された第３の定電流源と、
前記第４のＰチャネルＭＯＳトランジスタのソースと第２の電源間に接続された第４の定電流源と、
を備え、
前記第１の差動対を構成する第１のＰチャネルＭＯＳトランジスタのドレインが前記第５のＮチャネルＭＯＳトランジスタのソースと共通接続され、
前記第１の差動対を構成する第２のＰチャネルＭＯＳトランジスタのドレインが前記第６のＮチャネルＭＯＳトランジスタのソースに共通接続され、
前記第２の差動対を構成する第１のＮチャネルＭＯＳトランジスタのドレインが前記第３のＰチャネルＭＯＳトランジスタのソースに共通接続され、
前記第２の差動対を構成する第２のＮチャネルＭＯＳトランジスタのドレインが前記第４のＰチャネルＭＯＳトランジスタのソースに共通接続され、
前記第３のＮチャネルＭＯＳトランジスタのゲートが前記第５のＮチャネルＭＯＳトランジスタのドレインと前記第３のＰチャネルＭＯＳトランジスタのドレインに共通接続され、
前記第１のカレントミラー回路の出力と前記第２のカレントミラー回路の出力を共通接続して出力端子とし、
前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第１のＮチャネルＭＯＳトランジスタのゲートを共通接続して反転入力端子とし、
前記第２のＰチャネルＭＯＳトランジスタのゲートと前記第２のＮチャネルＭＯＳトランジスタのゲートを共通接続して正転入力端子としている、ことを特徴とする電圧比較器。
【請求項１１】
前記第１と第２のカレントミラー回路は、入力電流と出力電流の比が、入力電流：出力電流＝１：ｋ（ただし、ｋは１より大の数）である、ことを特徴とする請求項９又は１０記載の電圧比較器。
【請求項１２】
差動増幅器と、前記差動増幅器の出力に複数段縦続接続されたインバータと、を備えた電圧比較器において、
前記差動増幅器が、
第１のＰチャネルＭＯＳトランジスタと第２のＰチャネルＭＯＳトランジスタで構成される第１の差動対と、
第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタで構成される第２の差動対と、
各々のゲートが共通接続され、第１の電圧源に接続された第３と第４のＮチャネルＭＯＳトランジスタと、
前記第１の差動対の共通に接続されたソースと第１の電源間に接続される第１の定電流源と、
前記第２の差動対の共通に接続されたソースと第２の電源間に接続された第２の定電流源と、
前記第３のＮチャネルＭＯＳトランジスタのソースと第２の電源間に接続された第３の定電流源と、
前記第４のＮチャネルＭＯＳトランジスタのソースと第２の電源間に接続された第４の定電流源と、
入力端子が前記第１のＮチャネルＭＯＳトランジスタのドレインと前記第３のＮチャネルＭＯＳトランジスタのドレインとに共通接続され、共通端子が第１の電源端子に共通接続された第１のカレントミラー回路と、
入力端子が前記第２のＮチャネルＭＯＳトランジスタのドレインと前記第４のＮチャネルＭＯＳトランジスタのドレインとに共通接続され、共通端子が第１の電源端子に共通接続された第２のカレントミラー回路と、
入力端子が前記第１のカレントミラー回路の出力端子に接続され、共通端子が第２の電源に接続された第３のカレントミラー回路と、
前記第１のＰチャネルＭＯＳトランジスタのドレインが前記第３のＮチャネルＭＯＳトランジスタのソースに接続され、
前記第２のＰチャネルＭＯＳトランジスタのドレインが前記第４のＮチャネルＭＯＳトランジスタのソースに接続され、
前記第２のカレントミラー回路の出力端子と前記第３のカレントミラー回路の出力端子を共通接続して出力端子とし、
前記第１のＰチャネルＭＯＳトランジスタのゲートと前記第１のＮチャネルＭＯＳトランジスタのゲートを共通接続して反転入力端子とし、
前記第２のＰチャネルＭＯＳトランジスタのゲートと前記第２のＮチャネルＭＯＳトランジスタのゲートを共通接続して正転入力端子としている、ことを特徴とする電圧比較器。
【請求項１３】
前記第２と第３のカレントミラー回路は、入力電流と出力電流の比が、入力電流：出力電流＝１：ｋ（ｋ＞１）である、ことを特徴する請求項１２記載の電圧比較器。
【請求項１４】
請求項９乃至１３のいずれか一記載の電圧比較器を備えた半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、差動増幅器及び該差動増幅器を備えた電圧比較器回路に関し、特に、高速の差動インターフェース回路等に用いて好適な電圧比較器回路に関する。
【背景技術】
【０００２】
近時、高速の差動インターフェース回路が各種装置で多用されている。例えばＴＦＴ＿ＬＣＤ（Thin Film Transistor Liquid Crystal Display）分野ではＬＣＤドライバＬＳＩとタイミングコントローラＬＳＩとの間のインターフェースとして、ＲＳＤＳ（Reduced Swing Differencial Signaling：米国ＮＳ社の登録商標）やｍｉｎｉ−ＬＶＤＳ（mini Low Voltage Differencial Signaling：米国ＴＩ社の登録商標）等が標準化されつつある。これらのレシーバー回路には、差動入力をもった電圧比較器回路が使われている。
【０００３】
電圧比較器回路に入力される周波数は、ＲＳＤＳで、約８５ＭＨｚ、ｍｉｎｉ−ＬＶＤＳでは、約２００ＭＨｚの差動信号である。また、入力差動電圧は、差動信号成分で±５０ｍＶ、同相信号成分で、０．３Ｖ〜ＶＤＤ−０．５Ｖ程度である。
【０００４】
電圧比較器回路に要求される特性として、これらの仕様を満たす回路が要求されている。しかし、現在発表されている回路構成では、同相信号成分の規格を満足し、かつ、動作速度をも満足することは困難である。
【０００５】
図６は、非特許文献１（IEEE J. Solid-State Circuits. vol.29 No.12.Dec.1994 pp.1505〜1513 ”A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifire for VLSI Cell Libraries”）記載の差動増幅回路の構成を示す図である。
【０００６】
図６を参照すると、この差動増幅器は、第１のＰチャネルＭＯＳトランジスタＭＰ１と、第２のＰチャネルＭＯＳトランジスタＭＰ２で構成される第１の差動対と、第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ２で構成される第２の差動対を備えて構成された差動増幅回路において、各々のゲートが共通接続され、かつ第１の電圧源Ｖ１に接続された第３と第４のＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４と、各々のゲートが共通接続され、かつ各々のソースが共通接続された第３と第４のＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４と、各々のゲートが共通接続され、かつ第２の電圧源Ｖ２に接続された第５と第６のＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６と、前記第１の差動対（ＭＰ１、ＭＰ２）の共通に接続されたソースと正電源ＶＤＤ間に接続される第１の定電流源（電流Ｉ１を供給）と、第２の差動対（ＭＮ１、ＭＮ２）の共通に接続されたソースと負電源間に接続された第２の定電流源（電流Ｉ２を供給）と、第３のＮチャネルＭＯＳトランジスタＭＮ３のソースと負電源間に接続された第３の定電流源（電流Ｉ３を供給）と、第４のＮチャネルＭＯＳトランジスタＭＮ４のソースと負電源間に接続された第４の定電流源（電流Ｉ４を供給）とを備えている。
【０００７】
第１の差動対を構成する第１と第２のＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２のドレインが第３と第４のＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４のソースにそれぞれ接続されている。
【０００８】
また、第２の差動対を構成する第１のＮチャネルＭＯＳトランジスタＭＮ１のドレインと、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレインと第５のＰチャネルＭＯＳトランジスタＭＰ５のソースとが共通接続され、第２の差動対を構成する第２のＮチャネルＭＯＳトランジスタＭＮ２のドレインと第４のＰチャネルＭＯＳトランジスタＭＰ４のドレインと第６のＰチャネルＭＯＳトランジスタＭＰ６のソースとが共通接続されている。
【０００９】
第３のＰチャネルＭＯＳトランジスタＭＰ３のゲートと第５のＰチャネルＭＯＳトランジスタＭＰ５のドレインと、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレインとが共通接続されている。
【００１０】
第１のＮチャネルＭＯＳトランジスタＭＮ１のゲートと第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートを共通接続して正転入力端子とし、第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートと第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートを共通接続して反転入力端子としている。
【００１１】
第６のＰチャネルＭＯＳトランジスタＭＰ６のドレインと第４のＮチャネルＭＯＳトランジスタＭＮ４のドレインを共通接続して出力端子としている。
【００１２】
電圧比較器回路は、差動増幅器を応用したものであり、図６の従来の差動増幅器を電圧比較器回路として使うことができる。しかしながら、図６の差動増幅器を、実際に電圧比較器回路として使う場合には、波形整形が必要である。
【００１３】
その波形整形の目的のため、この差動増幅回路の後段に、CMOSインバータを接続する必要がある。
【００１４】
図９は、その具体的な構成を示す図である。図９を参照すると、差動増幅器の出力に、第１のＣＭＯＳインバータＩＮＶ１の入力端子を接続する。第１のＣＭＯＳインバータＩＮＶ１の後段に、更なる波形整形を目的として、第２と第３のＣＭＯＳインバータＩＮＶ２、ＩＮＶ３をシリーズに接続し、第３のＣＭＯＳインバータＩＮＶ３の出力を最終出力とする。
【００１５】
図１０は、図９のＣＭＯＳインバータの具体的な回路構成の例を示す図である。図１０を参照すると、ＣＭＯＳインバータは、正電源ＶＤＤにソースが接続された、ＰチャネルＭＯＳトランジスタＭＰ１と、ＰチャネルＭＯＳトランジスタＭＰ１のドレインにドレインが接続されて出力端子に接続され、ソースが負電源ＶＳＳ（ＧＮＤ）に接続されたＮチャネルＭＯＳトランジスタＭＮ１と、を備え、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ１のゲートは共通接続されて入力端子に接続されている。
【００１６】
以下、この差動増幅器を電圧比較器回路として使った場合について、解析を行う。まず、ＭＯＳトランジスタで構成された差動増幅器についての基本動作について、図７と図８を参照しながら説明する。図７は、差動増幅回路の基本回路構成であり、図８は、その入力電圧対出力電流の直流伝達特性を示したものある。ＮチャネルＭＯＳトランジスタＭＮ１とＭＮ２はソースが共通接続され、その共通接続されたソースと負電源間に定電流源Ｉｓｓが接続されている。そして、ＭＮ１のゲートには電圧源Ｖｉ１が、ＭＮ２のゲートには電圧源Ｖｉ２が接続されている。ここでＭＮ１とＭＮ２のゲート−ソース間電圧をそれぞれＶＧＳ１とＶＧＳ２とすると、入力電圧の関係から次式（１）が成り立つ。
2005354266.tif 000003
【００１７】
そして、ドレイン電流をそれぞれＩｄ１、Ｉｄ２とし、ＭＯＳトランジスタＭＮ１とＭＮ２のゲート幅とゲート長をそれぞれＷとＬ、移動度をμ、単位面積当たりのゲート酸化膜容量をＣｏ、閾値をＶＴとすると、トランスコンダクタンスβ（次式（２）参照）、ＭＯＳトランジスタＭＮ１とＭＮ２のゲート−ソース間電圧ＶＧＳ１、ＶＧＳ２は、次式（３）、（４）で与えられる。
2005354266.tif 000004
【００１８】
2005354266.tif 000005
【００１９】
2005354266.tif 000006
【００２０】
ここで、バイアス電流Ｉｓｓが完全にＭＮ１のトランジスタの方に切り替わる差動電圧ΔＶｉｄを求めると、（１）、（３）、（４）式より、次式（５）が導出される。
2005354266.tif 000007
【００２１】
そして、Ｖｉ１＝Ｖｉ２の時のゲート・ソース間電圧ＶＧＳをＶＧＳ０とすると、このときＭＮ１とＭＮ２のドレイン電流はそれぞれＩｓｓ／２となり、次式（６）が得られる。
2005354266.tif 000008
【００２２】
従って、（５）式と（６）式より、次式（７）となる。
2005354266.tif 000009
【００２３】
この（７）式は、ＭＯＳ差動段が完全に切り替わる条件式となる。このようにして、入力差動電圧が、（７）式で表された値以上の時は、差動段のバイアス電流源が片方のトランジスタに流れ、もう片方のトランジスタの電流は０となる。これが比較器動作となる。
【００２４】
但し、このように完全に切り替わらなくても、本差動段の次段の構成によっては、これ以下の差動電圧でも充分比較器の動作をする。これは、この差動段が充分な利得を持っているからである。この差動段において、入力電圧と差動段を構成するドレイン電流との関係グラフを示したものが、図８である。
【００２５】
図６の差動増幅器について詳細な説明を行う。図６の差動増幅器は、いわゆるフォールデッドカスコード型の差動増幅器回路である。
【００２６】
この回路は、入力電圧範囲によって次の３つの動作モードをもつ。
【００２７】
[１]＜第１と第２の差動対の両方が動作している場合＞
入力電圧をVinとして、
2005354266.tif 000010
【００２８】
ＶＧＳ（ＭＮ１／２）：ＮチャネルＭＯＳトランジスタＭＮ１／２のゲート−ソース間電圧、
ＶＤＳ（ｓａｔ）（Ｉ２）：電流源Ｉ２を構成するＮチャネルＭＯＳトランジスタの飽和点でのドレイン−ソース間電圧（５極管領域で動作するぎりぎりの電圧）、
ＶＧＳ（ＭＰ１／２）：ＰチャネルＭＯＳトランジスタＭＰ１／２のゲート−ソース間電圧、
ＶＤＳ（ｓａｔ）（Ｉ１）：電流源Ｉ１を構成するＰチャネルＭＯＳトランジスタの飽和点でのドレイン−ソース間電圧（５極管領域で動作するぎりぎりの電圧）、
の条件の時、第１と第２の差動対の両方が動作状態となる。
【００２９】
まずＩｎ＋側がＩｎ−より高く、かつ（７）式以上の電圧が入力されたと仮定すると、この回路は、電圧比較器回路動作をするので、第１の差動対（ＭＰ１、ＭＰ２）のバイアス電流Ｉ１は、全て第２のＰチャネルＭＯＳトランジスタＭＰ２の方に流れる。そして第１のＰチャネルＭＯＳトランジスタＭＰ１の方の電流は０となる。一方、第２の差動対（ＭＮ１、ＭＮ２）のバイアス電流Ｉ２は、全て第１のＮチャネルＭＯＳトランジスタＭＮ１の方に流れる。そして、第２のＮチャネルＭＯＳトランジスタＭＮ２の方の電流は０となる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、次式（９）、（１０）が成り立つ。
2005354266.tif 000011
【００３０】
ここで、Ｉ１とＩ３とＩ４の関係を以下のようにする。
2005354266.tif 000012
【００３１】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と同じであるので、次式（１２）が成り立つ。
2005354266.tif 000013
【００３２】
また、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であり、
ＩＤ（ＭＰ５）＝Ｉ３、
ＩＤ（ＭＮ１）＝Ｉ２、
だから、次式（１３）が成り立つ。
2005354266.tif 000014
【００３３】
第４のＰチャネルＭＯＳトランジスタＭＰ４は第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているので、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）は、次式（１４）で与えられる。
2005354266.tif 000015
【００３４】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になるが、この状態ではこのＩＤ（ＭＮ２）が０であるから、次式（１５）で与えられる。
2005354266.tif 000016
【００３５】
第６のＰチャネルＭＯＳトランジスタＭＰ６のドレインと第４のＮチャネルＭＯＳトランジスタＭＰ４のドレインとが共通接続されて出力端子になっているので、出力電流は上述した（１５）式と（９）式の引き算値（ＩＤ（ＭＰ６）−ＩＤ（ＭＮ４））になる。すなわち、出力端子はハイレベルとなり、その時の電流吐き出し能力Ｉｏｕｔは、次式（１６）で与えられる。
2005354266.tif 000017
ここで、Ｉ３＝Ｉ４であるので、結果的に出力端電流Ｉｏｕｔは
2005354266.tif 000018
の電流吐き出し能力を持ち、ハイレベルとなる。電位的にはほぼ正電源のＶＤＤとなる。
【００３６】
次に、今度はＩｎ＋側がＩｎ−より低くかつ（７）式以上の電圧が入力されたと仮定すると本回路は比較器回路動作をするので、第１の差動対のバイアス電流Ｉ１は全て第１のＰチャネルＭＯＳトランジスタＭＰ１の方に流れる。そして、第２のＰチャネルＭＯＳトランジスタＭＰ２の方の電流は０となる。一方、第２の差動対のバイアス電流Ｉ２は全て第２のＮチャネルＭＯＳトランジスタＭＮ２の方に流れる。そして、第１のＮチャネルＭＯＳトランジスタＭＮ１の方の電流は０となる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、次式（１８）、（１９）で与えられる。
2005354266.tif 000019
【００３７】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と同じであるので、次式（２０）で与えられる。
2005354266.tif 000020
【００３８】
また、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であるが、この状態ではＩＤ（ＭＰ５）＝Ｉ３、ＩＤ（ＭＮ１）＝０、だから、次式（２１）が成り立つ。
2005354266.tif 000021
【００３９】
第４のＰチャネルＭＯＳトランジスタＭＰ４は第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているので、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）も、次式（２２）で与えられる。
2005354266.tif 000022
【００４０】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になり、この状態では、このＩＤ（ＭＮ２）がＩ２であるから、次式（２３）で与えられる。
2005354266.tif 000023
【００４１】
同様にして、出力電流は（１８）式と（２３）式で示した電流の引き算値になる。すなわち出力端電流Ｉｏｕｔは、出力端から吐き出す電流を正として、次式（２４）で与えられる。
2005354266.tif 000024
【００４２】
ここで、Ｉ３＝Ｉ４であることから、結果的に、出力端電流Ｉｏｕｔは
2005354266.tif 000025
の電流吸い込み能力を持ち、ローレベルとなる。電位的にはほぼ負電源（ＧＮＤ）の０Ｖとなる。
【００４３】
［２］＜第１の差動対のみが動作している場合＞
上述した［１］場合に対し、この場合の入力電圧Vinが、
2005354266.tif 000026
の時には、第１の差動段のみしか動作しない。これは、Ｉ２を構成する定電流源として働くＭＯＳトランジスタのドレインとソース間電圧がとれなくなり、Ｉ２＝０となる。結果として第２の差動段が動作しなくなる。この時の出力端子（ＯＵＴ）における駆動電流は、詳細な解析方法は省略するが、［１］の場合と同様にして解析すると、吐き出し電流／吸い込み電流とも、次式（２７）で与えられる。
2005354266.tif 000027
【００４４】
［３］＜第２の差動対のみが動作している場合＞
上述した［１］の場合に対し、この場合の入力電圧Vinが、
2005354266.tif 000028
の時には、第２の差動段のみしか動作しない。これは、Ｉ１を構成する定電流源として働くＭＯＳトランジスタのドレインとソース間電圧がとれなくなり、Ｉ１＝０となる。結果として第１の差動段が動作しなくなる。この時の出力端子（ＯＵＴ）における駆動電流は、詳細な解析方法は省略するが、［１］の場合と同様にして解析すると、吐き出し電流／吸い込み電流とも、次式（２９）となる。
2005354266.tif 000029
【００４５】
以上のことからわかるように、出力の駆動能力は、全て差動入力段のバイアス電流値に直接、依存する。
【００４６】
従って、駆動能力を上げるためには、差動段のバイアス電流を上げるしか方法はない。この駆動電流は、電圧比較器回路の出力端子に繋がる寄生容量を、チャージ／ディスチャージするのに使われる。従って、動作速度はこのバイアス電流に依存する。
【００４７】
入力周波数が上がってくると、この差動増幅器の出力は、正弦（ｓｉｎ）波に近くなってくる。
【００４８】
従って、この出力ｓｉｎ波を矩形波に変換するための、いわゆる波形整形するためのＣＭＯＳインバータ回路が、この差動増幅器の後段に接続される。
【００４９】
ＣＭＯＳインバータは、閾値として約ＶＤＤ／２に設定されているので、ＣＭＯＳインバータの入力波形が、このＶＤＤ／２を横切った時を境として、これ以下の時は、出力がハイレベル（ＶＤＤ）となり、これ以上の時は、出力がローレベル（ＶＳＳ（ＧＮＤ））になる。このようにして、波形整形が行われる。ＣＭＯＳインバータが多段（ここでは３段）にしてあるのは、１段では、完全に波形整形ができないためである。
【００５０】
なお、特許文献１には、ＰチャネルＭＯＳトランジスタよりなる差動増幅器とＮチャネルＭＯＳトランジスタよりなる差動増幅器の出力を合成し、同相入力電圧を電源電位からＧＮＤまで広くとれるようにした構成が開示されている。
【００５１】
【非特許文献１】IEEE J. Solid-State Circuits. vol.29 No.12.Dec.1994 pp.1505〜1513  ”A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries”
【特許文献１】特開平３−６２７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００５２】
上述したように、図７の差動増幅器を使った電圧比較器回路を高速動作させるには、第１の電流源〜第４の電流源の電流値を大きくする必要がある。この結果、消費電力が大となる。
【００５３】
また、出力端子の波形が電源いっぱいに振れないため、この電圧比較器回路の後段に接続されるインバータのＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの両方が同時にオンし、いわゆる貫通電流が流れ、ひいては、消費電力の増大につながる。
【００５４】
さらに、図７の差動増幅器を高速動作させるために、出力駆動電流を上げようとすると、駆動電流が、第１と第２の定電流源で決まっており、これらの電流Ｉ１、Ｉ２を増加させる必要がある。その結果、消費電力が増える。また出力端子波形が電源いっぱいに振れないのは、トランジスタが、縦積みになっていることも起因の一つである。
【００５５】
この図７の差動増幅器を、図９に示した構成とし、入力差動信号の周波数を２００ＭＨｚ、差動振幅を±５０ｍＶ、同相信号電圧を０．３Ｖとした時の各出力波形（シミュレーション値）を、図１１に示す。
【００５６】
図１１をみてわかるように、入力差動信号のデューティが５０％にもかかわらず、最終出力波形のデューティは５０％から大きくはずれていることがわかる。
【００５７】
したがって、本発明は、このような問題点に鑑みて創案されたものであって、その目的は、簡単な回路構成で、高速動作が可能な差動増幅器及び該差動増幅器を備えた電圧比較器を提供することにある。
【課題を解決するための手段】
【００５８】
本願で開示される発明は、上記目的を達成するため、概略以下の通りとされる。
【００５９】
本発明の一つのアスペクト（側面）に係る差動増幅器は、差動入力信号を入力とし第１及び第２の電流源でそれぞれ駆動される第１及び第２導電型の第１及び第２の差動対を有する入力段差動段と、前記第１及び第２の差動対の差動出力の負荷をなし、前記第１の差動対の差動出力信号と前記第２の差動対の差動出力信号とそれぞれを加算して折り返し、差動出力するフォールデッドカスコード（folded  cascode）型の差動段と、第１及び第２電源間に対向配置され、前記フォールデッドカスコード型の差動段の差動出力をそれぞれ入力に受け、出力同士が出力端子に共通接続された、第１及び第２導電型の第１及び第２のカレントミラー回路と、を備えている。
【００６０】
本発明に係る差動増幅器において、前記フォールデッドカスコード型の差動段は、前記第１の電源と第２の電源間に、制御端子同士がそれぞれ接続されている第１乃至第３のトランジスタ対と、二つの電流源とを少なくとも含み、前記第１の電源側に接続される前記第１のトランジスタ対と前記第２のトランジスタ対は、カスコードカレントミラー回路を構成し、前記第１の差動対の差動出力は、前記第１のトランジスタ対と前記第２のトランジスタ対との接続点に接続され、前記第２の差動対の差動出力は、前記第２の電源に一端が共通接続された前記二つの電流源の他端と前記第３のトランジスタ対との接続点に接続され、前記第２のトランジスタ対の一の出力が、前記第２のカレントミラー回路の入力端に接続され、前記第３のトランジスタ対の一の出力が、前記第１のカレントミラー回路の入力端に接続される構成としてもよい。
【００６１】
本発明の他のアスペクトに係る差動増幅器においては、前記フォールデッドカスコード型の差動段は、前記第１の電源と第２の電源間に、制御端子同士がそれぞれ接続されている第１乃至第３のトランジスタ対と、二つの電流源とを少なくとも含み、前記第２の電源側に接続される前記第１のトランジスタ対と前記第２のトランジスタ対はカスコードカレントミラー回路を構成し、前記第１の差動対の差動出力は、前記第１の電源に一端が共通接続された前記二つの電流源の他端と前記第３のトランジスタ対との接続点に接続され、前記第２の差動対の差動出力は、前記第１のトランジスタ対と前記第２のトランジスタ対との接続点に接続され、前記第２のトランジスタ対の一の出力が、前記第１のカレントミラー回路の入力端に接続され、前記第３のトランジスタ対の一の出力が、前記第２のカレントミラー回路の入力端に接続される構成としてもよい。
【００６２】
本発明の他のアスペクトに係る差動増幅器においては、前記フォールデッドカスコード型の差動段は、前記第１の電源と前記第２の電源間に、第３のカレントミラー回路と、ゲート同士が接続された第１のトランジスタ対と、二つの電流源とを少なくとも備え、前記第１の差動対の差動出力は、前記第３のカレントミラー回路の入力端及び前記第１のカレントミラー回路の入力端にそれぞれ接続され、前記第２の差動対の差動出力は、前記第１のトランジスタ対と、前記二つの電流源の接続点にそれぞれ接続され、前記第１のトランジスタ対の一の出力が、前記第２のカレントミラー回路の入力端に接続され、前記第３のカレントミラー回路の出力が、前記第２のカレントミラー回路の入力端に接続される構成としてもよい。
【００６３】
本発明のさらに他のアスペクト（側面）に係る電圧比較器は、上記差動増幅器の出力段に波形整形回路を備えている。波形整形回路は、インバータ又はバッファ回路よりなる。
【発明の効果】
【００６４】
本発明によれば、入力差動段、フォールデッドカスコード差動段、電源間に対向配置された第１及び第２のカレントミラー回路を備えた簡易な構成により、高速動作を実現している。
【００６５】
本発明によれば、第１及び第２のカレントミラー回路に、電流増幅機能を持たせることで、駆動能力を増加させ、高速動作を可能にしたものである。
【００６６】
本発明によれば、波形整形の目的で、差動増幅器の出力の後段に、バッファを備え、バッファの出力を、電圧比較器の出力とする。
【発明を実施するための最良の形態】
【００６７】
本発明を実施するための最良の形態について図面を参照して以下に説明する。本発明は、差動入力信号を入力し互いに逆極性の第１及び第２の差動対を有する入力差動段と、前記入力差動段の差動出力に接続され、前記第１の差動対の差動出力信号と前記第２の差動対の差動出力信号とを加算するフォールデッドカスコード（folded  Cascode；折り返しカスコード）型の差動段と、電源間に対向配置され、フォールデッドカスコード型の差動段の差動出力をそれぞれ入力に受け、出力同士が出力端子に共通接続された互いに逆極性の第１及び第２のカレントミラー回路（ＣＭ１、ＣＭ２）と、を備えている。入力差動段の出力電圧（差動出力）を受け、折り返して電流出力するフォールデッドカスコード型の差動段は、前記第１の差動対の差動出力信号と、前記第２の差動対の差動出力信号とを加算し、前記フォールデッドカスコード型の差動段の出力を、前記第１及び第２のカレントミラー回路でそれぞれ折り返し出力端子から出力する。第１及び第２のカレントミラー回路に、電流増幅機能を持たせることで、駆動能力を増加させ、高速動作を可能にしたものである。本発明によれば、波形整形回路として、差動増幅器の出力の後段に、複数段のインバータ（又はバッファ回路）を備え、波形整形回路の出力を、電圧比較結果出力とする。以下実施例に即して詳説する。
【実施例】
【００６８】
図１は、本発明の第１の実施例の差動増幅器の等価回路を示す図である。正転入力と反転入力をもった電圧比較回路に適用される差動増幅器である。図１を参照すると、第１の実施例の差動増幅器は、ソースが共通接続された第１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ２からなる第１の差動対と、ソースが共通接続された第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ２からなる第２の差動対と、ゲートが共通接続されて第１の電圧源（Ｖ１）に接続されている第３と第４のＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４と、ゲートが共通接続され、ソースが共通接続されて正電源ＶＤＤに接続されている第３と第４のＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４と、ゲートが共通接続されて第２の電圧源（Ｖ２）に接続されている第５と第６のＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６と、入力が第４のＮチャネルＭＯＳトランジスタＭＮ４のドレインに接続され、共通端子が正電源ＶＤＤに接続されている第１のカレントミラー回路ＣＭ１と、入力が第６のＰチャネルＭＯＳトランジスタＭＰ６のドレインに接続され、共通端子が負電源端子（ＧＮＤ）に接続されている第２のカレントミラー回路ＣＭ２と、第１の差動対を構成するＰチャネルＭＯＳトランジスタＭＰ１、ＭＰ２の共通に接続されたソースと正電源ＶＤＤ間に接続される第１の定電流源（Ｉ１）と、第２の差動対を構成するＮチャネルＭＯＳトランジスタＭＮ１、ＭＮ２の共通に接続されたソースと負電源（ＧＮＤ）間に接続された第２の定電流源（Ｉ２）と、第３のＮチャネルＭＯＳトランジスタＭＮ３のソースと負電源（ＧＮＤ）間に接続された第３の定電流源（Ｉ３）と、第４のＮチャネルＭＯＳトランジスタＭＮ４のソースと負電源（ＧＮＤ）間に接続された第４の定電流源（Ｉ４）と、を備えている。
【００６９】
第１の差動対を構成する第１のＰチャネルＭＯＳトランジスタＭＰ１のドレインが第３のＮチャネルＭＯＳトランジスタＭＮ３のソースに接続され、第１の差動対を構成する第２のＰチャネルＭＯＳトランジスタＭＰ２のドレインは第４のＮチャネルＭＯＳトランジスタＭＮ４のソースに接続されている。
【００７０】
第２の差動対を構成する第１のＮチャネルＭＯＳトランジスタＭＮ１のドレインと第３のＰチャネルＭＯＳトランジスタＭＰ３のドレインと第５のＰチャネルＭＯＳトランジスタＭＰ５のソースとが共通接続され、第２の差動対を構成する第２のＮチャネルＭＯＳトランジスタＭＮ２のドレインと第４のＰチャネルＭＯＳトランジスタＭＰ４のドレインと第６のＰチャネルＭＯＳトランジスタＭＰ６のソースとが共通接続され、第３のＰチャネルＭＯＳトランジスタＭＰ３のゲートと第５のＰチャネルＭＯＳトランジスタＭＰ５のドレインと第３のＮチャネルＭＯＳトランジスタＭＮ３のドレインとが共通接続され、第１のカレントミラー回路ＣＭ１の出力と、第２のカレントミラー回路ＣＭ２の出力を共通接続して出力端子ＯＵＴとし、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと第１のＮチャネルＭＯＳトランジスタＭＮ１のゲートを共通接続して反転入力端子Ｉｎ−とし、第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートと第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートを共通接続して正転入力端子Ｉｎ＋としている。差動増幅器回路の出力ＯＵＴに多段接続されたＣＭＯＳインバータ回路（不図示）を接続し、その最終段ＣＭＯＳインバータの出力を最終出力とした電圧比較器回路である。ここで、第１と第２のカレントミラー回路ＣＭ１、ＣＭ２は、入力電流と出力電流比が１：ｋ（ｋ＞１）である。
【００７１】
ここで、カレントミラー回路の具体的な構成例について示す。図４は、図１の第１のカレントミラー回路ＣＭ１（電流吐き出し型）と第２のカレントミラー回路ＣＭ２（電流吸い込み型）の構成例である。図４（Ａ）を参照すると、図１における第１のカレントミラー回路ＣＭ１は、２つのＰチャネルＭＯＳトランジスタＭＰ１とＭＰ２で構成され、各々のソースとゲートがお互いに共通接続される。そしてＰチャネルＭＯＳトランジスタＭＰ１のゲートとドレインを共通接続してカレントミラー回路ＣＭ１の入力端子となり、ＰチャネルＭＯＳトランジスタＭＰ２のドレインがカレントミラー回路ＣＭ１の出力端子となる。そして、共通接続したソースがカレントミラー回路の共通端子となる。
【００７２】
次に、図４（Ｂ）を参照すると、図１における第２のカレントミラー回路ＣＭ２は、２つのＮチャネルＭＯＳトランジスタＭＮ１とＭＮ２で構成され、各々のソースとゲートがお互いに共通接続される。そしてＮチャネルＭＯＳトランジスタＭＮ１のゲートとドレインを共通接続してカレントミラー回路の入力端子となり、ＮチャネルＭＯＳトランジスタＭＮ２のドレインがカレントミラー回路ＣＭ２の出力端子となる。そして、共通接続したソースがカレントミラー回路ＣＭ２の共通端子となる。
【００７３】
次に、図１で示した差動増幅器を使った電圧比較器回路についての構成例を示す。図９に示した、従来例と同じように、差動増幅器回路の後段に、ＣＭＯＳインバータ（図１０）を３段縦続接続する。
【００７４】
図１の差動増幅器について詳細な説明を行う。この差動増幅器は、いわゆるフォールデッドカスコード型の差動増幅器を応用したものである。ここで、本回路の動作を説明する。
【００７５】
＜第１と第２の差動対の両方が動作している場合＞
まずＩｎ−側がＩｎ＋より高い電圧が入力され、上式（７）で示した以上の差動入力電圧と仮定すると、図１の差動増幅器は比較器の回路動作をするので、第１の差動対のバイアス電流Ｉ１は全て第２のＰチャネルＭＯＳトランジスタＭＰ２の方に流れる。そして、第１のＰチャネルＭＯＳトランジスタＭＰ１の方の電流はゼロとなる。一方第２の差動対のバイアス電流Ｉ２は全て第１のＮチャネルＭＯＳトランジスタＭＮ１の方に流れる。そして第２のＮチャネルＭＯＳトランジスタＭＮ２の方の電流はゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）とすると、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流ＩＤ（ＭＮ４）は、電流源Ｉ４の値から第２のＰチャネルＭＯＳトランジスタＭＰ２のドレイン電流ＩＤ（ＭＰ２）を引いた値であり、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）は、電流源Ｉ３の値から第１のＰチャネルＭＯＳトランジスタＭＰ１のドレイン電流ＩＤ（ＭＰ１）を引いた値であるから、それぞれ次式（３０）、（３１）で与えられる。
2005354266.tif 000030
【００７６】
ここで、Ｉ１とＩ３とＩ４の関係を以下のようにする。
2005354266.tif 000031
【００７７】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と等しいので、次式が成り立つ。
2005354266.tif 000032
【００７８】
また、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であり、ＩＤ（ＭＰ５）＝Ｉ３、ＩＤ（ＭＮ１）＝Ｉ２、だから、次式が成り立つ。
2005354266.tif 000033
【００７９】
第４のＰチャネルＭＯＳトランジスタＭＰ４は第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているので、各々のドレイン電流は等しくなる。従って第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）は、次式で与えられる。
2005354266.tif 000034
【００８０】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になるが、この状態ではこのＩＤ（ＭＮ２）がゼロであるから、次式で与えられる。
2005354266.tif 000035
【００８１】
上述した（３０）式と（３６）式で示した電流がそれぞれ第１と第２のカレントミラー回路ＣＭ１、ＣＭ２の入力電流となる。ここで第１と第２のカレントミラー回ＣＭ１、ＣＭ２路の入力電流と出力電流比は、次式で与えられる。
2005354266.tif 000036
【００８２】
ここで、ｋ＞１の特性をもつものとすると、出力端電流Ｉｏｕｔは、第１と第２のカレントミラー回路出力電流の加算になるので、出力端に流れ込む電流を正として、次式（３８）で与えられる。
2005354266.tif 000037
【００８３】
ここでＩ３＝Ｉ４であることから、結果的に、出力端電流Ｉｏｕｔは、次式の電流吸い込み能力を持ち、ローレベルとなる。
2005354266.tif 000038
【００８４】
電位的には、ほぼ負電源（ＧＮＤ）の０Ｖとなる。
【００８５】
次に、Ｉｎ−側がＩｎ＋より低い電圧入力されたと仮定すると、図１の回路は、比較器回路動作をするので、第１の差動対のバイアス電流Ｉ１は、全て第１のＰチャネルＭＯＳトランジスタＭＰ１の方に流れる。そして第２のＰチャネルＭＯＳトランジスタＭＰ２の方の電流はゼロとなる。一方、第２の差動対のバイアス電流Ｉ２は全て第２のＮチャネルＭＯＳトランジスタＭＮ２の方に流れる。そして、第１のＮチャネルＭＯＳトランジスタＭＮ１の方の電流はゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、それぞれ次式（４０）、（４１）で与えられる。
2005354266.tif 000039
【００８６】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と等しいので、次式（４２）が成り立つ。
2005354266.tif 000040
【００８７】
また、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であるが、この状態では、
ＩＤ（ＭＰ５）＝Ｉ３−Ｉ１、ＩＤ（ＭＮ１）＝０、だから、次式（４３）が成り立つ。
2005354266.tif 000041
【００８８】
第４のＰチャネルＭＯＳトランジスタＭＰ４は第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているので、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）も、同様に次式（４４）で与えられる。
2005354266.tif 000042
【００８９】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になり、この状態ではこのＩＤ（ＭＮ２）がＩ２であるから、次式で与えられる。
2005354266.tif 000043
【００９０】
上式（４０）と（４５）で示した電流が、それぞれ第１と第２のカレントミラー回路ＣＭ１、ＣＭ２の入力電流となる。
【００９１】
従って、出力端電流Ｉｏｕｔは、出力端から吐き出す電流を正として、次式（４６）で与えられる。
2005354266.tif 000044
【００９２】
ここでＩ３＝Ｉ４であることから、結果的に、出力端電流Ｉｏｕｔは次式（４７）の電流吐き出し能力を持ち、ハイレベルとなる。
2005354266.tif 000045
【００９３】
電位的にはほぼ正電源のＶＤＤとなる。
【００９４】
ここで、（３９）式と（４７）式をみてわかるように、ローレベル時の吸い込み電流能力とハイレベル時の吐き出し電流能力は、同じ電流値であるため、負荷に寄生容量がついた場合にでも、立ち上がり波形と立ち下がり波形は対称となり、これを波形整形したディジタル波形も、デューティ５０％の出力が得られる。
【００９５】
以上の説明は、Ｎチャネルトランジスタで構成された差動対とＰチャネルトランジスタで構成された差動対の両方が動作している時の説明である。入力差動信号の同相信号電圧が下がってくるとＮチャネルで構成された差動対が動作しなくなる。逆に入力差動信号の同相信号電圧が上がってくるとＰチャネルで構成された差動対が動作しなくなる。この時の動作説明を以下に行う。
【００９６】
＜第１の差動対のみが動作している場合＞
図１において、Ｎチャネル差動段をバイアスする電流源Ｉ２は通常ＮチャネルＭＯＳトランジスタで構成される。この時、Ｎチャネル差動段が正常動作する入力電圧の最低電圧Ｖｉｎ（ｍｉｎ．）は、次式（４８）で与えられる。
2005354266.tif 000046
【００９７】
ＶＧＳ（ＭＮ１／２）：ＮチャネルＭＯＳトランジスタＭＮ１／２のゲート−ソース間電圧
ＶＤＳ（ｓａｔ）（Ｉ２）：電流源Ｉ２を構成するＮチャネルＭＯＳトランジスタの飽和点でのドレイン−ソース間電圧（５極管領域で動作するぎりぎりの電圧）
【００９８】
入力電圧がこのＶｉｎ（ｍｉｎ．）以下の場合は、Ｎチャネルトランジスタ差動対が動作をしない。従って、この場合、Ｐチャネルトランジスタ差動対のみの動作となる。この状況において、まず、Ｉｎ−側がＩｎ＋より高い電圧入力されたと仮定すると、第１の差動対のバイアス電流Ｉ１は全て第２のＰチャネルＭＯＳトランジスタＭＰ２の方に流れる。そして第１のＰチャネルＭＯＳトランジスタＭＰ１の方の電流はゼロとなる。一方、第２の差動対の方は入力電圧範囲外であるため、動作しない。すなわち、第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ２の両方のドレイン電流がゼロとなる。
【００９９】
この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、それぞれ、次式（４９）、（５０）で与えられる。
2005354266.tif 000047
【０１００】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と同じであることから、次式（５１）で与えられる。
2005354266.tif 000048
【０１０１】
また第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であるが、この状態ではＩＤ（ＭＮ１）＝０であるから、次式（５２）が成り立つ。
2005354266.tif 000049
【０１０２】
第４のＰチャネルＭＯＳトランジスタＭＰ４は第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているので、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）は、次式（５３）で与えられる。
2005354266.tif 000050
【０１０３】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になるが、この状態ではこのＩＤ（ＭＮ２）がゼロであるから、次式（５４）が成り立つ。
2005354266.tif 000051
【０１０４】
従って、この時、出力端子ＯＵＴはローレベルとなり、その時の吸い込み電流能力Ｉｏｕｔは、次式（５５）で与えられる。
【０１０５】
2005354266.tif 000052
【０１０６】
次に、今度はＩｎ−側がＩｎ＋より低い電圧入力されたと仮定すると、この回路は、比較器回路動作をするので、第１の差動対のバイアス電流Ｉ１は全て第１のＰチャネルＭＯＳトランジスタＭＰ１の方に流れる。そして、第２のＰチャネルＭＯＳトランジスタＭＰ２の方の電流はゼロとなる。一方、第２の差動対は入力電圧範囲外の入力電圧のため、動作しない。すなわち、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタＭＮ２の両方のドレイン電流がゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、それぞれ次式（５６）、（５７）で与えられる。
2005354266.tif 000053
【０１０７】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と同じであることから、次式（５８）で与えられる。
2005354266.tif 000054
【０１０８】
また、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であるが、この状態では、ＩＤ（ＭＮ１）＝０であるから、次式で与えられる。
2005354266.tif 000055
【０１０９】
第４のＰチャネルＭＯＳトランジスタＭＰ４は、第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているため、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）は、次式（６０）で与えられる。
2005354266.tif 000056
【０１１０】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になるが、この状態では、このＩＤ（ＭＮ２）がゼロであるため、ＩＤ（ＭＰ６）は次式（６１）で与えられる。
2005354266.tif 000057
【０１１１】
従って、この時、出力端子ＯＵＴはハイレベルとなり、その時の吐き出し電流能力Ｉｏｕｔは次式（６２）で与えられる。
2005354266.tif 000058
【０１１２】
＜第２の差動対のみが動作している場合＞
図１において、Ｐチャネルトランジスタ差動対をバイアスする電流源Ｉ１は通常ＰチャネルＭＯＳトランジスタで構成される。この時、Ｐチャネル差動段が正常動作する入力電圧の最高電圧Ｖｉｎ（ｍａｘ．）は、次式（６３）で与えられる。
2005354266.tif 000059
【０１１３】
ＶＧＳ（ＭＰ１／２）：ＰチャネルＭＯＳトランジスタＭＰ１／２のゲート−ソース間電圧
ＶＤＳ（ｓａｔ）（Ｉ１）：電流源Ｉ１を構成するＰチャネルＭＯＳトランジスタの飽和点でのドレイン−ソース間電圧（５極管領域で動作するぎりぎりの電圧）
【０１１４】
入力電圧がこのＶｉｎ（ｍａｘ．）以上の場合、ＰチャネルＭＯＳトランジスタ差動対が動作をしない。従って、この場合、Ｎチャネルトランジスタ差動対のみの動作となる。この状況において、まず、Ｉｎ−側がＩｎ＋より高い電圧入力されたと仮定すると、第２の差動対のバイアス電流Ｉ２は全て第１のＮチャネルＭＯＳトランジスタＭＮ１の方に流れる。そして第２のＮチャネルＭＯＳトランジスタＭＮ２の方の電流はゼロとなる。一方、第１の差動対の方は入力電圧範囲外であるため、動作しない。すなわち、第１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ２の両方のドレイン電流がゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）とすると、次式（６４）、（６５）が成り立つ。
2005354266.tif 000060
【０１１５】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と同じであるので、次式（６６）が成り立つ。
2005354266.tif 000061
【０１１６】
また第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であるので、この状態では、ＩＤ（ＭＮ１）＝Ｉ２であるから、次式（６７）が成り立つ。
2005354266.tif 000062
【０１１７】
第４のＰチャネルＭＯＳトランジスタＭＰ４は第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているので、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）は、次式（６８）で与えられる。
2005354266.tif 000063
【０１１８】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になるが、この状態ではこのＩＤ（ＭＮ２）がゼロであるから、次式（６９）が成り立つ。
2005354266.tif 000064
【０１１９】
従って、この時、出力端子ＯＵＴはローレベルとなる。その時の吸い込み電流能力Ｉｏｕｔは、第１と第２のカレントミラー回路の入出力電流比が１：ｋであるから、次式（７０）が成り立つ。
2005354266.tif 000065
【０１２０】
次に、今度はＩｎ−側がＩｎ＋より低い電圧入力されたと仮定すると、本実施例の回路は比較器回路動作をするので、第２の差動対のバイアス電流Ｉ２は全て第２のＮチャネルＭＯＳトランジスタＭＮ２の方に流れる。そして第１のＮチャネルＭＯＳトランジスタＭＮ１の方の電流は０となる。一方、第１の差動対は入力電圧範囲外の入力電圧のため、動作しない。すなわち第１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ２の両方のドレイン電流がゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、次式（７１）、（７２）で与えられる。
2005354266.tif 000066
【０１２１】
一方、第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）は第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）と同じであるので、次式（７３）が成り立つ。
2005354266.tif 000067
【０１２２】
また、第３のＰチャネルＭＯＳトランジスタＭＰ３のドレイン電流ＩＤ（ＭＰ３）は第５のＰチャネルＭＯＳトランジスタＭＰ５のドレイン電流ＩＤ（ＭＰ５）と第１のＮチャネルＭＯＳトランジスタＭＮ１のドレイン電流ＩＤ（ＭＮ１）の加算であるが、この状態ではＩＤ（ＭＮ１）＝０であるから、次式（７４）が成り立つ。
2005354266.tif 000068
【０１２３】
第４のＰチャネルＭＯＳトランジスタＭＰ４は、第３のＰチャネルＭＯＳトランジスタＭＰ３と各々のゲートとソースが共通接続されているため、各々のドレイン電流は等しくなる。従って、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）は、次式（７５）で与えられる。
2005354266.tif 000069
【０１２４】
また、第６のＰチャネルＭＯＳトランジスタＭＰ６のドレイン電流ＩＤ（ＭＰ６）は、第４のＰチャネルＭＯＳトランジスタＭＰ４のドレイン電流ＩＤ（ＭＰ４）から第２のＮチャネルＭＯＳトランジスタＭＮ２のドレイン電流ＩＤ（ＭＮ２）を引いた値になり、この状態ではＩＤ（ＭＮ２）＝Ｉ２であるから、ＩＤ（ＭＰ６）は次式（７６）で与えられる。
2005354266.tif 000070
【０１２５】
従って、この時、出力端子ＯＵＴはハイレベルとなり、その時の吐き出し電流能力Ｉｏｕｔは次式（７７）で与えられる。
2005354266.tif 000071
【０１２６】
次に、図４に示したカレントミラー回路の動作について説明を行う。例えば図４（Ａ）において、第１、第２のＰチャネルＭＯＳトランジスタＭＰ１とＭＰ２のゲート幅をそれぞれＷＭＰ１、ＷＭＰ２、ゲート長をそれぞれＬＭＰ１、ＬＭＰ２とした時、次式（７８）の関係が成り立つものとする。
2005354266.tif 000072
【０１２７】
カレントミラー回路の入力電流Ｉｉｎと出力電流Ｉｏｕｔの関係は、次式（７９）となる。
2005354266.tif 000073
【０１２８】
これは、ＭＯＳトランジスタのゲート−ソース間電圧ＶＧＳとドレイン電流Ｉｄの関係を示した（２）式、（３）式、（４）式をみてわかるように、ドレイン電流は、Ｗ／Ｌに比例するからである。
【０１２９】
図２は、本発明の第２の実施例の差動増幅器の構成を示す図である。図２の構成は、図１のＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４を、それぞれＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４とし、図１のＰチャネルＭＯＳトランジスタＭＰ５、ＭＰ６を、ＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６とし、図７の吸い込み型電流源Ｉ３、Ｉ４と、ＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４を、それぞれ、吐出型電流源Ｉ３、Ｉ４、ＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４とし、図１の極性を対称として構成したものである。
【０１３０】
図２を参照すると、第２の実施例の差動増幅器は、第１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ２で構成される第１の差動対と、第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ２で構成される第２の差動対とを備え、ゲートが共通接続され、各々のソースが共通接続された第３と第４のＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４と、ゲートが共通接続され、かつ第１の電圧源に接続された第５と第６のＮチャネルＭＯＳトランジスタＭＮ５、ＭＮ６と、ゲートが共通接続され、かつ第２の電圧源に接続された第３と第４のＰチャネルＭＯＳトランジスタＭＰ３、ＭＰ４と、入力が第６のＮチャネルＭＯＳトランジスタＭＮ６のドレインに接続され、共通端子が正電源（ＶＤＤ）に接続された第１のカレントミラー回路ＣＭ１と、入力が第４のＰチャネルＭＯＳトランジスタＭＰ４のドレインに接続され、共通端子が負電源端子（ＧＮＤ）に接続された第２のカレントミラー回路ＣＭ２と、第１の差動対の共通に接続されたソースと正電源ＶＤＤ間に接続される第１の定電流源（Ｉ１）と、第２の差動対の共通に接続されたソースと負電源（ＧＮＤ）間に接続された第２の定電流源（Ｉ２）と、第３のＰチャネルＭＯＳトランジスタＭＰ３のソースと正電源（ＶＤＤ）間に接続された第３の定電流源（Ｉ３）と、第４のＰチャネルＭＯＳトランジスタＭＰ４のソースと正電源（ＶＤＤ）間に接続された第４の定電流源（Ｉ４）とから構成され、第１の差動対を構成する第１のＰチャネルＭＯＳトランジスタＭＰ１のドレインが第５のＮチャネルＭＯＳトランジスタＭＮ５のソースと共通接続され、第１の差動対を構成する第２のＰチャネルＭＯＳトランジスタＭＰ２のドレインが第６のＮチャネルＭＯＳトランジスタＭＮ６のソースに共通接続され、第２の差動対を構成する第１のＮチャネルＭＯＳトランジスタＭＮ１のドレインが第３のＰチャネルＭＯＳトランジスタＭＰ３のソースに共通接続され、第２の差動対を構成する第２のＮチャネルＭＯＳトランジスタＭＮ２のドレインが第４のＰチャネルＭＯＳトランジスタＭＰ４のソースに共通接続され、第３のＮチャネルＭＯＳトランジスタＭＮ３のゲートが第５のＮチャネルＭＯＳトランジスタＭＮ５のドレインと第３のＰチャネルＭＯＳトランジスタＭＰ３のドレインに共通接続され、第１のカレントミラー回路ＣＭ１の出力と第２のカレントミラー回路ＣＭ２の出力を共通接続して出力端子ＯＵＴとし、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと第１のＮチャネルＭＯＳトランジスタＭＮ１のゲートを共通接続して反転入力端子Ｉｎ−とし、第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートと第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートを共通接続して正転入力端子Ｉｎ＋とする。ここで、第１と第２のカレントミラー回路ＣＭ１、ＣＭ２は、入力電流と出力電流比が１：ｋ（ｋ＞１）である。そして、従来例と同様に、差動増幅器の後段に３段縦続接続したＣＭＯＳインバータを接続して、電圧比較器回路を構成する。
【０１３１】
図２についての動作は、基本的に、図１における動作と同じであり、回路が対称になっただけなので、その説明を省略する。
【０１３２】
図３は、本発明の第３の実施例の差動増幅器の構成を示す図である。図３を参照すると、第３の実施例の差動増幅器は、第１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ２で構成される第１の差動対と、第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ２で構成される第２の差動対とを備え、各々のゲートが共通接続され、かつ第１の電圧源（Ｖ１）に接続された第３と第４のＮチャネルＭＯＳトランジスタＭＮ３、ＭＮ４と、第１の差動対の共通に接続されたソースと正電源ＶＤＤ間に接続される第１の定電流源（Ｉ１）と、第２の差動対の共通に接続されたソースと負電源ＧＮＤ間に接続された第２の定電流源（Ｉ２）と、第３のＮチャネルＭＯＳトランジスタＭＮ３のソースと負電源（ＧＮＤ）間に接続された第３の定電流源（Ｉ３）と、第４のＮチャネルＭＯＳトランジスタＭＮ４のソースと負電源（ＧＮＤ）間に接続された第４の定電流源（Ｉ４）と、入力端子が第１のＮチャネルＭＯＳトランジスタＭＮ１のドレインと第３のＮチャネルＭＯＳトランジスタＭＮ３のドレインとに共通接続され、共通端子が正電源（ＶＤＤ）端子に共通接続された第１のカレントミラー回路ＣＭ１と、入力端子が第２のＮチャネルＭＯＳトランジスタＭＮ２のドレインと第４のＮチャネルＭＯＳトランジスタＭＮ４のドレインとに共通接続され、共通端子が正電源ＶＤＤ端子に共通接続された第２のカレントミラー回路ＣＭ２と、入力端子が第１のカレントミラー回路ＣＭ１の出力端子に接続され、共通端子が負電源（ＧＮＤ）端子に接続された第３のカレントミラー回路ＣＭ３と、第１のＰチャネルＭＯＳトランジスタＭＰ１のドレインが第３のＮチャネルＭＯＳトランジスタＭＮ３のソースに接続され、第２のＰチャネルＭＯＳトランジスタＭＰ２のドレインが第４のＮチャネルＭＯＳトランジスタＭＮ４のソースに接続され、第２のカレントミラー回路ＣＭ２の出力端子と第３のカレントミラー回路ＣＭ３の出力端子を共通接続して出力端子ＯＵＴとし、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと第１のＮチャネルＭＯＳトランジスタＭＮ１のゲートを共通接続して反転入力端子Ｉｎ−とし、第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートと第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートを共通接続して正転入力端子Ｉｎ＋とする。第２と第３のカレントミラー回路ＣＭ２、ＣＭ３は、入力電流と出力電流比が１：ｋ（ｋ＞１）である。差動増幅器の後段に、図９に示したように、ＣＭＯＳインバータ（図１０）を３段縦続接続して、電圧比較器回路を構成する。
【０１３３】
次に、図３に示した差動増幅器の動作を説明する。図３に示した差動増幅器においても、図１、図２に示した差動増幅器と同様、入力電圧によって３つのモードをもつが、ここでは、代表して、そのなかでＰチャネル差動対とＮチャネル差動対の両方が動作している場合について説明を行う。
【０１３４】
まずＩｎ−側がＩｎ＋より高い電圧が入力され、かつ、上式（７）で示した以上の差動入力電圧だと仮定すると、図９の回路は、比較器として動作する。第１の差動対のバイアス電流Ｉ１は、全て第２のＰチャネルＭＯＳトランジスタＭＰ２の方に流れる。そして第１のＰチャネルＭＯＳトランジスタＭＰ１の方の電流はゼロとなる。一方、第２の差動対のバイアス電流Ｉ２は、全て第１のＮチャネルＭＯＳトランジスタＭＮ１の方に流れる。そして、第２のＮチャネルＭＯＳトランジスタＭＮ２の方の電流はゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）とすると、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流ＩＤ（ＭＮ４）は電流源Ｉ４の値から第２のＰチャネルＭＯＳトランジスタＭＰ２のドレイン電流ＩＤ（ＭＰ２）を引いた値であり、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流ＩＤ（ＭＮ３）は電流源Ｉ３の値から第１のＰチャネルＭＯＳトランジスタＭＰ１のドレイン電流ＩＤ（ＭＰ１）を引いた値であるから、次式（８０）、（８１）が成り立つ。
2005354266.tif 000074
【０１３５】
ここで、Ｉ１とＩ３とＩ４の関係を以下のようにする。
2005354266.tif 000075
【０１３６】
次に、第１のカレントミラー回路（ＣＭ１）の入力電流Ｉｉｎ（ＣＭ１）を求めると、このＩｉｎ（ＣＭ１）は第１のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ１）と第３のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ３）の和であり、それと同じ電流が第１のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ１）となるから、第１のカレントミラー回路の入力電流：出力電流＝１：１として、次式（８３）が成り立つ。
2005354266.tif 000076
【０１３７】
次に第２のカレントミラー回路（ＣＭ２）の入力電流Ｉｉｎ（ＣＭ１）を求めると、このＩｉｎ（ＣＭ１）は第２のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ２）と第４のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ４）の和であるから、次式（８４）が成り立つ。
2005354266.tif 000077
【０１３８】
そして、第２のカレントミラー回路の入力電流：出力電流＝１：ｋとすると、第２のカレントミラー回路の入力電流Ｉｉｎ（ＣＭ２）のｋ倍が第２のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ２）となるから、次式（８５）が成り立つ。
2005354266.tif 000078
【０１３９】
第３のカレントミラー回路（ＣＭ３）の入力端子は第１のカレントミラー回路の出力端子と共通接続されている。従って、第３のカレントミラー回路（ＣＭ３）の入力電流Ｉｉｎ（ＣＭ３）は、第１のカレントミラー回路（ＣＭ１）の出力電流Ｉｏｕｔ（ＣＭ１）と等しいことから、次式（８６）が成り立つ。
2005354266.tif 000079
【０１４０】
そして、第３のカレントミラー回路（ＣＭ３）の入力電流：出力電流＝１：ｋとすると、第３のカレントミラー回路（ＣＭ３）の入力電流Ｉｉｎ（ＣＭ３）のｋ倍が、第３のカレントミラー回路（ＣＭ３）の出力電流Ｉｏｕｔ（ＣＭ３）となるから、次式（８７）が成り立つ。
2005354266.tif 000080
【０１４１】
従って出力端子ＯＵＴの出力電流Ｉｏｕｔは、この場合、出力端子に流れ込む方向を正として、第３のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ３）から第２のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ２）を引いた値になり、Ｉ３＝Ｉ４として、次式（８８）が成り立つ。
2005354266.tif 000081
【０１４２】
そして、出力端子ＯＵＴはローレベルとなり、電位的にはほぼ負電源（ＧＮＤ）の０Ｖとなる。
【０１４３】
次に、今度はＩｎ−側がＩｎ＋より低い電圧入力されたと仮定すると、図３の差動増幅器は、比較器の回路動作をするので、第１の差動対のバイアス電流Ｉ１は、全て第１のＰチャネルＭＯＳトランジスタＭＰ１の方に流れる。そして、第２のＰチャネルＭＯＳトランジスタＭＰ２の方の電流はゼロとなる。一方、第２の差動対のバイアス電流Ｉ２は、全て第２のＮチャネルＭＯＳトランジスタＭＮ２の方に流れる。そして、第１のＮチャネルＭＯＳトランジスタＭＮ１の方の電流は、ゼロとなる。この時の各トランジスタのバイアス電流状態をみると、第３のＮチャネルＭＯＳトランジスタＭＮ３のドレイン電流をＩＤ（ＭＮ３）とし、第４のＮチャネルＭＯＳトランジスタＭＮ４のドレイン電流をＩＤ（ＭＮ４）として、次式（８９）、（９０）が成り立つ。
2005354266.tif 000082
【０１４４】
ここで、Ｉ１とＩ３とＩ４の関係を以下のようにする。
2005354266.tif 000083
【０１４５】
次に第１のカレントミラー回路（ＣＭ１）の入力電流Ｉｉｎ（ＣＭ１）を求めると、このＩｉｎ（ＣＭ１）は第１のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ１）と第３のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ３）の和であり、それと同じ電流が第１のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ１）となるから、第１のカレントミラー回路の入力電流：出力電流＝１：１として、次式（９２）が成り立つ。
2005354266.tif 000084
【０１４６】
次に第２のカレントミラー回路（ＣＭ２）の入力電流Ｉｉｎ（ＣＭ２）を求めると、このＩｉｎ（ＣＭ１）は第２のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ２）と第４のＮチャネルＭＯＳトランジスタのドレイン電流ＩＤ（ＭＮ４）の和であるから、次式（９３）が成り立つ。
2005354266.tif 000085
【０１４７】
そして、第２のカレントミラー回路の入力電流：出力電流＝１：ｋとすると、第２のカレントミラー回路の入力電流Ｉｉｎ（ＣＭ２）のｋ倍が第２のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ２）となることから、次式（９４）が成り立つ。
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【０１４８】
第３のカレントミラー回路（ＣＭ３）の入力端子は第１のカレントミラー回路の出力端子と共通接続されている。従って、第３のカレントミラー回路（ＣＭ３）の入力電流Ｉｉｎ（ＣＭ３）は第１のカレントミラー回路（ＣＭ１）の出力電流Ｉｏｕｔ（ＣＭ１）と等しいことから、次式（９５）が成り立つ。
2005354266.tif 000087
【０１４９】
そして、第３のカレントミラー回路の入力電流：出力電流＝１：ｋとすると、第３のカレントミラー回路の入力電流Ｉｉｎ（ＣＭ３）のｋ倍が第３のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ３）となるから、次式（９６）が成り立つ。
2005354266.tif 000088
【０１５０】
従って、出力端子ＯＵＴの出力電流Ｉｏｕｔは、この場合、出力端子から流れ込む方向を正として、第３のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ３）から第２のカレントミラー回路の出力電流Ｉｏｕｔ（ＣＭ２）を引いた値になり、Ｉ３＝Ｉ４として、次式（９７）が導出される。
2005354266.tif 000089
【０１５１】
そして、出力端子ＯＵＴはハイレベルとなり、電位的にはほぼ正電源（ＶＤＤ）の０Ｖとなる。このようにして、比較器の動作を行う。
【０１５２】
図５は、本実施例の回路シミュレーション結果の一例を示す図である。図５には、図１の差動増幅器を、図９に示した構成とし、入力差動信号の周波数を２００ＭＨｚ、差動振幅を±５０ｍＶ、同相信号電圧を０．３Ｖとした時の各出力波形（シミュレーション値）が示されている。図５からわかるように、本実施例によれば、ＣＭＯＳインバータの最終出力波形のデューティは、ほぼ（実質的に）５０％となっていることがわかる。すなわち、従来構成のシミュレーション結果である図１１に示したように、５０％から大きくはずれることは無い。
【０１５３】
このように、本実施例の電圧比較器回路は、特に電源電圧が低く、かつ広い入力電圧範囲をもった高速の差動インターフェース回路に適する。本実施例の回路によれば、少ない素子数で、比較的低消費電力で、入力電圧範囲が広く、高速の電圧比較器回路が実現できる。本発明は、高速差動インターフェース回路用の半導体集積回路装置に用いて好適とされる。
【０１５４】
以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【図面の簡単な説明】
【０１５５】
【図１】本発明の第１の実施例の差動増幅器の回路構成を示す図である。
【図２】本発明の第２の実施例の差動増幅器の回路構成を示す図である。
【図３】本発明の第３の実施例の差動増幅器の回路構成を示す図である。
【図４】図１、図２、図３におけるカレントミラー回路の一構成を示す図である。
【図５】本発明におけるシミュレーションの入出力波形を示す図である。
【図６】従来の差動増幅回路の回路構成を示す図である。
【図７】従来の差動増幅段の回路構成を示す図である。
【図８】図７における入出力特性を示す図である。
【図９】従来の電圧比較器回路の例を示す図である。
【図１０】ＣＭＯＳインバータの具体回路例の図である。
【図１１】従来例におけるシミュレーションの入出力波形図である。
【符号の説明】
【０１５６】
ＣＭ１、ＣＭ２、ＣＭ３  カレントミラー回路
Ｉ１、Ｉ２、Ｉ３、Ｉ４  電流源（電流値）
Ｉｎ＋  非反転入力端子
Ｉｎ−  反転入力端子
ＩＮＶ１〜ＩＮＶ３  ＣＭＯＳインバータ
ＭＮ１〜ＭＮ６  ＮチャネルＭＯＳトランジスタ
ＭＰ１〜ＭＰ４  ＰチャネルＭＯＳトランジスタ
Ｖ１、Ｖ２  電圧源
ＶＤＤ  正電源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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