(57)【要約】【課題】  データ伝送のタイミング調整に関連して、自動でタイミング調整を行うことを可能にするとともに、上位回路に不定なデータが流れないようにすることができるシリアル信号伝送装置を提供する。【解決手段】  シリアル信号伝送装置１９は、符号化回路８１からのパラレル信号とタイミング調整制御回路３１で生成されるパラレル信号とを切り替えるパラレル信号切換え回路２１１を備える。例えば、電源投入直後等でタイミング調整が実行されていない状態およびタイミング調整中においては、光伝送路へ流れるシリアル信号は、タイミング調整制御回路３１でパラレル信号として生成され、パラレル信号切換えの回路２１１およびパラレルシリアル変換回路４１１を介して、光伝送路を通って相手装置のタイミング調整制御回路へ入力される。【選択図】      図１
2005033701.tif 000002
【特許請求の範囲】
【請求項１】
シリアル伝送を使った１対多ノード間信号伝送において用いられるものであって、各ノードにおける上位回路からのパラレル信号入力部と、パラレル信号をシリアル化するパラレルシリアル変換回路と、シリアル信号をパラレル信号へ変換するシリアルパラレル変換回路と、上位回路へのパラレル信号出力部を備え、かつパラレル信号入力部とパラレルシリアル変換回路との間に符号化回路を有し、シリアルパラレル変換回路とパラレル出力部との間に復号化回路を有し、さらにノード間のシリアル信号受信ラッチタイミングを自動で調整するタイミング調整制御回路を有したシリアル信号伝送装置において、前記符号化回路と前記パラレルシリアル変換回路との間に、前記符号化回路からのパラレル信号と前記タイミング調整制御回路で生成されるパラレル信号とを切り替える、第１のパラレル信号切換え回路を備えたことを特徴とするシリアル信号伝送装置。
【請求項２】
さらに、前記シリアルパラレル変換回路と前記復号化回路との間に、前記シリアルパラレル変換回路から出力されたパラレル信号と、所定の固定パラレル信号とを切換える、第２のパラレル信号切換え回路を備えたことを特徴とする請求項１記載のシリアル信号伝送装置。
【請求項３】
前記第１のパラレル信号切換え回路が、シリアル信号受信ラッチタイミングの自動タイミング調整が実行されていない状態およびタイミング調整中において、前記タイミング調整制御回路からのパラレル信号を前記パラレルシリアル回路へ入力することを特徴とする請求項１または２記載のシリアル信号伝送装置。
【請求項４】
前記第２のパラレル信号切換え回路が、シリアル信号受信ラッチタイミングの自動タイミング調整が実行されていない状態およびタイミング調整中において、前記固定パラレル信号を前記復号化回路へ入力することを特徴とする請求項１〜３のいずれかに記載のシリアル信号伝送装置。
【請求項５】
前記第１および第２のパラレル信号切換え回路の少なくとも一方が前記タイミング調整制御回路からの信号により切換えられることを特徴とする請求項１〜４のいずれかに記載のシリアル信号伝送装置。
【請求項６】
前記シリアル信号の伝送が光を用いて行われ、かつ前記１対多ノード間には光バスが用いられることを特徴とする請求項１〜５のいずれかに記載のシリアル信号伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はシリアル信号による信号の送受信を行うシリアル信号伝送装置に係り、特に１対多のノード間で光化したシリアル信号受信のラッチタイミングを自動でタイミング調整を行うシーケンスを有するシリアル信号伝送装置に関する。
【背景技術】
【０００２】
この種の光シリアル信号伝送装置は、送信側装置および受信側装置に、それぞれ電気光変換回路、光電気変換回路、パラレル−シリアル変換回路、シリアル−パラレル変換回路などを備える。さらに、１対多の装置（ノード）間でデータ伝送を行う場合、ノード間で上記回路を経由する経路の違いにより異なる伝播遅延時間が生ずるため、どのスレーブノードに切換えられてもマスターノードで安定して信号を受信できるようシリアル信号受信のためのタイミング調整を行うタイミング調整手段が備えられる。このタイミング調整手段により、例えば、電源投入直後や一定時間毎もしくはあるイベントの後に、ノード間でクロックとデータ信号のタイミング調整を行うことになる。これにより、あるノードから伝送されたデータ信号は、上記各回路を経由して、別のノードにおいて元のデータ信号に復元され、品質の良いデータの送受信が可能となる。
【０００３】
データ伝送のためのタイミング調整を行う方法については、例えば図３に示すような方法が知られている。図示のように、この光伝送装置３１は、その受信回路に、光信号を電気信号に変換する光電気（Ｏ／Ｅ）変換回路３２、受信信号を遅延する信号遅延回路３８，３９、遅延量を設定可能なタイミング調整制御回路３５、信号をラッチする信号ラッチ回路３６、および電気信号を処理する電気信号処理装置３７を備える。ここで、別の光伝送装置３２，３３から送られた光信号はＯ／Ｅ変換回路３２で電気信号に変換され、それぞれ信号遅延回路３３，３４に入力される。タイミング調整制御回路３５は、受信信号より位相ずれを検知し位相がずれているチャンネルに遅延量を与え位相ずれを調整する。これにより、各受信信号は信号ラッチ部３６において同じタイミングでラッチされ、電気信号処理装置３７で処理される。この方法では、それぞれに対して適切な時間の遅延を与えて伝送遅延を補償し、各ノードより受信した信号を同じタイミングでラッチできるようにして、ノード間でデータの伝送のタイミングを合わせ、同期伝送を可能にする。これにより、複数のノードを光学バスを用いてバス接続した場合に、ノード間に生じる伝搬遅延時間の差を補償することができる。この種のタイミング調整方法は、例えば特許文献１に記載されている。
【特許文献１】特開２００２−３３０１０３号公報
【０００４】
また、特許文献２には、別のタイミング調整方法が記載されている。これは、異なる機能を持つ多くの専用回路を光伝送回路網で構成した共用回路を介して所定の情報の授受を行うデータの送受信方式において、専用回路の何れかがデータの送受信を開始する前、立ち上げ時等に、全ての送信信号および受信信号の双方のバイト同期を確立し、その後は常に受信信号のビット同期を維持し、常に遅延回路通過後の送信クロック信号と受信クロック信号とのビット同期を維持することにより、全てのバイト同期を維持するデータの送受信を可能にする。この方式においてはタイミング調整用の遅延素子があらかじめ用意されている。これにより、バス回路の速度の低下を招くことなくデータの送受信を行うことができるというものである。
【特許文献２】特開平１１−２２０５１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、１対多のノード間でシリアル信号伝送を行う場合において、多ノード側のシリアル信号送出タイミングを工夫することにより、ノード間のタイミング調整を自動で行うことが可能である。しかし、シリアル信号伝送装置は、通常調停回路を経由してＣＰＵやメモリーといったものへ接続されている。タイミング調整を行うためには、タイミング調整用のシーケンスをノード間で実行する必要があり、例えばトレーニングパターンといった信号をシリアル伝送路へ流さなければならない。この信号は８Ｂ１０Ｂなどの符号化回路を通らず送出されなければならない。なぜならタイミング調整完了前では信号伝送が確立してないため信号を復号できるとは限らないからである。その結果符号化回路を通った上位側からの信号を遮断し、タイミング調整用の信号がシリアル伝送路へ送出される構成が必要となる。
また、タイミング調整前あるいは期間中は、受信したシリアルデータは符号化された信号ではないので、信号をそのまま上位回路へ出力してしまう構成では、復号化回路により上位回路側に不定な予期しないデータが入力されてしまい、システムに障害を引き起こす可能性がある。しかしながら上記従来技術は、自動でのタイミング調整については記載しておらず、また、定常状態とタイミング調整期間との切換えについても記載していないものであり、上述のような問題を解決するものではない。
【０００６】
従って本発明の目的は、データ伝送のタイミング調整に関連して、自動でタイミング調整を行うことを可能にするとともに、上位回路に不定なデータが流れないようにすることができるシリアル信号伝送装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的は、次のようなシリアル信号伝送装置により、達成される。すなわち、シリアル伝送を使った１対多ノード間信号伝送において用いられるものであって、各ノードにおける上位回路からのパラレル信号入力部と、パラレル信号をシリアル化するパラレルシリアル変換回路と、シリアル信号をパラレル信号へ変換するシリアルパラレル変換回路と、上位回路へのパラレル信号出力部を備え、かつパラレル信号入力部とパラレルシリアル変換回路との間に符号化回路を有し、シリアルパラレル変換回路とパラレル出力部との間に復号化回路を有し、さらにノード間のシリアル信号受信ラッチタイミングを自動で調整するタイミング調整制御回路を有したシリアル信号伝送装置において、前記符号化回路と前記パラレルシリアル変換回路との間に、前記符号化回路からのパラレル信号と前記タイミング調整制御回路で生成されるパラレル信号とを切り替える、第１のパラレル信号切換え回路を備えたものである。
【０００８】
ここで、本発明に係るシリアル信号伝送装置は、さらに、前記シリアルパラレル変換回路と前記復号化回路との間に、前記シリアルパラレル変換回路から出力されたパラレル信号と、所定の固定パラレル信号とを切換える、第２のパラレル信号切換え回路を備えることができる。また、前記第１のパラレル信号切換え回路は、シリアル信号受信ラッチタイミングの自動タイミング調整が実行されていない状態およびタイミング調整中において、前記タイミング調整制御回路からのパラレル信号を前記パラレルシリアル回路へ入力することができる。また、前記第２のパラレル信号切換え回路は、シリアル信号受信ラッチタイミングの自動タイミング調整が実行されていない状態およびタイミング調整中において、前記固定パラレル信号を前記復号化回路へ入力することができる。さらに、前記第１および第２のパラレル信号切換え回路の少なくとも一方は、前記タイミング調整制御回路からの信号により切換えることができる。また、前記シリアル信号の伝送は光を用いて行うことができ、かつ前記１対多ノード間には光バスを用いることができる。
【発明の効果】
【０００９】
本発明によれば、シリアル信号伝送のタイミング調整に関連して、上位回路と接続されたノードにおいても、自動でタイミング調整が可能となり、さらに上位回路に不定なデータが流れないようにするシリアル信号伝送装置を得ることができる。
【発明を実施するための最良の形態】
【００１０】
図１は本発明に係るシリアル信号伝送装置の一実施例を示す図である。本実施例では、図示のように、ＣＰＵ機能装置１０（マスターノード）とメモリ機能装置２０，３０（スレーブノード）とが光バス１５および光バス１６を介して接続されている。ＣＰＵ機能装置１０は、中央演算処理装置ＣＰＵ１１、ＣＰＵと下位回路とのデータ信号授受の調停を行う調停制御回路９、シリアル信号伝送装置１９、電気信号を光信号に変換する、例えば半導体レーザ等を用いた電気光（Ｅ／Ｏ）変換回路１０１、および光信号を電気信号に変換する、例えばフォトダイオード等を用いた光電気（Ｏ／Ｅ）変換回路１０２を備える。シリアル信号伝送装置１９は、上位回路からのパラレル信号入力部１１１と、符号化回路８１と、パラレル信号をシリアル化するパラレルシリアル変換回路４１１と、シリアル信号をパラレル信号へ変換するシリアルパラレル変換回路４２１と、復号化回路８２と、上位回路へのパラレル信号出力部１２１と、ノード間のシリアル信号受信ラッチタイミングを自動で調整するタイミング調整制御回路Ａ３１と、符号化回路からのパラレル信号とタイミング調整制御回路で生成されるパラレル信号とを切り替えるパラレル信号切換え回路２１１とを備える。
【００１１】
メモリ機能装置２０，３０は、それぞれメモリ２０１，３０１、メモリと下位回路とのデータ信号授受の調停を行う調停制御回路９１，９２、シリアル信号伝送装置２９，３９、電気信号を光信号に変換する、例えば半導体レーザ等を用いた電気光（Ｅ／Ｏ）変換回路１０３，１０５、および光信号を電気信号に変換する、例えばフォトダイオード等を用いた光電気（Ｏ／Ｅ）変換回路１０４，１０６を備える。シリアル信号伝送装置２９，３９は、それぞれ、上位回路からのパラレル信号入力部１１２，１１３と、符号化回路８３，８５と、パラレル信号をシリアル化するパラレルシリアル変換回路４１２，４１３と、シリアル信号をパラレル信号へ変換するシリアルパラレル変換回路４２２，４２３と、復号化回路８４，８６と、上位回路へのパラレル信号出力部１２２，１２３と、ノード間のシリアル信号受信ラッチタイミングを自動で調整するタイミング調整制御回路Ｂ３２，３３と、符号化回路からのパラレル信号とタイミング調整制御回路で生成されるパラレル信号とを切り替えるパラレル信号切換え回路２１２，２１３とを備える。
【００１２】
ＣＰＵ機能装置１０とメモリ機能装置２０，３０との間は、シリアル信号および同期用フレーム信号を伝送する光ファイバおよび光バス１５を備えた下り用の光伝送路と、シリアル信号を伝送する光ファイバおよび光バス１６を備えた上り用の光伝送路とにより接続される。ここで、光ファイバとしては、例えばプラスチック光ファイバ（ＰＯＦ）を用いることができるが、これに限定されない。光バス１５および光バス１６としては、例えばスターカプラ、または透過光拡散部を備えた光シートバス（特開平１０−１２３３５０号公報、特開平１０−２８２３７１号公報など）を用いることができる。なお、ＣＰＵ機能装置１０およびメモリ機能装置２０，３０には、図示しない電源装置から電源が供給される。
【００１３】
このように構成されたシステムにおいて、ＣＰＵ機能装置１０からは、シリアル信号（データ信号、アドレス信号、チップセレクトＣＳ信号、リードＲＤ信号、ライトＷＲ信号など）および同期用フレーム（クロック）信号が光バス１５を介してメモリ機能装置２０，３０へ送信され、またメモリ機能装置２０，３０からは、シリアル信号（データ信号）が光バス１６を介してＣＰＵ機能装置１０へ送信される。各機能装置の同期用のフレーム信号は、ＣＰＵ機能装置１０から各メモリ機能装置２０，３０へリセット解除後常時伝送されている。
【００１４】
また、ＣＰＵ機能装置１０のＣＰＵ１１からは、例えば電源の投入に応じて、非同期リセット解除信号１３がそれぞれ調停制御回路９，９１，９２、シリアル信号伝送装置１９，２９，３９、Ｅ／Ｏ変換回路１０１，１０３，１０５、Ｏ／Ｅ変換回路１０２，１０４，１０６およびメモリ２０１，３０１にそれぞれ出力される。また、非同期タイミング調整開始信号１４がタイミング調整制御回路３１，３２，３３にそれぞれに出力される。これらの信号はシリアル信号用の光伝送路とは別経路で送られるものであるが、その形態は電気信号でも光信号でもよい。
【００１５】
図１において、電源投入後あるいはリセット起動後において、リセットが解除された後の各機能装置の動きについて説明する。例えば、各機能装置に電源が投入されリセットが解除された時点においては、スレーブ側のシリアル信号受信装置２２（２３）では、シリアル信号と同期用フレーム信号とが等長配線されているためシリアルパラレル変換回路２２（２３）にてマスター側のパラレル送信信号をそのまま復元できている。しかしながら、マスター側のシリアル信号受信装置２１では、メモリ機能装置２０と３０とでは伝送経路に差があり、また伝送された信号を同期復元するフレーム信号は、ＣＰＵ機能装置１０側のフレーム信号（クロック信号）であるため、シリアル信号の受信は、タイミング調整（ビットタイミング調整及びワード調整）が出来ているとは限らない。そこで、ＣＰＵよりタイミング調整開始信号が送出されることでＣＰＵ機能装置１０側のシリアル信号受信装置のタイミング調整が自動で実行される。その時、ＣＰＵ機能装置１０側の調停制御回路９は、ライト方向（下り方向、ＣＰＵからメモリーへ信号が流れる方向）に制御されている。その結果、ＣＰＵのバスデータが符号化回路８１を通ってパラレルシリアル変換へ流れようとする。しかし、この信号が流れてしまうとタイミング調整を行うための信号をスレーブ側へ送れないため、タイミング調整が実行されていない期間およびタイミング調整期間は、ＣＰＵのバスデータを流さずタイミング調整に必要な信号を流す切り替え回路Ａ２１１を配置した。なお、調停回路の方向如何に関わらず、符号化回路は組み合わせ回路であるため、常時何らかの信号を送出しており、タイミング調整を行うにはマスター側、スレーブ側ともに信号切り替え回路Ａが必要である。
【００１６】
そこで、本発明では次のようにしてこれを解決する。すなわち、図１に示すように、シリアル信号伝送装置１９（２９，３９）に備えられる、符号化回路８１（８３，８５）からのパラレル信号とタイミング調整制御回路３１（３２，３３）で生成されるパラレル信号とを切り替えるパラレル信号切換え回路２１１（２１２，２１３）を用いて、タイミング調整に必要な信号を伝送できるようにする。
【００１７】
具体的には、例えば、電源投入直後等でタイミング調整が実行されていない状態およびタイミング調整中においては、光伝送路へ流れるシリアル信号は、タイミング調整制御回路３１（３２，３３）でパラレル信号として生成され、パラレル信号切換えの回路２１１（２１２，２１３）およびパラレルシリアル変換回路を介して、シリアル信号として光伝送路を通って相手機能装置のタイミング調整制御回路へ入力される。従って、この場合は、上位回路からのパラレル信号は光伝送路へ出力されない。タイミング調整開始信号がＣＰＵから各機能装置へ入力されると、非同期でタイミング調整が開始される。
【００１８】
更に図１のような構成の場合、タイミング調整は実行できるがタイミング調整前、あるいはタイミング調整期間中、マスター側、スレーブ側共にシリアルパラレル変換回路で受信した信号がそのまま復号化回路へ入力される。このとき特にスレーブ側では調停制御回路９１（９２）がデータの流れをどちら側に設定しているかは、タイミング調整が終了しないと制御が難しい。なぜならメモリ機能装置のバス制御回路はＣＰＵから送信された制御信号により制御されるものであり、先に述べたようにその制御信号は、ＣＰＵ機能装置側のパラレル信号切り替え回路Ａ２１１で、タイミング調整回路の制御信号へ切り替えられてしまっているからである。このような場合、各機能装置における受信データは、不正なビット列のワード信号が含まれる可能性がある。そのような制御信号及びデータ信号が、仮にメモリに到達した場合には、不要なデータの書きこみや、思わぬ誤動作等が発生する恐れがある。よって、それを避けるために、制御信号を電気で伝送する解決策もあるが、その場合、高速伝送時の電気伝送の課題に対して何ら解決にならない。
【００１９】
図１のような構成の場合、タイミング調整は実行できるがタイミング調整前、あるいはタイミング調整期間中、マスター側、スレーブ側共にシリアルパラレル変換回路で受信した信号がそのまま復号化回路へ入力される。このとき特にスレーブ側では調停制御回路９１（９２）がデータの流れをどちら側に設定しているかは、タイミング調整が終了しないと制御が難しい。なぜならメモリ機能装置のバス制御回路はＣＰＵから送信された制御信号により制御されるものであり、先に述べたようにその制御信号は、ＣＰＵ機能装置側のパラレル信号切り替え回路Ａ２１１で、タイミング調整回路の制御信号へ切り替えられてしまっているからである。このような場合、各機能装置における受信データは、不正なビット列のワード信号が含まれる可能性がある。そのような制御信号及びデータ信号が、仮にメモリに到達した場合には、不要なデータの書きこみや、思わぬ誤動作等が発生する恐れがある。そこで図２は本発明に係るシリアル信号伝送装置の他の実施例を示す図である。本実施例が図１の実施例と異なる点は、シリアルパラレル変換回路４２１（４２２，４２３）と復号化回路８２（８４，８６）との間に、シリアルパラレル変換回路から出力されたパラレル信号と、所定の固定パラレル信号とを切換えるパラレル信号切換え回路２２１（２２２，２２３）を備えた点にある。ここで固定パラレル信号は固定パラレル信号出力部２３１（２３２，２３３）から出力される。他は図１の実施例と同様である。このように、本実施例では、上位回路側へのパラレル信号はバス制御回路において不都合の無い確定されたパラレル信号となるよう信号を制御している。本実施例では、符号化回路は例えば８Ｂ１０Ｂを使用しているが、固定データは１０ビット単位に“１００１１１０１００”とし、復号後８ビット単位が“００００００００”になるようなビット列にしている。従って、この場合は、シリアルパラレル変換回路からのパラレル信号は上位回路へ出力されない。
【００２０】
タイミング調整後、ビットタイミング調整とワード調整が終了すると、双方向の通信が確立される。ここで、パラレルシリアル変換回路およびシリアルパラレル変換回路を上位回路側に接続するために、各パラレル信号切換え回路を切り換えるタイミングは、タイミング調整制御回路が全ての調整を終了した時点で発生する信号に同期させる。それにより、確実に双方向の通信が確立してからデータが切換えられるようになる。
【図面の簡単な説明】
【００２１】
【図１】本発明に係るシリアル信号伝送装置の一実施例を示す図である。
【図２】本発明に係るシリアル信号伝送装置の他の実施例を示す図である。
【図３】データ伝送のためのタイミング調整を行う方法の一例を説明するための図である。
【符号の説明】
【００２２】
１１１，１１２，１１３  上位回路からのパラレル信号入力部
１２１，１２２，１２３  上位回路へのパラレル信号出力部
１３  リセット信号
１４  タイミング調整開始信号
２１１，２１２，２１３  パラレル信号切換え回路Ａ
２２１，２２２，２２３  パラレル信号切換え回路Ｂ
２３１，２３２，２３３  固定パラレル信号出力部
【図１】
2005033701.tif 000003
【図２】
2005033701.tif 000004
【図３】
2005033701.tif 000005