(57)【要約】【課題】  簡単な回路構成で、ディレイ時間を安定させる。【解決手段】  所定のゲート閾値電圧を有し、定電流の印加によって電荷を蓄積するＭＯＳ（Metal-Oxide Semiconductor）容量２３と、ＭＯＳ容量２３のゲート電圧値と、所定の閾値電圧とを比較し、比較結果に応じた値を出力する比較回路２４と、比較回路２４にダイオード接続された、ＭＯＳ容量２３と同じゲート閾値電圧を有するＭＯＳトランジスタ２５とを備えることで実現する。【選択図】  図６
2005354290.tif 000002
【特許請求の範囲】
【請求項１】
所定のゲート閾値電圧を有し、定電流の印加によって電荷を蓄積するＭＯＳ（Metal-Oxide Semiconductor）容量と、
上記ＭＯＳ容量のゲート電圧値と、所定の閾値電圧とを比較し、比較結果に応じた値を出力する比較回路と、
上記比較回路にダイオード接続された、上記ＭＯＳ容量と同じゲート閾値電圧を有するＭＯＳトランジスタとを備えること
を特徴とするディレイ回路。
【請求項２】
上記比較回路は、上記比較結果に応じて、上記ＭＯＳ容量のゲート電圧値を反転出力するインバータ回路であること
を特徴とする請求項１記載のディレイ回路。
【請求項３】
上記ＭＯＳ容量に蓄積された電荷を放電する放電手段を備えること
を特徴とする請求項１記載のディレイ回路。
【請求項４】
当該ディレイ回路は、ＵＳＢ（Universal Serial Bus）インターフェースのスケルチ回路に設けられること
を特徴とする請求項１記載のディレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、安定したディレイ時間を与えるディレイ回路に関し、詳しくは、ＵＳＢ（Universal Serial Bus）インターフェースが備えるスケルチ回路において、ハザードを除去するフィルタ機能を実現するディレイ回路に関する。
【背景技術】
【０００２】
ＵＳＢ（Universal Serial Bus）は、ＰＣ（Personal Computer）と、外部周辺機器とのインターフェースとして大変普及しており、ＵＳＢをインターフェースとするＵＳＢ機器として、様々なＵＳＢデバイスが考案されている。
【０００３】
ＵＳＢは、現在、最も普及しているＵＳＢ１．１規格と、このＵＳＢ１．１規格に対して下位互換性を持ちながら、ＵＳＢ１．１規格と比較し、格段に高速化したデータ転送が可能なＵＳＢ２．０規格とが策定されている。このＵＳＢ２．０に対応したＵＳＢデバイスも各種考案され、普及し始めている。
【０００４】
ＵＳＢ２．０規格では、従来のＵＳＢ１．１規格で定められたＦＳ（Full Speed）モードに加えて、ＨＳ（High Speed）モードと呼ばれるデータ転送モードが新たに定められている。ＨＳモードは、理論上、最大４８０Ｍｂｐｓでデータ転送を行うため、ＦＳモードの最大データ転送レート、１２Ｍｂｐｓと比較して格段にスピードアップしている。
【０００５】
したがって、ＵＳＢデバイスに、ＵＳＢ２．０規格を適用すれば、高速データ転送が可能となり、ユーザの利便性を向上させることができる。
【０００６】
【特許文献１】特開２００２−３４３８６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＵＳＢ２．０規格では、転送されたデータ振幅が100ｍV以下になった時ノイズと見なしてデータを捨ててしまうスケルチ（Squelch）機能を備えている。このように、ＵＳＢ２．０規格では、データ転送の高速化によって発生するであろう転送エラーに確実に対処するような構成となっている。
【０００８】
しかしながら、従来までのスケルチ機能を実現する回路においては、回路構成の問題から、転送された有効なデータまで、喪失してしまう可能性が非常に高くなっていた。
【０００９】
そこで、本発明は、上述したような問題を解決するために案出されたものであり、簡単な回路構成で、確実なディレイばらつき除去を実現するスケルチ回路に搭載するディレイ回路を提供することを目的とする。
【００１０】
なお、説明のため、従来の技術の回路構成については、後述する発明を実施するための最良の形態において、本発明を実施するための最良の形態と比較しながら示し、さらに、上記以外の課題が生じた場合には、発明を実施するための最良の形態において適宜提示する。
【課題を解決するための手段】
【００１１】
上述の目的を達成するために、本発明に係るディレイ回路は、所定のゲート閾値電圧を有し、定電流の印加によって電荷を蓄積するＭＯＳ（Metal-Oxide Semiconductor）容量と、上記ＭＯＳ容量のゲート電圧値と、所定の閾値電圧とを比較し、比較結果に応じた値を出力する比較回路と、上記比較回路にダイオード接続された、上記ＭＯＳ容量と同じゲート閾値電圧を有するＭＯＳトランジスタとを備えることで実現する。
【発明の効果】
【００１２】
本発明のディレイ回路は、所定のゲート閾値電圧を有し、定電流の印加によって電荷を蓄積するＭＯＳ（Metal-Oxide Semiconductor）容量と、ＭＯＳ容量のゲート電圧値と、所定の閾値電圧とを比較し、比較結果に応じた値を出力する比較回路と、比較回路にダイオード接続された、ＭＯＳ容量と同じゲート閾値電圧を有するＭＯＳトランジスタとを備える。
【００１３】
このような、本発明のディレイ回路は、比較回路の所定の閾値電圧を、ＭＯＳ容量のゲート閾値電圧分だけシフトする。これにより、比較回路は、上記所定の閾値電圧と、上記ゲート閾値電圧との和を新たな閾値電圧として、上記ＭＯＳ容量の電圧値と比較するため、ＭＯＳ容量のゲート閾値電圧に依存せずに、ＭＯＳ容量へ電荷が蓄積されてから、上記新たな閾値電圧を超えるまでの時間であるディレイ時間を一定に保つことを可能とする。
【００１４】
したがって、ＵＳＢインターフェースのスケルチ回路に、このディレイ回路を設けた場合には、ＭＯＳ容量のゲート閾値電圧の違いによってディレイ時間が異なることがなくなり、一定したディレイ時間を保つことができるため、簡単な回路構成で、安定して確実にハザード除去を実行することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明に係るディレイ回路の発明を実施するための最良の形態を図面を参照して詳細に説明する。
【００１６】
一般に、ＵＳＢ機器のＵＳＢインターフェースでは、集積回路であるデータ転送制御装置によってデータ転送の制御がなされることになる。
【００１７】
図１に示すアナログトランシーバ回路１は、ＵＳＢ２．０規格に準拠したデータ転送制御装置が備える回路の一つであり、ＵＳＢ１．１規格で定められたＦＳ（Full Speed）モードや、ＵＳＢ２．０規格で新たに定められたＨＳ（High Speed）モードでデータ転送を行うためのドライバやレシーバなどを備えている。このアナログトランシーバ回路１は、ＵＳＢ機器が備えるＵＳＢコネクタに最も近い位置にあり、データの入出力を制御する送受信回路である。アナログトランシーバ回路１は、ＵＳＢ規格に準拠しているため、データ入力端子ＤＰ（Data＋）及びＤＭ（Data−）を用いた差動信号によりデータを送受信することになる。なお、以下の説明において、データ入力端子ＤＰ、ＤＭから入力される信号を、それぞれData＋、Data−と呼ぶ。
【００１８】
図１に示すアナログトランシーバ回路１は、ＦＳモードにおいて、差動信号をデータ入力端子ＤＰ，ＤＭを介して差動出力するＦＳドライバ２と、ＦＳモードにおいて、データ入力端子ＤＰ，ＤＭを介して入力される差動信号を増幅するＦＳ差動レシーバ３と、ＦＳモードにおいて、データ入力端子ＤＰを介して入力される信号を増幅するシングルエンドＤＰレシーバ４と、ＦＳモードにおいて、データ入力端子ＤＭを介して入力される信号を増幅するシングルエンドＤＭレシーバ５と、ＨＳモードにおいて、差動信号をデータ入力端子ＤＰ，ＤＭを介して差動出力するＨＳ電流ドライバ６と、ＨＳモードにおいて、データ入力端子ＤＰ，ＤＭを介して入力される差動信号を増幅するＨＳ差動レシーバ７と、スケルチ回路（Transmission Envelope Comparator）１０とを備えている。
【００１９】
特に、本発明は、アナログトランシーバ回路１のスケルチ回路１０に適用される。図２を用いて、スケルチ回路１０について説明をする。スケルチ回路１０は、比較器１１と、比較器１２と、ＯＲ回路１３と、フィルタ回路１４と、出力端子１５を備えている。
【００２０】
このスケルチ回路１０は、データ入力端子ＤＰ、ＤＭから入力された信号Data＋、Data−の“（Data＋）−（Data−）”のレベルを感知し、このレベルがあらかじめ決められた基準値以下のレベルである場合、有効なデータと見なさずに捨てることで、ノイズと、有効なデータとを区別するスケルチ機能を実行するためのスケルチ波形を生成する。
【００２１】
比較器１１、１２には、データ入力端子ＤＰ、ＤＭから信号が入力されると共に、ＤＣ入力端子ＲＰ（Ref＋）、ＲＭ（Ref−）からもスケルチ機能でデータを捨てる場合の基準となる信号として、それぞれRef＋、Ref−が入力される。比較器１１は、｛（Data＋）−（Data−）｝＞｛（Ref＋）−（Ref−）｝のときＨを出力する。一方、比較器１２は、｛（Data＋）−（Data−）｝＜｛（Ref−）−（Ref＋）｝のときＨを出力する。この様子を、図３（ａ），（ｂ），（ｃ）にタイミングチャートとして示す。
【００２２】
ＯＲ回路１３は、比較器１１、１２からの出力結果の論理和をとる。ＯＲ回路１３の出力である図２に示すＢ点の出力値を、図３（ｄ）に示す。図３（ｄ）に示すように、Ｂ点の波形は、比較器１１、１２からの出力がともにＬとなる区間、つまり｛（Ref−）−（Ref＋）｝＜｛（Data＋）−（Data−）｝＜｛（Ref＋）−（Ref−）｝において不要なノイズであるハザードを有する波形となる。
【００２３】
フィルタ回路１４は、図２に示すようにＯＲ回路１３の後段に設けられ、図３（ｄ）で示したハザードを除去し、図３（ｅ）に示すようなスケルチ波形を生成する。具体的には、フィルタ回路１４は、入力波形の立ち上がりエッジには、素早く応答し、逆に、入力波形の立ち下がりエッジには、ハザード時間よりも、十分に長い時定数後に反応するようなディレイ回路となっている。
【００２４】
このように、スケルチ回路１０によって生成されるスケルチ波形を参照することで、ＵＳＢインターフェースは、転送されたデータのデータ区間を正確に認識することができる。
【００２５】
ところで、図３（ｅ）に示したスケルチ波形は、理想的なスケルチ波形であり、従来までのスケルチ回路ではフィルタ回路の構成から、完全には、ハザードを除去することができず、ハザード部分がそのまま残ってしまったスケルチ波形を生成してしまう可能性があった。
【００２６】
図４に、従来までのフィルタ回路３４の構成を示す。フィルタ回路３４は、チャージPMOSトランジスタ（Charge）２１と、ディスチャージNMOSトランジスタ（Discharge）２２と、ＭＯＳ（Metal-Oxide Semiconductor）容量２３と、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータ２４とを備えている。フィルタ回路３４のノードＡには、ＯＲ回路１３からの出力値が入力される。
【００２７】
ＭＯＳ容量２３は、容量がＣmosのキャパシタとして機能するＭＯＳキャパシタであり、ゲートに接続されたチャージPMOSトランジスタ２１を介して、定電流電源３０と接続されている。ＭＯＳ容量２３のソース、ドレインは、短絡され接地されている。また、ＭＯＳ容量２３のゲートには、ディスチャージNMOSトランジスタ２２が接続されている。
【００２８】
チャージPMOSトランジスタ２１、ディスチャージNMOSトランジスタ２２は、それぞれＭＯＳ容量２３のゲートに接続されており、チャージPMOSトランジスタ２１、ディスチャージNMOSトランジスタ２２の開閉操作によって、ＭＯＳ容量２３への電荷の充電、ＭＯＳ容量２３に蓄積された電荷の放電が実施される。ＭＯＳ容量２３へ電荷を充電させるには、チャージPMOSトランジスタ２１をＯＮして、ディスチャージNMOSトランジスタ２２をＯＦＦする。ＭＯＳ容量２３に蓄積された電荷を放電するには、チャージPMOSトランジスタ２１をＯＦＦして、ディスチャージNMOSトランジスタ２２をＯＮする。
【００２９】
ディスチャージNMOSトランジスタ２１をＯＦＦにして、チャージPMOSトランジスタ２２をＯＮにし、ＭＯＳ容量２３へ電荷を充電させるタイミングは、図３（ｄ）に示すようなＯＲ回路１３からの出力値が、ＨｉｇｈからＬｏｗに立ち下がり、ハザードが出現するタイミングである。
【００３０】
ＣＭＯＳインバータ２４は、入力Ｖinが、ＭＯＳ容量２３のゲートと同電位になるように接続されている。ＣＭＯＳインバータ２４は、入力Ｖinの電圧値が、所定の閾値Ｖtinv以上となった場合に、出力Ｖoutからの出力値を反転させる。
【００３１】
このような構成の従来のフィルタ回路３４のノードＡには、ＯＲ回路１３から供給される図３（ｄ）に示すようなハザードを持った波形の信号が入力される。したがって、上述したように、ＭＯＳ容量２３に、ＯＲ回路１３から供給される信号のＨｉｇｈからＬｏｗに立ち下がるタイミングで定電流電源３０から電流Ｉｃを供給すると、ノードＡの電圧は、ゼロ値から、チャネル形成がなされるゲート閾値電圧Ｖtmosまで急激に上昇し、その後、容量Ｃmosに対するゲートに印加される電流値ＩｃであるＩｃ／Ｃmosの傾きを持って、電圧の急激な上昇を抑えながら、さらに上昇していくといった振る舞いをする。
【００３２】
つまり、フィルタ回路３４は、ＭＯＳ容量２３によって、ＯＲ回路１３から供給される図３（ｄ）に示すような波形の信号の立ち下がりを緩やかにすることで、ハザードがＣＭＯＳインバータ２４の閾値であるＶtinvを越えないように、立ち下がりを遅らせて（ディレイして）、ハザードを除去している。
【００３３】
このように、図４に示すフィルタ回路３４において、ＭＯＳ容量２３が、チャネル形成された後のノードＡの電圧値ＶＡ（ｔ）は、（１）式に示すように表すことができる。
【００３４】
ＶＡ（ｔ）＝（Ｉｃ／Ｃmos）＋Ｖtmos  ・  ・  ・  （１）
しかしながら、MOS容量閾値Vtmosばらつきによってディレイ時間がハザード時間よりも短くなった場合には、ハザードを完全に除去することができないといった問題がある。
【００３５】
ところが、ＭＯＳ容量２３のゲート閾値電圧Ｖtmosは、製造ロットの違いなどによって、ばらつきを持ってしまうことになる。このようにＭＯＳ容量２３のゲート電圧閾値Ｖtmosにばらつきがあると、例えば、図５に示すように、ＣＭＯＳインバータ２４の閾値Ｖtinvに達するまでのディレイ時間τｂ１、τｂ２にも差がでてしまうことになり、同じハザード時間のハザードを除去できるフィルタ回路３４と、除去できないフィルタ回路３４とが存在してしまうことになり、製品の信頼性に欠けてしまうといった問題がある。
【００３６】
図５に実線で示すＶＡ１（ｔ）、ＶＸ１（ｔ）は、チャネル形成されるまでのゲート閾値電圧をＶtmos１とするＭＯＳ容量２３のVinにおける波形と、ＣＭＯＳインバータ２４の出力Ｖoutにおける波形である。図５に示すように、ＶＡ１（ｔ）は、ＭＯＳ容量２３がチャネル形成されるゲート閾値電圧Ｖtmos１までに電圧値が急激に上昇し、その後、Ｉｃ／Ｃmosの傾きをもって上昇している。また、ＶＸ１（ｔ）は、ディレイ時間τｂ１経過した際に、ＶＡ１（ｔ）が、ＣＭＯＳインバータ２４の閾値Ｖtinvを越えたことで、出力値が反転していることを示している。
【００３７】
また、図５に点線で示すＶＡ２（ｔ）、ＶＸ２（ｔ）は、チャネル形成されるまでのゲート閾値電圧をＶtmos２（Ｖtmos２＜Ｖtmos１）とするＭＯＳ容量２３のVinにおける波形と、ＣＭＯＳインバータ２４の出力Ｖoutにおける波形である。図５に示すように、ＶＡ２（ｔ）は、ＭＯＳ容量２３がチャネル形成されるＶtmos２までに電圧値が急激に上昇し、その後、Ｉｃ／Ｃmosの傾きをもって上昇している。また、ＶＸ２（ｔ）は、ディレイ時間τｂ２（τｂ２＜τｂ１）経過した際に、ＶＡ２（ｔ）が、ＣＭＯＳインバータ２４の閾値Ｖtinvを越えたことで、出力値が反転していることを示している。なお、実際には、ハザードの個所において、ＣＭＯＳインバータ２４の閾値Ｖtinvを越えないようにディレイ時間を長くするため、Voutの出力値は、反転しない。
【００３８】
このような、図４に示すフィルタ回路３４のディレイ時間τｂｎは、ｎを自然数として、（２）式のように示すことができる。
【００３９】
τｂｎ＝（Ｖtinv−Ｖtmosｎ）×Ｃmos／Ｉｃ  ・  ・  ・  （２）
また、図５に示すように、ＭＯＳ容量のゲート閾値電圧Ｖtmosに違いがある場合には、（２）式を用いて、ディレイ時間τｂｎの差Δτｂを（３）式のように算出することができる。
【００４０】
Δτｂ＝ΔＶtmos×Ｃmos／Ｉｃ  ・  ・  ・  （３）
但し、ΔＶtmos＝Ｖtmos２−Ｖtmos１とする。
【００４１】
（３）式からも分かるように、ディレイ時間τｂｎの差Δτｂは、各ＭＯＳ容量２３のゲート閾値電圧Ｖtmosｎに依存しており、図４に示すフィルタ回路３４の構成では、ゲート閾値電圧Ｖtmosｎに相違がある限り、ディレイ時間を一定にすることができない。これは、例えば、ディレイ時間がハザード時間よりも短くなってしまう場合、ハザードを完全に除去しきれないばかりか、安定したディレイ時間を設定できないことから製品の信頼性もなくなってしまうといった問題がある。
【００４２】
そこで、図６に本発明の実施の形態として示すフィルタ回路１４では、図４に示したフィルタ回路３４が備えるハザード除去に用いるＭＯＳ容量２３のゲート閾値電圧Ｖtmosに、ばらつきがあった場合でも、ディレイ時間を一定に保つことができるような構成としている。
【００４３】
図６を用いて、フィルタ回路１４の構成について説明をする。図６に示すように、フィルタ回路１４は、図４に示した従来のフィルタ回路３４に、ＭＯＳトランジスタ２５を設けた構成となっている。したがって、ＭＯＳトランジスタ２５以外については、フィルタ回路３４の構成部と同一符号を付し、説明を省略する。
【００４４】
ＭＯＳトランジスタ２５は、ＣＭＯＳインバータ２４のｎＭＯＳ側のソースに対して、ゲートとドレインとを短絡させてダイオード接続されている。ＭＯＳトランジスタ２５は、チャネル形成される際の電圧であるゲート閾値電圧が、ＭＯＳ容量２３のゲート閾値電圧Ｖtmosとほぼ同じ値となっている。
【００４５】
図７に、このフィルタ回路１４のＭＯＳ容量２３、ＭＯＳトランジスタ２５のゲート閾値電圧を、それぞれＶtmos１とした場合のVin、Voutの波形を実線で示し、ＭＯＳ容量２３，２５のゲート閾値電圧を、それぞれＶtmos２（Ｖtmos２＞Ｖtmos１）とした場合のVin、Voutの波形を破線で示す。
【００４６】
図７に示すように、ＭＯＳ容量２３、ＭＯＳトランジスタ２５のゲート閾値電圧は、Ｖtmos１又はＶtmos２というように、それぞればらつきを持っているが、ＭＯＳトランジスタ２５をＣＭＯＳインバータ２４にダイオード接続させたことで、ＣＭＯＳインバータ２４のＶinへの入力を反転させる閾値が、ＶtinvからＶtinv＋Ｖtmos１又はＶtinv＋Ｖtmos２に上昇していることが分かる。
【００４７】
これにより、ＭＯＳ容量２３、ＭＯＳトランジスタ２５のゲート閾値電圧をＶtmos１にした場合のディレイ時間τａ１と、ＭＯＳ容量２３、ＭＯＳトランジスタ２５のゲート閾値電圧をＶtmos２にした場合のディレイ時間τａ２とが一致することになり、ＭＯＳ容量２３のゲート閾値電圧のばらつきによる弊害を解消することができる。
【００４８】
このフィルタ回路１４のディレイ時間τａｎは、ｎを自然数として、（４）式のように示すことができる。
【００４９】
τａｎ＝｛（Ｖtinv＋Ｖtmosｎ）−Ｖtmosｎ｝×Ｃmos／Ｉｃ
＝Ｖtinv×Ｃmos／Ｉｃ  ・  ・  ・  （４）
したがって、（４）式からも分かるように、フィルタ回路１４のディレイ時間τａｎは、ＭＯＳ容量２３のゲート閾値電圧Ｖtmosに依存しないため、ＭＯＳ容量２３のゲート閾値電圧として、相異なるゲート閾値電圧であるＶtmos１を用いた場合のディレイ時間τａ１と、Ｖtmos２を用いた場合のディレイ時間τａ２との差、Δτａは、原理上、Δτａ＝０を満たすことになる。
【００５０】
このようにして、本発明の実施の形態として示すフィルタ回路１４は、ＣＭＯＳインバータ２４に、ＭＯＳトランジスタ２５をダイオード接続させることで、ＭＯＳ容量２３のばらつきによるディレイ時間τａｎをほぼ一定にすることができるため、システムの安定化を計ることができる。
【００５１】
したがって、このようなフィルタ回路１４を備えるスケルチ回路１０は、ハザードを確実に除去することができるため、ＵＳＢインターフェースに適用した場合に、ＵＳＢ機器間のデータ転送時において、転送されたデータを確実に検出することができる。
【００５２】
なお、本発明を適用したスケルチ回路１０が備えるフィルタ回路１４は、本発明を適用した一例であって、本発明を限定するものではない。例えば、本発明は、ディレイ時間を一定にして安定化させるディレイ回路などに広く適用することができる。
【図面の簡単な説明】
【００５３】
【図１】本発明を実施するための最良の形態として示すアナログトランシーバ回路の構成について説明するための図である。
【図２】同アナログトランシーバ回路が備えるスケルチ回路の構成について説明するための図である。
【図３】同スケルチ回路の入出力信号を示したタイミングチャートであり、（ａ）乃至（ｃ）は、同スケルチ回路に入力される信号波形を示し、（ｄ）は、同スケルチ回路が備えるＯＲ回路から出力される信号波形を示し、（ｅ）は、同スケルチ回路から出力される信号波形の一例を示している。
【図４】従来の技術として示すフィルタ回路の構成について説明するための図である。
【図５】同フィルタ回路のVin、Voutにおける電圧値を示した図である。
【図６】本発明の実施の形態として示すフィルタ回路の構成について説明するための図である。
【図７】同フィルタ回路のVin、Voutにおける電圧値を示した図である。
【符号の説明】
【００５４】
１０  スケルチ回路、１１，１２  比較器、１３  ＯＲ回路、１４，３４  フィルタ回路、２１  チャージPMOSトランジスタ、２２  ディスチャージNMOSトランジスタ、２３  ＭＯＳ（Metal-Oxide Semiconductor）容量、２４  ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）インバータ、２５  ＭＯＳ（Metal-Oxide Semiconductor）トランジスタ、３０  定電流電源
【図１】
2005354290.tif 000003
【図２】
2005354290.tif 000004
【図３】
2005354290.tif 000005
【図４】
2005354290.tif 000006
【図５】
2005354290.tif 000007
【図６】
2005354290.tif 000008
【図７】
2005354290.tif 000009